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ST6209LB1/OTP

器件型号:ST6209LB1/OTP
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

8-BIT, OTPROM, 8 MHz, MICROCONTROLLER, PDIP20

参数
ST6209LB1/OTP功能数量 1
ST6209LB1/OTP端子数量 20
ST6209LB1/OTP最大工作温度 85 Cel
ST6209LB1/OTP最小工作温度 -40 Cel
ST6209LB1/OTP最大供电/工作电压 6 V
ST6209LB1/OTP最小供电/工作电压 3.6 V
ST6209LB1/OTP额定供电电压 5 V
ST6209LB1/OTP外部数据总线宽度 0.0
ST6209LB1/OTP输入输出总线数量 12
ST6209LB1/OTP线速度 8 MHz
ST6209LB1/OTP加工封装描述 0.300 INCH, PLASTIC, DIP-20
ST6209LB1/OTP无铅 Yes
ST6209LB1/OTP欧盟RoHS规范 Yes
ST6209LB1/OTP状态 ACTIVE
ST6209LB1/OTP工艺 HCMOS
ST6209LB1/OTP包装形状 RECTANGULAR
ST6209LB1/OTP包装尺寸 IN-LINE
ST6209LB1/OTP端子形式 THROUGH-HOLE
ST6209LB1/OTP端子间距 2.54 mm
ST6209LB1/OTP端子涂层 TIN
ST6209LB1/OTP端子位置 DUAL
ST6209LB1/OTP包装材料 PLASTIC/EPOXY
ST6209LB1/OTP温度等级 INDUSTRIAL
ST6209LB1/OTPADC通道 Yes
ST6209LB1/OTP地址总线宽度 0.0
ST6209LB1/OTP位数 8
ST6209LB1/OTP最大FCLK时钟频率 8 MHz
ST6209LB1/OTP微处理器类型 MICROCONTROLLER
ST6209LB1/OTPROM编程 OTPROM

文档预览

ST6209LB1/OTP器件文档内容

                                        ST6208C/ST6209C
                                        ST6210C/ST6220C

                              8-BIT MCUs WITH A/D CONVERTER,
TWO TIMERS, OSCILLATOR SAFEGUARD & SAFE RESET

s Memories                                                                         PDIP20

    1K, 2K or 4K bytes Program memory (OTP,                                        SO20
     EPROM, FASTROM or ROM) with read-out
     protection                                                                   SSOP20

    64 bytes RAM                                                                 CDIP20W
s Clock, Reset and Supply Management
                                                                 (See Section 11.5 for Ordering Information)
    Enhanced reset system
    Low Voltage Detector (LVD) for Safe Reset        s Instruction Set
    Clock sources: crystal/ceramic resonator or          8-bit data manipulation
                                                          40 basic instructions
     RC network, external clock, backup oscillator       9 addressing modes
     (LFAO)                                              Bit manipulation
    Oscillator Safeguard (OSG)
    2 Power Saving Modes: Wait and Stop              s Development Tools
s Interrupt Management                                    Full hardware/software development package
    4 interrupt vectors plus NMI and RESET
    12 external interrupt lines (on 2 vectors)
s 12 I/O Ports
    12 multifunctional bidirectional I/O lines
    8 alternate function lines
    4 high sink outputs (20mA)
s 2 Timers
    Configurable watchdog timer
    8-bit timer/counter with a 7-bit prescaler
s Analog Peripheral
    8-bit ADC with 4 or 8 input channels (except
     on ST6208C)

Device Summary

Features          ST62T08C(OTP)/      ST62T09C(OTP)/  ST62T10C(OTP)/   ST62T20C(OTP)       ST62E20C(EPROM)
                  ST6208C(ROM)        ST6209C (ROM)   ST6210C (ROM)    ST6220C(ROM)

                  ST62P08C(FASTROM) ST62P09C(FASTROM) ST62P10C(FASTROM) ST62P20C(FASTROM)

Program memory                    1K                  2K                              4K
- bytes
RAM - bytes                                           64               8
Operating Supply
                                                      3.0V to 6V                                  CDIP20W
Analog Inputs
                  -                   4
Clock Frequency
Operating                                             8MHz Max
Temperature
Packages                                              -40C to +125C

                                      PDIP20/SO20/SSOP20

                                                                                           Rev. 3.3

October 2003                                                                               1/104

                                                                                               1
                               Table of Contents

1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

2 PIN DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

3 MEMORY MAPS, PROGRAMMING MODES AND OPTION BYTES . . . . . . . . . . . . . . . . . . . . . . 9
    3.1 MEMORY AND REGISTER MAPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
          3.1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
          3.1.2 Program Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
          3.1.3 Readout Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
          3.1.4 Data Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
          3.1.5 Stack Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
          3.1.6 Data ROM Window . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
    3.2 PROGRAMMING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
          3.2.1 Program Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
          3.2.2 EPROM Erasing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
    3.3 OPTION BYTES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

4 CENTRAL PROCESSING UNIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
    4.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
    4.2 MAIN FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
    4.3 CPU REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

5 CLOCKS, SUPPLY AND RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
    5.1 CLOCK SYSTEM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
          5.1.1 Main Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
          5.1.2 Oscillator Safeguard (OSG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
          5.1.3 Low Frequency Auxiliary Oscillator (LFAO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
          5.1.4 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
    5.2 LOW VOLTAGE DETECTOR (LVD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
    5.3 RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
          5.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
          5.3.2 RESET Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
          5.3.3 RESET Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
          5.3.4 Watchdog Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
          5.3.5 LVD Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
    5.4 INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
    5.5 INTERRUPT RULES AND PRIORITY MANAGEMENT . . . . . . . . . . . . . . . . . . . . . . . . . 28
    5.6 INTERRUPTS AND LOW POWER MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
    5.7 NON MASKABLE INTERRUPT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
    5.8 PERIPHERAL INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
    5.9 EXTERNAL INTERRUPTS (I/O PORTS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
          5.9.1 Notes on using External Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
    5.10 INTERRUPT HANDLING PROCEDURE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
          5.10.1Interrupt Response Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
    5.11 REGISTER DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

6 POWER SAVING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1. 0. 4. . 32
    6.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

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2
                               Table of Contents

    6.2 WAIT MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
    6.3 STOP MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
    6.4 NOTES RELATED TO WAIT AND STOP MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

          6.4.1 Exit from Wait and Stop Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
          6.4.2 Recommended MCU Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

7 I/O PORTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
    7.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
    7.2 FUNCTIONAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
          7.2.1 Digital Input Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
          7.2.2 Analog Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
          7.2.3 Output Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
          7.2.4 Alternate Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
          7.2.5 Instructions NOT to be used to access Port Data registers (SET, RES, INC and DEC) 39
          7.2.6 Recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
    7.3 LOW POWER MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
    7.4 INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
    7.5 REGISTER DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

8 ON-CHIP PERIPHERALS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
    8.1 WATCHDOG TIMER (WDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
          8.1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
          8.1.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
          8.1.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
          8.1.4 Recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
          8.1.5 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
          8.1.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
          8.1.7 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
    8.2 8-BIT TIMER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
          8.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
          8.2.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
          8.2.3 Counter/Prescaler Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
          8.2.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
          8.2.5 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
          8.2.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
          8.2.7 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
    8.3 A/D CONVERTER (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
          8.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
          8.3.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
          8.3.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
          8.3.4 Recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
          8.3.5 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
          8.3.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
          8.3.7 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

9 INSTRUCTION SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
    9.1 ST6 ARCHITECTURE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
    9.2 ADDRESSING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

                                                                                                                                                         3/104

                                                                                                                            3
                               Table of Contents

    9.3 INSTRUCTION SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

10 ELECTRICAL CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
    10.1 PARAMETER CONDITIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
          10.1.1Minimum and Maximum Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
          10.1.2Typical Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
          10.1.3Typical Curves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
          10.1.4Loading Capacitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
          10.1.5Pin Input Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
    10.2 ABSOLUTE MAXIMUM RATINGS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
          10.2.1Voltage Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
          10.2.2Current Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
          10.2.3Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
    10.3 OPERATING CONDITIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
          10.3.1General Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
          10.3.2Operating Conditions with Low Voltage Detector (LVD) . . . . . . . . . . . . . . . . . . . . . 65
    10.4 SUPPLY CURRENT CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
          10.4.1RUN Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
          10.4.2WAIT Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
          10.4.3STOP Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
          10.4.4Supply and Clock System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
          10.4.5On-Chip Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
    10.5 CLOCK AND TIMING CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
          10.5.1General Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
          10.5.2External Clock Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
          10.5.3Crystal and Ceramic Resonator Oscillators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
          10.5.4RC Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
          10.5.5Oscillator Safeguard (OSG) and Low Frequency Auxiliary Oscillator (LFAO) . . . . . 75
    10.6 MEMORY CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
          10.6.1RAM and Hardware Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
          10.6.2EPROM Program Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
    10.7 EMC CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
          10.7.1Functional EMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
          10.7.2Absolute Electrical Sensitivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
          10.7.3ESD Pin Protection Strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
    10.8 I/O PORT PIN CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
          10.8.1General Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
          10.8.2Output Driving Current . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
    10.9 CONTROL PIN CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
          10.9.1Asynchronous RESET Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
          10.9.2NMI Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
    10.10 TIMER PERIPHERAL CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
          10.10.1Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
          10.10.28-Bit Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
    10.11 8-BIT ADC CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
                                                                                                                             104

11 GENERAL INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
    11.1 PACKAGE MECHANICAL DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

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1
                               Table of Contents

    11.2 THERMAL CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
    11.3 SOLDERING AND GLUEABILITY INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
    11.4 PACKAGE/SOCKET FOOTPRINT PROPOSAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
    11.5 ORDERING INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
    11.6 TRANSFER OF CUSTOMER CODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

          11.6.1FASTROM version . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
          11.6.2ROM VERSION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
12 DEVELOPMENT TOOLS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
13 ST6 APPLICATION NOTES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
14 SUMMARY OF CHANGES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
15 TO GET MORE INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

                                                                                                                                                         5/104

                                                                                                                            1
ST6208C/ST6209C/ST6210C/ST6220C

1 INTRODUCTION                                            mable option bytes of the OTP/EPROM versions
                                                          in the ROM option list (See Section 11.6 on page
The ST6208C, 09C, 10C and 20C devices are low             96).
cost members of the ST62xx 8-bit HCMOS family
of microcontrollers, which is targeted at low to me-      The ST62P08C/P09C/P10C/P20C are the Factory
dium complexity applications. All ST62xx devices          Advanced Service Technique ROM (FASTROM)
are based on a building block approach: a com-            versions of ST62T08C, T09C, T10C and T20C
mon core is surrounded by a number of on-chip             OTP devices.
peripherals.
                                                          They offer the same functionality as OTP devices,
The ST62E20C is the erasable EPROM version of             but they do not have to be programmed by the
the ST62T08C, T09C, T10C and T20C devices,                customer (See Section 11 on page 90).
which may be used during the development phase
for the ST62T08C, T09C, T10C and T20C target              These compact low-cost devices feature a Timer
devices, as well as the respective ST6208C, 09C,          comprising an 8-bit counter with a 7-bit program-
10C and 20C ROM devices.                                  mable prescaler, an 8-bit A/D Converter with up to
                                                          8 analog inputs (depending on device) and a Dig-
OTP and EPROM devices are functionally identi-            ital Watchdog timer, making them well suited for a
cal. OTP devices offer all the advantages of user         wide range of automotive, appliance and industrial
programmability at low cost, which make them the          applications.
ideal choice in a wide range of applications where
frequent code changes, multiple code versions or          For easy reference, all parametric data are located
last minute programmability are required.                 in Section 11 on page 90.

The ROM based versions offer the same function-
ality, selecting the options defined in the program-

Figure 1. Block Diagram

                           8-BIT *                                   PA0..PA3 (20mA Sink)
                                                                     PB0..PB7 / Ain*
VPP                   A/D CONVERTER                       PORT A     TIMER
                                                          PORT B
NMI    INTERRUPTS                                         TIMER

       P:ROGRAM       DATA ROM
        MEMORY            USER

         (1K, 2K      SELECTABLE
       or 4K Bytes)
                        DATA RAM
                        64 Bytes

       PC                                                 WATCHDOG
                                                              TIMER

       STACK LEVEL 1  8-BIT CORE
       STACK LEVEL 2
       STACK LEVEL 3
       STACK LEVEL 4
       STACK LEVEL 5
       STACK LEVEL 6

       POWER   OSCILLATOR  RESET
       SUPPLY

                           VDD VSS OSCin OSCout RESET
* Depending on device. Please refer to I/O Port section.

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                                                                 ST6208C/ST6209C/ST6210C/ST6220C

2 PIN DESCRIPTION

Figure 2. 20-Pin Package Pinout

                                       VDD                1      20      VSS
                                   TIMER                                 PA0/20mA Sink
                                    OSCin                 2      19      PA1/20mA Sink
                                  OSCout                                 PA2/20mA Sink
                                                          3      it1 18
                                       NMI                               PA3/20mA Sink
                                       VPP                4      17      PB0/Ain*
                                   RESET                                 PB1/Ain*
                                 Ain*/PB7                 5      16      PB2/Ain*
                                 Ain*/PB6                                PB3/Ain*
                                 Ain*/PB5                 6      15      PB4/Ain*

                                                          7      14

                                                          8      it2 13

                                                          9 it2  12

                                                          10     11

itX associated interrupt vector
* Depending on device. Please refer to I/O Port section.

Table 1. Device Pin Description

Pin n  Pin Name   Type                                       Main Function             Alternate Function
                                                               (after Reset)

1 VDD              S Main power supply
2 TIMER
3 OSCin            I/O Timer input or output
4 OSCout
5 NMI              I External clock input or resonator oscillator inverter input
6 VPP
7 RESET            O Resonator oscillator inverter output or resistor input for RC oscillator
8 PB7/Ain*
9 PB6/Ain*          I Non maskable interrupt (falling edge sensitive)
10 PB5/Ain*
11 PB4/Ain*               Must be held at Vss for normal operation, if a 12.5V level is applied to the pin
12 PB3/Ain*               during the reset phase, the device enters EPROM programming mode.
13 PB2/Ain*        I/O Top priority non maskable interrupt (active low)
14 PB1/Ain*
15 PB0/Ain*        I/O Pin B7 (IPU)                                                     Analog input
16 PA3/ 20mA Sink
17 PA2/ 20mA Sink  I/O Pin B6 (IPU)                                                     Analog input
18 PA1/ 20mA Sink
                   I/O Pin B5 (IPU)                                                     Analog input

                   I/O Pin B4 (IPU)                                                     Analog input

                   I/O Pin B3 (IPU)                                                     Analog input

                   I/O Pin B2 (IPU)                                                     Analog input

                   I/O Pin B1 (IPU)                                                     Analog input

                   I/O Pin B0 (IPU)                                                     Analog input

                   I/O Pin A3 (IPU)

                   I/O Pin A2 (IPU)

                   I/O Pin A1 (IPU)

                                                                                                      7/104

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ST6208C/ST6209C/ST6210C/ST6220C

Pin n  Pin Name   Type              Main Function   Alternate Function
                                      (after Reset)

19 PA0/ 20mA Sink  I/O Pin A0 (IPU)
20 VSS              S Ground

Legend / Abbreviations for Table 1:
* Depending on device. Please refer to Section 7 "I/O PORTS" on page 37.
I = input, O = output, S = supply, IPU = input with pull-up
The input with pull-up configuration (reset state) is valid as long as the user software does not change it.
Refer to Section 7 "I/O PORTS" on page 37 for more details on the software configuration of the I/O ports.

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                                                  ST6208C/ST6209C/ST6210C/ST6220C

3 MEMORY MAPS, PROGRAMMING MODES AND OPTION BYTES

3.1 MEMORY AND REGISTER MAPS                      Briefly, Program space contains user program
                                                  code in OTP and user vectors; Data space con-
3.1.1 Introduction                                tains user data in RAM and in OTP, and Stack
The MCU operates in three separate memory         space accommodates six levels of stack for sub-
spaces: Program space, Data space, and Stack      routine and interrupt service routine nesting.
space. Operation in these three memory spaces is
described in the following paragraphs.

Figure 3. Memory Addressing Diagram

       PROGRAM SPACE                                    DATA SPACE
                                                         RESERVED
000h                                              000h

         PROGRAM                                  03Fh     DATA ROM
          MEMORY                                  040h       WINDOW

       (see Figure 4                              07Fh    X REGISTER
       on page 10)                                080h    Y REGISTER
                                                  081h    V REGISTER
0FF0h    INTERRUPT &                              082h    W REGISTER
0FFFh  RESET VECTORS                              083h
                                                  084h          RAM

                                                  0BFh    HARDWARE
                                                  0C0h      CONTROL

                                                  0FFh    REGISTERS
                                                          (see Table 2)

                                                        ACCUMULATOR

                                                                         9/104

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ST6208C/ST6209C/ST6210C/ST6220C

MEMORY MAP (Cont'd)
Figure 4. Program Memory Map

        ST6208C, 09C                           ST6210C                ST6220C
                                                                 RESERVED*
0000h                         0000h                       0000h

                                                           07Fh
                                                           080h

                                     NOT IMPLEMENTED

        NOT IMPLEMENTED

                              07FFh            RESERVED*
                              0800h
                                                                            USER
                              087Fh                              PROGRAM MEMORY
                              0880h
                                                                       3872 BYTES
0AFFh          RESERVED*
0B00h                                          USER
                  USER               PROGRAM MEMORY
0B9Fh   PROGRAM MEMORY
0BA0h                                      1824 BYTES
              1024 BYTES

0F9Fh          RESERVED*      0F9Fh         RESERVED*     0F9Fh         RESERVED*
0FA0h   INTERRUPT VECTORS     0FA0h  INTERRUPT VECTORS    0FA0h  INTERRUPT VECTORS
0FEFh                         0FEFh                       0FEFh
0FF0h          RESERVED*      0FF0h         RESERVED*     0FF0h         RESERVED*
0FF7h         NMI VECTOR      0FF7h        NMI VECTOR     0FF7h        NMI VECTOR
0FF8h   USER RESET VECTOR     0FF8h  USER RESET VECTOR    0FF8h  USER RESET VECTOR
0FFBh                         0FFBh                       0FFBh
0FFCh                         0FFCh                       0FFCh
0FFDh                         0FFDh                       0FFDh
0FFEh                         0FFEh                       0FFEh
0FFFh                         0FFFh                       0FFFh

(*) Reserved areas should be filled with 0FFh

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                                                     ST6208C/ST6209C/ST6210C/ST6220C

MEMORY MAP (Cont'd)                                  such as constants and look-up tables in OTP/
                                                     EPROM.
3.1.2 Program Space
                                                     3.1.4.1 Data ROM
Program Space comprises the instructions to be
executed, the data required for immediate ad-        All read-only data is physically stored in program
dressing mode instructions, the reserved factory     memory, which also accommodates the Program
test area and the user vectors. Program Space is     Space. The program memory consequently con-
addressed via the 12-bit Program Counter register    tains the program code to be executed, as well as
(PC register). Thus, the MCU is capable of ad-       the constants and look-up tables required by the
dressing 4K bytes of memory directly.                application.

3.1.3 Readout Protection                             The Data Space locations in which the different
                                                     constants and look-up tables are addressed by the
The Program Memory in OTP, EPROM or ROM              processor core may be thought of as a 64-byte
devices can be protected against external readout    window through which it is possible to access the
of memory by setting the Readout Protection bit in   read-only data stored in OTP/EPROM.
the option bytes (Section 3.3 on page 16).
                                                     3.1.4.2 Data RAM
In the EPROM parts, Readout Protection option
can be desactivated only by U.V. erasure that also   The data space includes the user RAM area, the
results in the whole EPROM context being erased.     accumulator (A), the indirect registers (X), (Y), the
                                                     short direct registers (V), (W), the I/O port regis-
Note: Once the Readout Protection is activated, it   ters, the peripheral data and control registers, the
is no longer possible, even for STMicroelectronics,  interrupt option register and the Data ROM Win-
to gain access to the OTP or ROM contents. Re-       dow register (DRWR register).
turned parts can therefore not be accepted if the
Readout Protection bit is set.                       3.1.5 Stack Space

3.1.4 Data Space                                     Stack space consists of six 12-bit registers which
                                                     are used to stack subroutine and interrupt return
Data Space accommodates all the data necessary       addresses, as well as the current program counter
for processing the user program. This space com-     contents.
prises the RAM resource, the processor core and
peripheral registers, as well as read-only data

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ST6208C/ST6209C/ST6210C/ST6220C

MEMORY MAP (Cont'd)
Table 2. Hardware Register Map

Address  Block         Register                Register Name        Reset   Remarks
                         Label                                      Status

080h      CPU      X,Y,V,W       X,Y index registers               xxh     R/W
to 083h  I/O Ports                V,W short direct registers
                    DRA 1) 2) 3)                                    00h R/W
0C0h               DRB 1) 2) 3)  Port A Data Register              00h R/W
0C1h                             Port B Data Register

0C2h    I/O Ports  DDRA 2)                     Reserved (2 Bytes)  00h R/W
0C3h               DDRB 2)                                         00h R/W
                                  Port A Direction Register
0C4h                             Port B Direction Register
0C5h
                                  Reserved (2 Bytes)
0C6h
0C7h    CPU        IOR           Interrupt Option Register         xxh     Write-only
         ROM        DRWR          Data ROM Window register
0C8h                                                               xxh     Write-only

0C9h    I/O Ports  ORA 2)                      Reserved (2 Bytes)  00h R/W
                    ORB 2)                                          00h R/W
0CAh                             Port A Option Register
0CBh                             Port B Option Register

0CCh                             Reserved (2 bytes)
0CDh
         ADC 4)     ADR           A/D Converter Data Register        xxh    Read-only
  0CEh   Timer1     ADCR          A/D Converter Control Register     40h    Ro/Wo
  0CFh
                    PSCR          Timer 1 Prescaler Register        7Fh     R/W
0D0h               TCR           Timer 1 Downcounter Register      0FFh    R/W
0D1h               TSCR          Timer 1 Status Control Register    00h    R/W

0D2h                             Reserved (3 Bytes)
0D3h
0D4h    Watchdog   WDGR          Watchdog Register                 0FEh R/W
            Timer
0D5h
to 0D7h                           Reserved (38 Bytes)

0D8h    CPU        A             Accumulator                       xxh     R/W

0D9h
to 0FEh

0FFh

Legend:

x = undefined, R/W = Read/Write, Ro = Read-only Bit(s) in the register, Wo = Write-only Bit(s)
in the register.

Notes:

1. The contents of the I/O port DR registers are readable only in output configuration. In input configura-
tion, the values of the I/O pins are returned instead of the DR register contents.

2. The bits associated with unavailable pins must always be kept at their reset value.

3. Do not use single-bit instructions (SET, RES...) on Port Data Registers if any pin of the port is configured
in input mode (refer to Section 7 "I/O PORTS" on page 37 for more details)
4. Depending on device. See device summary on page 1.

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                                                       ST6208C/ST6209C/ST6210C/ST6220C

MEMORY MAP (Cont'd)                                 3.1.6.1 Data ROM Window Register (DRWR)

3.1.6 Data ROM Window                               The DRWR can be addressed like any RAM loca-
                                                    tion in the Data Space.
The Data read-only memory window is located
from address 0040h to address 007Fh in Data         This register is used to select the 64-byte block of
space. It allows direct reading of 64 consecutive   program memory to be read in the Data ROM win-
bytes located anywhere in program memory, be-       dow (from address 40h to address 7Fh in Data
tween address 0000h and 0FFFh.                      space). The DRWR register is not cleared on re-
                                                    set, therefore it must be written to before access-
There are 64 blocks of 64 bytes in a 4K device:     ing the Data read-only memory window area for
                                                    the first time.
Block 0 is related to the address range 0000h to
  003Fh.                                            Address: 0C9h -- Write Only
                                                    Reset Value = xxh (undefined)
Block 1 is related to the address range 0040h to
  007Fh.                                            7                              0

and so on...                                        - - DRWR5 DRWR4 DRWR3 DRWR2 DRWR1 DRWR0

All the program memory can therefore be used to
store either instructions or read-only data. The
Data ROM window can be moved in steps of 64
bytes along the program memory by writing the
appropriate code in the Data ROM Window Regis-
ter (DRWR).

Figure 5. Data ROM Window                           Bits 7:6 = Reserved, must be cleared.

        PROGRAM            000h DATA SPACE          Bit 5:0 = DRWR[5:0] Data read-only memory Win-
0000h SPACE                                         dow Register Bits. These are the Data read-only
                                                    memory Window bits that correspond to the upper
                           040h  DATA ROM           bits of the data read-only memory space.

                 64-BYTE                            Caution: This register is undefined on reset, it is
                                                    write-only, therefore do not read it nor access it us-
                 ROM 07Fh WINDOW                    ing Read-Modify-Write instructions (SET, RES,
                                                    INC and DEC).

0FFFh                      0FFh

                                                                                   13/104

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ST6208C/ST6209C/ST6210C/ST6220C

MEMORY MAP (Cont'd)                                   tion is automatically handled by the ST6 develop-
                                                      ment tools.
3.1.6.2 Data ROM Window memory addressing
                                                      Please refer to the user manual of the correspod-
In cases where some data (look-up tables for ex-      ing tool.
ample) are stored in program memory, reading
these data requires the use of the Data ROM win-      3.1.6.3 Recommendations
dow mechanism. To do this:
                                                      Care is required when handling the DRWR regis-
1. The DRWR register has to be loaded with the        ter as it is write only. For this reason, the DRWR
64-byte block number where the data are located       contents should not be changed while executing
(in program memory). This number also gives the       an interrupt service routine, as the service routine
start address of the block.                           cannot save and then restore the register's previ-
                                                      ous contents. If it is impossible to avoid writing to
2. Then, the offset address of the byte in the Data   the DRWR during the interrupt service routine, an
ROM Window (corresponding to the offset in the        image of the register must be saved in a RAM lo-
64-byte block in program memory) has to be load-      cation, and each time the program writes to the
ed in a register (A, X,...).                          DRWR, it must also write to the image register.
                                                      The image register must be written first so that, if
When the above two steps are completed, the           an interrupt occurs between the two instructions,
data can be read.                                     the DRWR is not affected.

To understand how to determine the DRWR and
the content of the register, please refer to the ex-
ample shown in Figure 6. In any case the calcula-

Figure 6. Data ROM Window Memory Addressing

                                                      DATA SPACE

           PROGRAM SPACE                                          000h

0000h

                                                      DATA        040h  OFFSET
                                                                        21h
                                                                  061h
                                                                  07Fh

    0400h  64 bytes
OFFSET      DATA

    0421h

                                                      10h         DRWR

                                                                  0FFh

07FFh

DATA address in Program memory : 421h
DRWR content : 421h / 3Fh (64) = 10H data is located in 64-bytes window number 10h
64-byte window start address : 10h x 3Fh = 400h
Register (A, X,...)content : Offset = (421h - 400h) + 40h ( Data ROM Window start address in data space) = 61h

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                                                  ST6208C/ST6209C/ST6210C/ST6220C

3.2 PROGRAMMING MODES

3.2.1 Program Memory                              STMicroelectronics (please refer to Section 12 on
                                                  page 99).
EPROM/OTP programming mode is set by a
+12.5V voltage applied to the TEST/VPP pin. The   3.2.2 EPROM Erasing
programming flow of the ST62T08C,T09C,T10C,
T20C and E20C is described in the User Manual of  The EPROM devices can be erased by exposure
the EPROM Programming Board.                      to Ultra Violet light. The characteristics of the MCU
                                                  are such that erasure begins when the memory is
Table 3. ST6208C/09C Program Memory Map           exposed to light with a wave lengths shorter than
                                                  approximately 4000. It should be noted that sun-
Device Address       Description                  light and some types of fluorescent lamps have
                                                  wavelengths in the range 3000-4000.
  0000h-0B9Fh          Reserved
  0BA0h-0F9Fh         User ROM                    It is thus recommended that the window of the
0FA0h-0FEFh           Reserved                   MCU packages be covered by an opaque label to
  0FF0h-0FF7h     Interrupt Vectors               prevent unintentional erasure problems when test-
  0FF8h-0FFBh          Reserved                   ing the application in such an environment.
0FFCh-0FFDh    NMI Interrupt Vector
0FFEh-0FFFh        Reset Vector                  The recommended erasure procedure is exposure
                                                  to short wave ultraviolet light which have a wave-
Table 4. ST6210C Program Memory Map               length 2537. The integrated dose (i.e. U.V. inten-
                                                  sity x exposure time) for erasure should be a mini-
Device Address       Description                  mum of 30W-sec/cm2. The erasure time with this
                                                  dosage is approximately 30 to 40 minutes using an
  0000h-087Fh          Reserved                   ultraviolet lamp with 12000W/cm2 power rating.
  0880h-0F9Fh         User ROM                    The EPROM device should be placed within
0FA0h-0FEFh           Reserved                   2.5cm (1inch) of the lamp tubes during erasure.
  0FF0h-0FF7h     Interrupt Vectors
  0FF8h-0FFBh          Reserved
0FFCh-0FFDh    NMI Interrupt Vector
0FFEh-0FFFh        Reset Vector

Table 5. ST6220C Program Memory Map

Device Address       Description

  0000h-007Fh          Reserved
  0080h-0F9Fh         User ROM
0FA0h-0FEFh           Reserved
  0FF0h-0FF7h     Interrupt Vectors
  0FF8h-0FFBh          Reserved
0FFCh-0FFDh    NMI Interrupt Vector
0FFEh-0FFFh        Reset Vector

Note: OTP/EPROM devices can be programmed
with the development tools available from

                                                  15/104

                                                       1
ST6208C/ST6209C/ST6210C/ST6220C

3.3 OPTION BYTES                                           LSB OPTION BYTE
                                                           Bit 7 = PROTECT Readout Protection.
Each device is available for production in user pro-       This option bit enables or disables external access
grammable versions (OTP) as well as in factory             to the internal program memory.
coded versions (ROM). OTP devices are shipped              0: Program memory not read-out protected
to customers with a default content (00h), while           1: Program memory read-out protected
ROM factory coded parts contain the code sup-
plied by the customer. This implies that OTP de-           Bit 6 = OSC Oscillator selection.
vices have to be configured by the customer using          This option bit selects the main oscillator type.
the Option Bytes while the ROM devices are facto-          0: Quartz crystal, ceramic resonator or external
ry-configured.
                                                              clock
The two option bytes allow the hardware configu-           1: RC network
ration of the microcontroller to be selected.
The option bytes have no address in the memory             Bit 5 = Reserved, must be always cleared.
map and can be accessed only in programming
mode (for example using a standard ST6 program-            Bit 4 = Reserved, must be always set.
ming tool).
In masked ROM devices, the option bytes are                Bit 3 = NMI PULL NMI Pull-Up on/off.
fixed in hardware by the ROM code (see Section             This option bit enables or disables the internal pull-
11.6.2 "ROM VERSION" on page 98). It is there-             up on the NMI pin.
fore impossible to read the option bytes.                  0: Pull-up disabled
                                                           1: Pull-up enabled
The option bytes can be only programmed once. It
is not possible to change the selected options after       Bit 2 = TIM PULL TIMER Pull-Up on/off.
they have been programmed.                                 This option bit enables or disables the internal pull-
                                                           up on the TIMER pin.
In order to reach the power consumption value in-          0: Pull-up disabled
dicated in Section 10.4, the option byte must be           1: Pull-up enabled
programmed to its default value. Otherwise, an
over-consumption will occur.

MSB OPTION BYTE

Bits 15:10 = Reserved, must be always cleared.

Bit 9 = EXTCNTL External STOP MODE control.                Bit 1 = WDACT Hardware or software watchdog.
0: EXTCNTL mode not available. STOP mode is                This option bit selects the watchdog type.
                                                           0: Software (watchdog to be enabled by software)
   not available with the watchdog active.                 1: Hardware (watchdog always enabled)
1: EXTCNTL mode available. STOP mode is avail-
                                                           Bit 0 = OSGEN Oscillator Safeguard on/off.
   able with the watchdog active by setting NMI pin        This option bit enables or disables the oscillator
   to one.                                                 Safeguard (OSG) feature.
                                                           0: Oscillator Safeguard disabled
Bit 8 = LVD Low Voltage Detector on/off.                   1: Oscillator Safeguard enabled
This option bit enable or disable the Low Voltage
Detector (LVD) feature.
0: Low Voltage Detector disabled
1: Low Voltage Detector enabled

                             MSB OPTION BYTE          87                 LSB OPTION BYTE
         15                                                                                                           0

               Reserved                       EXT     LVD  PRO-  OSC  Res.  Res.   NMI   TIM  WD   OSG
                                              CTL          TECT                   PULL  PULL  ACT   EN

Default  X  X  X  X      X  X                 X       X    X     X    X     X     X     X     XX
Value

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1
                                                      ST6208C/ST6209C/ST6210C/ST6220C

4 CENTRAL PROCESSING UNIT

4.1 INTRODUCTION                                      tions. The accumulator can be addressed in Data
                                                      Space as a RAM location at address FFh. Thus
The CPU Core of ST6 devices is independent of the     the ST6 can manipulate the accumulator just like
I/O or Memory configuration. As such, it may be       any other register in Data Space.
thought of as an independent central processor
communicating with on-chip I/O, Memory and Pe-        Index Registers (X, Y). These two registers are
ripherals via internal address, data, and control     used in Indirect addressing mode as pointers to
buses.                                                memory locations in Data Space. They can also
                                                      be accessed in Direct, Short Direct, or Bit Direct
4.2 MAIN FEATURES                                     addressing modes. They are mapped in Data
                                                      Space at addresses 80h (X) and 81h (Y) and can
s 40 basic instructions                               be accessed like any other memory location.
s 9 main addressing modes
s Two 8-bit index registers                           Short Direct Registers (V, W). These two regis-
s Two 8-bit short direct registers                    ters are used in Short Direct addressing mode.
s Low power modes                                     This means that the data stored in V or W can be
s Maskable hardware interrupts                        accessed with a one-byte instruction (four CPU cy-
s 6-level hardware stack                              cles). V and W can also be accessed using Direct
                                                      and Bit Direct addressing modes. They are
4.3 CPU REGISTERS                                     mapped in Data Space at addresses 82h (V) and
                                                      83h (W) and can be accessed like any other mem-
The ST6 Family CPU core features six registers and    ory location.
three pairs of flags available to the programmer.
These are described in the following paragraphs.      Note: The X and Y registers can also be used as
Accumulator (A). The accumulator is an 8-bit          Short Direct registers in the same way as V and W.
general purpose register used in all arithmetic cal-
culations, logical operations, and data manipula-     Program Counter (PC). The program counter is a
                                                      12-bit register which contains the address of the
                                                      next instruction to be executed by the core. This
                                                      ROM location may be an opcode, an operand, or
                                                      the address of an operand.

Figure 7. CPU Registers

    7                    0

    RESET VALUE = xxh       ACCUMULATOR                                           SIX LEVEL
                                                                                    STACK
    7                    0  X INDEX REGISTER

    RESET VALUE = xxh       Y INDEX REGISTER

    7                    0  V SHORT INDIRECT                                      NORMAL FLAGS      CN ZN
                                 REGISTER                                         INTERRUPT FLAGS    CI ZI
    RESET VALUE = xxh                                                             NMI FLAGS        CNMI ZNMI
                            W SHORT INDIRECT
    7                    0       REGISTER

    RESET VALUE = xxh

    7                    0

    RESET VALUE = xxh

11                       0

                                                                 PROGRAM COUNTER  x = Undefined value
RESET VALUE = RESET VECTOR @ 0FFEh-0FFFh

                                                                                                   17/104

                                                                                                        1
ST6208C/ST6209C/ST6210C/ST6220C

CPU REGISTERS (Cont'd)

The 12-bit length allows the direct addressing of          Z : Zero flag
4096 bytes in Program Space.                               This flag is set if the result of the last arithmetic or
                                                           logical operation was equal to zero; otherwise it is
However, if the program space contains more than           cleared.
4096 bytes, the additional memory in program               0: The result of the last operation is different from
space can be addressed by using the Program
ROM Page register.                                            zero
                                                           1: The result of the last operation is zero
The PC value is incremented after reading the ad-
dress of the current instruction. To execute relative      Switching between the three sets of flags is per-
jumps, the PC and the offset are shifted through           formed automatically when an NMI, an interrupt or
the ALU, where they are added; the result is then          a RETI instruction occurs. As NMI mode is auto-
shifted back into the PC. The program counter can          matically selected after the reset of the MCU, the
be changed in the following ways:                          ST6 core uses the NMI flags first.

JP (Jump) instruction PC = Jump address                  Stack. The ST6 CPU includes a true LIFO (Last In
                                                           First Out) hardware stack which eliminates the
CALL instruction      PC = Call address                  need for a stack pointer. The stack consists of six
                                                           separate 12-bit RAM locations that do not belong
Relative Branch InstructionPC = PC +/- offset            to the data space RAM area. When a subroutine
                                                           call (or interrupt request) occurs, the contents of
Interrupt             PC = Interrupt vector              each level are shifted into the next level down,
                                                           while the content of the PC is shifted into the first
Reset                 PC = Reset vector                  level (the original contents of the sixth stack level
                                                           are lost). When a subroutine or interrupt return oc-
RET & RETI instructions PC = Pop (stack)                 curs (RET or RETI instructions), the first level reg-
                                                           ister is shifted back into the PC and the value of
Normal instruction    PC = PC + 1                        each level is popped back into the previous level.

Flags (C, Z). The ST6 CPU includes three pairs of          Figure 8. Stack manipulation
flags (Carry and Zero), each pair being associated
with one of the three normal modes of operation:                       PROGRAM
Normal mode, Interrupt mode and Non Maskable                           COUNTER
Interrupt mode. Each pair consists of a CARRY
flag and a ZERO flag. One pair (CN, ZN) is used            ON RETURN            ON
during Normal operation, another pair is used dur-                              INTERRUPT,
ing Interrupt mode (CI, ZI), and a third pair is used      FROM
in the Non Maskable Interrupt mode (CNMI, ZN-              INTERRUPT,           OR
MI).                                                       OR                   SUBROUTINE
                                                           SUBROUTINE           CALL
The ST6 CPU uses the pair of flags associated                          LEVEL 1
with the current mode: as soon as an interrupt (or                     LEVEL 2
a Non Maskable Interrupt) is generated, the ST6                        LEVEL 3
CPU uses the Interrupt flags (or the NMI flags) in-                    LEVEL 4
stead of the Normal flags. When the RETI instruc-                      LEVEL 5
tion is executed, the previously used set of flags is                  LEVEL 6
restored. It should be noted that each flag set can
only be addressed in its own context (Non Maska-           Since the accumulator, in common with all other
ble Interrupt, Normal Interrupt or Main routine).          data space registers, is not stored in this stack,
The flags are not cleared during context switching         management of these registers should be per-
and thus retain their status.                              formed within the subroutine.

C : Carry flag.                                            Caution: The stack will remain in its "deepest" po-
                                                           sition if more than 6 nested calls or interrupts are
This bit is set when a carry or a borrow occurs dur-       executed, and consequently the last return ad-
ing arithmetic operations; otherwise it is cleared.        dress will be lost.
The Carry flag is also set to the value of the bit
tested in a bit test instruction; it also participates in  It will also remain in its highest position if the stack
the rotate left instruction.                               is empty and a RET or RETI is executed. In this
0: No carry has occured                                    case the next instruction will be executed.
1: A carry has occured

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1
                                                          ST6208C/ST6209C/ST6210C/ST6220C

5 CLOCKS, SUPPLY AND RESET

5.1 CLOCK SYSTEM                                          Table 6 illustrates various possible oscillator con-
                                                          figurations using an external crystal or ceramic
The main oscillator of the MCU can be driven by           resonator, an external clock input, an external re-
any of these clock sources:                               sistor (RNET), or the lowest cost solution using only
external clock signal                                   the LFAO.
external AT-cut parallel-resonant crystal
external ceramic resonator                              For more details on configuring the clock options,
external RC network (RNET).                             refer to the Option Bytes section of this document.
In addition, an on-chip Low Frequency Auxiliary
Oscillator (LFAO) is available as a back-up clock         The internal MCU clock frequency (fINT) is divided
system or to reduce power consumption.                    by 12 to drive the Timer, the Watchdog timer and
An optional Oscillator Safeguard (OSG) filters            the A/D converter, by 13 to drive the CPU core and
spikes from the oscillator lines, and switches to the     the SPI and by 1 or 3 to drive the ARTIMER, as
LFAO backup oscillator in the event of main oscil-        shown in Figure 9.
lator failure. It also automatically limits the internal
clock frequency (fINT) as a function of VDD, in order     With an 8 MHz oscillator, the fastest CPU cycle is
to guarantee correct operation. These functions           therefore 1.625s.
are illustrated in Figure 10, and Figure 11.
                                                          A CPU cycle is the smallest unit of time needed to
Figure 9. Clock Circuit Block Diagram                     execute any operation (for instance, to increment
                                                          the Program Counter). An instruction may require
                                                          two, four, or five CPU cycles for execution.

      OSCILLATOR SAFEGUARD (OSG)

fOSC   OSG                                                                                                : 13  SPI
      filtering                                                                                                 CORE
                                                                                                                8-BIT TIMER
                                                                                      0  Oscillator fINT  : 12  WATCHDOG
     MAIN
OSCILLATOR                                                                               Divider                       *
                                                                                                                ADC
                                                                                      1
                                                                                                                8-BIT ARTIMER
      LFAO                                                                                                      8-BIT ARTIMER

                                                          OSCOFF BIT                                      :1

                            (ADCR REGISTER) *

                                                                                                          :3

OSG ENABLE OPTION BIT (See OPTION BYTE SECTION)
                                                         * Depending on device. See device summary on page 1.

                                                                                                                19/104

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ST6208C/ST6209C/ST6210C/ST6220C

CLOCK SYSTEM (Cont'd)                                   Table 6. Oscillator Configurations

5.1.1 Main Oscillator                                                            Hardware Configuration

The oscillator configuration is specified by select-    Crystal/Resonator Option1) Crystal/Resonator Option1)       External Clock
ing the appropriate option in the option bytes (refer
to the Option Bytes section of this document).                                                                             ST6
When the CRYSTAL/RESONATOR option is se-
lected, it must be used with a quartz crystal, a ce-                                                                OSCin        OSCout
ramic resonator or an external signal provided on
the OSCin pin. When the RC NETWORK option is                                                                                            NC
selected, the system clock is generated by an ex-
ternal resistor (the capacitor is implemented inter-                                                           EXTERNAL
nally).                                                                                                          CLOCK

The main oscillator can be turned off (when the                                                                     Crystal/Resonator Clock 2)
OSG ENABLED option is selected) by setting the
OSCOFF bit of the ADC Control Register (not                                                                                ST6
available on some devices). This will automatically
start the Low Frequency Auxiliary Oscillator                                                                        OSCin        OSCout
(LFAO).
                                                                                                               CL1         LOAD             CL2
The main oscillator can be turned off by resetting
the OSCOFF bit of the A/D Converter Control Reg-                                                                    CAPACITORS 3)
ister or by resetting the MCU. When the main os-
cillator starts there is a delay made up of the oscil-                                                              RC Network
lator start-up delay period plus the duration of the
software instruction at a clock frequency fLFAO.        RC Network Option1)                                                ST6

Caution: It should be noted that when the RC net-                                                                   OSCin        OSCout
work option is selected, the accuracy of the fre-
quency is about 20% so it may not be suitable for
some applications (For more details, please refer
to the Electrical Characteristics Section).

                                                                                                                    NC

                                                                                                                              RNET

                                                        OSG Enabled Option1)                                               LFAO

                                                                                                                           ST6

                                                                                                                    OSCin        OSCout

                                                                                                                                    NC

                                                        Notes:
                                                        1. To select the options shown in column 1 of the above
                                                        table, refer to the Option Byte section.

                                                        2.This schematic are given for guidance only and are sub-
                                                        ject to the schematics given by the crystal or ceramic res-
                                                        onator manufacturer.
                                                        3. For more details, please refer to the Electrical Charac-
                                                        teristics Section.

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CLOCK SYSTEM (Cont'd)                                               imum internal clock frequency, fINT, is limited to
5.1.2 Oscillator Safeguard (OSG)                                    fOSG, which is supply voltage dependent.
The Oscillator Safeguard (OSG) feature is a                         5.1.2.2 Management of Supply Voltage
means of dramatically improving the operational                     Variations
integrity of the MCU. It is available when the OSG
ENABLED option is selected in the option byte (re-                  Over-frequency, at a given power supply level, is
fer to the Option Bytes section of this document).                  seen by the OSG as spikes; it therefore filters out
The OSG acts as a filter whose cross-over fre-                      some cycles in order that the internal clock fre-
quency is device dependent and provides three                       quency of the device is kept within the range the
basic functions:                                                    particular device can stand (depending on VDD),
Filtering spikes on the oscillator lines which                    and below fOSG: the maximum authorised frequen-
                                                                    cy with OSG enabled.
  would result in driving the CPU at excessive fre-
  quencies                                                          5.1.2.3 LFAO Management
Management of the Low Frequency Auxiliary
  Oscillator (LFAO), (useable as low cost internal                  When the OSG is enabled, the Low Frequency
  clock source, backup clock in case of main oscil-                 Auxiliary Oscillator can be used (see Section
  lator failure or for low power consumption)                       5.1.3).
Automatically limiting the fINT clock frequency as
  a function of supply voltage, to ensure correct                   Note: The OSG should be used wherever possible
  operation even if the power supply drops.                         as it provides maximum security for the applica-
5.1.2.1 Spike Filtering                                             tion. It should be noted however, that it can in-
Spikes on the oscillator lines result in an effectively             crease power consumption and reduce the maxi-
increased internal clock frequency. In the absence                  mum operating frequency to fOSG (see Electrical
of an OSG circuit, this may lead to an over fre-                    Characteristics section).
quency for a given power supply voltage. The
OSG filters out such spikes (as illustrated in Figure               Caution: Care has to be taken when using the
10). In all cases, when the OSG is active, the max-                 OSG, as the internal frequency is defined between
                                                                    a minimum and a maximum value and may vary
Figure 10. OSG Filtering Function                                   depending on both VDD and temperature. For pre-
                                                                    cise timing measurements, it is not recommended
                                                         fOSC>fOSG  to use the OSG.

           fOSC                                                                                          fOSC
           fOSG

fINT

Figure 11. LFAO Oscillator Function                                 MAIN OSCILLATOR
                                                                    RESTARTS
                                          MAIN OSCILLATOR
                                          STOPS
        fOSC
        fLFAO

        fINT

                                                           INTERNAL CLOCK DRIVEN BY LFAO

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CLOCK SYSTEM (Cont'd)                                   The Low Frequency Auxiliary Oscillator is auto-
                                                        matically switched off as soon as the main oscilla-
5.1.3 Low Frequency Auxiliary Oscillator                tor starts.
         (LFAO)
                                                        5.1.4 Register Description
The Low Frequency Auxiliary Oscillator has three
main purposes. Firstly, it can be used to reduce        ADC CONTROL REGISTER (ADCR)
power consumption in non timing critical routines.      Address: 0D1h -- Read/Write
Secondly, it offers a fully integrated system clock,    Reset value: 0100 0000 (40h)
without any external components. Lastly, it acts as
a backup oscillator in case of main oscillator fail-    7                             0
ure.
                                                        ADCR ADCR ADCR ADCR ADCR OSC ADCR ADCR
This oscillator is available when the OSG ENA-
BLED option is selected in the option byte (refer to    7  6  5  4  3 OFF 1           0
the Option Bytes section of this document). In this
case, it automatically starts one of its periods after  Bit 7:3, 1:0 = ADCR[7:3], ADCR[1:0] ADC Control
the first missing edge of the main oscillator, what-    Register.
ever the reason for the failure (main oscillator de-    These bits are used to control the A/D converter (if
fective, no clock circuitry provided, main oscillator   available on the device) otherwise they are not
switched off...). See Figure 11.                        used.

User code, normal interrupts, WAIT and STOP in-         Bit 2 = OSCOFF Main Oscillator Off.
structions, are processed as normal, at the re-         0: Main oscillator enabled
duced fLFAO frequency. The A/D converter accura-        1: Main oscillator disabled
cy is decreased, since the internal frequency is be-
low 1.2 MHz.                                            Note: The OSG must be enabled using the OS-
                                                        GEN option in the Option Byte, otherwise the OS-
At power on, until the main oscillator starts, the re-  COFF setting has no effect.
set delay counter is driven by the LFAO. If the
main oscillator starts before the 2048 cycle delay
has elapsed, it takes over.

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5.2 LOW VOLTAGE DETECTOR (LVD)                          The LVD Reset circuitry generates a reset when
                                                        VDD is below:
The on-chip Low Voltage Detector is enabled by          VIT+ when VDD is rising
setting a bit in the option bytes (refer to the Option   VIT- when VDD is falling
Bytes section of this document).                        The LVD function is illustrated in Figure 12.

The LVD allows the device to be used without any        If the LVD is enabled, the MCU can be in only one
external RESET circuitry. In this case, the RESET       of two states:
pin should be left unconnected.
                                                         Over the input threshold voltage, it is running un-
If the LVD is not used, an external circuit is manda-     der full software control
tory to ensure correct Power On Reset operation,
see figure in the Reset section. For more details,       Below the input threshold voltage, it is in static
please refer to the application note AN669.               safe reset

The LVD generates a static Reset when the supply        In these conditions, secure operation is guaran-
voltage is below a reference value. This means          teed without the need for external reset hardware.
that it secures the power-up as well as the power-
down keeping the ST6 in reset.                          During a Low Voltage Detector Reset, the RESET
                                                        pin is held low, thus permitting the MCU to reset
The VIT- reference value for a voltage drop is lower    other devices.
than the VIT+ reference value for power-on in order
to avoid a parasitic reset when the MCU starts run-
ning and sinks current on the supply (hysteresis).

Figure 12. Low Voltage Detector Reset                   Vhyst

                     VDD

          VIT+
          VIT-

RESET

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5.3 RESET                                           The RESET vector fetch phase duration is 2 clock
                                                    cycles.
5.3.1 Introduction
The MCU can be reset in three ways:                 When a reset occurs:
s A low pulse input on the RESET pin
s Internal Watchdog reset                            The stack is cleared
s Internal Low Voltage Detector (LVD) reset
5.3.2 RESET Sequence                                 The PC is loaded with the address of the Reset
The basic RESET sequence consists of 3 main           vector. It is located in program ROM starting at
phases:                                               address 0FFEh.
s Internal (watchdog or LVD) or external Reset
                                                    A jump to the beginning of the user program must
   event                                            be coded at this address.
s A delay of 2048 clock (fINT) cycles
s RESET vector fetch                                 The interrupt flag is automatically set, so that the
The reset delay allows the oscillator to stabilise    CPU is in Non Maskable Interrupt mode. This
and ensures that recovery has taken place from        prevents the initialization routine from being in-
the Reset state.                                      terrupted. The initialization routine should there-
                                                      fore be terminated by a RETI instruction, in order
Figure 13. RESET Sequence                             to go back to normal mode.

                    VDD

              VIT+
              VIT-

WATCHDOG                                            WATCHDOG UNDERFLOW
   RESET

    LVD
   RESET

RESET PIN

INTERNAL   RUN         RUN                          RUN                      RUN
RESET                                                                  2048 CLOCK CYCLE (fINT) DELAY

                RESET            RESET                   RESET

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RESET (Cont'd)                                         If the RESET pin is grounded while the MCU is in
                                                       RUN or WAIT modes, processing of the user pro-
5.3.3 RESET Pin                                        gram is stopped (RUN mode only), the I/O ports
                                                       are configured as inputs with pull-up resistors and
The RESET pin may be connected to a device on          the main oscillator is restarted. When the level on
the application board in order to reset the MCU if     the RESET pin then goes high, the initialization se-
required. The RESET pin may be pulled low in           quence is executed at the end of the internal delay
RUN, WAIT or STOP mode. This input can be              period.
used to reset the internal state of the MCU and en-
sure it starts-up correctly. The pin, which is con-    If the RESET pin is grounded while the MCU is in
nected to an internal pull-up, is active low and fea-  STOP mode, the oscillator starts up and all the I/O
tures a Schmitt trigger input. A delay (2048 clock     ports are configured as inputs with pull-up resis-
cycles) added to the external signal ensures that      tors. When the RESET pin level then goes high,
even short pulses on the RESET pin are accepted        the initialization sequence is executed at the end
as valid, provided VDD has completed its rising        of the internal delay period.
phase and that the oscillator is running correctly
(normal RUN or WAIT modes). The MCU is kept in         A simple external RESET circuitry is shown in Fig-
the Reset state as long as the RESET pin is held       ure 15. For more details, please refer to the appli-
low.                                                   cation note AN669.

Figure 14. Reset Block Diagram

                                      VDD              fINT  COUNTER                               INTERNAL
                                      RPU                        2048                                RESET
                                                                    clock cycles
                                                                                WATCHDOG RESET
RESET                                                                           LVD RESET

                              RESD1)

1) Resistive ESD protection.

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RESET (Cont'd)                                           Figure 16. Reset Processing

5.3.4 Watchdog Reset                                                                            RESET
                                                                                                                2048
The MCU provides a Watchdog timer function in
order to be able to recover from software hang-                                                          CLOCK CYCLE
ups. If the Watchdog register is not refreshed be-                                                            DELAY
fore an end-of-count condition is reached, a
Watchdog reset is generated.                                                                  INTERNAL
                                                                                                 RESET
After a Watchdog reset, the MCU restarts in the
same way as if a Reset was generated by the RE-                                           NMI MASK SET
SET pin.                                                                              INT LATCH CLEARED

Note: When a watchdog reset occurs, the RESET                                              (IF PRESENT)
pin is tied low for very short time period, to flag the
reset phase. This time is not long enough to reset                                             SELECT
external circuits.                                                                      NMI MODE FLAGS

For more details refer to the Watchdog Timer                                                  PUT FFEh
chapter.                                                                              ON ADDRESS BUS

5.3.5 LVD Reset                                                         YES
                                                                                          IS RESET STILL
Two different RESET sequences caused by the in-                                               PRESENT?
ternal LVD circuitry can be distinguished:                                                                NO
s Power-On RESET
s Voltage Drop RESET                                                                           LOAD PC
                                                                                  FROM RESET LOCATIONS
During an LVD reset, the RESET pin is pulled low
when VDD edge).

For more details, refer to the LVD chapter.

Caution: Do not externally connect directly the
RESET pin to VDD, this may cause damage to the
component in case of internal RESET (Watchdog
or LVD).

Figure 15. Simple External Reset Circuitry

          VDD                VDD                         FETCH INSTRUCTION
                          R  RESET

                          C       ST62xx
                                 R > 4.7 K
Typical: R = 10K
            C = 10nF

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                                                     ST6208C/ST6209C/ST6210C/ST6220C

5.4 INTERRUPTS                                       struction to the associated interrupt service rou-
                                                     tine.
The ST6 core may be interrupted by four maska-
ble interrupt sources, in addition to a Non Maska-   When an interrupt source generates an interrupt
ble Interrupt (NMI) source. The interrupt process-   request, the PC register is loaded with the address
ing flowchart is shown in Figure 18.                 of the interrupt vector, which then causes a Jump
                                                     to the relevant interrupt service routine, thus serv-
Maskable interrupts must be enabled by setting       icing the interrupt.
the GEN bit in the IOR register. However, even if
they are disabled (GEN bit = 0), interrupt events    Interrupt are triggered by events either on external
are latched and may be processed as soon as the      pins, or from the on-chip peripherals. Several
GEN bit is set.                                      events can be ORed on the same interrupt vector.
                                                     On-chip peripherals have flag registers to deter-
Each source is associated with a specific Interrupt  mine which event triggered the interrupt.
Vector, located in Program space (see Table 8). In
the vector location, the user must write a Jump in-

Figure 17. Interrupts Block Diagram

                                            VDD

NMI                                LATCH                                            VECTOR #0

                                             CLEARED BY H/W                           VECTOR #1
                                             AT START OF VECTOR #0 ROUTINE                         EXIT FROM
                                                                                                   STOP/WAIT
PA0...PA3  I/O PORT REGISTER                 LATCH
                                                                                 0
           "INPUT WITH INTERRUPT"
           CONFIGURATION

                                             CLEARED BY H/W         1
                                             AT START OF        LES BIT
                                             VECTOR #1 ROUTINE

                                                     (IOR REGISTER)

PB0...PB7  I/O PORT REGISTER                         LATCH                          VECTOR #2
           "INPUT WITH INTERRUPT"
           CONFIGURATION                                                            VECTOR #3
                                                                                    VECTOR #4
                                                 ESB BIT
                                   (IOR REGISTER) CLEARED

                                                             BY H/W AT START OF
                                                             VECTOR #2 ROUTINE

                               TMZ BIT
                TIMER ETI BIT

                   (TSCR REGISTER)

           A/D  CONVERTER  *        EAI BIT
                                   EOC BIT

                (ADCR REGISTER)                                       GEN BIT
                                                                (IOR REGISTER)

* Depending on device. See device summary on page 1.

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ST6208C/ST6209C/ST6210C/ST6220C

5.5 INTERRUPT RULES AND PRIORITY                         5.7 NON MASKABLE INTERRUPT
MANAGEMENT
                                                         This interrupt is triggered when a falling edge oc-
s A Reset can interrupt the NMI and peripheral           curs on the NMI pin regardless of the state of the
   interrupt routines                                    GEN bit in the IOR register. An interrupt request
                                                         on NMI vector #0 is latched by a flip flop which is
s The Non Maskable Interrupt request has the             automatically reset by the core at the beginning of
   highest priority and can interrupt any peripheral     the NMI service routine.
   interrupt routine at any time but cannot interrupt
   another NMI interrupt.                                5.8 PERIPHERAL INTERRUPTS

s No peripheral interrupt can interrupt another. If      Different peripheral interrupt flags in the peripheral
   more than one interrupt request is pending,           control registers are able to cause an interrupt
   these are processed by the processor core             when they are active if both:
   according to their priority level: vector #1 has the
   highest priority while vector #4 the lowest. The       The GEN bit of the IOR register is set
   priority of each interrupt source is fixed by
   hardware (see Interrupt Mapping table).                The corresponding enable bit is set in the periph-
                                                           eral control register.
5.6 INTERRUPTS AND LOW POWER MODES
                                                         Peripheral interrupts are linked to vectors #3 and
All interrupts cause the processor to exit from          #4. Interrupt requests are flagged by a bit in their
WAIT mode. Only the external and some specific           corresponding control register. This means that a
interrupts from the on-chip peripherals cause the        request cannot be lost, because the flag bit must
processor to exit from STOP mode (refer to the           be cleared by user software.
"Exit from STOP" column in the Interrupt Mapping
Table).

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5.9 EXTERNAL INTERRUPTS (I/O Ports)                     This is due to the vector #2 circuitry.The worka-
                                                        round is to discard this first interrupt request in the
External interrupt vectors can be loaded into the       routine (using a flag for example).
PC register if the corresponding external interrupt
occurred and if the GEN bit is set. These interrupts    Masking of One Interrupt by Another on Vector
allow the processor to exit from STOP mode.             #2.

The external interrupt polarity is selected through     When two or more port pins (associated with inter-
the IOR register.                                       rupt vector #2) are configured together as input
                                                        with interrupt (falling edge sensitive), as long as
External interrupts are linked to vectors #1 and #      one pin is stuck at '0', the other pin can never gen-
2.                                                      erate an interrupt even if an active edge occurs at
                                                        this pin. The same thing occurs when one pin is
Interrupt requests on vector #1 can be configured       stuck at '1' and interrupt vector #2 is configured as
either as edge or level-sensitive using the LES bit     rising edge sensitive.
in the IOR Register.
                                                        To avoid this the first pin must input a signal that
Interrupt requests from vector #2 are always edge       goes back up to '1' right after the falling edge. Oth-
sensitive. The edge polarity can be configured us-      erwise, in the interrupt routine for the first pin, de-
ing the ESB bit in the IOR Register.                    activate the "input with interrupt" mode using the
                                                        port control registers (DDR, OR, DR). An active
In edge-sensitive mode, a latch is set when a edge      edge on another pin can then be latched.
occurs on the interrupt source line and is cleared
when the associated interrupt routine is started.       I/O port Configuration Spurious Interrupt on
So, an interrupt request can be stored until com-          Vector #2
pletion of the currently executing interrupt routine,
before being processed. If several interrupt re-        If a pin associated with interrupt vector #2 is in `in-
quests occurs before completion of the current in-      put with pull-up' state, a `0' level is present on the
terrupt routine, only the first request is stored.      pin and the ESB bit = 0, when the I/O pin is config-
                                                        ured as interrupt with pull-up by writing to the
Storing of interrupt requests is not possible in level  DDRx, ORx and DRx register bits, an interrupt is
sensitive mode. To be taken into account, the low       latched although a falling edge may not have oc-
level must be present on the interrupt pin when the     curred on the associated pin.
MCU samples the line after instruction execution.
                                                        In the opposite case, if the pin is in interrupt with
5.9.1 Notes on using External Interrupts                pull-up state , a 0 level is present on the pin and
                                                        the ESB bit =1, when the I/O port is configured as
ESB bit Spurious Interrupt on Vector #2                 input with pull-up by writing to the DDRx, ORx and
                                                        DRx bits, an interrupt is latched although a rising
If a pin associated with interrupt vector #2 is con-    edge may not have occurred on the associated
figured as interrupt with pull-up, whenever vector      pin.
#2 is configured to be rising edge sensitive (by set-
ting the ESB bit in the IOR register), an interrupt is
latched although a rising edge may not have oc-
cured on the associated pin.

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5.10 INTERRUPT HANDLING PROCEDURE                        Figure 18. Interrupt Processing Flow Chart

The interrupt procedure is very similar to a call pro-            INSTRUCTION
cedure, in fact the user can consider the interrupt
as an asynchronous call procedure. As this is an                       FETCH
asynchronous event, the user cannot know the                      INSTRUCTION
context and the time at which it occurred. As a re-
sult, the user should save all Data space registers                  EXECUTE                  LOAD PC FROM
which may be used within the interrupt routines.                  INSTRUCTION              INTERRUPT VECTOR
The following list summarizes the interrupt proce-
dure:                                                    YES                WAS                        CLEAR
                                                                  THE INSTRUCTION NO          INTERNAL LATCH *)
When an interrupt request occurs, the following
actions are performed by the MCU automatically:                           A RETI ?                    DISABLE
                                                                                           MASKABLE INTERRUPT
The core switches from the normal flags to the                                  YES
  interrupt flags (or the NMI flags).                                                                PUSH THE
                                                                     IS THE CORE              PC INTO THE STACK
The PC contents are stored in the top level of the                  ALREADY IN
  stack.                                                           NORMAL MODE?

The normal interrupt lines are inhibited (NMI still                                  NO
  active).
                                                                             ENABLE
The internal latch (if any) is cleared.                         MASKABLE INTERRUPTS

The associated interrupt vector is loaded in the PC.                   SELECT                   SELECT
                                                                   NORMAL FLAGS            INTERRUPT FLAGS
When an interrupt request occurs, the following
actions must be performed by the user software:                            "POP"
                                                                  THE STACKED PC
User selected registers have to be saved within
  the interrupt service routine (normally on a soft-     NO       IS THERE AN
  ware stack).
                                                              AN INTERRUPT REQUEST
The source of the interrupt must be determined
  by polling the interrupt flags (if more than one                AND INTERRUPT MASK?
  source is associated with the same vector).
                                                                                                      YES
The RETI (RETurn from Interrupt) instruction              *) If a latch is present on the interrupt source line
  must end the interrupt service routine.
                                                         Table 7. Interrupt Response Time
After the RETI instruction is executed, the MCU re-
turns to the main routine.                               Minimum  6 CPU cycles

Caution: When a maskable interrupt occurs while          Maximum  11 CPU cycles
the ST6 core is in NORMAL mode and during the
execution of an "ldi IOR, 00h" instruction (disabling    One CPU cycle is 13 external clock cycles thus 11
all maskable interrupts): if the interrupt request oc-   CPU cycles = 11 x (13 /8M) = 17.875 s with an 8
curs during the first 3 cycles of the "ldi" instruction  MHz external quartz.
(which is a 4-cycle instruction) the core will switch
to interrupt mode BUT the flags CN and ZN will
NOT switch to the interrupt pair CI and ZI.

5.10.1 Interrupt Response Time

This is defined as the time between the moment
when the Program Counter is loaded with the in-
terrupt vector and when the program has jump to
the interrupt subroutine and is ready to execute
the code. It depends on when the interrupt occurs
while the core is processing an instruction.

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5.11 REGISTER DESCRIPTION                              1: Low level sensitive mode is selected for inter-
                                                          rupt vector #1
INTERRUPT OPTION REGISTER (IOR)
Address: 0C8h -- Write Only                            Bit 5 = ESB Edge Selection bit.
Reset status: 00h                                      0: Falling edge mode on interrupt vector #2
                                                       1: Rising edge mode on interrupt vector #2
7                                          0
                                                       Bit 4 = GEN Global Enable Interrupt.
- LES ESB GEN -             -  -           -           0: Disable all maskable interrupts
                                                       1: Enable all maskable interrupts
Caution: This register is write-only and cannot be     Note: When the GEN bit is cleared, the NMI inter-
accessed by single-bit operations (SET, RES,           rupt is active but cannot be used to exit from STOP
DEC,...).                                              or WAIT modes.

Bit 7 =Reserved, must be cleared.

Bit 6 = LES Level/Edge Selection bit.                  Bits 3:0 = Reserved, must be cleared.
0: Falling edge sensitive mode is selected for inter-

   rupt vector #1

Table 8. Interrupt Mapping

Vector     Source          Description                Register  Flag   Exit     Vector       Priority
number       Block                                       Label         from     Address        Order
                    Reset                                        N/A   STOP
Vector #0  RESET    Non Maskable Interrupt                N/A    N/A    yes   FFEh-FFFh       Highest
           NMI                                            N/A           yes   FFCh-FFDh       Priority
                                                                 N/A          FFAh-FFBh
                            NOT USED                             N/A    yes   FF8h-FF9h       Lowest
                                                                 TMZ    yes   FF6h-FF7h       Priority
Vector #1  Port A   Ext. Interrupt Port A               N/A      EOC    yes   FF4h-FF5h
Vector #2  Port B   Ext. Interrupt Port B               N/A              no   FF2h-FF3h
Vector #3  TIMER    Timer underflow                    TSCR                   FF0h-FF1h
Vector #4  ADC*     End Of Conversion                  ADCR

* Depending on device. See device summary on page 1.

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ST6208C/ST6209C/ST6210C/ST6220C

6 POWER SAVING MODES

6.1 INTRODUCTION                                        Figure 19. Power Saving Mode Transitions

To give a large measure of flexibility to the applica-                                       High
tion in terms of power consumption, two main pow-                                  RUN
er saving modes are implemented in the ST6 (see
Figure 19).                                                                      LFAO
                                                                                  WAIT
In addition, the Low Frequency Auxiliary Oscillator
(LFAO) can be used instead of the main oscillator                                 STOP
to reduce power consumption in RUN and WAIT                                                 Low
modes.
                                                                            POWER CONSUMPTION
After a RESET the normal operating mode is se-
lected by default (RUN mode). This mode drives
the device (CPU and embedded peripherals) by
means of a master clock which is based on the
main oscillator frequency.

From Run mode, the different power saving
modes may be selected by calling the specific ST6
software instruction or for the LFAO by setting the
relevant register bit. For more information on the
LFAO, please refer to the Clock chapter.

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6.2 WAIT MODE                                           Figure 20. WAIT Mode Flowchart

The MCU goes into WAIT mode as soon as the                                OSCILLATOR                     On
WAIT instruction is executed. This has the follow-
ing effects:                                            WAIT INSTRUCTION  Clock to PERIPHERALS Yes

Program execution is stopped, the microcontrol-                         Clock to CPU                   No
  ler software can be considered as being in a "fro-
  zen" state.                                                                            N  RESET
                                                        N                                   Y
RAM contents and peripheral registers are pre-
  served as long as the power supply voltage is                 INTERRUPT
  higher than the RAM retention voltage.
                                                        Y                 OSCILLATOR                     Restart
The oscillator is kept running to provide a clock
  to the peripherals; they are still active.                              Clock to PERIPHERALS Yes

WAIT mode can be used when the user wants to                              Clock to CPU                   Yes
reduce the MCU power consumption during idle
periods, while not losing track of time or the ability                                             2048
to monitor external events. WAIT mode places the                                            CLOCK CYCLE
MCU in a low power consumption mode by stop-
ping the CPU. The active oscillator (main oscillator                                              DELAY
or LFAO) is kept running in order to provide a clock
signal to the peripherals.                                                OSCILLATOR                     On

If the power consumption has to be further re-                            Clock to PERIPHERALS Yes
duced, the Low Frequency Auxiliary Oscillator
(LFAO) can be used in place of the main oscillator,                       Clock to CPU                   Yes
if its operating frequency is lower. If required, the
LFAO must be switched on before entering WAIT                             FETCH RESET VECTOR
mode.                                                                     OR SERVICE INTERRUPT

Exit from Wait mode

The MCU remains in WAIT mode until one of the
following events occurs:

RESET (Watchdog, LVD or RESET pin)

A peripheral interrupt (timer, ADC,...),

An external interrupt (I/O port, NMI)
The Program Counter then branches to the start-
ing address of the interrupt or RESET service rou-
tine. Refer to Figure 20.

See also Section 6.4.1.

                                                                                                         33/104

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6.3 STOP MODE                                        The Program Counter then points to the starting
                                                     address of the interrupt or RESET service routine
STOP mode is the lowest power consumption            (see Figure 21).
mode of the MCU (see Figure 22).
                                                     STOP Mode and Watchdog
The MCU goes into STOP mode as soon as the
STOP instruction is executed. This has the follow-   When the Watchdog is active (hardware or soft-
ing effects:                                         ware activation), the STOP instruction is disabled
                                                     and a WAIT instruction will be executed in its place
Program execution is stopped, the microcontrol-    unless the EXCTNL option bit is set to 1 in the op-
  ler can be considered as being "frozen".           tion bytes and a a high level is present on the NMI
                                                     pin. In this case, the STOP instruction will be exe-
The contents of RAM and the peripheral regis-      cuted and the Watchdog will be frozen.
  ters are kept safely as long as the power supply
  voltage is higher than the RAM retention voltage.  Figure 21. STOP Mode Timing Overview

The oscillator is stopped, so peripherals cannot   RUN STOP        2048     RUN
  work except the those that can be driven by an               CLOCK CYCLE
  external clock.
                                                                    DELAY
Exit from STOP Mode
                                                           STOP                FETCH
The MCU remains in STOP mode until one of the        INSTRUCTION              VECTOR
following events occurs:
                                                                       RESET
RESET (Watchdog, LVD or RESET pin)                                      OR

A peripheral interrupt (assuming this peripheral                 INTERRUPT
  can be driven by an external clock)

An external interrupt (I/O port, NMI)

In all cases a delay of 2048 clock cycles (fINT) is
generated to make sure the oscillator has started
properly.

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STOP MODE (Cont'd)
Figure 22. STOP Mode Flowchart

                                     STOP INSTRUCTION

                                 1                        ENABLE
                                                                            WATCHDOG
                                                                                      DISABLE

                   EXCTNL

                   VALUE 1)

                   0                  LEVEL            1  OSCILLATOR                           Off
                              0         ON
                                                          Clock to PERIPHERALS2) No
                                     NMI PIN
                                                          Clock to CPU                         No

OSCILLATOR                       On                                            N  RESET
                                                                                   Y
Clock to PERIPHERALS Yes                      N
                                                     INTERRUPT 3)
Clock to CPU                     No

                                                       Y  OSCILLATOR                     Restart

                                                          Clock to PERIPHERALS Yes

                                                          Clock to CPU                         Yes

N                            Y

                   RESET

N                                                                      2048
        INTERRUPT                                         CLOCK CYCLE DELAY

Y                                                         OSCILLATOR                           On

                                                          Clock to PERIPHERALS Yes

                                                          Clock to CPU                         Yes

                                                                                                               FETCH RESET VECTOR
                                                                                                              OR SERVICE INTERRUPT

Notes:
1. EXCTNL is an option bit. See option byte section for more details.
2. Peripheral clocked with an external clock source can still be active.
3. Only some specific interrupts can exit the MCU from STOP mode (such as external interrupt). Refer to
the Interrupt Mapping table for more details.

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6.4 NOTES RELATED TO WAIT AND STOP MODES

6.4.1 Exit from Wait and Stop Modes                    as soon as an interrupt occurs. Nevertheless, two
                                                       cases must be considered:
6.4.1.1 NMI Interrupt
                                                       If the interrupt is a normal one, the interrupt rou-
It should be noted that when the GEN bit in the          tine in which the WAIT or STOP mode was en-
IOR register is low (interrupts disabled), the NMI       tered will be completed, starting with the
interrupt is active but cannot cause a wake up from      execution of the instruction which follows the
STOP/WAIT modes.                                         STOP or the WAIT instruction, and the MCU is
                                                         still in interrupt mode. At the end of this routine
6.4.1.2 Restart Sequence                                 pending interrupts will be serviced according to
                                                         their priority.
When the MCU exits from WAIT or STOP mode, it
should be noted that the restart sequence de-          In the event of a non-maskable interrupt, the
pends on the original state of the MCU (normal, in-      non-maskable interrupt service routine is proc-
terrupt or non-maskable interrupt mode) prior to         essed first, then the routine in which the WAIT or
entering WAIT or STOP mode, as well as on the            STOP mode was entered will be completed by
interrupt type.                                          executing the instruction following the STOP or
                                                         WAIT instruction. The MCU remains in normal in-
Normal Mode. If the MCU was in the main routine          terrupt mode.
when the WAIT or STOP instruction was execut-
ed, exit from Stop or Wait mode will occur as soon     6.4.2 Recommended MCU Configuration
as an interrupt occurs; the related interrupt routine
is executed and, on completion, the instruction        For lowest power consumption during RUN or
which follows the STOP or WAIT instruction is          WAIT modes, the user software must configure
then executed, providing no other interrupts are       the MCU as follows:
pending.
                                                       Configure unused I/Os as output push-pull low
Non Maskable Interrupt Mode. If the STOP or              mode
WAIT instruction has been executed during execu-
tion of the non-maskable interrupt routine, the         Place all peripherals in their power down modes
MCU exits from Stop or Wait mode as soon as an           before entering STOP mode
interrupt occurs: the instruction which follows the
STOP or WAIT instruction is executed, and the          Select the Low Frequency Auxiliary Oscillator
MCU remains in non-maskable interrupt mode,              (provided this runs at a lower frequency than the
even if another interrupt has been generated.            main oscillator).

Normal Interrupt Mode. If the MCU was in inter-        The WAIT and STOP instructions are not execut-
rupt mode before the STOP or WAIT instruction          ed if an enabled interrupt request is pending.
was executed, it exits from STOP or WAIT mode

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7 I/O PORTS

7.1 INTRODUCTION                                         All input lines can be individually connected by
                                                         software to the interrupt system by programming
Each I/O port contains up to 8 pins. Each pin can        the OR and DR registers accordingly. The inter-
be programmed independently as digital input             rupt trigger modes (falling edge, rising edge and
(with or without pull-up and interrupt generation),      low level) can be configured by software for each
digital output (open drain, push-pull) or analog in-     port as described in the Interrupt section.
put (when available).
                                                         7.2.2 Analog Inputs
The I/O pins can be used in either standard or al-
ternate function mode.                                   Some pins can be configured as analog inputs by
                                                         programming the OR and DR registers according-
Standard I/O mode is used for:                           ly, see Table 9. These analog inputs are connect-
                                                         ed to the on-chip 8-bit Analog to Digital Converter.
    Transfer of data through digital inputs and out-
     puts (on specific pins):                            Caution: ONLY ONE pin should be programmed
                                                         as an analog input at any time, since by selecting
    External interrupt generation                       more than one input simultaneously their pins will
                                                         be effectively shorted.
Alternate function mode is used for:
                                                         7.2.3 Output Modes
    Alternate signal input/output for the on-chip
     peripherals                                         The output configuration is selected by setting the
                                                         corresponding DDR register bit. In this case, writ-
The generic I/O block diagram is shown in Figure         ing to the DR register applies this digital value to
23.                                                      the I/O pin through the latch. Then, reading the DR
                                                         register returns the previously stored value.
7.2 FUNCTIONAL DESCRIPTION
                                                         Two different output modes can be selected by
Each port is associated with 3 registers located in      software through the OR register: push-pull and
Data space:                                              open-drain.

Data Register (DR)                                     DR register value and output pin status:

Data Direction Register (DDR)                          DR  Push-pull  Open-drain

Option Register (OR)                                   0   VSS             VSS
                                                                          Floating
Each I/O pin may be programmed using the corre-          1   VDD
sponding register bits in the DDR, DR and OR reg-
isters: bit x corresponding to pin x of the port. Table  Note: The open drain setting is not a true open
9 illustrates the various port configurations which      drain. This means it has the same structure as the
can be selected by user software.                        push-pull setting but the P-buffer is deactivated.
                                                         To avoid damaging the device, please respect the
During MCU initialization, all I/O registers are         VOUT absolute maximum rating described in the
cleared and the input mode with pull-up and no in-       Electrical Characteristics section.
terrupt generation is selected for all the pins, thus
avoiding pin conflicts.                                  7.2.4 Alternate Functions

7.2.1 Digital Input Modes                                When an on-chip peripheral is configured to use a
                                                         pin, the alternate function (timer input/output...) is
The input configuration is selected by clearing the      not systematically selected but has to be config-
corresponding DDR register bit.                          ured through the DDR, OR and DR registers. Re-
                                                         fer to the chapter describing the peripheral for
In this case, reading the DR register returns the        more details.
digital value applied to the external I/O pin.

Different input modes can be selected by software
through the DR and OR registers, see Table 9.

External Interrupt Function

                                                                        37/104

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I/O PORTS (Cont'd)                                    PULL-UP           VDD
Figure 23. I/O Port Block Diagram                                               VDD

                               RESET                            VDD

                              DATA
                          DIRECTION
                          REGISTER

                                                                                            Pxx I/O Pin

    ST6                      DATA                               N-BUFFER
INTERNAL                  REGISTER

    BUS                    OPTION
                          REGISTER
                                                      P-BUFFER            CLAMPING
                                                                            DIODES

        TO INTERRUPT                                  CMOS
                              *                       SCHMITT
                                                      TRIGGER
                  TO ADC

* Depending on device. See device summary on page 1.

Table 9. I/O Port Configurations

DDR       OR          DR              Mode                                          Option
                                             With pull-up, no interrupt
0         0           0               Input  No pull-up, no interrupt
                                             With pull-up and with interrupt
0         0           1               Input  Analog input (when available)
                                             Open-drain output (20mA sink when available)
0         1           0               Input  Push-pull output (20mA sink when available)

0         1           1               Input

1         0           x           Output

1         1           x           Output

Note: x = Don't care

38/104

1
                                                        ST6208C/ST6209C/ST6210C/ST6220C

I/O PORTS (Cont'd)                                      2. Handling Unused Port Bits

7.2.5 Instructions NOT to be used to access             On ports that have less than 8 external pins con-
Port Data registers (SET, RES, INC and DEC)             nected:

DO NOT USE READ-MODIFY-WRITE INSTRUC-                   Leave the unbonded pins in reset state and do
TIONS (SET, RES, INC and DEC) ON PORT                     not change their configuration.
DATA REGISTERS IF ANY PIN OF THE PORT IS
CONFIGURED IN INPUT MODE.                               Do not use instructions that act on a whole port
                                                          register (INC, DEC, or read operations). Unavail-
These instructions make an implicit read and write        able bits must be masked by software (AND in-
back of the entire register. In port input mode,          struction). Thus, when a read operation
however, the data register reads from the input           performed on an incomplete port is followed by a
pins directly, and not from the data register latch-      comparison, use a mask.
es. Since data register information in input mode is
used to set the characteristics of the input pin (in-   3. High Impedance Input
terrupt, pull-up, analog input), these may be unin-
tentionally reprogrammed depending on the state         On any CMOS device, it is not recommended to
of the input pins.                                      connect high impedance on input pins. The choice
                                                        of these impedance has to be done with respect to
As a general rule, it is better to only use single bit  the maximum leakage current defined in the da-
instructions on data registers when the whole (8-       tasheet. The risk is to be close or out of specifica-
bit) port is in output mode. In the case of inputs or   tion on the input levels applied to the device.
of mixed inputs and outputs, it is advisable to keep
a copy of the data register in RAM. Single bit in-      7.3 LOW POWER MODES
structions may then be used on the RAM copy, af-
ter which the whole copy register can be written to     The WAIT and STOP instructions allow the
the port data register:                                 ST62xx to be used in situations where low power
                                                        consumption is needed. The lowest power con-
SET bit, datacopy                                       sumption is achieved by configuring I/Os in output
LD a, datacopy                                          push-pull low mode.
LD DRA, a

7.2.6 Recommendations                                     Mode                            Description
                                                        WAIT
1. Safe I/O State Switching Sequence                    STOP         No effect on I/O ports. External interrupts
                                                                     cause the device to exit from WAIT mode.
Switching the I/O ports from one state to another                    No effect on I/O ports. External interrupts
should be done in a sequence which ensures that                      cause the device to exit from STOP mode.
no unwanted side effects can occur. The recom-
mended safe transitions are illustrated in Figure 24    7.4 INTERRUPTS
The Interrupt Pull-up to Input Analog transition
(and vice-vesra) is potentially risky and should be     The external interrupt event generates an interrupt
avoided when changing the I/O operating mode.           if the corresponding configuration is selected with
                                                        DDR, DR and OR registers (see Table 9) and the
                                                        GEN-bit in the IOR register is set.

Figure 24. Diagram showing Safe I/O State Transitions

Interrupt                                                              Input
                                                                     Analog
pull-up     010*                                                011

Input                                                           001  Input
pull-up (Reset 000
state)

Output      100                                                 101        Output
Open Drain                                                           Open Drain

Output      110                                                 111     Output
Push-pull                                                            Push-pull

Note *. xxx = DDR, OR, DR Bits respectively

                                                                                   39/104

                                                                                        1
ST6208C/ST6209C/ST6210C/ST6220C

I/O PORTS (Cont'd)
Table 10. I/O Port Option Selections

                   MODE                 AVAILABLE ON(1)            SCHEMATIC

                                                         VDD  VDD

                   Input

                                        PA0-PA3                                    Data in
                                        PB0-PB7                                    Interrupt

                DDRx ORx           DRx                                             Data in
                                     1                                             Interrupt
                0  0
                                                                                  Data in
Digital Input      Reset state                           VDD  VDD                 Interrupt
                       Input
                                        PA0-PA3
                   with pull up         PB0-PB7

                DDRx ORx DRx

                0  0               0

                        Input                            VDD  VDD
                    with pull up
                   with interrupt       PA0-PA3
                                        PB0-PB7

                DDRx ORx DRx

                0  1               0

Analog Input       Analog Input         PB0-PB3          VDD
                                        (ST6210C/20C
                                        only)                                ADC

                DDRx ORx DRx            PB4-PB7
                                        (All devices,
                0  1               1    except ST6208C)

                Open drain output (5mA) PB0-PB7          VDD

                                                                             P-buffer disconnected

                Open drain output (20 mA) PA0-PA3                                 Data out
                                                                                  Data out
Digital output  DDRx ORx DRx

                1  0               0/1

                Push-pull output (5mA) PB0-PB7

                                                         VDD

                Push-pull output (20 mA) PA0-PA3

                DDRx ORx DRx

                1  1               0/1

Note 1. Provided the correct configuration has been selected (see Table 9).

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1
                                                          ST6208C/ST6209C/ST6210C/ST6220C

I/O PORTS (Cont'd)

7.5 REGISTER DESCRIPTION                               Bits 7:0 = DD[7:0] Data direction register bits.

DATA REGISTER (DR)                                     The DDR register gives the input/output direction
                                                       configuration of the pins. Each bit is set and
Port x Data Register                                   cleared by software.
DRx with x = A or B.                                   0: Input mode
                                                       1: Output mode
Address DRA: 0C0h - Read /Write
Address DRB: 0C1h - Read /Write
Reset Value: 0000 0000 (00h)

7                                    0                 OPTION REGISTER (OR)

D7 D6 D5 D4 D3 D2 D1 D0                                Port x Option Register
                                                       ORx with x = A or B.
Bits 7:0 = D[7:0] Data register bits.
                                                       Address ORA: 0CCh - Read/Write
Reading the DR register returns either the DR reg-     Address ORB: 0CDh - Read/Write
ister latch content (pin configured as output) or the  Reset Value: 0000 0000 (00h)
digital value applied to the I/O pin (pin configured
as input).                                             7                                     0

Caution: In input mode, modifying this register will   O7 O6 O5 O4 O3 O2 O1 O0
modify the I/O port configuration (see Table 9).
                                                       Bits 7:0 = O[7:0] Option register bits.
Do not use the Single bit instructions on I/O port
data registers. See (Section 7.2.5).                   The OR register allows to distinguish in output
                                                       mode if the push-pull or open drain configuration is
DATA DIRECTION REGISTER (DDR)                          selected.

Port x Data Direction Register                         Output mode:
DDRx with x = A or B.                                  0: Open drain output(with P-Buffer deactivated)
                                                       1: Push-pull Output
Address DDRA: 0C4h - Read /Write
Address DDRB: 0C5h - Read /Write                       Input mode: See Table 9.

Reset Value: 0000 0000 (00h)                           Each bit is set and cleared by software.

7                                    0                 Caution: Modifying this register, will also modify
                                                       the I/O port configuration in input mode. (see Ta-
                                                       ble 9).

DD7 DD6 DD5 DD4 DD3 DD2 DD1 DD0

Table 11. I/O Port Register Map and Reset Values

Address  Register          7      6     5                 4  3  2                      1  0
(Hex.)    Label

       Reset Value         0      0     0                 0  0  0                      0  0
of all I/O port registers

   0C0h DRA                MSB                                                            LSB

   0C1h DRB

   0C4h DDRA               MSB                                                            LSB

   0C5h DDRB

   0CCh ORA                MSB                                                            LSB

   0CDh ORB

                                                                                          41/104

                                                                                               1
ST6208C/ST6209C/ST6210C/ST6220C

8 ON-CHIP PERIPHERALS

8.1 WATCHDOG TIMER (WDG)                             8.1.2 Main Features

8.1.1 Introduction                                   s Programmable timer (64 steps of 3072 clock
                                                        cycles)
The Watchdog timer is used to detect the occur-
rence of a software fault, usually generated by ex-  s Software reset
ternal interference or by unforeseen logical condi-
tions, which causes the application program to       s Reset (if watchdog activated) when the SR bit
abandon its normal sequence. The Watchdog cir-          reaches zero
cuit generates an MCU reset on expiry of a pro-
grammed time period, unless the program refresh-     s Hardware or software watchdog activation
es the counter's contents before the SR bit be-         selectable by option bit (Refer to the option
comes cleared.                                          bytes section)

Figure 25. Watchdog Block Diagram

                                                     RESET

                         WATCHDOG REGISTER (WDGR)

                  T0 T1 T2 T3 T4 T5 SR               C

                  bit 7  7-BIT DOWNCOUNTER           bit 0

        fint /12         CLOCK DIVIDER
                              256

42/104

1
                                                        ST6208C/ST6209C/ST6210C/ST6220C

WATCHDOG TIMER (Cont'd)                                 mode availability (refer to the description of the
                                                        WDACT and EXTCNTL bits on the Option Bytes).
8.1.3 Functional Description                            When STOP mode is not required, hardware acti-
                                                        vation without EXTERNAL STOP MODE CON-
The watchdog activation is selected through an          TROL should be preferred, as it provides maxi-
option in the option bytes:                             mum security, especially during power-on.
                                                        When STOP mode is required, hardware activa-
HARDWARE Watchdog option                              tion and EXTERNAL STOP MODE CONTROL
                                                        should be chosen. NMI should be high by default,
After reset, the watchdog is permanently active,        to allow STOP mode to be entered when the MCU
the C bit in the WDGR is forced high and the user       is idle.
can not change it. However, this bit can be read        The NMI pin can be connected to an I/O line (see
equally as 0 or 1.                                      Figure 26) to allow its state to be controlled by soft-
                                                        ware. The I/O line can then be used to keep NMI
SOFTWARE Watchdog option                              low while Watchdog protection is required, or to
                                                        avoid noise or key bounce. When no more
After reset, the watchdog is deactivated. The func-     processing is required, the I/O line is released and
tion is activated by setting C bit in the WDGR reg-     the device placed in STOP mode for lowest power
ister. Once activated, it cannot be deactivated.        consumption.
The counter value stored in the WDGR register
(bits SR:T0), is decremented every 3072 clock cy-       Figure 26. A typical circuit making use of the
cles. The length of the timeout period can be pro-      EXERNAL STOP MODE CONTROL feature
grammed by the user in 64 steps of 3072 clock cy-
cles.                                                                SWITCH
                                                                                                              NMI
If the watchdog is activated (by setting the C bit)
and when the SR bit is cleared, the watchdog initi-                                                            I/O
ates a reset cycle pulling the reset pin low for typi-
cally 500ns.                                                                                                                           VR02002

The application program must write in the WDGR          2. When software activation is selected (WDACT
register at regular intervals during normal opera-      bit in Option byte) and the Watchdog is not activat-
tion to prevent an MCU reset. The value to be           ed, the downcounter may be used as a simple 7-
stored in the WDGR register must be between             bit timer (remember that the bits are in reverse or-
FEh and 02h (see Table 12). To run the watchdog         der).
function the following conditions must be true:         The software activation option should be chosen
                                                        only when the Watchdog counter is to be used as
The C bit is set (watchdog activated)                 a timer. To ensure the Watchdog has not been un-
                                                        expectedly activated, the following instructions
The SR bit is set to prevent generating an imme-      should be executed:
  diate reset                                           jrr 0, WDGR, #+3 ; If C=0,jump to next
                                                        ldi WDGR, 0FDH ; SR=0 -> reset
The T[5:0] bits contain the number of decre-
  ments which represent the time delay before the       next :
  watchdog produces a reset.

Table 12. Watchdog Timing (fOSC = 8 MHz)

Max.  WDGR Register     WDG timeout period
Min.     initial value             (ms)

              FEh                 24.576

              02h                 0.384

8.1.3.1 Software Reset

The SR bit can be used to generate a software re-
set by clearing the SR bit while the C bit is set.

8.1.4 Recommendations

1. The Watchdog plays an important supporting
role in the high noise immunity of ST62xx devices,
and should be used wherever possible. Watchdog
related options should be selected on the basis of
a trade-off between application security and STOP

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WATCHDOG TIMER (Cont'd)                               Note: This note applies only when the watchdog is
                                                      used as a standard timer. It is recommended to
These instructions test the C bit and reset the       read the counter twice, as it may sometimes return
MCU (i.e. disable the Watchdog) if the bit is set     an invalid value if the read is performed while the
(i.e. if the Watchdog is active), thus disabling the  counter is decremented (counter bits in transient
Watchdog.                                             state). To validate the return value, both values
                                                      read must be equal. The counter decrements eve-
For more information on the use of the watchdog,      ry 384 s at 8 MHz fOSC.
please read application note AN1015.

8.1.5 Low Power Modes

Mode    Description
WAIT    No effect on Watchdog.
STOP
        Behaviour depends on the EXTCNTL option in the Option bytes:
        1. Watchdog disabled:
        The MCU will enter Stop mode if a STOP instruction is executed.
        2. Watchdog enabled and EXTCNTL option disabled:
        If a STOP instruction is encountered, it is interpreted as a WAIT.
        3. Watchdog and EXTCNTL option enabled:
        If a STOP instruction is encountered when the NMI pin is low, it is interpreted as a WAIT. If, however, the
        STOP instruction is encountered when the NMI pin is high, the Watchdog counter is frozen and the CPU en-
        ters STOP mode.
        When the MCU exits STOP mode (i.e. when an interrupt is generated), the Watchdog resumes its activity.

8.1.6 Interrupts
None.

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WATCHDOG TIMER (Cont'd)                               Bit 0 = C Watchdog Control bit.
8.1.7 Register Description                            If the hardware option is selected (WDACT bit in
WATCHDOG REGISTER (WDGR)                              Option byte), this bit is forced high and cannot be
Address: 0D8h - Read /Write                           changed by the user (the Watchdog is always ac-
Reset Value: 1111 1110 (FE h)                         tive). When the software option is selected
                                                      (WDACT bit in Option byte), the Watchdog func-
7                              0                      tion is activated by setting the C bit, and cannot
                                                      then be deactivated (except by resetting the
T0 T1 T2 T3 T4 T5 SR C                                MCU).

Bits 7:2 = T[5:0] Downcounter bits                    When C is kept cleared the counter can be used
Caution: These bits are reversed and shifted with     as a 7-bit timer.
respect to the physical counter: bit-7 (T0) is the    0: Watchdog deactivated
LSB of the Watchdog downcounter and bit-2 (T5)        1: Watchdog activated
is the MSB.

Bit 1 = SR: Software Reset bit
Software can generate a reset by clearing this bit
while the C bit is set. When C = 0 (Watchdog de-
activated) the SR bit is the MSB of the 7-bit timer.
0: Generate (write)

1: No software reset generated, MSB of 7-bit timer

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8.2 8-BIT TIMER                                     8.2.2 Main Features
8.2.1 Introduction                                  s Time-out downcounting mode with up to 15-bit
The 8-Bit Timer on-chip peripheral is a free run-
ning downcounter based on an 8-bit downcounter         accuracy
with a 7-bit programmable prescaler, giving a max-  s External counter clock source (valid also in
imum count of 215. The peripheral may be config-
ured in three different operating modes.               STOP mode)
                                                    s Interrupt capability on counter underflow
Figure 27. Timer Block Diagram                      s Output signal generation
                                                    s External pulse length measurement
                                                    s Event counter

                                                    The timer can be used in WAIT and STOP modes
                                                    to wake up the MCU.

            TIMER
              PIN

                                   7                8-BIT DOWN COUNTER          0

fINT/12                                                                                  fCOUNTER

                       TCR         TCR7 TCR6 TCR5 TCR4 TCR3 TCR2 TCR1 TCR0

                       REGISTER

         fEXT                                       LATCH

                                   7                                            0
                                   TMZ
                                               ETI TOUT DOUT PSI       PS2 PS1  PS0      TSCR
                                                                                         REGISTER

            INTERRUPT

                                   fPRESCALER

                                   PSCR REGISTER               RELOAD

         7                                                 0

         PSCR7 PSCR6 PSCR5 PSCR4 PSCR3 PSCR2 PSCR1 PSCR0

                   /128 /64 /32 /16 /8              /4     /2                        /1

           PROGRAMMABLE PRESCALER

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8-BIT TIMER (Cont'd)                                   caler and the counter run at the rate of the select-
                                                       ed clock source.
8.2.3 Counter/Prescaler Description
                                                       Counter and Prescaler Initialization
Prescaler
                                                       After RESET, the counter and the prescaler are in-
The prescaler input can be the internal frequency      itialized to 0FFh and 7Fh respectively.
fINT divided by 12 or an external clock applied to
the TIMER pin. The prescaler decrements on the         The 7-bit prescaler can be initialized to 7Fh by
rising edge, depending on the division factor pro-     clearing the PSI bit. Direct write access to the
grammed by the PS[2:0] bits in the TSCR register.      prescaler is also possible when PSI =1. Then, any
                                                       value between 0 and 7Fh can be loaded into it.
The state of the 7-bit prescaler can be read in the
PSCR register.                                         The 8-bit counter can be initialized separately by
                                                       writing to the TCR register.
When the prescaler reaches 0, it is automatically
reloaded with 7Fh.                                     8.2.3.1 8-bit Counting and Interrupt Capability
                                                       on Counter Underflow
Counter
                                                       Whatever the division factor defined for the pres-
The free running 8-bit downcounter is fed by the       caler, the Timer Counter works as an 8-bit down-
output of the programmable prescaler, and is dec-      counter. The input clock frequency is user selecta-
remented on every rising edge of the fCOUNTER          ble using the PS[2:0] bits.
clock signal coming from the prescaler.
                                                       When the downcounter decrements to zero, the
It is possible to read or write the contents of the    TMZ (Timer Zero) bit in the TSCR is set. If the ETI
counter on the fly, by reading or writing the timer    (Enable Timer Interrupt) bit in the TSCR is also
counter register (TCR).                                set, an interrupt request is generated.

When the downcounter reaches 0, it is automati-        The Timer interrupt can be used to exit the MCU
cally reloaded with the value 0FFh.                    from WAIT or STOP mode.

Counter Clock and Prescaler                            The TCR can be written at any time by software to
                                                       define a time period ending with an underflow
The counter clock frequency is given by:               event, and therefore manage delay or timer func-
           fCOUNTER = fPRESCALER / 2PS[2:0]            tions.

where fPRESCALER can be:                               TMZ is set when the downcounter reaches zero;
    fINT/12                                           however, it may also be set by writing 00h in the
    fEXT (input on TIMER pin)                         TCR register or by setting bit 7 of the TSCR register.
    fINT/12 gated by TIMER pin
                                                       The TMZ bit must be cleared by user software
The timer input clock feeds the 7-bit programma-       when servicing the timer interrupt to avoid unde-
ble prescaler. The prescaler output can be pro-        sired interrupts when leaving the interrupt service
grammed by selecting one of the 8 available pres-      routine.
caler taps using the PS[2:0] bits in the Status/Con-
trol Register (TSCR). Thus the division factor of      Note: A write to the TCR register will predominate
the prescaler can be set to 2n (where n equals 0, to   over the 8-bit counter decrement to 00h function,
7). See Figure 27.                                     i.e. if a write and a TCR register decrement to 00h
                                                       occur simultaneously, the write will take prece-
The clock input is enabled by the PSI (Prescaler       dence, and the TMZ bit is not set until the 8-bit
Initialize) bit in the TSCR register. When PSI is re-  counter underflows again.
set, the counter is frozen and the prescaler is load-
ed with the value 7Fh. When PSI is set, the pres-

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8-BIT TIMER (Cont'd)                                 the DDR, OR and DR registers. For more details,
                                                     please refer to the I/O Ports section.
8.2.4 Functional Description
                                                     Figure 28. fTIMER Clock in Gated Mode
There are three operating modes, which are se-
lected by the TOUT and DOUT bits (see TSCR                      fINT/12
register). These three modes correspond to the
two clocks which can be connected to the 7-bit                           fPRESCALER
prescaler (fINT 12 or TIMER pin signal), and to
the output mode.                                     TIMER        fEXT

The settings for the different operating modes are
summarized Table 13.

Table 13. Timer Operating Modes

TOUT DOUT    Timer              Application          Figure 29. Gated Mode Operation
           Function
                          External counter clock        COUNTER VALUE
0       0  Event Counter            source                   xx1 VALUE 1
                (input)
                          External Pulse length
0       1  Gated input         measurement
              (input)
                                Output signal
1       0  Output "0"            generation          xx2                        VALUE 2
            (output)

1       1  Output "1"
            (output)
                                                     TIMER PIN
8.2.4.1 Gated Mode                                     1          PULSE LENGTH

(TOUT = "0", DOUT = "1")                             TIMER CLOCK

In this mode, the prescaler is decremented by the
Timer clock input, but only when the signal on the
TIMER pin is held high (fINT/12 gated by TIMER
pin). See Figure 28 and Figure 29.

This mode is selected by clearing the TOUT bit in
the TSCR register (i.e. as input) and setting the
DOUT bit.

Note: In this mode, if the TIMER pin is multi-
plexed, the corresponding port control bits have to
be set in input with pull-up configuration through

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8-BIT TIMER (Cont'd)                                    bit transition is used to latch the DOUT bit in the
                                                        TSCR and, if the TOUT bit is set, DOUT is trans-
8.2.4.2 Event Counter Mode                              ferred to the TIMER pin. This operating mode allows
                                                        external signal generation on the TIMER pin. See
(TOUT = "0", DOUT = "0")                                Figure 33.

In this mode, the TIMER pin is the input clock of       This mode is selected by setting the TOUT bit in
the Timer prescaler which is decremented on eve-        the TSCR register (i.e. as output) and setting the
ry rising edge of the input clock (allowing event       DOUT bit to output a high level or clearing the
count). See Figure 30 and Figure 31.                    DOUT bit to output a low level.

This mode is selected by clearing the TOUT bit in       Note: As soon as the TOUT bit is set, The timer
the TSCR register (i.e. as input) and clearing the      pin is configured as output push-pull regardless of
DOUT bit.                                               the corresponding I/O port control registers setting
                                                        (if the TIMER pin is multiplexed).
Note: In this mode, if the TIMER pin is multi-
plexed, the corresponding port control bits have to     Figure 32. Output Mode Control
be set in input with pull-up configuration.

Figure 30. fTIMER Clock in Event Counter Mode

TIMER      fPRESCALER                                   TIMER

                                                                                              LATCH

Figure 31. Event Counter Mode Operation                            TMZ  TOUT DOUT

    COUNTER VALUE
        XX1 VALUE 1

   XX2     VALUE 2                                      Figure 33. Output Mode Operation
TIMER PIN
                                                          Counter
                                                        FFh

8.2.4.3 Output Mode                                     TIMER PIN       At each zero event
                                                          1             DOUT has to be
(TOUT = "1", DOUT = "data out")                                         copied to the TIMER

In Output mode, the TIMER pin is connected to the                       pin
DOUT latch, hence the Timer prescaler is clocked
by the prescaler clock input (fINT/12). See Figure 32.             1st downcount:
                                                                   Default output value is 0
The user can select the prescaler division ratio us-
ing the PS[2:0] bits in the TSCR register. When TCR
decrements to zero, it sets the TMZ bit in the TSCR.
The TMZ bit can be tested under program control to
perform a timer function whenever it goes high and
has to be cleared by the user. The low-to-high TMZ

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8-BIT TIMER (Cont'd)                                8.2.6 Interrupts
8.2.5 Low Power Modes

  Mode                      Description             Interrupt Event   Event  Enable  Exit  Exit
WAIT                                                                   Flag     Bit  from  from
        No effect on timer.                                                          Wait  Stop
STOP    Timer interrupt events cause the device to  Timer Zero        TMZ ETI
        exit from WAIT mode.                        Event                            Yes   Yes

        Timer registers are frozen except in Event
        Counter mode (with external clock on TIM-
        ER pin).

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8-BIT TIMER (Cont'd)                               ETI=0 the timer interrupt is disabled. If ETI=1 and
8.2.7 Register Description                         TMZ=1 an interrupt request is generated.
                                                   0: Interrupt disabled (reset state)
PRESCALER COUNTER REGISTER (PSCR)                  1: Interrupt enabled
Address: 0D2h - Read/Write
Reset Value: 0111 1111 (7Fh)                       Bit 5 = TOUT Timer Output Control.
                                                   When low, this bit selects the input mode for the
7                                             0    TIMER pin. When high the output mode is select-
                                                   ed.
PSCR PSCR PSCR PSCR PSCR PSCR PSCR PSCR            0: Input mode (reset state)
                                                   1: Output mode, the TIMER pin is configured as
7  6     5  4               3  2      1       0    push-pull output

Bit 7 = PSCR7: Not used, always read as "0".
Bits 6:0 = PSCR[6:0] Prescaler LSB.

TIMER COUNTER REGISTER (TCR)                            Bit 4 = DOUT Data Output.
Address: 0D3h - Read / Write                            Data sent to the timer output when TMZ is set high
Reset Value: 1111 1111 (FFh)                            (output mode only). Input mode selection (input
                                                        mode only).
    7
                                              0

TCR7 TCR6 TCR5 TCR4 TCR3 TCR2 TCR1 TCR0           Bit 3 = PSI: Prescaler Initialize bit.
                                                   Used to initialize the prescaler and inhibit its count-
Bits 7:0 = TCR[7:0] Timer counter bits.            ing. When PSI="0" the prescaler is set to 7Fh and
                                                   the counter is inhibited. When PSI="1" the prescal-
TIMER STATUS CONTROL REGISTER (TSCR)               er is enabled to count downwards. As long as
Address: 0D4h - Read/Write                         PSE="1" both counter and prescaler are not run-
Reset Value: 0000 0000 (00h)                       ning
                                                   0: Counting disabled
                                                   1: Counting enabled

7                                             0

TMZ ETI TOUT DOUT PSI PS2 PS1 PS0                  Bits 1:0 = PS[2:0] Prescaler Mux. Select.
                                                   These bits select the division ratio of the prescaler
                                                   register.

Bit 7 = TMZ Timer Zero bit.                        Table 14. Prescaler Division Factors
A low-to-high transition indicates that the timer
count register has underflowed. It means that the         PS2    PS1           PS0 Divided by
TCR value has changed from 00h to FFh.
This bit must be cleared by user software.                0      0             0         1
0: Counter has not underflowed
1: Counter underflow occurred                             0      0             1         2

                                                          0      1             0         4

                                                          0      1             1         8

                                                          1      0             0         16

Bit 6 = ETI Enable Timer Interrupt.                       1      0             1         32
When set, enables the timer interrupt request. If
                                                          1      1             0         64

                                                          1      1             1         128

Table 15. 8-Bit Timer Register Map and Reset Values

Address     Register Label        7      6         5          4      3      2      1         0
(Hex.)
  0D2h   PSCR                  PSCR7     PSCR6     PSCR5  PSCR4  PSCR3  PSCR2  PSCR1     PSCR0
         Reset Value               0         1         1      1      1      1      1         1
  0D3h   TCR
         Reset Value            TCR7      TCR6      TCR5   TCR4   TCR3   TCR2   TCR1      TCR0
  0D4h   TSCR                      1         1         1      1      1      1      1         1
         Reset Value
                                TMZ        ETI     TOUT   DOUT     PSI    PS2    PS1       PS0
                                   0         0         0      0      0      0      0         0

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ST6208C/ST6209C/ST6210C/ST6220C

8.3 A/D CONVERTER (ADC)                                8.3.2 Main Features
                                                       s 8-bit conversion
8.3.1 Introduction                                     s Multiplexed analog input channels
The on-chip Analog to Digital Converter (ADC) pe-      s Linear successive approximation
ripheral is a 8-bit, successive approximation con-     s Data register (DR) which contains the results
verter. This peripheral has multiplexed analog in-     s End of Conversion flag
put channels (refer to device pin out description)     s On/Off bit (to reduce consumption)
that allow the peripheral to convert the analog volt-  s Typical conversion time 70 s (with an 8 MHz
age levels from different sources.
The result of the conversion is stored in a 8-bit         crystal)
Data Register. The A/D converter is controlled
through a Control Register.                            The block diagram is shown in Figure 34.

Figure 34. ADC Block Diagram

                             fINT                      DIV 12          fADC

              EAI  EOC  STA  PDS   AD OSC              AD   AD   ADCR
                                   CR3 OFF             CR1  CR0

        AIN0                        I/O PORT                           ANALOG TO DIGITAL
        AIN1                                                                CONVERTER
                   PORT
        AINx       MUX

                             DDRx                             ADR
                              ORx                      ADR7 ADR6 ADR5 ADR4 ADR3 ADR2 ADR1 ADR0
                              DRx

Note: ADC not present on some devices. See device summary on page 1.

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A/D CONVERTER (Cont'd)                                 8.3.3.4 Software Procedure

8.3.3 Functional Description                           Refer to the Control register (ADCR) and Data reg-
                                                       ister (ADR) in Section 8.3.7 for the bit definitions.
8.3.3.1 Analog Power Supply
                                                       Analog Input Configuration
The high and low level reference voltage pins are
internally connected to the VDD and VSS pins.          The analog input must be configured through the
Conversion accuracy may therefore be impacted          Port Control registers (DDRx, ORx and DRx). Re-
by voltage drops and noise in the event of heavily     fer to the I/O port chapter.
loaded or badly decoupled power supply lines.
                                                       ADC Configuration
8.3.3.2 Digital A/D Conversion Result
                                                       In the ADCR register:
The conversion is monotonic, meaning that the re-
sult never decreases if the analog input does not       Reset the PDS bit to power on the ADC. This bit
and never increases if the analog input does not.        must be set at least one instruction before the
                                                         beginning of the conversion to allow stabilisation
If the input voltage (VAIN) is greater than or equal     of the A/D converter.
to VDDA (high-level voltage reference) then the
conversion result in the DR register is FFh (full       Set the EAI bit to enable the ADC interrupt if
scale) without overflow indication.                      needed.

If input voltage (VAIN) is lower than or equal to      ADC Conversion
VSSA (low-level voltage reference) then the con-
version result in the DR register is 00h.              In the ADCR register:

The A/D converter is linear and the digital result of   Set the STA bit to start a conversion. This auto-
the conversion is stored in the ADR register. The        matically clears (resets to "0") the End Of Con-
accuracy of the conversion is described in the par-      version Bit (EOC).
ametric section.
                                                       When a conversion is complete
RAIN is the maximum recommended impedance
for an analog input signal. If the impedance is too    The EOC bit is set by hardware to flag that con-
high, this will result in a loss of accuracy due to      version is complete and that the data in the ADC
leakage and sampling not being completed in the          data conversion register is valid.
allocated time. Refer to the electrical characteris-
tics chapter for more details.                         An interrupt is generated if the EAI bit was set

With an oscillator clock frequency less than           Setting the STA bit will start a new count and will
1.2MHz, conversion accuracy is decreased.              clear the EOC bit (thus clearing the interrupt con-
                                                       dition)
8.3.3.3 Analog Input Selection
                                                       Note:
Selection of the input pin is done by configuring
the related I/O line as an analog input via the Data   Setting the STA bit must be done by a different in-
Direction, Option and Data registers (refer to I/O     struction from the instruction that powers-on the
ports description for additional information).         ADC (setting the PDS bit) in order to make sure
                                                       the voltage to be converted is present on the pin.
Caution: Only one I/O line must be configured as
an analog input at any time. The user must avoid       Each conversion has to be separately initiated by
any situation in which more than one I/O pin is se-    writing to the STA bit.
lected as an analog input simultaneously, because
they will be shorted internally.                       The STA bit is continuously scanned so that, if the
                                                       user sets it to "1" while a previous conversion is in
                                                       progress, a new conversion is started before com-
                                                       pleting the previous one. The start bit (STA) is a
                                                       write only bit, any attempt to read it will show a log-
                                                       ical "0".

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A/D CONVERTER (Cont'd)                                                bances and power supply variations due to output
                                                                      switching. Nevertheless, the WAIT instruction
8.3.4 Recommendations                                                 should be executed as soon as possible after the
                                                                      beginning of the conversion, because execution of
The following six notes provide additional informa-                   the WAIT instruction may cause a small variation
tion on using the A/D converter.                                      of the VDD voltage. The negative effect of this var-
                                                                      iation is minimized at the beginning of the conver-
1.The A/D converter does not feature a sample                         sion when the converter is less sensitive, rather
and hold circuit. The analog voltage to be meas-                      than at the end of conversion, when the least sig-
ured should therefore be stable during the entire                     nificant bits are determined.
conversion cycle. Voltage variation should not ex-                    The best configuration, from an accuracy stand-
ceed 1/2 LSB for optimum conversion accuracy.                        point, is WAIT mode with the Timer stopped. In
A low pass filter may be used at the analog input                     this case only the ADC peripheral and the oscilla-
pins to reduce input voltage variation during con-                    tor are then still working. The MCU must be woken
version.                                                              up from WAIT mode by the ADC interrupt at the
                                                                      end of the conversion. The microcontroller can
2. When selected as an analog channel, the input                      also be woken up by the Timer interrupt, but this
pin is internally connected to a capacitor Cad of                     means the Timer must be running and the result-
typically 9pF. For maximum accuracy, this capaci-                     ing noise could affect conversion accuracy.
tor must be fully charged at the beginning of con-
version. In the worst case, conversion starts one                     Caution: When an I/O pin is used as an analog in-
instruction (6.5 s) after the channel has been se-                   put, A/D conversion accuracy will be impaired if
lected. The impedance of the analog voltage                           negative current injections (VINJ < VSS) occur from
source (ASI) in worst case conditions, is calculat-                   adjacent I/O pins with analog input capability. Re-
ed using the following formula:                                       fer to Figure 35. To avoid this:

              6.5s = 9 x Cad x ASI                                    Use another I/O port located further away from
(capacitor charged to over 99.9%), i.e. 30 k in-                        the analog pin, preferably not multiplexed on the
cluding a 50% guardband.                                                A/D converter
The ASI can be higher if Cad has been charged for
a longer period by adding instructions before the                      Increase the input resistance RIN J (to reduce the
start of conversion (adding more than 26 CPU cy-                        current injections) and reduce RADC (to preserve
cles is pointless).                                                     conversion accuracy).

3. Since the ADC is on the same chip as the micro-                    Figure 35. Leakage from Digital Inputs
processor, the user should not switch heavily load-
ed output signals during conversion, if high preci-                           Digital         I/O Port
sion is required. Such switching will affect the sup-                         Input           (Digital I/O)
ply voltages used as analog references.                                     RINJ PBy/AINy

4. Conversion accuracy depends on the quality of                      VINJ          Leakage Current
the power supplies (VDD and VSS). The user must                                     if VINJ < VSS
take special care to ensure a well regulated refer-
ence voltage is present on the VDD and VSS pins                             Analog  PBx/AINx  A/D
(power supply voltage variations must be less than                          Input             Converter
0.1V/ms). This implies, in particular, that a suitable
decoupling capacitor is used at the VDD pin.                                RADC
The converter resolution is given by:
                                                                      VAIN
                              V-----D-----D----------V----S-----S--
                                    256

The Input voltage (Ain) which is to be converted
must be constant for 1s before conversion and
remain constant during conversion.

5. Conversion resolution can be improved if the
power supply voltage (VDD) to the microcontroller
is lowered.

6. In order to optimize the conversion resolution,
the user can configure the microcontroller in WAIT
mode, because this mode minimises noise distur-

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A/D CONVERTER (Cont'd)                                cally cleared when the STA bit is set. Data in the
8.3.5 Low Power Modes                                 data conversion register are valid only when this
                                                      bit is set to "1".
  Mode                       Description              0: Conversion is not complete
WAIT                                                  1: Conversion can be read from the ADR register
STOP     No effect on A/D Converter. ADC interrupts
         cause the device to exit from Wait mode.
         A/D Converter disabled.

Note: The A/D converter may be disabled by clear-     Bit 5 = STA: Start of Conversion. Write Only.
ing the PDS bit. This feature allows reduced power    0: No effect
consumption when no conversion is needed.             1: Start conversion

8.3.6 Interrupts                                      Note: Setting this bit automatically clears the EOC
                                                      bit. If the bit is set again when a conversion is in
Interrupt Event   Event  Enable    Exit     Exit      progress, the present conversion is stopped and a
                   Flag     Bit    from     from      new one will take place. This bit is write only, any
                                   Wait     Stop      attempt to read it will show a logical zero.

End of Conver-    EOC    EAI       Yes       No       Bit 4 = PDS Power Down Selection.
sion
                                                      0: A/D converter is switched off
Note: The EOC bit is cleared only when a new          1: A/D converter is switched on
conversion is started (it cannot be cleared by writ-
ing 0). To avoid generating further EOC interrupt,    Bit 3 = ADCR3 Reserved, must be cleared.
the EAI bit has to be cleared within the ADC inter-
rupt subroutine.                                      Bit 2 = OSCOFF Main Oscillator off.

8.3.7 Register Description                            0: Main Oscillator enabled
                                                      1: Main Oscillator disabled
A/D CONVERTER CONTROL REGISTER (AD-
CR)                                                   Note: This bit does not apply to the ADC peripher-
                                                      al but to the main clock system. Refer to the Clock
Address: 0D1h - Read/Write (Bit 6 Read Only, Bit      System section.
5 Write Only)

Reset value: 0100 0000 (40h)

7                                           0         Bits 1:0 = ADCR[1:0] Reserved, must be cleared.

EAI  EOC STA      PDS    ADCR    OSC  ADCR ADCR
                            3    OFF
                                         1  0

Bit 7 = EAI Enable A/D Interrupt.                     A/D CONVERTER DATA REGISTER (ADR)
0: ADC interrupt disabled                             Address: 0D0h - Read only
1: ADC interrupt enabled                              Reset value: xxxx xxxx (xxh)

                                                      7                                            0

Bit 6 = EOC End of conversion. Read Only              ADR7 ADR6 ADR5 ADR4 ADR3 ADR2 ADR1 ADR0
When a conversion has been completed, this bit is
set by hardware and an interrupt request is gener-    Bits 7:0 = ADR[7:0]: 8 Bit A/D Conversion Result.
ated if the EAI bit is set. The EOC bit is automati-

Table 16. ADC Register Map and Reset Values

Address  Register           7            6     5         4  3     2     1                       0
(Hex.)    Label
                         ADR7         ADR6  ADR5
   0D0h  ADR                0            0     0      ADR4  ADR3  ADR2  ADR1              ADR0
   0D1h  Reset Value                                     0     0     0     0                 0
                          EAI         EOC    STA
         ADCR               0            1     0      PDS   ADCR3 OSCOFF ADCR1           ADCR0
         Reset Value                                     0                                   0
                                                            0     0     0

                                                                                                55/104

                                                                                                     1
ST6208C/ST6209C/ST6210C/ST6220C

9 INSTRUCTION SET

9.1 ST6 ARCHITECTURE                                   tended addressing mode are able to branch to any
                                                       address in the 4 Kbyte Program space.
The ST6 architecture has been designed for max-
imum efficiency while keeping byte usage to a          Extended addressing mode instructions are two
minimum; in short, to provide byte-efficient pro-      bytes long.
gramming. The ST6 core has the ability to set or
clear any register or RAM location bit in Data         Program Counter Relative. Relative addressing
space using a single instruction. Furthermore, pro-    mode is only used in conditional branch instruc-
grams can branch to a selected address depend-         tions. The instruction is used to perform a test and,
ing on the status of any bit in Data space.            if the condition is true, a branch with a span of -15
                                                       to +16 locations next to the address of the relative
9.2 ADDRESSING MODES                                   instruction. If the condition is not true, the instruc-
                                                       tion which follows the relative instruction is execut-
The ST6 has nine addressing modes, which are           ed. Relative addressing mode instructions are one
described in the following paragraphs. Three dif-      byte long. The opcode is obtained by adding the
ferent address spaces are available: Program           three most significant bits which characterize the
space, Data space, and Stack space. Program            test condition, one bit which determines whether it
space contains the instructions which are to be ex-    is a forward branch (when it is 0) or backward
ecuted, plus the data for immediate mode instruc-      branch (when it is 1) and the four least significant
tions. Data space contains the Accumulator, the X,     bits which give the span of the branch (0h to Fh)
Y, V and W registers, peripheral and Input/Output      which must be added or subtracted from the ad-
registers, the RAM locations and Data ROM loca-        dress of the relative instruction to obtain the
tions (for storage of tables and constants). Stack     branch destination address.
space contains six 12-bit RAM cells used to stack
the return addresses for subroutines and inter-        Bit Direct. In bit direct addressing mode, the bit to
rupts.                                                 be set or cleared is part of the opcode, and the
                                                       byte following the opcode points to the address of
Immediate. In immediate addressing mode, the           the byte in which the specified bit must be set or
operand of the instruction follows the opcode loca-    cleared. Thus, any bit in the 256 locations of Data
tion. As the operand is a ROM byte, the immediate      space memory can be set or cleared.
addressing mode is used to access constants
which do not change during program execution           Bit Test & Branch. Bit test and branch addressing
(e.g., a constant used to initialize a loop counter).  mode is a combination of direct addressing and
                                                       relative addressing. Bit test and branch instruc-
Direct. In direct addressing mode, the address of      tions are three bytes long. The bit identification
the byte which is processed by the instruction is      and the test condition are included in the opcode
stored in the location which follows the opcode. Di-   byte. The address of the byte to be tested is given
rect addressing allows the user to directly address    in the next byte. The third byte is the jump dis-
the 256 bytes in Data Space memory with a single       placement, which is in the range of -127 to +128.
two-byte instruction.                                  This displacement can be determined using a la-
                                                       bel, which is converted by the assembler.
Short Direct. The core can address the four RAM
registers X, Y, V, W (locations 80h, 81h, 82h, 83h)    Indirect. In indirect addressing mode, the byte
in short-direct addressing mode. In this case, the     processed by the register-indirect instruction is at
instruction is only one byte and the selection of the  the address pointed to by the content of one of the
location to be processed is contained in the op-       indirect registers, X or Y (80h, 81h). The indirect
code. Short direct addressing is a subset of direct    register is selected by bit 4 of the opcode. Register
addressing mode. (Note that 80h and 81h are also       indirect instructions are one byte long.
indirect registers).
                                                       Inherent. In inherent addressing mode, all the in-
Extended. In extended addressing mode, the 12-         formation necessary for executing the instruction
bit address needed to define the instruction is ob-    is contained in the opcode. These instructions are
tained by concatenating the four least significant     one byte long.
bits of the opcode with the byte following the op-
code. The instructions (JP, CALL) which use ex-

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1
                                                      ST6208C/ST6209C/ST6210C/ST6220C

9.3 INSTRUCTION SET                                   Load & Store. These instructions use one, two or
                                                      three bytes depending on the addressing mode.
The ST6 offers a set of 40 basic instructions         For LOAD, one operand is the Accumulator and
which, when combined with nine addressing             the other operand is obtained from data memory
modes, yield 244 usable opcodes. They can be di-      using one of the addressing modes.
vided into six different types: load/store, arithme-
tic/logic, conditional branch, control instructions,  For Load Immediate, one operand can be any of
jump/call, and bit manipulation. The following par-   the 256 data space bytes while the other is always
agraphs describe the different types.                 immediate data.

All the instructions belonging to a given type are
presented in individual tables.

Table 17. Load & Store Instructions

Instruction  Addressing Mode                          Bytes  Cycles     Flags

                                                         1       4   Z         C
                                                         1       4
LD A, X      Short Direct                                1       4             *
LD A, Y      Short Direct                                1       4
LD A, V      Short Direct                                1       4             *
LD A, W      Short Direct                                1       4
LD X, A      Short Direct                                1       4             *
LD Y, A      Short Direct                                1       4
LD V, A      Short Direct                                2       4             *
LD W, A      Short Direct                                2       4
LD A, rr     Direct                                      1       4             *
LD rr, A     Direct                                      1       4
LD A, (X)    Indirect                                    1       4             *
LD A, (Y)    Indirect                                    1       4
LD (X), A    Indirect                                    2       4             *
LD (Y), A    Indirect                                    3       4
LDI A, #N    Immediate                                                         *
LDI rr, #N   Immediate
                                                                               *

                                                                               *

                                                                               *

                                                                               *

                                                                               *

                                                                               *

                                                                               *

                                                                     *         *

Legend:
X, Y Index Registers,
V, W Short Direct Registers
# Immediate data (stored in ROM memory)
rr Data space register

Affected

* Not Affected

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ST6208C/ST6209C/ST6210C/ST6220C

INSTRUCTION SET (Cont'd)

Arithmetic and Logic. These instructions are         either a data space memory location or an imme-
used to perform arithmetic calculations and logic    diate value. In CLR, DEC, INC instructions the op-
operations. In AND, ADD, CP, SUB instructions        erand can be any of the 256 data space address-
one operand is always the accumulator while, de-     es. In COM, RLC, SLA the operand is always the
pending on the addressing mode, the other can be     accumulator.

Table 18. Arithmetic & Logic Instructions

Instruction                  Addressing Mode  Bytes  Cycles     Flags

                                                 1       4   Z                                C
                                                 1       4
ADD A, (X)                   Indirect            2       4                                    
                                                 2       4
ADD A, (Y)                   Indirect            1       4                                    
                                                 1       4
ADD A, rr                    Direct              2       4                                    
                                                 2       4
ADDI A, #N                   Immediate           2       4                                    
                                                 3       4
AND A, (X)                   Indirect            1       4                                    
                                                 1       4
AND A, (Y)                   Indirect            1       4                                    
                                                 2       4
AND A, rr                    Direct              2       4                                    
                                                 1       4
ANDI A, #N                   Immediate           1       4                                    
                                                 1       4
CLR A                        Short Direct        1       4                                    
                                                 2       4
CLR r                        Direct              2       4   *                                *
                                                 1       4
COM A                        Inherent            1       4                                    
                                                 1       4
CP A, (X)                    Indirect            1       4                                    
                                                 1       4
CP A, (Y)                    Indirect            1       4                                    
                                                 2       4
CP A, rr                     Direct              2       4                                    
                                                 1       4
CPI A, #N                    Immediate           1       4                                    
                                                 1       4
DEC X                        Short Direct        2       4                                    *
                                                 1       4
DEC Y                        Short Direct        1       4                                    *
                                                 2       4
DEC V                        Short Direct        2       4                                    *

DEC W                        Short Direct                                                     *

DEC A                        Direct                                                           *

DEC rr                       Direct                                                           *

DEC (X)                      Indirect                                                         *

DEC (Y)                      Indirect                                                         *

INC X                        Short Direct                                                     *

INC Y                        Short Direct                                                     *

INC V                        Short Direct                                                     *

INC W                        Short Direct                                                     *

INC A                        Direct                                                           *

INC rr                       Direct                                                           *

INC (X)                      Indirect                                                         *

INC (Y)                      Indirect                                                         *

RLC A                        Inherent                                                         

SLA A                        Inherent                                                         

SUB A, (X)                   Indirect                                                         

SUB A, (Y)                   Indirect                                                         

SUB A, rr                    Direct                                                           

SUBI A, #N                   Immediate                                                        

Notes:                                               # Immediate data (stored in ROM memory)
X,Y Index Registers                                  * Not Affected
V, W Short Direct Registers                          rr Data space register

Affected

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1
                                                               ST6208C/ST6209C/ST6210C/ST6220C

INSTRUCTION SET (Cont'd)

Conditional Branch. Branch instructions perform                Control Instructions. Control instructions control
a branch in the program when the selected condi-               microcontroller operations during program execu-
tion is met.                                                   tion.

Bit Manipulation Instructions. These instruc-                  Jump and Call. These two instructions are used
tions can handle any bit in Data space memory.                 to perform long (12-bit) jumps or subroutine calls
One group either sets or clears. The other group               to any location in the whole program space.
(see Conditional Branch) performs the bit test
branch operations.

Table 19. Conditional Branch Instructions

Instruction             Branch If                       Bytes  Cycles             Flags

                                                                               Z                                 C

JRC e                   C=1                             1      2               *                                 *

JRNC e                  C=0                             1      2               *                                 *

JRZ e                   Z=1                             1      2               *                                 *

JRNZ e                  Z=0                             1      2               *                                 *

JRR b, rr, ee           Bit = 0                         3      5               *                                 

JRS b, rr, ee           Bit = 1                         3      5               *                                 

Notes:                                                         rr Data space register
                                                                Affected. The tested bit is shifted into carry.
b 3-bit address                                                * Not Affected

e 5 bit signed displacement in the range -15 to +16

ee 8 bit signed displacement in the range -126 to +129

Table 20. Bit Manipulation Instructions

     Instruction        Addressing Mode                 Bytes  Cycles             Flags

SET b,rr                Bit Direct                         2       4           Z                                 C
RES b,rr                Bit Direct                         2       4
                                                                               *                                 *

                                                                               *                                 *

Notes:

b 3-bit address                                                * Not Affected

rr Data space register

Bit Manipulation Instructions should not be used on Port Data Registers and any registers with read only and/or write only bits (see I/O port

chapter)

Table 21. Control Instructions

     Instruction        Addressing Mode                 Bytes  Cycles             Flags

NOP                     Inherent                           1       2           Z                                 C
RET                     Inherent                           1       2
RETI                    Inherent                           1       2           *                                 *
STOP (1)                Inherent                           1       2
WAIT                    Inherent                           1       2           *                                 *

                                                                                                                 

                                                                               *                                 *

                                                                               *                                 *

Notes:

1. This instruction is deactivated and a WAIT is automatically executed instead of a STOP if the watchdog function is selected.

Affected                                                      *Not Affected

Table 22. Jump & Call Instructions

     Instruction        Addressing Mode                 Bytes  Cycles             Flags

CALL abc                Extended                           2       4           Z                                 C
JP abc                  Extended                           2       4
                                                                               *                                 *

                                                                               *                                 *

Notes:
abc 12-bit address
* Not Affected

                                                                                                                                 59/104

                                                                                                                                      1
ST6208C/ST6209C/ST6210C/ST6220C

Opcode Map Summary. The following table contains an opcode map for the instructions used by the ST6

          LOW                          1            2            3               4            5            6                        LOW
                          0          0001         0010         0011            0100         0101         0110            7
                                                                                                                       0111
                        0000
HI                                                                                                                                                HI

  0           2 JRNZ 4 CALL 2 JRNC 5                           JRR 2              JRZ               2         JRC 4           LD     0
0000                                                                                                                               0000
                 e                   abc          e            b0,rr,ee        e NOP        #              e           a,(x)

              1               pcr 2        ext 1        pcr 3            bt 1        pcr            1          prc 1          ind

  1           2 JRNZ 4 CALL 2 JRNC 5                           JRS 2              JRZ 4          INC 2        JRC 4           LDI    1
0001                                                                                                                               0001
                 e                   abc          e            b0,rr,ee        e            x              e           a,nn

              1               pcr 2        ext 1        pcr 3            bt 1        pcr 1        sd 1         prc 2         imm

  2           2 JRNZ 4 CALL 2 JRNC 5                           JRR 2              JRZ               2         JRC 4           CP     2
0010                                                                                                                               0010
                 e                   abc          e            b4,rr,ee        e            #              e           a,(x)

              1               pcr 2        ext 1        pcr 3            bt 1        pcr            1          prc 1          ind

  3           2 JRNZ 4 CALL 2 JRNC 5                           JRS 2              JRZ 4           LD 2        JRC 4           CPI    3
0011                                                                               pcr 1    a,x                                    0011
                 e                   abc          e            b4,rr,ee e                                  e           a,nn
                                                                                                   sd 1
              1               pcr 2        ext 1        pcr 3            bt 1                                  prc 2        imm

  4           2 JRNZ 4 CALL 2 JRNC 5                           JRR 2              JRZ               2         JRC 4         ADD      4
0100                                                                                                                               0100
                 e                   abc          e            b2,rr,ee        e            #              e           a,(x)

              1               pcr 2        ext 1        pcr 3            bt 1        pcr            1          prc 1          ind

  5           2 JRNZ 4 CALL 2 JRNC 5                           JRS 2              JRZ 4          INC 2        JRC 4 ADDI             5
0101                                                                                                                               0101
                 e                   abc          e            b2,rr,ee        e            y              e           a,nn

              1               pcr 2        ext 1        pcr 3            bt 1        pcr 1        sd 1         prc 2        imm

  6           2 JRNZ 4 CALL 2 JRNC 5                           JRR 2              JRZ               2         JRC 4           INC    6
0110                                                                                                                               0110
                 e                   abc          e            b6,rr,ee        e            #              e           (x)

              1               pcr 2        ext 1        pcr 3            bt 1        pcr            1          prc 1          ind

  7           2 JRNZ 4 CALL 2 JRNC 5                           JRS 2              JRZ 4           LD 2        JRC                    7
0111                                                                                                                               0111
                 e                   abc          e            b6,rr,ee        e            a,y            e           #

              1               pcr 2        ext 1        pcr 3            bt 1        pcr 1        sd 1         prc

  8           2 JRNZ 4 CALL 2 JRNC 5                           JRR 2              JRZ               2         JRC 4           LD     8
1000                                                                                                                               1000
                 e                   abc          e            b1,rr,ee        e            #              e           (x),a

              1               pcr 2        ext 1        pcr 3            bt 1        pcr            1          prc 1          ind

  9           2 JRNZ 4 CALL 2 JRNC 5                           JRS 2              JRZ 4          INC 2        JRC                    9
1001                                                                                                                               1001
                 e                   abc          e            b1,rr,ee        e            v              e           #

              1               pcr 2        ext 1        pcr 3            bt 1        pcr 1        sd 1         prc

  A           2 JRNZ 4 CALL 2 JRNC 5                           JRR 2              JRZ               2         JRC 4         AND      A
1010                                                                                                                               1010
                 e                   abc          e            b5,rr,ee        e            #              e           a,(x)

              1               pcr 2        ext 1        pcr 3            bt 1        pcr            1          prc 1          ind

  B           2 JRNZ 4 CALL 2 JRNC 5                           JRS 2              JRZ 4           LD 2        JRC 4 ANDI             B
1011                                                                                                                               1011
                 e                   abc          e            b5,rr,ee        e            a,v            e           a,nn

              1               pcr 2        ext 1        pcr 3            bt 1        pcr 1        sd 1         prc 2        imm

  C           2 JRNZ 4 CALL 2 JRNC 5                           JRR 2              JRZ               2         JRC 4         SUB      C
1100                                                                                                                               1100
                 e                   abc          e            b3,rr,ee        e            #              e           a,(x)

              1               pcr 2        ext 1        pcr 3            bt 1        pcr            1          prc 1          ind

  D           2 JRNZ 4 CALL 2 JRNC 5                           JRS 2              JRZ 4          INC 2        JRC 4       SUBI       D
1101                                                                                                                               1101
                 e                   abc          e            b3,rr,ee        e            w              e           a,nn

              1               pcr 2        ext 1        pcr 3            bt 1        pcr 1        sd 1         prc 2        imm

  E           2 JRNZ 4 CALL 2 JRNC 5                           JRR 2              JRZ               2         JRC 4         DEC      E
1110                                                                                                                               1110
                 e                   abc          e            b7,rr,ee        e            #              e           (x)

              1               pcr 2        ext 1        pcr 3            bt 1        pcr            1          prc 1          ind

  F           2 JRNZ 4 CALL 2 JRNC 5                           JRS 2              JRZ 4           LD 2        JRC                    F
1111                                                                                                                               1111
                 e                   abc          e            b7,rr,ee        e            a,w            e           #

              1               pcr 2        ext 1        pcr 3            bt 1        pcr 1        sd 1         prc

Abbreviations for Addressing Modes: Legend:

dir Direct                                 # Indicates Illegal Instructions                                                        Mnemonic

sd Short Direct                            e 5-bit Displacement                           Cycles              2        JRC

imm Immediate                              b 3-bit Address                                Operands                  e
                                                                                          Bytes
inh Inherent                               rr 1-byte Data space address                                       1        prc

ext Extended                               nn 1-byte immediate data

b.d Bit Direct                             abc 12-bit address                             Addressing Mode

bt Bit Test                                ee 8-bit displacement

pcr Program Counter Relative

ind Indirect

60/104

1
                                                                             ST6208C/ST6209C/ST6210C/ST6220C

Opcode Map Summary (Continued)

          LOW                          9            A            B             C             D                E                        LOW
                          8          1001         1010         1011          1100          1101             1110            F
                                                                                                                          1111
                        1000                                        RES 2          JRZ 4          LDI 2           JRC 4
HI                                                             b0,rr           e           rr,nn              e                                      HI

  0           2 JRNZ 4                     JP 2    JRNC 4             b.d 1         pcr 3        imm 1             prc 1         LD     0
0000                                              e                  SET 2         JRZ 4        DEC 2             JRC 4   a,(y)       0000
                 e                   abc                       b0,rr           e             x                e
                                                       pcr 2                        pcr 1                                        ind
              1               pcr 2        ext 1                      b.d 1        JRZ 4           sd 1            prc 2
                                                                    RES 2      e               COM 2              JRC 4
  1           2 JRNZ 4                     JP 2 JRNC 4         b4,rr                pcr      a                e                 LD      1
0001                                                                               JRZ 4                                  a,rr        0001
                 e                   abc          e                   b.d 1                              1         prc 1
                                                                     SET 2          pcr 1          LD 2           JRC 4          dir
              1               pcr 2        ext 1        pcr 2  b4,rr e             JRZ 2    x,a               e
                                                                               e                   sd 1
  2           2 JRNZ 4                     JP 2 JRNC 4                b.d 1         pcr 1       RETI 2             prc 2         CP     2
0010                                                                RES 2          JRZ 4                          JRC 4   a,(y)       0010
                 e                   abc          e            b2,rr           e                  inh 1       e
                                                                                    pcr 1       DEC 2                            ind
              1               pcr 2        ext 1        pcr 2         b.d 1        JRZ 2     y                     prc 1
                                                                     SET 2     e                                  JRC 4
  3           2 JRNZ 4                     JP 2 JRNC 4         b2,rr                pcr 1          sd 1       e                 CP      3
0011                                                                               JRZ 4      STOP 2                      a,rr        0011
                 e                   abc          e                   b.d 1    e                                   prc 2
                                                                    RES 2           pcr 1         inh 1           JRC 4          dir
              1               pcr 2        ext 1        pcr 2  b6,rr               JRZ             LD 2       e
                                                                               e            y,a
  4           2 JRNZ 4                     JP 2 JRNC 4                b.d 1         pcr            sd 1            prc 1       ADD      4
0100                                                                 SET 2         JRZ 4                          JRC 4   a,(y)       0100
                 e                   abc          e            b6,rr           e                         2    e
                                                                                    pcr 1    #                                   ind
              1               pcr 2        ext 1        pcr 2         b.d 1        JRZ 4                           prc 2
                                                                    RES 2      e                         1        JRC 4
  5           2 JRNZ 4                     JP 2 JRNC 4         b1,rr                pcr 1       DEC 2         e               ADD       5
0101                                                                               JRZ 4     v                            a,rr        0101
                 e                   abc          e                   b.d 1    e                                   prc 1
                                                                     SET 2          pcr 1          sd 1           JRC 4          dir
              1               pcr 2        ext 1        pcr 2  b1,rr               JRZ 2        RCL 2         e
                                                                               e             a
  6           2 JRNZ 4                     JP 2 JRNC 4                b.d 1         pcr 1                          prc 2       INC      6
0110                                                                RES 2          JRZ 4          inh 1           JRC 4   (y)         0110
                 e                   abc          e            b5,rr           e                   LD 2       e
                                                                                    pcr 1   v,a                                 ind
              1               pcr 2        ext 1        pcr 2         b.d 1        JRZ 2           sd 1            prc 1
                                                                     SET 2     e                RET 2             JRC 4
  7           2 JRNZ 4                     JP 2 JRNC 4         b5,rr                pcr 1                     e               INC       7
0111                                                                               JRZ 4          inh 1                   rr          0111
                 e                   abc          e                   b.d 1    e                DEC 2              prc 2
                                                                    RES 2           pcr 1    w                    JRC 4         dir
              1               pcr 2        ext 1        pcr 2  b3,rr                                          e
                                                                                                   sd 1
  8           2 JRNZ 4                     JP 2 JRNC 4                b.d 1                    WAIT 2              prc 1         LD     8
1000                                                                 SET 2                                        JRC 4   (y),a       1000
                 e                   abc          e            b3,rr                              inh 1       e
                                                                                                   LD 2                          ind
              1               pcr 2        ext 1        pcr 2         b.d 1                 w,a                    prc 2
                                                                    RES 2                          sd 1           JRC 4
  9           2 JRNZ 4                     JP 2 JRNC 4         b7,rr                                          e                 LD      9
1001                                                                                                                      rr,a        1001
                 e                   abc          e                   b.d 1                                        prc 1
                                                                     SET 2                                        JRC 4          dir
              1               pcr 2        ext 1        pcr 2  b7,rr                                          e

  A           2 JRNZ 4                     JP 2 JRNC 4                b.d 1                                        prc 2       AND      A
1010                                                                                                                      a,(y)       1010
                 e                   abc          e
                                                                                                                                 ind
              1               pcr 2        ext 1        pcr 2

  B           2 JRNZ 4                     JP 2 JRNC 4                                                                        AND       B
1011                                                                                                                      a,rr        1011
                 e                   abc          e
                                                                                                                                 dir
              1               pcr 2        ext 1        pcr 2

  C           2 JRNZ 4                     JP 2 JRNC 4                                                                         SUB      C
1100                                                                                                                      a,(y)       1100
                 e                   abc          e
                                                                                                                                 ind
              1               pcr 2        ext 1        pcr 2

  D           2 JRNZ 4                     JP 2 JRNC 4                                                                        SUB       D
1101                                                                                                                      a,rr        1101
                 e                   abc          e
                                                                                                                                 dir
              1               pcr 2        ext 1        pcr 2

  E           2 JRNZ 4                     JP 2 JRNC 4                                                                       DEC        E
1110                                                                                                                      (y)         1110
                 e                   abc          e
                                                                                                                                ind
              1               pcr 2        ext 1        pcr 2

  F           2 JRNZ 4                     JP 2 JRNC 4                                                                       DEC        F
1111                                                                                                                      rr          1111
                 e                   abc          e
                                                                                                                                dir
              1               pcr 2        ext 1        pcr 2

Abbreviations for Addressing Modes: Legend:

dir Direct                                 # Indicates Illegal Instructions

sd Short Direct                            e 5-bit Displacement              Cycles                         2             JRC         Mnemonic
                                                                              Operands
imm Immediate                              b 3-bit Address                   Bytes                             e

inh Inherent                               rr 1-byte Data space address                                     1             prc

ext Extended                               nn 1-byte immediate data

b.d Bit Direct                             abc 12-bit address                Addressing Mode

bt Bit Test                                ee 8-bit Displacement

pcr Program Counter Relative

ind Indirect

                                                                                                                                      61/104

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ST6208C/ST6209C/ST6210C/ST6220C

10 ELECTRICAL CHARACTERISTICS

10.1 PARAMETER CONDITIONS                            Figure 36. Pin Loading Conditions

Unless otherwise specified, all voltages are re-                                                          ST6 PIN
ferred to VSS.
10.1.1 Minimum and Maximum Values                                        CL

Unless otherwise specified the minimum and max-      10.1.5 Pin Input Voltage
imum values are guaranteed in the worst condi-       The input voltage measurement on a pin of the de-
tions of ambient temperature, supply voltage and     vice is described in Figure 37.
frequencies by tests in production on 100% of the    Figure 37. Pin Input Voltage
devices with an ambient temperature at TA=25C
and TA=TAmax (given by the selected temperature                                                           ST6 PIN
range).                                                                           VIN

Data based on characterization results, design
simulation and/or technology characteristics are
indicated in the table footnotes and are not tested
in production. Based on characterization, the min-
imum and maximum values refer to sample tests
and represent the mean value plus or minus three
times the standard deviation (mean3).

10.1.2 Typical Values

Unless otherwise specified, typical data are based
on TA=25C, VDD=5V (for the 4.5VVDD6.0V
voltage range) and VDD=3.3V (for the
3VVDD3.6V voltage range). They are given only
as design guidelines and are not tested.

10.1.3 Typical Curves

Unless otherwise specified, all typical curves are
given only as design guidelines and are not tested.

10.1.4 Loading Capacitor

The loading conditions used for pin parameter
measurement is shown in Figure 36.

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                                                      ST6208C/ST6209C/ST6210C/ST6220C

10.2 ABSOLUTE MAXIMUM RATINGS

Stresses above those listed as "absolute maxi-        tions is not implied. Exposure to maximum rating
mum ratings" may cause permanent damage to            conditions for extended periods may affect device
the device. This is a stress rating only and func-    reliability.
tional operation of the device under these condi-

10.2.1 Voltage Characteristics

Symbol                                           Ratings                    Maximum value      Unit
                                                                                       7         V
VDD - VSS          Supply voltage
    VIN            Input voltage on any pin 1) & 2)                         VSS-0.3 to VDD+0.3
   VOUT            Output voltage on any pin 1) & 2)                        VSS-0.3 to VDD+0.3

VESD(HBM)          Electro-static discharge voltage (Human Body Model)               3500

10.2.2 Current Characteristics

Symbol                          Ratings                                     Maximum value       Unit
  IVDD
  IVSS             Total current into VDD power lines (source) 3)           80

                   Total current out of VSS ground lines (sink) 3)          100

                   Output current sunk by any standard I/O and control pin  20

IIO                Output current sunk by any high sink I/O pin             40                  mA

                   Output current source by any I/Os and control pin        15

IINJ(PIN) 2) & 4)  Injected current on RESET pin                            5
                   Injected current on any other pin                        5

10.2.3 Thermal Characteristics

Symbol                                            Ratings                   Value               Unit
  TSTG
    TJ             Storage temperature range                                -60 to +150         C
                   Maximum junction temperature
                   (see THERMAL CHARACTERISTICS section)

Notes:

1. Directly connecting the RESET and I/O pins to VDD or VSS could damage the device if an unintentional internal reset
   is generated or an unexpected change of the I/O configuration occurs (for example, due to a corrupted program coun-
   ter). To guarantee safe operation, this connection has to be done through a pull-up or pull-down resistor (typical: 4.7k
   for RESET, 10k for I/Os). Unused I/O pins must be tied in the same way to VDD or VSS according to their reset con-
   figuration.

2. When the current limitation is not possible, the VIN absolute maximum rating must be respected, otherwise refer to
   IINJ(PIN) specification. A positive injection is induced by VIN>VDD while a negative injection is induced by VIN
3. Power (VDD) and ground (VSS) lines must always be connected to the external supply.
4. Negative injection disturbs the analog performance of the device. In particular, it induces leakage currents throughout

   the device including the analog inputs. To avoid undesirable effects on the analog functions, care must be taken:
   - Analog input pins must have a negative injection less than 1mA (assuming that the impedance of the analog voltage
   is lower than the specified limits).
   - Pure digital pins must have a negative injection less than 1mA. In addition, it is recommended to inject the current as
   far as possible from the analog input pins.

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ST6208C/ST6209C/ST6210C/ST6220C

10.3 OPERATING CONDITIONS
10.3.1 General Operating Conditions

Symbol                        Parameter                                     Conditions                          Min   Max Unit
  VDD      Supply voltage
                                                                see Figure 38                                   3.0   6          V
                                                                VDD=3.0V, 1 & 6 Suffix
                                                                VDD=3.0V, 3 Suffix                              0 1)  4
                                                                VDD=3.6V, 1 & 6Suffix
fOSC       Oscillator frequency                                 VDD=3.6V, 3 Suffix                              0 1)  4
                                                                fOSC=4MHz, 1 & 6 Suffix                                          MHz
                                                                fOSC=4MHz, 3 Suffix                             0 1)  8
                                                                fOSC=8MHz, 1 & 6 Suffix
                                                                fOSC=8MHz, 3 Suffix                             0 1)  4
                                                                1 Suffix Version
                                                                                                                3.0   6.0
                                                                6 Suffix Version
VDD        Operating Supply Voltage                             3 Suffix Version                                3.0   6.0        V

                                                                                                                3.6   6.0

                                                                                                                4.5   6.0

                                                                                                                0     70

TA         Ambient temperature range                                                                            -40   85         C

                                                                                                                -40   125

Notes:
1. An oscillator frequency above 1.2MHz is recommended for reliable A/D results.
2. Operating conditions with TA=-40 to +125C.

Figure 38. fOSC Maximum Operating Frequency Versus VDD Supply Voltage for OTP & ROM devices

        fOSC [MHz]                        1 & 6 suffix version
         8
         7        FUNCTIONALITY                                 3 suffix version
         6           NOT GUARANTEED                                           3
         5               IN THIS AREA
         4                                                                                       fOSG

                                                                     2                           fOSG Min

        3
                                                                                           1

        2

        1                                                                                                             SUPPLY

           2.5                         3  3.6  4                4.5                           5            5.5  6 VOLTAGE (VDD)

1. In this area, operation is guaranteed at the quartz crystal frequency.

2. When the OSG is disabled, operation in this area is guaranteed at the crystal frequency. When the
OSG is enabled, operation in this area is guaranteed at a frequency of at least fOSG Min.
3. When the OSG is disabled, operation in this area is guaranteed at the quartz crystal frequency. When
the OSG is enabled, access to this area is prevented. The internal frequency is kept at fOSG.

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                                                                                                                                                                                                                      ST6208C/ST6209C/ST6210C/ST6220C

OPERATING CONDITIONS (Cont'd)

10.3.2 Operating Conditions with Low Voltage Detector (LVD)

Subject to general operating conditions for VDD, fOSC, and TA.

Symbol                                                       Parameter                                                                                                                                        Conditions        Min Typ 1) Max Unit

VIT+        Reset release threshold                                                                                                                                                                                             3.9   4.1              4.3
            (VDD rise)
VIT-                                                                                                                                                                                                                                                               V
Vhys        Reset generation threshold
VtPOR       (VDD fall)                                                                                                                                                                                                          3.6   3.8              4
tg(VDD)     LVD voltage threshold hysteresis
            VDD rise time rate 2)                                                                                                                                                                      VIT+-VIT-                50    300 700 mV
            Filtered glitch delay on VDD 3)                                                                                                                                                            Not detected by the LVD
                                                                                                                                                                                                                                                                   mV/s

                                                                                                                                                                                                                                              30                   ns

Notes:

1. LVD typical data are based on TA=25C. They are given only as design guidelines and are not tested.
2. The minimum VDD rise time rate is needed to insure a correct device power-on and LVD reset. Not tested in production.
3. Data based on characterization results, not tested in production.

Figure 39. LVD Threshold Versus VDD and fOSC3)

            fOSC [MHz]                                                                                                                                                                                                                            FUNCTIONALITY

                   0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000  0000                                             NOT GUARANTEED

DEVICE UNDER 8                                                                                                                                                                                                                                    IN THIS AREA
            RESET                                                                                                                                                                                                                                 FUNCTIONAL AREA

  IN THIS AREA 4

                0                                                                                                                                                                                                                                 SUPPLY
                  2.5
                                                                                     3                                                                 3.5 VIT-3.6 4                                          4.5         5     5.5           6   VOLTAGE [V]

Figure 40. Typical LVD Thresholds Versus Figure 41. Typical LVD thresholds vs.

Temperature for OTP devices                                                                                                                                                                                   Temperature for ROM devices

Thresholds [V]                                                                                                                                                                                                Thresholds [V]
4.2                                                                                                                                                                                                           4.2

4                                                                                                                                                                                                                  4

                                                                                                                                                             VVIdTd+ up                                                                                VVITd+d up

3.8                                                                                                                                                          VVIdTd- down                                     3.8                                      VVITd-d down

3.6                            25C                                                                                      95C                                                                          125C  3.6               25C             95C       125C
     -40C                                                                                                                                                                                                         -40C

                                                                         T [C]                                                                                                                                                       T [C]

                                                                                                                                                                                                                                                                   65/104

                                                                                                                                                                                                                                                                        1
ST6208C/ST6209C/ST6210C/ST6220C

10.4 SUPPLY CURRENT CHARACTERISTICS

The following current consumption specified for                vice consumption, the two current values must be
the ST6 functional operating modes over tempera-               added (except for STOP mode for which the clock
ture range does not take into account the clock                is stopped).
source current consumption. To get the total de-

10.4.1 RUN Modes

Symbol          Parameter                                      Conditions      Typ 1) Max 2) Unit

                                        3VVDD3.6V 4.5VVDD6.0V  fOSC=32kHz      0.5          0.7
                                                               fOSC=1MHz
         Supply current in RUN mode 3)                         fOSC=2MHz       1.3          1.7
         (see Figure 42 & Figure 43)                           fOSC=4MHz
                                                               fOSC=8MHz       1.6          2.4
IDD                                                            fOSC=32kHz
                                                               fOSC=1MHz       2.2          3.3
         Supply current in RUN mode 3)                         fOSC=2MHz
         (see Figure 42 & Figure 43)                           fOSC=4MHz       3.3          4.8  mA
                                                               fOSC=8MHz
                                                                               0.3          0.4

                                                                               0.6          0.8

                                                                               0.9          1.2

                                                                               1.0          1.5

                                                                               1.8          2.3

Notes:

1. Typical data are based on TA=25C, VDD=5V (4.5VVDD6.0V range) and VDD=3.3V (3VVDD3.6V range).
2. Data based on characterization results, tested in production at VDD max. and fOSC max.
3. CPU running with memory access, all I/O pins in input with pull-up mode (no load), all peripherals in reset state; clock

   input (OSCIN) driven by external square wave, OSG and LVD disabled, option bytes not programmed.

Figure 42. Typical IDD in RUN vs. fCPU                         Figure 43. Typical IDD in RUN vs. Temperature
                                                               (VDD = 5V)
   IDD [mA]
                                                                  IDD [mA]

5                                                              3.5

          8MHz     1MHz

          4MHz     32KHz                                       3

4         2MHz

                                                               2.5                    8MHz       1MHz

                                                                                      4MHz       32KHz

3                                                                                     2MHz

                                                               2

2                                                              1.5

                                                               1

1                                                              0.5

0               4           5           6                      0
       3
                                                                    -40    25         95         125

                   VDD [V]                                                     T[C]

66/104

1
                                                                   ST6208C/ST6209C/ST6210C/ST6220C

SUPPLY CURRENT CHARACTERISTICS (Cont'd)
10.4.2 WAIT Modes

Symbol  Parameter                                                    Conditions  Typ 1) Max 2) Unit
                                                                   fOSC=32kHz
        Supply current in WAIT mode 3)                OTP devices  fOSC=1MHz     330 550
        Option bytes not programmed                                fOSC=2MHz     350 600
        (see Figure 44)                                            fOSC=4MHz     370 650
                                                                   fOSC=8MHz     410 700
                                                                   fOSC=32kHz    480 800
                                                                   fOSC=1MHz
                                         4.5VVDD6.0V               fOSC=2MHz     18  60
                                                                   fOSC=4MHz
        Supply current in WAIT mode 3)                             fOSC=8MHz     26  80
        Option bytes programmed to 00H                             fOSC=32kHz
        (see Figure 45)                                            fOSC=1MHz     41  120
                                                                   fOSC=2MHz
                                                                   fOSC=4MHz     57  180
                                                                   fOSC=8MHz
                                                                   fOSC=32kHz    70  200
                                                                   fOSC=1MHz
                                                      ROM devices  fOSC=2MHz     190 300
                                                                   fOSC=4MHz
         Supply current in WAIT mode3)                             fOSC=8MHz     210 350
         (see Figure 46)                                           fOSC=32kHz
                                                                   fOSC=1MHz     240 400
IDD                                                                fOSC=2MHz
         Supply current in WAIT mode 3)                            fOSC=4MHz     280 500
         Option bytes not programmed                               fOSC=8MHz
         (see Figure 44)                                           fOSC=32kHz    350 600  A
                                                                   fOSC=1MHz
         Supply current in WAIT mode 3)                            fOSC=2MHz     80  120
         Option bytes programmed to 00H                            fOSC=4MHz
         (see Figure 45)                                           fOSC=8MHz     90  140

         Supply current in WAIT mode 3)               OTP devices                100 150
         Option bytes not programmed
         (see Figure 46)                                                         120 200

                                                                                 150 250

                                         3VVDD3.6V                               5   30

                                                                                 8   40

                                                                                 16  50

                                                                                 18  60

                                                                                 20  100

                                                      ROM devices                60  100

                                                                                 65  110

                                                                                 80  120

                                                                                 100 150

                                                                                 130 210

Notes:

1. Typical data are based on TA=25C, VDD=5V (4.5VVDD6.0V range) and VDD=3.3V (3VVDD3.6V range).
2. Data based on characterization results, tested in production at VDD max. and fOSC max.
3. All I/O pins in input with pull-up mode (no load), all peripherals in reset state; clock input (OSCIN) driven by external

   square wave, OSG and LVD disabled.

                                                                                          67/104

                                                                                               1
ST6208C/ST6209C/ST6210C/ST6220C

SUPPLY CURRENT CHARACTERISTICS (Cont'd)

Figure 44. Typical IDD in WAIT vs fCPU and Temperature for OTP devices with option bytes not
programmed

IDD [A]                                         IDD [A]

800                                              700

               8MHz         1M                                                              8MHz      1MHz

700            4MHz         32KHz                                                           4MHz      32KHz

                2MHz                             600                                        2MHz
600

500                                              500

400

300                                              400

200
                                                                                  300

100

     0                                           200
            3
                         4              5     6                                        -40        25         95    125

                            VDD [V]                                                                   T[C]

Figure 45. Typical IDD in WAIT vs fCPU and Temperature for OTP devices with option bytes
programmed to 00H

IDD [A]                                         IDD [A]

120                                              90

               8MHz      1M                                                                                  8MHz  1MHz
                                                                                                             4MHz  32KHz
               4MHz      32KHz                   80                                                          2MHz

100            2MHz

                                                 70

80
                                                                                  60

60                                               50

                                                                                  40
40

                                                                                  30
20

                                                                                  20

0                                                10

        3             4              5     6                                           -20            25           95

                            VDD [V]                                                                   T[C]

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1
                                                                                        ST6208C/ST6209C/ST6210C/ST6220C

SUPPLY CURRENT CHARACTERISTICS (Cont'd)

Figure 46. Typical IDD in WAIT vs fCPU and Temperature for ROM devices

IDD [A]                                 IDD [A]

600                                      450

          8MHz     1M                                                                                   8MHz  1MHz
                                                                                                        4MHz  32KHz
          4MHz     32KHz                 400                                                            2MHz
                                                                                                                 125
500       2MHz

                                                                                   350
400

                                                                                   300
300

                                                                                   250

200
                                                                                   200

100                                      150

0                                        100
       3
                4           5  6                                                        -20  25         95

                   VDD [V]                                                                       T[C]

                                                                                                              69/104

                                                                                                                   1
ST6208C/ST6209C/ST6210C/ST6220C

SUPPLY CURRENT CHARACTERISTICS (Cont'd)
10.4.3 STOP Mode

Symbol     Parameter                                   Conditions                                          Typ 1)      Max    Unit
                                                                                                             0.3               A
IDD        Supply current in STOP mode 2) OTP devices                                                        0.1       10 3)
           (see Figure 47 & Figure 48)                                                                                 20 4)
                                    ROM devices
                                                                                                                       2 3)
                                                                                                                       20 4)

Notes:

1. Typical data are based on VDD=5.0V at TA=25C.
2. All I/O pins in input with pull-up mode (no load), all peripherals in reset state, OSG and LVD disabled, option bytes

   programmed to 00H. Data based on characterization results, tested in production at VDD max. and fCPU max.
3. Maximum STOP consumption for -40C
4. Maximum STOP consumption for -40C
Figure 47. Typical IDD in STOP vs Temperature          Figure 48. Typical IDD in STOP vs Temperature
for OTP devices                                        for ROM devices

   IDD [nA]                                               IDD [nA]

1200       Ta=-40C     Ta=95C                        1500                                   Ta=-40C     Ta=95C
1000       Ta=25C      Ta=125C                                                              Ta=25C      Ta=125C

800

                                                                                    1000
600

400
                                                                                      500

200

0                                                      0

        3            4           5  6                                                      3            4           5         6

                        VDD [V]                                                                            VDD [V]

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                                                  ST6208C/ST6209C/ST6210C/ST6220C

SUPPLY CURRENT CHARACTERISTICS (Cont'd)           source current consumption. To get the total de-
                                                  vice consumption, the two current values must be
10.4.4 Supply and Clock System                    added (except for STOP mode).

The previous current consumption specified for
the ST6 functional operating modes over tempera-
ture range does not take into account the clock

Symbol   Parameter                                          Conditions     Typ 1) Max 2) Unit

                                                 fOSC=32 kHz,

                                                 fOSC=1 MHz                230

                                                 fOSC=2 MHz    VDD=5.0 V 260

                                                 fOSC=4 MHz                340

         Supply current of RC oscillator         fOSC=8 MHz                480

                                                 fOSC=32 kHz,

                                                 fOSC=1 MHz                80

                                                 fOSC=2 MHz    VDD=3.3 V 110

                                                 fOSC=4 MHz                180

IDD(CK)                                          fOSC=8 MHz                320

                                                 fOSC=32 kHz,              900

                                                 fOSC=1 MHz                280             A

                                                 fOSC=2 MHz    VDD=5.0 V 240

                                                 fOSC=4 MHz                140

         Supply current of resonator oscillator  fOSC=8MHz                 40

                                                 fOSC=32 kHz,              120

                                                 fOSC=1 MHz                70

                                                 fOSC=2 MHz    VDD=3.3 V 50

                                                 fOSC=4 MHz                20

                                                 fOSC=8 MHz                10

IDD(LFAO) LFAO supply current 3)                 VDD=5.0 V                 102

IDD(OSG) OSG supply current 4)                   VDD=5.0 V                 40

IDD(LVD) LVD supply current 5)                   VDD=5.0 V                 170

10.4.5 On-Chip Peripherals

Symbol                      Parameter                          Conditions          Typ 1)  Unit
                                                                                    170     A
IDD(TIM) 8-bit Timer supply current 6)            fOSC=8 MHz            VDD=5.0 V   100
                                                  fOSC=8 MHz            VDD=3.3 V    80
IDD(ADC) ADC supply current when converting 7)                          VDD=5.0 V    50
                                                                        VDD=3.3 V

Notes:

1. Typical data are based on TA=25C.
2. Data based on characterization results, not tested in production.

3. Data based on a differential IDD measurement between reset configuration (OSG and LFAO disabled) and LFAO run-
   ning (also includes the OSG stand alone consumption).

4. Data based on a differential IDD measurement between reset configuration with OSG disabled and OSG enabled.
5. Data based on a differential IDD measurement between reset configuration with LVD disabled and LVD enabled.
6. Data based on a differential IDD measurement between reset configuration (timer disabled) and timer running.
7. Data based on a differential IDD measurement between reset configuration and continuous A/D conversions.

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ST6208C/ST6209C/ST6210C/ST6220C

10.5 CLOCK AND TIMING CHARACTERISTICS

Subject to general operating conditions for VDD, fOSC, and TA.
10.5.1 General Timings

Symbol             Parameter                           Conditions  Min      Typ 1)                Max     Unit
                                                                     2         4                    5     tCPU
tc(INST)  Instruction cycle time              fCPU=8 MHz                      6.5                          s
tv(IT)                                       fCPU=8 MHz           3.25                          8.125    tCPU
          Interrupt reaction time 2)                                 6                             11      s
          tv(IT) = tc(INST) + 6
                                                                   9.75                          17.875

10.5.2 External Clock Source

Symbol                    Parameter                    Conditions  Min      Typ                    Max    Unit
                                              See Figure 49                                                V
VOSCINH   OSCIN input pin high level voltage  VSSVINVDD            0.7xVDD                         VDD     A
VOSCINL   OSCIN input pin low level voltage                           VSS                        0.3xVDD
          OSCx Input leakage current
    IL                                                                                              2

Notes:
1. Data based on typical application software.
2. Time measured between interrupt event and interrupt vector fetch. tc(INST) is the number of tCPU cycles needed to finish

   the current instruction execution.

Figure 49. Typical Application with an External Clock Source

          VOSCINH                             90%
          VOSCINL                                 10%

                        Not connected         OSCOUT

          EXTERNAL                            OSCIN                               fOSC
          CLOCK SOURCE                                             IL

                                                                                         ST62XX

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                                                          ST6208C/ST6209C/ST6210C/ST6220C

CLOCK AND TIMING CHARACTERISTICS (Cont'd)

10.5.3 Crystal and Ceramic Resonator Oscillators

The ST6 internal clock can be supplied with sever-        characterization results with specified typical ex-
al different Crystal/Ceramic resonator oscillators.       ternal components. Refer to the crystal/ceramic
Only parallel resonant crystals can be used. All the      resonator manufacturer for more details (frequen-
information given in this paragraph are based on          cy, package, accuracy...).

Symbol                        Parameter                       Conditions                  Typ  Unit
RF
            Feedback resistor                                                              3    M
CL1
CL2                                                       fOSC=32 kHz,                     120

            Recommended load capacitances versus equiva-  fOSC=1 MHz                       47
            lent crystal or ceramic resonator frequency   fOSC=2 MHz
                                                          fOSC=4 MHz                       33   pF

                                                                                           33

                                                          fOSC=8 MHz                       22

Oscillator                     Typical Crystal or Ceramic Resonators                       CL1 CL2 tSU(osc)
                                                                                           [pF] [pF] [ms] 1)
                  Reference             Freq.             Characteristic 1)
                                                                                           220 220
                  CSB455E               455KHz fOSC=[0.5KHztolerance,0.3%Ta,0.5%aging]  100 100
                                                                                           47 47
Ceramic           CSB1000J              1MHz fOSC=[0.5KHztolerance,0.3%Ta,0.5%aging]    47 47
          MURATA                                                                           15 15
                  CSTCC2.00MG0H6 2MHz fOSC=[0.5%tolerance,0.5%Ta,0.3%aging]

                  CSTCC4.00MG0H6 4MHz fOSC=[0.5%tolerance,0.3%Ta,0.3%aging]

                  CSTCC8.00MG           8MHz fOSC=[0.5%tolerance,0.3%Ta,0.3%aging]

Notes:
1. Resonator characteristics given by the crystal/ceramic resonator manufacturer.
2. tSU(OSC) is the typical oscillator start-up time measured between VDD=2.8V and the fetch of the first instruction (with a

   quick VDD ramp-up from 0 to 5V (<50s).
3. The oscillator selection can be optimized in terms of supply current using an high quality resonator with small RS value.

   Refer to crystal/ceramic resonator manufacturer for more details.

Figure 50. Typical Application with a Crystal or Ceramic Resonator

                                                          VDD

                  CL1                   OSCIN

                             RESONATOR                RF                                           FOSC
                  CL2
                                        OSCOUT                                                  ST62XX

                                                                                                73/104

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ST6208C/ST6209C/ST6210C/ST6220C

CLOCK AND TIMING CHARACTERISTICS (Cont'd)
10.5.4 RC Oscillator
The ST6 internal clock can be supplied with an external RC oscillator. Depending on the RNET value, the
accuracy of the frequency is about 20%, so it may not be suitable for some applications.

Symbol  Parameter                                                  Conditions        Min Typ Max Unit

                                            3VVDD3.6V 4.5VVDD6.0V  RNET=22 k         7.2         8.6   10
                                                                                                 5.7   6.5
                                                                   RNET=47 k         5.1         3.4   3.8
                                                                                                 1.9    2
                                                                   RNET=100 k        3.2         0.95  1.1

                                                                   RNET=220 k        1.8         4.3              MHz
                                                                                                   3   4.9
fOSC    RC oscillator frequency 1)                                 RNET=470 k        0.9         1.9   3.3
                                                                                                 1.1    2
                                                                   RNET=22 k         3.7         0.55  1.2
                                                                                                       0.6
                                                                   RNET=47 k         2.8
                                                                                                       870 k
                                                                   RNET=100 k        1.8

                                                                   RNET=220 k        1

                                                                   RNET=470 k        0.5

RNET    RC Oscillator external resistor 2)                         see Figure 52 & Figure 53 22

Notes:

1. Data based on characterization results, not tested in production. These measurements were done with the OSCin pin
   unconnected (only soldered on the PCB).

2. RNET must have a positive temperature coefficient (ppm/C), carbon resistors should therefore not be used.

Figure 51. Typical Application with RC Oscillator

        EXTERNAL RC                                                             VDD  VDD
                     OSCOUT                                                    VDD
                                                                                             MIRROR
             RNET                                                                            CURRENT

                    OSCIN                   fOSC
                       NC

                                    CEX~9pF DISCHARGE

                                                                                                       ST62XX

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1
                                                               ST6208C/ST6209C/ST6210C/ST6220C

CLOCK AND TIMING CHARACTERISTICS (Cont'd)

Figure 52. Typical RC Oscillator frequency vs.        Figure 53. Typical RC Oscillator frequency vs.
VDD                                                   Temperature (VDD = 5V)

fosc [MHz]  Rnet=22KOhm                               fosc [MHz]     Rnet=22KOhm
12          Rnet=47KOhm                               10             Rnet=47KOhm
10          Rnet=100KOhm                                             Rnet=100KOhm
            Rnet=220KOhm                               8             Rnet=220KOhm
8          Rnet=470KOhm                               6             Rnet=470KOhm

6

4                                                     4

2                                                     2

0                                                     0
                                                          -40
   3        4             5                     6                        25           95       125

               VDD [V]                                                       Ta [C]

10.5.5 Oscillator Safeguard (OSG) and Low Frequency Auxiliary Oscillator (LFAO)

Symbol                     Parameter                    Conditions  Min     Typ          Max  Unit
fLFAO                                                                                          kHz
fOSG        Low Frequency Auxiliary Oscillator  TA=25 C, VDD=5.0 V  200     350          800  MHz
            Frequency 1)                        TA=25 C, VDD=3.3 V
                                                TA=25 C, VDD=4.5 V  86      150          340
            Internal Frequency with OSG ena-    TA=25 C, VDD=3.3 V
            bled                                                     4

                                                                     2

Figure 54. Typical LFAO Frequencies

                          fosc [kHz]        Ta=-40C
                          600               Ta=25C
                          500               Ta=125C
                          400

                          300

                          200

                          100

                          0

                               3                   4           5     6

                                                      VDD [V]

Note:
1. Data based on characterization results.

                                                                                               75/104

                                                                                                    1
ST6208C/ST6209C/ST6210C/ST6220C

10.6 MEMORY CHARACTERISTICS

Subject to general operating conditions for VDD, fOSC, and TA unless otherwise specified.
10.6.1 RAM and Hardware Registers

Symbol  Parameter                Conditions       Min  Typ  Max                            Unit
                                                                                             V
VRM     Data retention1)                          0.7
                                                                                           Unit
10.6.2 EPROM Program Memory                                                                years

Symbol  Parameter                     Conditions  Min  Typ  Max
                             TA=+55C 3)
tret    Data retention 2)                         10

Figure 55. EPROM Retention Time vs. Temperature

        Retention time [Years]
        100000

         10000
           1000
             100

              10
                1

              0.1
                     -40 -30 -20 -10 0 10 20 30 40 50 60 70 80 90 100 110 120
                                                                       Temperature [C]

Notes:

1. Minimum VDD supply voltage without losing data stored in RAM (in STOP mode or under RESET) or in hardware reg-
   isters (only in STOP mode). Guaranteed by construction, not tested in production.

2. Data based on reliability test results and monitored in production. For OTP devices, data retention and programmability
   must be guaranteed by a screening procedure. Refer to Application Note AN886.

3. The data retention time increases when the TA decreases, see Figure 55.

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                                                       ST6208C/ST6209C/ST6210C/ST6220C

10.7 EMC CHARACTERISTICS

Susceptibility tests are performed on a sample ba-     s ESD: Electro-Static Discharge (positive and
sis during product characterization.                      negative) is applied on all pins of the device until
                                                          a functional disturbance occurs. This test
10.7.1 Functional EMS                                     conforms with the IEC 1000-4-2 standard.

(Electro Magnetic Susceptibility)                      s FTB: A Burst of Fast Transient voltage (positive
                                                          and negative) is applied to VDD and VSS through
Based on a simple running application on the              a 100pF capacitor, until a functional disturbance
product (toggling 2 LEDs through I/O ports), the          occurs. This test conforms with the IEC 1000-4-
product is stressed by two electro magnetic events        4 standard.
until a failure occurs (indicated by the LEDs).
                                                       A device reset allows normal operations to be re-
                                                       sumed.

Symbol          Parameter                              Conditions                             Neg 1) Pos 1)  Unit
VFESD                                                                                                        kV
        Voltage limits to be applied on any I/O pin VDD=5V, TA=+25C, fOSC=8MHz               -2    2
VFFTB
        to induce a functional disturbance             conforms to IEC 1000-4-2

        Fast transient voltage burst limits to be ap-  VDD=5V, TA=+25C, fOSC=8MHz            -2.5  3
                                                       conforms to IEC 1000-4-4
        plied through 100pF on VDD and VDD pins
        to induce a functional disturbance

Notes:

1. Data based on characterization results, not tested in production.

2. The suggested 10 F and 0.1 F decoupling capacitors on the power supply lines are proposed as a good price vs.
   EMC performance tradeoff. They have to be put as close as possible to the device power supply pins. Other EMC rec-
   ommendations are given in other sections (I/Os, RESET, OSCx pin characteristics).

Figure 56. EMC Recommended Star Network Power Supply Connection 2)

                VDD                                                                   ST62XX

        POWER                                                      10 F 0.1 F  VDD
        SUPPLY                                                                   VSS
        SOURCE                              ST6
                                            DIGITAL NOISE
                                            FILTERING
                                            (close to the MCU)

                                                                                                             77/104

                                                                                                                  1
ST6208C/ST6209C/ST6210C/ST6220C

EMC CHARACTERISTICS (Cont'd)                                 S1 switches position from generator to R.

10.7.2 Absolute Electrical Sensitivity                      A discharge from CL through R (body resistance)
                                                              to the ST6 occurs.
Based on three different tests (ESD, LU and DLU)
using specific measurement methods, the product             S2 must be closed 10 to 100ms after the pulse
is stressed in order to determine its performance in          delivery period to ensure the ST6 is not left in
terms of electrical sensitivity. For more details, re-        charge state. S2 must be opened at least 10ms
fer to the AN1181 application note.                           prior to the delivery of the next pulse.

10.7.2.1 Electro-Static Discharge (ESD)                     Machine Model Test Sequence

Electro-Static Discharges (3 positive then 3 nega-          CL is loaded through S1 by the HV pulse gener-
tive pulses separated by 1 second) are applied to             ator.
the pins of each sample according to each pin
combination. The sample size depends of the                  S1 switches position from generator to ST6.
number of supply pins of the device (3 parts*(n+1)
supply pin). Two models are usually simulated:               A discharge from CL to the ST6 occurs.
Human Body Model and Machine Model. This test                S2 must be closed 10 to 100ms after the pulse
conforms to the JESD22-A114A/A115A standard.
See Figure 57 and the following test sequences.               delivery period to ensure the ST6 is not left in
                                                              charge state. S2 must be opened at least 10ms
Human Body Model Test Sequence                                prior to the delivery of the next pulse.

CL is loaded through S1 by the HV pulse gener-             R (machine resistance), in series with S2, en-
  ator.                                                       sures a slow discharge of the ST6.

Absolute Maximum Ratings

Symbol                         Ratings                               Conditions      Maximum value 1) Unit
VESD(HBM)                                               TA=+25C
VESD(MM)   Electro-static discharge voltage             TA=+25C                               2000
           (Human Body Model)                                                                                       V

           Electro-static discharge voltage                                                     200
           (Machine Model)

Notes:
1. Data based on characterization results, not tested in production.

Figure 57. Typical Equivalent ESD Circuits

              S1  R=1500                                                          S1

HIGH VOLTAGE                ST6                             HIGH VOLTAGE                        ST6  R=10k~10M
      PULSE
                  CL=100pF                              S2            PULSE
GENERATOR
                                                            GENERATOR

                                                                                      CL=200pF       S2

                  HUMAN BODY MODEL                                                    MACHINE MODEL

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                                                            ST6208C/ST6209C/ST6210C/ST6220C

EMC CHARACTERISTICS (Cont'd)                          s DLU: Electro-Static Discharges (one positive
                                                         then one negative test) are applied to each pin
10.7.2.2 Static and Dynamic Latch-Up                     of 3 samples when the micro is running to
                                                         assess the latch-up performance in dynamic
s LU: 3 complementary static tests are required          mode. Power supplies are set to the typical
   on 10 parts to assess the latch-up performance.       values, the oscillator is connected as near as
   A supply overvoltage (applied to each power           possible to the pins of the micro and the
   supply pin), a current injection (applied to each     component is put in reset mode. This test
   input, output and configurable I/O pin) and a         conforms to the IEC1000-4-2 and SAEJ1752/3
   power supply switch sequence are performed            standards and is described in Figure 58. For
   on each sample. This test conforms to the EIA/        more details, refer to the AN1181 application
   JESD 78 IC latch-up standard. For more details,       note.
   refer to the AN1181 application note.

Electrical Sensitivities

Symbol                     Parameter                                Conditions               Class 1)
   LU   Static latch-up class
  DLU   Dynamic latch-up class                        TA=+25C                                   A
                                                      TA=+85C                                   A
                                                      VDD=5V, fOSC=4MHz, TA=+25C                A

Notes:

1. Class description: A Class is an STMicroelectronics internal specification. All its limits are higher than the JEDEC spec-
   ifications, that means when a device belongs to Class A it exceeds the JEDEC standard. B Class strictly covers all the
   JEDEC criteria (international standard).

2. Schaffner NSG435 with a pointed test finger.

Figure 58. Simplified Diagram of the ESD Generator for DLU

                            RCH=50M       RD=330            DISCHARGE TIP          VDD

                                CS=150pF          HV RELAY                              VSS
        ESD
        GENERATOR 2)                                                       ST6

                                                  DISCHARGE
                                                  RETURN CONNECTION

                                                                                                       79/104

                                                                                                            1
ST6208C/ST6209C/ST6210C/ST6220C

EMC CHARACTERISTICS (Cont'd)                           Standard Pin Protection

10.7.3 ESD Pin Protection Strategy                     To protect the output structure the following ele-
                                                       ments are added:
To protect an integrated circuit against Electro-
Static Discharge the stress must be controlled to       A diode to VDD (3a) and a diode from VSS (3b)
prevent degradation or destruction of the circuit el-   A protection device between VDD and VSS (4)
ements. The stress generally affects the circuit el-   To protect the input structure the following ele-
ements which are connected to the pads but can         ments are added:
also affect the internal devices when the supply
pads receive the stress. The elements to be pro-       A resistor in series with the pad (1)
tected must not receive excessive current, voltage
or heating within their structure.                      A diode to VDD (2a) and a diode from VSS (2b)
                                                       A protection device between VDD and VSS (4)
An ESD network combines the different input and
output ESD protections. This network works, by al-
lowing safe discharge paths for the pins subjected
to ESD stress. Two critical ESD stress cases are
presented in Figure 59 and Figure 60 for standard
pins.

Figure 59. Positive Stress on a Standard Pad vs. VSS

               VDD                                                    VDD

                    (3a)                                        (2a)

                                                                (1)

                                 OUT                   (4)  IN

Main path           (3b)                                        (2b)
Path to avoid

               VSS                                                    VSS

Figure 60. Negative Stress on a Standard Pad vs. VDD

               VDD                                                    VDD

                    (3a)                                        (2a)

                                                                (1)

                                 OUT                   (4)  IN

Main path

                    (3b)                                        (2b)

               VSS                                                    VSS

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                                                                         ST6208C/ST6209C/ST6210C/ST6220C

10.8 I/O PORT PIN CHARACTERISTICS

10.8.1 General Characteristics

Subject to general operating conditions for VDD, fOSC, and TA unless otherwise specified.

Symbol      Parameter                                                    Conditions       Min      Typ 1)    Max    Unit
   VIL                                                                                                     0.3xVDD    V
   VIH      Input low level voltage 2)                                                    0.7xVDD
  Vhys      Input high level voltage 2)                                                                        1    mV

    IL      Schmitt trigger voltage hysteresis 3) VDD=5V                                  200      400               A
                                                              VDD=3.3V                                               k
                                                                                          200      400               pF
                                                                                                                     pF
            Input leakage current           VSSVINVDD                                              0.1               ns
                                                                                                                    tCPU
                                            (no pull-up configured)

RPU Weak pull-up equivalent resistor 4) VIN=VSS                          VDD=5V           40       110     350
                                                                         VDD=3.3V         80       230     700

CIN I/O input pin capacitance                                                                      5       10

COUT I/O output pin capacitance                                                                    5       10

tf(IO)out Output high to low level fall time 5) CL=50pF                                            30

tr(IO)out Output low to high level rise time 5) Between 10% and 90%                                35

tw(IT)in External interrupt pulse time 6)                                                 1

Figure 61. Typical RPU vs. VDD with VIN = VSS

Rpu [Khom]

350
                                                            Ta=-40C

300                                         Ta=25C

250                                         Ta=95C

                                            Ta=125C

200

150

100

50

     3      4                            5                            6

                                     VDD [V]

Notes:
1. Unless otherwise specified, typical data are based on TA=25C and VDD=5V.
2. Data based on characterization results, not tested in production.
3. Hysteresis voltage between Schmitt trigger switching levels. Based on characterization results, not tested.
4. The RPU pull-up equivalent resistor is based on a resistive transistor. This data is based on characterization results,

   not tested in production.
5. Data based on characterization results, not tested in production.
6. To generate an external interrupt, a minimum pulse width has to be applied on an I/O port pin configured as an external

   interrupt source.

Figure 62. Two typical Applications with unused I/O Pin

            VDD                              ST62XX                                  10k  UNUSED I/O PORT
                 10k
                                   UNUSED I/O PORT                                                 ST62XX

                                                                                                                    81/104

                                                                                                                         1
ST6208C/ST6209C/ST6210C/ST6220C

I/O PORT PIN CHARACTERISTICS (Cont'd)

10.8.2 Output Driving Current

Subject to general operating conditions for VDD, fOSC, and TA unless otherwise specified.

Symbol                 Parameter                                            Conditions               Min      Max    Unit

                                                                       IIO=+10A, TA125C                     0.1

           Output low level voltage for a standard I/O pin             IIO=+3mA, TA125C                      0.8

           (see Figure 63 and Figure 66)                               IIO=+5mA, TA85C                       0.8

                                                                       IIO=+10mA, TA85C                      1.2

VOL 1)                                                         VDD=5V  IIO=+10A, TA125C                     0.1
                                                                       IIO=+7mA, TA125C                      0.8
             Output low level voltage for a high sink I/O pin          IIO=+10mA, TA85C
             (see Figure 64 and Figure 67)                             IIO=+15mA, TA125C                                    V
                                                                                                              0.8
                                                                                                              1.3

                                                                       IIO=+20mA, TA85C                      1.3

                                                                       IIO=+30mA, TA85C                      2

VOH 2)     Output high level voltage for an I/O pin                    IIO=-10A, TA125C     VDD-0.1
           (see Figure 65 and Figure 68)                               IIO=-3mA, TA125C      VDD-1.5
                                                                       IIO=-5mA, TA85C       VDD-1.5

Notes:

1. The IIO current sunk must always respect the absolute maximum rating specified in Section 10.2.2 and the sum of IIO
   (I/O ports and control pins) must not exceed IVSS.

2. The IIO current source must always respect the absolute maximum rating specified in Section 10.2.2 and the sum of
   IIO (I/O ports and control pins) must not exceed IVDD. True open drain I/O pins does not have VOH.

Figure 63. Typical VOL at VDD = 5V (standard)                  Figure 64. Typical VOL at VDD = 5V (high-sink)

Vol [mV] at Vdd=5V                                                     Vol [V] at Vdd=5V

1000 Ta=-40C Ta=95C                                                     1                Ta=95C
                                                                              Ta=-40C     Ta=125C
800 Ta=25C         Ta=125C
600                                                                    0.8

                                                                              Ta=25C
                                                                       0.6

400                                                                    0.4

200                                                                    0.2

0                                                                      0

        0    2      4         6           8          10                     0           4  8              12     16  20

                    Iio [mA]                                                               Iio [mA]

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1
                                                                            ST6208C/ST6209C/ST6210C/ST6220C

I/O PORT PIN CHARACTERISTICS (Cont'd)
Figure 65. Typical VOH at VDD = 5V

                                            Voh [V] at Vdd=5V
                                               5

                        4.5

                          4                                           Ta=-40C Ta=95C
                                                                      Ta=25C Ta=125C
                        3.5
                                -8     -6                         -4           -2         0

                                                                  Iio [mA]

Figure 66. Typical VOL vs VDD (standard I/Os)

Vol [mV] at Iio=2mA     Ta=-40C Ta=95C                          Vol [mV] at Iio=5mA        Ta=-40C Ta=95C
350                     Ta=25C Ta=125C                          700                        Ta=25C Ta=125C

300                                                               600

250                                                               500

200                                                               400

150                                                               300

     3               4              5                          6            3          4              5  6

                        VDD [V]                                                              VDD [V]

Figure 67. Typical VOL vs VDD (high-sink I/Os)

Vol [V] at Iio=8mA      Ta=-40C Ta=95C                          Vol [V] at Iio=20mA        Ta=-40C Ta=95C
0.55                    Ta=25C Ta=125C                          1.8                        Ta=25C Ta=125C
                                                                  1.6
0.5                 4              5                          6  1.4                  4              5  6
0.45                                                              1.2
0.4
0.35                                                                 1
                                                                  0.8
0.3                                                              0.6
0.25                                                              0.4

0.2                                                                      3
          3

                        VDD [V]                                                              VDD [V]

                                                                                                         83/104

                                                                                                              1
ST6208C/ST6209C/ST6210C/ST6220C

I/O PORT PIN CHARACTERISTICS (Cont'd)
Figure 68. Typical VOH vs VDD

Voh [V] at Iio=-2mA                       Voh [V] at Iio=-5mA
6                                         6

5                                         5

4                                                           4        Ta=-40C Ta=95C
                        Ta=-40C Ta=95C 3                           Ta=25C Ta=125C
3
                        Ta=25C Ta=125C 2
2
      3                                   1

                     4           5     6                       3  4           5  6

                        VDD [V]                                      VDD [V]

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                                                          ST6208C/ST6209C/ST6210C/ST6220C

10.9 CONTROL PIN CHARACTERISTICS

10.9.1 Asynchronous RESET Pin

Subject to general operating conditions for VDD, fOSC, and TA unless otherwise specified.

Symbol  Parameter                                Conditions           Min       Typ 1)     Max   Unit

VIL     Input low level voltage 2)                                                      0.3xVDD    V

VIH     Input high level voltage 2)                                   0.7xVDD             900    mV
                                                                                          1900
Vhys Schmitt trigger voltage hysteresis 3)                            200       400               k

RON Weak pull-up equivalent resistor 4)       VIN=VSS  VDD=5V         150       350               k
                                                       VDD=3.3V       300       730              tCPU
                                                                                                  s
RESD ESD resistor protection                  VIN=VSS  VDD=5V                   2.8               s
                                                       VDD=3.3V                                   ns

tw(RSTL)out Generated reset pulse duration    External pin or
                                              internal reset sources

th(RSTL)in External reset pulse hold time 5)
tg(RSTL)in Filtered glitch duration 6)

Notes:
1. Unless otherwise specified, typical data are based on TA=25C and VDD=5V.
2. Data based on characterization results, not tested in production.
3. Hysteresis voltage between Schmitt trigger switching levels. Based on characterization results, not tested.
4. The RON pull-up equivalent resistor is based on a resistive transistor. This data is based on characterization results,

   not tested in production.
5. All short pulse applied on RESET pin with a duration below th(RSTL)in can be ignored.
6. The reset network protects the device against parasitic resets, especially in a noisy environment.
7. The output of the external reset circuit must have an open-drain output to drive the ST6 reset pad. Otherwise the device

   can be damaged when the ST6 generates an internal reset (LVD or watchdog).

Figure 69. Typical RON vs VDD with VIN=VSS

        Ron [Kohm]                               Ta=-40C             Ta=95C
                                                 Ta=25C              Ta=125C
        1000
         900                                  4           5                6
         800
         700
         600
         500
         400
         300
         200
         100
                  3

                                                 VDD [V]

                                                                                                 85/104

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ST6208C/ST6209C/ST6210C/ST6220C

CONTROL PIN CHARACTERISTICS (Cont'd)
Figure 70. Typical Application with RESET pin 8)

OPTIONAL          VDD         VDD                                                                COUNTER                                          INTERNAL
                                                                                                     2048 external clock cycles                   RESET
      EXTERNAL         0.1F 4.7k                                      VDD  fINT
         RESET                                                        RPU             STOP MODE                                WATCHDOG RESET
                                                                                                                               LVD RESET
      CIRCUIT 7)                              RESET     RESD1)

                       0.1F

10.9.2 NMI Pin

Subject to general operating conditions for VDD, fOSC, and TA unless otherwise specified.

Symbol                    Parameter                     Conditions          Min          Typ 1)                                    Max    Unit
        Input low level voltage 2)                                                                                               0.3xVDD   V
   VIL  Input high level voltage 2)                                         0.7xVDD                                                       mV
   VIH  Schmitt trigger voltage hysteresis 3)                                                                                      350     k
  Vhys                                                                      200          400                                       700

Rpull-up Weak pull-up equivalent resistor 4)         VIN=VSS  VDD=5V        40           100
                                                              VDD=3.3V
                                                                            80           200

Notes:
1. Unless otherwise specified, typical data are based on TA=25C and VDD=5V.
2. Data based on characterization results, not tested in production.
3. Hysteresis voltage between Schmitt trigger switching levels. Based on characterization results, not tested.
4. The Rpull-up equivalent resistor is based on a resistive transistor. This data is based on characterization results, not

   tested in production.

Figure 71. Typical Rpull-up vs. VDD with VIN=VSS

                              Rpull-up [Kohm]           Ta=-40C            Ta=95C
                              300                       Ta=25C             Ta=125C
                              250
                              200                    4            5                   6

                              150
                              100

                               50
                                       3

                                                        VDD [V]

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1
                                                  ST6208C/ST6209C/ST6210C/ST6220C

CONTROL PIN CHARACTERISTICS (Cont'd)

10.10 TIMER PERIPHERAL CHARACTERISTICS            Refer to I/O port characteristics for more details on
Subject to general operating conditions for VDD,  the input/output alternate function characteristics
fOSC, and TA unless otherwise specified.          (TIMER).

10.10.1 Watchdog Timer

Symbol               Parameter                Conditions   Min   Typ  Max     Unit
                                                          3,072
tw(WDG) Watchdog time-out duration   fCPU=4MHz            0.768       196,608 tINT
                                     fCPU=8MHz            0.384       49.152 ms

                                                                      24.576 ms

10.10.2 8-Bit Timer

Symbol               Parameter                Conditions  Min    Typ  Max     Unit

fEXT Timer external clock frequency  VDD>4.5V             0           fINT/4  MHz
                                     VDD=3V
tw      Pulse width at TIMER pin                          125                 ns

                                                          1                   s

                                                                              87/104

                                                                                   1
ST6208C/ST6209C/ST6210C/ST6220C

10.11 8-BIT ADC CHARACTERISTICS

Subject to general operating conditions for VDD, fOSC, and TA unless otherwise specified.

Symbol        Parameter                      Conditions               Min  Typ 1)  Max          Unit
                                                                                                MHz
fOSC    Clock frequency                                               1.2          fOSC
VAIN    Conversion range voltage 2)                                                               V
RAIN    External input resistor                                       VSS          VDD           k
tADC                                                                               10 3)         s
        Total convertion time
tSTAB                                        fOSC=8MHz                     70                   tCPU
                                             fOSC=4MHz                     140                   s
ADI
        Stabilization time 4)                                              2               4     A

        Analog input current during conver-  fOSC=8MHz                     3.25            6.5   pF
        sion
                                                                                           1.0

ACIN Analog input capacitance                                              2               5

Notes:

1. Unless otherwise specified, typical data are based on TA=25C and VDD=5V.
2. The ADC refers to VDD and VSS.
3. Any added external serial resistor will downgrade the ADC accuracy (especially for resistance greater than 10k). Data

   based on characterization results, not tested in production.

4. As a stabilization time for the AD converter is required, the first conversion after the enable can be wrong.

Figure 72. Typical Application with ADC

              RAIN                   AINx    r150

        VAIN

                                                                           ADC

                                             10pF                     10M

                                                                           ST62XX

Note: ADC not present on some devices. See device summary on page 1.

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1
                                                                                                      ST6208C/ST6209C/ST6210C/ST6220C

8-BIT ADC CHARACTERISTICS (Cont'd)

ADC Accuracy

Symbol                Parameter                                                         Conditions                 Min  Typ.   Max              Unit

|ET| Total unadjusted error 1)                                                                                          1.2    2, fosc>1.2MHz
                                                                                                                               4, fosc>32KHz

EO         Offset error 1)                                                               VDD=5V 2)                      0.72
                                                                                        fOSC=8MHz                       -0.31
EG         Gain Error 1)                                                                                                                        LSB

|ED| Differential linearity error 1)                                                                                    0.54

|EL| Integral linearity error 1)

Notes:

1. Negative injection disturbs the analog performance of the device. In particular, it induces leakage currents throughout
   the device including the analog inputs. To avoid undesirable effects on the analog functions, care must be taken:
   - Analog input pins must have a negative injection less than 1mA (assuming that the impedance of the analog voltage
   is lower than the specified limits).
   - Pure digital pins must have a negative injection less than 1mA. In addition, it is recommended to inject the current as
   far as possible from the analog input pins.

2. Data based on characterization results over the whole temperature range, monitored in production.

Figure 73. ADC Accuracy Characteristics

        Digital Result ADCDR                                                                      EG
                                                                                             (1)
255                                                                                                                (1) Example of an actual transfer curve
                                                                                                                   (2) The ideal transfer curve
254        1LSBIDEAL  =     -V----D-----D----A----------V-----S----S-----A--                                      (3) End point correlation line
253                                256
                                                                                                                   ET=Total Unadjusted Error: maximum deviation
                                                                               (2)                                 between the actual and the ideal transfer curves.
                                                                                                                   EO=Offset Error: deviation between the first actual
                              ET                                                        (3)                        transition and the first ideal one.
                                                                                                                   EG=Gain Error: deviation between the last ideal
7                                                                                                                  transition and the last actual one.
                                                                                                                   ED=Differential Linearity Error: maximum deviation
6                                                                                                                  between actual steps and the ideal one.
                                                                                                                   EL=Integral Linearity Error: maximum deviation
5          EO                     EL                                                                               between any actual transition and the end point
                                                                                                                   correlation line.
4
                                                                                                                      Vin (LSBIDEAL)
3                                                                                   ED

2

1                             1 LSBIDEAL

     0     1234567                                                                      253 254 255 256
                                                                                                             VDDA
     VSSA

Note: ADC not present on some devices. See device summary on page 1.

                                                                                                                                                89/104

                                                                                                                                                     1
ST6208C/ST6209C/ST6210C/ST6220C

11 GENERAL INFORMATION

11.1 PACKAGE MECHANICAL DATA
Figure 74. 20-Pin Plastic Dual In-Line Package, 300-mil Width

                                                                Dim.     mm                   inches

                             A2                  A                    Min Typ Max Min Typ Max

                                                                A               5.33                  0.210

                             A1                  L           c  A1 0.38                0.015
                                                    eB
                                                                A2 2.92 3.30 4.95 0.115 0.130 0.195

                b     b2  e                                     b 0.36 0.46 0.56 0.014 0.018 0.022
D1
                                                                b2 1.14 1.52 1.78 0.045 0.060 0.070
           20
           1                                                    c 0.20 0.25 0.36 0.008 0.010 0.014

                   D                                            D 24.89 26.16 26.92 0.980 1.030 1.060

                                                                D1 0.13                0.005

                             11                                 e        2.54                 0.100
                                             E1
                                                                eB              10.92                 0.430
                             10
                                                                E1 6.10 6.35 7.11 0.240 0.250 0.280

                                                                L 2.92 3.30 3.81 0.115 0.130 0.150

                                                                         Number of Pins

                                                                N               20

Figure 75. 20-Pin Ceramic Side-Brazed Dual In-Line Package

                                                                Dim.     mm                   inches

                                                                      Min Typ Max Min Typ Max

                                                                A               3.63                 0.143

                                                                A1 0.38                0.015

                                                                B 3.56 0.46 0.56 0.140 0.018 0.022

                                                                B1 1.14 12.70 1.78 0.045 0.500 0.070

                                                                C 0.20 0.25 0.36 0.008 0.010 0.014

                                                                D 24.89 25.40 25.91 0.980 1.000 1.020

                                                                D1       22.86                0.900

                                                                E1 6.99 7.49 8.00 0.275 0.295 0.315

                                                                e        2.54                 0.100

                                                                G 6.35 6.60 6.86 0.250 0.260 0.270

                                                                G1 9.47 9.73 9.98 0.373 0.383 0.393

                                                                G2       1.14                 0.045

                                                                L 2.92 3.30 3.81 0.115 0.130 0.150

                                                                S        12.70                0.500

                                                                        4.22                 0.166

                                                    CDIP20W              Number of Pins

                                                                N               20

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1
                                                              ST6208C/ST6209C/ST6210C/ST6220C

PACKAGE MECHANICAL DATA (Cont'd)
Figure 76. 20-Pin Plastic Small Outline Package, 300-mil Width

         D                                                    h x 45     Dim.        mm                   inches
             B
                                                           L                    Min Typ Max Min Typ Max
                                                  a
                                     A                                        A 2.35        2.65 0.093             0.104
                               A1                                                           0.30 0.004             0.012
                e                                                      c

                                                                             A1 0.10

                                                                          B 0.33            0.51 0.013             0.020

                                                                          C 0.23            0.32 0.009             0.013

                                                                          D 12.60           13.00 0.496            0.512

                                                                          E 7.40            7.60 0.291             0.299

                                                                          e           1.27                 0.050

                                                                          H 10.00           10.65 0.394            0.419

                        EH                                                h 0.25            0.75 0.010             0.030

                                                                           0               8 0                  8

                                                                          L 0.40            1.27 0.016             0.050

                                                                                      Number of Pins

                                                                          N                 20

Figure 77. 20-Pin Plastic Shrink Small Outline Package

      D                                                                   Dim.        mm                   inches
b
                                                  L                             Min Typ Max Min Typ Max

                A2      A                                              c  A                 2.00                   0.079
                                                                                                    0.002
                    A1

                                                                          A1 0.05

                                               h                          A2 1.65 1.75 1.85 0.065 0.069 0.073
                e

                                                                          b 0.22            0.38 0.009             0.015

                                                                          c 0.09            0.25 0.004             0.010

                                                                          D 6.90 7.20 7.50 0.272 0.283 0.295

                                                                          E 7.40 7.80 8.20 0.291 0.307 0.323

                                                                          E1 5.00 5.30 5.60 0.197 0.209 0.220

                                                                          e           0.65                 0.026

                E1 E                                                       0 4 8 0 4 8

                                                                          L 0.55 0.75 0.95 0.022 0.030 0.037

                                                                                      Number of Pins

                                                                          N                 20

                                                                                                                  91/104

                                                                                                                       1
ST6208C/ST6209C/ST6210C/ST6220C

11.2 THERMAL CHARACTERISTICS

        Symbol                                  Ratings            Value  Unit

          RthJA  Package thermal resistance (junction to ambient)   60    C/W
                 DIP20                                              80
           PD    SO20                                               115   mW
         TJmax   SSOP20                                             500    C
                 Power dissipation 1)                               150
                 Maximum junction temperature 2)

Notes:

1. The power dissipation is obtained from the formula PD = PINT + PPORT where PINT is the chip internal power (IDDxVDD)
   and PPORT is the port power dissipation determined by the user.

2. The average chip-junction temperature can be obtained from the formula TJ = TA + PD x RthJA.

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1
                                                        ST6208C/ST6209C/ST6210C/ST6220C

11.3 SOLDERING AND GLUEABILITY INFORMATION

Recommended soldering information given only       Recommended glue for SMD plastic packages:
as design guidelines in Figure 78 and Figure 79.   s Heraeus: PD945, PD955
                                                   s Loctite: 3615, 3298

FiguTreem7p8. [.RC]ec221150505o00000mm0000000000e0000000000P0000000000Pn0000000000HRd00000000000000000000AEe0000000000dSH00000000000000000000EEW0000000000A00000000000000000000Ta00000000008Iv0000000000N00000000000e0000000000G0000000000CS00000000000000000000o0000000000l0000000000d00000000000000000000e0000000000r0000000000i0000000000n0000000000g00000000000000000000SP00000000005POH00000000000000000000rsAL0000000000oeDS0000000000cf0000000000EEi0000000000lRe00000000000000000000I0000000000N(w0000000000G0000000000i0000000000t0000000000h0000000000000000000030000000000000000000070000000000%000000000000000000000000000000S00000000000000000000n0000000000C(0000000000RaO0000000000O0000000000nO0000000000Od0000000000L0000000000MI00000000006N00000000003T0000000000G0000000000%E0000000000PM00000000000000000000HPP0000000000Ab0000000000E0000000000S)R0000000000E0000000000A0000000000T00000000000000000000U0000000000R00000000000000000000E00000000000000000000)0000000000

0                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                Time [sec]

                     20  40                    60  80   100  120  140                          160

Figure 79. Recommended Reflow Soldering Oven Profile (MID JEDEC)

                250           90 sec at 125C                                  Tmax=220+/-5C
                                                                               for 25 sec
                200  ramp up
                     2C/sec for 50sec             150 sec above 183C
                150
Temp. [C]                                                              ramp down natural
                                                                        2C/sec max
                100

                 50

0                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                Time [sec]

                         100                       200       300                               400

                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                 93/104

                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                      1
ST6208C/ST6209C/ST6210C/ST6220C

11.4 PACKAGE/SOCKET FOOTPRINT PROPOSAL
Table 23. Suggested List of DIP20 Socket Types

Package / Probe                   Adaptor / Socket Reference    Same     Socket Type
                                       220-33-42              Footprint

DIP20            TEXTOOL                                      X          Textool

Table 24. Suggested List of SO20 Socket Types

Package / Probe                   Adaptor / Socket Reference    Same     Socket Type
                                                              Footprint

SO20             ENPLAS           OTS-20-1.27-04                         Open Top

EMU PROBE        YAMAICHI         IC51-0202-714                          Clamshell
Programming
Adapter          Adapter from SO20 to DIP20 footprint         X          SMD to DIP
                 (delivered with emulator)

                 Logical Systems PA20SO1-08H-6                X          Open Top

Table 25. Suggested List of SSOP20 Socket Types

Package / Probe                   Adaptor / Socket Reference    Same     Socket Type
                                                              Footprint

SSOP20           ENPLAS           OTS-20-0.65-01              X          Open Top
                 Logical Systems  PA20SS-OT-6
Programming                                                   X          Open Top
Adapter

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                                                    ST6208C/ST6209C/ST6210C/ST6220C

11.5 ORDERING INFORMATION                           and also details the ST6 factory coded device
The following section deals with the procedure for  type.
transfer of customer codes to STMicroelectronics

Figure 80. ST6 Factory Coded Device Types

ST62T20CB6/CCC

                                                    ROM code

                                                    Temperature code:
                                                        1: Standard 0 to +70 C
                                                        3: Automotive -40 to +125 C
                                                        6: Industrial -40 to +85 C

                                                    Package type:
                                                        B: Plastic DIP
                                                        D: Ceramic DIP
                                                        M: Plastic SOP
                                                        N: Plastic SSOP
                                                        T: Plastic TQFP

                                                    Revision index:
                                                        B,C: Product Definition change
                                                        L: Low Voltage Device

                                                    ST6 Sub family

                                                    Version Code:
                                                        No char: ROM
                                                        E: EPROM
                                                        P: FASTROM
                                                        T: OTP

                                                    Family

                                                                                        95/104

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ST6208C/ST6209C/ST6210C/ST6220C

11.6 TRANSFER OF CUSTOMER CODE                        11.6.1 FASTROM version

Customer code is made up of the ROM contents          The ST62P08C/P09C/P10C and P20C are the
and the list of the selected FASTROM options.         Factory Advanced Service Technique ROM (FAS-
The ROM contents are to be sent on diskette, or       TROM) versions of ST62T08C, T09C, T10C and
by electronic means, with the hexadecimal file        T20C OTP devices.
generated by the development tool. All unused
bytes must be set to FFh.                             They offer the same functionality as OTP devices,
                                                      but they do not have to be programmed by the
The selected options are communicated to              customer. The customer code must be sent to
STMicroelectronics using the correctly filled OP-     STMicroelectronics in the same way as for ROM
TION LIST appended. See page 97.                      devices. The FASTROM option list has the same
                                                      options as defined in the programmable option
The STMicroelectronics Sales Organization will be     byte of the OTP version. It also offers an identifier
pleased to provide detailed information on con-       option. If this option is enabled, each FASTROM
tractual points.                                      device is programmed with a unique 5-byte
                                                      number which is mapped at addresses 0F9Bh-
Listing Generation and Verification. When             0F9Fh. The user must therefore leave these bytes
STMicroelectronics receives the user's ROM con-       blanked.
tents, a computer listing is generated from it. This
listing refers exactly to the ROM contents and op-    The identification number is structured as follows:
tions which will be used to produce the specified
MCU. The listing is then returned to the customer     0F9Bh     T0
who must thoroughly check, complete, sign and         0F9Ch     T1
return it to STMicroelectronics. The signed listing   0F9Dh     T2
forms a part of the contractual agreement for the     0F9Eh     T3
production of the specific customer MCU.              0F9Fh  Test ID

                                                      with T0, T1, T2, T3 = time in seconds since 01/01/
                                                      1970 and Test ID = Tester Identifier.

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                                                                 ST6208C/ST6209C/ST6210C/ST6220C

TRANSFER OF CUSTOMER CODE (Cont'd)

          ST6208C/09C/10C/20C/P08C/P09C/P10C/P20C MICROCONTROLLER OPTION LIST

Customer:   ..........................................................................
Address:    ..........................................................................
            ..........................................................................
Contact:    ..........................................................................
Phone:      ..........................................................................
Reference:  ..........................................................................

STMicroelectronics references:

Device:                                   [ ] ST6208C (1 KB)               [ ] ST6209C (1 KB)
                                          [ ] ST6210C (2 KB)               [ ] ST6220C (4 KB)
                                          [ ] ST62P08C (1 KB)              [ ] ST62P09C (1 KB)
                                          [ ] ST62P10C (2 KB)              [ ] ST62P20C (4 KB)

Package:                                  [ ] Dual in Line Plastic
                                          [ ] Small Outline Plastic with conditioning
Conditioning option:                      [ ] Shrink Small Outline Plastic with conditioning
Temperature Range:
                                          [ ] Standard (Tube)              [ ] Tape & Reel

                                          [ ] 0C to + 70C                [ ] - 40C to + 85C
                                          [ ] - 40C to + 125C

Marking:                                  [ ] Standard marking

                                          [ ] Special marking (ROM only):

                                            PDIP20 (10 char. max): _ _ _ _ _ _ _ _ _ _

                                            SO20 (8 char. max): _ _ _ _ _ _ _ _

                                            SSOP20 (11 char. max): _ _ _ _ _ _ _ _ _ _ _

Authorized characters are letters, digits, '.', '-', '/' and spaces only.

Oscillator Safeguard:                     [ ] Enabled                      [ ] Disabled
Watchdog Selection:
Timer pull-up:                            [ ] Software Activation          [ ] Hardware Activation
NMI pull-up:
Oscillator Selection:                     [ ] Enabled                      [ ] Disabled

                                          [ ] Enabled                      [ ] Disabled

                                          [ ] Quartz crystal / Ceramic resonator
                                          [ ] RC network

Readout Protection:          FASTROM:

                                          [ ] Enabled                      [ ] Disabled

                             ROM:

                                          [ ] Enabled:

                                            [ ] Fuse is blown by STMicroelectronics

                                            [ ] Fuse can be blown by the customer

                                          [ ] Disabled

Low Voltage Detector:                     [ ] Enabled                      [ ] Disabled
External STOP Mode Control:               [ ] Enabled                      [ ] Disabled
Identifier (FASTROM only):                [ ] Enabled                      [ ] Disabled

Comments:

Oscillator Frequency in the application:    ..............................................

Supply Operating Range in the application:  ..............................................

Notes:      ..........................................................................

Date:       ..........................................................................

Signature: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

                                                                                                    97/104

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ST6208C/ST6209C/ST6210C/ST6220C

11.6.2 ROM VERSION                                   ROM Readout Protection. If the ROM READOUT
The ST6208C, 09C, 10C and 20C are mask pro-          PROTECTION option is selected, a protection
grammed ROM version of ST62T08C, T09C,               fuse can be blown to prevent any access to the
T10C and T20C OTP devices.                           program memory content.
They offer the same functionality as OTP devices,
selecting as ROM options the options defined in      In case the user wants to blow this fuse, high volt-
the programmable option byte of the OTP version.     age must be applied on the VPP pin.

Figure 81. Programming Circuit                       Figure 82. Programming wave form

                   5V 4.7F                               VPP              0.5s min
                                                                100 s max
                            100nF                          15
                                                     14V typ
        VDD
        VSS                                                10
                                                             5

                                   PROTECT                VPP   150 s typ
                                                      400mA
        VPP                                     14V                                              t
                                                          max                            VR02001
             100nF                 ZPD15
                                   15V               4mA typ

                                          VR02003

Note: ZPD15 is used for overvoltage protection

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                                                              ST6208C/ST6209C/ST6210C/ST6220C

12 DEVELOPMENT TOOLS

STMicroelectronics offers a range of hardware           the ST6 from third party manufacturers can be ob-
and software development tools for the ST6 micro-
controller family. Full details of tools available for  tain from the STMicroelectronics Internet site:
                                                         http://mcu.st.com.

Table 26. Dedicated Third Parties Development Tools

Third Party 1)               Designation                      ST Sales Type  Web site address

ACTUM                ST-REALIZER II: Graphical Schematic      STREALIZER-II  http://www.actum.com/
                     based Development available from
                     STMicroelectronics.

CEIBO                Low cost emulator available from CEI-                   http://www.ceibo.com/
                     BO.

                     This tool includes in the same environ-

                     ment: an assembler, linker, C compiler,

                     debugger and simulator. The assembler

RAISONANCE           package (plus limited C compiler) is free ST6RAIS-SWC/  http://www.raisonance.com/

                     and can be downloaded from raisonance    PC

                     web site. The full version is available

                     both from STMicroelectronics and Raiso-

                     nance.

SOFTEC               High end emulator available from                        http://www.softecmicro.com/
                     SOFTEC.

                     Gang programmer available from
                     SOFTEC.

ADVANCED EQUIPMENT                                                           http://www.aec.com.tw/

ADVANCED TRANSDATA                                                           http://www.adv-transdata.com/

BP MICROSYSTEMS                                                              http://www.bpmicro.com/

DATA I/O                                                                     http://www.data-io.com/

DATAMAN                                                                      http://www.dataman.com/

EE TOOLS                                                                     http://www.eetools.com/

ELNEC                                                                        http://www.elnec.com/

HI-LO SYSTEMS                                                                http://www.hilosystems.com.tw/

ICE TECHNOLOGY                                                               http://www.icetech.com/

          LEAP       Single and gang programmers                                 http://www.leap.com.tw/
LLOYD RESEARCH                                                               http://www.lloyd-research.com/

LOGICAL DEVICES                                                              http://www.chipprogram-
                                                                                      mers.com/

MQP ELECTRONICS                                                              http://www.mqp.com/

  NEEDHAMS                                                                   http://www.needhams.com/
ELECTRONICS

STAG PROGRAMMERS                                                             http://www.stag.co.uk/

SYSTEM GENERAL CORP                                                          http://www.sg.com.tw

TRIBAL MICROSYSTEMS                                                          http://www.tribalmicro.com/

XELTEK                                                                       http://www.xeltek.com/

Note 1: For latest information on third party tools, please visit our Internet site: http://mcu.st.com.

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ST6208C/ST6209C/ST6210C/ST6220C

DEVELOPMENT TOOLS (Cont'd)

STMicroelectronics Tools

Four types of development tool are offered by ST, all of them connect to a PC via a parallel or serial port:
see Table 27 and Table 28 for more details.

Table 27. STMicroelectronics Tool Features

                           Emulation Type       Programming Capability   Software Included

ST6 Starter Kit     Device simulation (limited                            MCU CD ROM with:
                    emulation as interrupts are Yes (DIP packages only)
ST6 HDS2 Emulator   not supported)                                        Rkit-ST6 from Raisonance

ST6 EPROM           In-circuit powerful emula-                            ST6 Assembly toolchain
Programmer Board
                    tion features including     No                        WGDB6 powerful Source Level
                                                                           Debugger for Win 3.1, Win 95
                    trace/ logic analyzer                                  and NT

                    No                          Yes                      Various software demo ver-
                                                                           sions.

                                                                         Windows Programming Tools
                                                                           for Win 3.1, Win 95 and NT

Table 28. Dedicated STMicroelectronics Development Tools

Supported Products         ST6 Starter Kit           ST6 HDS2 Emulator   ST6 Programming Board
                                                                               ST62E2XC-EPB
ST6208C, ST6209C, ST6210C  ST622XC-KIT                    Complete:
           and ST6220C                                ST62GP-EMU2

                                                     Dedication board:
                                                       ST62GP-DBE

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                                                   ST6208C/ST6209C/ST6210C/ST6220C

13 ST6 APPLICATION NOTES

IDENTIFICATION                                 DESCRIPTION

MOTOR CONTROL

AN392           MICROCONTROLLER AND TRIACS ON THE 110/240V MAINS

AN414           CONTROLLING A BRUSH DC MOTOR WITH AN ST6265 MCU

AN416           SENSORLESS MOTOR DRIVE WITH THE ST62 MCU + TRIAC

AN422           IMPROVES UNIVERSAL MOTOR DRIVE

AN863           IMPROVED SENSORLESS CONTROL WITH THE ST62 MCU FOR UNIVERSAL MOTOR

BATTERY MANAGEMENT

AN417           FROM NICD TO NIMH FAST BATTERY CHARGING

AN433           ULTRA FAST BATTERY CHARGER USING ST6210 MICROCONTROLLER

AN859           AN INTELLIGENT ONE HOUR MULTICHARGER FOR Li-Ion, NiMH and NiCd BATTERIES

HOME APPLIANCE

AN674           MICROCONTROLLERS IN HOME APPLIANCES: A SOFT REVOLUTION

AN885           ST62 MICROCONTROLLERS DRIVE HOME APPLIANCE MOTOR TECHNOLOGY

GRAPHICAL DESIGN

AN676           BATTERY CHARGER USING THE ST6-REALIZER

AN677           PAINLESS MICROCONTROLLER CODE BY GRAPHICAL APPLICATION DESCRIPTION

AN839           ANALOG MULTIPLE KEY DECODING USING THE ST6-REALIZER

AN840           CODED LOCK USING THE ST6-REALIZER

AN841           A CLOCK DESIGN USING THE ST6-REALIZER

AN842           7 SEGMENT DISPLAY DRIVE USING THE ST6-REALIZER

COST REDUCTION

AN431           USING ST6 ANALOG INPUTS FOR MULTIPLE KEY DECODING

AN594           DIRECT SOFTWARE LCD DRIVE WITH ST621X AND ST626X

AN672           OPTIMIZING THE ST6 A/D CONVERTER ACCURACY

AN673           REDUCING CURRENT CONSUMPTION AT 32KHZ WITH ST62

DESIGN IMPROVEMENTS

AN420           EXPANDING A/D RESOLUTION OF THE ST6 A/D CONVERTER

AN432           USING ST62XX I/O PORTS SAFELY

AN434           MOVEMENT DETECTOR CONCEPTS FOR NOISY ENVIRONMENTS

AN435           DESIGNING WITH MICROCONTROLLERS IN NOISY ENVIRONMENTS

AN669           SIMPLE RESET CIRCUITS FOR THE ST6

AN670           OSCILLATOR SELECTION FOR ST62

AN671           PREVENTION OF DATA CORRUPTION IN ST6 ON-CHIP EEPROM

AN911           ST6 MICRO IS EMC CHAMPION

AN975           UPGRADING FROM ST625X/6XB TO ST625X/6XC

AN1015          SOFTWARE TECHNIQUES FOR IMPROVING ST6 EMC PERFORMANCE

PERIPHERAL OPERATIONS

AN590           PWM GENERATION WITH ST62 AUTO-RELOAD TIMER

AN591           INPUT CAPTURE WITH ST62 AUTO-RELOAD TIMER

AN592           PLL GENERATION USING THE ST62 AUTO-RELOAD TIMER

AN593           ST62 IN-CIRCUIT PROGRAMMING

AN678           LCD DRIVING WITH ST6240

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ST6208C/ST6209C/ST6210C/ST6220C

IDENTIFICATION                                                       DESCRIPTION
AN913            PWM GENERATION WITH ST62 16-BIT AUTO-RELOAD TIMER
AN914            USING ST626X SPI AS UART
AN1016           ST6 USING THE ST623XB/ST628XB UART
AN1050           ST6 INPUT CAPTURE WITH ST62 16-BIT AUTO-RELOAD TIMER
AN1127           USING THE ST62T6XC/5XC SPI IN MASTER MODE
GENERAL
                 MCUS - 8/16-BIT MICROCONTROLLERS (MCUS) APPLICATION NOTES ABSTRACTS BY
AN683            TOPICS
                 SELECTING BETWEEN ROM AND OTP FOR A MICROCONTROLLER
AN886            MAKING IT EASY WITH MICROCONTROLLERS
AN887            EMC GENERAL INFORMATION
AN898            SOLDERING RECOMMENDATIONS AND PACKAGING INFORMATION
AN899            INTRODUCTION TO SEMICONDUCTOR TECHNOLOGY
AN900            EMC GUIDE-LINES FOR MICROCONTROLLER - BASED APPLICATIONS
AN901            QUALITY AND RELIABILITY INFORMATION
AN902            A SIMPLE GUIDE TO DEVELOPMENT TOOLS
AN912            ELECTROSTATIC DISHARGE SENSITIVITY MEASUREMENT
AN1181

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1
                        ST6208C/ST6209C/ST6210C/ST6220C

14 SUMMARY OF CHANGES

Description of the changes between the current release of the specification and the previous one.

Revision  Main Changes                                                                           Date
                                                                                             October 03
          Removed references to 32768 clock cycle delay in Section 5 and Section 6
3.3 Changed note 2 in Section 10.6.2 on page 76: added text on data retention and program-

          mability.

15 TO GET MORE INFORMATION

To get the latest information on this product please use the STMicroelectronics web server.
http://mcu.st.com/

                                                                                                   103/104

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ST6208C/ST6209C/ST6210C/ST6220C

Notes:

Information furnished is believed to be accurate and reliable. However, STMicroelectronics assumes no responsibility for the consequences
of use of such information nor for any infringement of patents or other rights of third parties which may result from its use. No license is granted
by implication or otherwise under any patent or patent rights of STMicroelectronics. Specifications mentioned in this publication are subject
to change without notice. This publication supersedes and replaces all information previously supplied. STMicroelectronics products are not
authorized for use as critical components in life support devices or systems without express written approval of STMicroelectronics.

                                                    The ST logo is a registered trademark of STMicroelectronics.
                                                      All other names are the property of their respective owners

                                                             2003 STMicroelectronics - All rights reserved
                                                              STMicroelectronics GROUP OF COMPANIES
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                       Malaysia - Malta - Morocco - Singapore - Spain - Sweden - Switzerland - United Kingdom - United States

                                                                                    www.st.com

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