电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

ST16C580CJ44

器件型号:ST16C580CJ44
器件类别:热门应用    无线/射频/通信   
厂商名称:Exar [Exar Corporation]
下载文档

器件描述

UART with 16-Byte FIFOs and Infrared (IrDA) Encoder/Decoder

文档预览

ST16C580CJ44器件文档内容

                                                                            ST16C580

                                                                       UART WITH 16-BYTE FIFO's AND

                                                               INFRARED (IrDA) ENCODER/DECODER

                                                                                               September 2003

GENERAL DESCRIPTION

The ST16C5801 is a universal asynchronous receiver and transmitter (UART) and is pin compatible with the ST16C550
UART. The 580 is an enhanced UART with 16 byte FIFO's, automatic hardware/software flow control, and data rates
up to 1.5Mbps. Onboard status registers provide the user with error indications and operational status. Modem
interface control is included and can be optionally configured to operate with the Infrared (IrDA) encoder/decoder. The
system interrupts may be tailored to meet user requirements. An internal loop-back capability allows onboard
diagnostics. The 580 is available in 40 pin PDIP, 44 pin PLCC, and 48 pin TQFP packages. It is fabricated in an

advanced CMOS process to achieve low drain power and high speed requirements.

FEATURES                                                                        PLCC Package

Pin to pin and functionally compatible to the Industry                         6 D4
  Standard 16550                                                                       5 D3
                                                                                              4 D2
2.97 to 5.5 volt operation                                                                         3 D1
1.5 Mbps transmit/receive operation (24MHz)                                                               2 D0
16 byte transmit FIFO                                                                                            1 N.C.
16 byte receive FIFO with error flags                                                                                   44 VCC
Automatic hardware/software flow control                                                                                       43 -RI
Programmable Xon/Xoff characters                                                                                                      42 -CD
Independent transmit and receive control                                                                                                     41 -DSR
Software selectable Baud Rate Generator pre-                                                                                                        40 -CTS

  scaleable clock rates of 1X or 4X                                       D5 7   XR16C580CJ44                                                                  39 RESET
Four selectable transmit/receive FIFO interrupt trig-                   D6 8                                                                                 38 -OP1
                                                                          D7 9                                                                                 37 -DTR
  ger levels                                                          RCLK 10                                                                                  36 -RTS
Standard modem interface or Infrared IrDA encode/                       RX 11                                                                                35 -OP2
                                                                        N.C. 12                                                                                34 N.C.
  decoder interface                                                       TX 13                                                                                33 INT
Sleep mode ( 200A stand-by )                                         CS0 14                                                                                 32 -RXRDY
Low operating current ( 1.2mA typ.)                                   CS1 15                                                                                 31 A0
                                                                       -CS2 16                                                                                 30 A1
                                                               -BAUDOUT 17                                                                                     29 A2

                                                                                 XTAL1 18
                                                                                       XTAL2 19

                                                                                              -IOW 20
                                                                                                     IOW 21
                                                                                                            GND 22
                                                                                                                   N.C. 23
                                                                                                                          -IOR 24
                                                                                                                                 IOR 25
                                                                                                                                        -DDIS 26
                                                                                                                                               -TXRDY 27
                                                                                                                                                      -AS 28

ORDERING INFORMATION

Part number   Package                       Operating temp     Device Status
ST16C580CP40  40-Lead PDIP                  0 C to + 70 C    Discontinued. See the ST16C580CQ48 for a replacement.
ST16C580CJ44  44-Lead PLCC                  0 C to + 70 C    Discontinued. See the ST16C580CQ48 for a replacement.
ST16C580CQ48  48-Lead TQFP                  0 C to + 70 C    Active
ST16C580IP40  40-Lead PDIP                  -40 C to + 85 C  Discontinued. See the ST16C580IQ48 for a replacement.
ST16C580IJ44  44-Lead PLCC                  -40 C to + 85 C  Discontinued. See the ST16C580IQ48 for a replacement.
ST16C580IQ48  48-Lead TQFP                  -40 C to + 85 C  Active

*Note 1 Covered by U.S. Patent #5,649,122.

Rev. 1.20

EXAR Corporation, 48720 Kato Road, Fremont, CA 94538 (510) 668-7000 FAX (510) 668-7017
ST16C580

                 Figure 1, PACKAGE DESCRIPTION, 16C580

                 48 Pin TQFP Package                                                                             40 Pin DIP Package

                 48 N.C.                                                                                                    D0 1                 40 VCC
                       47 D4                                                                                                D1 2                 39 -RI
                              46 D3                                                                                         D2 3                 38 -CD
                                     45 D2                                                                                  D3 4                 37 -DSR
                                            44 D1                                                                           D4 5                 36 -CTS
                                                   43 D0                                                                    D5 6                 35 RESET
                                                          42 VCC                                                            D6 7                 34 -OP1
                                                                 41 -RI                                                     D7 8                 33 -DTR
                                                                        40 -CD                                          RCLK 9                   32 -RTS
                                                                               39 -DSR                                      RX 10                31 -OP2
                                                                                      38 -CTS                               TX 11                30 INT
                                                                                             37 N.C.                      CS0 12                 29 -RXRDY
                                                                                                                          CS1 13                 28 A0
         N.C. 1  XR16C580CQ48                                                                         36 N.C.            -CS2 14   XR16C580CP40  27 A1
           D5 2                                                                                       35 RESET   -BAUDOUT 15                     26 A2
           D6 3                                                                                       34 -OP1          XTAL1 16                  25 -AS
           D7 4                                                                                       33 -DTR          XTAL2 17                  24 -TXRDY
                                                                                                      32 -RTS            -IOW 18                 23 -DDIS
       RCLK 5                                                                                         31 -OP2             IOW 19                 22 IOR
         N.C. 6                                                                                       30 INT             GND 20                  21 -IOR
           RX 7                                                                                       29 -RXRDY
           TX 8                                                                                       28 A0
         CS0 9                                                                                        27 A1
         CS1 10                                                                                       26 A2
        -CS2 11                                                                                       25 N.C.

-BAUDOUT 12

                 N.C. 13
                       XTAL1 14
                              XTAL2 15

                                     -IOW 16
                                            IOW 17
                                                   GND 18
                                                          -IOR 19
                                                                 IOR 20
                                                                        N.C. 21
                                                                               -DDIS 22
                                                                                      -TXRDY 23
                                                                                             -AS 24

Rev. 1.20

                                                                           2
                                                                                         ST16C580

                                    Figure 2, BLOCK DIAGRAM

                                                             Transmit          Transmit
                                                              FIFO
      D0-D7    Data bus                                                        Shift           TX
  -IOR,IOR        &                                          Registers
-IOW,IOW                                                                      Register
                     Control Logic                             Flow
     RESET                                                   Control                      Ir
                                                               Logic                  Encoder
       A0-A2
          -AS  Register             Inter Connect Bus Lines  Receive           Receive
                  Select               &                      FIFO
    CS0,CS1          Logic                                   Registers         Shift           RX
         -CS2                             Control signals
                                                               Flow            Register
       -DDIS                                                 Control
                                                               Logic                     Ir
          INT                                                                         Decoder
    -RXRDY
    -TXRDY     Interrupt
                  Control
      XTAL1          Logic
       RCLK
      XTAL2    Clock                                                           Modem           -DTR,-RTS
-BAUDOUT          &                                                            Control         -OP1,-OP2
                                                                                Logic
                     Baud Rate                                                                 -CTS
                         Generator                                                             -RI
                                                                                               -CD
                                                                                               -DSR

Rev. 1.20

                                                                            3
ST16C580

SYMBOL DESCRIPTION

   Symbol  Pin         Signal                                                 Pin Description
A0
A1         40 44 48 type
A2
IOR        28 31 28    I Address-0 Select Bit - Internal registers address selection.

CS0        27 30 27    I Address-1 Select Bit Internal registers address selection.
CS1
-CS2       26 29 26    I Address-2 Select Bit Internal registers address selection.
IOW
           22 25 20    I Read strobe. Its function is the same as -IOR (see -IOR),
-AS                            except it is active high. Either an active -IOR or IOR is
                               required to transfer data from 580 to CPU during a read
D0-D7                          operation.

GND        12 14    9  I Chip Select-0. A logical 1 on this pin provides the chip select
                               0 function.

           13 15 10    I Chip Select-1. A logical 1 on this pin provides the chip select
                               1 function.

           14 16 11    I Chip Select -2. A logical 0 on this pin provides the chip select
                               2 function.

           19 21 17    I Write strobe. A logic 1 transition creates a write strobe. Its
                               function is the same as -IOW (see -IOW), but it acts as an
                               active high input signal. Either -IOW or IOW is required to
                               transfer data from the CPU to 580 during a write operation.

           25 28 24    I Address Strobe. A logic 0 transition on -AS latches the state
                               of the chip selects and the register select bits, A0-A2. This
                               input is used when address and chip selects are not stable
                               for the duration of a read or write operation, i.e., a micropro-
                               cessor that needs to de-multiplex the address and data bits.
                               If not required, the -AS input can be permanently tied to a
                               logic 0 (it is edge triggered).

           1-8 2-9 43-47
                                2-4 I/O Data Bus (Bi-directional) - These pins are the eight bit, three
                                                     state data bus for transferring information to or from the
                                                     controlling CPU. D0 is the least significant bit and the first
                                                     data bit in a transmit or receive serial data stream.

           20 22 18 Pwr Signal and Power Ground.

Rev. 1.20

                                                                           4
                                                                               ST16C580

SYMBOL DESCRIPTION

   Symbol      Pin      Signal                                                 Pin Description
-IOR
-IOW       40 44 48 type
INT
-RXRDY     21 24 19     I Read strobe (active low strobe). A logic 0 on this pin transfers
                                the contents of the 580 data bus to the CPU.
-TXRDY
           18 20 16     I Write strobe (active low strobe) - A logic 0 on this pin
-BAUDOUT                        transfers the contents of the CPU data bus to the addressed
                                internal register.
-DDIS
-OP1       30 33 30     O Interrupt Request.
-OP2
RCLK       29  32   29  O Receive Ready. A logic 0 indicates receive data ready

                                status, i.e. the RHR is full or the FIFO has one or more RX

                                characters available for unloading. This pin goes to a logic

                                0 when the FIFO/RHR is full or when there are more

                                characters available in either the FIFO or RHR.

           24  27   23  O Transmit Ready. Buffer ready status is indicated by a logic

                                0, i.e., at least one location is empty and available in the

                                FIFO or THR. This pin goes to a logic 1 when there are no

                                more empty locations in the FIFO or THR.

           15  17   12  O Baud Rate Generator Output. This pin provides the 16X

                                clock of the selected data rate from the baud rate generator.

                                The RCLK pin must be connected externally to -BAUDOUT

                                when the receiver is operating at the same data rate.

           23  26   22  O Drive Disable. This pin goes to a logic 0 when the external

                                CPU is reading data from the 580. This signal can be used

                                to disable external transceivers or other logic functions.

           34  38   34  O Output-1 (User Defined) - See bit-2 of modem control

                                register (MCR bit-2).

           31  35   31  O Output-2 (User Defined). This pin provides the user a

                                general purpose output. See bit-3 modem control register

                                (MCR bit-3).

           9   10   5   I Receive Clock Input. This pin is used as external 16X clock
                                input to the receiver section. External connection to -
                                Baudout pin is required in order to utilize the internal baud
                                rate generator.

Rev. 1.20

                                                                            5
ST16C580

SYMBOL DESCRIPTION

   Symbol         Pin      Signal     Pin Description
RESET
VCC           40 44 48 type
XTAL1
              35 39 35     I Reset. (active high) - A logic 1 on this pin will reset the internal
XTAL2                             registers and all the outputs. The UART transmitter output
-CD                               and the receiver input will be disabled during reset time. (See
-CTS                              ST16C580 External Reset Conditions for initialization de-
                                  tails.)
-DSR
-DTR          40 44    42 Pwr Power Supply Input.

   Rev. 1.20  16 18 14     I Crystal or External Clock Input - Functions as a crystal input
                                   or as an external clock input. A crystal can be connected
                                   between this pin and XTAL2 to form an internal oscillator
                                   circuit. An external 1 M resistor is required between the
                                   XTAL1 and XTAL2 pins (see figure 9). Alternatively, an
                                   external clock can be connected to this pin to provide
                                   custom data rates (Programming Baud Rate Generator
                                   section).

              17  19   15  O Output of the Crystal Oscillator or Buffered Clock - (See also

                                   XTAL1). Crystal oscillator output or buffered clock output.

              38 42    40  I Carrier Detect (active low) - A logic 0 on this pin indicates

                                   that a carrier has been detected by the modem.

              36 40 38     I Clear to Send (active low) - A logic 0 on the -CTS pin
                                   indicates the modem or data set is ready to accept transmit
                                   data from the 580. Status can be tested by reading MSR bit-
                                   4. This pin only affects the transmit and receive operations
                                   when Auto CTS function is enabled via the Enhanced
                                   Feature Register (EFR) bit-7, for hardware flow control
                                   operation.

              37 41 39     I Data Set Ready (active low) - A logic 0 on this pin indicates
                                   the modem or data set is powered-on and is ready for data
                                   exchange with the UART. This pin has no effect on the
                                   UART's transmit or receive operation.

              33  37   33  O Data Terminal Ready (active low) - A logic 0 on this pin

                                   indicates that the 580 is powered-on and ready. This pin can

                                   be controlled via the modem control register. Writing a logic

                                   1 to MCR bit-0 will set the -DTR output to logic 0, enabling

                                   the modem. This pin will be a logic 1 after writing a logic 0

                                   to MCR bit-0, or after a reset. This pin has no effect on the

                                   6
                                                                               ST16C580

SYMBOL DESCRIPTION

   Symbol      Pin      Signal                                                 Pin Description
-RI
-RTS       40 44 48 type
RX / IRRX
                                UART's transmit or receive operation.
TX / IRTX
           39 43    41  I Ring Indicator (active low) - A logic 0 on this pin indicates the

                                modem has received a ringing signal from the telephone

                                line. A logic 1 transition on this input pin will generate an

                                interrupt.

           32  36   32  O Request to Send (active low) - A logic 0 on the -RTS pin

                                indicates the transmitter has data ready and waiting to send.

                                Writing a logic 1 in the modem control register (MCR bit-1)

                                will set this pin to a logic 0 indicating data is available. After

                                a reset this pin will be set to a logic 1. This pin only affects

                                the transmit and receive operations when Auto RTS func-

                                tion is enabled via the Enhanced Feature Register (EFR)

                                bit-6, for hardware flow control operation.

           10 11    7   I Receive Data - This pin provides the serial receive data
                                input to the 580. Two user selectable interface options are
                                available. The first option supports the standard modem
                                interface. The second option provides an Infrared decoder
                                interface, see figures 2/3. When using the standard modem
                                interface, the RX signal will be a logic 1 during reset, idle (no
                                data), or when the transmitter is disabled. The inactive state
                                (no data) for the Infrared decoder interface is a logic 0. MCR
                                bit-6 selects the standard modem or infrared interface.
                                During the local loop-back mode, the RX input pin is
                                disabled and TX data is internally connected to the UART
                                RX Input, internally, see figure 12.

           11 13    8   O Transmit Data - This pin provides the serial transmit data
                                from the 580. Two user selectable interface options are
                                available. The first user option supports a standard modem
                                interface. The second option provides an Infrared encoder
                                interface, see figures 2/3. When using the standard modem
                                interface, the TX signal will be a logic 1 during reset, idle (no
                                data), or when the transmitter is disabled. The inactive state
                                (no data) for the Infrared encoder/ decoder interface is a
                                Logic 0. MCR bit-6 selects the standard modem or infrared
                                interface. During the local loop-back mode, the TX input pin
                                is disabled and TX data is internally connected to the UART
                                RX Input, see figure 12.

Rev. 1.20

                                                                            7
ST16C580

GENERAL DESCRIPTION                                                           encoder/decoder interface, modem interface controls,
                                                                              and a sleep mode are all standard features. Following a
The 580 provides serial asynchronous receive data                             power on reset or an external reset, the 580 is software
synchronization, parallel-to-serial and serial-to-paral-                      compatible with previous generation of UARTs, 16C450
lel data conversions for both the transmitter and                             and 16C550.
receiver sections. These functions are necessary for
converting the serial data stream into parallel data that                     FUNCTIONAL DESCRIPTIONS
is required with digital data systems. Synchronization
for the serial data stream is accomplished by adding                          Internal Registers
start and stops bits to the transmit data to form a data
character (character orientated protocol). Data integ-                        The 580 provides 15 internal registers for monitoring
rity is insured by attaching a parity bit to the data                         and control. These registers are shown in Table 3 below.
character. The parity bit is checked by the receiver for                      Twelve registers are similar to those already available in
any transmission bit errors. The electronic circuitry to                      the standard 16C550. These registers function as data
provide all these functions is fairly complex especially                      holding registers (THR/RHR), interrupt status and con-
when manufactured on a single integrated silicon                              trol registers (IER/ISR), a FIFO control register (FCR),
chip. The ST16C580 represents such an integration                             line status and control registers, (LCR/LSR), modem
with greatly enhanced features. The 580 is fabricated                         status and control registers (MCR/MSR), program-
with an advanced CMOS process.                                                mable data rate (clock) control registers (DLL/DLM),
                                                                              and a user assessable scratchpad register (SPR).
The 580 is an upward solution that provides 16 bytes                          Beyond the general 16C550 features and capabilities,
of transmit and receive FIFO memory, instead of 16                            the 580 offers an enhanced feature register set (EFR,
bytes provided in the 16C550, or none in the 16C450.                          Xon/Xoff 1-2) that provides on board hardware/software
The 580 is designed to work with high speed modems                            flow control. Register functions are more fully described
and shared network environments, that require fast                            in the following paragraphs.
data processing time. Increased performance is real-
ized in the 580 by the larger transmit and receive                                     Table 3, INTERNAL REGISTER
FIFO's. This allows the external processor to handle
more networking tasks within a given time. In addition,
the 4 selectable levels of FIFO trigger interrupt and
automatic hardware/software flow control is uniquely
provided for maximum data throughput performance
especially when operating in a multi-channel environ-
ment. The combination of the above greatly reduces
the bandwidth requirement of the external controlling
CPU, increases performance, and reduces power
consumption.

The 580 is capable of operation to 1.5Mbps with a 24
MHz crystal or external clock input.
With a crystal of 7.3728 MHz and through a software
option, the user can select data rates up to 460.8Kbps.

The rich feature set of the 580 is available through
internal registers. Automatic hardware/software flow
control, selectable transmit and receive FIFO trigger
levels, selectable TX and RX baud rates, infrared

Rev. 1.20

                                                                           8
                                                                                           ST16C580

DECODE

A2 A1 A0      READ MODE                                                        WRITE MODE

General Register Set (THR/RHR, IER/ISR, MCR/MSR, LCR/LSR, SPR):

0       0  0  Receive Holding Register                                         Transmit Holding Register
                                                                               Interrupt Enable Register
0       0  1  Interrupt Status Register                                        FIFO Control Register
                                                                               Line Control Register
0       1  0  Line Status Register                                             Modem Control Register
              Modem Status Register
0       1  1  Scratchpad Register                                              Scratchpad Register

1       0  0

1       0  1

1       1  0

1       1  1

Baud Rate Register Set (DLL/DLM): Note *3

0       0  0  LSB of Divisor Latch                                             LSB of Divisor Latch
              MSB of Divisor Latch                                             MSB of Divisor Latch
0       0  1

Enhanced Register Set (EFR, Xon/off 1-2): Note *4

0       1  0  Enhanced Feature Register                                        Enhanced Feature Register
              Xon-1 Word                                                       Xon-1 Word
1       0  0  Xon-2 Word                                                       Xon-2 Word
              Xoff-1 Word                                                      Xoff-1 Word
1       0  1  Xoff-2 Word                                                      Xoff-2 Word

1       1  0

1       1  1

Note *3: These registers are accessible only when LCR bit-7 is set to a logic 1.
Note *4: Enhanced Feature Register, Xon 1,2 and Xoff 1,2 are accessible only when the LCR is set to "BF" (HEX).

Rev. 1.20

                                                                            9
ST16C580

FIFO Operation                                                                 Hardware Flow Control

The 16 byte transmit and receive data FIFO's are                               When automatic hardware flow control is enabled, the
enabled by the FIFO Control Register (FCR) bit-0.                              580 monitors the -CTS pin for a remote buffer overflow
With 16C550 devices, the user can set the receive                              indication and controls the -RTS pin for local buffer
trigger level but not the transmit trigger level. The 580                      overflows. Automatic hardware flow control is se-
provides independent trigger levels for both receiver                          lected by setting bits 6 (RTS) and 7 (CTS) of the EFR
and transmitter. To remain compatible with                                     register to a logic 1. If -CTS transitions from a logic 0
ST16C550, the transmit interrupt trigger level is set to                       to a logic 1 indicating a flow control request, ISR bit-
1 following a reset. It should be noted that the user can                      5 will be set to a logic 1 (if enabled via IER bit 6-7), and
set the transmit trigger levels by writing to the FCR                          the 580 will suspend TX transmissions as soon as the
register, but activation will not take place until EFR bit-                    stop bit of the character in process is shifted out.
4 is set to a logic 1. The receiver FIFO section includes                      Transmission is resumed after the -CTS input returns
a time-out function to ensure data is delivered to the                         to a logic 0, indicating more data may be sent.
external CPU. An interrupt is generated whenever the
Receive Holding Register (RHR) has not been read                               With the Auto RTS function enabled, an interrupt is
following the loading of a character or the receive                            generated when the receive FIFO reaches the pro-
trigger level has not been reached. (see hardware flow                         grammed trigger level. The -RTS pin will not be forced
control for a description of this timing).                                     to a logic 1 (RTS Off), until the receive FIFO reaches
                                                                               the next trigger level. However, the -RTS pin will
                                                                               return to a logic 0 after the data buffer (FIFO) is
                                                                               unloaded to the next trigger level below the pro-
                                                                               grammed trigger level. However, under the above
                                                                               described conditions the 580 will continue to accept
                                                                               data until the receive FIFO is full.

Selected      INT       -RTS          -RTS
                    Logic "1"     Logic "0"
Trigger       Pin  (characters)  (characters)

Level Activation

(characters)

1             1    4             0

4             4    8             1

8             8    14            4

14            14   14            8

Rev. 1.20

                                                                           10
                                                                               ST16C580

Software Flow Control                                                          placed on the user accessible data stack along with
                                                                               normal incoming RX data. This condition is selected in
When software flow control is enabled, the 580 com-                            conjunction with EFR bits 0-3. Note that software flow
pares one or two sequential receive data characters                            control should be turned off when using this special
with the programmed Xon or Xoff-1,2 character                                  mode by setting EFR bit 0-3 to a logic 0.
value(s). If receive character(s) (RX) match the pro-
grammed values, the 580 will halt transmission (TX)                            The 580 compares each incoming receive character
as soon as the current character(s) has completed                              with Xoff-2 data. If a match exists, the received data
transmission. When a match occurs, the receive                                 will be transferred to FIFO and ISR bit-4 will be set to
ready (if enabled via Xoff IER bit-5) flags will be set                        indicate detection of special character (see Figure 9).
and the interrupt output pin (if receive interrupt is                          Although the Internal Register Table shows each X-
enabled) will be activated. Following a suspension                             Register with eight bits of character information, the
due to a match of the Xoff characters values, the 580                          actual number of bits is dependent on the pro-
will monitor the receive data stream for a match to the                        grammed word length. Line Control Register (LCR)
Xon-1,2 character value(s). If a match is found, the                           bits 0-1 defines the number of character bits, i.e.,
580 will resume operation and clear the flags (ISR bit-                        either 5 bits, 6 bits, 7 bits, or 8 bits. The word length
4).                                                                            selected by LCR bits 0-1 also determines the number
                                                                               of bits that will be used for the special character
Reset initially sets the contents of the Xon/Xoff 8-bit                        comparison. Bit-0 in the X-registers corresponds with
flow control registers to a logic 0. Following reset the                       the LSB bit for the receive character.
user can write any Xon/Xoff value desired for software
flow control. Different conditions can be set to detect                        Time-out Interrupts
Xon/Xoff characters and suspend/resume transmis-
sions. When double 8-bit Xon/Xoff characters are                               Three special interrupts have been added to monitor
selected, the 580 compares two consecutive receive                             the hardware and software flow control. The interrupts
characters with two software flow control 8-bit values                         are enabled by IER bits 5-7. Care must be taken when
(Xon1, Xon2, Xoff1, Xoff2) and controls TX transmis-                           handling these interrupts. Following a reset the trans-
sions accordingly. Under the above described flow                              mitter interrupt is enabled, the 580 will issue an
control mechanisms, flow control characters are not                            interrupt to indicate that transmit holding register is
placed (stacked) in the user accessible RX data buffer                         empty. This interrupt must be serviced prior to con-
or FIFO.                                                                       tinuing operations. The LSR register provides the
                                                                               current singular highest priority interrupt only. It could
In the event that the receive buffer is overfilling and                        be noted that CTS and RTS interrupts have lowest
flow control needs to be executed, the 580 automati-                           interrupt priority. A condition can exist where a higher
cally sends an Xoff message (when enabled) via the                             priority interrupt may mask the lower priority CTS/
serial TX output to the remote modem. The 580 sends                            RTS interrupt(s). Only after servicing the higher pend-
the Xoff-1,2 characters as soon as received data                               ing interrupt will the lower priority CTS/ RTS
passes the programmed trigger level. To clear this                             interrupt(s) be reflected in the status register. Servic-
condition, the 580 will transmit the programmed Xon-                           ing the interrupt without investigating further interrupt
1,2 characters as soon as receive data drops below                             conditions can result in data errors.
the programmed trigger level.
                                                                               When two interrupt conditions have the same priority,
Special Feature Software Flow Control                                          it is important to service these interrupts correctly.
                                                                               Receive Data Ready and Receive Time Out have the
A special feature is provided to detect an 8-bit charac-                       same interrupt priority (when enabled by IER bit-3).
ter when bit-5 is set in the Enhanced Feature Register                         The receiver issues an interrupt after the number of
(EFR). When this character is detected, it will be                             characters have reached the programmed trigger

Rev. 1.20

                                                                           11
ST16C580

level. In this case the 580 FIFO may hold more charac-                         The 580 can be configured for internal or external clock
ters than the programmed trigger level. Following the                          operation. For internal clock oscillator operation, an
removal of a data byte, the user should recheck LSR bit-                       industry standard microprocessor crystal (parallel reso-
0 for additional characters. A Receive Time Out will not                       nant/ 22-33 pF load) is connected externally between
occur if the receive FIFO is empty. The time out counter                       the XTAL1 and XTAL2 pins, with an external 1 M
is reset at the center of each stop bit received or each                       resistor across it. Alternatively, an external clock can
time the receive holding register (RHR) is read (see                           be connected to the XTAL1 pin to clock the internal baud
Figure 10, Receive Time-out Interrupt). The actual time                        rate generator for standard or custom rates.
out value is T (Time out length in bits) = 4 X P
(Programmed word length) + 12. To convert the time out                         The generator divides the input 16X clock by any
value to a character value, the user has to consider the                       divisor from 1 to 216 -1. The 580 divides the basic
complete word length, including data information                               crystal or external clock by 16. Further division of this
length, start bit, parity bit, and the size of stop bit, i.e.,                 16X clock provides two table rates to support low and
1X, 1.5X, or 2X bit times.                                                     high data rate applications using the same system
                                                                               design. The two rate tables are selectable through the
Example -A: If the user programs a word length of 7,                           internal register, MCR bit-7. Setting MCR bit-7 to a
with no parity and one stop bit, the time out will be:                         logic 1 provides an additional divide by 4 whereas,
T = 4 X 7( programmed word length) +12 = 40 bit times.                         setting MCR bit-7 to a logic 0 only divides by 1. (See
The character time will be equal to 40 / 9 = 4.4                               Table 4 and Figure 11). The frequency of the -
characters, or as shown in the fully worked out ex-                            BAUDOUT output pin is exactly 16X (16 times) of the
ample: T = [(programmed word length = 7) + (stop bit                           selected baud rate (-BAUDOUT =16 x Baud Rate).
= 1) + (start bit = 1) = 9]. 40 (bit times divided by 9) =                     Customized Baud Rates can be achieved by selecting
4.4 characters.                                                                the proper divisor values for the MSB and LSB sec-
                                                                               tions of baud rate generator.
Example -B: If the user programs the word length = 7,
with parity and one stop bit, the time out will be:                            Programming the Baud Rate Generator Registers
T = 4 X 7(programmed word length) + 12 = 40 bit times.
Character time = 40 / 10 [ (programmed word length                                       Crystal oscillator connection
= 7) + (parity = 1) + (stop bit = 1) + (start bit = 1) = 4
characters.                                                                    XTAL1
                                                                                                   XTAL2
Programmable Baud Rate Generator
                                                                                                          R1
The 580 supports high speed modem technologies                                                            50-120
that have increased input data rates by employing
data compression schemes. For example a 33.6Kbps                               R2
modem that employs data compression may require a                              1M
115.2Kbps input data rate. A 128.0Kbps ISDN modem                              X1
that supports data compression may need an input
data rate of 460.8Kbps. The 580 can support a stan-                            1.8432 MHz
dard data rate of 921.6Kbps.
                                                                               C1                         C2
Single baud rate generator is provided for the trans-
mitter and receiver, allowing independent TX/RX                                22pF                       33pF
channel control. The programmable Baud Rate Gen-
erator is capable of accepting an input clock up to 24
MHz, as required for supporting a 1.5Mbps data rate.

Rev. 1.20

                                                                           12
                                                                                        ST16C580

DLM (MSB) and DLL (LSB) provides a user capability
for selecting the desired final baud rate. The example
in Table 4 below, shows the two selectable baud rate
tables available when using a 7.3728 MHz crystal.

     Table 4, BAUD RATE GENERATOR PROGRAM-
MING TABLE (7.3728 MHz CLOCK):

  Output     Output        User        User                                      DLM       DLL
Baud Rate  Baud Rate   16 x Clock  16 x Clock                                  Program  Program

    MCR        MCR       Divisor     Divisor                                     Value    Value
BIT-7=1     Bit-7=0   (Decimal)      (HEX)                                     (HEX)     (HEX)

50         200         2304        900                                         09           00
                                                                                            00
75         300         1536        600                                         06           00
                                                                                            80
150        600         768         300                                         03           C0
                                                                                            60
300        1200        384         180                                         01           30
                                                                                            18
600        2400        192         C0                                          00           10
                                                                                            0C
1200       4800        96          60                                          00           06
                                                                                            03
2400       9600        48          30                                          00           02
                                                                                            01
4800       19.2K       24          18                                          00

7200       28.8K       16          10                                          00

9600       38.4k       12          0C                                          00

19.2k      76.8k       6           06                                          00

38.4k      153.6k      3           03                                          00

57.6k      230.4k      2           02                                          00

115.2k     460.8k      1           01                                          00

           Crystal oscillator or External clock 1X / 4X selection

XTAL1        Clock                 Divide                                      MCR      Baudrate   -BAUDOUT
XTAL2      Oscillator                by                                        Bit-7=0  Generator

             Logic                 1 logic                                     MCR        Logic
                                                                               Bit-7=1
                                   Divide
                                     by

                                   4 logic

Rev. 1.20

                                                                           13
ST16C580

DMA Operation                                                                  ing. In the loop-back mode OP1 and OP2 in the MCR
                                                                               register (bits 0-1) control the modem -RI and -CD
The 580 FIFO trigger level provides additional flexibil-                       inputs respectively. MCR signals -DTR and -RTS (bits
ity to the user for block mode operation. LSR bits 5-6                         0-1) are used to control the modem -CTS and -DSR
provide an indication when the transmitter is empty or                         inputs respectively. The transmitter output (TX) and
has an empty location(s). The user can optionally                              the receiver input (RX) are disconnected from their
operate the transmit and receive FIFO's in the DMA                             associated interface pins, and instead are connected
mode (FCR bit-3). When the transmit and receive                                together internally (See Figure 12). The -CTS, -DSR,
FIFO's are enabled and the DMA mode is deactivated                             -CD, and -RI are disconnected from their normal
(DMA Mode "0"), the 580 activates the interrupt output                         modem control inputs pins, and instead are connected
pin for each data transmit or receive operation. When                          internally to -DTR, -RTS, -OP1 and -OP2. Loop-back
DMA mode is activated (DMA Mode "1"), the user                                 test data is entered into the transmit holding register
takes the advantage of block mode operation by                                 via the user data bus interface, D0-D7. The transmit
loading or unloading the FIFO in a block sequence                              UART serializes the data and passes the serial data to
determined by the preset trigger level. In this mode,                          the receive UART via the internal loop-back connec-
the 580 sets the interrupt output pin when characters                          tion. The receive UART converts the serial data back
in the transmit FIFO's are below the transmit trigger                          into parallel data that is then made available at the
level, or the characters in the receive FIFO's are                             user data interface, D0-D7. The user optionally com-
above the receive trigger level.                                               pares the received data to the initial transmitted data
                                                                               for verifying error free operation of the UART TX/RX
Sleep Mode                                                                     circuits.

The 580 is designed to operate with low power con-                             In this mode , the receiver and transmitter interrupts
sumption. A special sleep mode is included to further                          are fully operational. The Modem Control Interrupts
reduce power consumption when the chip is not being                            are also operational. However, the interrupts can only
used. With EFR bit-4 and IER bit-4 enabled (set to a                           be read using lower four bits of the Modem Control
logic 1), the 580 enters the sleep mode but resumes                            Register (MCR bits 0-3) instead of the four Modem
normal operation when a start bit is detected, a change                        Status Register bits 4-7. The interrupts are still con-
of state on any of the modem input pins RX, -RI, -CTS,                         trolled by the IER.
-DSR, -CD, or transmit data is provided by the user. If
the sleep mode is enabled and the 580 is awakened by
one of the conditions described above, it will return to
the sleep mode automatically after the last character
is transmitted or read by the user. In any case, the
sleep mode will not be entered while an interrupt(s) is
pending. The 580 will stay in the sleep mode of
operation until it is disabled by setting IER bit-4 to a
logic 0.

Loop-back Mode

The internal loop-back capability allows onboard diag-
nostics. In the loop-back mode the normal modem
interface pins are disconnected and reconfigured for
loop-back internally. In this mode MSR bits 4-7 are
also disconnected. However, MCR register bits 0-3
can be used for controlling loop-back diagnostic test-

Rev. 1.20

                                                                           14
                                                                                                    ST16C580

              Figure 12, INTERNAL LOOP-BACK MODE DIAGRAM

     D0-D7    Data bus                                            Transmit     Transmit             MCR Bit-4=1  TX
-IOR,IOR        &                                                 FIFO          Shift
-IOW,IOW                                                                                                         RX
                    Control Logic                                 Registers    Register
    RESET                                                                                                        -RTS
              Register             In ter C onn ect B us L in es    Flow                    Ir                   -CD
      A0-A2      Select               &                           Control               Encoder                  -DTR
         -AS        Logic                                           Logic                                        -RI
                                         C ontrol signals                      Receive                           -OP1
   CS0,CS1                                                        Receive        Shift                           -DSR
        -CS2                                                       FIFO                                          -OP2
                                                                  Registers    Register                          -CTS
      -DDIS
                                                                    Flow                    Ir
                                                                  Control               Decoder
                                                                    Logic

         INT  Interrupt                                                        Modem Control Logic
    -RXRDY       Control
    -TXRDY          Logic

      XTAL1   Clock
       RCLK      &
      XTAL2
-BAUDOUT            Baud Rate
                        Generator

Rev. 1.20

                                                                           15
ST16C580

REGISTER FUNCTIONAL DESCRIPTIONS

The following table delineates the assigned bit functions for the fifteen 580 internal registers. The assigned
bit functions are more fully defined in the following paragraphs.

Table 5, ST16C580 INTERNAL REGISTERS

A2 A1 A0  Register    BIT-7    BIT-6    BIT-5                                  BIT-4      BIT-3      BIT-2      BIT-1       BIT-0
          [Default]
          Note *5                                                               bit-4                                       bit-0
                                                                                bit-4                                       bit-0
General Register Set                                                           Sleep                                       receive
                                                                               mode                                        holding
0 0 0 RHR [XX]        bit-7    bit-6    bit-5                                               bit-3      bit-2      bit-1    register
                                                                                 TX
000       THR [XX]    bit-7    bit-6    bit-5                                  trigger      bit-3      bit-2      bit-1     FIFO
                                                                               (LSB)                                       enable
001       IER [00]    CTS      RTS      Xoff                                              modem      receive    transmit
                                                                                INT        status       line    holding      INT
                     interrupt interrupt interrupt                             priority   interrupt             register    status
                                                                                bit-3                 status
010       FCR [00]   RCVR      RCVR       TX                                    even        DMA      interrupt  RCVR        word
010       ISR [01]   trigger   trigger  trigger                                parity      mode                  FIFO      length
011       LCR [00]   (MSB)      (LSB)   (MSB)                                              select     XMIT        reset      bit-0
100       MCR [00]                                                              loop                  FIFO                  -DTR
                     FIFO's    FIFO's    INT                                    back        INT        reset      INT
                     enabled   enabled  priority                                           priority              priority
                                         bit-4                                              bit-2      INT        bit-0
                      divisor    set                                                                  priority
                       latch   break      set                                              parity      bit-1      word
                      enable            parity                                            enable                 length
                                 IR                                                                    stop       bit-1
                      Clock    enable      0                                               -OP2         bits
                      select                                                                                     -RTS
                                                                                                      -OP1

101       LSR [60]    FIFO     trans.    trans.                                 break     framing    parity     overrun    receive
                      data     empty    holding                                interrupt   error     error       error      data
110       MSR [X0]    error             empty                                                                               ready
                                 RI                                              CTS       delta     delta       delta
                       CD                DSR                                                -CD       -RI        -DSR       delta
                                                                                 bit-4               bit-2                  -CTS
111       SPR [FF]    bit-7    bit-6     bit-5                                              bit-3                 bit-1
                                                                                                     bit-2                  bit-0
                                                                                                     bit-10
Special Register Set: Note *3

000       DLL [XX]    bit-7    bit-6    bit-5                                  bit-4      bit-3                 bit-1      bit-0
                                        bit-13                                 bit-12     bit-11
001       DLM [XX]    bit-15   bit-14                                                                           bit-9      bit-8

Rev. 1.20

                                                                           16
                                                                                                   ST16C580

A2 A1 A0  Register     BIT-7   BIT-6   BIT-5                                   BIT-4      BIT-3    BIT-2    BIT-1    BIT-0
          [Default]
           Note *5

Enhanced Register Set: Note *4

010       EFR [00]     Auto    Auto    Special                                  Enable    Cont-3   Cont-2   Cont-1   Cont-0
                       CTS     RTS      Char.                                     IER     Tx,Rx    Tx,Rx    Tx,Rx    Tx,Rx
                                       select                                             Control  Control  Control  Control
                       bit-7   bit-6                                           Bits 4-7,
                       bit-15  bit-14                                          ISR, FCR             bit-2    bit-1    bit-0
                       bit-7   bit-6                                           Bits 4-5,           bit-10    bit-9    bit-8
                       bit-15  bit-14                                                               bit-2    bit-1    bit-0
                                                                                  MCR               bit-10   bit-9    bit-8
                                                                                Bits 5-7

100       Xon-1 [00]                   bit-5                                   bit-4      bit-3
101       Xon-2 [00]                   bit-13                                  bit-12     bit-11
110       Xoff-1 [00]                  bit-5                                   bit-4      bit-3
111       Xoff-2 [00]                  bit-13                                  bit-12     bit-11

Note *3: The Special register set is accessible only when LCR bit-7 is set to a logic 1.
Note *4: Enhanced Feature Register, Xon 1,2 and Xoff 1,2 are accessible only when LCR is set to "BF" Hex
Note *5: The value represents the register's initialized HEX value. An "X" signifies a 4-bit un-initialize nibble.

Rev. 1.20

                                                                           17
ST16C580

Transmit and Receive Holding Register                                          B) FIFO status will also be reflected in the user
                                                                               accessible ISR register when the FIFO trigger level is
The serial transmitter section consists of an 8-bit                            reached. Both the ISR register status bit and the
Transmit Hold Register (THR) and Transmit Shift                                interrupt will be cleared when the FIFO drops below
Register (TSR). The status of the THR is provided in                           the trigger level.
the Line Status Register (LSR). Writing to the THR
transfers the contents of the data bus (D7-D0) to the                          C) The data ready bit (LSR BIT-0) is set as soon as a
THR, providing that the THR or TSR is empty. The                               character is transferred from the shift register to the
THR empty flag in the LSR register will be set to a logic                      receive FIFO. It is reset when the FIFO is empty.
1 when the transmitter is empty or when data is
transferred to the TSR. Note that a write operation can                        IER Vs Receive/Transmit FIFO Polled Mode Op-
be performed when the transmit holding register                                eration
empty flag is set (logic 0 = FIFO full, logic 1= at least
one FIFO location available).                                                  When FCR BIT-0 equals a logic 1; resetting IER bits
                                                                               0-3 enables the 580 in the FIFO polled mode of
The serial receive section also contains an 8-bit                              operation. Since the receiver and transmitter have
Receive Holding Register, RHR. Receive data is                                 separate bits in the LSR either or both can be used in
removed from the 580 and receive FIFO by reading                               the polled mode by selecting respective transmit or
the RHR register. The receive section provides a                               receive control bit(s).
mechanism to prevent false starts. On the falling edge
of a start or false start bit, an internal receiver counter                    A) LSR BIT-0 will be a logic 1 as long as there is one
starts counting clocks at 16x clock rate. After 7 1/2                          byte in the receive FIFO.
clocks the start bit time should be shifted to the center
of the start bit. At this time the start bit is sampled and                    B) LSR BIT 1-4 will indicate if an overrun error
if it is still a logic 0 it is validated. Evaluating the start                 occurred.
bit in this manner prevents the receiver from assem-
bling a false character. Receiver status codes will be                         C) LSR BIT-5 will indicate when the transmit FIFO is
posted in the LSR.                                                             empty.

Interrupt Enable Register (IER)                                                D) LSR BIT-6 will indicate when both the transmit
                                                                               FIFO and transmit shift register are empty.
The Interrupt Enable Register (IER) masks the inter-
rupts from receiver ready, transmitter empty, line                             E) LSR BIT-7 will indicate any FIFO data errors.
status and modem status registers. These interrupts
would normally be seen on the 580 INT output pin.                              IER BIT-0:
                                                                               Logic 0 = Disable the receiver ready interrupt. (normal
IER Vs Receive FIFO Interrupt Mode Operation                                   default condition)
                                                                               Logic 1 = Enable the receiver ready interrupt.
When the receive FIFO (FCR BIT-0 = a logic 1) and
receive interrupts (IER BIT-0 = logic 1) are enabled,                          IER BIT-1:
the receive interrupts and register status will reflect                        Logic 0 = Disable the transmitter empty interrupt.
the following:                                                                 (normal default condition)
                                                                               Logic 1 = Enable the transmitter empty interrupt.
A) The receive data available interrupts are issued to
the external CPU when the FIFO has reached the                                 IER BIT-2:
programmed trigger level. It will be cleared when the                          Logic 0 = Disable the receiver line status interrupt.
FIFO drops below the programmed trigger level.

Rev. 1.20

                                                                           18
                                                                               ST16C580

(normal default condition)                                                     go to a logic 0 when ever an empty transmit space is
Logic 1 = Enable the receiver line status interrupt.                           available in the Transmit Holding Register (THR).
                                                                               Receive Ready (-RXRDY) will go to a logic 0 when-
IER BIT-3:                                                                     ever the Receive Holding Register (RHR) is loaded
Logic 0 = Disable the modem status register interrupt.                         with a character.
(normal default condition)
Logic 1 = Enable the modem status register interrupt.                            Mode 1 Set and enable the interrupt in a block
                                                                               mode operation. The transmit interrupt is set when the
IER BIT -4:                                                                    transmit FIFO is below the programmed trigger level.
Logic 0 = Disable sleep mode. (normal default condi-                           -TXRDY remains a logic 0 as long as one empty FIFO
tion)                                                                          location is available. The receive interrupt is set when
Logic 1 = Enable sleep mode. See Sleep Mode section                            the receive FIFO fills to the programmed trigger level.
for details                                                                    However the FIFO continues to fill regardless of the
                                                                               programmed level until the FIFO is full. -RXRDY
IER BIT-5:                                                                     remains a logic 0 as long as the FIFO fill level is above
Logic 0 = Disable the software flow control, receive                           the programmed trigger level.
Xoff interrupt. (normal default condition)
Logic 1 = Enable the software flow control, receive                            FCR BIT-0:
Xoff interrupt. See Software Flow Control section for                          Logic 0 = Disable the transmit and receive FIFO.
details.                                                                       (normal default condition)
                                                                               Logic 1 = Enable the transmit and receive FIFO. This
IER BIT-6:                                                                     bit must be a "1" when other FCR bits are written to or
Logic 0 = Disable the RTS interrupt. (normal default                           they will not be programmed.
condition)
Logic 1 = Enable the RTS interrupt. The 580 issues an                          FCR BIT-1:
interrupt when the RTS pin transitions from a logic 0                          Logic 0 = No FIFO receive reset. (normal default
to a logic 1.                                                                  condition)
                                                                               Logic 1 = Clears the contents of the receive FIFO and
IER BIT-7:                                                                     resets the FIFO counter logic (the receive shift regis-
Logic 0 = Disable the CTS interrupt. (normal default                           ter is not cleared or altered). This bit will return to a
condition)                                                                     logic 0 after clearing the FIFO.
Logic 1 = Enable the CTS interrupt. The 580 issues an
interrupt when CTS pin transitions from a logic 0 to a                         FCR BIT-2:
logic 1.                                                                       Logic 0 = No FIFO transmit reset. (normal default
                                                                               condition)
FIFO Control Register (FCR)                                                    Logic 1 = Clears the contents of the transmit FIFO and
                                                                               resets the FIFO counter logic (the transmit shift regis-
This register is used to enable the FIFO's, clear the                          ter is not cleared or altered). This bit will return to a
FIFO's, set the transmit/receive FIFO trigger levels,                          logic 0 after clearing the FIFO.
and select the DMA mode. The DMA, and FIFO
modes are defined as follows:                                                  FCR BIT-3:
                                                                               Logic 0 = Set DMA mode "0". (normal default condi-
DMA MODE                                                                       tion)
  Mode 0 Set and enable the interrupt for each                                 Logic 1 = Set DMA mode "1."

single transmit or receive operation, and is similar to                        Transmit operation in mode "0":
the ST16C450 mode. Transmit Ready (-TXRDY) will                                When the 580 is in the ST16C450 mode (FIFO's
                                                                               disabled, FCR bit-0 = logic 0) or in the FIFO mode

Rev. 1.20

                                                                           19
ST16C580

(FIFO's enabled, FCR bit-0 = logic 1, FCR bit-3 = logic                        These bits are used to set the trigger level for the receive
0) and when there are no characters in the transmit                            FIFO interrupt.
FIFO or transmit holding register, the -TXRDY pin will
be a logic 0. Once active the -TXRDY pin will go to a                          An interrupt is generated when the number of charac-
logic 1 after the first character is loaded into the                           ters in the FIFO equals the programmed trigger level.
transmit holding register.                                                     However the FIFO will continue to be loaded until it is
                                                                               full.
Receive operation in mode "0":
When the 580 is in mode "0" (FCR bit-0 = logic 0) or                           BIT-7  BIT-6  RX FIFO trigger level
in the FIFO mode (FCR bit-0 = logic 1, FCR bit-3 =
logic 0) and there is at least one character in the                               0      0                 1
receive FIFO, the -RXRDY pin will be a logic 0. Once                              0      1                 4
active the -RXRDY pin will go to a logic 1 when there                             1      0                 8
are no more characters in the receiver.                                           1      1                14

Transmit operation in mode "1":                                                Interrupt Status Register (ISR)
When the 580 is in FIFO mode ( FCR bit-0 = logic 1,
FCR bit-3 = logic 1 ), the -TXRDY pin will be a logic 1                        The 580 provides six levels of prioritized interrupts to
when the transmit FIFO is completely full. It will be a                        minimize external software interaction. The Interrupt
logic 0 if one or more FIFO locations are empty.                               Status Register (ISR) provides the user with six inter-
                                                                               rupt status bits. Performing a read cycle on the ISR will
Receive operation in mode "1":                                                 provide the user with the highest pending interrupt
When the 580 is in FIFO mode (FCR bit-0 = logic 1,                             level to be serviced. No other interrupts are acknowl-
FCR bit-3 = logic 1) and the trigger level has been                            edged until the pending interrupt is serviced. When-
reached, or a Receive Time Out has occurred, the -                             ever the interrupt status register is read, the interrupt
RXRDY pin will go to a logic 0. Once activated, it will                        status is cleared. However it should be noted that only
go to a logic 1 after there are no more characters in the                      the current pending interrupt is cleared by the read. A
FIFO.                                                                          lower level interrupt may be seen after rereading the
                                                                               interrupt status bits. The Interrupt Source Table 6
FCR BIT 4-5: (logic 0 or cleared is the default condi-                         (below) shows the data values (bit 0-5) for the six
tion, TX trigger level = 1)                                                    prioritized interrupt levels and the interrupt sources
These bits are used to set the trigger level for the                           associated with each of these interrupt levels:
transmit FIFO interrupt. The ST16C580 will issue a
transmit empty interrupt when the number of charac-
ters in FIFO drops below the selected trigger level.

BIT-5  BIT-4  TX FIFO trigger level

   0      0                 1
   0      1                 4
   1      0                 8
   1      1                14

FCR BIT 6-7: (logic 0 or cleared is the default condi-
tion, RX trigger level =8)

Rev. 1.20

                                                                           20
                                                                                 ST16C580

   Table 6, INTERRUPT SOURCE TABLE

Priority   [ ISR BITS ]

Level Bit-5 Bit-4 Bit-3 Bit-2 Bit-1 Bit-0                   Source of the interrupt

1          000110                                           LSR (Receiver Line Status Register)
                                                            RXRDY (Received Data Ready)
2          000100                                           RXRDY (Receive Data time out)
                                                            TXRDY ( Transmitter Holding Register Empty)
2          001100                                           MSR (Modem Status Register)
                                                            RXRDY (Received Xoff signal)/ Special character
3          000010                                           CTS, RTS change of state

4          000000

5          010000

6          100000

ISR BIT-0:                                                      LCR BIT 0-1: (logic 0 or cleared is the default condition)
Logic 0 = An interrupt is pending and the ISR contents          These two bits specify the word length to be transmitted
may be used as a pointer to the appropriate interrupt           or received.
service routine.
Logic 1 = No interrupt pending. (normal default condi-          BIT-1 BIT-0      Word length
tion)
                                                                0      0                 5
ISR BIT 1-3: (logic 0 or cleared is the default condition)                               6
These bits indicate the source for a pending interrupt          0      1                 7
at interrupt priority levels 1, 2, and 3 (See Interrupt                                  8
Source Table).                                                  1      0

ISR BIT 4-5: (logic 0 or cleared is the default condition)      1      1
These bits are enabled when EFR bit-4 is set to a logic
1. ISR bit-4 indicates that matching Xoff character(s)          LCR BIT-2: (logic 0 or cleared is the default condition)
have been detected. ISR bit-5 indicates that CTS,               The length of stop bit is specified by this bit in
RTS have been generated. Note that once set to a                conjunction with the programmed word length.
logic 1, the ISR bit-4 will stay a logic 1 until Xon
character(s) are received.                                      BIT-2  Word length    Stop bit
                                                                                       length
ISR BIT 6-7: (logic 0 or cleared is the default condition)                          (Bit time(s))
These bits are set to a logic 0 when the FIFO is not
being used. They are set to a logic 1 when the FIFO's           0      5,6,7,8        1
are enabled                                                                         1-1/2
                                                                1            5
Line Control Register (LCR)                                                           2
                                                                1         6,7,8

The Line Control Register is used to specify the                LCR BIT-3:
asynchronous data communication format. The word                Parity or no parity can be selected via this bit.
length, the number of stop bits, and the parity are             Logic 0 = No parity (normal default condition)
selected by writing the appropriate bits in this register.      Logic 1 = A parity bit is generated during the transmis-
                                                                sion, receiver checks the data and parity for transmis-
                                                                sion errors.

Rev. 1.20

                                                            21
ST16C580

LCR BIT-4:                                                                     LCR BIT-7:
If the parity bit is enabled with LCR bit-3 set to a logic                     The internal baud rate counter latch and Enhance
1, LCR BIT-4 selects the even or odd parity format.                            Feature mode enable.
Logic 0 = ODD Parity is generated by forcing an odd                            Logic 0 = Divisor latch disabled. (normal default
number of logic 1's in the transmitted data. The                               condition)
receiver must be programmed to check the same                                  Logic 1 = Divisor latch and enhanced feature register
format. (normal default condition)                                             enabled.
Logic 1 = EVEN Parity is generated by forcing an even
the number of logic 1's in the transmitted. The receiver                       Modem Control Register (MCR)
must be programmed to check the same format.
                                                                               This register controls the interface with the modem or
LCR BIT-5:                                                                     a peripheral device.
If the parity bit is enabled, LCR BIT-5 selects the
forced parity format.                                                          MCR BIT-0:
LCR BIT-5 = logic 0, parity is not forced (normal                              Logic 0 = Force -DTR output to a logic 1. (normal
default condition)                                                             default condition)
LCR BIT-5 = logic 1 and LCR BIT-4 = logic 0, parity bit                        Logic 1 = Force -DTR output to a logic 0.
is forced to a logical 1 for the transmit and receive
data.                                                                          MCR BIT-1:
LCR BIT-5 = logic 1 and LCR BIT-4 = logic 1, parity bit                        Logic 0 = Force -RTS output to a logic 1. (normal
is forced to a logical 0 for the transmit and receive                          default condition)
data.                                                                          Logic 1 = Force -RTS output to a logic 0.
                                                                               Automatic RTS may be used for hardware flow control
LCR LCR LCR Parity selection                                                   by enabling EFR bit-6 (See EFR bit-6).
Bit-5 Bit-4 Bit-3
                                                                               MCR BIT-2:
X  X  0   No parity                                                            Logic 0 = Set -OP1 output to a logic 1. (normal default
                                                                               condition)
0  0  1   Odd parity                                                           Logic 1 = Set -OP1 output to a logic 0.

0  1  1   Even parity                                                          MCR BIT-3:
                                                                               Logic 0 = Set -OP2 output to a logic 1. (normal default
1  0  1   Force parity "1"                                                     condition)
                                                                               Logic 1 = Set -OP2 output to a logic 0.
1  1  1   Forced parity "0"
                                                                               MCR BIT-4:
LCR BIT-6:                                                                     Logic 0 = Disable loop-back mode. (normal default
When enabled the Break control bit causes a break                              condition)
condition to be transmitted (the TX output is forced to                        Logic 1 = Enable local loop-back mode (diagnostics).
a logic 0 state). This condition exists until disabled by
setting LCR bit-6 to a logic 0.                                                MCR BIT-5:
Logic 0 = No TX break condition. (normal default                               Not used.
condition)
Logic 1 = Forces the transmitter output (TX) to a logic                        MCR BIT-6:
0 for alerting the remote receiver to a line break                             Logic 0 = Enable Modem receive and transmit input/
condition.                                                                     output interface. (normal default condition)
                                                                               Logic 1 = Enable infrared IrDA receive and transmit

Rev. 1.20

                                                                           22
                                                                               ST16C580

inputs/outputs. While in this mode, the TX/RX output/                          LSR BIT-3:
Inputs are routed to the infrared encoder/decoder. The                         Logic 0 = No framing error (normal default condition).
data input and output levels will conform to the IrDA                          Logic 1 = Framing error. The receive character did not
infrared interface requirement. As such, while in this                         have a valid stop bit(s). In the FIFO mode this error is
mode the infrared TX output will be a logic 0 during idle                      associated with the character at the top of the FIFO.
data conditions.
                                                                               LSR BIT-4:
MCR BIT-7:                                                                     Logic 0 = No break condition (normal default condi-
Logic 0 = Divide by one. The input clock (crystal or                           tion)
external) is divided by sixteen and then presented to                          Logic 1 = The receiver received a break signal (RX
the Programmable Baud Rate Generator (BGR) with-                               was a logic 0 for one character frame time). In the
out further modification, i.e., divide by one. (normal,                        FIFO mode, only one break character is loaded into
default condition)                                                             the FIFO.
Logic 1 = Divide by four. The divide by one clock
described in MCR bit-7 equals a logic 0, is further                            LSR BIT-5:
divided by four (also see Programmable Baud Rate                               This bit is the Transmit Holding Register Empty indi-
Generator section).                                                            cator. This bit indicates that the UART is ready to
                                                                               accept a new character for transmission. In addition,
Line Status Register (LSR)                                                     this bit causes the UART to issue an interrupt to CPU
                                                                               when the THR interrupt enable is set. The THR bit is
This register provides the status of data transfers                            set to a logic 1 when a character is transferred from the
between. the 580 and the CPU.                                                  transmit holding register into the transmitter shift
                                                                               register. The bit is reset to logic 0 concurrently with the
LSR BIT-0:                                                                     loading of the transmitter holding register by the CPU.
Logic 0 = No data in receive holding register or FIFO.                         In the FIFO mode this bit is set when the transmit FIFO
(normal default condition)                                                     is empty; it is cleared when at least 1 byte is written to
Logic 1 = Data has been received and is saved in the                           the transmit FIFO.
receive holding register or FIFO.
                                                                               LSR BIT-6:
LSR BIT-1:                                                                     This bit is the Transmit Empty indicator. This bit is set
Logic 0 = No overrun error. (normal default condition)                         to a logic 1 whenever the transmit holding register and
Logic 1 = Overrun error. A data overrun error occurred                         the transmit shift register are both empty. It is reset to
in the receive shift register. This happens when addi-                         logic 0 whenever either the THR or TSR contains a
tional data arrives while the FIFO is full. In this case                       data character. In the FIFO mode this bit is set to one
the previous data in the shift register is overwritten.                        whenever the transmit FIFO and transmit shift register
Note that under this condition the data byte in the                            are both empty.
receive shift register is not transfer into the FIFO,
therefore the data in the FIFO is not corrupted by the                         LSR BIT-7:
error.                                                                         Logic 0 = No Error (normal default condition)
                                                                               Logic 1 = At least one parity error, framing error or
LSR BIT-2:                                                                     break indication is in the current FIFO data. This bit is
Logic 0 = No parity error (normal default condition)                           cleared when LSR register is read.
Logic 1 = Parity error. The receive character does not
have correct parity information and is suspect. In the                         Modem Status Register (MSR)
FIFO mode, this error is associated with the character
at the top of the FIFO.                                                        This register provides the current state of the control
                                                                               interface signals from the modem, or other peripheral

Rev. 1.20

                                                                           23
ST16C580

device that the 580 is connected to. Four bits of this                         MSR BIT-5:
register are used to indicate the changed information.                         DSR (active high, logical 1). Normally this bit is the
These bits are set to a logic 1 whenever a control input                       compliment of the -DSR input. In the loop-back mode,
from the modem changes state. These bits are set to a                          this bit is equivalent to the DTR bit in the MCR register.
logic 0 whenever the CPU reads this register.
                                                                               MSR BIT-6:
MSR BIT-0:                                                                     RI (active high, logical 1). Normally this bit is the
Logic 0 = No -CTS Change (normal default condition)                            compliment of the -RI input. In the loop-back mode
Logic 1 = The -CTS input to the 580 has changed state                          this bit is equivalent to the OP1 bit in the MCR register.
since the last time it was read. A modem Status
Interrupt will be generated.                                                   MSR BIT-7:
                                                                               CD (active high, logical 1). Normally this bit is the
MSR BIT-1:                                                                     compliment of the -CD input. In the loop-back mode
Logic 0 = No -DSR Change (normal default condition)                            this bit is equivalent to the OP2 bit in the MCR register.
Logic 1 = The -DSR input to the 580 has changed state
since the last time it was read. A modem Status                                Scratchpad Register (SPR)
Interrupt will be generated.
                                                                               The ST16C580 provides a temporary data register to
MSR BIT-2:                                                                     store 8 bits of user information.
Logic 0 = No -RI Change (normal default condition)
Logic 1 = The -RI input to the 580 has changed from                            Enhanced Feature Register (EFR)
a logic 0 to a logic 1. A modem Status Interrupt will be
generated.                                                                     Enhanced features are enabled or disabled using this
                                                                               register.
MSR BIT-3:
Logic 0 = No -CD Change (normal default condition)                             Bits-0 through 4 provide single or dual character
Logic 1 = Indicates that the -CD input to the has                              software flow control selection. When the Xon1 and
changed state since the last time it was read. A                               Xon2 and/or Xoff1 and Xoff2 modes are selected, the
modem Status Interrupt will be generated.                                      double 8-bit words are concatenated into two sequen-
                                                                               tial characters.
MSR BIT-4:
-CTS functions as hardware flow control signal input if                        EFR BIT 0-3: (logic 0 or cleared is the default condi-
it is enabled via EFR bit-7. The transmit holding                              tion)
register flow control is enabled/disabled by MSR bit-4.                        Combinations of software flow control can be selected
Flow control (when enabled) allows the starting and                            by programming these bits.
stopping the transmissions based on the external
modem -CTS signal. A logic 1 at the -CTS pin will stop
580 transmissions as soon as current character has
finished transmission.

Normally MSR bit-4 bit is the compliment of the -CTS
input. However in the loop-back mode, this bit is
equivalent to the RTS bit in the MCR register.

Rev. 1.20

                                                                           24
                                                                               ST16C580

   Table 7, SOFTWARE FLOW CONTROL FUNCTIONS

Cont-3 Cont-2 Cont-1 Cont-0 TX, RX software flow controls

0  0  X  X  No transmit flow control

1  0  X  X  Transmit Xon1/Xoff1

0  1  X  X  Transmit Xon2/Xoff2

1  1  X  X  Transmit Xon1 and Xon2/Xoff1 and Xoff2

X  X  0  0  No receive flow control

X  X  1  0  Receiver compares Xon1/Xoff1

X  X  0  1  Receiver compares Xon2/Xoff2

1  0  1  1  Transmit Xon1/ Xoff1.

            Receiver compares Xon1 and Xon2,

            Xoff1 and Xoff2

0  1  1  1  Transmit Xon2/Xoff2

            Receiver compares Xon1 and Xon2/Xoff1 and Xoff2

1  1  1  1  Transmit Xon1 and Xon2/Xoff1 and Xoff2

            Receiver compares Xon1 and Xon2/Xoff1 and Xoff2

0  0  1  1  No transmit flow control

            Receiver compares Xon1 and Xon2/Xoff1 and Xoff2

EFR BIT-4:                                                                     EFR BIT-5:
Enhanced function control bit. The content of the IER                          Logic 0 = Special Character Detect Disabled (normal
bits 4-7, ISR bits 4-5, FCR bits 4-5, and MCR bits 5-7                         default condition)
can be modified and latched. After modifying any bits                          Logic 1 = Special Character Detect Enabled. The 580
in the enhanced registers, EFR bit-4 can be set to a                           compares each incoming receive character with Xoff-
logic 0 to latch the new values. This feature prevents                         2 data. If a match exists, the received data will be
existing software from altering or overwriting the 580                         transferred to FIFO and ISR bit-4 will be set to indicate
enhanced functions.                                                            detection of special character. Bit-0 in the X-registers
                                                                               corresponds with the LSB bit for the receive character.
Logic 0 = disable/latch enhanced features. IER bits 4-                         When this feature is enabled, the normal software flow
7, ISR bits 4-5, FCR bits 4-5, and MCR bits 5-7 are                            control must be disabled (EFR bits 0-3 must be set to
saved to retain the user settings, then IER bits 4-7, ISR                      a logic 0).
bits 4-5, FCR bits 4-5, and MCR bits 5-7 are initialized
to the default values shown in the Internal Resister                           EFR BIT-6:
Table. After a reset, the IER bits 4-7, ISR bits 4-5, FCR                      Automatic RTS may be used for hardware flow control
bits 4-5, and MCR bits 5-7 are set to a logic 0 to be                          by enabling EFR bit-6. When AUTO RTS is selected,
compatible with ST16C550 mode. (normal default                                 an interrupt will be generated when the receive FIFO
condition).                                                                    is filled to the programmed trigger level and -RTS will
Logic 1 = Enables the enhanced functions. When this                            go to a logic 1 at the next trigger level. -RTS will return
bit is set to a logic 1 all enhanced features of the 580                       to a logic 0 when data is unloaded below the next lower
are enabled and user settings stored during a reset will                       trigger level (Programmed trigger level -1). The state
be restored.                                                                   of this register bit changes with the status of the

Rev. 1.20

                                                                           25
ST16C580

hardware flow control. -RTS functions normally when                            SIGNALS  RESET STATE
hardware flow control is disabled.
                                                                               TX       Logic 1
0 = Automatic RTS flow control is disabled. (normal                            -OP1     Logic 1
default condition)                                                             -OP2     Logic 1
1 = Enable Automatic RTS flow control.                                         -RTS     Logic 1
                                                                               -DTR     Logic 1
EFR bit-7:                                                                     -RXRDY   Logic 1
Automatic CTS Flow Control.                                                    -TXRDY   Logic 0
Logic 0 = Automatic CTS flow control is disabled.                              INT      Logic 0
(normal default condition)
Logic 1 = Enable Automatic CTS flow control. Trans-
mission will stop when -CTS goes to a logical 1.
Transmission will resume when the -CTS pin returns
to a logical 0.

ST16C580 EXTERNAL RESET CONDITIONS

REGISTERS RESET STATE

IER       IER BITS 0-7 = logic 0
ISR       ISR BIT-0=1, ISR BITS 1-7 = logic
LCR, MCR  0
LSR       BITS 0-7 = logic 0
          LSR BITS 0-4 = logic 0,
MSR       LSR BITS 5-6 = logic 1 LSR, BIT
          7 = logic 0
FCR, EFR  MSR BITS 0-3 = logic 0,
          MSR BITS 4-7 = logic levels of the
          input signals
          BITS 0-7 = logic 0

Rev. 1.20

                                                                           26
                                                                                                        ST16C580

AC ELECTRICAL CHARACTERISTICS

T =0 - 70C (-40 - +85C for Industrial grade packages), Vcc=3.3 - 5.0 V 10% unless otherwise specified.
   A

Symbol   Parameter                                    Limits                                Limits      Units  Conditions
                                                        3.3                                   5.0
T1w,T2w  Clock pulse duration                                                                             ns   Note 1:
T3w      Oscillator/Clock frequency                Min Max                               Min Max        MHz    Note 1:
T4w      Address strobe width                                                                             ns   Note 1:
         Address setup time                         17                                    17              ns   100 pF load
T5s      Address hold time                                     8                                    24    ns   Note 1:
         Address setup time                                                                               ns   Note 1:
T5h      Chip select hold time                     35                                    25               ns
         -IOR delay from chip select                5                                     0               ns   100 pF load
T6s      -IOR strobe width                          5                                     5               ns   100 pF load
T6h      Chip select hold time from -IOR            5                                     0               ns
         -IOR delay from address                    0                                     0               ns
T7d      Read cycle delay                          10                                    10               ns
T7w      -IOR to -DDIS delay                       35                                    25               ns
T7h      Delay from -IOR to data                    0                                     0               ns
T8d      Data disable time                         10                                    10               ns
T9d      -IOW delay from chip select               40                                    30               ns
T11d     -IOW strobe width                                                                                ns
T12d     Chip select hold time from -IOW                      15                                    10    ns
T12h     -IOW delay from address                              35                                    25    ns
T13d     Write cycle delay                                    25                                    15    ns
T13w     Data setup time                           10                                    10               ns
T13h     Data hold time                            40                                    25               ns
T14d     Delay from -IOW to output                  0                                     0               ns
T15d     Delay to set interrupt from MODEM         10                                    10               ns
T16s     input                                     40                                    30
T16h     Delay to reset interrupt from -IOR        20                                    15
T17d     Delay from stop to set interrupt           5                                     5
T18d     Delay from -IOR to reset interrupt                   50                                    40
         Delay from stop to interrupt                         40                                    35
T19d     Delay from initial INT reset to transmit
T20d     start                                                                    40         35 ns 100 pF load
T21d     Delay from -IOW to reset interrupt
T22d     Delay from stop to set -RxRdy                                            1          1 Rclk
T23d     Delay from -IOR to reset -RxRdy
         Delay from -IOW to set -TxRdy                                            45         40 ns 100 pF load
T24d     Delay from start to reset -TxRdy
T25d     Reset pulse width                                                        45         40 ns
T26d     Baud rate devisor
T27d                                                                           8  24     8   24 Rclk
T28d
TR                                                                                45         40 ns
N
                                                                                  1          1 Rclk

                                                                                  45         40 ns

                                                                                  45         40 ns

                                                                                  8          8 Rclk

                                                   40                                    40             ns

                                                                               1  216-1  1 216-1 Rclk

Note 1: Applicable only when -AS is tied low.

Rev. 1.20

                                                                           27
ST16C580

ABSOLUTE MAXIMUM RATINGS

Supply range                                                                                              7 Volts
Voltage at any pin
Operating temperature                                                          GND - 0.3 V to VCC +0.3 V
Storage temperature                                                                          -40 C to +85 C
Package dissipation                                                                          -65 C to 150 C
                                                                                                        500 mW

DC ELECTRICAL CHARACTERISTICS

T =0 - 70C (-40 - +85C for Industrial grade packages), Vcc=3.3 - 5.0 V 10% unless otherwise specified.
   A

Symbol                 Parameter            Limits                                Limits       Units  Conditions
                                              3.3                                   5.0
VILCK   Clock input low level                                                                    V    IOL= 5 mA
VIHCK   Clock input high level           Min Max                               Min Max           V    IOL= 4 mA
VIL     Input low level                                                                          V    IOH= -5 mA
VIH     Input high level                 -0.3 0.6                              -0.5 0.6          V    IOH= -1 mA
VOL     Output low level on all outputs  2.4 VCC                               3.0 VCC           V
        Output low level on all outputs  -0.3 0.8                              -0.5 0.8          V
VOL     Output high level                2.0                                   2.2 VCC           V
VOH     Output high level                                                                        V
VOH     Input leakage                               0.4                                   0.4   A
IIL     Clock leakage                                                                           A
ICL     Avg power supply current         2.0                                   2.4              mA
ICC     Input capacitance                           10                                         pF
CP                                                  10                                   10
                                                    1.3                                   10
                                                     5
                                                                                           3
                                                                                           5

Rev. 1.20

                                                                           28
                                                                               ST16C580

               T2w       T1w

EXTERNAL
  CLOCK

                    T3w

-BAUDOUT
1/2 -BAUDOUT
1/3 -BAUDOUT
1/3> -BAUDOUT

                                                                               X450-CK-1

                         Clock timing

Rev. 1.20

                                                                           29
ST16C580

         T4w

-AS         T5s               Valid          T5h
                            Address           T6h
A0-A2                 T7d  T6s
         T8d                                  T7h
-CS2                                 Valid               T9d
CS1-CS0                              T7w
-IOR                                        T11d
IOR                                Active
                                              T12h
-DDIS    T11d              Active
           T12d                  Data
D0-D7

                                                                               X550-RD-1

                           General read timing

Rev. 1.20

                                                                           30
                                                                                                ST16C580

                             T4w

-AS                                 Valid                                      T5h
                        T5s       Address
                                  T6s                                          T6h
A0-A2
                                           Valid                               T13h
-CS2                T13d                   T13w                                           T15d
CS1-CS0  T14d
                                          Active                                T16h
-IOW                                   T16s
IOW

D0-D7                                             Data

                                                                                                X550-WD-1

                                  General write timing

Rev. 1.20

                                                                           31
ST16C580

-IOW      Active
IOW
                       T17d
-RTS
-DTR  Change of state  Change of state

-CD                          Change of state                                                 Change of state
-CTS
-DSR                   T18d                                                                  T18d

INT                                                                            Active        Active           Active

-IOR                                                                                   T19d
IOR
                                                                               Active        Active           Active
-RI
                                                                                                                 T18d
                                                                                                              Change of state

                                                                                                                    X450-MD-1

                       Modem input/output timing

Rev. 1.20

                                                                           32
                                                                               ST16C580

      START  DATA BITS (5-8)                                                   STOP
        BIT                                                                     BIT

RX           D0 D1 D2 D3 D4 D5 D6 D7

INT          5 DATA BITS                                                       PARITY  NEXT
-IOR                                                                              BIT  DATA
IOR                                                                                    START
             6 DATA BITS
                7 DATA BITS                                                              BIT

                                                                                           T20d

                                                                                           Active
                                                                                       T21d

                 16 BAUD RATE CLOCK                                                    X450-RX-1

             Receive timing

Rev. 1.20

                                                                           33
ST16C580

          START  DATA BITS (5-8)                                               STOP
            BIT                                                                 BIT

RX               D0 D1 D2 D3 D4 D5 D6 D7                                                       NEXT
                                                                                               DATA
-RXRDY                                                                                 PARITY  START
-IOR                                                                                      BIT
IOR                                                                                              BIT

                                                                                                    T25d

                                                                                                   Active
                                                                                                    Data
                                                                                                   Ready

                                                                                               T26d

                                                                                                Active

                                                                                               X550-RX-2

          Receive ready timing in none FIFO mode

Rev. 1.20

                                                                           34
                                                                               ST16C580

        START  DATA BITS (5-8)                                                 STOP
          BIT                                                                   BIT

RX             D0 D1 D2 D3 D4 D5 D6 D7

-RXRDY                                                                         PARITY  First byte
-IOR                                                                              BIT  that reaches
IOR                                                                                    the trigger
                                                                                       level

                                                                                            T25d

                                                                                           Active
                                                                                            Data
                                                                                           Ready

                                                                                       T26d

                                                                                        Active

                                                                                       X550-RX-3

        Receive ready timing in FIFO mode

Rev. 1.20

                                                                           35
ST16C580

              START  DATA BITS (5-8)                                           STOP
                BIT                                                             BIT

TX                   D0 D1 D2 D3 D4 D5 D6 D7

INT                  5 DATA BITS                                               PARITY  NEXT
-IOW                                                                              BIT  DATA
IOW                                                                                    START
                     6 DATA BITS
                        7 DATA BITS                                                      BIT

                                                                                           T22d

              T23d                                                                         Active
                                                                                         Tx Ready

                                                                                       T24d

      Active                                                                           Active

                          16 BAUD RATE CLOCK                                           X450-TX-1

                     Transmit timing

Rev. 1.20

                                                                           36
                                                                               ST16C580

                 START  DATA BITS (5-8)                                        STOP
                   BIT                                                          BIT

TX                      D0 D1 D2 D3 D4 D5 D6 D7                                                       NEXT
                                                                                                      DATA
-IOW                                                                                         PARITY   START
IOW                                                                                              BIT
                                                                                                        BIT
-TXRDY
        Active

        BYTE #1                                                                                       T28d

                                    T27d                                                                Transmitter
                                                                                                          not ready
                               Active
                        Transmitter ready                                                                    X550-TX-2

                 Transmit ready timing in none FIFO mode

Rev. 1.20

                                                                           37
ST16C580

        START BIT

                   DATA BITS (5-8)                                                 STOP BIT

TX                 D0 D1 D2 D3 D4 D5 D6 D7

                   5 DATA BITS                                                     PARITY BIT
                      6 DATA BITS
                          7 DATA BITS

-IOW    Active                      T28d
IOW                FIFO Full
        BYTE #16
D0-D7    T27d

-TXRDY

                                                                                               X550-TX-3

                  Transmit ready timing in FIFO mode

    Rev. 1.20

                                                                               38
                                                                                          ST16C580

                                UART Frame
                                  Data Bits

TX 0 1 0 1 0 0 1 1 0 1
       Start
                                                                      Stop

IRTX

       Bit Time                                                                1/2 Bit Time

                 3/16 Bit Time

       Infrared transmit timing

IRRX   Bit Time                                                                0-1 16x clock
   RX                                                                          delay

       0 1 0 1 0 0 11 0 1

       Start
                                                                      Stop
                 Data Bits

                 UART Frame

                                                                               X650-IR-1

       Infrared receive timing

Rev. 1.20

                                                                           39
ST16C580

PACKAGE OUTLINE DRAWING

                       48 LEAD THIN QUAD FLAT PACK
                                         (TQFP)

                                      D

                                      D1

                           36                                                  25

          37                                                                            24

                                                                                                D1 D

          48                                                                            13

                                                                               1

                           1                                                   2

                                      B

                       A2          e

Seating   A                                                                                 C
Plane          A1
                                                                                                   

                                                                                        L

          Note: The control dimension is the millimeter column

          SYMBOL                   INCHES                                          MILLIMETERS

                           MIN        MAX                                         MIN   MAX

                   A       0.039      0.047                                       1.00  1.20

                   A1      0.002      0.006                                       0.05  0.15

                   A2      0.037      0.041                                       0.95  1.05

                   B       0.007      0.011                                       0.17  0.27

                   C       0.004      0.008                                       0.09  0.20

                   D       0.346      0.362                                       8.80  9.20

                   D1      0.272      0.280                                       6.90  7.10

                   e               0.20 BSC                                            0.50BSC

                   L       0.018      0.030                                       0.45  0.75

                               0            7                                    0           7

Rev. 1.20

                                                                           40
                                                         ST16C580

EXPLANATION OF DATA SHEET REVISIONS:

FROM TO                               CHANGES                 DATE
                                                         Sept 2003
1.10  1.20 Added Patent Number. Added revision history.

         Added Device Status to front page.

                                                                      NOTICE

EXAR Corporation reserves the right to make changes to the products contained in this publication in order to
improve design, performance or reliability. EXAR Corporation assumes no responsibility for the use of any circuits
described herein, conveys no license under any patent or other right, and makes no representation that the circuits
are free of patent infringement. Charts and schedules contained here in are only for illustration purposes and may
vary depending upon a user's specific application. While the information in this publication has been carefully
checked; no responsibility, however, is assumed for inaccuracies.

EXAR Corporation does not recommend the use of any of its products in life support applications where the failure
of the product can reasonably be expected to cause failure of the life support system or to significantly affect its
safety or effectiveness. Products are not authorized for use in such applications unless EXAR Corporation receives,
in writing, assurances to its satisfaction that: (a) the risk of injury or damage has been minimized; (b) the user
assumes all such risks; (c) potential liability of EXAR Corporation is adequately protected under the circumstances.

Copyright 2003 EXAR Corporation
Datasheet September 2003

Send your UART technical inquiry with technical details to hotline: uarttechsupport@exar.com

Reproduction, in part or whole, without prior written consent of EXAR Corporation is prohibited.
    Rev. 1.20

                                                                                41
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

器件索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved