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SST89E554RC-40-C-NJE

器件型号:SST89E554RC-40-C-NJE
器件类别:半导体    微控制器和微处理器   
文件大小:9824.26KB,共90页
厂商名称:Microchip
厂商官网:https://www.microchip.com
标准:
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器件描述

微控制器 (mcu) 32kb+8kb 40ns

参数

制造商: Microchip
RoHS:
数据总线宽度: 8 bit
程序存储器类型: Flash
程序存储器大小: 32 KB
数据 RAM 大小: 1 KB
接口类型: SPI/UART
最大时钟频率: 40 MHz
可编程输入/输出端数量: 32
定时器数量: 16 bit
工作电源电压: 4.5 V to 5.5 V
最大工作温度: + 70 C
安装风格: SMD/SMT
封装 / 箱体: PLCC-44
封装: Tube
最小工作温度: 0 C

SST89E554RC-40-C-NJE器件文档内容

                                             FlashFlex MCU

                                        SST89E564RD / SST89V564RD
                                        SST89E554RC / SST89V554RC

                                                                   EOL Data Sheet

FEATURES:

8-bit 8051-Compatible Microcontroller (MCU)                   Full-Duplex, Enhanced UART
    with Embedded SuperFlash Memory                                  Framing Error Detection
                                                                     Automatic Address Recognition
    Fully Software Compatible
    Development Toolset Compatible                            Eight Interrupt Sources at 4 Priority Levels
    Pin-For-Pin Package Compatible                            Programmable Watchdog Timer (WDT)
                                                                Programmable Counter Array (PCA)
SST89E564RD/SST89E554RC Operation
                                                                Four 8-bit I/O Ports (32 I/O Pins)
    0 to 40 MHz at 5V                                          Second DPTR register
                                                                Low EMI Mode (Inhibit ALE)
SST89V564RD/SST89V554RC Operation
                                                                SPI Serial Interface
    0 to 33 MHz at 3V                                          Standard 12 Clocks per cycle, the device has an

Total 1 KByte Internal RAM (256 Byte + 768 Byte)                  option to double the speed to 6 clocks per cycle.

Dual Block SuperFlash EEPROM                                  TTL- and CMOS-Compatible Logic Levels
                                                                Brown-out Detection
    SST89E564RD/SST89V564RD:                                  Low Power Modes
       64 KByte primary block + 8 KByte secondary
       block (128-Byte sector size for both blocks)                  Power-down Mode with External Interrupt Wake-up
                                                                     Idle Mode
    SST89E554RC/SST89V554RC:                                  Temperature Ranges:
       32 KByte primary block + 8 KByte secondary
       block (128-Byte sector size for both blocks)                  Commercial (0C to +70C)
                                                                     Industrial (-40C to +85C)
    Individual Block Security Lock with SoftLock               Packages Available
    Concurrent Operation during
                                                                     40-contact WQFN
       In-Application Programming (IAP)                              44-lead PLCC
    Memory Overlay for Interrupt Support                           40-pin PDIP (Port 4 feature not available)
                                                                     44-lead TQFP
       during IAP                                                    Non-Pb (lead-free) packages available

Support External Address Range up to 64
    KByte of Program and Data Memory

Three High-Current Drive Port 1 pins

Three 16-bit Timers/Counters

PRODUCT DESCRIPTION                                             In addition to the 72/40 KByte of EEPROM on-chip pro-
                                                                gram memory and 1024 x8 bits of on-chip RAM, the
The SST89E564RD, SST89V564RD, SST89E554RC, and                  devices can address up to 64 KByte of external program
SST89V554RC are members of the FlashFlex family of 8-bit        memory and up to 64 KByte of external RAM.
microcontroller products designed and manufactured with
SST's patented and proprietary SuperFlash CMOS semi-            The flash memory blocks can be programmed via a stan-
conductor process technology. The split-gate cell design        dard 87C5x OTP EPROM programmer fitted with a special
and thick-oxide tunneling injector offer significant cost and   adapter and the firmware for SST's devices. During power-
reliability benefits for our customers. The devices use the     on reset, the devices can be configured as either a slave to
8051 instruction set and are pin-for-pin compatible with stan-  an external host for source code storage or a master to an
dard 8051 microcontroller devices.                              external host for an in-application programming (IAP) oper-
                                                                ation. The devices are designed to be programmed in-sys-
The devices come with 72/40 KByte of on-chip flash              tem and in-application on the printed circuit board for
EEPROM program memory which is partitioned into 2               maximum flexibility. The devices are pre-programmed with
independent program memory blocks. The primary Block 0          an example of the bootstrap loader in memory, demonstrat-
occupies 64/32 KByte of internal program memory space           ing the initial user program code loading or subsequent
and the secondary Block 1 occupies 8 KByte of internal          user code updating via an IAP operation. A sample boot-
program memory space.                                           strap loader is available for the user's reference and conve-
                                                                nience only; SST does not guarantee its functionality or
The 8-KByte secondary flash block can be mapped to the          usefulness. Chip-Erase or Block-Erase operations will
lowest location of the 64-/32-KByte address space; it can       erase the pre-programmed sample code.
also be hidden from the program counter and used as an
independent EEPROM-like data memory.

2007 Silicon Storage Technology, Inc.  The SST logo, SuperFlash, and FlashFlex are registered trademarks of Silicon Storage Technology, Inc.
                                                                                                     These specifications are subject to change without notice.
S71207-08-EOL  1/07

1
                                                                                                            FlashFlex MCU
                                                                                      SST89E564RD / SST89V564RD
                                                                                      SST89E554RC / SST89V554RC

EOL Data Sheet

TABLE OF CONTENTS

FEATURES: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

PRODUCT DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

TABLE OF CONTENTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

LIST OF FIGURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

LIST OF TABLES. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

1.0 FUNCTIONAL BLOCKS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

2.0 PIN ASSIGNMENTS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
      2.1 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

3.0 MEMORY ORGANIZATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

      3.1 Program Flash Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
      3.2 Program Memory Block Switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
      3.3 Data RAM Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
      3.4 Expanded Data RAM Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
      3.5 Dual Data Pointers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
      3.6 Special Function Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

4.0 FLASH MEMORY PROGRAMMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
      4.1 External Host Programming Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
      4.2 In-Application Programming Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

5.0 TIMERS/COUNTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

      5.1 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
      5.2 Timer Set-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
      5.3 Programmable Clock-Out. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

6.0 SERIAL I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
      6.1 Full-Duplex, Enhanced UART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
      6.2 Serial Peripheral Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

7.0 WATCHDOG TIMER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

8.0 PROGRAMMABLE COUNTER ARRAY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

      8.1 PCA Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
      8.2 PCA Timer/Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
      8.3 Compare/Capture Modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

9.0 SECURITY LOCK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
      9.1 Hard Lock. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

2007 Silicon Storage Technology, Inc.                                                S71207-08-EOL  1/07

                                                                                   2
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                                                   EOL Data Sheet
       9.2 SoftLock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
       9.3 Security Lock Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
       9.4 Read Operation Under Lock Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

10.0 RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
       10.1 Power-on Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
       10.2 Software Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
       10.3 Brown-out Detection Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
       10.4 Interrupt Priority and Polling Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

11.0 POWER-SAVING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
       11.1 Idle Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
       11.2 Power-down Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

12.0 SYSTEM CLOCK AND CLOCK OPTIONS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
       12.1 Clock Input Options and Recommended Capacitor Values for Oscillator . . . . . . . . . . . . . . . . . . . . . . 66
       12.2 Clock Doubling Option . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

13.0 ELECTRICAL SPECIFICATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
       13.1 DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
       13.2 AC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
       13.3 Flash Memory Programming Timing Diagrams with External Host Mode . . . . . . . . . . . . . . . . . . . . . . 80

14.0 PRODUCT ORDERING INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
       14.1 Valid Combinations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

15.0 PACKAGING DIAGRAMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

2007 Silicon Storage Technology, Inc.                                                S71207-08-EOL  1/07

                                                                                   3
                                                                                                FlashFlex MCU
                                                                         SST89E564RD / SST89V564RD
                                                                         SST89E554RC / SST89V554RC

EOL Data Sheet

LIST OF FIGURES

       FIGURE 2-1: Pin Assignments for 40-contact WQFN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
       FIGURE 2-2: Pin Assignments for 40-pin PDIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
       FIGURE 2-3: Pin Assignments for 44-lead TQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
       FIGURE 2-4: Pin Assignments for 44-lead PLCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
       FIGURE 3-1: Program Memory Organization for SST89E/V564RD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
       FIGURE 3-2: Program Memory Organization for SST89E/V554RC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
       FIGURE 3-3: Internal and External Data Memory Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
       FIGURE 3-4: Dual Data Pointer Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
       FIGURE 4-1: I/O Pin Assignments for External Host Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
       FIGURE 6-1: Framing Error Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
       FIGURE 6-2: UART Timings in Mode 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
       FIGURE 6-3: UART Timings in Modes 2 and 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
       FIGURE 6-4: SPI Master-slave Interconnection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
       FIGURE 6-5: SPI Transfer Format with CPHA = 0. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
       FIGURE 6-6: SPI Transfer Format with CPHA = 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
       FIGURE 7-1: Block Diagram of Programmable Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
       FIGURE 8-1: PCA Timer/Counter and Compare/Capture Modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
       FIGURE 8-2: PCA Capture Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
       FIGURE 8-3: PCA Compare Mode (Software Timer). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
       FIGURE 8-4: PCA High Speed Output Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
       FIGURE 8-5: PCA Pulse Width Modulator Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
       FIGURE 8-6: PCA Watchdog Timer (Module 4 only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
       FIGURE 9-1: Security Lock Levels. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
       FIGURE 10-1: Power-on Reset Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
       FIGURE 10-2: Interrupt Structure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
       FIGURE 12-1: Oscillator Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
       FIGURE 13-1: IDD vs. Frequency (SST89V564RD/554RC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
       FIGURE 13-2: IDD vs. Frequency (SST89E564RD/554RC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
       FIGURE 13-3: External Program Memory Read Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
       FIGURE 13-4: External Data Memory Read Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
       FIGURE 13-5: External Data Memory Write Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
       FIGURE 13-6: External Clock Drive Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
       FIGURE 13-7: Shift Register Mode Timing Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
       FIGURE 13-8: AC Testing Input/Output Test Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
       FIGURE 13-9: Float Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
       FIGURE 13-10: A Test Load Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
       FIGURE 13-11: IDD Test Condition, Active Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
       FIGURE 13-12: IDD Test Condition, Idle Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
       FIGURE 13-13: IDD Test Condition, Power-down Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
       FIGURE 13-14: Read-ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
       FIGURE 13-15: Select-Block1 / Select-Block0 (For SST89E/V564RD only) . . . . . . . . . . . . . . . . . . . . . . . . 80

2007 Silicon Storage Technology, Inc.                                                S71207-08-EOL  1/07

                                                                                   4
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                                                   EOL Data Sheet

       FIGURE 13-16: Chip-Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
       FIGURE 13-17: Block-Erase for SST89E/V564RD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
       FIGURE 13-18: Block-Erase for SST89E/V554RC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
       FIGURE 13-19: Sector-Erase. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
       FIGURE 13-20: Byte-Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
       FIGURE 13-21: Prog-SB1 / Prog-SB2 / Prog-SB3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
       FIGURE 13-22: Prog-SC0 / Prog-SC1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
       FIGURE 13-23: Byte-Verify . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

LIST OF TABLES

       TABLE 2-1: Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
       TABLE 3-1: SFCF Values for Program Memory Block Switching for SST89E/V564RD . . . . . . . . . . . . . . 14
       TABLE 3-2: SFCF Values for Program Memory Block Switching for SST89E/V554RC . . . . . . . . . . . . . . 14
       TABLE 3-3: SFCF Values Under Different Reset Conditions (SST89E/V554RC) . . . . . . . . . . . . . . . . . . . 15
       TABLE 3-4: SFCF Values Under Different Reset Conditions (SST89E/V564RD) . . . . . . . . . . . . . . . . . . . 15
       TABLE 3-5: External Data Memory RD#, WR# with EXTRAM bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
       TABLE 3-6: FlashFlex SFR Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
       TABLE 3-7: CPU related SFRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
       TABLE 3-8: Flash Memory Programming SFRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
       TABLE 3-9: Watchdog Timer SFRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
       TABLE 3-10: Timer/Counters SFRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
       TABLE 3-11: Interface SFRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
       TABLE 3-12: PCA SFRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
       TABLE 4-1: External Host Mode Commands for SST89E/V564RD. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
       TABLE 4-2: External Host Mode Commands for SST89E/V554RC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
       TABLE 4-3: Product Identification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
       TABLE 4-4: Additional Read Commands in External Host Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
       TABLE 4-5: IAP Address Resolution for SST89E/V564RD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
       TABLE 4-6: IAP Commands for SST89E/V564RD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
       TABLE 4-7: IAP Commands for SST89E/V554RC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
       TABLE 5-1: Timer/Counter 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
       TABLE 5-2: Timer/Counter 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
       TABLE 5-3: Timer/Counter 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
       TABLE 8-1: PCA Timer/Counter Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
       TABLE 8-2: PCA Timer/Counter Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
       TABLE 8-3: CMOD Values. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
       TABLE 8-4: PCA High and Low Register Compare/Capture Modules. . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
       TABLE 8-5: PCA Module Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
       TABLE 8-6: PCA Module Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
       TABLE 8-7: Pulse Width Modulator Frequencies. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
       TABLE 9-1: Security Lock Options. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2007 Silicon Storage Technology, Inc.                                                S71207-08-EOL  1/07

                                                                                   5
                                                                                                FlashFlex MCU
                                                                         SST89E564RD / SST89V564RD
                                                                         SST89E554RC / SST89V554RC

EOL Data Sheet

       TABLE 9-2: Security Lock Access Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
       TABLE 10-1: Interrupt Polling Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
       TABLE 11-1: Power Saving Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
       TABLE 12-1: Recommended Values for C1 and C2 by Crystal Type . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
       TABLE 12-2: Clock Doubling Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
       TABLE 13-1: Operating Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
       TABLE 13-2: Reliability Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
       TABLE 13-3: AC Conditions of Test. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
       TABLE 13-4: Recommended System Power-up Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
       TABLE 13-5: Pin Impedance (VDD=3.3V, Ta=25 C, f=1 Mhz, other pins open) . . . . . . . . . . . . . . . . . . . 68
       TABLE 13-6: DC Electrical Characteristics for SST89E564RD/554RC . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
       TABLE 13-7: DC Electrical Characteristics for SST89V564RD/554RC . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
       TABLE 13-8: AC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
       TABLE 13-9: External Clock Drive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
       TABLE 13-10: Serial Port Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
       TABLE 13-11: External Mode Flash Memory Programming/Verification Parameters . . . . . . . . . . . . . . . . 79
       TABLE 15-1: Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

2007 Silicon Storage Technology, Inc.                                                S71207-08-EOL  1/07

                                                                                   6
FlashFlex MCU                                                                                                        EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

1.0 FUNCTIONAL BLOCKS

FUNCTIONAL BLOCK DIAGRAM

                                                   8051                                    Interrupt
                                               CPU Core                                    Control

                                                      ALU,
                                                     ACC,
                                                 B-Register,
                                            Instruction Register,
                                             Program Counter,
                                            Timing and Control

Oscillator                                                                                                           8 Interrupts

                          Watchdog Timer                                              Flash Control Unit

SuperFlash                                  Security                                             RAM   8
EEPROM                                       Lock                                              1K x8     I/O
   Primary
                                                                                      I/O Port 0       8
    Block                                                                             I/O Port 1          I/O
32K/64K x81                                                                           I/O Port 2
                                                                                      I/O Port 3       8
Secondary                                                                                                I/O
    Block
    8K x8                                                                                              8
                                                                                                          I/O
                          Timer 0 (16-bit)
                          Timer 1 (16-bit)                                            SPI
                          Timer 2 (16-bit)
                                                                                         8-bit
                                 PCA                                                  Enhanced

                                                                                        UART

                                                                                                          1207 B1.3

1. 64K x8 for SST89E564RD and SST89V564RD
    32K x8 for SST89E554RC and SST89V554RC

2007 Silicon Storage Technology, Inc.                                                                               S71207-08-EOL  1/07

                                                                                   7
                                                                                                            FlashFlex MCU
                                                                                      SST89E564RD / SST89V564RD
                                                                                      SST89E554RC / SST89V554RC

EOL Data Sheet

2.0 PIN ASSIGNMENTS

                     P1.4 (CEX1 / SS#)
                           P1.3 (CEX0)
                                 P1.2 (ECI)
                                       P1.1 (T2 EX)
                                              P1.0 (T2)
                                                    VDD
                                                          P0.0 (AD0)
                                                                 P0.1 (AD1)
                                                                       P0.2 (AD2)
                                                                             P0.3 (AD3)

                                    40      Top View                                         P0.4 (AD4)
(CEX2 / MOSI) P1.5 1                                                                         P0.5 (AD5)
(CEX3 / MISO) P1.6                      (contacts facing down)                               P0.6 (AD6)
(CEX4 / SCK) P1.7                                                                           P0.7 (AD7)
                                                                                             EA#
                     RST                                                                     ALE/PROG#
           (RXD) P3.0                                                                        PSEN#
            (TXD) P3.1                                                                       P2.7 (A15)
         (INT0#) P3.2                                                                        P2.6 (A14)
         (INT1#) P3.3                                                                        P2.5 (A13)

              (T0) P3.4                                                                  1207 40-wqfn QI P4.1
              (T1) P3.5

                     (WR#) P3.6
                           (RD#) P3.7

                                 XTAL2
                                       XTAL1

                                              VSS
                                                    (A8) P2.0
                                                          (A9) P2.1
                                                                 (A10) P2.2
                                                                       (A11) P2.3
                                                                             (A12) P2.4

FIGURE 2-1: PIN ASSIGNMENTS FOR 40-CONTACT WQFN

2007 Silicon Storage Technology, Inc.                                                                         S71207-08-EOL  1/07

                                                                                   8
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                                            EOL Data Sheet

              (T2) P1.0        1                                                      40  VDD
         (T2 EX) P1.1                                                                     P0.0 (AD0)
                               2                                                      39  P0.1 (AD1)
             (ECI) P1.2                                                                   P0.2 (AD2)
          (CEX0) P1.3          3                                                      38  P0.3 (AD3)
  (CEX1 / SS#) P1.4                                                                       P0.4 (AD4)
(CEX2 / MOSI) P1.5             4                                                      37  P0.5 (AD5)
(CEX3 / MISO) P1.6                                                                        P0.6 (AD6)
(CEX4 / SCK) P1.7             5                                                      36  P0.7 (AD7)
                                                                                          EA#
                     RST       6                                                      35  ALE/PROG#
           (RXD) P3.0                                                                     PSEN#
            (TXD) P3.1         7 40-pin PDIP 34                                           P2.7 (A15)
         (INT0#) P3.2          8 Top View 33                                              P2.6 (A14)
         (INT1#) P3.3                                                                     P2.5 (A13)
                               9                                                      32  P2.4 (A12)
              (T0) P3.4                                                                   P2.3 (A11)
              (T1) P3.5        10                                                     31  P2.2 (A10)
           (WR#) P3.6                                                                     P2.1 (A9)
            (RD#) P3.7         11                                                     30  P2.0 (A8)

                  XTAL2        12                                                     29
                  XTAL1
                               13                                                     28
                     VSS
                               14                                                     27

                               15                                                     26

                               16                                                     25

                               17                                                     24

                               18                                                     23

                               19                                                     22

                               20                                                     21

                                                                                          1207 40-pdip PI P1.1

FIGURE 2-2: PIN ASSIGNMENTS FOR 40-PIN PDIP

                               P1.4 (SS# / CEX1)
                                    P1.3 (CEX0)
                                         P1.2 (ECI)
                                              P1.1 (T2 EX)
                                                   P1.0 (T2)
                                                        NC
                                                             VDD
                                                                  P0.0 (AD0)
                                                                       P0.1 (AD1)
                                                                            P0.2 (AD2)
                                                                                  P0.3 (AD3)

                              44 43 42 41 40 39 38 37 36 35 34

(CEX2 / MOSI) P1.5         1                                                              33                    P0.4 (AD4)
(CEX3 / MISO) P1.6                                                                                              P0.5 (AD5)
(CEX4 / SCK) P1.7         2                                                              32                    P0.6 (AD6)
                                                                                                                P0.7 (AD7)
                     RST   3                                                              31                    EA#
           (RXD) P3.0                                                                                           NC
                           4                                                              30                    ALE/PROG#
                      NC                                                                                        PSEN#
            (TXD) P3.1     5   44-lead TQFP                                               29                    P2.7 (A15)
         (INT0#) P3.2                                                                                           P2.6 (A14)
         (INT1#) P3.3      6                                                              28                    P2.5 (A13)

              (T0) P3.4    7                 Top View                                     27
             (T1) P3.5
                           8                                                              26

                           9                                                              25

                           10                                                             24

                           11                                                             23

                              12 13 14 15 16 17 18 19 20 21 22

                               (WR#) P3.6                                                     1207 44-tqfp TQJ P2.2
                                    (RD#) P3.7

                                         XTAL2
                                              XTAL1

                                                   VSS
                                                        NC

                                                             (A8) P2.0
                                                                  (A9) P2.1
                                                                       (A10) P2.2
                                                                            (A11) P2.3
                                                                                  (A12) P2.4

   FIGURE 2-3: PIN ASSIGNMENTS FOR 44-LEAD TQFP                                                                             S71207-08-EOL  1/07

2007 Silicon Storage Technology, Inc.

                                                                                   9
                                                                                                             FlashFlex MCU
                                                                                       SST89E564RD / SST89V564RD
                                                                                       SST89E554RC / SST89V554RC

EOL Data Sheet

                                              P1.4 (SS# / CEX1)
                                                   P1.3 (CEX0)
                                                         P1.2 (ECI)
                                                              P1.1 (T2 EX)
                                                                    P1.0 (T2)
                                                                         NC
                                                                               VDD
                                                                                    P0.0 (AD0)
                                                                                          P0.1 (AD1)
                                                                                               P0.2 (AD2)
                                                                                                     P0.3 (AD3)

                                              6 5 4 3 2 1 44 43 42 41 40

                (CEX2 / MOSI) P1.5        7                                            39                        P0.4 (AD4)
                (CEX3 / MISO) P1.6                                                                               P0.5 (AD5)
                 (CEX4 / SCK) P1.7        8                                            38                        P0.6 (AD6)
                                                                                                                 P0.7 (AD7)
                                     RST  9                                            37                        EA#
                           (RXD) P3.0                                                                            NC
                                          10                                           36                        ALE/PROG#
                                      NC                                                                         PSEN#
                            (TXD) P3.1    11  44-lead PLCC                             35                        P2.7 (A15)
                         (INT0#) P3.2                                                                            P2.6 (A14)
                         (INT1#) P3.3     12  Top View                                 34                        P2.5 (A13)

                              (T0) P3.4   13                                           33
                              (T1) P3.5
                                          14                                           32

                                          15                                           31

                                          16                                           30

                                          17                                           29

                                             18 19 20 21 22 23 24 25 26 27 28

                                              (WR#) P3.6                                                         1207 44-plcc NJ P3.2
                                                   (RD#) P3.7

                                                         XTAL2
                                                              XTAL1

                                                                    VSS
                                                                         NC
                                                                               (A8) P2.0
                                                                                    (A9) P2.1
                                                                                          (A10) P2.2
                                                                                               (A11) P2.3
                                                                                                     (A12) P2.4

FIGURE 2-4: PIN ASSIGNMENTS FOR 44-LEAD PLCC

2007 Silicon Storage Technology, Inc.                                                                                                 S71207-08-EOL  1/07

                                                                                   10
FlashFlex MCU                                                                                       EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

2.1 Pin Descriptions

TABLE 2-1: PIN DESCRIPTIONS (1 OF 2)

Symbol   Type1              Name and Functions

P0[7:0]  I/O                Port 0: Port 0 is an 8-bit open drain bi-directional I/O port. As an output port each pin can

                            sink several LS TTL inputs. Port 0 pins that have `1's written to them float, and in this state

                            can be used as high-impedance inputs. Port 0 is also the multiplexed low-order address and

                            data bus during accesses to external code and data memory. In this application, it uses

                            strong internal pull-ups when transitioning to `1's. Port 0 also receives the code bytes during

                            the external host mode programming, and outputs the code bytes during the external host

                            mode verification. External pull-ups are required during program verification or as a general

                            purpose I/O port.

P1[7:0]  I/O with internal  Port 1: Port 1 is an 8-bit bi-directional I/O port with internal pull-ups. The Port 1 output buffers
              pull-up       can drive LS TTL inputs. Port 1 pins are pulled high by the internal pull-ups when `1's are writ-
                            ten to them and can be used as inputs in this state. As inputs, Port 1 pins that are externally
                            pulled low will source current (IIL, see Tables 13-6 and 13-7) because of the internal pull-ups.
                            P1[5, 6, 7] have high current drive of 16 mA. Port 1 also receives the low-order address bytes
                            during the external host mode programming and verification.

P1[0]    I/O                T2: External count input to Timer/Counter 2 or Clock-out from Timer/Counter 2

P1[1]    I                  T2EX: Timer/Counter 2 capture/reload trigger and direction control

P1[2]    I                  ECI: External Clock Input

                            This signal is the external clock input for the PCA.

P1[3]    I/O                CEX0: Capture/Compare External I/O for PCA Module 0

                            Each capture/compare module connects to a Port 1 pin for external I/O.

                            When not used by the PCA, this pin can handle standard I/O.

P1[4]    I/O                SS#: Slave port select input for SPI

                            OR

                            CEX1: Capture/Compare External I/O for PCA Module 1

P1[5]    I/O                MOSI: Master Output line, Slave Input line for SPI

                            OR

                            CEX2: Capture/Compare External I/O for PCA Module 2

P1[6]    I/O                MISO: Master Input line, Slave Output line for SPI

                            OR

                            CEX3: Capture/Compare External I/O for PCA Module 3

P1[7]    I/O                SCK: Master clock output, slave clock input line for SPI

                            OR

                            CEX4: Capture/Compare External I/O for PCA Module 4

P2[7:0]        I/O          Port 2: Port 2 is an 8-bit bi-directional I/O port with internal pull-ups. Port 2 pins are pulled
         with internal      high by the internal pull-ups when `1's are written to them and can be used as inputs in this
                            state. As inputs, Port 2 pins that are externally pulled low will source current (IIL, see Tables
            pull-up         13-6 and 13-7) because of the internal pull-ups. Port 2 sends the high-order address byte
                            during fetches from external program memory and during accesses to external Data Memory
                            that use 16-bit address (MOVX@DPTR). In this application, it uses strong internal pull-ups
                            when transitioning to `1's. Port 2 also receives some control signals and a partial of high-order
                            address bits during the external host mode programming and verification.

P3[7:0]        I/O          Port 3: Port 3 is an 8-bit bidirectional I/O port with internal pull-ups. The Port 3 output buffers
         with internal      can drive LS TTL inputs. Port 3 pins are pulled high by the internal pull-ups when `1's are writ-
                            ten to them and can be used as inputs in this state. As inputs, Port 3 pins that are externally
            pull-up         pulled low will source current (IIL, see Tables 13-6 and 13-7) because of the internal pull-ups.
                            Port 3 also receives some control signals and a partial of high-order address bits during the
                            external host mode programming and verification.

P3[0]    I                  RXD: Universal Asynchronous Receiver/Transmitter (UART) - Receive input

P3[1]    O                  TXD: UART - Transmit output

2007 Silicon Storage Technology, Inc.                                                              S71207-08-EOL            1/07

                                                                                   11
                                                                                                             FlashFlex MCU
                                                                                       SST89E564RD / SST89V564RD
                                                                                       SST89E554RC / SST89V554RC

EOL Data Sheet

TABLE 2-1: PIN DESCRIPTIONS (CONTINUED) (2 OF 2)

Symbol          Type1  Name and Functions

P3[2]           I      INT0#: External Interrupt 0 Input

P3[3]           I      INT1#: External Interrupt 1 Input

P3[4]           I      T0: External count input to Timer/Counter 0

P3[5]           I      T1: External count input to Timer/Counter 1

P3[6]           O      WR#: External Data Memory Write strobe

P3[7]           O      RD#: External Data Memory Read strobe

PSEN#           I/O    Program Store Enable: PSEN# is the Read strobe to external program. When the device is

                       executing from internal program memory, PSEN# is inactive (High). When the device is exe-

                       cuting code from external program memory, PSEN# is activated twice each machine cycle,

                       except that two PSEN# activations are skipped during each access to external data memory.

                       A forced high-to-low input transition on the PSEN# pin while the RST input is continually held

                       high for more than 10 machine cycles will cause the device to enter external host mode pro-

                       gramming.

RST             I      Reset: While the oscillator is running, a "high" logic state on this pin for two machine cycles

                       will reset the device. If the PSEN# pin is driven by a high-to-low input transition while the RST

                       input pin is held "high," the device will enter the external host mode, otherwise the device will

                       enter the normal operation mode.

EA#             I      External Access Enable: EA# must be connected to VSS in order to enable the device to

                       fetch code from the external program memory. EA# must be strapped to VDD for internal pro-
                       gram execution. However, Security lock level 4 will disable EA#, and program execution is

                       only possible from internal program memory. The EA# pin can tolerate a high voltage2 of 12V.

                       (See Section 13.0, "Electrical Specification")

ALE/PROG#       I/O    Address Latch Enable: ALE is the output signal for latching the low byte of the address dur-

                       ing an access to external memory. This pin is also the programming pulse input (PROG#) for

                       flash programming. Normally the ALE3 is emitted at a constant rate of 1/6 the crystal fre-

                       quency4 and can be used for external timing and clocking. One ALE pulse is skipped during

                       each access to external data memory. However, if AO is set to 1, ALE is disabled.

                       (See "Auxiliary Register (AUXR)" in Section 3.6, "Special Function Registers")

NC              I/O    No Connect

XTAL1           I      Crystal 1: Input to the inverting oscillator amplifier and input to the internal clock generator

                       circuits.

XTAL2           O      Crystal 2: Output from the inverting oscillator amplifier.

VDD             I      Power Supply

VSS             I      Ground

                                                                                                                                                                                                                                      T2-1.4 1207

1. I = Input; O = Output
2. It is not necessary to receive a 12V programming supply voltage during flash programming.
3.ALE loading issue: When ALE pin experiences higher loading (>30pf) during the reset, the MCU may accidentally enter into modes

   other than normal working mode. The solution is to add a pull-up resistor of 3-50 K to VDD, e.g. for ALE pin.
4. For 6 clock mode, ALE is emitted at 1/3 of crystal frequency.

2007 Silicon Storage Technology, Inc.                                                 S71207-08-EOL               1/07

                                                                                   12
FlashFlex MCU                                                                                                                            EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC                                                              bank selection. Please refer to Figure 3-1 and Figure 3-2
                                                                                       for the program memory configurations. Program bank
3.0 MEMORY ORGANIZATION                                                                selection is described in the next section.
                                                                                       The 64K/32K x8 primary SuperFlash block is organized as
The device has separate address spaces for program and                                 512/256 sectors, each sector consists of 128 Bytes.
data memory.                                                                           The 8K x8 secondary SuperFlash block is organized as 64
                                                                                       sectors, each sector consists also of 128 Bytes.
3.1 Program Flash Memory                                                               For both blocks, the 7 least significant program address bits
                                                                                       select the byte within the sector. The remainder of the pro-
There are two internal flash memory blocks in the device.                              gram address bits select the sector within the block.
The primary flash memory block (Block 0) has 64/32
KByte. The secondary flash memory block (Block 1) has 8
KByte. Since the total program address space is limited to
64 KByte, the SFCF[1:0] bit are used to control program

       EA# = 0                EA# = 1                                                                EA# = 1
                         SFCF[1:0] = 00                                                    SFCF[1:0] = 01, 10, 11
FFFFH
                 FFFFH                                                                 FFFFH

                                                            56 KByte
                                                             Block 0

       External                                                                               64 KByte
       64 KByte                                                                                Block 0

0000H            2000H                                                                 0000H
                 1FFFH

                                   8 KByte
                                   Block 1

                 0000H

                                                                                              1207 F02.0

FIGURE 3-1: PROGRAM MEMORY ORGANIZATION FOR SST89E/V564RD

2007 Silicon Storage Technology, Inc.                                                                    S71207-08-EOL  1/07

                                                                                   13
                                                                                                             FlashFlex MCU
                                                                                       SST89E564RD / SST89V564RD
                                                                                       SST89E554RC / SST89V554RC

EOL Data Sheet

                EA# = 0                 EA# = 1                 EA# = 1                                        EA# = 1
                                   SFCF[1:0] = 00          SFCF[1:0] = 01                               SFCF[1:0] = 10, 11
FFFFH
                           FFFFH                   FFFFH                                         FFFFH

                           E000H   8 KByte         E000H                               8 KByte          External
                           DFFFH    Block 1        DFFFH                                Block 1         32 KByte

                            8000H  External        8000H                               External
                           7FFFH   24 KByte        7FFFH                               24 KByte

                 External   2000H  24 KByte                                            32 KByte  8000H
                64 KByte   1FFFH    Block 0                                             Block 0  7FFFH

0000H                       0000H  8 KByte                                                                        32 KByte
                                    Block 1                                                                        Block 0

                                                   0000H                                         0000H

                                                                                                        1207 F03.2

FIGURE 3-2: PROGRAM MEMORY ORGANIZATION FOR SST89E/V554RC

3.2 Program Memory Block Switching

The program memory block switching feature of the device allows either Block 1 or the lowest 8 KByte of Block 0 to be
used for the lowest 8 KByte of the program address space. SFCF[1:0] controls program memory block switching.

TABLE 3-1: SFCF VALUES FOR PROGRAM MEMORY BLOCK SWITCHING FOR SST89E/V564RD

SFCF[1:0]   Program Memory Block Switching
01, 10, 11
            Block 1 is not visible to the program counter (PC).
     00     Block 1 is reachable only via in-application programming from 0000H - 1FFFH.

            Block 1 is overlaid onto the low 8K of the program address space; occupying address locations 0000H - 1FFFH.
            When the PC falls within 0000H - 1FFFH, the instruction will be fetched from Block 1 instead of Block 0.
            Outside of 0000H - 1FFFH, Block 0 is used. Locations 0000H - 1FFFH of Block 0 are reachable through
            in-application programming.

                                                                                                                                                                                                                      T3-1.1 1207

TABLE 3-2: SFCF VALUES FOR PROGRAM MEMORY BLOCK SWITCHING FOR SST89E/V554RC

SFCF[1:0]   Program Memory Block Switching
  10, 11
            Block 1 is not visible to the PC;
     01     Block 1 is reachable only via in-application programming from E000H - FFFFH.

     00     Both Block 0 and Block 1 are visible to the PC.
            Block 0 is occupied from 0000H - 7FFFH. Block 1 is occupied from E000H - FFFFH.

            Block 1 is overlaid onto the low 8K of the program address space; occupying address locations 0000H - 1FFFH.
            When the PC falls within 0000H - 1FFFH, the instruction will be fetched from Block 1 instead of Block 0.
            Outside of 0000H - 1FFFH, Block 0 is used. Locations 0000H - 1FFFH of Block 0 are reachable through
            in-application programming.

                                                                                                                                                                                                                      T3-2.0 1207

2007 Silicon Storage Technology, Inc.                                                                  S71207-08-EOL       1/07

                                                                                   14
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                         EOL Data Sheet

3.2.1 Reset Configuration of Program Memory                                            3.4 Expanded Data RAM Addressing
Block Switching
                                                                                       The SST89E/V554RC and SSTE/V564RD both have the
Program memory block switching is initialized after reset                              capability of 1K of RAM. See Figure 3-3.
according to the state of the Start-up Configuration bit SC0
and/or SC1. The SC0 and SC1 bits are programmed via                                    The device has four sections of internal data memory:
an external host mode command or an IAP Mode com-
mand. See Table 4-2 and Table 4-7.                                                     1. The lower 128 Bytes of RAM (00H to 7FH) are
                                                                                          directly and indirectly addressable.
Once out of reset, the SFCF[0] bit can be changed dynam-
ically by the program for desired effects. Changing SFCF[0]                            2. The higher 128 Bytes of RAM (80H to FFH) are
will not change the SC0 bit.                                                              indirectly addressable.

Caution must be taken when dynamically changing the                                    3. The special function registers (80H to FFH) are
SFCF[0] bit. Since this will cause different physical memory                              directly addressable only.
to be mapped to the logical program address space. The
user must avoid executing block switching instructions                                 4. The expanded RAM of 768 Bytes (00H to 2FFH) is
within the address range 0000H to 1FFFH.                                                  indirectly addressable by the move external
                                                                                          instruction (MOVX) and clearing the EXTRAM bit.
TABLE 3-3: SFCF VALUES UNDER DIFFERENT                                                    (See "Auxiliary Register (AUXR)" in Section 3.6,
                     RESET CONDITIONS (SST89E/V554RC)                                     "Special Function Registers")

                   State of SFCF[1:0] after:                                           Since the upper 128 bytes occupy the same addresses as
                                                                                       the SFRs, the RAM must be accessed indirectly. The RAM
              Power-on    WDT Reset                                                    and SFRs space are physically separate even though they
                   or           or                                                     have the same addresses.

SC11 SC01     External    Brown-out        Software                                    When instructions access addresses in the upper 128
U (1) U (1)     Reset        Reset           Reset                                     bytes (above 7FH), the MCU determines whether to
                                x0             10                                      access the SFRs or RAM by the type of instruction given. If
U (1)  P (0)       00                                                                  it is indirect, then RAM is accessed. If it is direct, then an
P (0)  U (1)   (default)        x1             11                                      SFR is accessed. See the examples below.
P (0)  P (0)                    10             10
                   01           11             11                                      Indirect Access:

                   10                          T3-3.1 1207                             MOV @R0, #data ; R0 contains 90H

                   11

1. P = Programmed (Bit logic state = 0),                                               Register R0 points to 90H which is located in the upper
   U = Unprogrammed (Bit logic state = 1)                                              address range. Data in "#data" is written to RAM location
                                                                                       90H rather than port 1.
TABLE 3-4: SFCF VALUES UNDER DIFFERENT
                     RESET CONDITIONS (SST89E/V564RD)                                  Direct Access:

              State of SFCF[1:0] after:                                                MOV 90H, #data    ; write data to P1

       Power-on           WDT Reset        Software                                    Data in "#data" is written to port 1. Instructions that write
            or                  or           Reset                                     directly to the address write to the SFRs.
                                               10
SC01   External           Brown-out                                                    To access the expanded RAM, the EXTRAM bit must be
U (1)    Reset               Reset             11                                      cleared and MOVX instructions must be used. The extra
                                x0                                                     768 bytes of memory is physically located on the chip and
P (0)       00                                    T3-4.1 1207                          logically occupies the first 768 bytes of external memory
        (default)               x1                                                     (addresses 000H to 2FFH).

            01

1. P = Programmed (Bit logic state = 0),                                               When EXTRAM = 0, the expanded RAM is indirectly
   U = Unprogrammed (Bit logic state = 1)                                              addressed using the MOVX instruction in combination
                                                                                       with any of the registers R0, R1 of the selected bank or
3.3 Data RAM Memory                                                                    DPTR. Accessing the expanded RAM does not affect
                                                                                       ports P0, P3.6 (WR#), P3.7 (RD#), or P2. With
The data RAM has 1024 bytes of internal memory. The                                    EXTRAM = 0, the expanded RAM can be accessed as
RAM can be addressed up to 64KB for external data                                      in the following example.
memory.

2007 Silicon Storage Technology, Inc.                                                                   S71207-08-EOL                        1/07

                                                                                   15
EOL Data Sheet                                                                                                           FlashFlex MCU
                                                                                                   SST89E564RD / SST89V564RD
Expanded RAM Access (Indirect Addressing only):                                                    SST89E554RC / SST89V554RC

MOVX @DPTR, A   ; DPTR contains 0A0H                                                   address bits. This provides external paging capabilities.
                                                                                       Using MOVX @DPTR generates a 16-bit address. This
DPTR points to 0A0H and data in "A" is written to address                              allows external addressing up the 64K. Port 2 provides the
0A0H of the expanded RAM rather than external memory.                                  high-order eight address bits (DPH), and Port 0 multiplexes
Access to external memory higher than 2FFH using the                                   the low order eight address bits (DPL) with data. Both
MOVX instruction will access external memory (0300H to                                 MOVX @Ri and MOVX @DPTR generates the necessary
FFFFH) and will perform in the same way as the standard                                read and write signals (P3.6 - WR# and P3.7 - RD#) for
8051, with P0 and P2 as data/address bus, and P3.6 and                                 external memory use. Table 3-5 shows external data mem-
P3.7 as write and read timing signals.                                                 ory RD#, WR# operation with EXTRAM bit.

When EXTRAM = 1, MOVX @Ri and MOVX @DPTR will                                          The stack pointer (SP) can be located anywhere within the
be similar to the standard 8051. Using MOVX @Ri pro-                                   256 bytes of internal RAM (lower 128 bytes and upper 128
vides an 8-bit address with multiplexed data on Port 0.                                bytes). The stack pointer may not be located in any part of
Other output port pins can be used to output higher order                              the expanded RAM.

TABLE 3-5: EXTERNAL DATA MEMORY RD#, WR# WITH EXTRAM BIT

                MOVX @DPTR, A or MOVX A, @DPTR                                         MOVX @Ri, A or MOVX A, @Ri
                                                                                                   ADDR = Any
    AUXR             ADDR < 0300H                  ADDR >= 0300H
EXTRAM = 0      RD# / WR# not asserted           RD# / WR# asserted                        RD# / WR# not asserted1
EXTRAM = 1                                       RD# / WR# asserted                           RD# / WR# asserted
                  RD# / WR# asserted
                                                                                                                                                 T3-5.0 1207

1. Access limited to ERAM address within 0 to 0FFH; cannot access 100H to 02FFH.

2007 Silicon Storage Technology, Inc.                                                 S71207-08-EOL  1/07

                                                                                   16
FlashFlex MCU                                                                                 EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                    2FFH

      Expanded               FFH    (Indirect Addressing)                              FFH    (Direct Addressing)
         RAM
                                                                                                    Special
      768 Bytes                                                                                    Function
                                                                                                  Registers
                                    Upper 128 Bytes                                                 (SFRs)

                             80H    Internal RAM                                       80H

                             7FH    Lower 128 Bytes

                                    Internal RAM

      (Indirect Addressing)         (Indirect & Direct

000H                         00H    Addressing)

                             FFFFH  (Indirect Addressing) FFFFH                               (Indirect Addressing)

                                            External                                                  External
                                              Data                                                      Data

                                            Memory                                                    Memory

                             0300H

2FFH  Expanded RAM
000H
                                                                                       0000H

                                    EXTRAM = 0                                                EXTRAM = 1

                                                                                                               1207 F40.3

   FIGURE 3-3: INTERNAL AND EXTERNAL DATA MEMORY STRUCTURE                                    S71207-08-EOL                1/07

2007 Silicon Storage Technology, Inc.

                                                                                   17
                                                                                                FlashFlex MCU
                                                                         SST89E564RD / SST89V564RD
                                                                         SST89E554RC / SST89V554RC

EOL Data Sheet

3.5 Dual Data Pointers

The device has two 16-bit data pointers. The DPTR Select (DPS) bit in AUXR1 determines which of the two data
pointers is accessed. When DPS=0, DPTR0 is selected; when DPS=1, DPTR1 is selected. Quickly switching
between the two data pointers can be accomplished by a single INC instruction on AUXR1. (See Figure 3-4)

          AUXR1 / bit0

                         DPS

                                                                                       DPTR1

          DPS = 0  DPTR0                                   DPTR0

          DPS = 1  DPTR1             DPH        DPL
                                                82H
                                     83H

                                                                                              External Data Memory

                                                                                                                             1207 F51.0

FIGURE 3-4: DUAL DATA POINTER ORGANIZATION

3.6 Special Function Registers

Most of the unique features of the FlashFlex microcontroller family are controlled by bits in special function regis-
ters (SFRs) located in the SFR memory map shown in Table 3-6. Individual descriptions of each SFR are provided
and reset values indicated in Tables 3-7 to 3-11.

TABLE     3-6: FLASHFLEX SFR MEMORY MAP

     F8H    IPA1            CH                           8 BYTES                              CCAP3H  CCAP4H                             FFH
     F0H      B1                CCAP0H CCAP1H CCAP2H                                          CCAP3L  CCAP4L                             F7H
     E8H    IEA1            CL                                                                CCAPM3  CCAPM4                             EFH
     E0H   ACC1                 CCAP0L CCAP1L CCAP2L                                                           IPAH                      E7H
     D8H  CCON1          CMOD                                                                   SPCR    SFST   IPH                       DFH
     D0H   PSW1                 CCAPM0 CCAPM1 CCAPM2                                             TH2          PCON                       D7H
     C8H  T2CON1         T2MOD                                                                          AUXR                             CFH
     C0H  WDTC1                 RCAP2L RCAP2H                                          TL2      SFDT    SPDR                             C7H
     B8H     IP1         SADEN                                                                                                           BFH
     B0H     P31          SFCF  SFCM      SFAL                                         SFAH      TH1                                     B7H
     A8H     IE1         SADDR  SPSR                                                           WDTD                                      AFH
     A0H     P21                AUXR1                                                                                                    A7H
     98H  SCON1           SBUF                                                                                                           9FH
     90H     P11                TL0       TL1                                          TH0                                               97H
     88H  TCON1          TMOD                                                                                                            8FH
     80H     P01            SP  DPL       DPH                                                                                            87H

                                                                                                                                         T3-6.2 1207

1. Bit addressable SFRs

2007 Silicon Storage Technology, Inc.                                                                        S71207-08-EOL              1/07

                                                                                   18
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                                   EOL Data Sheet

TABLE 3-7: CPU RELATED SFRS

                             Direct       Bit Address, Symbol, or Alternative Port Function                                 Reset
                            Address                                                                                         Value
Symbol Description                   MSB                                                                           LSB        00H
                               E0H                                                                                            00H
ACC1 Accumulator               F0H                                                        ACC[7:0]                   P        00H
                               D0H
B1    B Register                                                                             B[7:0]                 EX0       07H
                               81H                                                                                    -       00H
PSW1 Program Status            82H   CY   AC       F0 RS1 RS0 OV                                              F1
             Word                                                                                                   PX0       00H
                               83H                                                                                 PX0H
SP    Stack Pointer                                                                       SP[7:0]                             00H
                               A8H                                                        DPL[7:0]                    -  xxxx0xxxb
DPL Data Pointer               E8H                                                                                    -
             Low                                                                                                    IDL  x0000000b
                               B8H                                                                                  AO
DPH   Data Pointer                                                                        DPH[7:0]                 DPS   x0000000b
      High                     B7H
                                                                                                                         xxxx0xxxb
IE1   Interrupt Enable         F8H   EA   EC       ET2 ES ET1 EX1                                             ET0
                                                                                                                         xxxx0xxxb
IEA1  Interrupt                F7H   -    -        -                                      - EBO         -     -
      Enable A                                                                                                           00010000b
                               87H                                                                                       xxxxxxx00b
IP1   Interrupt Priority       8EH   -    PPC PT2 PS PT1 PX1                                                  PT0        xxxx00x0b
                               A2H
      Reg                                                                                                                       T3-7.2 1207

IPH   Interrupt Priority             -    PPCH PT2H PSH PT1H PX1H PT0H

      Reg High

IPA1  Interrupt Priority             -    -        -                                      - PBO         -     -

      Reg A

IPAH  Interrupt Priority             -    -        -                                      - PBOH -            -
      Reg A High

PCON Power Control                   SMOD1 SMOD0 BOF POF GF1                                            GF0   PD

AUXR Auxiliary Reg                   -    -        -                                      -          -  - EXTRAM

AUXR1 Auxiliary Reg 1                -    -        -                                      - GF2         0     -

1. Bit Addressable SFRs

TABLE 3-8: FLASH MEMORY PROGRAMMING SFRS

                             Direct       Bit Address, Symbol, or Alternative Port Function                                 Reset
                            Address                                                                                         Value
Symbol Description                   MSB                                                                           LSB
                               B1H     -                                                                                 x0xxxx00b
SFCF SuperFlash                           IAPEN -                                      -     -             -  SWR BSEL
             Configuration

SFCM SuperFlash             B2H FIE                                                          FCM[6:0]                    00H
             Command

SFAL  SuperFlash            B3H      SuperFlash Low Order Byte Address Register - A7 to A0 (SFAL)                        00H
      Address Low

SFAH SuperFlash             B4H      SuperFlash High Order Byte Address Register - A15 to A8 (SFAH)                      00H
             Address High

SFDT SuperFlash             B5H                    SuperFlash Data Register                                              00H
             Data

SFST SuperFlash             B6H SB1_i SB2_i SB3_i - EDC_i FLASH_BUSY -                                             - 000x00xxb
             Status

                                                                                                                         T3-8.3 1207

2007 Silicon Storage Technology, Inc.                                                                             S71207-08-EOL  1/07

                                                                                   19
                                                                                                                FlashFlex MCU
                                                                                          SST89E564RD / SST89V564RD
                                                                                          SST89E554RC / SST89V554RC

EOL Data Sheet

TABLE 3-9: WATCHDOG TIMER SFRS

Symbol  Description          Direct  MSB    Bit Address, Symbol, or Alternative Port Function                                 Reset
WDTC1                       Address      -                                                                            LSB     Value
        Watchdog Timer                                                                                                     xxx00x00b
WDTD   Control                C0H            - - WDOUT WDRE WDTS WDT SWDT
                                                                                                                               00H
        Watchdog Timer         85H                         Watchdog Timer Data/Reload
        Data/Reload                                                                                                              T3-9.0 1207

1. Bit Addressable SFRs

TABLE 3-10: TIMER/COUNTERS SFRS

                             Direct         Bit Address, Symbol, or Alternative Port Function                                Reset
                            Address                                                                                           Value
Symbol Description                   MSB                                                                     LSB               00H
                               89H   GATE
TMOD Timer/Counter                    TF1   Timer 1                                                 Timer 0                    00H
              Mode Control
                                      TF2   C/T# M1 M0 GATE C/T# M1                                          M0                00H
                                        -                                                                                      00H
TCON1 Timer/Counter         88H             TR1 TF0 TR0 IE1 IT1 IE0                                          IT0               00H
                                                                                                                               00H
        Control                                                                                                                00H

TH0     Timer 0 MSB         8CH                                          TH0[7:0]                                          xxxxxx00b
                                                                         TL0[7:0]
TL0     Timer 0 LSB         8AH                                          TH1[7:0]                                              00H
                            8DH                                          TL1[7:0]                                              00H
TH1     Timer 1 MSB                         EXF2 RCLK TCLK EXEN2 TR2 C/T2# CP/RL2#                                             00H

TL1     Timer 1 LSB         8BH             -        -                                 -  -         - T2OE DCEN                00H
T2CON1                      C8H
        Timer / Counter 2                                                                                                      T3-10.0 1207
T2MOD   Control             C9H

        Timer2
        Mode Control

TH2     Timer 2 MSB         CDH                                                           TH2[7:0]
                            CCH                                                           TL2[7:0]
TL2     Timer 2 LSB                                                                    RCAP2H[7:0]

RCAP2H Timer 2              CBH                                                        RCAP2L[7:0]
              Capture MSB   CAH

RCAP2L Timer 2
              Capture LSB

1. Bit Addressable SFRs

2007 Silicon Storage Technology, Inc.                                                                       S71207-08-EOL  1/07

                                                                                   20
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                                 EOL Data Sheet

TABLE 3-11: INTERFACE SFRS

                            Direct       Bit Address, Symbol, or Alternative Port Function                           RESET
                           Address                                                                                    Value
Symbol Description                  MSB                                                               LSB        Indeterminate
                                                                                                                       00H
SBUF Serial Data Buffer 99H                                                            SBUF[7:0]                       00H
                                                                                                                       00H
SCON1 Serial Port Control 98H       SM0/FE SM1 SM2 REN TB8 RB8 TI                                     RI
                                                                                                                       04H
SADDR Slave Address        A9H                                                         SADDR[7:0]
                                                                                                                       00H
SADEN Slave Address        B9H                                                         SADEN[7:0]
                                                                                                                       00H
        Mask                                                                                                           FFH
                                                                                                                       FFH
SPCR SPI Control           D5H      SPIE SPE DORD MSTR CPOL CPHA SPR1 SPR0                                             FFH
             Register                                                                                                  FFH

SPSR SPI Status            AAH      SPIF WCOL                                                                               T3-11.1 1207
             Register

SPDR SPI Data Register 86H                                                             SPDR[7:0]

P01     Port 0             80H                                                         P0[7:0]

P11     Port 1             90H        -    -   -                                       -           -  - T2EX T2
                                    RD#  WR#
P21     Port 2             A0H                                                         P2[7:0]

P31     Port 3             B0H                 T1                                      T0 INT1# INT0# TXD RXD

1. Bit Addressable SFRs

TABLE 3-12: PCA SFRS

                           Direct        Bit Address, Symbol, or Alternative Port Function                       RESET
                                                                                                                  Value
Symbol Description         Address MSB                                                                LSB

CH      PCA Timer/Counter F9H                                                             CH[7:0]                00H

CL                         E9H                                                            CL[7:0]                00H

CCON1 PCA Timer/Counter D8H         CF   CR    -                                       CCF4 CCF3 CCF2 CCF1 CCF0 00x00000b

        Control Register

CMOD PCA Timer/Counter D9H CIDL WDTE           -                                       -              - CPS1 CPS0 ECF 00xxx000b

        Mode Register

CCAP0H PCA Module 0        FAH                                                         CCAP0H[7:0]               00H

CCAP0L Compare/Capture EAH                                                             CCAP0L[7:0]               00H
        Registers

CCAP1H PCA Module 1        FBH                                                         CCAP1H[7:0]               00H

CCAP1L Compare/Capture EBH                                                             CCAP1L[7:0]               00H
        Registers

CCAP2H PCA Module 2        FCH                                                         CCAP2H[7:0]               00H

CCAP2L Compare/Capture ECH                                                             CCAP2L[7:0]               00H
        Registers

CCAP3H PCA Module 3        FDH                                                         CCAP3H[7:0]               00H

CCAP3L Compare/Capture EDH                                                             CCAP3L[7:0]               00H
        Registers

CCAP4H PCA Module 4        FEH                                                         CCAP4H[7:0]               00H

CCAP4L Compare/Capture EEH                                                             CCAP4L[7:0]               00H
        Registers

CCAPM0 PCA                 DAH      - ECOM0 CAPP0 CAPN0 MAT0 TOG0 PWM0 ECCF0 x0000000b
                           DBH      - ECOM1 CAPP1 CAPN1 MAT1 TOG1 PWM1 ECCF1 x0000000b
CCAPM1 Compare/Capture     DCH      - ECOM2 CAPP2 CAPN2 MAT2 TOG2 PWM2 ECCF2 x0000000b
              Module Mode  DDH      - ECOM3 CAPP3 CAPN3 MAT3 TOG3 PWM3 ECCF3 x0000000b

CCAPM2 Registers
CCAPM3

CCAPM4                     DEH      - ECOM4 CAPP4 CAPN4 MAT4 TOG4 PWM4 ECCF4 x0000000b

                                                                                                                 T3-12.1 1207

1. Bit Addressable SFRs

2007 Silicon Storage Technology, Inc.                                                                    S71207-08-EOL  1/07

                                                                                   21
                                                                                                                   FlashFlex MCU
                                                                                             SST89E564RD / SST89V564RD
                                                                                             SST89E554RC / SST89V554RC

EOL Data Sheet

SuperFlash Configuration Register (SFCF)

Location  7         6      5              4                                            3     2     1     0     Reset Value

B1H             -   IAPEN  -              -                                            -     -     SWR   BSEL x0xxxx00b

          Symbol    Function
          IAPEN
                    Enable IAP operation
          SWR       0: IAP commands are disabled
          BSEL      1: IAP commands are enabled

                    Software Reset
                    See Section 10.2, "Software Reset"

                    Program memory block switching bit
                    See Figure 3-1, Figure 3-2, Table 3-3, and Table 3-4.

SuperFlash Command Register (SFCM)

Location  7         6      5                 4                                            3     2     1     0  Reset Value
                                          FCM4                                         FCM3  FCM2  FCM1  FCM0       00H
B2H       FIE       FCM6   FCM5

          Symbol    Function
          FIE
                    Flash Interrupt Enable.
          FCM[6:0]  0: INT1# is not reassigned.
                    1: INT1# is re-assigned to signal IAP operation completion.

                       External INT1# interrupts are ignored.

                    Flash operation command

                    000_0001b Chip-Erase
                    000_1011b Sector-Erase
                    000_1101b Block-Erase
                    000_1100b Byte-Verify1
                    000_1110b Byte-Program
                    000_1111b Prog-SB1
                    000_0011b Prog-SB2
                    000_0101b Prog-SB3
                    000_1001b Prog-SC0
                    000_1001b Prog-SC1
                    000_1000bEnable-Clock-Double
                    All other combinations are not implemented, and reserved for future use.

                    1. Byte-Verify has a single machine cycle latency and will not generate any INT1# interrupt regardless of FIE.

SuperFlash Address Registers (SFAL)

Location  7         6      5              4                                            3     2     1     0     Reset Value

B3H                        SuperFlash Low Order Byte Address Register                                          00H

          Symbol    Function
          SFAL      Mailbox register for interfacing with flash memory block. (Low order address register).

SuperFlash Address Registers (SFAH)

Location  7         6      5              4                                            3     2     1     0     Reset Value

B4H                        SuperFlash High Order Byte Address Register                                         00H

          Symbol    Function
          SFAH      Mailbox register for interfacing with flash memory block. (High order address register).

2007 Silicon Storage Technology, Inc.                                                                      S71207-08-EOL  1/07

                                                                                   22
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                      EOL Data Sheet

SuperFlash Data Register (SFDT)

Location  7       6              5         4                                              3  2  1  0  Reset Value

B5H                                     SuperFlash Data Register                                      00H

          Symbol  Function
          SFDT    Mailbox register for interfacing with flash memory block. (Data register).

SuperFlash Status Register (SFST) (Read Only Register)

Location  7       6              5      4                                              3     2  1  0  Reset Value

B6H       SB1_i   SB2_i          SB3_i  -     EDC_i FLASH_BUSY                                  -  -  xxxxx0xxb

          Symbol  Function

          SB1_i   Security Bit 1 status (inverse of SB1 bit)

          SB2_i   Security Bit 2 status (inverse of SB2 bit)

          SB3_i   Security Bit 3 status (inverse of SB3 bit)
                  Please refer to Table 9-1 for security lock options.

          EDC_i   Double Clock Status
                  0: 12 clocks per machine cycle
                  1: 6 clocks per machine cycle

          FLASH_BUSY Flash operation completion polling bit.
                               0: Device has fully completed the last IAP command.
                               1: Device is busy with flash operation.

2007 Silicon Storage Technology, Inc.                                                                S71207-08-EOL  1/07

                                                                                   23
                                                                                                                  FlashFlex MCU
                                                                                            SST89E564RD / SST89V564RD
                                                                                            SST89E554RC / SST89V554RC

EOL Data Sheet

Interrupt Enable (IE)

Location  7               6   5    4                                                   3    2    1    0    Reset Value

A8H       EA              EC  ET2  ES                                                  ET1  EX1  ET0  EX0  00H

          Symbol          Function
          EA              Global Interrupt Enable.
                          0 = Disable
          EC              1 = Enable
          ET2             PCA Interrupt Enable.
          ES              Timer 2 Interrupt Enable.
          ET1             Serial Interrupt Enable.
          EX1             Timer 1 Interrupt Enable.
          ET0             External 1 Interrupt Enable.
          EX0             Timer 0 Interrupt Enable.
                          External 0 Interrupt Enable.

Interrupt Enable A (IEA)

Location  7               6   5    4                                                   3    2    1    0    Reset Value

E8H             -         -   -    -                                                   EBO  -    -    -    xxxx0xxxb

          Symbol          Function
          EBO
                          Brown-out Interrupt Enable.
                          1 = Enable the interrupt
                          0 = Disable the interrupt

2007 Silicon Storage Technology, Inc.                                                                   S71207-08-EOL  1/07

                                                                                   24
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                              EOL Data Sheet

Interrupt Priority (IP)

Location  7                 6     5     4                                              3        2     1  0     Reset Value
                                                                                              PX1   PT0
B8H       -                 PPC   PT2   PS                                             PT1               PX0   x0000000b
                                                                                                2     1
          Symbol            Function                                                         PX1H  PT0H
          PPC               PCA interrupt priority bit.
          PT2               Timer 2 interrupt priority bit.                                     2     1
          PS                Serial Port interrupt priority bit.                                 -     -
          PT1               Timer 1 interrupt priority bit.                                     2     1
          PX1               External interrupt 1 priority bit.                                  -     -
          PT0               Timer 0 interrupt priority bit.
          PX0               External interrupt 0 priority bit.

Interrupt Priority High (IPH)

Location  7                 6        5    4                                               3                 0  Reset Value
                         PPCH     PT2H  PSH                                            PT1H              PX0H  x0000000b
B7H       -

          Symbol            Function
          PPCH              PCA interrupt priority bit high.
          PT2H              Timer 2 interrupt priority bit high.
          PSH               Serial Port interrupt priority bit high.
          PT1H              Timer 1 interrupt priority bit high.
          PX1H              External interrupt 1 priority bit high.
          PT0H              Timer 0 interrupt priority bit high.
          PX0H              External interrupt 0 priority bit high.

Interrupt Priority A (IPA)

Location  7                 6     5     4                                              3                 0     Reset Value

F8H       -                 -     -     -                                              PBO               -     xxxx0xxxb

          Symbol            Function
          PBO               Brown-out interrupt priority bit.

Interrupt Priority A High (IPAH)

Location  7                 6     5     4                                              3                 0     Reset Value

F7H       -                 -     -     -                                              PBOH              -     xxxx0xxxb

          Symbol            Function
          PBOH              Brown-out Interrupt priority bit high.

2007 Silicon Storage Technology, Inc.                                                                      S71207-08-EOL  1/07

                                                                                   25
                                                                                                                   FlashFlex MCU
                                                                                             SST89E564RD / SST89V564RD
                                                                                             SST89E554RC / SST89V554RC

EOL Data Sheet

Auxiliary Register (AUXR)

Location  7        6          5         4                                              3     2     1       0    Reset Value

8EH             -          -  -         -                                              -     -     EXTRAM  AO   xxxxxx00b

          Symbol   Function
          EXTRAM
                   Internal/External RAM access
          AO       0: Internal Expanded RAM access within range of 00H to 2FFH using MOVX @Ri /
                   @DPTR. Beyond 300H, the MCU always accesses external data memory.
                   For details, refer to Section 3.4, "Expanded Data RAM Addressing" .
                   1: External data memory access.

                   Disable/Enable ALE
                   0: ALE is emitted at a constant rate of 1/3 the oscillator frequency in 6 clock mode, 1/6 fOSC in
                   12 clock mode.
                   1: ALE is active only during a MOVX or MOVC instruction.

Auxiliary Register 1 (AUXR1)

Location  7        6          5         4                                              3     2     1       0    Reset Value

A2H             -          -  -         -                                              GF2   0     -       DPS  xxxx00x0b

          Symbol   Function
          GF2
          DPS      General purpose user-defined flag.

                   DPTR registers select bit.
                   0: DPTR0 is selected.
                   1: DPTR1 is selected.

Watchdog Timer Control Register (WDTC)

Location  7        6          5         4                                                 3     2    1     0    Reset Value
                                                                                       WDRE  WDTS  WDT
C0H             -          -  -         WDOUT                                                              SWDT xxx00000b

          Symbol   Function
          WDOUT
          WDRE     Watchdog output enable.
          WDTS     0: Watchdog reset will not be exported on Reset pin.
                   1: Watchdog reset if enabled by WDRE, will assert Reset pin for 32 clocks.
          WDT
          SWDT     Watchdog timer reset enable.
                   0: Disable watchdog timer reset.
                   1: Enable watchdog timer reset.

                   Watchdog timer reset flag.
                   0: External hardware reset or power-on reset clears the flag.

                      Flag can also be cleared by writing a 1.
                      Flag survives if chip reset happened because of watchdog timer overflow.
                   1: Hardware sets the flag on watchdog overflow.

                   Watchdog timer refresh.
                   0: Hardware resets the bit when refresh is done.
                   1: Software sets the bit to force a watchdog timer refresh.

                   Start watchdog timer.
                   0: Stop WDT.
                   1: Start WDT.

2007 Silicon Storage Technology, Inc.                                                                         S71207-08-EOL  1/07

                                                                                   26
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                            EOL Data Sheet

Watchdog Timer Data/Reload Register (WDTD)

Location  7                   6   5         4                                          3     2     1     0     Reset Value

85H                                  Watchdog Timer Data/Reload                                                00H

          Symbol              Function
          WDTD                Initial/Reload value in Watchdog Timer. New value won't be effective until WDT is set.

PCA Timer/Counter Control Register1 (CCON)

Location  7                   6   5         4                                             3     2     1     0  Reset Value
                                                                                       CCF3  CCF2  CCF1  CCF0   00x00000b
D8H       CF                  CR  -  CCF4

          1. Bit addressable

          Symbol              Function
          CF
                              PCA Counter Overflow Flag
          CR                  Set by hardware when the counter rolls over. CF flags an interrupt if bit ECF in CMOD
                              is set. CF may be set by either hardware or software, but can only cleared by software.
          -
          CCF4                PCA Counter Run control bit
          CCF3                Set by software to turn the PCA counter on. Must be cleared by software to turn the
          CCF2                PCA counter off.
          CCF1
          CCF0                Not implemented, reserved for future use.

                              Note: User should not write `1's to reserved bits. The value read from a reserved bit is indeterminate.

                              PCA Module 4 interrupt flag. Set by hardware when a match or capture occurs.
                              Must be cleared by software.

                              PCA Module 3 interrupt flag. Set by hardware when a match or capture occurs.
                              Must be cleared by software.

                              PCA Module 2 interrupt flag. Set by hardware when a match or capture occurs.
                              Must be cleared by software.

                              PCA Module 1 interrupt flag. Set by hardware when a match or capture occurs.
                              Must be cleared by software.

                              PCA Module 0 interrupt flag. Set by hardware when a match or capture occurs.
                              Must be cleared by software.

2007 Silicon Storage Technology, Inc.                                                                      S71207-08-EOL  1/07

                                                                                   27
                                                                                                                FlashFlex MCU
                                                                                          SST89E564RD / SST89V564RD
                                                                                          SST89E554RC / SST89V554RC

EOL Data Sheet

PCA Timer/Counter Mode Register1 (CMOD)

Location       7  6                  5      4                                          3  2     1     0    Reset Value

D9H       CIDL    WDTE               -      -                                          -  CPS1  CPS0  ECF  00xxx000b

          1. Not bit addressable

          Symbol  Function
          CIDL
                  Counter Idle Control:
          WDTE    0: Programs the PCA Counter to continue functioning during idle mode
                  1: Programs the PCA Counter to be gated off during idle
          -
          CPS1    Watchdog Timer Enable:
          CPS0    0: Disables Watchdog Timer function on PCA module 4
                  1: Enables Watchdog Timer function on PCA module 4

                  Not implemented, reserved for future use.

                  Note: User should not write `1's to reserved bits. The value read from a reserved bit is indeterminate.

                  PCA Count Pulse Select bit 1

                  PCA Count Pulse Select bit 2

                                         Selected
                  CPS1 CPS0 PCA Input1

                                  0  0   0         Internal clock, fOSC/6 in 6 clock mode (fOSC/12 in 12 clock mode)

                                  0  1   1         Internal clock, fOSC/2 in 6 clock mode (fOSC/4 in 12 clock mode)

                                  1  0   2         Timer 0 overflow

                                  1  1   3         External clock at ECI/P1.2 pin

                                                                            (max. rate = fOSC/4 in 6 clock mode, fOSC/8 in 12 clock mode)
                                  1. fOSC = oscillator frequency

          ECF     PCA Enable Counter Overflow interrupt:
                  0: Disables the CF bit in CCON
                  1: Enables CF bit in CCON to generate an interrupt

2007 Silicon Storage Technology, Inc.                                                                   S71207-08-EOL                     1/07

                                                                                   28
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                         EOL Data Sheet

PCA Compare/Capture Module Mode Register1 (CCAPMn)

Location  7       6                   5      4                                            3     2     1      0  Reset Value
                                  CAPP0  CAPN0                                         MAT0  TOG0  PWM0  ECCF0   00xxx000b
DAH       -       ECOM0           CAPP1  CAPN1                                         MAT1  TOG1  PWM1  ECCF1   00xxx000b
                                  CAPP2  CAPN2                                         MAT2  TOG2  PWM2  ECCF2   00xxx000b
DBH       -       ECOM1           CAPP3  CAPN3                                         MAT3  TOG3  PWM3  ECCF3   00xxx000b
                                  CAPP4  CAPN4                                         MAT4  TOG4  PWM4  ECCF4   00xxx000b
DCH       -       ECOM2

DDH       -       ECOM3

DEH       -       ECOM4

          1. Not bit addressable

          Symbol  Function
          -
          ECOMn   Not implemented, reserved for future use.
          CAPPn
          CAPNn   Note: User should not write `1's to reserved bits. The value read from a reserved bit is indeterminate.
          MATn
                  Enable Comparator
          TOGn    0: Disables the comparator function
                  1: Enables the comparator function
          PWMn
          ECCFn   Capture Positive
                  0: Disables positive edge capture on CEX[4:0]
                  1: Enables positive edge capture on CEX[4:0]

                  Capture Negative
                  0: Disables negative edge capture on CEX[4:0]
                  1: Enables negative edge capture on CEX[4:0]

                  Match: Set ECOM[4:0] and MAT[4:0] to implement the software timer mode
                  0: Disables software timer mode
                  1: A match of the PCA counter with this module's compare/capture register causes the
                  CCFn bit in CCON to be set, flagging an interrupt.

                  Toggle
                  0: Disables toggle function
                  1: A match of the PCA counter with this module's compare/capture register causes the
                  the CEXn pin to toggle.

                  Pulse Width Modulation mode
                  0: Disables PWM mode
                  1: Enables CEXn pin to be used as a pulse width modulated output

                  Enable CCF Interrupt
                  0: Disables compare/capture flag CCF[4:0] in the CCON register to generate an
                  interrupt request.
                  1: Enables compare/capture flag CCF[4:0] in the CCON register to generate an
                  interrupt request.

2007 Silicon Storage Technology, Inc.                                                                   S71207-08-EOL  1/07

                                                                                   29
                                                                                                                   FlashFlex MCU
                                                                                             SST89E564RD / SST89V564RD
                                                                                             SST89E554RC / SST89V554RC

EOL Data Sheet

SPI Control Register (SPCR)

Location    7           6       5        4                                                3     2     1     0  Reset Value
   D5H    SPIE        SPE    DORD     MSTR                                             CPOL  CPHA  SPR1  SPR0       00H

          Symbol      Function
          SPIE
          SPE         If both SPIE and ES are set to one, SPI interrupts are enabled.

          DORD        SPI enable bit.
                      0: Disables SPI.
          MSTR        1: Enables SPI and connects SS#, MOSI, MISO, and SCK to pins P1.4, P1.5, P1.6, P1.7.

          CPOL        Data Transmission Order.
                      0: MSB first in data transmission.
          CPHA        1: LSB first in data transmission.

          SPR1, SPR0  Master/Slave select.
                      0: Selects Slave mode.
                      1: Selects Master mode.

                      Clock Polarity
                      0: SCK is low when idle (Active High).
                      1: SCK is high when idle (Active Low).

                      Clock Phase control bit.
                      0: Shift triggered on the leading edge of the clock.
                      1: Shift triggered on the trailing edge of the clock.

                      SPI Clock Rate Select bits. These two bits control the SCK rate of the device
                      configured as master. SPR1 and SPR0 have no effect on the slave. The relationship
                      between SCK and the oscillator frequency, fOSC, is as follows:

                             SPR1     SPR0     SCK = fOSC divided by

                                0        0                   4
                                0        1                   16
                                1        0                   64
                                1        1                  128

SPI Status Register (SPSR)

Location  7           6            5        4                                          3     2     1     0     Reset Value

AAH       SPIF        WCOL         -        -                                          -     -     -     -     00xxxxxxb

          Symbol      Function
          SPIF
                      SPI Interrupt Flag.
          WCOL        Upon completion of data transfer, this bit is set to 1.
                      If SPIE =1 and ES =1, an interrupt is then generated.
                      This bit is cleared by software.

                      Write Collision Flag.
                      Set if the SPI data register is written to during data transfer.
                      This bit is cleared by software.

2007 Silicon Storage Technology, Inc.                                                                      S71207-08-EOL  1/07

                                                                                   30
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                          EOL Data Sheet

SPI Data Register (SPDR)

Location  7               6    5    4                                                  3    2    1   0    Reset Value

86H                                    SPDR[7:0]                                                          00H

Power Control Register (PCON)

Location  7               6    5    4                                                  3    2    1   0    Reset Value

87H       SMOD1 SMOD0          BOF  POF                                                GF1  GF0  PD  IDL  00010000b

          Symbol          Function
          SMOD1
          SMOD0           Double Baud rate bit. If SMOD1 = 1, Timer 1 is used to generate the baud rate, and the
                          serial port is used in modes 1, 2, and 3.
          BOF
                          FE/SM0 Selection bit.
          POF             0: SCON[7] = SM0
                          1: SCON[7] = FE,
          GF1
          GF0             Brown-out detection status bit, this bit will not be affected by any other reset. BOF
          PD              should be cleared by software. Power-on reset will also clear the BOF bit.
                          0: No brown-out.
          IDL             1: Brown-out occurred

                          Power-on reset status bit, this bit will not be affected by any other reset. POF should be
                          cleared by software.
                          0: No Power-on reset.
                          1: Power-on reset occurred

                          General-purpose flag bit.

                          General-purpose flag bit.

                          Power-down bit, this bit is cleared by hardware after exiting from power-down mode.
                          0: Power-down mode is not activated.
                          1: Activates Power-down mode.

                          Idle mode bit, this bit is cleared by hardware after exiting from idle mode.
                          0: Idle mode is not activated.
                          1: Activates idle mode.

2007 Silicon Storage Technology, Inc.                                                                    S71207-08-EOL  1/07

                                                                                   31
                                                                                                                   FlashFlex MCU
                                                                                             SST89E564RD / SST89V564RD
                                                                                             SST89E554RC / SST89V554RC

EOL Data Sheet

Serial Port Control Register (SCON)

Location       7  6                  5       4                                            3  2               1   0   Reset Value

98H       SM0/FE  SM1       SM2            REN                                         TB8   RB8             TI  RI  00000000b

          Symbol  Function
          FE
                  Set SMOD0 = 1 to access FE bit.
          SM0     0: No framing error
          SM1     1: Framing Error. Set by receiver when an invalid stop bit is detected. This bit needs to
                  be cleared by software.

                  SMOD0 = 0 to access SM0 bit.
                  Serial Port Mode Bit 0

                  Serial Port Mode Bit 1

                       SM0              SM1            Mode                                  Description     Baud Rate1
                         0                0               0                                  Shift Register
                                                                                             8-bit UART      fOSC/6 (6 clock mode) or
                         0                1               1                                  9-bit UART      fOSC/12 (12 clock mode)
                         1                0               2                                                  Variable
                                                                                             9-bit UART
                       1                1                                              3                     fOSC/32 or fOSC/16 (6 clock mode)
                                                                                                             or
                                                                                                             fOSC/64 or fOSC/32 (12 clock mode)
                                                                                                             Variable

                       1. fOSC = oscillator frequency

          SM2     Enables the Automatic Address Recognition feature in Modes 2 or 3. If SM2 = 1 then RI
                  will not be set unless the received 9th data bit (RB8) is 1, indicating an address, and
          REN     the received byte is a given or broadcast address. In Mode 1, if SM2 = 1 then RI will not
          TB8     be activated unless a valid stop bit was received. In Mode 0, SM2 should be 0.
          RB8
          TI      Enables serial reception.
          RI      0: to disable reception.
                  1: to enable reception.

                  The 9th data bit that will be transmitted in Modes 2 and 3. Set or clear by software as
                  desired.

                  In Modes 2 and 3, the 9th data bit that was received. In Mode 1, if SM2 = 0, RB8 is the
                  stop bit that was received. In Mode 0, RB8 is not used.

                  Transmit interrupt flag. Set by hardware at the end of the 8th bit time in Mode 0, or at
                  the beginning of the stop bit in the other modes, in any serial transmission, Must be
                  cleared by software.

                  Receive interrupt flag. Set by hardware at the end of the8th bit time in Mode 0, or
                  halfway through the stop bit time in the other modes, in any serial reception (except see
                  SM2). Must be cleared by software.

2007 Silicon Storage Technology, Inc.                                                                               S71207-08-EOL  1/07

                                                                                   32
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                         EOL Data Sheet

Timer/Counter 2 Control Register (T2CON)

Location  7        6     5                4                                            3  2       1   0        Reset Value
                                                                                               C/T2#
C8H       TF2      EXF2  RCLK             TCLK EXEN2                                      TR2         CP/RL2#  00H

          Symbol   Function
          TF2
          EXF2     Timer 2 overflow flag set by a Timer 2 overflow and must be cleared by software. TF2
                   will not be set when either RCLK or TCLK = 1.
          RCLK
                   Timer 2 external flag set when either a capture or reload is caused by a negative
          TCLK     transition on T2EX and EXEN2 = 1. When Timer 2 interrupt is enabled, EXF2 = 1 will
                   cause the CPU to vector to the Timer 2 interrupt routine. EXF2 must be cleared by
          EXEN2    software. EXF2 does not cause an interrupt in up/down counter mode (DCEN = 1).

          TR2      Receive clock flag. When set, causes the serial port to use Timer 2 overflow pulses for
          C/T2#    its receive clock in modes 1 and 3. RCLK = 0 causes Timer 1 overflow to be used for
                   the receive clock.
          CP/RL2#
                   Transmit clock flag. When set, causes the serial port to use Timer 2 overflow pulses for
                   its transmit clock in modes 1 and 3. TCLK = 0 causes Timer 1 overflow to be used for
                   the transmit clock.

                   Timer 2 external enable flag. When set, allows a capture or reload to occur as a result
                   of a negative transition on T2EX if Timer 2 is not being used to clock the serial port.
                   EXEN2 = 0 causes Timer 2 to ignore events at T2EX.

                   Start/stop control for Timer 2. A logic 1 starts the timer.

                   Timer or counter select (Timer 2)
                   0: Internal timer (OSC/6 in 6 clock mode, OSC/12 in 12 clock mode)
                   1: External event counter (falling edge triggered)

                   Capture/Reload flag. When set, captures will occur on negative transitions at T2EX if
                   EXEN2 = 1. When cleared, auto-reloads will occur either with Timer 2 overflows or
                   negative transitions at T2EX when EXEN2 = 1. When either RCLK = 1 or TCLK = 1,
                   this bit is ignored and the timer is forced to auto-reload on Timer 2 overflow.

Timer/Counter 2 Mode Control (T2MOD)

Location  7        6     5                4                                            3  2    1      0        Reset Value

C9H       -        -     -                -                                            -  -    T2OE   DCEN xxxxxx00b

          Symbol   Function
          -        Not implemented, reserved for future use.

          T2OE     Note: User should not write `1's to reserved bits. The value read from a reserved bit is indeterminate.
          DCEN
                   Timer 2 Output Enable bit.
                   Down Count Enable bit. When set, this allows Timer 2 to be configured as an up/down
                   counter.

2007 Silicon Storage Technology, Inc.                                                                   S71207-08-EOL  1/07

                                                                                   33
EOL Data Sheet                                                                                                           FlashFlex MCU
                                                                                                   SST89E564RD / SST89V564RD
4.0 FLASH MEMORY PROGRAMMING                                                                       SST89E554RC / SST89V554RC

The device internal flash memory can be programmed or                                  logic high to a logic low while RST input is being held con-
erased using the following two methods:                                                tinuously high. The device will stay in external host mode
External Host Programming mode                                                       as long as RST = 1 and PSEN# = 0.
In-Application Programming (IAP) mode                                                A Read-ID operation is necessary to "arm" the device in
                                                                                       external host mode, and no other external host mode com-
4.1 External Host Programming Mode                                                     mands can be enabled until a Read-ID is performed. In
                                                                                       external host mode, the internal flash memory blocks are
External host programming mode allows the user to pro-                                 accessed through the re-assigned I/O port pins (see Figure
gram the flash memory directly without using the CPU.                                  4-1 for details) by an external host, such as a MCU program-
External host mode is entered by forcing PSEN# from a                                  mer, a PCB tester or a PC-controlled development board.

TABLE 4-1: EXTERNAL HOST MODE COMMANDS FOR SST89E/V564RD1

                               PROG#/                                                                     P3[5:4]

Operation           RST PSEN# ALE EA# P3[7] P3[6] P2[7] P2[6] P0[7:0] P2[5:0] P1[7:0]

Read-ID             VIH1  VIL  VIH     VIH              VIL                            VIL  VIL  VIL  DO  AH             AL

Chip-Erase          VIH1  VIL  2       VIH              VIL                            VIL  VIL  VIH  X   X              X

Block-Erase         VIH1  VIL          VIH VIH                                         VIH  VIL  VIH  X   X              X

Sector-Erase        VIH1  VIL          VIH VIH                                         VIL  VIH  VIH  X   AH             AL

Byte-Program        VIH1  VIL          VIH VIH                                         VIH  VIH  VIL  DI  AH             AL

Byte-Verify (Read)  VIH1  VIL  VIH     VIH VIH                                         VIH  VIL  VIL  DO  AH             AL

Select-Block0       VIH1  VIL          VIH VIH                                         VIL  VIL  VIH  X   55H            X

Select-Block1       VIH1  VIL          VIH VIH                                         VIL  VIL  VIH  X   A5H            X

Prog-SC0            VIH1  VIL          VIH VIH                                         VIL  VIL  VIH  X   5AH            X

Prog-SB1            VIH1  VIL          VIH VIH                                         VIH  VIH  VIH  X   X              X

Prog-SB2            VIH1  VIL          VIH              VIL                            VIL  VIH  VIH  X   X              X

Prog-SB3            VIH1  VIL          VIH              VIL                            VIH  VIL  VIH  X   X              X

Enable-Clock-Double VIH1 VIL           VIH VIH                                         VIL  VIL  VIL  X   55H            X

                                                                                                                                                                                                                                             T4-1.2 1207

     1. External Host programming mode is guaranteed at 25C (room temperature) only

    2. Symbol  signifies a negative pulse and the command is asserted during the low state of PROG#/ALE input. All other combinations

         of the above input pins are invalid and may result in unexpected behaviors.

Note: VIL = Input Low Voltage; VIH = Input High Voltage; VIH1 = Input High Voltage (XTAL, RST); X = Don't care; AL = Address low order byte;

         AH = Address high order byte; DI = Data Input; DO = Data Output

2007 Silicon Storage Technology, Inc.                                                                    S71207-08-EOL      1/07

                                                                                   34
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                                    EOL Data Sheet

TABLE 4-2: EXTERNAL HOST MODE COMMANDS FOR SST89E/V554RC1

                               PROG#/                                                                               P3[5:4]

Operation           RST PSEN# ALE EA# P3[7] P3[6] P2[7] P2[6] P0[7:0] P2[5:0] P1[7:0]

Read-ID             VIH1  VIL  VIH         VIH         VIL                                VIL  VIL         VIL  DO  AH             AL

Chip-Erase          VIH1  VIL  2           VIH         VIL                                VIL  VIL         VIH  X   X              X

Block-Erase         VIH1  VIL              VIH VIH                                        VIH  VIL         VIH  X   A[15:13]       X

Sector-Erase        VIH1  VIL              VIH VIH                                        VIL  VIH         VIH  X   AH             AL

Byte-Program        VIH1  VIL              VIH VIH                                        VIH  VIH         VIL  DI  AH             AL

Byte-Verify (Read)  VIH1  VIL  VIH         VIH VIH                                        VIH  VIL         VIL  DO  AH             AL

Prog-SC0            VIH1  VIL              VIH VIH                                        VIL  VIL         VIH  X   5AH            X

Prog-SC1            VIH1  VIL              VIH VIH                                        VIL  VIL         VIH  X   AAH            X

Prog-SB1            VIH1  VIL              VIH VIH                                        VIH  VIH         VIH  X   X              X

Prog-SB2            VIH1  VIL              VIH         VIL                                VIL  VIH         VIH  X   X              X

Prog-SB3            VIH1  VIL              VIH         VIL                                VIH  VIL         VIH  X   X              X

Enable-Clock-Double VIH1 VIL               VIH VIH                                        VIL  VIL         VIL  X   55H            X

                                                                                                                                                                                                                                             T4-2.1 1207

     1. External Host programming mode is guaranteed at 25C (room temperature) only

    2. Symbol  signifies a negative pulse and the command is asserted during the low state of PROG#/ALE input.

         All other combinations of the above input pins are invalid and may result in unexpected behaviors.

Note: VIL = Input Low Voltage; VIH = Input High Voltage; VIH1 = Input High Voltage (XTAL, RST); X = Don't care; AL = Address low order byte;

         AH = Address high order byte; DI = Data Input; DO = Data Output; A[15:13] = 0xxb for Block 0 and A[15:13] = 111b for Block 1

                                           VSS VDD RST

                                                              0                                Input/
                                                                                               Output
                                                Port 0 6                                       Data
                                                                                               Bus
                                                              7
                                                                                               Address Bus
                                                                                       0       A13-A8

                                           0                                           1       Flash
                                                                                               Control Signals
                                           1                                           2
                                                                                               Address Bus
                                           2    Port 2 3                                       A7-A0

                               Ready/Busy# 3                                           4

                          Address Bus A14 4    Port 3                                  5
                                A15-A14 A15 5
                                                                                       6
                                                                                       7

                               Flash       6                                           0

                          Control Signals  7    Port 1 6

                                                                                       7

                                           EA# ALE /PSEN#
                                                 PROG#

                                                                                               1207 F04.3

FIGURE 4-1: I/O PIN ASSIGNMENTS FOR EXTERNAL HOST MODE

2007 Silicon Storage Technology, Inc.                                                                              S71207-08-EOL      1/07

                                                                                   35
EOL Data Sheet                                                                                                           FlashFlex MCU
                                                                                                   SST89E564RD / SST89V564RD
4.1.1 Product Identification                                                                       SST89E554RC / SST89V554RC

The Read-ID command accesses the Signature Bytes that                                  The Select-Block0 command enables Block 0 to be pro-
identify the device and the manufacturer as SST. External                              grammed in external host mode. Once this command is
programmers primarily use these Signature Bytes in the                                 executed, all subsequent external host Commands will be
selection of programming algorithms. The Read-ID com-                                  directed at Block 0. See Figure 13-15 for timing waveforms.
mand is selected by the command code of 0H on P3[7:6]                                  This command applies to SST89E564RD/
and P2[7:6]. See Figure 13-14 for timing waveforms.                                    SST89V564RD only.

TABLE 4-3: PRODUCT IDENTIFICATION                                                      The Select-Block1 command enables Block 1 (8 KByte
                                                                                       Block) to be programmed. Once this command is exe-
Manufacturer's ID  Address          Data                                               cuted, all subsequent external host Commands that are
Device ID             30H            BFH                                               directed to the address range below 2000H will be directed
                                                                                       at Block 1. The Select-Block1 command only affects the
    SST89E564RD       31H            91H                                               lowest 8 KByte of the program address space. For
    SST89V564RD       31H            90H                                               addresses greater than or equal to 2000H, Block 0 is
    SST89E554RC       31H            99H                                               accessed by default. Upon entering external host mode,
    SST89V554RC       31H            98H                                               Block 1 is selected by default. See Figure 13-15 for timing
                                                                                       waveforms. This command applies to SST89E564RD/
                                   T4-3.0 1207                                         SST89V564RD only.

4.1.2 Arming Command                                                                   The Chip-Erase, Block-Erase, and Sector-Erase com-
                                                                                       mands are used for erasing all or part of the memory array.
An arming command sequence must take place before                                      Erased data bytes in the memory array will be erased to
any external host mode sequence command is recognized                                  FFH. Memory locations that are to be programmed must
by the device. This prevents accidental triggering of exter-                           be in the erased state prior to programming.
nal host mode commands due to noise or programmer
error. The arming command is as follows:                                               The Chip-Erase command erases all bytes in both memory
                                                                                       blocks, regardless of any previous Select-Block0 or Select-
  1. PSEN# goes low while RST is high. This will get                                   Block1 commands. Chip-Erase ignores the Security Lock
     the machine in external host mode, re-configuring                                 status and will erase the Security Lock, returning the device
     the pins, and turning on the on-chip oscillator.                                  to its Unlocked state. The Chip-Erase command will also
                                                                                       erase the SC0 bit. Upon completion of Chip-Erase com-
  2. A Read-ID command is issued, and after 1 ms the                                   mand, Block 1 will be the selected block. See Figure 13-16
     external host mode commands can be issued.                                        for timing waveforms.

After the above sequence, all other external host mode                                 The Block-Erase command erases all bytes in the selected
commands are enabled. Before the Read-ID command is                                    memory blocks. This command will not be executed if the
received, all other external host mode commands received                               security lock is enabled. The selection of the memory block
are ignored.                                                                           to be erased is determined by the prior execution Select-
                                                                                       Block0 or Select-Block1 command. See Figures 13-17 and
4.1.3 External Host Mode Commands                                                      13-18 for the timing waveforms.

The external host mode commands are Read-ID, Chip-                                     The Sector-Erase command erases all of the bytes in a
Erase, Block-Erase, Sector-Erase, Byte-Program, Byte-                                  sector. The sector size for the flash memory is 128 Bytes.
Verify, Prog-SB1, Prog-SB2, Prog-SB3, Prog-SC0, Prog-                                  This command will not be executed if the Security lock is
SC1, Select-Block0, Select-Block1. See Tables 4-1 and 4-2                              enabled. See Figure 13-19 for timing waveforms.
for all signal logic assignments, Figure 4-1 for I/O pin
assignments, and Table 13-11 for the timing parameters.                                The Byte-Program command is used for programming new
The critical timing for all Erase and Program commands is                              data into the memory array. Programming will not take
generated by an on-chip flash memory controller. The high-                             place if any security locks are enabled. See Figure 13-20
to-low transition of the PROG# signal initiates the Erase or                           for timing waveforms.
Program commands, which are synchronized internally.
The Read commands are asynchronous reads, indepen-                                     The Byte-Verify command allows the user to verify that the
dent of the PROG# signal level.                                                        device correctly performed an Erase or Program com-
                                                                                       mand. This command will be disabled if any security locks
A detailed description of the external host mode com-                                  are enabled. See Figure 13-23 for timing waveforms.
mands follows.

2007 Silicon Storage Technology, Inc.                                                 S71207-08-EOL  1/07

                                                                                   36
FlashFlex MCU                                                                                                                            EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC                                                              4.1.6 Instructions to Perform External Host Mode
                                                                                       Commands
The Prog-SB1, Prog-SB2, Prog-SB3 commands program                                      To program data into the memory array, apply power
the security bits, the functions of these bits are described in                        supply voltage (VDD) to VDD and RST pins, and per-
the Security Lock section and also in Table 9-1. Once pro-                             form the following steps:
grammed, these bits can only be erased through a Chip-
Erase command. See Figure 13-21 for timing waveforms.                                    1. Maintain RST high and set PSEN# from logic high
                                                                                            to low, in sequence according to the appropriate
Prog-SC0 command programs SC0 bit, which determines                                         timing diagram.
the state of SFCF[0] out of reset. Once programmed, SC0
can only be restored to an erased state via a Chip-Erase                                 2. Raise EA# High (VIH).
command. See Figure 13-22 for timing waveforms.
                                                                                         3. Issue Read-ID command to enable the external
Prog-SC1 command programs SC1 bit, which determines                                         host mode.
the state of SFCF[1] out of reset. Once programmed, SC1
can only be restored to an erased state via a Chip-Erase                                 4. Verify that the memory blocks or sectors for pro-
command. See Figure 13-22 for timing waveforms. Prog-                                       gramming is in the erased state, FFH. If they are
SC1 is for SST89E554RC/SST89V554RC only.                                                    not erased, then erase them using the appropriate
                                                                                            Erase command.
4.1.4 External Host Mode Clock Source
                                                                                         5. Select the memory location using the address
In external host mode, an internal oscillator will provide                                  lines (P3[5:4], P2[5:0], P1[7:0]).
clocking for the device, and the oscillator is unaffected by
the clock doubler logic. The on-chip oscillator will be turned                           6. Present the data in on P0[7:0].
on as the device enters external host mode; i.e. when
PSEN# goes low while RST is high. During external host                                   7. Pulse ALE/PROG#, observing minimum pulse
mode, the CPU core is held in reset. Upon exit from exter-                                  width.
nal host mode, the internal oscillator is turned off.
                                                                                         8. Wait for low to high transition on Ready/Busy#
4.1.5 Flash Operation Status Detection Via External                                         (P3[3]).
Host Handshake
                                                                                         9. Repeat steps 5 - 8 until programming is finished.
The device provides two methods for an external host to
detect the completion of a flash memory operation to opti-                             10. Verify the flash memory contents.
mize the Program or Erase time. The end of a flash mem-
ory operation cycle can be detected by:                                                4.1.7 Additional Read Commands in External Host
                                                                                       Mode
  1. monitoring the Ready/Busy# bit at P3[3];                                          The procedure to issue additional read commands, shown
                                                                                       in Table 4-4 below, is the same as the read ID command
  2. monitoring the Data# Polling bit at P0[3].                                        format, only the address is changed. Here is a short list of
                                                                                       useful features:
4.1.5.1 Ready/Busy# (P3[3])
The progress of the flash memory programming can be                                     Read the status of the security bits
monitored by the Ready/Busy# output signal. P3[3] is                                        (SB1_i, SB2_i, SB3_i).
driven low, some time after ALE/PROG# goes low during a
flash memory operation to indicate the Busy# status of the                              Read the configuration bits (SC0_i, SC1_i) status.
Flash Control Unit (FCU). P3[3] is driven high when the                                 Read the clock mode (EDC_i) status.
flash programming operation is completed to indicate the
ready status.                                                                          Note: Commands shown in Table 4-4 are not the
                                                                                               ARMING type.
4.1.5.2 Data# Polling (P0[3])
During a Program operation, any attempts to read (Byte-
Verify), while the device is busy, will receive the comple-
ment of the data of the last byte loaded (logic low, i.e. "0" for
an Erase) on P0[3] with the rest of the bits "0". During a
Program operation, the Byte-Verify command is reading
the data of the last byte loaded, not the data at the address
specified.

2007 Silicon Storage Technology, Inc.                                                 S71207-08-EOL  1/07

                                                                                   37
                                                                                                                          FlashFlex MCU
                                                                                                    SST89E564RD / SST89V564RD
                                                                                                    SST89E554RC / SST89V554RC

EOL Data Sheet

TABLE 4-4: ADDITIONAL READ COMMANDS IN EXTERNAL HOST MODE

Address                                                                                       Data
   60H
   61H                      X  X  X                                                    SC1_i        SC0_i    SB1_i  SB2_i    SB3_i
                                                                                                                X   EDC_i       X
                            X  X  X                                                    X            X
                                                                                                                              T4-4.4 1207

X = Don't care

4.2 In-Application Programming Mode                                                    4.2.2 Memory Bank Selection for In-Application
                                                                                       Programming Mode
The device offers either 72 or 40 KByte of in-application
programmable flash memory. During in-application pro-                                  With the addressing range limited to 16 bit, only 64 KByte
gramming, the CPU of the microcontroller enters IAP                                    of program address space is "visible" at any one time. As
mode. The two blocks of flash memory allow the CPU to                                  shown in Table 4-5, bank selection (the configuration of
execute user code from one block, while the other is being                             EA# and SFCF[1:0]), allows Block 1 memory to be overlaid
erased or reprogrammed concurrently. The CPU may also                                  on the lowest 8 KByte of Block 0 memory, making Block 1
fetch code from an external memory while all internal flash                            reachable. The same concept is employed to allow both
is being reprogrammed. The mailbox registers (SFST,                                    Block 0 and Block 1 flash to be accessible to IAP opera-
SFCM, SFAL, SFAH, SFDT and SFCF) located in the spe-                                   tions. Code from a block that is not visible may not be used
cial function register (SFR), control and monitor the                                  as a source to program another address. However, a block
device's erase and program process.                                                    that is not "visible" may be programmed by code from the
                                                                                       other block through mailbox registers.
Table 4-7 outlines the commands and their associated
mailbox register settings.                                                             The device allows IAP code in one block of memory to pro-
                                                                                       gram the other block of memory, but may not program any
4.2.1 In-Application Programming Mode Clock                                            location in the same block. If an IAP operation originates
Source                                                                                 physically from Block 0, the target of this operation is implic-
                                                                                       itly defined to be in Block 1. If the IAP operation originates
During IAP mode, both the CPU core and the flash control-                              physically from Block 1, then the target address is implicitly
ler unit are driven off the external clock. However, an inter-                         defined to be in Block 0. If the IAP operation originates from
nal oscillator will provide timing references for Program and                          external program space, then, the target will depend on the
Erase operations. The internal oscillator is only turned on                            address and the state of bank selection.
when required, and is turned off as soon as the flash oper-
ation is completed.                                                                    4.2.3 IAP Enable Bit

                                                                                       The IAP enable bit, SFCF[6], enables in-application pro-
                                                                                       gramming mode. Until this bit is set, all flash programming
                                                                                       IAP commands will be ignored.

TABLE 4-5: IAP ADDRESS RESOLUTION FOR SST89E/V564RD

EA#             SFCF[1:0]      Address of IAP Inst.                                       Target Address     Block Being Programmed

1               00             >= 2000H (Block 0)                                      >= 2000H (Block 0)           None1

1               00             >= 2000H (Block 0)                                         < 2000H (Block 1)         Block 1

1               00             < 2000H (Block 1)                                              Any (Block 0)         Block 0

1               01, 10, 11     Any (Block 0)                                           >= 2000H (Block 0)           None1

1               01, 10, 11     Any (Block 0)                                              < 2000H (Block 1)         Block 1

0               00             From external                                           >= 2000H (Block 0)           Block 0

0               00             From external                                              < 2000H (Block 1)         Block 1

0               01, 10, 11     From external                                                  Any (Block 0)         Block 0

                                                                                                                             T4-5.0 1207

1. No operation is performed because code from one block may not program the same originating block

2007 Silicon Storage Technology, Inc.                                                                              S71207-08-EOL  1/07

                                                                                   38
FlashFlex MCU                                                                                                          EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC                                                                                 IAP Enable
                                                                                                      ORL SFCF, #40H
4.2.4 In-Application Programming Mode
Commands                                                                               Erase Block 0         OR        Erase Block 1
All of the following commands can only be initiated in the
IAP mode. In all situations, writing the control byte to the                           MOV SFAH, #00H                  MOV SFAH, #F0H
SFCM register will initiate all of the operations. All com-
mands will not be enabled if the security locks are enabled                                                  Set-Up
on the selected memory block.                                                                         MOV SFDT, #55H

The Program command is for programming new data into                                     Polling scheme                Interrupt scheme
the memory array. The portion of the memory array to be                                MOV SFCM, #0DH                 MOV SFCM, #8DH
programmed should be in the erased state, FFH. If the
memory is not erased, it should first be erased with an                                  SFST[2] indicates           INT1 interrupt
appropriate Erase command. Warning: Do not attempt to                                  operation completion      indicates completion
write (program or erase) to a block that the code is cur-
rently fetching from. This will cause unpredictable pro-                                                                                    1207 F44.2
gram behavior and may corrupt program data.
                                                                                       4.2.4.3 Sector-Erase
4.2.4.1 Chip-Erase                                                                     The Sector-Erase command erases all of the bytes in a
The Chip-Erase command erases all bytes in both memory                                 sector. The sector size for the flash memory blocks is 128
blocks. This command is only allowed when EA#=0 (exter-                                Bytes. The selection of the sector to be erased is deter-
nal memory execution). Additionally this command is not                                mined by the contents of SFAH and SFAL.
permitted when the device is in level 4 locking. In all other
instances, this command ignores the Security Lock status
and will erase the security lock bits and re-map bits.

                                     IAP Enable
                                 ORL SFCF, #40H

       Set-Up                                                                                              IAP Enable
MOV SFDT, #55H                                                                                         ORL SFCF, #40H

  Polling scheme       Interrupt scheme                                                    Program sector address
MOV SFCM, #01H        MOV SFCM, #81H                                                   MOV SFAH, #sector_addressH
                                                                                       MOV SFAL, #sector_addressL

  SFST[2] indicates       INT1 interrupt                                                  Polling scheme           Interrupt scheme
operation completion  indicates completion                                              MOV SFCM, #0BH            MOV SFCM, #8BH

                                                 1207 F43.0                              SFST[2] indicates           INT1 interrupt
                                                                                       operation completion      indicates completion
4.2.4.2 Block-Erase
The Block-Erase command erases all bytes in one of the                                                                                      1207 F45.1
two memory blocks (Block 0 or Block 1). The selection of
the memory block to be erased is determined by the
(SFAH[7]) of the SuperFlash Address Register. For
SST89x564RD, refer to Table 4-5. For SST89x554RC, if
SFAH[7] = 0b, the primary flash memory Block 0 is
selected. If SFAH[7:4] = EH, the secondary flash memory
Block 1 is selected. The Block-Erase command sequence
for SST89x554RC is as follows:

2007 Silicon Storage Technology, Inc.                                                                                 S71207-08-EOL     1/07

                                                                                   39
EOL Data Sheet                                                                                               FlashFlex MCU
4.2.4.4 Byte-Program                                                                   SST89E564RD / SST89V564RD
The Byte-Program command programs data into a single                                   SST89E554RC / SST89V554RC
byte. The address is determined by the contents of SFAH
and SFAL. The data byte is in SFDT.                                                                     IAP Enable
                                                                                                    ORL SFCF, #40H
                                     IAP Enable
                                 ORL SFCF, #40H                                                   Program byte address
                                                                                             MOV SFAH, #byte_addressH
                                                                                             MOV SFAL, #byte_addressL

    Program byte address                                                                                               MOV SFCM, #0CH
MOV SFAH, #byte_addressH
MOV SFAL, #byte_addressL                                                                                                  SFDT register
                                                                                                                           contains data
      Move data to SFDT
       MOV SFDT, #data                                                                                                                                              1207 F47.0

  Polling scheme       Interrupt scheme                                                4.2.4.6 Prog-SB3, Prog-SB2, Prog-SB1
MOV SFCM, #0EH        MOV SFCM, #8EH                                                   Prog-SB3, Prog-SB2, Prog-SB1 commands are used to
                                                                                       program the security bits (see Table 9-1). Completion of
  SFST[2] indicates       INT1 interrupt                                               any of these commands, the security options will be
operation completion  indicates completion                                             updated immediately.
                                                                                       Security bits previously in un-programmed state can be
                                                 1207 F46.1                            programmed by these commands. Prog-SB3, Prog-SB2
                                                                                       and Prog-SB1 commands should only reside in Block 1 or
                                                                                       external code memory.

4.2.4.5 Byte-Verify                                                                                             IAP Enable
The Byte-Verify command allows the user to verify that the                                                  ORL SFCF, #40H
device has correctly performed an Erase or Program com-
mand. Byte-Verify command returns the data byte in SFDT                                                            Set-Up
if the command is successful. The user is required to check                                                MOV SFDT, #0AAH
that the previous flash operation has fully completed before
issuing a Byte-Verify. Byte-Verify command execution time                              Program SB1           Program SB2        Program SB3
is short enough that there is no need to poll for command
completion and no interrupt is generated.                                              MOV SFCM, #0FH  OR  MOV SFCM, #03H   OR  MOV SFCM, #05H
                                                                                                  or                  or                   or

                                                                                       MOV SFCM, #8FH                           MOV SFCM, #85H

                                                                                                           MOV SFCM, #83H

                                                                                         Polling SFST[2]                     INT1# Interrupt
                                                                                       indicates completion               indicates completion

                                                                                                                                                1207 F48.0

2007 Silicon Storage Technology, Inc.                                                                                      S71207-08-EOL       1/07

                                                                                   40
FlashFlex MCU                                                                                                       EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC                                                                         IAP Enable
                                                                                              ORL SFCF, #40H
4.2.4.7 Prog-SC0, Prog-SC1
Prog-SC0 command is used to program the SC0 bit. This                                  Set-up Enable-Clock-Double
command only changes the SC0 bit and has no effect on                                        MOV SFAH, #55H
BSEL bit until after a reset cycle.                                                         MOV SFDT, #0AAH

SC0 bit previously in un-programmed state can be pro-                                  Program Enable-Clock-Double  Program Enable-Clock-Double
grammed by this command. The Prog-SC0 command                                                    Polling scheme              Interrupt scheme
should reside only in Block 1 or external code memory.                                                                     MOV SFCM, #88H
                                                                                              MOV SFCM, #08H
Prog-SC1 command is used to program the SC1 bit. This
command only changes the SC1 bit and has no effect on                                     Polling SFST[2]              INT1# Interrupt
SFCF[1] bit until after a reset cycle.                                                 indicates completion         indicates completion

SC1 bit previously in un-programmed state can be pro-                                                                                         1207 F50.1
grammed by this command. The Prog-SC1 command
should reside only in Block 1 or external code memory.                                 There are no IAP counterparts for the external host com-
                                                                                       mands Select-Block0 and Select-Block1.
                                      IAP Enable
                                  ORL SFCF, #40H                                       4.2.5 Polling

   Set-up Program SC0    Set-up Program SC1                                            A command that uses the polling method to detect flash
    MOV SFAH, #5AH       MOV SFAH, #0AAH                                               operation completion should poll on the FLASH_BUSY bit
   MOV SFDT, #0AAH       MOV SFDT, #0AAH                                               (SFST[2]). When FLASH_BUSY de-asserts (logic 0), the
                                                                                       device is ready for the next operation.
   Program SC0 or SC1 -  Program SC0 or SC1 -
        Polling scheme      Interrupt scheme                                           MOVC instruction may also be used for verification of the
                           MOV SFCM, #89H                                              Programming and Erase operation of the flash memory.
     MOV SFCM, #09H                                                                    MOVC instruction will fail if it is directed at a flash block that
                                                                                       is still busy.
      Polling SFST[2]       INT1# Interrupt
   indicates completion  indicates completion                                          4.2.6 Interrupt Termination

                                                    1207 F49.2                         If interrupt termination is selected, (SFCM[7] is set), then
                                                                                       an interrupt (INT1) will be generated to indicate flash opera-
4.2.4.8 Enable-Clock-Double                                                            tion completion. Under this condition, the INT1 becomes an
Enable-Clock-Double command is used to make the MCU                                    internal interrupt source. The INT1# pin can now be used
run at 6 clocks per machine cycle. The standard (default) is                           as a general purpose port pin and it cannot be the source
12 clocks per machine cycle (i.e. clock double command                                 of External Interrupt 1 during in-application programming.
disabled).
                                                                                       In order to use an interrupt to signal flash operation termi-
                                                                                       nation. EX1 and EA bits of IE register must be set. The IT1
                                                                                       bit of TCON register must also be set for edge trigger
                                                                                       detection.

.

2007 Silicon Storage Technology, Inc.                                                                              S71207-08-EOL                         1/07

                                                                                   41
                                                                                                             FlashFlex MCU
                                                                                       SST89E564RD / SST89V564RD
                                                                                       SST89E554RC / SST89V554RC

EOL Data Sheet

TABLE 4-6: IAP COMMANDS1 FOR SST89E/V564RD

Operation             SFCM [6:0]2  SFDT [7:0]                                          SFAH [7:0]  SFAL [7:0]
Chip-Erase3                01H         55H                                                  X4           X
Block-Erase5               0DH         55H                                                  AH           X
Sector-Erase5              0BH           X                                                 AH6         AL7
Byte-Program5              0EH          DI8                                                 AH          AL
Byte-Verify (Read)5        0CH         DO8                                                  AH          AL
Prog-SB19                  0FH         AAH                                                   X           X
Prog-SB29                  03H         AAH                                                   X           X
Prog-SB39                  05H         AAH                                                   X           X
Prog-SC09                  09H         AAH                                                 5AH           X
Enable-Clock-Double9       08H         AAH                                                 55H           X

                                                                                                                            T4-6.4 1207

     1. SFCF[6]=1 enables IAP commands; SFCF[6]=0 disables IAP commands.
     2. Interrupt/Polling enable for flash operation completion

         SFCM[7] = 1: Interrupt enable for flash operation completion
                       0: polling enable for flash operation completion

     3. Chip-Erase only functions in IAP mode when EA#=0 (external memory execution) and device is not in level 4 locking.
     4. X can be VIL or VIH, but no other value.
     5. Refer to Table 4-5 for address resolution
     6. AH = Address high order byte
     7. AL = Address low order byte
     8. DI = Data Input, DO = Data Output, all other values are in hex.
     9. Instruction must be located in Block 1 or external code memory.
Note: DISIAPL pin in PLCC or TQFP will also disable IAP commands if it is externally pulled low when reset.

TABLE 4-7: IAP COMMANDS1 FOR SST89E/V554RC

Operation             SFCM [6:0]2  SFDT [7:0]                                          SFAH [7:0]  SFAL [7:0]
Chip-Erase3                01H         55H                                                  X4           X
Block-Erase                0DH         55H                                                 AH5           X
Sector-Erase               0BH           X                                                  AH         AL6
Byte-Program               0EH          DI7                                                 AH          AL
Byte-Verify (Read)8        0CH         DO7                                                  AH          AL
Prog-SB19                  0FH         AAH                                                   X           X
Prog-SB29                  03H         AAH                                                   X           X
Prog-SB39                  05H         AAH                                                   X           X
Prog-SC09                  09H         AAH                                                 5AH           X
Prog-SC19                  09H         AAH                                                 AAH           X
Enable-Clock-Double9       08H         AAH                                                 55H           X

                                                                                                                            T4-7.2 1207

     1. SFCF[6]=1 enables IAP commands; SFCF[6]=0 disables IAP commands.
     2. Interrupt/Polling enable for flash operation completion

         SFCM[7] = 1: Interrupt enable for flash operation completion
                       0: polling enable for flash operation completion

     3. Chip-Erase only functions in IAP mode when EA#=0 (external memory execution) and device is not in level 4 locking.
     4. X can be VIL or VIH, but no other value.
     5. AH = Address high order byte
     6. AL = Address low order byte
     7. DI = Data Input, DO = Data Output, all other values are in hex.
     8. SFAH[7:5] = 111b selects Block 1, SFAH[7] = 0b selects Block 0
     9. Instruction must be located in Block 1 or external code memory.
Note: DISIAPL pin in PLCC or TQFP will also disable IAP commands if it is externally pulled low when reset.

2007 Silicon Storage Technology, Inc.                                                             S71207-08-EOL            1/07

                                                                                   42
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                                                               EOL Data Sheet

5.0 TIMERS/COUNTERS

5.1 Timers                                                                                                      TABLE 5-2: TIMER/COUNTER 1

The device has three 16-bit registers that can be used as                                                                                           TMOD
either timers or event counters. The three timers/counters
are denoted Timer 0 (T0), Timer 1 (T1), and Timer 2 (T2).                                                                Mode  Function        Internal External
Each is designated a pair of 8-bit registers in the SFRs.                                                                                      Control1 Control2
The pair consists of a most significant (high) byte and least
significant (low) byte. The respective registers are TL0,                                                                0     13-bit Timer    00H            80H
TH0, TL1, TH1, TL2, and TH2.
                                                                                                                Used as 1      16-bit Timer    10H            90H

                                                                                                                Timer    2 8-bit Auto-Reload 20H              A0H

                                                                                                                         3     Does not run    30H            B0H

5.2 Timer Set-up                                                                                                         0     13-bit Timer    40H            C0H

Refer to Table 3-10 for TMOD, TCON, and T2CON regis-                                                            Used as 1      16-bit Timer    50H            D0H
ters regarding timers T0, T1, and T2. The following tables                                                                                                    E0H
provide TMOD values to be used to set up Timers T0, T1,                                                         Counter 2 8-bit Auto-Reload 60H
and T2.
                                                                                                                         3     Not available   -              -
Except for the baud rate generator mode, the values given
for T2CON do not include the setting of the TR2 bit. There-                                                                                                                                                        T5-2.0 1207
fore, bit TR2 must be set separately to turn the timer on.
                                                                                                                1. The Timer is turned ON/OFF by setting/clearing bit
                                                                                                                   TR1 in the software.

                                                                                                                2. The Timer is turned ON/OFF by the 1 to 0 transition
                                                                                                                   on INT1# (P3.3) when TR1 = 1 (hardware control).

TABLE 5-1: TIMER/COUNTER 0                                                                                      TABLE 5-3: TIMER/COUNTER 2

                                 TMOD                                                                                                               T2CON

       Mode  Function       Internal External                                                                                  Mode            Internal External
                            Control1 Control2                                                                                                  Control1 Control2

       0     13-bit Timer   00H        08H                                                                               16-bit Auto-Reload    00H         08H

Used as 1    16-bit Timer   01H        09H                                                                                  16-bit Capture     01H         09H

Timer  2 8-bit Auto-Reload 02H         0AH                                                                      Used as Baud rate generator    34H         36H

       3 Two 8-bit Timers 03H          0BH                                                                      Timer    receive and transmit

                                                                                                                            same baud rate

       0     13-bit Timer   04H        0CH                                                                                  Receive only       24H         26H

Used as 1    16-bit Timer   05H        0DH                                                                                  Transmit only      14H         16H
                                       0EH
Counter 2 8-bit Auto-Reload 06H                                                                                 Used as 16-bit Auto-Reload     02H         0AH

       3 Two 8-bit Timers 07H          0FH                                                                      Counter     16-bit Capture     03H         0BH

                                                                                                   T5-1.0 1207                                                                                                   T5-3.0 1207

1. The Timer is turned ON/OFF by setting/clearing                                                               1. Capture/Reload occurs only on timer/counter overflow.
   bit TR0 in the software.                                                                                     2. Capture/Reload occurs on timer/counter overflow and a 1

2. The Timer is turned ON/OFF by the 1 to 0 transition                                                             to 0 transition on T2EX (P1.1) pin except when Timer 2 is
   on INT0# (P3.2) when TR0 = 1 (hardware control).                                                                used in the baud rate generating mode.

2007 Silicon Storage Technology, Inc.                                                                                                         S71207-08-EOL       1/07

                                                                                   43
EOL Data Sheet                                                                                                           FlashFlex MCU
                                                                                                   SST89E564RD / SST89V564RD
5.3 Programmable Clock-Out                                                                         SST89E554RC / SST89V554RC

A 50% duty cycle clock can be programmed to come out                                   6.0 SERIAL I/O
on P1.0. This pin, besides being a regular I/O pin, has two
alternate functions. It can be programmed:                                             6.1 Full-Duplex, Enhanced UART

  1. to input the external clock for Timer/Counter 2, or                               The device serial I/O port is a full-duplex port that allows
                                                                                       data to be transmitted and received simultaneously in
  2. to output a 50% duty cycle clock ranging from 122                                 hardware by the transmit and receive registers, respec-
     Hz to 8 MHz at a 16 MHz operating frequency (61                                   tively, while the software is performing other tasks. The
     Hz to 4 MHz in 12 clock mode).                                                    transmit and receive registers are both located in the
                                                                                       Serial Data Buffer (SBUF) special function register. Writ-
To configure Timer/Counter 2 as a clock generator, bit                                 ing to the SBUF register loads the transmit register, and
C/#T2 (in T2CON) must be cleared and bit T20E in                                       reading from the SBUF register obtains the contents of
T2MOD must be set. Bit TR2 (T2CON.2) also must be set                                  the receive register.
to start the timer.
                                                                                       The UART has four modes of operation which are selected
The Clock-Out frequency depends on the oscillator fre-                                 by the Serial Port Mode Specifier (SM0 and SM1) bits of
quency and the reload value of Timer 2 capture registers                               the Serial Port Control (SCON) special function register. In
(RCAP2H, RCAP2L) as shown in this equation:                                            all four modes, transmission is initiated by any instruction
                                                                                       that uses the SBUF register as a destination register.
                       Oscillator Frequency                                            Reception is initiated in mode 0 when the Receive Interrupt
                n x (65536 - RCAP2H, RCAP2L)                                           (RI) flag bit of the Serial Port Control (SCON) SFR is
                                                                                       cleared and the Reception Enable/ Disable (REN) bit of the
               n = 2 (in 6 clock mode)                                                 SCON register is set. Reception is initiated in the other
                       4 (in 12 clock mode)                                            modes by the incoming start bit if the REN bit of the SCON
                                                                                       register is set.
Where (RCAP2H, RCAP2L) = the contents of RCAP2H
and RCAP2L taken as a 16-bit unsigned integer.                                         6.1.1 Framing Error Detection

In the Clock-Out mode, Timer 2 roll-overs will not generate                            Framing Error Detection is a feature, which allows the
an interrupt. This is similar to when it is used as a baud-rate                        receiving controller to check for valid stop bits in modes 1,
generator. It is possible to use Timer 2 as a baud-rate gen-                           2, or 3. Missing stops bits can be caused by noise in serial
erator and a clock generator simultaneously. Note, how-                                lines or from simultaneous transmission by two CPUs.
ever, that the baud-rate and the Clock-Out frequency will
not be the same.                                                                       Framing Error Detection is selected by going to the PCON
                                                                                       register and changing SMOD0 = 1 (see Figure 6-1). If a
                                                                                       stop bit is missing, the Framing Error bit (FE) will be set.
                                                                                       Software may examine the FE bit after each reception to
                                                                                       check for data errors. After the FE bit has been set, it can
                                                                                       only be cleared by software. Valid stop bits do not clear FE.
                                                                                       When FE is enabled, RI rises on the stop bit, instead of the
                                                                                       last data bit (see Figure 6-2 and Figure 6-3).

SM0/FE SM1 SM2 REN TB8 RB8 TI                                                              RI SCON

                                                                                                      (98H)

Set FE bit if stop bit is 0 (framing error) (SMOD0 = 1)
SM0 to UART mode control (SMOD0 = 0)

SMOD1 SMOD0 BOF POF GF1 GF0                                                            PD  IDL  PCON

                                                                                                 (87H)

To UART framing error control

                                                                                                             1207 F52.1

FIGURE 6-1: FRAMING ERROR BLOCK DIAGRAM

2007 Silicon Storage Technology, Inc.                                                                                   S71207-08-EOL  1/07

                                                                                   44
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                                  EOL Data Sheet

        RXD           D0  D1 D2     D3                                                 D4  D5  D6 D7

           RI  Start                Data byte                                                         Stop
SMOD0=X         bit                                                                                    bit

          FE
SMOD0=1

                                                                                                                  1207 F53.0

FIGURE 6-2: UART TIMINGS IN MODE 1

       RXD            D0  D1 D2     D3 D4                                                  D5  D6 D7  D8

           RI  Start                Data byte                                                         Ninth Stop
SMOD0=0         bit
                                                                                                      bit   bit
           RI
SMOD0=1

          FE
SMOD0=1

                                                                                                                  1207 F54.0

   FIGURE 6-3: UART TIMINGS IN MODES 2 AND 3                                                                      S71207-08-EOL  1/07

2007 Silicon Storage Technology, Inc.

                                                                                   45
                                                                                                                      FlashFlex MCU
                                                                                                SST89E564RD / SST89V564RD
                                                                                                SST89E554RC / SST89V554RC

EOL Data Sheet                                                                                                Slave 2

6.1.2 Automatic Address Recognition                                                                           SADDR = 1111 0011

Automatic Address Recognition helps to reduce the MCU                                                         SADEN = 1111 1001
time and power required to talk to multiple serial devices.
Each device is hooked together sharing the same serial                                                         GIVEN = 1111 0XX1
link with its own address. In this configuration, a device is
only interrupted when it receives its own address, thus                                6.1.2.1 Using the Given Address to Select Slaves
eliminating the software overhead to compare addresses.                                Any bits masked off by a 0 from SADEN become a "don't
                                                                                       care" bit for the given address. Any bit masked off by a 1,
This same feature helps to save power because it can be                                becomes ANDED with SADDR. The "don't cares" provide
used in conjunction with idle mode to reduce the system's                              flexibility in the user-defined addresses to address more
overall power consumption. Since there may be multiple                                 slaves when using the given address.
slaves hooked up serial to one master, only one slave
would have to be interrupted from idle mode to respond to                              Shown in the example above, Slave 1 has been given an
the master's transmission. Automatic Address Recognition                               address of 1111 0001 (SADDR). The SADEN byte has
(AAR) allows the other slaves to remain in idle mode while                             been used to mask off bits to a given address to allow more
only one is interrupted. By limiting the number of interrup-                           combinations of selecting Slave 1 and Slave 2. In this case
tions, the total current draw on the system is reduced.                                for the given addresses, the last bit (LSB) of Slave 1 is a
                                                                                       "don't care" and the last bit of Slave 2 is a 1. To communi-
There are two ways to communicate with slaves: a group of                              cate with Slave 1 and Slave 2, the master would need to
them at once, or all of them at once. To communicate with a                            send an address with the last bit equal to 1 (e.g. 1111
group of slaves, the master sends out an address called                                0001) since Slave 1's last bit is a don't care and Slave 2's
the given address. To communicate with all the slaves, the                             last bit has to be a 1. To communicate with Slave 1 alone,
master sends out an address called the "broadcast"                                     the master would send an address with the last bit equal to
address.                                                                               0 (e.g. 1111 0000), since Slave 2's last bit is a 1. See the
                                                                                       table below for other possible combinations.
AAR can be configured as mode 2 or 3 (9-bit modes) and
setting the SM2 bit in SCON. Each slave has its own SM2                                              Select Slave 1 Only
bit set waiting for an address byte (9th bit = 1). The Receive
Interrupt (RI) flag will only be set when the received byte                            Slave 1  Given Address   Possible Addresses
matches either the given address or the broadcast
address. Next, the slave then clears its SM2 bit to enable                                           1111 0X0X            1111 0000
reception of the data bytes (9th bit = 0) from the master.                                                                1111 0100
When the 9th bit = 1, the master is sending an address.
When the 9th bit = 0, the master is sending actual data.                                             Select Slave 2 Only

If mode 1 is used, the stop bit takes the place of the 9th bit.                        Slave 2       Given Address Possible Addresses
Bit RI is set only when the received command frame
address matches the device's address and is terminated                                               1111 0XX1            1111 0111
by a valid stop bit. Note that mode 0 cannot be used. Set-                                                                1111 0011
ting SM2 bit in the SCON register in mode 0 will have no
effect.                                                                                Slaves 1 & 2  Select Slaves 1 & 2

Each slave's individual address is specified by SFR                                                                Possible Addresses
SADDR. SFR SADEN is a mask byte that defines "don't                                                                       1111 0001
care" bits to form the given address when combined with                                                                   1111 0101
SADDR. See the example below:
                                                                                       If the user added a third slave such as the example below:
                       Slave 1
                                                                                                     Slave 3
                       SADDR = 1111 0001                                                             SADDR = 1111 1001
                                                                                                     SADEN = 1111 0101
                       SADEN = 1111 1010                                                             GIVEN = 1111 X0X1

                        GIVEN = 1111 0X0X

2007 Silicon Storage Technology, Inc.                                                                                    S71207-08-EOL  1/07

                                                                                   46
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

              Select Slave 3 Only                                                                                                        EOL Data Sheet

Slave 2  Given Address   Possible Addresses                                            6.2 Serial Peripheral Interface

              1111 X0X1            1111 1011                                           6.2.1 SPI Features
                                   1111 1001
                                                                                        Master or slave operation
The user could use the possible addresses above to select                               10 MHz bit frequency (max)
slave 3 only. Another combination could be to select slave 2                            LSB first or MSB first data transfer
and 3 only as shown below.                                                             Four programmable bit rates
                                                                                        End of transmission (SPIF)
Slaves 2 & 3  Select Slaves 2 & 3 Only                                                 Write collision flag protection (WCOL)
                                 Possible Addresses                                     Wake up from idle mode (slave mode only)
                                        1111 0011
                                                                                       6.2.2 SPI Description
More than one slave may have the same SADDR address
as well, and a given address could be used to modify the                               The serial peripheral interface (SPI) allows high-speed syn-
address so that it is unique.                                                          chronous data transfer between the SST89E/V564RD /
                                                                                       SST89E/V554RC and peripheral devices or between sev-
6.1.2.2 Using the Broadcast Address to Select Slaves                                   eral SST89E/V564RD / SST89E/V554RC devices.
Using the broadcast address, the master can communicate
with all the slaves at once. It is formed by performing a logi-                        Figure 6-4 shows the correspondence between master
cal OR of SADDR and SADEN with 0s in the result treated                                and slave SPI devices. The SCK pin is the clock output and
as "don't cares".                                                                      input for the master and slave modes, respectively. The SPI
                                                                                       clock generator will start following a write to the master
                      Slave 1                                                          devices SPI data register. The written data is then shifted
                       1111 0001 = SADDR                                               out of the MOSI pin on the master device into the MOSI pin
                                                                                       of the slave device. Following a complete transmission of
                      +1111 1010 = SADEN                                               one byte of data, the SPI clock generator is stopped and
                       1111 1X11 = Broadcast                                           the SPIF flag is set. An SPI interrupt request will be gener-
                                                                                       ated if the SPI Interrupt Enable bit (SPIE) and the Serial
"Don't cares" allow for a wider range in defining the broad-                           Port Interrupt Enable bit (ES) are both set.
cast address, but in most cases, the broadcast address will
be FFH.                                                                                An external master drives the Slave Select input pin, SS#/
                                                                                       P1[4], low to select the SPI module as a slave. If SS#/P1[4]
On reset, SADDR and SADEN are "0". This produces an                                    has not been driven low, then the slave SPI unit is not
given address of all "don't cares" as well as a broadcast                              active and the MOSI/P1[5] port can also be used as an
address of all "don't cares." This effectively disables Auto-                          input port pin.
matic Addressing mode and allows the microcontroller to
function as a standard 8051, which does not make use of                                CPHA and CPOL control the phase and polarity of the SPI
this feature.                                                                          clock. Figures 6-5 and 6-6 show the four possible combina-
                                                                                       tions of these two bits.

                         MSB Master LSB                          MISO MISO                                     MSB Slave LSB
                         8-bit Shift Register                    MOSI MOSI                                     8-bit Shift Register

                      SPI                                        SCK                   SCK
              Clock Generator                                    SS#                   SS#

                                                                                                      VDD VSS  1207 F15.1

FIGURE        6-4: SPI MASTER-SLAVE INTERCONNECTION

2007 Silicon Storage Technology, Inc.                                                                                               S71207-08-EOL  1/07

                                                                                   47
                                                                                                                   FlashFlex MCU
                                                                                             SST89E564RD / SST89V564RD
                                                                                             SST89E554RC / SST89V554RC

EOL Data Sheet
6.2.3 SPI Transfer Formats

   SCK Cycle #              1    2  3  4                                                  5  6  7  8
(for reference)
SCK (CPOL=0)                MSB 6   5                                                  4  3  2  1  LSB

SCK (CPOL=1)                MSB  6  5                                                  4  3  2  1  LSB

             MOSI
  (from Master)

             MISO
    (from Slave)

SS# (to Slave)

                                                                                                             1207 F16.0

FIGURE 6-5: SPI TRANSFER FORMAT WITH CPHA = 0

   SCK Cycle #              1    2  3  4                                                  5  6  7  8
(for reference)
SCK (CPOL=0)                MSB 6   5                                                  4  3  2  1  LSB

SCK (CPOL=1)                MSB 6   5                                                  4  3  2  1       LSB

             MOSI
  (from Master)

             MISO
    (from Slave)

SS# (to Slave)

                                                                                                             1207 F17.0

FIGURE 6-6: SPI TRANSFER FORMAT WITH CPHA = 1

2007 Silicon Storage Technology, Inc.                                                                  S71207-08-EOL    1/07

                                                                                   48
FlashFlex MCU                                                                                                                            EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC                                                              The WDTS flag bit is set by WDT overflow and is not
                                                                                       changed by WDT reset. User software can clear WDTS by
7.0 WATCHDOG TIMER                                                                     writing "1" to it.
                                                                                       Figure 7-1 provides a block diagram of the WDT. Two SFRs
The device offers a programmable Watchdog Timer (WDT)                                  (WDTC and WDTD) control watchdog timer operation.
for fail safe protection against software deadlock and auto-                           During idle mode, WDT operation is temporarily sus-
matic recovery.                                                                        pended, and resumes upon an interrupt exit from idle.
                                                                                       The time-out period of the WDT is calculated as follows:
To protect the system against software deadlock, the user
software must refresh the WDT within a user-defined time                                      Period = (255 - WDTD) * 344064 * 1/fCLK (XTAL1)
period. If the software fails to do this periodical refresh, an                        where WDTD is the value loaded into the WDTD register
internal hardware reset will be initiated if enabled (WDRE=                            and fOSC is the oscillator frequency.
1). The software can be designed such that the WDT times
out if the program does not work properly.

The WDT in the device uses the system clock (XTAL1) as
its time base. So strictly speaking, it is a watchdog counter
rather than a watchdog timer. The WDT register will incre-
ment every 344,064 crystal clocks. The upper 8-bits of the
time base register (WDTD) are used as the reload register
of the WDT.

         CLK (XTAL1)           344064                                                  WDT Reset  Internal Reset
Ext. RST                         clks
                      Counter                                                                     1207 F18.0
                                       WDT Upper Byte

WDTC

                                                                                         WDTD

FIGURE 7-1: BLOCK DIAGRAM OF PROGRAMMABLE WATCHDOG TIMER

2007 Silicon Storage Technology, Inc.                                                            S71207-08-EOL   1/07

                                                                                   49
EOL Data Sheet                                                                                                           FlashFlex MCU
                                                                                                   SST89E564RD / SST89V564RD
8.0 PROGRAMMABLE COUNTER ARRAY                                                                     SST89E554RC / SST89V554RC

The Programmable Counter Array (PCA) present on the                                    PCA. External events associated with modules are shared
SST89E/V554RC and SST89E/V564RD is a special 16-bit                                    with corresponding Port 1 pins. Modules not using the port
timer that has five 16-bit capture/compare modules. Each                               pins can still be used for standard I/O.
of the modules can be programmed to operate in one of
four modes: rising and/or falling edge capture, software                               Each of the five modules can be programmed in any of the
timer, high-speed output, or pulse width modulator. The 5th                            following modes:
module can be programmed as a Watchdog Timer in addi-
tion to the other four modes. Each module has a pin asso-                               Rising and/or falling edge capture
ciated with it in port 1. Module 0 is connected to P1.3                                 Software timer
(CEX0), module 1 to P1[4] (CEX1), module 2 to P1[5]                                     High speed output
(CEX2), module 3 to P1[6] (CEX3), and module 4 to P1[7]                                 Watchdog Timer (Module 4 only)
(CEX4). PCA configuration is shown in Figure 8-1.                                       Pulse Width Modulator (PWM)

8.1 PCA Overview                                                                       8.2 PCA Timer/Counter

PCA provides more timing capabilities with less CPU inter-                             The PCA timer is a free-running 16-bit timer consisting of
vention than the standard timer/counter. Its advantages                                registers CH and CL (the high and low bytes of the count
include reduced software overhead and improved accuracy.                               values). The PCA timer is common time base for all five
                                                                                       modules and can be programmed to run at: 1/6 the oscilla-
The PCA consists of a dedicated timer/counter which                                    tor frequency, 1/2 the oscillator frequency, Timer 0 overflow,
serves as the time base for an array of five compare/cap-                              or the input on the ECI pin (P1.2). The timer/counter source
ture modules. Figure 8-1 shows a block diagram of the                                  is determined from the CPS1 and CPS0 bits in the CMOD
                                                                                       SFR as follows (see "PCA Timer/Counter Mode Register
                                                                                       (CMOD)" on page 28):

TABLE     8-1: PCA TIMER/COUNTER SOURCE

    CPS1  CPS0        12 Clock Mode                                                                         6 Clock Mode
       0     0             fOSC /12                                                                              fOSC /6
       0     1              fOSC /4                                                                              fOSC /2
       1     0
       1     1       Timer 0 overflow                                                                     Timer 0 overflow
                External clock at ECI pin                                                            External clock at ECI pin
                (maximum rate = fOSC /8)                                                             (maximum rate = fOSC /4)

                                                                                                                                T8-1.0 1207

                                                                                       16 Bits Each  P1.3/CEX0
                                                                                        Module 0

                          16 Bits                                                      Module 1      P1.4/CEX1
                PCA Timer/Counter                                                      Module 2      P1.5/CEX2
                                                                                       Module 3      P1.6/CEX3
                                                                                       Module 4      P1.7/CEX4

                                                                                                     1207 F34.0

FIGURE 8-1: PCA TIMER/COUNTER AND COMPARE/CAPTURE MODULES

2007 Silicon Storage Technology, Inc.                                                                           S71207-08-EOL  1/07

                                                                                   50
FlashFlex MCU                                                                                                           EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

The table below summarizes various clock inputs at two common frequencies.

TABLE 8-2: PCA TIMER/COUNTER INPUTS

                                                                                                      Clock Increments

PCA Timer/Counter Mode                                                                    12 MHz           16 MHz
Mode 0: fOSC/12                                                                            1 sec         0.75 sec
Mode 1:                                                                                  330 nsec          250 nsec
Mode 2: Timer 0 Overflows1
Timer 0 programmed in:                                                                   256 sec          192 sec
                                                                                          65 msec          49 sec
    8-bit mode                                                                         1 to 255 sec  0.75 to 191 sec
    16-bit mode                                                                          0.66 sec        0.50 sec
    8-bit auto-reload
Mode 3: External Input MAX                                                                                                                T8-2.0 1207

1. In Mode 2, the overflow interrupt for Timer 0 does not need to be enabled.

CMOD's four possible timer modes with and without the overflow interrupt enabled are shown below. This list
assumes that PCA will be left running during idle mode.

TABLE 8-3: CMOD VALUES                                                  CMOD Value                    With Interrupt Enabled
                                     Without Interrupt Enabled                                                     01H
PCA Count Pulse Selected                                                                                          03H
Internal clock, fOSC/12                            00H                                                            05H
Internal clock, fOSC/4                             02H                                                            07H
Timer 0 overflow                                   04H
External clock at P1.2                             06H                                                                                           T8-3.0 1207

The CCON register is associated with all PCA timer functions. It contains run control bits and flags for the PCA
timer (CF) and all modules. To run the PCA the CR bit (CCON.6) must be set by software. Clearing the bit, will turn
off PCA. When the PCA counter overflows, the CF (CCON.7) will be set, and an interrupt will be generated if the
ECF bit in the CMOD register is set. The CF bit can only be cleared by software. Each module has its own timer
interrupt or capture interrupt flag (CCF0 for module 0, CCF4 for module 4, etc.). They are set when either a match
or capture occurs. These flags can only be cleared by software. (See "PCA Timer/Counter Control Register
(CCON)" on page 27.)

2007 Silicon Storage Technology, Inc.                                                                                  S71207-08-EOL  1/07

                                                                                   51
EOL Data Sheet                                                                                                           FlashFlex MCU
                                                                                                   SST89E564RD / SST89V564RD
8.3 Compare/Capture Modules                                                                        SST89E554RC / SST89V554RC

Each PCA module has an associated SFR with it. These                                   Bits CAPN (CCAPMn.4) and CAPP (CCAPMn.5) deter-
registers are: CCAPM0 for module 0, CCAPM1 for module                                  mine whether the capture input will be active on a positive
1, etc. Refer to "PCA Compare/Capture Module Mode Reg-                                 edge or negative edge. The CAPN bit enables the negative
ister (CCAPMn)" on page 29 for details. The registers each                             edge that a capture input will be active on, and the CAPP
contain 7 bits which are used to control the mode each                                 bit enables the positive edge. When both bits are set, both
module will operate in. The ECCF bit (CCAPMn.0 where n                                 edges will be enabled and a capture will occur for either
= 0, 1, 2, 3, or 4 depending on module) will enable the CCF                            transition. The last bit in the register ECOM (CCAPMn.6)
flag in the CCON SFR to generate an interrupt when a                                   when set, enables the comparator function. Table 8-5
match or compare occurs. PWM (CCAPMn.1) enables the                                    shows the CCAPMn settings for the various PCA functions.
pulse width modulation mode. The TOG bit (CCAPMn.2)
when set, causes the CEX output associated with the mod-                               There are two additional register associated with each of
ule to toggle when there is a match between the PCA                                    the PCA modules: CCAPnH and CCAPnL. They are regis-
counter and the module's capture/compare register. When                                ters that hold the 16-bit count value when a capture occurs
there is a match between the PCA counter and the mod-                                  or a compare occurs. When a module is used in PWM
ule's capture/compare register, the MATn (CCAPMn.3) and                                mode, these registers are used to control the duty cycle of
the CCFn bit in the CCON register to be set.                                           the output. See Figure 8-1.

TABLE 8-4: PCA HIGH AND LOW REGISTER COMPARE/CAPTURE MODULES

Symbol Description        Direct      Bit Address, Symbol, or Alternative Port Function                             RESET
                         Address MSB                                                                           LSB   Value
                                                                                                                      00H
CCAP0H PCA Module 0      FAH                                    CCAP0H[7:0]                                           00H
CCAP0L Compare/Capture   EAH                                    CCAP0L[7:0]
                                                                                                                      00H
              Registers                                         CCAP1H[7:0]                                           00H
                                                                CCAP1L[7:0]
CCAP1H PCA Module 1      FBH                                                                                          00H
CCAP1L Compare/Capture   EBH                                    CCAP2H[7:0]                                           00H
                                                                CCAP2L[7:0]
              Registers                                                                                               00H
                                                                CCAP3H[7:0]                                           00H
CCAP2H PCA Module 2      FCH                                    CCAP3L[7:0]
CCAP2L Compare/Capture   ECH                                                                                          00H
                                                                CCAP4H[7:0]                                           00H
              Registers                                         CCAP4L[7:0]
                                                                                                                       T8-4.0 1207
CCAP3H PCA Module 3      FDH
CCAP3L Compare/Capture   EDH

              Registers

CCAP4H PCA Module 4      FEH
CCAP4L Compare/Capture   EEH

              Registers

2007 Silicon Storage Technology, Inc.                                                 S71207-08-EOL                1/07

                                                                                   52
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                                     EOL Data Sheet

TABLE 8-5: PCA MODULE MODES

Without Interrupt enabled

-1 ECOMy2 CAPPy2 CAPNy2 MATy2 TOGy2 PWMy2 ECCFy2 Module Code

-  0  0                    0  0  0       0                                             0 No Operation

-  0  1                    0  0  0       0                                             0 16-bit capture on positive-edge trigger at CEX[4:0]

-  0  0                    1  0  0       0                                             0 16-bit capture on negative-edge trigger at CEX[4:0]

-  0  1                    1  0  0       0                                             0 16-bit capture on positive/negative-edge

                                                                                          trigger at CEX[4:0]

-  1  0                    0  1  0       0                                             0 Compare: software timer

-  1  0                    0  1  1       0                                             0 Compare: high-speed output

-  1  0                    0  0  0       1                                             0 Compare: 8-bit PWM

-  1  0                    0  1 0 or 13  0                                             0  Compare: PCA WDT (CCAPM4 only)4

                                                                                                                                   T8-5.0 1207

   1. User should not write `1's to reserved bits. The value read from a reserved bit is indeterminate.
   2. y = 0, 1, 2, 3, 4
   3. A 0 disables toggle function. A 1 enables toggle function on CEX[4:0] pin.
   4. For PCA WDT mode, also set the WDTE bit in the CMOD register to enable the reset output signal.

TABLE 8-6: PCA MODULE MODES

With Interrupt enabled

-1 ECOMy2 CAPPy2 CAPNy2 MATy2 TOGy2 PWMy2 ECCFy2 Module Code

-  0  1                    0  0  0       0                                             1 16-bit capture on positive-edge trigger at CEX[4:0]

-  0  0                    1  0  0       0                                             1 16-bit capture on negative-edge trigger at CEX[4:0]

-  0  1                    1  0  0       0                                             1 16-bit capture on positive/negative-edge

                                                                                          trigger at CEX[4:0]

-  1  0                    0  1  0       0                                             1 Compare: software timer

-  1  0                    0  1  1       0                                             1 Compare: high-speed output

-  1  0                    0  0  0       1                                             X3 Compare: 8-bit PWM

-  1  0                    0  1 0 or 14  0                                             X5 Compare: PCA WDT (CCAPM4 only)6

                                                                                                                                   T8-6.0 1207

   1. User should not write `1's to reserved bits. The value read from a reserved bit is indeterminate.
   2. y = 0, 1, 2, 3, 4
   3. No PCA interrupt is needed to generate the PWM.
   4. A 0 disables toggle function. A 1 enables toggle function on CEX[4:0] pin.
   5. Enabling an interrupt for the Watchdog Timer would defeat the purpose of the Watchdog Timer.
   6. For PCA WDT mode, also set the WDTE bit in the CMOD register to enable the reset output signal.

2007 Silicon Storage Technology, Inc.                                                                               S71207-08-EOL  1/07

                                                                                   53
EOL Data Sheet                                                                                                           FlashFlex MCU
                                                                                                   SST89E564RD / SST89V564RD
8.3.1 Capture Mode                                                                                 SST89E554RC / SST89V554RC

Capture mode is used to capture the PCA timer/counter                                  and CL) into the module's capture registers (CCAPnL and
value into a module's capture registers (CCAPnH and                                    CCAPnH). If the CCFn bit for the module in the CCON
CCAPnL). The capture will occur on a positive edge, nega-                              SFR and the ECCFn bit in the CCAPMn SFR are set, then
tive edge, or both on the corresponding module's pin. To                               an interrupt will be generated. In the interrupt service rou-
use one of the PCA modules in the capture mode, either                                 tine, the 16-bit capture value must be saved in RAM before
one or both the CCAPM bits CAPN and CAPP for that                                      the next event capture occurs. If a subsequent capture
module must be set. When a valid transition occurs on the                              occurred, the original capture values would be lost. After
CEX pin corresponding to the module used, the PCA hard-                                flag event flag has been set by hardware, the user must
ware loads the 16-bit value of the PCA counter register (CH                            clear the flag in software. (See Figure 8-2)

          CCON CF CR          CCF4 CCF3 CCF2 CCF1 CCF0                                           PCA Interrupt

CEXn                                        Capture                                          PCA Timer/Counter

                                                                                             CH  CL

CCAPMn      ECOMn CAPPn CAPNn MATn TOGn PWMn ECCFn                                           CCAPnH CCAPnL

  n=0 to 4                                                                                                              1207 F35.1

            0                 0                                                        0  0

FIGURE 8-2: PCA CAPTURE MODE

2007 Silicon Storage Technology, Inc.                                                           S71207-08-EOL                      1/07

                                                                                   54
FlashFlex MCU                                                                                                                            EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC                                                              If necessary, a new 16-bit compare value can be loaded
                                                                                       into CCAPnH and CCAPnL during the interrupt routine.
8.3.2 16-Bit Software Timer Mode                                                       The user should be aware that the hardware temporarily
The 16-bit software timer mode is used to trigger interrupt                            disables the comparator function while these registers are
routines, which must occur at periodic intervals. It is setup                          being updated so that an invalid match will not occur. Thus,
by setting both the ECOM and MAT bits in the module's                                  it is recommended that the user write to the low byte first
CCAPMn register. The PCA timer will be compared to the                                 (CCAPnL) to disable the comparator, then write to the high
module's capture registers (CCAPnL and CCAPnH) and                                     byte (CCAPnH) to re-enable it. If any updates to the regis-
when a match occurs, an interrupt will occur, if the CCFn                              ters are done, the user may want to hold off any interrupts
(CCON SFR) and the ECCFn (CCAPMn SFR) bits for the                                     from occurring by clearing the EA bit. (See Figure 8-3)
module are both set.

                             CF  CR                               CCF4 CCF3 CCF2 CCF1 CCF0 CCON

            Write to                                                                                                                    PCA Interrupt
           CCAPnL Reset
                                                               Match
Write to                 CCAPnH CCAPnL
CCAPnH
           0
        1

              Enable     16-bit Comparator

                         CH      CL

                         PCA Timer/Counter

                                 ECOMn CAPPn CAPNn MATn                                   TOGn  PWMn ECCFn     CCAPMn
                                                                                             0
                                                                                                                 n=0 to 4

                                            0                                          0        0

                                                                                                   1207 F36.2

FIGURE     8-3: PCA COMPARE MODE (SOFTWARE TIMER)

2007 Silicon Storage Technology, Inc.                                                                         S71207-08-EOL  1/07

                                                                                   55
EOL Data Sheet                                                                                                           FlashFlex MCU
                                                                                                   SST89E564RD / SST89V564RD
8.3.3 High Speed Output Mode                                                                       SST89E554RC / SST89V554RC

The high speed output mode is used to toggle a port pin                                High speed output mode is much more accurate than tog-
when a match occurs between the PCA timer and the pre-                                 gling pins since the toggle occurs before branching to an
loaded value in the compare registers. In this mode, the                               interrupt. In this case, interrupt latency will not affect the
CEX output pin (on port 1) associated with the PCA mod-                                accuracy of the output. When using high speed output,
ule will toggle every time there is a match between the PCA                            using an interrupt is optional. Only if the user wishes to
counter (CH and CL) and the capture registers (CCAPnH                                  change the time for the next toggle is it necessary to
and CCAPnL). To activate this mode, the user must set                                  update the compare registers. Otherwise, the next toggle
TOG, MAT, and ECOM bits in the module's CCAPMn SFR.                                    will occur when the PCA timer rolls over and matches the
                                                                                       last compare value. (See Figure 8-4)

                             CF  CR                             CCF4 CCF3 CCF2 CCF1 CCF0 CCON

            Write to                                                                                                                   PCA Interrupt
           CCAPnL Reset
                                                             Match
Write to                 CCAPnH CCAPnL
CCAPnH
           0
        1

              Enable     16-bit Comparator

                                                                                                            Toggle

                         CH      CL                                                                                        CEXn

                         PCA Timer/Counter

                                 ECOMn CAPPn CAPNn MATn                                   TOGn  PWMn ECCFn  CCAPMn
                                                                                                   0
                                            0                                          0                      n=0 to 4

                                                                                                                     1207 F37.2

FIGURE     8-4: PCA HIGH SPEED OUTPUT MODE

2007 Silicon Storage Technology, Inc.                                                                      S71207-08-EOL        1/07

                                                                                   56
FlashFlex MCU                                                                                                                            EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC                                                              loaded into the high byte (CCAPnH). Since writes to the
                                                                                       CCAPnH register are asynchronous, a new value written to
8.3.4 Pulse Width Modulator                                                            the high byte will not be shifted into CCAPnL for compari-
                                                                                       son until the next period of the output (when CL rolls over
The Pulse Width Modulator (PWM) mode is used to gener-                                 from 255 to 00).
ate 8-bit PWMs by comparing the low byte of the PCA
timer (CL) with the low byte of the compare register                                   To calculate values for CCAPnH for any duty cycle, use
(CCAPnL). When CL < CCAPnL the output is low. When                                     the following equation:
CL  CCAPnL the output is high. To activate this mode, the
user must set the PWM and ECOM bits in the module's                                                    CCAPnH = 256(1 - Duty Cycle)
CCAPMn SFR. (See Figure 8-5 and Table 8-7)
                                                                                       where CCAPnH is an 8-bit integer and Duty Cycle is a
In PWM mode, the frequency of the output depends on the                                fraction.
source for the PCA timer. Since there is only one set of CH
and CL registers, all modules share the PCA timer and fre-
quency. Duty cycle of the output is controlled by the value

                                        CCAPnH

        Enable                             CCAPnL                                                             0  CEXn
                                     8-bit Comparator                                  CL < CCAPnL

                                                                                       CL >= CCAPnL
                                                                                                              1

                           Overflow             CL
                                     PCA Timer/Counter

        ECOMn CAPPn CAPNn MATn                  TOGn PWMn ECCFn                           CCAPMn

                                                                                            n=0 to 4             1207 F38.2

                           0         0  0              0                               0

FIGURE  8-5: PCA PULSE WIDTH MODULATOR MODE

TABLE 8-7: PULSE WIDTH MODULATOR FREQUENCIES

                                                                                          PWM Frequency

PCA Timer Mode                                         12 MHz                                                           16 MHz
1/12 Oscillator Frequency                              3.9 KHz                                                          5.2 KHz
1/4 Oscillator Frequency                              11.8 KHz                                                         15.6 KHz
Timer 0 Overflow:
                                                       15.5 Hz                                                          20.3 Hz
    8-bit                                              0.06 Hz                                                          0.08 Hz
    16-bit                                      3.9 KHz to 15.3 Hz                                               5.2 KHz to 20.3 Hz
    8-bit Auto-Reload                                  5.9 KHz                                                          7.8 KHz
External Input (Max)
                                                                                                                                                          T8-7.0 1207

2007 Silicon Storage Technology, Inc.                                                                           S71207-08-EOL  1/07

                                                                                   57
                                                                                                                     FlashFlex MCU
                                                                                               SST89E564RD / SST89V564RD
                                                                                               SST89E554RC / SST89V554RC

EOL Data Sheet                                                                         Use the code below to initialize the Watchdog Timer. Mod-
                                                                                       ule 4 can be configured in either compare mode, and the
8.3.5 Watchdog Timer                                                                   WDTE bit in CMOD must also be set. The user's software
                                                                                       then must periodically change (CCAP4H, CCAP4L) to
The Watchdog Timer mode is used to improve reliability in                              keep a match from occurring with the PCA timer (CH, CL).
the system without increasing chip count (See Figure 8-6).                             This code is given in the Watchdog routine below.
Watchdog Timers are useful for systems that are suscepti-
ble to noise, power glitches, or electrostatic discharge. It                              ;==============================================
can also be used to prevent a software deadlock. If during
the execution of the user's code, there is a deadlock, the                                Init_Watchdog:
Watchdog Timer will time out and an internal reset will
occur. Only module 4 can be programmed as a Watchdog                                      MOV CCAPM4, #4CH; Module 4 in compare mode
Timer (but still can be programmed to other modes if the
Watchdog Timer is not used).                                                              MOV CCAP4L, #0FFH; Write to low byte first

To use the Watchdog Timer, the user pre-loads a 16-bit                                    MOV CCAP4H, #0FFH; Before PCA timer counts up
value in the compare register. Just like the other compare                                             ; to FFFF Hex, these compare
modes, this 16-bit value is compared to the PCA timer                                                  ; values must be changed.
value. If a match is allowed to occur, an internal reset will be
generated. This will not cause the RST pin to be driven high.                             ORL  CMOD, #40H; Set the WDTE bit to enable the
                                                                                                 ; watchdog timer without
In order to hold off the reset, the user has three options:                                      ; changing the other bits in
                                                                                                 ; CMOD
  1. periodically change the compare value so it will
     never match the PCA timer,                                                           ;==============================================

  2. periodically change the PCA timer value so it will                                   ;Main program goes here, but call WATCHDOG periodically.
     never match the compare values, or
                                                                                          ;==============================================
  3. disable the watchdog timer by clearing the WDTE
     bit before a match occurs and then re-enable it.                                     WATCHDOG:

The first two options are more reliable because the Watch-                                CLR EA; Hold off interrupts
dog Timer is never disabled as in option #3. If the program
counter ever goes astray, a match will eventually occur and                               MOV CCAP4L, #00; Next compare value is within
cause an internal reset. The second option is also not rec-
ommended if other PCA modules are being used. Remem-                                      MOV CCAP4H, CH; 65,535 counts of the
ber, the PCA timer is the time base for all modules;                                                   ; current PCA
changing the time base for other modules would not be a
good idea. Thus, in most application the first solution is the                            SETB EA; timer value
best option.
                                                                                          RET

                                                                                          ;==============================================

                                                                                       This routine should not be part of an interrupt service rou-
                                                                                       tine. If the program counter goes astray and gets stuck in an
                                                                                       infinite loop, interrupts will still be serviced and the watchdog
                                                                                       will keep getting reset. Thus, the purpose of the watchdog
                                                                                       would be defeated. Instead, call this subroutine from the
                                                                                       main program of the PCA timer.

                    Write to               CIDL WDTE                                           CPS1 CPS0 ECF CMOD
                   CCAP4L Reset  CCAP4H CCAP4L Module 4
                                                                                                                                               Reset
        Write to   0
        CCAP4H

                1

                      Enable     16-bit Comparator                   Match

                                 CH  CL

                                 PCA Timer/Counter

                                     ECOMn CAPPn CAPNn MATn                                    TOGn PWMn ECCFn CCAPM4

                                                                  0                    0  1    X          0  X

                                                                                                                1207 F39.2

FIGURE  8-6: PCA WATCHDOG TIMER (MODULE 4 ONLY)

2007 Silicon Storage Technology, Inc.                                                                                                                S71207-08-EOL  1/07

                                                                                   58
FlashFlex MCU                                                                                                                            EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC                                                              command mailbox register, SFCM, executed from a
                                                                                       Locked (hard locked or soft locked) block, can be operated
9.0 SECURITY LOCK                                                                      on a soft locked block: Block-Erase, Sector-Erase, Byte-
                                                                                       Program and Byte-Verify.
The security lock protects against software piracy and pre-
vents the contents of the flash from being read by unautho-                            In external host mode, SoftLock behaves the same as a
rized parties. It also protects against code corruption                                hard lock.
resulting from accidental erasing and programming to the
internal flash memory. There are two different types of                                9.3 Security Lock Status
security locks in the device security lock system: hard lock
and SoftLock.                                                                          The three bits that indicate the device security lock
                                                                                       status are located in SFST[7:5]. As shown in Figure 9-
9.1 Hard Lock                                                                          1 and Table 9-1, the three security lock bits control the
                                                                                       lock status of the primary and secondary blocks of
When hard lock is activated, MOVC or IAP instructions exe-                             memory. There are four distinct levels of security lock
cuted from an unlocked or soft locked program address                                  status. In the first level, none of the security lock bits
space, are disabled from reading code bytes in hard locked                             are programmed and both blocks are unlocked. In the
memory blocks (See Table 9-2). Hard lock can either lock                               second level, although both blocks are now locked and
both flash memory blocks or just lock the 8 KByte flash                                cannot be programmed, they are available for read
memory block (Block 1). All external host and IAP com-                                 operation via Byte-Verify. In the third level, three differ-
mands except for Chip-Erase are ignored for memory                                     ent options are available: Block 1 hard lock / Block 0
blocks that are hard locked.                                                           SoftLock, SoftLock on both blocks, and hard lock on
                                                                                       both blocks. Locking both blocks is the same as Level
9.2 SoftLock                                                                           2, Block 1 except read operation isn't available. The
                                                                                       fourth level of security is the most secure level. It
SoftLock allows flash contents to be altered under a secure                            doesn't allow read/program of internal memory or boot
environment. This lock option allows the user to update                                from external memory. For details on how to program
program code in the soft locked memory block through in-                               the security lock bits refer to the external host mode
application programming mode under a predetermined                                     and in-application programming sections.
secure environment. For example, if Block 1 (8K) memory
block is locked (hard locked or soft locked), and Block 0
(64K for SST89E564RD/SST89V564RD) memory block is
soft locked, code residing in Block 1 can program Block 0.
The following IAP mode commands issued through the

                                          UUU/NN                                                       Level 1
                                          PUU/SS                                                       Level 2

        UPU/SS                                                                         UUP/LS

                                                                                                       Level 3

UPP/LL                            PPU/LS                      PUP/LL                           UPP/LL

                                          PPP/LL                                                       Level 4

                                                                                                       1207 F19.1

FIGURE 9-1: SECURITY LOCK LEVELS

Note: P = Programmed (Bit logic state = 0), U = Unprogrammed (Bit logic state = 1), N = Not Locked, L = Hard locked, S = Soft locked

2007 Silicon Storage Technology, Inc.                                                                             S71207-08-EOL      1/07

                                                                                   59
                                                                                                             FlashFlex MCU
                                                                                       SST89E564RD / SST89V564RD
                                                                                       SST89E554RC / SST89V554RC

EOL Data Sheet

TABLE     9-1: SECURITY LOCK OPTIONS

   Level        Security Lock Bits1,2                      Security Status of:
      1
      2   SFST[7:5] SB1  SB21          SB31                Block 1                     Block 0   Security Type
                                         U
          000   U        U               U   Unlock                                    Unlock    No Security Features are Enabled.

          100   P        U                   SoftLock                                  SoftLock  MOVC instructions executed from
                                                                                                 external program memory are dis-
3         011   U        P             P Hard Lock Hard Lock                                     abled from fetching code bytes from
                                                                                                 internal memory, EA# is sampled and
          101   P        U             P                                                         latched on Reset, and further pro-
                                                                                                 gramming of the flash is disabled.
          010   U        P             U SoftLock                                      SoftLock
                                                                                                 Level 2 plus Verify disabled, both
          110   P        P             U Hard Lock SoftLock                                      blocks locked.

          001   U        U             P                                                         Level 2 plus Verify disabled. Code in
                                                                                                 Block 1 may program Block 0 and vice
4         111   P        P             P Hard Lock Hard Lock                                     versa.

                                                                                                 Level 2 plus Verify disabled. Code in
                                                                                                 Block 1 may program Block 0.

                                                                                                 Same as Level 3 hard lock/hard lock,
                                                                                                 but MCU will start code execution
                                                                                                 from the internal memory regardless
                                                                                                 of EA#.

                                                                                                                                                            T9-1.3 1207

1. P = Programmed (Bit logic state = 0), U = Unprogrammed (Bit logic state = 1).
2. SFST[7:5] = Security Lock Status Bits (SB1_i, SB2_i, SB3_i)

9.4 Read Operation Under Lock Condition

The status of security bits SB1, SB2, and SB3 can be read
when the read command is disabled by security lock.
There are three ways to read the status.

  1. External host mode: Read-back = 00H (locked)

  2. IAP command: Read-back = previous SFDT data

  3. MOVC: Read-back = FFH (blank)

2007 Silicon Storage Technology, Inc.                                                           S71207-08-EOL  1/07

                                                                                   60
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                            EOL Data Sheet

TABLE 9-2: SECURITY LOCK ACCESS TABLE

                                        Source      Target                             Byte-Verify Allowed  MOVC Allowed
                                       Address1   Address2
Level            SFST[7:5]             Block 0/1  Block 0/1                            External Host3 IAP   564RD 554RC
  4                                     External   External
                    111b               Block 0/1  Block 0/1                            N    N               Y              Y
       (hard lock on both blocks)       External   External
                                                  Block 0/1                            N/A  N/A             N              Y
                                        Block 0    External
                                                  Block 0/1                            N    N               N              N
                                        Block 1    External
                                        External                                       N/A  N/A             N              Y
                                        Block 0    Block 0
                                                   Block 1                             N    N               Y              Y
                                        Block 1    External
                 011b/101b              External   Block 0                             N/A  N/A             N              Y
       (hard lock on both blocks)       Block 0    Block 1
                                                   External                            N    N               N              N
                                        Block 1   Block 0/1
                                        External   External                            N/A  N/A             Y              Y
                                        Block 0    Block 0
                                                   Block 1                             N    N               Y              Y
                                        Block 1    External
                                        External   Block 0                             N    N               N              N
                                                   Block 1
                                                   External                            N/A  N/A             N              Y
                                                  Block 0/1
                       001b/110b                   External                            N    Y               Y              Y
                 (Block 0 = SoftLock,              Block 0
                 Block 1 = hard lock)              Block 1                             N    N               Y              Y
                                                   External
3                                                  Block 0                             N/A  N/A             N              Y
                                                   Block 1
                                                   External                            N    N               N              N
                                                  Block 0/1
                                                   External                            N/A  N/A             Y              Y
                                                   Block 0
                                                   Block 1                             N    N               Y              Y
                                                   External
                                                   Block 0                             N    Y               Y              Y
                                                   Block 1
                                                   External                            N/A  N/A             N              Y
                                                  Block 0/1
                    010b                           External                            N    Y               Y              Y
       (SoftLock on both blocks)
                                                                                       N    N               Y              Y

                                                                                       N/A  N/A             N              Y

                                                                                       N    N               N              N

                                                                                       N/A  N/A             Y              Y

                                                                                       Y    N               Y              Y

                                                                                       Y    Y               Y              Y

                                                                                       N/A  N/A             N              Y

2                   100b                                                               Y    Y               Y              Y
       (SoftLock on both blocks)
                                                                                       Y    N               Y              Y

                                                                                       N/A  N/A             N              Y

                                                                                       Y    N               N              N

                                                                                       N/A  N/A             Y              Y

                                                                                       Y    N               Y              Y

                                                                                       Y    Y               Y              Y

                                                                                       N/A  N/A             N              Y

1       000b                                                                           Y    Y               Y              Y
       (unlock)
                                                                                       Y    N               Y              Y

                                                                                       N/A  N/A             N              Y

                                                                                       Y    Y               N              Y

                                                                                       N/A  N/A             Y              Y

                                                                                                               T9-2.1 1207

1. Location of MOVC or IAP instruction
2. Target address is the location of the byte being read
3. External host Byte-Verify access does not depend on a source address.

2007 Silicon Storage Technology, Inc.                                                                      S71207-08-EOL     1/07

                                                                                   61
                                                                                                             FlashFlex MCU
                                                                                       SST89E564RD / SST89V564RD
                                                                                       SST89E554RC / SST89V554RC

EOL Data Sheet                                                                         VDD                                                 VDD

10.0 RESET                                                                                                       +                  RST
                                                                                                    10F
A system reset initializes the MCU and begins program                                                                               SST89E/V564RD
execution at program memory location 0000H. The reset                                                            -                  SST89E/V554RC
input for the device is the RST pin. In order to reset the
device, a logic level high must be applied to the RST pin for                                       8.2K
at least two machine cycles (24 clocks), after the oscillator
becomes stable. ALE, PSEN# are weakly pulled high dur-                                                                          C2
ing reset. During reset, ALE and PSEN# output a high level
in order to perform a proper reset. This level must not be                                                                          XTAL2
affected by external element. A system reset will not affect
the 1 KByte of on-chip RAM while the device is running,                                                  XTAL1
however, the contents of the on-chip RAM during power up                               C1
are indeterminate. Following reset, all Special Function
Registers (SFR) return to their reset values outlined in                                                                                                                                                    1207 F20.1
Tables 3-7 to 3-11.
                                                                                       FIGURE 10-1: POWER-ON RESET CIRCUIT
10.1 Power-on Reset
                                                                                       10.2 Software Reset
At initial power up, the port pins will be in a random state
until the oscillator has started and the internal reset algo-                          The software reset is executed by changing SFCF[1]
rithm has weakly pulled all pins high. Powering up the                                 (SWR) from "0" to "1". A software reset will reset the pro-
device without a valid reset could cause the MCU to                                    gram counter to address 0000H. All SFR registers will be
start executing instructions from an indeterminate                                     set to their reset values, except SFCF[1] (SWR), WDTC[2]
location. Such undefined states may inadvertently cor-                                 (WDTS), and RAM data will not be altered.
rupt the code in the flash.
                                                                                       10.3 Brown-out Detection Reset
When power is applied to the device, the RST pin must be
held high long enough for the oscillator to start up (usually                          The device includes a brown-out detection circuit to protect
several milliseconds for a low frequency crystal), in addition                         the system from severed supplied voltage VDD fluctuations.
to two machine cycles for a valid power-on reset. An exam-                             SST89E564's internal brown-out detection threshold is
ple of a method to extend the RST signal is to implement a                             3.85V, SST89V564's brown-out detection threshold is
RC circuit by connecting the RST pin to VDD through a 10                               2.35V. For brown-out voltage parameters, please refer to
F capacitor and to VSS through an 8.2K resistor as                                    Tables 13-6 and 13-7.
shown in Figure 10-1. Note that if an RC circuit is being
used, provisions should be made to ensure the VDD rise                                 When VDD drops below this voltage threshold, the brown-
time does not exceed 1 millisecond and the oscillator start-                           out detector triggers the circuit to generate a brown-out
up time does not exceed 10 milliseconds.                                               interrupt but the CPU still runs until the supplied voltage
                                                                                       returns to the brown-out detection voltage VBOD. The
For a low frequency oscillator with slow start-up time the                             default operation for a brown-out detection is to cause a
reset signal must be extended in order to account for the                              processor reset.
slow start-up time. This method maintains the necessary
relationship between VDD and RST to avoid programming                                  VDD must stay below VBOD at least four oscillator clock peri-
at an indeterminate location, which may cause corruption                               ods before the brown-out detection circuit will respond.
in the code of the flash. The power-on detection is
designed to work as power up initially, before the voltage                             Brown-out interrupt can be enabled by setting the EBO bit
reaches the brown-out detection level. The POF flag in the                             in IEA register (address E8H, bit 3). If EBO bit is set and a
PCON register is set to indicate an initial power up condi-                            brown-out condition occurs, a brown-out interrupt will be
tion. The POF flag will remain active until cleared by soft-                           generated to execute the program at location 004BH. It is
ware. Please refer to Section 3.5, PCON register definition                            required that the EBO bit be cleared by software after the
for detail information.                                                                brown-out interrupt is serviced. Clearing EBO bit when the
                                                                                       brown-out condition is active will properly reset the device.
For more information on system level design techniques,                                If brown-out interrupt is not enabled, a brown-out condition
please review the Design Considerations for the SST                                    will reset the program to resume execution at location
FlashFlex Family Microcontroller application note.                                     0000H.

2007 Silicon Storage Technology, Inc.                                                                                                     S71207-08-EOL  1/07

                                                                                   62
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                                                   EOL Data Sheet

10.4 Interrupt Priority and Polling Sequence

The device supports eight interrupt sources under a four level priority scheme. Table 10-1 summarizes the polling
sequence of the supported interrupts. Note that the SPI serial interface and the UART share the same interrupt
vector. (See Figure 10-2)

TABLE 10-1: INTERRUPT POLLING SEQUENCE

Description  Interrupt Flag   Vector    Interrupt                                      Interrupt   Service      Wake-Up
Ext. Int0           IE0      Address     Enable                                        Priority    Priority   Power-down
Brown-out             -                                                                 PX0/H     1(highest)
T0                  TF0       0003H        EX0                                          PBO/H                       yes
Ext. Int1           IE1       004BH        EBO                                          PT0/H          2             no
T1                  TF1       000BH        ET0                                          PX1/H          3             no
PCA                           0013H        EX1                                          PT1/H          4            yes
UART/SPI        CF/CCFn       001BH        ET1                                           PPCH          5             no
T2             TI/RI/SPIF     0033H         EC                                                         6             no
               TF2, EXF2      0023H         ES                                           PS/H          7             no
                              002BH        ET2                                          PT2/H          8             no

                                                                                                                         T10-1.2 1207

2007 Silicon Storage Technology, Inc.                                                                        S71207-08-EOL  1/07

                                                                                   63
                                                                                                             FlashFlex MCU
                                                                                       SST89E564RD / SST89V564RD
                                                                                       SST89E554RC / SST89V554RC

EOL Data Sheet

                                                   IE & IEA                            IP/IPH/IPA/IPAH              Highest
                                                  Registers                                Registers                Priority
                                                                                                                    Interrupt
                                  IE0
            INT0#       0

                             IT0
                        1

      Brown-out                                                                                                     Interrupt
             TF0                                                                                                    Polling
                                                                                                                    Sequence

                        0

            INT1#          IT1    IE1

                        1

                   TF1
            ECF
CF

CCFn

      ECCFn

                   RI
                   TI

SPIF

      SPIE

              TF2
            EXF2

                                                    Individual  Global                                              Lowest
                                                     Enables    Disable                                             Priority
                                                                                                                    Interrup
FIGURE 10-2: INTERRUPT STRUCTURE
                                                                                                        1207 F42.3

2007 Silicon Storage Technology, Inc.                                                                  S71207-08-EOL          1/07

                                                                                   64
FlashFlex MCU                                                                                                                            EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC                                                              11.2 Power-down Mode

11.0 POWER-SAVING MODES                                                                The power-down mode is entered by setting the PD bit in
                                                                                       the PCON register. In the power-down mode, the clock is
The device provides two power saving modes of operation                                stopped and external interrupts are active for level sensitive
for applications where power consumption is critical. The                              interrupts only. SRAM contents are retained during power-
two modes are idle and power-down, see Table 11-1.                                     down, the minimum VDD level is 2.0V.

11.1 Idle Mode                                                                         The device exits power-down mode through either an
                                                                                       enabled external level sensitive interrupt or a hardware
Idle mode is entered setting the IDL bit in the PCON regis-                            reset. The start of the interrupt clears the PD bit and exits
ter. In idle mode, the program counter (PC) is stopped. The                            power-down. Holding the external interrupt pin low restarts
system clock continues to run and all interrupts and periph-                           the oscillator, the signal must hold low at least 1024 clock
erals remain active. The on-chip RAM and the special func-                             cycles before bringing back high to complete the exit. Upon
tion registers hold their data during this mode.                                       interrupt signal restored to logic VIH, the interrupt service
                                                                                       routine program execution resumes beginning at the
The device exits idle mode through either a system inter-                              instruction immediately following the instruction which
rupt or a hardware reset. Exiting idle mode via system                                 invoked power-down mode. A hardware reset starts the
interrupt, the start of the interrupt clears the IDL bit and                           device similar to power-on reset.
exits idle mode. After exit the Interrupt Service Routine, the
interrupted program resumes execution beginning at the                                 To exit properly out of power-down, the reset or external
instruction immediately following the instruction which                                interrupt should not be executed before the VDD line is
invoked the idle mode. A hardware reset starts the device                              restored to its normal operating voltage. Be sure to hold
similar to a power-on reset.                                                           VDD voltage long enough at its normal operating level for
                                                                                       the oscillator to restart and stabilize (normally less than
                                                                                       10 ms).

TABLE 11-1: POWER SAVING MODES

    Mode          Initiated by     State of MCU                                        Exited by
Idle Mode          Software
                                   CLK is running.                                     Enabled interrupt or hardware reset.
Power-down  (Set IDL bit in PCON)  Interrupts, serial port and                         Start of interrupt clears IDL bit and exits idle mode,
    Mode     MOV PCON, #01H;       timers/counters are active.                         after the ISR RETI instruction, program resumes
                                   Program Counter is stopped.                         execution beginning at the instruction following the
                    Software       ALE and PSEN# signals at a                          one that invoked idle mode. A user could consider
            (Set PD bit in PCON)   HIGH level during Idle. All                         placing two or three NOP instructions after the
             MOV PCON, #02H;       registers remain unchanged.                         instruction that invokes idle mode to eliminate any
                                                                                       problems. A hardware reset restarts the device
                                                                                       similar to a power-on reset.

                                   CLK is stopped.                                     Enabled external level sensitive interrupt or hardware
                                   On-chip SRAM and SFR data                           reset. Start of interrupt clears PD bit and exits power-
                                   is maintained. ALE and                              down mode, after the ISR RETI instruction program
                                   PSEN# signals at a LOW                              resumes execution beginning at the instruction follow-
                                   level during power-down.                            ing the one that invoked power-down mode. A user
                                   External Interrupts are only                        could consider placing two or three NOP instructions
                                   active for level sensitive                          after the instruction that invokes power-down mode to
                                   interrupts, if enabled.                             eliminate any problems. A hardware reset restarts the
                                                                                       device similar to a power-on reset.

                                                                                                  T11-1.1 1207

2007 Silicon Storage Technology, Inc.                                                            S71207-08-EOL                                1/07

                                                                                   65
                                                                                                             FlashFlex MCU
                                                                                       SST89E564RD / SST89V564RD
                                                                                       SST89E554RC / SST89V554RC

EOL Data Sheet

12.0 SYSTEM CLOCK AND CLOCK OPTIONS

12.1 Clock Input Options and Recom-                                                    More specific information about on-chip oscillator design
mended Capacitor Values for Oscillator                                                 can be found in the FlashFlex Oscillator Circuit Design
                                                                                       Considerations application note.
Shown in Figure 12-1 are the input and output of an inter-
nal inverting amplifier (XTAL1, XTAL2), which can be con-                              12.2 Clock Doubling Option
figured for use as an on-chip oscillator.
                                                                                       By default, the device runs at 12 clocks per machine cycle
When driving the device from an external clock source,                                 (x1 mode). The device has a clock doubling option to
XTAL2 should be left disconnected and XTAL1 should be                                  speed up to 6 clocks per machine cycle. Please refer to
driven.                                                                                Table 12-2 for detail.

At start-up, the external oscillator may encounter a higher                            Clock double mode can be enabled either via the external
capacitive load at XTAL1 due to interaction between the                                host mode or the IAP mode. Please refer to Table 4-1 and
amplifier and its feedback capacitance. However, the                                   Table 4-2 for the external host mode enabling command
capacitance will not exceed 15 pF once the external signal                             and to Tables 4-6 and 4-7 for the IAP mode enabling com-
meets the VIL and VIH specifications.                                                  mand (When set, the EDC# bit in SFST register will indi-
                                                                                       cate 6 clock mode.).
Crystal manufacturer, supply voltage, and other factors
may cause circuit performance to differ from one applica-                              The clock double mode is only for doubling the inter-
tion to another. C1 and C2 should be adjusted appropri-                                nal system clock and the internal flash memory, i.e.
ately for each design. Table 12-1, shows the typical values                            EA#=1. To access the external memory and the peripheral
for C1 and C2 vs. crystal type for various frequencies                                 devices, careful consideration must be taken. Also note
                                                                                       that the crystal output (XTAL2) will not be doubled.
TABLE 12-1:RECOMMENDED VALUES FOR C1 AND
                     C2 BY CRYSTAL TYPE

        Crystal    C1 = C2
         Quartz    20-30pF
        Ceramic    40-50pF

                                      T12-1.1 1207

                                                    XTAL2                                                 NC  XTAL2
                   C2                                                                                         XTAL1
                                                                                        External              VSS
                   C1                                                                  Oscillator
                                                    XTAL1
                                                                                           Signal
                                                    VSS

                                        Using the On-Chip Oscillator                   External Clock Drive          1207 F21.1

FIGURE 12-1: OSCILLATOR CHARACTERISTICS

TABLE 12-2: CLOCK DOUBLING FEATURES

Device             Standard Mode (x1)                                                                         Clock Double Mode (x2)

                     Clocks per   Max. External Clock Frequency                        Clocks per             Max. External Clock Frequency
                   Machine Cycle                    (MHz)
                                                                                       Machine Cycle                             (MHz)
                          12                        40
SST89E564RD/554RC         12                        33                                 6                                         20
SST89V564RD/554RC
                                                                                       6                                         16

                                                                                                                                        T12-2.3 1207

2007 Silicon Storage Technology, Inc.                                                                                           S71207-08-EOL  1/07

                                                                                   66
FlashFlex MCU                                                                                                EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

13.0 ELECTRICAL SPECIFICATION

Absolute Maximum Stress Ratings (Applied conditions greater than those listed under "Absolute Maximum
Stress Ratings" may cause permanent damage to the device. This is a stress rating only and functional operation
of the device at these conditions or conditions greater than those defined in the operational sections of this data
sheet is not implied. Exposure to absolute maximum stress rating conditions may affect device reliability.)

Ambient Temperature Under Bias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -55C to +125C
Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -65C to +150C
Voltage on EA# Pin to VSS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5V to +14.0V
D.C. Voltage on Any Pin to Ground Potential . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5V to VDD+0.5V
Transient Voltage (<20ns) on Any Other Pin to VSS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -1.0V to VDD+1.0V
Maximum IOL per I/O Pins P1.5, P1.6, P1.7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20mA
Maximum IOL per I/O for All Other Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15mA
Package Power Dissipation Capability (TA = 25C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.5W
Through Hole Lead Soldering Temperature (10 Seconds). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300C
Surface Mount Solder Reflow Temperature: . . . . . . . . . . . . . . . . . . . . . . . . . "with-Pb" units1: 240C for 3 seconds
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . "non-Pb" units: 260C for 3 seconds
Output Short Circuit Current2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 mA

     1. Certain "with-Pb" package types are capable of 260C for 3 seconds; please consult the factory for the latest information.
     2. Outputs shorted for no more than one second. No more than one output shorted at a time.

         (Based on package heat transfer limitations, not device power consumption.
Note: This specification contains preliminary information on new products in production.

         The specifications are subject to change without notice.

TABLE 13-1: OPERATING RANGE

Symbol  Description                                                                               Min.  Max  Unit
TA      Ambient Temperature Under Bias
                                                                                                    0   +70   C
VDD         Standard                                                                              -40   +85   C
            Industrial
fOSC    Supply Voltage                                                                            4.5   5.5    V
            SST89E5x4Rx                                                                           2.7   3.6    V
            SST89V5x4Rx
        Oscillator Frequency                                                                        0    40  MHz
            SST89E5x4Rx                                                                             0    33  MHz
            SST89V5x4Rx
        Oscillator Frequency for in-application programming                                       .25    40  MHz
            SST89E5x4Rx                                                                           .25    33  MHz
            SST89V5x4Rx
                                                                                                                T13-1.1 1207

TABLE 13-2: RELIABILITY CHARACTERISTICS

Symbol  Parameter                        Minimum Specification Units Test Method

NEND1   Endurance                                                                      10,000           Cycles JEDEC Standard A117

TDR1    Data Retention                                                                 100              Years JEDEC Standard A103

ILTH1   Latch Up                                                                       100 + IDD        mA JEDEC Standard 78

                                                                                                                                                                                                                                   T13-2.0 1207

1. This parameter is measured only for initial qualification and after a design or process change that could affect this parameter.

2007 Silicon Storage Technology, Inc.                                                                       S71207-08-EOL          1/07

                                                                                   67
                                                                                                                                          FlashFlex MCU
                                                                                                                    SST89E564RD / SST89V564RD
                                                                                                                    SST89E554RC / SST89V554RC

EOL Data Sheet

TABLE 13-3: AC CONDITIONS OF TEST
Input Rise/Fall Time . . . . . . . . . . . . . . . 10 ns
Output Load . . . . . . . . . . . . . . . . . . . . . CL = 100 pF
See Figures 13-8 and 13-10

                                                                                                      T13-3.0 1207

TABLE 13-4: RECOMMENDED SYSTEM POWER-UP TIMINGS

Symbol     Parameter                                                                                                Minimum         Units

TPU-READ1  Power-up to Read Operation                                                                               100             s

TPU-WRITE1 Power-up to Write Operation                                                                              100             s

                                                                                                                                                                                                                                   T13-4.2 1207

1. This parameter is measured only for initial qualification and after a design or process change that could affect this parameter

TABLE 13-5: PIN IMPEDANCE (VDD=3.3V, Ta=25 C, f=1 Mhz, other pins open)

Parameter Description                                                                                               Test Condition  Maximum

CI/O1      I/O Pin Capacitance                                                                                      VI/O = 0V       15 pF

CIN1       Input Capacitance                                                                                        VIN = 0V        12 pF

LPIN2      Pin Inductance                                                                                                           20 nH

                                                                                                                                                                                                                                   T13-5.4 1207

1. This parameter is measured only for initial qualification and after a design or process change that could affect this parameter.
2. Refer to PCI spec.

2007 Silicon Storage Technology, Inc.                                                                                              S71207-08-EOL  1/07

                                                                                   68
FlashFlex MCU                                                                                                              EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

13.1 DC Electrical Characteristics

TABLE 13-6: DC ELECTRICAL CHARACTERISTICS FOR SST89E564RD/554RC
                     TA = -40C TO +85C; VDD = 4.5-5.5V; VSS = 0V

Symbol Parameter                                                                       Test Conditions            Min           Max       Units
                                                                                                                  -0.5     0.2VDD - 0.1     V
VIL   Input Low Voltage                                                                   4.5 < VDD < 5.5    0.2VDD + 0.9                   V
VIH   Input High Voltage                                                                  4.5 < VDD < 5.5       0.7VDD      VDD + 0.5       V
VIH1  Input High Voltage (XTAL1, RST)                                                     4.5 < VDD < 5.5                   VDD + 0.5
VOL   Output Low Voltage (Ports 1.5, 1.6, 1.7)                                                                 VDD - 0.3
VOL   Output Low Voltage (Ports 1, 2, 3)1                                                    VDD = 4.5V        VDD - 0.7   1.0            V
                                                                                             IOL = 16mA        VDD - 1.5
VOL1  Output Low Voltage (Port 0, ALE, PSEN#)1,3                                             VDD = 4.5V        VDD - 0.3   0.3            V
                                                                                            IOL = 100A2       VDD - 0.7
VOH   Output High Voltage (Ports 1, 2, 3, ALE, PSEN#)4                                      IOL = 1.6mA2                   0.45           V
                                                                                            IOL = 3.5mA2          3.85
VOH1  Output High Voltage (Port 0 in External Bus Mode)4                                     VDD = 4.5V                    1.0            V
                                                                                            IOL = 200A2           40
VBOD  Brown-out Detection Voltage                                                           IOL = 3.2mA2                   0.3            V
IIL   Logical 0 Input Current (Ports 1, 2, 3)                                                VDD = 4.5V
ITL   Logical 1-to-0 Transition Current (Ports 1, 2, 3)5                                    IOH = -10A                    0.45           V
ILI   Input Leakage Current (Port 0)                                                        IOH = -30A
RRST  RST Pull-down Resistor                                                                IOH = -60A                                   V
CIO   Pin Capacitance6                                                                       VDD = 4.5V                                   V
IDD   Power Supply Current                                                                  IOH = -200A                                  V
      IAP Mode                                                                              IOH = -3.2mA
                                                                                                                                          V
                                                                                             VIN = 0.4V
                                                                                               VIN = 2V                                   V
                                                                                       0.45 < VIN < VDD-0.3
                                                                                                                           4.15           V
                                                                                          @ 1 MHz, 25C
                                                                                                                           -75            A

                                                                                                                           -650           A

                                                                                                                           10            A

                                                                                                                           225            K

                                                                                                                           15             pF

      @ 12 MHz                                                                                                             70             mA

      @ 40 MHz                                                                                                             88             mA

      Active Mode

      @ 12 MHz                                                                                                             23             mA

      @ 40 MHz                                                                                                             50             mA

      Idle Mode

      @ 12 MHz                                                                                                             20             mA

      @ 40 MHz                                                                                                             42             mA

      Power-down Mode (min. VDD = 2V)                                                   Ta = 0C to +70C                  80             A
                                                                                       Ta = -40C to +85C
                                                                                                                           90             A

                                                                                                                                 T13-6.4 1207

2007 Silicon Storage Technology, Inc.                                                                                     S71207-08-EOL     1/07

                                                                                   69
                                                                                                             FlashFlex MCU
                                                                                       SST89E564RD / SST89V564RD
                                                                                       SST89E554RC / SST89V554RC

EOL Data Sheet

1. Under steady state (non-transient) conditions, IOL must be externally limited as follows:

Maximum IOL per port pin:          15mA

Maximum IOL per 8-bit port:26mA

Maximum IOL total for all outputs:71mA

If IOL exceeds the test condition, VOL may exceed the related specification.

Pins are not guaranteed to sink current greater than the listed test conditions.

2. Capacitive loading on Ports 0 & 2 may cause spurious noise to be superimposed on the VOLs of ALE and Ports 1 & 3. The noise due

to external bus capacitance discharging into the Port 0 & 2 pins when the pins make 1-to-0 transitions during bus operations. In the

worst cases (capacitive loading > 100pF), the noise pulse on the ALE pin may exceed 0.8V. In such cases, it may be desirable to

qualify ALE with a Schmitt Trigger, or use an address latch with a Schmitt Trigger STROBE input.

3. Load capacitance for Port 0, ALE & PSEN#= 100pF, load capacitance for all other outputs = 80pF.

4. Capacitive loading on Ports 0 & 2 may cause the VOH on ALE and PSEN# to momentarily fall below the VDD - 0.7 specification when

the address bits are stabilizing.

5. Pins of Ports 1, 2 & 3 source a transition current when they are being externally driven from 1 to 0. The transition current reaches its

maximum value when VIN is approximately 2V.

6. Pin capacitance is characterized but not tested. EA# is 25pF (max).

TABLE 13-7: DC ELECTRICAL CHARACTERISTICS FOR SST89V564RD/554RC
                     TA = -40C TO +85C; VDD = 2.7-3.6V; VSS = 0V (1 OF 2)

Symbol Parameter                                                                       Test Conditions             Min        Max         Units
                                                                                                                  -0.5         0.7          V
VIL   Input Low Voltage                                                                   2.7 < VDD < 3.6    0.2VDD + 0.9  VDD + 0.5        V
VIH   Input High Voltage                                                                  2.7 < VDD < 3.6       0.7VDD     VDD + 0.5        V
VIH1  Input High Voltage (XTAL1, RST)                                                     2.7 < VDD < 3.6
VOL   Output Low Voltage (Ports 1.5, 1.6, 1.7)                                                                             1.0            V
VOL   Output Low Voltage (Ports 1, 2, 3)1                                                    VDD = 2.7V
                                                                                             IOL = 16mA                    0.3            V
VOL1  Output Low Voltage (Port 0, ALE, PSEN#)1,3                                             VDD = 2.7V
                                                                                            IOL = 100A2                   0.45           V
VOH   Output High Voltage (Ports 1, 2, 3, ALE, PSEN#)4                                      IOL = 1.6mA2
                                                                                            IOL = 3.5mA2                   1.0            V
VOH1  Output High Voltage (Port 0 in External Bus Mode)4                                     VDD = 2.7V
                                                                                            IOL = 200A2                   0.3            V
VBOD  Brown-out Detection Voltage                                                           IOL = 3.2mA2
IIL   Logical 0 Input Current (Ports 1, 2, 3)                                                VDD = 2.7V                    0.45           V
ITL   Logical 1-to-0 Transition Current (Ports 1, 2, 3)5                                    IOH = -10A
ILI   Input Leakage Current (Port 0)                                                        IOH = -30A      VDD - 0.3                    V
RRST  RST Pull-down Resistor                                                                IOH = -60A
CIO   Pin Capacitance6                                                                       VDD = 2.7V      VDD - 0.7                    V
                                                                                            IOH = -200A
                                                                                            IOH = -3.2mA     VDD - 1.5                    V

                                                                                             VIN = 0.4V      VDD - 0.3                    V
                                                                                               VIN = 2V      VDD - 0.7
                                                                                       0.45 < VIN < VDD-0.3                               V
                                                                                                                2.35
                                                                                          @ 1 MHz, 25C                    2.55           V

                                                                                                                           -75            A

                                                                                                                           -650           A

                                                                                                                           10            A

                                                                                                                           225            K

                                                                                                                           15             pF

2007 Silicon Storage Technology, Inc.                                                                                     S71207-08-EOL     1/07

                                                                                   70
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                                 EOL Data Sheet

TABLE 13-7: DC ELECTRICAL CHARACTERISTICS FOR SST89V564RD/554RC
                     TA = -40C TO +85C; VDD = 2.7-3.6V; VSS = 0V (CONTINUED) (2 OF 2)

Symbol Parameter                                                                       Test Conditions      Min  Max Units

IDD  Power Supply Current

     IAP Mode

     @ 12 MHz                                                                                                    40                   mA

     @ 33 MHz                                                                                                    47                   mA

     Active Mode

     @ 12 MHz                                                                                                    11.5                 mA

     @ 33 MHz                                                                                                    30                   mA

     Idle Mode

     @ 12 MHz                                                                                                    8.5                  mA

     @ 33 MHz                                                                                                    21                   mA

     Power-down Mode (min. VDD = 2V)                                                   Ta = 0C to +70C         45                   A

                                                                                       Ta = -40C to +85C       55                   A

                                                                                                                       T13-7.6 1207

1. Under steady state (non-transient) conditions, IOL must be externally limited as follows:

     Maximum IOL per port pin:          15mA

     Maximum IOL per 8-bit port:        26mA

     Maximum IOL total for all outputs: 71mA

     If IOL exceeds the test condition, VOL may exceed the related specification. Pins are not guaranteed to sink current greater than the

     listed test conditions.

2. Capacitive loading on Ports 0 & 2 may cause spurious noise to be superimposed on the VOLs of ALE and Ports 1 & 3. The noise due

     to external bus capacitance discharging into the Port 0 & 2 pins when the pins make 1-to-0 transitions during bus operations. In the

     worst cases (capacitive loading > 100pF), the noise pulse on the ALE pin may exceed 0.8V. In such cases, it may be desirable to

     qualify ALE with a Schmitt Trigger, or use an address latch with a Schmitt Trigger STROBE input.

3. Load capacitance for Port 0, ALE & PSEN#= 100pF, load capacitance for all other outputs = 80pF.

4. Capacitive loading on Ports 0 & 2 may cause the VOH on ALE and PSEN# to momentarily fall below the VDD - 0.7 specification when

     the address bits are stabilizing.

5. Pins of Ports 1, 2 & 3 source a transition current when they are being externally driven from 1 to 0. The transition current reaches its

     maximum value when VIN is approximately 2V.

6. Pin capacitance is characterized but not tested. EA# is 25pF (max).

2007 Silicon Storage Technology, Inc.                                                                           S71207-08-EOL               1/07

                                                                                   71
                                                                                                                 FlashFlex MCU
                                                                                           SST89E564RD / SST89V564RD
                                                                                           SST89E554RC / SST89V554RC

EOL Data Sheet

                                    30

                                    25                        Maximum Active IDD

                                                                                                            Maximum Idle IDD
                                    20

                          IDD (mA)  15

                                    10

                                    5                             Typical Active IDD                                          1207 F32.2

                                    0                                                  Typical Idle IDD

                                           5      10      15      20                   25      30                   35

                                                  Internal Clock Frequency (MHz)

FIGURE 13-1: IDD VS. FREQUENCY (SST89V564RD/554RC)

                          50
                                                                                            Maximum Active IDD

                          40

                IDD (mA)  30                                                               Maximum Idle IDD

                          20

                          10                                          Typical Active IDD                                                  1207 F33.2

                                                                                                           Typical Idle IDD
                          0

                                        5     10      15      20      25                   30                   35            40

                                                  Internal Clock Frequency (MHz)

   FIGURE 13-2: IDD VS. FREQUENCY (SST89E564RD/554RC)                                                                                                 S71207-08-EOL  1/07

2007 Silicon Storage Technology, Inc.

                                                                                   72
FlashFlex MCU                                                                                                                  EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

13.2 AC Electrical Characteristics

AC Characteristics: (Over Operating Conditions: Load Capacitance for Port 0, ALE#, and PSEN# = 100pF;
Load Capacitance for All Other Outputs = 80pF)

TABLE 13-8: AC ELECTRICAL CHARACTERISTICS (1 OF 2)
                     TA = -40C TO +85C, VDD = 2.7-3.6V@33MHZ, 4.5-5.5V@40MHZ, VSS = 0V

                                                                                            Oscillator

                                       33 MHz (x1 Mode) 40 MHz (x1 Mode)                                             Variable
                                       16 MHz (x2 Mode)1 20 MHz (x2 Mode)1

Symbol Parameter                       Min  Max                                        Min  Max         Min                    Max            Units
                                                                                                                                              MHz
1/TCLCL x1 Mode Oscillator Frequency   0    33                                         0    40          0                      40             MHz
                                                                                                                                                ns
1/2TCLCL x2 Mode Oscillator Frequency  0    16                                         0    20          0                      20               ns
                                                                                                                                                ns
TLHLL  ALE Pulse Width                 46                                              35               2TCLCL - 15                             ns
                                                                                                                                                ns
TAVLL  Address Valid to ALE Low        5                                                         TCLCL - 25 (3V)                                ns
                                                                                                                                                ns
                                                                                       10        TCLCL - 15 (5V)                                ns
                                                                                                                                                ns
TLLAX  Address Hold After ALE Low      5                                                         TCLCL - 25 (3V)                                ns

                                                                                       10        TCLCL - 15 (5V)                                ns
                                                                                                                                                ns
TLLIV  ALE Low to Valid Instr In            56                                                                       4TCLCL - 65 (3V)           ns
                                                                                                                                                ns
                                                                                            55                       4TCLCL - 45 (5V)           ns
                                                                                                                                                ns
TLLPL  ALE Low to PSEN# Low            5                                                         TCLCL - 25 (3V)                                ns
                                                                                                                                                ns
                                                                                       10        TCLCL - 15 (5V)                                ns
                                                                                                                                                ns
TPLPH PSEN# Pulse Width                66                                                        3TCLCL - 25 (3V)
                                                                                                                                                ns
                                                                                       60        3TCLCL - 15 (5V)
                                                                                                                                                ns
TPLIV  PSEN# Low to Valid Instr In          35                                                                       3TCLCL - 55 (3V)           ns
                                                                                                                                                ns
                                                                                            25                       3TCLCL - 50 (5V)           ns
                                                                                                                                                ns
TPXIX  Input Instr Hold After PSEN#                                                                     0                                       ns
                                                                                                                                                ns
TPXIZ  Input Instr Float After PSEN#        25                                                                       TCLCL - 5 (3V)             ns
                                                                                                                                                ns
                                                                                            10                       TCLCL - 15 (5V)            ns

TPXAV PSEN# to Address valid           22                                              17               TCLCL - 8                               ns
                                                                                                                                                ns
TAVIV  Address to Valid Instr In            72                                                                       5TCLCL - 80 (3V)

                                                                                            65                       5TCLCL - 60 (5V)

TPLAZ PSEN# Low to Address Float            10                                              10                                 10

TRLRH RD# Pulse Width                  142                                                       6TCLCL - 40 (3V)

                                                                                       120       6TCLCL - 30 (5V)

TWLWH Write Pulse Width (WE#)          142                                                       6TCLCL - 40 (3V)

                                                                                       120       6TCLCL - 30 (5V)

TRLDV RD# Low to Valid Data In              62                                                                       5TCLCL - 90 (3V)

                                                                                            75                       5TCLCL - 50 (5V)

TRHDX Data Hold After RD#              0                                               0                0

TRHDZ Data Float After RD#                  36                                                                       2TCLCL - 25 (3V)

                                                                                            38                       2TCLCL - 12 (5V)

TLLDV  ALE Low to Valid Data In             152                                                                      8TCLCL - 90 (3V)

                                                                                            150                      8TCLCL - 50 (5V)

TAVDV  Address to Valid Data In             183                                                                      9TCLCL - 90 (3V)

                                                                                            150                      9TCLCL - 75 (5V)

TLLWL ALE Low to RD# or WR# Low        66   116                                                  3TCLCL - 25 (3V) 3TCLCL + 25 (3V)

                                                                                       60   90   3TCLCL - 15 (5V) 3TCLCL + 15 (5V)

TAVWL Address to RD# or WR# Low        46                                                        4TCLCL - 75 (3V)

                                                                                       70        4TCLCL - 30 (5V)

2007 Silicon Storage Technology, Inc.                                                                                         S71207-08-EOL  1/07

                                                                                   73
                                                                                                                  FlashFlex MCU
                                                                                            SST89E564RD / SST89V564RD
                                                                                            SST89E554RC / SST89V554RC

EOL Data Sheet

TABLE 13-8: AC ELECTRICAL CHARACTERISTICS (CONTINUED) (2 OF 2)
                     TA = -40C TO +85C, VDD = 2.7-3.6V@33MHZ, 4.5-5.5V@40MHZ, VSS = 0V

                                                                                            Oscillator

                                           33 MHz (x1 Mode) 40 MHz (x1 Mode)                                        Variable
                                           16 MHz (x2 Mode)1 20 MHz (x2 Mode)1

Symbol Parameter                           Min   Max                                   Min  Max             Min               Max            Units
                                                                                                        TCLCL - 20
TQVWX Data Valid to WR# High to Low              10                                         5                                                ns

       Transition

TWHQX Data Hold After WR#                  3                                                     TCLCL - 27 (3V)                             ns

                                                                                       5         TCLCL - 20 (5V)                             ns

TQVWH Data Valid to WR# High               142                                                   7TCLCL - 70 (3V)                            ns

                                                                                       125       7TCLCL - 50 (5V)                            ns

TRLAZ  RD# Low to Address Float                  0                                          0                                 0              ns

TWHLH  RD# to WR# High to ALE High         5     55                                              TCLCL - 25 (3V) TCLCL + 25 (3V) ns

                                                                                       10   40   TCLCL - 15 (5V) TCLCL + 15 (5V) ns

                                                                                                                                   T13-8.6 1207

1. Calculated values are for x1 Mode only

Explanation of Symbols Each timing symbol has 5 characters. The first character is always a `T' (stands for
time). The other characters, depending on their positions, stand for the name of a signal or the logical status of that
signal. The following is a list of all the characters and what they stand for.

A: Address                                                                             Q: Output data
C: Clock                                                                               R: RD# signal
D: Input data                                                                          T: Time
H: Logic level HIGH                                                                    V: Valid
I: Instruction (program memory contents)                                               W: WR# signal
L: Logic level LOW or ALE                                                              X: No longer a valid logic level
P: PSEN#                                                                               Z: High Impedance (Float)

For example:

     TAVLL = Time from Address Valid to ALE Low
     TLLPL = Time from ALE Low to PSEN# Low

2007 Silicon Storage Technology, Inc.                                                                                        S71207-08-EOL  1/07

                                                                                   74
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

                                                                                                                      EOL Data Sheet

          TLHLL

     ALE                                                                               TLLIV    TPLPH
PSEN#                                                                                  TPLIV
PORT 0    TAVLL            TLLPL
PORT 2
                 TLLAX                   TPLAZ TPXIZ                                                   TPXAV
                       A0 - A7                      TPXIX                                                    A0 - A7
                                                      INSTR IN

                           TAVIV                                                                       A8 - A15
                                  A8 - A15

                                                                                                                      1207 F27.2

FIGURE 13-3: EXTERNAL PROGRAM MEMORY READ CYCLE

          TLHLL

     ALE                                                                                        TWHLH
PSEN#
          TAVLL                   TLLDV  TRLRH                                                  TRHDZ
    RD#                    TLLWL             TRLDV                                              TRHDX
PORT 0                     TLLAX
PORT 2                                                                                            A0-A7 FROM PCL
                             TRLAZ

          A0-A7 FROM RI or DPL                                                         DATA IN                        INSTR IN

                 TAVWL                                                                                 A8-A15 FROM PCH
                      TAVDV
                                                                                                                                     1207 F28.2
                 P2[7:0] or A8-A15 FROM DPH

FIGURE 13-4: EXTERNAL DATA MEMORY READ CYCLE

2007 Silicon Storage Technology, Inc.                                                                                S71207-08-EOL              1/07

                                                                                   75
                                                                                                                             FlashFlex MCU
                                                                                                       SST89E564RD / SST89V564RD
                                                                                                       SST89E554RC / SST89V554RC

EOL Data Sheet

                              TLHLL

              ALE                                                                                         TWHLH
         PSEN#
                                              TLLWL         TWLWH
             WR#
         PORT 0               TAVLL   TLLAX                                                            TWHQX
         PORT 2                      TQVWX

                              A0-A7 FROM RI or DPL   TQVWH                                                A0-A7 FROM PCL        INSTR IN
                                            TAVWL      DATA OUT

                                     P2[7:0] or A8-A15 FROM DPH                                                  A8-A15 FROM PCH

                                                                                                                                                  1207 F29.4

FIGURE 13-5: EXTERNAL DATA MEMORY WRITE CYCLE

TABLE 13-9: EXTERNAL CLOCK DRIVE

                                                                                              Oscillator

                                        12MHz                                          40MHz                        Variable
                                     Min Max
Symbol   Parameter                   83                                                Min Max            Min                   Max                            Units
1/TCLCL  Oscillator Frequency                                                                                                                                   MHz
TCLCL                                            20                                                              0              40
TCHCX    High Time                               20                                                                                                              ns
TCLCX    Low Time                                                                      25                                                                        ns
TCLCH    Rise Time                                                                                                                                               ns
TCHCL    Fall Time                                                                     8.75               0.35TCLCL             0.65TCLCL                        ns
                                                                                       8.75               0.35TCLCL             0.65TCLCL                        ns

                                                                                                   10                                                         T13-9.2 1207

                                                                                           10

                   VDD - 0.5       0.7VDD                                                          TCHCX
                   0.45 V      0.2 VDD - 0.1
                                                                                                  TCLCH
                                      TCHCL          TCLCX                             TCLCL

                                                                                                                    1207 F30.2

FIGURE 13-6: EXTERNAL CLOCK DRIVE WAVEFORM

2007 Silicon Storage Technology, Inc.                                                                                          S71207-08-EOL                 1/07

                                                                                   76
FlashFlex MCU                                                                                                                                                EOL Data Sheet
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

TABLE 13-10: SERIAL PORT TIMING

                                                                                                                            Oscillator

                                                          12MHz                                                40MHz                        Variable
                                                        Min Max
Symbol  Parameter                                       1.0                                                    Min Max               Min                  Max            Units
TXLXL   Serial Port Clock Cycle Time                    700
TQVXH   Output Data Setup to Clock Rising Edge          50                                                     0.3                12TCLCL                                 s
TXHQX   Output Data Hold After Clock Rising Edge
                                                         0                                                     117                10TCLCL - 133                           ns
                                                                700
                                                                                                                                  2TCLCL - 117                            ns

                                                                                                               0                  2TCLCL - 50                             ns

TXHDX   Input Data Hold After Clock Rising Edge                                                                0                     0                                    ns
TXHDV   Clock Rising Edge to Input Data Valid
                                                                                                                       117                        10TCLCL - 133 ns

                                                                                                                                                                             T13-10.2 1207

        INSTRUCTION    0  1         2                                                                    3  4          5          6            7          8

        ALE

                             TXLXL

        CLOCK

         OUTPUT DATA      TQVXH     TXHQX                  2                                                   3          4          5            6        7
        WRITE TO SBUF         0                                                                                                                              SET TI
                                      1                 TXHDX                                                   VALID      VALID     VALID         VALID
           INPUT DATA                                                                                                                                         VALID
                                 TXHDV                        VALID
            CLEAR RI                                                                                                                                        SET R I
                             VALID               VALID
                                                                                                                                                          1207 F31.1

FIGURE 13-7: SHIFT REGISTER MODE TIMING WAVEFORMS

VIHT    VHT                                                                                                       VLOAD +0.1V
                                                                                                               VLOAD
VILT    VLT                                                                                                                          Timing Reference          VOH -0.1V
                                                                                                                   VLOAD -0.1V              Points             VOL +0.1V

                                 1207 F26a.0

AC Inputs during testing are driven at VIHT (VDD -0.5V) for Logic "1" and                                                                                                                1207 F26b.0
VILT (0.45V) for a Logic "0". Measurement reference points for inputs and
outputs are at VHT (0.2VDD + 0.9) and VLT (0.2VDD - 0.1)                                                    For timing purposes, a port pin is no longer floating when a 100 mV
                                                                                                            change from load voltage occurs, and begins to float when a 100 mV
                                                                          Note: VHT- VHIGH Test             change from the loaded VOH/VOL level occurs. IOL/IOH = 20mA.
                                                                                  VLT- VLOW Test
                                                                                  VIHT-VINPUT HIGH Test
                                                                                  VILT- VINPUT LOW Test

FIGURE 13-8: AC TESTING INPUT/OUTPUT TEST                                                                   FIGURE 13-9: FLOAT WAVEFORM
                       WAVEFORM

2007 Silicon Storage Technology, Inc.                                                                                                                    S71207-08-EOL                               1/07

                                                                                   77
EOL Data Sheet                                                                                                          FlashFlex MCU
                                                                                                 SST89E564RD / SST89V564RD
                                              TO DUT                                             SST89E554RC / SST89V554RC

                                                                        1207 F41.0     TO TESTER

FIGURE 13-10: A TEST LOAD EXAMPLE                                                                               CL

                                  VDD                                                        VDD = 2V                    VDD
                                       IDD
                             VDD             VDD                                                                    VDD  IDD
                                                                                                                               VDD

                             P0                                                                                     P0

VDD                          EA#                                                             RST                    EA#
          RST

                                                                                             89x564

CLOCK (NC)      XTAL2                                                                  (NC)  XTAL2
SIGNAL          XTAL1                                                                        XTAL1
                VSS                                                                          VSS

                                                                                                                              1207 F24.2

                                                                F22.0                  All other pins disconnected
                All other pins disconnected

FIGURE 13-11: IDD TEST CONDITION,                                                      FIGURE 13-13: IDD TEST CONDITION,
                       ACTIVE MODE                                                                            POWER-DOWN MODE

                             VDD  VDD
                                       IDD
                                             VDD

                             P0

                RST          EA#

                89x564

CLOCK (NC)      XTAL2
SIGNAL          XTAL1
                VSS

                                  1207 F23.0

All other pins disconnected

FIGURE 13-12: IDD TEST CONDITION,
                       IDLE MODE

2007 Silicon Storage Technology, Inc.                                                                                   S71207-08-EOL    1/07

                                                                                   78
FlashFlex MCU
SST89E564RD / SST89V564RD
SST89E554RC / SST89V554RC

TABLE 13-11: EXTERNAL MODE FLASH MEMORY PROGRAMMING/VERIFICATION PARAMETERS1                         EOL Data Sheet

Parameter2,3                          Symbol                                           Min  Max            Units
                                                                                                             s
Reset Setup Time                      TSU                                              3                     s
      &nb