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SSD1730QL3

器件型号:SSD1730QL3
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厂商名称:ETC1 [ETC1 [List of Unclassifed Manufacturers]]
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器件描述

SSD1730QL3器件文档内容

TABLE OF CONTENTS

1. GENERAL DESCRIPTION .......................................................................................................................1
2. FEATURES ...............................................................................................................................................1
3. ORDERING INFORMATION.....................................................................................................................1
5. FUNCTIONAL BLOCK DESCRIPTIONS ................................................................................................3

    LCD Polarity Reverse Signal Generator...............................................................................................3
    Clock Signal Generator .........................................................................................................................3
    -V1 Discharge Circuit .............................................................................................................................3
    Column Driver Voltage Generator ........................................................................................................3
    Row Driver Voltage Generator ..............................................................................................................3
    Row Driver Voltage Conversion Circuit ...............................................................................................3
    VDD_ROW Voltage Generator...............................................................................................................3
    +V1 Voltage Generator...........................................................................................................................3
6. PINS ASSIGNMENT .................................................................................................................................4
7. PIN DESCRIPTION ...................................................................................................................................5
8. DC CHARACTERISTICS ..........................................................................................................................8
    Maximum Ratings...................................................................................................................................8
    9. Electrical Characteristics ..................................................................................................................9
10. AC CHARACTERISTICS ......................................................................................................................10
    Input Timing Characteristics...............................................................................................................10
    Output Timing Characteristics............................................................................................................11
11. EXPLANATION OF FUNCTIONS.........................................................................................................12
    LCD Polarity Reverse Signal Generator.............................................................................................13
    Clock Signal Generator .......................................................................................................................14
    Driver Voltage Generator.....................................................................................................................14

                                                                      i
    Contrast Control Circuit ......................................................................................................................15
    +V1 Voltage Generator.........................................................................................................................15
    -V1 and +V1 Discharge Circuit ............................................................................................................16
    Power Up and Power Down Sequence...............................................................................................16
12. APPLICATION CIRCUIT (SSD1730 5X STEP-UP MODE).................................................................17
13. PACKAGE DIMENSIONS.....................................................................................................................18

                                                                      ii
SOLOMON SYSTECH LIMITED
SEMICONDUCTOR TECHNICAL DATA

                      SSD1730

Advanced Infomation

SSD1730 MLA Power Chip
CMOS

1. GENERAL DESCRIPTION

         The SSD1730 is a power chip for operating four-line MLA (Multi Line Addressing) LCD drivers. It consists of a
         CMOS charge pump-type voltage converter that can generate all the bias voltages required for the four-line MLA
         drive based on a single power supply input.

         This can be used for the system that is formed by a column (segment) driver such as SSD1870 and a row
         (common) driver such as SSD1881. Such type of display system is able to produce a module with lower power
         consumption when comparing with the conventional driving method.

2. FEATURES

        ! Single Power Supply Operation, +2.4V to +3.6V
         ! Low current consumption
         ! Two step-up modes, 5X or 6X step-up by internal charge pump DC/DC converter
         ! Internal LCD voltage generator to generate all LCD voltages required for 4-line MLA driving
         ! External contrast control
         ! Internal V1 discharge circuit to discharge the residual charge at the row driver negative

            voltage-side power supply voltage terminal V1
         ! Internal "power off" function using an external signal
         ! Equipped internally with a LCD polarity reverse signal generator
         ! Polarity reversed period in the range of 2P to 17P
        ! Available in 48 pin QFP package (0.5 mm terminal pitch)

3. ORDERING INFORMATION

Ordering Part Number  Package Dimension  Package Form
SSD1730QL3              7 mm x 7mm       48 LQFP

Table 1 - Ordering Information

This document contains information on a new product. Specifications and information herein are subject to change without notice.
IC manufactured under Motif license including U.S. Patent No. 5,420,604

Copyright  2001 SOLOMON Systech Limited                Rev 2.0
                                                       04/2002
4. BLOCK DIAGRAM

VDD_PWR        LCD Polarity               Column (Segment)                   C1P
               Reverse Signal             Driver Voltage Gener-              C1N
         VSS   Generator                  ator                               C2P
                                                                             C2N
           L0                            Row (Common) Driver                 -V3
           L1                            Voltage Generator                   C3P
           L2                                                                C3N
           L3                                 Row Driver Voltage             V2
                                              Conversion Circuit             C4P
          FR                                                                 C4N
        XFR                           VDD_ROW Voltage Generator              -V2
                                             +V1 Voltage Generator
   LP          Clock Signal                                                  C1PB
XSLP           Generator                                                     C1NB
                                                                             -V3B
               -V1 Discharge Circuit                                         HC

                                                                             C5P
                                                                             C5N
                                                                             VEM
                                                                             C6N
                                                                             VEE

                                                                             C8N
                                                                             VDD_ROW
                                                                             C7N

                                                                             -V1

                                                                             AB
                                                                             XBB

                                      Figure 1 - Block Diagram

SOLOMON                               Rev 2.0                       SSD1730           2

                                      04/2002
5. FUNCTIONAL BLOCK DESCRIPTIONS

       LCD Polarity Reverse Signal Generator

         This circuit generates the polarity reverse signals FR and XFR from the pulse signal LP. The polarity reversal interval is
         controlled by four pins L0, L1, L2 & L3 and the range is from 2P to 17P (1P is equal to one LP period), Table 15 shows
         their relationship. The polarity of the FR signal and the XFR signal are mutually opposite, so that the upper and lower
         screens can be driven mutually in opposite phases when a two-screen drive panel is used.

      Clock Signal Generator

         This circuit generates the clock for the charge pump from the pulse signal LP. When the display control signal XSLP is
         set to VSS, the clock will stop and the voltage converter will halt. For normal display mode, XSLP must be tied to
         VDD_PWR. Besides, this circuit also generates the signals AB & XBB which are the clocks for the column driver voltage
         generator and the row driver voltage generator. Figure 7 shows their timing characteristics.

      -V1 Discharge Circuit

         When the display is off or the power is off, this circuit will discharge the residual charges at the negative voltage level-side
         power supply voltage terminal V1 of the row driver.

      Column Driver Voltage Generator

         This circuit accompanying with external components generates voltages for column driver. In SSD1730, three voltage
         outputs including V2, -V2 and -V3 will be generated and their voltage levels are based on the supply voltage VDD_PWR.
         Their relationship is V2 = VDD_PWR/2, -V2 = -(VDD_PWR/2) and V3 = -VDD_PWR.

      Row Driver Voltage Generator

         This voltage generator consists of three circuits (1) Row driver voltage conversion circuit, (2) VDD_ROW voltage
         generator and (3) +V1 voltage generator.

       Row Driver Voltage Conversion Circuit

        This circuit generates VEE voltage which is used to generate +V1 & -V1 power supply voltages for row
        driver. There are two step-up modes 5X and 6X which are set by the HC pin. When HC pin is tied to VSS, 5X
        step-up mode is chosen. When HC pin is tied to -V3B, 6X step-up mode is chosen.
        In SSD1730, VDD_PWR is taken as the reference, VEE is equal to -4 x VDD_PWR at 5X step-up mode
        while VEE is equal to -5 x VDD_PWR at 6X step-up mode.
        For the contrast adjustment, it is performed through the use of an external emitter follower circuit to adjust
        VEE to generate V1, this contrast control circuit is shown in Figure 9.

       VDD_ROW Voltage Generator

        VDD_ROW voltage generator is used to generate VDD_ROW, which is the power supply to the logic circuit
        of a row driver.

       +V1 Voltage Generator

        +V1 voltage generator accompanies with an external MOS transistor to generate +V1 voltage, which is
        required for the row driver. Figure 10 shows the accompanying external circuit for generating +V1 voltage.

3        Rev 2.0  SOLOMON
         04/2002
SSD1730
6. PINS ASSIGNMENT

The package of SSD1730 is 48 LQFP and Table 2 shows its pin assignment.

                         Pin 1

                                    Figure 2 - Pinout Diagram

Pin# Signal Name Pin#               Signal Name  Pin#          Signal Name  Pin#     Signal
                                                                                     Name
1        -V1                    13       -V3B     25                 NC2     37
                                         C1NB     26                NC 3     38        L0
2        C8N                    14        VSS     27                 -V3     39        L1
                                         C1PB     28                 C2P     40        L2
3        VDD_ROW                15   VDD_PWR      29            VDD_PWR      41        L3
                                          C4N     30                 C1P     42       VSS
4        C7N                    16                31                 VSS     43        LP
                                          -V2     32                 C3N     44        FR
5        VSS                    17        C4P     33                         45       XFR
                                          -V3     34                  V2     46      XSLP
6        VEE                    18        VSS     35                 NC4     47      XTST
                                          C1N     36                 C3P     48        AB
7        C6N                    19        C2N                   VDD_PWR               XBB

8        VEM                    20

9        C5N                    21

10       HC                     22

11       NC1                    23

12       C5P                    24

Table 2 - Pin Assignment Table

SOLOMON                                                Rev 2.0              SSD1730          4

                                                       04/2002
7. PIN DESCRIPTION

Key:
I =Input
O =Output
I/O = Bi-Directional (Input/Output)
P = Power pin
NC = Dummy pin

Pin Name  Type      Pin#                   Description
VDD_PWR   P         17, 29 &36             Power supply pin
VSS       P         5, 15, 22, 31 & 41     Ground pin

Table 3 - Power Supply Pins

Pin Name  Type      Pin#                   Description
L0 to L3  I         37 to 40
FR                                         These input pins are used to set the polarity
          O         43                     reversal interval ranging from 2P to 17P.
XFR                                        This is an output pin and the FR signal is
          O         44                     generated from the LCD polarity reverse signal
                                           generator.
                                           This is an output pin and the XFR signal is also
                                           generated from the LCD polarity reverse signal
                                           generator. This signal is a reverse phase from FR
                                           signal.

Table 4 - Pins for frame signal generator

Pin Name  Type      Pin#                   Description
LP        I         42
                                           This input pin is used to generate the charge pump
XSLP      I         45                     clock and the polarity reverse signal FR and XFR.
                                           A pulse signal with a period of 1P should be fed
                                           into this pin.
                                           This input pin is used to switch on or off the
                                           display. When it is set to VSS level, the clock and
                                           the operations of the voltage converter will be stop.
                                           The display will be off. When it is set to VDD_PWR
                                           level, the display will be on.

Table 5 - Pins for clock signal generator

5         Rev 2.0                                            SOLOMON
          04/2002
SSD1730
Pin Name  Type  Pin#                      Description
-V1       I/O   1
                                          This is the row driver negative voltage level power
                                          supply voltage terminal. The V1 is an input signal
                                          to the contrast adjustment circuit this is used to
                                          adjust the display contrast. Besides, this is the
                                          power supply to the +V1 voltage generator control
                                          circuit.

Table 6 - Pins for V1 discharge circuit

Pin Name  Type  Pin#                      Description
C1P       I/O   30
C1N                                       The positive-side connection terminal for a
C2P       I/O   23                        capacitor C1 to generate -V3 output voltage. (Refer
C2N                                       to the application circuit)
-V3       I/O   28                        The negative-side connection terminal for a
C3P                                       capacitor C1 to generate -V3 output voltage. (Refer
C3N       I/O   24                        to the application circuit)
V2                                        The positive-side connection terminal for a
C4P       O     21, 27                    capacitor C2 to generate -V3 output voltage. (Refer
C4N                                       to the application circuit)
-V2       I/O   35                        The negative-side connection terminal for a
                                          capacitor C2 to generate -V3 output voltage. (Refer
          I/O   32                        to the application circuit)
                                          This is -V3 output voltage, which is for the power
          I/O   33                        supply of segment driver.
                                          The positive-side connection terminal for a
          I/O   20                        capacitor C3 to generate V2 output voltage. (Refer
                                          to the application circuit)
          I/O   18                        The negative-side connection terminal for a
                                          capacitor C3 to generate V2 output voltage. (Refer
          O     19                        to the application circuit)
                                          This is V2 output voltage which is for the power
                                          supply of segment driver.
                                          The positive-side connection terminal for a
                                          capacitor C4 to generate -V2 output voltage. (Refer
                                          to the application circuit)
                                          The negative-side connection terminal for a
                                          capacitor C4 to generate -V2 output voltage. (Refer
                                          to the application circuit)
                                          This is -V2 output voltage which is for the power
                                          supply of segment driver.

Table 7 - Pins for column (segment) driver voltage generator

SOLOMON                                                       Rev 2.0  SSD1730                 6

                                                              04/2002
Pin Name   Type     Pin#                    Description
C8N        I/O
VDD_ROW    O           Pins for VDD_ROW voltage generator
AB         O
XBB        O        2                       The negative-side connection terminal for a
C7N        I/O
                                            capacitor C11 to generate VDD_ROW output
C1PB       I/O
C1NB       I/O                              voltage. (Refer to the application circuit)
-V3B       O
HC         I        3                       This is VDD_ROW output voltage which is the

C5P        I/O                              power supply to the logic circuit part of row driver.
C5N        I/O
VEM        O              Pins for +V1 voltage generator
C6N        I/O
VEE        O        47                      This is the clock output for the external n-channel

                                            MOS transistor control in the +V1 voltage

                                            generator circuit.

                    48                      This is the clock output for the external p-channel

                                            MOS transistor control in the +V1 voltage

                                            generator circuit.

                    4                       The negative-side connection terminal for a

                                            capacitor C18 to generate +V1 output voltage.

                                            (Refer to the application circuit)

                    Pins for row driver voltage conversion circuit

                    16                      The positive-side connection terminal for a

                                            capacitor C10 and C11 to generate -V3B output

                                            voltage. (Refer to the application circuit)

                    14                      The negative-side connection terminal for a

                                            capacitor C10 to generate -V3B output voltage.

                                            (Refer to the application circuit)

                    13                      This is -V3B output voltage equipped as the middle

                                            voltage level for generating VEE output voltage.

                    10                      This pin is used to select 5X or 6X step-up mode.

                                            When it is tied to VSS, 5X step-up mode will be

                                            set. When it is tied to -V3B, 6X step-up mode will

                                            be set.

                    12                      The positive-side connection terminal for a

                                            capacitor C8 and C9 to generate VEM output

                                            voltage. (Refer to the application circuit)

                    9                       The negative-side connection terminal for a

                                            capacitor C8 to generate VEM output voltage.
                                            (Refer to the application circuit)

                    8                       This is VEM output voltage equipped as the middle

                                            voltage level for generating VEE output voltage.

                    7                       The negative-side connection terminal for a

                                            capacitor C9 to generate VEE output voltage.

                                            (Refer to the application circuit)

                    6                       This is VEE output voltage.

Table 8 - Pins for row (common) driver voltage generator

Pin Name   Type     Pin#                    Description
XTST       I        46
                                            This is a test pin. This pin must be tied to the
NC,1 NC2,  NC       11, 25, 26, 34          VDD_PWR level in normal application.
NC3, NC4                                    Dummy Pins. These pins must be left open &
                                            unconnected in normal application.

Table 9 - Test circuit pins and Dummy pins

7          Rev 2.0                                                                       SOLOMON
           04/2002
SSD1730
8. DC CHARACTERISTICS

Maximum Ratings

Symbol    Parameter                                      Value                          Unit

VDD_PWR   Supply voltage                                   3.7                           V
-V1       Row driver negative supply voltage       VEE0.3 to 0.3                        V
Vin       Input voltage                       -0.3 to VDD_PWR+3.0                        V
IDD       Input current                                                                 mA
IV2       Output current at V2                             10                           mA
I-V2      Output current at -V2                             6                           mA
I-V3      Output current at -V3                             6                           mA
IVEE      Output current at VEE                             5                           mA
IVDD_ROW  Output current at VDD_ROW                         1                           mA
TA        Operating Temperature                            0.1                          C
TSTG      Storage Temperature Range                   -20 to +85                        C
                                                     -65 to +150

Table 10 - Maximum Ratings for DC characteristics (Voltage Referenced to VSS, TA=25C)

Maximum ratings are those values beyond which damage to the device may occur. Functional operation should be restricted to
the limits shown in the Electrical characteristics table.

This device contain circuitry to protect the inputs against damage due to high static voltages of electric fields;
however, it is advised that normal precautions to be taken to avoid application of any voltage higher than maximum
rated voltages to this high impedance circuit. All dummy pins and NC pins must be left open & unconnected. Do
not connect or group dummy pins or NC pins together.

SOLOMON                                       Rev 2.0              SSD1730                    8

                                              04/2002
9. Electrical Characteristics

Symbol Parameter                   Test Condition                           Min          Typ      Max Unit
VDD_PWR Supply voltage range        (Absolute value referenced to VSS)
                                                                             2.4          3.3      3.6          V

-V1      Row driver negative        (Absolute value referenced to VSS)       VEE+0.6         --    -V3          V
Istd     supply voltage Range                                                     --         2
IDP1                                                                              --       270
IDP2     Standby Mode Supply        VDD_PWR=2.4V to 3.6V, Display off                                   5       A
         Current Drain at           (XSLP=VIL).                                   --       350
VEE      VDD_PWR                                                                  --      -12.25
                                                                                  --      -10.85
         Display Mode Supply        VDD_PWR=2.7V, 5X step-up, LP                                   380          A
         Current Drain at
         VDD_PWR in 5X step-up      period=69s, LP width=1s, Display on
         mode                       (XSLP=VIH), No loading

         Display Mode Supply        VDD_PWR=2.7V, 6X step-up, LP                                   480          A
         Current Drain at
         VDD_PWR in 6X step-up      period=69s, LP width=1s, Display on
         mode                       (XSLP=VIH), No loading

                                    6X step-up, LP period=69s, LP  VDD_PWR                        --           V
                                    width=1s, Display on           =2.7V
         Output voltage at VEE
         pin                        (XSLP=VIH), Io=0.4mA (from      VDD_PWR
                                    VSS)                            =2.4V
                                                                                                   --           V

                                    6X step-up, LP period=69s, LP VDD_PWR   --           -V1+2.7  --           V
                                                                                                                V
VDD_ROW  Output voltage at          width=1s, Display on           =2.7V
         VDD_ROW pin
                                    (XSLP=VIH), Io=0.02mA (to      VDD_PWR  --           -V1+2.4  --
                                    V1)                             =2.4V

                                    6X step-up, LP period=69s, LP  VDD_PWR  --           1.313    --           V
                                    width=1s, Display on           =2.7V    --           1.16
V2       Output voltage at V2 pin   (XSLP=VIH), Io=2mA (to VSS)     VDD_PWR
                                                                    =2.4V
                                                                                                   --           V

                                    6X step-up, LP period=69s, LP VDD_PWR   --           -1.276   --           V
                                                                             --           -1.134
-V2      Output voltage at -V2 pin  width=1s, Display on           =2.7V
                                    (XSLP=VIH), Io=2mA (from        VDD_PWR
                                                                                                   --           V
                                    VSS)                            =2.4V

                                    6X step-up, LP period=69s, LP VDD_PWR   --           -2.646   --           V
                                                                             --           -2.352
-V3      Output voltage at -V3 pin  width=1s, Display on           =2.7V
                                    (XSLP=VIH), Io=1mA (from        VDD_PWR
                                                                                                   --           V
                                    VSS)                            =2.4V

VIH      Input High voltage at

         pins: LP, XSLP, L0, L1, VDD_PWR = 2.4V - 3.6V                       0.8*VDD_PWR  --       VDD_PWR
                                                                                       0
         L2, L3 and XTST

                                                                                                                V

VIL      Input Low voltage at pins                                                        --       0.2*VDD_PWR

         : LP, XSLP, L0, L1, L2,

         L3 and XTST

VOH      Output High Voltage at

         pins : XBB, AB, FR and VDD_PWR = 2.4V - 3.6V, Iout=-20A            VDD_PWR-0.1  --       VDD_PWR
                                                                                                                       V
         XFR
                                                                                                        0.1
VOL      Output Low Voltage at                                               0            --

         pins : XBB, AB, FR and VDD_PWR = 2.4V - 3.6V, Iout=-20A

         XFR

Table 11 - Electrical characteristics (Voltage Referenced to VSS, TA=25C)

9             Rev 2.0                                                                          SOLOMON
              04/2002
SSD1730
10. AC CHARACTERISTICS

Input Timing Characteristics

Symbol Parameter                     Min      Typ                                      Max Unit

    tLPC  LP Period                  50       70                                       125      s

    tLPW  LP Width                   70       1000 *2000 ns

    tLPr  LP Rise Time               --       --                                       10       ns

    tLPf  LP Fall Time               --       --                                       10       ns

Table 12 - Input Timing Characteristics (Voltage Referenced to VSS, VDD_PWR = 2.4 to 3.6V, TA = 25C)

Remark *: It is noted that the wider the positive LP pulse with, the higher the output impedance of the output
             voltage. The chip can function with positive LP pulse width in excess of 2000ns, but high output
             impedance will be found.

                     tL PW

LP

                              tL PC

          tLP r                                                                 tL Pf

                            Figure 3 - Timing Characteristics for input pin LP

SOLOMON                              Rev 2.0                                           SSD1730         10

                                     04/2002
Output Timing Characteristics

LP pulse width = 1000ns, -V1 = VEE + 0.6V, 6X step-up mode application

Symbol Parameter                                                  Min    Typ                           Max Unit

     tFRr          FR/XFR Signal Rise Delay Time (with loading =  330    --                            3300  ns
                   50pF)

     tFRf          FR/XFR Signal Fall Delay Time (with loading =  330    --                            3300  ns
                   50pF)

     tABr          AB Signal Rise Delay Time                      230    --                            2000  ns

     tAbf          AB Signal Fall Delay Time                      180    --                            1900  ns

     tXBBr         XBB Signal Rise Delay Time                     130    --                            1100  ns

     tXBBf         XBB Signal Fall Delay Time                     280    --                            3200  ns

     tOFFr Rising Edge Output Phase Differential Time             1000   --                            2400  ns

     tOFFf Falling Edge Output Phase Differential Time            1000   --                            2200  ns

     tC7Nr C7N Signal Rising Edge Delay Time                      270    --                            2400  ns

     tC7Nf C7N Signal Falling Edge Delay Time                     490    --                            3800  ns

Table 13 - Output Timing Characteristics

                                      tF Rr                       tF Rf

FR
XFR

LP                                    tABr                  tA B f
AB                                                                                         tXBBf
XBB                tXBB r
                                                                                    tOF F f
              VSS           tO F F r
C7N                                                                                     tC 7N r
                                      tC 7N f
11                                                                                               V SS
                   tC7 Nf                                                  VSS-1. 0V
SSD1730
                                                            tC 7N r

                            -V1V+L1+.10.V0V    V-VL 1  -V1
                                                        VL

                                            Figure 4 - Output Timing Characteristics

                   Rev 2.0                                                                                   SOLOMON
                   04/2002
11. EXPLANATION OF FUNCTIONS

This SSD1730 is a power chip for operating four-line MLA LCD drivers. It consists of a CMOS charge pump-type
voltage generator which can produce all of the bias voltages for a four-line MLA driven. SSD1730 power chip can
be used as a voltage generator to a display system formed by column driver such as SSD1870 and row driver such
as SSD1881. In SSD1730, all output voltages are generated or reference from supply power VDD_PWR. The volt-
age levels at 5X or 6X step-up mode can be calculated by the logical formulas that are summarized in Table 14.

            External
            components

                             +V1                                    +V1

VDD_PWR     VDD_PWR               V3
       VSS
                             V2   V2

                             VSS  VSS                               VC

                             -V2  -V2

                             -V3  -V3

                                  SSD1870
                                  Column Driver

                  VDD_ROW                                           VDD_ROW
                                                                    -V1
                             -V1
                            VEE                                     SSD1881
                                                                    Row Driver
            SSD1730
            Power Chip

            Figure 5 - Voltage levels relationship between power chip, column driver and row driver

            5X Step-up Mode                                         6X Step-up Mode

            Logical Formula         Voltage Level  Logical Formula                                                          Voltage Level
                                  (VDD_PWR=3.3V)                                                                          (VDD_PWR=3.3V)

+V1=-(-V1)                        13.2 -           +V1=-(-V1)                                                             16.5 -
=4 x (VDD_PWR-VSS) -                3.3            =5 x (VDD_PWR-VSS) -                                                     3.3
V3=VDD_PWR-VSS                                     V3=VDD_PWR-VSS

V2=0.5 x (VDD_PWR-VSS)            1.65             V2=0.5 x (VDD_PWR-VSS)                                                 1.65

VC=VSS                            0.0              VC=VSS                                                                 0.0

-V2=-0.5 x (VDD_PWR-VSS)          -1.65            -V2=-0.5 x (VDD_PWR-VSS)                                               -1.65

-V3=-V3B=-(VDD_PWR-VSS)           -3.3             -V3=-V3B=-(VDD_PWR-VSS)                                                -3.3

VEM=-2 x (VDD_PWR-VSS)            -6.6             VEM=-3 x (VDD_PWR-VSS)                                                 -9.9

VDD_ROW=-3 x (VDD_PWR-            -9.9 +           VDD_ROW=-4 x (VDD_PWR-                                                 -13.2 +
VSS) +                                             VSS) +

-V1=-4 x (VDD_PWR-VSS) +          -13.2 +          -V1=-5 x (VDD_PWR-VSS) +                                               -16.5 +
VEE=-4 x (VDD_PWR-VSS)              -13.2          VEE=-5 x (VDD_PWR-VSS)                                                   -16.5

                                  Table 14 - Logical formula for SSD1730 (VSS = 0.0V)

Where  is a variable and it must greater than or equal to 0 (  0). In practice, it represents contrast adjustment value.

SOLOMON                                                    Rev 2.0                     SSD1730                                      12

                                                           04/2002
LCD Polarity Reverse Signal Generator

This circuit generates the polarity reverse signals FR and XFR from the 1P period pulse signal LP. The polarity
reversal period ranging from 2P to 17P is controlled by four pins L0, L1, L2 & L3. In such case, the upper and lower
screens can be driven in mutually opposite phases when a two-screen drive panel is used, the polarity of the FR
signal and the XFR signal are mutually opposite. The timing of the output transitions is synchronized with the falling
edge of the LP signal. Figure 6 shows the timing diagram of LP, FR and XFR signals. Table 15 shows the
relationship between the number of LP (NumLP) during the frame interval and the settings of L0 to L3.

XSLP        1P Pe riod

    LP

   FR
XFR

                        N um LP                            Num LP

                        Figure 6 - Timing Characteristics of LP, FR and XFR

        L0  L1          L2                       L3  Time  Number Of LP (NumLP)

        0   0           0                        0   17P   LP Signal 17th pulse
                                                      2P
        1   0           0                        0    3P   LP Signal         2nd pulse
                                                      4P
        0   1           0                        0    5P   LP Signal         3rd pulse
                                                      6P
        1   1           0                        0    7P   LP Signal         4th pulse
                                                      8P
        0   0           1                        0    9P   LP Signal         5th pulse
                                                     10P
        1   0           1                        0   11P   LP Signal         6th pulse
                                                     12P
        0   1           1                        0   13P   LP Signal         7th pulse
                                                     14P
        1   1           1                        0   15P   LP Signal         8th pulse
                                                     16P
        0   0           0                        1         LP Signal         9th pulse

        1   0           0                        1         LP Signal 10th pulse

        0   1           0                        1         LP Signal 11th pulse

        1   1           0                        1         LP Signal 12th pulse

        0   0           1                        1         LP Signal 13th pulse

        1   0           1                        1         LP Signal 14th pulse

        0   1           1                        1         LP Signal 15th pulse

        1   1           1                        1         LP Signal 16th pulse

Table 15 - Relationship between NLP an L0 to L3

13          Rev 2.0                                                          SOLOMON
            04/2002
SSD1730
Clock Signal Generator

This circuit generates the clock for charge pump circuit from the pulse signal LP. When the display off control signal
XSLP is set to VSS, the clock will stop and the voltage converter will halt. The signal clocks AB and XBB for the
column driver voltage generator and the row driver voltage generator are also generated by this circuit.

Input Signal XSLP

Input Signal LP

Output Signal AB

Output Signal XBB

                   Figure 7 - Timing diagram for LP, AB and XBB

Driver Voltage Generator

This circuit generates all voltage levels which are required to drive both the row driver and the column driver. The
voltage converter circuit comprises a CMOS charge pump-type DC/DC converter which is formed by five individual
voltage generator circuits including 1) Column driver voltage generator, 2) Row driver voltage conversion circuit, 3)
VDD_ROW voltage generator circuit, 4) +V1 voltage generator circuit and 5) External contrast control circuit. Figure
8 shows the relationship between these voltage generator circuits and Table 14 summarized all logical formulas
which can be used to calculated these voltage levels. Besides, in order to generate these voltages, external
capacitors for the charge pump are necessary. Application circuit shows their connections

VDD_PWR                                                                               V3

VSS                                  Column driver                                    V2
                                         voltage                                      VC
                                                                                      -V2
                                        generator                                     -V3

                               Row driver voltage generator                           VDD_ROW

                               -V3B  VDD_ROW voltage                                  +V1
                                      generator circuit
                                                                                      VEE
                   Row driver  VEM   +V1 voltage generator
                   voltage                      circuit
                   conversion
                   circuit

SOLOMON                                                             Ext. contrast                            -V1
                                                                    control circuit
                                                                                                                      14
                   Figure 8 - Voltage generator control circuit
                                                                                      SSD1730
                                                                             Rev 2.0
                                                                             04/2002
Contrast Control Circuit

The display contrast level V1 is controlled by an external contrast adjustment circuit. Figure 9 shows the typical
connection of contrast control circuit.

SSD1730A  -V3B                                   -VVL1
                     510k         2SA

          -VVL1
                     500k

          VEE

Figure 9 - Typical connection of contrast control circuit

+V1 Voltage Generator

This circuit generates voltage level +V1 which is the positive power supply to row driver. Signal AB and XBB are the clock for
this generator circuit. Figure 10 shows the typical connection of the +V1 voltage generator.

                                  3.3M

                           470pF

          XBB                                                      V+HV1

SSD1730A                   1.0pF        2SJ
                                                            1.0uF
          C7N

          AB                      2SJ

Figure 10 - Typical connection of +V1 voltage generator

15        Rev 2.0                                                         SOLOMON
          04/2002
SSD1730
-V1 and +V1 Discharge Circuit

When XSLP is set to VSS level, the internal V1 discharge circuit will be triggered and the residual charge at the
row driver negative voltage-side power supply voltage terminal V1 will be discharged to the VSS level. However,
the residual charge at the row driver positive voltage-side power supply terminal +V1 can be discharged to the VSS
level through an external MOS transistor. Figure 11 shows the typical connection of the +V1 discharge circuit.

SSD1730A  XSLP  3.3M                   V+HV1
           VSS            2SK
                               2SK

Figure 11 - Typical connection of +V1 discharge circuit

Power Up and Power Down Sequence

Proper power up sequence and power down sequence are recommended to protect the display system and to have
better performance.

Power Up Sequence:
Start Turn on the logic system in the application and power up the SSD1730
Display off Set Column and Row Driver DOFF# to "L"
Initialization Send LP, YD, XSCL and Data
Stable Wait for the power levels getting stable (around 80ms)#
Display on Set Column and Row Driver DOFF# to "H"

Power Down Sequence:
Display off Set Column and Row Driver DOFF# to "L"
Sleep mode Set power chip to sleep mode by setting XSLP to "L"
Discharge Wait for the discharge of the display system (around 50ms)#
Power down Cut the power of the SSD1730
End Turn off the logic system of the application

# Depends on the system loading.

SOLOMON                        Rev 2.0        SSD1730  16

                               04/2002
12. APPLICATION CIRCUIT (SSD1730 5X Step-Up Mode)

  VDD=VDD_PW R           FR                                                                           V3
VSS                     XFR                                                    FR
                         C1P                                                    XFR
   LP                    C1N
XSLP            VDD      C2P                     C1=4.7uF
                VSS      C2N                     C2=4.7uF
                L3       C3P                     C3=4.7uF
                L2       C3N                     C4=4.7uF
                L1       C4P
                L0       C4N
                XTST
                LP       V2                                                                               V2

                XSLP                             C5=4.7uF

                         VSS                                                                              VC

                                                 C6=4.7uF

                         -V2                                                                              -V2

                                                                 C7=4.7uF

                         -V3                                                                              -V3

                         C5N                     C8=1.0uF
                         C5P                     C9=1.0uF
                         C6N

                                C1NB             C10=4.7uF
                                C1PB             C11=0.1uF

                                  C8N            C13=1.0uF       C12=4.7uF
                                    HC
                                                           510k
                                 -V3B
                                  VEM   C14=0.1uF                                     VDD_ROW
                         VDD_ROW

                         -V1                             500k                                          -V1
                                  C15=1.0uF                      2SA C16=1.0uF

                         VEE                       3.3M                                                 +V1
                         XBB
                                        C17=470pF

                                   C18=1.0uF                2SJ                 3.3M  2SK
                         C7N                                         C19=1.0uF  2SK

                           AB                               2SK

                Figure 12 - Application Circuit for SSD1730 5X step-up mode

Remark: HC is tied to V3B for 6X Step-up Mode.

17              Rev 2.0                                                                                   SOLOMON
                04/2002
SSD1730
13. PACKAGE DIMENSIONS

                                                          9.00

                                   7.00

                               48
Pin 1
Identifier

1                                                                                   36

1.6max12                                                                            25

          1.40.0513                                                            24
                                                                                                                           7.0 00.50
                                                                                                                                       9.0 00.22 0.05

         min0.05                                                                                                                              0.25
         max0.15                                                                                                                                              3.5o 3.5

                                                                                                                                              0.6 0.15

                                                                                                 1.00

                                                            48 LQFP
                                   (Dimension in mm, do not scale this drawing)

                                                                Figure 13 - Package Dimensions

SOLOMON                                                                                 Rev 2.0                                               SSD1730                     18

                                                                                        04/2002
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19       Rev 2.0  SOLOMON
         04/2002
SSD1730
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