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SPAKMC332GCFC20

器件型号:SPAKMC332GCFC20
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:FREESCALE (NXP )
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器件描述

32-BIT, 25 MHz, MICROCONTROLLER, PQFP132

32位, 25 MHz, 单片机, PQFP132

参数

SPAKMC332GCFC20功能数量 1
SPAKMC332GCFC20端子数量 132
SPAKMC332GCFC20最大工作温度 85 Cel
SPAKMC332GCFC20最小工作温度 -40 Cel
SPAKMC332GCFC20额定供电电压 5 V
SPAKMC332GCFC20外部数据总线宽度 16
SPAKMC332GCFC20输入输出总线数量 31
SPAKMC332GCFC20线速度 25 MHz
SPAKMC332GCFC20加工封装描述 0.950 × 0.950 INCH, 0.025 INCH PITCH, 塑料, ROHS COMPLIANT, 方型扁平式封装-132
SPAKMC332GCFC20状态 ACTIVE
SPAKMC332GCFC20工艺 HCMOS
SPAKMC332GCFC20包装形状 SQUARE
SPAKMC332GCFC20包装尺寸 FLATPACK
SPAKMC332GCFC20表面贴装 Yes
SPAKMC332GCFC20端子形式 GULL WING
SPAKMC332GCFC20端子间距 0.6350 mm
SPAKMC332GCFC20端子涂层 MATTE 锡
SPAKMC332GCFC20端子位置
SPAKMC332GCFC20包装材料 塑料/环氧树脂
SPAKMC332GCFC20温度等级 INDUSTRIAL
SPAKMC332GCFC20地址总线宽度 24
SPAKMC332GCFC20位数 32
SPAKMC332GCFC20最大FCLK时钟频率 25 MHz
SPAKMC332GCFC20微处理器类型 单片机
SPAKMC332GCFC20PWM通道 Yes

SPAKMC332GCFC20器件文档内容

                                 Freescale Semiconductor, Inc. Order this document

                                                                                                                   by MC68332TS/D Rev. 2

                                                                 MC68332

                                 Technical Summary

                                 32-Bit Modular Microcontroller

Freescale Semiconductor, Inc...  1 Introduction

                                      The MC68332, a highly-integrated 32-bit microcontroller, combines high-performance data manipula-
                                      tion capabilities with powerful peripheral subsystems. The MCU is built up from standard modules that
                                      interface through a common intermodule bus (IMB). Standardization facilitates rapid development of
                                      devices tailored for specific applications.

                                      The MCU incorporates a 32-bit CPU (CPU32), a system integration module (SIM), a time processor unit
                                      (TPU), a queued serial module (QSM), and a 2-Kbyte static RAM module with TPU emulation capability
                                      (TPURAM).

                                      The MCU can either synthesize an internal clock signal from an external reference or use an external
                                      clock input directly. Operation with a 32.768-kHz reference frequency is standard. The maximum sys-
                                      tem clock speed is 20.97 MHz. System hardware and software allow changes in clock rate during op-
                                      eration. Because MCU operation is fully static, register and memory contents are not affected by clock
                                      rate changes.

                                      High-density complementary metal-oxide semiconductor (HCMOS) architecture makes the basic power
                                      consumption of the MCU low. Power consumption can be minimized by stopping the system clock. The
                                      CPU32 instruction set includes a low-power stop (LPSTOP) command that efficiently implements this
                                      capability.

                                 This document contains information on a new product. Specifications and information herein are subject to change without notice.

                                  MOTOROLA INC., 1993, 1996 For More Information On This Product,
                                                                                      Go to: www.freescale.com
                                               Freescale Semiconductor, Inc.

                                                                Table 1 Ordering Information

                                 Package Type     TPU Type      Temperature     Frequency     Package         Order Number
                                 132-Pin PQFP   Motion Control  40 to +85 C      (MHz)        Order
                                                                40 to +105 C    16 MHz                  SPAKMC332GCFC16
Freescale Semiconductor, Inc...                    Standard     40 to +125 C    20 MHz      Quantity      MC68332GCFC16
                                                                40 to +85 C     16 MHz      2 pc tray
                                               Std w/enhanced   40 to +105 C    20 MHz      36 pc tray  SPAKMC332GCFC20
                                                     PPWA       40 to +125 C    16 MHz      2 pc tray     MC68332GCFC20
                                                                40 to +85 C     20 MHz      36 pc tray
                                                                40 to +105 C    16 MHz      2 pc tray   SPAKMC332GVFC16
                                                                40 to +125 C    20 MHz      36 pc tray    MC68332GVFC16
                                                                                  16 MHz      2 pc tray
                                                                                  20 MHz      36 pc tray  SPAKMC332GVFC20
                                                                                  16 MHz      2 pc tray     MC68332GVFC20
                                                                                  20 MHz      36 pc tray
                                                                                  16 MHz      2 pc tray   SPAKMC332GMFC16
                                                                                  20 MHz      36 pc tray    MC68332GMFC16
                                                                                  16 MHz      2 pc tray
                                                                                  20 MHz      36 pc tray  SPAKMC332GMFC20
                                                                                  16 MHz      2 pc tray     MC68332GMFC20
                                                                                  20 MHz      36 pc tray   SPAKMC332CFC16
                                                                                              2 pc tray      MC68332CFC16
                                                                                              36 pc tray   SPAKMC332CFC20
                                                                                              2 pc tray      MC68332CFC20
                                                                                              36 pc tray   SPAKMC332VFC16
                                                                                              2 pc tray      MC68332VFC16
                                                                                              36 pc tray   SPAKMC332VFC20
                                                                                              2 pc tray      MC68332VFC20
                                                                                              36 pc tray   SPAKMC332MFC16
                                                                                              2 pc tray      MC68332MFC16
                                                                                              36 pc tray   SPAKMC332MFC20
                                                                                              2 pc tray      MC68332MFC20
                                                                                              36 pc tray
                                                                                              2 pc tray   SPAKMC332ACFC16
                                                                                              36 pc tray    MC68332ACFC16
                                                                                              2 pc tray
                                                                                              36 pc tray  SPAKMC332ACFC20
                                                                                              2 pc tray     MC68332ACFC20
                                                                                              36 pc tray
                                                                                              2 pc tray   SPAKMC332AVFC16
                                                                                              36 pc tray    MC68332AVFC16

                                                                                                          SPAKMC332AVFC20
                                                                                                            MC68332AVFC20

                                                                                                          SPAKMC332AMFC16
                                                                                                            MC68332AMFC16

                                                                                                          SPAKMC332AMFC20
                                                                                                            MC68332AMFC20

                                 MOTOROLA      For More Information On This Product,                            MC68332
                                 2                         Go to: www.freescale.com                       MC68332TS/D
                                               Freescale Semiconductor, Inc.

                                               Table 1 Ordering Information (Continued)

                                 Package Type     TPU Type      Temperature     Frequency  Package         Order Number
                                  144-Pin QFP   Motion Control  40 to +85 C      (MHz)     Order
                                                                40 to +105 C    16 MHz               SPAKMC332GCFV16
Freescale Semiconductor, Inc...                    Standard     40 to +125 C    20 MHz   Quantity     MC68332GCFVV16
                                                                40 to +85 C     16 MHz   2 pc tray   SPAKMC332GCFV20
                                               Std w/enhanced   40 to +105 C    20 MHz   44 pc tray    MC68332GCFV20
                                                     PPWA       40 to +125 C    16 MHz   2 pc tray   SPAKMC332GVFV16
                                                                40 to +85 C     20 MHz   44 pc tray    MC68332GVFV16
                                                                40 to +105 C    16 MHz   2 pc tray   SPAKMC332GVFV20
                                                                40 to +125 C    20 MHz   44 pc tray    MC68332GVFV20
                                                                                  16 MHz   2 pc tray   SPAKMC332GMFV16
                                                                                  20 MHz   44 pc tray    MC68332GMFV16
                                                                                  16 MHz   2 pc tray   SPAKMC332GMFV20
                                                                                  20 MHz   44 pc tray   MC68332GMFVV20
                                                                                  16 MHz   2 pc tray    SPAKMC332CFV16
                                                                                  20 MHz   44 pc tray
                                                                                  16 MHz   2 pc tray      MC68332CFV16
                                                                                  20 MHz   44 pc tray  SPAKMC332CFVV20
                                                                                  16 MHz   2 pc tray
                                                                                  20 MHz   44 pc tray     MC68332CFV20
                                                                                           2 pc tray    SPAKMC332VFV16
                                                                                           44 pc tray
                                                                                           2 pc tray      MC68332VFV16
                                                                                           44 pc tray   SPAKMC332VFV20
                                                                                           2 pc tray
                                                                                           44 pc tray     MC68332VFV20
                                                                                           2 pc tray    SPAKMC332MFV16
                                                                                           44 pc tray
                                                                                           2 pc tray      MC68332MFV16
                                                                                           44 pc tray   SPAKMC332MFV20
                                                                                           2 pc tray
                                                                                           44 pc tray     MC68332MFV20
                                                                                           2 pc tray   SPAKMC332ACFV16
                                                                                           44 pc tray
                                                                                           2 pc tray     MC68332ACFV16
                                                                                           44 pc tray  SPAKMC332ACFV20
                                                                                           2 pc tray
                                                                                           44 pc tray    MC68332ACFV20
                                                                                           2 pc tray   SPAKMC332AVFV16
                                                                                           44 pc tray
                                                                                                         MC68332AVFV16
                                                                                                       SPAKMC332AVFC20

                                                                                                         MC68332AVFV20
                                                                                                       SPAKMC332AMFV16

                                                                                                         MC68332AMFV16
                                                                                                       SPAKMC332AMFV20

                                                                                                         MC68332AMFV20

                                 MC68332       For More Information On This Product,                   MOTOROLA
                                 MC68332TS/D               Go to: www.freescale.com                                   3
                                                        Freescale Semiconductor, Inc.

                                                                   TABLE OF CONTENTS

                                 Section                                                       Page

                                 1        Introduction                                               1

                                     1.1  Features ......................................................................................................................................5
                                     1.2
                                     1.3  Block Diagram .............................................................................................................................6
                                     1.4
                                     1.5  Pin Assignments ..........................................................................................................................7

                                          Address Map ...............................................................................................................................9

                                          Intermodule Bus ..........................................................................................................................9

                                 2        Signal Descriptions                                        10

                                     2.1  Pin Characteristics ....................................................................................................................10
                                     2.2
                                     2.3  MCU Power Connections ..........................................................................................................11
                                     2.4
                                     2.5  MCU Driver Types .....................................................................................................................11

                                          Signal Characteristics ................................................................................................................12

                                          Signal Function ..........................................................................................................................13

                                 3        System Integration Module                                  15

                                     3.1  Overview ...................................................................................................................................15
                                     3.2
Freescale Semiconductor, Inc...      3.3  System Configuration and Protection ........................................................................................17
                                     3.4
                                     3.5  System Clock ............................................................................................................................23
                                     3.6
                                     3.7  External Bus Interface ...............................................................................................................26
                                     3.8
                                     3.9  Chip Selects ..............................................................................................................................29

                                          General-Purpose Input/Output ..................................................................................................36

                                          Resets .......................................................................................................................................38

                                          Interrupts ...................................................................................................................................41

                                          Factory Test Block .....................................................................................................................43

                                 4        Central Processor Unit                                     44

                                     4.1  Overview ...................................................................................................................................44
                                     4.2
                                     4.3  Programming Model ..................................................................................................................44
                                     4.4
                                     4.5  Status Register ..........................................................................................................................46
                                     4.6
                                     4.7  Data Types ................................................................................................................................46

                                          Addressing Modes .....................................................................................................................46

                                          Instruction Set Summary ...........................................................................................................47

                                          Background Debugging Mode ...................................................................................................51

                                 5        Time Processor Unit                                        52

                                     5.1  MC68332 and MC68332A Time Functions ...............................................................................52
                                     5.2
                                     5.3  MC68332G Time Functions ......................................................................................................55
                                     5.4
                                     5.5  Programmer's Model .................................................................................................................57

                                          Parameter RAM .........................................................................................................................58

                                          TPU Registers ...........................................................................................................................58

                                 6        Queued Serial Module                                       64

                                     6.1  Overview ...................................................................................................................................64
                                     6.2
                                     6.3  Address Map .............................................................................................................................65
                                     6.4
                                     6.5  Pin Function ..............................................................................................................................66
                                     6.6
                                          QSM Registers ..........................................................................................................................66

                                          QSPI Submodule .......................................................................................................................71

                                          SCI Submodule .........................................................................................................................79

                                 7        Standby RAM with TPU Emulation RAM                         84

                                     7.1  Overview ...................................................................................................................................84
                                     7.2
                                     7.3  TPURAM Register Block ...........................................................................................................84
                                     7.4
                                          TPURAM Registers ...................................................................................................................84

                                          TPURAM Operation ..................................................................................................................85

                                 8        Summary of Changes                                         86

                                 MOTOROLA               For More Information On This Product,        MC68332
                                 4                                  Go to: www.freescale.com   MC68332TS/D
Freescale Semiconductor, Inc...                            Freescale Semiconductor, Inc.

                                 1.1 Features

                                           Central Processing Unit (CPU32)
                                              -- 32-Bit Architecture
                                              -- Virtual Memory Implementation
                                              -- Table Lookup and Interpolate Instruction
                                              -- Improved Exception Handling for Controller Applications
                                              -- High-Level Language Support
                                              -- Background Debugging Mode
                                              -- Fully Static Operation

                                           System Integration Module (SIM)
                                              -- External Bus Support
                                              -- Programmable Chip-Select Outputs
                                              -- System Protection Logic
                                              -- Watchdog Timer, Clock Monitor, and Bus Monitor
                                              -- Two 8-Bit Dual Function Input/Output Ports
                                              -- One 7-Bit Dual Function Output Port
                                              -- Phase-Locked Loop (PLL) Clock System

                                           Time Processor Unit (TPU)
                                              -- Dedicated Microengine Operating Independently of CPU32
                                              -- 16 Independent, Programmable Channels and Pins
                                              -- Any Channel can Perform any Time Function
                                              -- Two Timer Count Registers with Programmable Prescalers
                                              -- Selectable Channel Priority Levels

                                           Queued Serial Module (QSM)
                                              -- Enhanced Serial Communication Interface
                                              -- Queued Serial Peripheral Interface
                                              -- One 8-Bit Dual Function Port

                                           Static RAM Module with TPU Emulation Capability (TPURAM)
                                              -- 2-Kbytes of Static RAM
                                              -- May be Used as Normal RAM or TPU Microcode Emulation RAM

                                 MC68332      For More Information On This Product,                        MOTOROLA
                                 MC68332TS/D              Go to: www.freescale.com                                        5
                                                               Freescale Semiconductor, Inc.

                                 1.2 Block Diagram             TPUCH[15:0]          VSTBY                   CHIP                       CONTROL     CSBOOT
                                                               T2CLK                                      SELECTS BR                       PORT C  ADDR23/CS10
                                     TPUCH[15:0]                                   2 KBYTES                                                        PC6/ADDR22/CS9
                                            T2CLK                        TPU          RAM                             BG                           PC5/ADDR21/CS8
                                                                                                                 BGACK                             PC4/ADDR20/CS7
                                                                                                                CS[10:0]                           PC3/ADDR19/CS6
                                                                                                                                                   PC2/FC2/CS5
                                                                                                                     FC2                           PC1/FC1/CS4
                                                                                                                     FC1                           PC0/FC0/CS3
                                                                                                                     FC0                           BGACK/CS2
                                                                                                                                                   BG/CS1
Freescale Semiconductor, Inc...                                                                                           ADDR[23:19]              BR/CS0

                                                                                                          ADDR[23:0]                               ADDR[18:0]

                                                                                                               SIZ1                                PE7/SIZ1
                                                                                                                                                   PE6/SIZ0
                                                                                                          EBI  SIZ0                    CONTROL     PE5/DS
                                                                                                                DS                         PORT E  PE4/AS
                                                                              IMB                                                                  PE3/RMC
                                                                                                               AS                                  PE2/AVEC
                                                                                                                                                   PE1/DSACK1
                                                                                                               RMC                                 PE0/DSACK0

                                                                                                               AVEC                                DATA[15:0]

                                                                                                               DSACK1                              R/W
                                                                                                                                                   RESET
                                                                                                          DSACK0                                   HALT
                                                                                                                                                   BERR
                                             RXD  PORT QS      TXD                                        DATA[15:0]                               PF7/IRQ7
                                      PQS7/TXD        CONTROL  PCS3                                                                                PF6/IRQ6
                                    PQS6/PCS3                  PCS2                                                                                PF5/IRQ5
                                      QS5/PCS2                 PCS1                                            IRQ[7:1]                            PF4/IRQ4
                                     PQS4/PCS1                 PCS0/SS                                                                             PF3/IRQ3
                                 PQS3/PCS0/SS                  SCK                 CPU 32                                              CONTROL     PF2/IRQ2
                                      PQS2/SCK                 MOSI                                                                        PORT F  PF1/IRQ1
                                     PQS1/MOSI                 MISO                                                                                PF0/MODCLK
                                     PQS0/MISO                                                                                                     CLKOUT
                                                                      QSM                                                                          XTAL
                                   BKPT/DSCLK                                                                                                      EXTAL
                                    IFETCH/DSI                                BKPT                          MODCLK                                 XFC
                                      IPIPE/DSO                                  IFETCH                   CLOCK                                    VDDSYN
                                                                                    IPIPE
                                                                                        DSI                      TSC                               TSC
                                                                                           DSO             TEST
                                                                                               DSCLK                                               FREEZE/QUOT
                                                                                                  FREEZE       QUOT
                                                                                                                                                                   332 BLOCK
                                                  CONTROL                                                                              CONTROL

                                                               Figure 1 MCU Block Diagram

                                 MOTOROLA                      For More Information On This Product,                                                     MC68332
                                 6                                         Go to: www.freescale.com                                                MC68332TS/D
                                                                                          Freescale Semiconductor, Inc.

                                 1.3 Pin Assignments

                                                  VSS  TPUCH0       TPUCH1  TPUCH2        TPUCH3         TPUCH4         TPUCH5  TPUCH6          TPUCH7  VSS      VDD     6 TPUCH8  TPUCH9  4 TPUCH10  TPUCH11  VSS        VDD  132 TPUCH12  TPUCH13  130 TPUCH14  TPUCH15      128 T2CLK    VSS          VDD          ADDR23/CS10  124 PC6/ADDR22/CS9  PC5/ADDR21/CS8  122 PC4/ADDR20/CS7  PC3/ADDR19/CS6  120 PC2/FC2/CS5  PC1/FC1/CS4  118 PC0/FC0/CS3  VSS

                                                  17   16           15      14            13             12             11      10              9       8        7                 5                  3        2          1                 131                   129                       127          126          125                              123                                 121                              119                           117

                                 VDD          18                                                                                                                                                                                                                                                                                                                                                                                                               116  VDD

                                 VSTBY        19                                                                                                                                                                                                                                                                                                                                                                                                               115  BGACK/CS2

                                 ADDR1        20                                                                                                                                                                                                                                                                                                                                                                                                               114  BG/CS1

                                 ADDR2        21                                                                                                                                                                                                                                                                                                                                                                                                               113  BR/CS0

                                 ADDR3        22                                                                                                                                                                                                                                                                                                                                                                                                               112  CSBOOT

                                 ADDR4        23                                                                                                                                                                                                                                                                                                                                                                                                               111  DATA0

                                 ADDR5        24                                                                                                                                                                                                                                                                                                                                                                                                               110  DATA1

Freescale Semiconductor, Inc...  ADDR6        25                                                                                                                                                                                                                                                                                                                                                                                                               109  DATA2

                                 ADDR7        26                                                                                                                                                                                                                                                                                                                                                                                                               108  DATA3

                                 ADDR8        27                                                                                                                                                                                                                                                                                                                                                                                                               107  VDD

                                 VDD          28                                                                                                                                                                                                                                                                                                                                                                                                               106  VSS

                                 VSS          29                                                                                                                                                                                                                                                                                                                                                                                                               105  DATA4

                                 ADDR9        30                                                                                                                                                                                                                                                                                                                                                                                                               104  DATA5

                                 ADDR10       31                                                                                                                                                                                                                                                                                                                                                                                                               103  DATA6

                                 ADDR11 32                                                                                                                                                                                                                                                                                                                                                                                                                     102  DATA7

                                 ADDR12       33                                                                                                                                                                                                                                                                                                                                                                                                               101  VSS

                                 VSS          34                                                                                                                                                               MC68332                                                                                                                                                                                                                                         100  DATA8

                                 ADDR13       35                                                                                                                                                                                                                                                                                                                                                                                                               99   DATA9

                                 ADDR14 36                                                                                                                                                                                                                                                                                                                                                                                                                     98   DATA10

                                 ADDR15       37                                                                                                                                                                                                                                                                                                                                                                                                               97   DATA11

                                 ADDR16 38                                                                                                                                                                                                                                                                                                                                                                                                                     96   VDD

                                 VDD          39                                                                                                                                                                                                                                                                                                                                                                                                               95   VSS

                                 VSS          40                                                                                                                                                                                                                                                                                                                                                                                                               94   DATA12

                                 ADDR17       41                                                                                                                                                                                                                                                                                                                                                                                                               93   DATA13

                                 ADDR18 42                                                                                                                                                                                                                                                                                                                                                                                                                     92   DATA14

                                 PQS0/MISO 43                                                                                                                                                                                                                                                                                                                                                                                                                  91   DATA15

                                 PQS1/MOSI 44                                                                                                                                                                                                                                                                                                                                                                                                                  90   ADDR0

                                 PQS2/SCK     45                                                                                                                                                                                                                                                                                                                                                                                                               89   PE0/DSACK0

                                 PQS3/PCS0/SS 46                                                                                                                                                                                                                                                                                                                                                                                                               88   PE1/DSACK1

                                 PQS4/PCS1    47                                                                                                                                                                                                                                                                                                                                                                                                               87   PE2/AVEC

                                 PQS5/PCS2    48                                                                                                                                                                                                                                                                                                                                                                                                               86   PE3/RMC

                                 PQS6/PCS3    49                                                                                                                                                                                                                                                                                                                                                                                                               85   PE5/DS

                                 VDD          50                                                                                                                                                                                                                                                                                                                                                                                                               84   VDD

                                                  51   PQS7/TXD 52  RXD 53  IPIPE/DSO 54  IFETCH/DSI 55  BKPT/DSCLK 56  57      FREEZE/QUOT 58  59      XTAL 60  61      EXTAL 62  63      XFC 64     65       CLKOUT 66  67   RESET 68     HALT 69  BERR 70      PF7/IRQ7 71  PF6/IRQ6 72  PF5/IRQ5 73  PF4/IRQ4 74  PF3/IRQ3 75  PF2/IRQ2 76         PF1/IRQ1 77     PF0/MODCLK 78       R/W 79          PE7/SIZ1 80      PE6/SIZ0 81  AS 82            83

                                                  VSS                                                                   TSC                     VSS              VDDSYN            VDD                VDD                 VSS                                                                                                                                                                                                                             VSS

                                                                                                                                                                                                                                                                                                                                                                                                                                                                    332 132-PIN QFP

                                                                            Figure 2 MC68332 132-Pin QFP Pin Assignments

                                 MC68332                                                                 For More Information On This Product,                                                                                                                                                                                                                                                                                           MOTOROLA
                                 MC68332TS/D                                                                         Go to: www.freescale.com                                                                                                                                                                                                                                                                                                           7
                                                 Freescale Semiconductor, Inc.

                                 NC 1          144 VDD                                         109
                                                  143 BGACK/CS2
                                                      142 BG/CS1
                                                         141 BR/CS0
                                                             140 CSBOOT
                                                                139 DATA0
                                                                   138 DATA1
                                                                       137 DATA2
                                                                          136 DATA3
                                                                             135 VDD
                                                                                 134 VSS
                                                                                     133 DATA4
                                                                                        132 DATA5
                                                                                           131 DATA6
                                                                                               130 DATA7
                                                                                                  129 NC
                                                                                                     128 VSS
                                                                                                         127 DATA8
                                                                                                            126 NC
                                                                                                                125 DATA9
                                                                                                                   124 DATA10
                                                                                                                       123 NC
                                                                                                                          122 DATA11
                                                                                                                             121 VDD
                                                                                                                                120 VSS
                                                                                                                                    119 DATA12
                                                                                                                                        118 DATA13
                                                                                                                                           117 DATA14
                                                                                                                                              116 DATA15
                                                                                                                                                  115 ADDR0
                                                                                                                                                     114 PE0/DSACK0
                                                                                                                                                         113 PE1/DSACK1
                                                                                                                                                            112 PE2/AVEC
                                                                                                                                                                111 PE3/RMC
                                                                                                                                                                   110 PE5/DS

                                                                                                                                                                      VDD
                                                                                               108                                                                               NC

                                 VSS       2                                                   107                                                                               VSS

                                 FC0/CS3 3                                                     106                                                                               PE4/AS

                                 FC1/CS4 4                                                     105                                                                               PE6/SIZ0

                                 FC2/CS5 5                                                     104                                                                               PE7/SIZ1

                                 ADDR19/CS6 6                                                  103                                                                               R/W

                                 ADDR20/CS7 7                                                  102                                                                               PF0/MODCLK

                                 ADDR21/CS8 8                                                  101                                                                               PF1/IRQ1

                                 ADDR22/CS9 9                                                  100                                                                               PF2/IRQ2

                                 ADDR23/CS10 10                                                99                                                                                PF3/IRQ3

                                 VDD       11                                                  98                                                                                PF4/IRQ4

                                 VSS       12                                                  97                                                                                PF5/IRQ5

Freescale Semiconductor, Inc...  T2CLK 13                                                      96                                                                                PF6/IRQ6

                                 TPUCH15 14                                                    95                                                                                PF7/IRQ7

                                 TPUCH14 15                                                    94                                                                                BERR

                                 TPUCH13 16                                                    93                                                                                HALT

                                 TPUCH12 17                                                    92                                                                                RESET
                                                                                                                                                                                 VSS
                                 NC 18           MC68332                                       91

                                 VDD       19                                                  90                                                                                CLKOUT

                                 VSS       20                                                  89                                                                                VDD

                                 TPUCH11 21                                                    88                                                                                NC

                                 TPUCH10 22                                                    87                                                                                XFC

                                 TPUCH9 23                                                     86                                                                                VDD

                                 TPUCH8 24                                                     85                                                                                EXTAL

                                 VDDE      25                                                  84                                                                                VDD

                                 VSSE      26                                                  83                                                                                XTAL

                                 TPUCH7 27                                                     82                                                                                VSS

                                 TPUCH6 28                                                     81                                                                                FREEZE/QUOT

                                 TPUCH5 29                                                     80                                                                                TSC

                                 TPUCH4 30                                                     79                                                                                BKPT/DSCLK

                                 TPUCH3 31                                                     78                                                                                IFETCH/DSI

                                 TPUCH2 32                                                     77                                                                                IPIPE/DSO

                                 TPUCH1 33                                                     76                                                                                RXD

                                 TPUCH0 34                                                     75                                                                                PQS7/TXD

                                 VSS       35                                                  74                                                                                VSS

                                 NC 36                                                         73                                                                                NC

                                               VDD 37
                                                  VSTBY 38
                                                      ADDR1 39
                                                         ADDR2 40
                                                             ADDR3 41
                                                                ADDR4 42
                                                                   ADDR5 43
                                                                       ADDR6 44
                                                                          ADDR7 45
                                                                              ADDR8 46

                                                                                 VDD 47
                                                                                    VSS 48
                                                                                        ADDR9 49
                                                                                           ADDR10 50
                                                                                               ADDR11 51
                                                                                                  ADDR12 52
                                                                                                     NC 53
                                                                                                         VSS 54
                                                                                                            NC 55
                                                                                                                ADDR13 56
                                                                                                                   ADDR14 57
                                                                                                                       ADDR15 58
                                                                                                                          NC 59
                                                                                                                             ADDR16 60
                                                                                                                                VDD 61
                                                                                                                                    VSS 62
                                                                                                                                        ADDR17 63
                                                                                                                                           ADDR18 64
                                                                                                                                              PQS0/MISO 65
                                                                                                                                                  PQS1/MOSI 66
                                                                                                                                                     PQS2/SCK 67
                                                                                                                                                         PQS3/PCS0/SS 68
                                                                                                                                                            PQS4/PCS1 69
                                                                                                                                                               PQS5/PCS2 70
                                                                                                                                                                   PQS6/PCS3 71
                                                                                                                                                                      VDD 72

                                                                                                                                                                                 332 144-PIN QFP

                                                 Figure 3 MC68332 144-Pin QFP Pin Assignments

                                 MOTOROLA        For More Information On This Product,                                                                                                 MC68332
                                 8                           Go to: www.freescale.com                                                                                            MC68332TS/D
                                                           Freescale Semiconductor, Inc.

                                 1.4 Address Map
                                      The following figure is a map of the MCU internal addresses. The RAM array is positioned by the base
                                      address registers in the associated RAM control block. Unimplemented blocks are mapped externally.

                                                                  $YFF000

                                              $YFFA00           SIM        2-KBYTE
                                              $YFFA80      RESERVED    TPURAM ARRAY
                                              $YFFB00  TPURAM CONTROL
                                              $YFFB40      RESERVED
                                              $YFFC00

Freescale Semiconductor, Inc...                        QSM

                                              $YFFE00

                                              $YFFFFF  TPU

                                                          Figure 4 MCU Address Map   332 ADDRESS MAP

                                 1.5 Intermodule Bus

                                      The intermodule bus (IMB) is a standardized bus developed to facilitate both design and operation of
                                      modular microcontrollers. It contains circuitry to support exception processing, address space partition-
                                      ing, multiple interrupt levels, and vectored interrupts. The standardized modules in the MCU communi-
                                      cate with one another and with external components through the IMB. The IMB in the MCU uses 24
                                      address and 16 data lines.

                                 MC68332               For More Information On This Product,          MOTOROLA
                                 MC68332TS/D                       Go to: www.freescale.com                          9
                                                           Freescale Semiconductor, Inc.

                                 2 Signal Descriptions

                                 2.1 Pin Characteristics
                                      The following table shows MCU pins and their characteristics. All inputs detect CMOS logic levels. All
                                      inputs can be put in a high-impedance state, but the method of doing this differs depending upon pin
                                      function. Refer to the table, MCU Driver Types, for a description of output drivers. An entry in the dis-
                                      crete I/O column of the MCU Pin Characteristics table indicates that a pin has an alternate I/O function.
                                      The port designation is given when it applies. Refer to the MCU Block Diagram for information about
                                      port organization.

                                                      Table 2 MCU Pin Characteristic

Freescale Semiconductor, Inc...              Pin      Output        Input      Input         Discrete       Port
                                        Mnemonic      Driver  Synchronized  Hysteresis          I/O    Designation
                                 ADDR23/CS10/ECLK                                                O
                                 ADDR[22:19]/CS[9:6]     A            Y           N              O            --
                                       ADDR[18:0]        A            Y           N              --       PC[6:3]
                                                         A            Y           N             I/O
                                             AS          B            Y           N             I/O           --
                                           AVEC          B            Y           N              --         PE5
                                           BERR          B            Y           N              --         PE2
                                          BG/CS1         B            --          --             --
                                      BGACK/CS2          B            Y           N              --           --
                                      BKPT/DSCLK         --           Y           Y              --           --
                                          BR/CS0         B            Y           N              --           --
                                         CLKOUT          A            --          --             --           --
                                         CSBOOT          B            --          --             --           --
                                       DATA[15:0]1      Aw            Y           N                           --
                                                                                                I/O           --
                                             DS          B            Y           N             I/O           --
                                         DSACK1          B            Y           N             I/O
                                         DSACK0          B            Y           N              --         PE4
                                       DSI/IFETCH        A            Y           Y              --         PE1
                                       DSO/IPIPE         A            --          --             --         PE0
                                          EXTAL2         --           --      Special                         --
                                     FC[2:0]/CS[5:3]                                             O            --
                                    FREEZE/QUOT          A            Y           N              --
                                                         A            --          --             --           --
                                           HALT          Bo           Y           N             I/O
                                         IRQ[7:1]        B            Y           Y             I/O       PC[2:0]
                                                         Bo           Y           Y             I/O           --
                                           MISO          B            Y           N                           --
                                        MODCLK1                                                 I/O
                                                         Bo           Y           Y             I/O       PF[7:1]
                                           MOSI          Bo           Y           Y             I/O        PQS0
                                         PCS0/SS         Bo           Y           Y              --         PF0
                                         PCS[3:1]        A            Y           N              --
                                                         Bo           Y           Y             I/O        PQS1
                                            R/W          B            Y           N              --        PQS3
                                          RESET          --           N           N             I/O      PQS[6:4]
                                                         Bo           Y           Y             I/O
                                            RMC          B            Y           N                           --
                                            RXD                                                               --
                                            SCK                                                             PE3
                                          SIZ[1:0]                                                            --
                                                                                                           PQS2
                                                                                                          PE[7:6]

                                 MOTOROLA             For More Information On This Product,                  MC68332
                                 10                               Go to: www.freescale.com             MC68332TS/D
                                                       Freescale Semiconductor, Inc.

                                                       Table 2 MCU Pin Characteristic (Continued)

                                       Pin                  Output        Input      Input              Discrete               Port
                                  Mnemonic                  Driver  Synchronized  Hysteresis               I/O            Designation
                                                                                                            --
                                     T2CLK                     --           Y           Y                   --                   --
                                 TPUCH[15:0]                   A            Y           Y                   --                   --
                                                               --           Y           Y                  I/O                   --
                                      TSC                      Bo           Y           Y                                     PQS7
                                      TXD                      --           --          --               Special                 --
                                      XFC2
                                     XTAL2                     --           --          --               Special                 --

                                 NOTES:
                                    1. DATA[15:0] are synchronized during reset only. MODCLK is synchronized only when used as an input port pin.
                                    2. EXTAL, XFC, and XTAL are clock reference connections.

Freescale Semiconductor, Inc...  2.2 MCU Power Connections

                                                 VSTBY      Table 3 MCU Power Connections
                                                VDDSYN                                        Standby RAM Power/Clock Synthesizer Power
                                              VSSE/VDDE                                                      Clock Synthesizer Power
                                              VSSI/VDDI                                        External Periphery Power (Source and Drain)
                                                                                                 Internal Module Power (Source and Drain)

                                 2.3 MCU Driver Types

                                                            Table 4 MCU Driver Types

                                 Type         I/O                                 Description
                                   A
                                  Aw          O Output-only signals that are always driven; no external pull-up required
                                   B
                                              O Type A output with weak P-channel pull-up during reset
                                  Bo
                                              O Three-state output that includes circuitry to pull up output before high impedance is
                                                      established, to ensure rapid rise time. An external holding resistor is required to maintain
                                                      logic level while the pin is in the high-impedance state.

                                              O Type B output that can be operated in an open-drain mode

                                 MC68332               For More Information On This Product,                              MOTOROLA
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                                                           Freescale Semiconductor, Inc.

                                 2.4 Signal Characteristics

                                                        Table 5 MCU Signal Characteristics

Freescale Semiconductor, Inc...            Signal Name  MCU Module                          Signal Type   Active State
                                            ADDR[23:0]        SIM                                Bus             --
                                                              SIM                                                0
                                                  AS          SIM                              Output            0
                                               AVEC           SIM                                Input           0
                                               BERR           SIM                                Input           0
                                                              SIM                              Output            0
                                                 BG                                              Input           0
                                              BGACK         CPU32                                Input           0
                                                BKPT          SIM                                Input           --
                                                              SIM                              Output            0
                                                 BR           SIM                              Output            0
                                             CLKOUT           SIM                              Output            --
                                              CS[10:0]        SIM                                Bus             0
                                             CSBOOT           SIM                              Output            0
                                            DATA[15:0]        SIM                                Input
                                                                                                 Input    Serial Clock
                                                 DS         CPU32                                Input    (Serial Data)
                                            DSACK[1:0]      CPU32                              Output     (Serial Data)
                                                            CPU32                                Input
                                               DSCLK                                           Output            --
                                                 DSI          SIM                              Output            --
                                                DSO           SIM                           Input/Output         1
                                                              SIM                              Output            0
                                               EXTAL          SIM                              Output            --
                                               FC[2:0]      CPU32                                Input           --
                                              FREEZE        CPU32                           Input/Output         0
                                                HALT          SIM                                Input           --
                                              IFETCH         QSM                            Input/Output         --
                                                IPIPE         SIM                              Output            --
                                              IRQ[7:1]       QSM                            Input/Output      (Port)
                                                MISO          SIM                           Input/Output         --
                                             MODCLK          QSM                            Input/Output      (Port)
                                                MOSI          SIM                           Input/Output      (Port)
                                               PC[6:0]        SIM                              Output         (Port)
                                              PCS[3:0]       QSM                            Input/Output         --
                                               PE[7:0]        SIM                              Output            0
                                               PF[7:0]        SIM                              Output            0
                                             PQS[7:0]         SIM                                Input          1/0
                                               QUOT           SIM                           Input/Output         --
                                               RESET         QSM                               Output            --
                                                RMC          QSM                                 Input           --
                                                              SIM                                Input           0
                                                 R/W         QSM                            Input/Output         --
                                                RXD           TPU                                                1
                                                SCK           TPU
                                              SIZ[1:0]
                                                  SS
                                               T2CLK
                                           TPUCH[15:0]

                                 MOTOROLA  For More Information On This Product,                                MC68332
                                 12                    Go to: www.freescale.com                           MC68332TS/D
                                                              Freescale Semiconductor, Inc.

                                                              Table 5 MCU Signal Characteristics (Continued)

                                              Signal Name               MCU Module                   Signal Type         Active State
                                                    TSC                       SIM                         Input                 --
                                                    TXD                      QSM                        Output                  --
                                                    XFC                       SIM                         Input                 --
                                                   XTAL                       SIM                       Output                  --

                                 2.5 Signal Function

                                                              Table 6 MCU Signal Function

                                              Signal Name     Mnemonic                               Function
                                 Address Bus
                                 Address Strobe               ADDR[23:0] 24-bit address bus
                                 Autovector
                                 Bus Error                    AS        Indicates that a valid address is on the address bus
                                 Bus Grant
Freescale Semiconductor, Inc...  Bus Grant Acknowledge        AVEC      Requests an automatic vector during interrupt acknowledge
                                 Breakpoint
                                 Bus Request                  BERR      Indicates that a bus error has occurred
                                 System Clockout
                                 Chip Selects                 BG        Indicates that the MCU has relinquished the bus
                                 Boot Chip Select
                                 Data Bus                     BGACK Indicates that an external device has assumed bus mastership
                                 Data Strobe
                                                              BKPT      Signals a hardware breakpoint to the CPU
                                 Data and Size Acknowledge
                                 Development Serial In, Out,  BR        Indicates that an external device requires bus mastership
                                 Clock
                                 Crystal Oscillator           CLKOUT System clock output

                                 Function Codes               CS[10:0] Select external devices at programmed addresses
                                 Freeze
                                 Halt                         CSBOOT Chip select for external boot start-up ROM
                                 Instruction Pipeline
                                                              DATA[15:0] 16-bit data bus
                                 Interrupt Request Level
                                 Master In Slave Out          DS        During a read cycle, indicates when it is possible for an external

                                 Clock Mode Select                      device to place data on the data bus. During a write cycle, indi-
                                 Master Out Slave In
                                                                        cates that valid data is on the data bus.
                                 Port C
                                 Peripheral Chip Select       DSACK[1:0] Provide asynchronous data transfers and dynamic bus sizing
                                 Port E
                                 Port F                       DSI, DSO, Serial I/O and clock for background debugging mode
                                 Port QS                        DSCLK

                                                              EXTAL, XTAL Connections for clock synthesizer circuit reference;
                                                                                   a crystal or an external oscillator can be used

                                                              FC[2:0] Identify processor state and current address space

                                                              FREEZE Indicates that the CPU has entered background mode

                                                              HALT      Suspend external bus activity

                                                              IFETCH    Indicate instruction pipeline activity
                                                               IPIPE

                                                              IRQ[7:1] Provides an interrupt priority level to the CPU

                                                              MISO      Serial input to QSPI in master mode;
                                                                        serial output from QSPI in slave mode

                                                              MODCLK Selects the source and type of system clock

                                                              MOSI      Serial output from QSPI in master mode;
                                                                        serial input to QSPI in slave mode

                                                              PC[6:0] SIM digital output port signals

                                                              PCS[3:0] QSPI peripheral chip selects

                                                              PE[7:0] SIM digital I/O port signals

                                                              PF[7:0] SIM digital I/O port signals

                                                              PQS[7:0] QSM digital I/O port signals

                                 MC68332                      For More Information On This Product,                                 MOTOROLA
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                                                            Table 6 MCU Signal Function (Continued)

Freescale Semiconductor, Inc...               Signal Name    Mnemonic                                         Function
                                 Quotient Out                   QUOT     Provides the quotient bit of the polynomial divider
                                 Reset                         RESET     System reset
                                 Read-Modify-Write Cycle         RMC     Indicates an indivisible read-modify-write instruction
                                 Read/Write                       R/W    Indicates the direction of data transfer on the bus
                                 SCI Receive Data                RXD     Serial input to the SCI
                                 QSPI Serial Clock               SCK     Clock output from QSPI in master mode;
                                                                         clock input to QSPI in slave mode
                                 Size                          SIZ[1:0]  Indicates the number of bytes to be transferred during a bus cycle
                                 Slave Select                     SS     Causes serial transmission when QSPI is in slave mode;
                                                                         causes mode fault in master mode
                                 TCR2 Clock                     T2CLK    External clock source for TCR2 counter
                                 TPU Channel Pins           TPUCH[15:0]  Bidirectional pins associated with TPU channels
                                 Three-State Control                     Places all output drivers in a high-impedance state
                                 SCI Transmit Data               TSC     Serial output from the SCI
                                 External Filter Capacitor       TXD     Connection for external phase-locked loop filter capacitor
                                                                 XFC

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                                 3 System Integration Module

                                      The MCU system integration module (SIM) consists of five functional blocks that control system start-
                                      up, initialization, configuration, and external bus.

                                              SYSTEM CONFIGURATION    CLKOUT
                                                  AND PROTECTION      EXTAL
                                                                      MODCLK
                                                CLOCK SYNTHESIZER

Freescale Semiconductor, Inc...               CHIP SELECTS            CHIP SELECTS

                                              EXTERNAL BUS INTERFACE  EXTERNAL BUS
                                                                      RESET

                                              FACTORY TEST            TSC
                                                                      FREEZE/QUOT

                                                                                              S(C)IM BLOCK

                                              Figure 5 SIM Block Diagram

                                 3.1 Overview
                                      The system configuration and protection block controls MCU configuration and operating mode. The
                                      block also provides bus and software watchdog monitors.

                                      The system clock generates clock signals used by the SIM, other IMB modules, and external devices.
                                      In addition, a periodic interrupt generator supports execution of time-critical control routines.

                                      The external bus interface handles the transfer of information between IMB modules and external ad-
                                      dress space.

                                      The chip-select block provides eleven general-purpose chip-select signals and a boot ROM chip select
                                      signal. Both general-purpose and boot ROM chip-select signals have associated base address regis-
                                      ters and option registers.

                                      The system test block incorporates hardware necessary for testing the MCU. It is used to perform fac-
                                      tory tests, and its use in normal applications is not supported.

                                      The SIM control register address map occupies 128 bytes. Unused registers within the 128-byte ad-
                                      dress space return zeros when read. The "Access" column in the SIM address map below indicates
                                      which registers are accessible only at the supervisor privilege level and which can be assigned to either
                                      the supervisor or user privilege level, according to the value of the SUPV bit in the SIMCR.

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                                                       Table 7 SIM Address Map

                                 Access    Address 15            87                                      0
                                     S     $YFFA00
                                     S     $YFFA02     SIM CONFIGURATION (SIMCR)
                                     S     $YFFA04
                                     S     $YFFA06               FACTORY TEST (SIMTR)
                                     S     $YFFA08
                                     S     $YFFA0A     CLOCK SYNTHESIZER CONTROL (SYNCR)
                                     S     $YFFA0C
                                     S     $YFFA0E     NOT USED                 RESET STATUS REGISTER (RSR)
                                   S/U     $YFFA10
                                   S/U     $YFFA12     MODULE TEST E (SIMTRE)
                                   S/U     $YFFA14
                                     S     $YFFA16     NOT USED                        NOT USED
                                   S/U     $YFFA18
                                   S/U     $YFFA1A     NOT USED                        NOT USED
                                   S/U     $YFFA1C
                                     S     $YFFA1E     NOT USED                        NOT USED
                                     S     $YFFA20
                                                       NOT USED                 PORT E DATA (PORTE0)
                                     S     $YFFA22
                                     S     $YFFA24     NOT USED                 PORT E DATA (PORTE1)
                                     S     $YFFA26
Freescale Semiconductor, Inc...      S     $YFFA28     NOT USED                 PORT E DATA DIRECTION (DDRE)
                                     S     $YFFA2A
                                     S     $YFFA2C     NOT USED                 PORT E PIN ASSIGNMENT (PEPAR)
                                     S     $YFFA2E
                                     S     $YFFA30     NOT USED                 PORT F DATA (PORTF0)
                                     S     $YFFA32
                                     S     $YFFA34     NOT USED                 PORT F DATA (PORTF1)
                                     S     $YFFA36
                                     S     $YFFA38     NOT USED                 PORT F DATA DIRECTION (DDRF)
                                   S/U     $YFFA3A
                                           $YFFA3C     NOT USED                 PORT F PIN ASSIGNMENT (PFPAR)
                                   S/U     $YFFA3E
                                           $YFFA40     NOT USED                 SYSTEM PROTECTION CONTROL
                                     S     $YFFA42                                                (SYPCR)
                                     S     $YFFA44
                                     S     $YFFA46     PERIODIC INTERRUPT CONTROL (PICR)
                                     S     $YFFA48
                                     S     $YFFA4A     PERIODIC INTERRUPT TIMING (PITR)
                                     S     $YFFA4C
                                     S     $YFFA4E     NOT USED                 SOFTWARE SERVICE (SWSR)
                                     S     $YFFA50
                                     S     $YFFA52     NOT USED                        NOT USED
                                           $YFFA54
                                                       NOT USED                        NOT USED

                                                       NOT USED                        NOT USED

                                                       NOT USED                        NOT USED

                                                       TEST MODULE MASTER SHIFT A (TSTMSRA)

                                                       TEST MODULE MASTER SHIFT B (TSTMSRB)

                                                       TEST MODULE SHIFT COUNT (TSTSC)

                                                       TEST MODULE REPETITION COUNTER (TSTRC)

                                                       TEST MODULE CONTROL (CREG)

                                                       TEST MODULE DISTRIBUTED REGISTER (DREG)

                                                       NOT USED                        NOT USED

                                                       NOT USED                        NOT USED

                                                       NOT USED                 PORT C DATA (PORTC)

                                                       NOT USED                        NOT USED

                                                       CHIP-SELECT PIN ASSIGNMENT (CSPAR0)

                                                       CHIP-SELECT PIN ASSIGNMENT (CSPAR1)

                                                       CHIP-SELECT BASE BOOT (CSBARBT)

                                                       CHIP-SELECT OPTION BOOT (CSORBT)

                                                       CHIP-SELECT BASE 0 (CSBAR0)

                                                       CHIP-SELECT OPTION 0 (CSOR0)

                                                       CHIP-SELECT BASE 1 (CSBAR1)

                                                       CHIP-SELECT OPTION 1 (CSOR1)

                                                       CHIP-SELECT BASE 2 (CSBAR2)

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                                                       Table 7 SIM Address Map (Continued)

                                 Access       Address 15            87                                              0

                                 S            $YFFA56     CHIP-SELECT OPTION 2 (CSOR2)

                                 S            $YFFA58     CHIP-SELECT BASE 3 (CSBAR3)

                                 S            $YFFA5A     CHIP-SELECT OPTION 3 (CSOR3)

                                 S            $YFFA5C     CHIP-SELECT BASE 4 (CSBAR4)

                                 S            $YFFA5E     CHIP-SELECT OPTION 4 (CSOR4)

                                 S            $YFFA60     CHIP-SELECT BASE 5 (CSBAR5)

                                 S            $YFFA62     CHIP-SELECT OPTION 5 (CSOR5)

                                 S            $YFFA64     CHIP-SELECT BASE 6 (CSBAR6)

                                 S            $YFFA66     CHIP-SELECT OPTION 6 (CSOR6)

                                 S            $YFFA68     CHIP-SELECT BASE 7 (CSBAR7)

                                 S            $YFFA6A     CHIP-SELECT OPTION 7 (CSOR7)

Freescale Semiconductor, Inc...  S            $YFFA6C     CHIP-SELECT BASE 8 (CSBAR8)

                                 S            $YFFA6E     CHIP-SELECT OPTION 8 (CSOR8)

                                 S            $YFFA70     CHIP-SELECT BASE 9 (CSBAR9)

                                 S            $YFFA72     CHIP-SELECT OPTION 9 (CSOR9)

                                 S            $YFFA74     CHIP-SELECT BASE 10 (CSBAR10)

                                 S            $YFFA76     CHIP-SELECT OPTION 10 (CSOR10)

                                              $YFFA78     NOT USED                            NOT USED

                                              $YFFA7A     NOT USED                            NOT USED

                                              $YFFA7C     NOT USED                            NOT USED

                                              $YFFA7E     NOT USED                            NOT USED

                                 Y = M111, where M is the logic state of the module mapping (MM) bit in the SIMCR.

                                 3.2 System Configuration and Protection

                                      This functional block provides configuration control for the entire MCU. It also performs interrupt arbi-
                                      tration, bus monitoring, and system test functions. MCU system protection includes a bus monitor, a
                                      HALT monitor, a spurious interrupt monitor, and a software watchdog timer. These functions have been
                                      made integral to the microcontroller to reduce the number of external components in a complete control
                                      system.

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                                                        Freescale Semiconductor, Inc.

                                                                       MODULE CONFIGURATION
                                                                                 AND TEST

                                                                              RESET STATUS

                                                                         HALT MONITOR                       RESET REQUEST

Freescale Semiconductor, Inc...                                          BUS MONITOR                        BERR

                                                                   SPURIOUS INTERRUPT MONITOR

                                         CLOCK                              SOFTWARE WATCHDOG TIMER         RESET REQUEST

                                                              29
                                                        PRESCALER

                                                                            PERIODIC INTERRUPT TIMER        IRQ [7:1]

                                                                                                                             SYS PROTECT BLOCK

                                                        Figure 6 System Configuration and Protection Block

                                 3.2.1 System Configuration
                                      The SIM controls MCU configuration during normal operation and during internal testing.

                                 SIMCR --SIM Configuration Register                                                                             $YFFA00

                                 15      14     13  12  11           10  9        8    7       6      5  4        3                                0

                                 EXOFF FRZSW FRZBM 0 SLVEN 0                SHEN       SUPV MM        0  0                 IARB

                                 RESET:

                                 0       0      0   0 DATA11 0           0        0    1       1      0  0        1  1                          1  1

                                 The SIM configuration register controls system configuration. It can be read or written at any time, ex-
                                 cept for the module mapping (MM) bit, which can be written only once.

                                 MOTOROLA               For More Information On This Product,                                    MC68332
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                                              Freescale Semiconductor, Inc.

Freescale Semiconductor, Inc...  EXOFF -- External Clock Off
                                           0 = The CLKOUT pin is driven from an internal clock source.
                                           1 = The CLKOUT pin is placed in a high-impedance state.

                                 FRZSW -- Freeze Software Enable
                                           0 = When FREEZE is asserted, the software watchdog and periodic interrupt timer counters con-
                                                 tinue to run.
                                           1 = When FREEZE is asserted, the software watchdog and periodic interrupt timer counters are dis-
                                                 abled, preventing interrupts during software debug.

                                 FRZBM -- Freeze Bus Monitor Enable
                                           0 = When FREEZE is asserted, the bus monitor continues to operate.
                                           1 = When FREEZE is asserted, the bus monitor is disabled.

                                 SLVEN -- Factory Test Mode Enabled
                                      This bit is a read-only status bit that reflects the state of DATA11 during reset.
                                           0 = IMB is not available to an external master.
                                           1 = An external bus master has direct access to the IMB.

                                 SHEN[1:0] -- Show Cycle Enable
                                      This field determines what the EBI does with the external bus during internal transfer operations. A
                                      show cycle allows internal transfers to be externally monitored. The table below shows whether show
                                      cycle data is driven externally, and whether external bus arbitration can occur. To prevent bus conflict,
                                      external peripherals must not be enabled during show cycles.

                                              SHEN                                Action
                                                00  Show cycles disabled, external arbitration enabled
                                                01  Show cycles enabled, external arbitration disabled
                                                10  Show cycles enabled, external arbitration enabled
                                                11  Show cycles enabled, external arbitration enabled,
                                                    internal activity is halted by a bus grant

                                 SUPV -- Supervisor/Unrestricted Data Space
                                      The SUPV bit places the SIM global registers in either supervisor or user data space.
                                           0 = Registers with access controlled by the SUPV bit are accessible from either the user or super-
                                                 visor privilege level.
                                           1 = Registers with access controlled by the SUPV bit are restricted to supervisor access only.

                                 MM -- Module Mapping
                                           0 = Internal modules are addressed from $7FF000 $7FFFFF.
                                           1 = Internal modules are addressed from $FFF000 $FFFFFF.

                                 IARB[3:0] -- Interrupt Arbitration Field
                                      Each module that can generate interrupt requests has an interrupt arbitration (IARB) field. Arbitration
                                      between interrupt requests of the same priority is performed by serial contention between IARB field bit
                                      values. Contention must take place whenever an interrupt request is acknowledged, even when there
                                      is only a single pending request. An IARB field must have a non-zero value for contention to take place.
                                      If an interrupt request from a module with an IARB field value of %0000 is recognized, the CPU pro-
                                      cesses a spurious interrupt exception. Because the SIM routes external interrupt requests to the CPU,
                                      the SIM IARB field value is used for arbitration between internal and external interrupts of the same pri-
                                      ority. The reset value of IARB for the SIM is %1111, and the reset IARB value for all other modules is
                                      %0000, which prevents SIM interrupts from being discarded during initialization.

                                 MC68332      For More Information On This Product,                     MOTOROLA
                                 MC68332TS/D              Go to: www.freescale.com                                   19
                                                           Freescale Semiconductor, Inc.

                                 3.2.2 System Protection Control Register
                                      The system protection control register controls system monitor functions, software watchdog clock
                                      prescaling, and bus monitor timing. This register can be written only once following power-on or reset,
                                      but can be read at any time.

                                 SYPCR --System Protection Control Register                                                    $YFFA21

                                    15                                       8       7  6              5       4         3  2  1       0
                                 RESET:
                                           NOT USED                             SWE SWP                   SWT     HME BME         BMT

                                                                                     1 MODCLK 0                0         0  0  0       0

                                 SWE -- Software Watchdog Enable
                                           0 = Software watchdog disabled
                                           1 = Software watchdog enabled

Freescale Semiconductor, Inc...  SWP -- Software Watchdog Prescale
                                      This bit controls the value of the software watchdog prescaler.
                                           0 = Software watchdog clock not prescaled
                                           1 = Software watchdog clock prescaled by 512

                                 SWT[1:0] -- Software Watchdog Timing
                                      This field selects the divide ratio used to establish software watchdog time-out period. The following ta-
                                      ble gives the ratio for each combination of SWP and SWT bits.

                                           SWP                                  SWT                       Ratio
                                             0                                   00                         29
                                             0                                   01                        211
                                             0                                   10                        213
                                             0                                   11                        215
                                             1                                   00                        218
                                             1                                   01                        220
                                             1                                   10                        222
                                             1                                   11                        224

                                 HME -- Halt Monitor Enable
                                           0 = Disable halt monitor function
                                           1 = Enable halt monitor function

                                 BME -- Bus Monitor External Enable
                                           0 = Disable bus monitor function for an internal to external bus cycle.
                                           1 = Enable bus monitor function for an internal to external bus cycle.

                                 BMT[1:0] -- Bus Monitor Timing
                                      This field selects a bus monitor time-out period as shown in the following table.

                                                     BMT                     Bus Monitor Time-out Period
                                                      00                             64 System Clocks
                                                      01                             32 System Clocks
                                                      10                             16 System Clocks
                                                      11                              8 System Clocks

                                 MOTOROLA            For More Information On This Product,                                           MC68332
                                 20                              Go to: www.freescale.com                                      MC68332TS/D
Freescale Semiconductor, Inc...                            Freescale Semiconductor, Inc.

                                 3.2.3 Bus Monitor
                                      The internal bus monitor checks for excessively long DSACK response times during normal bus cycles
                                      and for excessively long DSACK or AVEC response times during interrupt acknowledge cycles. The
                                      monitor asserts BERR if response time is excessive.

                                      DSACK and AVEC response times are measured in clock cycles. The maximum allowable response
                                      time can be selected by setting the BMT field.

                                      The monitor does not check DSACK response on the external bus unless the CPU initiates the bus cy-
                                      cle. The BME bit in the SYPCR enables the internal bus monitor for internal to external bus cycles. If a
                                      system contains external bus masters, an external bus monitor must be implemented and the internal
                                      to external bus monitor option must be disabled.

                                 3.2.4 Halt Monitor
                                      The halt monitor responds to an assertion of HALT on the internal bus. A flag in the reset status register
                                      (RSR) indicates that the last reset was caused by the halt monitor. The halt monitor reset can be inhib-
                                      ited by the HME bit in the SYPCR.

                                 3.2.5 Spurious Interrupt Monitor
                                      The spurious interrupt monitor issues BERR if no interrupt arbitration occurs during an interrupt-ac-
                                      knowledge cycle.

                                 3.2.6 Software Watchdog
                                      The software watchdog is controlled by SWE in the SYPCR. Once enabled, the watchdog requires that
                                      a service sequence be written to SWSR on a periodic basis. If servicing does not take place, the watch-
                                      dog times out and issues a reset. This register can be written at any time, but returns zeros when read.

                                 SWSR --Software Service Register                                 $YFFA27

                                    15                                     8  7  6    5  4  3  2  1  0
                                 RESET:
                                              NOT USED                        0  0    0  0  0  0  0  0

                                                                              0  0    0  0  0  0  0  0

                                 Register shown with read value

                                      Perform a software watchdog service sequence as follows:

                                           a. Write $55 to SWSR.
                                           b. Write $AA to SWSR.
                                 Both writes must occur before time-out in the order listed, but any number of instructions can be exe-
                                 cuted between the two writes.

                                 The watchdog clock rate is affected by SWP and SWT in SYPCR. When SWT[1:0] are modified, a
                                 watchdog service sequence must be performed before the new time-out period takes effect.

                                 The reset value of SWP is affected by the state of the MODCLK pin on the rising edge of reset, as shown
                                 in the following table.

                                                                   MODCLK        SWP
                                                                        0          1
                                                                        1          0

                                 MC68332      For More Information On This Product,               MOTOROLA
                                 MC68332TS/D              Go to: www.freescale.com                             21
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                                 3.2.7 Periodic Interrupt Timer
                                      The periodic interrupt timer (PIT) generates interrupts of specified priorities at specified intervals. Timing
                                      for the PIT is provided by a programmable prescaler driven by the system clock.

                                 PICR -- Periodic Interrupt Control Register                                                     $YFFA22

                                 15      14  13  12  11  10                       8    7                                            0

                                 0       0   0   0   0                     PIRQL                                  PIV

                                 RESET:

                                 0       0   0   0   0   0                    0   0    0  0  0                 0        1     1  1  1

                                    This register contains information concerning periodic interrupt priority and vectoring. Bits [10:0] can be
                                    read or written at any time. Bits [15:11] are unimplemented and always return zero.

Freescale Semiconductor, Inc...  PIRQL[2:0] -- Periodic Interrupt Request Level
                                      The following table shows what interrupt request level is asserted when a periodic interrupt is generat-
                                      ed. If a PIT interrupt and an external IRQ signal of the same priority occur simultaneously, the PIT in-
                                      terrupt is serviced first. The periodic timer continues to run when the interrupt is disabled.

                                                         PIRQL                    Interrupt Request Level
                                                           000                    Periodic Interrupt Disabled
                                                           001                    Interrupt Request Level 1
                                                           010                    Interrupt Request Level 2
                                                           011                    Interrupt Request Level 3
                                                           100                    Interrupt Request Level 4
                                                           101                    Interrupt Request Level 5
                                                           110                    Interrupt Request Level 6
                                                           111                    Interrupt Request Level 7

                                 PIV[7:0] -- Periodic Interrupt Vector
                                      The bits of this field contain the vector generated in response to an interrupt from the periodic timer.
                                      When the SIM responds, the periodic interrupt vector is placed on the bus.

                                 PITR --Periodic Interrupt Timer Register                                                        $YFFA24

                                 15      14  13  12  11  10                9      8    7                                            0

                                 0       0   0   0   0   0                 0      PTP                             PITM

                                 RESET:

                                 0       0   0   0   0   0                 0 MODCLK 0     0  0                 0        0     0  0  0

                                    The PITR contains the count value for the periodic timer. A zero value turns off the periodic timer. This
                                    register can be read or written at any time.

                                 PTP -- Periodic Timer Prescaler Control
                                           0 = Periodic timer clock not prescaled
                                           1 = Periodic timer clock prescaled by a value of 512

                                      The reset state of PTP is the complement of the state of the MODCLK signal during reset.

                                 PITM[7:0] -- Periodic Interrupt Timing Modulus Field
                                      This is an 8-bit timing modulus. The period of the timer can be calculated as follows:
                                                                             PIT Period = [(PITM)(Prescaler)(4)]/EXTAL
                                           where
                                                    PIT Period = Periodic interrupt timer period
                                                    PITM = Periodic interrupt timer register modulus (PITR[7:0])
                                                    EXTAL Frequency = Crystal frequency
                                                    Prescale = 512 or 1 depending on the state of the PTP bit in the PITR

                                 MOTOROLA            For More Information On This Product,                                             MC68332
                                 22                              Go to: www.freescale.com                                        MC68332TS/D
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                                 3.3 System Clock
                                      The system clock in the SIM provides timing signals for the IMB modules and for an external peripheral
                                      bus. Because MCU operation is fully static, register and memory contents are not affected when the
                                      clock rate changes. System hardware and software support changes in the clock rate during operation.

                                      The system clock signal can be generated in three ways. An internal phase-locked loop can synthesize
                                      the clock from an internal or external frequency source, or the clock signal can be input from an external
                                      source.

                                      Following is a block diagram of the clock submodule.

                                 22 pF2        330k              22 pF2                 VDDSYN                         0.1F
                                  VSSI        10M               VSSI              XFC1
                                       EXTAL              XTAL
                                                                                  0.1F                                .01F

Freescale Semiconductor, Inc...                                                    VDDSYN                                          VSSI

                                                                         XFC PIN

                                                CRYSTAL       PHASE      LOW-PASS                                             VCO
                                              OSCILLATOR  COMPARATOR       FILTER

                                                                                                               W
                                                                         FEEDBACK DIVIDER

                                                                                                                Y

                                                                                                                    X                           CLKOUT
                                                                         SYSTEM CLOCK CONTROL

                                                                                                                                   SYSTEM
                                                                                                                                   CLOCK

                                 1. MUST BE LOW-LEAKAGE CAPACITOR (INSULATION RESISTANCE 30,000 M OR GREATER).

                                 2. RESISTANCE AND CAPACITANCE BASED ON A TEST CIRCUIT CONSTRUCTED WITH A DAISHINKU DMX-38 32.768-kHz CRYSTAL.
                                   SPECIFIC COMPONENTS MUST BE BASED ON CRYSTAL TYPE. CONTACT CRYSTAL VENDOR FOR EXACT CIRCUIT.

                                                                                                                                                 SYS CLOCK
                                                                                                                                                BLOCK 32KHZ

                                                                         Figure 7 System Clock Block Diagram

                                 3.3.1 Clock Sources

                                      The state of the clock mode (MODCLK) pin during reset determines the clock source. When MODCLK
                                      is held high during reset, the clock synthesizer generates a clock signal from either a crystal oscillator
                                      or an external reference input. Clock synthesizer control register SYNCR determines operating frequen-
                                      cy and various modes of operation. When MODCLK is held low during reset, the clock synthesizer is
                                      disabled, and an external system clock signal must be applied. When the synthesizer is disabled, SYN-
                                      CR control bits have no effect.

                                      A reference crystal must be connected between the EXTAL and XTAL pins to use the internal oscillator.
                                      Use of a 32.768-kHz crystal is recommended. These crystals are inexpensive and readily available. If
                                      an external reference signal or an external system clock signal is applied through the EXTAL pin, the
                                      XTAL pin must be left floating. External reference signal frequency must be less than or equal to max-
                                      imum specified reference frequency. External system clock signal frequency must be less than or equal
                                      to maximum specified system clock frequency.

                                 MC68332                  For More Information On This Product,                                          MOTOROLA
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Freescale Semiconductor, Inc...                            Freescale Semiconductor, Inc.

                                      When an external system clock signal is applied (i.e., the PLL is not used), duty cycle of the input is
                                      critical, especially at near maximum operating frequencies. The relationship between clock signal duty
                                      cycle and clock signal period is expressed:

                                                                                    Minimum external clock period =

                                                                                 minimum external clock high/low time
                                                                 50% -- percentage variation of external clock input duty cycle

                                 3.3.2 Clock Synthesizer Operation
                                      A voltage controlled oscillator (VCO) generates the system clock signal. A portion of the clock signal is
                                      fed back to a divider/counter. The divider controls the frequency of one input to a phase comparator.
                                      The other phase comparator input is a reference signal, either from the internal oscillator or from an
                                      external source. The comparator generates a control signal proportional to the difference in phase be-
                                      tween its two inputs. The signal is low-pass filtered and used to correct VCO output frequency.

                                      The synthesizer locks when VCO frequency is identical to reference frequency. Lock time is affected by
                                      the filter time constant and by the amount of difference between the two comparator inputs. Whenever
                                      comparator input changes, the synthesizer must re-lock. Lock status is shown by the SLOCK bit in SYN-
                                      CR.

                                      The MCU does not come out of reset state until the synthesizer locks. Crystal type, characteristic fre-
                                      quency, and layout of external oscillator circuitry affect lock time.

                                      The low-pass filter requires an external low-leakage capacitor, typically 0.1 F, connected between the
                                      XFC and VDDSYN pins.

                                      VDDSYN is used to power the clock circuits. A separate power source increases MCU noise immunity
                                      and can be used to run the clock when the MCU is powered down. Use a quiet power supply as the
                                      VDDSYN source, since PLL stability depends on the VCO, which uses this supply. Place adequate ex-
                                      ternal bypass capacitors as close as possible to the VDDSYN pin to ensure stable operating frequency.

                                      When the clock synthesizer is used, control register SYNCR determines operating frequency and vari-
                                      ous modes of operation. SYNCR can be read only when the processor is operating at the supervisor
                                      privilege level.

                                      The SYNCR X bit controls a divide by two prescaler that is not in the synthesizer feedback loop. Setting
                                      X doubles clock speed without changing VCO speed. There is no VCO relock delay. The SYNCR W bit
                                      controls a 3-bit prescaler in the feedback divider. Setting W increases VCO speed by a factor of four.
                                      The SYNCR Y field determines the count modulus for a modulo 64 down counter, causing it to divide
                                      by a value of Y + 1. When either W or Y value changes, there is a VCO relock delay.

                                           Clock frequency is determined by SYNCR bit settings as follows:

                                                                                FSYSTEM = FREFERENCE [4(Y + 1)(22W + X)]

                                      In order for the device to perform correctly, the clock frequency selected by the W, X, and Y bits must
                                      be within the limits specified for the MCU.

                                      The VCO frequency is twice the system clock frequency if X = 1 or four times the system clock frequency
                                      if X = 0.

                                      The reset state of SYNCR ($3F00) produces a modulus-64 count.

                                 MOTOROLA  For More Information On This Product,        MC68332
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                                 3.3.3 Clock Control

                                      The clock control circuits determine system clock frequency and clock operation under special circum-
                                      stances, such as following loss of synthesizer reference or during low-power operation. Clock source is
                                      determined by the logic state of the MODCLK pin during reset.

                                 SYNCR --Clock Synthesizer Control Register                                         $YFFA04

                                 15      14   13                             8  7  6                    5  4  3  2  1  0

                                 W       X              Y                       EDIV 0                  0 SLIMP SLOCK RSTEN STSIM STEXT

                                 RESET:

                                 0       0    1   1  1     1  1              1  0  0                    0  U  U  0  0  0

                                 When the on-chip clock synthesizer is used, system clock frequency is controlled by the bits in the upper
                                 byte of SYNCR. Bits in the lower byte show status of or control operation of internal and external clocks.
                                 The SYNCR can be read or written only when the CPU is operating at the supervisor privilege level.

Freescale Semiconductor, Inc...  W -- Frequency Control (VCO)
                                      This bit controls a prescaler tap in the synthesizer feedback loop. Setting the bit increases the VCO
                                      speed by a factor of four. VCO relock delay is required.

                                 X -- Frequency Control Bit (Prescale)
                                      This bit controls a divide by two prescaler that is not in the synthesizer feedback loop. Setting the bit
                                      doubles clock speed without changing the VCO speed. There is no VCO relock delay.

                                 Y[5:0] -- Frequency Control (Counter)
                                      The Y field controls the modulus down counter in the synthesizer feedback loop, causing it to divide by
                                      a value of Y + 1. Values range from 0 to 63. VCO relock delay is required.

                                 EDIV -- E Clock Divide Rate
                                           0 = ECLK frequency is system clock divided by 8.
                                           1 = ECLK frequency is system clock divided by 16.

                                      ECLK is an external M6800 bus clock available on pin ADDR23. Refer to 3.5 Chip Selects for more
                                      information.

                                 SLIMP -- Limp Mode Flag
                                           0 = External crystal is VCO reference.
                                           1 = Loss of crystal reference.

                                      When the on-chip synthesizer is used, loss of reference frequency causes SLIMP to be set. The VCO
                                      continues to run using the base control voltage. Maximum limp frequency is maximum specified system
                                      clock frequency. X-bit state affects limp frequency.

                                 SLOCK -- Synthesizer Lock Flag
                                           0 = VCO is enabled, but has not locked.
                                           1 = VCO has locked on the desired frequency (or system clock is external).

                                      The MCU maintains reset state until the synthesizer locks, but SLOCK does not indicate synthesizer
                                      lock status until after the user writes to SYNCR.

                                 RSTEN -- Reset Enable
                                           0 = Loss of crystal causes the MCU to operate in limp mode.
                                           1 = Loss of crystal causes system reset.

                                 STSIM -- Stop Mode SIM Clock
                                           0 = When LPSTOP is executed, the SIM clock is driven from the crystal oscillator and the VCO is
                                                 turned off to conserve power.
                                           1 = When LPSTOP is executed, the SIM clock is driven from the VCO.

                                 STEXT -- Stop Mode External Clock
                                           0 = When LPSTOP is executed, the CLKOUT signal is held negated to conserve power.
                                           1 = When LPSTOP is executed, the CLKOUT signal is driven from the SIM clock, as determined by
                                                 the state of the STSIM bit.

                                 MC68332             For More Information On This Product,                          MOTOROLA
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                                 3.4 External Bus Interface
                                      The external bus interface (EBI) transfers information between the internal MCU bus and external de-
                                      vices. The external bus has 24 address lines and 16 data lines.

                                      The EBI provides dynamic sizing between 8-bit and 16-bit data accesses. It supports byte, word, and
                                      long-word transfers. Ports are accessed through the use of asynchronous cycles controlled by the data
                                      transfer (SIZ1 and SIZ0) and data size acknowledge pins (DSACK1 and DSACK0). Multiple bus cycles
                                      may be required for a transfer to or from an 8-bit port.

                                      Port width is the maximum number of bits accepted or provided during a bus transfer. External devices
                                      must follow the handshake protocol described below. Control signals indicate the beginning of the cycle,
                                      the address space, the size of the transfer, and the type of cycle. The selected device controls the length
                                      of the cycle. Strobe signals, one for the address bus and another for the data bus, indicate the validity
                                      of an address and provide timing information for data. The EBI operates in an asynchronous mode for
                                      any port width.

                                      To add flexibility and minimize the necessity for external logic, MCU chip-select logic can be synchro-
                                      nized with EBI transfers. Chip-select logic can also provide internally-generated bus control signals for
                                      these accesses. Refer to 3.5 Chip Selects for more information.

                                 3.4.1 Bus Control Signals
                                      The CPU initiates a bus cycle by driving the address, size, function code, and read/write outputs. At the
                                      beginning of the cycle, size signals SIZ0 and SIZ1 are driven along with the function code signals. The
                                      size signals indicate the number of bytes remaining to be transferred during an operand cycle. They are
                                      valid while the address strobe (AS) is asserted. The following table shows SIZ0 and SIZ1 encoding. The
                                      read/write (R/W) signal determines the direction of the transfer during a bus cycle. This signal changes
                                      state, when required, at the beginning of a bus cycle, and is valid while AS is asserted. R/W only chang-
                                      es state when a write cycle is preceded by a read cycle or vice versa. The signal can remain low for two
                                      consecutive write cycles.

                                                 Table 8 Size Signal Encoding

                                           SIZ1  SIZ0  Transfer Size
                                             0     1         Byte
                                             1     0        Word
                                             1     1
                                             0     0     Three Byte
                                                         Long Word

                                 3.4.2 Function Codes

                                      The CPU32 automatically generates function code signals FC[2:0]. The function codes can be consid-
                                      ered address extensions that automatically select one of eight address spaces to which an address ap-
                                      plies. These spaces are designated as either user or supervisor, and program or data spaces. Address
                                      space 7 is designated CPU space. CPU space is used for control information not normally associated
                                      with read or write bus cycles. Function codes are valid while AS is asserted.

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                                                   Table 9 CPU32 Address Space Encoding

                                              FC2  FC1  FC0  Address Space

                                              0    0    0    Reserved

                                              0    0    1    User Data Space

                                              0    1    0    User Program Space

                                              0    1    1    Reserved

                                              1    0    0    Reserved

                                              1    0    1    Supervisor Data Space

                                              1    1    0    Supervisor Program Space

                                              1    1    1    CPU Space

Freescale Semiconductor, Inc...  3.4.3 Address Bus

                                      Address bus signals ADDR[23:0] define the address of the most significant byte to be transferred during
                                      a bus cycle. The MCU places the address on the bus at the beginning of a bus cycle. The address is
                                      valid while AS is asserted.

                                 3.4.4 Address Strobe

                                      AS is a timing signal that indicates the validity of an address on the address bus and the validity of many
                                      control signals. It is asserted one-half clock after the beginning of a bus cycle.

                                 3.4.5 Data Bus

                                      Data bus signals DATA[15:0] make up a bidirectional, non-multiplexed parallel bus that transfers data
                                      to or from the MCU. A read or write operation can transfer 8 or 16 bits of data in one bus cycle. During
                                      a read cycle, the data is latched by the MCU on the last falling edge of the clock for that bus cycle. For
                                      a write cycle, all 16 bits of the data bus are driven, regardless of the port width or operand size. The
                                      MCU places the data on the data bus one-half clock cycle after AS is asserted in a write cycle.

                                 3.4.6 Data Strobe

                                      Data strobe (DS) is a timing signal. For a read cycle, the MCU asserts DS to signal an external device
                                      to place data on the bus. DS is asserted at the same time as AS during a read cycle. For a write cycle,
                                      DS signals an external device that data on the bus is valid. The MCU asserts DS one full clock cycle
                                      after the assertion of AS during a write cycle.

                                 3.4.7 Bus Cycle Termination Signals

                                      During bus cycles, external devices assert the data transfer and size acknowledge signals (DSACK1
                                      and DSACK0). During a read cycle, the signals tell the MCU to terminate the bus cycle and to latch data.
                                      During a write cycle, the signals indicate that an external device has successfully stored data and that
                                      the cycle can end. These signals also indicate to the MCU the size of the port for the bus cycle just com-
                                      pleted. (Refer to 3.4.9 Dynamic Bus Sizing.)

                                      The bus error (BERR) signal is also a bus cycle termination indicator and can be used in the absence
                                      of DSACK1 and DSACK0 to indicate a bus error condition. It can also be asserted in conjunction with
                                      these signals, provided it meets the appropriate timing requirements. The internal bus monitor can be
                                      used to generate the BERR signal for internal and internal-to-external transfers. When BERR and HALT
                                      are asserted simultaneously, the CPU takes a bus error exception.

                                      Autovector signal (AVEC) can terminate external IRQ pin interrupt acknowledge cycles. AVEC indicates
                                      that the MCU will internally generate a vector number to locate an interrupt handler routine. If it is con-
                                      tinuously asserted, autovectors will be generated for all external interrupt requests. AVEC is ignored
                                      during all other bus cycles.

                                 MC68332           For More Information On This Product,  MOTOROLA
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                                 3.4.8 Data Transfer Mechanism
                                      The MCU architecture supports byte, word, and long-word operands, allowing access to 8- and 16-bit
                                      data ports through the use of asynchronous cycles controlled by the data transfer and size acknowledge
                                      inputs (DSACK1 and DSACK0).

                                 3.4.9 Dynamic Bus Sizing
                                      The MCU dynamically interprets the port size of the addressed device during each bus cycle, allowing
                                      operand transfers to or from 8- and 16-bit ports. During an operand transfer cycle, the slave device sig-
                                      nals its port size and indicates completion of the bus cycle to the MCU through the use of the DSACK0
                                      and DSACK1 inputs, as shown in the following table.

                                                       Table 10 Effect of DSACK Signals

Freescale Semiconductor, Inc...  DSACK1    DSACK0                                        Result
                                      1         1      Insert Wait States in Current Bus Cycle
                                      1         0      Complete Cycle --Data Bus Port Size is 8 Bits
                                      0         1      Complete Cycle --Data Bus Port Size is 16 Bits
                                      0         0      Reserved

                                 For example, if the MCU is executing an instruction that reads a long-word operand from a 16-bit port,
                                 the MCU latches the 16 bits of valid data and then runs another bus cycle to obtain the other 16 bits.
                                 The operation for an 8-bit port is similar, but requires four read cycles. The addressed device uses the
                                 DSACK0 and DSACK1 signals to indicate the port width. For instance, a 16-bit device always returns
                                 DSACK0 = 1 and DSACK1 = 0 for a 16-bit port, regardless of whether the bus cycle is a byte or word
                                 operation.

                                 Dynamic bus sizing requires that the portion of the data bus used for a transfer to or from a particular
                                 port size be fixed. A 16-bit port must reside on data bus bits [15:0] and an 8-bit port must reside on data
                                 bus bits [15:8]. This minimizes the number of bus cycles needed to transfer data and ensures that the
                                 MCU transfers valid data.

                                 The MCU always attempts to transfer the maximum amount of data on all bus cycles. For a word oper-
                                 ation, it is assumed that the port is 16 bits wide when the bus cycle begins. Operand bytes are desig-
                                 nated as shown in the following figure. OP0 is the most significant byte of a long-word operand, and
                                 OP3 is the least significant byte. The two bytes of a word-length operand are OP0 (most significant) and
                                 OP1. The single byte of a byte-length operand is OP0.

                                            Operand            Byte Order

                                           Long Word   31 24   23 16 15 8                     7        0
                                           Three Byte     OP0
                                                               OP1                       OP2     OP3
                                              Word
                                               Byte            OP0                       OP1     OP2

                                                                                         OP0     OP1

                                                                                                 OP0

                                                       Figure 8 Operand Byte Order

                                 3.4.10 Operand Alignment

                                      The data multiplexer establishes the necessary connections for different combinations of address and
                                      data sizes. The multiplexer takes the two bytes of the 16-bit bus and routes them to their required po-
                                      sitions. Positioning of bytes is determined by the size and address outputs. SIZ1 and SIZ0 indicate the
                                      remaining number of bytes to be transferred during the current bus cycle. The number of bytes trans-
                                      ferred is equal to or less than the size indicated by SIZ1 and SIZ0, depending on port width.

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                                      ADDR0 also affects the operation of the data multiplexer. During an operand transfer, ADDR[23:1] in-
                                      dicate the word base address of the portion of the operand to be accessed, and ADDR0 indicates the
                                      byte offset from the base.

                                 3.4.11 Misaligned Operands
                                      CPU32 processor architecture uses a basic operand size of 16 bits. An operand is misaligned when it
                                      overlaps a word boundary. This is determined by the value of ADDR0. When ADDR0 = 0 (an even ad-
                                      dress), the address is on a word and byte boundary. When ADDR0 = 1 (an odd address), the address
                                      is on a byte boundary only. A byte operand is aligned at any address; a word or long-word operand is
                                      misaligned at an odd address. The CPU32 does not support misaligned operand transfers.

                                      The largest amount of data that can be transferred by a single bus cycle is an aligned word. If the MCU
                                      transfers a long-word operand via a 16-bit port, the most significant operand word is transferred on the
                                      first bus cycle and the least significant operand word on a following bus cycle.

                                 3.4.12 Operand Transfer Cases
                                      The following table summarizes how operands are aligned for various types of transfers. OPn entries
                                      are portions of a requested operand that are read or written during a bus cycle and are defined by SIZ1,
                                      SIZ0, and ADDR0 for that bus cycle.

                                                                         Table 11 Operand Alignment

                                                     Transfer Case       SIZ1  SIZ0  ADDR0  DSACK1                       DSACK0  DATA    DATA
                                                                                                                                 [15:8]   [7:0]
                                 Byte to 8-Bit Port (Even/Odd)             0     1       X       1                            0   OP0    (OP0)
                                 Byte to 16-Bit Port (Even)                0     1       0       0                            X   OP0    (OP0)
                                 Byte to 16-Bit Port (Odd)                 0     1       1       0                            X  (OP0)    OP0
                                 Word to 8-Bit Port (Aligned)              1     0       0       1                            0   OP0    (OP1)
                                 Word to 8-Bit Port (Misaligned)3          1     0       1       1                            0   OP0    (OP0)
                                 Word to 16-Bit Port (Aligned)             1     0       0       0                            X   OP0     OP1
                                 Word to 16-Bit Port (Misaligned)3         1     0       1       0                            X  (OP0)    OP0
                                 3 Byte to 8-Bit Port (Aligned)2           1     1       0       1                            0   OP0    (OP1)
                                 3 Byte to 8-Bit Port (Misaligned)2, 3     1     1       1       1                            0   OP0    (OP0)
                                 3 Byte to 16-Bit Port (Aligned)2          1     1       0       0                            X   OP0     OP1
                                 3 Byte to 16-Bit Port (Misaligned)2, 3    1     1       1       0                            X  (OP0)    OP0
                                 Long Word to 8-Bit Port (Aligned)         0     0       0       1                            0   OP0    (OP1)
                                 Long Word to 8-Bit Port (Misaligned)3     1     0       1       1                            0   OP0    (OP0)
                                 Long Word to 16-Bit Port (Aligned)        0     0       0       0                            X   OP0     OP1
                                 Long Word to 16-Bit Port (Misaligned)3    1     0       1       0                            X  (OP0)    OP0

                                 NOTES:
                                   1. Operands in parentheses are ignored by the CPU32 during read cycles.
                                   2. Three-byte transfer cases occur only as a result of a long word to byte transfer.
                                   3. The CPU32 does not support misaligned word or long-word transfers.

                                 3.5 Chip Selects

                                      Typical microcontrollers require additional hardware to provide external chip-select signals. Twelve in-
                                      dependently programmable chip selects provide fast two-cycle access to external memory or peripher-
                                      als. Address block sizes of 2 Kbytes to 1 Mbyte can be selected.

                                 MC68332      For More Information On This Product,                                              MOTOROLA
                                 MC68332TS/D              Go to: www.freescale.com                                                            29
                                                       Freescale Semiconductor, Inc.

                                 Chip-select assertion can be synchronized with bus control signals to provide output enable, read/write
                                 strobes, or interrupt acknowledge signals. Logic can also generate DSACK signals internally. A single
                                 DSACK generator is shared by all circuits. Multiple chip selects assigned to the same address and con-
                                 trol must have the same number of wait states.

                                 Chip selects can also be synchronized with the ECLK signal available on ADDR23.

                                 When a memory access occurs, chip-select logic compares address space type, address, type of ac-
                                 cess, transfer size, and interrupt priority (in the case of interrupt acknowledge) to parameters stored in
                                 chip-select registers. If all parameters match, the appropriate chip-select signal is asserted. Select sig-
                                 nals are active low. Refer to the following block diagram of a single chip-select circuit.

Freescale Semiconductor, Inc...    INTERNAL   BASE ADDRESS REGISTER              TIMING
                                    SIGNALS    ADDRESS COMPARATOR
                                                                                 AND       PIN
                                    ADDRESS       OPTION COMPARE
                                                  OPTION REGISTER                CONTROL
                                 BUS CONTROL

                                  AVEC            AVEC      DSACK         PIN       PIN
                                 DSACK        GENERATOR  GENERATOR   ASSIGNMENT     DATA
                                                                                 REGISTER
                                                                      REGISTER

                                                                                           CHIP SEL BLOCK

                                              Figure 9 Chip-Select Circuit Block Diagram

                                 The following table lists allocation of chip-selects and discrete outputs on the pins of the MCU.

                                                  Pin    Chip Select  Discrete Outputs
                                              CSBOOT      CSBOOT                 --
                                                              CS0                --
                                                  BR          CS1                --
                                                  BG          CS2                --
                                               BGACK          CS3
                                                 FC0          CS4              PC0
                                                 FC1          CS5              PC1
                                                 FC2          CS6              PC2
                                              ADDR19          CS7              PC3
                                              ADDR20          CS8              PC4
                                              ADDR21          CS9              PC5
                                              ADDR22         CS10              PC6
                                              ADDR23                          ECLK

                                 MOTOROLA     For More Information On This Product,                   MC68332
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                                 3.5.1 Chip-Select Registers
                                      Pin assignment registers CSPAR0 and CSPAR1 determine functions of chip-select pins. These regis-
                                      ters also determine port size (8- or 16-bit) for dynamic bus allocation.

                                      A pin data register (PORTC) latches discrete output data.

                                      Blocks of addresses are assigned to each chip-select function. Block sizes of 2 Kbytes to 1 Mbyte can
                                      be selected by writing values to the appropriate base address register (CSBAR). Address blocks for
                                      separate chip-select functions can overlap.

                                      Chip-select option registers (CSORBT and CSOR[10:0]) determine timing of and conditions for asser-
                                      tion of chip-select signals. Eight parameters, including operating mode, access size, synchronization,
                                      and wait state insertion can be specified.

                                      Initialization code often resides in a peripheral memory device controlled by the chip-select circuits. A
                                      set of special chip-select functions and registers (CSORBT, CSBARBT) is provided to support bootstrap
                                      operation.

                                 3.5.2 Pin Assignment Registers
                                      The pin assignment registers (CSPAR0 and CSPAR1) contain pairs of bits that determine the function
                                      of chip-select pins. The pin assignment encodings used in these registers are shown below.

                                                               Table 12 Pin Assignment Encodings

                                                               Bit Field                  Description
                                                                   00                   Discrete Output
                                                                   01                  Alternate Function
                                                                   10              Chip Select (8-Bit Port)
                                                                   11              Chip Select (16-Bit Port)

                                 CSPAR0 --Chip Select Pin Assignment Register 0                                            $YFFA44

                                    15   14   13       12  11  10         9        8  7  6      5             4  3  2      1      0
                                    0
                                 RESET:  0    CSPA0[6]     CSPA0[5]       CSPA0[4]    CSPA0[3]  CSPA0[2]         CSPA0[1]  CSBOOT
                                    0
                                         0 DATA2 1 DATA2 1 DATA2 1                    DATA1 1   DATA1 1          DATA1 1   1 DATA0

                                 CSPAR0 contains seven 2-bit fields that determine the functions of corresponding chip-select pins.
                                 CSPAR0[15:14] are not used. These bits always read zero; writes have no effect. CSPAR0 bit 1 always
                                 reads one; writes to CSPAR0 bit 1 have no effect.

                                                               Table 13 CSPAR0 Pin Assignments

                                         CSPAR0 Field          Chip Select Signal     Alternate Signal           Discrete Output
                                            CSPA0[6]                     CS5                  FC2                        PC2
                                            CSPA0[5]                     CS4                  FC1                        PC1
                                            CSPA0[4]                     CS3                  FC0                        PC0
                                            CSPA0[3]                     CS2                                              --
                                            CSPA0[2]                     CS1                BGACK                         --
                                            CSPA0[1]                     CS0                   BG                         --
                                            CSBOOT                                             BR                         --
                                                                     CSBOOT                     --

                                 MC68332                   For More Information On This Product,                           MOTOROLA
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                                 CSPAR1 --Chip Select Pin Assignment Register 1                                                $YFFA46

                                 15      14  13        12     11  10    9             8  7      6  5       4    3           2  1      0

                                 0       0   0         0      0   0     CSPA1[4]         CSPA1[3]  CSPA1[2]     CSPA1[1]              CSPA1[0]

                                 RESET:

                                 0       0   0         0      0   0 DATA7 1 DATA 1 DATA 1 DATA 1 DATA 1

                                                                                         [7:6]     [7:5]        [7:4]          [7:3]

                                 CSPAR1 contains five 2-bit fields that determine the functions of corresponding chip-select pins.
                                 CSPAR1[15:10] are not used. These bits always read zero; writes have no effect.

                                                                  Table 14 CSPAR1 Pin Assignments

Freescale Semiconductor, Inc...          CSPAR0 Field             Chip Select Signal     Alternate Signal       Discrete Output
                                            CSPA1[4]                       CS10               ADDR23                   ECLK
                                            CSPA1[3]                        CS9               ADDR22                    PC6
                                            CSPA1[2]                        CS8               ADDR21                    PC5
                                            CSPA1[1]                        CS7               ADDR20                    PC4
                                            CSPA1[0]                        CS6               ADDR19                    PC3

                                 At reset, either the alternate function (01) or chip-select function (11) can be encoded. DATA pins are
                                 driven to logic level one by a weak interval pull-up during reset. Encoding is for chip-select function un-
                                 less a data line is held low during reset. Note that bus loading can overcome the weak pull-up and hold
                                 pins low during reset. The following table shows the hierarchical selection method that determines the
                                 reset functions of pins controlled by CSPAR1.

                                                                 Table 15 Reset Pin Function of CS[10:6]

                                                Data Bus Pins at Reset                          Chip-Select/Address Bus Pin Function
                                             DATA6 DATA5 DATA4
                                     DATA7                                 DATA3 CS10/ CS9/ CS8/ CS7/ CS6/
                                                                                        ADDR23 ADDR22 ADDR21 ADDR20 ADDR19
                                         1
                                         1   1             1      1        1             CS10 CS9          CS8         CS7     CS6
                                         1
                                         1   1             1      1        0             CS10 CS9          CS8         CS7 ADDR19
                                         1
                                         0   1             1      0        X             CS10 CS9          CS8 ADDR20 ADDR19

                                             1             0      X        X             CS10 CS9 ADDR21 ADDR20 ADDR19

                                             0             X      X        X             CS10 ADDR22 ADDR21 ADDR20 ADDR19

                                             X             X      X        X ADDR23 ADDR22 ADDR21 ADDR20 ADDR19

                                      A pin programmed as a discrete output drives an external signal to the value specified in the port C
                                      pin data register (PORTC), with the following exceptions:

                                           1. No discrete output function is available on pins BR, BG, or BGACK.
                                           2. ADDR23 provides E-clock output rather than a discrete output signal.

                                 When a pin is programmed for discrete output or alternate function, internal chip-select logic still func-
                                 tions and can be used to generate DSACK or AVEC internally on an address match.

                                 Port size is determined when a pin is assigned as a chip select. When a pin is assigned to an 8-bit port,
                                 the chip select is asserted at all addresses within the block range. If a pin is assigned to a 16-bit port,
                                 the upper/lower byte field of the option register selects the byte with which the chip select is associated.

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                                 3.5.3 Base Address Registers
                                      A base address is the starting address for the block enabled by a given chip select. Block size deter-
                                      mines the extent of the block above the base address. Each chip select has an associated base register
                                      so that an efficient address map can be constructed for each application. If a chip-select base address
                                      register is programmed with the same address as a microcontroller module or memory array, an access
                                      to that address goes to the module or array and the chip-select signal is not asserted.

                                 CSBARBT -- Chip-Select Base Address Register Boot ROM                            $YFFA48

                                 15      14   13  12  11  10        9   8          7    6   5   4   3          2         0

                                 ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR                 BLKSZ

                                 23      22   21  20  19  18        17  16         15   14  13  12  11

                                 RESET:

                                 0       0    0   0   0   0         0   0          0    0   0   0   0          1  1      1

Freescale Semiconductor, Inc...  CSBAR[10:0] --Chip-Select Base Address Registers                       $YFFA4C$YFFA74

                                 15      14   13  12  11  10        9   8          7    6   5   4   3          2         0

                                 ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR                 BLKSZ

                                 23      22   21  20  19  18        17  16         15   14  13  12  11

                                 RESET:

                                 0       0    0   0   0   0         0   0          0    0   0   0   0          0  0      0

                                 ADDR[23:11] -- Base Address Field
                                      This field sets the starting address of a particular address space. The address compare logic uses only
                                      the most significant bits to match an address within a block. The value of the base address must be a
                                      multiple of block size. Base address register diagrams show how base register bits correspond to ad-
                                      dress lines.

                                 BLKSZ -- Block Size Field
                                      This field determines the size of the block that must be enabled by the chip select. The following table
                                      shows bit encoding for the base address registers block size field.

                                                  Block Size Field  Block Size         Address Lines Compared
                                                           000           2K                     ADDR[23:11]
                                                           001           8K                     ADDR[23:13]
                                                           010          16 K                    ADDR[23:14]
                                                           011          64 K                    ADDR[23:16]
                                                           100                                  ADDR[23:17]
                                                           101         128 K                    ADDR[23:18]
                                                           110         256 K                    ADDR[23:19]
                                                           111         512 K                    ADDR[23:20]
                                                                         1M

                                 3.5.4 Option Registers

                                      The option registers contain eight fields that determine timing of and conditions for assertion of chip-
                                      select signals. For a chip-select signal to be asserted, all bits in the base address register must match
                                      the corresponding internal upper address lines, and all conditions specified in the option register must
                                      be satisfied. These conditions also apply to providing DSACK or autovector support.

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                                 MC68332TS/D                      Go to: www.freescale.com                                     33
                                                           Freescale Semiconductor, Inc.

                                 CSORBT --Chip-Select Option Register Boot ROM                                         $YFFA4A

                                 15      14        13  12       11  10    9                  6  5         4  3         1  0

                                 MODE        BYTE          R/W      STRB           DSACK           SPACE        IPL       AVEC

                                 RESET:

                                 0       1         1   1        1   0     1     1         0  1  1         1  0  0      0  0

                                 CSOR[10:0] --Chip-Select Option Registers                                      $YFFA4E$YFFA76

                                 15      14        13  12       11  10    9                  6  5         4  3         1  0

                                 MODE        BYTE          R/W      STRB           DSACK           SPACE        IPL       AVEC

                                 RESET:

                                 0       0         0   0        0   0     0     0         0  0  0         0  0  0      0  0

                                 CSORBT, the option register for CSBOOT, contains special reset values that support bootstrap opera-
                                 tions from peripheral memory devices.

Freescale Semiconductor, Inc...  The following bit descriptions apply to both CSORBT and CSOR[10:0] option registers.

                                 MODE -- Asynchronous/Synchronous Mode
                                           0 = Asynchronous mode selected (chip-select assertion determined by internal or external bus con-
                                                 trol signals)
                                           1 = Synchronous mode selected (chip-select assertion synchronized with ECLK signal)

                                      In asynchronous mode, the chip select is asserted synchronized with AS or DS.
                                      The DSACK field is not used in synchronous mode because a bus cycle is only performed as a syn-
                                      chronous operation. When a match condition occurs on a chip select programmed for synchronous op-
                                      eration, the chip select signals the EBI that an ECLK cycle is pending.

                                 BYTE -- Upper/Lower Byte Option
                                      This field is used only when the chip-select 16-bit port option is selected in the pin assignment register.
                                      The following table lists upper/lower byte options.

                                                                          Byte     Description
                                                                           00         Disable
                                                                           01
                                                                           10      Lower Byte
                                                                           11      Upper Byte
                                                                                    Both Bytes

                                 R/W -- Read/Write
                                      This field causes a chip select to be asserted only for a read, only for a write, or for both read and write.
                                      Refer to the following table for options available.

                                                                          R/W      Description

                                                                          00       Reserved

                                                                          01       Read Only

                                                                          10       Write Only

                                                                          11       Read/Write

                                 STRB -- Address Strobe/Data Strobe
                                           0 = Address strobe
                                           1 = Data strobe

                                      This bit controls the timing for assertion of a chip select in asynchronous mode. Selecting address
                                      strobe causes chip select to be asserted synchronized with address strobe. Selecting data strobe caus-
                                      es chip select to be asserted synchronized with data strobe.

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                                 DSACK -- Data and Size Acknowledge
                                      This field specifies the source of DSACK in asynchronous mode. It also allows the user to adjust bus
                                      timing with internal DSACK generation by controlling the number of wait states that are inserted to op-
                                      timize bus speed in a particular application. The following table shows the DSACK field encoding. The
                                      fast termination encoding (1110) is used for two-cycle access to external memory.

Freescale Semiconductor, Inc...               DSACK           Description
                                                0000        No Wait States
                                                0001
                                                0010          1 Wait State
                                                0011         2 Wait States
                                                0100         3 Wait States
                                                0101         4 Wait States
                                                0110         5 Wait States
                                                0111         6 Wait States
                                                1000         7 Wait States
                                                1001         8 Wait States
                                                1010         9 Wait States
                                                1011        10 Wait States
                                                1100        11 Wait States
                                                1101        12 Wait States
                                                1110        13 Wait States
                                                1111       Fast Termination
                                                           External DSACK

                                 SPACE -- Address Space
                                      Use this option field to select an address space for the chip-select logic. The CPU32 normally operates
                                      in supervisor or user space, but interrupt acknowledge cycles must take place in CPU space.

                                              Space Field      Address Space
                                                    00            CPU Space
                                                    01            User Space
                                                    10
                                                    11        Supervisor Space
                                                           Supervisor/User Space

                                 IPL -- Interrupt Priority Level
                                      If the space field is set for CPU space (00), chip-select logic can be used for interrupt acknowledge.
                                      During an interrupt acknowledge cycle, the priority level on address lines ADDR[3:1] is compared to the
                                      value in the IPL field. If the values are the same, a chip select is asserted, provided that other option
                                      register conditions are met. The following table shows IPL field encoding.

                                              IPL          Description

                                              000          Any Level

                                              001          IPL1

                                              010          IPL2

                                              011          IPL3

                                              100          IPL4

                                              101          IPL5

                                              110          IPL6

                                              111          IPL7

                                 This field only affects the response of chip selects and does not affect interrupt recognition by the CPU.
                                 Any level means that chip select is asserted regardless of the level of the interrupt acknowledge cycle.

                                 MC68332      For More Information On This Product,  MOTOROLA
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                                           Freescale Semiconductor, Inc.

Freescale Semiconductor, Inc...  AVEC -- Autovector Enable
                                           0 = External interrupt vector enabled
                                           1 = Autovector enabled

                                      This field selects one of two methods of acquiring the interrupt vector during the interrupt acknowledge
                                      cycle. It is not usually used in conjunction with a chip-select pin.

                                      If the chip select is configured to trigger on an interrupt acknowledge cycle (SPACE = 00) and the AVEC
                                      field is set to one, the chip select automatically generates an AVEC in response to the interrupt cycle.
                                      Otherwise, the vector must be supplied by the requesting device.

                                      The AVEC bit must not be used in synchronous mode, as autovector response timing can vary because
                                      of ECLK synchronization.

                                 3.5.5 Port C Data Register

                                      Bit values in port C determine the state of chip-select pins used for discrete output. When a pin is as-
                                      signed as a discrete output, the value in this register appears at the output. This is a read/write register.
                                      Bit 7 is not used. Writing to this bit has no effect, and it always returns zero when read.

                                 PORTC -- Port C Data Register                                $YFFA41

                                    15                                   8  7  6  5  4  3  2  1  0
                                 RESET:
                                           NOT USED                         0  PC6 PC5 PC4 PC3 PC2 PC1 PC0

                                                                            0  1  1  1  1  1  1  1

                                 3.6 General-Purpose Input/Output

                                      SIM pins can be configured as two general-purpose I/O ports, E and F. The following paragraphs de-
                                      scribe registers that control the ports.

                                 PORTE0, PORTE1 --Port E Data Register                     $YFFA11, $YFFA13

                                    15                                   8  7  6  5  4  3  2  1  0
                                 RESET:
                                           NOT USED                         PE7 PE6 PE5 PE4 PE3 PE2 PE1 PE0

                                                                            U  U  U  U  U  U  U  U

                                 A write to the port E data register is stored in the internal data latch and, if any port E pin is configured
                                 as an output, the value stored for that bit is driven on the pin. A read of the port E data register returns
                                 the value at the pin only if the pin is configured as a discrete input. Otherwise, the value read is the value
                                 stored in the register.

                                 The port E data register is a single register that can be accessed in two locations. When accessed at
                                 $YFFA11, the register is referred to as PORTE0; when accessed at $YFFA13, the register is referred
                                 to as PORTE1. The register can be read or written at any time. It is unaffected by reset.

                                 DDRE -- Port E Data Direction Register                       $YFFA15

                                    15                                   8  7  6  5  4  3  2  1  0
                                 RESET:
                                           NOT USED                         DDE7 DDE6 DDE5 DDE4 DDE3 DDE2 DDE1 DDE0

                                                                            0  0  0  0  0  0  0  0

                                 The bits in this register control the direction of the pin drivers when the pins are configured as I/O. Any
                                 bit in this register set to one configures the corresponding pin as an output. Any bit in this register
                                 cleared to zero configures the corresponding pin as an input. This register can be read or written at any
                                 time.

                                 MOTOROLA  For More Information On This Product,                    MC68332
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                                 PEPAR -- Port E Pin Assignment Register                                     $YFFA17

                                    15                                    8  7  6  5     4  3  2             1  0
                                 RESET:
                                              NOT USED                       PEPA7 PEPA6 PEPA5 PEPA4 PEPA3 PEPA2 PEPA1 PEPA0

                                                                             DATA8 DATA8 DATA8 DATA8 DATA8 DATA8 DATA8 DATA8

                                 The bits in this register control the function of each port E pin. Any bit set to one configures the corre-
                                 sponding pin as a bus control signal, with the function shown in the following table. Any bit cleared to
                                 zero defines the corresponding pin to be an I/O pin, controlled by PORTE and DDRE.

                                 Data bus bit 8 controls the state of this register following reset. If DATA8 is set to one during reset, the
                                 register is set to $FF, which defines all port E pins as bus control signals. If DATA8 is cleared to zero
                                 during reset, this register is set to $00, configuring all port E pins as I/O pins.

Freescale Semiconductor, Inc...  Any bit cleared to zero defines the corresponding pin to be an I/O pin. Any bit set to one defines the
                                 corresponding pin to be a bus control signal.

                                         PEPAR Bit      Table 16 Port E Pin Assignments  Bus Control Signal
                                           PEPA7                                                   SIZ1
                                           PEPA6                       Port E Signal               SIZ0
                                           PEPA5                              PE7                   AS
                                           PEPA4                              PE6                   DS
                                           PEPA3                              PE5                  RMC
                                           PEPA2                              PE4                 AVEC
                                           PEPA1                              PE3
                                           PEPA0                              PE2               DSACK1
                                                                              PE1               DSACK0
                                                                              PE0

                                 PORTF0, PORTF1 -- Port F Data Register                        $YFFA19, $YFFA1B

                                    15                                    8  7  6  5     4  3  2             1  0
                                 RESET:
                                              NOT USED                       PF7 PF6 PF5 PF4 PF3 PF2 PF1 PF0

                                                                             U  U  U     U  U  U             U  U

                                 The write to the port F data register is stored in the internal data latch, and if any port F pin is configured
                                 as an output, the value stored for that bit is driven onto the pin. A read of the port F data register returns
                                 the value at the pin only if the pin is configured as a discrete input. Otherwise, the value read is the value
                                 stored in the register.

                                 The port F data register is a single register that can be accessed in two locations. When accessed at
                                 $YFFA19, the register is referred to as PORTF0; when accessed at $YFFA1B, the register is referred
                                 to as PORTF1. The register can be read or written at any time. It is unaffected by reset.

                                 DDRF -- Port F Data Direction Register                                      $YFFA1D

                                    15                                    8  7  6  5     4  3  2             1  0
                                 RESET:
                                              NOT USED                       DDF7 DDF6 DDF5 DDF4 DDF3 DDF2 DDF1 DDF0

                                                                             0  0  0     0  0  0             0  0

                                 The bits in this register control the direction of the pin drivers when the pins are configured for I/O. Any
                                 bit in this register set to one configures the corresponding pin as an output. Any bit in this register
                                 cleared to zero configures the corresponding pin as an input.

                                 MC68332            For More Information On This Product,         MOTOROLA
                                 MC68332TS/D                    Go to: www.freescale.com                       37
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                                 PFPAR -- Port F Pin Assignment Register                                           $YFFA1F

                                    15                                    8  7  6          5  4    3  2            1  0
                                 RESET:
                                           NOT USED                          PFPA7 PFPA6 PFPA5 PFPA4 PFPA3 PFPA2 PFPA1 PFPA0

                                                                             DATA9 DATA9 DATA9 DATA9 DATA9 DATA9 DATA9 DATA9

                                 The bits in this register control the function of each port F pin. Any bit cleared to zero defines the corre-
                                 sponding pin to be an I/O pin. Any bit set to one defines the corresponding pin to be an interrupt request
                                 signal or MODCLK. The MODCLK signal has no function after reset.

Freescale Semiconductor, Inc...          PFPAR Field        Table 17 Port F Pin Assignments      Alternate Signal
                                             PFPA7                                                      IRQ7
                                             PFPA6                         Port F Signal                IRQ6
                                             PFPA5                                PF7                   IRQ5
                                             PFPA4                                PF6                   IRQ4
                                             PFPA3                                PF5                   IRQ3
                                             PFPA2                                PF4                   IRQ2
                                             PFPA1                                PF3                   IRQ1
                                             PFPA0                                PF2
                                                                                  PF1                 MODCLK
                                                                                  PF0

                                 Data bus pin 9 controls the state of this register following reset. If DATA9 is set to one during reset, the
                                 register is set to $FF, which defines all port F pins as interrupt request inputs. If DATA9 is cleared to
                                 zero during reset, this register is set to $00, defining all port F pins as I/O pins.

                                 3.7 Resets

                                      Reset procedures handle system initialization and recovery from catastrophic failure. The MCU per-
                                      forms resets with a combination of hardware and software. The system integration module determines
                                      whether a reset is valid, asserts control signals, performs basic system configuration based on hard-
                                      ware mode-select inputs, then passes control to the CPU.

                                      Reset occurs when an active low logic level on the RESET pin is clocked into the SIM. Resets are gated
                                      by the CLKOUT signal. Asynchronous resets are assumed to be catastrophic. An asynchronous reset
                                      can occur on any clock edge. Synchronous resets are timed to occur at the end of bus cycles. If there
                                      is no clock when RESET is asserted, reset does not occur until the clock starts. Resets are clocked in
                                      order to allow completion of write cycles in progress at the time RESET is asserted.

                                      Reset is the highest-priority CPU32 exception. Any processing in progress is aborted by the reset ex-
                                      ception, and cannot be restarted. Only essential tasks are performed during reset exception processing.
                                      Other initialization tasks must be accomplished by the exception handler routine.

                                 3.7.1 SIM Reset Mode Selection

                                      The logic states of certain data bus pins during reset determine SIM operating configuration. In addition,
                                      the state of the MODCLK pin determines system clock source and the state of the BKPT pin determines
                                      what happens during subsequent breakpoint assertions. The following table is a summary of reset
                                      mode selection options.

                                           Mode Select Pin  Table 18 Reset Mode Selection     Alternate Function
                                                                                               (Pin Pulled Low)
                                                                       Default Function
                                                                         (Pin Left High)

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                                                      Table 18 Reset Mode Selection

Freescale Semiconductor, Inc...                DATA0         CSBOOT 16-Bit                   CSBOOT 8-Bit
                                               DATA1                                                 BR
                                                                     CS0                             BG
                                               DATA2                 CS1
                                                                     CS2                         BGACK
                                               DATA3                                                FC0
                                               DATA4                 CS3                            FC1
                                               DATA5                 CS4                            FC2
                                               DATA6                 CS5
                                               DATA7                                             ADDR19
                                               DATA8                 CS6                      ADDR[20:19]
                                                                   CS[7:6]                    ADDR[21:19]
                                               DATA9               CS[8:6]                    ADDR[22:19]
                                                                   CS[9:6]                    ADDR[23:19]
                                              DATA11              CS[10:6]
                                              MODCLK                                              PORTE
                                                           DSACK0, DSACK1,
                                                BKPT          AVEC, DS, AS,                       PORTF
                                                                   SIZ[1:0]
                                                                                          Test Mode Enabled
                                                                  IRQ[7:1]             EXTAL = System Clock
                                                                  MODCLK             Background Mode Enabled

                                                           Test Mode Disabled

                                                          VCO = System Clock

                                                      Background Mode Disabled

                                 3.7.2 Functions of Pins for Other Modules During Reset

                                      Generally, pins associated with modules other than the SIM default to port functions, and input/output
                                      ports are set to input state. This is accomplished by disabling pin functions in the appropriate control
                                      registers, and by clearing the appropriate port data direction registers. Refer to individual module sec-
                                      tions in this manual for more information. The following table is a summary of module pin function out
                                      of reset.

                                 Module               Table 19 Module Pin Functions              Function
                                 CPU32                                                         DSI/IFETCH
                                                              Pin Mnemonic                     DSO/IPIPE
                                   GPT                          DSI/IFETCH                    BKPT/DSCLK
                                                                 DSO/IPIPE                    Discrete Input
                                  QSM                          BKPT/DSCLK                     Discrete Input
                                                                                              Discrete Input
                                                              PGP7/IC4/OC5                    Discrete Input
                                                             PGP[6:3]/OC[4:1]                 Discrete Input
                                                              PGP[2:0]/IC[3:1]               Discrete Output
                                                                                              Discrete Input
                                                                      PAI                     Discrete Input
                                                                     PCLK                     Discrete Input
                                                              PWMA, PWMB                      Discrete Input
                                                                 PQS7/TXD                     Discrete Input
                                                            PQS[6:4]/PCS[3:1]                 Discrete Input
                                                              PQS3/PCS0/SS
                                                                 PQS2/SCK                           RXD
                                                                PQS1/MOSI
                                                                PQS0/MISO
                                                                      RXD

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                                 3.7.3 Reset Timing
                                      The RESET input must be asserted for a specified minimum period in order for reset to occur. External
                                      RESET assertion can be delayed internally for a period equal to the longest bus cycle time (or the bus
                                      monitor time-out period) in order to protect write cycles from being aborted by reset. While RESET is
                                      asserted, SIM pins are either in a disabled high-impedance state or are driven to their inactive states.

                                      When an external device asserts RESET for the proper period, reset control logic clocks the signal into
                                      an internal latch. The control logic drives the RESET pin low for an additional 512 CLKOUT cycles after
                                      it detects that the RESET signal is no longer being externally driven, to guarantee this length of reset
                                      to the entire system.

                                      If an internal source asserts a reset signal, the reset control logic asserts RESET for a minimum of 512
                                      cycles. If the reset signal is still asserted at the end of 512 cycles, the control logic continues to assert
                                      RESET until the internal reset signal is negated.

                                      After 512 cycles have elapsed, the reset input pin goes to an inactive, high-impedance state for ten cy-
                                      cles. At the end of this 10-cycle period, the reset input is tested. When the input is at logic level one,
                                      reset exception processing begins. If, however, the reset input is at logic level zero, the reset control
                                      logic drives the pin low for another 512 cycles. At the end of this period, the pin again goes to high-
                                      impedance state for ten cycles, then it is tested again. The process repeats until RESET is released.

                                 3.7.4 Power-On Reset
                                      When the SIM clock synthesizer is used to generate the system clock, power-on reset involves special
                                      circumstances related to application of system and clock synthesizer power. Regardless of clock
                                      source, voltage must be applied to clock synthesizer power input pin VDDSYN in order for the MCU to
                                      operate. The following discussion assumes that VDDSYN is applied before and during reset. This mini-
                                      mizes crystal start-up time. When VDDSYN is applied at power-on, start-up time is affected by specific
                                      crystal parameters and by oscillator circuit design. VDD ramp-up time also affects pin state during reset.

                                      During power-on reset, an internal circuit in the SIM drives the internal (IMB) and external reset lines.
                                      The circuit releases the internal reset line as VDD ramps up to the minimum specified value, and SIM
                                      pins are initialized. When VDD reaches the specified minimum value, the clock synthesizer VCO begins
                                      operation. Clock frequency ramps up to the specified limp mode frequency. The external RESET line
                                      remains asserted until the clock synthesizer PLL locks and 512 CLKOUT cycles elapse.

                                      The SIM clock synthesizer provides clock signals to the other MCU modules. After the clock is running
                                      and the internal reset signal is asserted for four clock cycles, these modules reset. VDD ramp time and
                                      VCO frequency ramp time determine how long these four cycles take. Worst case is approximately 15
                                      milliseconds. During this period, module port pins may be in an indeterminate state. While input-only
                                      pins can be put in a known state by means of external pull-up resistors, external logic on input/output
                                      or output-only pins must condition the lines during this time. Active drivers require high-impedance buff-
                                      ers or isolation resistors to prevent conflict.

                                 3.7.5 Use of Three State Control Pin
                                      Asserting the three-state control (TSC) input causes the MCU to put all output drivers in an inactive,
                                      high-impedance state. The signal must remain asserted for ten clock cycles in order for drivers to
                                      change state. There are certain constraints on use of TSC during power-on reset:

                                            When the internal clock synthesizer is used (MODCLK held high during reset), synthesizer ramp-
                                            up time affects how long the ten cycles take. Worst case is approximately 20 milliseconds from TSC
                                            assertion.

                                            When an external clock signal is applied (MODCLK held low during reset), pins go to high-imped-
                                            ance state as soon after TSC assertion as ten clock pulses have been applied to the EXTAL pin.

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                                            When TSC assertion takes effect, internal signals are forced to values that can cause inadvertent
                                            mode selection. Once the output drivers change state, the MCU must be powered down and re-
                                            started before normal operation can resume.

                                 3.8 Interrupts
                                      Interrupt recognition and servicing involve complex interaction between the central processing unit, the
                                      system integration module, and a device or module requesting interrupt service.

                                      The CPU32 provides for eight levels of interrupt priority (07), seven automatic interrupt vectors, and
                                      200 assignable interrupt vectors. All interrupts with priorities less than seven can be masked by the in-
                                      terrupt priority (IP) field in the status register. The CPU32 handles interrupts as a type of asynchronous
                                      exception.

                                      Interrupt recognition is based on the states of interrupt request signals iIRQ[7:1] and the IP mask value.
                                      Each of the signals corresponds to an interrupt priority. IRQ1 has the lowest priority, and IRQ7 has the
                                      highest priority.

                                      The IP field consists of three bits. Binary values %000 to %111 provide eight priority masks. Masks pre-
                                      vent an interrupt request of a priority less than or equal to the mask value (except for IRQ7) from being
                                      recognized and processed. When IP contains %000, no interrupt is masked. During exception process-
                                      ing, the IP field is set to the priority of the interrupt being serviced.

                                      Interrupt request signals can be asserted by external devices or by microcontroller modules. Request
                                      lines are connected internally by means of a wired NOR -- simultaneous requests of differing priority
                                      can be made. Internal assertion of an interrupt request signal does not affect the logic state of the cor-
                                      responding MCU pin.

                                      External interrupt requests are routed to the CPU via the external bus interface and SIM interrupt control
                                      logic. The CPU treats external interrupt requests as though they come from the SIM.

                                      External IRQ[6:1] are active-low level-sensitive inputs. External IRQ7 is an active-low transition-sensi-
                                      tive input. IRQ7 requires both an edge and a voltage level for validity.

                                      IRQ[6:1] are maskable. IRQ7 is nonmaskable. The IRQ7 input is transition-sensitive in order to prevent
                                      redundant servicing and stack overflow. A nonmaskable interrupt is generated each time IRQ7 is as-
                                      serted, and each time the priority mask changes from %111 to a lower number whileIRQ7 is asserted.

                                      Interrupt requests are sampled on consecutive falling edges of the system clock. Interrupt request input
                                      circuitry has hysteresis. To be valid, a request signal must be asserted for at least two consecutive clock
                                      periods. Valid requests do not cause immediate exception processing, but are left pending. Pending re-
                                      quests are processed at instruction boundaries or when exception processing of higher-priority excep-
                                      tions is complete.

                                      The CPU32 does not latch the priority of a pending interrupt request. If an interrupt source of higher
                                      priority makes a service request while a lower priority request is pending, the higher priority request is
                                      serviced. If an interrupt request of equal or lower priority than the current IP mask value is made, the
                                      CPU does not recognize the occurrence of the request in any way.

                                 3.8.1 Interrupt Acknowledge and Arbitration
                                      Interrupt acknowledge bus cycles are generated during exception processing. When the CPU detects
                                      one or more interrupt requests of a priority higher than the interrupt priority mask value, it performs a
                                      CPU space read from address $FFFFF : [IP] : 1.

                                      The CPU space read cycle performs two functions: it places a mask value corresponding to the highest
                                      priority interrupt request on the address bus, and it acquires an exception vector number from the inter-
                                      rupt source. The mask value also serves two purposes: it is latched into the CCR IP field in order to

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                                      mask lower-priority interrupts during exception processing, and it is decoded by modules that have re-
                                      quested interrupt service to determine whether the current interrupt acknowledge cycle pertains to
                                      them.

                                      Modules that have requested interrupt service decode the IP value placed on the address bus at the
                                      beginning of the interrupt acknowledge cycle, and if their requests are at the specified IP level, respond
                                      to the cycle. Arbitration between simultaneous requests of the same priority is performed by means of
                                      serial contention between module interrupt arbitration (IARB) field bit values.

                                      Each module that can make an interrupt service request, including the SIM, has an IARB field in its con-
                                      figuration register. An IARB field can be assigned a value from %0001 (lowest priority) to %1111 (high-
                                      est priority). A value of %0000 in an IARB field causes the CPU to process a spurious interrupt
                                      exception when an interrupt from that module is recognized.

                                      Because the EBI manages external interrupt requests, the SIM IARB value is used for arbitration be-
                                      tween internal and external interrupt requests. The reset value of IARB for the SIM is %1111, and the
                                      reset IARB value for all other modules is %0000. Initialization software must assign different IARB val-
                                      ues in order to implement an arbitration scheme.

                                      Each module must have a unique IARB value. When two or more IARB fields have the same nonzero
                                      value, the CPU interprets multiple vector numbers simultaneously, with unpredictable consequences.

                                      Arbitration must always take place, even when a single source requests service. This point is important
                                      for two reasons: the CPU interrupt acknowledge cycle is not driven on the external bus unless the SIM
                                      wins contention, and failure to contend causes an interrupt acknowledge bus cycle to be terminated by
                                      a bus error, which causes a spurious interrupt exception to be taken.

                                      When arbitration is complete, the dominant module must place an interrupt vector number on the data
                                      bus and terminate the bus cycle. In the case of an external interrupt request, because the interrupt ac-
                                      knowledge cycle is transferred to the external bus, an external device must decode the mask value and
                                      respond with a vector number, then generate bus cycle termination signals. If the device does not re-
                                      spond in time, a spurious interrupt exception is taken.

                                      The periodic interrupt timer (PIT) in the SIM can generate internal interrupt requests of specific priority
                                      at predetermined intervals. By hardware convention, PIT interrupts are serviced before external inter-
                                      rupt service requests of the same priority. Refer to 3.2.7 Periodic Interrupt Timer for more information.

                                 3.8.2 Interrupt Processing Summary

                                      A summary of the interrupt processing sequence follows. When the sequence begins, a valid interrupt
                                      service request has been detected and is pending.

                                           A. The CPU finishes higher priority exception processing or reaches an instruction boundary.
                                           B. Processor state is stacked. The contents of the status register and program counter are saved.
                                           C. The interrupt acknowledge cycle begins:

                                                 1. FC[2:0] are driven to %111 (CPU space) encoding.
                                                 2. The address bus is driven as follows. ADDR[23:20] = %1111; ADDR[19:16] = %1111,

                                                      which indicates that the cycle is an interrupt acknowledge CPU space cycle; ADDR[15:4]
                                                      = %111111111111; ADDR[3:1] = the level of the interrupt request being acknowledged;
                                                      and ADDR0 = %1.
                                                 3. Request priority level is latched into the IP field in the status register from the address bus.
                                           D. Modules or external peripherals that have requested interrupt service decode the request level
                                                 in ADDR[3:1]. If the request level of at least one interrupting module or device is the same as
                                                 the value in ADDR[3:1], interrupt arbitration contention takes place. When there is no conten-
                                                 tion, the spurious interrupt monitor asserts BERR, and a spurious interrupt exception is pro-
                                                 cessed.
                                           E. After arbitration, the interrupt acknowledge cycle can be completed in one of three ways:

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                                      1. The dominant interrupt source supplies a vector number and DSACK signals appropriate
                                           to the access. The CPU32 acquires the vector number.

                                      2. The AVEC signal is asserted (the signal can be asserted by the dominant interrupt source
                                           or the pin can be tied low), and the CPU32 generates an autovector number corresponding
                                           to interrupt priority.

                                      3. The bus monitor asserts BERR and the CPU32 generates the spurious interrupt vector
                                           number.

                                 F. The vector number is converted to a vector address.
                                 G. The content of the vector address is loaded into the PC, and the processor transfers control to

                                      the exception handler routine.

Freescale Semiconductor, Inc...  3.9 Factory Test Block
                                      The test submodule supports scan-based testing of the various MCU modules. It is integrated into the
                                      SIM to support production testing.

                                      Test submodule registers are intended for Motorola use. Register names and addresses are provided
                                      to indicate that these addresses are occupied.

                                 SIMTR --System Integration Test Register             $YFFA02

                                 SIMTRE --System Integration Test Register (E Clock)  $YFFA08

                                 TSTMSRA --Master Shift Register A                    $YFFA30

                                 TSTMSRB --Master Shift Register B                    $YFFA32

                                 TSTSC --Test Module Shift Count                      $YFFA34

                                 TSTRC --Test Module Repetition Count                 $YFFA36

                                 CREG --Test Module Control Register                  $YFFA38

                                 DREG --Test Module Distributed Register              $YFFA3A

                                 MC68332      For More Information On This Product,   MOTOROLA
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Freescale Semiconductor, Inc...                            Freescale Semiconductor, Inc.

                                 4 Central Processor Unit

                                      Based on the powerful MC68020, the CPU32 processing module provides enhanced system perfor-
                                      mance and also uses the extensive software base for the Motorola M68000 family.

                                 4.1 Overview
                                      The CPU32 is fully object code compatible with the M68000 Family, which excels at processing calcu-
                                      lation-intensive algorithms and supporting high-level languages. The CPU32 supports all of the
                                      MC68010 and most of the MC68020 enhancements, such as virtual memory support, loop mode oper-
                                      ation, instruction pipeline, and 32-bit mathematical operations. Powerful addressing modes provide
                                      compatibility with existing software programs and increase the efficiency of high-level language compil-
                                      ers. Special instructions, such as table lookup and interpolate and low-power stop, support the specific
                                      requirements of controller applications. Also included is the background debugging mode, an alternate
                                      operating mode that suspends normal operation and allows the CPU to accept debugging commands
                                      from the development system.

                                      Ease of programming is an important consideration in using a microcontroller. The CPU32 instruction
                                      set is optimized for high performance. The eight 32-bit general-purpose data registers readily support
                                      8-bit (byte), 16-bit (word), and 32-bit (long word) operations. Ease of program checking and diagnosis
                                      is further enhanced by trace and trap capabilities at the instruction level.

                                      Use of high-level languages is increasing as controller applications become more complex and control
                                      programs become larger. High-level languages aid rapid development of software, with less error, and
                                      are readily portable. The CPU32 instruction set supports high-level languages.

                                 4.2 Programming Model
                                      The CPU32 has sixteen 32-bit general registers, a 32-bit program counter, one 32-bit supervisor stack
                                      pointer, a 16-bit status register, two alternate function code registers, and a 32-bit vector base register.

                                      The programming model of the CPU32 consists of a user model and supervisor model, corresponding
                                      to the user and supervisor privilege levels. Some instructions available at the supervisor level are not
                                      available at the user level, allowing the supervisor to protect system resources from uncontrolled ac-
                                      cess. Bit S in the status register determines the privilege level.

                                      The user programming model remains unchanged from previous M68000 Family microprocessors. Ap-
                                      plication software written to run at the non-privileged user level migrates without modification to the
                                      CPU32 from any M68000 platform. The move from SR instruction, however, is privileged in the CPU32.
                                      It is not privileged in the M68000.

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                                              Freescale Semiconductor, Inc.

                                 31           16 15  87         0

                                                                   D0

                                                                   D1

                                                                   D2

                                                                   D3                Data Registers

                                                                   D4

                                                                   D5

                                                                   D6

                                                                   D7

                                 31           16 15             0

                                                                   A0

Freescale Semiconductor, Inc...                                    A1

                                                                   A2

                                                                   A3                Address Registers

                                                                   A4

                                                                   A5

                                                                   A6

                                 31           16 15             0

                                                                   A7 (USP) User Stack Pointer

                                 31                             0

                                                                   PC                Program Counter

                                                     7          0

                                                                   CCR Condition Code Register

                                              Figure 10 User Programming Model

                                 31           16 15             0

                                                                   A7' (SSP) Supervisor Stack Pointer

                                              15     87         0

                                                         (CCR)     SR                Status Register

                                 31                             0

                                                                   VBR          Vector Base Register

                                                         20

                                                                   SFC               Alternate Function

                                                                   DFC               Code Registers

                                              Figure 11 Supervisor Programming Model Supplement

                                 MC68332      For More Information On This Product,              MOTOROLA
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                                 4.3 Status Register
                                      The status register contains the condition codes that reflect the results of a previous operation and can
                                      be used for conditional instruction execution in a program. The lower byte containing the condition
                                      codes is the only portion of the register available at the user privilege level; it is referenced as the con-
                                      dition code register (CCR) in user programs. At the supervisor privilege level, software can access the
                                      full status register, including the interrupt priority mask and additional control bits.

                                 SR --Status Register

                                 15      14 13 12 11 10                           8  7  6  5  4  3  2  1  0

                                 T1      T0 S          0  0                   IP     0  0  0  X  N  Z  V  C

                                 RESET:

                                 0       0  1          0  0             1     1   1  0  0  0  UUUUU

Freescale Semiconductor, Inc...  System Byte
                                           T[1:0] --Trace Enable
                                           S --Supervisor/User State
                                           Bits [12:11] --Unimplemented
                                           IP[2:0] --Interrupt Priority Mask

                                 User Byte (Condition Code Register)
                                           Bits [7:5] -- Unimplemented
                                           X -- Extend
                                           N -- Negative
                                           Z -- Zero
                                           V -- Overflow
                                           C -- Carry

                                 4.4 Data Types

                                      Six basic data types are supported:

                                           Bits
                                           Packed Binary Coded Decimal Digits
                                           Byte Integers (8 bits)
                                           Word Integers (16 bits)
                                           Long-Word Integers (32 bits)
                                           Quad-Word Integers (64 bits)

                                 4.5 Addressing Modes

                                      Addressing in the CPU32 is register-oriented. Most instructions allow the results of the specified oper-
                                      ation to be placed either in a register or directly in memory. This flexibility eliminates the need for extra
                                      instructions to store register contents in memory. The CPU32 supports seven basic addressing modes:

                                           Register direct
                                           Register indirect
                                           Register indirect with index
                                           Program counter indirect with displacement
                                           Program counter indirect with index
                                           Absolute
                                           Immediate

                                      Included in the register indirect addressing modes are the capabilities to post-increment, predecrement,
                                      and offset. The program counter relative mode also has index and offset capabilities. In addition to
                                      these addressing modes, many instructions implicitly specify the use of the status register, stack point-
                                      er, or program counter.

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                                 4.6 Instruction Set Summary

                                                         Table 20 Instruction Set Summary

                                  Instruction       Syntax      Operand Size                                  Operation
                                      ABCD                                       Source10 + Destination10 + X  Destination
                                                    Dn, Dn              8
                                       ADD      - (An), - (An)          8        Source + Destination  Destination
                                                                                 Source + Destination  Destination
                                      ADDA         Dn,         8, 16, 32     Immediate data + Destination  Destination
                                      ADDI         , Dn        8, 16, 32     Immediate data + Destination  Destination
                                     ADDQ                                        Source + Destination + X  Destination
                                      ADDX         , An          16, 32
Freescale Semiconductor, Inc...                                                  Source Destination  Destination
                                       AND     #,        8, 16, 32
                                                                                 Data Destination  Destination
                                      ANDI     # ,       8, 16, 32     Source CCR  CCR
                                 ANDI to CCR                                     Source SR  SR
                                 ANDI to SR11       Dn, Dn         8, 16, 32
                                                - (An), - (An)     8, 16, 32     X/C                                        0
                                       ASL
                                                   , Dn        8, 16, 32                                        X/C
                                       ASR         Dn,         8, 16, 32

                                       Bcc     # ,       8, 16, 32
                                     BCHG
                                               # , CCR            8
                                      BCLR
                                                # , SR           16
                                     BGND
                                                    Dn, Dn         8, 16, 32
                                      BKPT      # , Dn       8, 16, 32
                                       BRA
                                      BSET                            16

                                       BSR          Dn, Dn         8, 16, 32
                                      BTST      # , Dn       8, 16, 32

                                       CHK                            16
                                      CHK2
                                       CLR            label     8, 16, 32        If condition true, then PC + d  PC
                                      CMP          Dn,        8, 32
                                     CMPA      # ,      8, 32          bit number of destination)  Z  bit of destinatio
                                      CMPI         Dn,        8, 32
                                     CMPM      # ,      8, 32          (  bit number of destination)
                                      CMP2                                       0  Zbit of destination
                                                     none         none           If background mode enabled, then enter background
                                                                                 mode, else format/vector  - (SSP);
                                               #          none             PC  - (SSP); SR  - (SSP); (vector)  PC
                                                                                 If breakpoint cycle acknowledged, then execute
                                                      label     8, 16, 32        returned operation word, else trap as illegal instruction
                                                   Dn,        8, 32          PC + d  PC
                                               # ,      8, 32
                                                                                 (  bit number of destination)  Z;
                                                      label     8, 16, 32        1  bit of destination
                                                   Dn,        8, 32          SP - 4  SP; PC  (SP); PC + d  PC
                                               # ,      8, 32
                                                   , Dn      16, 32          (  bit number of destination)  Z
                                                   , Rn
                                                                8, 16, 32        If Dn < 0 or Dn > (ea), then CHK exception
                                                                                 If Rn < lower bound or Rn > upper bound, then
                                                               8, 16, 32        CHK exception
                                                   , Dn           8, 16, 32  0  Destination
                                                   , An            16, 32    (Destination - Source), CCR shows results
                                               # ,          8, 16, 32  (Destination - Source), CCR shows results
                                                (An) +, (An) +        8, 16, 32  (Destination - Data), CCR shows results
                                                   , Rn           8, 16, 32  (Destination - Source), CCR shows results
                                                                                 Lower bound  Rn  Upper bound, CCR shows result

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                                                 Freescale Semiconductor, Inc.

                                                 Table 20 Instruction Set Summary(Continued)

Freescale Semiconductor, Inc...     Instruction       Syntax      Operand Size                                Operation
                                        DBcc         Dn, label            16     If condition false, then Dn - 1  PC;
                                                                                 if Dn  (- 1), then PC + d  PC
                                     DIVS/DIVU       , Dn    32/16  16 : 16  Destination / Source  Destination
                                                                                 (signed or unsigned)
                                   DIVSL/DIVUL    , Dr : Dq  64/32  32 : 32
                                                     , Dq      32/32  32     Destination / Source  Destination
                                         EOR                                     (signed or unsigned)
                                        EORI      , Dr : Dq  32/32  32 : 32
                                   EORI to CCR       Dn,         8, 16, 32   Source  Destination  Destination
                                    EORI to SR1                      8, 16, 32   Data  Destination  Destination
                                         EXG     # ,            8      Source  CCR  CCR
                                         EXT     # , CCR            16     Source  SR  SR
                                                  # , SR            32     Rn  Rn
                                        EXTB                          8  16
                                      ILLEGAL         Rn, Rn          16  32     Sign extended Destination  Destination
                                                         Dn           8  32
                                         JMP             Dn             none     Sign extended Destination  Destination
                                         JSR             Dn                      SSP - 2  SSP; vector offset  (SSP);
                                         LEA           none       none           SSP - 4  SSP; PC  (SSP);
                                         LINK                     none           SSP - 2  SSP; SR  (SSP);
                                     LPSTOP1                                    Illegal instruction vector address  PC
                                         LSL                             32     Destination  PC
                                                     , An          16, 32    SP - 4  SP; PC  (SP); destination  PC
                                         LSR          An, # d                      An
                                                     #              16     SP - 4  SP, An  (SP); SP  An, SP + d  SP
                                        MOVE          Dn, Dn         8, 16, 32   Data  SR; interrupt mask  EBI; STOP
                                       MOVEA      # , Dn       8, 16, 32
                                      MOVEA1                                       X/C            0
                                                      Dn, Dn              16
                                 MOVE from CCR    #, Dn        8, 16, 32   0            X/C
                                  MOVE to CCR                       8, 16, 32
                                 MOVE from SR1     ,                     Source  Destination
                                   MOVE to SR1       , An             16
                                   MOVE USP1         USP, An         8, 16, 32   Source  Destination
                                      MOVEC1         An, USP       16, 32  32
                                                   CCR,                      USP  An
                                      MOVEM        , CCR              32     An  USP
                                                    SR,               32
                                       MOVEP        , SR              16     CCR  Destination
                                                     USP, An              16
                                      MOVEQ          An, USP              16     Source  CCR
                                                      Rc, Rn              16
                                                      Rn, Rc              32     SR  Destination
                                                     list,            32
                                                     , list           32     Source  SR
                                                  Dn, (d16, An)           32
                                                                       16, 32    USP  An
                                                                   16, 32  32    An  USP
                                                                       16, 32
                                                                                 Rc  Rn
                                                                                 Rn  Rc

                                                                                 Listed registers  Destination
                                                                                 Source  Listed registers

                                                                                 Dn [31 : 24]  (An + d); Dn [23 : 16]  (An + d + 2);
                                                                                 Dn [15 : 8]  (An + d + 4); Dn [7 : 0]  (An + d + 6)

                                                 (d16, An), Dn   8  32           (An + d)  Dn [31 : 24]; (An + d + 2)  Dn [23 : 16];
                                                 #, Dn                     (An + d + 4)  Dn [15 : 8]; (An + d + 6)  Dn [7 : 0]

                                                                                 Immediate data  Destination

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                                 48                          Go to: www.freescale.com         MC68332TS/D
                                                  Freescale Semiconductor, Inc.

                                                  Table 20 Instruction Set Summary(Continued)

Freescale Semiconductor, Inc...   Instruction      Syntax        Operand Size                                Operation
                                   MOVES1         Rn,            8, 16, 32  Rn  Destination using DFC
                                                  , Rn                      Source using SFC  Rn
                                 MULS/MULU        , Dn       16  16  32
                                                   , Dl      32  32  32     Source  Destination  Destination
                                     NBCD      , Dh : Dl     32  32  64     (signed or unsigned)

                                      NEG                          8           0 - Destination10 - X  Destination
                                     NEGX                                 8
                                      NOP                                      0 - Destination  Destination
                                      NOT                     8, 16, 32        0 - Destination - X  Destination
                                                     none      8, 16, 32        PC + 2  PC
                                       OR                                      Destination  Destination
                                                  , Dn             none
                                       ORI        Dn,      8, 16, 32        Source + Destination  Destination
                                 ORI to CCR    #,
                                  ORI to SR1   #, CCR          8, 16, 32  Data + Destination  Destination
                                                #, SR          8, 16, 32  Source + CCR  SR
                                      PEA                           8, 16, 32  Source ; SR  SR
                                    RESET1           none                       SP - 4  SP;   SP
                                                    Dn, Dn               16     Assert RESET line
                                      ROL       #, Dn              16
                                                                  32                           C
                                      ROR                              none
                                                                     8, 16, 32
                                     ROXL                            8, 16, 32
                                                                         16
                                     ROXR
                                               Dn, Dn          8, 16, 32
                                      RTD
                                      RTE1     #, Dn     8, 16, 32                                                C

                                      RTR                     16
                                      RTS
                                     SBCD           Dn, Dn      8, 16, 32       C                                          X
                                                #, Dn     8, 16, 32
                                       Scc                                         X                                          C
                                     STOP1                         16
                                                    Dn, Dn      8, 16, 32       (SP)  PC; SP + 4 + d  SP
                                      SUB       #, Dn     8, 16, 32
                                                                               (SP)  SR; SP + 2  SP; (SP)  PC;
                                     SUBA                           16          SP + 4  SP;
                                      SUBI             #d           16          Restore stack according to format
                                     SUBQ            none         none
                                     SUBX                                       (SP)  CCR; SP + 2  SP; (SP)  PC;
                                                     none         none          SP + 4  SP

                                                     none         none          (SP)  PC; SP + 4  SP
                                                    Dn, Dn           8
                                               - (An), - (An)        8          Destination10 - Source10 - X  Destination
                                                     
                                                               8                If condition true, then destination bits are set to 1;
                                                   #                      else, destination bits are cleared to 0
                                                  , Dn          16          Data  SR; STOP
                                                  Dn,      8, 16, 32
                                                  , An                      Destination - Source  Destination
                                               #,      16, 32
                                               #,     8, 16, 32       Destination - Source  Destination
                                                                8, 16, 32       Destination - Data  Destination
                                                    Dn, Dn     8, 16, 32        Destination - Data  Destination
                                               - (An), - (An)  8, 16, 32
                                                                                Destination - Source - X  Destination

                                 MC68332          For More Information On This Product,                                 MOTOROLA
                                 MC68332TS/D                  Go to: www.freescale.com                                               49
                                                             Freescale Semiconductor, Inc.

                                                             Table 20 Instruction Set Summary(Continued)

                                 Instruction                 Syntax  Operand Size   Operation
                                    SWAP                        Dn          16

                                                                                    MSW LSW

                                        TAS                         8              Destination Tested Condition Codes bit 7 of
                                   TBLS/TBLU                          8, 16, 32     Destination
                                 TBLSN/TBLUN     , Dn             8, 16, 32
                                              Dym : Dyn, Dn                         Dyn - Dym  Temp
                                       TRAP                             none        (Temp  Dn [7 : 0])  Temp
                                                 , Dn                           (Dym  256) + Temp  Dn
                                              Dym : Dyn, Dn                         Dyn - Dym  Temp
                                                                                    (Temp  Dn [7 : 0]) / 256  Temp
                                                  #                           Dym + Temp  Dn
                                                                                    SSP - 2  SSP; format/vector offset  (SSP);
Freescale Semiconductor, Inc...  TRAPcc         none                         none   SSP - 4  SSP; PC  (SSP); SR  (SSP);
                                              #                       16, 32  vector address  PC
                                                                             none
                                 TRAPV                       none    8, 16, 32      If cc true, then TRAP exception
                                   TST                       
                                  UNLK                                         32   If V set, then overflow TRAP exception
                                                              An
                                                                                    Source - 0, to set condition codes

                                                                                    An  SP; (SP)  An, SP + 4  SP

                                 1. Privileged instruction.

                                 MOTOROLA                    For More Information On This Product,              MC68332
                                 50                                      Go to: www.freescale.com         MC68332TS/D
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                                 4.7 Background Debugging Mode
                                      The background debugger on the CPU32 is implemented in CPU microcode. The background debug-
                                      ging commands are summarized below.

                                                        Table 21 Background Debuggung Mode

                                         Command        Mnemonic  Description
                                    Read D/A Register
                                    Write D/A Register  RDREG/RAREG Read the selected address or data register and return the
                                 Read System Register                             results through the serial interface.
                                 Write System Register
                                 Read Memory Location   WDREG/WAREG The data operand is written to the specified address or data
                                 Write Memory Location                            register.
                                  Dump Memory Block
                                                        RSREG     The specified system control register is read. All registers that
                                    Fill Memory Block             can be read in supervisor mode can be read in background
                                                                  mode.
                                   Resume Execution
Freescale Semiconductor, Inc...      Patch User Code    WSREG     The operand data is written into the specified system control
                                    Reset Peripherals             register.

                                       No Operation     READ      Read the sized data at the memory location specified by the
                                                                  long-word address. The source function code register (SFC)
                                                                  determines the address space accessed.

                                                        WRITE     Write the operand data to the memory location specified by the
                                                                  long-word address. The destination function code (DFC)
                                                                  register determines the address space accessed.

                                                        DUMP      Used in conjunction with the READ command to dump large
                                                                  blocks of memory. An initial READ is executed to set up the
                                                                  starting address of the block and retrieve the first result.
                                                                  Subsequent operands are retrieved with the DUMP command.

                                                        FILL      Used in conjunction with the WRITE command to fill large
                                                                  blocks of memory. Initially, a WRITE is executed to set up the
                                                                  starting address of the block and supply the first operand. The
                                                                  FILL command writes subsequent operands.

                                                        GO        The pipe is flushed and refilled before resuming instruction

                                                                  execution at the current PC.

                                                        CALL      Current program counter is stacked at the location of the
                                                                  current stack pointer. Instruction execution begins at user
                                                                  patch code.

                                                        RST       Asserts RESET for 512 clock cycles. The CPU is not reset by
                                                                  this command. Synonymous with the CPU RESET instruction.

                                                        NOP       NOP performs no operation and can be used as a null
                                                                  command.

                                 MC68332                For More Information On This Product,   MOTOROLA
                                 MC68332TS/D                        Go to: www.freescale.com                 51
                          Freescale Semiconductor, Inc.

5 Time Processor Unit

     The time processor unit (TPU) provides optimum performance in controlling time-related activity. The
     TPU contains a dedicated execution unit, a tri-level prioritized scheduler, data storage RAM, dual-time
     bases, and microcode ROM. The TPU controls 16 independent, orthogonal channels, each with an as-
     sociated I/O pin, and is capable of performing any microcoded time function. Each channel contains
     dedicated hardware that allows input or output events to occur simultaneously on all channels.

             HOST           CONTROL  SCHEDULER                                                                                SERVICE REQUESTS     TIMER
          INTERFACE                                                                                                                             CHANNELS

               SYSTEM                                                                                                                           CHANNEL 0
          CONFIGURATION                                                                                                                         CHANNEL 1
Freescale Semiconductor, Inc...                                                                                               TCR1
                                                                                                              CHANNEL
                                                                                                                       T2CLK  TCR2

IMB       DEVELOPMENT

          SUPPORT AND TEST                                                                                                                                  PINS

                                     MICROENGINE

          CHANNEL           DATA     CONTROL                                                                                  CONTROL AND DATA
          CONTROL                     STORE

          PARAMETER                  EXECUTION                                                                                                  CHANNEL 15
               RAM DATA                  UNIT

                                                                                                                                                            TPU BLOCK

                            Figure 12 TPU Block Diagram

5.1 MC68332 and MC68332A Time Functions

     The following paragraphs describe factory-programmed time functions implemented in standard and
     enhanced standard TPU microcode ROM. A complete description of the functions is beyond the scope
     of this summary. Refer to Using the TPU Function Library and TPU Emulation Mode (TPUPN00/D) as
     well as other TPU programming notes for more information about specific functions.

5.1.1 Discrete Input/Output (DIO)

     When a pin is used as a discrete input, a parameter indicates the current input level and the previous
     15 levels of a pin. Bit 15, the most significant bit of the parameter, indicates the most recent state. Bit
     14 indicates the next most recent state, and so on. The programmer can choose one of the three fol-
     lowing conditions to update the parameter: 1) when a transition occurs, 2) when the CPU makes a re-
     quest, or 3) when a rate specified in another parameter is matched. When a pin is used as a discrete
     output, it is set high or low only upon request by the CPU.

MOTOROLA                    For More Information On This Product,                                                                                     MC68332
52                                      Go to: www.freescale.com                                                                                MC68332TS/D
Freescale Semiconductor, Inc...                            Freescale Semiconductor, Inc.

                                 5.1.2 Input Capture/Input Transition Counter (ITC)
                                      Any channel of the TPU can capture the value of a specified TCR upon the occurrence of each transition
                                      or specified number of transitions, and then generate an interrupt request to notify the CPU. A channel
                                      can perform input captures continually, or a channel can detect a single transition or specified number
                                      of transitions, then cease channel activity until reinitialization. After each transition or specified number
                                      of transitions, the channel can generate a link to a sequential block of up to eight channels. The user
                                      specifies a starting channel of the block and the number of channels within the block. The generation
                                      of links depends on the mode of operation. In addition, after each transition or specified number of tran-
                                      sitions, one byte of the parameter RAM (at an address specified by channel parameter) can be incre-
                                      mented and used as a flag to notify another channel of a transition.

                                 5.1.3 Output Compare (OC)
                                      The output compare function generates a rising edge, falling edge, or a toggle of the previous edge in
                                      one of three ways:

                                           1. Immediately upon CPU initiation, thereby generating a pulse with a length equal to a program-
                                                 mable delay time.

                                           2. At a programmable delay time from a user-specified time.
                                           3. Continuously. Upon receiving a link from a channel, OC references, without CPU interaction, a

                                                 specifiable period and calculates an offset:
                                                                                           Offset = Period  Ratio

                                                 where Ratio is a parameter supplied by the user.

                                      This algorithm generates a 50% duty-cycle continuous square wave with each high/low time equal to
                                      the calculated OFFSET. Due to offset calculation, there is an initial link time before continuous pulse
                                      generation begins.

                                 5.1.4 Pulse-Width Modulation (PWM)
                                      The TPU can generate a pulse-width modulation waveform with any duty cycle from zero to 100% (with-
                                      in the resolution and latency capability of the TPU). To define the PWM, the CPU provides one param-
                                      eter that indicates the period and another parameter that indicates the high time. Updates to one or both
                                      of these parameters can direct the waveform change to take effect immediately, or coherently beginning
                                      at the next low-to-high transition of the pin.

                                 5.1.5 Synchronized Pulse-Width Modulation (SPWM)
                                      The TPU generates a PWM waveform in which the CPU can change the period and/or high time at any
                                      time. When synchronized to a time function on a second channel, the synchronized PWM low-to-high
                                      transitions have a time relationship to transitions on the second channel.

                                 5.1.6 Period Measurement with Additional Transition Detect (PMA)
                                      This function and the following function are used primarily in toothed-wheel speed-sensing applications,
                                      such as monitoring rotational speed of an engine. The period measurement with additional transition
                                      detect function allows for a special-purpose 23-bit period measurement. It can detect the occurrence of
                                      an additional transition (caused by an extra tooth on the sensed wheel) indicated by a period measure-
                                      ment that is less than a programmable ratio of the previous period measurement.

                                      Once detected, this condition can be counted and compared to a programmable number of additional
                                      transitions detected before TCR2 is reset to $FFFF. Alternatively, a byte at an address specified by a
                                      channel parameter can be read and used as a flag. A nonzero value of the flag indicates that TCR2 is
                                      to be reset to $FFFF once the next additional transition is detected.

                                 MC68332      For More Information On This Product,  MOTOROLA
                                 MC68332TS/D              Go to: www.freescale.com                53
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                                 5.1.7 Period Measurement with Missing Transition Detect (PMM)
                                      Period measurement with missing transition detect allows a special-purpose 23-bit period measure-
                                      ment. It detects the occurrence of a missing transition (caused by a missing tooth on the sensed wheel),
                                      indicated by a period measurement that is greater than a programmable ratio of the previous period
                                      measurement. Once detected, this condition can be counted and compared to a programmable number
                                      of additional transitions detected before TCR2 is reset to $FFFF. In addition, one byte at an address
                                      specified by a channel parameter can be read and used as a flag. A nonzero value of the flag indicates
                                      that TCR2 is to be reset to $FFFF once the next missing transition is detected.

                                 5.1.8 Position-Synchronized Pulse Generator (PSP)
                                      Any channel of the TPU can generate an output transition or pulse, which is a projection in time based
                                      on a reference period previously calculated on another channel. Both TCRs are used in this algorithm:
                                      TCR1 is internally clocked, and TCR2 is clocked by a position indicator in the user's device. An example
                                      of a TCR2 clock source is a sensor that detects special teeth on the flywheel of an automobile using
                                      PMA or PMM. The teeth are placed at known degrees of engine rotation; hence, TCR2 is a coarse rep-
                                      resentation of engine degrees, i.e., each count represents some number of degrees.

                                      Up to 15 position-synchronized pulse generator function channels can operate with a single input ref-
                                      erence channel executing a PMA or PMM input function. The input channel measures and stores the
                                      time period between the flywheel teeth and resets TCR2 when the engine reaches a reference position.
                                      The output channel uses the period calculated by the input channel to project output transitions at spe-
                                      cific engine degrees. Because the flywheel teeth might be 30 or more degrees apart, a fractional multi-
                                      plication operation resolves down to the desired degrees. Two modes of operation allow pulse length
                                      to be determined either by angular position or by time.

                                 5.1.9 Stepper Motor (SM)
                                      The stepper motor control algorithm provides for linear acceleration and deceleration control of a step-
                                      per motor with a programmable number of step rates of up to 14. Any group of channels, up to eight,
                                      can be programmed to generate the control logic necessary to drive a stepper motor.

                                      The time period between steps (P) is defined as:

                                                                                              P(r) = K1 K2  r

                                      where r is the current step rate (114), and K1 and K2 are supplied as parameters.

                                      After providing the desired step position in a 16-bit parameter, the CPU issues a step request. Next, the
                                      TPU steps the motor to the desired position through an acceleration/deceleration profile defined by pa-
                                      rameters. The parameter indicating the desired position can be changed by the CPU while the TPU is
                                      stepping the motor. This algorithm changes the control state every time a new step command is re-
                                      ceived.

                                      A 16-bit parameter initialized by the CPU for each channel defines the output state of the associated
                                      pin. The bit pattern written by the CPU defines the method of stepping, such as full stepping or half step-
                                      ping. With each transition, the 16-bit parameter rotates one bit. The period of each transition is defined
                                      by the programmed step rate.

                                 5.1.10 Period/Pulse-Width Accumulator (PPWA)
                                      The period/pulse-width accumulator algorithm accumulates a 16-bit or 24-bit sum of either the period
                                      or the pulse width of an input signal over a programmable number of periods or pulses (from 1 to 255).
                                      After an accumulation period, the algorithm can generate a link to a sequential block of up to eight chan-
                                      nels. The user specifies a starting channel of the block and number of channels within the block. Gen-
                                      eration of links depends on the mode of operation. Any channel can be used to measure an
                                      accumulated number of periods of an input signal. A maximum of 24 bits can be used for the accumu-

                                 MOTOROLA  For More Information On This Product,        MC68332
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                                      lation parameter. From 1 to 255 period measurements can be made and summed with the previous
                                      measurement(s) before the TPU interrupts the CPU, allowing instantaneous or average frequency mea-
                                      surement, and the latest complete accumulation (over the programmed number of periods).

                                      The pulse width (high-time portion) of an input signal can be measured (up to 24 bits) and added to a
                                      previous measurement over a programmable number of periods (1 to 255). This provides an instanta-
                                      neous or average pulse-width measurement capability, allowing the latest complete accumulation (over
                                      the specified number of periods) to always be available in a parameter. By using the output compare
                                      function in conjunction with PPWA, an output signal can be generated that is proportional to a specified
                                      input signal. The ratio of the input and output frequency is programmable. One or more output signals
                                      with different frequencies, yet proportional and synchronized to a single input signal, can be generated
                                      on separate channels.

                                 5.1.11 Quadrature Decode (QDEC)

                                      The quadrature decode function uses two channels to decode a pair of out-of-phase signals in order to
                                      present the CPU with directional information and a position value. It is particularly suitable for use with
                                      slotted encoders employed in motor control. The function derives full resolution from the encoder sig-
                                      nals and provides a 16-bit position counter with rollover/under indication via an interrupt.

                                      The counter in parameter RAM is updated when a valid transition is detected on either one of the two
                                      inputs. The counter is incremented or decremented depending on the lead/lag relationship of the two
                                      signals at the time of servicing the transition. The user can read or write the counter at any time. The
                                      counter is free running, overflowing to $0000 or underflowing to $FFFF depending on direction. The
                                      QDEC function also provides a time stamp referenced to TCR1 for every valid signal edge and the abil-
                                      ity for the host CPU to obtain the latest TCR1 value. This feature allows position interpolation by the
                                      host CPU between counts at very slow count rates.

                                 5.2 MC68332G Time Functions

                                      The following paragraphs describe factory-programmed time functions implemented in the motion-con-
                                      trol microcode ROM. A complete description of the functions is beyond the scope of this summary. Re-
                                      fer to Using the TPU Function Library and TPU Emulation Mode (TPUPN00/D) for more information
                                      about specific functions.

                                 5.2.1 Table Stepper Motor (TSM)

                                      The TSM function provides for acceleration and deceleration control of a stepper motor with a program-
                                      mable number of step rates up to 58. TSM uses a table in PRAM, rather than an algorithm, to define
                                      the stepper motor acceleration profile, allowing the user to fully define the profile. In addition, a slew rate
                                      parameter allows fine control of the terminal running speed of the motor independent of the acceleration
                                      table. The CPU need only write a desired position, and the TPU accelerates, slews, and decelerates
                                      the motor to the required position. Full and half step support is provided for two-phase motors. In addi-
                                      tion, a slew rate parameter allows fine control of the terminal running speed of the motor independent
                                      of the acceleration table.

                                 5.2.2 New Input Capture/Transition Counter (NITC)

                                      Any channel of the TPU can capture the value of a specified TCR or any specified location in parameter
                                      RAM upon the occurrence of each transition or specified number of transitions, and then generate an
                                      interrupt request to notify the bus master. The times of the most recent two transitions are maintained
                                      in parameter RAM. A channel can perform input captures continually, or a channel can detect a single
                                      transition or specified number of transitions, ceasing channel activity until reinitialization. After each
                                      transition or specified number of transitions, the channel can generate a link to other channels.

                                 MC68332      For More Information On This Product,  MOTOROLA
                                 MC68332TS/D              Go to: www.freescale.com                55
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                                 5.2.3 Queued Output Match (QOM)
                                      QOM can generate single or multiple output match events from a table of offsets in parameter RAM.
                                      Loop modes allow complex pulse trains to be generated once, a specified number of times, or continu-
                                      ously. The function can be triggered by a link from another TPU channel. In addition, the reference time
                                      for the sequence of matches can be obtained from another channel. QOM can generate pulse-width
                                      modulated waveforms, including waveforms with high times of 0% or 100%. QOM also allows a TPU
                                      channel to be used as a discrete output pin.

                                 5.2.4 Programmable Time Accumulator (PTA)
                                      PTA accumulates a 32-bit sum of the total high time, low time, or period of an input signal over a pro-
                                      grammable number of periods or pulses. The accumulation can start on a rising or falling edge. After
                                      the specified number of periods or pulses, the PTA generates an interrupt request and optionally gen-
                                      erates links to other channels.

                                      From 1 to 255 period measurements can be made and summed with the previous measurement(s) be-
                                      fore the TPU interrupts the CPU, providing instantaneous or average frequency measurement capabil-
                                      ity, and the latest complete accumulation (over the programmed number of periods).

                                 5.2.5 Multichannel Pulse Width Modulation (MCPWM)
                                      MCPWM generates pulse-width modulated outputs with full 0% to 100% duty cycle range independent
                                      of other TPU activity. This capability requires two TPU channels plus an external gate for one PWM
                                      channel. (A simple one-channel PWM capability is supported by the QOM function.)

                                      Multiple PWMs generated by MCPWM have two types of high time alignment: edge aligned and center
                                      aligned. Edge aligned mode uses n + 1 TPU channels for n PWMs; center aligned mode uses 2n + 1
                                      channels. Center aligned mode allows a user defined `dead time' to be specified so that two PWMs can
                                      be used to drive an H-bridge without destructive current spikes. This feature is important for motor con-
                                      trol applications.

                                 5.2.6 Fast Quadrature Decode (FQD)
                                      FQD is a position feedback function for motor control. It decodes the two signals from a slotted encoder
                                      to provide the CPU with a 16-bit free running position counter. FQD incorporates a "speed switch" which
                                      disables one of the channels at high speed, allowing faster signals to be decoded. A time stamp is pro-
                                      vided on every counter update to allow position interpolation and better velocity determination at low
                                      speed or when low resolution encoders are used. The third index channel provided by some encoders
                                      is handled by the ICTC function.

                                 5.2.7 Universal Asynchronous Receiver/Transmitter (UART)
                                      The UART function uses one or two TPU channels to provide asynchronous communications. Data
                                      word length is programmable from 1 to 14 bits. The function supports detection or generation of even,
                                      odd, and no parity. Baud rate is freely programmable and can be higher than 100 Kbaud. Eight bidirec-
                                      tional UART channels running in excess of 9600 baud could be implemented on the TPU.

                                 5.2.8 Brushless Motor Commutation (COMM)
                                      This function generates the phase commutation signals for a variety of brushless motors, including
                                      three-phase brushless direct current. It derives the commutation state directly from the position decod-
                                      ed in FQD, thus eliminating the need for hall effect sensors.

                                      The state sequence is implemented as a user-configurable state machine, thus providing a flexible ap-
                                      proach with other general applications. A CPU offset parameter is provided to allow all the switching
                                      angles to be advanced or retarded on the fly by the CPU. This feature is useful for torque maintenance
                                      at high speeds.

                                 MOTOROLA  For More Information On This Product,        MC68332
                                 56                    Go to: www.freescale.com   MC68332TS/D
                                              Freescale Semiconductor, Inc.

                                 5.2.9 Frequency Measurement (FQM)

                                      FQM counts the number of input pulses to a TPU channel during a user-defined window period. The
                                      function has single shot and continuous modes. No pulses are lost between sample windows in contin-
                                      uous mode. The user selects whether to detect pulses on the rising or falling edge. This function is in-
                                      tended for high speed measurement; measurement of slow pulses with noise rejection can be made
                                      with PTA.

                                 5.2.10 Hall Effect Decode (HALLD)

                                      This function decodes the sensor signals from a brushless motor, along with a direction input from the
                                      CPU, into a state number. The function supports two- or three-sensor decoding. The decoded state
                                      number is written into a COMM channel, which outputs the required commutation drive signals. In ad-
                                      dition to brushless motor applications, the function can have more general applications, such as decod-
                                      ing "option" switches.

Freescale Semiconductor, Inc...  5.3 Programmer's Model

                                      The TPU control register address map occupies 512 bytes. The "Access" column in the TPU address
                                      map below indicates which registers are accessible only at the supervisor privilege level and which can
                                      be assigned to either the supervisor or user privilege level, according to the value of the SUPV bit in the
                                      TPUMCR.

                                                          Table 22 TPU Address Map

                                 Access       Address 15  87                                                                0
                                     S
                                     S        $YFFE00     TPU MODULE CONFIGURATION REGISTER (TPUMCR)
                                     S
                                     S        $YFFE02     TEST CONFIGURATION REGISTER (TCR)
                                     S
                                     S        $YFFE04     DEVELOPMENT SUPPORT CONTROL REGISTER (DSCR)
                                     S
                                     S        $YFFE06     DEVELOPMENT SUPPORT STATUS REGISTER (DSSR)
                                     S
                                     S        $YFFE08     TPU INTERRUPT CONFIGURATION REGISTER (TICR)
                                   S/U
                                   S/U        $YFFE0A     CHANNEL INTERRUPT ENABLE REGISTER (CIER)
                                   S/U
                                   S/U        $YFFE0C     CHANNEL FUNCTION SELECTION REGISTER 0 (CFSR0)
                                     S
                                     S        $YFFE0E     CHANNEL FUNCTION SELECTION REGISTER 1 (CFSR1)
                                     S
                                     S        $YFFE10     CHANNEL FUNCTION SELECTION REGISTER 2 (CFSR2)
                                     S
                                     S        $YFFE12     CHANNEL FUNCTION SELECTION REGISTER 3 (CFSR3)

                                              $YFFE14     HOST SEQUENCE REGISTER 0 (HSQR0)

                                              $YFFE16     HOST SEQUENCE REGISTER 1 (HSQR1)

                                              $YFFE18     HOST SERVICE REQUEST REGISTER 0 (HSRR0)

                                              $YFFE1A     HOST SERVICE REQUEST REGISTER 1 (HSRR1)

                                              $YFFE1C     CHANNEL PRIORITY REGISTER 0 (CPR0)

                                              $YFFE1E     CHANNEL PRIORITY REGISTER 1 (CPR1)

                                              $YFFE20     CHANNEL INTERRUPT STATUS REGISTER (CISR)

                                              $YFFE22     LINK REGISTER (LR)

                                              $YFFE24     SERVICE GRANT LATCH REGISTER (SGLR)

                                              $YFFE26     DECODED CHANNEL NUMBER REGISTER (DCNR)

                                 Y = M111, where M represents the logic state of the module mapping (MM) bit in the SIMCR.

                                 MC68332      For More Information On This Product,                                         MOTOROLA
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                                                           Freescale Semiconductor, Inc.

                                 5.4 Parameter RAM
                                      Parameter RAM occupies 256 bytes at the top of the TPU module address map. Channel parameters
                                      are organized as 128 16-bit words. However, only 100 words are actually implemented. The parameter
                                      RAM address map shows how parameter words are organized in memory.

                                                           Table 23 TPU Parameter RAM Address Map

Freescale Semiconductor, Inc...              Channel                         Base                      Parameter Address
                                             Number                        Address   01234567
                                                                          $YFFFF##  00 02 04 06 08 0A -- --
                                                  0                       $YFFFF##  10 12 14 16 18 1A -- --
                                                  1                       $YFFFF##  20 22 24 26 28 2A -- --
                                                  2                       $YFFFF##  30 32 34 36 38 3A -- --
                                                  3                       $YFFFF##  40 42 44 46 48 4A -- --
                                                  4                       $YFFFF##  50 52 54 56 58 5A -- --
                                                  5                       $YFFFF##  60 62 64 66 68 6A -- --
                                                  6                       $YFFFF##  70 72 74 76 78 7A -- --
                                                  7                       $YFFFF##  80 82 84 86 88 8A -- --
                                                  8                       $YFFFF##  90 92 94 96 98 9A -- --
                                                  9                       $YFFFF##  A0 A2 A4 A6 A8 AA -- --
                                                 10                       $YFFFF##  B0 B2 B4 B6 B8 BA -- --
                                                 11                       $YFFFF##  C0 C2 C4 C6 C8 CA -- --
                                                 12                       $YFFFF##  D0 D2 D4 D6 D8 DA -- --
                                                 13                       $YFFFF##  E0 E2 E4 E6 E8 EA EC EE
                                                 14                       $YFFFF##  F0 F2 F4 F6 F8 FA FC FE
                                                 15

                                 --= Not Implemented
                                 Y = M111, where M represents the logic state of the MM bit in the SIMCR.

                                 5.5 TPU Registers
                                      The TPU memory map contains three groups of registers:

                                                    System Configuration Registers
                                                    Channel Control and Status Registers
                                                    Development Support and Test Verification Registers

                                 5.5.1 System Configuration Registers

                                 TPUMCR -- TPU Module Configuration Register                                               $YFFE00

                                 15      14  13        12  11        10   9   8     7  6                 5  4  3              0

                                 STOP        TCR1P         TCR2P     EMU T2CG STF SUPV PSCK 0               0        IARB

                                 RESET:

                                 0       0          0  0          0  0    0   0     1  0                 0  0  0  0        0  0

                                 STOP -- Stop Bit
                                           0 = TPU operating normally
                                           1 = Internal clocks shut down

                                 MOTOROLA                         For More Information On This Product,                    MC68332
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                                                           Freescale Semiconductor, Inc.

                                 TCR1P -- Timer Count Register 1 Prescaler Control
                                      TCR1 is clocked from the output of a prescaler. The prescaler's input is the internal TPU system clock
                                      divided by either 4 or 32, depending on the value of the PSCK bit. The prescaler divides this input by 1,
                                      2, 4, or 8. Channels using TCR1 have the capability to resolve down to the TPU system clock divided
                                      by 4.

                                                 4          DIV4 CLOCK

                                                                                  PSCK                         TCR1       0            15
                                                                                  MUX
                                 SYSTEM                                                                    PRESCALER             TCR1
                                 CLOCK                                          1 DIV4
                                                                                0 DIV32                     00 1
                                                                                                              01 2
                                                             DIV32 CLOCK                                      10 4
                                                                                                              11 8

                                                 32

Freescale Semiconductor, Inc...                                                                                                  PRESCALER CTL BLOCK 1

                                                                                     PSCK = 0                                PSCK = 1

                                 TCR1 Prescaler              Divide       Number of            Rate at                Number of        Rate at
                                                               By           Clocks             16 MHz                   Clocks         16 MHz
                                          00                    1
                                          01                    2               32             2 ms                   4                250 ns
                                          10                    4
                                          11                    8               64             4 ms                   8                500 ns

                                                                                128            8 ms                   16               1 ms

                                                                                256            16 ms                  32               2 ms

                                 TCR2P -- Timer Count Register 2 Prescaler Control
                                      TCR2 is clocked from the output of a prescaler. If T2CG = 0, the input to the TCR2 prescaler is the ex-
                                      ternal TCR2 clock source. If T2CG = 1, the input is the TPU system clock divided by eight. The TCR2P
                                      field specifies the value of the prescaler: 1, 2, 4, or 8. Channels using TCR2 have the capability to re-
                                      solve down to the TPU system clock divided by 8. The following table is a summary of prescaler output.

                                 EXTERNAL   SYNCHRONIZER     DIGITAL                       A                       TCR2                       15
                                  TCR2 PIN                   FILTER                                                              TCR2
                                                                                                      MUX      PRESCALER 0
                                                                                           B CONTROL               00 1
                                                                                                                   01 2
                                                                                                                   10 4
                                                                                                                   11 8

                                                 INT CLK /8                                (T2CG CONTROL BIT)
                                                                                                    0A
                                                                                                    1B

                                                                                                                                       PRESCALER CTL BLOCK 2

                                 TCR2 Prescaler                      Divide By             Internal Clock Divided     External Clock Divided
                                                                                                        By                          By
                                          00                               1                              8                          1
                                          01                               2                             16                          2
                                          10                               4                             32                          4
                                          11                               8                             64                          8

                                 MC68332                     For More Information On This Product,                                     MOTOROLA
                                 MC68332TS/D                             Go to: www.freescale.com                                                   59
                                                   Freescale Semiconductor, Inc.

                                 EMU -- Emulation Control
                                      In emulation mode, the TPU executes microinstructions from MCU TPURAM exclusively. Access to the
                                      TPURAM module through the IMB by a host is blocked, and the TPURAM module is dedicated for use
                                      by the TPU. After reset, this bit can be written only once.
                                           0 = TPU and TPURAM not in emulation mode
                                           1 = TPU and TPURAM in emulation mode

                                 T2CG -- TCR2 Clock/Gate Control
                                      When the T2CG bit is set, the external TCR2 pin functions as a gate of the DIV8 clock (the TPU system
                                      clock divided by 8). In this case, when the external TCR2 pin is low, the DIV8 clock is blocked, prevent-
                                      ing it from incrementing TCR2. When the external TCR2 pin is high, TCR2 is incremented at the fre-
                                      quency of the DIV8 clock. When T2CG is cleared, an external clock from the TCR2 pin, which has been
                                      synchronized and fed through a digital filter, increments TCR2.
                                           0 = TCR2 pin used as clock source for TCR2
                                           1 = TCR2 pin used as gate of DIV8 clock for TCR2

Freescale Semiconductor, Inc...  STF -- Stop Flag
                                           0 = TPU operating
                                           1 = TPU stopped (STOP bit has been asserted)

                                 SUPV -- Supervisor Data Space
                                           0 = Assignable registers are unrestricted (FC2 is ignored)
                                           1 = Assignable registers are restricted (FC2 is decoded)

                                 PSCK -- Prescaler Clock
                                           0 = System clock/32 is input to TCR1 prescaler
                                           1 = System clock/4 is input to TCR1 prescaler

                                 IARB -- Interrupt Arbitration Identification Number
                                      The IARB field is used to arbitrate between simultaneous interrupt requests of the same priority. Each
                                      module that can generate interrupt requests must be assigned a unique, non-zero IARB field value. Re-
                                      fer to the 3.8 Interrupts for more information.

                                 TICR -- TPU Interrupt Configuration Register                                   $YFFE08

                                    15             11  10                      8           7              4  3            0
                                 RESET:
                                         NOT USED          CIRL                                  CIBV           NOT USED

                                                       0   0                   0           0  0        0  0

                                 CIRL -- Channel Interrupt Request Level
                                      The interrupt request level for all channels is specified by this 3-bit encoded field. Level seven for this
                                      field indicates a nonmaskable interrupt; level zero indicates that all channel interrupts are disabled.

                                 CIBV -- Channel Interrupt Base Vector
                                      The TPU is assigned 16 unique interrupt vector numbers, one vector number for each channel. The
                                      CIBV field specifies the most significant nibble of all 16 TPU channel interrupt vector numbers. The low-
                                      er nibble of the TPU interrupt vector number is determined by the channel number on which the interrupt
                                      occurs.

                                 MOTOROLA          For More Information On This Product,                              MC68332
                                 60                            Go to: www.freescale.com                         MC68332TS/D
                                                        Freescale Semiconductor, Inc.

                                 5.5.2 Channel Control Registers

                                 CIER -- Channel Interrupt Enable Register                                  $YFFE0A

                                 15      14   13    12  11        10           9  8  7  6  5       4  3  2  1       0

                                 CH 15 CH 14 CH 13 CH 12 CH 11 CH 10 CH 9 CH 8 CH 7 CH 6 CH 5 CH 4 CH 3 CH 2 CH 1 CH 0

                                 RESET:

                                 0       0    0     0   0         0            0  0  0  0  0       0  0  0  0       0

                                 CH[15:0] -- Channel Interrupt Enable/Disable
                                           0 = Channel interrupts disabled
                                           1 = Channel interrupts enabled

                                 CISR -- Channel Interrupt Status Register                                  $YFFE20

                                 15      14   13    12  11        10           9  8  7  6  5       4  3  2  1       0

                                 CH 15 CH 14 CH 13 CH 12 CH 11 CH 10 CH 9 CH 8 CH 7 CH 6 CH 5 CH 4 CH 3 CH 2 CH 1 CH 0

Freescale Semiconductor, Inc...  RESET:

                                 0       0    0     0   0         0            0  0  0  0  0       0  0  0  0       0

                                 CH[15:0] -- Channel Interrupt Status Bit
                                           0 = Channel interrupt not asserted
                                           1 = Channel interrupt asserted

                                 CFSR0 -- Channel Function Select Register 0                                $YFFE0C

                                 15                 12  11                        8  7             4  3             0

                                         CHANNEL15                CHANNEL14             CHANNEL13        CHANNEL12

                                 RESET:

                                 0       0    0     0   0         0            0  0  0  0  0       0  0  0  0       0

                                 CFSR1 -- Channel Function Select Register 1                                $YFFE0E

                                 15                 12  11                        8  7             4  3             0

                                         CHANNEL11                CHANNEL10             CHANNEL9         CHANNEL8

                                 RESET:

                                 0       0    0     0   0         0            0  0  0  0  0       0  0  0  0       0

                                 CFSR2 -- Channel Function Select Register 2                                $YFFE10

                                 15                 12  11                        8  7             4  3             0

                                         CHANNEL7                 CHANNEL6              CHANNEL5         CHANNEL4

                                 RESET:

                                 0       0    0     0   0         0            0  0  0  0  0       0  0  0  0       0

                                 CFSR3 -- Channel Function Select Register 3                                $YFFE12

                                 15                 12  11                        8  7             4  3             0

                                         CHANNEL3                 CHANNEL2              CHANNEL1         CHANNEL0

                                 RESET:

                                 0       0    0     0   0         0            0  0  0  0  0       0  0  0  0       0

                                 CHANNEL[15:0] -- Encoded Time Function for each Channel
                                      Encoded 4-bit fields in the channel function select registers specify one of 16 time functions to be exe-
                                      cuted on the corresponding channel.

                                 MC68332                For More Information On This Product,               MOTOROLA
                                 MC68332TS/D                        Go to: www.freescale.com                             61
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                                 HSQR0 -- Host Sequence Register 0                                                               $YFFE14

                                 15         14 13 12 11 10                    9         8  7         6  5         4  3        2  1        0

                                     CH 15      CH 14          CH 13          CH 12        CH 11        CH 10           CH 9        CH 8

                                 RESET:

                                 0          0   0          0   0          0   0         0  0         0  0         0  0        0  0        0

                                 HSQR1 -- Host Sequence Register 1                                                               $YFFE16

                                 15         14  13         12  11         10  9         8  7         6  5         4  3        2  1        0

                                     CH 7           CH 6           CH 5          CH 4         CH 3         CH 2         CH 1        CH 0

                                 RESET:

                                 0          0   0          0   0          0   0         0  0         0  0         0  0        0  0        0

Freescale Semiconductor, Inc...  CH[15:0] -- Encoded Host Sequence
                                      The host sequence field selects the mode of operation for the time function selected on a given channel.
                                      The meaning of the host sequence bits depends on the time function specified.

                                 HSRR0 -- Host Service Request Register 0                                                        $YFFE18

                                 15         14  13         12  11         10  9         8  7         6  5         4  3        2  1        0

                                     CH 15          CH 14          CH 13         CH 12        CH 11        CH 10        CH 9        CH 8

                                 RESET:

                                 0          0   0          0   0          0   0         0  0         0  0         0  0        0  0        0

                                 HSRR1 -- Host Service Request Register 1                                                        $YFFE1A

                                 15         14  13         12  11         10  9         8  7         6  5         4  3        2  1        0

                                     CH 7           CH 6           CH 5          CH 4         CH 3         CH 2         CH 1        CH 0

                                 RESET:

                                 0          0   0          0   0          0   0         0  0         0  0         0  0        0  0        0

                                 CH[15:0] -- Encoded Type of Host Service
                                      The host service request field selects the type of host service request for the time function selected on
                                      a given channel. The meaning of the host service request bits depends on the time function specified.
                                      A host service request field cleared to %00 signals the host that service is completed by the microengine
                                      on that channel. The host can request service on a channel by writing the corresponding host service
                                      request field to one of three nonzero states. The CPU should monitor the host service request register
                                      until the TPU clears the service request to %00 before the CPU changes any parameters or issues a
                                      new service request to the channel.

                                 CPR0 -- Channel Priority Register 0                                                             $YFFE1C

                                 15         14  13         12  11         10  9         8  7         6  5         4  3        2  1        0

                                     CH 15          CH 14          CH13          CH 12        CH 11        CH 10        CH 9        CH 8

                                 RESET:

                                 0          0   0          0   0          0   0         0  0         0  0         0  0        0  0        0

                                 CPR1 -- Channel Priority Register 1                                                             $YFFE1E

                                 15         14  13         12  11         10  9         8  7         6  5         4  3        2  1        0

                                     CH 7           CH 6           CH 5          CH 4         CH 3         CH 2         CH 1        CH 0

                                 RESET:

                                 0          0   0          0   0          0   0         0  0         0  0         0  0        0  0        0

                                 CH[15:0] -- Encoded One of Three Channel Priority Levels

                                 MOTOROLA                      For More Information On This Product,                                   MC68332
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                                                      Freescale Semiconductor, Inc.

                                                      CHX[1:0]         Service      Guaranteed Time Slots
                                                          00           Disabled                   --
                                                          01
                                                          10              Low                 4 out of 7
                                                          11            Middle                2 out of 7
                                                                         High                 1 out of 7

                                 5.5.3 Development Support and Test Registers

                                      These registers are used for custom microcode development or for factory test. Describing the use of
                                      the registers is beyond the scope of this technical summary. Register names and addresses are given
                                      for reference only. Please refer to the TPU Reference Manual (TPURM/AD) for more information.

                                 DSCR -- Development Support Control Register                              $YFFE04

                                 DSSR -- Development Support Status Register                               $YFFE06

Freescale Semiconductor, Inc...  LR -- Link Register                                                       $YFFE22

                                 SGLR -- Service Grant Latch Register                                      $YFFE24

                                 DCNR -- Decoded Channel Number Register                                   $YFFE26

                                 TCR -- Test Configuration Register                                        $YFFE02
                                      The TCR is used for factory test of the MCU.

                                 MC68332                        For More Information On This Product,      MOTOROLA
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                                 6 Queued Serial Module

                                      The QSM contains two serial interfaces, the queued serial peripheral interface (QSPI) and the serial
                                      communication interface (SCI).

                                                QSPI                                   MISO/PQS0
                                                                                       MOSI/PQS1
                                                                                       SCK/PQS2
                                                                                       PCS0/SS/PQS3
                                                                                       PCS1/PQS4
                                                                                       PCS2/PQS5
                                                                                       PCS3/PQS6

                                                           PORT QS

Freescale Semiconductor, Inc...            IMB  INTERFACE
                                                   LOGIC

                                                SCI                                    TXD/PQS7
                                                                                       RXD

                                                                                                                                                                                                                                                                            QSM BLOCK

                                                                                  Figure 13 QSM Block Diagram

                                 6.1 Overview
                                      The QSPI provides easy peripheral expansion or interprocessor communication through a full-duplex,
                                      synchronous, three-line bus: data in, data out, and a serial clock. Four programmable peripheral chip-
                                      select pins provide addressability for up to 16 peripheral devices. A self-contained RAM queue allows
                                      up to 16 serial transfers of 8 to 16 bits each, or transmission of a 256-bit data stream without CPU in-
                                      tervention. A special wraparound mode supports continuous sampling of a serial peripheral, with auto-
                                      matic QSPI RAM updating, which makes the interface to A/D converters more efficient.

                                      The SCI provides a standard nonreturn to zero (NRZ) mark/space format. It operates in either full- or
                                      half-duplex mode. There are separate transmitter and receiver enable bits and dual data buffers. A
                                      modulus-type baud rate generator provides rates from 64 to 524 kbaud with a 16.78-MHz system clock,
                                      or 110 to 655 kbaud with a 20.97-MHz system clock. Word length of either 8 or 9 bits is software select-
                                      able. Optional parity generation and detection provide either even or odd parity check capability. Ad-
                                      vanced error detection circuitry catches glitches of up to 1/16 of a bit time in duration. Wakeup functions
                                      allow the CPU to run uninterrupted until meaningful data is available.

                                      An address map of the QSM is shown below.

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                                 6.2 Address Map
                                      The "Access" column in the QSM address map below indicates which registers are accessible only at
                                      the supervisor privilege level and which can be assigned to either the supervisor or user privilege level,
                                      according to the value of the SUPV bit in the QSMCR.

                                                          Table 24 QSM Address Map

                                 Access       Address 15                                           87                           0
                                     S
                                     S        $YFFC00     QSM MODULE CONFIGURATION (QSMCR)
                                     S
                                   S/U        $YFFC02               QSM TEST (QTEST)
                                   S/U
                                   S/U        $YFFC04 QSM INTERRUPT LEVEL (QILR) QSM INTERRUPT VECTOR (QIVR)
                                   S/U
                                   S/U        $YFFC06                                              NOT USED
                                   S/U
                                   S/U        $YFFC08               SCI CONTROL 0 (SCCR0)
                                   S/U
                                   S/U        $YFFC0A               SCI CONTROL 1 (SCCR1)
                                   S/U
Freescale Semiconductor, Inc...    S/U        $YFFC0C               SCI STATUS (SCSR)
                                   S/U
                                   S/U        $YFFC0E               SCI DATA (SCDR)
                                   S/U
                                              $YFFC10                                              NOT USED
                                   S/U
                                              $YFFC12                                              NOT USED
                                   S/U
                                              $YFFC14     NOT USED                                           PQS DATA (PORTQS)
                                   S/U
                                              $YFFC16 PQS PIN ASSIGNMENT (PQSPAR) PQS DATA DIRECTION (DDRQS)

                                              $YFFC18               SPI CONTROL 0 (SPCR0)

                                              $YFFC1A               SPI CONTROL 1 (SPCR1)

                                              $YFFC1C               SPI CONTROL 2 (SPCR2)

                                              $YFFC1E     SPI CONTROL 3 (SPCR3)                              SPI STATUS (SPSR)

                                              $YFFC20                                             NOT USED
                                              $YFFCFF

                                              $YFFD00              RECEIVE RAM (RR[0:F])
                                              $YFFD1F

                                              $YFFD20              TRANSMIT RAM (TR[0:F])
                                              $YFFD3F

                                              $YFFD40    COMMAND RAM (CR[0:F])
                                              $YFFD4F

                                 Y = M111, where M is the logic state of the MM bit in the SIMCR.

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                                 6.3 Pin Function
                                      The following table is a summary of the functions of the QSM pins when they are not configured for gen-
                                      eral-purpose I/O. The QSM data direction register (DDRQS) designates each pin except RXD as an in-
                                      put or output.

Freescale Semiconductor, Inc...          QSPI Pins              Pin          Mode                         Pin Function
                                          SCI Pins            MISO           Master      Serial Data Input to QSPI
                                                              MOSI            Slave      Serial Data Output from QSPI
                                                               SCK           Master      Serial Data Output from QSPI
                                                            PCS0/SS           Slave      Serial Data Input to QSPI
                                                                             Master      Clock Output from QSPI
                                                            PCS[3:1]          Slave      Clock Input to QSPI
                                                               TXD           Master      Input: Assertion Causes Mode Fault
                                                               RXD                       Output: Selects Peripherals
                                                                              Slave      Input: Selects the QSPI
                                                                             Master      Output: Selects Peripherals
                                                                              Slave      None
                                                                            Transmit     Serial Data Output from SCI
                                                                            Receive      Serial Data Input to SCI

                                 6.4 QSM Registers

                                      QSM registers are divided into four categories: QSM global registers, QSM pin control registers, QSPI
                                      submodule registers, and SCI submodule registers. The QSPI and SCI registers are defined in separate
                                      sections below. Writes to unimplemented register bits have no meaning or effect, and reads from unim-
                                      plemented bits always return a logic zero value.

                                      The module mapping bit of the SIM configuration register (SIMCR) defines the most significant bit
                                      (ADDR23) of the address, shown in each register figure as Y (Y = $7 or $F). This bit, concatenated with
                                      the rest of the address given, forms the absolute address of each register. Refer to the SIM section of
                                      this technical summary for more information about how the state of MM affects the system.

                                 6.4.1 Global Registers

                                      The QSM global registers contain system parameters used by both the QSPI and the SCI submodules.
                                      These registers contain the bits and fields used to configure the QSM.

                                 QSMCR -- QSM Configuration Register                                                   $YFFC00

                                 15      14  13     12  11  10        9  8  7         6  5  4  3                             0

                                 STOP FRZ1 FRZ0 0       0   0         0  0 SUPV 0        0  0                    IARB

                                 RESET:

                                 0