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SN75LVDM977DL

器件型号:SN75LVDM977DL
器件类别:半导体    模拟混合信号IC   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
标准:
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器件描述

SCSI Interface IC 9-Channel LVD-SCSI Transceiver

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Texas Instruments
产品种类:
Product Category:
SCSI Interface IC
RoHS:YES
工作电源电压:
Operating Supply Voltage:
5 V
工作电源电流:
Operating Supply Current:
26 mA
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 70 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
SSOP-56
封装:
Packaging:
Tube
系列:
Series:
SN75LVDM977
商标:
Brand:
Texas Instruments
接口类型:
Interface Type:
EIA/TIA-644
Moisture Sensitive:Yes
产品类型:
Product Type:
SCSI Interface IC
工厂包装数量:
Factory Pack Quantity:
20
子类别:
Subcategory:
Interface ICs
单位重量:
Unit Weight:
0.024508 oz

文档预览

SN75LVDM977DL器件文档内容

www.ti.com                                                                   SN75LVDM976
                                                                             SN75LVDM977

                                                                                                        SLLS292B APRIL 1998 REVISED JANUARY 2000

            9-CHANNEL DUAL-MODE TRANSCEIVERS

FEATURES                                                                DGG PACKAGE
                                                                           (TOP VIEW)
9 Channels for the Data and Control Paths of
     the Small Computer Systems Interface (SCSI)                        INV/NON 1       56 CDE2
                                                                             GND 2      55 CDE1
Supports Single-Ended and Low-Voltage                                      GND 3      54 CDE0
     Differential (LVD) SCSI                                                    1A 4    53 9B+
                                                                                        52 9B
CMOS Input Levels ('LVDM976) or TTL Input                              1DE/RE 5       51 8B+
     Levels ('LVDM977) Available                                                2A 6    50 8B
                                                                                        49 7B+
Includes DIFFSENS Comparators on CDE0                                  2DE/RE 7       48 7B
                                                                                3A 8    47 6B+
Single-Ended Receivers Include Noise Pulse                                            46 6B
     Rejection Circuitry                                                 3DE/RE 9       45 VCC
                                                                                4A 10   44 GND
Packaged in Thin Shrink Small-Outline                                                 43 GND
     Package With 20-Mil Terminal Pitch                                  4DE/RE 11      42 GND
                                                                              VCC 12    41 GND
Low Disabled Supply Current 7 mA Maximum                                   GND 13     40 GND
                                                                             GND 14     39 VCC
Power-Up/Down Glitch Protection                                            GND 15     38 5B+
                                                                             GND 16     37 5B
Bus is High-Impedance With VCC = 1.5 V                                     GND 17     36 4B+
Pin-Compatible With the SN75976ADGG                                         VCC 18    35 4B
                                                                                5A 19   34 3B+
     High-Voltage Differential Transceiver                                              33 3B
                                                                         5DE/RE 20      32 2B+
DESCRIPTION                                                                     6A 21   31 2B
                                                                                        30 1B+
The SN75LVDM976 and SN75LVDM977 have nine                                6DE/RE 22      29 1B
transceivers for transmitting or receiving the signals                          7A 23
to or from a SCSI data bus. They offer electrical
compatibility to both the single-ended signaling of                      7DE/RE 24
X3.277:1996-SCSI-3 Parallel Interface (Fast-20) and                             8A 25
the new low-voltage differential signaling method of
proposed standard 1142-D SCSI Parallel Interface                        8DE/RE 26
2 (SPI-2).                                                                      9A 27

The differential drivers are nonsymmetrical. The SCSI                    9DE/RE 28
bus uses a dc bias on the line to allow terminated fail
safe and wired-OR signaling. This bias can be as                        AVAILABLE OPTIONS
high as 125 mV and induces a difference in the
high-to-low and low-to-high transition times of a                                      PACKAGE
symmetrical driver. In order to reduce pulse skew, an
LVD SCSI driver's output characteristics become                   TA         TSSOP (DGG)        TSSOP (DGG)
nonsymmetrical. In other words, there is more                           CMOS INPUT LEVELS        TTL INPUTS
assertion current than negation current to or from the          0C to
driver. This allows the actual differential signal              70C                                LEVELS
voltage on the bus to be symmetrical about 0 V. Even
though the driver output characteristics are                            SN75LVDM976DGG     SN75LVDM977DGG
nonsymmetrical, the design of the 'LVDM976 drivers
maintains balanced signaling. Balanced means that                       SN75LVDM976DGGR(1) SN75LVDM977DGGR(1)
the current that flows in each signal line is nearly
equal but opposite in direction and is one of the keys          (1) The R suffix designates a taped and reeled package.
to the low-noise performance of a differential bus.

Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas
Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.

PRODUCTION DATA information is current as of publication date.          Copyright 19982000, Texas Instruments Incorporated
Products conform to specifications per the terms of the Texas
Instruments standard warranty. Production processing does not
necessarily include testing of all parameters.
SN75LVDM976                                                                  www.ti.com
SN75LVDM977

SLLS292B APRIL 1998 REVISED JANUARY 2000

DESCRIPTION (CONTINUED)

The signal symmetry requirements of the LVD-SCSI bus mean you can no longer obtain logical inversion of a
signal by simply reversing the differential signal connections. This requires the ability to invert the logic
convention through the INV/NON terminal. This input would be a low for SCSI controllers with active-high data
and high for active-low data. In either case, the B+ signals of the transceiver must be connected to the SIGNAL+
line of the SCSI bus and the B- of the transceiver to the SIGNAL- line.

The CDE0 input incorporates a window comparator to detect the status of the DIFFSENS line of a SCSI bus.
This line is below 0.5 V, if using single-ended signals, between 1.7 V and 1.9 V if low-voltage differential, and
between 2.4 V and 5.5 V if high-voltage differential. The outputs assume the characteristics of single-ended or
LVD accordingly or place the outputs into high-impedance, when HVD is detected. This, and the INV/NON input,
are the only differences to the trade-standard function of the SN75976A HVD transceiver.

Two options are offered to minimize the signal noise margins on the interface between the communications
controller and the transceiver. The SN75LVDM976 has logic input voltage thresholds of about 0.5 VCC. The
SN75LVDM977 has a fixed logic input voltage threshold of about 1.5 V. The input voltage threshold should be
selected to be near the middle of the output voltage swing of the corresponding driver circuit.

The SN75LVDM976 and SN75LVDM977 are characterized for operation over an free-air temperature range of TA
= 0C to 70C.

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        www.ti.com                                                                           SN75LVDM976
                                                                                             SN75LVDM977
LOGIC DIAGRAM (POSITIVE LOGIC)
                                                                          SLLS292B APRIL 1998 REVISED JANUARY 2000
         CDE1
                                                           LVD                             A  2.4 V
     INV/NON                                          SE                              +       (Internal)
                                                                                      
                                                                                                          CDE0
                                                                                B
                                                                                      +       0.5 V
                                                                                              (Internal)

                                                                          1DEb

1DE/RE              1DEb                                                  1REb
      1A            1DEa
                                                                                              1B

                                                                          1DEa                1B+

                                                                          1REa

       2A                            1REb  Channel 2                                          2B
2DE/RE                               1REa  Channel 3                                          2B+
                                           Channel 4                                          3B
       3A  INV/NON                                                                            3B+
3DE/RE                                                SE LVD                                  4B
                                                                                              4B+
       4A  INV/NON                         Channel 5
4DE/RE                                     Channel 6                                          5B
                                           Channel 7                                          5B+
  CDE2                                     Channel 8                                          6B
                                                                                              6B+
       5A                                                     SE LVD                          7B
5DE/RE                                                                                        7B+
                    9DEb                                                  9DEb                8B
       6A           9DEa                                                  9REb                8B+
6DE/RE
                                                                                              9B
       7A                                                                                     9B+
7DE/RE

       8A
8DE/RE

9DE/RE

       9A

                                                                          9DEa
                                                                          9REa

                    9REb
                    9REa

                                           Submit Documentation Feedback                                        3
SN75LVDM976                                                                                                            www.ti.com
SN75LVDM977

SLLS292B APRIL 1998 REVISED JANUARY 2000

                                     LOGIC DIAGRAMS AND FUNCTION TABLES

                B-                                                                            FUNCTION TABLE
             VID
          A                                                                              INPUTS                       OUTPUTS
   DE/RE        B+
                                                                           (B+ B)             DE/RE A          B+      B     A

                                                                           VID  30 mV            L        NA      Z       Z      L

                                                                           30 mV < VID < 30     L        NA      Z       Z      ?

                                                                              mV

                                                                           VID 30 mV            L        NA      Z       Z      H
                                                                           Open circuit
   Figure 1. Inverting LVD Transceiver                                                           L        NA      Z       Z      ?

                                                                              NA                 H        L       H        L     Z

                                                                              NA                 H        H       L       H      Z

   A             B-

                                                                                              FUNCTION TABLE

   DE/RE                                                                          INPUTS                             OUTPUTS

                                                                           B            DE/RE      A         B+       B        A

                                                                       B+  H                  L     NA        L        Z         L

   Figure 2. Inverting Single-Ended Transceiver                            L                  L     NA        L        Z         H

                                                                           Open circuit       L     NA        L        Z         ?

                                                                           NA                 H     L         L        H         Z

                                                                           NA                 H     H         L        L         Z

   A         B-                                                                               FUNCTION TABLE

                                                                           INPUT                              OUTPUTS
                                                                              A
                                                                              L                     B+                     B
                                                                              H
                                                         B+                                            L                      H
                                                                           INPUT
   Figure 3. Inverting Single-Ended Driver                                    A                        L                      L
                                                                              L
                                                         B-                   H               FUNCTION TABLE
                A
                                                                                                              OUTPUTS
                                                         B+
                                                                                                    B+                     B
         Figure 4. Inverting LVD Driver
                                                                                                       H                      L

                                                                                                       L                      H

4                Submit Documentation Feedback
www.ti.com                                                                                                    SN75LVDM976
                                                                                                              SN75LVDM977

                                                                                           SLLS292B APRIL 1998 REVISED JANUARY 2000

                                                                                                FUNCTION TABLE

                                                  B-                         INPUT                              OUTPUTS
       A                                                                        A
                                                                                L                     B+                     B
                                                  B+                            H
                                                                                                         L                      H
Figure 5. Noninverting LVD Driver
                                                                                                         H                      L

                 B-                                                                             FUNCTION TABLE
               VID
      A                                                                                    INPUTS                       OUTPUTS
DE/RE            B+
                                                                             (B+ B)             DE/RE A          B+      B     A

                                                                             VID  30 mV            L        NA      Z       Z      H

                                                                             30 mV < VID < 30     L        NA      Z       Z      ?

                                                                                mV

                                                                             VID 30 mV            L        NA      Z       Z      L
                                                                             Open circuit
Figure 6. Noninverting LVD Transceiver                                                             L        NA      Z       Z      ?

                                                                                NA                 H        L       L       H      Z

                                                                                NA                 H        H       H        L     Z

A                    B-

                                                                                                FUNCTION TABLE

DE/RE                                                                               INPUTS                             OUTPUTS

                                                                             B            DE/RE      A         B+       B        A

                                                                         B+  H                  L     NA        L        Z         H

Figure 7. Noninverting Single-Ended Transceiver                              L                  L     NA        L        Z         L

                                                                             Open circuit       L     NA        L        Z         ?

                                                                             NA                 H     L         L        L         Z

                                                                             NA                 H     H         L        H         Z

            A  B-                                                                               FUNCTION TABLE

                                                                             INPUT                              OUTPUTS
                                                                                A
                                                          B+                    L                     B+                     B
                                                                                H
Figure 8. Noninverting Single-Ended Driver                                                               L                      L

                                                                                                         L                      H

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SN75LVDM976                                                                                              www.ti.com
SN75LVDM977
                                                                                                            1B-
SLLS292B APRIL 1998 REVISED JANUARY 2000                                 1A

                    1B-                                        1B-                                          1B+

   1A                                         1A               1B+                                          2B-
                                                                             2A
   1DE/RE           1B+
                                              1DE/RE                                                        2B+

   2A               2B-                                        2B-

                    2B+                       2A               2B+

   2DE/RE                                     2DE/RE

   3A               3B-                       3A               3B-                                          3B-
                                                                             3A
   3DE/RE           3B+                       3DE/RE           3B+
                                                                                                            3B+
   4A               4B-                                        4B-
                                                                                                            4B-
                                              4A               4B+           4A

   4DE/RE           4B+                       4DE/RE                                                        4B+

   5A               5B-                       5A               5B-                                                 5B-
                                                                                    5A
   5DE/RE           5B+                                        5B+
                                                                                                                   5B+
   6A               6B-                       6A               6B-           5DE/RE
                    6B+                                        6B+
   6DE/RE                                                                                                          6B-
                                                                                    6A
   7A               7B-                       7A               7B-
                                                                                                                   6B+
   7DE/RE           7B+                                        7B+           6DE/RE

   8A               8B-                                        8B-                                                 7B-
                                                                                    7A
                    8B+                       8A               8B+
                                                                                                                   7B+
   8DE/RE                                                                    7DE/RE

   9A               9B-                       9A               9B-                                                 8B-
                                                                                    8A
   9DE/RE           9B+                                        9B+
                                              9DE/RE                                                               8B+
                                                                             8DE/RE

                                                                                                                   9B-
                                                                                    9A

                                                                                                                   9B+
                                                                             9DE/RE

   Control Inputs                             Control Inputs                 Control Inputs

   CDE0 0.7 V < VI < 1.9 V                    CDE0 0.7 V < VI < 1.9 V        CDE0 0.7 V < VI < 1.9 V

   INV/NON       L                            INV/NON       L                INV/NON       L

   CDE1          L                            CDE1          L                CDE1          H

   CDE2          L                            CDE2          H                CDE2          L

            (a)                                        (b)                            (c)

                                              Figure 9. Logic Diagrams

6                                             Submit Documentation Feedback
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                                                                                                  SN75LVDM977

                                                                               SLLS292B APRIL 1998 REVISED JANUARY 2000

                                                 1A          1B-                               1B-
                                           1DE/RE
                               1B-                           1B+               1A
1A                                               2A
                                           2DE/RE                              1DE/RE          1B+
                               1B+
                                                 3A          2B-                               2B-
                               2B-         3DE/RE
2A                                                           2B+               2A
                                                 4A
                               2B+         4DE/RE                              2DE/RE          2B+

                               3B-               5A          3B-                               3B-
3A                                         5DE/RE
                                                             3B+               3A
                               3B+
                                                                               3DE/RE          3B+

                                                             4B-                               4B-

                               4B-                           4B+               4A
4A
                                                                               4DE/RE          4B+
                               4B+
                                                             5B-                               5B-
                               5B-
5A                                                           5B+               5A

                               5B+                                                             5B+

                                                 6A          6B-                               6B-
                                           6DE/RE                                              6B+
6A                  6B-                                      6B+               6A

                    6B+

                                                 7A          7B-                               7B-
                                           7DE/RE                                              7B+
                               7B-                           7B+               7A
7A

                               7B+

                                                 8A          8B-                               8B-
                                           8DE/RE                                              8B+
                                      8B-                    8B+               8A
      8A
                                                                          9B-                                 9B-
                                      8B+  9A                                  9A

                                      9B-  9DE/RE            9B+                               9B+
      9A

                                      9B+
9DE/RE

                                                                               9DE/RE

    Control Inputs                         Control Inputs

CDE0 0.7 V < VI < 1.9 V                    CDE0 0.7 V < VI < 1.9 V             Control Inputs

INV/NON          L                         INV/NON        H                        CDE0  0.7 V < VI < 1.9 V
                                                                               INV/NON             H
CDE1             H                         CDE1           L                                        L
                                                                                   CDE1            H
CDE2             H                         CDE2           L                        CDE2

            (a)                                      (b)                                 (C)

                                           Figure 10. Logic Diagrams

                                           Submit Documentation Feedback                                           7
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SN75LVDM977

SLLS292B APRIL 1998 REVISED JANUARY 2000

                                  1B-         1A                      1B-    1A                      1B-
   1A
                                              1DE/RE                         1DE/RE
                                  1B+

                                                                      1B+                            1B+

                                  2B-         2A                      2B-    2A                      2B-
   2A
                                              2DE/RE                         2DE/RE
                                  2B+

                                                                      2B+                            2B+

                                  3B-         3A                      3B-    3A                      3B-
   3A
                                              3DE/RE                         3DE/RE
                                  3B+
                                                                      3B+                            3B+
                                  4B-
   4A                                         4A                      4B-    4A                      4B-

                                  4B+         4DE/RE                         4DE/RE

                                                                      4B+                            4B+

                                  5B-         5A                      5B-    5A                      5B-
   5A
                                              5DE/RE
                                  5B+
                                                                                                     5B+
                                  6B-
   6A                                                                 5B+

                                  6B+         6A                      6B-    6A                      6B-

                                              6DE/RE

                                                                                                     6B+

                                                                      6B+

                                  7B-         7A                      7B-    7A                      7B-
   7A
                                              7DE/RE
                                  7B+
                                                                                                     7B+
                                  8B-
   8A                                                                 7B+

                                  8B+         8A                      8B-    8A                      8B-

                                              8DE/RE

                                                                                                     8B+

                                                                      8B+

                                         9B-  9A                      9B-    9A                      9B-
         9A
                                              9DE/RE                         9DE/RE
                                         9B+
   9DE/RE

                                                                      9B+                            9B+

   Control Inputs                                     Control Inputs                 Control Inputs

   CDE0 0.7 V < VI < 1.9 V                        CDE0  VI < 0.5 V               CDE0  VI < 0.5 V
                                              INV/NON        L               INV/NON        L
   INV/NON       H

   CDE1          H                            CDE1           L               CDE1           L

   CDE2          H                            CDE2           L               CDE2           H

            (a)                                         (b)                            (c)

                                              Figure 11. Logic Diagrams

8                                             Submit Documentation Feedback
www.ti.com                                                                          SN75LVDM976
                                                                                    SN75LVDM977

                                                                 SLLS292B APRIL 1998 REVISED JANUARY 2000

1A                      1B-

                             1A                      1B-         1A                      1B-

                        1B+                                      1DE/RE

                                                     1B+

                                                                                         1B+

2A                      2B-

                             2A                      2B-         2A                      2B-

                        2B+                                      2DE/RE

                                                     2B+

                                                                                         2B+

3A                      3B-                          3B-                                 3B-

                             3A                                  3A

                        3B+                                      3DE/RE

                                                     3B+

                                                                                         3B+

4A                      4B-                                                              4B-

                             4A                      4B-         4A

                        4B+                                      4DE/RE

                                                     4B+

                                                                                         4B+

5A                      5B-

                             5A                      5B-         5A                      5B-

5DE/RE                                                           5DE/RE

                        5B+                          5B+

                                                                                         5B+

6A                      6B-

                             6A                      6B-         6A                      6B-

6DE/RE                                                           6DE/RE

                        6B+                          6B+

                                                                                         6B+

7A                      7B-

7DE/RE                       7A                      7B-         7A                      7B-

                                                                 7DE/RE

                        7B+                          7B+

                                                                                         7B+

8A                      8B-

8DE/RE                       8A                      8B-         8A                      8B-

                                                                 8DE/RE

                        8B+                          8B+

                                                                                         8B+

9A                      9B-

                             9A                             9B-  9A                      9B-

9DE/RE                       9DE/RE                              9DE/RE

                        9B+                                 9B+                          9B+

        Control Inputs               Control Inputs                      Control Inputs

    CDE0    VI < 0.5 V           CDE0  VI < 0.5 V                    CDE0  VI < 0.5 V
INV/NON          L           INV/NON        L                    INV/NON        H
                                            H                                   L
    CDE1         H               CDE1       H                        CDE1       L
                                 CDE2                                CDE2
CDE2             L

            (a)                        (b)                                 (c)

                             Figure 12. Logic Diagrams

                             Submit Documentation Feedback                                    9
SN75LVDM976                                                                                 www.ti.com
SN75LVDM977

SLLS292B APRIL 1998 REVISED JANUARY 2000

    1A                      1B-               1A                      1B-    1A                      1B-

    1DE/RE

                                                                      1B+                            1B+

                            1B+

    2A                      2B-               2A                      2B-    2A                      2B-

    2DE/RE

                                                                      2B+                            2B+

                            2B+

    3A                      3B-               3A                      3B-    3A                      3B-

    3DE/RE

                                                                      3B+                            3B+

                            3B+

    4A                      4B-               4A                      4B-    4A                      4B-

    4DE/RE

                                                                      4B+                            4B+

                            4B+

    5A                      5B-               5A                      5B-    5A                      5B-

                                              5DE/RE

                            5B+                                                                      5B+

                                                                      5B+

    6A                      6B-               6A                      6B-    6A                      6B-

                                              6DE/RE

                            6B+                                                                      6B+

                                                                      6B+

    7A                      7B-               7A                      7B-    7A                      7B-

                                              7DE/RE

                            7B+                                                                      7B+

                                                                      7B+

    8A                      8B-               8A                      8B-    8A                      8B-

                                              8DE/RE

                            8B+                                                                      8B+

                                                                      8B+

    9A                      9B-               9A                      9B-    9A                      9B-

    9DE/RE                                    9DE/RE                         9DE/RE

                            9B+                                       9B+                                 9B+

            Control Inputs                            Control Inputs                 Control Inputs

        CDE0  VI < 0.5 V                          CDE0  VI < 0.5 V               CDE0  VI < 0.5 V
    INV/NON        H                          INV/NON        H               INV/NON        H
                                                             H                              H
    CDE1           L                              CDE1       L                   CDE1       H
                                                  CDE2                           CDE2
    CDE2           H

              (a)                                       (b)                            (c)

                                              Figure 13. Logic Diagrams

10                                            Submit Documentation Feedback
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                                                               SN75LVDM977

                                            SLLS292B APRIL 1998 REVISED JANUARY 2000

            1A        High Z           1B
            High Z                     1B+

            2A                    High Z
            High Z
                      High Z           2B
            3A                         2B+
            High Z
                                  High Z
            4A
            High Z    High Z           3B
                                       3B+
            5A
            High Z                High Z

            6A        High Z           4B
            High Z                     4B+

            7A                    High Z
            High Z
                      High Z           5B
            8A                         5B+
            High Z
                                  High Z
            9A
            High Z    High Z           6B
                                       6B+

                                  High Z

                      High Z           7B
                                       7B+

                                  High Z

                      High Z           8B
                                       8B+

                                  High Z

                      High Z           9B
                                       9B+

                                  High Z

            Control Inputs

                CDE0  VI > 2.5 V
            INV/NON        X

            CDE1      X

            CDE2      X

            Figure 14. Logic Diagrams

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SN75LVDM977                                                                                                               VCC

SLLS292B APRIL 1998 REVISED JANUARY 2000

              INPUT AND OUTPUT EQUIVALENT SCHEMATIC DIAGRAMS

    CDE1, CDE2, DE/RE Inputs                                                      A and INV/NON Inputs
                                                      VCC

                                                                                  10uA

    Input                                                        Input
        10uA

                      CDE0 Input                                                       A Output
                                                            VCC                           VCC

    Input                                                                                            A

                      B+ Input                                                           B Input
              Iref                                                           Iref

                     37                                                              37
                                                      BP                                                            BN

                 Iref                                                        Iref
                     113                                                        113

              VCC                                                            VCC                                        VCC
                       15
                            15                                                    15    113

12                                            Submit Documentation Feedback
      www.ti.com                                                                                        SN75LVDM976
                                                                                                        SN75LVDM977

                                                                                     SLLS292B APRIL 1998 REVISED JANUARY 2000

                                                     Terminal Functions

                                      'LVDM977         Terminat
                            'LVDM976 Logic                 ion
      TERMINAL              Logic               I/O                                  DESCRIPTION

                            Level     Level

   NAME       NO.           CMOS      TTL       I/O Pullup 1A - 9A carry data to and from the communication controller.
1A - 9A
          4,6,8,10,         LVD or    LVD or    I/O    None 1B- to 9B- are the signals to and from the data bus. When INV/NON
1B 9B  19,21,23,           TTL       TTL
          25,27
                            LVD or    LVD or                     is low, the logic sense is the opposite that of the A input (inverted).
          29,31,33,          GND       GND
          35,37,46,                                              When INV/NON is high, the logic sense is the same as the A input
          48,50,52          Trinary   Trinary

                            CMOS        TTL                      (noninverted).
                            CMOS        TTL
1B+ - 9B+ 30,32,34,         CMOS        TTL     I/O    None When in the LVD mode, 1B+ - 9B+ are signals to or from the data
                 36,38,47,              NA
                 49,51,53     NA                                 bus and follow the same logic sense as the A input when INV/NON

                                                                 is low (noninverted). The logic sense is opposite that of the A input

                                                                 (inverted) when INV/NON is high. When in single-ended mode,

                                                                 these terminals become a ground connection through a transistor

                                                                 and do not switch.

CDE0      54                                    Input  None      CDE0 is the common driver enable 0. With the driver enabled and
                                                                 the CDE0 input less than 0.5 V, the driver output is single-ended
                                                                 mode. With the driver enabled and the CDE0 input between 0.7 V
                                                                 and 1.9 V the driver output is LVD mode. All drivers are disabled
                                                                 when the input is greater than 2.4 V.

CDE1      55                                    Input Pulldown CDE1 is the common driver enable 1. When CDE1 is high, drivers
                                                                         14 are enabled

CDE2      56                                    Input Pulldown CDE2 is the common driver enable 2. When CDE2 is high, drivers 5
                                                                         to 8 are enabled.

1DE/RE -  5,7,9,11,                             Input Pulldown 1DE/RE9DE/RE are direction controls that transmit data to the bus
9DE/RE    20,22,24,                                                      when it is high and CDE0 is below 2.2 V. Data is received from the
GND       26,28                                                          bus when 1DE/RE- 9DE/RE, CDE1, and CDE2 are low.

INV/NON   2,3,13,14,                            Power NA GND is the circuit ground.
          15,16,17,
          40,41,42,         CMOS      CMOS      Input  Pullup    A high-level input to INV/NON inverts the logic to and from the A
          43,44               NA        NA      Power    NA      terminals. (i.e., the voltage at A terminal and the corresponding B-
                                                                 terminal are in phase.)
          1
                                                                 Supply voltage
VCC       12,18,39,

          45

ABSOLUTE MAXIMUM RATINGS

over operating free-air temperature range (unless otherwise noted)(1)

VCC       Supply voltage range(2)                                                                    UNIT
                                                                                               0.5 V to 7 V
VI        Input voltage range         (A, INV/NON)                                        0.5 V to VCC + 0.5 V
                                      (DE/RE, B+, B-, CDE0, CDE1, CDE2)                      0.5 V to 5.25 V
                                                                                     See Dissipation Rating Table
          Continuous total power dissipation                                                  65C to 150C

Tstg      Storage temperature range,                                                                260C

          Lead temperature 1,6 mm (1/16 inch) from case for 10 seconds

(1) Stresses beyond those listed under absolute maximum ratings may cause permanent damage to the device. These are stress ratings
      only, and functional operation of the device at these or any other conditions beyond those indicated under recommended operating
      conditions is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

(2) All voltage values are with respect to GND unless otherwise noted.

                                                Submit Documentation Feedback                                                             13
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SN75LVDM977

SLLS292B APRIL 1998 REVISED JANUARY 2000

                                                      DISSIPATION RATING TABLE

                           PACKAGE                     TA 25C           DERATING FACTOR                      TA = 70C
                               DGG                POWER RATING            ABOVE TA = 25C                POWER RATING

                                                        978 mW                 10.8 mW/C                      492 mW

RECOMMENDED OPERATING CONDITIONS (see Figure 15)

VCC        Supply voltage                                                                                    MIN    NOM     MAX UNIT
                                                                                                             4.75        5  5.25 V
                                                                                                         0.7 VCC
VIH        High-level input voltage     SN75LVDM976                                                                                  V
                                        SN75LVDM977                                                              2

VIL        Low-level input voltage      SN75LVDM976                                                          0.03           0.3 VCC  V
                                                                                                               0.7
                                        SN75LVDM977                                                                         0.8

|VID|      Differential input voltage   Differential receiver                                                               3.6 V

VIC        Common-mode input voltage                                                                                        1.8 V

VOD(bias)  Differential output voltage  Differential                                                     100                125 mV
           bias

IOH        High-level output current    Single-ended driver                                                                 7
                                                                                                                                  mA
                                        Receiver
                                                                                                                            2

IOL        Low-level output current     Single-ended driver                                                                 48
                                                                                                                                   mA
                                        Receiver
                                                                                                                             2

ZL         Differential load impedance                                                                   40                 65

TA         Operating free-air temperature                                                                0                  70 C

ELECTRICAL CHARACTERISTICS

over recommended operating free-air temperature range (unless otherwise noted)

                    PARAMETER                                            TEST CONDITIONS                 MIN TYP(1)         MAX      UNIT
                                                                                                                     9.5       50     A
IIH                        CDE1 and CDE2                                                                                       50     A
       High-level input current                                                                                                50
                                         INV/NON                                                                               50     mA
                                                                                                                                 7
IIL                        CDE1 and CDE2                                                                                       26     pF
       Low-level input current                                                                                                 10
                                         INV/NON                                                                               26
                                                                                                                                 7
                                                               Disabled
                                                                                                                              0.2
                                                               LVD drivers enabled,           No load

ICC Supply current                                             Single-ended drivers enabled,  No load

                                                               LVD receivers enabled,         No load

                                                               Singled-ended receivers enabled, No load

CI Input capacitance       Bus terminal                        VI = 0.2 sin (2  (1E06)t) + 0.5 0.01 V

CI Difference in input capacitance between B+ and B

(1) All typical values are at VCC = 5 V, TA = 25C.

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                                                                                                              SN75LVDM977

                                                                                           SLLS292B APRIL 1998 REVISED JANUARY 2000

DIFFSENS (CDE0) RECEIVER ELECTRICAL CHARACTERISTICS

over recommended operating free-air temperature range (unless otherwise noted)

                 PARAMETER                                                          TEST CONDITIONS                 MIN  TYP (       MAX  UNIT

                                                                                                                               1)

VIT1      Input threshold voltage                                           0 V  VI  2.7 V                          0.5 0.6 0.7
VIT2      Input threshold voltage                                           VCC = 0, 0 V  VI  2.7 V                                              V
II        Input current
II(OFF)   Power-off input current                                                                                   1.9 2.1 2.4
                                                                                                                                        1 A
                                                                                                                                        1 A

(1) All typical values are at VCC = 5 V, TA = 25C.

LVD DRIVER ELECTRICAL CHARACTERISTICS

over recommended operating free-air temperature range (unless otherwise noted)

                 PARAMETER                           TEST CONDITIONS                       MIN             TYP (1)       MAX              UNIT

                                                   VI(1) = 0.96 V, VI(2) = 0.53 V,         270             460           780               mV
                                                   See Figure 16
VOD(H)    Driver differential high-level output                                          0.69|VOD(L) |+50              1.45|VOD(L) |65    mV
VOD(L)    voltage                                  VI(1) = 1.96 V, VI(2) = 1.53 V,
                                                   See Figure 16                           270             500           780                V
                                                                                                                                           mV
                                                                                         0.69|VOD(L) |+50              1.45|VOD(L) |65    mV
                                                                                                                                           A
          Driver differential low-level output     VI(1) = 0.96 V, VI(2) = 0.53 V,         260             400           640               A
          voltage                                  See Figure 16                                                                           A
                                                                                           260             400           640               mA
                                                   VI(1) = 1.96 V, VI(2) = 1.53 V,                                                         A
                                                   See Figure 16

VOC(SS)   Steady-state common-mode output                                                  1.1             1.2           1.5
          voltage

               Change in steady-state              VI(1) = 1.41 V, VI(2) = 0.99 V,                         50           120
                                                   See Figure 17
VOC(SS) common-mode output voltage
               between logic states

VOC(PP)   Peak-to-peak common-mode                                                                         80            150
          output voltage

IIH                                A                                                       7
          High-level input current                 VIH = 3.3 V ('976) VIH = 2 V ('977)
                                            DE/RE                                                                                50

IIL                                A                                                                                             30
          Low-level input current                  VIL = 1.6 V ('976)VIL = 0.8 V ('977)
                                            DE/RE                                          8

IO(OFF) Power-off output current                   VCC = 0, 0 V  VO  2.5 V                                                       1

IOS       Short-circuit output current             0 V  VO  2.5 V                                                        24

IOZ       High-impedance output current            VO = 0 or 2.5 V                                                               1

(1) All typical values are at VCC = 5 V, TA = 25C.

LVD DRIVER SWITCHING CHARACTERISTICS

over recommended operating conditions (unless otherwise noted) (See Figure 16)

                 PARAMETER                                                          TEST CONDITIONS        MIN         TYP (     MAX      UNIT

                                                                                                                             1)

tPLH      Propagation delay time, low-to-high level output                                                      2.9                  8.8 ns
tPHL      Propagation delay time, high-to-low level output
tr        Differential output signal rise time                                                                  2.9                  8.8 ns
tf        Differential output signal fall time
tsk(p)    Pulse skew (|tPHL tPLH|)                                         VCC = 5 V,     VI1 = 1.41 V,            1    3           6 ns
tsk(lim)  Skew limit(2)                                                     VI2 = 0.99 V,  TA = 25C
tPHZ      Propagation delay time, high-level to high-impedance output                                               1    3           6 ns
ten       Enable time, receiver to driver
                                                                                                                                     3.7 ns

                                                                                                                                     5.9 ns

                                                                            VI1 = 1.41 V,  VI2 = 0.99 V,                             50 ns
                                                                            See Figure 18
                                                                                                                                     33 ns

(1) All typical values are at VCC = 5 V, TA = 25C.
(2) tsk(lim) is the maximum delay time difference between any two drivers on any two devices operating at the same supply voltage and the

      same ambient temperature.

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SN75LVDM976                                                                                                           www.ti.com
SN75LVDM977

SLLS292B APRIL 1998 REVISED JANUARY 2000

SINGLE-ENDED DRIVER ELECTRICAL CHARACTERISTICS

over recommended operating conditions (unless otherwise noted)

          PARAMETER                                                      TEST CONDITIONS               MIN TYP        MAX          UNIT
                                                                                                          2           3.24           V
VOH       High-level output voltage      B output             IOH = 7 mA,       See Figure 19                                      V
                                         B output             IOH = 0 mA         IOL = 48 mA            7             3.7          V
                                         B+                    VCC = 5 V,                                 8             0.5
VOL       Low-level output voltage                             IOL = 25 mA                                           0.5           V
                                                               IOL = 25 mA                                              0.5

IIH       High-level input current       A                     VIH = 3.3 V ('976), VIH = 2 V ('977)                              A
                                         DE/RE                                                                         50
IIL                                                                                                                   30
IO(OFF)   Low-level input current        A                     VIL = 1.6 V ('976), VIL = 0.8 V ('977)
IOZ                                      DE/RE                                                                                   A

          Power-off output current       B                    VCC = 0,           0 V  VO  5.25 V                     1 A
                                                               VO = 0 or VCC                                          1 A
          High-impedance output current

SINGLE-ENDED DRIVER SWITCHING CHARACTERISTICS

over recommended operating conditions (unless otherwise noted)

          PARAMETER                                                          TEST CONDITIONS           MI   TYP (     MAX          UNIT
                                                               VCC = 5 V, TA = 25C, See Figure 19      N
                                                               See Figure 20                                      1)                ns
                                                                                                                                    ns
tPLH      Propagation delay time, low-to-high level output                                             2.7            8.2           ns
tPHL      Propagation delay time, high-to-low level output                                                                          ns
tr        Differential output signal rise time                                                         2.7            8.2           ns
tf        Differential output signal fall time                                                                                      ns
tsk(p)    Pulse skew (|tPHL tPLH|)                                                                    0.5                      4   ns
tsk(lim)  Skew limit(2)
ten       Enable time, receiver to driver                                                              0.5                      4
          Propagation delay time, low-level to high-impedance
tPLZ      output                                                                                                      3.4

                                                                                                                      5.5

                                                                                                                      50

                                                                                                                      30 ns

(1) All typical values are at VCC = 5 V, TA = 25C.
(2) tsk(lim) is the maximum delay time difference between any two drivers on any two devices operating at the same supply voltage and the

      same ambient temperature.

LVD RECEIVER ELECTRICAL CHARACTERISTICS

over recommended operating conditions (unless otherwise noted)

          PARAMETER                                                      TEST CONDITIONS               MIN TYP MAX                 UNIT
                                                                                                                            30      mV
VIT+      Positive-going differential input voltage threshold  See Figure 21                                                        mV
VIT-      Negative-going differential input voltage threshold                                                             30        V
VOH       High-level output voltage                            IOH = 2 mA                              3.7                          V
VOL       Low-level output voltage                             IOL = 2 mA                                                           A
II        Input current, B+ or B                              VI = 0 V to 2.5 V                                           0.5
II(OFF                                                                                                                      1      A
          Power-off Input current, B+ or B                    VCC = 0,            VI = 0 V to 2.5 V
)                                                                                                                           1      A
          High-level input current, DE/RE                      VIH = 3.3 V ('976), VIH = 2 V ('977)                                 A
IIH       Low-level input current, DE/RE                       VIL = 1.6 V ('976), VIL = 0.8 V ('977)                       50      A
IIL       High-impedance output current                        VO = 0 or VCC                              8
IOZ
                                                                                                                          30

16                                                  Submit Documentation Feedback
      www.ti.com                                                                                       SN75LVDM976
                                                                                                       SN75LVDM977

                                                                                    SLLS292B APRIL 1998 REVISED JANUARY 2000

LVD RECEIVER SWITCHING CHARACTERISTICS

over recommended operating conditions (unless otherwise noted)

                         PARAMETER                                     TEST CONDITIONS                         MIN  TYP (     MAX     UNIT

                                                                                                                          1)

tPLH      Propagation delay time, low-to-high level output                                                     4.5            10 ns
tPHL
tsk(p)    Propagation delay time, high-to-low level output                                                     4.5            10 ns
tr        Pulse skew (|tPHL tPLH|)
tf        Output signal rise time                                      VCC = 5 V, TA = 25C, See                              3 ns
tsk(lim)                                                               Figure 21
tPHZ
tPLZ                                                                                                                          8 ns
ten
          Output signal fall time                                                                                             8 ns

          Skew limit(2)                                                                                                       5.5 ns

          Propagation delay time, high-level to high-impedance output                                                         42 ns

          Propagation delay time, low-level to high-impedance output See Figure 18                                            20 ns

          Enable time, driver to receiver                                                                                     26 ns

(1) All typical values are at VCC = 5 V, TA = 25C.
(2) tsk(lim) is the maximum delay time difference between any two drivers on any two devices operating at the same supply voltage and the

      same ambient temperature.

SINGLE-ENDED RECEIVER ELECTRICAL CHARACTERISTICS

over recommended operating conditions (unless otherwise noted)

                         PARAMETER                                               TEST CONDITIONS               MIN TYP MAX UNIT
                                                                                                                         1.6 1.9 V
VIT+ Positive-going input voltage threshold B                         IOH = 2 mA
                                                                       IOL = 2 mA
VIT      Negative-going input voltage     B                          VI = 0 to VCC                           1 1.1                  V
          threshold                                                    VCC = 0 V, VI = 0 to 5.25 V
                                                                       VIH = 3.3 V ('976), VIH = 2 V ('977)
VOH       High-level output voltage                                    VIL = 1.6 V ('976), VIL = 0.8 V ('977)  3.7 4.6                   V
VOL       Low-level output voltage                                     VO = 0 or VCC                                    0.3   0.5 V
II        Input current                                                                                                       1 A
II(OFF                                     B
          Power-off Input current          B                                                                                 1 A
)                                          DE/RE
          High-level input current         DE/RE                                                                              50 A
IIH       Low-level input current
IIL       High-impedance output current                                                                        8                      A
IOZ
                                                                                                                              -30 A

SINGLE-ENDED RECEIVER SWITCHING CHARACTERISTICS

over recommended operating conditions (unless otherwise noted)

tPLH                              PARAMETER                                      TEST CONDITIONS               MIN TYP        MAX     UNIT
tPHL      Propagation delay time, low-to-high level output             VCC = 5 V, TA = 25C, See                  7           12.5     ns
tsk(p)    Propagation delay time, high-to-low level output             Figure 22                                  7           12.5     ns
tr        Pulse skew (|tPHL tPLH|)                                                                                                    ns
tf        Output signal rise time                                      See Figure 20                                            3.5    ns
tsk(lim)  Output signal fall time                                                                                                  8   ns
          Skew limit(1)                                                                                                            8   ns
tPHZ      Propagation delay time, high-level to high-impedance
          output                                                                                                                5.5
tPLZ      Propagation delay time, low-level to high-impedance
          output                                                                                                              20 ns
ten       Enable time, driver to receiver
                                                                                                                              30 ns
                                                                                                                              48 ns

(1) tsk(lim) is the maximum delay time difference between any two drivers on any two devices operating at the same supply voltage and the
      same ambient temperature.

                                                Submit Documentation Feedback                                                               17
SN75LVDM976                                                                                                       www.ti.com
SN75LVDM977

SLLS292B APRIL 1998 REVISED JANUARY 2000

                                   PARAMETER MEASUREMENT INFORMATION

                                              B+  IOB+

                        II      A

                                                  IOB          VOD                             VOB) ) VOB*
                                                                        VOB+                               2
                                              B
                            VI                            VOB                            VOC

                                       Figure 15. Voltage and Current Definitions

                            50

                                                                                                100

          Input             A                     B                                                   V1
             5V             DE/RE                                        CL = 10 pF                            +
                            CDE0                                                                              
          1.3 V             CDE1                                                     VOD       75
         Open               CDE2                                                                      V2
         Open               INV/NON               B+                                                          +
    0 V or 5 V                                                                                                

                                                                        CL = 10 pF              100

                                                                        0.7 VCC ('976)

    INPUT                                                               2 V ('977)              Solid line is INV/NON at 0 V.
                  tPLH
                                                                        0.3 VCC ('976)          Dashed line is INV/NON at 5 V.

                                                        tPHL            0.8 V ('977)

    OUTPUT                           VOD(H)                                               100%
                       0V                                                                 80%

                                                                VOD(L)                    20%
                                                                                          0%

                                     tf                                              tr

    A. All input pulses are supplied by a generator having the following characteristics: tr or tf < 1 ns, pulse repetition rate
          (PRR) = 10 Mpps, pulsewidth = 50 ns 5 ns, Zo = 50 .

    B. CL includes instrumentation and fixture capacitance within 0,06 m of the D.U.T.

              Figure 16. Differential Output Signal Test Circuit, Timing, and Voltage Definitions

18                                                Submit Documentation Feedback
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                                                                                                                 SLLS292B APRIL 1998 REVISED JANUARY 2000

            PARAMETER MEASUREMENT INFORMATION (continued)

                                  50                V1
                                                       100

                  Input  A                      B      37.5                       VOC
                     5V  DE/RE
                         CDE0                   B+      37.5          CL = 50 pF
                  1.3 V  CDE1
                 Open    CDE2
                 Open    INV/NON
            0 V or 5 V

                                                        100

                                                    V2

                           Input       VOC(PP)                     0.7 VCC ('976)
                         Output                                    2 V ('977)

                                                                   0.3 VCC ('976)
                                                                   0.8 V ('977)

                                                    VOC(SS)

A. NOTES: . All input pulses are supplied by a generator having the following characteristics: tr or tf 1 ns, pulse
      repetition rate (PRR) = 10 Mpps, pulsewidth = 50 ns 5 ns, Zo = 50 .

B. CL includes instrumentation and fixture capacitance within 0,06 m of the D.U.T.
C. The measurement of VOC(PP) is made on test equipment with a -3 dB bandwidth of at least 300 MHz.

        Figure 17. Test Circuit and Definitions for the Driver Common-Mode Output Voltage

                                       Submit Documentation Feedback                                                 19
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SLLS292B APRIL 1998 REVISED JANUARY 2000

                           PARAMETER MEASUREMENT INFORMATION (continued)

                                                                                                                                                 V1

                         CL = 50 pF                                                         CL = 50 pF       100
                                                                         B
    V              620                       A                                                               37.5
                                                                               B+                                        VOD
                         Input DE/RE                                                         CL = 50 pF
                                                                                                             37.5
                         1.3 V CDE0
                                                                                                             100
                         Open CDE1

                         Open CDE2

                         0 V or 5 V INV/NON

                                                                                                         V2

                                                TEST CIRCUIT

                   V at 5 V, INV/NON at 0 V                                      V at 0 V, INV/NON at 5 V

Input                                                    0.7 VCC ('976)                                                                              0.7 VCC ('976)
           ten(d)                                        2 V ('977)                                                                                  2 V ('977)
                                                        50%
VOD                                                    0.3 VCC ('976)                                                                               50%
                                                        0.8 V ('977)
                                                tPHZ(d)                                                                                               0.3 VCC ('976)
                                                                                                                                                      0.8 V ('977)
                                                         0.4 V
                                                                         ten(d)                                                                      tPHZ(d)
                                                        0V
                                                         0.12 V                                                                                      0.4 V

                                                                                                                                                     0V
                                                                                                                                                      0.12 V

           ten(d)                               ten(r)                   ten(d)                                                                      ten(r)
    VA                                             5V                                                                                                   5V

                                                   1.4 V                                                                                                1.4 V
                                                    0.2 V                                                                                                0.2 V

                                                                         VOLTAGE WAVEFORMS

    A. All input pulses are supplied by a generator having the following characteristics: tr or tf 1 ns, pulse repetition rate
          (PRR) = 1 Mpps, pulsewidth = 500 ns 50 ns, Zo = 50 .

    B. CL includes instrumentation and fixture capacitance within 0,06 m of the D.U.T.

              Figure 18. LVD Transceiver Enable and Disable Time Test Circuit and Definitions

20                                              Submit Documentation Feedback
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            PARAMETER MEASUREMENT INFORMATION (continued)

                              50

                  Input  A                                           IO
                     0V  DE/RE
                     0V  CDE0     B                                           47
                         CDE1
                 Open    CDE2           CL = 10 pF                                  +
                 Open    INV/NON                           VO                        2.5 V
            0 V or 5 V

INPUT                                   0.7 VCC ('976)                         Solid line is INV/NON
              tPLH                      2 V ('977)                             at a high-level input.

                                        0.3 VCC ('976)                         Dashed line is INV/NON
                                        0.8 V ('977)                           at a low-level input.

                                  tPHL

                                                                         100%
                                                                         80%

OUTPUT

            1.4 V

                                                                         20%
                                                                         0%

                         tf                                      tr

A. All input pulses are supplied by a generator having the following characteristics: tr or tf < 1 ns, pulse repetition rate
      (PRR) = 10 Mpps, pulsewidth = 50 ns 5 ns, Zo = 50 .

B. CL includes instrumentation and fixture capacitance within 0,06 m of the D.U.T.

                              Figure 19. Single-Ended Driver Switching Test Circuit

                                  Submit Documentation Feedback                                                               21
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                                                                                                          2.5 V
SLLS292B APRIL 1998 REVISED JANUARY 2000

                           PARAMETER MEASUREMENT INFORMATION (continued)

                              CL = 50 pF

        V                    VA  A                             B                                   47
                620    Input     DE/RE

                              0 V CDE0                                       CL = 10 pF
                                                                                                VB
                       Open CDE1

                       Open CDE2

                       0 V or 5 V INV/NON

                                                               TEST CIRCUIT

                       V and INV/NON at 5 V                                          V and INV/NON at 0 V
                                                                                                                             0.7 VCC
    Input                                             0.7 VCC                                                                50%
               ten(r)                                 50%                                                                    0.3 VCC
                                                      0.3 VCC
                                                                                                                   tPHZ(r)
                                             tPLZ(r)                         ten(r)                                               VOL

    VA                                                 VOL         tPLZ(d)                                                    0.5 V
         tPLZ(d)
                                             0.5 V                                                                        ten(d)
                                                   ten(d)

    VB

                                                      VOL                                                                       VOL

                       0.5 V                                                         0.5 V

                                                      VOLTAGE WAVEFORMS

    A. All input pulses are supplied by a generator having the following characteristics: tr or tf 1 ns, pulse repetition rate
          (PRR) = 1 Mpps, pulsewidth = 500 ns 50 ns, Zo = 50 .

    B. CL includes instrumentation and fixture capacitance within 0,06 m of the D.U.T.

               Figure 20. Single-Ended Transceiver Enable and Disable Timing Measurements

22                                           Submit Documentation Feedback
www.ti.com                                                                        SN75LVDM976
                                                                                  SN75LVDM977

                                                                                                                 SLLS292B APRIL 1998 REVISED JANUARY 2000

            PARAMETER MEASUREMENT INFORMATION (continued)

                                    IIB+             50

                                                                              IO

                               VIB        VID

                                                     50             CL = 15 pF VO

                                    VIB       IIB

      0V    DE/RE
   1.3 V    CDE0
   Open     CDE1
   Open     CDE2
0 or 5 V    INV/NON

                                    TEST CIRCUIT

             VIB                                                    1.4 V
            VIB                                                    1V

                                                                    0.4 V

            VID                                                     0V

                                                                    0.4 V

                         tPHL                                 tPLH

                     VO        80%                                       VOH  Solid line is INV/NON
                                                                         50%  at a high-level input.
                               20%
                                                                         VOL  Dashed line is INV/NON
                                          tf                        tr        at a low-level input.

                                                                VOLTAGE WAVEFORMS

A. All input pulses are supplied by a generator having the following characteristics: tr or tf 1 ns, pulse repetition
      rate(PRR) = 10 Mpps, pulsewidth = 50 ns 5 ns, Zo = 50 .

B. CL includes instrumentation and fixture capacitance within 0,06 m of the D.U.T.

                        Figure 21. LVD Receiver Switching Characteristic Test Circuit

                               Submit Documentation Feedback                                                           23
SN75LVDM976                                                                                                              www.ti.com
SN75LVDM977

SLLS292B APRIL 1998 REVISED JANUARY 2000

                           PARAMETER MEASUREMENT INFORMATION (continued)

             Input          B       A                                  IO
              GND           DE/RE    CL = 15 pF                           VO
              GND           CDE0
             Open           CDE1
             Open           CDE2
    GND or VCC              INV/NON

    INPUT                            tPHL        2 V Solid line is INV/NON at a high-level input.
                  tPLH                    VOH    1.4 V
                                                 0.8 V Dashed line is INV/NONat a low-level input.
               OUTPUT
                    1.4 V                                                    100%
                                                                              80%

                                                                                                                    20%

                            VOL
                                                                                                                    0%

                            tf                                      tr

    A. All input pulses are supplied by a generator having the following characteristics: tr or tf < 1 ns, pulse repetition rate
          (PRR) = 10 Mpps, pulsewidth = 50 ns 5 ns.

    B. CL includes instrumentation and fixture capacitance within 0,06 m of the D.U.T.

                                  Figure 22. Single-Ended Receiver Timing Test Circuit

24                                   Submit Documentation Feedback
www.ti.com                                                        SN75LVDM976
                                                                  SN75LVDM977

                                                                                 SLLS292B APRIL 1998 REVISED JANUARY 2000

            APPLICATION INFORMATION

                 U1       8.2 k, 1/8 W, 5%
            `LVDM976                                  DIFFSENS

                    CDE0   0.022 F, 6 V, 10%

                 U2
            `LVDM976

                    CDE0

                 U3
            `LVDM976

                    CDE0

            Figure 23. Low-Pass Filter for Connecting DIFFSENS to CDE0

                          Submit Documentation Feedback                 25
www.ti.com                                                      PACKAGE OPTION ADDENDUM

                                                                                                                               28-Aug-2008

PACKAGING INFORMATION

    Orderable Device  Status (1)  Package  Package  Pins Package Eco Plan (2) Lead/Ball Finish MSL Peak Temp (3)
   SN75LVDM976DGG     ACTIVE        Type   Drawing             Qty
SN75LVDM976DGGG4     ACTIVE
  SN75LVDM976DGGR     ACTIVE       TSSOP     DGG     56 35 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR
SN75LVDM976DGGRG4     ACTIVE                                                no Sb/Br)
    SN75LVDM976DL     ACTIVE      TSSOP    DGG
  SN75LVDM976DLG4     ACTIVE                         56 35 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR
   SN75LVDM977DGG     ACTIVE      TSSOP    DGG                              no Sb/Br)
SN75LVDM977DGGG4     ACTIVE
  SN75LVDM977DGGR     ACTIVE      TSSOP    DGG       56 2000 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR
SN75LVDM977DGGRG4     ACTIVE                                                no Sb/Br)
    SN75LVDM977DL     ACTIVE      SSOP     DL
  SN75LVDM977DLG4     ACTIVE                         56 2000 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR
                                  SSOP     DL                               no Sb/Br)

                                  TSSOP    DGG       56 20 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR
                                                                            no Sb/Br)
                                  TSSOP    DGG
                                                     56 20 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR
                                  TSSOP    DGG                              no Sb/Br)

                                  TSSOP    DGG       56 35 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR
                                                                            no Sb/Br)
                                  SSOP     DL
                                                     56 35 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR
                                  SSOP     DL                               no Sb/Br)

                                                     56 2000 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR
                                                                            no Sb/Br)

                                                     56 2000 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR
                                                                            no Sb/Br)

                                                     56 20 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR
                                                                            no Sb/Br)

                                                     56 20 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR
                                                                            no Sb/Br)

(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in
a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.

(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please check
http://www.ti.com/productcontent for the latest availability information and additional product content details.
TBD: The Pb-Free/Green conversion plan has not been defined.
Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements
for all 6 substances, including the requirement that lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered
at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.
Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die and
package, or 2) lead-based die adhesive used between the die and leadframe. The component is otherwise considered Pb-Free (RoHS
compatible) as defined above.
Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame
retardants (Br or Sb do not exceed 0.1% by weight in homogeneous material)

(3) MSL, Peak Temp. -- The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder
temperature.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is
provided. TI bases its knowledge and belief on information provided by third parties, and makes no representation or warranty as to the
accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and continues to take
reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on
incoming materials and chemicals. TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited
information may not be available for release.

                                               Addendum-Page 1
www.ti.com                   PACKAGE OPTION ADDENDUM

                                                                                            28-Aug-2008

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI
to Customer on an annual basis.

            Addendum-Page 2
          www.ti.com                                     PACKAGE MATERIALS INFORMATION

TAPE AND REEL INFORMATION                                                                                                                 9-Aug-2008

*All dimensions are nominal

Device                       Package Package Pins  SPQ      Reel Reel     A0 (mm)  B0 (mm)  K0 (mm) P1  W                                             Pin1
                               Type Drawing              Diameter Width
                                                   2000                      8.6      15.6       (mm) (mm) Quadrant
                                                   2000    (mm) W1 (mm)      8.6      15.6
SN75LVDM976DGGR TSSOP DGG 56                                                                1.8  12.0 24.0 Q1
SN75LVDM977DGGR TSSOP DGG 56                               330.0 24.4
                                                                                            1.8  12.0 24.0 Q1
                                                           330.0 24.4

                                                   Pack Materials-Page 1
www.ti.com                                      PACKAGE MATERIALS INFORMATION

                                                                                                                                 9-Aug-2008

*All dimensions are nominal  Package Type  Package Drawing Pins  SPQ   Length (mm)  Width (mm)  Height (mm)
              Device             TSSOP                           2000       346.0       346.0        41.0
                                 TSSOP     DGG  56               2000       346.0       346.0        41.0
   SN75LVDM976DGGR
   SN75LVDM977DGGR                         DGG  56

                                                Pack Materials-Page 2
                                                     IMPORTANT NOTICE

Texas Instruments Incorporated and its subsidiaries (TI) reserve the right to make corrections, modifications, enhancements, improvements,
and other changes to its products and services at any time and to discontinue any product or service without notice. Customers should
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TI warrants performance of its hardware products to the specifications applicable at the time of sale in accordance with TI's standard
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TI assumes no liability for applications assistance or customer product design. Customers are responsible for their products and
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TI products are neither designed nor intended for use in automotive applications or environments unless the specific TI products are
designated by TI as compliant with ISO/TS 16949 requirements. Buyers acknowledge and agree that, if they use any non-designated
products in automotive applications, TI will not be responsible for any failure to meet such requirements.

Following are URLs where you can obtain information on other Texas Instruments products and application solutions:

Products                     amplifier.ti.com        Applications        www.ti.com/audio
Amplifiers                   dataconverter.ti.com    Audio               www.ti.com/automotive
Data Converters              dsp.ti.com              Automotive          www.ti.com/broadband
DSP                          www.ti.com/clocks       Broadband           www.ti.com/digitalcontrol
Clocks and Timers            interface.ti.com        Digital Control     www.ti.com/medical
Interface                    logic.ti.com            Medical             www.ti.com/military
Logic                        power.ti.com            Military            www.ti.com/opticalnetwork
Power Mgmt                   microcontroller.ti.com  Optical Networking  www.ti.com/security
Microcontrollers             www.ti-rfid.com         Security            www.ti.com/telephony
RFID                         www.ti.com/lprf         Telephony           www.ti.com/video
RF/IF and ZigBee Solutions                          Video & Imaging     www.ti.com/wireless
                                                     Wireless

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