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SN74SSTVF16857VR

器件型号:SN74SSTVF16857VR
器件类别:半导体    逻辑   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
标准:
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器件描述

Buffers & Line Drivers 14 Bit

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Texas Instruments
产品种类:
Product Category:
Buffers & Line Drivers
RoHS:YES
Number of Input Lines:14 Input
Number of Output Lines:14 Output
Polarity:Non-Inverting
电源电压-最大:
Supply Voltage - Max:
2.7 V
电源电压-最小:
Supply Voltage - Min:
2.3 V
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 70 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
TVSOP-48
封装:
Packaging:
Cut Tape
封装:
Packaging:
MouseReel
封装:
Packaging:
Reel
工作温度范围:
Operating Temperature Range:
0 C to + 70 C
系列:
Series:
SN74SSTVF16857
商标:
Brand:
Texas Instruments
Logic Family:SSTV
Logic Type:CMOS
High Level Output Current:- 16 mA
Low Level Output Current:16 mA
工作电源电压:
Operating Supply Voltage:
2.5 V
产品类型:
Product Type:
Buffers & Line Drivers
传播延迟时间:
Propagation Delay Time:
2.6 ns
工厂包装数量:
Factory Pack Quantity:
2000
子类别:
Subcategory:
Logic ICs
单位重量:
Unit Weight:
0.004233 oz

文档预览

SN74SSTVF16857VR器件文档内容

D Member of the Texas Instruments                                                                      SN74SSTVF16857
                                                                                         14BIT REGISTERED BUFFER
     Widebus Family                                                             WITH SSTL_2 INPUTS AND OUTPUTS

D Operates at 2.3 V to 2.7 V for PC1600,                                                        SCES411B AUGUST 2002 REVISED APRIL 2003

     PC2100, and PC2700; 2.5 V to 2.7 V for                                                         DGG PACKAGE
     PC3200                                                                                            (TOP VIEW)

D Pinout and Functionality Compatible With                                                                              Q1 1   48 D1
                                                                                                                        Q2 2   47 D2
     JEDEC Standard SSTV16857                                                                                         GND 3    46 GND
                                                                                                                     VDDQ 4    45 VCC
D 600 ps Faster (Simultaneous Switching)                                                                                Q3 5   44 D3
                                                                                                                        Q4 6   43 D4
     Than JEDEC Standard SSTV16857 in                                                                                   Q5 7   42 D5
     PC2700 DIMM Applications                                                                                         GND 8    41 D6
                                                                                                                     VDDQ 9    40 D7
D Output Edge-Control Circuitry Minimizes                                                                               Q6 10  39 CLK
                                                                                                                        Q7 11  38 CLK
     Switching Noise in Unterminated DIMM                                                                            VDDQ 12   37 VCC
     Load                                                                                                             GND 13   36 GND
                                                                                                                        Q8 14  35 VREF
D Outputs Meet SSTL_2 Class I                                                                                           Q9 15  34 RESET
                                                                                                                     VDDQ 16   33 D8
     Specifications                                                                                                   GND 17   32 D9
                                                                                                                       Q10 18  31 D10
D Supports SSTL_2 Data Inputs                                                                                          Q11 19  30 D11
D Differential Clock (CLK and CLK) Inputs                                                                              Q12 20  29 D12
D Supports LVCMOS Switching Levels on the                                                                            VDDQ 21   28 VCC
                                                                                                                      GND 22   27 GND
     RESET Input                                                                                                       Q13 23  26 D13
                                                                                                                       Q14 24  25 D14
D RESET Input Disables Differential Input

     Receivers, Resets All Registers, and
     Forces All Outputs Low

D Flow-Through Architecture Optimizes PCB

     Layout

D Latch-Up Performance Exceeds 100 mA Per

     JESD 78, Class II

D ESD Protection Exceeds JESD 22

      2000-V Human-Body Model (A114-A)
      200-V Machine Model (A115-A)
      1000-V Charged-Device Model (C101)

description/ordering information

       This 14-bit registered buffer is designed for 2.3-V to 2.7-V VCC operation.
       All inputs are SSTL_2, except the LVCMOS reset (RESET) input. All outputs are edge-controlled circuits
       optimized for unterminated DIMM loads and meet SSTL_2 Class I specifications.

       The SN74SSTVF16857 operates from a differential clock (CLK and CLK). Data are registered at the crossing
       of CLK going high and CLK going low.

                                                                       ORDERING INFORMATION

TA                                                                     PACKAGE   ORDERABLE                                     TOP-SIDE
                                                                                PART NUMBER                                    MARKING

0C to 70C TSSOP DGG Tape and reel SN74SSTVF16857GR                                                               SSTVF16857

Package drawings, standard packing quantities, thermal data, symbolization, and PCB design

guidelines are available at www.ti.com/sc/package.

Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.

Widebus is a trademark of Texas Instruments.                                                                         Copyright  2003, Texas Instruments Incorporated

PRODUCTION DATA information is current as of publication date.
Products conform to specifications per the terms of Texas Instruments
standard warranty. Production processing does not necessarily include
testing of all parameters.

                                                                        POST OFFICE BOX 655303 DALLAS, TEXAS 75265                      1
SN74SSTVF16857
14BIT REGISTERED BUFFER
WITH SSTL_2 INPUTS AND OUTPUTS

SCES411B AUGUST 2002 REVISED APRIL 2003

description/ordering information (continued)

       The device supports low-power standby operation. When RESET is low, the differential input receivers are
       disabled, and undriven (floating) data, clock, and reference voltage (VREF) inputs are allowed. In addition, when
       RESET is low, all registers are reset, and all outputs are forced low. The LVCMOS RESET input always must
       be held at a valid logic high or low level.

       To ensure defined outputs from the register before a stable clock has been supplied, RESET must be held in
       the low state during power up.

                                                                     FUNCTION TABLE

                                                                     INPUTS                                OUTPUT

   RESET                                                     CLK     CLK             D                     Q

   H                                                                                 H                     H

   H                                                                                 L                     L

   H                                                         L or H  L or H          X                     Q0

   L X, or floating X, or floating X, or floating                                                          L

logic diagram (positive logic)                                                             One of 14 Channels

                                               RESET 34                            1D
                                                   CLK 38                             C1
                                                   CLK 39
                                                                                   R
                                                 VREF 35
                                                      D1 48

                                                                                                                   1
                                                                                                                      Q1

                                                             To 13 Other Channels

2                                                             POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                                                       SN74SSTVF16857
                                                                         14BIT REGISTERED BUFFER
                                                                WITH SSTL_2 INPUTS AND OUTPUTS

                                                                                                                                                SCES411B AUGUST 2002 REVISED APRIL 2003

absolute maximum ratings over operating free-air temperature range (unless otherwise noted)

       Supply voltage range, VCC or VDDQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0.5 V to 3.6 V
       Input voltage range, VI (see Notes 1 and 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0.5 V to VCC + 0.5 V
       Output voltage range, VO (see Notes 1 and 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0.5 V to VDDQ + 0.5 V
       Input clamp current, IIK (VI < 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 mA
       Output clamp current, IOK (VO < 0 or VO > VDDQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 mA
       Continuous output current, IO (VO = 0 to VDDQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 mA
       Continuous current through each VCC, VDDQ, or GND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 mA
       Package thermal impedance, qJA (see Note 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70C/W
       Storage temperature range, Tstg . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65C to 150C

Stresses beyond those listed under "absolute maximum ratings" may cause permanent damage to the device. These are stress ratings only, and
  functional operation of the device at these or any other conditions beyond those indicated under "recommended operating conditions" is not
  implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

NOTES: 1. The input and output negative-voltage ratings may be exceeded if the input and output clamp-current ratings are observed.
              2. This value is limited to 3.6 V maximum.
              3. The package thermal impedance is calculated in accordance with JESD 51-7.

recommended operating conditions (see Note 4)

                                                                                       MIN      NOM   MAX   UNIT

VCC Supply voltage                                                                     VDDQ           2.7   V
VDDQ Output supply voltage                                                                 2.3
                                         PC1600, PC2100, PC2700                            2.5        2.7
                                         PC3200                                                                        V

                                                                                                      2.7

                                         PC1600, PC2100, PC2700                        1.15     1.25  1.35

VREF Reference voltage (VREF = VDDQ/2)   PC3200                                        1.25     1.3   1.35  V

VI      Input voltage                                                        0                        VCC   V
VIH     AC high-level input voltage                              VREF+310mV
VIL     AC low-level input voltage       Data inputs                                                        V
VIH     DC high-level input voltage      Data inputs             VREF+150mV
VIL     DC low-level input voltage       Data inputs                                                  VREF310mV V
VIH     High-level input voltage         Data inputs                      1.7                                                   V
VIL     Low-level input voltage          RESET
VICR    Common-mode input voltage range  RESET                          0.97                          VREF150mV V
VI(PP)  Peak-to-peak input voltage       CLK, CLK                        360                                                    V
                                         CLK, CLK
                                                                                                      0.7   V

                                                                                                      1.53  V

                                                                                                            mV

IOH High-level output current                                                                         16   mA

IOL     Low-level output current                                                                      16    mA

TA      Operating free-air temperature                                                 0              70    C

NOTE 4: The RESET input of the device must be held at valid logic voltage levels (not floating) to ensure proper device operation. The differential
              inputs must not be floating unless RESET is low. Refer to the TI application report, Implications of Slow or Floating CMOS Inputs,
              literature number SCBA004.

                                          POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                              3
SN74SSTVF16857
14BIT REGISTERED BUFFER
WITH SSTL_2 INPUTS AND OUTPUTS

SCES411B AUGUST 2002 REVISED APRIL 2003

electrical characteristics for PC1600, PC2100, and PC2700 over recommended operating free-air
temperature range (unless otherwise noted)

         PARAMETER                                  TEST CONDITIONS             VCC AND         MIN TYP             MAX UNIT
                                                                                  VDDQ
                                                                                                                    1.2 V
   VIK                        II = 18 mA                                       2.3 V
   VOH                        IOH = 100 A                                                                                      V
                              IOH = 8 mA                                       2.3 V to 2.7 V VDDQ0.2
   VOL                        IOL = 100 A                                                                            0.2
   II                         IOL = 8 mA                                        2.3 V           1.95                             V
   ICC                        VI = VCC or GND
                              RESET = GND                                       2.3 V to 2.7 V                      0.35
                                                                                                                       5 A
                              RESET = VCC, VI = VIH(AC) or VIL(AC)              2.3 V                                  10 A
                              RESET = VCC, VI = VIH(AC) or VIL(AC),                                                    25 mA
         All inputs           CLK and CLK switching 50% duty cycle              2.7 V                                           A/
         Static standby                                                                                                        MHz
         Static operating                                               IO = 0  2.7 V                                           A/
         Dynamic operating                                             IO = 0                                   8             clock
         clock only                                                                                                            MHz/
                                                                                                                28            D input
                                                                                                                      3.5
   ICCD  Dynamic operating   RESET = VCC, VI = VIH(AC) or VIL(AC),             2.5 V                                 3.5 pF
         per each data input  CLK and CLK switching 50% duty cycle,                                              7    3.5

                              One data input switching at

                              one-half clock frequency, 50% duty cycle

         Data inputs          VI = VREF 310 mV                                                2.5      3

   Ci    CLK, CLK             VICR = 1.25 V, VI(PP) = 360mV                     2.5 V           2.5      3

         RESET                VI = VCC or GND                                                   2.3      3

All typical values are at VCC = 2.5 V, TA = 25C.

electrical characteristics for PC3200 over recommended operating free-air temperature range
(unless otherwise noted)

         PARAMETER                                  TEST CONDITIONS             VCC AND         MIN TYP             MAX UNIT
                                                                                  VDDQ
                                                                                                                    1.2 V
   VIK                        II = 18 mA                                       2.5 V
   VOH                        IOH = 100 A                                                                                      V
                              IOH = 8 mA                                       2.5 V to 2.7 V VDDQ0.2
   VOL                        IOL = 100 A                                                                            0.2
   II                         IOL = 8 mA                                        2.5 V           1.95                             V
   ICC                        VI = VCC or GND
                              RESET = GND                                       2.5 V to 2.7 V                      0.35
                                                                                                                       5 A
                              RESET = VCC, VI = VIH(AC) or VIL(AC)              2.5 V                                  10 A
                              RESET = VCC, VI = VIH(AC) or VIL(AC),                                                    25 mA
         All inputs           CLK and CLK switching 50% duty cycle              2.7 V                                           A/
         Static standby                                                                                                        MHz
         Static operating                                               IO = 0  2.7 V                                           A/
         Dynamic operating                                             IO = 0                                   8             clock
         clock only                                                                                                            MHz/
                                                                                                                28            D input
                                                                                                                      3.5
   ICCD  Dynamic operating   RESET = VCC, VI = VIH(AC) or VIL(AC),             2.6 V                                 3.5 pF
         per each data input  CLK and CLK switching 50% duty cycle,                                              7    3.5

                              One data input switching at

                              one-half clock frequency, 50% duty cycle

         Data inputs          VI = VREF 310 mV                                                2.5      3

   Ci    CLK, CLK             VICR = 1.25 V, VI(PP) = 360mV                     2.6 V           2.5      3

         RESET                VI = VCC or GND                                                   2.3      3

All typical values are at VCC = 2.6 V, TA = 25C.

4                              POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                                                       SN74SSTVF16857
                                                                         14BIT REGISTERED BUFFER
                                                                WITH SSTL_2 INPUTS AND OUTPUTS

                                                                                SCES411B AUGUST 2002 REVISED APRIL 2003

timing requirements over recommended operating free-air temperature range (unless otherwise
noted) (see Figure 1)

                                                                                          VCC = 2.5 V        VCC = 2.6 V        UNIT
                                                                                             0.2 V             0.1 V
                                                                                           MIN MAX            MIN MAX

fclock Clock frequency                                                                          250                250 MHz

tw    Pulse duration, CLK, CLK high or low                                                2                  2                  ns

tact  Differential inputs active time (see Note 5)                                              22                 22 ns

tinact Differential inputs inactive time (see Note 6)                                           22                 22 ns

                        Fast slew rate (see Notes 7 and 9)                                0.75               0.75

tsu   Setup time        Slow slew rate (see Notes 8 and 9) Data before CLK, CLK           0.9                                      ns
                                                                                                             0.9

th    Hold time         Fast slew rate (see Notes 7 and 9)      Data after CLK, CLK       0.75               0.75
                                                                                                                                   ns
                        Slow slew rate (see Notes 8 and 9)                                0.9                0.9

For this test condition, VDDQ always is equal to VCC.
NOTES: 5. VREF must be held at a valid input level and data inputs must be held low for a minimum time of tact max, after RESET is taken high.

              6. VREF, data, and clock inputs must be held at valid voltage levels (not floating) for a minimum time of tinact max, after RESET is taken
                  low.

      7. For data signal input slew rate 1 V/ns.

      8. For data signal input slew rate 0.5 V/ns and <1 V/ns.

      9. CLK, CLK signals input slew rates are 1 V/ns.

switching characteristics over recommended operating free-air temperature range (unless
otherwise noted) (see Figure 1)

      PARAMETER          FROM                                        TO                   VCC = 2.5 V        VCC = 2.6 V        UNIT
                        (INPUT)                                 (OUTPUT)                     0.2 V             0.1 V
                                                                                           MIN MAX            MIN MAX           MHz
      fmax              CLK and CLK                                   Q                    250                250                ns
      tpd                                                             Q                     1.1 2.6            1.1 2.6           ns
                                                                                                          5                  5
      tPHL              RESET

For this test condition, VDDQ always is equal to VCC.
Single bit switching

                                             POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                               5
SN74SSTVF16857
14BIT REGISTERED BUFFER
WITH SSTL_2 INPUTS AND OUTPUTS

SCES411B AUGUST 2002 REVISED APRIL 2003

                                    PARAMETER MEASUREMENT INFORMATION

             From Output                          Test
               Under Test                         Point

                           CL = 30 pF             RL = 500
                         (see Note A)

                          LOAD CIRCUIT                                                               tw

                                                                           Input               VREF                       VREF  VIH
                                                                                                                                VIL
LVCMOS               VCC/2                 VCC/2        VCC              Timing          VOLTAGE WAVEFORMS
  RESET                                                 0V               Inputs             PULSE DURATION                      VI(PP)
     Input

             tinact                               tact

                                                                                               VICR                       VICR

        ICC                                90%          ICC (operating)
       (see                                             ICC (standby)
   Note B)           10%                                                                 tPLH                                     tPHL

             VOLTAGE AND CURRENT WAVEFORMS                               Output                      VDDQ/2                             VOH
              INPUTS ACTIVE AND INACTIVE TIMES                                                                                  VDDQ/2

                                                                                                                                        VOL

                                                                                             VOLTAGE WAVEFORMS
                                                                                         PROPAGATION DELAY TIMES

                                                        VI(PP)

   Timing                      VICR                                      LVCMOS                      VCC/2                      VIH
   Inputs                                                                  RESET                                      tPHL      VIL
                                                                              Input
     Input                                                                                                                      VOH
                          tsu          th                                                                                       VOL

                     VREF                                   VIH          Output                              VDDQ/2
                                           VREF

                                                             VIL

                      VOLTAGE WAVEFORMS                                                      VOLTAGE WAVEFORMS
                     SETUP AND HOLD TIMES                                                PROPAGATION DELAY TIMES

NOTES: A. CL includes probe and jig capacitance.
             B. ICC tested with clock and data inputs held at VCC or GND, and IO = 0 mA.
             C. All input pulses are supplied by generators having the following characteristics: PRR  10 MHz, ZO = 50 ,
                  input slew rate = 1 V/ns 20% (unless otherwise noted).
             D. The outputs are measured one at a time with one transition per measurement.

             E. VREF = VDDQ/2
             F. VIH = VREF + 310 mV (ac voltage levels) for differential inputs. VIH = VCC for LVCMOS input.
             G. VIL = VREF 310 mV (ac voltage levels) for differential inputs. VIL = GND for LVCMOS input.
             H. tPLH and tPHL are the same as tpd.

                                          Figure 1. Load Circuit and Voltage Waveforms

6                                           POST OFFICE BOX 655303 DALLAS, TEXAS 75265
www.ti.com                                                 PACKAGE OPTION ADDENDUM

                                                                                                                          30-Mar-2005

PACKAGING INFORMATION

  Orderable Device  Status (1)  Package  Package  Pins Package Eco Plan (2)  Lead/Ball Finish MSL Peak Temp (3)
                                  Type   Drawing             Qty
SN74SSTVF16857GR    ACTIVE                                                      CU NIPDAU Level-1-250C-UNLIM
SN74SSTVF16857VR    ACTIVE       TSSOP     DGG    48 2000  TBD                  CU NIPDAU Level-1-250C-UNLIM

                                 TVSOP     DGV    48 2000  TBD

(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in
a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.

(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS) or Green (RoHS & no Sb/Br) - please check
http://www.ti.com/productcontent for the latest availability information and additional product content details.
TBD: The Pb-Free/Green conversion plan has not been defined.
Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements
for all 6 substances, including the requirement that lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered
at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.
Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame
retardants (Br or Sb do not exceed 0.1% by weight in homogeneous material)

(3) MSL, Peak Temp. -- The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder
temperature.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is
provided. TI bases its knowledge and belief on information provided by third parties, and makes no representation or warranty as to the
accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and continues to take
reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on
incoming materials and chemicals. TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited
information may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI
to Customer on an annual basis.

                                         Addendum-Page 1
DGV (R-PDSO-G**)                                                                            MECHANICAL DATA

  24 PINS SHOWN                                                             MPDS006C FEBRUARY 1996 REVISED AUGUST 2000

                 0,40                                                                        PLASTIC SMALL-OUTLINE
                   24
                                     0,23   0,07 M
                                     0,13

                                        13

                                                                                   0,16 NOM

                                            4,50 6,60
                                            4,30 6,20

                                                                                             Gage Plane      0,25
                                                                                   08
                                                                                                           0,75
1                                    12                                                                    0,50

                       A

1,20 MAX                                             Seating Plane
                                     0,15

                                                                  0,08
                                     0,05

                            PINS **  14     16      20                  24  38     48                  56

                       DIM

                       A MAX         3,70 3,70 5,10 5,10 7,90 9,80 11,40

                       A MIN         3,50 3,50 4,90 4,90 7,70 9,60 11,20

                                                                                                           4073251/E 08/00

NOTES: A. All linear dimensions are in millimeters.
             B. This drawing is subject to change without notice.
             C. Body dimensions do not include mold flash or protrusion, not to exceed 0,15 per side.
             D. Falls within JEDEC: 24/48 Pins MO-153
                                               14/16/20/56 Pins MO-194

                                     POST OFFICE BOX 655303 DALLAS, TEXAS 75265
DGG (R-PDSO-G**)                                                                                          MECHANICAL DATA

48 PINS SHOWN                                                                             MTSS003D JANUARY 1995 REVISED JANUARY 1998

               0,50                                                                        PLASTIC SMALL-OUTLINE PACKAGE
            48
                             0,27         0,08 M

                             0,17

                                      25

                                              6,20 8,30                                   0,15 NOM
                                              6,00 7,90

1                                     24                                                           Gage Plane  0,25
                                                                                          0 8
                                                                                                               0,75
                     A                                                                                         0,50

                                                  Seating Plane

1,20 MAX                              0,15                                          0,10

                                      0,05

                             PINS **      48      56                                64

                        DIM

                        A MAX         12,60 14,10 17,10

                        A MIN         12,40 13,90 16,90

                                                                                                               4040078 / F 12/97

NOTES: A. All linear dimensions are in millimeters.
             B. This drawing is subject to change without notice.
             C. Body dimensions do not include mold protrusion not to exceed 0,15.
             D. Falls within JEDEC MO-153

                         POST OFFICE BOX 655303 DALLAS, TEXAS 75265
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Amplifiers        dataconverter.ti.com    Audio               www.ti.com/automotive
Data Converters   dsp.ti.com              Automotive          www.ti.com/broadband
DSP               interface.ti.com        Broadband           www.ti.com/digitalcontrol
Interface         logic.ti.com            Digital Control     www.ti.com/military
Logic             power.ti.com            Military            www.ti.com/opticalnetwork
Power Mgmt        microcontroller.ti.com  Optical Networking  www.ti.com/security
Microcontrollers                          Security            www.ti.com/telephony
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