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SN65LVDS93ADGGR

器件型号:SN65LVDS93ADGGR
器件类别:半导体    模拟混合信号IC   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
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SN65LVDS93ADGGR
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器件描述

10MHz - 135MHz LVDS Serdes Transmitter 56-TSSOP -40 to 85

参数

产品属性属性值
Output compatibilityLVDS
Parallel bus width(bits)28
Compression ratio28 to 4
RatingCatalog
Supply voltage(s)(V)3.3
ESD(kV)5
Package GroupBGA MICROSTAR JUNIOR|56,TSSOP|56
FunctionSerializer
Data throughput(Mbps)3780
Operating temperature range(C)-40 to 85
ProtocolsChannel-Link I
Approx. price(US$)4.45 | 1ku
Input compatibilityLVTTL

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SN65LVDS93ADGGR器件文档内容

Product  Sample &  Technical                              Tools &     Support &
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                                                                                               SN65LVDS93A

                                                                                          SLLS992B AUGUST 2009 REVISED MARCH 2015

         SN65LVDS93A FlatLinkTM Transmitter

1 Features                                           2 Applications

1 Industrial Temperature Range 40C to 85C         LCD Display Panel Drivers
                                                      UMPC and Netbook PCs
LVDS Display Serdes Interfaces Directly to LCD      Digital Picture Frames
    Display Panels With Integrated LVDS
                                                     3 Description
Package Options: 4.5-mm 7-mm BGA, and 8.1-
    mm 14-mm TSSOP                                 The  SN65LVDS93A                LVDS    SerDes

1.8 V up to 3.3-V Tolerant Data Inputs to Connect  (serializer/deserializer) transmitter contains four 7-bit
    Directly to Low-Power, Low-Voltage Application
    and Graphic Processors                           parallel load serial-out shift registers, a 7 clock

Transfer Rate up to 135 Mpps (Mega Pixels Per      synthesizer, and five low-voltage differential signaling
    Second); Pixel Clock Frequency Range 10 MHz to
    135 MHz                                          (LVDS) drivers in a single integrated circuit. These

Suited for Display Resolutions Ranging From        functions allow synchronous transmission of 28 bits of
    HVGA up to HD With Low EMI
                                                     single-ended LVTTL data over five balanced-pair
Operates From a Single 3.3-V Supply and 170
    mW (Typical) at 75 MHz                           conductors for receipt by a compatible receiver, such

28 Data Channels Plus Clock In Low-Voltage TTL     as the SN65LVDS94 (SLLS928).
    to 4 Data Channels Plus Clock Out Low-Voltage
    Differential                                     When transmitting, data bits D0 through D27 are
                                                     each loaded into registers upon the edge of the input
Consumes Less Than 1 mW When Disabled              clock signal (CLKIN). The rising or falling edge of the
                                                     clock can be selected through the clock select
Selectable Rising or Falling Clock Edge Triggered  (CLKSEL) pin. The frequency of CLKIN is multiplied
    Inputs                                           seven times and then used to serially unload the data
                                                     registers in 7-bit slices. The four serial streams and a
ESD: 5-kV HBM                                      phase-locked clock (CLKOUT) are then output to
                                                     LVDS output drivers. The frequency of CLKOUT is
Supports Spread Spectrum Clocking (SSC)            the same as the input clock, CLKIN.

Compatible With all OMAPTM2x, OMAP3x, and                           Device Information(1)
    DaVinciTM Application Processors
                                                         PART NUMBER  PACKAGE        BODY SIZE (NOM)
                                                     SN65LVDS93A
                                                                      TSSOP (56)     14.00 mm 6.10 mm

                                                                      BGA MICROSTAR  7.00 mm 4.50 mm
                                                                      JUNIOR (56)

                                                     (1) For all available packages, see the orderable addendum at
                                                          the end of the data sheet.

         RGB Video System Using Discrete LVDS TX

1

         An IMPORTANT NOTICE at the end of this data sheet addresses availability, warranty, changes, use in safety-critical applications,
         intellectual property matters and other important disclaimers. PRODUCTION DATA.
SN65LVDS93A                                                                                     www.ti.com

SLLS992B AUGUST 2009 REVISED MARCH 2015

                                             Table of Contents

   1 Features .................................................................. 1                9.1 Overview ................................................................. 16
   2 Applications ........................................................... 1                   9.2 Functional Block Diagram ....................................... 16
   3 Description ............................................................. 1                  9.3 Feature Description................................................. 17
   4 Revision History..................................................... 2                      9.4 Device Functional Modes........................................ 18
   5 Description (continued)......................................... 3                    10 Application and Implementation........................ 19
   6 Pin Configuration and Functions ......................... 3                                  10.1 Application Information.......................................... 19
   7 Specifications......................................................... 6                    10.2 Typical Application ................................................ 20
                                                                                           11 Power Supply Recommendations ..................... 27
          7.1 Absolute Maximum Ratings ..................................... 6             12 Layout................................................................... 27
          7.2 ESD Ratings.............................................................. 6         12.1 Layout Guidelines ................................................. 27
          7.3 Recommended Operating Conditions....................... 7                           12.2 Layout Example .................................................... 29
          7.4 Thermal Information .................................................. 7     13 Device and Documentation Support ................. 31
          7.5 Electrical Characteristics........................................... 7             13.1 Documentation Support ........................................ 31
          7.6 Timing Requirements ................................................ 8              13.2 Trademarks ........................................................... 31
          7.7 Switching Characteristics .......................................... 9              13.3 Electrostatic Discharge Caution ............................ 31
          7.8 Typical Characteristics ............................................ 11             13.4 Glossary ................................................................ 31
   8 Parameter Measurement Information ................ 12                                 14 Mechanical, Packaging, and Orderable
   9 Detailed Description ............................................ 16                       Information ........................................................... 31

4 Revision History

NOTE: Page numbers for previous revisions may differ from page numbers in the current version.

Changes from Revision A (August 2011) to Revision B                                             Page

Added Pin Configuration and Functions section, ESD Ratings table, Feature Description section, Device Functional
     Modes, Application and Implementation section, Power Supply Recommendations section, Layout section, Device
     and Documentation Support section, and Mechanical, Packaging, and Orderable Information section .............................. 1

Changes from Original (August 2009) to Revision A                                               Page

Deleted all maximum values from ICC - Supply current (average).......................................................................................... 8
Changed ten - Enable Time, unit value From: 6 ns To: 6 s................................................................................................... 9

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                                             Product Folder Links: SN65LVDS93A
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                                                                                                             SLLS992B AUGUST 2009 REVISED MARCH 2015

5 Description (continued)

The SN65LVDS93A device requires no external components and little or no control. The data bus appears the
same at the input to the transmitter and output of the receiver with the data transmission transparent to the
users. The only user intervention is selecting a clock rising edge by inputting a high level to CLKSEL or a falling
edge with a low-level input and the possible use of the shutdown/clear (SHTDN) signal. SHTDN is an active-low
input to inhibit the clock and shut off the LVDS output drivers for lower power consumption. A low level on this
signal clears all internal registers at a low level.

The SN65LVDS93A is characterized for operation over ambient air temperatures of 40C to 85C.

6 Pin Configuration and Functions

                       DGG Package                                                                                   ZQL Package
                       56-Pin TSSOP                                                                          56-Ball BGA MICROSTAR

                         (Top View)                                                                                    (Top View)

              IOVCC    1   56 D4                                                                         6   5    4   3   2         1
                   D5
                   D6  2   55 D3
                   D7
                       3   54 D2       K
                GND
                   D8  4   53 GND                                                                        D8  D7   D5  D4  D2        D1
                   D9
                       5   52 D1       J
                  D10
                       6   51 D0                                                                         D9  GND  D6  D3  D0        D27
                 VCC
                  D11  7   50 D27
                  D12
                  D13  8   49 GND      H
                GND                                 D11 VCC D10 GND Y0P Y0M
                  D14
                  D15  9   48 Y0M
                  D16
            CLKSEL     10  47 Y0P      G
                  D17                               D13 D12 IOVCC GND Y1P Y1M
                  D18
                  D19  11  46 Y1M
                GND
                  D20  12  45 Y1P      F
                  D21                               D14 GND
                  D22                                                                                                     GND LVDSVCC
                  D23
              IOVCC    13  44 LVDSVCC
                  D24
                  D25  14  43 GND      E
                                                    D16 D15
                       15  42 Y2M                                                                                         Y2P Y2M

                       16  41 Y2P      D
                                                    D17 D18 CLKSEL GND CLKP CLKM
                       17  40 CLKOUTM

                       18  39 CLKOUTP  C
                                                    D19 GND IOVCC GND Y3P Y3M
                       19  38 Y3M

                       20  37 Y3P      B
                                                    D20 D21 D25 SHTDN PLLVCC GND
                       21  36 GND

                       22  35 GND      A
                                                    D22 D23 D24 D26 CLKIN GND
                       23  34 PLLVCC

                       24  33 GND

                       25  32 SHTDN

                       26  31 CLKIN

                       27  30 D26

                       28  29 GND

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SLLS992B AUGUST 2009 REVISED MARCH 2015

NAME     PIN                 I/O                     Pin Functions - TSSOP
                   NO.        I
                              I                                                                  DESCRIPTION
CLKSEL   17                   O              Selects between rising edge input clock trigger (CLKSEL = VIH) and falling edge input clock
                              O              trigger
CLKIN           31                           (CLKSEL = VIL).
CLKOUTM         40            I              Input pixel clock; rising or falling clock polarity is selectable by Control input CLKSEL.
CLKOUTP         39                           Differential LVDS pixel clock output.
D0              51        Power              Output is high-impedance when SHTDN is pulled low (de-asserted).
D1              52       Supply (1)
D2              54                           Data inputs; supports 1.8-V to 3.3-V input voltage selectable by VDD supply. To connect a
D3              55            I              graphic source successfully to a display, the bit assignment of D[27:0] is critical (and not
D4              56        Power              necessarily intuitive).
D5               2       Supply (1)          Note: if application only requires 18-bit color, connect unused inputs D5, D10, D11, D16,
D6               3                           D17, D23, and D27 to GND
D7               4
D8               6                           Supply Ground for VCC, IOVCC, LVDSVCC, and PLLVCC.
D9               7                           I/O supply reference voltage (1.8 V up to 3.3 V matching the GPU data output signal swing)
D10              8                           3.3-V LVDS output analog supply
D11             10                           3.3-V PLL analog supply
D12             11                           Device shut down; pull low (de-assert) to shut down the device (low power, resets all
D13             12                           registers) and high (assert) for normal operation.
D14             14                           3.3-V digital supply voltage
D15             15
D16             16
D17             18
D18             19
D19             20
D20             22
D21             23
D22             24
D23             25
D24             27
D25             28
D26             30
D27             50
         5, 13, 21, 29,
GND       33, 35, 36,
           43, 49, 53
IOVCC         1, 26
LVDSVCC         44
PLLVCC          34

SHTDN           32

VCC      9

(1) For a multilayer pcb, TI recommends keeping one common GND layer underneath the device and connecting all ground terminals
      directly to this plane.

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                                       Pin Functions - TSSOP (continued)

NAME        PIN              I/O                                        DESCRIPTION
Y0M                   NO.
Y1M                    48    O         Differential LVDS data outputs.
Y2M                    46              Outputs are high-impedance when SHTDN is pulled low (de-asserted)
Y0P                    42
Y1P                    47              Differential LVDS Data outputs.
Y2P                    45
Y3M                    41    O         Output is high-impedance when SHTDN is pulled low (de-asserted).
                       38
Y3P                                    Note: if the application only requires 18-bit color, this output can be left open.
                       37

                                       Pin Functions - BGA MICROSTAR

NAME        BALL                  I/O                                   DESCRIPTION
CLKIN                   NO.
CLKM                         CMOS IN with  Input pixel clock; rising or falling clock polarity is selectable by Control input CLKSEL.
CLKP                     A2       pulldn

                         D1  LVDS Out      Differential LVDS pixel clock output.
                         D2                Output is high-impedance when SHTDN is pulled low (de-asserted).

CLKSEL      D4               CMOS IN with  Selects between rising edge input clock trigger (CLKSEL = VIH) and falling edge input
                                  pulldn   clock trigger

                                           (CLKSEL = VIL).

D0          J2

D1          K1

D2          K2

D3          J3

D4          K3

D5          K4

D6          J4

D7          K5

D8          K6

D9          J6

D10         H4

D11         H6

D12         G5                             Data inputs; supports 1.8-V to 3.3-V input voltage selectable by VDD supply. To
                                           connect a graphic source successfully to a display, the bit assignment of D[27:0] is
D13         G6               CMOS IN with  critical (and not necessarily intuitive).
                                  pulldn   Note: if application only requires 18-bit color, connect unused inputs D5, D10, D11,
D14         F6                             D16, D17, D23, and D27 to GND.

D15         E5

D16         E6

D17         D6

D18         D5

D19         C6

D20         B6

D21         B5

D22         A6

D23         A5

D24         A4

D25         B4

D26         A3

D27         J1

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SLLS992B AUGUST 2009 REVISED MARCH 2015

                                 Pin Functions - BGA MICROSTAR (continued)

NAME     BALL                    I/O                                           DESCRIPTION
                     NO.
GND                                          Supply Ground for VCC, IOVCC, LVDSVCC, and PLLVCC.
                A1, B1, C3,
IOVCC         C5, F2, F5, J5,    Power Supply(1) I/O supply reference voltage (1.8 V up to 3.3 V matching the GPU data output signal
LVDSVCC                                                  swing)
PLLVCC          D3, G3, H3
SHTDN                                        3.3-V LVDS output analog supply
VCC                C4, G4
Y0M                                          3.3-V PLL analog supply
Y1M                   F1
Y2M                   B2         CMOS IN with Device shut down; pull low (de-assert) to shut down the device (low power, resets all
Y0P
Y1P                   B3         pulldn      registers) and high (assert) for normal operation.
Y2P
Y3M                   H5         Power Supply(1) 3.3-V digital supply voltage
Y3P                   H1
--                    G1         LVDS Out    Differential LVDS data outputs.
                      E1                     Outputs are high-impedance when SHTDN is pulled low (de-asserted)
                      H2
                      G2         LVDS Out    Differential LVDS Data outputs.
                      E2                    Output is high-impedance when SHTDN is pulled low (de-asserted).
                      C1                     Note: if the application only requires 18-bit color, this output can be left open.
                      C2
              E3, E4, F3, F4                 Not connected

(1) For a multilayer pcb, it is recommended to keep one common GND layer underneath the device and connect all ground terminals
      directly to this plane.

7 Specifications

7.1 Absolute Maximum Ratings(1)

                                                                               MIN               MAX                             UNIT
                                                                                                                                   V
Supply voltage, VCC, IOVCC, LVDSVCC, PLLVCC(2)                                 0.5              4                                 V
Voltage at any output terminal                                                                                                     V
Voltage at any input terminal                                                  0.5              VCC + 0.5
Continuous power dissipation                                                                                                      C
Storage temperature, Tstg                                                      0.5              IOVCC + 0.5

                                                                               See Thermal Information

                                                                               65               150

(1) Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These are stress ratings
      only, which do not imply functional operation of the device at these or any other conditions beyond those indicated under Recommended
      Operating Conditions. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

(2) All voltages are with respect to the GND terminals.

7.2 ESD Ratings                  Human body model (HBM), per ANSI/ESDA/JEDEC JS-001(1)              VALUE                        UNIT
                                 Charged-device model (CDM), per JEDEC specification JESD22-        5000                          V
V(ESD) Electrostatic discharge  C101 (2)                                                            500

(1) JEDEC document JEP155 states that 500-V HBM allows safe manufacturing with a standard ESD control process.
(2) JEDEC document JEP157 states that 250-V CDM allows safe manufacturing with a standard ESD control process.

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7.3 Recommended Operating Conditions

over operating free-air temperature range (unless otherwise noted)

                     PARAMETER                                                           MIN                       NOM              MAX           UNIT
                                                                                                                      3.3             3.6           V
Supply voltage, VCC                                                                      3                            3.3             3.6
                                                                                                                      3.3             3.6           V
LVDS output supply voltage, LVDSVCC                                                      3                                            3.6           V
                                                                                                         1.8 / 2.5 / 3.3              0.1           
PLL analog supply voltage, PLLVCC                                                        3                                                         C

IO input reference supply voltage, IOVCC                                                 1.62

Power supply noise on any VCC terminal

                                                       IOVCC = 1.8 V IOVCC/2 + 0.3 V

High-level input voltage, VIH                          IOVCC = 2.5 V IOVCC/2 + 0.4 V
                                                       IOVCC = 3.3 V IOVCC/2 + 0.5 V

                                                       IOVCC = 1.8 V                                                       IOVCC/2 0.3 V
                                                                                                                           IOVCC/2 0.4 V
Low-level input voltage, VIL                           IOVCC = 2.5 V                                                       IOVCC/2 0.5 V
                                                       IOVCC = 3.3 V
                                                                                                                                            132
Differential load impedance, ZL                                                          90                                                   85

Operating free-air temperature, TA                                                       45

7.4 Thermal Information

                                                                                                         SN65LVDS93A

                                 THERMAL METRIC(1)                                                         ZQL (BGA DGG (TSSOP)                          UNIT
                                                                                                         MICROSTAR)

                                                                                                         56 PINS           56 PINS

RJA         Junction-to-ambient thermal resistance                                                       67.1              62.1
RJC(top)    Junction-to-case (top) thermal resistance
RJB         Junction-to-board thermal resistance                                                         25.2              18.4
JT          Junction-to-top characterization parameter
JB          Junction-to-board characterization parameter                                                 31.0              31.1                          C/W

                                                                                                         0.8               0.8

                                                                                                         30.3              30.8

(1) For more information about traditional and new thermal metrics, see the IC Package Thermal Metrics application report, SPRA953.

7.5 Electrical Characteristics

over operating free-air temperature range (unless otherwise noted)

                    PARAMETER                                           TEST CONDITIONS                       MIN          TYP (1)                MAX    UNIT
            Input voltage threshold                                                                                                                450     V
VT          Differential steady-state output voltage   RL = 100 , See Figure 7                                             IOVCC/2                        mV
|VOD|       magnitude
            Change in the steady-state differential    See Figure 7                                           250
|VOD|       output voltage magnitude between           tR/F (Dx, CLKin) = 1 ns
            opposite binary states                                                                                         1                      35 mV
VOC(SS)     Steady-state common-mode output            VIH = IOVCC
VOC(PP)     voltage                                    VIL = 0 V                                         1.125                                    1.375  V
IIH         Peak-to-peak common-mode output            VOY = 0 V
IIL         voltage                                    VOD = 0 V                                                           200                     35 mV
IOS         High-level input current                   VO = 0 V to VCC                                                     100
IOZ         Low-level input current                    IOVCC = 1.8 V                                                                               25 A
Rpdn                                                   IOVCC = 3.3 V                                                          2                   10 A
            Short-circuit output current               Disabled, all inputs at GND;                                                               24 mA
IQ                                                     SHTDN = VIL                                                                                12 mA
            High-impedance state output current                                                                                                   20 A

            Input pulldown integrated resistor on all                                                                                                         k
            inputs (Dx, CLKSEL, SHTDN, CLKIN)
                                                                                                                                                  100 A
            Quiescent current

(1) All typical values are at VCC = 3.3 V, TA = 25C.                                                    Submit Documentation Feedback                           7
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Electrical Characteristics (continued)

over operating free-air temperature range (unless otherwise noted)

     PARAMETER                               TEST CONDITIONS                                                  MIN  TYP (1)  MAX UNIT

                                             SHTDN = VIH, RL = 100  (5 places),                                    51.9
                                             grayscale pattern (Figure 8)
                                             VCC = 3.3 V, fCLK = 75 MHz                                            0.4            mA

                                                                     I(VCC) + I(PLLVCC) + I(LVDSVCC)               0.1

                                                                      I(IOVCC) with IOVCC = 3.3 V                  53.3

                                                                      I(IOVCC) with IOVCC = 1.8 V                  0.6            mA

                                             SHTDN = VIH, RL = 100  (5 places), 50%                                0.2
                                             transition density pattern (Figure 8),
ICC  Supply current (average)                VCC = 3. 3 V, fCLK = 75 MHz                                           63.7

                                                                     I(VCC) + I(PLLVCC) + I(LVDSVCC)               1.3            mA

                                                                      I(IOVCC) with IOVCC = 3.3 V                  0.5

                                                                      I(IOVCC) with IOVCC = 1.8 V                  81.6

                                             SHTDN = VIH, RL = 100  (5 places), worst-                             1.6            mA
                                             case pattern (Figure 9),
                                             VCC = 3.6 V, fCLK = 75 MHz                                            0.6

                                                                     I(VCC) + I(PLLVCC) + I(LVDSVCC)               102.2

                                                                      I(IOVCC) with IOVCC = 3.3 V                  2.1            mA

                                                                      I(IOVCC) with IOVCC = 1.8 V                  0.8

                                             SHTDN = VIH, RL = 100  (5 places), worst-
                                             case pattern (Figure 9),
                                             fCLK = 100 MHz

                                                                     I(VCC) + I(PLLVCC) + I(LVDSVCC)

                                                                      I(IOVCC) with IOVCC = 3.6 V

                                                                      I(IOVCC) with IOVCC = 1.8 V

                                             SHTDN = VIH, RL = 100  (5 places), worst-
                                             case pattern (Figure 9),
                                             fCLK = 135 MHz

                                                                     I(VCC) + I(PLLVCC) + I(LVDSVCC)

                                                                      I(IOVCC) with IOVCC = 3.6 V

                                                                      I(IOVCC) with IOVCC = 1.8 V

CI   Input capacitance                                                                                             2              pF

7.6 Timing Requirements

Input clock period, tc         w/ modulation frequency 30 kHz                                          MIN         MAX      UNIT
Input clock modulation         w/ modulation frequency 50 kHz                                           7.4          100     ns
                                                                                                                     8%
High-level input clock pulse width duration, tw                                                       0.4 tc         6%      ns
Input signal transition time, tt                                                                           2                 ns
Data set up time, D0 through D27 before CLKIN (See Figure 6)                                                       0.6 tc    ns
                                                                                                        0.8             3    ns

Data hold time, D0 through D27 after CLKIN

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7.7 Switching Characteristics

over operating free-air temperature range (unless otherwise noted)

                                                    TEST CONDITIONS                                              MIN   TYP (1)   MAX UNIT
                                                                                                                 0.1         0
            Delay time, CLKOUT after Yn valid                                                            1/7 tc 0.1
                                                                                                         2/7 tc 0.1
t0          (serial bit position 0, equal D1, D9,                                                        3/7 tc 0.1            0.1           ns
                                                                                                         4/7 tc 0.1
            D20, D5)                                                                                     5/7 tc 0.1
                                                                                                         6/7 tc 0.1
            Delay time, CLKOUT after Yn valid                                                                                    1/7 tc + 0.1

t1          (serial bit position 1, equal D0, D8,                                                                                              ns

            D19, D27)

            Delay time, CLKOUT after Yn valid                                                                                    2/7 tc + 0.1

t2          (serial bit position 2, equal D7, D18,                                                                                             ns

            D26. D23)

t3          Delay time, CLKOUT after Yn valid       See Figure 10, tC = 10 ns,                                                   3/7 tc + 0.1  ns
            (serial bit position 3; equal D6, D15,  |Input clock jitter| < 25 ps (2)
            D25, D17)

            Delay time, CLKOUT after Yn valid                                                                                    4/7 tc + 0.1

t4          (serial bit position 4, equal D4, D14,                                                                                             ns

            D24, D16)

            Delay time, CLKOUT after Yn valid                                                                                    5/7 tc + 0.1

t5          (serial bit position 5, equal D3, D13,                                                                                             ns

            D22, D11)

            Delay time, CLKOUT after Yn valid                                                                                    6/7 tc + 0.1

t6          (serial bit position 6, equal D2, D12,                                                                                             ns

            D21, D10)

tc(o)       Output clock period                                                                                        tc                      ns

                                                    tC = 10 ns; clean reference clock,                                 26
                                                    see Figure 11

tc(o)       Output clock cycle-to-cycle jitter (3)  tC = 10 ns with 0.05UI added noise                                 44
                                                    modulated at 3 MHz, see Figure 11                                                                ps

                                                    tC = 7.4 ns; clean reference clock,                                35
                                                    see Figure 11

                                                    tC = 7.4 ns with 0.05UI added noise                                 42
                                                    modulated at 3 MHz, see Figure 11                                  4/7 tc
                                                                                                                        225
tw          High-level output clock pulse                                                                                                      ns
            duration

tr/f        Differential output voltage transition  See Figure 7                                                                 500           ps
            time (tr or tf)

ten         Enable time, SHTDN to phase lock        f(clk) = 135 MHz, See Figure 12                                    6                       s
            (Yn valid)

tdis        Disable time, SHTDN to off-state        f(clk) = 135 MHz, See Figure 13                                    7                       ns
            (CLKOUT high-impedance)

(1) All typical values are at VCC = 3.3 V, TA = 25C.
(2) |Input clock jitter| is the magnitude of the change in the input clock period.

(3) The output clock cycle-to-cycle jitter is the largest recorded change in the output clock period from one cycle to the next cycle observed

      over 15,000 cycles.Tektronix TDSJIT3 Jitter Analysis software was used to derive the maximum and minimum jitter value.

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            Dn                               Previous cycle  Current cycle                        Next
      CLKIN
                                             D0-1 D7 D6 D4 D3 D2 D1 D0 D7+1
             or
      CLKIN                                  D8-1 D18 D15 D14 D13 D12 D9 D8 D18+1
    CLKOUT
                                             D19-1 D26 D25 D24 D22 D21 D20 D19 D26+1
            Y0
            Y1                                                      D27-1 D23 D17 D16 D11 D10 D5  D27 D23+1
            Y2
            Y3   Figure 1. Typical SN65LVDS93A Load and Shift Sequences

10  Submit Documentation Feedback                                                                         Copyright 20092015, Texas Instruments Incorporated
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7.8 Typical Characteristics                                                                                                          SLLS992B AUGUST 2009 REVISED MARCH 2015

100                                                                                                                            800
90
                                                                                                                                                               Output Jitter
                                                                                                                               700

ICC - Average Supply Current - mA80                                                                                            600
                                                                                                  Period Clock Jitter - ps-ppVCC = 3.6V                    Input Jitter

70                                                                                                                             500

60                                                                                                                             400

50                                                               VCC = 3.3V                                                    300

40                                                                                                                             200

                               VCC = 3V                                                                                        100
30

20                                                                                                                             0

     10  30  50                70                                90 110 130                                                    0.01  0.10                                     1  10

                            fclk - Clock Frequency - MHz                                             f(mod) - Input Modular Frequency - MHz
Total device current (using grayscale pattern) over pixel clock               CLK frequency during text = 100 MHz
frequency

Figure 2. Average Grayscale ICC vs Clock Frequency                                                                             Figure 3. Output Clock Jitter vs Input Clock Jitter

                                                                 CLKL Signal  PRBS Data Signal

                                         V - Voltage - 80mV/div

                                                                                   tk - Time - 1 ns/div
                                                                 Clock signal = 135 MHz

                                                                      Figure 4. Typical PRBS Output Signal
                                                                                 Over One Clock Period

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SLLS992B AUGUST 2009 REVISED MARCH 2015                        LVDSVCC

8 Parameter Measurement Information

                                                      IOVCC

                                                                            5W      YnP or

        D or      50W                                        10kW                   YnM
    SHTDN

                  7V                                                            7V
                             300kW

    Figure 5. Equivalent Input and Output Schematic Diagrams

                                                             tsu   thold

              Dn

                        CLKIN

    All input timing is defined at IOVDD / 2 on an input signal with a 10% to 90% rise or fall time of less than 3 ns.
    CLKSEL = 0V.

                                     Figure 6. Setup and Hold Time Definition

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                     Parameter Measurement Information (continued)

                     YP           49.9W 1% (2 PLCS)

                                            VOD                                                          VOC
                     YM

                     VOD(H)                                                                                   100%
                                                                                                              80%

            0V

                                                 VOD(L)                                                       20%
                                                                                                              0%

                              tf                                                                         tr

                                                                                                              VOC(PP)

            VOC(SS)  VOC(SS)

                                                                                                                0V

            Figure 7. Test Load and Voltage Definitions for LVDS Outputs

              CLKIN
             D0,8,16
             D1,9,17
           D2,10,18
           D3,11,19
D4-7,12-15,20-23
             D24-27

               The 16 grayscale test pattern test device power consumption for a typical display pattern.

                                                  Figure 8. 16 Grayscale Test Pattern

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                                  Parameter Measurement Information (continued)

                                                        T
         CLKIN

     EVEN Dn

    ODD Dn

           The worst-case test pattern produces nearly the maximum switching frequency for all of the LVDS outputs.

                                           Figure 9. Worst-Case Power Test Pattern

   CLKIN                                       t7
CLKOUT
                                                             t6
        Yn                                          t5
                                            t4
                                    t3
                           t2
                   t1
                t0

                ~2.5V                              CLKOUT                        VOD(H)
                1.40V                                   or Yn                    0.00V
                ~0.5V                                                            VOD(L)
    CLKIN

            t7                                                   t0-6

    CLKOUT is shown with CLKSEL at high-level.
    CLKIN polarity depends on CLKSEL input level.

                Figure 10. SN65LVDS93A Timing Definitions

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            Parameter Measurement Information (continued)

            Reference                      +                               VCO                           Device
                                                                                                         Under
                                                                                                          Test

                                                     +

                                           Modulation
                                           v(t) = A sin(2 pfmodt)

                    HP8656B Signal         HP8665A Synthesized                   Device Under                        DTS2070C
                        Generator,            Signal Generator,                        Test                             Digital
                                             0.1 MHz-4200 MHz
                    0.1 MHz-990 MHz                                                                                  TimeScope
                                                                RF Output        CLKIN CLKOUT
                                RF Output  Modulation Input                                                      Input

   CLKIN                                   Figure 11. Output Clock Jitter Test Set Up
        Dn
                                                                      ten                                        Invalid
SHTDN
        Yn                                 Figure 12. Enable Time Waveforms                                                      Valid

   CLKIN                                                                   tdis

SHTDN
CLKOUT

                                           Figure 13. Disable Time Waveforms

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SLLS992B AUGUST 2009 REVISED MARCH 2015

9 Detailed Description

9.1 Overview

FlatLinkTM is an LVDS SerDes data transmission system. The SN65LVDS93A takes in three (or four) data words
each containing seven single-ended data bits, and converts this to an LVDS serial output. Each serial output runs
at seven times that of the parallel data rate. The deserializer (receiver) device operates in the reverse manner.
The three (or four) LVDS serial inputs are transformed back to the original 7-bit parallel single-ended data.
FlatLink devices are available in 21:3 or 28:4 SerDes ratios.
The 21-bit devices are designed for 6-bit RGB video for a total of 18 bits in addition to 3 extra bits for

    horizontal synchronization, vertical synchronization, and data enable.
The 28-bit devices are intended for 8-bit RGB video applications. Again, the extra 4 bits are for horizontal

    synchronization, vertical synchronization, data enable, and the remaining is the reserved bit. These 28-bit
    devices can also be used in 6-bit and 4-bit RGB applications as shown in the subsequent system diagrams.

9.2 Functional Block Diagram

    D0, D1, D2, D3,                          7   Parallel-Load 7-bit  Y0P
                                                    Shift Register    Y0M
    D4, D6, D7
                                                A,B,...G              Y1P
    D8, D9, D12, D13,                        7  SHIFT/LOAD            Y1M
                                                >CLK
    D14, D15, D18                                                     Y2P
                                                 Parallel-Load 7-bit  Y2M
    D19, D20, D21, D22,                      7      Shift Register
                                                                      Y3P
    D24, D25, D26                               A,B,...G              Y3M
                                                SHIFT/LOAD
    D27, D5, D10, D11,                       7  >CLK

    D16, D17, D23                                Parallel-Load 7-bit
                                                    Shift Register

                                                A,B,...G
                                                SHIFT/LOAD
                                                >CLK

                                                 Parallel-Load 7-bit
                                                    Shift Register

                                                A,B,...G
                                                SHIFT/LOAD
                                                >CLK

     SHTDN                                          Control Logic     CLKOUTP
                                                                      CLKOUTM
       CLKIN                                        7X Clock/PLL
    CLKSEL
                                                7XCLK
                                                >CLK
                                                CLKINH
                                                RISING/FALLING EDGE

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9.3 Feature Description

9.3.1 TTL Input Data

The data inputs to the transmitter come from the graphics processor and consist of up to 24 bits of video
information, a horizontal synchronization bit, a vertical synchronization bit, an enable bit, and a spare bit. The
data can be loaded into the registers upon either the rising or falling edge of the input clock selectable by the
CLKSEL pin. Data inputs are 1.8 V to 3.3 V tolerant for the SN65LVDS93A and can connect directly to low-
power, low-voltage application and graphic processors. The bit mapping is listed in Table 1.

                                 Table 1. Pixel Bit Ordering

   LSB                   RED               GREEN                                                                 BLUE
                          R0                  G0                                                                   B0
4-bit MSB                 R1                  G1                                                                   B1
6-bit MSB                 R2                  G2                                                                   B2
8-bit MSB                 R3                  G3                                                                   B3
                          R4                  G4                                                                   B4
                          R5                  G5                                                                   B5
                          R6                  G6                                                                   B6
                          R7                  G7                                                                   B7

9.3.2 LVDS Output Data
The pixel data assignment is listed in Table 2 for 24-bit, 18-bit, and 12-bit color hosts.

                                 Table 2. Pixel Data Assignment

SERIAL                          8-BIT               6-BIT                                                       4-BIT
CHANNEL
            DATA BITS  FORMAT-1  FORMAT-2  FORMAT-3                                                      NON-LINEAR STEP LINEAR STEP

                            R0                                                                           SIZE           SIZE
                            R1
            D0              R2       R2        R2        R0                                              R2             VCC
                            R3       R3        R3        R1
            D1              R4       R4        R4        R2                                              R3             GND
                            R5       R5        R5        R3
            D2              G0       R6        R6        R4                                              R0             R0
                            G1       R7        R7        R5
Y0          D3              G2      G2        G2        G0                                               R1             R1
                            G3      G3        G3        G1
            D4              G4      G4        G4        G2                                               R2             R2
                            G5      G5        G5        G3
            D6              B0      G6        G6        G4                                               R3             R3
                            B1      G7        G7        G5
            D7              B2       B2        B2        B0                                              G2             VCC
                            B3       B3        B3        B1
            D8              B4       B4        B4        B2                                              G3             GND
                            B5       B5        B5        B3
            D9           HSYNC       B6        B6        B4                                              G0             G0
                         VSYNC       B7        B7        B5
            D12         ENABLE   HSYNC     HSYNC     HSYNC                                               G1             G1
                                 VSYNC     VSYNC     VSYNC
Y1          D13                  ENABLE    ENABLE    ENABLE                                              G2             G2

            D14                                                                                          G3             G3

            D15                                                                                          B2             VCC

            D18                                                                                          B3             GND

            D19                                                                                          B0             B0

            D20                                                                                          B1             B1

            D21                                                                                          B2             B2

Y2          D22                                                                                          B3             B3

            D24                                                                                          HSYNC          HSYNC

            D25                                                                                          VSYNC          VSYNC

            D26                                                                                          ENABLE         ENABLE

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SLLS992B AUGUST 2009 REVISED MARCH 2015

                                   Table 2. Pixel Data Assignment (continued)

SERIAL                                          8-BIT            6-BIT              4-BIT
CHANNEL
            DATA BITS  FORMAT-1              FORMAT-2   FORMAT-3  GND          NON-LINEAR STEP LINEAR STEP
                                                                  GND
                            R6                    R0        GND   GND          SIZE         SIZE
                            R7                    R1        GND   GND
             D27            G6                    G0        GND   GND          GND          GND
              D5            G7                    G1        GND   GND
             D10            B6                    B0        GND   GND          GND          GND
             D11            B7                    B1        GND   CLK
             D16          RSVD                  RSVD        GND                GND          GND
             D17           CLK                   CLK        CLK
        Y3   D23                                                               GND          GND
    CLKOUT  CLKIN
                                                                               GND          GND

                                                                               GND          GND

                                                                               GND          GND

                                                                               CLK          CLK

9.4 Device Functional Modes

9.4.1 Input Clock Edge

The transmission of data bits D0 through D27 occurs as each are loaded into registers upon the edge of the
CLKIN signal, where the rising or falling edge of the clock may be selected through CLKSEL. The selection of a
clock rising edge occurs by inputting a high level to CLKSEL, which is achieved by populating pullup resistor to
pull CLKSEL=high. Inputting a low level to select a clock falling edge is achieved by directly connecting CLKSEL
to GND.

9.4.2 Low Power Mode

The SN65LVDS93A can be put in low-power consumption mode by active-low input SHTDN#. Connecting pin
SHTDN# to GND will inhibit the clock and shut off the LVDS output drivers for lower power consumption. A low-
level on this signal clears all internal registers to a low-level. Populate a pullup to VCC on SHTDN# to enable the
device for normal operation.

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10 Application and Implementation                                                                        SLLS992B AUGUST 2009 REVISED MARCH 2015

                                                        NOTE
Information in the following applications sections is not part of the TI component
specification, and TI does not warrant its accuracy or completeness. TI's customers are
responsible for determining suitability of components for their purposes. Customers should
validate and test their design implementation to confirm system functionality.

10.1 Application Information

This section describes the power up sequence, provides information on device connectivity to various GPU and
LCD display panels, and offers a PCB routing example.

10.1.1 Power

The SN65LVDS93A does not require a specific power-up sequence.

The device is permitted to power up IOVCC while VCC, VCCPLL, and VCCLVDS remain powered down and
connected to GND. The input level of the SHTDN during this time does not matter as only the input stage is
powered up while all other device blocks are still powered down.

The device is also permitted to power up all 3.3-V power domains while IOVCC is still powered down to GND.
The device will not suffer damage. However, in this case, all the I/Os are detected as logic HIGH, regardless of
their true input voltage level. Hence, connecting SHTDN to GND will still be interpreted as a logic HIGH; the
LVDS output stage will turn on. The power consumption in this condition is significantly higher than standby
mode, but still lower than normal mode.

The user experience can be impacted by the way a system powers up and powers down an LCD screen. The
following sequence is recommended:

Power-up sequence (SN65LVDS93A SHTDN input initially low):
1. Ramp up LCD power (maybe 0.5 ms to 10 ms) but keep backlight turned off.
2. Wait for additional 0-200ms to ensure display noise won't occur.
3. Enable video source output; start sending black video data.
4. Toggle LVDS83B shutdown to SHTDN = VIH.
5. Send >1 ms of black video data; this allows the LVDS83B to be phase locked, and the display to show black

     data first.
6. Start sending true image data.
7. Enable backlight.

Power-down sequence (SN65LVDS93A SHTDN input initially high):
1. Disable LCD backlight; wait for the minimum time specified in the LCD data sheet for the backlight to go low.
2. Video source output data switch from active video data to black image data (all visible pixel turn black); drive

     this for >2 frame times.
3. Set SN65LVDS93A input SHTDN = GND; wait for 250 ns.
4. Disable the video output of the video source.
5. Remove power from the LCD panel for lowest system power.

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10.2 Typical Application

                                                                                                                                                                                                                                                                                                                                                                                    J1

    U1H                                                                                                                                                                                                       sma_surface                                                                                                                                                               J2
                               C3
                                                                                                                                                                                                                     J3                                                                                                                                                                 sma_surface
                  GND1
                               C5                                                                                                                       U1A                                                   sma_surface                                                                                                                                                               J4
                                                                                                                                                                           D1
                  GND2 D3                                                                                                                                                                                            J5                                                                                                                                                                 sma_surface
                  GND3 F5                                                                                                                                     CLKM D2
                  GND4                                                                                                                                        CLKP

                               G3                                                                                                                                          H2
                  GND5 H3                                                                                                                                      Y0P H1
                  GND6                                                                                                                                         Y0M

                               J5                                                                                                                                          G2
                  GND7 A1                                                                                                                                      Y1P
               PLLGND B1
           LVDSGND1                                                                                                                                                        G1
                                                                                                                                                               Y1M
                               F2
           LVDSGND2                                                                                                                                                        E1
                                                                                                                                                               Y2P
    SN65LVDS93A-Q1ZQL
                                                                                                                                                                           E2
                                                                                                                                                               Y2M                                            sma_surface                                                                                                                                                               J6

                                              IOVCC                                                                                                                        C2
                                                                                                                                                               Y3P C1
                                                     R4      R5   R6      R7         R8  R9  R10                                                               Y3M

                                                     4.7k 4.7k 4.7k 4.7k 4.7k 4.7k 4.7k                                                               SN65LVDS93A-Q1ZQL                                              J7                                                                                                                                                                 sma_surface

    U1B                                                                                           JMP1

    D0      J2                     D0                                                             12

            K1                     D1                                                                                                                                                                         sma_surface                                                                                                                                                               J8
    D1 K2
    D2 J3                          D2

    D3 K3                          D3

    D4 J4                          D4

    D6                             D6                                                                                                                                                                                J9                                                                                                                                                                 sma_surface

    D7      K5                     D7                                                                                                             14
                                                                                                                                         Header 7x2
    SN65LVDS93A-Q1ZQL                         IOVCC                                                                                                                                                           sma_surface                                                                                                                                                               J10
                                                     R11 R12 R13 R14 R15 R16 R17
                                                     4.7k 4.7k 4.7k 4.7k 4.7k 4.7k 4.7k                                                                                                                                                                                                                                                                                                 sma_surface

    U1C                                                                                                                                     JMP2
                                                                                                                                               12
        D8      K6                 D8

                J6                 D9
        D9 G5                                                                                                                                                                                 IOVCC           IOVCC
                                   D12
    D12 G6
    D13 F6                         D13

    D14 E5                         D14

    D15                            D15

    D18         D5                 D18                                                                                                            14
                                                                                                                                         Header 7x2
                                                                                                                                                                                                   R1         R2
                                                     R18 R19 R20 R21 R22 R23 R24
    SN65LVDS93A-Q1ZQL                                4.7k 4.7k 4.7k 4.7k 4.7k 4.7k 4.7k                                                                                                            4.7k

                                              IOVCC                                                                                         JMP3
                                                                                                                                               12
    U1D                                                                                                                                                      U1G                                   SHTDN                                                                                                                                                                                        JMP6
                                                                                                                                                                                    B3             CLKSEL                                                                                                                                                                                            12
                C6                 D19                                                                                                                                                                                                                                                                                                                                                               34
    D19 B6                                                                                                                                                           SHTDN D4
    D20 B5                         D20                                                                                                                             CLKSEL                                                                                                                                                                                                                     Header 2x2

    D21 A6                         D21                                                                                                                       SN65LVDS93A-Q1ZQL                                                                                                                                                                                                          IOVCC

    D22 A4                         D22

    D24                            D24

                B4                 D25
    D25 A3
    D 26                           D26                                                                     14
                                                                                                  Header 7x2
    SN65LVDS93A-Q1ZQL                                                                                                                                        U1J
                                                                                                                                                                            E3
                                              IOVCC
                                                                                                                                                                NC1 E4
                                                     R25 R26 R27 R28 R29 R30 R31                                                                                NC2
                                                     4.7k 4.7k 4.7k 4.7k 4.7k 4.7k 4.7k
                                                                                                                                                                            F3
                                                                                                                                                                NC3 F4
                                                                                                                                                                NC4

                                                                                                                                                             SN65LVDS93A-Q1ZQL

    U1E                                                                                           JMP4
                                                                                                    12
                K4                 D5
        D5 H4                                                                                                                                                                                 VCC
                                   D10
    D10 H6
    D11                            D11                                                                                                                       U1I
                                                                                                                                                                                    G4
                E6                 D16
    D16 D6                                                                                                                                                               VCC B2
    D17 A5                         D17                                                                                                                             PLLVCC

    D23 J1                         D23                                                                                                                                              F1
                                                                                                                                                                  LVDSVCC
    D27                            D27                                                                        14
                                                                                                     Header 7x2                                                                     H5
                                                                                                                                                                   IOVCC1
                                                                                                  VCC
                                                                                                                                                                                    C4
                                                                                                                                                                   IOVCC2

    SN65LVDS93A-Q1ZQL

                                                                                                                                                             SN65LVDS93A-Q1ZQL

         VCC                                                 VCC                                                                                                               IOVCC

                C31                    C32           C33          C34         C35        C36      C40                                                 C41    C42                      C37              C38     C39
                   1uF                 0.1uF         0.01uF          1uF      0.1uF      0.01uF      1uF                                              0.1uF  0.01uF                      1uF           0.1uF  0.01uF

                                                                                                                                                                                                              PLACE UNDER LVDS93A-Q1
                                                                                                                                                                                                              (bottom pcb side)

                Figure 14. Schematic Example (SN65LVDS93A Evaluation Board)

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                                                                                                         SLLS992B AUGUST 2009 REVISED MARCH 2015

Typical Application (continued)
10.2.1 Design Requirements
For this design example, use the parameters listed in Table 3 as the input parameters.

DESIGN PARAMETER   Table 3. Design Parameters
            VCC
                                                            EXAMPLE VALUE
           VCCIO                                                      3.3 V
           CLKIN                                                      1.8 V
         SHTDN#
           Format                                                Falling edge
                                                                      High

                                                        18-bit GPU to 24-bit LCD

10.2.2 Detailed Design Procedure

10.2.2.1 Signal Connectivity

While there is no formal industry standardized specification for the input interface of LVDS LCD panels, the
industry has aligned over the years on a certain data format (bit order). Figure 15 through Figure 18 show how
each signal should be connected from the graphic source through the SN65LVDS93A input, output and LVDS
LCD panel input. Detailed notes are provided with each figure.

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SLLS992B AUGUST 2009 REVISED MARCH 2015

      24-bpc GPU                             SN65LVDS93A

              R0(LSB)              FORMAT1 FORMAT2 (See Note A)
                    R1
                    R2             D0        D27
                    R3
                    R4             D1        D5
                    R5
                    R6             D2        D0

             R7(MSB)               D3        D1
              G0(LSB)
                                   D4        D2                   Y0M                                                                                                    100
                    G1                                                                                                                                                                                      to column
                    G2             D6        D3                   Y0P                                                                                                                                         driver
                    G3
                    G4             D27 D4                                                                                                                                100
                    G5
                    G6             D5        D6                   Y1M                                                                                                        LVDS
              G7(MSB)                                                                                                                                                 100 timing
              B0(LSB)              D7        D10                  Y1P                                                        Main board connectorFPC
                    B1                                            Y2M                                                                       Panel connectorCable           Controller
                    B2             D8        D11                                                                                                                        (8bpc, 24bpp)
                    B3
                    B4             D9        D7                                                                                                                          100
                    B5                                                                                                                                                                                    to row driver
                    B6             D12 D8                         Y2P
             B7(MSB)                                                                                                                                                     100
             HSYNC                 D13 D9
              VSYNC                                                                                                                                          24-bpp LCD Display
            ENABLE                 D14 D12                        Y3M
    RSVD (Note C)
                  CLK              D10 D13                        Y3P

                                   D11 D14

                                   D15 D16                 CLKOUTM

                                   D18 D17                 CLKOUTP

                                   D19 D15

                                   D20 D18

                                   D21 D19

                                   D22 D20

                                   D16 D21

                                   D17 D22

                                   D24 D24

                                   D25 D25

                                   D26 D26

                                   D23 D23

                                   CLKIN CLKIN
    GND
          VDDGPUIO
                                                                     IOVCC
                                                                                SHTDN
                                                                                    CLKSEL
                                                                                          GND
                                                                                                      VCC
                                                                                                          PLLVCC
                                                                                                             LVDSVCC

                                             4.8k          3.3V                                                        3.3V
                                                              C2                                                      C3
    1.8V or 2.5V                   C1        Rpullup
       or 3.3V
                                             Rpulldown

                                             (See Note B)

                                         Main Board

    Note A. FORMAT: The majority of 24-bit LCD display panels require the two most significant bits (2 MSB ) of each
    color to be transferred over the 4th serial data output Y3. A few 24-bit LCD display panels require the two LSBs of
    each color to be transmitted over the Y3 output. The system designer needs to verify which format is expected by
    checking the LCD display data sheet.
    Format 1: use with displays expecting the 2 MSB to be transmitted over the 4th data channel Y3. This is the

         dominate data format for LCD panels.
    Format 2: use with displays expecting the 2 LSB to be transmitted over the 4th data channel.
    Note B. Rpullup: install only to use rising edge triggered clocking.
    Rpulldown: install only to use falling edge triggered clocking.
    C1: decoupling capacitor for the VDDIO supply; install at least 1x0.01F.
    C2: decoupling capacitor for the VDD supply; install at least 1x0.1F and 1x0.01F.
    C3: decoupling capacitor for the VDDPLL and VDDLVDS supply; install at least 1x0.1F and 1x0.01F.
    Note C. If RSVD is not driven to a valid logic level, then an external connection to GND is recommended.
    Note D. RSVD must be driven to a valid logic level. All unused SN65LVDS93A inputs must be tied to a valid logic
    level.

                       Figure 15. 24-Bit Color Host to 24-Bit LCD Panel Application

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                  18-bpp GPU                                                                                                                      SLLS992B AUGUST 2009 REVISED MARCH 2015

                         R0(LSB)                      SN65LVDS93A
                               R1
                               R2                 D0                        Y0M                                                                   100              to column
                               R3                 D1                         Y0P                                                                  100                driver
                               R4                 D2                        Y1M
                                                  D3                         Y1P                                  Main board connectorFPC
                        R5(MSB)                   D4                        Y2M                                                  Panel connectorCable
                                                  D6                         Y2P
                         G0(LSB)                  D27               CLKOUTM                                                                       100  LVDS
                               G1                 D5                CLKOUTP                                                                            timing
                               G2                 D7
                               G3                 D8                        Y3M                                                                   Controller
                               G4                 D9                         Y3P
                                                  D12                                                                                             (6-bpc, 18-bpp)
                        G5(MSB)                   D13
                                                  D14                                                                                             100
                         B0(LSB)                  D10
                                B1                D11                                                                                                              to row driver
                                B2                D15
                                B3                D18                                                                                        18-bpp LCD Display
                                B4                D19
                                                  D20                                                                     (See Note A)
                        B5(MSB)                   D21
                                                  D22
                         HSYNC                    D16
                         VSYNC                    D17
                       ENABLE                     D24
                                                  D25
                           RSVD                   D26
                             CLK                  D23
                                                  CLKIN
GND
      VDDGPUIO
                                                                  IOVCC
                                                                            SHTDN
                                                                                CLKSEL
                                                                                      GND
                                                                                                   VCC
                                                                                                      PLLVCC
                                                                                                         LVDSVCC

                                                         4.8k       3.3V                                            3.3V
                                                                        C2                                        C3
                                    1.8V or 2.5V  C1     Rpullup
                                       or 3.3V

                                                         Rpulldown

                                                      (See Note B)

                                 Main Board

Note A. Leave output Y3 NC.
Note B.Rpullup: install only to use rising edge triggered clocking.
Rpulldown: install only to use falling edge triggered clocking.
C1: decoupling capacitor for the VDDIO supply; install at least 1x0.01F.
C2: decoupling capacitor for the VDD supply; install at least 1x0.1F and 1x0.01F.
C3: decoupling capacitor for the VDDPLL and VDDLVDS supply; install at least 1x0.1F and 1x0.01F.

         Figure 16. 18-Bit Color Host to 18-Bit Color LCD Panel Display Application

Copyright 20092015, Texas Instruments Incorporated                                                                                             Submit Documentation Feedback   23
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SN65LVDS93A                                                                                                                                                                                            www.ti.com

SLLS992B AUGUST 2009 REVISED MARCH 2015

     12-bpp GPU                              SN65LVDS93A

    (See Note B)                   D0                              Y0M                                                                                    100
                                   D1                               Y0P
           R2 or VCC               D2                              Y1M                                                                                                                    to column
           R3 or GND               D3                               Y1P                                                                                                                     driver
                                   D4                              Y2M
                   R0              D6                               Y2P                                                                                   100
                   R1              D27                     CLKOUTM
                   R2              D5                      CLKOUTP                                                    Main board connectorFPC
            R3(MSB)                D7                                                                                                Pan lel conn tectorCable
                                   D8                              Y3M
    (See Note B)                   D9                               Y3P                                                                                   100  LVDS
                                   D12                                                                                                                         timing
           G2 or VCC               D13
           G3 or GND               D14                                                                                                                    Controller
                                   D10
                   G0              D11                                                                                                                    (6-bpc, 18-bpp)
                   G1              D15
                   G2              D18                                                                                                                    100
           G3(MSB)                 D19                                                                                                                                                  to row driver
                                   D20
    (See Note B)                   D21                                                                                                           18-bpp LCD Display
                                   D22
           B2 or VCC               D16                                                                                        (See Note A)
           B3 or GND               D17
                                   D24
                   B0              D25
                   B1              D26
                   B2              D23
            B3(MSB)                CLKIN

            HSYNC
            VSYNC
           ENABLE

              RSVD
                 CLK
    GND
          VDDGPUIO
                                                                      IOVCC
                                                                                SHTDN
                                                                                    CLKSEL
                                                                                          GND
                                                                                                       VCC
                                                                                                          PLLVCC
                                                                                                             LVDSVCC

                                             4.8k          3.3V                                                         3.3V
                                                               C2                                                     C3
    1.8V or 2.5V                   C1        Rpullup
       or 3.3V
                                             Rpulldown

                                             (See Note C)

                                       Main Board

    Note A. Leave output Y3 N.C.
    Note B. R3, G3, B3: this MSB of each color also connects to the 5th bit of each color for increased dynamic range of
    the entire color space at the expense of nonlinear step sizes between each step. For linear steps with less dynamic
    range, connect D1, D8, and D18 to GND.
    R2, G2, B2: these outputs also connects to the LSB of each color for increased, dynamic range of the entire color
    space at the expense of nonlinear step sizes between each step. For linear steps with less dynamic range, connect
    D0, D7, and D15 to VCC.
    Note C.Rpullup: install only to use rising edge triggered clocking.
    Rpulldown: install only to use falling edge triggered clocking.
    C1: decoupling capacitor for the VDDIO supply; install at least 1x0.01F.
    C2: decoupling capacitor for the VDD supply; install at least 1x0.1F and 1x0.01F.
    C3: decoupling capacitor for the VDDPLL and VDDLVDS supply; install at least 1x0.1F and 1x0.01F.

             Figure 17. 12-Bit Color Host to 18-Bit Color LCD Panel Display Application

24  Submit Documentation Feedback                                                                         Copyright 20092015, Texas Instruments Incorporated
                                             Product Folder Links: SN65LVDS93A
www.ti.com                                                                                                                                                                         SN65LVDS93A

                    24-bpp GPU                                                                                                                        SLLS992B AUGUST 2009 REVISED MARCH 2015

                    R2 R0 and R1: NC                               SN65LVDS93A

                                  (See Note B)                 D0                        Y0M                                                          100
                                                               D1                         Y0P
                                  R3                           D2                        Y1M                                                                                          to column
                                  R4                           D3                         Y1P                                                                                           driver
                                  R5                           D4                        Y2M
                                  R6                           D6                         Y2P                                                         100
                           R7(MSB)                             D27               CLKOUTM
                                                               D5                CLKOUTP                          Main board connectorFPC
                                  G0 and G1: NC                D7                                                                Pan lel conn tectorCable
                                  (See Note B)                 D8                        Y3M
                                                               D9                         Y3P                                                         100  LVDS
                                  G2                           D12                                                                                         timing
                                  G3                           D13
                                  G4                           D14                                                                                    Controller
                                  G5                           D10
                                  G6                           D11                                                                                    (6-bpc, 18-bpp)
                           G7(MSB)                             D15
                                                               D18                                                                                    100
                                  B0 and B1: NC                D19                                                                                                                  to row driver
                                  (See Note B)                 D20
                                                               D21                                                                           18-bpp LCD Display
                                  B2                           D22
                                  B3                           D16                                                        (See Note A)
                                  B4                           D17
                                  B5                           D24
                                  B6                           D25
                           B7(MSB)                             D26
                                                               D23
                                  B0 and B1: NC                CLKIN
                                  (See Note B)

                           HSYNC
                            VSYNC
                          ENABLE

                              RSVD
                                CLK
GND
      VDDGPUIO
                                                                  IOVCC
                                                                            SHTDN
                                                                                CLKSEL
                                                                                      GND
                                                                                                   VCC
                                                                                                      PLLVCC
                                                                                                         LVDSVCC

                                                                      4.8k       3.3V                               3.3V
                                                                                     C2                           C3
                                                 1.8V or 2.5V  C1  Rpullup
                                                    or 3.3V
                                                                      Rpulldown

                                                                   (See Note C)

                                   Main Board

Note A. Leave output Y3 NC.
Note B. R0, R1, G0, G1, B0, B1: For improved image quality, the GPU should dither the 24-bit output pixel down
to18-bit per pixel.
NoteC.Rpullup: install only to use rising edge triggered clocking.
Rpulldown: install only to use falling edge triggered clocking.
C1: decoupling capacitor for the VDDIO supply; install at least 1x0.01F.
C2: decoupling capacitor for the VDD supply; install at least 1x0.1F and 1x0.01F.
C3: decoupling capacitor for the VDDPLL and VDDLVDS supply; install at least 1x0.1F and 1x0.01F.

         Figure 18. 24-Bit Color Host to 18-Bit Color LCD Panel Display Application

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SLLS992B AUGUST 2009 REVISED MARCH 2015

10.2.2.2 PCB Routing

Figure 19 shows a possible breakout of the data input and output signals on two layers of a printed-circuit-board.

D27

D5

D10

D11

D16

D17

D23
                                                                                                                                                                     Y0M

                                                                                                            Y0P

D19

D20                                                                                                         Y1M

D21                                                                                                         Y1P

D22

D24

D25                                                                                                         Y2M

D26                                                                                                         Y2P

D8                                                                                                          CLKINM

D9                                                                                                          CLKINP

D12

D13                                                                                                         Y3M

D14                                                                                                         Y3P

D15

D18

  D0
  D1
  D2
  D3
  D4
  D6
  D7

CLKIN

       Figure 19. Printed-Circuit-Board Routing Example (See Figure 14 for the Schematic)

10.2.3 Application Curve

                                                                 250

                                         200

                      Pixel Value (dec)  150

                                         100

                                         50

                                         0

                                            1 4 7 10 13 16 19 22 25 28 31 34 37 40 43 46 49 52 55 58 61 64

                                                                           Pixel Samples

                                             Figure 20. 18b GPU to 24b LCD

26     Submit Documentation Feedback                                                                                               Copyright 20092015, Texas Instruments Incorporated
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11 Power Supply Recommendations                                                                          SLLS992B AUGUST 2009 REVISED MARCH 2015

Power supply PLL, IO, and LVDS pins must be uncoupled from each.

12 Layout

12.1 Layout Guidelines

12.1.1 Board Stackup

There is no fundamental information about how many layers should be used and how the board stackup should
look. Again, the easiest way the get good results is to use the design from the EVMs of TI. The magazine
Elektronik Praxis has published an article with an analysis of different board stackups. These are listed in
Table 4. Generally, the use of microstrip traces needs at least two layers, whereas one of them must be a GND
plane. Better is the use of a 4-layer PCB, with a GND and a VCC plane and two signal layers. If the circuit is
complex and signals must be routed as stripline, because of propagation delay and/or characteristic impedance,
a 6-layer stackup should be used.

                        Table 4. Possible Board Stackup on a Four-Layer PCB

      Layer 1       MODEL 1       MODEL 2                                                                 MODEL 3      MODEL 4
      Layer 2           SIG           SIG                                                                     SIG         GND
      Layer 3           SIG          GND                                                                     GND           SIG
      Layer 4          VCC           VCC                                                                      SIG         VCC
   Decoupling          GND            SIG                                                                    VCC           SIG
                       Good          Good                                                                     Bad          Bad
       EMC              Bad           Bad                                                                     Bad          Bad
Signal Integrity       Bad           Bad                                                                    Good          Bad
Self Disturbance                                                                                                          High
                   Satisfaction  Satisfaction                                                            Satisfaction

12.1.2 Power and Ground Planes

A complete ground plane in high-speed design is essential. Additionally, a complete power plane is
recommended as well. In a complex system, several regulated voltages can be present. The best solution is for
every voltage to have its own layer and its own ground plane. But this would result in a huge number of layers
just for ground and supply voltages. What are the alternatives? Split the ground planes and the power planes? In
a mixed-signal design, for example, using data converters, the manufacturer often recommends splitting the
analog ground and the digital ground to avoid noise coupling between the digital part and the sensitive analog
part. Take care when using split ground planes because:

Split ground planes act as slot antennas and radiate.

A routed trace over a gap creates large loop areas, because the return current cannot flow beside the signal,
    and the signal can induce noise into the nonrelated reference plane (Figure 21).

With a proper signal routing, crosstalk also can arise in the return current path due to discontinuities in the
    ground plane. Always take care of the return current (Figure 22).

For Figure 22, do not route a signal referenced to digital ground over analog ground and vice versa. The return
current cannot take the direct way along the signal trace and so a loop area occurs. Furthermore, the signal
induces noise, due to crosstalk (dotted red line) into the analog ground plane.

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    Figure 21. Loop Area and Crosstalk Due to Poor Signal Routing and Ground Splitting

                                   Figure 22. Crosstalk Induced by the Return Current Path

12.1.3 Traces, Vias, and Other PCB Components

A right angle in a trace can cause more radiation. The capacitance increases in the region of the corner, and the
characteristic impedance changes. This impedance change causes reflections.
Avoid right-angle bends in a trace and try to route them at least with two 45 corners. To minimize any

    impedance change, the best routing would be a round bend (see Figure 23).
Separate high-speed signals (for example, clock signals) from low-speed signals and digital from analog

    signals; again, placement is important.
To minimize crosstalk not only between two signals on one layer but also between adjacent layers, route

    them with 90 to each other.

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                     Figure 23. Poor and Good Right-Angle Bends

12.2 Layout Example

                                                                                                               SN65LVDS93A-Q1
                                                                                                            EVM REV
                                                                                                         6507548

            Figure 24. SN65LVDS93A EVM Top Layer TSSOP Package

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Layout Example (continued)

    Figure 25. SN65LVDS93A EVM VCC Layer TSSOP Package

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13 Device and Documentation Support                                                                      SLLS992B AUGUST 2009 REVISED MARCH 2015

13.1 Documentation Support

13.1.1 Related Documentation
For related documentation see the following:

    LVDS SerDes Receiver, SLLS928

13.2 Trademarks
OMAP, DaVinci, FlatLink are trademarks of Texas Instruments.
All other trademarks are the property of their respective owners.
13.3 Electrostatic Discharge Caution

             These devices have limited built-in ESD protection. The leads should be shorted together or the device placed in conductive foam
             during storage or handling to prevent electrostatic damage to the MOS gates.

13.4 Glossary

SLYZ022 -- TI Glossary.
     This glossary lists and explains terms, acronyms, and definitions.

14 Mechanical, Packaging, and Orderable Information

The following pages include mechanical, packaging, and orderable information. This information is the most
current data available for the designated devices. This data is subject to change without notice and revision of
this document. For browser-based versions of this data sheet, refer to the left-hand navigation.

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                                                                                                                                              PACKAGE OPTION ADDENDUM

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PACKAGING INFORMATION

  Orderable Device  Status Package Type Package Pins Package Eco Plan                   Lead/Ball Finish     MSL Peak Temp Op Temp (C)                           Device Marking                           Samples
SN65LVDS93ADGG
SN65LVDS93ADGGR     (1)                Drawing  Qty  (2)                                             (6)                    (3)                                                 (4/5)
SN65LVDS93AZQLR
                    ACTIVE TSSOP       DGG 56   35 Green (RoHS                             CU NIPDAU      Level-2-260C-1 YEAR -40 to 85                   LVDS93A
                                                           & no Sb/Br)
                                                                                           CU NIPDAU      Level-2-260C-1 YEAR -40 to 85                   LVDS93A
                    ACTIVE TSSOP       DGG 56 2000 Green (RoHS
                                                                           & no Sb/Br)       SNAGCU       Level-2-260C-1 YEAR -40 to 85                   LVDS93A

                    ACTIVE  BGA        ZQL      56 1000 Green (RoHS
                                                                      & no Sb/Br)
                            MICROSTAR

                            JUNIOR

(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.

(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please check http://www.ti.com/productcontent for the latest availability
information and additional product content details.
TBD: The Pb-Free/Green conversion plan has not been defined.
Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements for all 6 substances, including the requirement that
lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.
Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die and package, or 2) lead-based die adhesive used between
the die and leadframe. The component is otherwise considered Pb-Free (RoHS compatible) as defined above.
Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame retardants (Br or Sb do not exceed 0.1% by weight
in homogeneous material)

(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.

(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.

(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.

(6) Lead/Ball Finish - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead/Ball Finish values may wrap to two lines if the finish
value exceeds the maximum column width.

                                                     Addendum-Page 1
                                                                                                                  PACKAGE OPTION ADDENDUM

www.ti.com                                                                                                        19-Mar-2015

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.

OTHER QUALIFIED VERSIONS OF SN65LVDS93A :

Automotive: SN65LVDS93A-Q1

NOTE: Qualified Version Definitions:

       Automotive - Q100 devices qualified for high-reliability automotive applications targeting zero defects

            Addendum-Page 2
www.ti.com                                               PACKAGE MATERIALS INFORMATION

TAPE AND REEL INFORMATION                                                                                                                              19-Mar-2015

*All dimensions are nominal

Device                       Package Package Pins  SPQ      Reel Reel A0       B0    K0    P1   W     Pin1
                               Type Drawing        1000  Diameter Width (mm)  (mm)  (mm)  (mm)
                                                                                                (mm) Quadrant
                                                           (mm) W1 (mm)        7.3   1.5   8.0
SN65LVDS93AZQLR BGA MI ZQL 56                                                                   16.0  Q1
                                CROSTA                     330.0 16.4 4.8
                                  R JUNI
                                     OR

                                                   Pack Materials-Page 1
www.ti.com                                PACKAGE MATERIALS INFORMATION

                                                                                                                                        19-Mar-2015

*All dimensions are nominal  Package Type Package Drawing Pins  SPQ   Length (mm) Width (mm) Height (mm)
              Device                                            1000

SN65LVDS93AZQLR BGA MICROSTAR        ZQL  56                          336.6  336.6  28.6

                             JUNIOR

                                          Pack Materials-Page 2
DGG0056A                                          SCALE 1.200                        PACKAGE OUTLINE

                   A           8.3  TYP                                          TSSOP - 1.2 mm max height
                            1  7.9
                                                                                                        SMALL OUTLINE PACKAGE
                                    PIN 1 ID                 54X 0.5
                                    AREA          56                                                           C
                                                                                     SEATING PLANE

                                                                                                        0.1 C

14.1                                                           2X

  13.9                                                         13.5
NOTE 3

        28

                                              29                    0.27
                                                                    0.17
        B                      6.2                             56X                            1.2 MAX
                               6.0
                                                                    0.08 C A B

                               SEE DETAIL A                    (0.15) TYP

                                                                                        0.25
                                                                           GAGE PLANE

                                                                           0 -8               0.75       0.15
                                                                                              0.50       0.05

                                                                                              DETAIL A

                                                                                                TYPICAL

                                                                                                                                                                   4222167/A 07/2015

NOTES:

1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
   per ASME Y14.5M.

2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not

   exceed 0.15 mm per side.
4. Reference JEDEC registration MO-153.

                                                               www.ti.com
DGG0056A                                                                            EXAMPLE BOARD LAYOUT

                                                56X (1.5)                                     TSSOP - 1.2 mm max height
                                                               1
                                                                                                                                  SMALL OUTLINE PACKAGE
                                           56X (0.3)                     SYMM

                                       54X (0.5)                                                            56
                                               (R0.05)
                                               TYP                                                              SYMM

             28                                                                              29

                                                                         (7.5)

                                                                  LAND PATTERN EXAMPLE

                                                                                  SCALE:6X

SOLDER MASK                                                       METAL         METAL UNDER               SOLDER MASK
OPENING                                                                         SOLDER MASK               OPENING

             0.05 MAX                                                                            0.05 MIN
             ALL AROUND                                                                          ALL AROUND

NON SOLDER MASK                                                                              SOLDER MASK
        DEFINED                                                                                  DEFINED

                                                                  SOLDER MASK DETAILS

                                                                                                             4222167/A 07/2015

NOTES: (continued)

5. Publication IPC-7351 may have alternate designs.
6. Solder mask tolerances between and around signal pads can vary based on board fabrication site.

                                                                         www.ti.com
DGG0056A                                                                     EXAMPLE STENCIL DESIGN

                                                  56X (1.5)                             TSSOP - 1.2 mm max height
                                                                 1
                                                                                                                           SMALL OUTLINE PACKAGE
                                              56X (0.3)
                                           54X (0.5)                SYMM
                                          (R0.05) TYP                                                  56

                                                                                                            SYMM

                    28                                                                               29

                                                                    (7.5)

                                                                           SOLDER PASTE EXAMPLE
                                                                    BASED ON 0.125 mm THICK STENCIL

                                                                                       SCALE:6X

                                                                                                         4222167/A 07/2015

NOTES: (continued)

7. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
   design recommendations.

8. Board assembly site may have different recommendations for stencil design.

                                                                    www.ti.com
                                                      IMPORTANT NOTICE

Texas Instruments Incorporated and its subsidiaries (TI) reserve the right to make corrections, enhancements, improvements and other
changes to its semiconductor products and services per JESD46, latest issue, and to discontinue any product or service per JESD48, latest
issue. Buyers should obtain the latest relevant information before placing orders and should verify that such information is current and
complete. All semiconductor products (also referred to herein as "components") are sold subject to TI's terms and conditions of sale
supplied at the time of order acknowledgment.

TI warrants performance of its components to the specifications applicable at the time of sale, in accordance with the warranty in TI's terms
and conditions of sale of semiconductor products. Testing and other quality control techniques are used to the extent TI deems necessary
to support this warranty. Except where mandated by applicable law, testing of all parameters of each component is not necessarily
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TI assumes no liability for applications assistance or the design of Buyers' products. Buyers are responsible for their products and
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Buyer acknowledges and agrees that it is solely responsible for compliance with all legal, regulatory and safety-related requirements
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In some cases, TI components may be promoted specifically to facilitate safety-related applications. With such components, TI's goal is to
help enable customers to design and create their own end-product solutions that meet applicable functional safety standards and
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No TI components are authorized for use in FDA Class III (or similar life-critical medical equipment) unless authorized officers of the parties
have executed a special agreement specifically governing such use.

Only those TI components which TI has specifically designated as military grade or "enhanced plastic" are designed and intended for use in
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which have not been so designated is solely at the Buyer's risk, and that Buyer is solely responsible for compliance with all legal and
regulatory requirements in connection with such use.

TI has specifically designated certain components as meeting ISO/TS16949 requirements, mainly for automotive use. In any case of use of
non-designated products, TI will not be responsible for any failure to meet ISO/TS16949.

Products                                              Applications
Audio
Amplifiers                    www.ti.com/audio        Automotive and Transportation  www.ti.com/automotive
Data Converters                                                                      www.ti.com/communications
DLP Products                 amplifier.ti.com        Communications and Telecom     www.ti.com/computers
DSP                                                                                  www.ti.com/consumer-apps
Clocks and Timers             dataconverter.ti.com    Computers and Peripherals      www.ti.com/energy
Interface                                                                            www.ti.com/industrial
Logic                         www.dlp.com             Consumer Electronics           www.ti.com/medical
Power Mgmt                                                                           www.ti.com/security
Microcontrollers              dsp.ti.com              Energy and Lighting            www.ti.com/space-avionics-defense
RFID                                                                                 www.ti.com/video
OMAP Applications Processors  www.ti.com/clocks       Industrial
Wireless Connectivity                                                                e2e.ti.com
                              interface.ti.com        Medical

                              logic.ti.com            Security

                              power.ti.com            Space, Avionics and Defense

                              microcontroller.ti.com  Video and Imaging

                              www.ti-rfid.com

                              www.ti.com/omap         TI E2E Community

                              www.ti.com/wirelessconnectivity

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