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SMT4504F-172

器件型号:SMT4504F-172
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厂商名称:MICRO-ELECTRONICS [Micro Electronics]
厂商官网:http://www.microelectr.com.hk/
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SMT4504F-172器件文档内容

                                                                                    SMT4504

                                                                                                             Preliminary Information1 (See Last Page)

Four-Channel Loss-Less TrakkerTM Power Supply Manager

         FEATURES & APPLICATIONS                                     INTRODUCTION

Loss-Less Tracking function                                            The SMT4504 is an intelligent power supply
                                                                     sequencer, tracker, and voltage monitor. The
      - No power MOSFET switches                                     SMT4504 tracks or sequences up to 4 power supplies
                                                                     by uniquely controlling the Enable and TRIM (Soft-
Programmable Slew-Rate, Tracking and Voltage                       Start) functions of DC-DC converters, Monolithic
   Monitoring Functions                                              Controllers or LDOs. Each Channel is individually
                                                                     programmable for undervoltage/overvoltage threshold
Directly Interfaces to DC-DC Converters,                           settings, sequence position and slew rates. Two or
   Monolithic Controllers or LDOs                                    more supplies allocated to the same sequence
                                                                     position are tracked, while assigning individual
Programmable Sequence Orders                                       supplies to a unique sequence position causes them
Programmable Tracking Slew Rates                                   to be sequenced with controlled slew rates.
Eliminates Series Power MOSFETs
Programmable OV/UV Threshold Limits                                    The SMT4504 monitors the supplies for faults and
Under Voltage Lock-Out (VDD and VCTRL_SUP)                         is programmable to take any of several actions upon
4k-Bit user configurable Nonvolatile Memory                        the occurrence of a fault. The voltage monitoring
I2C 2-wire serial bus for programming                              threshold step size is better than 1%.

  configuration and monitoring status                                    Power supply sequencing can be executed in any
                                                                     order. During power-off sequencing, the SMT4504
Applications                                                         sequences the supplies in the reverse order as power-
                                                                     on.
Monitor, Sequence and Slew-Rate Control of
  Distributed Power and Point of Use Power                               Using the I2C interface, a host system can
  Supplies                                                           communicate with the SMT4504 status register,
                                                                     optionally control power-on/off software and utilize 4K-
Multi-voltage Processors, DSPs, ASICs used in                      bits of nonvolatile memory.
  Telecom, CompactPCI or server systems

SIMPLIFIED APPLICATIONS DRAWING

          5V                                                                                        5V

          12V

                              VCTRL_SUP                                          DC-DC              2.5VIN
                                    VDD                                       Converter
                                                     GND                                            GND
                                                                             VIN
                              VDD_CAP        VCTRLA                                        V+           DSP/
                                                 PUPA                                                    P/
                                                                             TRIM                       NPU/
                                                                                                       FPGA/
                                                                             ON/OFF V-                  ASIC

     I2C                                                        VMA          Monolithic             1.2VIN
    BUS                                                                      Controller             GND
                                     SMT4504
PWR_ON
                              SDA
                              SCL

                                                                             VIN

                                             VCTRLB                          -E/A        V+
                                                PUPB
                              PWR_ON#                                                           V-
                                                                             Soft-Start

                                                                                               VMBIRQ#

                                                                                                                                               IRQ#

Figure 1 Applications Schematic, the SMT4504 Loss-Less TrakkerTM can track different types of supplies
              together. Note: This is an applications example only. Some pins, components and values are not shown.

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                                                                SMT4504

                                                          Preliminary Information

3.3V

2.5V

1.8V
1.5V

Figure 2A Example Power Supply Sequencing and Tracking using the SMT4504. Any order of supply
                 sequencing/tracking can be applied using the SMT4504.

         GENERAL DESCRIPTION                              tracked during the period of time when they are turned
                                                          on via the VCTRLX pins and monitored via the VMX pins.
The SMT4504 consists of several major functional          These events are controlled by the sequence and
blocks: the power supply monitors, the sequencing and     tracking block.
tracking outputs; the programmable output circuitry; the
timing and control block; the I2C interface and the       An additional feature of the SMT4504 allows the
nonvolatile memory array.                                 supplies that are assigned the same sequence position
                                                          to be tracked at the same or different slew rates for
The analog acquisition system monitors all channels via   applications requiring supplies to be started at the same
the OV/UV sensors. The UV/OV sensors are the four         time but to ramp up at different rates. (Figure 2A)
power supply voltage channels and the VDD and
VCTRL_SUP supplies. The setting of the OV/UV trip         The next major block is a programmable output block.
points is made via the I2C serial data port.              The SMT4504 provides a great deal of flexibility in
                                                          choosing the fault trigger source for the fault outputs.
Once PWR_ON is asserted a programmable delay timer        The sources include multiple combinations of UV/OV
must first expire after which the PUP (Point of Use       conditions. The fault outputs' assertion polarities are
Power) output(s) so required are enabled. The PUPs are    also programmable.
generally connected to the Enable pin of the converter
controlled by the SMT4504 Any channel not requiring       Programming of the SMT4504 is performed over the
closed-loop tracking of the voltage is programmed to      industry standard I2C, 2-wire serial data interface. It
assert its output (PUP) once the previous sequence        allows configuration of the device, real-time control of
timer has expired. Otherwise all PUPs are asserted        the power-on/power-off processes and reading of the
upon the completion of the PWR_ON delay timer.            status registers. The bus interfaces the host to 4k bits of
                                                          nonvolatile memory and the programmable configuration
The power supply manager block is also used to assign     registers.
a given power supply a sequence position; sequence        The 4k bits of user configurable nonvolatile memory
timeout period and track-up/down slew rate setting.       uses industry standard non-volatile memory technology.
These settings determine the time and the rate at which
each supply is turned on. When more than one supply is
assigned to a sequence position their voltages will be

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                                                                     SMT4504

                                                                                                      Advanced Information

3.3V

2.5V

1.8V
1.5V

                              tSR = 125% of Setting  tSR = 75% of Setting

tSR = 150% of Setting         tSR = 100% of Setting

Figure 2B Example Power Supply Tracking flexibility using the SMT4xx4 set to the same sequence
                 position but different slew rates on each channel.

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                                                                        SMT4504

                                                                  Preliminary Information

SIMPLIFIED BLOCK DIAGRAM

                               HEALTHY                  MR#                  IRQ_CLR#
                                                                             IRQ#
VMA          Supply Manager A                 Force           IRQ & RST      RST#
VMB          Supply Manager B              Shutdown               Logic
                                           Arbitration                        VCTRLA
                                                             VCTRLTracking/     PUPA
VMC                                                          Sequence Logic
                                                                              VCTRLB
             Supply Manager C                                Bus Interface      PUPB
                                                             Configuration,
        VMD  Supply Manager D                                Status and GP    VCTRLC
                                                                                PUPC
       FS#                                 Enable               Registers
PWR_ON                                     Logic                              VCTRLD
                                                                                PUPD
        WP
                                                                             LINK_A
                                                                             LINK_B
                                                                               VRLINK

                                                                             A0
                                                                             A1
                                                                             SCL
                                                                             SDA

                               VDD/VGG
                                Control

                              VDD_CAP GND               VGG  VDD

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                                                       SMT4504

                                                 Preliminary Information

PIN DESCRIPTIONS

Pin Name  Type   Number       Function

VCTRLC     OUT         1      Control voltage used to track/sequence the converters
VMC         IN         2
VCTRLD                 3      Channel C converter output or sense+ line
VMD        OUT         4
IRQ         IN         5      Control voltage used to track/sequence the converters

HEALTHY    OUT         6      Channel D converter output or sense+ line

RST        OUT         7      Programmable active high/low open drain latched output. Asserted when
                              programmed power supply is in a fault condition.
LINK_B     OUT         8      Programmable active high/low output asserted when all Fault conditions are
                              clear
LINK_A      I/O        9      Programmable active high/low open drain output signals when all
                              programmed power supplies are within the monitored limits and the MR signal
GND         I/O       10      is inactive. RST has a programmable timeout period with options for
STATUSA               11      0.64/50/100/200ms.
          PWR                 Active low open drain I/O connected to LINK_B pin other SMT4504's for
STATUSB    OUT        12      linked operation
                              Active low open drain I/O connected to LINK_A pin other SMT4504's for
STATUSC    OUT        13      linked operation
                              Ground of the part
STATUSD    OUT        14
                              Active low open drain output. Asserted when the channel is tracking and
SEATED#    OUT        15      between track off and track on.
FS#                   16      Active low open drain output. Asserted when the channel is tracking and
            IN                between track off and track on.
PWR_ON      I/O       17      Active low open drain output. Asserted when the channel is tracking and
                              between track off and track on.
VRLINK      I/O       18      Active low open drain output. Asserted when the channel is tracking and
SDA                   25      between track off and track on.
SCL         I/O       26      Active low input internally pulled up to VDD_CAP with 75k ohm resistor
A0        DATA        27
A1         CLK        28      Force shutdown active low I/O used to turn off all converter enable signals.
A2                    29      Do not drive FS# high.
WP          IN        30      Active high I/O signals the start of the power sequencing. When asserted the
            IN                part will sequence the supplies on and when de-asserted the part will
MR#         IN        31      sequence the supplies off. Do not drive PWR_ON high.
            IN                External tracking ramp reference
GND                   34      Bi-directional I2C Data line
VDD         IN        35      I2C Clock line
                              I2C device bus address assignment pin.
          PWR                 I2C device bus address assignment pin.
          PWR                 I2C device bus address assignment pin.

                              Programmable active high/low write protect input. When asserted the
                              configuration registers are write protected and the write protect volatile
                              register is set.
                              Active low input. When asserted the RST output will be allowed to de-assert
                              after a reset timeout if there are no reset sources still active.
                              Ground of the part

                              Power supply of the part

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                                                                                                                                   SMT4504

                                                                                                                             Preliminary Information

PIN DESCRIPTIONS (CONTINUED)

Pin Name   Type  Number         Function

VCTRL_SUP  PWR        37        Voltage supply input used for driving the VCTRLX outputs. Programmable for
                                5V, 8V or 12V.
VDD_CAP     CAP       38        External capacitor input used to filter the internal supply voltage
PUPA        OUT       39        Programmable active high/low open drain converter enable output
PUPB        OUT       40        Programmable active high/low open drain converter enable output
PUPC        OUT       41        Programmable active high/low open drain converter enable output
PUPD        OUT       42        Programmable active high/low open drain converter enable output
VCTRLA      OUT       43        Control voltage used to track/sequence the converters
VMA                   44        Channel A converter output or sense+ line
VCTRLB       IN       45        Control voltage used to track/sequence the converters
VMB         OUT       46        Channel B converter output or sense+ line
GND                   47        Ground of the part
N/C          IN  19-24, 32,     No Connect
           PWR   33, 36, 48
            N/C

PACKAGE AND PIN CONFIGURATION

                                                                 48 LEAD TQFP

                                48 NC
                                      47 VDD
                                             46 VMB
                                                   45 VCTRLB
                                                          44 VMA
                                                                 43 VCTRLA
                                                                       42 PUPD
                                                                              41 PUPC
                                                                                    40 PUPB
                                                                                           39 PUPA
                                                                                                  38 VDD_CAP
                                                                                                        37 WAS_SUP?

                   VCTRLC 1                                                                                          36 NC
                        VMC 2                                                                                        35 VDD
                                                                                                                     34 GND
                   VCTRLD 3                                                                                          33 NC
                        VMD 4                                                                                        32 NC
                         IRQ 5                                                                                       31 MR#
                                                                                                                     30 WP
                 HEALTHY 6                                                                                           29 A2
                        RST 7                                                                                        28 A1
                                                                                                                     27 A0
                    LINK_B 8                                                                                         26 SCL
                    LINK_A 9                                                                                         25 SDA

                        GND 10
                 STATUSA 11
                 STATUSB 12

                                STATUSC 13
                                      STATUSD 14
                                             SEATED# 15

                                                   FS# 16
                                                          PWR_ON 17

                                                                 VRLINK 18
                                                                       NC 19
                                                                              NC 20
                                                                                    NC 21
                                                                                           NC 22
                                                                                                  NC 23
                                                                                                        NC 24

Summit Microelectronics, Inc    2071 1.1 01/07/05                                                                            6
                                                                                                                  SMT4504

                                                                                                            Preliminary Information

         ABSOLUTE MAXIMUM RATINGS                                                RECOMMENDED OPERATING CONDITIONS

Temperature Under Bias ...................... -55C to 125C                     Temperature Range (Industrial)...........40C to +85C
Storage Temperature............................ -65C to 150C                                     (Commercial) ............5C to +70C

          Terminal Voltage with Respect to GND:                                  VDD Supply Voltage .................................. 2.7V to 5.5V
          VMA, VMB, VMC, VMD....................-0.3V to 6.0V                    12VIN Supply Voltage.............................. 8.0V to 15.0V
          PUPA, PUPB, PUPC, PUPD ........................................15V     VIN ............................................................ GND to VDD
          All Others .........................................VDD + 0.7V         VOUT ...................................................... GND to 15.0V
Output Short Circuit Current ............................... 100mA               Package Thermal Resistance (JA)
                                                                                 48 Lead TQFP..........................................80oC/W
Lead Solder Temperature (10 secs) .................... 300C
                                                                                 Moisture Classification Level 1 (MSL 1) per J-STD- 020
Junction Temperature........................................150C
ESD Rating per JEDEC.................................1000V                       RELIABILITY CHARACTERISTICS
Latch-Up testing per JEDEC.........................100mA                        Data Retention.....................................100 Years
                                                                                 Endurance...................................100,000 Cycles
Stresses listed under Absolute Maximum Ratings may cause permanent to
the device. These are stress ratings only and functional operation of the
device at these or any other conditions outside those listed in the operational
sections of the specification is not implied. Exposure to any absolute
maximum rating for extended periods may affect device performance and
reliability. Devices are ESD sensitive. Handling precautions are
recommended.

DC OPERATING CHARACTERISTICS

(Over recommended operating conditions, unless otherwise noted. All voltages are relative to GND.)

Symbol               Parameter                                                   Notes             Min. Typ. Max Unit

VDD     Supply Voltage                                                           3.3V aux supply   2.7      5.5  V

VCTRL_SUP VCTRLX Supply Voltage                                                                    4.5      14   V

IDD     Power Supply Current                                                                                TBD mA

IGG     Power Supply Current                                                                                TBD mA

PVIT    Programmable Threshold (VMX                                              X-bit resolution  TBD      6.0  V
        Inputs)                                                                  XXmV/bit

PVIT    Programmable Threshold (VDD and X-bit resolution                                           TBD           V

        VGG Inputs)                                                              XXmV/bit

PUP characteristics

VOL     Output Low Voltage                                                       ISINK = TBD            0   0.4  V

      All other input and output characteristics                                                   0.9xVDD
                                                                                                   0.7xVDD
        Input High Voltage (FS,                                                  VDD = 2.7V                 VDD  V
        PWR_ON/OFF, MR#)                                                         VDD = 5.0V
VIH

                                                                                                            VDD  V

        Input Low Voltage (FS, PWR_ON,                                           VDD = 2.7V        -0.1     0.1xVDD V
        MR)                                                                      VDD = 5.0V
VIL

                                                                                                   -0.1     0.3xVDD V

VOL     Programmable Open Drain Outputs                                          ISINK = TBD       0        0.4  V
        (RST#, FS#, IRQ#)

      Summit Microelectronics, Inc      2071 1.1 01/07/05                                                        7
                                                                      SMT4504

                                                                Preliminary Information

PROGRAMMABLE AC SPECIFICATIONS

(Over recommended operating conditions, unless otherwise noted. All voltages are relative to GND.)

Symbol         Description                                      Min. Typ. Max. Unit

                                                                0.64                                ms

               Programmable delay from PWR_ON to PUPs           12.5                                ms
               asserted and PUP to PUP delay
tDPON

                                                                25                                  ms

                                                                50                                  ms

                                                                250                                 V/S

                                                                500                                 V/S

TTRACKER_SLEW Programmable internal tracking on/off slew rate

                                                                750                                 V/S

                                                                1000                                V/S

TTRACKER_SLEW  Programmable external tracking on/off slew rate  25                                  V/S
               step size (25V/S-250V/S)

                                                                0.64                                mS

                                                                50                                  mS

tPRTO          Programmable Reset Timeout Periods

                                                                100                                 mS

                                                                200                                 mS

                                                                OFF

                                                                100                                 ms

tABORT         Programmable Abort Power-On/Off Timer

                                                                200                                 ms

                                                                400                                 ms

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          APPLICATIONS INFORMATION                                                       SMT4504

SEQUENCING                                                                                       Preliminary Information

The SMT4504 is a programmable controller for              power-on delay timer for the channel(s) in sequence
lossless (requires no pass MOSFETs) power supply          position 2 will begin. This will repeat until all channels
sequencing/tracking. Up to four channels can be           that were programmed for sequencing have turned on
sequenced in any order with several delay options.        and are not in fault conditions. Power-on sequencing
Before the SMT4504 begins the power-on sequencing,        is considered complete when supplies assigned the
the UV sensors monitor the VDD and the                    last used sequence position go above their UV setting.
VCTRL_SUP inputs. The power-on sequencing will            Power-off sequencing can be initiated by de-asserting
not begin until both these inputs are above their UV      the PWR_ON/OFF pin, by writing to the power-off bit
threshold.                                                of the command register, or triggered off of a selected
In order for a power supply to be sequenced it must       fault condition. The SMT4504 is configured to
first be enabled by a PUP output. This channel must       sequence the supplies off in the reverse order of the
also be programmed to participate in the sequence         power-on sequence. During the power-off sequence
and be assigned a sequence position (one of 12). A        power-on commands as well as activity on the
sequence position is given to each channel as an          PWR_ON/OFF pin is ignored.
order number in the sequence event. The sequence          The power-off sequencing begins immediately with the
position assignments must begin at position 1 and         channel(s) in the last sequence position of the power-
must not skip positions. Also, multiple channels can be   on sequence (reverse order). Once the supplies in this
programmed into the same sequence position to             sequence position have reached 100mV or less and
enable voltage tracking of the supplies. Multiple         the delay timer has timed out the PUP will turn off. At
corresponding channels sharing a common sequence          this point the supply connected to the next sequence
position will have their voltages tracked during the      position will begin to turn off. When this supply falls
power-on and power-off events only if each channel        below the 100mV limit, the sequence position counter
uses the VCTRLX pin on the converter. Otherwise the       will change to the next position and the power-off
PUP output simply enables this power supply with no       delay timer for the channel(s) in current sequence
regard for closed loop voltage tracking.                  position will begin.
Each channel selected for sequencing is given a           This will repeat until all channels that were
power-on and power-off delay. The first power-on          programmed for sequencing have turned off. At this
delay is a delay from assertion of the PWR_ON input       point the SMT4504 will monitor the VDD and
to the assertion of all PUP outputs (sequence position    VCTRL_SUP inputs as precursor conditions to power-
1). The power-off delay is the delay from the VMX input   on sequencing.
of one channel turning off to the beginning of another    During sequencing an abort timer is available. The
VMx output turning off. Tracking or sequencing down       abort timer starts each time a PUP output goes active.
begins immediately when the PWR_ON pin is de-             If the abort timer times out before the VMX input goes
asserted.                                                 out of fault, all channels are shut down and the abort
Power-on sequencing can be initiated by asserting the     bit is set in the status register. This is to avoid the case
PWR_ON/OFF input or by writing to the power-on bit        where one or more channels are not capable of
of the command register. For automatic start-up the       reaching their minimum level. The abort timer is
PWR_ON/OFF pin can be tied active. The power-on           available for sequence up and sequence down. If the
sequencing begins with the power-on delay time of the     abort timer shuts the sequencing down the
channel(s) in sequence position 1. Once this delay has    PWR_ON/OFF pin must be toggled to re-start. The
timed out all PUP outputs assigned to this position will  timeout period of the abort timer is programmable.
go active. At this point the supply connected to the
VM input will begin to turn on via the action between
the VCTRLX output and the supply's TRIM or other
interface pin such as soft-start. When this supply
reaches its programmed threshold (under-voltage) and
the sequence delay timer is expired, the sequence
position counter will change to position 1 and the

Summit Microelectronics, Inc  2071 1.1 01/07/05           9
                                                                 SMT4504

                                                           Preliminary Information

APPLICATIONS INFORMATION (CONTINUED)

MONITORING                                                 Once the PWR_ON/OFF signal goes active and the
Once the power-on sequence is underway, the                VDD and VCTRL_SUP input is within range, the PUP
SMT4504 monitors VMX inputs and the VDD and                outputs of all channels in sequence position 1 will go
VCTRL_SUP supply voltages. The SMT4504                     active and the device will monitor those converter
compares the voltages with the programmable low and        outputs. Once those converter outputs have gone
high limits (UV/OV). Each of these limits can be           above the UV settings, the PUP outputs of the
programmed to trigger the RST, IRQ# or HEALTHY             channels in sequence position 2 will go active.
input as well as a force shutdown or power-off             As the channels are powering on, the device will
operation if exceeded.                                     monitor the VDD and VCTRL_SUP inputs. The
                                                           HEALTHY output will go active when all trigger
FORCED SHUTDOWN                                            sources are within their programmed limits. The RST
The Forced Shutdown function is used to immediately        output will go inactive a programmable timeout period
turn off all PUP outputs when there is not enough time     after all trigger sources are within their programmed
to perform a power-off sequence. Forced Shutdown           limits and the MR signal has gone inactive.
can be initiated by asserting the FS pin, by writing to    During the power-on sequence an abort timer will start
the forced shutdown bit of the command register, or        as each PUP output goes active. The channel that is
triggered by one or more channels going out of limits.     associated with that PUP must reach its lower limit
Forced Shutdown cannot be triggered by a channel           before the abort timer expires. If it does not then all
going out of limit until the power-on sequence has         channels are shut down and the Abort Timer bit is set
completed. Forced Shutdown will latch the PUP              in Status Register1.
outputs in the off state until the FS pin is de-asserted   Once the power-on sequence is complete, the device
and the PWR_ON pin is toggled. Input on the                will monitor all. The result of each monitor conversion
PWR_ON pin will be ignored until all supplies are          will be compared against the preset high and low limits
below their OFF thresholds.                                for that channel. If a voltage channel is found to be out
                                                           of limits then HEALTHY will be de-asserted. In either
COMMUNICATING WITH THE SMT4504                             case the UV/OV sensors will continue to monitor all
All communication with the SMT4504 takes place over        channels. When the problem channel is back in limits
the I2C bus. The part has several registers that contain   the HEALTHY will be asserted again. The number of
information about the channels that are being              sequential conversions that must be completed in
controlled and the set point and limit information. The    order to declare in or out of limit is set in Configuration
slave address for the configuration registers and the 4-   Register 1. The state of the channels can be checked
k of memory is programmable. When accessing the            by reading the status registers.
configuration registers, [A1, A0] is used as the bus       When the PWR_ON/OFF pin is de-asserted the device
address. Write protection for the SMT4504 is located       will begin a power-off operation. First, HEALTHY will
in a volatile register where the power-on state is         go inactive. Then the SMT4504 will de-assert the last
defaulted to write protect.                                VCTRLX (or PUP) output and monitor the
                                                           corresponding voltage output. When the output has
SUMMARY OF DEVICE OPERATION                                dropped below the "off" limit for a programmed number
When the SMT4504 first receives power it will hold all     of consecutive conversions the next VCTRLX (or PUP)
PUP outputs and the HEALTHY output in their inactive       outputs will be de-asserted in the reverse sequence
state. The RST output will be held active. At this point,  order as power-on (3-0). A power-off operation can
the VCTRLX outputs will be turned on to their              also be initiated by a fault condition on any of the
respective programmed voltages. The device will then       channels. During the power-off sequencing the abort
monitor the VDD and VCTRL_SUP inputs until both            timer is again used to ensure that the sequencing
are in the appropriate range.                              takes place properly. If the abort timer finishes before
                                                           a channel drops below the off level, all channels will
                                                           be shut down and the Abort Timer bit is set in Status
                                                           Register 1.

Summit Microelectronics, Inc  2071 1.1 01/07/05            10
                                                                           SMT4504

                                                                     Preliminary Information

DEVELOPMENT HARDWARE & SOFTWARE

The end user can obtain the Summit SMX3200              The Windows GUI software will generate the data and
programming system for device prototype                 send it in I2C serial bus format so that it can be
development. The SMX3200 system consists of a           directly downloaded to the SMT4504 via the
programming Dongle, cable and WindowsTM GUI             programming Dongle and cable. An example of the
software. It can be ordered on the website or from a    connection interface is shown in Figure 4.
local representative. The latest revisions of all
software and an application brief describing the        When design prototyping is complete, the software
SMX3200 is available from the website                   can generate a HEX data file that should be
(www.summitmicro.com).                                  transmitted to Summit for approval. Summit will then
                                                        assign a unique customer ID to the HEX code and
The SMX3200 programming Dongle/cable interfaces         program production devices before the final electrical
directly between a PC's parallel port and the target    test operations. This will ensure proper device
application. The device is then configured on-screen    operation in the end application.
via an intuitive graphical user interface employing
drop-down menus.

                                                              Top view of straight 0.1" x 0.1 closed-side
                                                              connector. SMX3200 interface cable conn

Positive                                                      Pin 10, Reserved    Pin 9, 5V
Supply                                                         Pin 8, Reserved    Pin 7, 10V
                                                                     Pin 6, MR#   Pin 5, Reserv
                              VDD_CAP                                Pin 4, SDA   Pin 3, GND
                                                                      Pin 2, SCL  Pin 1, GND

                              SMT4504                   10 9  0.1F
                                                        87
                                                   MR#  65
                                                   SDA  43
                                                   SCL  21

                              GND

Common
Ground

Figure 4 SMX3200 Programmer I2C serial bus connections to program the SMT4504.

Summit Microelectronics, Inc           2071 1.1 01/07/05                          11
I2C PROGRAMMING INFORMATION                                                             SMT4504

SERIAL INTERFACE                                                                                 Preliminary Information

Access to the configuration registers, general-purpose    Any access to the SMM665 on the I2C bus will
memory and command and status registers is carried        temporarily halt the monitoring function. This is true
out over an industry standard 2-wire serial interface     not only during the monitor mode, but also during
(I2C). SDA is a bi-directional data line and SCL is a     Power-on and Power-off sequencing when the device
clock input. Data is clocked in on the rising edge of     is monitoring the channels to determine if they have
SCL and clocked out on the falling edge of SCL. All       turned on or turned off.
data transfers begin with the MSB. During data
transfers SDA must remain stable while SCL is high.       The SMM665 halts the monitor function from when it
Data is transferred in 8-bit packets with an intervening  acknowledges the address byte until a valid stop is
clock period in which an Acknowledge is provided by       received.
the device receiving data. The SCL high period (tHIGH)
is used for generating Start and Stop conditions that     WRITE
precede and end most transactions on the serial bus.
A high-to-low transition of SDA while SCL is high is      Writing to the memory or a configuration register is
considered a Start condition while a low-to-high          illustrated in Figures 8, 9, 11, 13 and 14. A Start
transition of SDA while SCL is high is considered a       condition followed by the address byte is provided by
Stop condition.                                           the host; the SMM665 responds with an Acknowledge;
                                                          the host then responds by sending the memory
The interface protocol allows operation of multiple       address pointer or configuration register address
devices and types of devices on a single bus through      pointer; the SMM665 responds with an acknowledge;
unique device addressing. The address byte is             the host then clocks in on byte of data. For memory
comprised of a 4-bit device type identifier (slave        and configuration register writes, up to 15 additional
address) and a 3-bit bus address. The remaining bit       bytes of data can be clocked in by the host to write to
indicates either a read or a write operation. Refer to    consecutive addresses within the same page. After
Table 1 for a description of the address bytes used by    the last byte is clocked in and the host receives an
the SMM665.                                               Acknowledge, a Stop condition must be issued to
                                                          initiate the nonvolatile write operation.
The device type identifier for the memory array is
generally set to 1010BIN following the industry standard  READ
for a typical nonvolatile memory. There is an option to
change the identifier to 1011BIN allowing it to be used   The address pointer for the configuration registers,
on a bus that may be occupied by other memory             memory, command and status registers and ADC
devices. The configuration registers are grouped with     registers must be set before data can be read from the
the memory array and thus use 1010BIN or 1011BIN as       SMM665. This is accomplished by a issuing a dummy
the device type identifier. The command and status        write command, which is simply a write command that
registers as well as the 10-bit ADC are accessible with   is not followed by a Stop condition. The dummy write
the separate device type identifier of 1001BIN.           command sets the address from which data is read.
                                                          After the dummy write command is issued, a Start
The bus address bits A[1:0] are programmed into the       command followed by the address byte is sent from
configuration registers. Bus address bit A[2] can be      the host. The host then waits for an Acknowledge and
programmed as either 0 or biased by the A2 pin. The       then begins clocking data out of the slave device. The
bus address accessed in the address byte of the serial    first byte read is data from the address pointer set
data stream must match the setting in the SMM665          during the dummy write command. Additional bytes
and on the A2 pin.                                        can be clocked out of consecutive addresses with the
                                                          host providing an Acknowledge after each byte. After
                                                          the data is read from the desired registers, the read
                                                          operation is terminated by the host holding SDA high
                                                          during the Acknowledge clock cycle and then issuing a
                                                          Stop condition. Refer to Figures 10, 12 and 15 for an
                                                          illustration of the read sequence.

Summit Microelectronics, Inc  2071 1.1 01/07/05           12
                                                                                     SMT4504

                                                                                     Preliminary Information

I2C PROGRAMMING INFORMATION (CONTINUEDTis)haecwceosrdseadd.drMesesmmoruystwbrietesseat nedacrheatdimseatrheesmhoewmnoriny

The SMM665 powers up into a write protected mode.            Figures 13, 14 and 15.

Writing a code to the volatile write protection register     COMMAND AND STATUS REGISTERS
can disable the write protection. The write protection
register is located at address 87HEX of slave address        The command and status registers are located at
1001BIN.                                                     slave address 1001BIN. Writes and reads of the
                                                             command and status registers are shown in Figures
Writing 0101BIN to bits [7:4] of the write protection        16 and 17.
register allow writes to the general-purpose memory
while writing 0101BIN to bits [3:0] allow writes to the      ADC CONVERSIONS
configuration registers. The write protection can re-
enable by writing other codes (not 0101BIN) to the write     An ADC conversion on any monitored channel can be
protection register. Writing to the write protection         performed and read over the I2C bus using the ADC
register is shown in Figure 7.                               read command. The ADC read command, shown in
                                                             Figure 18, starts with a dummy write to the 1001BIN
CONFIGURATION REGISTERS                                      slave address. Bits [6:3] of the word address byte are
                                                             used to address the desired monitored input. Once
The majority of the configuration registers are grouped      the device acknowledges the channel address, it
with the general-purpose memory located at either            begins the ADC conversion of the addressed input.
slave address 1010BIN or 1011BIN. The bus address            This conversion requires 70s to complete. During
bits, A[1:0], used to differentiate the general-purpose      this conversion time, acknowledge polling can be
memory from the configuration registers are set to           used. The SMM665 will not acknowledge the address
11BIN. Bus address bit A[2] can be programmed as             bytes until the conversion is complete. When the
either 0 or biased by the A2 pin.                            conversion has completed, the SMM665 will

Two additional configuration registers are located at        acknowledge the address byte and return the 10-bit

addresses 83HEX and 84HEX of slave address 1001BIN.          conversion along with a 4-bit channel address echo.

Writing and reading the configuration registers is           GRAPHICAL USER INTERFACE (GUI)
shown in Figures 8, 9, 10,11 and 12.
Note: Configuration writes or reads of registers 00HEX       Device configuration utilizing the Windows based
to 0FHEX should not be performed while the SMM665 is         SMM665 graphical user interface (GUI) is highly
margining.                                                   recommended. The software is available from the
                                                             Summit website (www.summitmicro.com). Using the

GENERAL-PURPOSE MEMORY                                       GUI in conjunction with this datasheet and Application
                                                             Note 33, simplifies the process of device prototyping
The 4k-bit general-purpose memory is located at              and the interaction of the various functional blocks. A
either slave address 1010BIN or 1011BIN. The bus             programming Dongle (SMX3200) is available from
address bits, A[1:0], used to differentiate the general-     Summit to communicate with the SMM665. The
purpose memory from the configuration registers are          Dongle connects directly to the parallel port of a PC
set to 00BIN for the first 2k-bits and 01BIN for the second  and programs the device through a cable using the I2C
2k-bits. Bus address bit A[2] can be programmed as           bus protocol.
either 0 or biased by the A2 pin.

Slave Address                 Bus Address                    Register Type

1001BIN                       A2 A1 A0                                 Write Protection Register,
                                                                       Command and Status Registers,
1010BIN                         A2 0 0                                 Two Configuration Registers,
   or                           A2 0 1                                 ADC Conversion Readout
                                A2 1 1
1011BIN                                                                1st 2-k Bits of General-Purpose
                                                             Memory2nd 2-k Bits of General-Purpose
                                                             Memory

                                                                       Configuration Registers

                              Table 1 - Address bytes used by the SMM665.

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                                                                                                                                        SMT4504

                                                                                                                                  Preliminary Information

I2C PROGRAMMING INFORMATION (CONTINUED)

         S

         T                                                                                                                                                S

         A                                                                      Configuration                                                             T

M aster  R                                      Bus Address               Register Address = 87HEX                Data = 55HEX                            O
Slave    T                                                                                                                                                P

               1 0 0 1 A A AW                                             10000111                            01010101
                                             210

                                                                    A                                   A                                           A

                                                                    C                                   C                                           C

                                                                    K     8HEX                 7HEX     K                                           K

                                                                                                              5HEX Unlocks        5HEX Unlocks
                                                                            Write Protection                  General Purpose     Configuration

                                                                            Register Address                  EE                  Registers

                                                 Figure 7 Write Protection Register Write

         S

         T                                                                                                                                                S

         A                                                                    Configuration                                                               T
         R                                                                  Register Address
Master   T                                      Bus Address                                                                 Data                          O
Slave                                                                                                                                                     P

               1              0     1     S      A     1     1W           CCCCCCCC                            DDDDDDDD
                                          A      2                        76543210                            76543210
                                          0

                                                                    A                                   A                                           A

                                                                    C                                   C                                           C

                                                                    K                                   K                                           K

                                             Figure 8 Configuration Register Byte Write

            S

            T

            A                                                                   Configuration

Master      R                                       Bus Address                 Register Address                               Data (1)
Slave
            T

                  1              0     1     S      A     1  1W           CCCCCCCC                            DDDDDDDD
                                             A                            76543210                            76543210
                                             02

                                                                       A                                   A                                           A

                                                                       C                                   C                                           C

                                                                       K                                   K                                           K

                                                                                                                                                       S

                                                                                                                                                       T

Master                                 Data (2)                                                                   Data (16)                            O
Slave
                                                                                                                                                       P

            DDDDDDDD                                                   DDD          DDD                    DDDDDDDD
            76543210                                                   765          210                    76543210

                                                                 A                                   A                                           A
                                                                 C
                                                                 K                                   C                                           C

                                                                                                     K                                           K

                                             Figure 9 Configuration Register Page Write

Summit Microelectronics, Inc                                     2071 1.1 01/07/05                                                                           14
                                                                                                              SMT4504

                                                                                                        Preliminary Information

I2C PROGRAMMING INFORMATION (CONTINUED)

        S                                                                               S

        T                                                                               T

Master  A                                  Bus Address            Configuration         A                  Bus Address
Slave   R                                                       Register Address        R
        T                                                                               T

           1                  0  1  S      A  1  1W           CCCCCCCC                     1  0  1      S  A  1  1      R
                                    A      2                  76543210                                  A  2
                                    0                                                                   0

                                                           A                         A                                     A

                                                           C                         C                                     C

                                                           K                         K                                     K

                                                                                                                 NS

                                                        A                         A                              AT

Master                           Data (1)               C                         C           Data (n)           CO
Slave
                                                        K                         K                              KP

        DDDDDDDD                                           DDD  DDD                  DDDDDDDD
        76543210                                           765  210                  76543210

                                              Figure 10 - Configuration Register Read

        S

        T                                                                                                                  S

        A                                                         Configuration                                            T
        R                                                       Register Address
Master  T                                  Bus Address                                           Data                      O
Slave                                                                                                                      P

           1                  0  0  1      A  A  A      W     CCCCCCCC                  DDDDDDDD
                                           2  1  0            76543210                  76543210

                                                           A                         A                                  A

                                                           C                         C                                  C

                                                           K                         K                                  K

        Figure 11 - Configuration Register with Slave Address 1001BIN Write

        S                                                                               S

        T                                                                               T

Master  A                                  Bus Address            Configuration         A                  Bus Address
Slave   R                                                       Register Address        R
        T                                                                               T

           1                  0  0  1      AA    A      W     CCCCCCCC                     1  0  0      1  A  A  A      R
                                           21    0            76543210                                     2  1  0

                                                           A                         A                                     A

                                                           C                         C                                     C

                                                           K                         K                                     K

                                                                                                                 NS

                                                        A                         A                              AT

Master                           Data (1)               C                         C           Data (n)           CO
Slave                                                   K                         K                              KP

        DDDDDDDD                                           DDD  DDD                  DDDDDDDD
        76543210                                           765  210                  76543210

        Figure 12 - Configuration Register with Slave Address 1001BIN Read

Summit Microelectronics, Inc                               2071 1.1 01/07/05                                                  15
                                                                                                                                    SMT4504

                                                                                                                              Preliminary Information

I2C PROGRAMMING INFORMATION (CONTINUED)

        S

        T                                                                                                                                             S

        A                                                                        Configuration                                                        T
        R                                                                      Register Address
Master  T                                        Bus Address                                                          Data                            O
Slave                                                                                                                                                 P

              1               0     1     S      A     0     0               CCCCCCCC                        DDDDDDDD
                                          A      2           /W              76543210                        76543210
                                          0                  1

                                                                       A                               A                                        A

                                                                       C                               C                                        C

                                                                       K                               K                                        K

                                          Figure 13 General Purpose Memory Byte Write

           S

           T

Master     A                                        Bus Address                  Configuration                           Data (1)
Slave      R                                                                   Register Address
           T

                 1               0     1      S     A     0   0              CCCCCCCC                           DDDDDDDD
                                              A     2         /W             76543210                           76543210
                                              0               1

                                                                          A                               A                                        A

                                                                          C                               C                                        C

                                                                          K                               K                                        K

                                                                                                                                                   S

                                                                                                                                                   T

Master                                 Data (2)                                                                    Data (16)                       O
Slave                                                                                                                                              P

           DDDDDDDD                                                       DDD          DDD                DDDDDDDD
           76543210                                                       765          210                76543210

                                                                    A                               A                                        A
                                                                    C
                                                                    K                               C                                        C

                                                                                                    K                                        K

                                          Figure 14 - General Purpose Memory Page Write

        S                                                                                                    S

        T                                                                                                    T

Master  A                                        Bus Address                     Configuration               A                  Bus Address
Slave   R                                                                      Register Address              R
        T                                                                                                    T

              1               0     1     S      A     0     0               CCCCCCCC                           1  0  1      S     A  0  0      R
                                          A      2           /W              76543210                                        A     2     /
                                          0                  1                                                               0           1

                                                                       A                               A                                              A

                                                                       C                               C                                              C

                                                                       K                               K                                              K

                                                                                                                                         NS

                                                                 A                               A                                       AT

Master                              Data (1)                     C                               C                 Data (n)              CO
Slave
                                                                 K                               K                                       KP

        DDDDDDDD                                                       DDD     DDD                     DDDDDDDD
        76543210                                                       765     210                     76543210

                                                 Figure 15 - General Purpose Memory Read

Summit Microelectronics, Inc                                        2071 1.1 01/07/05                                                                    16
                                                                                                                                SMT4504

                                                                                                                          Preliminary Information

I2C PROGRAMMING INFORMATION (CONTINUED)

        S

        T                                                                                                                                 S

        A                                                           Command and Status                                                    T
        R                                                             Register Address
Master  T                                  Bus Address                                                      Data                          O
Slave                                                                                                                                     P

           1                  0  0  1      A  A  A      W     CCCCCCCC                             DDDDDDDD
                                           2  1  0            76543210                             76543210

                                                           A                                    A                                      A

                                                           C                                    C                                      C

                                                           K                                    K                                      K

                                    Figure 16 Command and Status Register Write

        S                                                                                          S

        T                                                                                          T

Master  A                                  Bus Address              Command and Status             A                      Bus Address
Slave   R                                                             Register Address             R
        T                                                                                          T

           1                  0  0  1      A  A  A      W     CCCCCCCC                                1  0  0          1  AA    A      R
                                           2  1  0            76543210                                                    21    0

                                                           A                                    A                                         A

                                                           C                                    C                                         C

                                                           K                                    K                                         K

                                                                                                                                NS

                                                        A                                    A                                  AT

Master                           Data (1)               C                                    C           Data (n)               CO
Slave                                                   K                                    K                                  KP

Master  DDDDDDDD                                           DDD            DDD                   DDDDDDDD
Slave   76543210                                           765            210                   76543210

                                    Figure 17 - Command and Status Register Read

        S                                                                                          S

        T                                                                                          T

        A                                                                                          A

        R                                  Bus Address           Channel Address                   R                      Bus Address
        T                                                                                          T

           1                  0  0  1      A  A  A      W           CCCC                              1  0  0          1  A  A  A      R
                                           2  1  0            0HHHH0 0 0                                                  2  1  0

                                                                    3210

                                                           A                                    A                                         N

                                                           C                                    C                                         A

                                                           K                                    K                                         C

                                                                                                                                          K

        S

        T                                                                                                                              NS

        A                                                                                       A                                      AT

Master  R                                  Bus Address           Channel Address Echo           C     10-Bit ADC Data                  CO
Slave   T                                                                                       K                                      KP

           1                  0  0  1      A  A  A      R     0  C  C  C  C            0  D  D     DDDDDDDD
                                           2  1  0               H  H  H  H               9  8     76543210
                                                                 3  2  1  0

                                                           A
                                                           C
                                                           K

                                                 Figure 18 ADC Conversion Read

Summit Microelectronics, Inc                               2071 1.1 01/07/05                                                                 17
                                                                      SMT4504

                                                                Preliminary Information

DEFAULT CONFIGURATION REGISTER SETTINGS SMT4504-172

Register Contents Register Contents Register Contents Register Contents

R0   0D  R42                         0E  R9C                29  RC5  90

R1   83  R43                         39  R9D                9A  RC6  09

R2   0D  R44                         0E  R9E                11  RC7  90

R3   FF  R45                         A4  R9F                AE  RC8  0C

R4   0E  R46                         0F  RA0                41  RC9  00

R5   61  R47                         16  RA1                0B  RCA  0C

R6   0E  R48                         0F  RA2                80  RCB  00

R7   C7  R49                         B4  RA3                F6  RCC  0F

R8   0F  R4A                         06  RA4                29  RCD  FF

R9   54  R4B                         7F  RA5                5D  RCE  0F

RA   0B  R4C                         00  RA6                11  RCF  FF

RB   22  R4D                         12  RA7                71  RD0  0C

RC   7F  R4E                         48  RA8                40  RD1  00

RD   3F  R80                         42  RA9                CE  RD2  0C

RE   03  R81                         48  RAA                80  RD3  00

RF   01  R82                         82  RAB                8F  RD4  0F

R10  8F  R83                         3E  RAC                29  RD5  D8

R11  9F  R84                         2A  RAD                1F  RD6  0F

R12  AF  R85                         B8  RAE                11  RD7  D8

R13  BF  R86                         12  RAF                33  RE0  00

R14  CF  R87                         F6  RB0                2A  RE1  3D

R15  DF  R88                         41  RB1                67  RE2  00

R18  00  R89                         C8  RB2                0A  RE3  3D

R19  00  R8A                         81  RB3                52  RE4  00

R30  0D  R8B                         B9  RB4                03  RE5  3D

R31  60  R8C                         2A  RB5                FF  RE6  00

R32  0D  R8D                         34  RB6                03  RE7  3D

R33  DC  R8E                         12  RB7                FF  RE8  00

R34  0E  R8F                         49  RB8                0D  RE9  3D

R35  45  R90                         49  RB9                9A  REA  00

R36  0E  R91                         5C  RBA                0D  REB  3D

R37  A2  R92                         81  RBB                56

R38  0F  R93                         52  RBC                0F

R39  08  R94                         29  RBD                E0

R3A  0F  R95                         D7  RBE                0F

R3B  D6  R96                         11  RBF                E0

R3C  00  R97                         EB  RC0                0B

R3D  12  R98                         41  RC1                38

R3E  48  R99                         3E  RC2                0B

R40  0D  R9A                         81  RC3                38

R41  B9  R9B                         33  RC4                09

                                                       RC1

The default device ordering number is SMT4504F-172, is programmed as described above

and tested over the commercial temperature range. Application Note 33 contains a

complete description of the Windows GUI and the default settings of each of the 154

individual Configuration Registers.

     Summit Microelectronics, Inc        2071 1.1 01/07/05                           18
PACKAGES                                                                                                                                 SMT4504

                           0.354           48 PIN TQFP PACKAGE                                                                     Preliminary Information
                           (9.00) BSC (A)
                           0.276                                                                                        Inches       0.02
                           (7.00) BSC (B)                                                                           (Millimeters)    (0.5) BSC

                                                                                                            0.007 - 0.011
                                                                                                             (0.17 - 0.27)

                                                                           DETAIL "A"

                                              (B)
                                                     (A)

   Pin 1                                                    0.037 - 0.041                                                              0.039
Indicator                                                     0.95 - 1.05                                                              (1.00)

                        A                                 0.047                                                                    0o Min to
                                                          (1.2) MAX.                                                               8o Max

                                           B                               0.004 - 0.008                                           0.018 - 0.030
                                                                           (0.09 - 0.20)

                                                                                                                                   (0.45 - 0.75)

                                                                           DETAIL "B"

Summit Microelectronics, Inc                  2071 1.1 01/07/05                                                                                   19
                                                                                                                   SMT4504

                                                                                                             Preliminary Information

PART MARKING

                    SUMMIT                         Summit Part Number
                SMT4504F xx
              Annn AYYWW                      Status Tracking Code
                                              (Blank, MS, ES, 01, 02,...)
                                              (Summit Use)

Pin 1

                                                                                           Date Code (YYWW)

Drawing not to scale                             Lot tracking code (Summit use)

                                                 Part Number suffix
                                                 (Contains Customer specific ordering requirements)
                                                  Product Tracking Code (Summit use)

ORDERING INFORMATION

                              SMT4504 F nnn

Summit Part Number                            Part Number Suffix (see page 18)
                              Package
                              F=48 Lead TQFP  Specific requirements are contained in the suffix
                                              such as Commercial or Industrial Temp Range,
                                              Hex code, Hex code revision, etc.

                                                                         NOTICE

NOTE 1 - This is a Preliminary Information data sheet that describes a Summit product currently in pre-production with limited characterization.

SUMMIT Microelectronics, Inc. reserves the right to make changes to the products contained in this publication in order to improve design,
performance or reliability. SUMMIT Microelectronics, Inc. assumes no responsibility for the use of any circuits described herein, conveys no license
under any patent or other right, and makes no representation that the circuits are free of patent infringement. Charts and schedules contained
herein reflect representative operating parameters, and may vary depending upon a user's specific application. While the information in this
publication has been carefully checked, SUMMIT Microelectronics, Inc. shall not be liable for any damages arising as a result of any error or
omission.
SUMMIT Microelectronics, Inc. does not recommend the use of any of its products in life support or aviation applications where the failure or
malfunction of the product can reasonably be expected to cause any failure of either system or to significantly affect their safety or effectiveness.
Products are not authorized for use in such applications unless SUMMIT Microelectronics, Inc. receives written assurances, to its satisfaction, that:
(a) the risk of injury or damage has been minimized; (b) the user assumes all such risks; and (c) potential liability of SUMMIT Microelectronics, Inc.
is adequately protected under the circumstances.

Revision 1.1 - This document supersedes all previous versions. Please check the Summit Microelectronics, Inc. web site at

www.summitmicro.com for data sheet updates.

Copyright 2005 SUMMIT MICROELECTRONICS, Inc. Power Management for CommunicationsTM

I2C is a trademark of Philips Corporation. MS Windows is a trademark of Microsoft Corporation.
Trakker and Loss-Less Trakker are trademarks of Summit Microelectronics Inc.

Summit Microelectronics, Inc  2071 1.1 01/07/05                                                              20
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