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SM5964A

器件型号:SM5964A
厂商名称:SYNCMOS
厂商官网:http://www.syncmos.com.tw/index.html
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器件描述

8-Bit Micro-controller With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

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SM5964A器件文档内容

SyncMOS Technologies International, Inc.                                                             SM5964A

                                                                                                                  8-Bit Micro-controller
                                                                With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

Product List

SM5964AL25, 25MHz 64KB internal flash MCU                       Feature

General Description                                             z Working Voltage:3.0V through 3.6V
                                                                z 80C51 Central Processor Unit (CPU)
The SM5964A is a single-chip 8-bits micro-                      z 64K x 8 on chip flash memory with In-
controller manufactured in an advanced CMOS

process with on chip flash memory. It supports In-                 System-Programming(ISP) capability and it

System Programming (ISP) function and is a                      z  can be programmed at VCC = 3.3V
derivative of the 8052 microcontroller family. The                 1024 x 8 RAM, expandable externally to
SM5964A has the same instructions set as the 80C51.

The SM5964A contains a 64KB 3.3V on chip                           64KB

program flash, a volatile 1024 x 8 data RAM, four               z Two standard 16-bits timers/counters
8-bits I/O ports, one 4-bits I/O port, two 16-bits              z An additional 16-bits timer/counter coupled to
timer/event counters, and an additional 16-bits timer
coupled to capture and compare latches, a                             a capture and compare register.

two-priority-level, nested interrupt structure, two             z  Two 8-bits / 5-bits resolution
                                                                   Pulse-Width-Modulation (PWM) outputs
pulse-width- modulation (PWM) outputs, two serial                  Four 8-bits I/O ports.(For PDIP package)
                                                                   Four 8-bits I/O ports plus one 4-bits I/O port.
interfaces (UART and TWSI bus). For system that                 z

requires extra capability the SM5964A can be

expanded using standard LVTTL compatible memory z

and logic.                                                            (For PLCC or QFP package)
In addition, The SM5964A has two software                       z TWSI-bus serial I/O port with master and
selectable modes of power saving IDLE mode and

POWER-DOWN mode. The IDLE mode freezes the                         slave functions

CPU while allowing the RAM, timer, serial ports, and z             Full-duplex UART
interrupt system to continue functioning. The
POWER-DOWN mode saves the RAM contents but                      z  7 interrupt sources with 2 priority levels
                                                                   Temperature range (0 to +70)
freezes the oscillator, causing all other chip functions z

to be inoperative.                                              z Software enable/disable ALE output pulse

The SM5964A is designed for 3.3V applications. The              z  Wake-up from POWER-DOWN mode by
on chip flash memory can store data while the

program is running. It also can upgrade the user                   external interrupt or H/W RESET.

program by down-load new code form PC or other                  z ISP service program space configurable in
devices. The chip is considered as a small integrated                 N*512 byte (N=0 to 8) size
system.

Ordering Information                                                                Taiwan
                                                                                    6F, No.10-2 Li- Hsin 1st Road ,
SM5964AihhkL                                                                        Science-based Industrial Park,
                                                                                    Hsinchu, Taiwan 30078
yymmv
i: process identifier {L=3.0V~3.6V}                                                 TEL: 886-3-567-1820
hh: working clock in MHz {25}                                                              886-3-567-1880
k: package type postfix {as below table}
yy: year                                                                            FAX: 886-3-567-1891
mm: month                                                                                  886-3-567-1894
v: version identifier { , A, B, ...}
L: PB free identifier {no text is Non-PB free, "P" is PB free}

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                                                                              1
                                                                                                                       Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                             8-Bit Micro-controller
                           With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

Pin Configuration                            Package Spec.  Pin / PAD
                                               K Package
                                                            Figure 1
                                               J 44L PLCC   Figure 2
                                               Q 44L QFP    Figure 3
                                               P 40L PDIP

Figure 1 44L PLCC Package                    Figure 2 44L QFP Package

Figure 3 40L PDIP Package

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                                          2                 Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                                              8-Bit Micro-controller
                                            With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

Block Diagram

                                                                                                          T2
                                                                                                     T2EX
                                                                                            PWM1
                                                                                     PWM0

                                TxD
                          RxD

                          (3) (3)                           (1) (1)                                                  (1) (1)

Xtal1                UART          Int-RAM  IAP    Ext-RAM  PWM Timer2
Xtal2                                       FLASH
                                   256x8    64Kx8  768x8
   EA
                             C51                   iBUS
                CPU          CORE
ALE
PSEN                 Timer0        INT            Parallel I/O ports & Ext. Bus
                     Timer1
                (3)
                                        PDWU Port0 Port1 Port2 Port3 Port4                                           TWSI
   RD
                (3)                                                                                                    (1) (1)

WR

                     (3)     (3) (3) (3) (3) (3)
                                                                                                                 SDA
                                                                                                           SCL
                                                                                                   P4
                                                                                           P3

                                                                                  P2

                                                                         P1

                                                                P0
                                                         INT1
                                                  INT0
                                              INT1
                                         INT0
                                   T1

                         T0

               RES
Notes:
(1): Alternate function of P1
(3): Alternate function of P3

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                                            3               Ver 2.3 SM5964A 10/2006
     SyncMOS Technologies International, Inc.                                                                        SM5964A

                                                                                           8-Bit Micro-controller
                                         With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

Pin Description

MNEMONIC PDIP 40 pin        PQFP 44 Pin   PLCC 44 pin                          Names and Functions

VDD          40            38            44             Power supply:
                           37,36,35,34   43,42,41,40    +3.3V power supply pin during normal operations and power saving
                           33,32,31,30   39,38,37,36    modes.

P0.0 P0.7  39,38,37,36   40,41,42,43,  2,3,4,5,       Port 0:
             35,34,33,32   44,1,2,3      6,7,8,9        Port 0 is an open-drain, bidirectional I/O port. Port 0 pins that have
                                                        1s written to them become floating and can be used as high-
                           4             10             impedance inputs. Port 0 is also the multiplexed low-order address
                           18,19,20,21   24,25,26,27,   and data bus during accesses to external program and data memory.
                           22,23,24,25   28,29,30,31    In this application, it uses strong internal pull-ups when emitting 1s.

P1.0 P1.7  1,2,3,4,      5,7,8,9,      11, 13,14,15,  Port 1:
             5,6,7,8       10,11,12,13   16,17,18,19
                                                        An 8-bits bidirectional I/O port with internal pull-ups on all pins.

                                                        Port 1 pins that have 1s written to them are pulled high by the

                                                        internal pull-ups and can be used as inputs. As inputs, port 1 pins that

                                                        are externally pulled low will source current because of the internal

                                                        pull-ups. (See DC Electrical Characteristics: IIL).
                                                        Alternate function of SM5964A include

                                                        Port Pin  Alternative function
                                                        P1.0      T2 TIMER2 clock output

                                                        P1.1      T2EXTIMER2 reload/capture DIR.

                                                        P1.2      PWM0PWM channel 0 output

                                                        P1.3      PWM1PWM channel 1 output

                                                        P1.6      SCLTWSI bus clock

                                                        P1.7      SDATWSI bus data

RST          9                                          Reset:
                                                        A high on this pin for two machine cycles while the oscillator is
P2.0 P2.7  21,22,23,24,                               running resets the device. An internal resistor to VSS permits a
             25,26,27,28                                power-on reset using only an external capacitor to VCC.

                                                        Port 2:
                                                        Port 2 is an 8-bits bidirectional I/O port with internal pull-ups. Port 2
                                                        pins that have 1s written to them are pulled high by the internal
                                                        pull-ups and can be used as inputs. As inputs, port 2 pins that are
                                                        externally being pulled low will source current because of the
                                                        internal pull-ups. (See DC Electrical Characteristics: IIL). Port 2
                                                        emits the high-order address byte during fetches from external
                                                        program memory and during accesses to external data memory that
                                                        uses 16-bits addresses (MOVX @DPTR). In this application, it uses
                                                        strong internal pull-ups when emitting 1s. During accesses to
                                                        external data memory that uses 8-bits addresses (MOV @Ri), port 2
                                                        emits the contents of the P2 special function register.

P3.0 P3.7  10,11,12,13                                Port 3:
             14,15,16,17
                                                        Port 3 is an 8-bits bidirectional I/O port with internal pull-ups. Port 3

                                                        pins that have 1s written to them are pulled high by the internal

                                                        pull-ups and can be used as inputs. As inputs, port 3 pins that are

                                                        externally being pulled low will source current because of the

                                                        pull-ups. (See DC Electrical Characteristics: IIL). Port 3 also serves

                                                        the special features.

                                                        Port Pin Alternative function

                                                        P3.0      RxD UART input

                                                        P3.1      TxD UART output

                                                        P3.2      #EX0 external interrupt 0

                                                        P3.3      #EX1 external interrupt 1

                                                        P3.4      T0: Timer 0 external input

                                                        P3.5      T1: Timer 1 external input

                                                        P3.6      #WR External data memory write strobe

                                                        P3.7      #RD External data memory read strobe

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                                               4                               Ver 2.3 SM5964A 10/2006
       SyncMOS Technologies International, Inc.                                                                      SM5964A

                                                    8-Bit Micro-controller

                                    With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

MNEMONIC PDIP 40 pin   PQFP 44 Pin  PLCC 44 pin     Names and Functions

ALE    30             27            33
                                                            Address Latch Enable:
                      26                                    Output pulse for latching the low byte of the address during an
                                                            access to external memory. In normal operation, ALE is emitted
                      29                                    twice every machine cycle, and can be used for external timing or
                      15                                    clocking. Note that one ALE pulse is skipped during each access to
                      14                                    external data memory. Setting SFR SCONF.0 can disable ALE. With
                                                            this bit set, ALE will be active only during a MOVX instruction.

#PSEN  29                           32
                                                            Program Store Enable:
                                                            The read strobe to external program memory. When executing code
                                                            from the external program memory, #PSEN is activated twice each
                                                            machine cycle, except that two #PSEN activations are skipped
                                                            during each access to external data memory. #PSEN is not activated
                                                            during fetches from internal program memory.

#EA    31                           35
                                                            External Access Enable:
                                                            #EA must be externally held low to enable the device to fetch code
                                                            from external program memory locations. If #EA is held high, the
                                                            device executes from internal program memory.

X1     19                           21
                                                            Crystal 1:
                                                            Input to the inverting oscillator amplifier and input to the internal
                                                            clock generator circuits.

X2     18                           20
                                                            Crystal 2:
                                                            Output from the inverting oscillator amplifier.

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                                                 5  Ver 2.3 SM5964A 10/2006
     SyncMOS Technologies International, Inc.                                                                        SM5964A

                                                                                             8-Bit Micro-controller
                                           With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

SFR Mapping

The special function register of SM5964A fall into the following categories
z C51 CORE register: ACC, B, DPL, DPH, PSW, SP
z I/O ports: P0,P1, P2, P3, P4, P1CON
z Timer/Counter register: T2CON, T2MOD, TCON, TMOD, TH0, TH1, TH2, TL0, TL1, TL2, RCAP2L,

      RCAP2H
z UART I/O register: SBUF, SCON
z TWSI bus register: TWSIS, TWSIA, TWSIC1, TWSIC2, TWSITXD, TWSIRXD
z Power and system control register: PCON, SCONF
z Interrupt system register: IP, IE, IP1, IE1, IFR
z IAP Flash programming register :ISPFAH, ISPFAL, ISPFD, ISPC
z PWM output register: PWMC0, PWMC1, PWMD0, PWMD1

                                         Table 1 SFR Map

$F8                                                                                                                  $FF

$F0 B                                          ISPFAH ISPFAL ISPFD   ISPC                                            $F7
         0000 0000
                                               0000 0000 0000 0000 0000 0000 0000 0000
$E8
                                                                                                                     $EF

$E0 ACC                                                                                                              $E7

     0000 0000

$D8 P4                                                                                                               $DF

     xxxx 1111

$D0 PSW                             PWMC0 PWMC1                                                                      $D7

     0000 0000                      0000 0000 0000 0000

$C8 T2CON           T2MOD RCAP2L RCAP2H TL2               TH2                                                        $CF

     0000 0000 xxxx xx00 0000 0000 0000 0000 0000 0000 0000 0000

$C0 TWSIS           TWSIA TWSIC1 TWSIC2 TWSITXD TWSIRXD                                                              $C7

     0000 0000 1010 0000 0000 0001 0000 0000 1111 1111 0000 0000

$B8 IP              IP1                                              SCONF                                           $BF

     0000 0000 0000 0000                                             0000 0000

$B0 P3                              PWMD0 PWMD1                                                                      $B7

     1111 1111                      0000 0000 0000 0000

$A8 IE              IE1   IFR                                                                                        $AF

     0000 0000 0000 0000 0000 0000

$A0 P2                                                                                                               $A7

     1111 1111

$98 SCON            SBUF            P1CON                                                                            $9F

     0000 0000 xxxx xxxx            0000 0000

$90 P1                                                                                                               $97

     1111 1111

$88 TCON            TMOD  TL0       TL1        TH0        TH1                                                        $8F

     0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000

$80 P0              SP    DPL       DPH                   RCON       PCON                                            $87

     1111 1111 0000 0111 0000 0000 0000 0000              0000 0000  0000 0000

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                                               6                     Ver 2.3 SM5964A 10/2006
         SyncMOS Technologies International, Inc.                                                                    SM5964A

                                                                                                          8-Bit Micro-controller
                                                        With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

                                 Table 2 : All SFR list (8051, I/O, Timer, UART, TWSI, System, Interrupt)

Symbol Description               Direct  Bit 7   Bit 6  Bit 5          Bit 4  Bit 3     Bit 2    Bit 1               Bit 0    RESET

                                 E0H     CY             8051 Core             RS0       OV       P0.1                P        00H
                                 F0H                                                             P1.1                         00H
ACC      Accumulator             81H     P0.7    AC     F0             RS1    P0.3      P0.2     P2.1                P0.0     07H
B        B register              D0H     P1.7                                 P1.3      P1.2     P3.1                P1.0     00H
SP       Stack Pointer           83H     P2.7                                 P2.3      P2.2     P4.1                P2.0     00H
PSW      Process Status          82H     P3.7                                 P3.3      P3.2     -                   P3.0     00H
DPH      Data Pointer High               SDAE                                 P4.3      P4.2     IE0                 P4.0
DPL      Data Pointer Low        80H     TF1                                  PWM1E     PWM0E    M1                  -        FFH
                                 90H     GATE                                 IE1       IT1                          IT0      FFH
                                 A0H                    I/O PORT              GATE      C/T      CT2                 M0       FFH
                                 B0H     TF2                                                     T2OE                         FFH
P0       Port 0                  D8H             P0.6   P0.5           P0.4   EXEN2     TR2                          CPRL2    XFH
P1       Port 1                  9BH     SM0                                                     TI                  DCEN     00H
P2       Port 2                          RXIF    P1.6   P1.5           P1.4   TB8       RB8
P3       Port 3                  88H     TWSIE                                          RXAK     MASTER              RI       00H
P4       Port 4                  89H     Match   P2.6   P2.5           P2.4   Bus Busy  TWSIFS2  TWSIFS1                      00H
P1CON    P1 Control              8CH                                                                                 TXAK     00H
                                 8AH     SMOD    P3.6   P3.5           P3.4   RESTART   GF0       PD                 TWSIFS0  00H
                                 8DH     EA                                             ISPE     OME                 MRW      00H
                                 8BH             SCLE                         GF1       EX1      ET0                          00H
                                 C8H     START                                ET1       PX1      ETWSI               IDLE     00H
                                 C9H             TIMER / Counter              PT1                TWSIIF              ALEI     X0H
                                 CBH     PWMD.7                                         PBS      PT0                 EX0      00H
TCON     Timer Control register  CAH     PWMD.7  TF1    TF0            TR0    PWMD.3    PBS      PTWSI                        00H
TMOD     Timer Mode              CDH                                          PWMD.3    PWMD.2   RAMS1               PX0      00H
TH0      Timer 0 High            CCH             C/T    M1             M0               PWMD.2                                00H
TL0      Timer 0 Low                                                                             ISPF1               RAMS0
TH1      Timer 1 High            98H             EXF2 RCLK TCLK                                  PFS1                         00H
TL1      Timer 1 Low             99H                                                             PFS1                ISPF0    XXH
T2CON    Timer 2 Control                                                                         PWMD.1              PFS0
T2MOD    Timer 2 Mode            C0H                                                             PWMD.1              PFS0     00H
RCAP2H   RCAP2 High              C1H                                                                                 PWMD.0   A0H
RCAP2L   RCAP2 Low               C2H                                                                                 PWMD.0   01H
TH2      Timer 2 High            C3H                                                                                          00H
TL2      Time 2 Low              C4H                                                                                          FFH
                                 C5H                                                                                          00H
                                                        UART
                                 87H                                                                                          00H
SCON     UART Control            BFH             SM1    SM2            REN                                                    00H
SBUF     UART Buffer                                                   NAKIF
                                 A8H                                                                                          00H
                                 A9H                    TWSI BUS                                                              00H
                                 AAH                                                                                          00H
TWSIS    TWSI bus status         B8H             TXIF   TFIF                                                                  00H
TWSIA    TWSI address            B9H                                                                                          00H
TWSIC1   TWSI control 1                          SRW
TWSIC2   TWSI Control 2          85H                                                                                          00H
TWSITXD  TWSI Transmit Data
         TWSI Received Data      F4H                                                                                          00H
TWSIRXD                          F5H                                                                                          00H
                                 F6H                                                                                          00H
                                 F7H             Power and System                                                             00H

PCON     Power Control register  D3H                                   PDWUE                                                  00H
SCONF    System Control          D4H                                   ES0                                                    00H
                                 B3H                                                                                          00H
IE       Interrupt Enable        B4H                 Interrupt system                                                         00H
                                                               ET2

IE1      Interrupt Enable 1

IFR      Interrupt Flag 1

IP       Interrupt Priority                             PT2            PS0

IP1      Interrupt Priority 1

                                                       Data Memory

RCON     Internal RAM Control

                                                 ISP FLASH memory

ISPFAH   ISP Address high
ISPFAL   ISP Address low
ISPFD    ISP Data
ISPC     ISP Control

PWMC0    PWM 0 Control                                  PWM output
PWMC1    PWM 1 Control
PWMD0    PWM 0 Data                              PWMD.6 PWMD.5 PWMD.4
PWMD1    PWM 1 Data                              PWMD.6 PWMD.5 PWMD.4

Operating Conditions

Symbol Description                       Min.    Typ. Max. Unit.              Remarks
                                         0                                    Ambient temperature under bias
TA       Operating temperature                   25     70            

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                                                            7                           Ver 2.3 SM5964A 10/2006
     SyncMOS Technologies International, Inc.                                                                        SM5964A

                                                                                        8-Bit Micro-controller

                                                        With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

VCC33    Supply voltage                   3.0           3.3 3.6 V
Fosc 25  Oscillator Frequency
                                                              25  MHz  For 3.3V application

DC Characteristic

VCC = 3.3V (10%), VSS=0V TA= 0 to +70

SYMBOL                         PARAMETER                                       TEST             LIMITS                      UNIT
                                                                         CONDITIONS                                       V
                                                                                        MIN                          MAX  mA
                                                               See notes 1                                                mA
VCC      Supply Voltage                                        fCLK = 12MHz VCC = 3.6V  3.0     3.6                       A
                                                               See note 2
ICC      Supply current operating                              fCLK = 12MHz VCC = 3.6V          10
                                                               See note 3
IID      Supply current IDLE mode                              2V < VPC < VCCmax                5
                                                         INPUT
IPD      Supply current Power-Down mode                                                         20
                                                               VIN = 0.45V
VIL1     Input LOW voltage, Port 0,1,2,3,4,/EA                                          -0.5    0.8                       V
VIL2     Input LOW voltage, RES, XTAL1                         VIN = 0.45V              0
VIH1     Input HIGH voltage, Port 0,1,2,3,4,EA                 VIN = 1.5 V              2.0     0.8                       V
                                                               0.45V < VIN < VCC        70%
VIH2     Input HIGH voltage, RES, XTAL1                        VCC = 3.3V, VIN = 0.4 V  VCC     Vcc+0.2 V
                                                               VCC = 3.3V, VIN = 0.4 V
IIL1     Input current LOW level Port 1,2,3,4 ( except         VCC = 3.3V, VIN = 2.4 V     3    Vcc+0.2 V
         P1.6,P1.7 )                                           VCC = 3.3V, VIN = 2.4 V     4
IIL2     Input current LOW level Port 0,P1.6,P1.7       OUTPUT                             -40  -50                       A
ITL     Transition current High to Low Port 1,2,3,4            IOL = 3.2mAVCC=3.3V        -4
ILI     Input leakage current                                  IOL = 1.6mAVCC=3.3V             -650                      A
ISK1     Sink Current Port 1, 2, 3, 4                           IOH = -300uAVCC=3.3V     2.4
ISK2     Sink Current Port 0,ALE, /PSEN                         IOH = -20AVCC=3.3V       2.4    -650                      A
ISR1     Source Current Port 1, 2, 3, 4                         VCC=3.6V                 50
ISR2     Source Current Port 0,ALE, /PSEN                       Test freq=1MHz, TA=25           10                        A

VOL1     Output LOW voltage, Port 0,ALE, /PSEN                                                  6                         mA
VOL2     Output LOW voltage, Port 1, 2, 3, 4
VOH1     Output High voltage Port0 ALE, /PSEN                                                   8                         mA
VOH1     Output High voltage Port 1,2,3,4
RRST     Internal RESET pull-down resistor                                                      -80                       uA
CIO     Pin capacitance
                                                                                                -8                        mA

                                                                                                                     0.4  V

                                                                                                                     0.4  V

                                                                                                                          V

                                                                                                                          V

                                                                                                                     300  k

                                                                                                                     10   pF

NOTES FOR DC ELECTRICAL CHARACTERISTICS
1. The operating supply current is measured with all output disconnected;

        XTAL1 driven with tr = tf = 5ns; VIL = VSS+0.5V; VIH=VCC-0.5V; XTAL2 not connect;/EA=RST=Port0=VDD;
2. The IDLE MODE supply current is measured with all output pins disconnected;

        XTAL1 driven with tr = tf = 5ns; VIL = VSS+0.5V; VIH=VCC-0.5V; XTAL2 not connect;/EA= Port0=VDD;
3. The POWER-DOWN MODE supply current is measured with all output pins disconnected;

        VIL = VSS+0.5V; VIH=VCC-0.5V; XTAL2 not connect; /EA= Port0=VDD;
4. Port 1, 2, 3, and 4 sources a transition current when they are being externally driven from HIGH to LOW. The transition current reaches its

        maximum value when VIN is approximately 2V.
5. Capacities loading on port 0 and 2 may cause spurious noise to be superimposed on VOL of ALE and port 1, 3, and 4. The noise is due to external

        bus capacitance discharging into port 0 and port 2 pins when these pins make 1-to-0 transitions during bus operations. In the worst cases
        (capacities loading > 100pF), the noise pulse on the ALE pin may exceed 0.8V. In such cases, it may be desirable to qualify ALE with a Schmitt
        Trigger, or use an address latch with a Schmitt trigger STROBE input.
6. Under steady state (non-transient) conditions, IOL must be externally

     Limited as follows:

         Maximum IOL per pin (use sign pin only) : 10mA

         Maximum IOL per 8-bit port :          port 0 : 26mA

                                               port 1,2,3 : 15mA

         Maximum total IOL for all output pins : 71mA

If IOL exceeds the condition, VOL may exceed the related specification. Pins are not guaranteed to sink current greater than the listed test conditions.

Specifications subject to change without notice contact your sales representatives for the most recent information.

                                                              8                         Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                                   8-Bit Micro-controller
                                 With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

AC Characteristic

VCC=3.3V10%, VSS=0V, tclk min = 1/ fmax(maximum operating frequency)
TA=0 to +70
CL=100pF for Port0, ALE and /PSEN; CL=80pF for all other outputs unless otherwise specified.

Symbol                  FIGURE                                PARAMETER                             MIN                 MAX          UNIT

tCLK                    4                                   External Clock drive into XTAL1  40(1)                   -           ns
                                                                                             20
tCLKH                   4        Xtal1 Period                                                20                      -           ns
                                 Xtal1 HIGH time                                             -
tCLKL                   4        Xtal1 LOW time                                              -                       -           ns
                                 XTAL1 rise time                                             3.33
tCLKR                   4        XTAL1 fall time                                                                     10          ns
                                 Controller cycle time = tCLK / 12
tCLKF                   4                                                                                            10          ns

tCYC                    4                                                                                            -           ns

NOTES :
1. Operating is 25MHz.

    Symbol               FIGURE                               PARAMETER                             MIN                   MAX         UNIT
                                                                                                                     25
1/tCLK                  7                                             Program Memory         3.0                                     MHz
tLHLL                   7                                                                    2tCLK-40                4tCLK-100       ns
tAVLL                   7        System clock frequency                                      tCLK-40                 3tCLK-105       ns
tLLAX                   7        ALE pulse width                                             tCLK-30                 tCLK -25        ns
tLLIV                   7        Address valid to ALE low                                                            5tCLK-105       ns
tLLPL                   7        Address hold after ALE low                                  tCLK-30                 10              ns
tPLPH                   7        ALE LOW to valid instruction in                             3tCLK-45                                ns
tPLIV                   7        ALE LOW to /PSEN LOW                                                                5tCLK-165       ns
tPXIX                   7        /PSEN pulse width                                           0                       2tCLK-70        ns
tPXIZ                   7        /PSEN LOW to valid instruction in                                                   8tCLK-150       ns
tAVIV                   7        Input instruction hold after /PSEN                          tCLK-40                 9tCLK-165       ns
tPLAZ                   7        Input instruction float after /PSEN                         tCLK-35                 3tCLK+50        ns
                                 Address to valid instruction in                             6tCLK-100
tAVLL                   8,9      /PSEN low to address float                                  6tCLK-100               0               ns
tLLAX                   8,9                                                                                          tCLK+40         ns
tRLRH                   8                                                Data Memory         0                                       ns
tWLWH                   9        Address valid to ALE LOW                                                            10tCLK-133      ns
tRLDV                   8        Address hold after ALE LOW                                  3tCLK-50                                ns
tRHDX                   8        /RD pulse width                                             4tCLK-130                               ns
tRHDZ                   8        /WR pulse width                                             tCLK-50                                 ns
tLLDV                   8        /RD LOW to valid data in                                    7tCLK-150                               ns
tAVDV                   8        Data hold after /RD                                         tCLK-50                                 ns
tLLWL                   8,9      Data float after /RD                                                                                ns
tAVWL                   8,9      ALE LOW to valid data in                                    tCLK-40                                 ns
tQVWX                   9        Address to valid data in                                                                            ns
tQVWH                   9        ALE LOW to /RD or /WR LOW                                   12tCLK                                  ns
tWHQX                   9        Address valid to /WR or /RD LOW                             10tCLK-133                              ns
tRLAZ                   8        Data valid to /WR transition                                2tCLK-117                               ns
tWHLH                   8,9      Data before /WR                                             0                                       ns
                                 Data hold after /WR
tXLXL                   10       /RD LOW to address float                                                                            ns
tQVXH                   10       /RD or /WR HIGH to ALE HIGH                                                                         ns
tXHQX                   10                                                                                                           ns
tXHDX                   10                                                   UART                                                    ns
tXHDV                   10       Serial port clock time                                                                              ns
                                 Output data setup to clock rising edge
                                 Output data hold after clock rising edge
                                 Input data hold after clock rising edge
                                 Clock rising edge to input data valid

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                                          9                                                  Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                                                  8-Bit Micro-controller
                                                With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

                      tCLKH                     tCLKR                          tCLKF
                            0.8V
                VIH1

                                            tCLKL

                                                            tCLK

                              Figure 4 External Clock Drive waveform

                              2.0V                                             2.0V

                                                   Test Points

                                    0.8V                          0.8V

                      Notes:
                      AC inputs during testing are driven at 2.4V for logic
                      "HIGH" and 0.45V for logic "LOW". Timing
                      measurements are at 2.0V for logic "HIGH" and 0.8V
                      for logic "LOW"

                                 Figure 5 AC Testing Input/Output

                                                   Floating

                              2.0V                                             2.0V
                              0.8V                                             0.8V

                      Notes:
                      The float state is define as the point which PORT 0
                      pins sinks 3.2mA or source 400A at the voltage test
                      level.

                              Figure 6 AC Testing, Floating Waveform

                      t LHLL

   ALE                              t LLPL                   t PLPH
/PSEN
                      t AVLL                       t PLIV

                                        t LLAX      t PLAZ                     t PXIZ
                              A0-A7             t LLIV                            t PXIX

PORT0                                                                INSTR IN             A0-A7
PORT2                                                                                         A8-A15
                                    t AVIV

        A8-A15                                         A8-A15

                              Figure 7 External Program Memory Read Cycle

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                                                       10                            Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                                   SM5964A

                                                                                                             8-Bit Micro-controller
                                                           With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

             ALE                                                                             t WHLH
         /PSEN
                                                  t LLDV       t RLRH
             /RD                          t LLWL
         PORT0
         PORT2            t AVLL                           t RLDV                    t RHDZ
                                         t LLAX            t RLAZ               t RHDX
                                                                       DATA IN
                         A0 - A7 (RI or DPL)                                                         A0 - A7 (PCL)               INSTR IN

                                               t AVDV                                                      A8 - A15 (PCH)
                                       t AVWL

                                           A8 - A15 of DPH or PORT2

                                          Figure 8 external memory read cycle

    ALE                                                                          tWHLH
/PSEN
                            tLLWL                       tWLWH
    /WR
                                                 tQVWH
PORT0
PORT2             tAVLL     tLLAX                tQVWX                    tWHQX

                  A0 - A7 (RI or DPL)            DATA OUT                                            A0 - A7 (PCL)               INSTR IN

                         tAVWL                                                                             A8 - A15 (PCH)
                              A8 - A15 of DPH or PORT2

                                          Figure 9 external memory write cycle

nstruction 0      1         2                    3                     4         5                   6              7         8
       ALE
                     tXLXL
  CLOCK
       TXD        tQVXH     tXHQX
       RxD
                  0                    1                2                 3                  4          5              6         7
                                                                                                                       VALID          Set_R
                         tXHDV                   tXHDX
                                                                                                                                 VALID
                     VALID VALID VALID VALID VALID VALID

                            Figure 10 UART waveform in Shift Register MODE

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                                                                   11                                      Ver 2.3 SM5964A 10/2006
            SyncMOS Technologies International, Inc.                                                                  SM5964A

                                                                                                                    8-Bit Micro-controller
                                                                  With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

            START or repeat START condition                                 STOP condition                  repeat START condition
                                                                                                               tSU;STA

SDA                                                                                                                               0.7VCC
                                                                                                                                  0.3VCC

            tFD      tRD   tRC               tHD;DAT                             tSP                                 tBUF
                                                   tFC                                                                           START

                                                                                                                     tSU;STO

SCL

                                                                                                            tSU;DAT3

            tHD;STA  tLOW                    tHIGH      tSU;DAT1  tSU;DAT                         tSU;DAT2

                                             Figure 11 Timing waveform of TWSI interface

Symbol      FIGURE   PARAMETER                                              Standard-MODE         Fast-MODE                              UNIT
                                                                                                  MIN                         MAX
fSCL        11                                                    TWSI Bus  MIN             MAX
tBUF        11       SCL clock frequency
tHD;STA     11       Bus free time between a stop and stop condition        0               100   0                           400 kHz
tLOW        11       Hold time (repeated) START condition. After this
tHIGH       11       period, the first clock pulse is generated             4.7             -     1.3                         -         S
tSU;STA     11       Low Period of the SCL clock
tHD;DAT     11       High period of the SCL clock                           4.0             -     0.6                         -         S
tSU;DAT     11       Set-up time of a repeated START condition
tRD,tRC     11       Data hold time                                         4.7             -     1.3                         -         S
tFD tFC     11       Data Setup-Time
tSU;STO     11       Rise time of both SDA and SCL                          4.7             -     1.3                         -         S
tSU;STA     11       Fall time of both SDA and SCL
Cb          11                                                              4.0             -     0.6                         0         S
tSP                  Set-up time for STOP and START condition
                                                                            0               -     0                           0.9 S
                     Capacitive load for each bus line
                     Pulse width of spikes which must be suppressed by      250             -     100(1)                      -         nS
                     input filter
                                                                            -               1000  20+0.1Cb(2)                 300 ns

                                                                            -               300   20+0.1Cb(2)                 300 ns

                                                                            4.0             -     0.6                         -         S

                                                                            -               400   -                           400 pF

                                                                            -               -     0                           50        nS

NOTES:      A fast-mode TWSI bus device can be used in a standard-mode TWSI bus system, but the requirement tSU;DAT  250ns must the be met.
        1.  This will automatically be the case if the device does not stretch the LOW period of the SCL signal. If such a device does stretch the
            LOW period of the SCL signal, it must output the next data bit to SDA line tRMAX + tSU;DAT = 1000 + 250 = 1250 ns (according to the
        2.  standard-mode TWSI bus specification) before the SCL line is released.
            Cb = Total capacitance of one bus line in pF.

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                                                                  12                              Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                                                                            8-Bit Micro-controller
                                                                          With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

Function Description

The SM5964A is a stand-alone high-performance microcontroller designed for using in 3.3V ISP applications, such as
LCD monitor, instrumentation, or high-end consumer applications.
In addition to the 80C51 standard functions, the device provides a number of dedicated hardware functions for these
applications.
The SM5964A is a control-oriented CPU with on-chip program and data memory. It can be extended with external data
memory up to 64K bytes. For system requiring extra capability, the SM5964A can be enhanced by using external memory
and peripherals.
The SM5964A has two software selectable modes of saving power consumptionIDLE and POWER- DOWN. The IDLE

mode freezes the CPU while allowing the RAM, timer, serial ports and interrupt system to continue functioning. The
POWER-DOWN mode save the RAM contents but freezes the oscillator causing all other chip functions to be inoperative.
The POWER-DOWN mode can be terminated by H/W reset, or by any one of the two external interrupt.

CPU

The CPU of SM5964A is compatible to standard 80C51. The structure of this CPU is shown as FIGURE 12. It contains
Instruction Register (IR), Instruction Decoder, Program Counter (PC), Accumulator (ACC), B Register, and control logic.
This CPU provides a 8-bits bi-direction bus to communicate with other blocks in the chip. The address and data are
transferred through on the same 8-bits bus.

IRQ                                                                                                                  PROG.
                                                                                                                     ADDR.

RES     Timing & Reset  CONTROL                      TMP2   ACC                 PROGRAM
                          LOGIC                            TMP1             ADDR.REGISTER

CLK                                                                               BUFFER

CTRL.   INSTRUCTION                                        ALU               PROGRAM
BUS      DECODER                                                      PSW  INCREMENT

        INSTRUCTION     SP                                                   PROGRAM
          REGISTER                                                           COUNTER
                                      B
                                  Register                                      DPTR

DATA
IN/OUT

                        PCON
                                  POWER CTRL Signal

                                                                Figure 12 The CPU structure

CPU Timing

The machine cycle consists of a sequence of 6 states, numbered S1 through S6. Each state time lasts for two oscillator
periods. Thus a machine cycle takes 12 oscillator periods. Each state is divided into a PHASE1 half and a PHASE2 half.
FIGURE 13 shows relationships between oscillator, phase, and S1-S6.

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                                                     13                     Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                           8-Bit Micro-controller
                         With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

      PHASE  P1 P2 P1 P2 P1 P2 P1 P2 P1 P2 P1 P2 P1 P2 P1

OSC          S1  S2  S3  S4               S5  S6  S1  S2
(Xtal2)
SEQUENCE

                                                              Figure 13 Sequences and Phases

FIGURE 14 shows the fetch / execute sequences in states and phases for various kinds of instructions. Normally the
program fetches are generated during each machine cycle, even if the instruction being executed doesn't require it. If the
instruction being executed doesn't need more code bytes, the CPU simply ignores the extra fetch, and the PROGRAM
COUNTER is incremented accordingly.
Execution of a one-cycle instruction (FIGURE 14 A and B) begins during S1 of the machine cycle, when the OPCODE is
latched into INSTRUCTION REGISTER. A second fetch occurs during S4 of the same machine cycle. Execution is
completed at the end of S6 of this machine cycle.

The MOVX instructions take two machine cycles to execute. No program fetch is generated during the second cycle of a
MOVX instruction. This is the only time program fetches are skipped. The fetch/execute sequence for MOVX instructions
is shown in FIGURE 14 (D)

The fetch / execute sequences are the same whether the PROGRAM MEMORY is internal or external to the chip.
Execution times do not depend on whether the PROGRAM MEMORY is internal or external.

FIGURE 15 shows the signals and timing involved in program fetches when the program memory is external. If
PROGRAM MEMORY is external, the PROGRAM MEMORY READ STOBE (/PSEN) is normally activated twice per
machine cycle, as shown in FIGURE 15(A).

If an access external DATA MEMORY occurs, as shown in FIGURE 15(B), two (/PSEN) are SKIPPED, because the
address and data bus are being used for DATA MEMORY access.

Note that a DATA MEMORY bus cycle takes twice as much time as PROGRAM MEMORY bus cycle. FIGURE 15
shows the relative time of the address begin emitted at PORT0 and PORT2, and of ALE and /PSEN. ALE is used to latch
the low address byte form PORT0 into the address latch.

When CPU is executing from internal PROGRAM MEMORY, /PSEN is not activated, and program address are not
emitted. However, ALE continues to be activated twice per machine cycle and so is available as clock output signal. Note,
however, that ALE is skipped during the execution of the MOVX instruction.

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                             14                   Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                                         8-Bit Micro-controller
                                       With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

A.) 1 byte, 1 Cycle Instruction

S1 S2 S3 S4 S5 S6 S1 S2

Read OPCODE Read next OPCODE Read next OPCODE

Discard                                again

                     1 machine cycle
B.) 2 byte, 1 Cycle Instruction

       S1 S2 S3 S4 S5 S6 S1 S2

Read OPCODE Read 2'nd Byte             Read next OPCODE

                    1 machine cycle

C.) 1 byte, 2 Cycle Instruction
       S1 S2 S3 S4 S5 S6 S1 S2 S3 S4 S5 S6 S1 S2

Read OPCODE                      Read next OPCODE (Discard)                                                          Read next
                 1'st cycle                                    2'nd cycle                                            OPCODE
                                                                                                                     again

D.) MOVX: 1 byte, 2 Cycle Instruction ACCESS external memory

                                 ADDR  DATA

S1 S2 S3 S4 S5 S6 S1 S2 S3 S4 S5 S6 S1 S2

Read OPCODE Read next OPCODE           No Fetch                            No Fetch                                  Read next
                                                                                                                     OPCODE
                          (Discard)                                                                                  Again

                 1'st cycle                      2'nd cycle

                                 Figure 14 Timing of various instructions

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                                       15                                  Ver 2.3 SM5964A 10/2006
       SyncMOS Technologies International, Inc.                                                                      SM5964A

                                                                                             8-Bit Micro-controller
                                           With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

A.) Without MOVX

            One cycle                                    One cycle

    S1 S2 S3 S4 S5 S6 S1 S2 S3 S4 S5 S6 S1 S2

ALE    PCH OUT                    PCH OUT           PCH OUT            PCH OUT
/PSEN
/RD
P2

P0     PCL        INST.           PCL    INST.      PCL         INST.  PCL  INST.                                        PCL

       OUT        IN              OUT    IN         OUT         IN     OUT                                           IN  OUT

B.) With MOVX                                            2'nd cycle
                      1'st cycle

    S1 S2 S3 S4 S5 S6 S1 S2 S3 S4 S5 S6 S1 S2

ALE    PCH OUT                           P2 or DPH out                 PCH OUT
/PSEN
/RD
P2

P0     PCL        INST.           Addr.                  Data.         PCL  INST.                                        PCL
                                                          IN           OUT    IN                                         OUT
       OUT        IN              OUT

                                                Figure15: Bus cycle in external program memory mode

Instruction Set

The SM5964A uses the powerful instruction set of 80C51. It consists of 49 single-byte, 42 two-byte, and 15 three- byte
instructions. Among them 63 instructions are executed in 1 machine-cycle, 46 instructions in 2 machine-cycles, and the
multiply, 2 instructions in 4 machine-cycles.
A summary of the instruction set is given in Table 4.

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                                                16                     Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                                                                    8-Bit Micro-controller
                                                                  With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

Addressing Mode

Notes on instruction set and address modes:  Register R7-R0 of the currently selected register bank.
         Rn                                  8-bits internal data location's address. This could be internal DATA RAM location (0-127) or a SFR
         direct                              [i.e., I/O port, control register, status register, etc. (128-255)]
                                             8-bits RAM location addressed indirectly through register R1 or R0 of the actual register bank
         @Ri                                 8-bits constant included in the instruction
         #data                               16-bits constant included in the instruction
         #data16                             11-bits destination address. Used by ACALL and AJMP. The branch can be anywhere within the same 2
         addr11                              K bytes page of program memory as the first byte of the following instruction.
                                             Signed (2's complement) 8-bits offset byte. Used by SJMP and all conditional jumps. Range is -128 to
         rel                                 +127 bytes relative to first byte of the following instruction.
                                             Direct addressed bit in internal data RAM or SFR
         bit

Mnemonic                                              Table 4: A Summary of the instruction set  BYTE                CYCLE
                                             OPERATION
Arithmetic Instructions                                                                          1                   1
                                             A = A + Rn                                          2                   1
ADD       A,Rn                               A = A + direct                                      1                   1
                                             A = A + <@Ri>                                       2                   1
ADD       A,direct                           A = A + #data                                       1                   1
                                             A = A + Rn + C                                      2                   1
ADD       A,@Ri                              A = A + direct + C

ADD       A,#data

ADDC      A,Rn

ADDC      A,direct

ADDC      A,@Ri                              A = A + @Ri + C                                     1                   1
ADDC      A,#data                            A = A + #data + C
SUBB      A,Rn                               A = A  Rn  C                                        2                   1

                                                                                                 1                   1

SUBB      A,direct                           A = A  direct  C                                    2                   1

SUBB      A,@Ri                              A = A  <@Ri>  C                                     1                   1

SUBB      A,#data                            A = A#data  C                                       2                   1

INC       A                                  A=A+1                                               1                   1
                                             Rn = Rn + 1
INC       Rn                                 direct = direct + 1                                 1                   1

INC       direct                                                                                 2                   1

INC       @Ri                                <@Ri> = <@Ri> + 1                                   1                   1
                                             A=A  1
DEC       A                                                                                      1                   1

DEC       Rn                                 Rn = Rn  1                                          1                   1

DEC       direct                             direct = direct  1                                  2                   1

DEC       @Ri                                <@Ri> = <@Ri>  1                                    1                   1

INC       DPTR                               DPTR = DPTR  1                                      1                   2

MUL       AB                                 B:A = A B                                         1                   4

DIV       AB                                 A = INT (A/B)                                       1                   4
                                             B = MOD (A/B)
DA        A                                  Decimal adjust ACC                                  1                   1

Logical Instructions

ANL       A,Rn                               A .AND. Rn                                          1                   1
                                             A .AND. direct
ANL       A,direct                                                                               2                   1

ANL       A,@Ri                              A .AND. <@Ri>                                       1                   1

ANL       A,#data                            A .AND. #data                                       2                   1
ANL       direct,A                           direct .AND. A
                                                                                                 2                   1

ANL       direct,#data                       direct .AND. #data                                  3                   2

ORL       A,Rn                               A .OR. Rn                                           1                   1
ORL       A,direct                           A .OR. direct
                                                                                                 2                   1

ORL       A,@Ri                              A .OR. <@Ri>                                        1                   1

ORL       A,#data                            A .OR. #data                                        2                   1
ORL       direct,A                           direct .OR. A
                                                                                                 2                   1

ORL       direct,#data                       direct .OR. #data                                   3                   2

XRL       A,Rn                               A .XOR. Rn                                          1                   1

XRL       A,direct                           A .XOR. direct                                      2                   1

XRL       A,@Ri                              A .XOR. <@Ri>                                       1                   1

XRL       A,#data                            A .XOR. #data                                       2                   1

XRL       direct,A                           direct .XOR. A                                      2                   1
XRL       direct,#data                       direct .XOR. #data
                                                                                                 3                   2

CLR       A                                  A=0                                                 1                   1

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                                                                  17                             Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                             8-Bit Micro-controller

                                                With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

CPL    A                     A = /A                                       1                                          1

RL     A                     Rotate ACC Left 1 bit                        1                                          1

RLC    A                     Rotate Left through Carry                    1                                          1

RR     A                     Rotate ACC Right 1 bit                       1                                          1

RRC    A                     Rotate Right through Carry                   1                                          1

SWAP   A                     Swap Nibbles in A                            1                                          1

Data Transfers Instructions

MOV    A,Rn                  A = Rn                                       1                                          1
                             A = direct
MOV    A,direct              A = <@Ri>                                    2                                          1
                             A = #data
MOV    A,@Ri                 Rn = A                                       1                                          1
                             Rn = direct
MOV    A,#data               Rn = #data                                   2                                          1
MOV    Rn,A                  direct = A
                             direct = Rn                                  1                                          1
                             direct = direct
MOV    Rn,direct             direct = <@Ri>                               2                                          2
                             direct = #data
MOV    Rn,#data              <@Ri> = A                                    2                                          1
MOV    direct,A              <@Ri> = direct
                             <@Ri> = #data                                2                                          1
                             DPTR = #data16
MOV    direct,Rn             A = code memory[A+DPTR]                      2                                          2
                             A = code memory[A+PC]
MOV    direct,direct         A = external memory[Ri] (8-bits address)     3                                          2
MOV    direct,@Ri            A = external memory[DPTR] (16-bits address)
                             external memory[Ri] = A (8-bits address)     2                                          2
                             external memory[DPTR] = A (16-bits address)
MOV    direct,#data          INC SP: MOV "@'SP', < direct >               2                                          1
                             MOV < direct >, "@SP": DEC SP
MOV    @Ri,A                 ACC and < Rn > exchange data                 1                                          1
                             ACC and < direct > exchange data
MOV    @Ri,direct            ACC and < Ri > exchange data                 2                                          2
MOV    @Ri,#data             ACC and @Ri exchange low nibbles
                                                                          2                                          1

MOV    DPTR,#data16                                                       3                                          2

MOVC   A,@A+DPTR                                                          1                                          2
MOVC   A,@A+PC
                                                                          1                                          2

MOVX   A,@Ri                                                              1                                          2

MOVX   A,@DPTR                                                            1                                          2
MOVX   @Ri,A
                                                                          1                                          2

MOVX   @DPTR,A                                                            1                                          2

PUSH   direct                                                             2                                          2
POP    direct
                                                                          2                                          2

XCH    A,Rn                                                               1                                          1

XCH    A,direct                                                           2                                          1
XCH    A,@Ri
XCHD   A,@Ri                                                              1                                          1

                                                                          1                                          1

Boolean Instructions

CLR    C                     C=0                                          1                                          1
                             bit = 0
CLR    bit                   C=1                                          2                                          1
                             bit = 1
SETB   C                     C = /C                                       1                                          1
                             bit = /bit
SETB   bit                   C = C .AND. bit                              2                                          1
                             C = C .AND. /bit
CPL    C                     C = C .OR. bit                               1                                          1
                             C = C .OR. /bit
CPL    bit                   C = bit                                      2                                          1
                             bit = C
ANL    C,bit                 Jump if C= 1                                 2                                          2
ANL    C,/bit                Jump if C= 0
                             Jump if bit = 1                              2                                          2
                             Jump if bit = 0
ORL    C,bit                 Jump if C = 1                                2                                          2

ORL    C,/bit                                                             2                                          2
MOV    C,bit
MOV    bit,C                                                              2                                          1

                                                                          2                                          2

JC     rel                                                                2                                          2

JNC    rel                                                                2                                          2

JB     bit,rel                                                            3                                          2

JNB    bit,rel                                                            3                                          2

JBC    bit,rel                                                            3                                          2

Jump Instructions

ACALL  addr11                Call Subroutine only at 2k bytes Address     2                                          2
                             Call Subroutine in max 64K bytes Address
LCALL  addr16                Return from subroutine                       3                                          2
RET                          Return from interrupt
                             Jump only at 2k bytes Address                1                                          2
                             Jump to max 64K bytes Address
RETI                         Jump on at 256 bytes                         1                                          2
                             Jump to A+ DPTR
AJMP   addr11                Jump if A = 0                                2                                          2
LJMP   addr16                Jump if A  0
SJMP   rel                   Jump if A  < direct >                        3                                          2

                                                                          2                                          2

JMP    @A+DPTR                                                            1                                          2

JZ     rel                                                                2                                          2

JNZ    rel                                                                2                                          2

CJNE   A, direct,rel                                                      3                                          2

Specifications subject to change without notice contact your sales representatives for the most recent information.

                                                         18               Ver 2.3 SM5964A 10/2006
     SyncMOS Technologies International, Inc.                                                                        SM5964A

                                                                                     8-Bit Micro-controller

                                                 With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

     CJNZ          A, #data,rel    Jump if A  < #data >                           3                                  2
     CJNZ          Rn, #data,rel
     CJNZ          @Ri, #data,rel  Jump if Rn  < #data >                          3                                  2
     DJNZ          Rn,rel
     DJNZ          direct,rel      Jump if @Ri  < #data >                         3                                  2
     NOP
                                   Decrement and jump if Rn not zero              2                                  2

                                   Decrement and jump if direct not zero          3                                  2

                                   No Operation                                   1                                  1

Memory organization

The central processing unit (CPU) manipulates operands in three memory spaces; there are 1024 bytes internal data
memory (consisting of 256 bytes standard RAM and 768 bytes AUX-RAM) and 64K bytes internal/external program
memory (see FIGURE 16)

64K                                                                                                                           64K

                                                 Overlapped space

         Internal  External               INDIRECT                        DIRECT          02FF                        XRAM
         FLASH     FLASH                     ONLY                          (SFR)                                     (OME=0)
        memory     memory                                                          XRAM
         /EA=1                           DIRECT AND                               (OME=1)
                    /EA=0                 INDIRECT
0000
                                   0080                                                                                       0000
                                   0000

     Program memory                                    Internal DATA memory                         External
                                                                                                DATA memory
                                   Figure 16 Memory organization of SM5964A

Program memory

The program memory of SM5964A consists of 64K bytes FLASH memory on chip. If during RESET, the /EA pin was
held HIGH, the SM5964A does not execute out of the internal program memory. If the /EA pin was held LOW during
RESET the SM5964A fetch all instructions from the external program memory. The FLASH memory of SM5964A can be
programmed during the program is running by using ISP. Normally, a Writer is used for programming. The feature of
FLASH memory is shown as following:

z READ: byte-wise
z WRITE: byte-wise within 30us (previously erased by a chip erase).
z ERASE:

        Full Erase (64K bytes) within 2 sec.

        Erased bytes contain FFH

z Endurance : 10K erase and write cycles each byte at TA=25
z Retention : 10 years

Program Code Security

MOVC instruction executed from external program memory space will not be able to fetch internal codes from on chip
program memory after the chip is protected on the Writer.

Specifications subject to change without notice contact your sales representatives for the most recent information.

                                                           19                     Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                                                                            8-Bit Micro-controller
                                                                          With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

Internal Data memory

The Data memory of SM5964A consists of 1024 bytes internal data memory (256 bytes standard RAM and 768 bytes
AUX-RAM). The AUX-RAM is enable by SCONF.1 ($BF.1), and read/write by MOVX

Internal RAM Control Register (RCON, $85)

Bit7                 Bit6  Bit5               Bit4         Bit3             Bit2     Bit1                            Bit0

                                                                                     RAMS1                           RAMS0

SM5964A has 768 byte on-chip RAM which can be accessed by external memory addressing method only. (By
instruction MOVX). The address space of instruction MOVX @Rn is determined by bit 1 and bit 0 (RAMS1, RAMS0) of
RCON. The default setting of RAMS1, RAMS0 bits is 00 (page0).

Pulse Width Modulation (PWM)

The PWM output pins are P1.2 and P1.3.
The PWM clock is {FOSC/ (2xDivider)}, the PWM output frequency is {(PWM clock)/32} at 5 bits resolution and
{(PWM clock)/256} at 8 bits resolution.
The PWM SFR has shown as below:

PWMC [0:1] ($D3H and $D4H)

Bit7                 Bit6  Bit5               Bit4         Bit3             Bit2     Bit1                            Bit0

                                                                            PBS      PFS1                            PFS0

PBS: when set, the PWM is 5 bits resolution.

PFS [1:0]: The PWM clock divider select.

                            PFS1              PFS0     PWM clock divider select
                              0                 0                     2
                              0                 1                     4
                              1                 0                     8
                              1                 1                    16

PWMD [0:1] ($B3H and $B4H)

Bit7                 Bit6  Bit5                  Bit4         Bit3             Bit2     Bit1                            Bit0
                                              PWMD.4       PWMD.3           PWMD.2   PWMD.1                          PWMD.0
PWMD.7 PWMD.6 PWMD.5

Two-Wire Series Interface (TWSI)

The TWSI module uses the SCL (clock) and the SDA (data) line to communicate with external TWSI interface between
other TWSI parts. The speed can up to 400K bps (max.) by software setting the TWSIFS [2:0].
The TWSI module used SFR shown as below
TWSI Status Register:

TWSIS ($C0H)

Bit7                 Bit6  Bit5               Bit4         Bit3             Bit2     Bit1                            Bit0

RXIF                 TXIF  TFIF               NAKIF                         RXAK     MASTER                          TXAK

RXIF: The data Receive Interrupt Flag (RXIF) is set after the TWSIRxD (TWSI Receive Data Buffer) is loaded with a

newly receive data.

TXIF: The data Transmit Interrupt Flag (TXIF) is set when the data of the TWSITxD (TWSI Transmit Data Buffer) is

downloaded to the shift register or the TWSIA is downloaded to the shift register at Master Transmit mode.

TFIF: The Transmit Fail Interrupt Flag is set when the data transmit fail.

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                                                       20                            Ver 2.3 SM5964A 10/2006
        SyncMOS Technologies International, Inc.                                                                     SM5964A

                                                                                                                            8-Bit Micro-controller
                                                                          With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded
NAKIF: The Non-acknowledge Interrupt Flag is only set in the master mode when there is no acknowledge bit detected
after one byte data or calling address is transferred.
RXAK: The Acknowledge Status indicate bit. When clear, it means an acknowledge signal has been received after the
complete 8 bits data transmit on the bus.
MASTER: This bit define this module is working at master mode.
TXAK: The Acknowledge status transmit bit. When received complete 8 bits data, this bit will set (NoAck) or clear (Ack)
and transmit to master to indicate the receive status.

TWSIA ($C1H)

Bit7           Bit6         Bit5             Bit4                Bit3          Bit2  Bit1                            Bit0
                                                                            TWSIA.2
TWSIA.7 TWSIA.6 TWSIA.5 TWSIA.4 TWSIA.3                                              TWSIA.1 EXTADDR

TWSIA [7:1]: TWSI Address registers 7 bits.

EXTADDR: Its only compare 4 bits MSB when set this bit.

TWSIC1 ($C2H)

Bit7           Bit6         Bit5             Bit4            Bit3              Bit2  Bit1                            Bit0

TWSIE                                                        BusBusy TWSIFS2 TWSIFS1 TWSIFS0

TWSIE: enable TWSI module.

BusBusy: When start condition is detected, this bit will set. When stop condition is detected, this bit will clear.

TWSIFS [2:0]: The TWSI SCL speed divider select.

                                      TWSIFS [2:0]                 Speed

                                             000                 Xtal/32

                                             001             Xtal/64(default)

                                             010                 Xtal/128

                                             011                 Xtal/256

                                             100                 Xtal/512

                                             101                 Xtal/1024

                                             110                 Xtal/2048

                                             111                 Xtal/4096

TWSIC2 ($C3H)

Bit7           Bit6         Bit5                       Bit4      Bit3          Bit2  Bit1                            Bit0

MATCH          SRW                                           RESTART                                                 MRW

MATCH: When the first received data (following the START signal) in TWSIRxD register is matches with the address

that address register (TWSIA) set, this bit will set.

SRW: The slave mode read (received) or wrote (transmit) on the TWSI bus. When this bit is clear, the slave module

received data on the TWSI bus (SDA).

RESTART: This bit only set by master mode. The master will send a start signal then send TWSIA after the ACK signal

when this bit setting. If TFIF was set (the NonACK signal was received), the master mode will release, and this bit will

clear.

MRW: This bit is determined the data transmit direction. And this bit will transmit to bus as bit0 at Address (Address is

collection TWSIA [7:1] and MRW as 8 bits data). When clear this bit the master is in transmits mode and clear is in

receive mode.

TWSITXD ($C4)

Bit7           Bit6         Bit5             Bit4                Bit3          Bit2  Bit1                            Bit0

TWSITxD.7 TWSITxD.6 TWSITxD.5 TWSITxD.4 TWSITxD.3 TWSITxD.2 TWSITxD.1 TWSITxD.0

The data written into this register will be automatically downloaded to the shift register when the module

detects a calling address is matched and the bit 0 of the received data is one (Slave transmit mode) or when

the data in the shift register has been transmitted with received acknowledge bit (RXAK) =0 in transmit

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                                                             21                      Ver 2.3 SM5964A 10/2006
       SyncMOS Technologies International, Inc.                                                                      SM5964A

                                                                                                    8-Bit Micro-controller
                                                  With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

mode.

TWSIRXD ( $C5)

Bit7                 Bit6  Bit5             Bit4      Bit3                      Bit2  Bit1                           Bit0

TWSIRxD.7 TWSIRxD.6 TWSIRxD.5 TWSIRxD.4 TWSIRxD.3 TWSIRxD.2 TWSIRxD.1 TWSIRxD.0

The TWSI Receive Data Buffer (TWSIRxD) contains the last received data when the MATCH flag is one or the calling

address from master when the MATCH flag is zero. The TWSIRxD register will be updated after a data byte is received

and the previous received data had been read out, otherwise the TWSI module will pull down to SCL line to inhabit the

next data transfer. It is a read-only register. The read operation of this register will clear the RXIF flag. After the RXIF

flag is cleared, the register can load the received data again and set the RXIF flag to generate interrupt request for reading

the newly received data.

In-System Programming (ISP)

The SM5964A can generator flash control signal by internal hardware circuit. That only need to put the ISP service code
into ISP code area (4 Kbytes and divided by 8 zones)
The area is set by lock-bit (N), the lock-bit number and ISP code area relation ship shown as below:

                           Lock-bit number                      ISP code area

                                    1              512 bytes (from $FE00h to $FFFF)
                                    2              1K bytes (from $FC00H to $FFFF)
                                    3             1.5 K bytes (from $FA00H to $FFFF)
                                    4              2 K bytes (from $F800H to $FFFF)
                                    5             2.5 K bytes (from $F600H to $FFFF)
                                    6              3 K bytes (from $F400H to $FFFF)
                                    7             3.5 K bytes (from $F200H to $FFFF)
                                    8              4 K bytes (from $F000H to $FFFF)

There are three ways to into ISP code area:
1. Blank reset: Hardware reset with first flash address blank ($0000H = #FFH).
2. Execute the "LJMP" instruction.
3. By hardware setting:

       P2.6
       P2.7
       RST

                           10ms             10ms

Or
               P4.3
               RST

                           10ms             10ms

The ISP register:

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                                                  22                                  Ver 2.3 SM5964A 10/2006
        SyncMOS Technologies International, Inc.                                             SM5964A

                                                                                                         8-Bit Micro-controller
                                                       With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

ISPFAH ($F4H)

Bit7             Bit6                Bit5        Bit4      Bit3                 Bit2  Bit1   Bit0

FA15             FA14                FA13        FA12      FA11                 FA10  FA9    FA8

FA15 ~ FA8: flash address-high for ISP function

ISPFAL ($F5H)

Bit7             Bit6                Bit5        Bit4      Bit3                 Bit2  Bit1   Bit0

FA7              FA6                 FA5         FA4       FA3                  FA2   FA1    FA0

FA7 ~ FA0: flash address-low for ISP function

The ISPFAH & ISPFAL provide the 16-bits flash memory address for ISP function. The flash memory address should not

include the ISP service program space address. If the flash memory address indicated by ISPFAH & ISPFAL registers

overlay with the ISP service program space address, the flash program/page erase of ISP function executed thereafter will

have no effect.

ISPFD ($F6H)

Bit7             Bit6                Bit5        Bit4      Bit3                 Bit2  Bit1   Bit0

FD7              FD6                 FD5         FD4       FD3                  FD2   FD1    FD0

FD7 ~ FD0: flash data for ISP function

The ISPFD provide the 8-bits data for ISP function.

ISPC ($F7H)

Bit7             Bit6                Bit5        Bit4      Bit3                 Bit2   Bit1   Bit0
                                                                                      ISPF1  ISPF0
START

ISPF[1: 0]: ISP function select bit

START: ISP function start bit

        = 1: start ISP function which indicated by bit 1, bit 0 (ISPF1, ISPF0)

        = 0: no operation

The START bit is read-only by default, software must write three specific values 55H, AAH and 55H sequentially to the
ISPFD register to enable the START bit write attribute. That is:

ExOpen ISP function:           MOV ISPFD, #55H
                               MOV ISPFD, #0AAH
                               MOV ISPFD, #55H

Any attempt to set START bit will not be allowed without the procedure above.

After START bit set to 1 then the SM5964A hardware circuit will latch address and data bus and hold the program counter

until the START bit reset to 0 when ISP function finished. User does not need to check START bit status by software

method

                                           ISPF [1:0]  ISP function

                                           00          Byte Program

                                           01          Chip Protect

                                           10          Page erase (512 Bytes)

                                           11          Chip Erase

                                           ISPF[1:0]: ISP function select bits

One page of flash memory is 512 bytes.

To perform byte program / page erase ISP function, user need to specify flash address at first. When performing page
erase function, SM5964A will erase entire page which flash address indicated by ISPFAH registers located within the
page.

To perform chip erase ISP function, SM5964A will erase all the flash program memory and data flash memory except the

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                                                       23                             Ver 2.3 SM5964A 10/2006
    SyncMOS Technologies International, Inc.                                                                         SM5964A

                                                                                                                            8-Bit Micro-controller
                                                                          With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded
ISP service program space if lock bit N been configured. Also, SM5964A will un-protect the flash memory automatically.
To perform chip protect ISP function, all the flash memory will be read all zero.

e.g. ISP service program to do the byte program - to program data of #22H to the address of the $1005H

MOV ISPFD, #55H

MOV ISPFD, #0AAH

MOV ISPFD, #55H                 ; open ISP function

MOV SCONF, #04H                 ; enable SM5964A ISP function

MOV ISPFAH, #10H                ; set flash address-high, 10H

MOV ISPFAL, #05H                ; set flash address-low, 05H

MOV ISPFD, #22H                 ; set flash data to be programmed, data = 22H

MOV ISPFC, #80H                 ; start to program data of 22H to the flash address of the $1005H

                                ; after byte program finished, START bit of ISPC will reset to 0 automatically

                                ; program counter then point to the next instruction

The Power Down Wake Up (PDWU) function

The device can be put into Power Down mode by writing 1 to bit PCON.1. The instruction that does this will be the last
instruction to be executed before the device goes into Power Down mode. In the Power Down mode, all the clocks are
stopped and the device comes to a halt. All activity is completely stopped and the power consumption is reduced to the
lowest possible value. In this state the ALE and PSEN pins are pulled low. The port pins output the values held by their
respective SFRs.

PCON ($87H)

Bit7          Bit6              Bit5                Bit4       Bit3  Bit2             Bit1                           Bit0

SMOD                                                           GF1   GF0              PD                             IDLE

SMOD: This bit set to `1' to make the UART baud-rate double.

GF1: General-purpose flag bit.

GF0: General-purpose flag bit.

PD: When set to `1' , the MCU will into Power Down mode

IDLE: When set to `1' , the MCU will into IDLE mode

SCONF ($BFH)

Bit7          Bit6              Bit5                Bit4       Bit3  Bit2             Bit1                           Bit0
                                                                     ISPE             OME                            ALEI
                                                 PDWUE

PDWUE: When set to `1', enable the PDWU function.

ISPE: When set to `1', enable the ISP function.

IE ($A8H)

Bit7          Bit6              Bit5                Bit4       Bit3  Bit2             Bit1                           Bit0

EA                              ET2                 ES0        ET1   EX1              ET0                            EX0

EA: When set to `1', enable interrupt global.

ET2: When set to `1', enable Timer2 interrupt.

ES0: When set to `1', enable UART interrupt.

ET1: When set to `1', enable Timer1 interrupt.

EX1: When set to `1', enable external interrupt 1.

ET0: When set to `1', enable Timer0 interrupt.

EX0: When set to `1', enable external interrupt 0.

IE1 ($A9H)

Bit7          Bit6              Bit5                Bit4       Bit3  Bit2             Bit1                           Bit0

                                                                                      ETWSI

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                                                          24                          Ver 2.3 SM5964A 10/2006
       SyncMOS Technologies International, Inc.                                                                      SM5964A

                                                                                                        8-Bit Micro-controller
                                                      With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

ETWSI: When set to `1', enable the TWSI interrupt.

IFR ($AAH)

Bit7         Bit6                    Bit5  Bit4               Bit3  Bit2  Bit1                                       Bit0

                                                                          TWSIIF

TWSIIF: When set to `1', enable the TWSI interrupt flag.

TCON ($88H)

Bit7         Bit6                    Bit5  Bit4               Bit3  Bit2  Bit1                                       Bit0

TF1          TR1                     TF0   TR0                IE1   IT1   IE0                                        IT0

TF1: Timer 1 overflow flag.

TR1: Timer 1 run control bit.

TF0: Timer 0 overflow flag.

TR0: Timer 0 run control bit.

IE1: External Interrupt 1 edge flag.

IT1: Interrupt 1 type control bit.

IE0: External Interrupt 0 edge flag.

IT0: Interrupt 0 type control bit.

TMOD ($89H)

Bit7         Bit6                    Bit5  Bit4               Bit3  Bit2  Bit1                                       Bit0

GATE         C/T                      M1   M0             GATE      C/T   M1                                         M0

Note: High 4 bits are Timer1, Low 4 bits are Timer0.

GATE:  Gating control when set. Timer/Counter "x" is enabled only while "INTx" pin is high and "TRx" control
C/T:   pin is set. when cleared Timer "x" is enabled whenever "TRx" control bit is set.
       Timer or Counter Selector cleared for Timer operation (input from in=ternal system clock.) Set for Counter
       operation (input from "Tx" input pin).

M1 M0 Mode OPERATING
0 0 0 13-bit Timer Mode.

                          8-bit Timer/Counter THz with TLx as 5-bit prescaler.
0 1 1 16-bit Timer Mode.

                          16-bit Timer/Counters THx and TLx are cascaded; there is no prescaler.
1 0 2 8-bit Auto Reload.

                          8-bit auto-reload Timer/Counter THx holds a value which is to be reloaded into TLx each time
                          it overflows.
1 1 3 Split Timer Mode
                          (Timer 0) TL0 is an 8-bit Timer/Counter controlled by the standard Timer 0 control bits. TH0
                          is an 8-bit timer only controlled by Timer 1 control bits.
                          (Timer 1) Timer/Counter 1 stopped.

IP ($B8H)

Bit7         Bit6                    Bit5  Bit4               Bit3  Bit2  Bit1                                       Bit0

                                     PT2   PS0                PT1   PX1   PT0                                        PX0

PT2: Timer2 interrupt priority.

PS0: UART interrupts priority.

PT1: Timer1 interrupt priority.

PX1: external interrupt 1 priority.

PT0: Timer0 interrupt priority.

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                                                          25              Ver 2.3 SM5964A 10/2006
       SyncMOS Technologies International, Inc.                                                                      SM5964A

                                                                                                          8-Bit Micro-controller
                                                        With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

PX0: external interrupt 0 priority.

IP1($B9H)

       Bit7         Bit6             Bit5        Bit4            Bit3     Bit2                                Bit1   Bit0

                                                                                                              PTWSI

PTWSI: When set to `1', enable the TWSI interrupt priority.

The Priority structure and vector locations of interrupts:

                           Source                               Flag      Priority level  Vector Address
                    External interrupt 0                        IE0        1(highest)           03H
                     Timer 0 overflow                           TF0              2              0BH
                    External interrupt 1                        IE1              3              13H
                     Timer 1 overflow                           TF1              4              1BH
                                                               RI+TI             5              23H
                      UART interrupt                        TF2+EXF2             6              2BH
                     Timer 2 overflow            RXIF+ TXIF+ TFIF+ NAKIF         7              3BH

                            TWSI

T2MOD ($C9H)

       Bit7         Bit6             Bit5        Bit4            Bit3     Bit2                                Bit1   Bit0

                                                                                                              T2OE   DCEN

T2OE: Timer2 clock Output Enable bit. If set to 1, the Timer2 clock will output to P1.0.

DCEN: Down Count Enable. When set this bit then allows Timer2 to be configured as an up/down counter.

Application Reference

                    Valid for SM5964A                                                     XI

X'tal        3MHz         6MHz            9MHz   12MHz

C1           30 pF        30 pF           30 pF  22 pF                    X'tal

C2           30 pF        30 pF           30 pF  22 pF                                                              SM 5964A

R            open         open            open   open                     R
                                                                                                          X2

X'tal        16MHz 25MHz                                         C1       C2

C1           30 pF        15 pF

C2           30 pF        15 pF

R            open         open

Note:

Oscillation circuit may differs with different crystal or ceramic resonator in higher oscillation frequency which was due to each crystal or ceramic

resonator has its own characteristics. User should check with the crystal or ceramic resonator manufacturer for appropriate value of external

components.

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                                                             26                           Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                                                                        8-Bit Micro-controller
                                                                      With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

PDIP 40L (600mil) Package Information

                                                   Symbol  Dimension in mm      Dimension in MIL

                                                      A1   Min Nom Max          Min Nom Max
                                                      A2
                                                       b   0.254                10                                       
                                                       b1
                                                       b2  3.683 3.810 3.937    145                                  150  155
                                                       b3
                                                       c   0.356 0.500 0.660    14                                   20   26
                                                       c1
                                                       D   0.356 0.457 0.508    14                                   18   22
                                                       E
                                                       E1  1.016 1.270 1.524    40                                   50   60
                                                       e
                                                       eB  1.016 1.321 1.626    40                                   52   64
                                                       L
                                                       S   0.203  0.254  0.432  8                                    10   17
                                                       Q1  0.203  0.254  0.356
                                                                                8                                    10   14

                                                           52.07 52.2 52.32     2050 2055 2060

                                                           14.99 15.24 15.49    590                                  600  610

Note:                                                      13.69  13.87  13.94  539                                  546  549
1. Refer to JEDEC STD.MS-011(AC).                                 2.540   
2. Dimension D and E1 do not include mold                                                                            100  

     protrusion. Allowable protrusion is 0.25 mm           15.75 16.26 16.76    620                                  640  660
     per side. D and E1 are maximum plastic
     body size dimension include mold mismatch.            2.921 3.302 3.683    115                                  130  145
3. Dimension b3 does not include dambar
     protrusion. Allowable dambar protrusion               1.727 1.981 2.235    68                                   78   88
     shall not cause the lead width to exceed the
     maximum b3 dimension by more than 0.2mm.              1.651  1.778  1.905  65                                   70   75
                                                             0           10
                                                                                0                                        10

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                                                   27                    Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                                8-Bit Micro-controller
                              With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

PLCC 44L Package Information

                                UNIT      INCH(REF)         MM(BASE)
                              SYMBOL
                                           0.180(MAX)        4.572(MAX)
                                   A      0.024 0.005        0.52 0.14
                                  A1      0.105 0.005      2.667 0.127
                                  A2      0.018 + 0.004     0.457 + 0.102

                                   B               - 0.002           - 0.051
                                          0.028 + 0.004     0.711 + 0.102
                                  B1
                                                   - 0.002           - 0.051
                                   c       0.010(TYP)        0.254(TYP)
                                   D      0.690 0.010      17.526 0.254
                                  D1      0.653 0.003      16.586 0.076
                                  D2      0.610 0.020      15.494 0.508
                                   E      0.690 0.010      17.526 0.254
                                  E1      0.653 0.003      16.586 0.076
                                  E2      0.610 0.010      15.494 0.254
                                   e       0.050(TYP)        1.270(TYP)
                                   y       0.003(MAX)        0.076(MAX)
                                 
                                                0~5              0~5

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                              28                            Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                                                                            8-Bit Micro-controller
                                                                          With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded

QFP 44L(10x10x2.0mm) Package Information

                                                         Symbol  Dimension in mm     Dimension in MIL

                                                             A   Min Nom Max         Min Nom Max
                                                            A1
                                                            A2                2.45                                         964
                                                             b
                                                            b1   0.05  0.15   0.25   2.1                             6.0      9.6
                                                             c
                                                            c1   1.90  2.00   2.10   74.8                            78.7  82.7
                                                             E
                                                            E1   0.29  0.32   0.45   11.4                            12.6  17.7
                                                          e
                                                             L   0.29  0.30   0.41   11.4                            11.8  16.1
                                                            L1
                                                             y   0.11  0.17   0.23   4.3                             6.7      9.1
                                                            
Note:                                                            0.11  0.15   0.19   4.3                             5.9      7.5
1. Refer to JEDC STD.MS-022(AB).
2. Dimension E1 do not include mold protrusion.                  13.00 13.20 13.40   512                             520   528

      Allowable protrusion is 0.25mm per side.E1 are             9.90 10.00 10.10    390                             394   398
      maximum plastic body size dimension include
      mold mismatch .                                                  0.800                                         31.5     
3. Dimension b does not include dambar
      protrusion .Allowable dambar protrusion shall not          0.73  0.88   1.03   28.7                            34.6  40.6
      cause the lead width to exceed the maximum b3
      dimension by more than 0.1 mm.                             1.50  1.60   1.70   59.1                            63.0  66.9

                                                                              0.076                                                                 3

                                                                 0           7     0                                                             7

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                                                         29                   Ver 2.3 SM5964A 10/2006
SyncMOS Technologies International, Inc.                                                                             SM5964A

                                                                                             8-Bit Micro-controller
                                           With 64KB ISP Flash & TWSI & PWM & 1KB RAM embedded
                                  e MCU writer list

                       Company    Contact info                       Programmer Model Number

Advantech                         Tel:02-22182325                    Lab Tool - 48XP (1 * 1)
7F, No.98, Ming-Chung Rd.,        Fax:02-22182435                    Lab Tool - 848 (1*8)
Shin-Tien City, Taipei, Taiwan,   E-mail:
ROC                               aecwebmaster@advantech.com.tw
Web site:
http://www.aec.com.tw

Hi-Lo                             Tel:02-87923301                    All - 11 (1*1)
4F, No. 20, 22, LN, 76,           Fax:02-87923285                    Gang - 08 (1*8)
Rui Guang Rd., Nei Hu, Taipei,    E-mail:
Taiwan, ROC.                      support@hilosystems.com.tw
Web site:
http://www.hilosystems.com.tw

Leap                              Tel:02-29991860                    Leap-48 (1*1)
6th F1-4, Lane 609,               Fax:02-29990015                    SU - 2000 (1*8)
Chunghsin Rd., Sec. 5, Sanchung,  E-mail:
Taipei Hsien, Taiwan, ROC         service@leap.com.tw
Web site:
http://www.leap.com.tw

Xeltek Electronic Co., Ltd        Tel:+86-25-84408399, 84543153-206  Superpro/2000 (1*1)
338 Hongwu Road, Nanjing, China   E-mail:                            Superpro/280U (1*1)
210002                            xelclw@jlonline.com,               Superpro/L+(1*1)
Web site:                         xelgbw@jlonline.com
http://www.xeltek-cn.com

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                                  30                                 Ver 2.3 SM5964A 10/2006
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