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SM5166

器件型号:SM5166
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厂商名称:NPC [Nippon Precision Circuits Inc]
厂商官网:http://www.npc.co.jp/en/
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SM5166器件文档内容

NIPPON PRECISION CIRCUITS INC.                                               SM5166AV
                                                                   PLL Synthesizer IC

OVERVIEW                                              PINOUT(TOP VIEW)

The SM5166AV is a PLL synthesizer IC developed           XIN 1           5166AV       16 TEST
for application in pagers and fabricated using NPC's  XOUT                                  NC
Molybdenum-gate CMOS process. It incorporates         VDD2                                  OPR
independently-controlled reference frequency and                                            LE
operating frequency dividers, and operates from a         DB                                DATA
low-voltage supply to realize low power dissipation.     DO                                 CLK
It features a charge pump that operates at 3 V,          VSS                                LD
making possible a wide range of VCO designs.             FIN
                                                      VDD1 8                           9 NC
FEATURES
                                                      PACKAGE DIMENSIONS
s Operating frequency
    fFIN = 100 MHz (VDD1 = 1.00 V)                   Unit: mm
    fFIN = 90 MHz (VDD1 = 0.95 V)                    16-pin VSOP

s Reference frequency                                                    4.4 0.2
    fXIN = 25 MHz                                                           6.4 0.2
     (VDD1 = 0.95 V, External Input)
    fXIN = 16 MHz*                                   5.1 0.2                                     0.15+-00..1005
     (VDD1 = 0.95 V, Internal oscillaton)                                                               0 10
     NOTE) * : NPC's recommended frequency.           + 0.10             0.10 0.05
     Confirm with crystal supplier.                   0.22 - 0.05  0.65     1.15 0.1  0.5 0.2

s Unlock signal output pin
s Output circuit for passive filter connection
s -10 to 60 C operating temperature range
s Standby function for low current consumption
s Boost-up signal output for fast locking
s Supply voltages

    VDD1 = 0.95 to 1.5 V
      (prescaler, counters)

    VDD2 = 2.0 to 3.3 V
     (charge pump)

s 40 to 65528 reference frequency divider ratio
   range (with 1/8 prescaler built-in) set by serial
   input data

s 1056 to 65535 operating frequency divider ratio
   range set by serial input data

s 16-pin VSOP
s Molybdenum-gate CMOS process

                                                                   NIPPON PRECISION CIRCUITS--1
                                  SM5166AV

BLOCK DIAGRAM

   XIN                   1/8          13 BIT                    LEVEL       VDD1                          TEST
XOUT               PRESCALER      R COUNTER                    SHIFTER      AREA                          LD

VDD2      VDD2                 14 BIT LATCH
DATA      AREA
                                                                                        LOCK
  CLK      LATCH                                                                    DETECTOR
     LE  SELECTOR
                                      16 BIT                      PHASE             BOOSTER               DB
  OPR               VDD1       SHIFT REGISTER                  DETECTOR                S. G.
                    AREA
VDD1                           16 BIT LATCH                                         CHARGE
   FIN                                                                               PUMP
                                                                                                          DO

                                                                LEVEL        LEVEL
                                                               SHIFTER      SHIFTER

                                      16 BIT                                                              VSS
                                  N COUNTER
                                                                           WINDOW
                                                                         GENERATOR

PIN DESCRIPTION

Number   Name    I/O                                           Description
    1     XIN
    2    XOUT    I Reference frequency divider crystal (oscillator) connection pins. Alternatively, an external clock input can
    3    VDD2
    4     DB            be connected to XIN. The clock is also output on XOUT.
                 O Feedback resistor built-in for AC-coupled inputs.
    5     DO
                  Phase detector, charge pump and boost-up signal 3 V supply
    6     VSS
    7     FIN    O boost-up signal output for faster locking
    8    VDD1
    9     NC            Phase detector output pin.
                 O Built-in charge pump and tristate output means that this output can be connected to a low-pass filter.
   10      LD
                        The output polarity is preset for connection to a passive filter.
   11     CLK
   12    DATA    Ground pin
   13
   14      LE    I    Operating frequency divider input pin.
   15    OPR          Feedback resistor built-in for AC-coupled inputs.
   16     NC
         TEST    Reference frequency and operating frequency prescaler and counter 1 V supply

                  No connection

                        Unlock signal output pin. (Unlocked when HIGH)
                 O The function of LD can be turned OFF using the LD input control bit (LD should be tied LOW when not

                        used).

                 I Control data clock input pin

                 I Control data input pin

                 I Control data latch enable signal input pin

                 I    Power-save control pin.
                      Start when HIGH, standby mode when LOW.

                  No connection

                 I    Test pin.
                      Pull-down resistor built-in. Leave open or connect to ground for normal operation.

                                                                            NIPPON PRECISION CIRCUITS--2
                                                           SM5166AV

SPECIFICATIONS
Absolute Maximum Ratings

VSS = 0 V

              Parameter                Symbol            Pin name                              Rating                     Unit
Supply voltage                          V DD1   VDD1
                                        V DD2   VDD2                                       -0.3 to 2.0                    V
Input voltage range                      V IN1  FIN, XIN, TEST
Storage temperature range                V IN2  OPR, CLK, DATA, LE                         -0.3 to 7.0                    V
Power dissipation                        T stg
Soldering temperature                     PD                                               VSS - 0.3 to VDD1 + 0.3        V
Soldering time                           T sld
                                          tsld                                             VSS - 0.3 to VDD2 + 0.3        V

                                                                                           -40 to 125                     C

                                                                                                150                       mW

                                                                                                255                       C

                                                                                                10                        s

Recommended Operating Conditions
VSS = 0 V

              Parameter                Symbol              Condition                           Rating                     Unit
Supply voltage                          V DD1
Operating temperature range             V DD2                                              0.95 to 1.5                    V
                                         Topr
                                                                                           2.0 to 3.3                     V

                                                                                           -10 to 60                      C

Electrical Characteristics
VSS = 0 V, VDD1 = 0.95 to 1.5 V, VDD2 = 2.0 to 3.3 V, Ta = -10 to 60 C

                                                                                                       Rating

Parameter                              Symbol              Condition                                                      Unit

                                                                                           min          typ         max

                                                  Note 1.                                             0.70         1.10
                                       IDD1
VDD1 operating current consumption                                                                                        mA
                                                  Note 2.
                                                                                                      0.75         1.20

VDD2 standby current                   IDD2     Note 3.                                               0.01         10.0  A

FIN maximum operating input frequency  fmax1    300 mVp-p sine        VDD1 = 0.95 to 1.50  90                      
                                                wave                  V                    100                                MHz

                                                                      VDD1 = 1.00 to 1.50                           
                                                                      V

XIN maximum operating input frequency fmax2 300 mVp-p sine wave (external input)           25                           MHz

FIN minimum operating input frequency  fmin1 300 mVp-p sine wave                                                  40    MHz

XIN minimum operating input frequency  fmin2 300 mVp-p sine wave (external input)                                 9     MHz

                                                VDD1 = 0.95 to 1.50 V, fFIN = 90 MHz,      0.3                     
                                                AC coupling                                                                    Vp-p

FIN input amplitude                    V FIN                                                                        

                                                VDD1 = 1.00 to 1.50 V, fFIN = 100 MHz,     0.3         
                                                AC coupling

XIN input amplitude                    V XIN    fXIN = 25 MHz sine wave, AC coupling       0.3                          Vp-p
                                                (external input)

OPR, CLK, DATA, LE LOW-level input     V IL                                                                       0.3      V
voltage

                                                                                           NIPPON PRECISION CIRCUITS--3
                                                              SM5166AV

                                                                                              Rating

     Parameter                          Symbol                 Condition                                   Unit

                                                                                         min  typ     max

OPR, CLK, DATA, LE HIGH-level input     V IH                                             1.5             V
voltage

FIN LOW-level input current             IIL1                                                        60   A
XIN LOW-level input current                        VIL = 0 V
FIN HIGH-level input current                                                                        10   A
XIN HIGH-level input current            IIL2
DO, DB LOW-level output current
DO, DB HIGH-level output current        IIH1                                                        60   A
                                                   VIH = VDD1
Tristate output high-impedance leakage                                                              10   A
current                                 IIH2

DATA  CLK setup time                    IOL     Note 4.                                  1.0             mA
CLK  LE setup time
Hold time                               IOH     Note 5.                                  1.0             mA

                                        IOZL    VOL = 0 V                                           100  nA

                                        IOZH    VOH = VDD2                                          100  nA

                                        tSU1                                             2               s

                                        tSU2 See the timing diagrams.                    2               s

                                        tH                                               2               s

1. VDD1 = 0.95 to 1.05 V, VDD2 = 2.7 to 3.3 V, fFIN = 90 MHz (300 mVp-p sine wave), fXIN = 14.4 MHz (300 mVp-p sine wave), OPR = HIGH, no output
   load

2. VDD1 = 1.00 to 1.05 V, VDD2 = 2.7 to 3.3 V, fFIN = 100 MHz (300 mVp-p sine wave), fXIN = 14.4 MHz (300 mVp-p sine wave), OPR = HIGH, no output
   load

3. VDD1 = 0 V, VDD2 = 2.7 to 3.3 V, OPR = LOW, no input/output load (i.e. CLK = DATA = LE = 0 V)
4. DO and DB outputs are derived from the VDD2 supply.VDD2 = 2.7 to 3.3 V, VOL = 0.4 V
5. DO and DB outputs are derived from the VDD2 supply.VDD2 = 2.7 to 3.3 V, VOH = VDD2 - 0.4V

DATA, CLK, and LE timing

                VIH                                                                 VIH
DATA
                                                               tH
                      tSU1

CLK                                     VIH

                                                    tSU2

                                                        VIH
LE

                                                                                         NIPPON PRECISION CIRCUITS--4
SM5166AV

FUNCTIONAL DESCRIPTION                                 Input Data

Operating Frequency Divider                            The input data should be specified keeping in mind
(N-counter) Structure                                  the VDD2 supply. The data is input using CLK,
                                                       DATA and LE pins into the shift register and latch
The operating frequency divider generates a            which operate from the VDD2 supply. However, the
comparator frequency signal (FV), which is input to    VDD1 supply level can vary.
the phase comparator, by dividing the VCO signal
input on pin FIN.                                      The control data input uses a 3-line 17-bit serial
                                                       interface comprising the clock (CLK), data input
The operating frequency divider is comprised by        (DATA) and latch enable (LE). The data is input with
dual modulus prescalers, a 5-bit swallow counter and   the MSB first. The last (17th) bit is used as the latch
a 11-bit main counter.                                 select control bit. Data is written to the shift register
                                                       on the rising edge of the clock signal. Accordingly,
The settings for the prescaler (P and P + 1), swallow  the data should change state on the falling edge of
counter (S) and main counter (M) are related to the    the clock signal. Data is transferred from the shift
comparator frequency divider ratio by:                 register to the latch when the latch enable (LE)
                                                       signal goes HIGH. Accordingly, the latch enable
N = (P + 1) S + P(M S)                             signal should be held LOW while data is being
                                                       written to the shift register.
   = PM + S
                                                       The clock and data input signals are both ignored
The counter value ranges are P = 32, P + 1 = 33, S =   when the latch enable signal goes HIGH. Also, the
0 to 31, and M = 32 to 2047. Therefore, the operating  CLK, DATA and LE inputs should be tied LOW
frequency divider ratio range N is 1056 to 65535.      when not setting data.

Reference Frequency Divider
(R-counter) Structure

The reference frequency divider generates a
comparator frequency signal (FR), which is input to
the phase comparator, by dividing the reference
frequency input either from an external signal on
XIN or from a crystal connected between XIN and
XOUT.

The reference frequency divider is comprised by a
fixed divide-by-8 prescaler and an 13-bit reference
counter.

The settings for the prescaler (A = 8) and reference
counter (R) are related to the reference frequency
divider ratio by:

R = AB = 8B

The counter value ranges are A = 8 and B = 5 to
8191. Therefore, the reference frequency divider
ratio range is R = 40 to 65528.

                                                       NIPPON PRECISION CIRCUITS--5
                       SM5166AV

Input Data Format
Shift register timing

CLK

            1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17

DATA MSB                                                                                                             LSB

                                                                                                                    CONTROL

        LE

                       Figure 1. Comparator data format

Latch select

The last (17th) data bit determines the status of the
shift register data latch.
Table 1. Latch select bit function

Bit 17                                Latch
  0
  1         Swallow counter and main counter frequency divider
            ratio latch select

            Reference frequency counter divider ratio data and
            LD output latch select

Swallow counter and main counter frequency divider

            MSB                                                                                                           LSB

DATA 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17

            210 2 9 2 8 2 7 2 6 2 5 2 4 2 3 2 2 2 1 2 0 2 4 2 3 2 2 2 1 2 0

                       Main counter                                                               Swallow counter

                       (11-bit : 32 to 2047)                                                      (5-bit : 0 to 31)

                                                                Latch selection bit : Set to "0"

                     Figure 2. Swallow counter and main counter frequency divider data format

Input data example

If the VCO output (fVCO) is trebled, the output
frequency (fLO) is 251.3 MHz, and the channel
bandwidth (fCH: operating frequency (fR) 3) is 25
kHz, then the comparator frequency divider ratio N
is given by:

N = f-f--CL----OH-- = f---V--f--RC----O------3----3-- = 20---5.--0-1--2-.--35----//---33- = 10052 = 32 314 + 4

Therefore, the swallow counter count is 4 (00100)2
and the main frequency divider counter count is 314
(0000100111010)2. The input data format is shown
in figure 3.

                                                                NIPPON PRECISION CIRCUITS--6
                                                                                                 SM5166AV

           MSB                                                                                                                                               LSB

                       1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17

    Input              210 2 9 2 8 2 7 2 6 2 5 2 4 2 3 2 2 2 1 2 0 2 4 2 3 2 2 2 1 2 0
    Data               00100111010001000

                                                                                     Main counter                                    Swallow counter

                                                     (11-bit : 32 to 2047)                                                           (5-bit : 0 to 31)

                                                                                                   Latch selection bit : Set to "0"

                          Figure 3. Swallow counter and main counter frequency divider data example

Reference counter frequency divider setting

           MSB                                                                                                                                          LSB

DATA 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17

           212 211 210 2 9 2 8 2 7 2 6 2 5 2 4 2 3 2 2 2 1 2 0

                                                  (Reference counter 13-bit : 5 to 8191)
                                                                                        LD output setting bit

                                                     Test bits : (15, 16) = (0, 0) for normal operation

                                                                                                 Latch selection bit : Set to "1"     : Normal operation when 1,

                                                                                                                                         LOW-level output when 0.

                                                  Figure 4. Reference counter data and LD output setting format

Input data example

If the VCO output (fVCO) is trebled, the crystal
frequency is 12.8 MHz and the channel bandwidth
(fCH: comparator frequency (fR) 3) is 25 kHz, then
the reference frequency divider ratio R is given by:

NR  =  X-----t--a---l  =  -f--XR----t--a---l-3-  =  0---.--01---22---5.--8--/---3-  =  1536  =  8 192
       fCH

Therefore, the reference counter count is 192

(00011000000)2. The input data format is shown in
figure 5.

                                                                                                                                   NIPPON PRECISION CIRCUITS--7
     SM5166AV

MSB                                                                       LSB

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17

           212 211 210 2 9 2 8 2 7 2 6 2 5 2 4 2 3 2 2 2 1 2 0
Input 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 1
Data

           (Reference counter 13-bit : 5 to 8191)
                                                LD output setting bit

                  Test bits : (15, 16) = (0, 0) for normal operation

                                        Latch selection bit : Set to "1"
     Figure 5. Reference counter data and LD output setting example

               NIPPON PRECISION CIRCUITS--8
                                           SM5166AV

Boost-up Signal                                         Operating principles

If the PLL momentarily loses lock as a result of a      When the PLL is operating with a phase error within
phase error, a level signal is output on pin DB. When   fixed tolerance, an internal WINDOWN signal is
the PLL is operating in lock, output DB goes high       generated, as shown in figure 6. This signal is in sync
impedance.                                              with the N counter output signal (FV) and is 64
                                                        cycles of the FIN input period in length centered
When the PLL starts up, the signal on DB charges        about the falling edge of FV.
the low-pass filter capacitor in anticipation of high-
speed locking. After the boost-up signal is output and  If the phase detector error correction signal occurs
the PLL phase error comes within tolerance, the         before the WINDOWN LOW-level pulsewidth, the
boost-up circuit stops and operation continues when     HIGH-level output from DB continues. However, if
the 2 supplies (VDD1, VDD2) are applied and OPR         the error correction signal occurs wholly within the
goes HIGH once only. After the boost-up circuit         WINDOWN LOW-level pulsewidth, DB goes high
stops, new data is written and the boost-up signal is   impedance and the boost-up circuit operation stops.
not output even if the VCO is not in lock.
                                                        The above description applies when the error
                                                        correction signal is revising up. When the error
                                                        correction signal is revising down, DB goes LOW.

              FR

              FV

        Phase Detector
error correction signal

WINDOWN                                                              ( : 32fFIN )           

              DB                                        HIGH level output

                             Hi-Impedance                                                         Hi-Impedance

                         Figure 6. boost-up signal timing

Standby Mode                                            current consumption and reduce power dissipation.

The SM5166AV enters standby mode when OPR               Table 2. Standby mode block states
goes LOW. In this mode, the states and functions
shown in table 2 occur.                                       Block                        State
                                                                     Floating (high impedance)
In standby mode, some current flows into VDD1           DO and DB    LOW-level output
(FIN and XIN prescaler current). Therefore, it is
necessary to reduce VDD1 to 0 V to fully reduce         LD           Reset

                                                        Phase
                                                        comparator

                                                        Input FIN    Feedback resistor is cutoff (HIGH level)

                                                        Input XIN    Feedback resistor is cutoff (HIGH level)

                                                        N counter    Reset

                                                        R counter    Reset

                                                        Latch data   Stored (while VDD2 is within rating)

                                                                           NIPPON PRECISION CIRCUITS--9
                                                            SM5166AV

Phase Comparator Timing Diagram

The DO output circuit polarity is configured for
connection to an external passive filter.

The signals compared are FV and FR, which are the
internal operating frequency divider output signal
and reference frequency divider output signal,
respectively.

The timing and passive filter basic structure are
shown in figures 7 and 8, respectively.

FR

FV

DO

LD
                                      Figure 7. Phase detector timing

                    R1                                                    VCO
    DO

                                                                      R2

                                                                      C

                                    Figure 8. Passive filter

NIPPON PRECISION CIRCUITS INC. reserves the right to make changes to the products described in this data sheet in order to
improve the design or performance and to supply the best possible products. Nippon Precision Circuits Inc. assumes no responsibility for
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Circuits Inc. makes no claim or warranty that such applications will be suitable for the use specified without further testing or modification.
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    NIPPON PRECISION CIRCUITS INC.  NIPPON PRECISION CIRCUITS INC.

                                    4-3, 2-chome Fukuzumi
                                    Koutou-ku, Tokyo 135-8430, Japan
                                    Telephone: 03-3642-6661
                                    Facsimile: 03-3642-6698

                                                                               NC9610BE 1997.05

                                                                               NIPPON PRECISION CIRCUITS--10
INPUT/OUTPUT EQUIVALENT                               SM5166AV

XIN, XOUT                                                    CIRCUITS

                                                             DO

XOUT                     VDD1  VDD1                                    Lagging Phase     VDD2
                                                                   Correction Signal                 DO
      From                                  To
   Internal                                 Internal                   Leading Phase  VDD2
    Circuit                                 Counter                Correction Signal               LD

   XIN                         VDD1                   LD

Internal                                                                 From
Circuit                                                               Internal
                                                                       Circuit
  From                         Transistor
Internal                       Resistor
Circuit

FIN                                                   DB

                  From   VDD1  VDD1
               Internal
                Circuit                     To                From                    VDD2
                                            Internal        Internal                              DB
         FIN1                               Counter
                                                             Circuit

                                                              From
                                                            Internal

                                                             Circuit

                               Diffused Resistor

OPR, CLK, DATA, LE                                    TEST

                               VDD2                                    VDD1             VDD1

OPR                                      To                TEST                                   To
  CLK                                     Internal                                                 Internal
DATA                                      Circuit               Transistor Resistor                Circuit

    LE

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                                                      4-3, 2-chome Fukuzumi
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