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SLG46140V-SKT

器件型号:SLG46140V-SKT
器件类别:开发板_开发套件_开发工具   
厂商名称:Silego
标准:
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器件描述

Sockets & Adapters SLG4SA14-16x20socket adapter, 50pcs incld

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Silego
产品种类:
Product Category:
Sockets & Adapters
RoHS:YES
用于:
For Use With:
SLG4DVK1
封装:
Packaging:
Bulk
系列:
Series:
GreenPAK
商标:
Brand:
Silego Technology
产品类型:
Product Type:
Sockets & Adapters
工厂包装数量:
Factory Pack Quantity:
1
子类别:
Subcategory:
Embedded Solutions
商标名:
Tradename:
GreenPAK

SLG46140V-SKT器件文档内容

                                                                                                                 SLG46140

                                                                                                                 GreenPAK

                                                                 Programmable Mixed-signal Matrix

General Description                                                   Pin  Configuration

The SLG46140 GreenPAK is a one-time non-volatile memory

(NVM)  Programmable      Mixed-Signal  Matrix  designed          to                              GPIO  GPIO

implement a wide variety of mixed-signal functions in a single,

small, low-power device by integrating a number of common

discrete ICs and passive components.                                       VDD               1               12  GPIO

                                                                                                 14    13

Features                                                                   GPI               2               11  GPIO

•  Logic & Mixed Signal Circuits                                           GPIO              3               10  GPIO

•  Highly Versatile Macro Cells                                            GPIO              4               9   GPIO

•  1.8V (±5%) to 5V (±10%) Supply                                                                6     7

•  Operating Temperature Range: -40°C to 85°C                              GPIO              5               8   GND

•  RoHS Compliant / Halogen-Free

•  Pb-Free: 1.6 x 2.0 x 0.55 mm, 0.4 mm pitch                                                    GPIO  GPIO

                                                                                                                 14-pin STQFN
                                                                                                                 (Top View)

Applications

The extensive list of integrated  components   included  in      the  SLG46140 can be used to implement          these  and  many  other

functions, often in combination.

•  Ambient Light Detect                                               •    Port Detection

•  Battery Charge Control                                             •    Power Sequencing

•  Fan Control                                                        •    Sensor Interface

•  Hall Effect Drive                                                  •    Signal De-Glitch

•  LED Control                                                        •    Signal Delay

•  Level Shift                                                        •    System Reset

•  One-Shot Detect                                                    •    Thermal Management

•  Optical Encode                                                     •    Voltage Level Detect

•  Over Voltage Protect

Silego Technology, Inc.                                                                                                      Rev 1.05

000-0046140-105                                                                                                  Revised July 3, 2017
                                                                                          SLG46140

Block Diagram

                                       Pin 14                      Pin 13
                                       GPIO                        GPIO

                                                  DAC0             Look Up Tables (LUTs)

                 ACMP0  ACMP1                                      2-bit    2-bit        2-bit

                                                                   LUT2_0   LUT2_1       LUT2_2

Pin 1                                             DAC1             2-bit    3-bit        3-bit       Pin 12
                                                                   LUT2_3   LUT3_0
VDD              Additional Logic                                                        LUT3_1      GPIO

                      Functions                                    3-bit    3-bit

                      FILTER_0                                     LUT3_2   LUT3_3

                                       PGA              8-bit SAR
                                                            ADC
Pin 2                                                                                                Pin 11
GPI                                                                                                  GPIO

                 POR             Vref                              Combination Function  Macrocells

                                               DFF/Latches         2-bit    2-bit        3-bit

Pin 3                                       DFF4        DFF5       LUT2_4   LUT2_5       LUT3_4      Pin 10
                                                                   or DFF0  or DFF1      or DFF2
GPIO                                                                                                 GPIO

                 SPI

                                                                   3bit     3-bit        3-bit
                                                                            LUT3_6 or    LUT3_7 or
                                                                   LUT3_5   Pipe Delay   CNT3
                                                                   or DFF3

Pin 4            Programmable Delay    Counters/Delay Generators                                     Pin 9

GPIO                                                               4bit     4-bit                    GPIO

                                            CNT0        CNT1       LUT4_0   LUT4_1
                                                                   or PGEN  or CNT2

Pin 5            LF Oscillator                                                                       Pin 8

GPIO                                                               Digital Comparators/PWMs          GND

                                               PWR DET

                 Ring Oscillator                                   DCMP0    DCMP1        DCMP2

                                               RC Oscillator

                                       Pin 6                       Pin 7
                                       GPIO                        GPIO

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                                                                                              SLG46140

1.0     Overview

In addition to the integrated analog and digital components, the SLG46140 comprises an internal connection matrix and one-time

programmable NVM. By programming the NVM, using the easy-to-use GreenPAK development tools, the designer configures

the connection matrix, I/O Pins, and integrated components of the SLG46140. The SLG46140 includes the following analog and

digital resources:

•    8-bit Successive Approximation Register Analog-to-Digital Converter (SAR ADC)

•    ADC 3-bit Programmable Gain Amplifier (PGA)

•    Two Digital-to-Analog Converters (DAC)

•    Two Analog Comparators (ACMP)

•    Voltage Reference (VREF)

•    Eight Combinatorial Lookup Tables (LUTs)

     • Four 2-bit LUTs

     • Four 3-bit LUTs

•    Nine Combination Function Macrocells

     • One 14-bit Delay/Counter (Wake-Sleep Control)

     • Two Selectable DFF/Latch or 2-bit LUTs

     • Two Selectable DFF/Latch or 3-bit LUTs

     • One Selectable 16-Stage / 3-Output Pipe Delay or 3-bit LUT

     • One 8-bit Delay/Counter/Finite State Machine

     • One 14-bit Delay/Counter/Finite State Machine

     • One Selectable Pattern Generator or 4-bit LUT

•    Three Digital Comparators/Pulse Width Modulators (DCMPs /PWMs) w/ Selectable   Deadband

•    Three Counters/Delays (CNT/DLY)

     •  One 14-bit Delay/Counter/Finite State Machine

     •  One 14-bit Delay/Counter

     •  One 8-bit Delay/Counter

•    Two D Flip-flops/Latches

•    Programmable Delay w/ Edge Detection

•    Three Internal Oscillators

     •  Low-Frequency

     •  Ring

     •  RC 25 kHz and 2 MHz

•    Power-On-Reset (POR)

•    Slave SPI

•    One Bandgap

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                                                                                   SLG46140

2.0     Pin Description

2.1  Functional  Pin Description

Pin #    Pin Name  Function

     1   VDD       Power Supply

     2   GPI       General Purpose  Input

     3   GPIO      General Purpose  I/O or  ADC Vref_IO

     4   GPIO      General Purpose  I/O or  Analog Comparator  0  (-)  /  PGA_OUT

     5   GPIO      General Purpose  I/O or  Analog Comparator  1  (-)

     6   GPIO      General Purpose  I/O or  PGA(+)

     7   GPIO      General Purpose  I/O or  PGA(-)

     8   GND       GND

     9   GPIO      General Purpose  I/O or  ACMP1(+)

     10  GPIO      General Purpose  I/O or  ACMP0(+)

     11  GPIO      General Purpose  I/O or  AIN MUX

     12  GPIO      General Purpose  I/O

     13  GPIO      General Purpose  I/O

     14  GPIO      General Purpose  I/O

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                                                                                                                    SLG46140

3.0  User Programmability

The SLG46140 is a user programmable device with One-Time-Programmable (OTP) memory elements that are able to construct

combinatorial logic elements. Three of the I/O Pins provide a connection for the bit patterns into the OTP on board memory. A

programming development kit allows the user the ability to create initial devices. Once the design is finalized, the programming

code (.gpx file) is forwarded to Silego to integrate into a production process.

                                                        3URGXFW

                                                        'HILQLWLRQ

                 &XVWRPHU&UHDWHVWKHLURZQGHVLJQLQ                     (PDLO3URGXFW,GHD'HILQLWLRQ'UDZLQJRU

                 *UHHQ3$.'HVLJQHU                                               6FKHPDWLFWR*UHHQ3$.#VLOHJRFRP

                 3URJUDP(QJLQHHULQJ6DPSOHVZLWK                  6LOHJR$SSOLFDWLRQV(QJLQHHUVZLOOUHYLHZGHVLJQ

                 *UHHQ3$.3URJUDPPHU                                             VSHFLILFDWLRQVZLWKFXVWRPHU

                 &XVWRPHUYHULILHV*UHHQ3$.                                6DPSOHVDQG'HVLJQ  &KDUDFWHUL]DWLRQ

                 LQV\VWHPGHVLJQ                                                5HSRUWVHQWWRFXVWRPHU

                 *UHHQ3$.'HVLJQ                                                               *UHHQ3$.'HVLJQ

                 DSSURYHG                                                                       DSSURYHG

                 (PDLOJS[ILOHWR                                         &XVWRPHUYHULILHV*UHHQ3$.GHVLJQ

                 *UHHQ3$.#VLOHJRFRP

                                                                                                *UHHQ3$.'HVLJQ

                                                                                                DSSURYHGLQV\VWHPWHVW

                                                        &XVWRP*UHHQ3$.SDUW

                                                        HQWHUVSURGXFWLRQ

                           Figure 1. Steps to       create a custom Silego GreenPAK device

000-0046140-105                                                                                                           Page 4 of 168
                                                                    SLG46140

4.0  Ordering Information

     Part Number           Type

     SLG46140V             14-pin STQFN

     SLG46140VTR           14-pin STQFN - Tape and Reel (3k units)

000-0046140-105                                                     Page 5 of 168
                                                                                           SLG46140

5.0  Electrical Specifications

5.1  Absolute Maximum Conditions

                     Parameter                            Min.         Max.         Unit

     Supply voltage on VDD relative to GND                   -0.5      7            V

                 DC Input voltage                      GND - 0.5       VDD + 0.5    V

            Maximum Average or DC Current                    --        90           mA

            (Through VDD or GND pin)

                                        Push-Pull  1x        --        12

                                        Push-Pull  2x        --        21

Maximum Average or DC Current           Push-Pull  4x        --        43           mA

            (Through pin)                  OD 1x             --        18

                                           OD 2x             --        45

                                           OD 4x             --        72

                 Current at Input Pin                        -1.0      1.0          mA

            Storage Temperature Range                        -65       150          °C

            Junction Temperature                             --        150          °C

          ESD Protection (Human Body Model)               2000         --           V

     ESD Protection (Charged Device Model)                   500       --           V

            Moisture Sensitivity Level                              1

5.2  Electrical Characteristics (1.8V ±5% VDD)

Symbol      Parameter                        Condition/Note                         Min.   Typ.   Max.      Unit

     VDD    Supply Voltage                                                          1.71   1.80   1.89      V

     IQ     Quiescent Current                Static Inputs and Outputs, all blocks     --  0.08   --        A

                                             disabled

     TA     Operating Temperature                                                   -40    25     85        °C

     VPP    Programming Voltage                                                     7.25   7.50   7.75      V

     VACMP  ACMP Input Voltage Range         Positive Input                            0   --     VDD       V

                                             Negative Input                            0   --     1.1       V

                                             Logic Input                            1.100  --     VDD       V

     VIH    HIGH-Level Input Voltage         Logic Input with Schmitt Trigger       1.270  --     VDD       V

                                             Low-Level Logic Input                  0.980  --     VDD       V

                                             Logic Input                               0   --     0.690     V

     VIL    LOW-Level Input Voltage          Logic Input with Schmitt Trigger          0   --     0.440     V

                                             Low-Level Logic Input                     0   --     0.520     V

     VHYS   Schmitt Trigger Hysteresis       Logic Input with Schmitt Trigger       0.273  0.413  0.553     V

            Voltage

000-0046140-105                                                                                   Page   6  of 168
                                                                                     SLG46140

Symbol     Parameter                    Condition/Note                       Min.    Typ.    Max.   Unit

           ACMP Input Leakage           Vin = 0 V                            --      0.39    2.39   nA

                                        Vin = VDD                            --      0.26    1.29   nA

           PGA Input Leakage            Vin = 0 V                            --      0.04    0.18   nA

                                        Vin = VDD                            --      0.12    0.65   nA

ILKG       Logic Input without Schmitt  Vin = 0 V                            --      0.04    0.34   nA
(Absolute
           Trigger (Floating) Leakage   Vin = VDD                            --      1.55    71.77  nA
Value)

           Logic Input with Schmitt     Vin = 0 V                            --      0.04    0.39   nA

           Trigger (Floating) Leakage   Vin = VDD                            --      1.55    72.26  nA

           Low-Level Logic Input        Vin = 0 V                            --      0.04    0.33   nA

           (Floating) Leakage           Vin = VDD                            --      1.55    72.39  nA

                                        Push-Pull 1X, Open Drain  PMOS  1X,  1.670   1.788   --     V

                                        IOH = 100 A

VOH        HIGH-Level Output Voltage    Push-Pull 2X, Open Drain  PMOS  2X,  1.679   1.792   --     V

                                        IOH = 100 A

                                        Push-Pull 4X, Open Drain  PMOS  4X,  1.700   1.798   --     V

                                        IOH = 100 A

                                        Push-Pull 1X,                        --      0.010   0.020  V

                                        IOL= 100 A

                                        Push-Pull 2X,                        --      0.007   0.010  V

                                        IOL= 100 A

                                        Push-Pull 4X,                        --      0.004   0.009  V

VOL        LOW-Level Output Voltage     IOL= 100 A

                                        Open Drain NMOS 1X,                  --      0.007   0.010  V

                                        IOL= 100 A

                                        Open Drain NMOS 2X,                  --      0.002   0.010  V

                                        IOL= 100 A

                                        Open Drain NMOS 4X,                  --      0.001   0.004  V

                                        IOL= 100 A

                                        Push-Pull 1X, Open Drain  PMOS  1X,  1.053   1.690   --     mA

                                        VOH = VDD - 0.2

IOH        HIGH-Level Output Pulse      Push-Pull 2X, Open Drain  PMOS  2X,  2.069   3.390   --     mA

           Current*                     VOH = VDD - 0.2

                                        Push-Pull 4X, Open Drain  PMOS  4X,  4.007   7.070   --     mA

                                        VOH = VDD - 0.2

                                        Push-Pull 1X,                        0.760   1.420   --     mA

                                        VOL = 0.15 V

                                        Push-Pull 2X,                        1.520   2.840   --     mA

                                        VOL = 0.15 V

                                        Push-Pull 4X,                        4.430   6.122   --     mA

IOL        LOW-Level  Output   Pulse    VOL = 0.15 V

           Current*                     Open Drain NMOS 1X,                  1.530   2.840   --     mA

                                        VOL = 0.15 V

                                        Open Drain NMOS 2X,                  3.060   5.680   --     mA

                                        VOL = 0.15 V

                                        Open Drain NMOS 4X,                  10.504  14.987  --     mA

                                        VOL = 0.15 V

000-0046140-105                                                                              Page 7 of 168
                                                                                     SLG46140

Symbol        Parameter                Condition/Note                        Min.    Typ.                    Max.           Unit

              Maximal Voltage Applied

VO            to any PIN in High-                                                                            VDD            V

              Impedance State

TSU           Startup Time**           from VDD rising past PONTHR           0.671   1.179                   4.999          ms

PONTHR        Power On Threshold       VDD Level Required to Start Up the    0.961   1.310                   1.657          V

                                       Chip

POFFTHR       Power Off Threshold      VDD Level Required to Switch Off the  0.875   1.109                   1.287          V

                                       Chip

                                       1 M Pull Up                           896.67  1075.81                 1337.85        kΩ

RPUP          Pull Up Resistance       100 k Pull Up                         93.13   111.06                  132.78         kΩ

                                       10 k Pull Up                          11.10   12.95                   15.30          kΩ

                                       1 M Pull Down                         660.68  1074.06                 1287.58        kΩ

RPDWN         Pull Down Resistance     100 k Pull Down                       93.29   111.06                  132.78         kΩ

                                       10 k Pull Down                        10.90   12.75                   15.51          kΩ

Note*: DC or  average current through any pin should not exceed value given in Absolute Maximum Conditions.

Note**: VDD   ramp rising speed must be less than 0.6 V/µs after power on. Violating this specification may cause chip  to  restart.

000-0046140-105                                                                                                         Page 8 of 168
                                                                                           SLG46140

5.3  Electrical Characteristics (3.3V ±10%  VDD)

Symbol       Parameter                      Condition/Note                          Min.   Typ.   Max.      Unit

     VDD     Supply Voltage                                                         3.0    3.3    3.6       V

                                            Static Inputs and Outputs

     IQ      Quiescent Current              (when all blocks that require internal  --     0.16   --        A

                                            RC OSC or bandgap are inactive)

     TA      Operating Temperature                                                  -40    25     85        °C

     VPP     Programming Voltage                                                    7.25   7.50   7.75      V

     VACMP   ACMP Input Voltage Range       Positive Input                          0      --     VDD       V

                                            Negative Input                          0      --     1.2       V

                                            Logic Input                             1.780  --     VDD       V

     VIH     HIGH-Level Input Voltage       Logic Input with Schmitt Trigger        2.130  --     VDD       V

                                            Low-Level Logic Input                   1.130  --     VDD       V

                                            Logic Input                             0      --     1.210     V

     VIL     LOW-Level Input Voltage        Logic Input with Schmitt Trigger        0      --     0.950     V

                                            Low-Level Logic Input                   0      --     0.690     V

     VHYS    Schmitt Trigger Hysteresis     Logic Input with Schmitt Trigger        0.346  0.486  0.625     V

             Voltage

             ACMP Input Leakage             Vin = 0 V                               --     0.42   2.49      nA

                                            Vin = VDD                               --     0.30   1.48      nA

             PGA Input Leakage              Vin = 0 V                               --     0.05   0.21      nA

                                            Vin = VDD                               --     0.13   0.73      nA

     ILKG    Logic Input without Schmitt    Vin = 0 V                               --     0.05   0.39      nA
(Absolute
             Trigger (Floating) Leakage     Vin = VDD                               --     1.47   67.45     nA
     Value)

             Logic Input with Schmitt       Vin = 0 V                               --     0.05   0.40      nA

             Trigger (Floating) Leakage     Vin = VDD                               --     1.47   67.80     nA

             Low-Level Logic Input          Vin = 0 V                               --     0.05   0.39      nA

             (Floating) Leakage             Vin = VDD                               --     1.47   67.84     nA

                                            Push-Pull 1X, Open Drain   PMOS   1X,   2.722  3.102  --        V

                                            IOH = 3 mA

     VOH     HIGH-Level Output Voltage      Push-Pull 2X, Open Drain   PMOS   2X,   2.861  3.201  --        V

                                            IOH = 3 mA

                                            Push-Pull 4X, Open Drain   PMOS   4X,   2.927  3.248  --        V

                                            IOH = 3 mA

                                            Push-Pull 1X,                           --     0.151  0.280     V

                                            IOL= 3 mA

                                            Push-Pull 2X,                           --     0.079  0.130     V

                                            IOL= 3 mA

                                            Push-Pull 4X,                           --     0.055  0.104     V

     VOL     LOW-Level Output Voltage       IOL= 3 mA

                                            Open Drain NMOS 1X,                     --     0.070  0.130     V

                                            IOL= 3 mA

                                            Open Drain NMOS 2X,                     --     0.040  0.070     V

                                            IOL= 3 mA

                                            Open Drain NMOS 4X,                     --     0.018  0.023     V

                                            IOL= 3 mA

000-0046140-105                                                                                   Page   9  of 168
                                                                                     SLG46140

Symbol        Parameter                Condition/Note                        Min.    Typ.                    Max.           Unit

                                       Push-Pull 1X, Open Drain  PMOS  1X,   5.770   11.151                  --             mA

                                       VOH = 2.4 V

IOH           HIGH-Level Output Pulse  Push-Pull 2X, Open Drain  PMOS  2X,   11.278  21.750                  --             mA

              Current*                 VOH = 2.4 V

                                       Push-Pull 4X, Open Drain  PMOS  4X,   21.458  40.903                  --             mA

                                       VOH = 2.4 V

                                       Push-Pull 1X,                         4.060   6.920                   --             mA

                                       VOL = 0.4 V

                                       Push-Pull 2X,                         8.130   13.840                  --             mA

                                       VOL = 0.4 V

                                       Push-Pull 4X,                         19.628  28.240                  --             mA

IOL           LOW-Level Output Pulse   VOL = 0.4 V

              Current*                 Open Drain NMOS 1X,                   8.130   13.850                  --             mA

                                       VOL = 0.4 V

                                       Open Drain NMOS 2X,                   16.260  23.700                  --             mA

                                       VOL = 0.4 V

                                       Open Drain NMOS 4X,                   45.976  66.769                  --             mA

                                       VOL = 0.4 V

              Maximal Voltage Applied

VO            to any PIN in High-                                                                            VDD            V

              Impedance State

TSU           Startup Time **          from VDD rising past PONTHR           0.504   0.927                   3.092          ms

PONTHR        Power On Threshold       VDD Level Required to Start Up the    0.962   1.312                   1.658          V

                                       Chip

POFFTHR       Power Off Threshold      VDD Level Required to Switch Off the  0.876   1.109                   1.287          V

                                       Chip

                                       1 M Pull Up                           888.18  1075.30                 1316.50        kΩ

RPUP          Pull Up Resistance       100 k Pull Up                         92.15   110.40                  132.16         kΩ

                                       10 k Pull Up                          9.83    11.99                   14.49          kΩ

                                       1 M Pull Down                         662.60  1074.47                 1285.21        kΩ

RPDWN         Pull Down Resistance     100 k Pull Down                       92.42   110.60                  132.48         kΩ

                                       10 k Pull Down                        10.00   11.88                   14.25          kΩ

Note*: DC or  average current through any pin should not exceed value given in Absolute Maximum Conditions.

Note**: VDD   ramp rising speed must be less than 0.6 V/µs after power on. Violating this specification may cause chip  to  restart.

000-0046140-105                                                                                              Page 10 of 168
                                                                                         SLG46140

5.4  Electrical Characteristics (5V ±10%  VDD)

Symbol       Parameter                    Condition/Note                          Min.   Typ.   Max.       Unit

     VDD     Supply Voltage                                                       4.5    5.0    5.5        V

                                          Static Inputs and Outputs

     IQ      Quiescent Current            (when all blocks that require internal  --     0.25   --         A

                                          RC OSC or bandgap are inactive)

     TA      Operating Temperature                                                -40    25     85         °C

     VPP     Programming Voltage                                                  7.25   7.50   7.75       V

     VACMP   ACMP Input Voltage Range     Positive Input                          0      --     VDD        V

                                          Negative Input                          0      --     1.2        V

                                          Logic Input                             2.901  --     VDD        V

     VIH     HIGH-Level Input Voltage     Logic Input with Schmitt Trigger        3.254  --     VDD        V

                                          Low-Level Logic Input                   1.209  --     VDD        V

                                          Logic Input                             0      --     1.840      V

     VIL     LOW-Level Input Voltage      Logic Input with Schmitt Trigger        0      --     1.510      V

                                          Low-Level Logic Input                   0      --     0.780      V

     VHYS    Schmitt Trigger Hysteresis   Logic Input with Schmitt Trigger        0.443  0.618  0.792      V

             Voltage

             ACMP Input Leakage           Vin = 0 V                               --     0.70   3.30       nA

                                          Vin = VDD                               --     0.38   1.84       nA

             PGA Input Leakage            Vin = 0 V                               --     0.25   1.05       nA

                                          Vin = VDD                               --     0.17   0.91       nA

     ILKG    Logic Input without Schmitt  Vin = 0 V                               --     0.29   1.40       nA
(Absolute
             Trigger (Floating) Leakage   Vin = VDD                               --     1.46   64.99      nA
     Value)

             Logic Input with Schmitt     Vin = 0 V                               --     0.29   1.40       nA

             Trigger (Floating) Leakage   Vin = VDD                               --     1.45   65.16      nA

             Low-Level Logic Input        Vin = 0 V                               --     0.29   1.40       nA

             (Floating) Leakage           Vin = VDD                               --     1.45   66.16      nA

                                          Push-Pull 1X, Open Drain   PMOS   1X,   4.168  4.759  --         V

                                          IOH = 5 mA

     VOH     HIGH-Level Output Voltage    Push-Pull 2X, Open Drain   PMOS   2X,   4.330  4.878  --         V

                                          IOH = 5 mA

                                          Push-Pull 4X, Open Drain   PMOS   4X,   4.405  4.932  --         V

                                          IOH = 5 mA

                                          Push-Pull 1X,                           --     0.193  0.330      V

                                          IOL= 5 mA

                                          Push-Pull 2X,                           --     0.101  0.160      V

                                          IOL= 5 mA

                                          Push-Pull 4X,                           --     0.071  0.135      V

     VOL     LOW-Level Output Voltage     IOL= 5 mA

                                          Open Drain NMOS 1X,                     --     0.090  0.160      V

                                          IOL= 5 mA

                                          Open Drain NMOS 2X,                     --     0.050  0.080      V

                                          IOL= 5 mA

                                          Open Drain NMOS 4X,                     --     0.021  0.030      V

                                          IOL= 5 mA

000-0046140-105                                                                                 Page   11  of 168
                                                                                     SLG46140

Symbol        Parameter                Condition/Note                        Min.    Typ.                    Max.           Unit

                                       Push-Pull 1X, Open Drain  PMOS  1X,   20.716  30.759                  --             mA

                                       VOH = 2.4 V

IOH           HIGH-Level Output Pulse  Push-Pull 2X, Open Drain  PMOS  2X,   40.059  59.691                  --             mA

              Current*                 VOH = 2.4 V

                                       Push-Pull 4X, Open Drain  PMOS  4X,   76.137  112.724                 --             mA

                                       VOH = 2.4 V

                                       Push-Pull 1X,                         6.010   9.730                   --             mA

                                       VOL = 0.4 V

                                       Push-Pull 2X,                         12.020  19.460                  --             mA

                                       VOL = 0.4 V

                                       Push-Pull 4X,                         26.150  37.191                  --             mA

IOL           LOW-Level Output Pulse   VOL = 0.4 V

              Current*                 Open Drain NMOS 1X,                   12.030  19.460                  --             mA

                                       VOL = 0.4 V

                                       Open Drain NMOS 2X,                   24.060  38.920                  --             mA

                                       VOL = 0.4 V

                                       Open Drain NMOS 4X,                   60.071  86.737                  --             mA

                                       VOL = 0.4 V

              Maximal Voltage Applied

VO            to any PIN in High-                                                                            VDD            V

              Impedance State

TSU           Startup Time**           from VDD rising past PONTHR           0.462   0.848                   2.693          ms

PONTHR        Power On Threshold       VDD Level Required to Start Up the    0.963   1.314                   1.659          V

                                       Chip

POFFTHR       Power Off Threshold      VDD Level Required to Switch Off the  0.877   1.109                   1.288          V

                                       Chip

                                       1 M Pull Up                           884.96  1074.96                 1306.99        kΩ

RPUP          Pull Up Resistance       100 k Pull Up                         91.90   110.17                  131.96         kΩ

                                       10 k Pull Up                          8.98    11.64                   14.55          kΩ

                                       1 M Pull Down                         667.10  1074.89                 1287.81        kΩ

RPDWN         Pull Down Resistance     100 k Pull Down                       92.03   110.34                  132.21         kΩ

                                       10 k Pull Down                        9.45    11.55                   14.05          kΩ

Note*: DC or  average current through any pin should not exceed value given in Absolute Maximum Conditions.

Note**: VDD   ramp rising speed must be less than 0.6 V/µs after power on. Violating this specification may cause chip  to  restart.

000-0046140-105                                                                                              Page 12 of 168
                                                                                           SLG46140

5.5  Typical Delay Estimated for Each Block

Table 1.  Typical Delay Estimated for Each Block

Symbol    Parameter                Note                  VDD=1.8V         VDD=3.3V         VDD=5.0V             Unit

                                                         Rising  Falling  Rising  Falling  Rising  Falling

     tpd  Delay      LUT 2-bit                           17.43   15.33    6.31    6.09     4.20    4.31         ns

     tpd  Delay      LUT 2-bit (Shared with DFF/Latch)   21.53   20.67    8.13    8.33     5.45    6.01         ns

     tpd  Delay      LUT 3-bit                           18.49   15.69    6.74    6.31     4.49    4.52         ns

     tpd  Delay      LUT 3-bit (Shared with DFF/Latch)   23.04   21.51    8.74    8.75     5.86    6.37         ns

     tpd  Delay      LUT 3-bit (Shared with Pipe Delay)  25.65   24.01    9.37    9.47     6.67    7.32         ns

     tpd  Delay      LUT 3-bit (Shared with CNT/DLY)     23.17   20.67    8.62    8.32     5.73    6.05         ns

     tpd  Delay      LUT 4-bit (Shared with PGEN)        21.13   22.27    9.07    8.97     6.04    6.46         ns

     tpd  Delay      LUT 4-bit (Shared with CNT/DLY)     25.42   22.29    9.54    9.02     6.41    6.59         ns

     tpd  Delay      DFF (Shared with 2-bit LUT)         27.25   28.68    10.67   10.78    7.30    7.51         ns

     tpd  Delay      DFF (Shared with 3-bit LUT)         27.87   28.96    10.87   10.93    7.44    7.61         ns

     tpd  Delay      DFF (Shared with 3-bit LUT) nRe-    --      29.84    --      12.41    --      8.95         ns

                     set

     tpd  Delay      DFF (Shared with 3-bit LUT) nSet    --      36.73    --      14.00    --      9.42         ns

     tpd  Delay      DFF                                 23.01   23.77    8.91    8.73     5.95    6.15         ns

     tpd  Delay      DFF nReset                          --      23.64    --      9.71     --      7.11         ns

     tpd  Delay      DFF nSet                            --      31.5     --      11.4     --      7.68         ns

     tpd  Delay      CNT/DLY opposite to selected        46.61   36.87    18.56   15.62    12.53   11.23        ns

                     edge delay

     tpd  Delay      CNT/DLY (Shared) opposite to se-    47.30   37.16    18.78   15.78    12.68   11.77        ns

                     lected edge delay

     tpd  Delay      CNT/DLY Both edge detect            49.5    52.9     20.07   20.84    13.81   14.32        ns

     tpd  Delay      CNT/DLY Rising edge detect          52.39   --       21.32   --       14.67   --           ns

     tpd  Delay      CNT/DLY Falling edge detect         --      55.94    --      22.15    --      15.27        ns

     tw   Width      CNT/DLY Both edge detect            25.17   24.93    11.98   12.01    8.76    8.83         ns

     tw   Width      CNT/DLY Rising edge detect          25.76   --       12.14   --       8.86    --           ns

     tw   Width      CNT/DLY Falling edge detect         --      24.51    --      11.79    --      8.57         ns

     tpd  Delay      Latch (Shared with 2-bit LUT)       26.25   25.43    10.2    10.43    6.99    7.58         ns

     tpd  Delay      Latch (Shared with 3-bit LUT)       26.93   25.72    10.42   10.6     7.11    7.72         ns

     tpd  Delay      Latch (Shared with 3-bit LUT) nRe-  --      31.8     --      13.17    --      9.61         ns

                     set

     tpd  Delay      Latch (Shared with 3-bit LUT) nSet  --      34.23    --      12.97    --      8.76         ns

     tpd  Delay      Latch                               21.28   19.87    8.17    8.13     5.51    5.92         ns

     tpd  Delay      Latch nReset                        --      25.45    --      10.52    --      7.74         ns

     tpd  Delay      Latch nSet                          --      28.36    --      10.37    --      6.76         ns

     tpd  Delay      Pipe Delay (Shared)                 33.44   34.93    13.39   13.21    9.40    9.17         ns

     tpd  Delay      Pipe Delay (Shared) nReset          --      35.42    --      15.07    --      11.24        ns

     tpd  Delay      PGEN (Shared)                       22.44   23.52    8.69    9.00     5.77    6.01         ns

     tpd  Delay      PGEN (Shared) nReset to 0           --      21.73    --      8.88     --      6.60         ns

     tpd  Delay      PGEN (Shared) nReset to 1           22.81   --       9.75    --       6.99    --           ns

     tpd  Delay      PDLY 1Cells Both edge detect        30.71   35.23    12.00   13.45    8.42    9.26         ns

     tpd  Delay      PDLY 1Cells delayed output Both     191.41  195.73   75.44   76.67    48.41   49.32        ns

                     edge detect

000-0046140-105                                                                                    Page 13  of  168
                                                                                         SLG46140

Symbol  Parameter                   Note              VDD=1.8V          VDD=3.3V         VDD=5.0V             Unit

                                                      Rising   Falling  Rising  Falling  Rising  Falling

tpd     Delay      PDLY 1Cells delayed output Rising  192.15   --       75.71   --       48.65   --           ns

                   edge detect

tpd     Delay      PDLY 1Cells delayed output Fall-   --       195.73   --      76.60    --      49.42        ns

                   ing edge detect

tpd     Delay      PDLY 1Cells Rising edge detect     31.32    --       12.33   --       8.65    --           ns

tpd     Delay      PDLY 1Cells Falling edge detect    --       35.52    --      13.63    --      9.36         ns

tpd     Delay      PDLY 2Cells Both edge detect       30.68    35.23    12.04   13.47    8.44    9.25         ns

tpd     Delay      PDLY 2Cells delayed output Both    358.75   362.80   139.97  141.13   88.68   89.64        ns

                   edge detect

tpd     Delay      PDLY 2Cells delayed output Rising  359.61   --       140.37  --       88.92   --           ns

                   edge detect

tpd     Delay      PDLY 2Cells delayed output Fall-   --       362.93   --      141.33   --      89.66        ns

                   ing edge detect

tpd     Delay      PDLY 2Cells Rising edge detect     31.35    --       12.33   --       8.65    --           ns

tpd     Delay      PDLY 2Cells Falling edge detect    --       35.49    --      13.60    --      9.37         ns

tpd     Delay      PDLY 3Cells Both edge detect       30.65    35.25    12.04   13.51    8.43    9.26         ns

tpd     Delay      PDLY 3Cells delayed output Both    517.41   521.47   202.97  204.20   128.17  129.08       ns

                   edge detect

tpd     Delay      PDLY 3Cells delayed output Rising  518.35   --       203.44  --       128.36  --           ns

                   edge detect

tpd     Delay      PDLY 3Cells delayed output Fall-   --       522.00   --      204.27   --      129.16       ns

                   ing edge detect

tpd     Delay      PDLY 3Cells Rising edge detect     31.35    --       12.33   --       8.68    --           ns

tpd     Delay      PDLY 3Cells Falling edge detect    --       35.60    --      13.65    --      9.37         ns

tpd     Delay      PDLY 4Cells Both edge detect       30.76    35.23    12.03   13.53    8.42    9.25         ns

tpd     Delay      PDLY 4Cells delayed output Both    684.15   688.20   267.31  268.47   168.33  169.41       ns

                   edge detect

tpd     Delay      PDLY 4Cells delayed output Rising  685.08   --       267.57  --       168.46  --           ns

                   edge detect

tpd     Delay      PDLY 4Cells delayed output Fall-   --       688.67   --      268.47   --      169.54       ns

                   ing edge detect

tpd     Delay      PDLY 4Cells Rising edge detect     31.37    --       12.35   --       8.66    --           ns

tpd     Delay      PDLY 4Cells Falling edge detect    --       35.73    --      13.63    --      9.35         ns

tpd     Delay      PDLY Both edge delay Delayed       382.08   382.60   166.57  167.53   121.00  122.74       ns

                   output 1CELLs Rising

tpd     Delay      PDLY Both edge delay Delayed       730.35   730.80   319.84  321.13   232.80  234.41       ns

                   output 2CELLs Rising

tpd     Delay      PDLY Both edge delay Delayed       1074.28  1075.93  471.71  473.47   343.46  345.28       ns

                   output 3CELLs Rising

tpd     Delay      PDLY Both edge delay Delayed       1421.41  1422.60  624.77  626.47   455.13  456.94       ns

                   output 4CELLs Rising

tw      Width      PDLY 1Cells Both edge detect       344.67   346.13   153.20  153.73   111.89  112.43       ns

tw      Width      PDLY 1Cells delayed output Both    348.67   350.20   152.07  152.73   110.93  111.13       ns

                   edge detect

tw      Width      PDLY 1Cells delayed output Rising  348.80   --       152.20  --       110.80  --           ns

                   edge detect

tw      Width      PDLY 1Cells delayed output Fall-   --       349.93   --      152.87   --      111.39       ns

                   ing edge detect

000-0046140-105                                                                                  Page 14  of  168
                                                                                             SLG46140

Symbol  Parameter                   Note                  VDD=1.8V          VDD=3.3V         VDD=5.0V         Unit

                                                          Rising   Falling  Rising  Falling  Rising  Falling

tw      Width      PDLY 1Cells Rising edge detect         344.67   --       153.27  --       111.95  --       ns

tw      Width      PDLY 1Cells Falling edge detect        --       345.80   --      153.73   --      112.43   ns

tw      Width      PDLY 2Cells Both edge detect           692.87   694.27   306.80  307.33   223.53  224.33   ns

tw      Width      PDLY 2Cells delayed output Both        687.40   688.73   301.60  302.27   220.20  220.80   ns

                   edge detect

tw      Width      PDLY 2Cells delayed output Rising      687.33   --       301.93  --       219.93  --       ns

                   edge detect

tw      Width      PDLY 2Cells delayed output Fall-       --       688.60   --      302.47   --      220.47   ns

                   ing edge detect

tw      Width      PDLY 2Cells Rising edge detect         693.00   --       306.87  --       223.87  --       ns

tw      Width      PDLY 2Cells Falling edge detect        --       693.73   --      307.33   --      224.13   ns

tw      Width      PDLY 3Cells Both edge detect           1036.87  1039.20  458.53  459.93   334.20  335.27   ns

tw      Width      PDLY 3Cells delayed output Both        1034.47  1036.87  452.07  453.20   329.47  330.27   ns

                   edge detect

tw      Width      PDLY 3Cells delayed output Rising      1034.33  --       452.27  --       329.20  --       ns

                   edge detect

tw      Width      PDLY 3Cells delayed output Fall-       --       1036.80  --      453.27   --      330.00   ns

                   ing edge detect

tw      Width      PDLY 3Cells Rising edge detect         1036.73  --       458.73  --       334.47  --       ns

tw      Width      PDLY 3Cells Falling edge detect        --       1038.73  --      459.73   --      335.13   ns

tw      Width      PDLY 4Cells Both edge detect           1383.47  1385.73  611.73  612.67   445.93  446.80   ns

tw      Width      PDLY 4Cells delayed output Both        1371.27  1373.67  600.93  602.07   439.00  439.93   ns

                   edge detect

tw      Width      PDLY 4Cells delayed output Rising      1371.47  --       601.13  --       438.73  --       ns

                   edge detect

tw      Width      PDLY 4Cells delayed output Fall-       --       1373.80  --      602.20   --      439.73   ns

                   ing edge detect

tw      Width      PDLY 4Cells Rising edge detect         1383.40  --       611.67  --       446.07  --       ns

tw      Width      PDLY 4Cells Falling edge detect        --       1385.13  --      612.60   --      446.53   ns

tpd     Delay      Digital Input without Schmitt trigger  --       34.18    --      13.60    --      9.47     ns

                   -- NMOS

tpd     Delay      Digital Input without Schmitt trigger  --       31.88    --      12.85    --      8.97     ns

                   -- NMOS 2x

tpd     Delay      Digital Input without Schmitt trigger  --       31.80    --      12.51    --      8.80     ns

                   -- NMOS 4x

tpd     Delay      Digital Input without Schmitt trigger  41.12    --       15.24   --       10.58   --       ns

                   -- PMOS

tpd     Delay      Digital Input without Schmitt trigger  40.29    --       14.93   --       10.38   --       ns

                   -- PMOS 2x

tpd     Delay      Digital Input with Schmitt Trigger --  41.10    35.59    15.64   15.03    10.89   10.69    ns

                   Push Pull

tpd     Delay      Low Voltage Digital Input -- Push      41.67    476.4    15.39   --       10.49   120.93   ns

                   Pull

tpd     Delay      Digital Input without Schmitt trigger  40.28    34.33    15.11   14.38    10.46   10.23    ns

                   -- 3-state

tpd     Delay      Digital Input without Schmitt trigger  38.65    33.95    14.50   13.95    10.11   9.94     ns

                   -- 3-state 2x

000-0046140-105                                                                                      Page 15 of 168
                                                                                            SLG46140

Symbol  Parameter                 Note                    VDD=1.8V         VDD=3.3V         VDD=5.0V         Unit

                                                          Rising  Falling  Rising  Falling  Rising  Falling

tpd     Delay      Digital Input without Schmitt trigger  37.83   33.03    14.14   13.54    9.93    9.67     ns

                   -- 3-state 4x

tpd     Delay      Digital Input without Schmitt trigger  42.03   --       15.61   --       10.78   --       ns

                   -- Push Pull Z to 1

tpd     Delay      Digital Input without Schmitt trigger  --      36.09    --      13.83    --      9.51     ns

                   -- Push Pull Z to 0

tpd     Delay      Digital Input without Schmitt Trig-    40.92   35.45    15.32   14.79    10.60   10.52    ns

                   ger -- Push Pull 1x

tpd     Delay      Digital Input without Schmitt Trig-    39.61   34.98    14.8    14.37    10.31   10.17    ns

                   ger -- Push Pull 2x

tpd     Delay      Digital Input without Schmitt Trig-    37.84   33.40    14.11   13.80    9.93    9.92     ns

                   ger -- Push Pull 4x

000-0046140-105                                                                                     Page 16 of 168
                                                                             SLG46140

5.6   Typical Current Consumption

Table 2.  Typical Current Consumption

Note                                                 VDD = 1.8V  VDD = 3.3V  VDD = 5.0V       Unit

Quiescent current                                    0.08        0.16        0.25             uA

Low frequency OSC; Clock predivider by 1             0.37        0.48        0.67             uA

Low frequency OSC; Clock predivider by 16            0.36        0.46        0.64             uA

RC OSC 25kHz; First Clock predivider by 1            4.85        5.24        6.07             uA

RC OSC 25kHz; First Clock predivider by 8            4.77        5.08        5.81             uA

RC OSC 2MHz; First Clock predivider by 1             23.94       35.78       51.44            uA

RC OSC 2MHz; First Clock predivider by 8             16.70       21.17       27.94            uA

Ring OSC; First Clock predivider by 1                70.80       83.81       116.94           uA

Ring OSC; First Clock predivider by 16               57.82       57.31       71.86            uA

ACMP; Hysteresis 0mv/25mV; Low bandwidth Dis-        47.49       39.65       43.72            uA

able; Input PIN10; Gain 0.25x - 1x

ACMP; Hysteresis 0mV/25mV; Low bandwidth En-         42.50       34.64       38.71            uA

able; Input PIN10; Gain 1x

Bandgap                                              37.06       29.18       33.26            uA

VREF                                                 79.08       71.38       75.46            uA

PGA; Single-end mode; Gain 0.25x;                    97.58       119.37      132.18           uA

PGA; Single-end mode; Gain 0.5x;                     103.04      119.59      131.32           uA

PGA; Single-end mode; Gain 1x                        69.44       73.44       77.36            uA

PGA; Single-end mode; Gain 2x                        116.42      91.50       111.10           uA

PGA; Single-end mode; Gain 4x                        117.87      97.20       114.72           uA

DAC0; Power on                                       48.24       40.40       44.47            uA

DAC1; DCMP1 Input                                    62.83       55.04       59.11            uA

ADC; Differential mode; Vref: 1V; Force analog part

Enable; Speed selection 5kHz + RC OSC 25kHz;         280.57      281.39      290.44           uA

First Clock predivider by 1

ADC; Pseudo-differential mode; Vref: 1V; Force ana-

log part Enable; Speed selection 5kHz + RC OSC       241.60      240.23      248.70           uA

25kHz; First Clock predivider by 1

ADC; Single-end mode; Vref 0.25*VDD; Force ana-

log part Enable; Speed selection 5kHz + RC OSC       131.22      127.73      135.81           uA

25kHz; First Clock predivider by 16

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 5kHz + RC OSC 25kHz;         136.62      129.84      134.73           uA

First Clock predivider by 1; Sample rate 1.56 kHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 5kHz + RC OSC 25kHz;         137.23      130.14      134.96           uA

First Clock predivider by 16; Sample rate 97.66 Hz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 5kHz + RC OSC 2MHz; First    155.39      160.71      180.77           uA

Clock predivider by 16; Sample rate 7.81 kHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 5kHz + RC OSC 2MHz; First    160.23      172.76      202.43           uA

Clock predivider by 1; Sample rate 125.00 kHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 5kHz + Ring OSC; First       208.48      261.63      344.92           uA

Clock predivider by 16; Sample rate 106.45 kHz

000-0046140-105                                                                     Page  17  of 168
                                                                             SLG46140

Note                                                 VDD = 1.8V  VDD = 3.3V  VDD = 5.0V  Unit

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 5kHz + Ring OSC; First       224.91      306.96      661.46      uA

Clock predivider by 1; Sample rate 1.70 MHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 10kHz + RC OSC 25kHz;        154.72      148.26      153.21      uA

First Clock predivider by 1; Sample rate 1.56 kHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 10kHz + RC OSC 25kHz;        155.32      148.41      153.16      uA

First Clock predivider by 16; Sample rate 97.66 Hz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 10kHz + RC OSC 2MHz;         173.45      179.05      199.12      uA

First Clock predivider by 16; Sample rate 7.81 kHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 10kHz + RC OSC 2MHz;         178.25      191.04      220.72      uA

First Clock predivider by 1; Sample rate 125.00 kHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 10kHz + Ring OSC; First      226.80      279.90      363.28      uA

Clock predivider by 16; 106.45 kHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 10kHz + Ring OSC; First      243.40      326.95      679.92      uA

Clock predivider by 1; 1.70 MHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 20kHz + RC OSC 25kHz;        172.24      166.10      171.01      uA

First Clock predivider by 1; Sample rate 1.56 kHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 20kHz + RC OSC 25kHz;        172.58      166.00      170.76      uA

First Clock predivider by 16; Sample rate 97.66 Hz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 20kHz + RC OSC 2MHz;         190.91      196.84      216.93      uA

First Clock predivider by 16; Sample rate 7.81 kHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 20kHz + RC OSC 2MHz;         195.71      208.71      255.56      uA

First Clock predivider by 1; Sample rate 125.00 kHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 20kHz + Ring OSC; First      224.60      297.64      380.98      uA

Clock predivider by 16; Sample rate 106.45 kHz

ADC; Single-end mode; Vref: 1V; Force analog part

Enable; Speed selection 20kHz + Ring OSC; First      260.15      342.27      697.94      uA

Clock predivider by 1; Sample rate 1.70 MHz

000-0046140-105                                                              Page 18 of 168
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5.7    OSC Specifications

5.7.1  25 kHz RC Oscillator

Table 3.  25 kHz RC OSC frequency limits

                                                            Temperature Range

     Power Supply Range                   +25  °C           0 °C ... +85 °C             -40 °C       ...  +85 °C

          (VDD) V            Minimum           Maximum      Minimum      Maximum        Minimum           Maximum

                             Value, kHz        Value, kHz   Value, kHz   Value, kHz     Value, kHz        Value, kHz

          1.8 V ±5%          24.599                25.444   23.979       25.859         23.571            26.960

          3.3 V ±10%         24.894                25.101   23.973       25.664         23.813            26.605

          5 V ±10%           24.739                25.428   23.976       25.714         23.689            26.550

          2.5 V - 4.5 V      24.842                25.147   23.937       25.691         23.803            26.642

       1.71 V….5.5 V         24.380                25.701   23.891       25.989         23.429            27.036

Table 4.  25 kHz RC OSC frequency error (error calculated   relative to nominal value)

                                                            Temperature Range

     Power Supply Range                   +25 °C            0 °C ... +85 °C             -40 °C       ...  +85 °C

          (VDD) V            Error (% at       Error (% at  Error (% at  Error (% at    Error (% at       Error (% at

                             Minimum)          Maximum)     Minimum)     Maximum)       Minimum)          Maximum)

          1.8 V ±5%          -1.60%                1.78%    -4.08%       3.43%          -5.72%            7.84%

          3.3 V ±10%         -0.43%                0.41%    -4.11%       2.66%          -4.75             6.42%

          5 V ±10%           -1.04%                1.71%    -4.10%       2.85%          -5.25%            6.20%

          2.5 V - 4.5 V      -0.63%                0.59%    -4.25%       2.76%          -4.79%            6.57%

       1.71 V….5.5 V         -2.48%                2.80%    -4.44%       3.95%          -6.29%            8.14%

000-0046140-105                                                                                      Page 19 of 168
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5.7.2  2 MHz RC Oscillator

Table 5.  2 MHz RC OSC frequency limits

                                                           Temperature Range

Power Supply Range                       +25  °C           0 °C ... +85 °C           -40 °C       ...  +85 °C

          (VDD) V           Minimum           Maximum      Minimum      Maximum      Minimum           Maximum

                            Value, MHz        Value, MHz   Value, MHz   Value, MHz   Value, MHz        Value, MHz

          1.8 V ±5%         1.953                 2.028    1.894        2.060        1.866             2.121

          3.3 V ±10%        1.972                 2.031    1.928        2.075        1.832             2.095

          5 V ±10%          1.944                 2.173    1.905        2.200        1.802             2.200

          2.5 V - 4.5 V     1.924                 2.069    1.884        2.106        1.783             2.106

       1.71 V….5.5 V        1.832                 2.180    1.782        2.191        1.782             2.209

Table 6.  2 MHz RC OSC frequency error (error calculated relative to nominal value)

                                                           Temperature Range

Power Supply Range                       +25 °C            0 °C ... +85 °C           -40 °C       ...  +85 °C

          (VDD) V           Error (% at       Error (% at  Error (% at  Error (% at  Error (% at       Error (% at

                            Minimum)          Maximum)     Minimum)     Maximum)     Minimum)          Maximum)

          1.8 V ±5%         -2.36%                1.38%    -5.29%       3.02%        -6.69%            6.04%

          3.3 V ±10%        -1.40%                1.57%    -3.59%       3.76%        -8.38%            4.76%

          5 V ±10%          -2.82%                8.64%    -4.77%       10.00%       -9.88%            10.00%

          2.5 V - 4.5 V     -3.82%                3.46%    -5.80%       5.30%        -10.86%           5.30%

       1.71 V….5.5 V        -8.43%                9.02%    -10.89%      9.56%        -10.89%           10.45%

000-0046140-105                                                                                   Page 20 of 168
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5.7.3  27 MHz Ring Oscillator

Table 7.  27 MHz Ring OSC frequency limits

                                                          Temperature Range

Power Supply Range                      +25  °C           0 °C ... +85 °C               -40 °C       ...  +85 °C

          (VDD) V              Minimum       Maximum      Minimum      Maximum          Minimum           Maximum

                               Value, MHz    Value, MHz   Value, MHz   Value, MHz       Value, MHz        Value, MHz

          1.8 V ±5%            22.482            28.084   21.855       28.084           21.855            28.084

          3.3 V ±10%           23.647            28.092   23.330       28.092           22.561            28.092

          5 V ±10%             23.312            28.167   22.992       28.176           22.224            28.176

          2.5 V - 4.5 V        23.617            28.095   23.299       28.095           22.528            28.095

       1.71 V….5.5 V           22.482            28.167   21.855       28.176           21.855            28.176

Table 8.  27 MHz Ring OSC frequency error (error calculated relative to nominal value)

                                                          Temperature Range

Power Supply Range                      +25 °C            0 °C ... +85 °C               -40 °C       ...  +85 °C

          (VDD) V              Error (% at   Error (% at  Error (% at  Error (% at      Error (% at       Error (% at

                               Minimum)      Maximum)     Minimum)     Maximum)         Minimum)          Maximum)

          1.8 V ±5%            -11.83%           10.13%   -14.30%      10.13%           -14.30%           10.13%

          3.3 V ±10%           -7.27%            10.16%   -8.51%       10.16%           -11.52%           10.16%

          5 V ±10%             -8.58%            10.46%   -9.84%       10.49%           -12.85%           10.49%

          2.5 V - 4.5 V        -7.38%            10.18%   -8.63%       10.18%           -11.66%           10.18%

       1.71 V….5.5 V           -11.83%           10.46%   -14.30%      10.49%           -14.30%           10.49%

000-0046140-105                                                                                      Page 21 of 168
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5.7.4  1.73 kHz LF Oscillator

Table 9.   1.73 kHz LF OSC frequency limits

                                                                         Temperature Range

Power Supply Range                         +25  °C                       0 °C ... +85 °C              -40 °C ... +85 °C

           (VDD) V                Minimum       Maximum              Minimum             Maximum      Minimum      Maximum

                                  Value, kHz    Value, kHz           Value, kHz          Value, kHz   Value, kHz   Value, kHz

           1.8 V ±5%              1.619                2.264             1.606           2.273        1.537        2.289

           3.3 V ±10%             1.604                2.251             1.592           2.260        1.525        2.272

           5 V ±10%               1.602                2.277             1.590           2.285        1.525        2.291

          2.5 V - 4.5 V           1.601                2.258             1.588           2.266        1.522        2.281

       1.71 V….5.5 V              1.601                2.277             1.588           2.285        1.522        2.291

Table 10.  1.73 kHz LF OSC     frequency error  (error calculated    relative to nominal value)

                                                                         Temperature Range

Power Supply Range                         +25  °C                       0 °C ... +85 °C              -40 °C ... +85 °C

           (VDD) V                Error (% at   Error (% at          Error (% at         Error (% at  Error (% at  Error (% at

                                  Minimum)      Maximum)             Minimum)            Maximum)     Minimum)     Maximum)

           1.8 V ±5%              -14.80%           19.18%            -15.48%            19.64%       -19.13       20.46%

           3.3 V ±10%             -15.58%           18.46%            -16.23%            18.91%       -19.74%      19.56%

           5 V ±10%               -15.69%           19.84%            -16.33%            20.27%       -19.75%      20.57%

          2.5 V - 4.5 V           -15.74%           18.82%            -16.43%            19.25%       -19.88%      20.03%

       1.71 V….5.5 V              -15.74%           19.84%            -16.43%            20.27%       -19.88%      20.57%

5.7.5  OSC Power On delay

Table 11.  Oscillators Power On delay at room temperature, DLY/CNT Counter data = 100; RC OSC power setting: "Auto

Power On", RC osc clock to matrix input: "Enable"

Power                    LF  OSC                RC OSC        2 MHz               RC OSC  25 kHz               RING OSC
Supply
Range      Typical           Maximum           Typical        Maximum           Typical   Maximum     Typical      Maximum
(VDD) V    Value, µs           Value, µs       Value, ns      Value, ns  Value, µs        Value, µs   Value, ns    Value, ns

1.71       638.5                  691.9        1088.6         1290.3            36.7            37.5  52.3         69.8

1.80       638.0                  690.6         998.0         1172.2            36.4            37.6  46.5         62.6

1.89       636.8                  687.3         925.7         1080.7            36.0            37.3  39.0         51.1

2.50       631.7                  681.5         906.9         1228.4            33.8            35.7  16.2         19.1

2.70       630.4                  680.1         885.8         989.0             33.1            35.2  14.2         17.2

3.00       628.8                  677.1         830.5         924.5             26.2            28.7  10.7         15.3

3.30       627.1                  675.9         792.2         878.4             21.7            22.1  7.4                8.4

3.60       624.9                  674.1         764.8         845.8             21.6            22.0  6.3                7.0

4.20       619.5                  665.7         729.4         803.0             21.5            21.8  4.9                5.4

4.50       614.7                  661.3         718.4         790.2             21.5            21.8  4.5                5.7

5.00       599.9                  641.8         705.7         773.9             21.4            21.8  3.9                4.5

5.50       573.0               609.03           545.8         1165.3            21.3            21.7  3.3                3.8

000-0046140-105                                                                                                    Page 22 of 168
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5.8  ACMP Specifications

Table 12.     ACMP Specifications

Symbol        Parameter            Description/Note        Conditions           Min.   Typ.   Max.    Unit

                                   Positive Input          VDD = 1.8 V ± 5 %    0      --     VDD     V

                                   Negative Input                               0      --     1.1     V

     VACMP    ACMP Input Voltage   Positive Input          VDD = 3.3 V ± 10 %   0      --     VDD     V

              Range                Negative Input                               0      --     1.2     V

                                   Positive Input          VDD = 5.0 V ± 10 %   0      --     VDD     V

                                   Negative Input                               0      --     1.2     V

                                   Low Bandwidth -         T = 25°C             -10.2  --     9.0     mV

                                   Enable, Vhys = 0 mV,

                                   Gain = 1,               T = (-40..85)°C      -15.3  --     13.4    mV

                                   Vref = (50..1200) mV,

     Voffset  ACMP Input Offset    VDD = (1.71..5.5) V

              Voltage              Low Bandwidth -         T = 25°C             -6.8   --     6.3     mV

                                   Disable, Vhys = 0 mV,

                                   Gain =1,                T = (-40..85)°C      -7.2   --     6.6     mV

                                   Vref = (50..1200) mV,

                                   VDD = (1.71..5.5) V

                                                           BG = 550 μs,

                                                           T = 25°C             --     406.7  1735.7  µS

                                                           VDD = (1.71..5.5) V

                                   ACMP Power On           BG = 550 μs,

                                   delay, Minimal          T = (-40..85)°C      --     468.3  4411.9  µS

                                   required wake time for  VDD = (1.71..5.5) V

     tstart   ACMP Start Time      the “Wake and Sleep     BG = 100 μs,

                                   function”, Regulator    T = 25°C             --     157.3  507.5   µS

                                   and Charge Pump set     VDD = 2.7..5.5 V

                                   to automatic ON/OFF

                                                           BG = 100 μs,

                                                           T = (-40..85)°C      --     171.2  1402.1  µS

                                                           VDD = 2.7..5.5 V

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                                                                               SLG46140

Symbol  Parameter                Description/Note      Conditions       Min.   Typ.    Max.    Unit

                                 VHYS = 25 mV          LB - Enabled,    2.7    --      28.6    mV

                                 VIL = Vin - VHYS/2    T = 25°C

                                 VIH = Vin + VHYS/2    LB - Disabled,   13.8   --      33.2    mV

                                                       T = 25°C

                                 VHYS = 50 mV          LB - Enabled,    43.5   --      58.5    mV

                                 VIL = Vin - VHYS      T = 25°C

                                 VIH = VHYS            LB - Disabled,   44.8   --      54.1    mV

                                                       T = 25°C

                                 VHYS = 200 mV         LB - Enabled,    192.8  --      210.5   mV

                                 VIL = Vin - VHYS      T = 25°C

                                 VIH = VHYS            LB - Disabled,   192.6  --      205.8   mV

VHYS    Built-in Hysteresis                            T = 25°C

                                 VHYS = 25 mV          LB - Enabled,    2.7    --      28.6    mV

                                 VIL = Vin - VHYS/2    T = (-40…+85)°C

                                 VIH = Vin + VHYS/2    LB - Disabled,   7.4    --      44.4    mV

                                                       T = (-40…+85)°C

                                 VHYS = 50 mV          LB - Enabled,    35.1   --      72.4    mV

                                 VIL = Vin - VHYS      T = (-40…+85)°C

                                 VIH = VHYS            LB - Disabled,   43.8   --      55.6    mV

                                                       T = (-40…+85)°C

                                 VHYS = 200 mV         LB - Enabled,    184.8  --      224.2   mV

                                 VIL = Vin - VHYS      T = (-40…+85)°C

                                 VIH = VHYS            LB - Disabled,   189.7  --      207.9   mV

                                                       T = (-40…+85)°C

                                 Gain = 1x                              --     100.0   --      

Rsin    Series Input Resistance  Gain = 0.5x                            --     1.0     --      

                                 Gain = 0.33x                           --     0.8     --      

                                 Gain = 0.25x                           --     1.0     --      

                                 Low Bandwidth -       Low to High,     --     124.90  776.40  µS

                                 Enable, Gain = 1,     T = (-40…+85)°C

                                 VDD = (1.71..5.5) V,  High to Low,     --     136.80  862.10  µS

        Propagation Delay,       Overdrive = 5 mV      T = (-40…+85)°C

PROP    Response Time                                  Low to High,

                                 Low Bandwidth -       T = (-40…+85)°C  --     3.70    5.10    µS

                                 Disable, Gain = 1,

                                 VDD = (1.71..5.5) V,  High to Low,     --     3.00    6.30    µS

                                 Overdrive = 5 mV      T = (-40…+85)°C

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Symbol  Parameter               Description/Note       Conditions         Min.    Typ.  Max.   Unit

                                G = 1, VDD = 1.71 V    Vref = 50…1200 mV  --      1     --

                                G = 1, VDD = 3.3 V     Vref = 50…1200 mV  --      1     --

                                G = 1, VDD = 5.5 V     Vref = 50…1200 mV  --      1     --

                                G = 0.5, VDD = 1.71 V  Vref = 50…1200 mV  -1.09%  --    0.55%

        Gain error (including   G = 0.5, VDD = 3.3 V   Vref = 50…1200 mV  -0.83%  --    0.73%

G       threshold and internal  G = 0.5, VDD = 5.5 V   Vref = 50…1200 mV  -0.70%  --    0.79%

        Vref error),            G = 0.33, VDD = 1.71V  Vref = 50…1200 mV  -0.58%  --    0.95%

        T = (-40…+85)°C         G = 0.33, VDD = 3.3 V  Vref = 50…1200 mV  -0.70%  --    0.82%

                                G = 0.33, VDD = 5.5 V  Vref = 50…1200 mV  -0.54%  --    0.88%

                                G = 0.25, VDD = 1.71V  Vref = 50…1200 mV  -0.49%  --    1.21%

                                G = 0.25, VDD = 3.3 V  Vref = 50…1200 mV  -0.65%  --    1.00%

                                G = 0.25, VDD = 5.5 V  Vref = 50…1200 mV  -0.41%  --    1.18%

                                VDD = 1.8 V ± 5 %      T = 25°C           -0.96%  --    0.95%

                                                       T = (-40…+85)°C    -1.30%  --    1.12%

Vref    Internal Vref error,    VDD = 3.3 V ± 10 %     T = 25°C           -1.02%  --    1.03%

        Vref = 1200 mV                                 T = (-40…+85)°C    -1.34%  --    1.14%

                                VDD = 5.0 V ± 10 %     T = 25°C           -1.20%  --    1.15%

                                                       T = (-40…+85)°C    -1.58%  --    1.48%

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                                                                                          SLG46140

5.9  ADC   Specifications (Including PGA)

Table 13.  Single-Ended ADC Operation, T = (-40 to +85)°C,  VDD = (1.71 to 5.5)V, unless otherwise specified

Symbol     Parameter            Description/Note            Conditions                    Min.  Max.          Unit

                                           G = 0.25         VDD = 5V ±10%                 120   4120          mV

                                           G = 0.5          VDD = 2.5 to 5.5 V            60    2060          mV

           Input Voltage Range             G=1                                            30    1030          mV

Vinp       (bit 0 to bit 255),             G=2                                            20    520           mV

           relative to GND

                                           G=4                                            15    265           mV

                                           G=8                                            12    137           mV

                                           G = 0.25         T = 25°C, VDD = 5V ±10%       --    ±1.7          LSB

                                           G = 0.5          T = 25°C, VDD = 2.5 to 5.5 V  --    ±2.6          LSB

ZE         Offset Zero Error               G=1                                            --    ±3            LSB

                                           G=2              T = 25°C                      --    ±2.6          LSB

                                           G=4                                            --    ±3.3          LSB

                                           G=8                                            --    ±4.6          LSB

                                           G = 0.25         VDD = 5V ±10%                 --    ±0.008        %/°C

                                           G = 0.5          VDD = 2.5 to 5.5 V            --    ±0.009        %/°C

dZE/dT     Offset Zero Error               G=1                                            --    ±0.01         %/°C

           Temperature Drift               G=2                                            --    ±0.014        %/°C

                                           G=4                                            --    ±0.025        %/°C

                                           G=8                                            --    ±0.048        %/°C

                                           G = 0.25         T = 25°C, VDD = 5V ±10%       --    ±1.5          LSB

                                           G = 0.5          T = 25°C, VDD = 2.5 to 5.5 V  --    ±1.3          LSB

GE         Gain Error                      G=1                                            --    ±1.5          LSB

                                           G=2              T = 25°C                      --    ±1.7          LSB

                                           G=4                                            --    ±1.3          LSB

                                           G=8                                            --    ±1.2          LSB

                                           G = 0.25         VDD = 5V ±10%                 --    ±0.007        %/°C

                                           G = 0.5          VDD = 2.5 to 5.5 V            --    ±0.008        %/°C

           Gain Error                      G=1                                            --    ±0.007        %/°C

dGE/dT     Temperature                     G=2                                            --    ±0.009        %/°C

           Coefficient

                                           G=4                                            --    ±0.008        %/°C

                                           G=8                                            --    ±0.008        %/°C

000-0046140-105                                                                                 Page 26 of 168
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Table 13.  Single-Ended ADC Operation, T = (-40 to +85)°C, VDD = (1.71 to 5.5)V, unless otherwise        specified

Symbol     Parameter               Description/Note         Conditions                             Min.  Max.       Unit

                                   G = 0.25                 T = 25°C, VDD =   5V   ±10%            --    ±2.1       LSB

                                                            VDD = 5V ±10%                          --    ±3.2       LSB

                                   G = 0.5                  T = 25°C, VDD =   2.5  to 5.5       V  --    ±1.9       LSB

                                                            VDD = 2.5 to 5.5  V                    --    ±3.4       LSB

                                   G=1                      T = 25°C                               --    ±1.7       LSB

INL        Integral Non-Linearity                                                                  --    ±3.2       LSB

           Error                                            T = 25°C                               --    ±1.8       LSB

                                   G=2                                                             --    ±2.9       LSB

                                   G=4                      T = 25°C                               --    ±1.8       LSB

                                                                                                   --    ±2.7       LSB

                                   G=8                      T = 25°C                               --    ±1.6       LSB

                                                                                                   --    ±2.6       LSB

           Differential            G = 0.25, 0.5, 1, 2, 4,                                         --               LSB

DNL        Non-Linearity           8                                                                     ±0.5

NOISE                                                                                              --    ±0.5       LSB

Note: To ensure linear operation, absolute input voltage on each pin should not exceed VDD-0.5

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                                                                         SLG46140

Table 14.  Differential ADC Operation, T = (-40 to +85)°C, VDD = (1.71 to 5.5)V, Vcm = 500 mV, unless otherwise specified

Symbol     Parameter               Description/Note    Conditions        Min.    Max.    Unit

                                   G=1                                   -500    500                                       mV

           Input Voltage Range     G=2                                   -250    250                                       mV

Vind       (bit 0 to bit 255),     G=4                                   -125    125                                       mV

           Differential            G=8                                   -62.5   62.5                                      mV

                                   G = 16                                -31.25  31.25                                     mV

           Input Common                                VDD = 1.8 V ±5%   400     550                                       mV

Vcm        Voltage (see Note 1)    G = 1, 2, 4, 8, 16  VDD = 3.3 V ±10%  400     950                                       mV

                                                       VDD = 5 V ±10%    400     950                                       mV

                                   G=1                                   --      ±2.5    LSB

                                   G=2                                   --      ±2.7    LSB

ZE         Offset Zero Error       G=4                 T = 25°C          --      ±3.3    LSB

                                   G=8                                   --      ±4.6    LSB

                                   G = 16                                --      ±6.8    LSB

                                   G=1                                   --      ±0.014  %/°C

           Offset Zero Error       G=2                                   --      ±0.015  %/°C

dZE/dT     Temperature Drift       G=4                                   --      ±0.02   %/°C

                                   G=8                                   --      ±0.032  %/°C

                                   G = 16                                --      ±0.1    %/°C

                                   G=1                                   --      ±0.8    LSB

                                   G=2                                   --      ±0.8    LSB

GE         Gain Error              G=4                 T  =  25°C        --      ±0.5    LSB

                                   G=8                                   --      ±1      LSB

                                   G = 16                                --      ±1      LSB

                                   G=1                                   --      ±0.007  %/°C

           Gain Error              G=2                                   --      ±0.007  %/°C

dGE/dT     Temperature Drift       G=4                                   --      ±0.006  %/°C

                                   G=8                                   --      ±0.006  %/°C

                                   G = 16                                --      ±0.005  %/°C

                                   G=1                 T  =  25°C        --      ±1.6    LSB

                                                                         --      ±3.2    LSB

                                   G=2                 T  =  25°C        --      ±1.3    LSB

                                                                         --      ±3      LSB

INL        Integral Non-Linearity  G=4                 T  =  25°C        --      ±1.2    LSB

           Error                                                         --      ±3.1    LSB

                                   G=8                 T  =  25°C        --      ±1.3    LSB

                                                                         --      ±3.4    LSB

                                   G = 16              T  =  25°C        --      ±1.6    LSB

                                                                         --      ±3.2    LSB

000-0046140-105                                                                  Page 28 of 168
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Symbol  Parameter      Description/Note                        Conditions                             Min.  Max.  Unit

        Differential                                                                                  --    ±0.5  LSB

DNL     Non-Linearity  G = 1, 2, 4, 8, 16

NOISE                                                                                                 --    ±0.5  LSB

Note 1: Vcm range is given for stable CMRR > 34 dB

Note 2: To ensure linear operation, absolute input voltage on  each pin should  not  exceed  VDD-0.5

000-0046140-105                                                                                             Page 29 of 168
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Table 15.  Pseudo-Differential ADC Operation, T = (-40 to +85)°C, VDD = (1.71 to 5.5)V, Vcm = 500       mV, unless  otherwise

specified

Symbol     Parameter               Description/Note         Conditions                            Min.  Max.        Unit

           Input Voltage Range     G=1                                                             0    980         mV

Vind       (bit 0 to bit 255),     G=2                                                             0    490         mV

           Differential            G=4                                                             0    245         mV

           Negative input voltage                           VDD = 1.8 V ±5%                        500  500         mV

Vinn       range                   G = 1, 2, 4              VDD = 3.3 V ±10%                       500  1250        mV

                                                            VDD = 5 V ±10%                         500  1250        mV

                                   G                  =  1  T = 25°C, VDD = 2.0  to  5.5  V        --   ±2.6        LSB

ZE         Offset Zero Error       G                  =  2  T = 25°C                               --   ±2.7        LSB

                                   G                  =  4                                         --   ±3.3        LSB

           Offset Zero Error       G                  =  1  T = 25°C, VDD = 2.0  to  5.5  V        --   ±0.012      %/°C

dZE/dT     Temperature Drift       G                  =  2  T = 25°C                               --   ±0.013      %/°C

                                   G                  =  4                                         --   ±0.018      %/°C

                                   G                  =  1  T = 25°C, VDD = 2.0  to  5.5  V        --   ±1.9        LSB

GE         Gain Error              G                  =  2  T = 25°C                               --   ±2.4        LSB

                                   G                  =  4                                         --   ±1.4        LSB

           Gain Error              G                  =  1  T = 25°C, VDD = 2.0  to  5.5  V        --   ±0.009      %/°C

dGE/dT     Temperature Drift       G                  =  2  T = 25°C                               --   ±0.013      %/°C

                                   G                  =  4                                         --   ±0.007      %/°C

                                   G                  =  1  T = 25°C, VDD = 2.0  to  5.5  V        --   ±1.4        LSB

                                                            VDD = 2.0 to 5.5 V                     --   ±2          LSB

INL        Integral Non-Linearity  G=2                      T = 25°C                               --   ±1.7        LSB

           Error                                                                                   --   ±2.4        LSB

                                   G=4                      T = 25°C                               --   ±1.8        LSB

                                                                                                   --   ±2.1        LSB

           Differential                                                                            --   ±0.5        LSB

DNL        Non-Linearity           G = 1, 2, 4

NOISE                                                                                              --   ±0.5        LSB

Note 1: Vinn is given for convenience instead of Vcm

Note 2: Vinn range is given for stable CMRR > 34 dB

Note 3: To ensure linear operation, absolute input voltage on each pin should not exceed VDD-0.5

000-0046140-105                                                                                         Page 30 of 168
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5.10  PGA Specifications

Table 16.  Single-Ended PGA       Operation, T = (-40 to  +85)°C, VDD = (1.71  to  5.5)V,  unless  otherwise  specified

Symbol     Parameter              Description/Note        Conditions                       Min.    Typ.       Max.       Unit

                                  G = 0.25                T = 25°C,                        --      ±8.5       ±50.3      mV

                                                          VDD = 5V ±10%

                                  G = 0.5                 T = 25°C,                        --      ±5.3       ±28.3      mV

           Offset Voltage                                 VDD = 2.5 to 5.5 V

Vos        (RTI,                  G=1                     T = 25°C                         --      ±2.2       ±12.1      mV

           see Note 1)            G=2                     T = 25°C                         --      ±3.4       ±13.7      mV

                                  G=4                     T = 25°C                         --      ±3.2       ±12.0      mV

                                  G=8                     T = 25°C                         --      ±3.2       ±11.6      mV

                                  G = 0.25                VDD = 5V ±10%                    --      ±0.0097    ±0.0584    mV/°C

                                  G = 0.5                 VDD = 2.5 to 5.5 V               --      ±0.0058    ±0.0345    mV/°C

           Vos (RTI)              G=1                                                      --      ±0.0018    ±0.0111    mV/°C

dVos/dT    Temperature            G=2                                                      --      ±0.0031    ±0.0186    mV/°C

           Drift

                                  G=4                                                      --      ±0.0028    ±0.0167    mV/°C

                                  G=8                                                      --      ±0.0026    ±0.0158    mV/°C

                                  G = 0.25                VDD = 5V ±10%                    -0.822  0.562      1.945      %

                                  G = 0.5                 VDD = 2.5 to 5.5 V               -0.877  0.196      1.260      %

ΔG         Gain Error             G=1                                                      -0.118  -0.012     0.093      %

                                  G=2                                                      -1.361  -0.213     0.935      %

                                  G=4                                                      -2.169  -0.554     1.060      %

                                  G=8                                                      -3.616  -1.299     1.018      %

                                  G = 0.25                VDD = 5V ±10%                    273     --         4167       mV

                                  G = 0.5                 VDD = 2.5 to 5.5 V               126     --         2153       mV

           Linear                 G=1                                                      59      --         1145       mV

Vind(lin)  Differential Input     G=2                                                      39      --         572        mV

           Voltage Range

                                  G=4                                                      23      --         286        mV

                                  G=8                                                      15      --         144        mV

Vsw        Output Voltage                                                                  --      GND to     --         mV

           Swing                                                                                   1380

Note 1: RTI - referred to input.

000-0046140-105                                                                                               Page 31 of 168
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Table 17.   Differential PGA Operation, T = (-40 to +85)°C, VDD = (1.71 to 5.5)V, Vcm = 500  mV, unless  otherwise  specified

Symbol      Parameter              Description/Note  Conditions               Min.           Typ.        Max.       Unit

            Offset Voltage

Vos         (RTO,                  All gains         Vid = 0                  --             550         --         mV

            see Note 1)

                                   G=1               T = 25°C                 --             ±1.4        ±5.4       mV

                                   G=2               T = 25°C                 --             ±1.1        ±4.5       mV

ΔVos        Offset Voltage         G=4               T = 25°C                 --             ±1.1        ±6.5       mV

            Error (RTO)

                                   G=8               T = 25°C                 --             ±2.2        ±10.1      mV

                                   G = 16            T = 25°C                 --             ±4.0        ±20.4      mV

                                   G=1                                        --             ±0.0124     ±0.0551    mV/°C

            Vos (RTO)              G=2                                        --             ±0.0118     ±0.0658    mV/°C

dVos/dT     Temperature            G=4                                        --             ±0.0148     ±0.0884    mV/°C

            Drift                  G=8                                        --             ±0.0240     ±0.1416    mV/°C

                                   G = 16                                     --             ±0.0432     ±0.256     mV/°C

                                   G=1                                        -1.080         -0.194      0.664      %

                                   G=2                                        -1.761         -0.568      0.629      %

ΔG          Gain Error             G=4                                        -2.573         -0.929      0.656      %

                                   G=8                                        -3.553         -1.620      0.225      %

                                   G = 16                                     -3.720         -1.808      0.106      %

                                   G=1                                        -452           --          578        mV

            Linear                 G=2                                        -229           --          289        mV

Vind (lin)  Differential Input     G=4                                        -115           --          145        mV

            Voltage Range          G=8                                        -57            --          72         mV

                                   G = 16                                     -29            --          32         mV

                                   G=1                                        32             --          --         dB

                                   G=2                                        38             --          --         dB

CMRR        Common-Mode            G=4                                        44             --          --         dB

            Rejection Rate

                                   G=8                                        50             --          --         dB

                                   G = 16                                     56             --          --         dB

                                                     VDD = 1.8 V,             400                        550        mV

                                                     Vind=(-500 to 500) mV/G                 --

ICMR        Input Common           All gains         VDD = 3.3 V,             400                        900        mV

            Mode Range                               Vind=(-500 to 500) mV/G                 --

                                                     VDD = 5.0 V,             450                        900        mV

                                                     Vind=(-500 to 500) mV/G                 --

Vsw         Output Voltage                                                    --             GND to      --         mV

            Swing                                                                            1380

Note 1: RTO - referred to output.

000-0046140-105                                                                                          Page       32 of 168
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Table 18.   Pseudo-Differential    PGA operation, T =  (-40 to +85)°C, VDD =  (1.71  to  5.5)V, Vinn = 500 mV, unless otherwise

specified

Symbol      Parameter              Description/Note    Conditions                        Min.    Typ.     Max.     Unit

            Offset Voltage

Vos         (RTO,                  All gains           Vid = 0                           --      180      --       mV

            see Note 1)

                                   G  =  1             T = 25°C,                         --      ±1.2     ±3.6     mV

ΔVos        Offset Voltage                             VDD = 2.0 V to 5.5     V

            Error (RTO)            G  =  2             T = 25°C                          --      ±1.5     ±5.5     mV

                                   G  =  4             T = 25°C                          --      ±2.1     ±6.4     mV

            Vos (RTO)              G  =  1                                               --      ±0.0088  ±0.0493  mV/°C

dVos/dT     Temperature            G  =  2                                               --      ±0.0098  ±0.0588  mV/°C

            Drift                  G  =  4                                               --      ±0.0128  ±0.0772  mV/°C

                                   G  =  1                                               -0.916  -0.455   0.549    %

ΔG          Gain Error             G  =  2                                               -1.855  -0.567   0.685    %

                                   G  =  4                                               -2.559  -0.918   0.735    %

            Linear                 G  =  1                                               0       --       834      mV

Vind (lin)  Differential Input     G  =  2                                               0       --       394      mV

            Voltage Range          G  =  4                                               0       --       239      mV

                                   G  =  1                                               32      --       --       dB

CMRR        Common-Mode            G  =  2                                               38      --       --       dB

            Rejection Rate

                                   G  =  4                                               44      --       --       dB

                                                       VDD = 1.8 V,                      500              500      mV

                                                       Vind=(0 to 1000) mV/G                     --

Vinn        Negative Input         All gains           VDD = 3.3 V,                      500              1250     mV

            Voltage Range                              Vind=(0 to 1000) mV/G                     --

                                                       VDD = 5.0 V,                      500              1250     mV

                                                       Vind=(0 to 1000) mV/G                     --

Vsw         Output Voltage                                                               --      180 to   --       mV

            Swing                                                                                1380

Note 1: RTO - referred to output.

000-0046140-105                                                                                           Page 33 of 168
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Table 19.  Differential or Pseudo-Differential PGA Operation, ADC - Power Down, T = (-40     to +85)°C, VDD = (1.71 to 5.5)V,

Vcm = 500 mV, unless otherwise specified

Symbol        Parameter           Description/Note  Conditions             Min.              Typ.    Max.   Unit

              Offset Voltage

Vos           (RTI,                    All gains    T = 25°C,              --                ±1.9    ±11.2  mV

              see Note 1)                           VDD = 3.3 V

                                       G=1                                 -1.080            -0.194  0.664  %

                                       G=2                                 -1.761            -0.568  0.629

ΔG            Gain Error               G=4                                 -2.573            -0.929  0.656

                                       G=8                                 -3.553            -1.620  0.225  %

                                       G = 16                              -3.720            -1.808  0.106  %

                                       G=1                                 32                --      --     dB

                                       G=2                                 38                --      --     dB

CMRR          Common-Mode              G=4                                 44                --      --     dB

              Rejection Rate

                                       G=8                                 50                --      --     dB

                                       G = 16                              56                --      --     dB

                                                    VDD = 1.8 V,           500                       500    mV

                                                    Vind=(0 to 1000) mV/G                    --

Vinn          Negative Input           All gains    VDD = 3.3 V,           500                       1250   mV

              Voltage Range                         Vind=(0 to 1000) mV/G                    --

                                                    VDD = 5.0 V,           500                       1250   mV

                                                    Vind=(0 to 1000) mV/G                    --

Vsw           Output Voltage                                               --                GND to  --     mV

              Swing                                                                          1380

Note 1: RTI - referred to input.

Note 2: When ADC is powered down, PGA operation in Differential or Pseudo-Differential mode  is not recommended. Parameters

in Table 19.  are for reference only.

000-0046140-105                                                                                      Page 34 of 168
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6.0  Summary of Macro Cell Function

6.1  I/O Pins

•    Digital Input (low voltage or normal voltage, with or without Schmitt Trigger)

•    Open Drain Outputs (x1, x2, x4)

•    Push Pull Outputs (x1, x2, x4)

•    Analog I/O

•    10 k/100 k/1 Mpull-up/pull-down resistors

•    40 mA Open Drain 4X Drive output, Pin 9 and Pin 10 (depending on VDD)

•    Pins 3, 5, 7, 9, 10, 13, 14, 16, 18, 19 can be configured as bidirectional IO

6.2  Connection Matrix

•    Digital matrix for circuit connections based on user design

6.3  Analog-to-Digital Converter

•    8-bit, 100 kHz, Successive Approximation Register ADC

•    DNL < ± 0.5 LSB, INL < ± 3.4 LSB

•    VIN Range: (0..1)/G V

•    3-bit Programmable Gain Amplifier with gain values of (1, 2, 4, 8,16X in differential  mode,  1,  2,  4X in Pseudo-Differential

     mode and 0.25, 0.5, 1, 2, 4, 8x in single-ended mode)

•    SPI output format

6.4  Digital-to-Analog Converter

•    Two 8-bit Digital-to-Analog Converters 0 to 1 V

6.5  Analog Comparators (2 total)

•    Selectable hysteresis 0 mV/25 mV/50 mV/200 mV

•    Internal or external Vref

•    Selectable gain (1x, 0.5x, 0.33x, 0.25x)

•    Low bandwidth

6.6  Voltage Reference

•    Used for references on Analog Comparators

•    Can also be driven to external pins

•    50 mV to 1.2 V, with 50 mV resolution

•    Chopper stabilized output amplifier

6.7  Combinational Logic Look Up Tables (LUTs – 8 total)

•    Four 2-bit Lookup Tables

•    Four 3-bit Lookup Tables

6.8  Combination Function Macrocells (8 total)

•    Two Selectable DFF/Latch or 2-bit LUTs

•    Two Selectable DFF/Latch or 3-bit LUTs

•    One Selectable 16-Stage / 3-Output Pipe Delay or 3-bit LUT

•    One Selectable CNT/DLY or 3-bit LUT

•    One Selectable CNT/DLY or 4-bit LUT

•    One Selectable Pattern Generator or 4-bit LUT

000-0046140-105                                                                                            Page 35 of 168
                                                                                           SLG46140

6.9   Digital Comparators or PWM (3 total)

•     Three 8-bit 100 kHz PWMs or 10 MHz Digital Comparators Delays/Counters (2 total)

•     One 14-bit Delay/Counter: Range 1 – 16383 clock cycles

•     One 8-bit Delay/Counter: Range 1 – 255 clock cycles

•     Clock cycles can be sourced from External Clock Input or LF, Ring, or RC Oscillator

•     Two counters can function as FSM counters

6.10  Programmable Delay

•     150 ns/300 ns/450 ns/600 ns @ 3.3 V

•     Includes Edge Detection function

6.11  RC Oscillator

•     25 kHz and 2 MHz selectable frequency

•     Pre-divider (4): OSC/1, OSC/2, OSC/4, and OSC/8

•     Output to Matrix: OSC/1, OSC/2, OSC/3, OSC/4, OSC/8, OSC/12, OSC/24, OSC/64

•     Output to CNT/DLY/FSM/PWM_ramp: OSC/1, OSC/4, OSC/12, OSC/24, OSC/64

•     Output to ADC: OSC/1, OSC/16

6.12  Low Frequency (LF) Oscillator

•     1.73 kHz

•     OSC/1, OSC/2, OSC/4, OSC/16 dividers

6.13  Ring Oscillator

•     27 MHz

•     Post divider: OSC/1, OSC/4, OSC/8, OSC/16

•     Output to Matrix: OSC/1, OSC/2, OSC/3, OSC/4, OSC/8, OSC/12, OSC/24, OSC/64

•     Output to CNT/DLY/FSM/PWM_ramp: OSC/1, OSC/256

•     Output to ADC: OSC/1, OSC/16

6.14  Digital Storage Elements

•     DFFs/Latches

6.15  Slave SPI

•     Serial-to-Parallel: 8 and 16-bit modes

•     Parallel-to-Serial: 8 and 16-bit modes

•     Can be used as ADC buffer

000-0046140-105                                                                            Page 36 of 168
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7.0  I/O Pins

The SLG46140 has a total of 12 general purpose I/O pins (GPIO) which can be configured as either Input or Output, some with

special functions (such as outputting the Vref), or serving as a signal for programming of the on-chip NVM.

Normal Mode pin definitions are as follows:

•    Pin 1: VDD Power Supply

•    Pin 2: General Purpose Input (GPI)

•    Pin 3: GPIO with Output Enable (OE)

•    Pin 4: GPIO with OE, ACMP0(-) Input, PGA Output

•    Pin 5: GPIO with OE, ACMP1(-) Input

•    Pin 6: GPIO without OE, PGA(+)

•    Pin 7: GPIO with OE, PGA(-)

•    Pin 8: GND

•    Pin 9: GPIO with OE, 4x Drive Output, ACMP1(+) Input

•    Pin 10: GPIO, 4x Drive Output, ACMP0(+) Input

•    Pin 11: GPIO, ADC Channel Select

•    Pin 12: GPIO with OE

•    Pin 13: GPIO with OE

•    Pin 14: GPIO with OE

Programming Mode pin definitions are as follows:

•    Pin 1: VDD Power Supply

•    Pin 2: VPP Programming Voltage

•    Pin 3: RTSB

•    Pin 10: Programming Mode Control

•    Pin 11: Programming ID

•    Pin 12: Programming SDIO

•    Pin 13: Programming SRDWB

•    Pin 14: Programming SCL

7.1  Input Modes

Digital Input

Each GPI, GPIO pin can be configured as a:

•    Digital input with/without buffered Schmitt Trigger

•    Low Voltage Digital Input (LVDI)

Pin 2 can function as a RESET pin

Analog Input

•    Pin 3 can function as an analog input for the ADC Vref

•    Pins 4, 5, 9, 10 can function as analog inputs for the ACMPs

•    Pins 6 and 7 can function as analog input for PGA(+) and PGA(-), respectively

7.2  Output Modes

Pins 3, 4, 5, 9, 12, 13, and 14 can be configured as a digital output with 1x/2x push pull, 1x/2x Open Drain NMOS, or 1x/2x 3-state

output with output enable.

000-0046140-105                                                                                              Page 37 of 168
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7.3    Pull Up/Down Resistors

All GPIO pins can be configured with pull up/pull down resistors with selectable values or  left  floating  (no resistor):

•    Floating

•    10 kΩ

•    100 kΩ

•    1 MΩ

The GPI pin (PIN2) can only be configured with pull down resistors with the same values.

7.4    I/O Register Settings

7.4.1  PIN 2 Register Settings

Table 20.   PIN 2 Register Settings

   Signal Function  Register Bit       Register Definition

                              Address

PIN 2 Input Mode    reg <762:761>      00: Digital Input without Schmitt trigger

Control                                01: Digital Input with Schmitt trigger

                                       10: Low voltage digital input

                                       11: Reserved

PIN 2 Pull Down     reg <764:763>      00: Floating

Resistor Value                         01: 10 k Resistor

Selection                              10: 100 k Resistor

                                       11: 1 M Resistor

PIN 2 Pull Up/Down  reg <765>          0: Pull Down Resistor

Resistor Selection                     1: Pull Up Resistor

7.4.2  PIN 3 Register Settings

Table 21.   PIN 3 Register Settings

   Signal Function  Register Bit       Register Definition

                              Address

PIN 3 Input Mode    reg <767:766>      00: Digital Input without Schmitt trigger

Control                                01: Digital Input with Schmitt trigger

                                       10: Low voltage digital input

                                       11: Analog IO

PIN 3 Output Mode   reg <769:768>      00: Push Pull 1X

Control                                01: Push Pull 2X

                                       10: Open Drain NMOS 1X

                                       11: Open Drain NMOS 2X

PIN 3 Pull Up/Down  reg <771:770>      00: Floating

Resistor Value                         01: 10 k Resistor

Selection                              10: 100 k Resistor

                                       11: 1 M Resistor

PIN 3 Pull Up/Down  reg <772>          0: Pull Down Resistor

Resistor Selection                     1: Pull Up Resistor

000-0046140-105                                                                                             Page 38 of 168
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7.4.3  PIN 4 Register Settings

Table 22.  PIN 4 Register Settings

Signal Function     Register Bit    Register Definition

                    Address

PIN 4 Input Mode    reg <774:773>   00: Digital Input without Schmitt trigger

Control                             01: Digital Input with Schmitt trigger

                                    11: Low Voltage Digital Input

                                    10: Analog Input

PIN 4 Output Mode   reg <776:775>   00: Push Pull 1X

Control                             01: Push Pull 2X

                                    10: Open Drain NMOS 1X

                                    11: Open Drain NMOS 2X

PIN 4 Pull Up/Down  reg <778:777>   00: Floating

Resistor Value                      01: 10 k Resistor

Selection                           10: 100 k Resistor

                                    11: 1 M Resistor

PIN 4 Pull Up/Down  reg <779>       0: Pull Down Resistor

Resistor Selection                  1: Pull Up Resistor

7.4.4  PIN 5 Register Settings

Table 23.  PIN 5 Register Settings

Signal Function     Register Bit    Register Definition

                    Address

PIN 5 Input Mode    reg <781:780>   00: Digital Input without Schmitt trigger

Control                             01: Digital Input with Schmitt trigger

                                    11: Low Voltage Digital Input

                                    10: Analog Input

PIN 5 Output Mode   reg <783:782>   00: Push Pull 1X

Control                             01: Push Pull 2X

                                    10: Open Drain NMOS 1X

                                    11: Open Drain NMOS 2X

PIN 5 Pull Up/Down  reg <785:784>   00: Floating

Resistor Value                      01: 10 k Resistor

Selection                           10: 100 k Resistor

                                    11: 1 M Resistor

PIN 5 Pull Up/Down  reg <786>       0: Pull Down Resistor

Resistor Selection                  1: Pull Up Resistor

000-0046140-105                                                                Page 39 of 168
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7.4.5  PIN 6 Register Settings

Table 24.  PIN 6 Register Settings

Signal Function      Register Bit   Register Definition

                     Address

PIN 6 Input Mode     reg <790:788>  000: Digital in without Schmitt Trigger

Control                             001: Digital in with Schmitt Trigger

                                    010: Low Voltage Digital In

                                    011: Analog IO

                                    100: Push-Pull Mode

                                    101: NMOS Open-Drain

                                    110: PMOS Open-Drain

                                    111: Analog IO and NMOS Open-Drain Mode

PIN 6 Pull Up/Down   reg <792:791>  00: Floating

Resistor Value                      01: 10 k Resistor

Selection                           10: 100 k Resistor

                                    11: 1 M Resistor

PIN 6 Pull Up/Down   reg <793>      0: Pull Down Resistor

Resistor Selection                  1: Pull Up Resistor

PIN 6 Output Driver  reg <794>      0: Disable

Current x2 Enable.                  1: Enable

7.4.6  PIN 7 Register Settings

Table 25.  PIN 7 Register Settings

Signal Function      Register Bit   Register Definition

                     Address

PIN 7 Input Mode     reg <796:795>  00: Digital Input without Schmitt trigger

Control                             01: Digital Input with Schmitt trigger

                                    11: Low Voltage Digital Input

                                    10: Analog Input

PIN 7 Output Mode    reg <798:797>  00: Push Pull 1X

Control                             01: Push Pull 2X

                                    10: Open Drain NMOS 1X

                                    11: Open Drain NMOS 2X

PIN 7 Pull Up/Down   reg <800:799>  00: Floating

Resistor Value                      01: 10 k Resistor

Selection                           10: 100 k Resistor

                                    11: 1 M Resistor

PIN 7 Pull Up/Down   reg <801>      0: Pull Down Resistor

Resistor Selection                  1: Pull Up Resistor

000-0046140-105                                                                Page 40 of 168
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7.4.7  PIN 9 Register Settings

Table 26.  PIN 9 Register Settings

Signal Function     Register Bit     Register Definition

                    Address

PIN 9 Input Mode    reg <803:802>    00: Digital Input without Schmitt trigger

Control                              01: Digital Input with Schmitt trigger

                                     11: Low Voltage Digital Input

                                     10: Analog Input

PIN 9 Output Mode   reg <805:804>    00: Push Pull 1X

Control                              01: Push Pull 2X

                                     10: Open Drain NMOS 1X

                                     11: Open Drain NMOS 2X

PIN 9 Pull Up/Down  reg <807:806>    00: Floating

Resistor Value                       01: 10 k Resistor

Selection                            10: 100 k Resistor

                                     11: 1 M Resistor

PIN 9 Pull Up/Down  reg <808>        0: Pull Down Resistor

Resistor Selection                   1: Pull Up Resistor

PIN 9 4x Driver     reg <809>        0: Disable

Enable.                              1: Enable

7.4.8  PIN 10 Register Settings

Table 27.  PIN 10 Register Settings

Signal Function     Register Bit     Register Definition

                    Address

PIN 10 Input Mode   reg <813:811>    000: Digital in without Schmitt Trigger

Control                              001: Digital in with Schmitt Trigger

                                     010: Low Voltage Digital In

                                     011: Analog IO

                                     100: Push-Pull Mode

                                     101: NMOS Open-Drain

                                     110: PMOS Open-Drain

                                     111: Analog IO and NMOS Open-Drain Mode

PIN 10 Pull         reg <815:814>    00: Floating

Up/Down Resistor                     01: 10 k Resistor

Value Selection                      10: 100 k Resistor

                                     11: 1 M Resistor

PIN 10 Pull         reg <816>        0: Pull Down Resistor

Up/Down Resistor                     1: Pull Up Resistor

Selection

PIN 10 Output       reg <817>        0: Disable

Driver Current x2                    1: Enable

Enable

PIN 10 4x Drive     reg <818>        0: Disable

Enable                               1: Enable

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7.4.9   PIN 11 Register Settings

Table 28.  PIN 11 Register Settings

Signal Function     Register Bit     Register Definition

                    Address

PIN 11 Input Mode   reg <822:820>    000: Digital in without Schmitt Trigger

Control                              001: Digital in with Schmitt Trigger

                                     010: Low Voltage Digital In

                                     011: Analog IO

                                     100: Push-Pull Mode

                                     101: NMOS Open-Drain

                                     110: PMOS Open-Drain

                                     111: Analog IO and NMOS Open-Drain Mode

PIN 11 Pull         reg <824:823>    00: Floating

Up/Down Resistor                     01: 10 k Resistor

Value Selection                      10: 100 k Resistor

                                     11: 1 M Resistor

PIN 11 Pull         reg <825>        0: Pull Down Resistor

Up/Down Resistor                     1: Pull Up Resistor

Selection

PIN 11 Output       reg <826>        0: Disable

Driver Current x2                    1: Enable

Enable.

7.4.10   PIN 12 Register Settings

Table 29.  PIN 12 Register Settings

Signal Function     Register Bit     Register Definition

                    Address

PIN 12 Input Mode   reg <828:827>    00: Digital Input without Schmitt trigger

Control                              01: Digital Input with Schmitt trigger

                                     11: Low Voltage Digital Input

                                     10: Analog Input

PIN 12 Output Mode  reg <830:829>    00: Push Pull 1X

Control                              01: Push Pull 2X

                                     10: Open Drain NMOS 1X

                                     11: Open Drain NMOS 2X

PIN 12 Pull         reg <832:831>    00: Floating

Up/Down Resistor                     01: 10 k Resistor

Value Selection                      10: 100 k Resistor

                                     11: 1 M Resistor

PIN 12 Pull         reg <833>        0: Pull Down Resistor

Up/Down Resistor                     1: Pull Up Resistor

Selection

000-0046140-105                                                                 Page 42 of 168
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7.4.11   PIN 13 Register Settings

Table 30.  PIN 13 Register Settings

Signal Function     Register Bit     Register Definition

                    Address

PIN 13 Input Mode   reg <835:834>    00: Digital Input without Schmitt trigger

Control                              01: Digital Input with Schmitt trigger

                                     11: Low Voltage Digital Input

                                     10: Analog Input

PIN 13 Output Mode  reg <837:836>    00: Push Pull 1X

Control                              01: Push Pull 2X

                                     10: Open Drain NMOS 1X

                                     11: Open Drain NMOS 2X

PIN 13 Pull         reg <839:838>    00: Floating

Up/Down Resistor                     01: 10 k Resistor

Value Selection                      10: 100 k Resistor

                                     11: 1 M Resistor

PIN 13 Pull         reg <840>        0: Pull Down Resistor

Up/Down Resistor                     1: Pull Up Resistor

Selection

7.4.12   PIN 14 Register Settings

Table 31.  PIN 14 Register Settings

Signal Function     Register Bit     Register Definition

                    Address

PIN 14 Input Mode   reg <842:841>    00: Digital Input without Schmitt trigger

Control                              01: Digital Input with Schmitt trigger

                                     11: Low Voltage Digital Input

                                     10: Analog Input

PIN 14 Output Mode  reg <844:843>    00: Push Pull 1X

Control                              01: Push Pull 2X

                                     10: Open Drain NMOS 1X

                                     11: Open Drain NMOS 2X

PIN 14 Pull         reg <846:845>    00: Floating

Up/Down Resistor                     01: 10 k Resistor

Value Selection                      10: 100 k Resistor

                                     11: 1 M Resistor

PIN 14 Pull         reg <847>        0: Pull Down Resistor

Up/Down Resistor                     1: Pull Up Resistor

Selection

000-0046140-105                                                                 Page 43 of 168
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7.5  GPI Structure (for Pin 2)

                                                                                                    S1

                                                                                                    S0

                                                                               10 k

                                                                               90 k                pull_up_en

                                                         Floating              900 k

                                                         S0        S1  S2  S3         Res_sel[1:0]

                                                                                      00: floating
                                                                                      01: 10 k
                                                                                      10: 100 k
                                                                                      11: 1 M

                                                                       wo_smt_en                    Non-Schmitt

                                                         PAD                                        Trigger Input

     Input Mode [1:0]                                                      wi_smt_en                Schmitt Trigger
     00: Digital In without Schmitt Trigger, wosmt_en=1                                             Input
     01: Digital In with Schmitt Trigger, smt_en=1                                                                   Digital In

     10: Low Voltage Digital In mode, lv_en = 1
     11: Reserved
                                                                               lv_en
                                                                                                    Low Voltage
                                                                                                    Input

                                                         Figure    2.  PIN 2 GPI IO Structure Diagram

000-0046140-105                                                                                                                  Page 44 of 168
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7.6    Matrix OE IO Structure

7.6.1  Matrix OE IO Structure (for Pins 3, 4, 5,              7,  12, 13,  14)

       Input Mode [1:0]
       00: Digital In without Schmitt Trigger, wosmt_en=1
       01: Digital In with Schmitt Trigger, smt_en=1                                     wosmt_en       Non-Schmitt

       10: Low Voltage Digital In mode, lv_en = 1                                                       Trigger Input

       11: Analog IO mode

       Output Mode [1:0]                                                                 smt_en         Schmitt Trigger
       00: 1x push-pull mode, pp1x_en=1
       01: 2x push-pull mode, pp2x_en=1, pp1x_en=1                                                      Input
                                                                                                                                              Digital In
       10: 1x NMOS open drain mode, od1x_en=1
       11: 2x NMOS open drain mode, od2x_en=1, od1x_en=1

                                                                                         lv_en          Low Voltage

                                                                                                        Input

                                                                                                        Analog IO

                           odp_en

       Digital Out                                                                                                         Digital Out

                                                                                                                                               S1

              OE                                                                                        OE                                     S0

                                                                                                        odn_en

                                                                                                                                       10 k

              pp_en

                                                                                                                                       90 k   pull_up_en

                                                                                    PAD                        Floating                900 k

                                                                                                                       S0  S1  S2  S3          Res_sel[1:0]

                                                                                                                                               00: floating
                                                                                                                                               01: 10 k
odp_en                                                                                                                                         10: 100 k

                                                                                                                                               11: 1 M

Digital Out                                                                                                                    Digital Out

       OE                                                                                               OE

       2x_en                                                                                                                           2x_en

       pp_en                                                                                                                           odn_en

                                                      Figure  3.  Matrix   OE   IO  Structure  Diagram

000-0046140-105                                                                                                                         Page 45 of 168
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7.6.2  Matrix OE 4x Drive Structure (for   Pin 9)

The Matrix OE 4x Drive Structure consists  of two Matrix OE IO structures (see above  section)

       Mode [1:0]                          Input Mode [1:0]

       Mode [3:2]                          Output Mode [1:0]

       Pull up Enable                      Pull up Enable

       Res_Sel[1:0                         Res_Sel[1:0        Matrix OE GPIO PAD             PAD

                 OE                        OE

                 Dout                      Dout

                                           Input Mode [1:0]

                                           Output Mode [1:0]

                              GND          Pull up Enable

                              GND          Res_Sel[1:0        Matrix OE GPIO PAD             PAD

                                                                                                  PAD (PIN 9)

                       4x_en               OE

                                           Dout

                              Figure 4. Matrix OE             IO 4x Drive Structure Diagram

000-0046140-105                                                                                   Page 46 of 168
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7.7    Register OE IO Structure

7.7.1  Register OE IO Structure (for Pins 6, 11)

     Mode [2:0]
     000: Digital In without Schmitt Trigger, wosmt_en=1, OE = 0
     001: Digital In with Schmitt Trigger, smt_en=1, OE = 0                        wosmt_en       Non-Schmitt

     010: Low Voltage Digital In mode, lv_en = 1, OE = 0                                          Trigger Input

     011: analog IO mode
     100: push-pull mode, pp_en=1, OE = 1
     101: NMOS open drain mode, odn_en=1, OE = 1
     110: PMOS open drain mode, odp_en=1, OE = 1                                   smt_en         Schmitt Trigger
                                                                                                  Input
     111: analog IO and NMOS open-drain mode, odn_en=1 and AIO_en=1                                                                     Digital In

                                                                                   lv_en          Low Voltage

                                                                                                  Input

                                                                                                  Analog IO

                          odp_en

       Digital Out                                                                                                       Digital Out

                                                                                                                                                    S1

                 OE                                                                               OE                                                S0

                                                                                                  odn_en

                                                                                                                                     10 k

              pp_en

                                                                                                                                     90 k   pull_up_en

                                                                              PAD                              Floating              900 k

                                                                                                                   S0    S1  S2  S3         Res_sel[1:0]

                                                                                                                                            00: floating
                                                                                                                                            01: 10 k
odp_en                                                                                                                                      10: 100 k

                                                                                                                                            11: 1 M

Digital Out                                                                                                              Digital Out

       OE                                                                                         OE

       2x_en                                                                                                                     2x_en

       pp_en                                                                                                                     odn_en

                                                  Figure 5. Register  OE  IO  Structure  Diagram

000-0046140-105                                                                                                                       Page 47 of 168
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7.7.2  Register OE 4x Drive Structure (for Pin 10)

The Register OE 4x Drive Structure consists of two Register OE IO structures (see above section)

                              Mode [2:0]                   Mode [2:0]

                              Mode [3:2]                   2x_en

                       Pull up Enable                      Pull up Enable  Register OE GPIO PAD   PAD

                              Res_Sel[1:0                  Res_Sel[1:0

                              Dout                         Dout

       *Mode_4x [2:0]

                       4x_en

       Mode [2]    S1

                       Mode_4x [2]         *Mode_4x [2:0]  Mode [2:0]

                                           4x_en           2x_en

                   S0                      GND             Pull up Enable  Register OE GPIO PAD   PAD

                   4x_en                   GND             Res_Sel[1:0                                 PAD (PIN 10)

                                                           Dout

                   S0  Mode_4x [1:0]

       Mode [1:0]  S1

                                           Figure 6. Register OE IO 4x Drive Structure Diagram

000-0046140-105                                                                                        Page 48 of 168
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8.0  Connection Matrix

The Connection Matrix in the SLG46140 is used to create the internal routing for internal functions of the device once it is

programmed. The registers are programmed from the one-time NVM cell during Test Mode Operation. All of the connection points

for each logic cell within the SLG46140 have a specific digital bit code assigned to it that is either set to active “High” or inactive

“Low” based on the design that is created. Once the 1024 register bits within the SLG46140 are programmed, a fully custom

circuit will be created.

The Connection Matrix has 64 inputs and 81 outputs. Each of the 64 inputs to the Connection Matrix is hard-wired to a particular

source macrocell, including I/O pins, LUTs, analog comparators, other resources and VDD. The input to a digital macrocell uses

a 6-bit register to select one of these 64 input lines.

For a complete list of the SLG46140’s register table, see Section 23.0 Appendix A - SLG46140 Register Definition.

     Matrix Input Signal       N
     Functions

            VSS                0

     Pin 2 Digital In          1

     Pin 3 Digital In          2

     Pin 4 Digital In          3

     Resetb_core               62

     VDD                       63

     Matrix Inputs                 N                     0                  1             2                        80

                                   Registers  reg<5:0>                      reg<11:6>     reg<17:12>             reg<485:480>

                                   Function   In0 of LUT2_0            In1 of LUT2_0      In0 of LUT2_1          SCLK of SPI

            Matrix Outputs

                                                         Figure    7.  Connection Matrix

                       Function                                                              Connection  Matrix

     Pin 3                LUT                               Pin 2

                                   Pin 10

     Pin 2                                                  Pin 3

                                                                       LUT

                                                                                                                               Pin 10

                                              Figure 8. Connection Matrix Example

000-0046140-105                                                                                                    Page 49 of 168
                                                                  SLG46140

8.1  Matrix Input Table

Table 32.  Matrix Input Table

           N     Matrix Input Signal Function                     Matrix  Decode

                                                            5  4  3       2       1       0

           0     GROUND                                     0  0  0       0       0       0

           1     LUT2_0 output                              0  0  0       0       0       1

           2     LUT2_1 output                              0  0  0       0       1       0

           3     LUT2_2 output                              0  0  0       0       1       1

           4     LUT2_3 output                              0  0  0       1       0       0

           5     LUT2_4 / DFF0/Latch0 output                0  0  0       1       0       1

           6     LUT2_5 / DFF1/Latch1 output                0  0  0       1       1       0

           7     LUT3_0 output                              0  0  0       1       1       1

           8     LUT3_1 output                              0  0  1       0       0       0

           9     LUT3_2 output                              0  0  1       0       0       1

     10          LUT3_3 output                              0  0  1       0       1       0

     11          LUT3_4 / DFF2/Latch2 output                0  0  1       0       1       1

     12          LUT3_5 / DFF3/Latch3 output                0  0  1       1       0       0

     13          LUT4_0 output/PGEN output                  0  0  1       1       0       1

     14          DFF4/Latch4 Q output with resetb or setb   0  0  1       1       1       0

     15          DFF4/Latch4 QB output with resetb or setb  0  0  1       1       1       1

     16          DFF5/Latch5 Q output with resetb or setb   0  1  0       0       0       0

     17          DFF5/Latch5 QB output with resetb or setb  0  1  0       0       0       1

     18          1 PIPE OUT of pipe delay / LUT3_6 output   0  1  0       0       1       0

     19          OUT0 of pipe delay                         0  1  0       0       1       1

     20          OUT1 of pipe delay                         0  1  0       1       0       0

     21          edgedet progdly output                     0  1  0       1       0       1

     22          PIN2 output                                0  1  0       1       1       0

     23          PIN3 output                                0  1  0       1       1       1

     24          PIN4 output                                0  1  1       0       0       0

     25          PIN5 output                                0  1  1       0       0       1

     26          PIN6 output                                0  1  1       0       1       0

     27          PIN7 output                                0  1  1       0       1       1

     28          PIN9 output                                0  1  1       1       0       0

     29          PIN10 output                               0  1  1       1       0       1

     30          PIN11 output                               0  1  1       1       1       0

     31          PIN12 output                               0  1  1       1       1       1

     32          PIN13 output                               1  0  0       0       0       0

     33          PIN14 output                               1  0  0       0       0       1

     34          ring oscillator output                     1  0  0       0       1       0

     35          RC oscillator output                       1  0  0       0       1       1

     36          low frequency oscillator output            1  0  0       1       0       0

     37          CNT0/DLY0 output                           1  0  0       1       0       1

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                                                           SLG46140

Table  32.  Matrix  Input Table

            N       Matrix Input Signal Function           Matrix  Decode

                                                     5  4  3       2       1  0

       38           CNT1/DLY1 output                 1  0  0       1       1  0

       39           CNT2/DLY2 / LUT4_1 output        1  0  0       1       1  1

       40           CNT3/DLY3 / LUT3_7 output        1  0  1       0       0  0

       41           PWM0_DCMP0_Out_positive          1  0  1       0       0  1

       42           PWM0_DCMP0_Out_negative          1  0  1       0       1  0

       43           PWM1_DCMP1_Out_positive          1  0  1       0       1  1

       44           PWM1_DCMP1_Out_negative          1  0  1       1       0  0

       45           PWM2_DCMP2_Out_positive          1  0  1       1       0  1

       46           PWM2_DCMP2_Out_negative          1  0  1       1       1  0

       47           SPI interrupt                    1  0  1       1       1  1

       48           ACMP0 output                     1  1  0       0       0  0

       49           ACMP1 output                     1  1  0       0       0  1

       50           ADC interrupt                    1  1  0       0       1  0

       51           bg_ok signal (delay 200ns)       1  1  0       0       1  1

       52           power detector output            1  1  0       1       0  0

       53           no divider RC oscillator output  1  1  0       1       0  1

       54           GROUND                           1  1  0       1       1  0

       55           GROUND                           1  1  0       1       1  1

       56           GROUND                           1  1  1       0       0  0

       57           GROUND                           1  1  1       0       0  1

       58           GROUND                           1  1  1       0       1  0

       59           GROUND                           1  1  1       0       1  1

       60           GROUND                           1  1  1       1       0  0

       61           GROUND                           1  1  1       1       0  1

       62           POR output                       1  1  1       1       1  0

       63           VDD                              1  1  1       1       1  1

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8.2  Matrix Output Table

Table 33.  Matrix Output Table

     Register Bit  Matrix Output Signal Function          Matrix Output

     Address                                              Number

     reg<5:0>      In0 of LUT2_0                          0

     reg<11:6>     In1 of LUT2_0                          1

     reg<17:12>    In0 of LUT2_1                          2

     reg<23:18>    In1 of LUT2_1                          3

     reg<29:24>    In0 of LUT2_2                          4

     reg<35:30>    In1 of LUT2_2                          5

     reg<41:36>    In0 of LUT2_3                          6

     reg<47:42>    In1 of LUT2_3                          7

     reg<53:48>    In0 of LUT2_4 / Data of DFF/Latch 0    8

     reg<59:54>    In1 of LUT2_4 / Clock of DFF/Latch 0   9

     reg<65:60>    In0 of LUT2_5 / Data of DFF/Latch 1    10

     reg<71:66>    In1 of LUT2_5 / Clock of DFF/Latch 1   11

     reg<77:72>    In0 of LUT3_0                          12

     reg<83:78>    In1 of LUT3_0                          13

     reg<89:84>    In2 of LUT3_0                          14

     reg<95:90>    In0 of LUT3_1                          15

     reg<101:96>   In1 of LUT3_1                          16

     reg<107:102>  In2 of LUT3_1                          17

     reg<113:108>  In0 of LUT3_2                          18

     reg<119:114>  In1 of LUT3_2                          19

     reg<125:120>  In2 of LUT3_2                          20

     reg<131:126>  In0 of LUT3_3                          21

     reg<137:132>  In1 of LUT3_3                          22

     reg<143:138>  In2 of LUT3_3                          23

     reg<149:144>  In0 of LUT3_4 / Resetb of DFF/Latch 2  24

     reg<155:150>  In1 of LUT3_4 / Data of DFF/Latch 2    25

     reg<161:156>  In2 of LUT3_4 / Clock of DFF/Latch 2   26

     reg<167:162>  In0 of LUT3_5 / Resetb of DFF/Latch 3  27

     reg<173:168>  In1 of LUT3_5 / Data of DFF/Latch 3    28

     reg<179:174>  In2 of LUT3_5 / Clock of DFF/Latch 3   29

     reg<185:180>  In0 of LUT4_0                          30

     reg<191:186>  In1 of LUT4_0                          31

     reg<197:192>  In2 of LUT4_0 or PGEN                  32

     reg<203:198>  In3 of LUT4_0 or PGEN                  33

     reg<209:204>  Resetb of DFF/Latch 4                  34

     reg<215:210>  Data of DFF/Latch 4                    35

     reg<221:216>  Clock of DFF/Latch 4                   36

     reg<227:222>  Resetb of DFF/Latch 5                  37

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                                                                SLG46140

Table 33.  Matrix Output Table

Register Bit     Matrix Output Signal Function                  Matrix Output

Address                                                         Number

reg<233:228>     Data of DFF/Latch 5                            38

reg<239:234>     Clock of DFF/Latch 5                           39

reg<245:240>     Clock of Pipe Delay / In0 of LUT3_6            40

reg<251:246>     In of Pipe Delay / In1 of LUT3_6               41

reg<257:252>     PORB of Pipe Delay / In2 of LUT3_6             42

reg<263:258>     Input of Edge Detector and Programmable Delay  43

reg<269:264>     Digital Output of PIN3                         44

reg<275:270>     OE of PIN3                                     45

reg<281:276>     Digital Output of PIN4                         46

reg<287:282>     OE of PIN4                                     47

reg<293:288>     Digital Output of PIN5                         48

reg<299:294>     OE of PIN5                                     49

reg<305:300>     Digital Output of PIN6                         50

reg<311:306>     Digital Output of PIN7                         51

reg<317:312>     OE of PIN7                                     52

reg<323:318>     Digital Output of PIN9                         53

reg<329:324>     OE of PIN9                                     54

reg<335:330>     Digital Output of PIN10                        55

reg<341:336>     Digital Output of PIN11                        56

reg<347:342>     Digital Output of PIN12                        57

reg<353:348>     OE of PIN12                                    58

reg<359:354>     Digital Output of PIN13                        59

reg<365:360>     OE of PIN13                                    60

reg<371:366>     Digital Output of PIN14                        61

reg<377:372>     OE of PIN14                                    62

reg<383:378>     ADC Power Down (1: Power Down)                 63

reg<389:384>     PDB (Power Down) for ACMP0 (0: Power Down)     64

reg<395:390>     PDB (Power Down) for ACMP1 (0: Power Down)     65

reg<401:396>     Oscillator Power Down (1: Power Down)          66

reg<407:402>     counter external Clock                         67

                 In3 of LUT4_1

reg<413:408>     Input of DLY/CNT0                              68

reg<419:414>     Input of DLY/CNT1                              69

reg<425:420>     Input of DLY/CNT2                              70

                 In0 of LUT4_1

reg<431:426>     Keep of DLY/CNT2 (FSM0)                        71

                 In1 of LUT4_1

reg<437:432>     Up of DLY/CNT2 (FSM0)                          72

                 In2 of LUT4_1

reg<443:438>     Input of DLY/CNT3                              73

                 In0 of LUT3_7

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                                                        SLG46140

Table 33.  Matrix Output Table

Register Bit     Matrix Output Signal Function                                                   Matrix Output

Address                                                                                          Number

reg<449:444>     Keep of DLY/CNT3 (FSM1) In1 of LUT3_7                                           74

reg<455:450>     Up of DLY/CNT3 (FSM1)                                                           75

                 In2 of LUT3_7

reg<461:456>     PWM/DCMP0 Positive Input and PWM/DCMP1 Negative Input Register Selection Bit 0  76

reg<467:462>     PWM/DCMP0 Positive Input and PWM/DCMP1 Negative Input Register Selection Bit 1  77

reg<473:468>     PWM Power Down (1: Power Down)                                                  78

reg<479:474>     CSB of SPI                                                                      79

reg<485:480>     SCLK of SPI                                                                     80

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9.0  8-bit SAR ADC Analog-to-Digital Converter (ADC)

The Analog to Digital Converter in the SLG46140 is an 8-bit Successive Approximation Register Analog to Digital Converter (SAR

ADC) which operates at a sampling speed of 100 kHz. The ADC’s DNL < ± 0.5 LSB and INL < ± 3.4 LSB and has a ADC VREF
accuracy of ± 50 mV. The ADC consists of two parts: PGA which provides signal amplification and conditioning and SAR ADC

which handles analog to digital conversion. PGA can be used as amplifier when ADC is disabled. Please see section 9.3.2 PGA

Output for more details. User controlled inputs and outputs of the ADC are listed below:

Inputs:

•    CH SELECTOR: Single-Ended Mode ADC Selection and Analog Input Mux Control Signal (PIN 11, VDD)

•    IN+: Single-Ended Mode Input (PIN6 or PIN7) and Differential Mode Positive Input (PIN6)

•    IN-: Differential Mode Negative Input (PIN 7 or DAC0)

•    VREF: ADC Voltage Reference Input (ADC VREF,  VDD/4, none)

•    CLK or CLK/16: ADC Clock Input (Ring OSC, Ext. CLK2 (matrix_out67), RC OSC, SPI SCLK)

•    Wake/Sleep

Outputs:

•    PGA_Out: Output of the PGA to PIN4

•    PGA_Out: Output of the PGA to ACMP1

•    SER DATA: ADC serial output (SPI)

•    PAR DATA: 8-bit ADC parallel data to either the SPI, PWM, or DCMP

•    INT_ OUT: ADC Interrupt Output (matrix_in50)

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9.1  ADC Functional         Diagram

            VDD       0                                                PGAOUT_en          reg  <559>

CH   Select (PIN 11)                                                                                       PGA OUT

                      1                             ADC Programmable

     reg <530>                                      Gain Amplifier                                         to ACMP

     Pin 7                     0

                                                                                                                SER DATA

                 Pin  6        1      Gain Sel reg <534:532>                                                    PAR DATA

                                      PGA Power reg <535>         PGA                           ADC

                                                                                                                INT OUT

                            0

                                                                                                                      0          /16

                            1                                          ADC VREF       00                   CLK

                                                                       Reserved       01  VREF                        1

                               DAC_in_en reg <529>                     VDD * (0.25)                        reg <578>

                                                                                      10

                               DAC 0                                   reg <546:545>

8-bit reg <555:548>      0                Diff_mode_en reg <531>       Wake/Sleep En reg <557>                        Ring Osc   00

                                                                                                                      Ext. CLK2  01
                                                                                                           (matrix1_out67)
                                          pseudo_en reg <536>          Wake/Sleep Signal
                                                                                                                      RC Osc     10
DCMP1_IN
                         1                                                                                            SPI CLK    11

                               reg <547>                                                        ADC   CLK  SRC reg <580:579>

                                                    Figure 9. ADC      Functional Diagram

000-0046140-105                                                                                                                  Page 56 of 168
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9.2    ADC Operation Modes

The ADC has three operating modes:

•    Single-Ended ADC operation using IN+ from PIN 6 or 7, when ADC_sel (reg <531>) is “0”

•    Differential ADC operation using IN+ from PIN 6 and IN- from PIN 7, when ADC_sel (reg <531>) is “1”

•    Pseudo-Differential ADC operation using IN+ from PIN 6 and IN- from PIN 7, when ADC_sel (reg <531>) and

ADC_pseudo-diff_en (reg <536>) bits are both set to “1”.

9.3    ADC 3-bit Programmable Gain Amplifier (PGA)

The front end of the ADC is a PGA with 3 bits for setting gain. The PGA buffers the ADC in all cases. The PGA gain is set by the

ADC_gain_control (reg<534:532>). See ADC Register Settings Table.

Available gain settings depending on PGA mode selected (when used as ADC front-end):

•    Single-ended: 0.25x, 0.5x, 1x, 2x, 4x, 8x;

•    Differential: 1x, 2x, 4x, 8x, 16x;

•    Pseudo-Differential: 1x, 2x, 4x.

PGA inputs:

•    CH SELECTOR: Single-Ended Mode ADC Selection and Analog Input Mux Control Signal (PIN 11, VDD)

•    IN+: Single-Ended Mode Input (PIN6 or PIN7) and Differential Mode Positive Input (PIN6)

•    IN-: Differential Mode Negative Input (PIN7 or DAC0)

PGA output is connected directly to ADC input. Also, it is possible to connect PIN7 to PGA output (reg<886>), when ADC is not

in use only. The output of PGA has an offset when used as ADC front-end. Please see section 9.3.2 PGA Output for more details.

9.3.1  PGA 2-Channel Selection

When ADC_channel_sel (reg <530>) is set to “1”, the PGA of the ADC will sample either PIN 6 or PIN 7 on the IN+ input, where

the selection is controlled by PIN 11.

•    When PIN 11 is set to “0”, the ADC will sample PIN 7

•    When PIN 11 is set to “1”, the ADC will sample PIN 6

When ADC_channel_sel (reg <530>) is set to “0”, the PGA of the ADC will sample PIN 6 on the IN+ input.

                                                 Logic “1”     0

                                         CH Selector (Pin 11)  1

                                                 reg <530>

                                                 IN+ CH#2 (Pin 7)  0

                                                                           IN+

                                                 IN+ CH#1 (Pin 6)  1

                                                 Figure 10. ADC 2-Channel  Selection

000-0046140-105                                                                                               Page 57 of 168
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9.3.2  PGA Output

PGA can be used either in standalone mode or as ADC font-end / ACMP input buffer.

In PGA standalone mode (ADC in POWER DOWN mode) PGA output is always referenced to GND. When ADC is powered on,

it powers also the PGA output reference block, so that the output voltage is referenced to one of predefined output offset voltages

Vos(RTO) which can be found in PGA specifications. This offset is required for correct ADC operation and it does not affect output

code calculation.

PGA output reference (when ADC is on):

•  Single-ended mode: Vos(RTO) = GND

•  Differential mode: Vos(RTO) = 550 mV

•  Pseudo-Differential mode: Vos(RTO) = 180 mV

Note that the reference voltage block is controlled by ADC, therefore if ADC is in POWER DOWN mode, the reference block is

OFF and PGA output is referenced to GND. In this case both Differential and Pseudo-Differential modes provide the same output.

Typical PGA specifications in Differential/Pseudo-Differential mode with ADC in POWER DOWN state are given in specifications

section for information only.

Note 1: PGA operation in Differential/Pseudo-Differential mode with ADC in POWER DOWN state is not recommended to use.

Note 2: Toggling ADC POWER DOWN mode will also toggle the PGA output reference block, that will influence the ACMP input

voltage.

PGA has a few output connection possibilities: to ACMP1 and/or ADC, and to external output on PIN4. Connection to external

output is possible only when ADC is powered down.

PGA output connection options:

•  Single-Ended mode:

   • ADC

   • ACMP

   • External output

•  Differential mode:

   • ADC

   • ACMP (See Note 2)

   • External output (Operation  in  this  mode   is  not  recommended)

•  Pseudo-Differential mode:

   • ADC

   • ACMP (See Note 2)

   • External output (Operation  in  this  mode   is  not  recommended)

9.3.3  PGA Power On Signal

Whenever ADC is enabled, PGA is powered on automatically. However, it is possible  to  use  PGA  separately.  In  this  case,  Power

On function must be enabled, reg <535> = 1.

9.3.4  PGA Register Settings

Table 34.  PGA Register Settings

Signal Function                      Register Bit          Register Definition

                                        Address

PGA Native Input From                      <529>           0: Disable

Internal DAC0                                              1: Enable

000-0046140-105                                                                                                   Page 58 of 168
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Table 34.  PGA Register Settings

Signal Function                   Register Bit  Register Definition

                                  Address

Multichannel Input MUX            <530>         0: Disable (PIN11 can not control)

Enable (Controlled By Pin11)                    1: Enable

PGA Input Mode Control            <531>         0: Single ended

                                                1: Differential input

                                                000: 0.25x (For single-ended operation only)

                                                001: 0.5x (For single-ended operation only)

                                                010: 1x

PGA Gain Selection                <534:532>     011: 2x

                                                100: 4x

                                                101: 8x (For single-ended and differential operation)

                                                110: 16x (For differential operation only)

                                                111: Reserved

                                                0: power down

PGA power on signal               <535>         1: power on

                                                Note: in ADC wake/sleep dynamic on/off mode, must      be  set  to  0

PGA Pseudo-Differential           <536>         0: Disable

Mode Enable                                     1: Enable

DAC0 Input Selection              <547>         0: From register

                                                1: From DCMP1's input

DAC0 8 Bit Register Control       <855:548>     00: DAC0 output Is 0

                                                FF: DAC0's output Is 1 V

Force ADC Analog Part On          <558>         0: Disable

                                                1: Enable

PGA Output Enable                 <559>         0: Disable

                                                1: Enable

000-0046140-105                                                                                        Page 59 of 168
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9.3.5                             PGA Typical Performance

                              35                                                                                                                                                30

Percentage of Occurrences, %                                                                                  200 samples                         Percentage of Occurrences, %                                                                                  200 samples

                              30                                                                              VDD = 5.0 V                                                       25                                                                              VDD = 3.3 V

                                                                                                                    T = 25°C                                                                                                                                         T = 25°C

                              25

                                                                                                                                                                                20

                              20

                                                                                                                                                                                15

                              15

                                                                                                                                                                                10

                              10

                              5                                                                                                                                                 5

                              0                                                                                                                                                 0

                                  -32.9  -28.9  -24.8  -20.8  -16.7  -12.7  -8.7  -4.6  -0.6  3.4  7.5  11.5  15.6  19.6  23.6  27.7  31.7  43.8                                    -17.1     -15.1  -13.1  -11.0  -9.0  -7.0  -4.9  -2.9  -0.9  1.1  3.2  5.2  7.2  9.3  11.3  13.3  15.3  21.4

                                                                                  Vos, mV                                                                                                                                            Vos, mV

Figure                            11.   PGA     Input                Offset Distribution, Single-Ended                                            Figure                            12.    PGA       Input               Offset Distribution, Single-Ended

Mode,                             G=     0.25                                                                                                     Mode,                             G=     0.5

                              30                                                                                                                                                18

Percentage of Occurrences, %                                                                                  200 samples                         Percentage of Occurrences, %  16                                                                              200 samples

                              25                                                                              VDD = 3.3 V                                                                                                                                       VDD = 3.3 V

                                                                                                                    T = 25°C                                                    14                                                                                   T = 25°C

                              20                                                                                                                                                12

                                                                                                                                                                                10

                              15

                                                                                                                                                                                8

                              10                                                                                                                                                6

                                                                                                                                                                                4

                              5

                                                                                                                                                                                2

                              0                                                                                                                                                 0

                                  -8.6   -7.6   -6.6   -5.6   -4.5   -3.5   -2.5  -1.5  -0.4  0.6  1.6  2.6   3.7   4.7   5.7   6.7   7.8   10.8                                    -5.9   -5.2      -4.5   -3.9   -3.2  -2.5  -1.8  -1.1  -0.4  0.3  1.0  1.7  2.4  3.1  3.8   4.5   5.2   7.2

                                                                                  Vos, mV                                                                                                                                            Vos, mV

Figure                            13.   PGA     Input                Offset Distribution, Single-Ended                                            Figure                            14.  PGA         Input               Offset Distribution, Single-Ended

Mode,                             G=    1                                                                                                         Mode,                             G=     2

000-0046140-105                                                                                                                                                                                                                                                      Page 60 of 168
                                                                                                                                                                                                                                        SLG46140

                              20                                                                                                                                         20

Percentage of Occurrences, %  18                                                                             200 samples                   Percentage of Occurrences, %  18                                                                             200 samples

                              16                                                                             VDD = 3.3 V                                                 16                                                                             VDD = 3.3 V

                                                                                                                  T = 25°C                                                                                                                                   T = 25°C

                              14                                                                                                                                         14

                              12                                                                                                                                         12

                              10                                                                                                                                         10

                              8                                                                                                                                          8

                              6                                                                                                                                          6

                              4                                                                                                                                          4

                              2                                                                                                                                          2

                              0                                                                                                                                          0

                                       -5.6  -5.0  -4.4  -3.8  -3.2  -2.6  -2.0  -1.4  -0.8  -0.2  0.4  1.0  1.6  2.2  2.8  3.4  4.0  5.8                                         -5.4  -4.9  -4.3  -3.8  -3.2  -2.7  -2.1  -1.6  -1.0  -0.4  0.1  0.7  1.2  1.8  2.3  2.9  3.4  5.1

                                                                                 Vos, mV                                                                                                                                    Vos, mV

Figure 15. PGA Input Offset Distribution, Single-Ended                                                                                     Figure                              16.      PGA         Input       Offset Distribution, Single-Ended

Mode, G = 4                                                                                                                                Mode,                               G=       8

                              0.5                                                                                                                                        0.5

                              0                                                                                                                                          0

                                    0              200               400               600              800       1000           1200                                          0              200               400               600              800       1000             1200

%                             -0.5                                                                                                         %                             -0.5

Error,                                                                                                                                     Error,

Gain                          -1                                                                                                           Gain                          -1

                                                                                                                  -40°C                                                                                                                                                -40°C

                              -1.5                                                                                +25°C                                                  -1.5                                                                                          +25°C

                                                                                                                  +85°C                                                                                                                                                +85°C

                              -2                                                                                                                                         -2

                                                                                       Vin                                                                                                                                        Vin

Figure 17. Typical                                       PGA Gain                Error             vs. Vin,       Single-Ended             Figure 18.                                   Typical PGA Gain                    Error             vs. Vin,       Single-Ended

Mode, G = 1, VDD                                         = 1.71 V                                                                          Mode, G =                                    1,    VDD = 5.5 V

000-0046140-105                                                                                                                                                                                                                                              Page 61 of 168
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                                 0                                                                                                   0

                                    0    20       40        60  80       100   120         140          160                          -0.5  0  20        40    60           80  100       120    140         160

                           -0.5

                              -1                                                                                                     -1

                           -1.5                                                                                                      -1.5

                   %          -2                                                                                             %       -2

                   Error,  -2.5                                                                                              Error,  -2.5

                   Gain       -3                                                                                             Gain    -3

                           -3.5                                                     -40°C                                            -3.5                                                            -40°C

                              -4                                                    +25°C                                                                                                            +25°C

                                                                                                                                     -4

                                                                                    +85°C                                                                                                            +85°C

                           -4.5                                                                                                      -4.5

                              -5                                                                                                     -5

                                                                Vin                                                                                                     Vin

Figure                              19.  Typical  PGA Gain      Error    vs.  Vin,  Single-Ended              Figure 20.                      Typical PGA     Gain      Error  vs.  Vin,        Single-Ended

Mode,                               G=   8, VDD   = 1.71 V                                                    Mode, G =                       8, VDD = 5.5    V

                   600                                                                                                                                            0

                                                                                                              -600                            -400      -200      -0.2  0           200         400              600

                   400

                                                                                                                                                                  -0.4

                   200                                                                                                                                            -0.6

Vin range ⋅ G, mV                                                                                             Gain Error, %                                       -0.8

                           0                                                                                                                                      -1

                              0          500          1000      1500     2000        2500               3000

                                                                                                                                                                  -1.2                   -40°C

                   -200                                                                    Vdd = 1.71V

                                                                                           Vdd = 3.3 V                                                            -1.4                   +25°C

                                                                                           Vdd = 5.5 V                                                            -1.6

                   -400                                                                                                                                                                  +85°C

                                                                                                                                                                  -1.8

                   -600                                                                                                                                           -2

                                                                Vcm, mV

                                                                                                                                                                        Vin

Figure 21. PGA Input Vind                                       Range    Multiplied  by Gain            vs.   Figure                       22. Typical  PGA Gain Error         vs. Vin, Differential

Vcm, Differential Mode                                                                                        Mode,                        G = 1, VDD   = 1.71 V

000-0046140-105                                                                                                                                                                                 Page 62 of 168
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                                     0                                                                                                0

-600           -400       -200       -0.2  0        200         400         600  -40                         -30       -20       -10        0    10    20           30     40

                                     -0.4                                                                                             -0.5

                                                                                                                                                                    -40°C

                                     -0.6                                                                                             -1                            +25°C

%                                    -0.8                                        %

Error,                                                                           Error,                                                                             +85°C

                                     -1                                                                                               -1.5

Gain                                 -1.2                                        Gain

                                                         -40°C                                                                        -2

                                     -1.4

                                                         +25°C

                                     -1.6                                                                                             -2.5

                                                         +85°C

                                     -1.8

                                     -2                                                                                               -3

                                           Vin                                                                                              Vin

Figure 23.          Typical PGA Gain Error      vs.  Vin, Differential           Figure 24.                       Typical PGA Gain Error         vs.   Vin, Differential

Mode, G = 1, VDD = 5.5 V                                                         Mode, G =                        16, VDD = 1.71 V

                                     0                                                              1200

-40            -30   -20        -10        0    10       20          30     40

                                     -0.5                                                           1000

                                                                     -40°C

                                     -1                              +25°C                          800                                                Vdd ≥ 3.3V

Gain Error, %                                                        +85°C       Vin range ⋅ G, mV                                                     Vdd = 1.71V

                                     -1.5                                                           600

                                     -2                                                             400

                                     -2.5                                                           200

                                     -3                                                             0

                                           Vin                                                            0       200       400  600        800  1000  1200         1400   1600

                                                                                                                                      Vinn, mV

Figure         25.  Typical PGA Gain Error      vs.  Vin, Differential           Figure 26. PGA Input Vind Range Multiplied by                                      Gain   vs.

Mode,          G=   16, VDD = 5.5 V                                              Vinn, Pseudo-Differential Mode, G = 1

000-0046140-105                                                                                                                                        Page 63 of 168
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                   1200                                                                                         1200

                   1000                                                                                         1000

                   800                                                  Vdd ≥ 3.3V                              800

Vin range ⋅ G, mV                                                                                Vin range, mV                                                     Vdd ≥ 3.3V

                                                                        Vdd = 1.71V

                                                                                                                                                                   Vdd = 1.71

                   600                                                                                          600

                   400                                                                                          400

                   200                                                                                          200

                   0                                                                                            0

                         0     200       400  600  800       1000       1200         1400  1600                          0     200       400  600  800       1000       1200    1400      1600

                                                   Vinn, mV                                                                                        Vinn, mV

Figure 27. PGA Input Vind Range Multiplied by                                        Gain  vs.   Figure 28. PGA Input Vind Range Multiplied by                                  Gain      vs.

Vinn, Pseudo-Differential Mode, G = 2                                                            Vinn, Pseudo-Differential Mode, G = 4

                   0                                                                                                  0

                   -0.2     0       200       400  600             800               1000  1200                 -0.2        0       200       400  600             800         1000       1200

                   -0.4                                                                                         -0.4

                   -0.6                                                                                         -0.6

%                                                                                                %              -0.8

Error,             -0.8                                                                          Error,

                   -1                                                                                           -1

Gain               -1.2                                                                          Gain           -1.2

                   -1.4                                                 -40°C                                   -1.4                                                     -40°C

                   -1.6                                                 +25°C                                   -1.6                                                     +25°C

                   -1.8                                                 +85°C                                   -1.8                                                     +85°C

                   -2                                                                                           -2

                                                   Vin                                                                                             Vin

Figure 29. Typical PGA Gain Error vs. Vin,                                                       Figure 30. Typical PGA Gain                       Error vs.       Vin,

Pseudo-Differential Mode, G = 1, VDD = 2.0 V                                                     Pseudo-Differential Mode, G                       = 1, VDD        = 5.5 V

000-0046140-105                                                                                                                                                          Page   64    of  168
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               0                                                                                               0

                     0  50  100  150         200    250        300                                                   0  50  100  150  200           250  300

               -0.5                                                                                            -0.5

Gain Error, %  -1                                                                               Gain Error, %  -1

               -1.5                                                                                            -1.5

               -2                            -40°C                                                             -2                            -40°C

               -2.5                          +25°C                                                             -2.5                          +25°C

                                             +85°C                                                                                           +85°C

               -3                                                                                              -3

                                 Vin                                                                                             Vin

Figure 31. Typical PGA Gain Error vs. Vin,                                                      Figure 32. Typical PGA Gain Error vs. Vin,

Pseudo-Differential Mode, G= 4, VDD = 1.71 V                                                    Pseudo-Differential Mode, G= 4, VDD = 5.5 V

9.4            ADC Input Voltage Definition

The ADC’s input voltage (VIN_ADC) is calculated based on either the single-ended or differential operation modes the logic cell is
set to. In single-ended mode VIN_ADC is the positive input voltage multiplied by the gain of the PGA. While in differential mode
the VIN_ADC is the difference between the positive and negative input voltages multiplied by the gain of the PGA plus one half of
the reference voltage.

                                             · VOUT(PGA) = VIN(ADC) = G  (Vinp + Vos(RTI)) - for SE mode

                                 · VOUT(PGA) = VIN(ADC) = G    Vind + Vos(RTO) - for DI and PD mode

Vos - PGA offset voltage. RTI and RTO denotes referred to input and referred to output Vos.

                                                  VosRTI  =  V-----o---s--G--R---T---O----

G - PGA nominal gain

Vind - PGA input voltage (differential):

                                                               Vind = Vinp - Vinn
                                                                            Vcm + -V----2i--n--d-
                                                               Vinp      =

                                                               Vinn      =  Vcm – -V----2i--n--d-

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Vinn and Vinp - absolute voltage at negative and positive PGA input correspondingly

Vcm - common mode PGA voltage:

                                               Vcm   =  V-----i--n--n----+2-----V-----i-n---p-

Note: In Pseudo-Differential mode Vcm is replaced by Vinn voltage for convenience

ADC code for PGA differential input voltage Vind can be calculated as follows:

•  Single-ended mode:

                                                         Vind = Vinp

                                ADCcode           =  V-----i--n--p-----m----a--x---2---5–---5--V----i--n---p----m----i--n--Vinp – Vinpmin

   Vinp[min] and Vinp[max] - positive input voltage for bit0 and bit255 correspondingly (can                                                       be  found  in ADC specifications)

•  Differential and Pseudo-Differential mode:

                                ADCcode        =    V-----i--n--d-----m----a--x---2---5–---5--V----i--n---d----m----i--n--Vind – Vindmin

   Vind[min] and Vind[max] - differential input voltage for bit0 and bit255 correspondingly (can                                                   be  found  in  ADC  specifications)

Least significant bit size (LSB) calculates as follows:

                                                         LSB = 2--F-5--S-5--

where FS is full-scale range:

                                                     FS = Vind[max] - Vind[min]

000-0046140-105                                                                                                                                                        Page 66 of 168
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9.5  ADC Reference Voltage

The ADC’s reference voltage (VREF) is controlled by ADC_Vref_sel (reg <546:545>). The two  reference inputs are chosen from

the following:

•    ADC VREF from Internal Source (ADC VREF = 1.2 V)

•    Power Divider of (0.25) * VDD



                          ADC VREF       00

                          Reserved       01  VREF

                        VDD * (0.25)     10

                          reg <546:545>

     Figure 33. ADC Reference Voltage

9.6  ADC Power Down Select Mode

The ADC’s power down source is selected by Matrix_Out63 reg<383:378>. A value of “1” will drive the ADC and the PGA to power

down mode. The SLG46140 also has a slow/fast power on mode feature controlled by reg<558>. When reg<558> = 0, the ADC

is in slow power on mode and the entire analog block is controlled by connection matrix output 63. When reg<558> = 1, ADC is

in fast power on mode, where only the ADC will be controlled by connection matrix output 63 and the analog block will remain

on. With this feature, the first ADC power on (with the rest of the analog block) will be approximately 500s; the next power cycle

the ADC power on (ADC only) time is <5 s.

9.7  ADC Clock Source

The ADC clock source comes from either the internal RC Oscillator, Matrix1_Out73, Ring Oscillator, or SPI CLK. The ADC requires

16 clock cycles to sample the analog voltage and output the sampled data.

Note: sampling rate should not exceed approximately 100 kbps.

The selection is made from the ADC_clk_sel signal via reg <580:579> where:

•    00: Ring Oscillator

•    01: Matrix1_Out 73

•    10: RC Oscillator

•    11: SPI CLK

Note: It is not recommended to design in high frequency signals (input our output) on pins adjacent to the following pins: Pin7,

Pin8, PIn9 as this may affect ADC performance.

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                                                  CLK        0               /16

                                                             1

                                                  reg <578>

                                                       Ring Osc              00

                                                  Matrix Out <67>            01

                                                       RC Osc                10

                                                       SPI CLK               11

                                                  ADC CLK SRC reg <580:579>

                                                  Figure 34. ADC Clock Source

9.8    ADC Outputs

The ADC’s output can be shifted out through the SPI logic cell. Both SER DATA and PAR DATA produce an 8-bit data string over

16 clock cycles. See Figure 35.

9.8.1    ADC Serial Output

The 8-bit serial data can be output from the SLG46140 device on PIN 6. The individual 8 serial data bits can be read into an

external device within the larger system design.

To initialize the SER DATA the ADC needs a Power Down signal, which can be configured through the connection matrix. After

3 ADC_CLK cycles the ADC will start to output the 8-Bit Serial Data. This PD signal needs to be held for at least 16 ADC_CLK

cycles. The ADC_CLK is determined by either the RC Osc, Ring Osc, Matrix_Out67, or SPI CLK.

9.8.2    ADC Parallel Output

The 16-bit parallel data can be output from the ADC logic cell to either the DCMP/PWM or FSM logic cells within the SLG46140

device.

To initialize the PAR DATA the ADC needs a Power Down signal, which can be configured through the connection matrix. After

ten ADC_CLK cycles the ADC will start to output the 16-Bit Parallel Data. This PD signal needs to be held for at least 32 ADC_CLK

cycles. The ADC_CLK is determined by either the RC Osc, Ring Osc, Matrix_Out67, or SPI CLK.

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9.9  ADC Interrupt  Output Timing Diagram

Power_Down

                       T_ADC_startup > 500s (force analog disable)

                       T_ADC_startup > 5 s (force analog enable)

     CLK case 1     1  2  3  4  5          6  7   8  9               10  11  12  13  14  15   16   1  16

     CLK case 2     1  2  3  4  5          6  7   8  9               10  11  12  13  14  15   16   1  16

                                                                   SER DATA

     SER DATA                                 D7                                     D0

                                                                                         PAR DATA

     PAR DATA

     ADC_int

                                First pulse

Band gap OK

                             Figure 35. ADC Interrupt Output                 Timing  Diagram

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9.10  ADC Register Settings

Table 35.  ADC Register Settings

Signal Function                   Register Bit      Register Definition

                                  Address

                                                    00: Reserved

ADC Speed Selection               <543:542>         01: Reserved

                                                    10: 100 kHz

                                                    11: Reserved

                                                    00: ADC VREF
                                                    01: Reserved

ADC Vref Source Select            <546:545>         10: 1/4 Vdd

                                                    11: None

ADC Wake Sleep Enable             <557>             0: Disable

                                                    1: Enable

Note: For PGA Register settings refer to Table 34.

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10.0  8-bit Digital-to-Analog Converter (DAC)

There are two DACs in the SLG46140 (DAC0 and DAC1), they are 8-bit Digital to Analog Converters which operate at a maximum

sampling speed of 100 ksps. The DAC's DNL is less than 1LSB and INL is less than 1LSB. DAC output to PIN resistance is 1 k.

Load resistance is recommended to be no less than 10 k; load capacitance is recommended to be no more than 100 pF.

User controlled inputs and outputs of the DAC are listed below:

DAC0 Inputs:

•  Registers

•  8LSBs SPI

•  FSM0<7:0>

•  FSM1<7:0>

DAC0 Outputs:

•  PIN3

•  PGA negative input (00: 0 V; FF: 1 V)

•  ACMP0 negative input

•  ACMP1 negative input

DAC1 Inputs:

•  Registers

•  8LSBs SPI

•  FSM0<7:0>

•  FSM1<7:0>

DAC1 Outputs:

•  ACMP0 negative input

•  ACMP1 negative input

If a DAC0 output is connected to external Pin3 of SLG46140's, it is necessary to enable this external pin as analog input/output.

reg <544>: 0 - DAC0 power off, 1 - DAC0 power on. reg <538>: 0 - DAC1 power off, 1 - DAC1 power on.

Please note that DAC1 is shared with ADC block. Therefore it is impossible to use DAC1, when ADC is used. Also to activate

DAC1, DAC0 must be enabled (reg <544> = 1 and reg <538> = 1). In addition, DAC0 is used as a part of pseudo-differential

mode of PGA block. Therefore DAC0 is not available when PGA is in pseudo-differential mode.

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10.1  DAC0 Functional     Diagram

                             reg <547>

                                                                                                             Pin3_aio_en

      Register                                                                                        reg <767:766>=11

                          0                                        01                                                     Vref Out_1  (Pin3)

                                        DAC0                       10

      DCMP1's neg. input  1                                        11

                                    PWR DOWN

                                                                       reg <528:527>

                             reg <544>

                                                                   PGA negative input

                                                                   ACMP0 negative input

                                                                   ACMP1 negative input

                                                  Figure 36. DAC0 Functional Diagram

10.2  DAC1 Functional     Diagram

                                                  reg <556>

                          Register             1                                      ACMP0 negative  input

                          DCMP1's neg.  input                DAC1

                                               0  PWR DOWN                            ACMP1 negative  input

                                                  reg <538>

                                                  Figure 37. DAC1 Functional Diagram

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10.3  DAC Register Settings

Table 36.  DAC Register Settings

Register Bit     Signal Function                 Register Definition

Address

reg<529>         ADC native input from internal  0: disable

                 DAC0                            1: enable

reg<538>         DAC1 power on signal            0: power down

                                                 1: power on

                                                 0: power down

reg<544>         DAC0 power on signal            1: power on

                                                 When DAC0 used only, need set   this  bit

reg<547>         DAC0 input selection            0: from register

                                                 1: from DCMP1's input

reg<555:548>     DAC0 8 bit register control     00: DAC0 output is 0

                                                 FF: DAC0's output is 1 V

reg<556>         DAC1 input selection            0: from DCMP1's Negative input

                                                 1: from register

reg<558>         Force ADC analog part on        0: disable

                                                 1: enable

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11.0  Combinatorial Logic

Combinatorial logic is supported via nine Lookup Tables (LUTs) within the SLG46140. There are four 2-bit LUTs and four 3-bit

LUTs. The device also includes eight Combination Function Macrocells that can be used as LUTs. For more details, please see

Section 12.0 Combination Function Macro Cells.

Inputs/Outputs for the eight LUTs are configured from the connection matrix with specific logic functions being defined by the state

of NVM bits. The outputs of the LUTs can be configured to any user defined function, including the following standard digital logic

devices (AND, NAND, OR, NOR, XOR, XNOR).

11.1  2-Bit LUT

The four 2-bit LUTs each take in two input signals from the connection matrix and produce a single output, which goes back into

the connection matrix.

                   reg <851:848>                                                     reg <855:852>

From Connection                                                   From Connection
Matrix Output <0>                                                 Matrix Output <2>
                   IN0                          To Connection                            IN0                      To Connection
                                                Matrix Input <1>                                                  Matrix Input <2>
                             2-bit LUT0                                                       2-bit LUT1
                                           OUT                                                             OUT

From Connection                                                   From Connection
Matrix Output <1>                                                 Matrix Output <3>
                   IN1                                                                   IN1

                   reg <859:856>                                                     reg <863:860>

From Connection                                                   From Connection
Matrix Output <4>                                                 Matrix Output <6>
                   IN0                          To Connection                            IN0                      To Connection
                                                Matrix Input <3>                                                  Matrix Input <4>
                             2-bit  LUT2                                                      2-bit  LUT3
                                           OUT                                                             OUT

From Connection                                                   From Connection
Matrix Output <5>                                                 Matrix Output <7>
                   IN1                                                                   IN1

                                                Figure 38.        2-bit LUTs

      Table 37.    2-bit LUT0 Truth Table                                     Table 39.  2-bit LUT2  Truth Table

      IN1               IN0         OUT                                       IN1             IN0          OUT

      0                 0           reg <848>                                 0               0      reg <856>

      0                 1           reg <849>                                 0               1      reg <857>

      1                 0           reg <850>                                 1               0      reg <858>

      1                 1           reg <851>                                 1               1      reg <859>

      Table 38.    2-bit LUT1 Truth Table                                     Table 40.  2-bit LUT3  Truth Table

      IN1               IN0         OUT                                       IN1             IN0          OUT

      0                 0           reg <852>                                 0               0      reg <860>

      0                 1           reg <853>                                 0               1      reg <861>

      1                 0           reg <854>                                 1               0      reg <862>

      1                 1           reg <855>                                 1               1      reg <863>

000-0046140-105                                                                                                   Page  74  of        168
                                                                                                      SLG46140

Table 41.  2-bit LUT Standard Digital Functions

      Function               MSB                       LSB

      AND-2                  1      0            0     0

      NAND-2                 0      1            1     1

      OR-2                   1      1            1     0

      NOR-2                  0      0            0     1

      XOR-2                  0      1            1     0

      XNOR-2                 1      0            0     1

11.2  3-Bit LUT

The seven 3-bit LUTs each take in three input signals  from the connection    matrix   and produce a  single output, which goes back

into the connection matrix.

                    reg <881:874>                                                      reg <889:882>

From Connection                                                    From Connection
Matrix Output <12>                                                 Matrix Output <15>
                    IN0                                                                IN0
From Connection                                  To Connection     From Connection                               To Connection
                                                 Matrix Input <7>                                                Matrix Input <8>
Matrix Output <13>           3-bit  LUT0                           Matrix Output <16>       3-bit     LUT1
                    IN1                   OUT                                          IN1                  OUT

From Connection                                                    From Connection
Matrix Output <14>                                                 Matrix Output <17>
                    IN2                                                                IN2

                    reg <897:890>                                                      reg <905:898>

From Connection                                                    From Connection
Matrix Output <18>                                                 Matrix Output <21>
                    IN0                                                                IN0
From Connection                                  To Connection     From Connection                               To Connection
                                                 Matrix Input <9>                                                Matrix Input <10>
Matrix Output <19>           3-bit LUT2                            Matrix Output <22>       3-bit     LUT3
                    IN1                   OUT                                          IN1                  OUT

From Connection                                                    From Connection
Matrix Output <20>                                                 Matrix Output <23>
                    IN2                                                                IN2

                                                       Figure 39. 3-bit LUTs

000-0046140-105                                                                                                  Page 75 of 168
                                                                                     SLG46140

Table 42.  3-bit LUT0  Truth  Table                    Table 44.  3-bit LUT2  Truth  Table

IN2              IN1   IN0           OUT                  IN2     IN1         IN0              OUT

0                0        0          reg <874>            0          0        0                reg <890>

0                0        1          reg <875>            0          0        1                reg <891>

0                1        0          reg <876>            0          1        0                reg <892>

0                1        1          reg <877>            0          1        1                reg <893>

1                0        0          reg <878>            1          0        0                reg <894>

1                0        1          reg <879>            1          0        1                reg <895>

1                1        0          reg <880>            1          1        0                reg <896>

1                1        1          reg <881>            1          1        1                reg <897>

Table 43.  3-bit LUT1  Truth  Table                    Table 45.  3-bit LUT3  Truth  Table

IN2              IN1   IN0           OUT                  IN2     IN1         IN0              OUT

0                0        0          reg <882>            0          0        0                reg <898>

0                0        1          reg <883>            0          0        1                reg <899>

0                1        0          reg <884>            0          1        0                reg <900>

0                1        1          reg <885>            0          1        1                reg <901>

1                0        0          reg <886>            1          0        0                reg <902>

1                0        1          reg <887>            1          0        1                reg <903>

1                1        0          reg <888>            1          1        0                reg <904>

1                1        1          reg <889>            1          1        1                reg <905>

Table 46.  3-bit LUT Standard Digital Functions

Function              MSB                                                            LSB

AND-3                  1      0                  0  0  0          0           0             0

NAND-3                 0      1                  1  1  1          1           1             1

OR-3                   1      1                  1  1  1          1           1             0

NOR-3                  0      0                  0  0  0          0           0             1

XOR-3                  1      0                  0  1  0          1           1             0

XNOR-3                 0      1                  1  0  1          0           0             1

000-0046140-105                                                                                Page 76 of 168
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12.0    Combination Function Macro Cells

The SLG46140 has eight combination function macrocells that can serve more than one logic or timing function. In each case,

they can serve as a Look Up Table (LUT), or as another logic or timing function. See the list below for the functions that can be

implemented in these macrocells:

•     Two macrocells that can serve as either 2-bit LUTs or as D Flip Flops

•     Two macrocells that can serve as either 3-bit LUTs or as D Flip Flops

•     One macrocell that can serve as either 3-bit LUT or as Pipe Delay

•     One macrocell that can serve as either 3-bit LUT or as 8-Bit Counter / Delay

•     One macrocell that can serve as either 4-bit LUT or 16-bit Pattern Generator

•     One macrocell that can serve as either 4-bit LUT or as 14-Bit Counter / Delay

Inputs/Outputs for the eight combination function macrocells are configured from the connection matrix with specific logic functions

being defined by the state of NVM bits.

When used as a LUT to implement combinatorial logic functions, the outputs of the LUTs can be configured to any user defined

function, including the following standard digital logic devices (AND, NAND, OR, NOR, XOR, XNOR).

When used as a D Flip Flop / Latch, the source and destination of the inputs and outputs for the DFF/Latches are configured from

the connection matrix. All DFF/Latch macrocells have user selection for initial state, and all have the option to connect both the

Q and Q Bar outputs to the connection matrix. The macrocells DFF2 and DFF3 have an additional input from the matrix that can

serve as a nSet or nReset function to the macrocell.

The operation of the D Flip-Flop and Latch will follow the functional descriptions below:

DFF: CLK is rising edge triggered, then Q = D; otherwise Q will not change.

Latch: when CLK is Low, then Q = D; otherwise Q remains its previous value (input D has no effect on the output, when CLK is

High).

12.1    2-Bit LUT or D Flip Flop Macrocells

There are two macrocells that can serve as either 2-bit LUTs or as D Flip Flops. When used to implement LUT functions, the 2-bit

LUTs each take in two input signals from the connection matrix and produce a single output, which goes back into the connection

matrix. When used to implement D Flip Flop function, the two input signals from the connection matrix go to the data (D) and clock

(CLK) inputs for the Flip Flop, with the output going back to the connection matrix.

000-0046140-105                                                                                    Page 77 of 168
                                                                                                                     SLG46140

From Connection Matrix Output <9>         0       IN1

                                                             2-bit LUT4          OUT

                                          1       IN0

                                                                                                                  0  To Connection Matrix
                                                  reg <866>                                                          Input <5>
                                                  Init. Polarity Select          4-bits NVM

                                                                           reg <867:864>                          1

                                                  D

From Connection Matrix Output <8>   0                                      DFF0

                                                                                 Q/nQ

                                    1             CLK

                 1-bit NVM                   reg  <864> Latch Mode Select  reg <865> Output  Select  (Q  or  nQ)

                 reg <868>

                                                  Figure 40. 2-bit LUT4 or DFF0

From Connection Matrix Output       <11>  0       IN1

                                                             2-bit LUT5          OUT

                                          1       IN0

                                                                                                                  0  To Connection Matrix
                                                  reg <871>                                                          Input <6>
                                                  Init. Polarity Select          4-bits NVM

                                                                           reg <872:869>                          1

                                                  D

From Connection Matrix Output <10>  0                                      DFF1

                                                                                 Q/nQ

                                    1             CLK

                 1-bit NVM                   reg  <869> Latch Mode Select  reg <870> Output  Select  (Q  or  nQ)

                 reg <873>

                                                  Figure 41. 2-bit LUT5 or DFF1

000-0046140-105                                                                                                      Page 78 of 168
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12.1.1  2-Bit LUT or D Flip Flop Macrocells Used as 2-Bit LUTs

           Table 47.  2-bit LUT4 Truth Table.                     Table 48.      2-bit LUT5 Truth Table.

              IN1     IN0            OUT                                    IN1       IN0  OUT

              0       0             reg <864>                               0         0    reg <869>

              0       1             reg <865>                               0         1    reg <870>

              1       0             reg <866>                               1         0    reg <871>

              1       1             reg <867>                               1         1    reg <872>

12.1.2  2-Bit LUT or D Flip Flop Macrocells Used as D Flip  Flop  Register  Settings

Table 49.  LUT2_4 or  DFF0 Register  Settings

Signal Function       Register Bit   Register Definition

                           Address

DFF0 or Latch              <864>     0: DFF function

Select                               1: Latch function

DFF0 Output                <865>     0: Q output

Select                               1: nQ output

DFF0 Initial               <866>     0: Low

Polarity Select                      1: High

LUT2_4 or DFF0             <868>     0: LUT2_4

Select                               1: DFF0

Table 50.  LUT2_5 or  DFF1 Register  Settings

Signal Function       Register Bit   Register Definition

                           Address

DFF1 or Latch              <869>     0: DFF function

Select                               1: Latch function

DFF1 Output                <870>     0: Q output

Select                               1: nQ output

DFF1 Initial               <871>     0: Low

Polarity Select                      1: High

LUT2_5 or DFF1             <873>     0: LUT2_5

Select                               1: DFF1

000-0046140-105                                                                                           Page 79 of 168
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12.2  3-Bit LUT or D Flip Flop with Set/Reset Macrocells

There are two macrocells that can serve as either 3-bit LUTs or as D Flip Flops. When used to implement LUT functions, the 3-bit

LUTs each take in three input signals from the connection matrix and produce a single output, which goes back into the connection

matrix. When used to implement D Flip Flop function, the three input signals from the connection matrix go to the data (D) and

clock (CLK) and Set/Reset (rRST/nSET) inputs for the Flip Flop, with the output going back to the connection matrix.

      From Connection                       IN2

      Matrix Output <26>                                       3-bit LUT4

                                            IN1                            OUT

                                            IN0

      From Connection                                                                                 To Connection Matrix<
      Matrix Output <25>
                                                               8-bits NVM                                             Input 11>

                                            reg <909>
                               Init. Polarity Select
                                                               reg <913:906>

                                            D

      From Connection                                          DFF2
      Matrix Output <24>
                                            nRST/nSET
                                                                           Q/nQ

                                            CLK

      1-bit NVM           reg  <906> Latch Mode Select         reg <907> Output  Select  (Q  or  nQ)

      reg <914>

                               Figure 42. 3-bit LUT4 or DFF2

      From Connection                       IN2

      Matrix Output <29>

                                            IN1                3-bit LUT5  OUT

                                            IN0

      From Connection                                                                                 To Connection Matrix<
      Matrix Output <28>
                                                                                                                      Input 12>
                                                                     8-bits NVM
                                            reg <918>
                               Init.        Polarity Select
                                                               reg <922:915>

                                            D

      From Connection                                          DFF3
      Matrix Output <27>
                                            nRST/nSET
                                                                           Q/nQ

                                                          CLK

      1-bit NVM           reg  <915> Latch  Mode Select        reg <916> Output  Select  (Q  or  nQ)

      reg <923>

                               Figure       43. 3-bit LUT5 or DFF3

000-0046140-105                                                                                                       Page 80 of 168
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12.2.1  3-Bit LUT or D Flip Flop Macrocells Used as 3-Bit LUTs

Table 51.      3-bit LUT4  Truth  Table                           Table 52.  3-bit LUT4    Truth   Table

        IN2      IN1       IN0           OUT                      IN2              IN1     IN0                OUT

        0        0         0             reg <906>                0                0       0                  reg <916>

        0        0         1             reg <907>                0                0       1                  reg <917>

        0        1         0             reg <908>                0                1       0                  reg <918>

        0        1         1             reg <909>                0                1       1                  reg <919>

        1        0         0             reg <910>                1                0       0                  reg <920>

        1        0         1             reg <911>                1                0       1                  reg <921>

        1        1         0             reg <912>                1                1       0                  reg <922>

        1        1         1             reg <913>                1                1       1                  reg <923>

Each Macrocell, when programmed for a LUT function, uses a 8-bit register to define their  output  function:

                                         3-Bit LUT4 is defined by reg<906:913>

                                         3-Bit LUT5 is defined by reg<916:923>

12.2.2  3-Bit LUT or D Flip Flop Macrocells Used as D Flip Flop Register Settings

Table 53.  DFF2 Register Settings

                       Register Bit
Signal Function            Address       Register Definition

DFF2 or Latch              reg<906>      0: DFF function

Select                                   1: Latch function

DFF2 Output Select         reg<907>      0: Q output

                                         1: nQ output

DFF2 nRST/nSET             reg<908>      1: nSET from matrix out

Select                                   0: nRST from matrix out

DFF2 Initial Polarity      reg<909>      0: Low

Select                                   1: High

LUT3_4 or DFF2             reg<914>      0: LUT3_4

Select                                   1: DFF2

Table 54.  DFF3 Register Settings

                       Register Bit
Signal Function            Address       Register Definition

DFF3 or Latch              reg<915>      0: DFF function

Select                                   1: Latch function

DFF3 Output Select         reg<916>      0: Q output

                                         1: nQ output

DFF3 nRST/nSET             reg<917>      1: nSET from matrix out

Select                                   0: nRST from matrix out

DFF3 Initial Polarity      reg<918>      0: Low

Select                                   1: High

LUT3_5 or DFF3             reg<923>      0: LUT3_5

Select                                   1: DFF3

000-0046140-105                                                                                               Page 81 of 168
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12.3  3-Bit LUT or Pipe Delay Macrocell

There is one macrocell that can serve as either a 3-bit LUT or as a Pipe Delay.

When used to implement LUT functions, the 3-bit LUT take in three input signals from the connection matrix and produces a single

output, which goes back into the connection matrix.

When used as a pipe delay, there are three input signals from the matrix, Input (IN), Clock (CLK) and Reset (RST). The pipe delay

cell is built from 16 D Flip-Flop logic cells that provide the three delay options, two of which are user selectable. The DFF cells

are tied in series where the output (Q) of each delay cell goes to the next DFF cell. The first delay option (OUT2) is fixed at the

output of the first flip-flop stage. The other two outputs (OUT0 and OUT1) provide user selectable options for 1 – 16 stages of

delay There are delay output points for each set of the OUT0 and OUT1 outputs to a 4-input mux that is controlled by reg

<753:750> for OUT0 and reg <757:754> for OUT1. The 4-input mux is used to control the selection of the amount of delay.

The overall time of the delay is based on the clock used in the SLG46140 design. Each DFF cell has a time delay of the inverse

of the clock time (either external clock or the RC Oscillator within the SLG46140). The sum of the number of DFF cells used will

be the total time delay of the Pipe Delay logic cell.

                                              reg <757:750>

                          From Connection
                          Matrix Output <40>
                                              IN0

                          From Connection
                          Matrix Output <41>
                                              IN1      3-bit LUT6  OUT

                          From Connection
                          Matrix Output <42>
                                              IN2

                                                             reg <757:754>

                                                                                 reg    <758>

                                                                                               0              OUT1

                                                                                               1              To Connection
                                                                                                              Matrix Input<20>

      From Connection     RST
      Matrix Output <42>

      From Connection     IN                  16 Flip flop Block

      Matrix Output <41>

      From Connection     CLK

      Matrix Output <40>

                                                                                                              OUT0

                                                                                                              To Connection
                                                                                                              Matrix Input <19>

                                                                                                           0  OUT2

                                                             reg <753:750>

                                                                                                           1  To Connection
                                                                                                              Matrix Input <18>

                                                                                               reg  <759>

                                              Figure 44. 3-bit LUT6 or Pipe      Delay

000-0046140-105                                                                                               Page 82 of 168
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12.3.1  3-Bit LUT or Pipe Delay Macrocells Used as 3-Bit LUT

Table 55.    3-bit LUT6  Truth  Table

        IN2      IN1     IN0             OUT

        0            0   0               reg <750>

        0            0   1               reg <751>

        0            1   0               reg <752>

        0            1   1               reg <753>

        1            0   0               reg <754>

        1            0   1               reg <755>

        1            1   0               reg <756>

        1            1   1               reg <757>

Each Macrocell, when programmed for a LUT function, uses a 8-bit register to define their  output  function:

                                         3-Bit LUT6 is defined by reg<757:750>

12.3.2  3-Bit LUT or Pipe Delay Macrocells Used as Pipe Delay Register Settings

Table 56.  Pipe Delay Register Settings

                        Register Bit
Signal Function          Address         Register Definition

OUT0 select             reg<753:750>

OUT1 select             reg<757:754>

Pipe delay OUT1          reg<758>        0: Non-inverted

Polarity Select Bit                      1: Inverted

LUT3_6 or Pipe           reg<759>        0: LUT3_6

Delay Output Select                      1: 1 Pipe Delay Output

000-0046140-105                                                                                               Page 83 of 168
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12.4  3-bit LUT or 8-Bit Counter / Delay Macrocells

There is one macrocell that can serve as either a 3-bit LUT or as a Counter / Delay. When used to implement LUT functions, the

3-bit LUT takes in three input signals from the connection matrix and produces a single output, which goes back into the connec-

tion matrix. When used to implement 8-Bit Counter / Delay function, three input signals from the connection matrix go to the Delay

Input (DLY In), Up and Keep of the counter/delay, with the output going back to the connection matrix. It is possible to reverse

counting of the CNT (by default, CNT is counting down) using UP input. Also, it is possible to stop and resume counting using

KEEP input.

From  Connection Matrix Output  <75>

                                                                         IN2

                                                                               3-bit LUT7

From  Connection Matrix Output  <73>                                     IN1

                                                                                           OUT

                                                                         IN0

                                                                                                         To Connection
                                                                                                         Matrix Input <40>
      From Connection
      Matrix Output <74>
                                                                                          reg <677:661>

                                                                         DLY_n/CNT_Reset

                                                                         KEEP

                                                                               CNT/DLY3/   OUT

                                                                         UP    FSM1

                                Clk Sel                                  clk
                                reg <673:670>

                     00
                     01
                     10
                     11

      2-bit NVM

      reg <677:676>

                                               Figure  45.  3-bit  LUT7  or CNT/DLY3/FSM1

000-0046140-105                                                                                          Page 84 of 168
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12.4.1  3-Bit LUT or 8-Bit Counter / Delay Macrocells Used as 3-Bit LUT

Table 57.      3-bit LUT6  Truth  Table

        IN2      IN1       IN0            OUT

        0        0         0              reg <661>

        0        0         1              reg <662>

        0        1         0              reg <663>

        0        1         1              reg <664>

        1        0         0              reg <665>

        1        0         1              reg <666>

        1        1         0              reg <667>

        1        1         1              reg <668>

Each Macrocell, when programmed for a LUT function, uses a 8-bit register to define their output function:

                                          3-Bit LUT7 is defined by reg<668:661>

12.4.2  3-Bit LUT or as 8-Bit Counter / Delay Register Settings

Table 58.  CNT/DLY2 Register Settings

                           Register Bit
Signal Function            Address        Register Definition

Counter/delay/FSM          reg <668:661>  1 – 256 (delay time = (counter control data +2.5) /freq)

Control Data

Counter/delay/FSM Q        reg <669>      0: Reset to 0s

mode                                      1: Set to Data

Counter/delay/FSM          reg <673:670>  0000: CK_RCOSC

Clock Source Select                       0001: CK_RCOSC_DIV4

                                          0010: CK_RCOSC_DIV12

                                          0011: CK_RCOSC_DIV24

                                          0100: CK_RCOSC_DIV64

                                          0101: CNT_END2

                                          0110: matrix_out67

                                          0111: matrix_out67 divide by 8

                                          1000: CK_RINGOSC

                                          1001: matrix_out80(SPI_SCLK)

                                          1010: CK_LFOSC

                                          1011: CKFSM_DIV256

                                          1100: CKPWM

                                          1101: Reserved

                                          1110: Reserved

                                          1111: Reserved

Delay Mode Select or       reg <675:674>  00: Delay on both falling and rising edges (for delay & counter reset)

asynchronous                              01: Delay on falling edge only (for delay & counter reset Delay)

counter reset                             10: Delay on rising edge only (for delay & counter reset)

                                          11: No delay on either falling or rising edges / high level reset for counter mode

Counter/delay/FSM          reg <677:676>  00: Delay mode

or LUT3_7 Block                           01: Counter/FSM mode

Function Select                           10: Edge Detect mode

                                          11: LUT3_7

000-0046140-105                                                                                                   Page 85 of 168
                                                                    SLG46140

Table 58.  CNT/DLY2 Register Settings

Signal Function  Register Bit          Register Definition
                 Address

FSM Input Data   reg <679:678>         00: 8 bits counter data

Source Select                          01: 8bits ADC data

                                       10: no Data

                                       11: 8MSBs SPI parallel data

000-0046140-105                                                     Page 86 of 168
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12.5  4-bit LUT or Programmable Pattern Generator (PGEN)

The SLG46140 has one combination function macrocell that can serve as a logic or timing function. This macrocell can serve as

a Look Up Table (LUT), or Programmable Pattern Generator (PGEN).

When used to implement LUT functions, the 4-bit LUT takes in four input signals from the connection matrix 0 and produce a

single output, which goes back into the connection matrix 0. When used as a LUT to implement combinatorial logic functions, the

outputs of the LUTs can be configured to any user defined function, including the following standard digital logic devices (AND,

NAND, OR, NOR, XOR, XNOR). The user can also define the combinatorial relationship between inputs and outputs to be any

selectable function.

When operating as a Programmable Pattern Generator, the output of the block with clock out a sequence of two to sixteen bits

that are user selectable in their bit values, and user selectable in the number of bits (up to sixteen) that are output before the

pattern repeats.See Figure 47.

      From Connection Matrix Output 0 <30>  In0

      From Connection Matrix Output 0 <31>  In1   4-bit LUT0      OUT

      From Connection Matrix Output 0 <32>  In2

      From Connection Matrix Output 0 <33>  In3   LUT Truth

                                                           Table

                                                                                             0  To Connection Matrix 0 Input <13>

                                                                  reg <945:930>

                                                                                             1

                                                  Pattern
                                                           size

                                            nRST  PGEN

                                                                  OUT

                                            CLK

                                                           PGEN
                                                           Data
                                                                                 reg  <950>

                                            reg <949:946>

                                            Figure 46. 4-bit LUT0 or PGEN

000-0046140-105                                                                                 Page 87 of 168
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VDD

                                                                                                                          t

nRST

                                                                                                                          t

CLK              0  1       2       3       4       5       6       7      8      9      10  11  12  13  14  15  16  17

                                                                                                                          t

OUT

      D0  D0           D15     D14     D13     D12     D11     D10     D9     D8     D7  D6  D5  D4  D3  D2  D1  D0  D15

                                                                                                                          t

                                                    Figure 47.      PGEN Timing Diagram

000-0046140-105                                                                                                          Page 88 of 168
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When this block is used to implement LUT function, the 4-bit LUT uses a 16-bit register signal to define its output function;

4-Bit LUT0 is defined by reg<945:930>.

Table 59.  4-bit LUT0  Truth  Table

IN3          IN2       IN1          IN0             OUT

      0      0            0          0            reg <930>

      0      0            0          1            reg <931>

      0      0            1          0            reg <932>

      0      0            1          1            reg <933>

      0      1            0          0            reg <934>

      0      1            0          1            reg <935>

      0      1            1          0            reg <936>

      0      1            1          1            reg <937>

      1      0            0          0            reg <938>

      1      0            0          1            reg <939>

      1      0            1          0            reg <940>

      1      0            1          1            reg <941>

      1      1            0          0            reg <942>

      1      1            0          1            reg <943>

      1      1            1          0            reg <944>

      1      1            1          1            reg <945>

Each Macrocell, when programmed for a LUT function, uses a 16-bit register to define     their  output  function:

                                            4-Bit LUT0   is   defined  by  reg<945:930>

Table 60.  4-bit LUT   Standard  Digital Functions

Function     MSB                                                                                                                  LSB

AND-4            1     0         0       0  0       0         0        0   0  0          0      0       0          0           0  0

NAND-4           0     1         1       1  1       1         1        1   1  1          1      1       1          1           1  1

OR-4             1     1         1       1  1       1         1        1   1  1          1      1       1          1           1  0

NOR-4            0     0         0       0  0       0         0        0   0  0          0      0       0          0           0  1

XOR-4            0     1         1       0  1       0         0        1   1  0          0      1       0          1           1  0

XNOR-4           1     0         0       1  0       1         1        0   0  1          1      0       1          0           0  1

12.5.1   4-Bit LUT0 or Programmable Pattern Generator Register Settings

Table 61.  4-Bit LUT0 or Programmable Pattern Generator Register Settings

                       Register Bit
Signal Function           Address           Register Definition

LUT4_0 & PGEN             <945:930>         Data

data

4-bit counter data in     <949:946>         Data

PGEN

PGEN Enable                  <950>          0: LUT4 Function

Signal                                      1: PGEN Function

000-0046140-105                                                                                                       Page 89     of 168
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12.6    4-Bit LUT or 14-Bit Counter / Delay Macrocells

There is one macrocell that can serve as a 4-bit LUT or as Counter / Delay. When used to implement LUT functions, the 4-bit

LUTs each take in four input signals from the connection matrix and produce a single output, which goes back into the connection

matrix. When used to implement 14-Bit Counter / Delays function, two of the four input signals from the connection matrix go to

the external clock (ext_CLK) and reset (DLY_In/CNT_Reset) for the counter/delay, with the output going back to the connection

matrix.

From Connection Matrix Output  <72>                                     IN3

                                                                              4-bit LUT1

                                                                        IN2

From Connection Matrix Output  <70>                                     IN1

                                                                                          OUT

                                                                        IN0

                                                                                                         To Connection
                                                                                                         Matrix Input <39>
         From Connection
         Matrix Output <71>
                                                                                          reg <698:680>

                                                                        DLY_In/CNT_Reset

                                                                        KEEP

From    Connection                                                            CNT/DLY2/   OUT

Matrix  Output <67>                                                     UP    FSM0

                               Clk Select                               CLK
                               reg <698:695>

         2-bit NVM

         reg <702:701>

                                              Figure  48.  4-bit  LUT1  or CNT/DLY2/FSM0

000-0046140-105                                                                                          Page 90 of 168
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12.6.1  4-Bit LUT or 14-Bit Counter / Delay Macrocell Used as 4-Bit LUT

Table 62.  4-bit LUT1  Truth  Table

IN3        IN2         IN1       IN0          OUT

0          0              0          0     reg <680>

0          0              0          1     reg <681>

0          0              1          0     reg <682>

0          0              1          1     reg <683>

0          1              0          0     reg <684>

0          1              0          1     reg <685>

0          1              1          0     reg <686>

0          1              1          1     reg <687>

1          0              0          0     reg <688>

1          0              0          1     reg <689>

1          0              1          0     reg <690>

1          0              1          1     reg <691>

1          1              0          0     reg <692>

1          1              0          1     reg <693>

1          1              1          0     reg <694>

1          1              1          1     reg <695>

Each Macrocell, when programmed for a LUT function, uses a 16-bit register to define    their  output  function:

                                           4-Bit LUT1    is  defined  by  reg<695:680>

Table 63. 4-bit LUT    Standard  Digital   Functions

Function   MSB                                                                                                                LSB

AND-4            1     0      0         0  0          0      0        0   0  0          0      0       0          0  0        0

NAND-4           0     1      1         1  1          1      1        1   1  1          1      1       1          1  1        1

OR-4             1     1      1         1  1          1      1        1   1  1          1      1       1          1  1        0

NOR-4            0     0      0         0  0          0      0        0   0  0          0      0       0          0  0        1

XOR-4            0     1      1         0  1          0      0        1   1  0          0      1       0          1  1        0

XNOR-4           1     0      0         1  0          1      1        0   0  1          1      0       1          0  0        1

000-0046140-105                                                                                                      Page 91  of 168
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12.6.2  4-Bit LUT or as 14-Bit Counter  /  Delay Register Settings

Table 64.  CNT/DLY2 Register Settings

                       Register Bit
Signal Function        Address             Register Definition

LUT4_1 data [bits      reg<693:680>        data

13:0]

(if reg<702:701>=11)

or

DLY2/CNT2/FSM0

data

LUT4_1 data [bit 14]   reg<694>            0: reset to 0s

(if reg<702:701>=11)                       1: set to Data.

or

CNT2/FSM0's Q are

set to 1s or reset 0s

selection

Counter/delay2 Clock   reg<698:695>        0000: CK_RCOSC

Source Select                              0001: CK_RCOSC_DIV4

                                           0010: CK_RCOSC_DIV12

                                           0011: CK_RCOSC_DIV24

                                           0100: CK_RCOSC_DIV64

                                           0101: CNT_END1

                                           0110: Matrix0_out67

                                           0111: Matrix0_out67 divide by 8

                                           1000: CK_RINGOSC

                                           1001: Matrix0_out80(SPI_SCLK)

                                           1010: CK_LFOSC

                                           1011: CKFSM_DIV256

                                           1100: CKPWM

                                           1101: Reserved

                                           1110: Reserved

                                           1111: Reserved

Delay2 Edge Mode       reg<700:699>        If DLY Mode;

Select                                     00: Both Edge

                                           01: Falling Edge

                                           10: Rising Edge

                                           11: None If CNT

                                           Reset Mode;

                                           00: Both Edge Reset

                                           01: Falling Edge Reset

                                           10: Rising Edge Reset

                                           11: High level Reset

CNT/DLY2 Block         reg<702:701>        00: DLY

Function Select                            01: CNT/FSM

                                           10: edge detect

                                           11: 4bit LUT4_1

FSM0 Input Data        reg<704:703>        00: 8 bits NVM data

Source Select                              01: 8 bits ADC data

                                           10: 0

                                           11: 8MSBs SPI parallel data.

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13.0                 Analog Comparators (ACMP)

There are two Analog Comparator (ACMP) macro cells in the SLG46140. In order for the ACMP cells to be used in a GreenPAK

design, the power up signals (ACMPx_pdb) need to be active. By connecting to signals coming from the Connection Matrix, it is

possible to have each ACMP be on always on, always off, or power cycled based on a digital signal coming from the Connection

Matrix. When ACMP is powered down, output is low.

PWR UP = 1 => ACMP is powered up

PWR UP = 0 => ACMP is powered down

During ACMP power up, its output will remain low, and then becomes valid 4.42 ms (max) after ACMP power up signal goes high,
see Figure 49. If VDD is greater or equal to 2.7 V, it is possible to decrease turn-on time by setting the BG ok delay to 100 μs,

see Figure 50. The ACMP cells have an input "Low bandwidth" signal selection, which can be used to save power and reduce

noise impact when lower bandwidth signals are being compared. To ensure proper chip startup operation, it is recommended to

enable the ACMPs with the POR signal, and not the VDD signal.

                     5000                                                                                                    1600

                     4500

                                                                                                                             1400

                     4000

POWER ON DELAY (μS)                                                                                     POWER ON DELAY (μS)  1200

                     3500

                                                                                 -40⁰C                                                                                                   -40⁰C

                     3000                                                        room                                        1000

                                                                                                                                                                                         room

                     2500                                                        +85⁰C                                                                                                   +85⁰C

                                                                                                                             800

                     2000

                                                                                                                             600

                     1500

                     1000                                                                                                    400

                     500   1.71  1.80  1.89  2.50  2.70  3.00  3.30  3.60  4.20  4.50   5.00  5.50                           200

                                                                                                                                   1.71  1.80  1.89  2.50  2.70  3.00  3.30  3.60  4.20  4.50   5.00  5.50

                                                   VDD (V)                                                                                                 VDD (V)

Figure 49. Maximum Power On Delay vs. VDD,                                                              Figure 50. Maximum Power On Delay vs. VDD,

BG = 550 µs, Regulator and Charge Pump set to                                                 automat-  BG = 100 µs, Regulator and Charge Pump set to automatic

ic ON/OFF                                                                                               ON/OFF

Each of the ACMP cells has a positive input signal that can be provided by a variety of external sources. There is also a selectable

gain stage (1X, 0.5X, 0.33X, 0.25X) before connection to the analog comparator. The Gain divider is unbuffered and consists of

250 KΩ (typ.) resistors, see Table 53. For gain divider accuracy refer to Table 54. IN- voltage range: 0 - 1.2 V. Can use Vref

selection VDD/4 and VDD/3 to maintain this input range.

Input bias current < 1 nA (typ).

Table 65.                  Gain Divider Input Resistance (typical)

Gain                                                     x1                             x0.5            x0.33                                  x0.25

Input Resistance                                         100 GΩ                        1 MΩ             0.75 MΩ                                1 MΩ

000-0046140-105                                                                                                                                                                                Page 93 of 168
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Table 66.  Gain Divider Accuracy

Gain                                                      x0.5              x0.33             x0.25

Accuracy                                                  -0.83%            -0.83%            -0.78%

                                                          +0.73%            +0.96%       +1.14%

Each cell also has a hysteresis selection, to offer hysteresis of 0 mV, 25 mV, 50 mV or 200 mV. The 50 mV and 200 mV hysteresis

options can be used with internal voltage reference only. While 25 mV hysteresis option can be used with both internal and external

voltage reference. The 50 mV and 200 mV hysteresis options are one way hysteresis. It means that the actual thresholds will be

Vref (high threshold) and Vref - hysteresis (low threshold). The ACMP output will retain its previous value, if the input voltage is

within thresholds window (between Vref and Vref - hysteresis). Please note for the 25 mV hysteresis option threshold levels will

be Vref + hysteresis/2 (high threshold) and Vref - hysteresis/2 (low threshold).

Note: Any ACMP powered on enables the Bandgap internal circuit as well. An analog voltage will appear on Vref even when the

Force Bandgap option is set as Disabled.

                                                20%

                                                                                                                             Upper Limit

                                                15%

                                                                                                                             Lower Limit

                 INPUT THRESHOLD VARIATION (%)  10%

                                                5%

                                                0%

                                                      50       150  250     350     450  550       650  750   850       950  1050   1150

                                                -5%

                                                -10%

                                                -15%                                VOLTAGE REFERENCE   (mV)

                                                -20%

           Figure 51.                           Input Threshold Variation (including Vref variation, ACMP offset)            vs. Voltage reference

                                                                    at T=(-40 … +85)°C, LBW Mode - Disable, Vhys=0 mV.

Note: when VDD < 1.8V voltage reference should not exceed 1100 mV.

Table 67.  Built-in Hysteresis Tolerance.

Vhys (mV)                                                        VDD=1.7 V                         VDD=3.3 V                        VDD=5.5 V

                                                      min (mV)           max (mV)        min (mV)             max (mV)       min (mV)     max (mV)

           25                                             7.8               34.0              7.9             34.1           4.9                    34.2

           50                                             43.8              55.3         43.8                 55.2           43.8                   55.6

      200                                                 193.4             206.3        188.3                207.6          189.7                  207.9

000-0046140-105                                                                                                                           Page 94 of 168
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13.1  ACMP0  Block Diagram

                                                                             reg <524>

                                                                                        reg <511:510>

                               reg <526:525>                                 LBW

                                                                             Selection  Hysteresis

                                                                                        Selection

                 PIN 10                00             reg <523:522>

             PGA_OUT                   01

                                                           Selectable        +                         To Connection
                                                           Gain
                 VDD                   10                                                              Matrix Input<48>

                                                                       Vref       pdb

                                       11                                      -

                         DAC0_OUT      11111

                         DAC1_OUT      11110

                               PIN4/2  11101

                               PIN5/2  11100

                               PIN4    11011

                               PIN5    11010

                               VDD/4   11001

                               VDD/3   11000

                                                           From Connection
                                                           Matrix Output <64>
                                       10111-
                 Internal              00000
                         Vref

                               reg <500:496>

                                              Figure  52.  ACMP0 Block Diagram

000-0046140-105                                                                                        Page 95 of 168
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13.2  ACMP0 Register Settings

Table 68.  ACMP0 Register Settings

Signal Function      Register Bit   Register Definition
                     Address

ACMP0 In Voltage     reg<500:496>   00000: 50 mV         00001: 100 mV

Select                              00010: 150 mV        00011: 200 mV

                                    00100: 250 mV        00101: 300 mV

                                    00110: 350 mV        00111: 400 mV

                                    01000: 450 mV        01001: 500 mV

                                    01010: 550 mV        01011: 600 mV

                                    01100: 650 mV        01101: 700 mV

                                    01110: 750 mV        01111: 800 mV

                                    10000: 850 mV        10001: 900 mV

                                    10010: 950 mV        10011: 1 V

                                    10100: 1.05 V        10101: 1.1 V

                                    10110: 1.15 V        10111: 1.2 V

                                    11000: VDD/3         11001: VDD/4

                                    11010: vref_ext_acmp1

                                    11011: vref_ext_acmp0

                                    11100: vref_ext_acmp1 / 2

                                    11101: vref_ext_acmp0 / 2

                                    11100: DAC1_out

                                    11111: DAC0_out

ACMP0 Hysteresis     reg<511:510>   00: Disabled (0 mV)

Enable                              01: Enabled (25 mV)

                                    10: Enabled (50 mV)

                                    11: Enabled (200 mV)

ACMP0 Positive       reg<523:522>   00: 1.00X

Input Divider                       01: 0.50X

                                    10: 0.33X

                                    11: 0.25X

ACMP0 Low            reg<524>       1: On

Bandwidth (Max: 1                   0: Off

MHz) Enable

ACMP0 Positive       reg<526:525>   00: Pin10 input

Input Source Select                 01: ADC PGA out

                                    10: VDD

                                    11: None

ACMP0 input 100u     reg<540>       0: Disable

Current Source                      1: Enable

Enable

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13.3  ACMP1  Block Diagram

                                                                             reg <518>

                                                                                        reg <509:508>

                               reg <517:516>                                 LBW

                                                                             Selection  Hysteresis

                                                                                        Selection

                 PIN 9                 00             reg <520:519>

             PGA_OUT                   01

                                                           Selectable        +                         To Connection
                                                           Gain
                 PIN 10                10                                                              Matrix Input<49>

                                                                       Vref       pdb

                                       11                                      -

                         DAC0_OUT      11111

                         DAC1_OUT      11110

                               PIN4/2  11101

                               PIN5/2  11100

                               PIN4    11011

                               PIN5    11010

                               VDD/4   11001

                               VDD/3   11000

                                                           From Connection
                                                           Matrix Output <65>
                                       10111-
                 Internal              00000
                         Vref

                               reg <505:501>

                                              Figure  53.  ACMP1 Block Diagram

000-0046140-105                                                                                        Page 97 of 168
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13.4  ACMP1 Register Settings

Table 69.  ACMP1 Register Settings

Signal Function      Register Bit   Register Definition
                     Address

ACMP1 In Voltage     reg<505:501>   00000: 50 mV         00001: 100 mV

Select                              00010: 150 mV        00011: 200 mV

                                    00100: 250 mV        00101: 300 mV

                                    00110: 350 mV        00111: 400 mV

                                    01000: 450 mV        01001: 500 mV

                                    01010: 550 mV        01011: 600 mV

                                    01100: 650 mV        01101: 700 mV

                                    01110: 750 mV        01111: 800 mV

                                    10000: 850 mV        10001: 900 mV

                                    10010: 950 mV        10011: 1 V

                                    10100: 1.05 V        10101: 1.1 V

                                    10110: 1.15 V        10111: 1.2 V

                                    11000: VDD/3         11001: VDD/4

                                    11010: vref_ext_acmp1

                                    11011: vref_ext_acmp0

                                    11100: vref_ext_acmp1 / 2

                                    11101: vref_ext_acmp0 / 2

                                    11100: DAC1_out

                                    11111: DAC0_out

ACMP1 Hysteresis     reg<509:508>   00: Disabled (0 mV)

Enable                              01: Enabled (25 mV)

                                    10: Enabled (50 mV)

                                    11: Enabled (200 mV)

ACMP1 Positive       reg<517:516>   00: Pin9 input

Input Source Select                 01: ADC PGA out

                                    10: Pin10 input

                                    11: None

ACMP1 Low            reg<518>       0: Off

Bandwidth (Max: 1                   1: On

MHz) Enable

ACMP1 Positive       reg<520:519>   00: 1.00X

Input Divider                       01: 0.50X

                                    10: 0.33X

                                    11: 0.25X

ACMP1 input 100u     reg<541>       0: Disable

Current Source                      1: Enable

Enable

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14.0  Digital Storage Elements (DFFs/Latches)

There are six Combination Function macrocells that can be used to implement D-Flip Flop or Latch functions. Please see Section

12.1 2-Bit LUT or D Flip Flop Macrocells and Section 12.2 3-Bit LUT or D Flip Flop with Set/Reset Macrocells for the description

of this Combination Function macrocell.

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                                                                        SLG46140

14.1  Initial Polarity  Operations

                                    Figure 54. DFF Polarity Operations

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                 Figure 55. DFF Polarity Operations with nReset

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                                                               SLG46140

                 Figure 56. DFF Polarity Operations with nSet

000-0046140-105                                                Page 102 of 168
                                                                                                           SLG46140

15.0  Counters/Delay Generators (CNT/DLY)

There are two configurable counters/delay generators in the SLG46140. One of the counter/delay generators (CNT/DLY 0) is

14-bit, and the other counter/delay generator (CNT/DLY 1) is 8-bit. For flexibility, each of these macrocells has a large selection

of internal and external clock sources, as well as the option to chain from the output of the previous (N-1) CNT/DLY macrocell, to

implement longer count / delay circuits.

One of the counter/delay generator macrocells (CNT/DLY 0) has two inputs from the connection matrix, one for Delay Input/Reset

Input (Delay_In/Reset_In), and one for an external counter/clock source. The other counter/delay generator macrocell (CNT/DLY

1) has one input from the connection matrix, which has a shared function of either a Delay Input or an external clock input.

The delay time and counter output equation is as follows:

Delay time = ( (counter data + 1) + variable ) / Clock

Variable = (0 or 1) * period

Counter period = (counter data + 1 ) / Clock

Note: variable can be negative, since OSC can operate while Delay input changes. In this case it might be possible that we will

not see first period, if OSC rising edge appears immediately after input change.

Note that there are also two Combination Function Macrocells that can implement either 3-bit LUT or 8-bit counter / delay or 4-bit

LUT or 14-bit counter / delay. For more information please see Section 12.4 3-bit LUT or 8-Bit Counter / Delay Macrocells and

12.6 4-Bit LUT or 14-Bit Counter / Delay Macrocells.

                                                  Mode  Select: reg <742:741>

      From Connection
      Matrix Output <68>
                                                           Edge Detector
                                                                                      reg <744:743>

                                  reg  <740:737>                                            Delay_out

                                                                                                       00  To Connection
                                                                                                           Matrix Input <37>
                                                                                                       01
      CK_RCOSC                                                                                         10
                              1                                                Wake/Sleep Control
      CK_RCOSC/4                                                                                       11
                              2
      CK_RCOSC/12
                              3
      CK_RCOSC/24
                              4
      CK_RCOSC/64
                              5
      CNT_END3
                              6                                 CNT/DLY0
      Matrix0_out67
                              7
      Matrix0_out67 div 8                                                      Counter_end
                              8
      CK_RINGOSC
                              9                            clk
Matrix0_out80 (SPI_SCLK)
                              10
      CK_LFOSC
                              11
      CKFSM_DIV256
                              12
                 CKPWM
                              13
      Reserved
                              14
      Reserved
                              15                                Counter Control Data
      Reserved                                                  reg <735:722>
                              16

                                                        Figure 57. CNT/DLY0

000-0046140-105                                                                                            Page 103 of 168
                                                                                                     SLG46140

                                             Mode Select: reg <719:718>

From Connection
Matrix Output <69>
                                             Edge Detector
                                                                         reg <721:720>

                              reg <717:714>                                           Delay_out

                                                                                                 00  To Connection
                                                                                                     Matrix Input <38>
                                                                                                 01
CK_RCOSC                                                                                         10
                          1
CK_RCOSC/4                                                                                       11
                          2
CK_RCOSC/12
                          3
CK_RCOSC/24
                          4
CK_RCOSC/64
                          5
CNT_END0
                          6                       CNT/DLY1
Matrix0_out67
                          7
Matrix0_out67 div 8                                                      Counter_end
                          8
CK_RINGOSC
                          9                  clk
Matrix0_out80 (SPI_SCLK)
                          10
CK_LFOSC
                          11
CKFSM_DIV256
                          12
                 CKPWM
                          13
Reserved
                          14
Reserved
                          15                      Counter Control Data
Reserved                                          reg <712:705>
                          16

                                             Figure 58. CNT/DLY1

000-0046140-105                                                                                      Page 104 of 168
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15.1    CNT/DLY Timing Diagrams

15.1.1  Delay Mode (counter data: 3) CNT/DLY0...CNT/DLY9

                   DLYIN

                                            offset

                                 period  1  2       3  4     5

        CLK  (OSC  force on)

                   DLYOUT

                                 delay = offset + period x (count_data + 1)
                                 offset = (0 or 1) * period

                   DLYIN

                                            offset

                                            1       2  3     4                  5

CLK (single DLY usage,
      OSC is autopower on)

                   DLYOUT

                                 delay = offset + period x (count_data +           1)
                                         offset = (0 or 1) * period (25 kHz)
                                         offset = (0, 1 or 2) * period (2 MHz)

                                 Figure 59. Timing (rising edge)                   for  count  data =  3

                   DLYIN

                                                                                               offset

                                 period                                                 1      2       3  4               5

        CLK  (OSC  force on)

                   DLYOUT

                                                                                   delay = offset + period x (count_data  +  1)
                                                                                        offset = (0 or 1) * period

                   DLYIN

                                                                                               offset

                                                                                               1       2  3               4      5

CLK (single DLY usage,
      OSC is autopower on)

                   DLYOUT

                                                                                        delay = offset + period x (count_data + 1)
                                                                                        offset = (0 or 1) * period (25 kHz)
                                                                                        offset = (0, 1 or 2) * period (2 MHz)

                                 Figure 60. Timing (falling edge) for count data = 3

000-0046140-105                                                                                                                     Page 105 of 168
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15.1.2  Counter Mode (counter data: 3) CNT/DLY0...CNT/DLY9

        RESETIN

EDGE DETECT OUT                The pulse width is about 10 ns, depending on PVT

                 CLK

                 OUT                                  4 clk period pulse

                 Q    3    20  3          2     1  0  3            2  1   0          3   2           1       0   3        2     1  0

        Note: Q = current counter value

                 Figure 61. Timing (reset    rising edge mode, oscillator is         forced  on)        for  count  data     =  3

        RESETIN
        FROM MATRIX

EDGE DETECT OUT                The pulse     width is about 10 ns, depending on PVT

                 CLK

                 OUT                                  4 clk period pulse

                 Q    3    20  3          2     1  0  3            2  1   0          3   2           1       0   3        2     1  0

        Note: Q = current counter value

                 Figure 62. Timing (reset falling edge mode, oscillator is forced on) for count data = 3

        RESETIN
        FROM MATRIX

        CLK ENABLE                                                    one clock cycle time + offset
                                                      the offset value is the same as the DLYs auto on case

                 CLK

        COUNTEND

                 Q    3    2                 0        3            2  1   0          3   2           1       0   3              0

        Note: Q = current  counter value

Figure 63. Timing (reset   high level     mode,    oscillator  is  autopowered       on  (controlled         by  reset))  for   count data = 3

000-0046140-105                                                                                                                    Page 106 of 168
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15.1.3  CNT/FSM Mode CNT/DLY2, CNT/DLY4

             RESETIN

                 KEEP

        COUNT_END

                 CLK

                 Q     3  2  10               3  2  1       0            3           2  1       0    3      2    1  0

             Note: Q = current counter value

Figure  64.  CNT/FSM Timing Diagram (reset          rising  edge  mode,  oscillator  is forced  on,  UP=0)  for  counter data  =  3

             RESETIN

                 KEEP

        COUNTEND

                 CLK

                 Q     3  2  13               2  1  0       3            2           1  0       3    2      1    0  3

             Note: Q = current counter value

Figure 65. CNT/FSM Timing Diagram (set rising edge mode, oscillator is forced on, UP=0) for counter data = 3

000-0046140-105                                                                                                     Page 107 of 168
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RESETIN

KEEP

COUNTEND

CLK

Q                3  4  50        1  2  3  4                 5            6  7        8   9           253  254   255  3  4         5

Note: Q = current counter value                                                                                      FSM0 16383
                                                                                                                        FSM1 255

Figure 66. CNT/FSM Timing           Diagram (reset  rising  edge  mode,  oscillator  is forced  on,  UP=1) for  counter data = 3

RESETIN

KEEP

COUNTEND

CLK

Q                3  4  5  3      4  5  6  7                 8            9  10       11  12          253  254   255  3  4         5

Note: Q = current counter value                                                                                      FSM0 16383
                                                                                                                        FSM1 255

Figure 67. CNT/FSM Timing Diagram (set rising edge mode, oscillator is forced on, UP=1) for counter data = 3

000-0046140-105                                                                                                 Page 108 of 168
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15.2  CNT/DLY0 Register Settings

Table 70.  CNT/DLY0 Register Settings

Signal Function      Register Bit      Register Definition
                     Address

Counter0 Control     reg<735:722>      1-16384: (delay time = (counter control  data  +2)  /freq)

Data/Delay0 Time

Control

Counter/Delay0       reg<740:737>      0000: CK_RCOSC

Clock Source Select                    0001: CK_RCOSC_DIV4

                                       0010: CK_RCOSC_DIV12

                                       0011: CK_RCOSC_DIV24

                                       0100: CK_RCOSC_DIV64

                                       0101: CNT_END3

                                       0110: matrix_out67

                                       0111: matrix_out67 divide by 8

                                       1000: CK_RINGOSC

                                       1001: matrix_out80 (SPI_SCLK)

                                       1010: CK_LFOSC

                                       1011: CKFSM_DIV256

                                       1100: CKPWM

                                       1101: Reserved

                                       1110: Reserved

                                       1111: Reserved

Delay0 Mode Select   reg<742:741>      If DLY Mode or Edge Detect:

                                       00: Both Edge

                                       01: Falling Edge

                                       10: Rising Edge

                                       11: None

                                       If CNT/FSM:

                                       00: Both Edge Reset

                                       01: Falling Edge Reset

                                       10: Rising Edge Reset

                                       11: High level Reset

Counter/Delay0       reg<744:743>      00: DLY

Block Function                         01: CNT/FSM

Select                                 10: edge detect

                                       11: wake sleep ratio control

000-0046140-105                                                                                    Page 109 of 168
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15.3  CNT/DLY1 Register Settings

Table 71.  CNT/DLY1 Register Settings

Signal Function      Register Bit      Register Definition
                     Address

Counter1 Control     reg<712:705>      1-255: (delay time = (counter control  data  +2)  /freq)

Data/Delay1 Time

Control

Counter/Delay1       reg<717:714>      0000: CK_RCOSC

Clock Source select                    0001: CK_RCOSC_DIV4

                                       0010: CK_RCOSC_DIV12

                                       0011: CK_RCOSC_DIV24

                                       0100: CK_RCOSC_DIV64

                                       0101: CNT_END0

                                       0110: matrix_out67

                                       0111: matrix_out67 divide by 8

                                       1000: CK_RINGOSC

                                       1001: matrix_out80 (SPI_SCLK)

                                       1010: CK_LFOSC

                                       1011: CKFSM_DIV256

                                       1100: CKPWM

                                       1101: Reserved

                                       1110: Reserved

                                       1111: Reserved

Delay1 Mode Select   reg<719:718>      If DLY Mode or Edge Detect:

                                       00: Both Edge

                                       01: Falling Edge

                                       10: Rising Edge

                                       11: None

                                       If CNT/FSM:

                                       00: Both Edge Reset

                                       01: Falling Edge Reset

                                       10: Rising Edge Reset

                                       11: High level Reset

Counter/Delay1       reg<721:720>      00: DLY

Block Function                         01: CNT/FSM

Select                                 10: edge detect

                                       11: CNT/FSM

000-0046140-105                                                                                  Page 110 of 168
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15.4  CNT/DLY2 Register Settings

Table 72.  CNT/DLY2 Register Settings

Signal Function      Register Bit      Register Definition
                     Address

Counter2 Control     reg<693:680>      1-16384: (delay time = (counter control  data  +2)  /freq)

Data/Delay2 Time

Control

Counter/Delay2       reg<698:695>      0000: CK_RCOSC

Clock Source Select                    0001: CK_RCOSC_DIV4

                                       0010: CK_RCOSC_DIV12

                                       0011: CK_RCOSC_DIV24

                                       0100: CK_RCOSC_DIV64

                                       0101: CNT_END1

                                       0110: matrix_out67

                                       0111: matrix_out67 divide by 8

                                       1000: CK_RINGOSC

                                       1001: matrix_out80 (SPI_SCLK)

                                       1010: CK_LFOSC

                                       1011: CKFSM_DIV256

                                       1100: CKPWM

                                       1101: Reserved

                                       1110: Reserved

                                       1111: Reserved

Delay2 Mode Select   reg<700:699>      If DLY Mode or Edge Detect:

                                       00: Both Edge

                                       01: Falling Edge

                                       10: Rising Edge

                                       11: None

                                       If CNT/FSM:

                                       00: Both Edge Reset

                                       01: Falling Edge Reset

                                       10: Rising Edge Reset

                                       11: High level Reset

Counter/Delay2       reg<702:701>      00: DLY

Block Function                         01: CNT/FSM

Select                                 10: edge detect

                                       11: 4bit LUT4_1

000-0046140-105                                                                                    Page 111 of 168
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15.5  CNT/DLY3 Register Settings

Table 73.  CNT/DLY3 Register Settings

Signal Function      Register Bit      Register Definition
                     Address

Counter3 Control     reg<668:661>      1-255: (delay time = (counter control  data  +2)  /freq)

Data/Delay3 Time

Control

Counter/Delay3       reg<673:670>      0000: CK_RCOSC

Clock Source Select                    0001: CK_RCOSC_DIV4

                                       0010: CK_RCOSC_DIV12

                                       0011: CK_RCOSC_DIV24

                                       0100: CK_RCOSC_DIV64

                                       0101: CNT_END2

                                       0110: matrix_out67

                                       0111: matrix_out67 divide by 8

                                       1000: CK_RINGOSC

                                       1001: matrix_out80 (SPI_SCLK)

                                       1010: CK_LFOSC

                                       1011: CKFSM_DIV256

                                       1100: CKPWM

                                       1101: Reserved

                                       1110: Reserved

                                       1111: Reserved

Delay3 Mode Select   reg<675:674>      If DLY Mode or Edge Detect:

                                       00: Both Edge

                                       01: Falling Edge

                                       10: Rising Edge

                                       11: None

                                       If CNT/FSM:

                                       00: Both Edge Reset

                                       01: Falling Edge Reset

                                       10: Rising Edge Reset

                                       11: High level Reset

Counter/Delay3       reg<677:676>      00: DLY

Block Function                         01: CNT/FSM

Select                                 10: edge detect

                                       11: 3bit LUT3_7

000-0046140-105                                                                                  Page 112 of 168
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16.0  Digital Comparator (DCMP) / Pulse Width Modulator (PWM)

The SLG46140 has three 8-bit digital comparator / pulse width modulator logic cells. Each of these three logic cells can be either

a digital comparator (DCMP) or a pulse width modulator (PWM) independently of how the other two logic cells are defined.

Both the DCMP and PWM logic can operate at up to a frequency of 10MHz. The input power for the three logic cells is controlled

independently by reg<612> for DCMP0/PWM0, reg<601> for DCMP1/PWM1 and reg<590> for DCMP2/PWM2.

PWM power down control is configured by reg <653> which is also shared with the ADC and OSC.

16.1  DCMP Input Modes

The three DCMP logic cells have a positive (IN+) and a negative (IN-) input that are compared within the logic cell. The inp signal

(connected to the IN+ input) takes the value from a 4:1 mux selection between the following signals:

•     8-bit signal from the ADC Parallel Output

•     8-bit signal from the SPI logic cell output (SPI<15:8> for DCMP0 and DCMP2 or SPI<7:0> for DCMP1)

•     8-bit signal from the FSM0<7:0>

•     8-bit user defined signal value

The inn signal (connected to the IN- input) takes the value from a 4:1 mux selection between the following signals:

•     8-bit signal from the SPI logic cell output (SPI<7:0> for DCMP0 and DCMP2 or SPI<15:8> for DCMP1)

•     8-bit signal from the FSM0<7:0>

•     8-bit signal from the FSM1<7:0> (for DCMP0 and DCMP1) or CNT1'Q<7:0> (for DCMP2)

•     8-bit user defined signal value

16.2  DCMP Output Modes

The two 8-bit data inputs from IN+ and IN- are compared within the DCMP logic cells to produce the output and a match signal.

•     If inp > inn, both OUT+ and OUT signals are equal to “1”, and EQ signal is equal to “0”

•     If inp < inn, both OUT+ and OUT signals are equal to “0”, and EQ signal is equal to “0”

•     If inp = inn, both OUT+ and OUT signals are equal to “0”, and EQ signal is equal to “1”

Both the OUT+ and EQ signals are triggered by the rising or falling edge of the CKOSC signal (defined by bit reg <580:579>).

There are two cases for the OUT signal controlled by reg <614>, reg <603>, reg <592>.

If these registers = 0, then

•     if inp > inn, OUT = 1, EQ = 0

•     if inp < inn, OUT = 0, EQ = 0

•     if inp = inn, OUT = 0, EQ = 1

If these registers = 1, then

•     if inp > inn, OUT = 1, EQ = 0

•     if inp < inn, OUT = 0, EQ = 0

•     if inp = inn, OUT = 1, EQ = 1

16.3  PWM Input Modes

IN+ for the PWM is an 8-bit data string that can be selected from one of four sources:

•     8-bit signal from the ADC Parallel Output

000-0046140-105                                                                                                      Page 113 of 168
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•  8-bit signal from the SPI logic cell output   (SPI<15:8> for DCMP0 and DCMP1      or  SPI<7:0>  for  DCMP2)

•  8-bit signal from the FSM0<7:0>

•  8-bit user defined signal value

IN-’s 8-bit data string for all PWMs is sourced  from an 8-bit signal from CNT/DLY.

000-0046140-105                                                                                                 Page 114 of 168
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16.4  PWM Output Modes

The output (OUT+) duty cycle can be set to either count down to 0% or count up to 100% and each PWM is independently

controlled by the value of reg<614> (PWM0), reg<603> (PWM1), and reg<592> (PWM2). When both inputs are equal the output

signal (EQ) will go high. The outputs (OUT- and OUT+) are non-overlapping.

When reg<614/603/592> = “0”

•     PWM output duty cycle ranges from 0% to 99.61% and is determined by: Output Duty Cycle = IN+/256

•     (IN+ = 0: output duty cycle = 0/256 = 0%; IN+ = 255: output duty cycle = 255/256 = 99.61%)

•     Output signals are triggered by the rising or falling edge of the CKOSC signal (defined by bit reg <580:579>)

When reg<614/603/592> = “1”

•     PWM output duty cycle ranges from 0.39% to 100% and is determined by Output Duty Cycle = (IN+ + 1)/256

•     (IN+ = 0: output duty cycle = 1/256 = 0.39%; IN+ = 255: output duty cycle = 256/256 = 100%)

•     Output signals are triggered by the rising or falling edge of the CKOSC signal (defined by bit reg <580:579>)

When IN+ = IN- then EQ = “1”

16.5  DCMP0/PWM0 Functional Diagram

                                                      reg <653>

                                    Connection Matrix Output <78>

                                                      reg <612>    PWM PD

                        reg <618:617>                              Select

   Connection Matrix
   Output <77:76>

                        ADC<7:0>       00

   reg <628:621>        8 MSBs SPI     01

   reg <636:629>   00   FSM0<7:0>      10             IN+

   reg <644:637>   01                  11                          DCMP0/PWM0

   reg <652:645>   10

                   11   FSM0<7:0>                                                                  To Connection     Matrix  Input  <41>

                                       00                                   OUT+

                              reg0     01                                                          To Connection     Matrix  Input  <42>

                        8 LSBs SPI     10             IN-                      OUT-

                        FSM1<7:0>      11

                                           CK OSC                           reg <614>  Output Range Select

                       reg <620:619>       reg <613>                                   0 = 0% to 99.61%

                                                                                       1 = 0.39% to 100%

                                       Figure 68. DCMP0/PWM0 Functional Diagram

000-0046140-105                                                                                                      Page 115 of 168
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16.6  DCMP1/PWM1    Functional Diagram

                                                              reg <653>

                                 Connection Matrix Output <78>

                                                   reg <601>             PWM PD

                    reg <607:606>                                        Select

                    ADC<7:0>       00

Connection Matrix   8 LSBs SPI     01

Output <77:76>      FSM1<7:0>      10              IN+

                    reg1           11                              DCMP1/PWM1

reg <652:645>   00                                                                          To Connection        Matrix  Input  <43>

reg <644:637>   01  FSM1<7:0>      00                                            OUT+

reg <636:629>   10  8 MSBs SPI     01                                                       To Connection        Matrix  Input  <44>

reg <6282:621>                     10                         IN-                OUT-

                11  FSM0<7:0>      11

                                        CK OSC                                   reg <603>  Output Range Select

                    reg <609:608>       reg <602>                                           0 = 0% to 99.61%

                                                                                            1 = 0.39% to 100%

                                   Figure 69. DCMP1/PWM1 Functional Diagram

16.7  DCMP2/PWM2    Functional Diagram

                                                              reg <653>

                               Connection Matrix Output <78>

                                                   reg <590>             PWM PD

                    reg <596:595>                                        Select

                    ADC>7:0>       00

                    SPI <15:8>     01

                    FSM0<7:0>      10              IN+

                    reg3           11                              DCMP2/PWM2

                                                                                            To Connection        Matrix  Input  <45>

                    FSM0<7:0>      00                                            OUT+

                    reg2           01                                                       To Connection        Matrix  Input  <46>

                    8 LSBs SPI     10                         IN-                OUT-

                    CNT1_Q[7:0]    11

                                        CK OSC                                   reg <592>  Output Range Select

                    reg <598:597>       reg <591>                                           0 = 0% to 99.61%

                                                                                            1 = 0.39% to 100%

                                   Figure 70. DCMP2/PWM2 Functional Diagram

000-0046140-105                                                                                                  Page 116 of 168
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16.8   PWM Dead Band Control

The dead band interval can be controlled with NVM bits from PWM0 reg<616:615>, from PWM1 reg<605:604>,          from  PWM2

reg<594:593>. The typical dead band time starts at 8ns and can go to 64 ns, increasing by 8ns intervals.

For the Delay dead band control, the dead time control range is:

                                         TD = (PWM Register bits + 1) x 8ns

16.9   PWM Dead Band Control Timing Diagram

                              PWM (out)

                              Reference

                              outp

                              outn

                              Dead time                           Dead time

                              Figure 71. PWM Dead Band Control Timing Diagram

16.10  DCMP/PWM Power Down Control

The power down source for the DCMP/PWM logic cells is selected by reg <653> (shared with the ADC and PWM). The power

down control DCMP/PWM logic cells comes from a register bit, otherwise it will come from connection matrix output 78 (in order

for DCMP to turn on, this signal should be LOW). The DCMP/PWM logic cells can then be turned on or off individually with the

appropriate register. The power down control of each logic cell is managed by the following register settings:

•     When reg<612> = “0” DCMP0/PWM0 is powered down, when “1” logic cell is ON

•     When reg<601> = “0” DCMP1/PWM1 is powered down, when “1” logic cell is ON

•     When reg<590> = “0” DCMP2/PWM2 is powered down, when “1” logic cell is ON

16.11  DCMP/PWM Clock Invert Control

The three DCMP/PWM logic cells can invert the CKOSC input signal during the compare or PWM function. Reg<613>, reg<602>,

and Reg<591> is used to control the three logic cells clock inversion for PWM0, PWM1, and PWM2 respectively.

000-0046140-105                                                                                                 Page 117 of 168
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16.12  DCMP/PWM Register Settings

Table 74.  DCMP/PWM Register Settings

                                       Register Bit

Signal Name      Signal Function       Address       Register Definition

PWMDCMP2_pd      PWM2/DCMP2 power      <590>         0: power down

                 down control                        1: power on

PWMDCMP2_clk_in  PWM/DCMP2 clock       <591>         0: Disable

                 invert                              1: Enable

PWM2_mode_sel    PWM2 mode select      <592>         0: count down to 0%

                                                     1: count up to 100%

PWM2_db_sel      PWM2 Deadband Select                00: 10 ns

                                       <594:593>     01: 20 ns

                                                     01: 40 ns

                                                     11: 80 ns

PWMDCMP2_pos_in  PWM2/DCMP2 positive                 00: from ADC

                 input source select   <596:595>     01: from SPI

                                                     10: from FSM0

                                                     11: reg3

PWMDCMP2_neg_in  PWM2/DCMP2 negative                 00: FSM0[7:0]

                 input source select   <598:597>     01: reg2

                                                     10: 8LSBs SPI

                                                     11: CNT1_Q[7:0]

PWMDCMP1_pd      PWM1/DCMP1 power      <601>         0: power down

                 down control                        1: power on

PWMDCMP1_clk_in  PWM/DCMP1 clock       <602>         0: Disable

                 invert                              1: Enable

PWM1_mode_sel    PWM1 mode select      <603>         0: count down to 0%

                                                     1: count up to 100%

PWM1_db_sel      PWM1 Deadband Select                00: 10 ns

                                       <605:604>     01: 20 ns

                                                     01: 40 ns

                                                     11: 80 ns

PWMDCMP1_pos_in  PWM1/DCMP1 positive                 00: from ADC

                 input source select   <607:606>     01: from 8LSBs SPI

                                                     10: from FSM1[7:0]

                                                     11: reg1

PWMDCMP1_neg_in  PWM1/DCMP1 negative                 00: FSM1[7:0]

                 input source select   <609:608>     01: regs from MUX controlled  by  matrix_out[77:76]

                                                     10: 8MSBs SPI

                                                     11: FSM0[7:0]

PWMDCMP0_pd      PWM0/DCMP0 power      <612>         0: power down

                 down control                        1: power on

PWMDCMP0_clk_in  PWM/DCMP0 clock       <613>         0: Disable

                 invert                              1: Enable

PWM0_mode_sel    PWM0 mode select      <614>         0: count down to 0%

                                                     1: count up to 100%

PWM0_db_sel      PWM0 Deadband Select                00: 10 ns

                                       <616:615>     01: 20 ns

                                                     01: 40 ns

                                                     11: 80 ns

000-0046140-105                                                                        Page 118 of        168
                                                                             SLG46140

Table 74.  DCMP/PWM Register Settings

                                       Register Bit

Signal Name      Signal Function       Address       Register Definition

PWMDCMP0_pos_in  PWM0/DCMP0 positive                 00: ADC [7:0]

                 input source select   <618:617>     01: 8MSBs SPI

                                                     10: FSM0[7:0]

                                                     11: regs from MUX controlled by matrix_out[77:76]

PWMDCMP0_neg_in  PWM0/DCMP0 negative                 00: FSM0[7:0]

                 input source select   <620:619>     01: reg0

                                                     10: 8LSBs SPI

                                                     11: FSM1[7:0]

ADC_PWM_OSC_pd   ADC/PWM/OSC power                   0: power down is not synchronized with clock, when

_src_sel         down source select                  PWM/DCMP is power down

                                       <653>         1: power down is synchronized with clock

                                                     when PD=0, the clock is enabled after 2 clock cycles

                                                     when PD=1, the clock is gated immediately

PWMDCMP2_pos_in  PWM2/DCMP2 positive                 00: from ADC

                 input source select   <768:767>     01: from 8MSBs SPI

                                                     10: from FSM0 [7:0]

                                                     11: reg3

000-0046140-105                                                                                Page 119 of 168
                                                                                                SLG46140

17.0  Slave SPI - Serial to Parallel / Parallel to Serial Converter (SPI)

The Slave SPI data can be communicated between the SLG46140 and the larger system design through either the serial to

parallel or parallel to serial interface. The SPI has two 8-bit registers (2 bytes) that are used for data transfer. The external clock

signal and the nCSB (Enable Control Signal) comes from the Connection Matrix Out.

For serial to parallel operation (S2P), the serial data in (MOSI) comes from PIN 12 of the SLG46140. The S2P will produce a

16-bit parallel data output (S2P<15:0>) where the MSB <15:8> can be used by the PWM/DCMP0_IN+, PWM/DCMP1_IN-,

PWM/DCMP2_IN+ and FSM0 logic cells, while the LSB <7:0> can be used by the PWM/DCMP0_IN-, PWM/DCMP1_IN+,

PWM/DCMP2_IN- and FSM1 logic cells.

In parallel to serial mode (P2S) there is an additional configuration of the length of converted code – 8-bit and 16-bit. With 8-bit

configuration the parallel data from FSM0 or ADC can be converted to serial data. PIN 12 is used to output this 8-bit serial data

out (MISO) signal. With 16 bit configuration the parallel data from FSM0 and FSM1 can be converted into a serial code. 8 LSB

bits of FSM1 data will be sent to PAR_IN<7:0> and 8 bits of FSM0 will be sent to PAR_IN<15:8>. Same as in 8-bit mode 16 bit

serial data will be output to PIN12.

17.1  SPI Functional Diagram

      FSM CLK SYNC reg <587>                                                                    FSM0 (8 LSBs)

      PWM CLK SYNC reg <586>                                                                    PWM/DCMP0 IN+ (8 MSBs)

      ADC CLK SYNC reg <585>                                                                    PWM/DCMP1 IN- (8 MSBs)

                                                                                                PWM/DCMP2 IN+ (8 MSBs)

      ADC Buffer Enable reg <654>                          PDO<15:8>

      I/O Mode reg <659>                          SPI

      SPI Mode reg <657:656>

      16/8-bit reg <658>                                   PDO <7:0>

Parallel Data Source reg<655>                                                                   PWM/DCMP0 IN-

              FSM0 [7:0]                                                                        PWM/DCMP1 IN+
              FSM1 [7:0]
                               0
                                       PDI <7:0>
              ADC                                                                               PWM/DCMP2 IN-
                               1
      Pin 12
                                       SDI
                                                                                                FSM1

      Connection Matrix 0 Output <79>  CSB

      Connection Matrix 0 Output <80>  SCLK                SDO

                                                                                   Pin 12   0X

                                                                                   S2P SDO  10

                                                                                   ADC SDO  11

                                                                                                SDO PATH reg <997:996>

                                       Figure     72. SPI  Functional  Diagram

000-0046140-105                                                                                       Page 120 of 168
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17.2  Clock polarity and phase

In addition to setting the clock frequency, it is possible to configure the clock polarity and phase with respect to the data. This is

configured by the CPOL and CPHA bits respectively.

Figure 73 shows the SPI timing diagram when CPHA = 0; in this mode data can only be transmitted from serial to parallel, not

from parallel to serial. Figure 74 shows the SPI timing diagram when CPHA= 1; in this mode data can be transmitted both from

serial to parallel and from parallel to serial.

CSB                                                                                                                            tCSW

SCLK (CPOL=0)  tCSS     tCH   tCL  tCP                         tCKF  tCKR                                                tCSH

SCLK (CPOL=1)                                                                                                            tCSH

                  tDIS  tDIH

      SDI            MSB                               Bit[1]        LSB       MSB                   Bit[1]         LSB

                          Figure   73. Timing    Diagram showing Clock         Polarity  and Phase,  CPHA =      0

Table 75.      CPHA = 0 Timing Characteristics

Parameter                                        Symbol                   Min            Max         Units

SCLK period                                      tCP                      500            --                  ns

SCLK pulse width high                            tCH                      250            --                  ns

SCLK pulse width low                             tCL                      250            --                  ns

CSB fall to SCLK first edge setup                tCSS                     250            --                  ns

SCLK last edge to CSB rise hold                  tCSH                     250            --                  ns

CSB pulse width high                             tCSW                     500            --                  ns

SCLK to SDI hold                                 tDIH                     100            --                  ns

SCLK to SDI setup                                tDIS                     50             --                  ns

SCLK rise/fall time                              tCKR                      --            20                  ns

000-0046140-105                                                                                                          Page 121 of 168
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CSB                                                                                                                                               tCSW

SCLK (CPOL=0)  tCSS        tCH   tCL   tCP                             tCKF        tCKR                                                tCSH

SCLK (CPOL=1)                                                    tCKR        tCKF                                                      tCSH

               tDOE  tDOD  tDOS  tDOH                                                                                                        tDOD

SDO                              MSB        tDOR  tDOF                 Bit[1]            LSB         MSB               Bit[1]          LSB

                                                                                         tSIR        tSIF                         tSI        tCI

Interrupt                                                                                       tIR  tIF

                           tDIS  tDIH

SDI                        MSB                                     Bit[1]                LSB         MSB               Bit[1]     LSB

                                 Figure 74. Timing Diagram showing                       Clock  Polarity   and Phase,  CPHA =  1

Table 76.      CPHA = 1 Timing Characteristics

Parameter                                               Symbol                           Min               Max         Units

SCLK period                                             tCP                              500               --          ns

SCLK pulse width high                                   tCH                              250               --          ns

SCLK pulse width low                                    tCL                              250               --          ns

CSB fall to SCLK first edge setup                       tCSS                             250               --          ns

SCLK last edge to CSB rise hold                         tCSH                             250               --          ns

SCLK to SDO hold                                        tDOH                             100               --          ns

SCLK to SDO setup                                       tDOS                             100               --          ns

SCLK to SDO delay                                       tDOD                             --                150*        ns

CSB rise to SDO disable                                 tDOD                             5                 150*        ns

CSB fall to SDO enable                                  tDOE                             5                 150*        ns

CSB pulse width high                                    tCSW                             500               --          ns

LSB' SCLK fall to Interrupt high                        tSIR                             5                 150*        ns

MSB' SCLK fall to Interrupt low                         tCIF                             5                 150*        ns

SCLK to Interrupt high                                  tSI                              5                 150*        ns

CSB rise to Interrupt low                               tCI                              5                 150*        ns

SCLK to SDI hold                                        tDIH                             100               --          ns

SCLK to SDI setup                                       tDIS                             50                --          ns

SCLK rise/fall time                                     tCKR/tCKF                        --                20          ns

SDO rise/fall time                                      tDOR/tDOF                        --                20*         ns

Interrupt rise/fall time                                tIR/tIF                          --                20*         ns

Note: *The data is based on 50pF loading on the output PIN, and the output drive strength is 2x option.

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•     At CPOL=0 the base value of the clock is zero

      • For CPHA=0, data are captured on the clock's rising edge (LOW→HIGH transition) and data is propagated on a falling edge.

      (HIGH→LOW clock transition).

      •  For CPHA=1, data are captured on the clock's falling edge and data is propagated on a rising edge.

•     At CPOL=1 the base value of the clock is one (inversion of CPOL=0)

      •  For CPHA=0, data are captured on clock's falling edge and data is propagated on a rising edge.

      • For CPHA=1, data are captured on clock's rising edge and data is propagated on a falling edge.

That is, CPHA=0 means sample on the leading (first) clock edge, while CPHA=1 means sample on the trailing (second) clock

edge, regardless of whether that clock edge is rising or falling. Note that with CPHA=0, the data must be stable for a half cycle

before the first clock cycle.

The MOSI and MISO signals are usually stable (at their reception points) for the half cycle until the next clock transition. SPI

master and slave devices may well sample data at different points in that half cycle.

This adds more flexibility to the communication channel between the master and slave.

17.3     SPI Clock synchronization

When the parallel data is going to be loaded into the buffer in SPI, the SPI will generate the "sync" signal, it will be gating the

ADC/PWM CLOCK or FSM CLOCK/256 to stop the running ADC, PWM, FSM or CNTs to avoid mis-catch data due to the

asynchronization of SCLK and the internal clocks, see Figure 75.

Note: The internal clock and SPI clock must satisfy the: 2TCLK_INT < 1/2TSCK

                 SYNC

         CK_INT

         sync_pipe                                   The delay is within 2 CK_INT period

         CK_synced

                                                                  Half of the SCK period

         LOAD (in the SPI)

                                                                                          When load to trigger the ADC   data,
                                                                                                the data must be frozen

                               Figure  75.  Timing   Diagram showing SPI Clock synchronization

000-0046140-105                                                                                              Page 123 of 168
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17.4  SPI data buffer function

SPI data buffer can be used to have DCMP compare two different ADC timing data. The ADC buffer is shared with the DFFs that

are in the SPI block. When the SPI is set to ADC buffer mode (reg[654]=1), the DFF ‘s data inputs of SPI’s parallel outputs are

from ADC (reg[655]=1), and the DFF’s clock source comes from matrix_output80 which can be programmed by user. The DFF’s

output (SPI[7:0]) is the ADC data’s buffered output which can be sent to DCMP/PWMs or FSM (CNT)s.

           reg <654>

           reg <655>

                FSM0_Q[7:0], FSM1_Q[7:0]                                          0

                                              16         0                           16            D      Q  SPI [15:0]

                                                                   16             1

                             0, ADC[7:0]                                                              Ck

                                                         1

                                                                                              RB          Q

           reg <657>

           SPI_SCLK
      (matrix_out80)

      Resetb_core

                                  Figure 76.  The SPI used as ADC/FSM data buffer    diagram

17.5  SPI Register Settings

Table 77.  SPI Register Settings

                         Register Bit
Signal Function          Address              Register Definition

SPI used as ADC/FSM                           0: Disable

buffer enable (1 clock            <654>       1: Enable

delayed)

SPI parallel input data           <655>       0: FSM0[7:0],FSM1[7:0]

source selection                              1: ADC

SPI clock phase (CHPA)            <656>       refer to SPI spec

SPI clock polarity                <657>       refer to SPI spec

(CHOL)

byte selection                    <658>       0: 16bits

                                              1: 8bits (less significant 8 bits)

SPI input/output mode             <659>       0: serial in parallel out

selection                                     1: parallel in serial out.

SPI SDIO output control                       0x: pin12 dout from matrix 0 (out57)

                             <997:996>        10: from s2p (SDO)

                                              11: from ADC serial output

000-0046140-105                     &nb