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SL74HC595N

器件型号:SL74HC595N
厂商名称:SLS
厂商官网:http://www.slsemicon.com
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SL74HC595N器件文档内容

                                                                            SL74HC595

8-Bit Serial-Input/Serial or Parallel-Output Shift
Register with Latched 3-State Outputs

High-Performance Silicon-Gate CMOS

    The SL74HC595 is identical in pinout to the LS/ALS595. The device          ORDERING INFORMATION
inputs are compatible with standard CMOS outputs; with pullup                       SL74HC595N Plastic
resistors, they are compatible with LS/ALSTTL outputs.                               SL74HC595D SOIC

    The SL74HC595 consists of an 8-bit shift register and an 8-bit D-       TA = -55 to 125 C for all packages
type latch with three-state parallel outputs. The shift register accepts
serial data and provides a serial output. The shift register also provides       PIN ASSIGNMENT
parallel data to the 8-bit latch. The shift register and latch have
independent clock inputs. This device also has an asynchronous reset
for the shift register.
Outputs Directly Interface to CMOS, NMOS, and TTL
Operating Voltage Range: 2.0 to 6.0 V
Low Input Current: 1.0 A
High Noise Immunity Characteristic of CMOS Devices

     LOGIC DIAGRAM

                    PIN 16 =VCC
                    PIN 8 = GND

SLS  System Logic
     Semiconductor
SL74HC595

MAXIMUM RATINGS*

Symbol                                 Parameter                        Value                     Unit
  VCC      DC Supply Voltage (Referenced to GND)
  VIN      DC Input Voltage (Referenced to GND)                         -0.5 to +7.0              V
VOUT      DC Output Voltage (Referenced to GND)
   IIN     DC Input Current, per Pin                                    -1.5 to VCC +1.5          V
  IOUT     DC Output Current, per Pin
   ICC     DC Supply Current, VCC and GND Pins                          -0.5 to VCC +0.5          V
   PD      Power Dissipation in Still Air, Plastic DIP+
                                                                        20                       mA
Tstg                                 SOIC Package+
   TL      Storage Temperature                                          35                       mA
           Lead Temperature, 1 mm from Case for 10 Seconds
           (Plastic DIP or SOIC Package)                                75                       mA

                                                                        750                       mW

                                                                        500

                                                                        -65 to +150               C

                                                                        260                       C

*Maximum Ratings are those values beyond which damage to the device may occur.

Functional operation should be restricted to the Recommended Operating Conditions.
+Derating - Plastic DIP: - 10 mW/C from 65 to 125C

               SOIC Package: : - 7 mW/C from 65 to 125C

RECOMMENDED OPERATING CONDITIONS

Symbol            Parameter                                                         Min Max Unit

   VCC     DC Supply Voltage (Referenced to GND)                                    2.0     6.0         V
VIN, VOUT
           DC Input Voltage, Output Voltage (Referenced to GND)                     0       VCC         V
   TA
   tr, tf  Operating Temperature, All Package Types                                 -55     +125        C

           Input Rise and Fall Time (Figure 1)              VCC =2.0 V              0       1000        ns
                                                            VCC =4.5 V
                                                            VCC =6.0 V              0       500

                                                                                    0       400

          This device contains protection circuitry to guard against damage due to high static voltages or electric
fields. However, precautions must be taken to avoid applications of any voltage higher than maximum rated
voltages to this high-impedance circuit. For proper operation, VIN and VOUT should be constrained to the range
GND(VIN or VOUT)VCC.

          Unused inputs must always be tied to an appropriate logic voltage level (e.g., either GND or VCC).
Unused outputs must be left open.

                                                                                       SLS  System Logic
                                                                                            Semiconductor
                                                                  SL74HC595

DC ELECTRICAL CHARACTERISTICS(Voltages Referenced to GND)

                                                      VCC  Guaranteed Limit

Symbol      Parameter               Test Conditions   V 25 C 85 125 Unit

                                                           to     C C

                                                           -55C

VIH     Minimum High-Level VOUT=0.1 V or VCC-0.1 V    2.0 1.5 1.5 1.5        V

        Input Voltage    IOUT 20 A                   4.5 3.15 3.15 3.15

                                                      6.0 4.2 4.2 4.2

VIL     Maximum Low -Level VOUT=0.1 V or VCC-0.1 V    2.0 0.5 0.5 0.5        V

        Input Voltage    IOUT  20 A                  4.5 1.35 1.35 1.35

                                                      6.0 1.8 1.8 1.8

VOH     Minimum High-Level VIN=VIH or VIL             2.0 1.9 1.9 1.9        V

        Output Voltage, QA- IOUT  20 A               4.5 4.4 4.4 4.4

        QH                                            6.0 5.9 5.9 5.9

                         VIN=VIH or VIL               4.5 3.98 3.84 3.7
                         IOUT  6.0 mA                 6.0 5.48 5.34 5.2
                         IOUT  7.8 mA

VOL     Maximum Low-Level VIN=VIH or VIL              2.0 0.1 0.1 0.1        V

        Output Voltage, QA- IOUT  20 A               4.5 0.1 0.1 0.1

        QH                                            6.0 0.1 0.1 0.1

                         VIN=VIH or VIL               4.5 0.26 0.33 0.4
                         IOUT  6.0 mA                 6.0 0.26 0.33 0.4
                         IOUT  7.8 mA

VOH     Minimum High-Level VIN=VIH or VIL             2.0 1.9 1.9 1.9        V

        Output Voltage, SQH IOUT  20 A               4.5 4.4 4.4 4.4

                                                      6.0 5.9 5.9 5.9

                         VIN=VIH or VIL               4.5 3.98 3.84 3.7
                         IOUT  4.0 mA                 6.0 5.48 5.34 5.2
                         IOUT  5.2 mA

VOL     Maximum Low-Level VIN=VIH or VIL              2.0 0.1 0.1 0.1        V

        Output Voltage, SQH IOUT  20 A               4.5 0.1 0.1 0.1

                                                      6.0 0.1 0.1 0.1

                         VIN=VIH or VIL               4.5 0.26 0.33 0.4
                         IOUT  4.0 mA                 6.0 0.26 0.33 0.4
                         IOUT  5.2 mA
                                                      6.0 0.1 1.0 1.0 A
IIN     Maximum Input    VIN=VCC or GND

        Leakage Current

IOZ     Maximum Three-State Output in High-Impedance  6.0 0.5 5.0 10 A

        Leakage Current, QA- State

        QH               VIN= VIL or VIH

                         VIN=VCC or GND

ICC     Maximum Quiescent VIN=VCC or GND              6.0 4.0     40 160 A

        Supply Current   IOUT=0A

        (per Package)

SLS  System Logic
     Semiconductor
SL74HC595

           SLS  System Logic
                Semiconductor
                                                                                SL74HC595

AC ELECTRICAL CHARACTERISTICS(CL=50pF,Input tr=tf=6.0 ns)

                                                           VCC      Guaranteed Limit

Symbol              Parameter                              V 25 C to 85         125         Unit
                                                                                  C         MHz
                                                                -55C       C
                                                                                              ns
fmax Minimum Clock Frequency (50% Duty Cycle)              2.0 6.0          4.8       4.0     ns
           (Figures 1and 7)                                                                   ns
                                                           4.5 30           24           20   ns
                                                                                              ns
                                                           6.0 35           28           24   ns
                                                                                              ns
tPLH, tPHL Maximum Propagation Delay, Shift Clock to SQH   2.0 140     175            210     pF
              (Figures 1and 7)                                                                pF
                                                           4.5 28           35           42

                                                           6.0 24           30           36

tPHL Maximum Propagation Delay , Reset to SQH              2.0 145     180            220
           (Figures 2 and 7)
                                                           4.5 29           36           44

                                                           6.0 25           31           38

tPLH, tPHL Maximum Propagation Delay , Latch Clock to QA-  2.0 140     175            210
              QH (Figures 3 and 7)
                                                           4.5 28           35           42
tPLZ, tPHZ Maximum Propagation Delay , Output Enable to
              QA-QH (Figures 4 and 8)                      6.0 24           30           36

tPZL, tPZH Maximum Propagation Delay , Output Enable to    2.0 150     190            225
              QA-QH (Figures 4 and 8)
                                                           4.5 30           38           45
tTLH, tTHL Maximum Output Transition Time, QA-QH (Figures
              3 and 7)                                     6.0 26           33           38

                                                           2.0 135     170            205

                                                           4.5 27           34           41

                                                           6.0 23           29           35

                                                           2.0 60           75           90

                                                           4.5 12           15           18

                                                           6.0 10           13           15

tTLH, tTHL Maximum Output Transition Time, SQH             2.0 75           95        110
              (Figures 1 and 7)
                                                           4.5 15           19           22

                                                           6.0 13           16           19

CIN     Maximum Input Capacitance                          -    10          10           10

COUT Maximum Three-State Output Capacitance                -    15          15           15
            (Output in High-Impedance State), QA-QH

           Power Dissipation Capacitance (Per Package)          Typical @25C,VCC=5.0 V

CPD Used to determine the no-load dynamic power                        300                   pF
           consumption:
           PD=CPDVCC2f+ICCVCC

SLS  System Logic
     Semiconductor
SL74HC595

TIMING REQUIREMENTS(CL=50pF,Input tr=tf=6.0 ns)

                                            VCC        Guaranteed Limit

Symbol              Parameter               V    25 C to  85C 125C Unit
                                                  -55C

Tsu     Minimum Setup Time,Serial Data      2.0  50        65            75    ns

        Input A to Shift Clock (Figure 5)   4.5  10        13            15

                                            6.0  9         11            13

Tsu     Minimum Setup Time, Shift Clock to  2.0  75        95            110   ns

        Latch Clock (Figure 6)              4.5  15        19            22

                                            6.0  13        16            19

th      Minimum Hold Time, Shift Clock to   2.0  5         5             5     ns

        Serial Data Input A (Figure 5)      4.5  5         5             5

                                            6.0  5         5             5

Trec Minimum Recovery Time, Reset           2.0  50        65            75    ns

        Inactive to Shift Clock (Figure 2)  4.5  10        13            15

                                            6.0  9         11            13

Tw      Minimum Pulse Width, Reset (Figure  2.0  60        75            90    ns

        2)                                  4.5  12        15            18

                                            6.0  10        13            15

Tw      Minimum Pulse Width, Shift Clock    2.0  50        65            75    ns

        (Figure 1)                          4.5  10        13            15

                                            6.0  9         11            13

Tw      Minimum Pulse Width, Latch Clock    2.0  50        65            75    ns

        (Figure 6)                          4.5  10        13            15

                                            6.0  9         11            13

tr, tf Maximum Input Rise and Fall Times    2.0  1000      1000          1000  ns

        (Figure 1)                          4.5  500       500           500

                                            6.0  400       400           400

                                                                 SLS     System Logic
                                                                         Semiconductor
                                                                          SL74HC595

                                  FUNCTION TABLE

                                           Inputs                     Resulting Function

       Operation       Reset Serial Shift Latch Output       Shift      Latch        Serial  Parallel
Reset shift register            Input Clock Clock Enable   Register   Register      Output   Outputs
                                  A                        Contents   Contents                QA-QH
                                                                                     SQH
                         L X X L,H, L                          L                                 U
                                                                      U             L

Shift data into shift       H  D       L,H, L              D SRA      U             SRG SRH  U

register                                                   SRN SRN+1

Shift register remains H       X L,H, L,H, L               U          U             U        U
unchanged

Transfer shift register H      X L,H,                   L  U          SRN LRN       U        SRN
contents to latch
register

Latch register remains X       X X L,H, L                  *          U             *           U
unchanged                                                                                    Enabled

Enable parallel             X  X XX                     L  *          **            *           Z

outputs

Force outputs into          X  X XX                     H  *          **            *

high-impedance state

SR = shift register contents           X = don't care
                                       Z = high impedance
LR = latch register contents           * = depends on Reset and Shift Clock inputs
                                       ** = depends on Latch Clock input
D = data (L,H) logic level

U = remains unchanged

                                  PIN DESCRIPTIONS

INPUTS:                                                 Latch Clock - Storage Latch Clock Input. A low-to-
                                                        high transition on this input latches the shift
A - Serial Data Input. The data on this pin is shifted  register data.
into the 8-bit serial shift register.
                                                        Output Enable - Active-Low Output Enable. A low
CONTROL INPUTS:                                         on this input allows the data from the latches to
                                                        bepresented at the outputs. A high on this input
Shift Clock - Shift Register Clock Input. A low-to-     forces the outputs (QA-QH) into the high-impedance
high transition on this input causes the data at the    state. The serial output is not affected by this
Serial Input pin to be shifted into the 8-bit shift     control unit.
register.

Reset - Active-low, Asynchronous, Shift Register        OUTPUTS:
Reset Input. A low on this pin resets the shift
register portion of this device only. The 8-bit latch   QA-QH - Noninverted, 3-state, latch outputs.
is not affected.
                                                        SQH - Voninverted, Serial Data Output. This is the
                                                        output of the eighth stage of the 8-bit shift register.
                                                        This output does not have three-state capability.

SLS       System Logic
          Semiconductor
SL74HC595

Figure 1. Switching Waveforms  Figure 2. Switching Waveforms

Figure 3. Switching Waveforms  Figure 4. Switching Waveforms

Figure 5. Switching Waveforms  Figure 6. Switching Waveforms

Figure 7. Test Circuit         Figure 8. Test Circuit

                               SLS  System Logic
                                    Semiconductor
                                                   SL74HC595

                    TIMING DIAGRAM

SLS  System Logic
     Semiconductor
SL74HC595

                                   EXPANDED LOGIC DIAGRAM

                                                           SLS  System Logic
                                                                Semiconductor
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