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SI1010-A-GMR

器件型号:SI1010-A-GMR
器件类别:热门应用    无线_射频_通信   
文件大小:27010.7KB,共10页
厂商名称:Silicon-Laboratories
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器件描述

RF Microcontrollers - MCU 16kB 768B RAM +20 dBm Prog XCVR

参数

产品属性属性值
产品种类:
Product Category:
RF Microcontrollers - MCU
制造商:
Manufacturer:
Silicon Laboratories
RoHS:YES
Core:8051
Operating Frequency:240 MHz to 960 MHz
Data Bus Width:8 bit
Program Memory Size:16 kB
Data RAM Size:768 B
Maximum Clock Frequency:25 MHz
ADC Resolution:No ADC
工作电源电压:
Operating Supply Voltage:
1.8 V to 3.6 V
最大工作温度:
Maximum Operating Temperature:
+ 85 C
封装 / 箱体:
Package / Case:
QFN-42
安装风格:
Mounting Style:
SMD/SMT
封装:
Packaging:
Reel
商标:
Brand:
Silicon Labs
最小工作温度:
Minimum Operating Temperature:
- 40 C
Number of I/Os:15 I/O
Number of Timers:4 Timer
Processor Series:Si10xx
Program Memory Type:Flash
工厂包装数量:
Factory Pack Quantity:
2500
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
1.8 V
单位重量:
Unit Weight:
0.001764 oz

SI1010-A-GMR器件文档内容

                                                                                               Si1010/1/2/3/4/5

                                                                                       Ultra Low Power, 16/8 kB, 12/10-Bit ADC

                                                      MCU with Integrated 240–960 MHz EZRadioPRO® Transceiver

Ultra Low Power: 0.9 to 3.6 V Operation                                     EZRadioPRO® Transceiver

-  Typical sleep mode current < 0.1 µA; retains state and                   -  Frequency range = 240–960 MHz

   RAM contents over full supply range; fast wakeup of < 2 µs               -  Sensitivity = –121 dBm

-  Less than 600 nA with RTC running                                        -  FSK, GFSK, and OOK modulation

-  Less than 1 µA with RTC running and radio state retained                 -  Max output power = +20 dBm (Si1010/1), +13 dBm

-  On-chip dc-dc converter allows operation down to 0.9 V.                     (Si1012/3/4/5)

-  Two built-in brown-out detectors cover sleep and active                  -  RF power consumption

   modes                                                                       -       18.5 mA receive

10-Bit or 12-Bit Analog to Digital Converter                                   -       18 mA @ +1 dBm transmit

-  Up to 300 ksps                                                              -       30 mA @ +13 dBm transmit

-  Up to 18 external inputs                                                    -       85 mA @ +20 dBm transmit (Si1010/1)

-  External pin or internal VREF (no external capacitor                     -  Data rate = 0.123 to 256 kbps

   required)                                                                -  Auto-frequency calibration (AFC)

-  Built-in temperature sensor                                              -  Antenna diversity and transmit/receive switch control

-  External conversion start input option                                   -  Programmable packet handler

-  Autonomous burst mode with 16-bit automatic averaging                    -  TX and RX 64 byte FIFOs

   accumulator                                                              -  Frequency hopping capability

Dual Comparators                                                            -  On-chip crystal tuning

-  Programmable hysteresis and response time                                Digital Peripherals

-  Configurable as interrupt or reset source                                -  12 port I/O plus 3 GPIO pins; Hardware enhanced UART,

-  Low current (< 0.5 µA)                                                      SPI, and I2C serial ports available concurrently

On-Chip Debug                                                               -  Low power 32-bit SmaRTClock

-  On-chip debug circuitry facilitates full-speed, non-intrusive            -  Four general purpose 16-bit counter/timers; six channel

   in-system debug (No emulator required)                                      programmable counter array (PCA)

-  Provides breakpoints, single stepping                                    Clock Sources

-  Inspect/modify memory and registers

-  Complete development kit                                                 -  Precision internal oscillators: 24.5 MHz with ±2% accuracy

High-Speed 8051 µC Core                                                        supports UART operation; spread-spectrum mode for

-  Pipelined instruction architecture; executes 70% of instruc-                reduced EMI; Low power 20 MHz internal oscillator

   tions in 1 or 2 system clocks                                            -  External oscillator: Crystal, RC, C, CMOS clock

-  Up to 25 MIPS throughput with 25 MHz clock                               -  SmaRTClock oscillator: 32.768 kHz crystal or self-oscillate

-  Expanded interrupt handler                                               -  Can switch between clock sources on-the-fly; useful in

Memory                                                                         power saving modes and in implementing various power

                                                                               saving modes

-  768 bytes RAM 16 kB (Si1010/2/4) or 8 kB (Si1011/3/5)                    Package

   Flash; In-system programmable                                            -  42-pin LGA (5 x 7 mm)

                                                                            Temperature Range: –40 to +85 °C

                             ANALOG                        DIGITAL I/O                 EZRadioPRO

                      PERIPHERALS                        UART               Port 0     (240–960 MHz)

                                  12/10-bit              SMBus

                   A                                       SPI    CROSSBAR  EZRadio

                   M         75/300 ksps        IREF       PCA                 PRO                      LNA

                   U                ADC                  Timer 0            Serial

                   X                                     Timer 1            Interface                   PA

                                        +       +        Timer 2            Port 1

                   TEMP           VREF  –       –        Timer 3

                   SENSOR         VREG       VOLTAGE       CRC              Port 2             Mixer

                                        COMPARATORS                                            PGA

                      24.5 MHz PRECISION                 20 MHz LOW POWER                      ADC

                   INTERNAL OSCILLATOR                INTERNAL OSCILLATOR

                           External Oscillator        HARDWARE smaRTClock                      Digital

                                                                                               Modem    PLL

                             HIGH-SPEED CONTROLLER CORE                                        Delta

                           16/8 kB              8051 CPU                                       Sigma

                                                                  768 B SRAM           Modulator

                      ISP FLASH                 (25 MIPS)                                      Digital  OSC

                      FLEXIBLE                  DEBUG                                          Logic

                   INTERRUPTS                   CIRCUITRY         POR          WDT

Rev. 1.2 4/13                              Copyright © 2013 by Silicon Laboratories                                              Si1010/1/2/3/4/5
Si1010/1/2/3/4/5

Table of Contents

1.  System Overview ..................................................................................................... 20

    1.1. Typical Connection Diagram ............................................................................. 24

    1.2. CIP-51™ Microcontroller Core .......................................................................... 25

    1.2.1. Fully 8051 Compatible .............................................................................. 25

    1.2.2. Improved Throughput................................................................................ 25

    1.2.3. Additional Features ................................................................................... 25

    1.3. Port Input/Output ............................................................................................... 26

    1.4. Serial Ports ........................................................................................................ 27

    1.5. Programmable Counter Array............................................................................ 27

    1.6. SAR ADC with 16-Bit Auto-Averaging Accumulator and Autonomous 

    Low Power Burst Mode ..................................................................................... 28

    1.7. Programmable Current Reference (IREF0)....................................................... 29

    1.8. Comparators...................................................................................................... 29

2.  Ordering Information ............................................................................................... 31

3.  Pinout and Package Definitions ............................................................................. 32

4.  Electrical Characteristics ........................................................................................ 43

    4.1. Absolute Maximum Specifications..................................................................... 43

    4.2. Electrical Characteristics ................................................................................... 44

    4.3. EZRadioPRO® Electrical Characteristics .......................................................... 68

    4.4. Definition of Test Conditions for the EZRadioPRO Peripheral .......................... 75

5.  SAR ADC with 16-Bit Auto-Averaging Accumulator and Autonomous 

    Low Power Burst Mode........................................................................................... 76

    5.1. Output Code Formatting .................................................................................... 77

    5.2. Modes of Operation ........................................................................................... 78

    5.2.1. Starting a Conversion................................................................................ 78

    5.2.2. Tracking Modes......................................................................................... 79

    5.2.3. Burst Mode................................................................................................ 80

    5.2.4. Settling Time Requirements...................................................................... 82

    5.2.5. Gain Setting .............................................................................................. 82

    5.3. 8-Bit Mode ......................................................................................................... 83

    5.4. 12-Bit Mode ....................................................................................................... 83

    5.5. Low Power Mode............................................................................................... 83

    5.6. Programmable Window Detector....................................................................... 91

    5.6.1. Window Detector In Single-Ended Mode .................................................. 93

    5.6.2. ADC0 Specifications ................................................................................. 93

    5.7. ADC0 Analog Multiplexer .................................................................................. 94

    5.8. Temperature Sensor.......................................................................................... 96

    5.8.1. Calibration ................................................................................................. 96

    5.9. Voltage and Ground Reference Options ........................................................... 99

    5.10. External Voltage References......................................................................... 100

    5.11. Internal Voltage References .......................................................................... 100

    5.12. Analog Ground Reference............................................................................. 100

    5.13. Temperature Sensor Enable ......................................................................... 100

2                  Rev. 1.2
          Si1010/1/2/3/4/5

5.14. Voltage Reference Electrical Specifications ..................................................                       101

6. Programmable Current Reference (IREF0)..........................................................                        102

6.1. PWM Enhanced Mode.....................................................................................                102

6.2. IREF0 Specifications .......................................................................................          103

7. Comparators...........................................................................................................  104

7.1. Comparator Inputs...........................................................................................          104

7.2. Comparator Outputs ........................................................................................           105

7.3. Comparator Response Time ...........................................................................                  106

7.4. Comparator Hysteresis....................................................................................             106

7.5. Comparator Register Descriptions ..................................................................                   107

7.6. Comparator0 and Comparator1 Analog Multiplexers ......................................                                111

8. CIP-51 Microcontroller...........................................................................................       114

8.1. Performance ....................................................................................................      114

8.2. Programming and Debugging Support ............................................................                        115

8.3. Instruction Set..................................................................................................     115

8.3.1. Instruction and CPU Timing ....................................................................                     115

8.4. CIP-51 Register Descriptions ..........................................................................               119

9. Memory Organization ............................................................................................        123

9.1. Program Memory.............................................................................................           123

9.1.1. MOVX Instruction and Program Memory ................................................                                124

9.2. Data Memory ...................................................................................................       124

9.2.1. Internal RAM ...........................................................................................            124

9.2.2. External RAM ..........................................................................................             125

10. On-Chip XRAM .....................................................................................................     126

10.1. Accessing XRAM...........................................................................................            126

10.1.1. 16-Bit MOVX Example ..........................................................................                     126

10.1.2. 8-Bit MOVX Example ............................................................................                    126

10.2. Special Function Registers............................................................................               126

11. Special Function Registers.................................................................................            128

11.1. SFR Paging ...................................................................................................       129

12. Interrupt Handler..................................................................................................    134

12.1. Enabling Interrupt Sources ............................................................................              134

12.2. MCU Interrupt Sources and Vectors..............................................................                      134

12.3. Interrupt Priorities ..........................................................................................      135

12.4. Interrupt Latency............................................................................................        135

12.5. Interrupt Register Descriptions ......................................................................               137

12.6. External Interrupts INT0 and INT1.................................................................                   144

13. Flash Memory.......................................................................................................    146

13.1. Programming the Flash Memory ...................................................................                     146

13.1.1. Flash Lock and Key Functions ..............................................................                        146

13.1.2. Flash Erase Procedure .........................................................................                    147

13.1.3. Flash Write Procedure ..........................................................................                   147

13.2. Non-Volatile Data Storage.............................................................................               147

13.3. Security Options ............................................................................................        148

13.4. Determining the Device Part Number at Run Time .......................................                               150

Rev. 1.2                                                                                                                   3
Si1010/1/2/3/4/5

   13.5. Flash Write and Erase Guidelines .................................................................                151

   13.5.1. VDD Maintenance and the VDD Monitor ..............................................                              151

   13.5.2. PSWE Maintenance ..............................................................................                 151

   13.5.3. System Clock ........................................................................................           152

   13.6. Minimizing Flash Read Current .....................................................................               153

14. Power Management .............................................................................................         157

   14.1. Normal Mode .................................................................................................     158

   14.2. Idle Mode.......................................................................................................  158

   14.3. Stop Mode .....................................................................................................   159

   14.4. Suspend Mode ..............................................................................................       160

   14.5. Sleep Mode ...................................................................................................    161

   14.6. Configuring Wakeup Sources........................................................................                162

   14.7. Determining the Event that Caused the Last Wakeup...................................                              162

   14.8. Power Management Specifications ...............................................................                   165

15. Cyclic Redundancy Check Unit (CRC0).............................................................                       166

   15.1. 16-Bit CRC Algorithm ....................................................................................         166

   15.2. 32-bit CRC Algorithm.....................................................................................         168

   15.3. Preparing for a CRC Calculation ...................................................................               169

   15.4. Performing a CRC Calculation ......................................................................               169

   15.5. Accessing the CRC0 Result ..........................................................................              169

   15.6. CRC0 Bit Reverse Feature............................................................................              174

16. On-Chip DC-DC Converter (DC0)........................................................................                  175

   16.1. Startup Behavior............................................................................................      176

   16.2. High Power Applications ............................................................................              177

   16.3. Pulse Skipping Mode.....................................................................................          177

   16.4. Enabling the DC-DC Converter .....................................................................                177

   16.5. Minimizing Power Supply Noise ....................................................................                179

   16.6. Selecting the Optimum Switch Size...............................................................                  179

   16.7. DC-DC Converter Clocking Options ..............................................................                   179

   16.8. DC-DC Converter Behavior in Sleep Mode ...................................................                        180

   16.9. Bypass Mode.................................................................................................      180

   16.10. Low Power Mode.........................................................................................          181

   16.11. Passive Diode Mode....................................................................................           181

   16.12. DC-DC Converter Register Descriptions .....................................................                      182

   16.13. DC-DC Converter Specifications .................................................................                 184

17. Voltage Regulator (VREG0).................................................................................             185

   17.1. Voltage Regulator Electrical Specifications ...................................................                   185

18. Reset Sources ......................................................................................................   186

   18.1. Power-On (VBAT Supply Monitor) Reset ......................................................                       187

   18.2. Power-Fail (VDD_MCU/DC+ Supply Monitor) Reset ....................................                                189

   18.3. External Reset ...............................................................................................    192

   18.4. Missing Clock Detector Reset .......................................................................              192

   18.5. Comparator0 Reset .......................................................................................         192

   18.6. PCA Watchdog Timer Reset .........................................................................                192

   18.7. Flash Error Reset ..........................................................................................      192

4                 Rev. 1.2
               Si1010/1/2/3/4/5

     18.8. SmaRTClock (Real Time Clock) Reset .........................................................                   193

     18.9. Software Reset ..............................................................................................  193

19.  Clocking Sources.................................................................................................    195

     19.1. Programmable Precision Internal Oscillator ..................................................                  196

     19.2. Low Power Internal Oscillator........................................................................          196

     19.3. External Oscillator Drive Circuit.....................................................................         196

     19.3.1. External Crystal Mode...........................................................................             196

     19.3.2. External RC Mode.................................................................................            198

     19.3.3. External Capacitor Mode.......................................................................               199

     19.3.4. External CMOS Clock Mode .................................................................                   199

     19.4. Special Function Registers for Selecting and Configuring the 

     System Clock.................................................................................................        200

20.  SmaRTClock (Real Time Clock)..........................................................................               204

     20.1. SmaRTClock Interface ..................................................................................        204

     20.1.1. SmaRTClock Lock and Key Functions..................................................                          205

     20.1.2. Using RTC0ADR and RTC0DAT to Access SmaRTClock 

     Internal Registers..................................................................................                 205

     20.1.3. RTC0ADR Short Strobe Feature...........................................................                      206

     20.1.4. SmaRTClock Interface Autoread Feature .............................................                          206

     20.1.5. RTC0ADR Autoincrement Feature........................................................                        207

     20.2. SmaRTClock Clocking Sources ....................................................................               210

     20.2.1. Using the SmaRTClock Oscillator with a Crystal or 

     External CMOS Clock ...........................................................................                      210

     20.2.2. Using the SmaRTClock Oscillator in Self-Oscillate Mode.....................                                  211

     20.2.3. Using the Low Frequency Oscillator (LFO) ...........................................                         211

     20.2.4. Programmable Load Capacitance.........................................................                       211

     20.2.5. Automatic Gain Control (Crystal Mode Only) and SmaRTClock 

     Bias Doubling ........................................................................................               212

     20.2.6. Missing SmaRTClock Detector .............................................................                    213

     20.2.7. SmaRTClock Oscillator Crystal Valid Detector .....................................                           214

     20.3. SmaRTClock Timer and Alarm Function .......................................................                    214

     20.3.1. Setting and Reading the SmaRTClock Timer Value .............................                                 214

     20.3.2. Setting a SmaRTClock Alarm ...............................................................                   214

     20.3.3. Software Considerations for using the SmaRTClock 

     Timer and Alarm ...................................................................................                  215

21.  Port Input/Output .................................................................................................  220

     21.1. Port I/O Modes of Operation..........................................................................          221

     21.1.1. Port Pins Configured for Analog I/O......................................................                    221

     21.1.2. Port Pins Configured For Digital I/O......................................................                   221

     21.1.3. Interfacing Port I/O to 5 V and 3.3 V Logic............................................                      222

     21.1.4. Increasing Port I/O Drive Strength ........................................................                  222

     21.2. Assigning Port I/O Pins to Analog and Digital Functions...............................                         222

     21.2.1. Assigning Port I/O Pins to Analog Functions ........................................                         222

     21.2.2. Assigning Port I/O Pins to Digital Functions..........................................                       223

     21.2.3. Assigning Port I/O Pins to External Digital Event Capture Functions ...                                      223

     Rev. 1.2                                                                                                             5
Si1010/1/2/3/4/5

   21.3. Priority Crossbar Decoder .............................................................................            224

   21.4. Port Match .....................................................................................................   229

   21.5. Special Function Registers for Accessing and Configuring Port I/O .............                                    232

22. EZRadioPRO Serial Interface (SPI1)...................................................................                   240

   22.1. Signal Descriptions........................................................................................        241

   22.1.1. Master Out, Slave In (MOSI).................................................................                     241

   22.1.2. Master In, Slave Out (MISO).................................................................                     241

   22.1.3. Serial Clock (SCK) ................................................................................              241

   22.1.4. Slave Select (NSS) ...............................................................................               241

   22.2. SPI Master Operation on the MCU Core Side...............................................                           241

   22.3. SPI Slave Operation on the EZRadioPRO Peripheral Side...........................                                   241

   22.4. EZRadioPRO Serial Interface Interrupt Sources ...........................................                          244

   22.5. Serial Clock Phase and Polarity ....................................................................               244

   22.6. SPI Special Function Registers .....................................................................               245

23. EZRadioPRO® 240–960 MHz Transceiver..........................................................                           250

   23.1. EZRadioPRO Operating Modes ....................................................................                    250

   23.1.1. Operating Mode Control .......................................................................                   251

   23.2. Interrupts ......................................................................................................  254

   23.3. System Timing...............................................................................................       255

   23.3.1. Frequency Control.................................................................................               256

   23.3.2. Frequency Programming.......................................................................                     256

   23.3.3. Easy Frequency Programming for FHSS..............................................                                258

   23.3.4. Automatic State Transition for Frequency Change ...............................                                  259

   23.3.5. Frequency Deviation .............................................................................                259

   23.3.6. Frequency Offset Adjustment................................................................                      260

   23.3.7. Automatic Frequency Control (AFC) .....................................................                          260

   23.3.8. TX Data Rate Generator .......................................................................                   262

   23.4. Modulation Options........................................................................................         262

   23.4.1. Modulation Type....................................................................................              262

   23.4.2. Modulation Data Source........................................................................                   263

   23.4.3. PN9 Mode .............................................................................................           267

   23.5. Internal Functional Blocks .............................................................................           267

   23.5.1. RX LNA .................................................................................................         267

   23.5.2. RX I-Q Mixer .........................................................................................           267

   23.5.3. Programmable Gain Amplifier ...............................................................                      267

   23.5.4. ADC  .....................................................................................................       268

   23.5.5. Digital Modem .......................................................................................            268

   23.5.6. Synthesizer ...........................................................................................          269

   23.5.7. Power Amplifier .....................................................................................            270

   23.5.8. Crystal Oscillator ...................................................................................           271

   23.5.9. Regulators.............................................................................................          271

   23.6. Data Handling and Packet Handler ...............................................................                   272

   23.6.1. RX and TX FIFOs..................................................................................                272

   23.6.2. Packet Configuration.............................................................................                273

6                 Rev. 1.2
          Si1010/1/2/3/4/5

23.6.3. Packet Handler TX Mode ...................................................................... 274

23.6.4. Packet Handler RX Mode...................................................................... 274

23.6.5. Data Whitening, Manchester Encoding, and CRC ................................ 276

23.6.6. Preamble Detector ................................................................................ 277

23.6.7. Preamble Length................................................................................... 277

23.6.8. Invalid Preamble Detector..................................................................... 278

23.6.9. Synchronization Word Configuration..................................................... 278

23.6.10. Receive Header Check ....................................................................... 279

23.6.11. TX Retransmission and Auto TX......................................................... 279

23.7. RX Modem Configuration .............................................................................. 280

23.7.1. Modem Settings for FSK and GFSK ..................................................... 280

23.8. Auxiliary Functions ........................................................................................ 280

23.8.1. Smart Reset .......................................................................................... 280

23.8.2. Output Clock ......................................................................................... 281

23.8.3. General Purpose ADC .......................................................................... 282

23.8.4. Temperature Sensor ............................................................................. 283

23.8.5. Low Battery Detector............................................................................. 285

23.8.6. Wake-Up Timer and 32 kHz Clock Source ........................................... 285

23.8.7. Low Duty Cycle Mode ........................................................................... 287

23.8.8. GPIO Configuration............................................................................... 288

23.8.9. Antenna Diversity .................................................................................. 289

23.8.10. RSSI and Clear Channel Assessment ................................................ 290

23.9. Reference Design.......................................................................................... 290

23.10. Application Notes and Reference Designs .................................................. 293

23.11. Customer Support ....................................................................................... 293

23.12. Register Table and Descriptions ................................................................. 294

23.13. Required Changes to Default Register Values............................................ 296

23. SMBus................................................................................................................... 297

23.1. Supporting Documents .................................................................................. 298

23.2. SMBus Configuration..................................................................................... 298

23.3. SMBus Operation .......................................................................................... 298

23.3.1. Transmitter vs. Receiver ....................................................................... 299

23.3.2. Arbitration.............................................................................................. 299

23.3.3. Clock Low Extension............................................................................. 299

23.3.4. SCL Low Timeout.................................................................................. 299

23.3.5. SCL High (SMBus Free) Timeout ......................................................... 300

23.4. Using the SMBus........................................................................................... 300

23.4.1. SMBus Configuration Register.............................................................. 300

23.4.2. SMB0CN Control Register .................................................................... 304

23.4.3. Hardware Slave Address Recognition .................................................. 306

23.4.4. Data Register ........................................................................................ 309

23.5. SMBus Transfer Modes................................................................................. 309

23.5.1. Write Sequence (Master) ...................................................................... 309

23.5.2. Read Sequence (Master) ...................................................................... 310

Rev. 1.2                                                                                                                          7
Si1010/1/2/3/4/5

   23.5.3. Write Sequence (Slave) ........................................................................                      311

   23.5.4. Read Sequence (Slave) ........................................................................                       312

   23.6. SMBus Status Decoding................................................................................                  313

24. UART0 ...................................................................................................................   318

   24.1. Enhanced Baud Rate Generation..................................................................                        319

   24.2. Operational Modes ........................................................................................             319

   24.2.1. 8-Bit UART ............................................................................................              320

   24.2.2. 9-Bit UART ............................................................................................              320

   24.3. Multiprocessor Communications ...................................................................                      321

25. Enhanced Serial Peripheral Interface (SPI0) .....................................................                           325

   25.1. Signal Descriptions........................................................................................            326

   25.1.1. Master Out, Slave In (MOSI).................................................................                         326

   25.1.2. Master In, Slave Out (MISO).................................................................                         326

   25.1.3. Serial Clock (SCK) ................................................................................                  326

   25.1.4. Slave Select (NSS) ...............................................................................                   326

   25.2. SPI0 Master Mode Operation ........................................................................                    326

   25.3. SPI0 Slave Mode Operation ..........................................................................                   328

   25.4. SPI0 Interrupt Sources ..................................................................................              329

   25.5. Serial Clock Phase and Polarity ....................................................................                   329

   25.6. SPI Special Function Registers .....................................................................                   331

26. Timers ...................................................................................................................  338

   26.1. Timer 0 and Timer 1 ......................................................................................             340

   26.1.1. Mode 0: 13-Bit Counter/Timer...............................................................                          340

   26.1.2. Mode 1: 16-Bit Counter/Timer...............................................................                          341

   26.1.3. Mode 2: 8-Bit Counter/Timer with Auto-Reload ....................................                                    341

   26.1.4. Mode 3: Two 8-Bit Counter/Timers (Timer 0 Only) ...............................                                      342

   26.2. Timer 2 ..........................................................................................................     348

   26.2.1. 16-Bit Timer with Auto-Reload ..............................................................                         348

   26.2.2. 8-Bit Timers with Auto-Reload ..............................................................                         349

   26.2.3. Comparator 0/SmaRTClock Capture Mode ..........................................                                      350

   26.3. Timer 3 ..........................................................................................................     354

   26.3.1. 16-Bit Timer with Auto-Reload ..............................................................                         354

   26.3.2. 8-Bit Timers with Auto-Reload ..............................................................                         355

   26.3.3. Comparator 1/External Oscillator Capture Mode ..................................                                     356

27. Programmable Counter Array.............................................................................                     360

   27.1. PCA Counter/Timer .......................................................................................              361

   27.2. PCA0 Interrupt Sources.................................................................................                362

   27.3. Capture/Compare Modules ...........................................................................                    363

   27.3.1. Edge-triggered Capture Mode...............................................................                           364

   27.3.2. Software Timer (Compare) Mode..........................................................                              365

   27.3.3. High-Speed Output Mode .....................................................................                         366

   27.3.4. Frequency Output Mode .......................................................................                        366

   27.3.5. 8-Bit, 9-Bit, 10-Bit and 11-Bit Pulse Width Modulator Modes................                                          367

   27.3.6. 16-Bit Pulse Width Modulator Mode......................................................                              369

8                 Rev. 1.2
          Si1010/1/2/3/4/5

27.4. Watchdog Timer Mode .................................................................................. 370

27.4.1. Watchdog Timer Operation ................................................................... 370

27.4.2. Watchdog Timer Usage ........................................................................ 371

27.5. Register Descriptions for PCA0..................................................................... 373

28. C2 Interface .......................................................................................................... 379

28.1. C2 Interface Registers................................................................................... 379

28.2. C2 Pin Sharing .............................................................................................. 382

Document Change List.............................................................................................. 383

Contact Information................................................................................................... 384

Rev. 1.2                                                                                                                         9
Si1010/1/2/3/4/5

List of Figures

    Figure  1.1. Si1010 Block Diagram ...........................................................................  21

    Figure  1.2. Si1011 Block Diagram ...........................................................................  21

    Figure  1.3. Si1012 Block Diagram ...........................................................................  22

    Figure  1.4. Si1013 Block Diagram ...........................................................................  22

    Figure  1.5. Si1014 Block Diagram ...........................................................................  23

    Figure  1.6. Si1015 Block Diagram ...........................................................................  23

    Figure  1.7. Si1012/3 RX/TX Direct-Tie Application Example ..................................                  24

    Figure  1.8. Si1010/1 Antenna Diversity Application Example    .................................               24

    Figure  1.9. Port I/O Functional Block Diagram ........................................................        26

    Figure  1.10. PCA Block Diagram .............................................................................  27

    Figure  1.11. ADC0 Functional Block Diagram .........................................................          28

    Figure  1.12. ADC0 Multiplexer Block Diagram ........................................................          29

    Figure  1.13. Comparator 0 Functional Block Diagram ............................................               30

    Figure  1.14. Comparator 1 Functional Block Diagram ............................................               30

    Figure  3.1. Si1010/1/2/3-C-GM2 Pinout Diagram (Top View) .................................                    36

    Figure  3.2. Si1014/5-C-GM2 Pinout Diagram (Top View) .......................................                  37

    Figure  3.3. LGA-42 Package Drawing (Si1010/1/2/3/4/5-C-GM2)   ..........................                      38

    Figure  3.4. LGA-42 PCB Land Pattern (Si1010/1/2/3/4/5-C-GM2) ..........................                       40

    Figure  3.5. LGA-42 PCB Stencil and Via Placement (Si1010/1/2/3/4/5-C-GM2) ....                                42

    Figure  4.1. Active Mode Current (External CMOS Clock) .......................................                 48

    Figure  4.2. Idle Mode Current (External CMOS Clock) ...........................................               49

    Figure  4.3. Typical DC-DC Converter Efficiency 

            (High Current, VDD/DC+ = 2 V)       ............................................................       50

    Figure  4.4. Typical DC-DC Converter Efficiency 

            (High Current, VDD/DC+ = 3 V)       ............................................................       51

    Figure  4.5. Typical DC-DC Converter Efficiency 

            (Low Current, VDD/DC+ = 2 V) .............................................................             52

    Figure  4.6. Typical One-Cell Suspend Mode Current ..............................................              53

    Figure  4.7. Typical VOH Curves, 1.8–3.6 V  ............................................................       55

    Figure  4.8. Typical VOH Curves, 0.9–1.8 V  ............................................................       56

    Figure  4.9. Typical VOL Curves, 1.8–3.6 V .............................................................       57

    Figure  4.10. Typical VOL Curves, 0.9–1.8 V ...........................................................        58

    Figure  5.1. ADC0 Functional Block Diagram ...........................................................         76

    Figure  5.2. 10-Bit ADC Track and Conversion Example Timing 

            (BURSTEN = 0) .....................................................................................    79

    Figure  5.3. Burst Mode Tracking Example with Repeat Count Set to 4 ..................                         81

    Figure  5.4. ADC0 Equivalent Input Circuits .............................................................      82

    Figure  5.5. ADC Window Compare Example: Right-Justified 

            Single-Ended Data ................................................................................     93

    Figure  5.6. ADC Window Compare Example: Left-Justified 

            Single-Ended Data ................................................................................     93

    Figure  5.7. ADC0 Multiplexer Block Diagram ..........................................................         94

    Figure  5.8. Temperature Sensor Transfer Function ................................................             96

10                Rev. 1.2
                  Si1010/1/2/3/4/5

Figure  5.9. Temperature Sensor Error with 1-Point Calibration (VREF = 1.68 V) .... 97

Figure  5.10. Voltage Reference Functional Block Diagram ..................................... 99

Figure  7.1. Comparator 0 Functional Block Diagram ............................................ 104

Figure  7.2. Comparator 1 Functional Block Diagram ............................................ 105

Figure  7.3. Comparator Hysteresis Plot ................................................................ 106

Figure  7.4. CPn Multiplexer Block Diagram ........................................................... 111

Figure  8.1. CIP-51 Block Diagram ......................................................................... 114

Figure  9.1. Si1010/1/2/3/4/5 Memory Map ............................................................ 123

Figure  9.2. Flash Program Memory Map ............................................................... 124

Figure  13.1. Flash Program Memory Map (16 kB and 8 kB devices) .................... 148

Figure  14.1. Si1010/1/2/3/4/5 Power Distribution .................................................. 158

Figure  15.1. CRC0 Block Diagram ........................................................................ 166

Figure  15.2. Bit Reverse Register ......................................................................... 174

Figure  16.1. DC-DC Converter Block Diagram ...................................................... 175

Figure  16.2. DC-DC Converter Configuration Options .......................................... 178

Figure  18.1. Reset Sources ................................................................................... 187

Figure  18.2. Power-Fail Reset Timing Diagram .................................................... 188

Figure  18.3. Power-Fail Reset Timing Diagram .................................................... 189

Figure  19.1. Clocking Sources Block Diagram ...................................................... 195

Figure  19.2. 25 MHz External Crystal Example ..................................................... 197

Figure  20.1. SmaRTClock Block Diagram ............................................................. 204

Figure  20.2. Interpreting Oscillation Robustness (Duty Cycle) Test Results ......... 213

Figure  21.1. Port I/O Functional Block Diagram .................................................... 220

Figure  21.2. Port I/O Cell Block Diagram .............................................................. 221

Figure  21.3. Crossbar Priority Decoder with No Pins Skipped .............................. 225

Figure  21.4. Crossbar Priority Decoder with Crystal Pins Skipped ....................... 226

Figure  22.1. EZRadioPRO Serial Interface Block Diagram ................................... 240

Figure  22.2. SPI Timing ......................................................................................... 242

Figure  22.3. SPI Timing—READ Mode ................................................................. 242

Figure  22.4. SPI Timing—Burst Write Mode ......................................................... 243

Figure  22.5. SPI Timing—Burst Read Mode ......................................................... 243

Figure  22.6. Master Mode Data/Clock Timing ....................................................... 244

Figure  22.7. SPI Master Timing ............................................................................. 249

Figure  23.1. State Machine Diagram ..................................................................... 252

Figure  23.2. TX Timing .......................................................................................... 255

Figure  23.3. RX Timing .......................................................................................... 256

Figure  23.4. Frequency Deviation ......................................................................... 259

Figure  23.5. Sensitivity at 1% PER vs. Carrier Frequency Offset ......................... 261

Figure  23.6. FSK vs. GFSK Spectrums ................................................................. 263

Figure  23.7. Direct Synchronous Mode Example .................................................. 266

Figure  23.8. Direct Asynchronous Mode Example ................................................ 266

Figure  23.9. Microcontroller Connections .............................................................. 267

Figure  23.10. PLL Synthesizer Block Diagram ...................................................... 269

Figure  23.11. FIFO Thresholds ............................................................................. 272

Figure  23.12. Packet Structure .............................................................................. 273

        Rev. 1.2                                                                                                        11
Si1010/1/2/3/4/5

    Figure  23.13. Multiple Packets in TX Packet Handler ...........................................                     274

    Figure  23.14. Required RX Packet Structure with Packet Handler Disabled ........                                    274

    Figure  23.15. Multiple Packets in RX Packet Handler ...........................................                     275

    Figure  23.16. Multiple Packets in RX with CRC or Header Error ..........................                            275

    Figure  23.17. Operation of Data Whitening, Manchester Encoding, and CRC .....                                       277

    Figure  23.18. Manchester Coding Example ..........................................................                  277

    Figure  23.19. Header .............................................................................................  279

    Figure  23.20. POR Glitch Parameters ...................................................................             280

    Figure  23.21. General Purpose ADC Architecture ................................................                     283

    Figure  23.22. Temperature Ranges using ADC8 ..................................................                      285

    Figure  23.23. WUT Interrupt and WUT Operation .................................................                     287

    Figure  23.24. Low Duty Cycle Mode .....................................................................             288

    Figure  23.25. RSSI Value vs. Input Power ............................................................               290

    Figure  23.26. Si1012 Split RF TX/RX Direct-Tie Reference Design—Schematic .                                         291

    Figure  23.27. Si1010 Switch Matching Reference Design—Schematic ................                                    292

    Figure  23.1. SMBus Block Diagram ......................................................................             297

    Figure  23.2. Typical SMBus Configuration ............................................................               298

    Figure  23.3. SMBus Transaction ...........................................................................          299

    Figure  23.4. Typical SMBus SCL Generation ........................................................                  301

    Figure  23.5. Typical Master Write Sequence  ........................................................                310

    Figure  23.6. Typical Master Read Sequence ........................................................                  311

    Figure  23.7. Typical Slave Write Sequence   ..........................................................              312

    Figure  23.8. Typical Slave Read Sequence ..........................................................                 313

    Figure  24.1. UART0 Block Diagram ......................................................................             318

    Figure  24.2. UART0 Baud Rate Logic ...................................................................              319

    Figure  24.3. UART Interconnect Diagram .............................................................                320

    Figure  24.4. 8-Bit UART Timing Diagram ..............................................................               320

    Figure  24.5. 9-Bit UART Timing Diagram ..............................................................               321

    Figure  24.6. UART Multi-Processor Mode Interconnect Diagram .........................                               321

    Figure  25.1. SPI Block Diagram ............................................................................         325

    Figure  25.2. Multiple-Master Mode Connection Diagram ......................................                         327

    Figure  25.3. 3-Wire Single Master and 3-Wire Single Slave Mode 

            Connection Diagram  .........................................................................                327

    Figure  25.4. 4-Wire Single Master Mode and 4-Wire Slave Mode 

            Connection Diagram  .........................................................................                328

    Figure  25.5. Master Mode Data/Clock Timing .......................................................                  330

    Figure  25.6. Slave Mode Data/Clock Timing (CKPHA = 0) ...................................                           330

    Figure  25.7. Slave Mode Data/Clock Timing (CKPHA = 1) ...................................                           331

    Figure  25.8. SPI Master Timing (CKPHA = 0) .......................................................                  335

    Figure  25.9. SPI Master Timing (CKPHA = 1) .......................................................                  335

    Figure  25.10. SPI Slave Timing (CKPHA = 0) .......................................................                  336

    Figure  25.11. SPI Slave Timing (CKPHA = 1) .......................................................                  336

    Figure  26.1. T0 Mode 0 Block Diagram .................................................................              341

    Figure  26.2. T0 Mode 2 Block Diagram .................................................................              342

    Figure  26.3. T0 Mode 3 Block Diagram .................................................................              343

12                              Rev. 1.2
                                                 Si1010/1/2/3/4/5

Figure  26.4. Timer 2 16-Bit Mode Block Diagram  ................................................. 348

Figure  26.5. Timer 2 8-Bit Mode Block Diagram ................................................... 349

Figure  26.6. Timer 2 Capture Mode Block Diagram .............................................. 350

Figure  26.7. Timer 3 16-Bit Mode Block Diagram  ................................................. 354

Figure  26.8. Timer 3 8-Bit Mode Block Diagram ................................................... 355

Figure  26.9. Timer 3 Capture Mode Block Diagram .............................................. 356

Figure  27.1. PCA Block Diagram ........................................................................... 360

Figure  27.2. PCA Counter/Timer Block Diagram ................................................... 362

Figure  27.3. PCA Interrupt Block Diagram ............................................................ 363

Figure  27.4. PCA Capture Mode Diagram ............................................................. 365

Figure  27.5. PCA Software Timer Mode Diagram ................................................. 365

Figure  27.6. PCA High-Speed Output Mode Diagram ........................................... 366

Figure  27.7. PCA Frequency Output Mode ........................................................... 367

Figure  27.8. PCA 8-Bit PWM Mode Diagram ........................................................ 368

Figure  27.9. PCA 9, 10 and 11-Bit PWM Mode Diagram ...................................... 369

Figure  27.10. PCA 16-Bit PWM Mode ................................................................... 370

Figure  27.11. PCA Module 5 with Watchdog Timer Enabled ................................ 371

Figure  28.1. Typical C2 Pin Sharing ...................................................................... 382

        Rev. 1.2                                                                                                 13
Si1010/1/2/3/4/5

List of Tables

    Table 2.1. Product Selection Guide ......................................................................... 31

    Table 3.1. Pin Definitions for the Si1010/1/2/3/4/5 .................................................. 32

    Table 3.2. LGA-42 Package Dimensions (Si1010/1/2/3/4/5-C-GM2) ...................... 39

    Table 3.3. LGA-42 PCB Land Pattern Dimensions (Si1010/1/2/3/4/5-C-GM2) ....... 41

    Table 4.1. Absolute Maximum Ratings .................................................................... 43

    Table 4.2. Global Electrical Characteristics ............................................................. 44

    Table 4.3. Port I/O DC Electrical Characteristics ..................................................... 54

    Table 4.4. Reset Electrical Characteristics .............................................................. 59

    Table 4.5. Power Management Electrical Specifications ......................................... 60

    Table 4.6. Flash Electrical Characteristics .............................................................. 60

    Table 4.7. Internal Precision Oscillator Electrical Characteristics ........................... 60

    Table 4.8. Internal Low-Power Oscillator Electrical Characteristics ........................ 60

    Table 4.9. SmaRTClock Characteristics .................................................................. 61

    Table 4.10. ADC0 Electrical Characteristics ............................................................ 61

    Table 4.11. Temperature Sensor Electrical Characteristics .................................... 62

    Table 4.12. Voltage Reference Electrical Characteristics ....................................... 63

    Table 4.13. IREF0 Electrical Characteristics ........................................................... 64

    Table 4.14. Comparator Electrical Characteristics .................................................. 65

    Table 4.15. VREG0 Electrical Characteristics ......................................................... 66

    Table 4.16. DC-DC Converter (DC0) Electrical Characteristics .............................. 67

    Table 4.17. DC Characteristics ................................................................................ 68

    Table 4.18. Synthesizer AC Electrical Characteristics ............................................ 69

    Table 4.19. Receiver AC Electrical Characteristics ................................................. 70

    Table 4.20. Transmitter AC Electrical Characteristics ............................................. 71

    Table 4.21. Auxiliary Block Specifications ............................................................... 72

    Table 4.22. Digital IO Specifications (nIRQ) ............................................................ 73

    Table 4.23. GPIO Specifications (GPIO_0, GPIO_1, and GPIO_2) ........................ 73

    Table 4.24. Absolute Maximum Ratings .................................................................. 74

    Table 5.1. Representative Conversion Times and Energy Consumption 

    for the SAR ADC with 1.65 V High-Speed VREF ................................... 84

    Table 8.1. CIP-51 Instruction Set Summary .......................................................... 116

    Table 11.1. Special Function Register (SFR) Memory Map (Page 0x0)    ............... 128

    Table 11.2. Special Function Register (SFR) Memory Map (Page 0xF) ............... 129

    Table 11.3. Special Function Registers ................................................................. 130

    Table 12.1. Interrupt Summary .............................................................................. 136

    Table 13.1. Flash Security Summary .................................................................... 149

    Table 14.1. Power Modes ...................................................................................... 157

    Table 15.1. Example 16-Bit CRC Outputs ............................................................. 167

    Table 15.2. Example 32-bit CRC Outputs ............................................................. 169

    Table 16.1. IPeak Inductor Current Limit Settings ................................................. 176

    Table 19.1. Recommended XFCN Settings for Crystal Mode ............................... 197

    Table 19.2. Recommended XFCN Settings for RC and C modes ......................... 198

    Table 20.1. SmaRTClock Internal Registers ......................................................... 205

14                Rev. 1.2
                                                        Si1010/1/2/3/4/5

Table  20.2.  SmaRTClock Load Capacitance Settings      .......................................... 212

Table  20.3.  SmaRTClock Bias Settings ................................................................ 213

Table  21.1.  Port I/O Assignment for Analog Functions ......................................... 222

Table  21.2.  Port I/O Assignment for Digital Functions ........................................... 223

Table  21.3.  Port I/O Assignment for External Digital Event Capture Functions  .... 223

Table  22.1.  Serial Interface Timing Parameters .................................................... 242

Table  22.2.  SPI Timing Parameters ...................................................................... 249

Table  23.1.  EZRadioPRO Operating Modes ......................................................... 251

Table  23.2.  EZRadioPRO Operating Modes Response Time ............................... 252

Table  23.3.  Frequency Band Selection ................................................................. 257

Table  23.4.  Packet Handler Registers ................................................................... 276

Table  23.5.  Minimum Receiver Settling Time ........................................................ 278

Table  23.6.  POR Parameters ................................................................................ 281

Table  23.7.  Temperature Sensor Range ............................................................... 284

Table  23.8.  Antenna Diversity Control ................................................................... 289

Table  23.9.  EZRadioPRO Internal Register Descriptions ...................................... 294

Table  23.1.  SMBus Clock Source Selection .......................................................... 301

Table  23.2.  Minimum SDA Setup and Hold Times ................................................ 302

Table  23.3.  Sources for Hardware Changes to SMB0CN ..................................... 306

Table  23.4.  Hardware Address Recognition Examples (EHACK = 1) ................... 307

Table  23.5.  SMBus Status Decoding with Hardware ACK Generation Disabled

              (EHACK = 0) ....................................................................................... 314

Table  23.6.  SMBus Status Decoding With Hardware ACK Generation Enabled

              (EHACK = 1) ....................................................................................... 316

Table  24.1.  Timer Settings for Standard Baud Rates 

              Using The Internal 24.5 MHz Oscillator .............................................. 324

Table  24.2.  Timer Settings for Standard Baud Rates 

              Using an External 22.1184 MHz Oscillator ......................................... 324

Table  25.1.  SPI Slave Timing Parameters ............................................................ 337

Table  26.1.  Timer 0 Running Modes ..................................................................... 340

Table  27.1.  PCA Timebase Input Options ............................................................. 361

Table  27.2.  PCA0CPM and PCA0PWM Bit Settings for PCA 

              Capture/Compare Modules  ................................................................ 364

Table  27.3.  Watchdog Timer Timeout Intervals1 ................................................... 372

              Rev. 1.2                                                                                                 15
Si1010/1/2/3/4/5

List of Registers

SFR  Definition  5.1. ADC0CN: ADC0 Control ................................................................ 85

SFR  Definition  5.2. ADC0CF: ADC0 Configuration ...................................................... 86

SFR  Definition  5.3. ADC0AC: ADC0 Accumulator Configuration ................................. 87

SFR  Definition  5.4. ADC0PWR: ADC0 Burst Mode Power-Up Time ............................ 88

SFR  Definition  5.5. ADC0TK: ADC0 Burst Mode Track Time ....................................... 89

SFR  Definition  5.6. ADC0H: ADC0 Data Word High Byte ............................................ 90

SFR  Definition  5.7. ADC0L: ADC0 Data Word Low Byte .............................................. 90

SFR  Definition  5.8. ADC0GTH: ADC0 Greater-Than High Byte ................................... 91

SFR  Definition  5.9. ADC0GTL: ADC0 Greater-Than Low Byte .................................... 91

SFR  Definition  5.10. ADC0LTH: ADC0 Less-Than High Byte ...................................... 92

SFR  Definition  5.11. ADC0LTL: ADC0 Less-Than Low Byte ........................................ 92

SFR  Definition  5.12. ADC0MX: ADC0 Input Channel Select ........................................ 95

SFR  Definition  5.13. TOFFH: ADC0 Data Word High Byte  .......................................... 98

SFR  Definition  5.14. TOFFL: ADC0 Data Word Low Byte ............................................ 98

SFR  Definition  5.15. REF0CN: Voltage Reference Control ........................................ 101

SFR  Definition  6.1. IREF0CN: Current Reference Control ......................................... 102

SFR  Definition  6.2. IREF0CF: Current Reference Configuration ................................ 103

SFR  Definition  7.1. CPT0CN: Comparator 0 Control .................................................. 107

SFR  Definition  7.2. CPT0MD: Comparator 0 Mode Selection .................................... 108

SFR  Definition  7.3. CPT1CN: Comparator 1 Control .................................................. 109

SFR  Definition  7.4. CPT1MD: Comparator 1 Mode Selection .................................... 110

SFR  Definition  7.5. CPT0MX: Comparator0 Input Channel Select ............................. 112

SFR  Definition  7.6. CPT1MX: Comparator1 Input Channel Select ............................. 113

SFR  Definition  8.1. DPL: Data Pointer Low Byte ........................................................ 120

SFR  Definition  8.2. DPH: Data Pointer High Byte ....................................................... 120

SFR  Definition  8.3. SP: Stack Pointer ......................................................................... 121

SFR  Definition  8.4. ACC: Accumulator ....................................................................... 121

SFR  Definition  8.5. B: B Register ................................................................................ 121

SFR  Definition  8.6. PSW: Program Status Word ........................................................ 122

SFR  Definition  10.1. EMI0CN: External Memory Interface Control ............................ 127

SFR  Definition  11.1. SFR Page: SFR Page ................................................................ 130

SFR  Definition  12.1. IE: Interrupt Enable .................................................................... 138

SFR  Definition  12.2. IP: Interrupt Priority .................................................................... 139

SFR  Definition  12.3. EIE1: Extended Interrupt Enable 1 ............................................ 140

SFR  Definition  12.4. EIP1: Extended Interrupt Priority 1 ............................................ 141

SFR  Definition  12.5. EIE2: Extended Interrupt Enable 2 ............................................ 142

SFR  Definition  12.6. EIP2: Extended Interrupt Priority 2 ............................................ 143

SFR  Definition  12.7. IT01CF: INT0/INT1 Configuration .............................................. 145

SFR  Definition  13.1. PSCTL: Program Store R/W Control ......................................... 154

SFR  Definition  13.2. FLKEY: Flash Lock and Key ...................................................... 155

SFR  Definition  13.3. FLSCL: Flash Scale ................................................................... 156

SFR  Definition  13.4. FLWR: Flash Write Only ............................................................ 156

SFR  Definition  14.1. PMU0CF: Power Management Unit Configuration .................... 163

16                 Rev. 1.2
                                                          Si1010/1/2/3/4/5

SFR Definition 14.2. PMU0MD: Power Management Unit Mode ................................                             164

SFR Definition 14.3. PCON: Power Management Control Register ...........................                             165

SFR Definition 15.1. CRC0CN: CRC0 Control ...........................................................                170

SFR Definition 15.2. CRC0IN: CRC0 Data Input ........................................................                171

SFR Definition 15.3. CRC0DAT: CRC0 Data Output ..................................................                    171

SFR Definition 15.4. CRC0AUTO: CRC0 Automatic Control ......................................                         172

SFR Definition 15.5. CRC0CNT: CRC0 Automatic Flash Sector Count .....................                                173

SFR Definition 15.6. CRC0FLIP: CRC0 Bit Flip ..........................................................              174

SFR Definition 16.1. DC0CN: DC-DC Converter Control       ...........................................                182

SFR Definition 16.2. DC0CF: DC-DC Converter Configuration ..................................                         183

SFR Definition 16.3. DC0MD: DC-DC Mode ..............................................................                184

SFR Definition 17.1. REG0CN: Voltage Regulator Control    ........................................                   185

SFR Definition 18.1. VDM0CN: VDD_MCU/DC+ Supply Monitor Control ..................                                   191

SFR Definition 18.2. RSTSRC: Reset Source ............................................................               194

SFR Definition 19.1. CLKSEL: Clock Select ...............................................................            201

SFR Definition 19.2. OSCICN: Internal Oscillator Control ..........................................                  202

SFR Definition 19.3. OSCICL: Internal Oscillator Calibration .....................................                   202

SFR Definition 19.4. OSCXCN: External Oscillator Control ........................................                    203

SFR Definition 20.1. RTC0KEY: SmaRTClock Lock and Key ....................................                           208

SFR Definition 20.2. RTC0ADR: SmaRTClock Address ............................................                        209

SFR Definition 20.3. RTC0DAT: SmaRTClock Data ..................................................                     210

Internal Register Definition 20.4. RTC0CN: SmaRTClock Control .............................                          216

Internal Register Definition 20.5. RTC0XCN: SmaRTClock 

Oscillator Control .............................................................                                     217

Internal Register Definition 20.6. RTC0XCF: SmaRTClock 

Oscillator Configuration ...................................................                                         218

Internal Register Definition 20.7. RTC0PIN: SmaRTClock Pin Configuration ............                                218

Internal Register Definition 20.8. CAPTUREn: SmaRTClock Timer Capture .............                                  219

Internal Register Definition 20.9. ALARMn: SmaRTClock Alarm 

Programmed Value ..........................................................                                          219

SFR Definition 21.1. XBR0: Port I/O Crossbar Register 0 ..........................................                   227

SFR Definition 21.2. XBR1: Port I/O Crossbar Register 1 ..........................................                   228

SFR Definition 21.3. XBR2: Port I/O Crossbar Register 2 ..........................................                   229

SFR Definition 21.4. P0MASK: Port0 Mask Register ..................................................                  230

SFR Definition 21.5. P0MAT: Port0 Match Register ...................................................                 230

SFR Definition 21.6. P1MASK: Port1 Mask Register ..................................................                  231

SFR Definition 21.7. P1MAT: Port1 Match Register ...................................................                 231

SFR Definition 21.8. P0: Port0 ....................................................................................  233

SFR Definition 21.9. P0SKIP: Port0 Skip ....................................................................         233

SFR Definition 21.10. P0MDIN: Port0 Input Mode ......................................................                234

SFR Definition 21.11. P0MDOUT: Port0 Output Mode ...............................................                     234

SFR Definition 21.12. P0DRV: Port0 Drive Strength ..................................................                 235

SFR Definition 21.13. P1: Port1 ..................................................................................   236

SFR Definition 21.14. P1SKIP: Port1 Skip ..................................................................          236

SFR Definition 21.15. P1MDIN: Port1 Input Mode ......................................................                237

Rev. 1.2                                                                                                             17
Si1010/1/2/3/4/5

SFR  Definition  21.16. P1MDOUT: Port1 Output Mode ...............................................                    237

SFR  Definition  21.17. P1DRV: Port1 Drive Strength ..................................................                238

SFR  Definition  21.18. P2: Port2 ..................................................................................  238

SFR  Definition  21.19. P2MDOUT: Port2 Output Mode ...............................................                    239

SFR  Definition  21.20. P2DRV: Port2 Drive Strength ..................................................                239

SFR  Definition  22.1. SPI1CFG: SPI Configuration .....................................................               245

SFR  Definition  22.2. SPI1CN: SPI Control  .................................................................         246

SFR  Definition  22.3. SPI1CKR: SPI Clock Rate .........................................................              247

SFR  Definition  22.4. SPI1DAT: SPI Data    ...................................................................       248

SFR  Definition  23.1. SMB0CF: SMBus Clock/Configuration ......................................                       303

SFR  Definition  23.2. SMB0CN: SMBus Control ..........................................................               305

SFR  Definition  23.3. SMB0ADR: SMBus Slave Address ............................................                      308

SFR  Definition  23.4. SMB0ADM: SMBus Slave Address Mask ..................................                           308

SFR  Definition  23.5. SMB0DAT: SMBus Data ............................................................               309

SFR  Definition  24.1. SCON0: Serial Port 0 Control ....................................................              322

SFR  Definition  24.2. SBUF0: Serial (UART0) Port Data Buffer ..................................                      323

SFR  Definition  25.7. SPI0CFG: SPI0 Configuration ...................................................                332

SFR  Definition  25.8. SPI0CN: SPI0 Control ...............................................................           333

SFR  Definition  25.9. SPI0CKR: SPI0 Clock Rate .......................................................               334

SFR  Definition  25.10. SPI0DAT: SPI0 Data ...............................................................            334

SFR  Definition  26.1. CKCON: Clock Control ..............................................................            339

SFR  Definition  26.2. TCON: Timer Control .................................................................          344

SFR  Definition  26.3. TMOD: Timer Mode ...................................................................           345

SFR  Definition  26.4. TL0: Timer 0 Low Byte ...............................................................          346

SFR  Definition  26.5. TL1: Timer 1 Low Byte ...............................................................          346

SFR  Definition  26.6. TH0: Timer 0 High Byte .............................................................           347

SFR  Definition  26.7. TH1: Timer 1 High Byte .............................................................           347

SFR  Definition  26.8. TMR2CN: Timer 2 Control .........................................................              351

SFR  Definition  26.9. TMR2RLL: Timer 2 Reload Register Low Byte ..........................                           352

SFR  Definition  26.10. TMR2RLH: Timer 2 Reload Register High Byte ......................                             352

SFR  Definition  26.11. TMR2L: Timer 2 Low Byte .......................................................               353

SFR  Definition  26.12. TMR2H Timer 2 High Byte .......................................................               353

SFR  Definition  26.13. TMR3CN: Timer 3 Control .......................................................               357

SFR  Definition  26.14. TMR3RLL: Timer 3 Reload Register Low Byte ........................                            358

SFR  Definition  26.15. TMR3RLH: Timer 3 Reload Register High Byte ......................                             358

SFR  Definition  26.16. TMR3L: Timer 3 Low Byte .......................................................               359

SFR  Definition  26.17. TMR3H Timer 3 High Byte .......................................................               359

SFR  Definition  27.1. PCA0CN: PCA Control ..............................................................             373

SFR  Definition  27.2. PCA0MD: PCA Mode ................................................................              374

SFR  Definition  27.3. PCA0PWM: PCA PWM Configuration .......................................                         375

SFR  Definition  27.4. PCA0CPMn: PCA Capture/Compare Mode ..............................                              376

SFR  Definition  27.5. PCA0L: PCA Counter/Timer Low Byte ......................................                       377

SFR  Definition  27.6. PCA0H: PCA Counter/Timer High Byte .....................................                       377

SFR  Definition  27.7. PCA0CPLn: PCA Capture Module Low Byte .............................                            378

SFR  Definition  27.8. PCA0CPHn: PCA Capture Module High Byte ...........................                             378

18                                          Rev. 1.2
                                           Si1010/1/2/3/4/5

C2  Register  Definition  28.1.  C2ADD: C2 Address ...................................................... 379

C2  Register  Definition  28.2.  DEVICEID: C2 Device ID ............................................... 380

C2  Register  Definition  28.3.  REVID: C2 Revision ID .................................................. 380

C2  Register  Definition  28.4.  FPCTL: C2 Flash Programming Control ........................ 381

C2  Register  Definition  28.5.  FPDAT: C2 Flash Programming Data ............................ 381

                                 Rev. 1.2                                                                      19
Si1010/1/2/3/4/5

1.   System Overview

Si1010/1/2/3/4/5 devices are fully integrated mixed-signal System-on-a-Chip MCUs. Highlighted features

are listed below. Refer to Table 2.1 for specific product feature selection and part ordering numbers.

   240–960 MHz EZRadioPRO® transceiver

   Single/Dual Battery operation with on-chip dc-dc boost converter.

   High-speed pipelined 8051-compatible microcontroller core (up to 25 MIPS)

   In-system, full-speed, non-intrusive debug interface (on-chip)

   10-bit 300 ksps or 12-bit 75 ksps single-ended ADC with analog multiplexer

   6-Bit Programmable Current Reference. Resolution can be increased with PWM.

   Precision programmable 24.5 MHz internal oscillator with spread spectrum technology.

   16 kB or 8 kB of on-chip Flash memory

   768 bytes of on-chip RAM

   SMBus/I2C, Enhanced UART, and two Enhanced SPI serial interfaces implemented in hardware

   Four general-purpose 16-bit timers

   Programmable Counter/Timer Array (PCA) with six capture/compare modules and Watchdog Timer

    function

   On-chip Power-On Reset, VDD Monitor, and Temperature Sensor

   Two On-chip Voltage Comparators with 11 Capacitive Touch Sense inputs.

   15 Port I/O (5 V tolerant except for GPIO_0, GPIO_1, and GPIO_2)

With on-chip Power-On Reset, VDD monitor, Watchdog Timer, and clock oscillator, the Si1010/1/2/3/4/5

devices are truly stand-alone System-on-a-Chip solutions. The Flash memory can be reprogrammed even

in-circuit, providing non-volatile data storage, and also allowing field upgrades of the 8051 firmware. User

software has complete control of all peripherals, and may individually shut down any or all peripherals for

power savings.

The  on-chip  Silicon  Labs  2-Wire  (C2)  Development  Interface      allows  non-intrusive  (uses     no  on-chip

resources), full speed, in-circuit debugging using the production MCU installed in the final application. This

debug logic supports inspection and modification of memory and registers, setting breakpoints, single

stepping, run and halt commands. All analog and digital peripherals are fully functional while debugging

using C2. The two C2 interface pins can be shared with user functions, allowing in-system debugging with-

out occupying package pins.

Each device is specified for 0.9 to 1.8 V, 0.9 to 3.6 V or 1.8 to 3.6 V operation over the industrial tempera-

ture range (–40 to +85 °C). The Port I/O and RST pins are tolerant of input signals up to 5 V. The

Si1010/1/2/3/4/5 devices are available in a 42-pin LGA package which is lead-free and RoHS compliant.

See Table 2.1 for ordering information. Block diagrams are included in Figure 1.1 through Figure 1.4.

The transceiver's extremely low receive sensitivity (–121 dBm) coupled with industry leading +20 dBm out-

put power ensures extended range and improved link performance. Built-in antenna diversity and support

for frequency hopping can be used to further extend range and enhance performance. The advanced radio

features including continuous frequency coverage from 240–960 MHz in 156 Hz or 312 Hz steps allow pre-

cise tuning control. Additional system features such as an automatic wake-up timer, low battery detector,

64 byte TX/RX FIFOs, automatic packet handling, and preamble detection reduce overall current con-

sumption. The transceivers digital receive architecture features a high-performance ADC and DSP-based

modem which performs demodulation, filtering, and packet handling for increased flexibility and perfor-

mance. The direct digital transmit modulation and automatic PA power ramping ensure precise transmit

modulation and reduced spectral spreading, ensuring compliance with global regulations including FCC,

ETSI, ARIB, and 802.15.4d regulations. An easy-to-use calculator is provided to quickly configure the radio

settings, simplifying customer's system design and reducing time to market.

20                                         Rev. 1.2
                                                                                            Si1010/1/2/3/4/5

          Power On     CIP-51 8051                   Analog Peripherals                     RF XCVR

          Reset/PMU    Controller Core                                                      (240-960 MHz)

               Wake    16k Byte ISP Flash            6-bit                        IREF0

               Reset   Program Memory                IREF                                   PA

                       256 Byte SRAM               Internal   External                                         TX

C2CK/RST  Debug /                                             VREF

          Programming                              VREF                           VDD       AGC                RXp

          Hardware     512 Byte XRAM                                     A        VREF

                                                   12/10-bit             M        Temp      LNA                RXn

          C2D                                      75/300 ksps           U        Sensor

                                      CRC          ADC                   X                  Mixer

                                   Engine                                         GND            PGA

VDD            VREG                                     CP0, CP0A                                ADC

                                   SYSCLK                                +

                                                   CP1, CP1A                -

                                                                   +

                                                                   -

GND                    Precision           SFR                  Comparators                 Digital

                       24.5 MHz            Bus                                              Modem

                       Oscillator                    Digital Peripherals                    Delta

                                                                                            Sigma

                       Low Power                     Transceiver Control Interface          Modulator

                       20 MHz                                                               Digital

                       Oscillator                                                           Logic

                                                     UART

          XTAL1        External

                       Oscillator                  Timers 0,                                OSC                XIN

          XTAL2        Circuit                       1, 2, 3                                                   XOUT

                                                                               Priority

XTAL3                                                PCA/                   Crossbar

                       SmaRTClock                    WDT                    Decoder

XTAL4                  Oscillator

                                                     SMBus                                                 15

                       System Clock                                                         Port I/O           ANALOG &

                       Configuration                 SPI 0                                  Config             DIGITAL I/O

                       Figure 1.1.         Si1010  Block Diagram

          Power On     CIP-51 8051                   Analog Peripherals                     RF XCVR

          Reset/PMU    Controller Core                                                      (240-960 MHz)

               Wake    8k Byte ISP Flash             6-bit                        IREF0

               Reset   Program Memory                IREF                                        PA

                       256 Byte SRAM               Internal   External                                         TX

C2CK/RST  Debug /                                               VREF

          Programming                              VREF                           VDD       AGC                RXp

          Hardware     512 Byte XRAM                                     A        VREF

                                                   12/10-bit             M        Temp      LNA                RXn

          C2D                                      75/300 ksps           U        Sensor

                                      CRC          ADC                   X                       Mixer

                                   Engine                                         GND            PGA

VDD            VREG                                     CP0, CP0A                                ADC

                                   SYSCLK                                      +

                                                     CP1, CP1A                 -

                                                                      +

                                                                      -

GND                    Precision           SFR                  Comparators                 Digital

                       24.5 MHz            Bus                                              Modem

                       Oscillator                    Digital Peripherals                    Delta

                                                                                            Sigma

                       Low Power                     Transceiver Control Interface          Modulator

                       20 MHz                                                               Digital

                       Oscillator                                                           Logic

                                                     UART

          XTAL1        External                                                                                XIN

                       Oscillator                    Timers 0,                              OSC

          XTAL2        Circuit                       1, 2, 3                                                   XOUT

                                                                                  Priority

XTAL3                  SmaRTClock                    PCA/                      Crossbar

                       Oscillator                    WDT                       Decoder

XTAL4

                                                     SMBus                                                 15

                       System Clock                                                         Port I/O           ANALOG &

                       Configuration                 SPI 0                                  Config             DIGITAL I/O

                       Figure 1.2.         Si1011  Block Diagram

                                           Rev. 1.2                                                                         21
Si1010/1/2/3/4/5

              Power On        CIP-51 8051                   Analog Peripherals                    RF XCVR

              Reset/PMU       Controller Core                                                     (240-960 MHz)

                       Wake   16k Byte ISP Flash            6-bit                       IREF0

                       Reset  Program Memory                IREF                                  PA

                              256 Byte SRAM               Internal   External                                        TX

    C2CK/RST  Debug /                                                VREF

              Programming                                 VREF                          VDD       AGC                RXp

              Hardware        512 Byte XRAM                                    A        VREF

                                                          12/10-bit            M        Temp      LNA                RXn

              C2D                                         75/300 ksps          U        Sensor

                                             CRC          ADC                  X                  Mixer

                                          Engine                                        GND            PGA

    VDD            VREG                                        CP0, CP0A                               ADC

                                          SYSCLK                                  +

                                                            CP1, CP1A             -

                                                                          +

                                                                          -

    GND                       Precision           SFR                  Comparators                Digital

                              24.5 MHz            Bus                                             Modem

                              Oscillator                    Digital Peripherals                   Delta

                                                                                                  Sigma

                              Low Power                     Transceiver Control Interface         Modulator

                              20 MHz                                                              Digital

                              Oscillator                                                          Logic

                                                            UART

                   XTAL1      External                                                                               XIN

                              Oscillator                    Timers 0,                             OSC

                   XTAL2      Circuit                       1, 2, 3                                                  XOUT

                                                                                        Priority

    XTAL3                                                   PCA/                  Crossbar

                              SmaRTClock                    WDT                   Decoder

    XTAL4                     Oscillator

                                                            SMBus                                                15

                              System Clock                                                        Port I/O           ANALOG &

                              Configuration                 SPI 0                                 Config             DIGITAL I/O

                              Figure 1.3.         Si1012  Block Diagram

              Power On        CIP-51 8051                   Analog Peripherals                    RF XCVR

              Reset/PMU       Controller Core                                                     (240-960 MHz)

                   Wake       8k Byte ISP Flash             6-bit                       IREF0

                   Reset      Program Memory                IREF                                  PA

                              256 Byte SRAM               Internal   External                                        TX

    C2CK/RST  Debug /                                                VREF

              Programming                                 VREF                          VDD       AGC                RXp

              Hardware        512 Byte XRAM                                    A        VREF

                                                          12/10-bit            M        Temp      LNA                RXn

              C2D                                         75/300 ksps          U        Sensor

                                             CRC          ADC                  X                       Mixer

                                          Engine                                        GND            PGA

    VDD            VREG                                        CP0, CP0A                               ADC

                                          SYSCLK                                  +

                                                            CP1, CP1A                -

                                                                          +

                                                                          -

    GND                       Precision           SFR                  Comparators                Digital

                              24.5 MHz            Bus                                             Modem

                              Oscillator                    Digital Peripherals                   Delta

                                                                                                  Sigma

                              Low Power                     Transceiver Control Interface         Modulator

                              20 MHz                                                              Digital

                              Oscillator                                                          Logic

                                                            UART

              XTAL1           External                                                                               XIN

                              Oscillator                    Timers 0,                             OSC

              XTAL2           Circuit                       1, 2, 3                                                  XOUT

                                                                                        Priority

    XTAL3                     SmaRTClock                    PCA/                  Crossbar

                              Oscillator                    WDT                      Decoder

    XTAL4

                                                            SMBus                                                15

                              System Clock                                                        Port I/O           ANALOG &

                              Configuration                 SPI 0                                 Config             DIGITAL I/O

                              Figure 1.4.         Si1013  Block Diagram

22                                                Rev. 1.2
                                                                                      Si1010/1/2/3/4/5

          Power On           CIP-51 8051                   Analog Peripherals                   RF XCVR

          Reset/PMU          Controller Core                                                    (240-960 MHz)

                     Wake    16k Byte ISP Flash            6-bit                      IREF0

                     Reset   Program Memory                IREF                                 PA

                             256 Byte SRAM                 Internal   External                                     TX

C2CK/RST  Debug /                                                     VREF

          Programming                                      VREF                       VDD       AGC                RXp

          Hardware           512 Byte XRAM                                      A     VREF

                                                           12/10-bit            M     Temp      LNA                RXn

          C2D                                              75/300 ksps          U     Sensor

                                            CRC            ADC                  X               Mixer

          Power Net                      Engine                                       GND            PGA

VDD/DC+   Analog       VREG  Digital                            CP0, CP0A                            ADC

                                         SYSCLK                                    +

          Power              Power                         CP1, CP1A               -

                                                                           +

                                                                           -

GND/DC-                      Precision           SFR                    Comparators             Digital

                             24.5 MHz            Bus                                            Modem

                             Oscillator                    Digital Peripherals                  Delta

          DC/DC                                                                                 Sigma

VBAT                         Low Power                     Transceiver Control Interface        Modulator

          Converter

                             20 MHz                                                             Digital

GND                          Oscillator                                                         Logic

                                                           UART

               XTAL1         External

                             Oscillator                    Timers 0,                            OSC                XIN

               XTAL2         Circuit                       1, 2, 3                                                 XOUT

                                                                                      Priority

XTAL3                       SmaRTClock                     PCA/                    Crossbar

                             Oscillator                    WDT                        Decoder

XTAL4

                                                           SMBus                                               15

                             System Clock                                                       Port I/O           ANALOG &

                             Configuration                 SPI 0                                Config             DIGITAL I/O

                             Figure 1.5. Si1014       Block Diagram

          Power On           CIP-51 8051                   Analog Peripherals                   RF XCVR

          Reset/PMU          Controller Core                                                    (240-960 MHz)

                     Wake    8k Byte ISP Flash             6-bit                      IREF0

                     Reset   Program Memory                IREF                                 PA

                             256 Byte SRAM                 Internal   External                                     TX

C2CK/RST  Debug /                                                     VREF

          Programming                                      VREF                       VDD       AGC                RXp

          Hardware           512 Byte XRAM                                      A     VREF

                                                           12/10-bit            M     Temp      LNA                RXn

          C2D                                              75/300 ksps          U     Sensor

                                            CRC            ADC                  X                    Mixer

          Power Net                      Engine                                       GND            PGA

VDD/DC+   Analog       VREG  Digital                            CP0, CP0A                            ADC

                                         SYSCLK                                    +

          Power              Power                         CP1, CP1A               -

                                                                           +

                                                                           -

GND/DC-                      Precision           SFR                    Comparators             Digital

                             24.5 MHz            Bus                                            Modem

                             Oscillator                    Digital Peripherals                  Delta

          DC/DC                                                                                 Sigma

VBAT                        Low Power                      Transceiver Control Interface        Modulator

          Converter

                             20 MHz                                                             Digital

GND                          Oscillator                                                         Logic

                                                           UART

          XTAL1              External                                                                              XIN

                             Oscillator                    Timers 0,                            OSC

          XTAL2              Circuit                       1, 2, 3                                                 XOUT

                                                                                      Priority

XTAL3                       SmaRTClock                     PCA/                    Crossbar

                             Oscillator                    WDT                     Decoder

XTAL4

                                                           SMBus                                               15

                             System Clock                                                       Port I/O           ANALOG &

                             Configuration                 SPI 0                                Config             DIGITAL I/O

                             Figure 1.6. Si1015       Block Diagram

                                                 Rev. 1.2                                                                       23
Si1010/1/2/3/4/5

1.1.  Typical Connection Diagram

The application shown in Figure 1.7 is designed for a system with a TX/RX direct-tie configuration without

the use of a TX/RX switch. Most lower power applications will use this configuration. A complete direct-tie

reference design is available from Silicon Laboratories applications support.

For applications seeking improved performance in the presence of multipath fading, antenna diversity can

be used. Antenna diversity support is integrated into the EZRadioPRO transceiver and can improve the

system link budget by 8–10 dB in the presence of these fading conditions, resulting in substantial range

increases. A complete Antenna Diversity reference design is available from Silicon Laboratories applica-

tions support.

      supply voltage

                                C6      C7              C8                                 X1

                                                                                    30MHz

                                100p    100n            1u

                                                                             SDN    XIN         XOUT   nIRQ

                                                                L1           VDD_RF                           VDD_MCU

                                                L2                      TX                                    VDD_DIG

                    L4      L3                              C1          RFp                                               Px.x

                                                                                                Si101x

                C3      C2                                              RXn

                                                    C4

                                                                             ANT_A  GPIO0  GPIO1       GPIO2                            0.1 uF         0.1 uF

                                L6                  L5                                                        VR_DIG

                                                                                                                      C9

                                        C5                                                                            1u

                                                            Program mable load capacitors for X1 are integrated.

                                                            L1-L6 and C1-C5 values depend on frequency band, antenna

                                                            impedance, output power and supply voltage range.

                    Figure        1.7. Si1012/3 RX/TX Direct-Tie Application Example

                        Supply Voltage

                                            C6          C7      C8                                     X1

                                                                                                      30MHz

                                        100 p           100 n   1u

                                                                                           SDN    XIN  XOUT   nIRQ

                                                                        L1                 VDD_RF                     VDD_MCU

                    TR & ANT-DIV                L3          L2               TX                                       VDD_DIG

                        Switch                                                                                                    Px.x

                1                   6       C3          C2          C1       RXp                       Si101x

                2                   5                                        RXn

                3                   4                   C4                                                                              0.1 uF         0.1 uF

                                                        L4                                      GPIO0  GPIO1  GPIO2   VR_DIG

                                                                                                                              C9

                                                        C5                                                                    1u

                                                                                                              Programmable load capacitors for X1 are

                                                                                                              integrated.

                                                                                                              L1–L4 and C1–C5 values depend on frequency

                                                                                                              band, antenna impedance, output power, and

                                                                                                              supply voltage range.

                    Figure 1.8.         Si1010/1 Antenna                     Diversity                        Application Example

24                                                                      Rev. 1.2
                                                                          Si1010/1/2/3/4/5

1.2.  CIP-51™ Microcontroller Core

1.2.1. Fully 8051 Compatible

The Si1010/1/2/3/4/5 family utilizes Silicon Labs' proprietary CIP-51 microcontroller core. The CIP-51 is

fully compatible with the MCS-51™ instruction set; standard 803x/805x assemblers and compilers can be

used to develop software. The CIP-51 core offers all the peripherals included with a standard 8052.

1.2.2. Improved Throughput

The CIP-51 employs a pipelined architecture that greatly increases its instruction throughput over the stan-

dard 8051 architecture. In a standard 8051, all instructions except for MUL and DIV take 12 or 24 system

clock cycles to execute with a maximum system clock of 12-to-24 MHz. By contrast, the CIP-51 core exe-

cutes 70% of its instructions in one or two system clock cycles, with only four instructions taking more than

four system clock cycles.

The CIP-51 has a total of 109 instructions. The table below shows the total number of instructions that

require each execution time.

Clocks to Execute             1      2      2/3         3            3/4  4          4/5      5      8

Number of Instructions        26     50     5           14           7    3          1        2      1

With the CIP-51's maximum system clock at 25 MHz, it has a peak throughput of 25 MIPS.

1.2.3. Additional Features

The Si1010/1/2/3/4/5 SoC family includes several key enhancements to the CIP-51 core and peripherals to

improve performance and ease of use in end applications.

The extended interrupt handler provides multiple interrupt sources into the CIP-51 allowing numerous ana-

log and digital peripherals to interrupt the controller. An interrupt driven system requires less intervention

by the MCU, giving it more effective throughput. The extra interrupt sources are very useful when building

multi-tasking, real-time systems.

Eight reset sources are available: power-on reset circuitry (POR), an on-chip VDD monitor (forces reset

when  power  supply  voltage  drops  below  safe  levels),  a  Watchdog   Timer,  a  Missing  Clock  Detector,

SmaRTClock oscillator fail or alarm, a voltage level detection from Comparator0, a forced software reset,

an external reset pin, and an illegal Flash access protection circuit. Each reset source except for the POR,

Reset Input Pin, or Flash error may be disabled by the user in software. The WDT may be permanently dis-

abled in software after a power-on reset during MCU initialization.

The internal oscillator factory calibrated to 24.5 MHz and is accurate to ±2% over the full temperature and

supply range. The internal oscillator period can also be adjusted by user firmware. An additional 20 MHz

low power oscillator is also available which facilitates low-power operation. An external oscillator drive cir-

cuit is included, allowing an external crystal, ceramic resonator, capacitor, RC, or CMOS clock source to

generate the system clock. If desired, the system clock source may be switched on-the-fly between both

internal and external oscillator circuits. An external oscillator can also be extremely useful in low power

applications, allowing the MCU to run from a slow (power saving) source, while periodically switching to

the fast (up to 25 MHz) internal oscillator as needed.

                                                  Rev. 1.2                                                       25
Si1010/1/2/3/4/5

1.3.  Port Input/Output

Digital and analog resources are available through 12 I/O pins. Port pins are organized as three byte-wide

ports. Port pins P0.0–P1.6 can be defined as digital or analog I/O. Digital I/O pins can be assigned to one

of the internal digital resources or used as general purpose I/O (GPIO). Analog I/O pins are used by the

internal analog resources. P1.0, P1.1, P1.2, and P1.3 are dedicated for communication with the EZRadio-

PRO peripheral. P2.7 can be used as GPIO and is shared with the C2 Interface Data signal (C2D). See

description in Section 28 on page 379.

The designer has complete control over which digital and analog functions are assigned to individual Port

pins, limited only by the number of physical I/O pins. This resource assignment flexibility is achieved

through  the       use                         of   a   Priority    Crossbar  Decoder.  See       Section    “21.3. Priority     Crossbar             Decoder”  on

page 224 for more information on the Crossbar.

All Px.x Port I/Os are 5 V tolerant when used as digital inputs or open-drain outputs. For Port I/Os config-

ured as push-pull outputs, current is sourced from the VDD/DC+ supply. Port I/Os used for analog func-

tions can operate up to the VDD/DC+ supply voltage. See Section “21.1. Port I/O Modes of Operation” on

page 221 for more information on Port I/O operating modes and the electrical specifications chapter for

detailed electrical specifications.

                                                                                XBR0, XBR1,                  Port Match

                                                                                XBR2, PnSKIP                 P0MASK, P0MAT

                                                                                        Registers            P1MASK, P1MAT

                                                                                        Priority                                 External Interrupts

                                                                                                                                 EX0 and EX1

                                                                                        Decoder

                                                                                                                                 PnMDOUT,

                                                                2                                                                PnMDIN Registers

      Highest                                  UART

         Priority

                                               SPI0             4

                                               SPI1

                   (Internal Digital Signals)                   2                                                                                     P0.0

                                               SMBus                                    Digital              P0

                                                                                        Crossbar       8     I/O

                                               CP0              4                                            Cells

                                               CP1                                                                                                    P0.7

                                               Outputs

                                               SYSCLK                                                  7                                              P1.4

                                                                7                                            P1

                                               PCA                                                           I/O                                      P1.5

                                                                                                             Cells

         Lowest                                T0,  T1          2                                                                                     P1.6

         Priority

                                                                8

                                               P0                                                      1

                                                       (P0.0-P0.7)                                           P2

                   (Port Latches)                                                                            I/O

                                                                7                                            Cell

                                               P1      (P1.0-P1.6)              To Analog Peripherals                                                 P2.7

                                                                                (ADC0, CP0, and CP1 inputs,

                                                                1               VREF, IREF0, AGND)                               No analog functionality

                                                                                                                                 available on P2.7

                                               P2       (P2.7)                  Note: P1.0, P1.1, P1.2, and P1.3 are internally

                                                                                connected to the EZRadioPRO peripheral.

                                                        Figure      1.9.  Port  I/O Functional Block Diagram

26                                                                              Rev. 1.2
                                                                                  Si1010/1/2/3/4/5

1.4.  Serial Ports

The Si1010/1/2/3/4/5 Family includes an SMBus/I2C interface, a full-duplex UART with enhanced baud

rate configuration, and two Enhanced SPI interfaces. Each of the serial buses is fully implemented in hard-

ware and makes extensive use of the CIP-51's interrupts, thus requiring very little CPU intervention.

1.5.  Programmable Counter Array

An on-chip Programmable Counter/Timer Array (PCA) is included in addition to the four 16-bit general pur-

pose counter/timers. The PCA consists of a dedicated 16-bit counter/timer time base with six programma-

ble capture/compare modules. The PCA clock is derived from one of six sources: the system clock divided

by 12, the system clock divided by 4, Timer 0 overflows, an External Clock Input (ECI), the system clock,

the external oscillator clock source divided by 8, or the SmaRTClock divided by 8.

Each capture/compare module can be configured to operate in a variety of modes: edge-triggered capture,

software timer, high-speed output, pulse width modulator (8, 9, 10, 11, or 16-bit), or frequency output. Addi-

tionally, Capture/Compare Module 5 offers watchdog timer (WDT) capabilities. Following a system reset,

Module 5 is configured and enabled in WDT mode. The PCA Capture/Compare Module I/O and External

Clock Input may be routed to Port I/O via the Digital Crossbar.

      SYSCLK/12

      SYSCLK/4

      Timer 0 Overflow  PCA

      ECI               CLOCK            16-Bit Counter/Timer

                        MUX

      SYSCLK

      External Clock/8

      SmaRTClock/8

      Capture/Compare   Capture/Compare  Capture/Compare         Capture/Compare  Capture/Compare  Capture/Compare

      Module 0          Module 1         Module 2                Module 3           Module 4       Module 5 / WDT

ECI   CEX0              CEX1             CEX2                    CEX3               CEX4               CEX5

                                         Crossbar

                                         Port I/O

                        Figure           1.10. PCA Block         Diagram

                                         Rev. 1.2                                                                   27
Si1010/1/2/3/4/5

1.6.  SAR ADC with 16-Bit Auto-Averaging Accumulator and Autonomous Low

      Power Burst Mode

Si1010/1/2/3/4/5  devices  have            a       300 ksps,              10-bit         or       75 ksps          12-bit                   successive-approximation-register

(SAR) ADC with integrated track-and-hold and programmable window detector. ADC0 also has an autono-

mous low power Burst Mode which can automatically enable ADC0, capture and accumulate samples,

then place ADC0 in a low power shutdown mode without CPU intervention. It also has a 16-bit accumulator

that can automatically average the ADC results, providing an effective 11, 12, or 13 bit ADC result without

any additional CPU intervention.

The ADC can sample the voltage at any of the GPIO pins (with the exception of P2.7) and has an on-chip

attenuator that allows it to measure voltages up to twice the voltage reference. Additional ADC inputs

include an on-chip temperature sensor, the VDD/DC+ supply voltage, the VBAT supply voltage, and the

internal digital supply voltage.

                                                                                                  ADC0CN

                                                                                  AD0EN  BURSTEN  AD0INT  AD0BUSY  AD0WINT  AD0CM2  AD0CM1  AD0CM0

                                                                          VDD                                                                       000      AD0BUSY (W)

    ADC0TK                                                                                                                          Start           001      Timer 0 Overflow

                  Burst Mode Logic                                                                                          Conversion

ADC0PWR                                                                                                                                             010      Timer 2 Overflow

                                                                                                                                                    011      Timer 3 Overflow

                                                                                                                                                    100      CNVSTR Input

                                                                   10/12-Bit                                                                ADC0L

      From        AIN+                                                    SAR

      AMUX0

                                                                   ADC                                                                                   16-Bit Accumulator

                                                                                                  SYSCLK  REF                               ADC0H

                                                                                                                                                             A D 0 W IN T

                                                                                                                                                             Window

                                                                          AMP0GN                                                                             Compare

                  AD0SC4   AD0SC3  AD0SC2  AD0SC1  AD0SC0  AD08BE  AD0TM                                                                                 32  Logic

                                                                                  ADC0LTH                          ADC0LTL

                                   ADC0CF                                         ADC0GTH                          ADC0GTL

                           Figure 1.11.                            ADC0 Functional                        Block Diagram

28                                                                                Rev. 1.2
                                                                                        Si1010/1/2/3/4/5

                             ADC0MX

                             AD0MX4  AD0MX3  AD0MX2  AD0MX1  AM0MX0

                   P0.0

                                                                       Programmable

                                                                       Attenuator

                                                                                        AIN+  ADC0

                   P1.6*             AMUX

      Temp

      Sensor

                   VBAT                                                Gain = 0. 5 or1

      Digital Supply

      VDD_MCU/DC+

                             *P1.0 – P1.3 are not

                             available as device pins

                   Figure 1.12. ADC0 Multiplexer Block Diagram

1.7.  Programmable Current Reference (IREF0)

Si1010/1/2/3/4/5 devices include an on-chip programmable current reference (source or sink) with two out-

put current settings: low power mode and high current mode. The maximum current output in low power

mode is 63 µA (1 µA steps) and the maximum current output in high current mode is 504 µA (8 µA steps).

1.8.  Comparators

Si1010/1/2/3/4/5 devices include two on-chip programmable voltage comparators: Comparator 0 (CPT0)

which is shown in Figure 1.13; Comparator 1 (CPT1) which is shown in Figure 1.14. The two comparators

operate identically but may differ in their ability to be used as reset or wake-up sources. See Section

“18. Reset Sources” on page 186 and the Section “14. Power Management” on page 157 for details on

reset sources and low power mode wake-up sources, respectively.

The Comparator offers programmable response time and hysteresis, an analog input multiplexer, and two

outputs that are optionally available at the Port pins: a synchronous “latched” output (CP0, CP1), or an

asynchronous “raw” output (CP0A, CP1A). The asynchronous CP0A signal is available even when the

system clock is not active. This allows the Comparator to operate and generate an output when the device

is in some low power modes.

The comparator inputs may be connected to Port I/O pins or to other internal signals. Port pins may also be

used to directly sense capacitive touch switches.

                                                             Rev. 1.2                                        29
Si1010/1/2/3/4/5

                                CP0EN

                                CP0OUT

                   CPT0CN       CP0RIF            VDD

                                CP0FIF

                           CP0HYP1

                           CP0HYP0                                                                                                       CP0

                           CP0HYN1                                                                                                       Interrupt

                           CP0HYN0

                                                                  CPT0MD

    Analog  Input  Multiplexer

    Px.x                                          CP0MD0  CP0MD1         CP0FIE       CP0RIE                     CP0                     CP0

                                                                                                                 Rising-edge         Falling-edge

                                        CP0 +                                                                                 Interrupt

                                                                                                                              Logic

    Px.x                                                                                                                                 CP0

                                               +

                                                                         D  SET  Q               D  SET  Q

                                               -                            CLR  Q                  CLR  Q

    Px.x                                                                                                                      Crossbar

                                                                         (SYNCHRONIZER)

                                        CP0 -     GND                                                                                    CP0A

                                                                        (ASYNCHRONOUS)

                                                                  Reset

    Px.x                                                          Decision

                                                                  Tree

                   Figure       1.13. Comparator 0 Functional Block                                              Diagram

                           CP1EN

                           CP1OUT

                   CPT0CN  CP1RIF                 VDD

                           CP1FIF

                           CP1HYP1

                           CP1HYP0                                                                                                            CP1

                           CP1HYN1                                                                                                       Interrupt

                           CP1HYN0

                                                                  CPT0MD

    Analog  Input  Multiplexer

    Px.x                                          CP1MD0  CP1MD1            CP1FIE       CP1RIE                  CP1                     CP1

                                                                                                                 Rising-edge             Falling-edge

                                        CP1 +                                                                                 Interrupt

                                                                                                                              Logic

    Px.x                                                                                                                                      CP1

                                               +

                                                                            D    SET  Q             D    SET  Q

                                               -                                 CLR  Q                  CLR  Q

    Px.x                                                                                                                      Crossbar

                                                                            (SYNCHRONIZER)

                                        CP1 -     GND                                                                                         CP1A

                                                                         (ASYNCHRONOUS)

                                                                  Reset

    Px.x                                                          Decision

                                                                  Tree

                   Figure       1.14. Comparator 1 Functional Block                                              Diagram

30                                                Rev. 1.2
                                                                                                                                                                                                                                                                                                                            Si1010/1/2/3/4/5

2.                     Ordering Information

                                                                           Table 2.1. Product Selection Guide

Ordering Part Number*         MIPS (Peak)  Flash Memory (kB)  RAM (bytes)  SmaRTClock Real Time Clock  SMBus/I2C  UART  Enhanced SPI (available for external communication)  Timers (16-bit)  Programmable Counter Array  Digital Port I/Os (Includes EZRadioPRO GPIOs)  10-bit 300ksps ADC  Internal Voltage Reference  Temperature Sensor  Maximum Transmit Power  Minimum Operating Voltage (Volts)  Lead-free (RoHS Compliant)  ‘F9xx Plus Features*  Package

Si1010-C-GM2                  25           16                 768          P                           1          1     1                                                    4                P                           15                                             P                   P                           P                   +20 dBm                 1.8                                P                           P                     LGA-42

Si1011-C-GM2                  25           8                  768          P                           1          1     1                                                    4                P                           15                                             P                   P                           P                   +20 dBm                 1.8                                P                           P                     LGA-42

Si1012-C-GM2                  25           16                 768          P                           1          1     1                                                    4                P                           15                                             P                   P                           P                   +13 dBm                 1.8                                P                           P                     LGA-42

Si1013-C-GM2                  25           8                  768          P                           1          1     1                                                    4                P                           15                                             P                   P                           P                   +13 dBm                 1.8                                P                           P                     LGA-42

Si1014-C-GM2                  25           16                 768          P                           1          1     1                                                    4                P                           15                                             P                   P                           P                   +13 dBm                 0.9                                P                           P                     LGA-42

Si1015-C-GM2                  25           8                  768          P                           1          1     1                                                    4                P                           15                                             P                   P                           P                   +13 dBm                 0.9                                P                           P                     LGA-42

*The ‘F9xx Plus features are a set of enhancements that allow greater power efficiency and increased

functionality. They include 12-bit ADC mode, PWM Enhanced IREF, ultra-low power SmaRTClock LFO,

VBAT                   input  voltage      from               0.9          to                          3.6 V,     and      VBAT                                                               battery                                                                    low                 indicator.                                      The                     ‘F9xx  Plus                                                    features                       are

described in detail in “AN431: F93x-F90x Software Porting Guide.”

                                                                                                                                                                             Rev. 1.2                                                                                                                                                                                                                                                                              31
Si1010/1/2/3/4/5

3.  Pinout   and Package Definitions

                       Table 3.1.  Pin Definitions for the Si1010/1/2/3/4/5

    Name     Pin Number            Type                        Description

             Si1010/1  Si1014/5

             Si1012/3

VDD_MCU      38        —           P In   Power Supply Voltage for the entire MCU except for the

                                          EZRadioPRO peripheral. Must be 1.8 to 3.6 V.

    GND      37        —           G      Required Ground for the entire MCU except for the 

                                          EZRadioPRO peripheral.

    VBAT     —         41          P In   Battery Supply Voltage. Must be 0.9 to 1.8 V in single-cell

                                          battery mode and 1.8 to 3.6 V in dual-cell battery mode.

    GND      —         38          P In   In dual-cell battery mode, this pin must be connected

                                          directly to ground.

    VBAT-                          G      In one-cell applications, this pin should be connected

                                          directly to the negative battery terminal, which is not

                                          connected to the ground plane.

    DCEN     —         40          P In   DC-DC Enable Pin. In single-cell battery mode, this pin

                                          must be connected to VBAT through a 0.68 µH inductor.

                                   G      In dual-cell battery mode, this pin must be connected

                                          directly to ground.

VDD_MCU /    —         39          P In   Power Supply Voltage for the entire MCU except for the

                                          EZRadioPRO peripheral. Must be 1.8 to 3.6 V. This supply

                                          voltage is not required in low power sleep mode. This

                                          voltage must always be > VBAT.

    DC+                            P Out  Positive output of the dc-dc converter. In single-cell battery

                                          mode, a 1 µF ceramic capacitor is required between dc+

                                          and dc–. This pin can supply power to external devices

                                          when operating in single-cell battery mode.

    GND      —         37          G      In dual-cell battery mode, this pin must be connected

                                          directly to ground.

    DC–                            G      DC-DC converter return current path. In one-cell mode, this

                                          pin must be connected to the ground plane.

    VDD_RF   16        16          P In   Power Supply Voltage for the analog portion of the 

                                          EZRadioPRO peripheral. Must be 1.8 to 3.6 V.

    VDD_DIG  28        28          P In   Power Supply Voltage for the digital portion of the 

                                          EZRadioPRO peripheral. Must be 1.8 to 3.6 V.

    VR_DIG   27        27          P Out  Regulated Output Voltage of the digital 1.7 V regulator for

                                          the EZRadioPRO peripheral. A 1 µF decoupling capacitor is

                                          required.

    GND      23        23          G      Required Ground for the digital and analog portions of the

                                          EZRadioPRO peripheral.

32                                        Rev. 1.2
                                                                  Si1010/1/2/3/4/5

       Table 3.1. Pin Definitions for the Si1010/1/2/3/4/5 (Continued)

Name   Pin Number          Type                            Description

       Si1010/1  Si1014/5

       Si1012/3

RST/   39        42        D I/O     Device Reset. Open-drain output of internal POR or VDD

                                     monitor. An external source can initiate a system reset by

                                     driving this pin low for at least 15 µs. A 1–5 k pullup to

                                     VDD_MCU is recommended. See Reset Sources section

                                     for a complete description.

C2CK                       D I/O     Clock signal for the C2 Debug Interface.

P2.7/  40        1         D I/O     Port 2.7. This pin can only be used as GPIO. The Crossbar

                                     cannot route signals to this pin and it cannot be configured

                                     as an analog input. See Port I/O section for a complete

                                     description.

C2D                        D I/O     Bi-directional data signal for the C2 Debug Interface.

XTAL3  1         3         A In      SmaRTClock Oscillator Crystal Input.

                                     See Section 20 for a complete description.

XTAL4  42        2         A Out     SmaRTClock Oscillator Crystal Output.

                                     See Section 20 for a complete description.

P0.0   36        36        D I/O or  Port 0.0. See Port I/O section for a complete description.

                           A In

VREF                       A In      External VREF Input.

                           A Out     Internal VREF Output. External VREF decoupling capacitors

                                     are recommended. See Voltage Reference section.

P0.1   35        35        D I/O or  Port 0.1. See Port I/O Section for a complete description.

                           A In

AGND                       G         Optional Analog Ground. See VREF chapter.

P0.2   34        34        D I/O or  Port 0.2. See Port I/O Section for a complete description.

                           A In

XTAL1                      A In      External Clock Input. This pin is the external oscillator

                                     return for a crystal or resonator. See Oscillator section.

P0.3   33        33        D I/O or  Port 0.3. See Port I/O Section for a complete description.

                           A In

XTAL2                      A Out     External Clock Output. This pin is the excitation driver for an

                                     external crystal or resonator.

                           D In      External Clock Input. This pin is the external clock input in

                                     external CMOS clock mode.

                           A In      External Clock Input. This pin is the external clock input in

                                     capacitor or RC oscillator configurations.

                                     See Oscillator section for complete details.

                                     Rev. 1.2                                                         33
Si1010/1/2/3/4/5

            Table 3.1. Pin Definitions for the Si1010/1/2/3/4/5 (Continued)

    Name    Pin Number          Type                Description

            Si1010/1  Si1014/5

            Si1012/3

    P0.4    32        32        D I/O or  Port 0.4. See Port I/O section for a complete description.

                                A In

    TX                          D Out     UART TX Pin. See Port I/O section.

    P0.5    31        31        D I/O or  Port 0.5. See Port I/O section for a complete description.

                                A In

    RX                          D In      UART RX Pin. See Port I/O section.

    P0.6    30        30        D I/O or  Port 0.6. See Port I/O section for a complete description.

                                A In

    CNVSTR                      D In      External Convert Start Input for ADC0. See ADC0 section

                                          for a complete description.

    P0.7    29        29        D I/O or  Port 0.7. See Port I/O section for a complete description.

                                A In

    IREF0                       A Out     IREF0 Output. See IREF section for complete description.

    P1.4    6         6         D I/O or  Port 1.4. See Port I/O section for a complete description.

                                A In

    P1.5    5         5         D I/O or  Port 1.5. See Port I/O section for a complete description.

                                A In

    P1.6    4         4         D I/O or  Port 1.6. See Port I/O section for a complete description.

                                A In

    GPIO_0  24        24        D I/O or  General Purpose I/O controlled by the EZRadioPRO periph-

                                A I/O     eral. May be configured through the EZRadioPRO registers

    GPIO_1  25        25        D I/O or  to perform various functions including: Clock Output, FIFO

                                A I/O     status, POR, Wake-Up Timer, Low Battery Detect, TRSW,

                                          AntDiversity control, etc. See the EZRadioPRO GPIO Con-

    GPIO_2  26        26        D I/O or  figuration Registers for more information.

                                A I/O

    nIRQ    11        11        DO        EZRadioPRO peripheral interrupt status pin. Will be set low

                                          to indicate a pending EZRadioPRO interrupt event. See the

                                          EZRadioPRO Control Logic Registers for more details. This

                                          pin is an open-drain output with a 220 k internal pullup

                                          resistor. An external pull-up resistor is recommended.

    XOUT    12        12        AO        EZRadioPRO peripheral crystal oscillator output. Connect

                                          to an external 30 MHz crystal or to an external clock source.

                                          If using an external clock source with no crystal, dc coupling

                                          with a nominal 0.8 VDC level is recommended with a mini-

                                          mum ac amplitude of 700 mVpp. Refer to AN417 for more

                                          details about using an external clock source.

34                                        Rev. 1.2
                                                          Si1010/1/2/3/4/5

       Table 3.1. Pin Definitions for the Si1010/1/2/3/4/5 (Continued)

Name   Pin Number          Type                           Description

       Si1010/1  Si1014/5

       Si1012/3

XIN    13        13        AI    EZRadioPRO peripheral crystal oscillator input. Connect to

                                 an external 30 MHz crystal or leave floating if driving the

                                 XOUT pin with an external signal source.

NC     14, 20,   14, 20,         No Connect. May be left floating or tied to power or ground.

       22        22

SDN    15        15        DI    EZRadioPRO peripheral shutdown pin. When driven to

                                 logic HIGH, the EZRadioPRO peripheral will be completely

                                 shut down and the contents of the EZRadioPRO registers

                                 will be lost. This pin should be driven to logic LOW during all

                                 other times; this pin should never be left floating.

TX     17        17        AO    EZRadioPRO peripheral transmit RF output pin. The PA

                                 output is an open-drain connection so the L-C match must

                                 supply (1.8 to 3.6 VDC) to this pin.

RXp    18        18        AI    EZRadioPRO peripheral differential RF input pins of the

RXn    19        19        AI    LNA. See application schematic for example matching net-

                                 work.

ANT_A  21        21        DO    EZRadioPRO antenna diversity GPIO Ant1 signal direct

                                 digital output. Refer to the description of GPIO Ant1 in the

                                 Function and Control 2 register. A complete description may

                                 be found in “AN440: EZRadioPRO Detailed Transceiver

                                 Register Descriptions.”

                                 Rev. 1.2                                                         35
Si1010/1/2/3/4/5

                       42    41  40  39   38   37       36

    XTAL3  1                                                     35          P0.1/AGND

    N.C.   2                                                     34          P0.2/XTAL1

    N.C.   3                                                     33          P0.3/XTAL2

    P1.6   4                                                     32          P0.4/TX

    P1.5   5                         GND                         31          P0.5/RX

    P1.4   6                                                     30          P0.6/CNVSTR

    N.C.   7                                                     29          P0.7/IREF0

    N.C.   8                     (Top View)                      28          VDD_DIG

    N.C.   9                                                     27          VR_DIG

    N.C.   10                                                    26          GPIO_2

    nIRQ   11                                                    25          GPIO_1

    XOUT   12                                                    24          GPIO_0

    XIN    13                                                    23          GND

    N.C.   14                                                    22          N.C.

                       15    16  17  18   19   20       21

               Figure  3.1.  Si1010/1/2/3-C-GM2 Pinout  Diagram  (Top View)

36                                   Rev. 1.2
                                                           Si1010/1/2/3/4/5

                        42  41  40  39   38   37  36

P2.7/C2D  1                                                35  P0.1/AGND

XTAL4     2                                                34  P0.2/XTAL1

XTAL3     3                                                33  P0.3/XTAL2

P1.6      4                                                32  P0.4/TX

P1.5      5                         GND                    31  P0.5/RX

P1.4      6                                                30  P0.6/CNVSTR

N.C.      7                                                29  P0.7/IREF0

N.C.      8                     (Top View)                 28  VDD_DIG

N.C.      9                                                27  VR_DIG

N.C.      10                                               26  GPIO_2

nIRQ      11                                               25  GPIO_1

XOUT      12                                               24  GPIO_0

XIN       13                                               23  GND

N.C.      14                                               22  N.C.

                        15  16  17  18   19   20  21

          Figure  3.2.  Si1014/5-C-GM2 Pinout     Diagram  (Top View)

                                    Rev. 1.2                                37
Si1010/1/2/3/4/5

    Figure 3.3. LGA-42  Package Drawing  (Si1010/1/2/3/4/5-C-GM2)

38                      Rev. 1.2
                                                             Si1010/1/2/3/4/5

Table 3.2. LGA-42 Package Dimensions (Si1010/1/2/3/4/5-C-GM2)

Dimension    Min                                  Nom                    Max

        A    0.85                                 0.90                   0.95

        b    0.20                                 0.25                   0.30

        D                                         5.00 BSC.

        D1                                        3.15

        D2                                        3.00

        D3                                        4.40

        e                                         0.50 BSC.

        E                                         7.00 BSC.

        E1                                        5.40

        E2                                        6.40

        E3                                        6.50

        L    0.35                                 0.40                   0.45

        L1   0.05                                 0.10                   0.15

        aaa  —                                    —                      0.10

        bbb  —                                    —                      0.10

        ccc  —                                    —                      0.08

Notes:

1.      All dimensions shown are in millimeters (mm) unless otherwise noted.

2.      Dimensioning and Tolerancing per ANSI Y14.5M-1994.

3.      Recommended card reflow profile is per the JEDEC/IPC J-STD-020C

        specification for Small Body Components.

                   Rev. 1.2                                                    39
Si1010/1/2/3/4/5

                                   D1

                                       (1.675)     Y

                  1

    E3  E2                                            E1

                                                X

                             E

                                   D2

                                   D3

    Figure 3.4. LGA-42  PCB  Land  Pattern  (Si1010/1/2/3/4/5-C-GM2)

40                           Rev. 1.2
                                                                          Si1010/1/2/3/4/5

Table 3.3. LGA-42 PCB Land Pattern Dimensions (Si1010/1/2/3/4/5-C-GM2)

                     Dimension                                            mm

                     D1                                                   3.20

                     D2                                                   3.00

                     D3                                                   4.40

                     E                                                    0.50

                     E1                                                   5.45

                     E2                                                   6.40

                     E3                                                   6.50

                     X                                                    0.25

                     Y                                                    0.50

Notes:

General

1.      All dimensions shown are in millimeters (mm).

2.      This Land Pattern Design is based on the IPC-7351 guidelines.

3.      All dimensions shown are at Maximum Material Condition (MMC). Least Material Condition

        (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

Solder Mask Design

4.      All metal pads are to be non-solder mask defined (NSMD). Clearance between the solder

        mask and the metal pad is to be 60 µm minimum, all the way around the pad.

Stencil Design

5.      A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be used

        to assure good solder paste release.

6.      The stencil thickness should be 0.125 mm (5 mils).

7.      The ratio of stencil aperture to land pad size should be 1:1 for the perimeter pads.

8.      A 4 x 2 array of 1.1 mm square openings on 1.4 mm pitch should be used for the center

        ground pad.

Card Assembly

9.      A No-Clean, Type-3 solder paste is recommended.

10. The recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for

        Small Body Components.

                                              Rev. 1.2                                                   41
Si1010/1/2/3/4/5

                                                                         2.420

                                                                  1.210

                                                                  Ø0.250

                                       0.075

                                       1.350              Center pad paste detail:

                          1.200

                                                          R 0.25

                                                                  1.11

                                                          1.11

    Figure  3.5.  LGA-42  PCB Stencil  and Via Placement  (Si1010/1/2/3/4/5-C-GM2)

42                                     Rev. 1.2
                                                                        Si1010/1/2/3/4/5

4.    Electrical Characteristics

In Section 4.1 and Section 4.2, “VDD” refers to the VDD_MCU supply voltage on Si1010/1/2/3 devices and

to the VDD_MCU/DC+ supply voltage on Si1014/5 devices. The ADC, Comparator, and Port I/O specifica-

tions in these two sections do not apply to the EZRadioPRO peripheral.

In Section 4.3 and Section 4.4, “VDD” refers to the VDD_RF and VDD_DIG Supply Voltage. All specifica-

tions in these sections pertain to the EZRadioPRO peripheral.

4.1.   Absolute Maximum Specifications

Table 4.1. Absolute Maximum Ratings

       Parameter                  Test Condition                  Min   Typ  Max        Unit

Ambient temperature under bias                                    –55   —    125        °C

Storage Temperature                                               –65   —    150        °C

Voltage on any Px.x I/O Pin or       VDD > 2.2 V                  –0.3  —    5.8                                            V

RST with Respect to GND              VDD < 2.2 V                  –0.3  —    VDD + 3.6

Voltage on VBAT with respect to   One-Cell Mode                   –0.3  —    4.0                                            V

GND                               Two-Cell Mode                   –0.3  —    4.0

Voltage on VDD_MCU or                                             –0.3  —    4.0                                            V

VDD_MCU/DC+ with respect to

GND

Maximum Total Current through                                     —     —    500        mA

VBAT, DCEN, VDD_MCU/DC+ or

GND

Maximum Output Current Sunk                                       —     —    100        mA

by RST or any Px.x Pin

Maximum Total Current through                                     —     —    200        mA

all Px.x Pins

DC-DC Converter Output Power                                      —     —    110        mW

ESD (Human Body Model)           All pins except TX, RXp,         —     —    2          kV

                                     and RXn

                                 TX, RXp, and RXn                 —     —    1          kV

ESD (Machine Model)              All pins except TX, RXp,         —     —    150                                            V

                                     and RXn

                                 TX, RXp, and RXn                 —     —    45                                             V

Note:  Stresses above those listed under “Absolute Maximum Ratings” may cause permanent damage to the device.

       This is a stress rating only and functional operation of the devices at those or any other conditions above those

       indicated in the operation listings of this specification is not implied. Exposure to maximum rating conditions for

       extended periods may affect device reliability.

                                                        Rev. 1.2                                                               43
Si1010/1/2/3/4/5

4.2.  Electrical Characteristics

Table 4.2. Global Electrical Characteristics

–40 to +85 °C, 25 MHz system clock unless otherwise specified. See "AN358: Optimizing Low Power Operation of the

‘F9xx" for details on how to achieve the supply current specifications listed in this table. All supply current specs are for

the EZRadioPRO peripheral placed in shutdown mode.

        Parameter                 Test Condition              Min  Typ  Max  Unit

Battery Supply Voltage            One-Cell Mode               0.9  1.2  3.6                                       V

(VBAT)                            Two-Cell Mode               1.8  2.4  3.6

Supply Voltage                    One-Cell Mode               1.8  1.9  3.6                                       V

(VDD_MCU/DC+)                     Two-Cell Mode               1.8  2.4  3.6

Minimum RAM Data                 VDD (not in Sleep Mode)     —    1.4  —                                         V

Retention Voltage1                VBAT (in Sleep Mode)        —    0.3  0.5

SYSCLK (System Clock)2                                        0    —    25   MHz

TSYSH (SYSCLK High Time)                                      18   —    —    ns

TSYSL (SYSCLK Low Time)                                       18   —    —    ns

Specified Operating                                          –40  —    +85  °C

Temperature Range

44                                                  Rev. 1.2
                                                                          Si1010/1/2/3/4/5

Table 4.2. Global Electrical Characteristics        (Continued)

–40 to +85 °C, 25 MHz system clock unless otherwise specified. See "AN358: Optimizing Low Power Operation of the

‘F9xx" for details on how to achieve the supply current specifications listed in this table. All supply current specs are for

the EZRadioPRO peripheral placed in shutdown mode.

            Parameter               Test Condition                        Min  Typ  Max        Unit

Digital Supply Current—CPU Active (Normal Mode, fetching instructions          from Flash)

IDD 3, 4, 5, 6               VDD = 1.8–3.6 V, F = 24.5 MHz               —    4.0  5.0        mA

                             (includes precision oscillator current)

                             VDD = 1.8–3.6 V, F = 20 MHz                  —    3.4          —  mA

                             (includes low power oscillator current)

                             VDD = 1.8 V, F = 1 MHz                       —    265          —  µA

                             VDD = 3.6 V, F = 1 MHz                       —    305          —  µA

                             (includes external oscillator/GPIO current)

                             VDD = 1.8–3.6 V, F = 32.768 kHz             —    84           —  µA

                             (includes SmaRTClock oscillator current)

IDD Frequency Sensitivity3,  VDD = 1.8–3.6 V, T = 25 °C, F < 14 MHz       —    191          —  µA/MHz

5, 6                         (Flash oneshot active, see Section 13.6)

                             VDD = 1.8–3.6 V, T = 25 °C, F > 14 MHz       —    102          —  µA/MHz

                             (Flash oneshot bypassed, see Section

                             13.6)

Digital Supply Current—CPU Inactive (Idle Mode, not fetching instructions      from Flash)

IDD4, 6, 7                   VDD = 1.8–3.6 V, F = 24.5 MHz               —    2.1  3.0        mA

                             (includes precision oscillator current)

                             VDD = 1.8–3.6 V, F = 20 MHz                  —    1.6          —  mA

                             (includes low power oscillator current)

                             VDD = 1.8 V, F = 1 MHz                       —    160          —  µA

                             VDD = 3.6 V, F = 1 MHz                       —    185          —  µA

                             (includes external oscillator/GPIO current)

                             VDD = 1.8–3.6 V, F = 32.768 kHz              —    82           —  µA

                             (includes SmaRTClock oscillator current)

IDD Frequency Sensitivi-     VDD = 1.8–3.6 V, T = 25 °C                   —    79           —  µA/MHz

ty1,6,7

                                                    Rev. 1.2                                                                   45
Si1010/1/2/3/4/5

Table 4.2. Global Electrical Characteristics        (Continued)

–40 to +85 °C, 25 MHz system clock unless otherwise specified. See "AN358: Optimizing Low Power Operation of the

‘F9xx" for details on how to achieve the supply current specifications listed in this table. All supply current specs are for

the EZRadioPRO peripheral placed in shutdown mode.

    Parameter                 Test Condition                         Min  Typ   Max  Unit

Digital Supply Current—Suspend and Sleep Mode

Digital Supply Current6      VDD = 1.8–3.6 V, two-cell mode         —    77    —    µA

(Suspend Mode)

Digital Supply Current       1.8 V, T = 25 °C                       —    0.61  —    µA

(Sleep Mode, SmaRTClock       3.0 V, T = 25 °C                       —    0.76  —

running, 32.768 kHz crystal)  3.6 V, T = 25 °C                       —    0.87  —

                              1.8 V, T = 85 °C                       —    1.32  —

                              3.0 V, T = 85 °C                       —    1.62  —

                              3.6 V, T = 85 °C                       —    1.93  —

                              (includes SmaRTClock  oscillator  and

                              VBAT Supply Monitor)

Digital Supply Current       1.8 V, T = 25 °C                      —    0.31  —    µA

(Sleep Mode, SmaRTClock       (includes SmaRTClock  oscillator  and

running, internal LFO)        VBAT Supply Monitor)

Digital Supply Current       1.8 V, T = 25 °C                       —    0.06  —    µA

(Sleep Mode)                  3.0 V, T = 25 °C                       —    0.09  —

                              3.6 V, T = 25 °C                       —    0.14  —

                              1.8 V, T = 85 °C                       —    0.77  —

                              3.0 V, T = 85 °C                       —    0.92  —

                              3.6 V, T = 85 °C                       —    1.23  —

                              (includes VBAT supply monitor)

Digital Supply Current        1.8 V, T = 25 °C                       —    0.02  —    µA

(Sleep Mode, VBAT Supply

Monitor Disabled)

46                                                  Rev. 1.2
                                                                                   Si1010/1/2/3/4/5

Table 4.2. Global Electrical Characteristics               (Continued)

–40 to +85 °C, 25 MHz system clock unless otherwise specified. See "AN358: Optimizing Low Power Operation of the

‘F9xx" for details on how to achieve the supply current specifications listed in this table. All supply current specs are for

the EZRadioPRO peripheral placed in shutdown mode.

        Parameter                                    Test Condition                   Min        Typ                                                                                                                Max  Unit

Notes:

1.      Based on device characterization data; Not production tested.

2.      SYSCLK must be at least 32 kHz to enable debugging.

3.      Digital Supply Current depends upon the particular code being executed. The values in this table are obtained

        with the CPU executing an “sjmp $” loop, which is the compiled form of a while(1) loop in C. One iteration

        requires 3 CPU clock cycles, and the Flash memory is read on each cycle. The supply current will vary slightly

        based on the physical location of the sjmp instruction and the number of Flash address lines that toggle as a

        result. In the worst case, current can increase by up to 30% if the sjmp loop straddles a 64-byte Flash address

        boundary (e.g., 0x007F to 0x0080). Real-world code with larger loops and longer linear sequences will have

        few transitions across the 64-byte address boundaries.

4.      Includes oscillator and regulator supply current.

5.      IDD can be estimated for frequencies <14 MHz by simply multiplying the frequency of interest by the

        frequency sensitivity number for that range, then adding an offset of 90 µA. When using these numbers to

        estimate IDD for >14 MHz, the estimate should be the current at 25 MHz minus the difference in current

        indicated by the frequency sensitivity number. For example: VDD = 3.0 V; F = 20 MHz, IDD = 4 mA –

        (25 MHz – 20 MHz) x 0.102 mA/MHz = 3.5 mA assuming the same oscillator setting.

6.      The supply current specifications in Table 4.2 are for two cell mode. The VBAT current in one-cell mode can

        be estimated using the following equation:

        VBAT Current (one-cell mode) = --S----u----p---p---l--y----V----o----l-t--a---g---e----------S----u---p----p---l-y-----C----u----r--r--e---n---t----(--t-w-----o------c---e---l--l---m-----o---d---e----)
                                                           DC-DC Converter Efficiency  VBAT Voltage

        The VBAT Voltage is the voltage at the VBAT pin, typically 0.9 to 1.8 V.

        The Supply Current (two-cell mode) is the data sheet specification for supply current.

        The Supply Voltage is the voltage at the VDD/DC+ pin, typically 1.8 to 3.3 V (default = 1.9 V).

        The DC-DC Converter Efficiency can be estimated using Figure 4.3–Figure 4.5.

7.      Idle IDD can be estimated by taking the current at 25 MHz minus the difference in current indicated by the

        frequency sensitivity number. For example: VDD = 3.0 V; F = 5 MHz, Idle IDD = 2.1 mA – (25 MHz –

        5 MHz) x 0.079 mA/MHz = 0.52 mA.

                                                           Rev. 1.2                                                                                                                                                            47
Si1010/1/2/3/4/5

                         4200

                         4100                 F < 14 MHz                                         F > 14 MHz

                         4000              Oneshot Enabled                                   Oneshot Bypassed

                         3900

                         3800

                         3700

                         3600

                         3500

                         3400                                                                                < 160 uA/MHz

                         3300

                         3200

                         3100

                         3000                                                                185 uA/MHz

                         2900

                         2800

                         2700

                         2600

                         2500

    Supply Current (uA)  2400                           200 uA/MHz

                         2300

                         2200

                         2100

                         2000

                         1900

                         1800

                         1700

                         1600

                         1500

                         1400

                         1300                           215  uA/MHz

                         1200

                         1100

                         1000

                         900

                         800

                         700

                         600

                         500

                         400

                         300         300 uA/MHz

                         200

                         100

                         0

                               0  1  2  3  4  5  6   7  8    9  10  11  12  13  14   15  16  17  18  19  20  21  22  23  24  25

                                                                    Frequency (MHz)

                                        Figure 4.1.  Active  Mode Current (External          CMOS Clock)

48                                                                  Rev. 1.2
                                                                                          Si1010/1/2/3/4/5

                     4200

                     4100

                     4000

                     3900

                     3800

                     3700

                     3600

                     3500

                     3400

                     3300

                     3200

                     3100

                     3000

                     2900

                     2800

                     2700

                     2600

                     2500

Supply Current (uA)  2400

                     2300

                     2200

                     2100

                     2000

                     1900

                     1800

                     1700

                     1600

                     1500

                     1400

                     1300

                     1200

                     1100

                     1000

                     900

                     800

                     700

                     600

                     500

                     400

                     300

                     200

                     100

                     0

                           0  1  2  3  4  5    6  7  8    9  10  11  12  13  14   15  16  17  18  19  20  21  22  23  24  25

                                                                 Frequency (MHz)

                                       Figure  4.2. Idle  Mode Current (External CMOS Clock)

                                                                 Rev. 1.2                                                     49
Si1010/1/2/3/4/5

                      6:6(/                                         6:6(/    

                

                

                

                

                

                

                

                

                

                

                

                

                

                

Efficiency (%)                                                               9%$7  9

                                                                             9%$7  9

                                                                             9%$7  9

                                                                             9%$7  9

                                                                             9%$7  9

                                                                             9%$7  9

                                                                             9%$7  9

                           X+,QGXFWRUSDFNDJH(65          2KPV

                           9'''&  90LQLPXP3XOVH:LGWK              QV 3XOVH6NLSSLQJ'LVDEOHG

                

                           1RWH(IILFLHQF\DWKLJKFXUUHQWVPD\EHLPSURYHGE\FKRRVLQJDQ

                           LQGXFWRUZLWKDORZHU(65

                

                

                

                

                

                

                                                                                 

                                                      Load Current (mA)

                Figure 4.3. Typical DC-DC Converter Efficiency (High Current, VDD/DC+ = 2 V)

50                                                             Rev. 1.2
                                                                                 Si1010/1/2/3/4/5

                            6:6(/                                 6:6(/      

                

                

                

                

                

                

                

                

                

                

                

                

                                                                      9%$7  9

                                                                          9%$7  9

Efficiency (%)                                                        9%$7  9

                                                                      9%$7  9

                                                                          9%$7  9

                                                                      9%$7  9

                                                                      9%$7  9

                

                

                              X+,QGXFWRUSDFNDJH(65    2KPV

                                  9'''&  90LQLPXP3XOVH:LGWK    QV

                               3XOVH6NLSSLQJ'LVDEOHG

                              1RWH(IILFLHQF\DWKLJKFXUUHQWVPD\EHLPSURYHGE\

                              FKRRVLQJDQLQGXFWRUZLWKDORZHU(65

                

                

                

                

                

                

                

                

                                                                           

                Figure      4.4.  Typical DC-DC Converter Efficiency (High Current, VDD/DC+          =  3   V)

                                                     Rev. 1.2                                                   51
Si1010/1/2/3/4/5

                    

                    

                    

                    

                                                                              9%$7  9

                                                                          9%$7  9

                                                                              9%$7  9

    Efficiency (%)                                                            9%$7  9

                                                                          9%$7  9

                                                                              9%$7  9

                                                                              9%$7  9

                    

                    

                                X+,QGXFWRUSDFNDJH(65    2KPV

                                6:6(/      9'''&  90LQLPXP3XOVH:LGWK  QV

                    

                    

                    

                                                   

                                                  Load current (mA)

    Figure 4.5. Typical DC-DC Converter Efficiency (Low Current, VDD/DC+ = 2 V)

52                                                Rev. 1.2
                                                                              Si1010/1/2/3/4/5

                   

                               X+,QGXFWRUSDFNDJH(65  2KPV

                                   6:6(/  9'''&  9/RDG&XUUHQW  X$

                   

                   

                                                                    0LQ3XOVH:LGWKQV

                   

                                                                    0LQ3XOVH:LGWKQV

                                                                 0LQ3XOVH:LGWKQV

                                                                 0LQ3XOVH:LGWKQV

                   

9%$7&XUUHQW X$   

                   

                   

                   

                   

                   

                   

                   

                   

                   

                                                                      

                                                          9%$7 9

                              Figure 4.6.  Typical  One-Cell Suspend     Mode    Current

                                                    Rev. 1.2                                          53
Si1010/1/2/3/4/5

Table 4.3. Port I/O DC Electrical Characteristics

VDD = 1.8 to 3.6 V, –40 to +85 °C unless otherwise specified.

    Parameters       Test Condition                               Min        Typ        Max        Unit

Output High Voltage  High Drive Strength, PnDRV.n = 1                                              V

                     IOH = –3 mA, Port I/O push-pull              VDD – 0.7  —          —

                     IOH = –10 µA, Port I/O push-pull             VDD – 0.1  —          —

                     IOH = –10 mA, Port I/O push-pull                        See Chart

                     Low Drive Strength, PnDRV.n = 0

                     IOH = –1 mA, Port I/O push-pull              VDD – 0.7  —          —

                     IOH = –10 µA, Port I/O push-pull             VDD – 0.1  —          —

                     IOH = –3 mA, Port I/O push-pull              —          See Chart  —

Output Low Voltage   High Drive Strength, PnDRV.n = 1                                              V

                     IOL = 8.5 mA                                 —          —          0.6

                     IOL = 10 µA                                  —          —          0.1

                     IOL = 25 mA                                  —          See Chart  —

                     Low Drive Strength, PnDRV.n = 0

                     IOL = 1.4 mA                                 —          —          0.6

                     IOL = 10 µA                                  —          —          0.1

                     IOL = 4 mA                                   —          See Chart  —

Input High Voltage   VDD = 2.0 to 3.6 V                           VDD – 0.6  —          —          V

                     VDD = 0.9 to 2.0 V                           0.7 x VDD  —          —          V

Input Low Voltage    VDD = 2.0 to 3.6 V                           —          —          0.6        V

                     VDD = 0.9 to 2.0 V                           —          —          0.3 x VDD  V

Input Leakage       Weak Pullup Off                              —          —          ±1         µA

Current              Weak Pullup On, VIN = 0 V, VDD = 1.8      V  —          4          —

                     Weak Pullup On, Vin = 0 V, VDD = 3.6      V  —          20         35

54                                    Rev. 1.2
                                                                           Si1010/1/2/3/4/5

                                 Typical VOH (High Drive Mode)

         3.6

         3.3                                                               VDD = 3.6V

         3                                                                 VDD = 3.0V

         2.7                                                               VDD = 2.4V

Voltage  2.4                                                               VDD = 1.8V

         2.1

         1.8

         1.5

         1.2

         0.9

              0     5     10     15     20     25     30   35      40  45      50

                                        Load Current (mA)

                                 Typical VOH (Low Drive Mode)

         3.6

         3.3                                                               VDD = 3.6V

         3                                                                 VDD = 3.0V

         2.7                                                               VDD = 2.4V

Voltage  2.4                                                               VDD = 1.8V

         2.1

         1.8

         1.5

         1.2

         0.9

              0  1     2  3   4      5  6   7      8  9    10  11  12  13  14  15

                                        Load Current (mA)

                 Figure 4.7. Typical VOH Curves, 1.8–3.6 V

                                            Rev. 1.2                                   55
Si1010/1/2/3/4/5

                                   Typical VOH (High Drive Mode)

             1.8

             1.7                                                      VDD = 1.8V

             1.6

             1.5                                                      VDD = 1.5V

             1.4                                                      VDD = 1.2V

             1.3

    Voltage  1.2                                                      VDD = 0.9V

             1.1

             1

             0.9

             0.8

             0.7

             0.6

             0.5

                  0  1  2    3     4  5  6  7            8  9     10  11  12

                                      Load Current (mA)

                                   Typical VOH (Low Drive Mode)

             1.8

             1.7                                                          VDD  =  1.8V

             1.6

             1.5                                                          VDD  =  1.5V

             1.4                                                          VDD  =  1.2V

             1.3

    Voltage  1.2                                                          VDD  =  0.9V

             1.1

             1

             0.9

             0.8

             0.7

             0.6

             0.5

                  0             1           2                     3

                                      Load Current (mA)

                     Figure  4.8.  Typical VOH Curves,            0.9–1.8 V

56                                       Rev. 1.2
                                                                          Si1010/1/2/3/4/5

                                 Typical VOL (High Drive Mode)

         1.8

                                                                          VDD = 3.6V

         1.5

                                                                          VDD = 3.0V

         1.2                                                              VDD = 2.4V

Voltage  0.9                                                              VDD = 1.8V

         0.6

         0.3

         0

              -80  -70      -60      -50  -40  -30          -20      -10       0

                                     Load Current (mA)

                                 Typical VOL (Low Drive Mode)

         1.8

                                                                          VDD  =  3.6V

         1.5

                                                                          VDD  =  3.0V

         1.2                                                              VDD  =  2.4V

Voltage  0.9                                                              VDD  =  1.8V

         0.6

         0.3

         0

              -10  -9   -8       -7  -6   -5   -4       -3       -2  -1        0

                                     Load Current (mA)

                   Figure 4.9. Typical VOL Curves, 1.8–3.6 V

                                          Rev. 1.2                                      57
Si1010/1/2/3/4/5

                          Typical VOL (High Drive Mode)

             0.5

                                      VDD = 1.8V

             0.4                      VDD = 1.5V

             0.3                      VDD = 1.2V

    Voltage                           VDD = 0.9V

             0.2

             0.1

             0

                  -5  -4          -3  -2                 -1       0

                                  Load Current (mA)

                          Typical VOL (Low Drive Mode)

             0.5

             0.4

             0.3

    Voltage           VDD = 1.8V

             0.2      VDD = 1.5V

                      VDD = 1.2V

             0.1

                      VDD = 0.9V

             0

                  -3      -2                         -1           0

                                  Load Current (mA)

                      Figure 4.10. Typical VOL Curves,   0.9–1.8  V

58                                    Rev. 1.2
                                                                   Si1010/1/2/3/4/5

Table 4.4. Reset Electrical Characteristics

VDD = 1.8 to 3.6 V, –40 to +85 °C unless otherwise specified.

         Parameter        Test Condition                           Min        Typ   Max        Unit

RST Output Low Voltage    IOL = 1.4 mA,                            —          —     0.6        V

RST Input High Voltage    VDD = 2.0 to 3.6 V                       VDD – 0.6  —     —          V

                          VDD = 0.9 to 2.0 V                       0.7 x VDD  —     —          V

RST Input Low Voltage     VDD = 2.0 to 3.6 V                       —          —     0.6        V

                          VDD = 0.9 to 2.0 V                       —          —     0.3 x VDD  V

RST Input Pullup Current  RST = 0.0 V, VDD = 1.8 V                 —          4     —          µA

                          RST = 0.0 V, VDD = 3.6 V                 —          20    35

VDD/DC+ Monitor Thresh-   Early Warning                            1.8        1.85  1.9        V

old (VRST)                Reset Trigger                            1.7        1.75  1.8

                          (all power modes except Sleep)

VBAT Ramp Time for        One-cell mode: VBAT ramp 0–0.9 V         —          —     3          ms

Power On                  Two-cell mode: VBAT ramp 0–1.8 V

VBAT Monitor Threshold    Initial Power-On (VBAT Rising)           —          0.75  —          V

(VPOR)                    Early Warning                            0.9        1.0   1.1

                          Brownout Condition (VBAT Falling)        0.7        0.8   0.9

                          Recovery from Brownout (VBAT Rising)     —          0.95  —

Missing Clock Detector   Time from last system clock rising edge  100        525   1000       µs

Timeout                   to reset initiation

Minimum System Clock w/   System clock frequency which triggers    —          2     10         kHz

Missing Clock Detector    a missing clock detector timeout

Enabled

Reset Time Delay          Delay between release of any reset       —          10    —          µs

                          source and code

                          execution at location 0x0000

Minimum RST Low Time to                                            15         —     —          µs

Generate a System Reset

VDD Monitor Turn-on Time                                           —          300   —          ns

VDD Monitor Supply                                                —          10    —          µA

Current

                                             Rev. 1.2                                              59
Si1010/1/2/3/4/5

Table 4.5. Power Management Electrical Specifications

VDD = 1.8 to 3.6 V, –40 to +85 °C unless otherwise specified.

            Parameter               Test Condition                           Min        Typ           Max   Unit

Idle Mode Wake-up Time                                                       2               —        3     SYSCLKs

Suspend Mode Wake-up Time           Low power oscillator                     —          400           —         ns

                                    Precision oscillator                     —          400           —         ns

Sleep Mode Wake-up Time                 Two-cell mode                        —               2        —         µs

                                        One-cell mode                        —               10       —         µs

Table 4.6. Flash Electrical Characteristics

VDD = 1.8 to 3.6 V, –40 to +85 °C unless otherwise specified.

       Parameter             Test Condition                          Min          Typ            Max        Unit

Flash Size                   Si1010/2/4                              16384*       —              —          bytes

                             Si1011/3/5                              8192         —              —          bytes

Scratchpad Size                                                      512          —              512        bytes

Endurance                                                            1k           90 k           —          Erase/Write

                                                                                                            Cycles

Erase Cycle Time                                                     28           32             36         ms

Write Cycle Time                                                     57           64             71         µs

Note:  On 16 kB devices, 1024 bytes at addresses 0x3C00 to     0x3FFF are reserved.

Table 4.7. Internal Precision Oscillator Electrical Characteristics

VDD = 1.8 to 3.6 V; TA = –40 to +85 °C unless otherwise specified; Using factory-calibrated      settings.

            Parameter               Test Condition                   Min             Typ             Max    Unit

Oscillator Frequency         –40 to +85 °C,                         24           24.5                25    MHz

                             VDD = 1.8–3.6 V

Oscillator Supply Current   25 °C; includes bias current            —            300*                —     µA

(from VDD)                   of 90–100 µA

Note:  Does not include clock divider or clock tree supply current.

Table 4.8. Internal Low-Power Oscillator Electrical Characteristics

VDD = 1.8 to 3.6 V; TA = –40 to +85 °C unless otherwise specified; Using factory-calibrated      settings.

            Parameter               Test Condition                   Min             Typ             Max    Unit

Oscillator Frequency         –40 to +85 °C,                         18               20              22    MHz

                             VDD = 1.8–3.6 V

Oscillator Supply Current   25 °C                                   —            100*                —     µA

(from VDD)                   No separate bias current

                             required.

Note:  Does not include clock divider or clock tree supply current.

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                                                                    Si1010/1/2/3/4/5

Table 4.9. SmaRTClock Characteristics

VDD = 1.8 to 3.6 V; TA = –40 to +85 °C unless otherwise specified; Using factory-calibrated settings.

            Parameter         Test Condition                  Min   Typ                                Max   Unit

Oscillator Frequency (LFO)                                    13.1  16.4                               19.7  kHz

Table 4.10. ADC0 Electrical Characteristics

VDD = 1.8 to 3.6V V, VREF = 1.65 V (REFSL[1:0] = 11), –40 to +85 °C unless otherwise specified.

        Parameter             Test Condition                  Min   Typ                                Max    Unit

DC Accuracy

Resolution                    12-bit mode                           12                                        bits

                              10-bit mode                           10

Integral Nonlinearity         12-bit mode2                    —     ±1                                 ±1.5   LSB

                              10-bit mode                     —     ±0.5                               ±1

Differential Nonlinearity     12-bit mode2                    —     ±0.8                               ±1     LSB

(Guaranteed Monotonic)        10-bit mode                     —     ±0.5                               ±1

Offset Error                  12-bit mode                     —     ±<1                                ±2     LSB

                              10-bit mode                     —     ±<1                                ±2

Full Scale Error              12-bit mode3                    —     ±1                                 ±4     LSB

                              10-bit mode                     —     ±1                                 ±2.5

Dynamic performance (10 kHz sine-wave single-ended input, 1 dB below Full Scale, 

maximum sampling rate)

Signal-to-Noise Plus Distor-  12-bit mode                     62    65                                 —      dB

tion1                         10-bit mode                     54    58                                 —

Signal-to-Distortion1         12-bit mode                     —     76                                 —      dB

                              10-bit mode                     —     73                                 —

Spurious-Free Dynamic         12-bit mode                     —     82                                 —      dB

Range1                        10-bit mode                     —     75                                 —

Conversion Rate

SAR Conversion Clock          Normal Mode                     —     —                                  8.33   MHz

                              Low Power Mode                                                           4.4

Conversion Time in SAR        10-bit Mode                     13    —                                  —     clocks

Clocks                        8-bit Mode                      11    —                                  —

Track/Hold Acquisition Time   Initial Acquisition             1.5   —                                  —      µs

                              Subsequent Acquisition (DC      1.1   —                                  —

                              input, burst mode)

Throughput Rate               12-bit mode                     —     —                                  75     ksps

                              10-bit mode                     —     —                                  300

Notes:

1.      Performance in 8-bit mode is similar to 10-bit mode.

2.      INL and DNL specifications for 12-bit mode do not include the first or last four ADC codes.

3.      The maximum code in 12-bit mode is 0xFFFC. The Full Scale Error is referenced from the maximum code.

                                             Rev. 1.2                                                                61
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Table 4.10. ADC0 Electrical Characteristics (Continued)

VDD = 1.8 to 3.6V V, VREF = 1.65 V (REFSL[1:0] = 11), –40 to +85 °C unless otherwise specified.

           Parameter         Test Condition                            Min       Typ             Max                 Unit

Analog Inputs

ADC Input Voltage Range      Single Ended (AIN+ – GND)                 0         —               VREF                V

Absolute Pin Voltage with    Single Ended                              0         —               VDD                 V

respect to GND

Sampling Capacitance         1x Gain                                   —         28                   —              pF

                             0.5x Gain                                           26

Input Multiplexer Imped-                                               —         5                    —              k

ance

Power Specifications

Power Supply Current        Conversion Mode (300 ksps)                —         720                  —              µA

(VDD supplied to ADC0)       Tracking Mode (0 ksps)                    —         680                  —

Power Supply Rejection       Internal High Speed VREF                  —         67                   —              dB

                             External VREF                             —         74                   —

Notes:

    1.  Performance in 8-bit mode is similar to 10-bit mode.

    2.  INL and DNL specifications for 12-bit mode do not include the  first or last four ADC codes.

    3.  The maximum code in 12-bit mode is 0xFFFC. The Full Scale      Error is referenced from the maximum          code.

Table 4.11. Temperature Sensor Electrical Characteristics

VDD = 1.8 to 3.6V V, –40 to +85 °C unless otherwise specified.

           Parameter         Test Condition                                 Min      Typ              Max            Unit

Linearity                                                                   —         ±1              —              °C

Slope                                                                       —        3.40             —        mV/°C

Slope Error1                                                                —         40              —        µV/°C

Offset                       Temp = 25 °C                                   —       1025              —              mV

Offset Error1                Temp = 25 °C                                   —         18              —              mV

Temperature Sensor Settling  Initial Voltage=0 V                            —         —               3.0            µs

Time2                        Initial Voltage=3.6 V                                                    6.5

Supply Current                                                              —         35              —              µA

Notes:

    1.  Represents one standard deviation from the mean.

    2.  The temperature sensor settling time, resulting from an ADC mux change or enabling of the temperature

        sensor, varies with the voltage of the previously sampled channel and can be up to 6.5 µs if the previously

        sampled channel voltage was greater than 3 V. To minimize the temperature sensor settling time, the ADC

        mux can be momentarily set to ground before being set to the temperature sensor output. This ensures that

        the temperature sensor output will settle in 3 µs or less.

62                                    Rev. 1.2
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Table 4.12. Voltage Reference Electrical Characteristics

VDD = 1.8 to 3.6 V, –40 to +85 °C unless otherwise specified.

Parameter                   Test Condition                      Min    Typ    Max    Unit

Internal High Speed Reference (REFSL[1:0] = 11)

Output Voltage              –40 to +85 °C,                      1.60   1.65   1.70   V

                            VDD = 1.8–3.6 V

VREF Turn-on Time                                               —      —      1.5    µs

Supply Current              Normal Power Mode                   —      260    —      µA

                            Low Power Mode                      —      140    —

Internal Precision Reference (REFSL[1:0] = 00, REFOE = 1)

Output Voltage              –40 to +85 °C,                      1.645  1.680  1.715  V

                            VDD = 1.8–3.6 V

VREF Short-Circuit Current                                      —      10     —      mA

Load Regulation             Load = 0 to 200 µA to AGND          —      400    —      µV/µA

VREF Turn-on Time 1         4.7 µF tantalum, 0.1 µF ceramic     —      15     —      ms

                            bypass, settling to 0.5 LSB

VREF Turn-on Time 2         0.1 µF ceramic bypass, settling to  —      300    —      µs

                            0.5 LSB

VREF Turn-on Time 3         no bypass cap, settling to 0.5 LSB  —      25     —      µs

Supply Current                                                  —      15     —      µA

External Reference (REFSL[1:0] = 00, REFOE = 0)

Input Voltage Range                                             0      —      VDD    V

Input Current               Sample Rate = 300 ksps; VREF =      —      5.25   —      µA

                            3.0 V

                            Rev. 1.2                                                        63
Si1010/1/2/3/4/5

Table 4.13. IREF0 Electrical Characteristics

VDD = 1.8 to 3.6 V, –40 to +85 °C, unless otherwise specified.

        Parameter                Test Condition                      Min     Typ        Max             Unit

Static Performance

Resolution1                                                                         6                   bits

Output Compliance Range          Low Power Mode, Source              0              —   VDD – 0.4       V

                                 High Current Mode, Source           0              —   VDD – 0.8       V

                                 Low Power Mode, Sink                0.3            —   VDD             V

                                 High Current Mode, Sink             0.8            —   VDD             V

Integral Nonlinearity                                                —       <±0.2      ±1.0            LSB

Differential Nonlinearity                                            —       <±0.2      ±1.0            LSB

Offset Error                                                         —       <±0.1      ±0.5            LSB

Full Scale Error2                Low Power Mode, Source              —              —   ±5              %

                                 High Current Mode, Source           —              —   ±6              %

                                 Low Power Mode, Sink                —              —   ±8              %

                                 High Current Mode, Sink             —              —   ±8              %

Absolute Current Error           Low Power Mode                      —       <±1        ±3              %

                                 Sourcing 20 µA

Dynamic Performance

Output Settling Time to 1/2 LSB                                      —       300        —               ns

Startup Time                                                         —              1   —               µs

Power Consumption

Net Power Supply Current        Low Power Mode, Source

(VDD supplied to IREF0 minus     IREF0DAT = 000001                   —              10  —               µA

any output source current)       IREF0DAT = 111111                   —              10  —               µA

                                 High Current Mode, Source

                                 IREF0DAT = 000001                   —              10  —               µA

                                 IREF0DAT = 111111                   —              10  —               µA

                                 Low Power Mode, Sink

                                 IREF0DAT = 000001                   —              1   —               µA

                                 IREF0DAT = 111111                   —              11  —               µA

                                 High Current Mode, Sink

                                 IREF0DAT = 000001                   —              12  —               µA

                                 IREF0DAT = 111111                   —              81  —               µA

Notes:

    1.  Refer to “PWM Enhanced Mode” on page 102 for information on  how to  improve IREF0 resolution.

    2.  Full scale is 63 µA in Low Power Mode and 504 µA in High     Power   Mode.

64                                            Rev. 1.2
                                                                   Si1010/1/2/3/4/5

Table 4.14. Comparator Electrical Characteristics

VDD = 1.8 to 3.6 V, –40 to +85 °C unless otherwise noted.

       Parameter                     Test Condition         Min    Typ   Max         Unit

Response Time:                       CP0+ – CP0– = 100 mV   —      130   —           ns

Mode 0, VDD = 2.4 V, VCM* = 1.2   V  CP0+ – CP0– = –100 mV  —      200   —           ns

Response Time:                       CP0+ – CP0– = 100 mV   —      210   —           ns

Mode 1, VDD = 2.4 V, VCM* = 1.2   V  CP0+ – CP0– = –100 mV  —      410   —           ns

Response Time:                       CP0+ – CP0– = 100 mV   —      420   —           ns

Mode 2, VDD = 2.4 V, VCM* = 1.2   V  CP0+ – CP0– = –100 mV  —      1200  —           ns

Response Time:                       CP0+ – CP0– = 100 mV   —      1750  —           ns

Mode 3, VDD = 2.4 V, VCM* = 1.2   V  CP0+ – CP0– = –100 mV  —      6200  —           ns

Common-Mode Rejection Ratio                                 —      1.5   4           mV/V

Inverting or Non-Inverting Input                            –0.25  —     VDD + 0.25  V

Voltage Range

Input Capacitance                                           —      12    —           pF

Input Bias Current                                          —      1     —           nA

Input Offset Voltage                                        –7     —     +7          mV

Power Supply

Power Supply Rejection                                      —      0.1   —           mV/V

Power-up Time                        VDD = 3.6 V            —      0.6   —           µs

                                     VDD = 3.0 V            —      1.0   —           µs

                                     VDD = 2.4 V            —      1.8   —           µs

                                     VDD = 1.8 V            —      10    —           µs

Supply Current at DC                 Mode 0                 —      23    —           µA

                                     Mode 1                 —      8.8   —           µA

                                     Mode 2                 —      2.6   —           µA

                                     Mode 3                 —      0.4   —           µA

Note:  Vcm is the common-mode voltage on CP0+ and CP0–.

                                     Rev. 1.2                                              65
Si1010/1/2/3/4/5

Table 4.14. Comparator Electrical Characteristics (Continued)

VDD = 1.8 to 3.6 V, –40 to +85 °C unless otherwise noted.

               Parameter                  Test Condition            Min       Typ       Max      Unit

Hysteresis

Mode 0

Hysteresis 1                              (CPnHYP/N1–0 =       00)  —         0         —        mV

Hysteresis 2                              (CPnHYP/N1–0 =       01)  —         8.5       —        mV

Hysteresis 3                              (CPnHYP/N1–0 =       10)  —         17        —        mV

Hysteresis 4                              (CPnHYP/N1–0 =       11)  —         34        —        mV

Mode 1

Hysteresis 1                              (CPnHYP/N1–0 =       00)  —         0         —        mV

Hysteresis 2                              (CPnHYP/N1–0 =       01)  —         6.5       —        mV

Hysteresis 3                              (CPnHYP/N1–0 =       10)  —         13        —        mV

Hysteresis 4                              (CPnHYP/N1–0 =       11)  —         26        —        mV

Mode 2

Hysteresis 1                              (CPnHYP/N1–0 =       00)  —         0         1        mV

Hysteresis 2                              (CPnHYP/N1–0 =       01)  2         5         10       mV

Hysteresis 3                              (CPnHYP/N1–0 =       10)  5         10        20       mV

Hysteresis 4                              (CPnHYP/N1–0 =       11)  12        20        30       mV

Mode 3

Hysteresis 1                              (CPnHYP/N1–0 =       00)  —         0         —        mV

Hysteresis 2                              (CPnHYP/N1–0 =       01)  —         4.5       —        mV

Hysteresis 3                              (CPnHYP/N1–0 =       10)  —         9         —        mV

Hysteresis 4                              (CPnHYP/N1–0 =       11)  —         17        —        mV

Note:  Vcm is  the  common-mode  voltage  on CP0+ and CP0–.

Table 4.15. VREG0 Electrical Characteristics

VDD = 1.8 to 3.6 V, –40 to +85 °C unless otherwise specified.

        Parameter                         Test Condition                 Min       Typ     Max   Unit

Input Voltage Range                                                      1.8       —        3.6  V

Bias Current              Normal, idle, suspend, or stop mode            —         20       —    µA

66                                        Rev. 1.2
                                                                Si1010/1/2/3/4/5

Table 4.16. DC-DC Converter (DC0) Electrical Characteristics

VBAT = 0.9 to 1.8 V, –40 to +85 °C unless otherwise specified.

        Parameter         Test Condition                        Min   Typ   Max   Unit

Input Voltage Range                                             0.9   —     3.6   V

Input Inductor Value                                            500   680   900   nH

Input Inductor Current                                         250   —     —     mA

Rating

Inductor DC Resistance                                          —     —     0.5   

Input Capacitor Value     Source Impedance < 2                 —     4.7   —     µF

                                                                —     1.0   —

Output Voltage Range      Target Output = 1.8 V                 1.73  1.80  1.87  V

                          Target Output = 1.9 V                 1.83  1.90  1.97

                          Target Output = 2.0 V                 1.93  2.00  2.07

                          Target Output = 2.1 V                 2.03  2.10  2.17

                          Target Output = 2.4 V                 2.30  2.40  2.50

                          Target Output = 2.7 V                 2.60  2.70  2.80

                          Target Output = 3.0 V                 2.90  3.00  3.10

                          Target Output = 3.3 V                 3.18  3.30  3.42

Output Load Regulation    Target Output = 2.0 V, 1 to 30 mA     —     ±0.3  —     %

                          Target Output = 3.0 V, 1 to 20 mA     —     ±1    —

Output Current           Target Output = 1.8 V                 —     —     36    mA

(based on output power    Target Output = 1.9 V                 —     —     34

spec)                     Target Output = 2.0 V                 —     —     32

                          Target Output = 2.1 V                 —     —     30

                          Target Output = 2.4 V                 —     —     27

                          Target Output = 2.7 V                 —     —     24

                          Target Output = 3.0 V                 —     —     21

                          Target Output = 3.3 V                 —     —     19

Output Power                                                    —     —     65    mW

Bias Current              from VBAT supply                      —     80    —     µA

(Normal Current Mode)     from VDD_MCU/DC+ supply               —     100   —

Bias Current              from VBAT supply                      —     70    —     µA

(Low Power Mode)          from VDD_MCU/DC+ supply               —     85    —

Clocking Frequency                                              1.6   2.4   3.2   MHz

Maximum DC Load Current                                         —     —     1     mA

During Startup

Capacitance Connected to                                        0.8   1.0   2.0   µF

Output

                          Rev. 1.2                                                    67
Si1010/1/2/3/4/5

4.3.      EZRadioPRO® Electrical Characteristics

Table 4.17. DC Characteristics1

          Parameter            Symbol    Test Condition                                Min  Typ   Max                Unit

Supply Voltage                 VDD                                                     1.8  3.0   3.6                V

Range

Power Saving Modes   IShutdown           RC Oscillator, Main Digital Regulator,        —    15    50                 nA

                                         and Low Power Digital Regulator OFF2

                               IStandby  Low Power Digital Regulator ON (Register      —    450   800                nA

                                         values retained) and Main Digital Regula-

                                         tor, and RC Oscillator OFF

                               ISleep    RC Oscillator and Low Power Digital Reg-      —    1     —                  µA

                                         ulator ON (Register values retained) and

                                         Main Digital Regulator OFF

                               ISensor-  Main Digital Regulator and Low Battery        —    1     —                  µA

                               LBD       Detector ON, Crystal Oscillator and all

                                         other blocks OFF2

                     ISensor-TS          Main Digital Regulator and Temperature        —    1     —                  µA

                                         Sensor ON, Crystal Oscillator and all other

                                         blocks OFF2

                               IReady    Crystal Oscillator and Main Digital Regula-   —    800   —                  µA

                                         tor ON, all other blocks OFF. Crystal Oscil-

                                         lator buffer disabled

TUNE Mode Current              ITune     Synthesizer and regulators enabled            —    8.5   —                  mA

RX Mode Current                IRX                                                     —    18.5  —                  mA

TX Mode Current               ITX_+20   txpow[2:0] = 111 (+20 dBm)                    —    85    —                  mA

—Si1010/1                                Using Silicon Labs’ Reference Design.

                                         TX current consumption is dependent on

                                         match and board layout.

TX Mode Current               ITX_+13   txpow[2:0] = 110 (+13 dBm)                    —    30    —                  mA

—Si1010/1/2/3/4/5                        Using Silicon Labs’ Reference Design.

                                         TX current consumption is dependent on

                                         match and board layout.

                               ITX_+1    txpow[2:0] = 010 (+1 dBm)                     —    17    —                  mA

                                         Using Silicon Labs’ Reference Design.

                                         TX current consumption is dependent on

                                         match and board layout.

Notes:

      1.  All specification guaranteed by production test unless otherwise noted. Production test conditions and     max

          limits are listed in the "Production Test Conditions" section on page 75.

      2.  Guaranteed by qualification. Qualification test conditions are listed in the "Production Test Conditions"

          section on page 75.

68                                       Rev. 1.2
                                                                                   Si1010/1/2/3/4/5

Table 4.18. Synthesizer AC Electrical Characteristics1

        Parameter           Symbol   Test Condition                                Min  Typ     Max                 Unit

Synthesizer Frequency      FSYN                                                   240  —       960                 MHz

Range

Synthesizer Frequency      FRES-LB  Low Band, 240–480 MHz                         —    156.25  —                          Hz

Resolution2                 FRES-HB  High Band, 480–960 MHz                        —    312.5   —                          Hz

Reference Frequency         fREF_LV  When using external reference                 0.7  —       1.6                        V

Input Level2                         signal driving XOUT pin, instead

                                     of using crystal. Measured peak-

                                     to-peak (VPP)

Synthesizer Settling Time2  tLOCK    Measured from exiting Ready                   —    200     —                          µs

                                     mode with XOSC running to any

                                     frequency.

                                     Including VCO Calibration.

Residual FM2                FRMS    Integrated over 250 kHz band-                —    2       4    kHzRMS

                                     width (500 Hz lower bound of

                                     integration)

Phase Noise2                L(fM)   F = 10 kHz                                   —    –80     —                   dBc/Hz

                                     F = 100 kHz                                  —    –90     —                   dBc/Hz

                                     F = 1 MHz                                    —    –115    —                   dBc/Hz

                                     F = 10 MHz                                   —    –130    —                   dBc/Hz

Notes:

1.      All specification guaranteed by production test unless otherwise noted. Production test conditions and max

        limits are listed in the "Production Test Conditions" section on page 75.

2.      Guaranteed by qualification. Qualification test conditions are listed in the "Production Test Conditions" section

        on page 75.

                                     Rev. 1.2                                                                                  69
Si1010/1/2/3/4/5

Table 4.19. Receiver AC Electrical Characteristics1

        Parameter            Symbol   Test Condition                               Min  Typ              Max        Unit

RX Frequency Range           FRX                                                   240  —                960        MHz

RX Sensitivity2              PRX_2    (BER < 0.1%)                                 —    –121             —          dBm

                                      (2 kbps, GFSK, BT = 0.5,

                                      f = 5 kHz)3

                             PRX_40   (BER < 0.1%)                                 —    –108             —          dBm

                                      (40 kbps, GFSK, BT = 0.5,

                                      f = 20 kHz)3

                             PRX_100  (BER < 0.1%)                                 —    –104             —          dBm

                                      (100 kbps, GFSK, BT = 0.5,

                                      f = 50 kHz)3

                             PRX_125  (BER < 0.1%)                                 —    –101             —          dBm

                                      (125 kbps, GFSK, BT = 0.5,

                                      f = 62.5 kHz)

                             PRX_OOK  (BER < 0.1%)                                 —    –110             —          dBm

                                      (4.8 kbps, 350 kHz BW, OOK)3

                                      (BER < 0.1%)                                 —    –102             —          dBm

                                      (40 kbps, 400 kHz BW, OOK)3

RX Channel Bandwidth3        BW                                                    2.6  —                620        kHz

BER Variation vs Power       PRX_RES  Up to +5 dBm Input Level                     —    0                0.1        ppm

Level3

LNA Input Impedance3         RIN-RX   915 MHz                                      —    51–60j           —                 

(Unmatched—measured                   868 MHz                                      —    54–63j           —

differentially across RX              433 MHz                                      —    89–110j          —

input pins)                           315 MHz                                      —    107–137j         —

RSSI Resolution              RESRSSI                                               —    ±0.5             —                 dB

1-Ch Offset Selectivity3    C/I1-CH  Desired Ref Signal 3 dB above                —    –31              —                 dB

2-Ch Offset Selectivity3    C/I2-CH  sensitivity, BER < 0.1%. Interferer          —    –35              —                 dB

 3-Ch Offset Selectivity3           and desired modulated with

                             C/I3-CH  40 kbps F = 20 kHz GFSK with BT             —    –40              —                 dB

                                      = 0.5, channel spacing = 150 kHz

Blocking at 1 MHz Offset3    1MBLOCK  Desired Ref Signal 3 dB above                —    –52              —                 dB

Blocking at 4 MHz Offset3    4MBLOCK  sensitivity. Interferer and desired          —    –56              —                 dB

Blocking at 8 MHz Offset3             modulated with 40 kbps F =                  —    –63              —                 dB

                             8MBLOCK  20 kHz GFSK with BT = 0.5

Image Rejection3             ImREJ    Rejection at the image frequency.            —    –30              —                 dB

                                      IF=937 kHz

Spurious Emissions3          POB_RX1  Measured at RX pins                          —    —                –54        dBm

Notes:

    1.  All specification guaranteed by production test unless otherwise noted. Production test conditions and max

        limits are listed in the "Production Test Conditions" section on page 75.

    2.  Receive sensitivity at multiples of 30 MHz may be degraded. If channels with a multiple of 30 MHz are required

        it is recommended to shift the crystal frequency. Contact Silicon Labs Applications Support for

        recommendations.

    3.  Guaranteed by qualification. Qualification test conditions are listed in the "Production Test Conditions" section

        on page 75.

70                                    Rev. 1.2
                                                                                   Si1010/1/2/3/4/5

Table 4.20. Transmitter AC Electrical Characteristics1

        Parameter          Symbol     Test Condition                               Min     Typ       Max            Unit

TX Frequency Range         FTX                                                     240     —         960            MHz

FSK Data Rate2             DRFSK                                                   0.123   —         256            kbps

OOK Data Rate2             DROOK                                                   0.123   —         40             kbps

Modulation Deviation       ∆f1        860–960 MHz                                  ±0.625            ±320           kHz

                           ∆f2        240–860 MHz                                  ±0.625            ±160           kHz

Modulation Deviation      ∆fRES                                                   —       0.625     —              kHz

Resolution2

Output Power Range—        PTX                                                     +1      —         +20            dBm

Si1010/13

Output Power Range—        PTX                                                     –4      —         +13            dBm

Si1012/33/4/5

TX RF Output Steps2        PRF_OUT   controlled by txpow[2:0]                     —       3         —                     dB

TX RF Output Level2       PRF_TEMP  –40 to +85 C                                —       2         —                     dB

Variation vs. Temperature

TX RF Output Level        PRF_FREQ  Measured across any one                      —       1         —                     dB

Variation vs. Frequency2              frequency band

Transmit Modulation       B*T        Gaussian Filtering Bandwith                  —       0.5       —

Filtering2                            Time

                                      Product

Spurious Emissions2        POB-TX1    POUT = 11 dBm,                               —       —         –54            dBm

                                      Frequencies <1 GHz

                           POB-TX2    1–12.75 GHz, excluding                       —       —         –54            dBm

                                      harmonics

Harmonics2                 P2HARM     Using reference design TX                    —       —         –42            dBm

                           P3HARM     matching network and filter                  —       —         –42            dBm

                                      with max output power. Har-

                                      monics reduce linearly with

                                      output power.

Notes:

1.      All specification guaranteed by production test unless otherwise noted. Production test conditions and max

        limits are listed in the "Production Test Conditions" section on page 75.

2.      Guaranteed by qualification. Qualification test conditions are listed in the "Production Test Conditions" section

        on page 75.

3.      Output power is dependent on matching components, board layout, and is measured at the pin.

                                      Rev. 1.2                                                                                 71
Si1010/1/2/3/4/5

Table 4.21. Auxiliary Block Specifications1

          Parameter          Symbol    Test Condition                              Min      Typ   Max               Unit

Temperature Sensor          TSA       After calibrated via sen-                   —        0.5   —                        °C

Accuracy2                              sor offset register

                                             tvoffs[7:0]

Temperature Sensor          TSS                                                   —        5     —                 mV/°C

Sensitivity2

Low Battery Detector        LBDRES                                                —        50    —                 mV

Resolution2

Low Battery Detector        LBDCT                                                 —        250   —                        µs

Conversion Time2

Microcontroller Clock       FMC             Configurable to                       32.768k  —     30M               Hz

Output Frequency                       30 MHz, 15 MHz,

                                       10 MHz, 4 MHz, 3 MHz,

                                       2 MHz, 1 MHz, or

                                             32.768 kHz

General Purpose ADC Res-     ADCENB                                                —        8     —                        bit

olution2

General Purpose ADC Bit     ADCRES                                                —        4     —                 mV/bit

Resolution2

Temp Sensor & General        ADCCT                                                 —        305   —                        µs

Purpose ADC Conversion

Time2

30 MHz XTAL Start-Up time    t30M      Using XTAL and board                        —        600   —                        µs

                                       layout in reference

                                       design. Start-up time

                                       will vary with XTAL type

                                       and board layout.

30 MHz XTAL Cap             30MRES    See “23.5.8.Crystal                         —        97    —                        fF

Resolution2                            Oscillator” on page 271

                                       for total load capaci-

                                       tance calculation

32 kHz XTAL Start-Up Time2   t32k                                                  —        6     —                 sec

32 kHz Accuracy using        32KRCRES                                              —        1000  —                 ppm

Internal RC Oscillator2

32 kHz RC Oscillator Start-  t32kRC                                                —        500   —                        µs

Up

POR Reset Time               tPOR                                                  —        9.5   —                 ms

Software Reset Time2         tsoft                                                 —        250   —                        µs

Notes:

    1.  All specification guaranteed by production test unless otherwise noted. Production test conditions and max

        limits are listed in the "Production Test Conditions" section on page 75.

    2.  Guaranteed by qualification. Qualification test conditions are listed in the "Production Test Conditions" section

        on page 75.

72                                           Rev. 1.2
                                                                          Si1010/1/2/3/4/5

Table 4.22. Digital IO Specifications (nIRQ)

       Parameter            Symbol      Test Condition                    Min                    Typ     Max          Unit

Rise Time                   TRISE       0.1 x VDD to 0.9 x VDD, CL= 5 pF  —                      —       8            ns

Fall Time                   TFALL       0.9 x VDD to 0.1 x VDD, CL= 5 pF  —                      —       8            ns

Input Capacitance           CIN                                           —                      —       1            pF

Logic High Level Input      VIH                                           VDD – 0.6              —       —            V

Voltage

Logic Low Level Input       VIL                                                                  —       0.6          V

Voltage

Input Current               IIN         0
Logic High Level           VOH         IOH<1 mA source, VDD=1.8 V        VDD – 0.6              —       —            V

Output Voltage

Logic Low Level            VOL         IOL<1 mA sink, VDD=1.8 V          —                      —       0.6          V

Output Voltage

Note:  All specifications guaranteed by qualification. Qualification test conditions are listed  in the  "Production  Test

       Conditions" section on page 75.

Table 4.23. GPIO Specifications (GPIO_0, GPIO_1, and GPIO_2)

         Parameter          Symbol      Test Condition                    Min                    Typ     Max          Unit

Rise Time                   TRISE       0.1 x VDD to 0.9 x VDD,           —                      —       8            ns

                                        CL= 10 pF, DRV<1:0>=HH

Fall Time                   TFALL       0.9 x VDD to 0.1 x VDD,           —                      —       8            ns

                                        CL= 10 pF, DRV<1:0>=HH

Input Capacitance           CIN                                           —                      —       1            pF

Logic High Level Input      VIH                                           VDD – 0.6              —                    V

Voltage

Logic Low Level Input       VIL                                           —                      —       0.6          V

Voltage

Input Current                    IIN          0
Input Current If Pullup is  IINP              VIL=0 V                     5                      —       25           µA

Activated

Maximum Output Current      IOmaxLL     DRV<1:0>=LL                       0.1                    0.5     0.8          mA

                            IOmaxLH     DRV<1:0>=LH                       0.9                    2.3     3.5          mA

                            IOmaxHL     DRV<1:0>=HL                       1.5                    3.1     4.8          mA

                            IOmaxHH     DRV<1:0>=HH                       1.8                    3.6     5.4          mA

Logic High Level Output     VOH         IOH< IOmax source,                VDD – 0.6              —       —            V

Voltage                                       VDD=1.8 V

Logic Low Level Output      VOL         IOL< IOmax sink,                  —                      —       0.6          V

Voltage                                       VDD=1.8 V

Note:  All specifications guaranteed by qualification. Qualification test conditions are listed  in the  "Production  Test

       Conditions" section on page 75.

                                              Rev. 1.2                                                                      73
Si1010/1/2/3/4/5

Table 4.24. Absolute Maximum Ratings

                                   Parameter              Value                                                Unit

VDD to GND                                                –0.3, +3.6                                           V

Instantaneous VRF-peak to GND on TX Output Pin            –0.3, +8.0                                           V

Sustained VRF-peak to GND on TX Output Pin                –0.3, +6.5                                           V

Voltage on Digital Control Inputs                         –0.3, VDD + 0.3                                      V

Voltage on Analog Inputs                                  –0.3, VDD + 0.3                                      V

RX Input Power                                            +10                                                  dBm

Operating Ambient Temperature Range TA                    –40 to +85                                           C

Thermal Impedance JA                                     30                                            C/W

Junction Temperature TJ                                   +125                                                 C

Storage Temperature Range TSTG                            –55 to +125                                          C

Note:  Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the

       device. These are stress ratings only and functional operation of the device at or beyond these ratings in the

       operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for

       extended periods may affect device reliability. Power Amplifier may be damaged if switched on without proper

       load or termination connected. TX matching network design will influence TX VRF-peak on TX output pin.

       Caution: ESD sensitive device.

74                                              Rev. 1.2
                                                       Si1010/1/2/3/4/5

4.4.  Definition of Test Conditions for the EZRadioPRO Peripheral

Production Test Conditions:

  TA = +25 °C

  VDD = +3.3 VDC

  Sensitivity measured at 919 MHz

  TX output power measured at 915 MHz

  External reference signal (XOUT) = 1.0 VPP at 30 MHz, centered around 0.8 VDC

  Production test schematic (unless noted otherwise)

  All RF input and output levels referred to the pins of the Si101x (not the RF module)

Qualification Test Conditions:

  TA = –40 to +85 °C

  VDD = +1.8 to +3.6 VDC

  Using 4432, 4431, or 4430 DKDB1 reference design or production test schematic

  All RF input and output levels referred to the pins of the Si101x (not the RF module)

                                        Rev. 1.2                                           75
Si1010/1/2/3/4/5

5.  SAR ADC with 16-Bit Auto-Averaging Accumulator and

    Autonomous Low Power Burst Mode

The ADC0 on Si1010/1/2/3/4/5 devices is a 300 ksps, 10-bit or 75 ksps, 12-bit successive-approximation-

register (SAR) ADC with integrated track-and-hold and programmable window detector. ADC0 also has an

autonomous low power Burst Mode which can automatically enable ADC0, capture and accumulate sam-

ples, then place ADC0 in a low power shutdown mode without CPU intervention. It also has a 16-bit accu-

mulator that can automatically oversample and average the ADC results. See Section 5.4 for more details

on using the ADC in 12-bit mode.

The ADC is fully configurable under software control via Special Function Registers. The ADC0 operates in

Single-ended mode and may be configured to measure various different signals using the analog multi-

plexer described in “5.7. ADC0 Analog Multiplexer” on page 94. The voltage reference for the ADC is

selected as described in “5.9. Voltage and Ground Reference Options” on page 99.

                                                                                                 ADC0CN

                                                                                 AD0EN  BURSTEN  AD0INT  AD0BUSY  AD0WINT  AD0CM2  AD0CM1  AD0CM0

                                                                         VDD                                                                       000      AD0BUSY (W)

    ADC0TK                                                                                                                         Start           001      Timer 0 Overflow

            Burst Mode Logic                                                                                               Conversion

ADC0PWR                                                                                                                                            010      Timer 2 Overflow

                                                                                                                                                   011      Timer 3 Overflow

                                                                                                                                                   100      CNVSTR Input

                                                                  10/12-Bit                                                                ADC0L

    From    AIN+                                                         SAR

    AMUX0

                                                                  ADC                                                                                   16-Bit Accumulator

                                                                                                 SYSCLK  REF                               ADC0H

                                                                                                                                                            AD0WINT

                                                                                                                                                            Window

                                                                         AMP0GN                                                                             Compare

            AD0SC4  AD0SC3        AD0SC2  AD0SC1  AD0SC0  AD08BE  AD0TM                                                                                 32  Logic

                                                                                 ADC0LTH                          ADC0LTL

                                  ADC0CF                                         ADC0GTH                          ADC0GTL

                    Figure 5.1. ADC0 Functional Block Diagram

76                                                                       Rev. 1.2
                                                       Si1010/1/2/3/4/5

5.1.  Output Code Formatting

The registers ADC0H and ADC0L contain the high and low bytes of the output conversion code from the

ADC at the completion of each conversion. Data can be right-justified or left-justified, depending on the

setting of the AD0SJST[2:0]. When the repeat count is set to 1, conversion codes are represented as 10-

bit unsigned integers. Inputs are measured from 0 to VREF x 1023/1024. Example codes are shown below

for both right-justified and left-justified data. Unused bits in the ADC0H and ADC0L registers are set to 0.

Input Voltage     Right-Justified ADC0H:ADC0L          Left-Justified ADC0H:ADC0L

                  (AD0SJST = 000)                      (AD0SJST = 100)

VREF x 1023/1024  0x03FF                               0xFFC0

VREF x 512/1024   0x0200                               0x8000

VREF x 256/1024   0x0100                               0x4000

0                 0x0000                               0x0000

When the repeat count is greater than 1, the output conversion code represents the accumulated result of

the conversions performed and is updated after the last conversion in the series is finished. Sets of 4, 8,

16, 32, or 64 consecutive samples can be accumulated and represented in unsigned integer format. The

repeat count can be selected using the AD0RPT bits in the ADC0AC register. When a repeat count higher

than 1, the ADC output must be right-justified (AD0SJST = 0xx); unused bits in the ADC0H and ADC0L

registers are set to 0. The example below shows the right-justified result for various input voltages and

repeat counts. Notice that accumulating 2n samples is equivalent to left-shifting by n bit positions when all

samples returned from the ADC have the same value.

Input Voltage     Repeat Count = 4  Repeat Count = 16          Repeat Count = 64

VREF x 1023/1024  0x0FFC            0x3FF0                     0xFFC0

VREF x 512/1024   0x0800            0x2000                     0x8000

VREF x 511/1024   0x07FC            0x1FF0                     0x7FC0

0                 0x0000            0x0000                     0x0000

The AD0SJST bits can be used to format the contents of the 16-bit accumulator. The accumulated result

can be shifted right by 1, 2, or 3 bit positions. Based on the principles of oversampling and averaging, the

effective ADC resolution increases by 1 bit each time the oversampling rate is increased by a factor of 4.

The example below shows how to increase the effective ADC resolution by 1, 2, and 3 bits to obtain an

effective ADC resolution of 11-bit, 12-bit, or 13-bit respectively without CPU intervention.

Input Voltage     Repeat Count = 4  Repeat Count = 16          Repeat Count = 64

                  Shift Right = 1   Shift Right = 2            Shift Right = 3

                  11-Bit Result     12-Bit Result              13-Bit Result

VREF x 1023/1024  0x07F7            0x0FFC                     0x1FF8

VREF x 512/1024   0x0400            0x0800                     0x1000

VREF x 511/1024   0x03FE            0x04FC                     0x0FF8

0                 0x0000            0x0000                     0x0000

                                    Rev. 1.2                                                                   77
Si1010/1/2/3/4/5

5.2.  Modes of Operation

ADC0 has a maximum conversion speed of 300 ksps in 10-bit mode. The ADC0 conversion clock (SAR-

CLK) is a divided version of the system clock when Burst Mode is disabled (BURSTEN = 0), or a divided

version of the low power oscillator when Burst Mode is enabled (BURSEN = 1). The clock divide value is

determined by the AD0SC bits in the ADC0CF register.

5.2.1. Starting a Conversion

A conversion can be initiated in one of five ways, depending on the programmed states of the ADC0 Start

of Conversion Mode bits (AD0CM2–0) in register ADC0CN. Conversions may be initiated by one of the fol-

lowing:

1.  Writing a 1 to the AD0BUSY bit of register ADC0CN

2.  A Timer 0 overflow (i.e., timed continuous conversions)

3.  A Timer 2 overflow

4.  A Timer 3 overflow

5.  A rising edge on the CNVSTR input signal (pin P0.6)

Writing a 1 to AD0BUSY provides software control of ADC0 whereby conversions are performed "on-

demand". During conversion, the AD0BUSY bit is set to logic 1 and reset to logic 0 when the conversion is

complete. The falling edge of AD0BUSY triggers an interrupt (when enabled) and sets the ADC0 interrupt

flag (AD0INT). When polling for ADC conversion completions, the ADC0 interrupt flag (AD0INT) should be

used. Converted data is available in the ADC0 data registers, ADC0H:ADC0L, when bit AD0INT is logic 1.

When Timer 2 or Timer 3 overflows are used as the conversion source, Low Byte overflows are used if

Timer 2/3 is in 8-bit mode; High byte overflows are used if Timer 2/3 is in 16-bit mode. See “26. Timers” on

page 338 for timer configuration.

Important Note About Using CNVSTR: The CNVSTR input pin also functions as Port pin P0.6. When the

CNVSTR input is used as the ADC0 conversion source, Port pin P0.6 should be skipped by the Digital

Crossbar. To configure the Crossbar to skip P0.6, set to 1 Bit 6 in register P0SKIP. See “21. Port Input/Out-

put” on page 220 for details on Port I/O configuration.

Important Note: When operating the device in one-cell mode, there is an option available to automatically

synchronize the start of conversion with the quietest portion of the dc-dc converter switching cycle. Activat-

ing this option may help to reduce interference from internal or external power supply noise generated by

the dc-dc converter. Asserting this bit will hold off the start of an ADC conversion initiated by any of the

methods described above until the ADC receives a synchronizing signal from the dc-dc converter. The

delay in initiation of the conversion can be as much as one cycle of the dc-dc converter clock, which is

625 ns at the minimum dc-dc clock frequency of 1.6 MHz. The synchronization feature also causes the dc-

dc converter clock to be used as the ADC0 conversion clock. The maximum conversion rate will be limited

to approximately 170 ksps at the maximum dc-dc converter clock rate of 3.2 MHz. In this mode, the ADC0

SAR Conversion Clock Divider must be set to 1 by setting AD0SC[4:0] = 00000b in SFR register ADC0CF.

To provide additional flexibility in minimizing noise, the ADC0 conversion clock provided by the dc-dc con-

verter can be inverted by setting the AD0CKINV bit in the DC0CF register. For additional information on the

synchronization  feature,  see  the  description  of  the  SYNC  bit  in  “SFR  Definition 16.1.  DC0CN:  DC-DC

Converter Control” on page 182 and the description of the AD0CKINV bit in “SFR Definition 16.2.           DC0CF:

DC-DC Converter Configuration” on page 183. This bit must be set to 0 in two-cell mode for the ADC to

operate.

78                                                    Rev. 1.2
                                                                                        Si1010/1/2/3/4/5

5.2.2. Tracking Modes

Each ADC0 conversion must be preceded by a minimum tracking time in order for the converted result to

be accurate. The minimum tracking time is given in Table 4.10. The AD0TM bit in register ADC0CN con-

trols the ADC0 track-and-hold mode. In its default state when Burst Mode is disabled, the ADC0 input is

continuously tracked, except when a conversion is in progress. When the AD0TM bit is logic 1, ADC0

operates in low-power track-and-hold mode. In this mode, each conversion is preceded by a tracking

period of 3 SAR clocks (after the start-of-conversion signal). When the CNVSTR signal is used to initiate

conversions in low-power tracking mode, ADC0 tracks only when CNVSTR is low; conversion begins on

the rising edge of CNVSTR (see Figure 5.2). Tracking can also be disabled (shutdown) when the device is

in low power standby or sleep modes. Low-power track-and-hold mode is also useful when AMUX settings

are frequently changed, due to the settling time requirements described in “5.2.4. Settling Time Require-

ments” on page 82.

                               A. ADC0 Timing for                       External Trigger                Source

                    CNVSTR

(AD0CM[2:0]=100)

                                                           1  2   3  4  5  6  7  8  9   10 11 12 13 14

SAR Clocks

                    AD0TM=1    Low Power         Track                     Convert                      Low Power

                               or Convert                                                               Mode

                    AD0TM=0    Track or Convert                            Convert                      Track

Write '1' to AD0BUSY,          B. ADC0 Timing for Internal Trigger Source

Timer 0, Timer 2,

Timer 1, Timer 3    Overflow

(AD0CM[2:0]=000, 001,010

                    011, 101)

                                           1  2  3   4  5  6  7   8  9  10 11 12 13 14 15 16 17

                       SAR

                    Clocks

                  AD0TM=1      Low Power      Track                  Convert                     Low Power Mode

                               or Convert

                                           1  2  3   4  5  6  7   8  9  10 11 12 13 14

                       SAR

                    Clocks

                  AD0TM=0      Track or                    Convert                               Track

                               Convert

Figure 5.2. 10-Bit             ADC Track   and Conversion Example Timing                         (BURSTEN = 0)

                                                        Rev. 1.2                                                   79
Si1010/1/2/3/4/5

5.2.3. Burst Mode

Burst Mode is a power saving feature that allows ADC0 to remain in a low power state between conver-

sions. When Burst Mode is enabled, ADC0 wakes from a low power state, accumulates 1, 4, 8, 16, 32, or

64 using an internal Burst Mode clock (approximately 20 MHz), then re-enters a low power state. Since the

Burst Mode clock is independent of the system clock, ADC0 can perform multiple conversions then enter a

low power state within a single system clock cycle, even if the system clock is slow (e.g. 32.768 kHz), or

suspended.

Burst Mode is enabled by setting BURSTEN to logic 1. When in Burst Mode, AD0EN controls the ADC0

idle power state (i.e. the state ADC0 enters when not tracking or performing conversions). If AD0EN is set

to logic 0, ADC0 is powered down after each burst. If AD0EN is set to logic 1, ADC0 remains enabled after

each burst. On each convert start signal, ADC0 is awakened from its Idle Power State. If ADC0 is powered

down,     it  will  automatically  power  up  and  wait  the  programmable  Power-Up  Time  controlled          by  the

AD0PWR bits. Otherwise, ADC0 will start tracking and converting immediately. Figure 5.3 shows an exam-

ple of Burst Mode Operation with a slow system clock and a repeat count of 4.

When Burst Mode is enabled, a single convert start will initiate a number of conversions equal to the repeat

count. When Burst Mode is disabled, a convert start is required to initiate each conversion. In both modes,

the ADC0 End of Conversion Interrupt Flag (AD0INT) will be set after “repeat count” conversions have

been accumulated. Similarly, the Window Comparator will not compare the result to the greater-than and

less-than registers until “repeat count” conversions have been accumulated.

In Burst Mode, tracking is determined by the settings in AD0PWR and AD0TK. The default settings for

these registers will work in most applications without modification; however, settling time requirements may

need adjustment in some applications. Refer to “5.2.4. Settling Time Requirements” on page 82 for more

details.

Notes:

   Setting AD0TM to 1 will insert an additional 3 SAR clocks of tracking before each conversion,

    regardless of the settings of AD0PWR and AD0TK.

   When using Burst Mode, care must be taken to issue a convert start signal no faster than once every

    four SYSCLK periods. This includes external convert start signals.

   A rising edge of external start-of-conversion (CNVSTR) will cause only one ADC conversion in Burst

    Mode, regardless of the value of the Repeat Count field. The end-of-conversion interrupt will occur after

    the number of conversions specified in Repeat Count have completed. In other words, if Repeat Count

    is set to 4, four pulses on CNVSTR will cause an ADC end-of-conversion interrupt. Refer to the bottom

    portion of Figure 5.3, “Burst Mode Tracking Example with Repeat Count Set to 4” for an example.

   To start multiple conversions in Burst Mode with one external start-of-conversion signal, the external

    interrupts (/INT0 or /INT1) or Port Match can be used to trigger an ISR that writes to AD0BUSY.

    External interrupts are configurable to be active low or active high, edge or level sensitive, but is only

    available on a limited number of pins. Port Match is only level-sensitive but is available on more port

    pins than the external interrupts. Refer to “12.6.External Interrupts INT0 and INT1” on page 144 for

    details on external interrupts and “21.4.Port Match” on page 229 for details on Port Match.

80                                                       Rev. 1.2
                                                                                Si1010/1/2/3/4/5

System Clock

Convert Start

(AD0BUSY or Timer

Overflow)

Post-Tracking      Powered         Power-Up                                      Powered  Power-Up

AD0TM = 01         Down             and Idle     T  C  T  C   T  C  T   C         Down       and Idle     T     C..

AD0EN = 0

Dual-Tracking      Powered         Power-Up                                      Powered  Power-Up

AD0TM = 11         Down            and Track     T  C  T  C   T  C  T   C         Down    and Track       T     C..

AD0EN = 0

                                   AD0PWR

Post-Tracking

AD0TM = 01         Idle          T  C  T      C  T  C  T  C                Idle           T  C  T      C  T     C..

AD0EN = 1

Dual-Tracking

AD0TM = 11         Track         T  C  T      C  T  C  T  C                Track          T  C  T      C  T     C..

AD0EN = 1

                   T = Tracking

                   C = Converting

Convert Start

(CNVSTR)

Post-Tracking      Powered         Power-Up                            Powered            Power-Up

AD0TM = 01         Down             and Idle     T  C                   Down                 and Idle     T     C..

AD0EN = 0

Dual-Tracking      Powered         Power-Up                            Powered            Power-Up

AD0TM = 11         Down            and Track     T  C                   Down              and Track       T     C..

AD0EN = 0

                                   AD0PWR

Post-Tracking

AD0TM = 01         Idle          T  C                            Idle                     T  C         Idle..

AD0EN = 1

Dual-Tracking

AD0TM = 11         Track         T  C                            Track                    T  C         Track..

AD0EN = 1

                   T = Tracking

                   C = Converting

Figure             5.3. Burst Mode Tracking            Example with Repeat        Count   Set to 4

                                                    Rev. 1.2                                                    81
Si1010/1/2/3/4/5

5.2.4. Settling Time Requirements

A minimum amount of tracking time is required before each conversion can be performed, to allow the

sampling capacitor voltage to settle. This tracking time is determined by the AMUX0 resistance, the ADC0

sampling capacitance, any external source resistance, and the accuracy required for the conversion. Note

that in low-power tracking mode, three SAR clocks are used for tracking at the start of every conversion.

For many applications, these three SAR clocks will meet the minimum tracking time requirements, and

higher values for the external source impedance will increase the required tracking time.

Figure 5.4 shows the equivalent ADC0 input circuit. The required ADC0 settling time for a given settling

accuracy (SA) may be approximated by Equation 5.1. When measuring the Temperature Sensor output or

VDD with respect to GND, RTOTAL reduces to RMUX. See Table 4.10 for ADC0 minimum settling time

requirements as well as the mux impedance and sampling capacitor values.

                                       t  =  ln    S-2---A-n-    RTOTALCSAMPLE
                                                 

                     Equation 5.1. ADC0 Settling Time Requirements

Where:

SA is the settling accuracy, given as a fraction of an LSB (for example, 0.25 to settle      within  1/4  LSB)

t is the required settling time in seconds

RTOTAL is the sum of the AMUX0 resistance and any external source resistance.

n is the ADC resolution in bits (10).

                                             MUX Select

                     P0.x

                                                                        RMUX

                                                                                    CSAMPLE

                                             RCInput=  RMUX          *  CSAMPLE

        Note:        The value of CSAMPLE depends on the PGA Gain. See Table 4.10 for details.

                     Figure 5.4. ADC0 Equivalent Input Circuits

5.2.5. Gain Setting

The ADC has gain settings of 1x and 0.5x. In 1x mode, the full scale reading of the ADC is determined

directly by VREF. In 0.5x mode, the full-scale reading of the ADC occurs when the input voltage is VREF x 2.

The 0.5x gain setting can be useful to obtain a higher input Voltage range when using a small VREF volt-

age, or to measure input voltages that are between VREF and VDD. Gain settings for the ADC are con-

trolled by the AMP0GN bit in register ADC0CF.

82                                                                   Rev. 1.2
                                                            Si1010/1/2/3/4/5

5.3.  8-Bit Mode

Setting the ADC08BE bit in register ADC0CF to 1 will put the ADC in 8-bit mode.In 8-bit mode, only the

8 MSBs of data are converted, allowing the conversion to be completed in two fewer SAR clock cycles

than a 10-bit conversion. This can result in an overall lower power consumption since the system can

spend more time in a low power mode. The two LSBs of a conversion are always 00 in this mode, and the

ADC0L register will always read back 0x00.

5.4.  12-Bit Mode

Si1010/1/2/3/4/5 devices have an enhanced SAR converter that provides 12-bit resolution while retaining

the 10- and 8-bit operating modes of the other devices in the family. When configured for 12-bit conver-

sions, the ADC performs four 10-bit conversions using four different reference voltages and combines the

results into a single 12-bit value. Unlike simple averaging techniques, this method provides true 12-bit res-

olution of ac or dc input signals without depending on noise to provide dithering. The converter also

employs a hardware Dynamic Element Matching algorithm that reconfigures the largest elements of the

internal DAC for each of the four 10-bit conversions to cancel the any matching errors, enabling the con-

verter to achieve 12-bit linearity performance to go along with its 12-bit resolution. For best performance,

the Low Power Oscillator should be selected as the system clock source while taking 12-bit ADC measure-

ments.

The 12-bit mode is enabled by setting the AD012BE bit (ADC0AC.7) to logic 1 and configuring Burst Mode

for four conversions as described in Section 5.2.3. The conversion can be initiated using any of the meth-

ods described in Section 5.2.1, and the 12-bit result will appear in the ADC0H and ADC0L registers. Since

the 12-bit result is formed from a combination of four 10-bit results, the maximum output value is 4 x (1023)

= 4092, rather than the max value of (2^12 – 1) = 4095 that is produced by a traditional 12-bit converter. To

further increase resolution, the burst mode repeat value may be configured to any multiple of four conver-

sions. For example, if a repeat value of 16 is selected, the ADC0 output will be a 14-bit number (sum of

four 12-bit numbers) with 13 effective bits of resolution.

5.5.  Low Power Mode

The SAR converter provides a low power mode that allows a significant reduction in operating current

when operating at low SAR clock frequencies. Low power mode is enabled by setting the AD0LPM bit

(ADC0PWR.7) to 1. In general, low power mode is recommended when operating with SAR conversion

clock frequency at 4 MHz or less. See the Electrical Characteristics chapter for details on power consump-

tion and the maximum clock frequencies allowed in each mode. Setting the Low Power Mode bit reduces

the bias currents in both the SAR converter and in the High-Speed Voltage Reference. Table 5.1 describes

the various modes of the ADC.

                                            Rev. 1.2                                                           83
Si1010/1/2/3/4/5

Table 5.1. Representative Conversion Times and Energy Consumption for the SAR ADC

with 1.65V High-Speed VREF

                                   Normal Power Mode                     Low Power Mode

                            8 bit      10 bit      12 bit       8 bit       10 bit       12 bit

                                       8.17                     4.08        4.08

Highest nominal SAR        8.17 MHz    MHz         6.67 MHz     MHz         MHz         4.00 MHz

clock frequency            (24.5 / 3)  (24.5 / 3)  (20.0 / 3)   (24.5 / 6)  (24.5 / 6)  (20.0 / 5)

Total number of

conversion clocks                                     52                                                         52

required                    11         13          (13*4)       11          13           (13*4)

                                                   4.8 us                                4.8 us

Total tracking time (min)   1.5 us     1.5 us      (1.5+3*1.1)  1.5 us      1.5 us      (1.5+3*1.1)

Total time for one

conversion                  2.85 us    3.09 us     12.6 us      4.19 us     4.68 us     17.8 us

ADC Throughput             351 ksps    323 ksps    79 ksps      238 ksps    214 ksps    56 ksps

Energy per conversion       8.2 nJ     8.9 nJ      36.5 nJ      6.5 nJ      7.3 nJ      27.7 nJ

Note:  This table assumes that the 24.5 MHz precision oscillator is used for 8- and 10-bit modes, and the 20 MHz low

       power oscillator is used for 12-bit mode. The values in the table assume that the oscillators run at their nominal

       frequencies. The maximum SAR clock values given in Table 4.10 allow for maximum oscillation frequencies of

       25.0 MHz and 22 MHz for the precision and low-power oscillators, respectively, when using the given SAR

       clock divider values. Energy calculations are for the ADC subsystem only and do not include CPU current.

84                                     Rev. 1.2
                                                                    Si1010/1/2/3/4/5

SFR Definition 5.1. ADC0CN: ADC0 Control

Bit    7            6             5               4         3               2  1                    0

Name   AD0EN        BURSTEN  AD0INT  AD0BUSY          AD0WINT                  ADC0CM

Type   R/W          R/W         R/W          W        R/W                      R/W

Reset  0            0             0               0         0               0  0                    0

SFR Page = 0x0; SFR Address = 0xE8; bit-addressable;

Bit    Name                                           Function

7      AD0EN        ADC0 Enable.

                    0: ADC0 Disabled (low-power shutdown).

                    1: ADC0 Enabled (active and ready for data conversions).

6      BURSTEN      ADC0 Burst Mode Enable.

                    0: ADC0 Burst Mode Disabled.

                    1: ADC0 Burst Mode Enabled.

5      AD0INT       ADC0 Conversion Complete Interrupt Flag.

                    Set by hardware upon completion of a data conversion (BURSTEN=0), or a burst

                    of conversions (BURSTEN=1). Can trigger an interrupt. Must be cleared by soft-

                    ware.

4      AD0BUSY      ADC0 Busy.

                    Writing 1 to this bit initiates an ADC conversion when ADC0CM[2:0] = 000.

3      AD0WINT      ADC0 Window Compare Interrupt Flag.

                    Set by hardware when the contents of ADC0H:ADC0L fall within the window speci-

                    fied by ADC0GTH:ADC0GTL and ADC0LTH:ADC0LTL. Can trigger an interrupt.

                    Must be cleared by software.

2:0    ADC0CM[2:0]  ADC0 Start of Conversion Mode Select.

                    Specifies the ADC0 start of conversion source.

                    000: ADC0 conversion initiated on write of 1 to AD0BUSY.

                    001: ADC0 conversion initiated on overflow of Timer 0.

                    010: ADC0 conversion initiated on overflow of Timer 2.

                    011: ADC0 conversion initiated on overflow of Timer 3.

                    1xx: ADC0 conversion initiated on rising edge of CNVSTR.

                                     Rev. 1.2                                                          85
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SFR Definition 5.2. ADC0CF: ADC0 Configuration

    Bit  7           6                  5                                4      3         2       1       0

Name                             AD0SC[4:0]                                               AD08BE  AD0TM  AMP0GN

Type                                R/W                                                   R/W     R/W    R/W

Reset    1           1                  1                                1      1         0       0       0

SFR Page = 0x0; SFR Address = 0xBC

Bit      Name                                                                   Function

7:3      AD0SC[4:0]  ADC0 SAR Conversion Clock Divider.

                     SAR Conversion clock is derived from FCLK by the following equation, where

                     AD0SC refers to the 5-bit value held in bits AD0SC[4:0]. SAR Conversion clock

                     requirements are given in Table 4.10.

                     BURSTEN = 0: FCLK is the current system clock.

                     BURSTEN = 1: FCLK is the 20 MHz low power oscillator, independent of the system

                     clock.

                     AD0SC       =  ---F----C----L----K---- – 1       *
                                    CLKSAR

                     *Round the result up.

                                    or

                     CLKSAR      =  -------F----C----L----K---------
                                    AD0SC + 1

    2    AD08BE      ADC0 8-Bit Mode Enable.

                     0: ADC0 operates in 10-bit mode (normal operation).

                     1: ADC0 operates in 8-bit mode.

    1    AD0TM       ADC0 Track Mode.

                     Selects between Normal or Delayed Tracking Modes.

                     0: Normal Track Mode: When ADC0 is enabled, conversion begins immediately fol-

                     lowing the start-of-conversion signal.

                     1: Delayed Track Mode: When ADC0 is enabled, conversion begins 3 SAR clock

                     cycles following the start-of-conversion signal. The ADC is allowed to track during

                     this time.

    0    AMP0GN      ADC0 Gain Control.

                     0: The on-chip PGA gain is 0.5.

                     1: The on-chip PGA gain is 1.

86                                                                    Rev. 1.2
                                                                     Si1010/1/2/3/4/5

SFR Definition 5.3. ADC0AC: ADC0 Accumulator Configuration

Bit    7             6              5          4                 3   2             1           0

Name   AD012BE       AD0AE                 AD0SJST                                 AD0RPT

Type   R/W           W                         R/W                                 R/W

Reset  0             0              0          0                 0   0             0           0

SFR Page = 0x0; SFR Address = 0xBA

Bit    Name                                              Function

7      AD012BE       ADC0 12-Bit Mode Enable.

                     Enables 12-bit Mode.

                     0: 12-bit Mode Disabled.

                     1: 12-bit Mode Enabled.

6      AD0AE         ADC0 Accumulate Enable.

                     Enables multiple conversions to be accumulated when burst mode is disabled.

                     0: ADC0H:ADC0L contain the result of the latest conversion when Burst Mode is

                     disabled.

                     1: ADC0H:ADC0L contain the accumulated conversion results when Burst Mode

                     is disabled. Software must write 0x0000 to ADC0H:ADC0L to clear the accumu-

                     lated result.

                     This bit is write-only. Always reads 0b.

5:3    AD0SJST[2:0]  ADC0 Accumulator Shift and Justify.

                     Specifies the format of data read from ADC0H:ADC0L.

                     000: Right justified. No shifting applied.

                     001: Right justified. Shifted right by 1 bit.

                     010: Right justified. Shifted right by 2 bits.

                     011: Right justified. Shifted right by 3 bits.

                     100: Left justified. No shifting applied.

                     All remaining bit combinations are reserved.

2:0    AD0RPT[2:0]   ADC0 Repeat Count.

                     Selects the number of conversions to perform and accumulate   in   Burst  Mode.

                     This bit field must be set to 000 if Burst Mode is disabled.

                     000: Perform and Accumulate 1 conversion.

                     001: Perform and Accumulate 4 conversions.

                     010: Perform and Accumulate 8 conversions.

                     011: Perform and Accumulate 16 conversions.

                     100: Perform and Accumulate 32 conversions.

                     101: Perform and Accumulate 64 conversions.

                     All remaining bit combinations are reserved.

                                               Rev. 1.2                                               87
Si1010/1/2/3/4/5

SFR Definition 5.4. ADC0PWR: ADC0 Burst Mode Power-Up Time

    Bit  7            6             5              4                        3         2       1       0

Name     AD0LPM                                                                       AD0PWR[3:0]

Type     R/W          R             R              R                                     R/W

Reset    0            0             0              0                        1         1       1       1

SFR Page = 0xF; SFR Address = 0xBA

Bit      Name                                                               Function

    7    AD0LPM       ADC0 Low Power Mode Enable.

                      Enables Low Power Mode Operation.

                      0: Low Power Mode disabled.

                      1: Low Power Mode enabled.

6:4      Unused       Read = 0000b; Write = Don’t Care.

3:0      AD0PWR[3:0]  ADC0 Burst Mode Power-Up Time.

                      Sets the time delay required for ADC0 to power up from a low power state.

                      For BURSTEN = 0:

                                       ADC0 power state controlled by AD0EN.

                      For BURSTEN = 1 and AD0EN = 1:

                                       ADC0 remains enabled and does not enter a low power state after

                      all conversions are complete.

                      Conversions can begin immediately following the start-of-conversion signal.

                      For BURSTEN = 1 and AD0EN = 0:

                                       ADC0 enters a low power state (as specified in Table 5.1) after all

                      conversions are complete. 

                      Conversions can begin a programmed delay after the start-of-conversion signal.

                      The ADC0 Burst Mode Power-Up time is programmed according to the following

                      equation:

                         AD0PWR     =   T----s---t--a---r---t--u---p-- – 1
                                        400ns

                      or

                         Tstartup = AD0PWR + 1400ns

                      Note: Setting AD0PWR to 0x04 provides a typical tracking time of 2 us for the first

                      sample taken after the start of conversion.

88                                      Rev. 1.2
                                                                                Si1010/1/2/3/4/5

SFR Definition 5.5. ADC0TK: ADC0 Burst Mode Track Time

Bit     7                   6       5                4                3           2  1                               0

Name    Reserved                                                      AD0TK[5:0]

Type    R                   R                                            R/W

Reset   0                   0       0                1                1           1  1                               0

SFR Page = 0xF; SFR Address = 0xBD

Bit     Name                                                          Function

7:6     Reserved     Read = 0b; Write = Must Write 0b.

6       Unused       Read = 0b; Write = Don’t Care.

5:0     AD0TK[5:0]   ADC0 Burst Mode Track Time.

                     Sets the time delay between consecutive conversions performed in Burst Mode.

                     The ADC0 Burst Mode Track time is programmed according to the following equa-

                     tion:

                     AD0TK = 63 – T---5-t--0r---a-n--c-s--k- – 1

                     or

Notes:

   1.   If AD0TM is set to 1, an additional 3 SAR clock cycles of Track time will be inserted prior to starting the

        conversion.

   2.   The Burst Mode Track delay is not inserted prior to the first conversion. The required tracking time for the first

        conversion should be met by the Burst Mode Power-Up Time.

                                       Rev. 1.2                                                                             89
Si1010/1/2/3/4/5

SFR Definition 5.6. ADC0H: ADC0 Data Word High Byte

    Bit  7           6              5     4                               3  2                          1              0

Name                                      ADC0[15:8]

Type                                                           R/W

Reset    0           0              0     0                               0  0                          0              0

SFR Page = 0x0; SFR Address = 0xBE

Bit      Name               Description                             Read                                Write

7:0      ADC0[15:8]  ADC0 Data Word High  Most Significant Byte of the          Set the most significant

                     Byte.                16-bit ADC0 Accumulator               byte of the 16-bit ADC0

                                          formatted according to the            Accumulator to the value

                                          settings in AD0SJST[2:0].             written.

Note:    If Accumulator shifting is enabled, the most significant bits of the value read will be zeros. This register

         should not be written when the SYNC bit is set to 1.

SFR Definition 5.7. ADC0L: ADC0 Data Word Low Byte

    Bit  7           6              5     4                               3  2                          1              0

Name                                                           ADC0[7:0]

Type                                                           R/W

Reset    0           0              0     0                               0  0                          0              0

SFR Page = 0x0; SFR Address = 0xBD;

Bit      Name               Description                             Read                                   Write

7:0      ADC0[7:0]   ADC0 Data Word Low   Least Significant Byte of the         Set the least significant

                     Byte.                16-bit ADC0 Accumulator               byte of the 16-bit ADC0

                                          formatted according to the            Accumulator to the value

                                          settings in AD0SJST[2:0].             written.

Note:    If Accumulator shifting is enabled, the most significant bits of the value read will be the least significant bits of

         the accumulator high byte. This register should not be written when the SYNC bit is set to 1.

90                                        Rev. 1.2
                                                                                     Si1010/1/2/3/4/5

5.6.     Programmable Window Detector

The ADC Programmable Window Detector continuously compares the ADC0 output registers to user-pro-

grammed limits, and notifies the system when a desired condition is detected. This is especially effective in

an  interrupt-driven  system,  saving  code  space            and  CPU    bandwidth  while  delivering  faster  system

response times. The window detector interrupt flag (AD0WINT in register ADC0CN) can also be used in

polled mode. The ADC0 Greater-Than (ADC0GTH, ADC0GTL) and Less-Than (ADC0LTH, ADC0LTL)

registers hold the comparison values. The window detector flag can be programmed to indicate when mea-

sured data is inside or outside of the user-programmed limits, depending on the contents of the ADC0

Less-Than and ADC0 Greater-Than registers.

SFR Definition 5.8. ADC0GTH: ADC0 Greater-Than High Byte

    Bit  7            6                5                      4           3          2      1                   0

Name                                                          AD0GT[15:8]

Type                                                               R/W

Reset    1            1                1                      1           1          1      1                   1

SFR Page = 0x0; SFR   Address = 0xC4

Bit      Name                                                           Function

7:0      AD0GT[15:8]  ADC0 Greater-Than      High Byte.

                      Most Significant Byte  of the 16-bit Greater-Than           window    compare  register.

SFR Definition 5.9. ADC0GTL: ADC0 Greater-Than Low Byte

    Bit  7            6                5                      4           3          2      1                   0

Name                                                          AD0GT[7:0]

Type                                                               R/W

Reset    1            1                1                      1           1          1      1                   1

SFR Page = 0x0; SFR Address = 0xC3

Bit      Name                                                           Function

7:0      AD0GT[7:0]   ADC0 Greater-Than Low Byte.

                      Least Significant Byte of the 16-bit Greater-Than           window  compare register.

Note:    In 8-bit mode, this register should be set to 0x00.

                                                              Rev. 1.2                                             91
Si1010/1/2/3/4/5

SFR Definition 5.10. ADC0LTH: ADC0 Less-Than High Byte

    Bit  7            6             5                         4           3       2           1          0

Name                                                          AD0LT[15:8]

Type                                                             R/W

Reset    0            0             0                         0           0       0           0          0

SFR Page = 0x0; SFR   Address = 0xC6

    Bit  Name                                                           Function

    7:0  AD0LT[15:8]  ADC0 Less-Than High       Byte.

                      Most Significant Byte of  the 16-bit Less-Than window          compare  register.

SFR Definition 5.11. ADC0LTL: ADC0 Less-Than Low Byte

    Bit  7            6             5                         4           3       2           1          0

Name                                                          AD0LT[7:0]

Type                                                             R/W

Reset    0            0             0                         0           0       0           0          0

SFR Page = 0x0; SFR Address = 0xC5

    Bit  Name                                                           Function

    7:0  AD0LT[7:0]   ADC0 Less-Than Low Byte.

                      Least Significant Byte of the 16-bit Less-Than window          compare  register.

Note:    In 8-bit mode, this register should be set to 0x00.

92                                                            Rev. 1.2
                                                                                                       Si1010/1/2/3/4/5

5.6.1. Window Detector In Single-Ended Mode

Figure 5.5          shows              two   example            window         comparisons        for          right-justified    data,      with

ADC0LTH:ADC0LTL = 0x0080 (128d) and ADC0GTH:ADC0GTL = 0x0040 (64d). The input voltage can

range from 0 to VREF x (1023/1024) with respect to GND, and is represented by a 10-bit unsigned integer

value.  In  the          left  example,      an   AD0WINT         interrupt    will  be  generated        if   the  ADC0  conversion         word

(ADC0H:ADC0L)                  is  within    the  range         defined    by  ADC0GTH:ADC0GTL                 and  ADC0LTH:ADC0LTL

(if 0x0040 < ADC0H:ADC0L < 0x0080). In the right example, and AD0WINT interrupt will be generated if

the  ADC0   conversion                 word  is  outside   of     the  range   defined        by  the  ADC0GT       and   ADC0LT     registers

(if ADC0H:ADC0L < 0x0040 or ADC0H:ADC0L > 0x0080). Figure 5.6 shows an example using left-justi-

fied data with the same comparison values.

                         ADC0H:ADC0L                                                              ADC0H:ADC0L

     Input Voltage                                                             Input Voltage

     (Px.x - GND)                                                              (Px.x - GND)

     VREF x (1023/1024)        0x03FF                                        VREF x (1023/1024)   0x03FF

                                                  AD0WINT                                                                         AD0WINT=1

                                                  not affected

                               0x0081                                                             0x0081

     VREF x (128/1024)         0x0080            ADC0LTH:ADC0LTL             VREF x (128/1024)    0x0080            ADC0GTH:ADC0GTL

                               0x007F                                                             0x007F            AD0WINT

                                                                AD0WINT=1                                           not affected

                               0x0041                                                             0x0041

     VREF x (64/1024)          0x0040        ADC0GTH:ADC0GTL                   VREF x (64/1024)   0x0040            ADC0LTH:ADC0LTL

                               0x003F                                                             0x003F

                                                  AD0WINT                                                                         AD0WINT=1

                                                  not affected

        0                      0x0000                                                0            0x0000

        Figure 5.5. ADC Window Compare Example: Right-Justified                                                Single-Ended Data

                         ADC0H:ADC0L                                                              ADC0H:ADC0L

     Input Voltage                                                             Input Voltage

     (Px.x - GND)                                                              (Px.x - GND)

VREF x (1023/1024)             0xFFC0                                        VREF x (1023/1024)   0xFFC0

                                                  AD0WINT                                                                         AD0WINT=1

                                                  not affected

                               0x2040                                                             0x2040

     VREF x (128/1024)         0x2000            ADC0LTH:ADC0LTL             VREF x (128/1024)    0x2000            ADC0GTH:ADC0GTL

                               0x1FC0                                                             0x1FC0            AD0WINT

                                                                AD0WINT=1                                           not affected

                               0x1040                                                             0x1040

     VREF x (64/1024)          0x1000        ADC0GTH:ADC0GTL                   VREF x (64/1024)   0x1000            ADC0LTH:ADC0LTL

                               0x0FC0                                                             0x0FC0

                                                  AD0WINT                                                                         AD0WINT=1

                                                  not affected

        0                      0x0000                                                0            0x0000

        Figure           5.6. ADC      Window Compare Example: Left-Justified Single-Ended Data

5.6.2. ADC0 Specifications

See “4. Electrical Characteristics” on page 43 for a detailed listing of ADC0 specifications.

                                                                       Rev. 1.2                                                              93
Si1010/1/2/3/4/5

5.7.  ADC0 Analog Multiplexer

ADC0 on Si1010/1/2/3/4/5 has an analog multiplexer, referred to as AMUX0.

AMUX0 selects the positive inputs to the single-ended ADC0. Any of the following may be selected as the

positive input: Port I/O pins, the on-chip temperature sensor, the VBAT Power Supply, Regulated Digital

Supply Voltage (Output of VREG0), VDD/DC+ Supply, or the positive input may be connected to GND. The

ADC0 input channels are selected in the ADC0MX register described in SFR Definition 5.12.

                      ADC0MX

                               AD0MX4  AD0MX3  AD0MX2  AD0MX1  AM0MX0

              P0.0

                                                                         Programmable

                                                                         Attenuator

                                                                                          AIN+  ADC0

              P1.6*                    AMUX

      Temp

      Sensor

              VBAT                                                       Gain = 0. 5 or1

      Digital Supply

      VDD_MCU/DC+

                      *P1.0 – P1.3 are not

                      available as device pins

              Figure 5.7. ADC0 Multiplexer Block Diagram

Important Note About ADC0 Input Configuration: Port pins selected as ADC0 inputs should be config-

ured as analog inputs, and should be skipped by the Digital Crossbar. To configure a Port pin for analog

input, set to 0 the corresponding bit in register PnMDIN and disable the digital driver (PnMDOUT = 0 and

Port Latch = 1). To force the Crossbar to skip a Port pin, set to 1 the corresponding bit in register PnSKIP.

See Section “21. Port Input/Output” on page 220 for more Port I/O configuration details.

94                                                             Rev. 1.2
                                                                         Si1010/1/2/3/4/5

SFR Definition 5.12. ADC0MX: ADC0 Input Channel Select

Bit    7               6                  5          4         3         2          1                              0

Name                                                                     AD0MX

Type   R               R                  R          R/W       R/W       R/W        R/W          R/W

Reset  0               0                  0          1         1         1          1                              1

SFR Page = 0x0; SFR Address = 0xBB

Bit    Name                                                    Function

7:5    Unused  Read = 000b; Write = Don’t Care.

4:0    AD0MX   AMUX0 Positive Input Selection.

               Selects the positive input channel for ADC0.

               00000:                     P0.0                 10000:    Reserved.

               00001:                     P0.1                 10001:    Reserved.

               00010:                     P0.2                 10010:    Reserved.

               00011:                     P0.3                 10011:    Reserved.

               00100:                     P0.4                 10100:    Reserved.

               00101:                     P0.5                 10101:    Reserved.

               00110:                     P0.6                 10110:    Reserved.

               00111:                     P0.7                 10111:    Reserved.

               01000:                     Reserved             11000:    Reserved.

               01001:                     Reserved             11001:    Reserved.

               01010:                     Reserved             11010:    Reserved.

               01011:                     Reserved             11011:    Temperature Sensor*

               01100:                     P1.4                 11100:    VBAT Supply Voltage

               01101:                     P1.5                           (0.9–1.8 V) or (1.8–3.6 V)

               01110:                     P1.6                 11101:    Digital Supply Voltage

               01111:                     Reserved,                      (VREG0 Output, 1.7 V Typical)

                                                               11110:    VDD_MCU/DC+ Supply Volt-

                                                                         age (1.8–3.6 V)

                                                               11111:    Ground

*Note: Before switching the ADC multiplexer from another channel to the temperature sensor, the ADC mux should

       select the “Ground” channel as an intermediate step. The intermediate “Ground” channel selection step will

       discharge any voltage on the ADC sampling capacitor from the previous channel selection. This will prevent

       the possibility of a high voltage (> 2 V) being presented to the temperature sensor circuit, which can otherwise

       impact its long-term reliability.

                                                     Rev. 1.2                                                            95
Si1010/1/2/3/4/5

5.8.  Temperature Sensor

An on-chip temperature sensor is included on the Si1010/1/2/3/4/5 which can be directly accessed via the

ADC multiplexer in single-ended configuration. To use the ADC to measure the temperature sensor, the

ADC mux channel should select the temperature sensor. The temperature sensor transfer function is

shown in Figure 5.8. The output voltage (VTEMP) is the positive ADC input when the ADC multiplexer is set

correctly. The TEMPE bit in register REF0CN enables/disables the temperature sensor, as described in

SFR Definition 5.15. While disabled, the temperature sensor defaults to a high impedance state and any

ADC measurements performed on the sensor will result in meaningless data. Refer to Table 4.11 for the

slope and offset parameters of the temperature sensor.

Important Note:  Before switching the ADC multiplexer from another channel to the temperature sensor, the ADC mux

                 should select the “Ground” channel as an intermediate step. The intermediate “Ground” channel

                 selection step will discharge any voltage on the ADC sampling capacitor from the previous channel

                 selection. This will prevent the possibility of a high voltage (>2 V) being presented to the temperature

                 sensor circuit, which can otherwise impact its long-term reliability.

                    VTEMP            = Slope x (TempC - 25) +Offset

                    TempC = 25 + (VTEMP - Offset) / Slope

      Voltage                                           Slope ( V / deg C)

                                                        Offset ( V at 25 Celsius)

                                     Temperature

                    Figure 5.8. Temperature Sensor Transfer Function

5.8.1. Calibration

The uncalibrated temperature sensor output is extremely linear and suitable for relative temperature mea-

surements (see Table 4.11 for linearity specifications). For absolute temperature measurements, offset

and/or gain calibration is recommended. Typically a 1-point (offset) calibration includes the following steps:

1.  Control/measure the ambient temperature (this temperature must be known).

2.  Power the device, and delay for a few seconds to allow for self-heating.

3.  Perform an ADC conversion with the temperature sensor selected as the positive input and GND

    selected as the negative input.

96                                   Rev. 1.2
                                                                            Si1010/1/2/3/4/5

4.  Calculate the offset characteristics, and store this value in non-volatile memory for use with subsequent

    temperature sensor measurements.

Figure 5.9 shows the typical temperature sensor error assuming a 1-point calibration at 25 °C. Parame-

ters that affect ADC measurement, in particular the voltage reference value, will also affect tem-

perature measurement.

A single-point offset measurement of the temperature sensor is performed on each device during produc-

tion test. The measurement is performed at 25 °C ±5 °C, using the ADC with the internal high speed refer-

ence buffer selected as the Voltage Reference. The direct ADC result of the measurement is stored in the

SFR registers TOFFH and TOFFL, shown in SFR Definition 5.13 and SFR Definition 5.14.

                       5.00                                                                  5.00

                       4.00                                                                  4.00

                       3.00                                                                  3.00

                       2.00                                                                  2.00

    Error (degrees C)  1.00                                                                  1.00

                       0.00                                          40.00                   0.00

                       -40.00  -20.00       0.00                            60.00     80.00

                                                  20.00

                       -1.00                                                                 -1.00

                       -2.00                                                                 -2.00

                       -3.00                                                                 -3.00

                       -4.00                                                                 -4.00

                       -5.00                                                                 -5.00

                                            Temperature (degrees C)

    Figure 5.9.                Temperature  Sensor Error with 1-Point Calibration  (VREF = 1.68     V)

                                                  Rev. 1.2                                                     97
Si1010/1/2/3/4/5

SFR Definition 5.13. TOFFH: ADC0 Data Word High Byte

    Bit  7             6            5              4             3  2               1             0

Name                                                  TOFF[9:2]

Type     R             R            R              R             R  R               R             R

Reset    Varies     Varies  Varies     Varies             Varies    Varies          Varies        Varies

SFR Page = 0xF; SFR Address = 0x86

Bit      Name                                         Function

7:0      TOFF[9:2]  Temperature Sensor Offset High Bits.

                    Most Significant Bits of the 10-bit temperature sensor offset measurement.

SFR Definition 5.14. TOFFL: ADC0 Data Word Low Byte

    Bit  7             6            5              4             3  2               1             0

Name        TOFF[1:0]

Type     R             R

Reset    Varies     Varies          0              0             0  0               0             0

SFR Page = 0xF; SFR Address = 0x85

Bit      Name                                         Function

7:6      TOFF[1:0]  Temperature Sensor Offset Low Bits.

                    Least Significant Bits of the 10-bit temperature sensor offset  measurement.

5:0      Unused     Read = 0; Write = Don't Care.

98                                     Rev. 1.2
                                                                                         Si1010/1/2/3/4/5

5.9.  Voltage and Ground Reference Options

The voltage reference MUX is configurable to use an externally connected voltage reference, one of two

internal voltage references, or one of two power supply voltages (see Figure 5.10). The ground reference

MUX allows the ground reference for ADC0 to be selected between the ground pin (GND) or a port pin

dedicated to analog ground (P0.1/AGND).

The voltage and ground reference options are configured using the REF0CN SFR described on page 101.

Electrical specifications are can be found in the Electrical Specifications Chapter.

Important Note About the VREF and AGND Inputs: Port pins are used as the external VREF and AGND

inputs. When using an external voltage reference or the internal precision reference, P0.0/VREF should be

configured as an analog input and skipped by the Digital Crossbar. When using AGND as the ground refer-

ence to ADC0, P0.1/AGND should be configured as an analog input and skipped by the Digital Crossbar.

Refer to Section “21. Port Input/Output” on page 220 for complete Port I/O configuration details. The exter-

nal reference voltage must be within the range 0  VREF  VDD_MCU/DC+ and the external ground refer-

ence must be at the same DC voltage potential as GND.

                                                   REF0CN

                                                   REFGND  REFSL1  REFSL0  TEMPE  REFOE  Temp Sensor  ADC

                                                                                                      Input

                                                                                         EN           Mux

                                               REFOE

                                               EN

      VDD      External                        Internal 1.68V

               V o lta g e                     Reference

               Reference

           R1  C irc u it

                            P 0 .0 /V R E F                                                  00

                         V D D _ M C U /D C +                                                01

                                                                                                      VREF

      GND                                                  Internal 1.8V                     10       (to ADC)

                                               Regulated Digital Supply

                                                                                             11

                                                           Internal 1.65V

4.7F  +       0.1F                               High Speed Reference

                            GND

                                                                                             0        G round

      Recommended           P 0.1 /A G N D                                                            (to ADC)

      Bypass Capacitors                                                                      1

                                                                                             REFGND

                   Figure 5.10. Voltage        Reference Functional Block Diagram

                                               Rev. 1.2                                                         99
Si1010/1/2/3/4/5

5.10.  External Voltage References

To use an external voltage reference, REFSL[1:0] should be set to 00 and the internal 1.68 V precision ref-

erence should be disabled by setting REFOE to 0. Bypass capacitors should be added as recommended

by the manufacturer of the external voltage reference.

5.11.  Internal Voltage References

For applications requiring the maximum number of port I/O pins, or very short VREF turn-on time, the

1.65 V high-speed reference will be the best internal reference option to choose. The high speed internal

reference is selected by setting REFSL[1:0] to 11. When selected, the high speed internal reference will be

automatically enabled/disabled on an as-needed basis by ADC0.

For applications requiring the highest absolute accuracy, the 1.68 V precision voltage reference will be the

best internal reference option to choose. The 1.68 V precision reference may be enabled and selected by

setting REFOE to 1 and REFSL[1:0] to 00. An external capacitor of at least 0.1 µF is recommended when

using the precision voltage reference.

In applications that leave the precision internal oscillator always running, there is no additional power

required to use the precision voltage reference. In all other applications, using the high speed reference

will result in lower overall power consumption due to its minimal startup time and the fact that it remains in

a low power state when an ADC conversion is not taking place.

Note:  When using the precision internal oscillator as the system clock source, the precision voltage

       reference should not be enabled from a disabled state. To use the precision oscillator and the precision

       voltage reference simultaneously, the precision voltage reference should be enabled first and allowed

       to settle to its final value (charging the external capacitor) before the precision oscillator is started and

       selected as the system clock.

For applications with a non-varying power supply voltage, using the power supply as the voltage reference

can provide ADC0 with added dynamic range at the cost of reduced power supply noise rejection. To use

the 1.8 to 3.6 V power supply voltage (VDD/DC+) or the 1.8 V regulated digital supply voltage as the refer-

ence source, REFSL[1:0] should be set to 01 or 10, respectively.

5.12.  Analog Ground Reference

To prevent ground noise generated by switching digital logic from affecting sensitive analog measure-

ments, a separate analog ground reference option is available. When enabled, the ground reference for

ADC0 during both the tracking/sampling and the conversion periods is taken from the P0.1/AGND pin. Any

external sensors sampled by ADC0 should be referenced to the P0.1/AGND pin. This pin should be con-

nected to the ground terminal of any external sensors sampled by ADC0. If an external voltage reference is

used, the P0.1/AGND pin should be connected to the ground of the external reference and its associated

decoupling capacitor. If the 1.68 V precision internal reference is used, then P0.1/AGND should be con-

nected to the ground terminal of its external decoupling capacitor. The separate analog ground reference

option is enabled by setting REFGND to 1. Note that when sampling the internal temperature sensor, the

internal chip ground is always used for the sampling operation, regardless of the setting of the REFGND

bit. Similarly, whenever the internal 1.65 V high-speed reference is selected, the internal chip ground is

always used during the conversion period, regardless of the setting of the REFGND bit.

5.13.  Temperature Sensor Enable

The TEMPE bit in register REF0CN enables/disables the temperature sensor. While disabled, the tem-

perature sensor defaults to a high impedance state and any ADC0 measurements performed on the sen-

sor  result  in  meaningless  data.   See  Section  “5.8. Temperature  Sensor”  on  page 96  for       details        on

temperature sensor characteristics when it is enabled.

100                                                 Rev. 1.2
                                                                   Si1010/1/2/3/4/5

SFR Definition 5.15. REF0CN: Voltage Reference Control

Bit    7       6                    5      4           3             2               1       0

Name                       REFGND               REFSL             TEMPE                      REFOE

Type   R       R           R/W            R/W          R/W           R/W             R       R/W

Reset  0       0                    0      1           1             0               0       0

SFR Page = 0x0; SFR Address = 0xD1

Bit    Name                                         Function

7:6    Unused  Read = 00b; Write = Don’t Care.

5      REFGND  Analog Ground Reference.

               Selects the ADC0 ground reference.

               0: The ADC0 ground reference is the GND pin.

               1: The ADC0 ground reference is the P0.1/AGND pin.

4:3    REFSL   Voltage Reference Select.

               Selects the ADC0 voltage reference.

               00: The ADC0 voltage reference is the P0.0/VREF pin.

               01: The ADC0 voltage reference is the VDD/DC+ pin.

               10: The ADC0 voltage reference is the internal 1.8 V digital supply voltage.

               11: The ADC0 voltage reference is the internal 1.65 V high speed voltage reference.

2      TEMPE   Temperature Sensor Enable.

               Enables/Disables the internal temperature sensor.

               0: Temperature Sensor Disabled.

               1: Temperature Sensor Enabled.

1      Unused  Read = 0b; Write = Don’t Care.

0      REFOE   Internal Voltage Reference Output Enable.

               Connects/Disconnects the internal voltage reference to the P0.0/VREF pin.

               0: Internal 1.68 V Precision Voltage Reference disabled and not connected to

               P0.0/VREF.

               1: Internal 1.68 V Precision Voltage Reference enabled and connected to

               P0.0/VREF.

5.14.  Voltage Reference Electrical Specifications

See Table 4.12 on page 63 for detailed Voltage Reference Electrical Specifications.

                                          Rev. 1.2                                                  101
Si1010/1/2/3/4/5

6.    Programmable Current Reference (IREF0)

Si1010/1/2/3/4/5 devices include an on-chip programmable current reference (source or sink) with two out-

put current settings: Low Power Mode and High Current Mode. The maximum current output in Low Power

Mode is 63 µA (1 µA steps) and the maximum current output in High Current Mode is 504 µA (8 µA steps).

The current source/sink is controlled though the IREF0CN special function register. It is enabled by setting

the desired output current to a non-zero value. It is disabled by writing 0x00 to IREF0CN. The port I/O pin

associated with ISRC0 should be configured as an analog input and skipped in the Crossbar. See Section

“21. Port Input/Output” on page 220 for more details.

SFR Definition 6.1. IREF0CN: Current Reference Control

    Bit  7              6     5                        4  3                   2        1       0

Name     SINK           MODE                                 IREF0DAT

Type     R/W            R/W                                      R/W

Reset    0              0     0                        0  0                   0        0       0

SFR Page = 0x0; SFR     Address = 0xB9

Bit      Name                                             Function

7        SINK           IREF0 Current Sink Enable.

                        Selects if IREF0 is a current source or a current sink.

                        0: IREF0 is a current source.

                        1: IREF0 is a current sink.

6        MDSEL          IREF0 Output Mode Select.

                        Selects Low Power or High Current Mode.

                        0: Low Power Mode is selected (step size = 1 µA).

                        1: High Current Mode is selected (step size = 8 µA).

5:0      IREF0DAT[5:0]  IREF0 Data Word.

                        Specifies the number of steps required to achieve the desired  output  current.

                        Output current = direction x step size x IREF0DAT.

                        IREF0 is in a low power state when IREF0DAT is set to 0x00.

6.1.     PWM Enhanced Mode

The precision of the current reference can be increased by fine tuning the IREF0 output using a PWM sig-

nal generated by the PCA. This mode allows the IREF0DAT bits to perform a course adjustment on the

IREF0 output. Any available PCA channel can perform a fine adjustment on the IREF0 output. When

enabled (PWMEN = 1), the CEX signal selected using the PWMSS bit field is internally routed to IREF0 to

control the on time of a current source having the weight of 2 LSBs. With the two least significant bits of

IREF0DAT set to 00b, applying a 100% duty cycle on the CEX signal will be equivalent to setting the two

LSBs of IREF0DAT to 10b. PWM enhanced mode is enabled and setup using the IREF0CF register.

102                                       Rev. 1.2
                                                                           Si1010/1/2/3/4/5

SFR Definition 6.2. IREF0CF: Current Reference Configuration

Bit    7             6      5            4            3                    2        1        0

Name   PWMEN                                                                  PWMSS[2:0]

Type   R/W           R/W    R/W          R/W          R/W                           R/W

Reset  0             0      0            0            0                    0        0        0

SFR Page = 0xF; SFR  Address = 0xB9

Bit    Name                                           Function

7      PWMEN         PWM Enhanced Mode Enable.

                     Enables the PWM Enhanced Mode.

                     0: PWM Enhanced Mode disabled.

                     1: PWM Enhanced Mode enabled.

6:3    Unused        Read = 00b, Write = don’t care.

2:0    PWMSS[2:0]    PWM Source Select.

                     Selects the PCA channel to use for the fine-tuning    control  signal.

                     000: CEX0 selected as fine-tuning control signal.

                     001: CEX1 selected as fine-tuning control signal.

                     010: CEX2 selected as fine-tuning control signal.

                     011: CEX3 selected as fine-tuning control signal.

                     100: CEX4 selected as fine-tuning control signal.

                     101: CEX5 selected as fine tuning control signal.

                     All Other Values: Reserved.

6.2.  IREF0 Specifications

See Table 4.13 on page 64 for a detailed listing of IREF0 specifications.

                                         Rev. 1.2                                               103
Si1010/1/2/3/4/5

7.    Comparators

Si1010/1/2/3/4/5 devices include two on-chip programmable voltage comparators: Comparator 0 (CPT0) is

shown in Figure 7.1; Comparator 1 (CPT1) is shown in Figure 7.2. The two comparators operate identi-

cally, but may differ in their ability to be used as reset or wake-up sources. See the Reset Sources chapter

and the Power Management chapter for details on reset sources and low power mode wake-up sources,

respectively.

The Comparator offers programmable response time and hysteresis, an analog input multiplexer, and two

outputs that are optionally available at the Port pins: a digital synchronous latched output (CP0, CP1), or a

digital asynchronous raw output (CP0A, CP1A). The asynchronous CP0A signal is available even when

the system clock is not active. This allows the Comparator to operate and generate an output when the

device is in some low power modes.

7.1.  Comparator Inputs

Each Comparator performs an analog comparison of the voltage levels at its positive (CP0+ or CP1+) and

negative (CP0- or CP1-) input. Both comparators support multiple port pin inputs multiplexed to their posi-

tive and negative comparator inputs using analog input multiplexers. The analog input multiplexers are

completely under software control and configured using SFR registers. See Section “7.6. Comparator0 and

Comparator1 Analog Multiplexers” on page 111 for details on how to select and configure Comparator

inputs.

Important Note About Comparator Inputs: The Port pins selected as Comparator inputs should be con-

figured as analog inputs and skipped by the Crossbar. See the Port I/O chapter for more details on how to

configure Port I/O pins as Analog Inputs. The Comparator may also be used to compare the logic level of

digital signals, however, Port I/O pins configured as digital inputs must be driven to a valid logic state

(HIGH or LOW) to avoid increased power consumption.

                                CP0EN

                                CP0OUT

                        CPT0CN  CP0RIF             VDD

                                CP0FIF

                                CP0HYP1

                                CP0HYP0                                                                                         CP0

                                CP0HYN1                                                                                         Interrupt

                                CP0HYN0

                                                                   CPT0MD

         Analog  Input  Multiplexer

         Px.x                                      CP0MD0  CP0MD1         CP0FIE     CP0RIE             CP0                     CP0

                                                                                                        Rising-edge         Falling-edge

                                         CP0 +                                                                       Interrupt

                                                                                                                     Logic

         Px.x                                                                                                                   CP0

                                                +

                                                                          D  SET  Q          D  SET  Q

                                                -                            CLR  Q             CLR  Q

         Px.x                                                                                                        Crossbar

                                                                          (SYNCHRONIZER)

                                         CP0 -     GND                                                                          CP0A

                                                                         (ASYNCHRONOUS)

                                                                   Reset

         Px.x                                                      Decision

                                                                   Tree

                                Figure  7.1. Comparator 0 Functional Block                              Diagram

104                                                Rev. 1.2
                                                                                                     Si1010/1/2/3/4/5

7.2.  Comparator Outputs

When a comparator is enabled, its output is a logic 1 if the voltage at the positive input is higher than the

voltage at the negative input. When disabled, the comparator output is a logic 0. The comparator output is

synchronized with the system clock as shown in Figure 7.2. The synchronous latched output (CP0, CP1)

can be polled in software (CPnOUT bit), used as an interrupt source, or routed to a Port pin (configured for

digital I/O) through the Crossbar.

The asynchronous raw comparator output (CP0A, CP1A) is used by the low power mode wake-up logic

and reset decision logic. See the Power Options chapter and the Reset Sources chapter for more details

on how the asynchronous comparator outputs are used to make wake-up and reset decisions. The asyn-

chronous comparator output can also be routed directly to a Port pin through the Crossbar, and is available

for use outside the device even if the system clock is stopped.

When using a Comparator as an interrupt source, Comparator interrupts can be generated on rising-edge

and/or falling-edge comparator output transitions. Two independent interrupt flags (CPnRIF and CPnFIF)

allow software to determine which edge caused the Comparator interrupt. The comparator rising-edge and

falling-edge interrupt flags are set by hardware when a corresponding edge is detected regardless of the

interrupt enable state. Once set, these bits remain set until cleared by software.

The rising-edge and falling-edge interrupts can be individually enabled using the CPnRIE and CPnFIE

interrupt enable bits in the CPTnMD register. In order for the CPnRIF and/or CPnFIF interrupt flags to gen-

erate an interrupt request to the CPU, the Comparator must be enabled as an interrupt source and global

interrupts must be enabled. See the Interrupt Handler chapter for additional information.

                             CP1EN

                             CP1OUT

                     CPT0CN  CP1RIF             VDD

                             CP1FIF

                             CP1HYP1

                             CP1HYP0                                                                                         CP1

                             CP1HYN1                                                                                         Interrupt

                             CP1HYN0

                                                                CPT0MD

      Analog  Input  Multiplexer

      Px.x                                      CP1MD0  CP1MD1         CP1FIE     CP1RIE             CP1                     CP1

                                                                                                     Rising-edge         Falling-edge

                                      CP1 +                                                                       Interrupt

                                                                                                                  Logic

      Px.x                                                                                                                   CP1

                                             +

                                                                       D  SET  Q          D  SET  Q

                                             -                            CLR  Q             CLR  Q

      Px.x                                                                                                        Crossbar

                                                                       (SYNCHRONIZER)

                                      CP1 -     GND                                                                          CP1A

                                                                      (ASYNCHRONOUS)

                                                                Reset

      Px.x                                                      Decision

                                                                Tree

                             Figure  7.2. Comparator 1 Functional Block                              Diagram

                                                Rev. 1.2                                                                                105
Si1010/1/2/3/4/5

7.3.  Comparator Response Time

Comparator  response      time       may  be  configured  in       software  via  the  CPTnMD  registers    described     on

“CPT0MD: Comparator 0 Mode Selection” on page 108 and “CPT1MD: Comparator 1 Mode Selection” on

page 110. Four response time settings are available: Mode 0 (Fastest Response Time), Mode 1, Mode 2,

and Mode 3 (Lowest Power). Selecting a longer response time reduces the Comparator active supply cur-

rent. The Comparators also have low power shutdown state, which is entered any time the comparator is

disabled. Comparator rising edge and falling edge response times are typically not equal. See Table 4.14

on page 65 for complete comparator timing and supply current specifications.

7.4.  Comparator Hysteresis

The Comparators feature software-programmable hysteresis that can be used to stabilize the comparator

output while a transition is occurring on the input. Using the CPTnCN registers, the user can program both

the amount of hysteresis voltage (referred to the input voltage) and the positive and negative-going sym-

metry of this hysteresis around the threshold voltage (i.e., the comparator negative input).

Figure 7.3 shows that when positive hysteresis is enabled, the comparator output does not transition from

logic 0 to logic 1 until the comparator positive input voltage has exceeded the threshold voltage by an

amount equal to the programmed hysteresis. It also shows that when negative hysteresis is enabled, the

comparator output does not transition from logic 1 to logic 0 until the comparator positive input voltage has

fallen below the threshold voltage by an amount equal to the programmed hysteresis.

The amount of positive hysteresis is determined by the settings of the CPnHYP bits in the CPTnCN regis-

ter and the amount of negative hysteresis voltage is determined by the settings of the CPnHYN bits in the

same register. Settings of 20, 10, 5, or 0 mV can be programmed for both positive and negative hysteresis.

See Section “Table 4.14.       Comparator Electrical Characteristics” on page 65 for complete comparator hys-

teresis specifications.

            VIN+         CPn+        +

                         CPn-        CPn      OUT

            VIN-                     _

              CIRCUIT CONFIGURATION

      Positive Hysteresis Voltage

      (Programmed with CP0HYP Bits)

                         VIN-

      INPUTS                                                                                 Negative Hysteresis Voltage

                                                                                             (Programmed by CP0HYN Bits)

                         VIN+

                                   VOH

      OUTPUT

                         VOL

                                                          Negative Hysteresis                Maximum

                                                                   Disabled            Negative Hysteresis

              Positive Hysteresis             Maximum

                         Disabled             Positive Hysteresis

                                     Figure   7.3. Comparator Hysteresis               Plot

106                                                       Rev. 1.2
                                                                        Si1010/1/2/3/4/5

7.5.  Comparator Register Descriptions

The SFRs used to enable and configure the comparators are described in the following register descrip-

tions. A Comparator must be enabled by setting the CPnEN bit to logic 1 before it can be used. From an

enabled state, a comparator can be disabled and placed in a low power state by clearing the CPnEN bit to

logic 0.

Important Note About Comparator Settings: False rising and falling edges can be detected by the Com-

parator while powering on or if changes are made to the hysteresis or response time control bits. There-

fore, it is recommended that the rising-edge and falling-edge flags be explicitly cleared to logic 0 a short

time after the comparator is enabled or its mode bits have been changed. The Comparator Power Up Time

is specified in Section “Table 4.14.  Comparator Electrical Characteristics” on page 65.

SFR Definition 7.1. CPT0CN: Comparator 0 Control

Bit       7            6              5          4              3         2               1          0

Name      CP0EN   CP0OUT              CP0RIF  CP0FIF            CP0HYP[1:0]               CP0HYN[1:0]

Type      R/W          R              R/W     R/W                  R/W                       R/W

Reset     0            0              0          0              0         0               0          0

SFR Page= 0x0; SFR Address = 0x9B

Bit       Name                                            Function

7         CP0EN        Comparator0 Enable Bit.

                       0: Comparator0 Disabled.

                       1: Comparator0 Enabled.

6         CP0OUT       Comparator0 Output State Flag.

                       0: Voltage on CP0+ < CP0–.

                       1: Voltage on CP0+ > CP0–.

5         CP0RIF       Comparator0 Rising-Edge Flag. Must be cleared by software.

                       0: No Comparator0 Rising Edge has occurred since this flag was last cleared.

                       1: Comparator0 Rising Edge has occurred.

4         CP0FIF       Comparator0 Falling-Edge Flag. Must be cleared by software.

                       0: No Comparator0 Falling-Edge has occurred since this flag was last cleared.

                       1: Comparator0 Falling-Edge has occurred.

3-2       CP0HYP[1:0]  Comparator0 Positive Hysteresis Control Bits.

                       00: Positive Hysteresis Disabled.

                       01: Positive Hysteresis = Hysteresis 1.

                       10: Positive Hysteresis = Hysteresis 2.

                       11: Positive Hysteresis = Hysteresis 3 (Maximum).

1:0       CP0HYN[1:0]  Comparator0 Negative Hysteresis Control Bits.

                       00: Negative Hysteresis Disabled.

                       01: Negative Hysteresis = Hysteresis 1.

                       10: Negative Hysteresis = Hysteresis 2.

                       11: Negative Hysteresis = Hysteresis 3 (Maximum).

                                                Rev. 1.2                                                      107
Si1010/1/2/3/4/5

SFR Definition 7.2. CPT0MD: Comparator 0 Mode Selection

Bit     7           6           5              4         3           2             1            0

Name                            CP0RIE    CP0FIE                                   CP0MD[1:0]

Type    R/W         R           R/W            R/W       R           R                R/W

Reset   1           0           0              0         0           0             1            0

SFR Page = All Pages; SFR Address = 0x9D

Bit     Name                                             Function

     7  Reserved    Read = 1b, Must Write 1b.

     6  Unused      Read = 0b, Write = don’t care.

     5  CP0RIE      Comparator0 Rising-Edge Interrupt Enable.

                    0: Comparator0 Rising-edge interrupt disabled.

                    1: Comparator0 Rising-edge interrupt enabled.

     4  CP0FIE      Comparator0 Falling-Edge Interrupt Enable.

                    0: Comparator0 Falling-edge interrupt disabled.

                    1: Comparator0 Falling-edge interrupt enabled.

3:2     Unused      Read = 00b, Write = don’t care.

1:0     CP0MD[1:0]  Comparator0 Mode Select.

                    These bits affect the response time and power consumption for Comparator0.

                    00: Mode 0 (Fastest Response Time, Highest Power Consumption)

                    01: Mode 1

                    10: Mode 2

                    11: Mode 3 (Slowest Response Time, Lowest Power Consumption)

108                                            Rev. 1.2
                                                                     Si1010/1/2/3/4/5

SFR Definition 7.3. CPT1CN: Comparator 1 Control

Bit    7            6              5          4              3         2  1                       0

Name   CP1EN   CP1OUT  CP1RIF         CP1FIF                 CP1HYP[1:0]  CP1HYN[1:0]

Type   R/W          R  R/W            R/W                       R/W              R/W

Reset  0            0              0          0              0         0  0                       0

SFR Page= 0x0; SFR Address = 0x9A

Bit    Name                                            Function

7      CP1EN        Comparator1 Enable Bit.

                    0: Comparator1 Disabled.

                    1: Comparator1 Enabled.

6      CP1OUT       Comparator1 Output State Flag.

                    0: Voltage on CP1+ < CP1–.

                    1: Voltage on CP1+ > CP1–.

5      CP1RIF       Comparator1 Rising-Edge Flag. Must be cleared by software.

                    0: No Comparator1 Rising Edge has occurred since this flag was last cleared.

                    1: Comparator1 Rising Edge has occurred.

4      CP1FIF       Comparator1 Falling-Edge Flag. Must be cleared by software.

                    0: No Comparator1 Falling-Edge has occurred since this flag was last cleared.

                    1: Comparator1 Falling-Edge has occurred.

3:2    CP1HYP[1:0]  Comparator1 Positive Hysteresis Control Bits.

                    00: Positive Hysteresis Disabled.

                    01: Positive Hysteresis = Hysteresis 1.

                    10: Positive Hysteresis = Hysteresis 2.

                    11: Positive Hysteresis = Hysteresis 3 (Maximum).

1:0    CP1HYN[1:0]  Comparator1 Negative Hysteresis Control Bits.

                    00: Negative Hysteresis Disabled.

                    01: Negative Hysteresis = Hysteresis 1.

                    10: Negative Hysteresis = Hysteresis 2.

                    11: Negative Hysteresis = Hysteresis 3 (Maximum).

                                             Rev. 1.2                                                109
Si1010/1/2/3/4/5

SFR Definition 7.4. CPT1MD: Comparator 1 Mode Selection

Bit     7            6           5              4         3           2             1            0

Name                             CP1RIE  CP1FIE                                     CP1MD[1:0]

Type    R/W          R           R/W            R/W       R           R                R/W

Reset   1            0           0              0         0           0             1            0

SFR Page = 0x0; SFR  Address = 0x9C

Bit     Name                                              Function

     7  Reserved     Read = 1b, Must Write 1b.

     6  Unused       Read = 00b, Write = don’t care.

     5  CP1RIE       Comparator1 Rising-Edge Interrupt Enable.

                     0: Comparator1 Rising-edge interrupt disabled.

                     1: Comparator1 Rising-edge interrupt enabled.

     4  CP1FIE       Comparator1 Falling-Edge Interrupt Enable.

                     0: Comparator1 Falling-edge interrupt disabled.

                     1: Comparator1 Falling-edge interrupt enabled.

3:2     Unused       Read = 00b, Write = don’t care.

1:0     CP1MD[1:0]   Comparator1 Mode Select

                     These bits affect the response time and power consumption for Comparator1.

                     00: Mode 0 (Fastest Response Time, Highest Power Consumption)

                     01: Mode 1

                     10: Mode 2

                     11: Mode 3 (Slowest Response Time, Lowest Power Consumption)

110                                             Rev. 1.2
                                                                                                  Si1010/1/2/3/4/5

7.6.    Comparator0 and Comparator1 Analog Multiplexers

Comparator0 and Comparator1 on Si1010/1/2/3/4/5 devices have analog input multiplexers to connect

Port I/O pins and internal signals the comparator inputs; CP0+/CP0– are the positive and negative input

multiplexers for Comparator0 and CP1+/CP1- are the positive and negative input multiplexers for Compar-

ator1.

The comparator input multiplexers directly support capacitive touch switches. When the Capacitive Touch

Sense Compare input is selected on the positive or negative multiplexer, any Port I/O pin connected to the

other multiplexer can be directly connected to a capacitive touch switch with no additional external compo-

nents. The Capacitive Touch Sense Compare provides the appropriate reference level for detecting when

the capacitive touch switches have charged or discharged through the on-chip Rsense resistor. The Com-

parator outputs can be routed to Timer2 or Timer3 for capturing sense capacitor’s charge and discharge

time. See Section “26. Timers” on page 338 for details.

Any of the following may be selected as comparator inputs: Port I/O pins, Capacitive Touch Sense Com-

pare, VDD/DC+ Supply Voltage, Regulated Digital Supply Voltage (Output of VREG0), the VBAT Supply

voltage or ground. The Comparator’s supply voltage divided by 2 is also available as an input; the resistors

used to divide the voltage only draw current when this setting is selected. The Comparator input multiplex-

ers are configured using the CPT0MX and CPT1MX registers described in SFR Definition 7.5 and SFR

Definition 7.6.

                                                                                                  CPTnMX

                                                                                  CMXnN3  CMXnN2  CMXnN1  CMXnN0  CMXnP3  CMXnP2  CMXnP1  CMXnP0

                        P0.1                                                P0.0

                        P0.3                                                P0.2

                        P0.5                                                P0.4

                        P0.7                        CPnOUT                  P0.6                                                                  CPnOUT

                        P1.5                        Rsense                  P1.4                                                                  Rsense

                                                    Only enabled when       P1.6                                                                  Only enabled when

                                                    Capacitive Touch                                                                              Capacitive Touch

                                                    Sense Compare is                                                                              Sense Compare is

                                                    selected on CPn+                                                                              selected on CPn-

                         Capacitive                 Input MUX.              Capacitive                                                            Input MUX.

VDD_MCU/DC+      CPnOUT       Touch          CPn-   VDD_MCU/DC+ CPnOUT            Touch                                   CPn+                            VDD_MCU/DC+

                              Sense          Input                                Sense                                   Input

        R            R   Compare             MUX                R        R  Compare                                       MUX

                                                                                                                                                          +

        R        (1/3 or 2/3) x VDD_MCU/DC+                     R      (1/3 or 2/3) x VDD_MCU/DC+

                                                                                                                                                          -

        VDD_MCU/DC+                                         VDD_MCU/DC+                                                                                      GND

        R            ½ x VDD_MCU/DC+                            R        ½ x VDD_MCU/DC+

        R            Digital Supply                             R           VBAT

                                                                       VDD_MCU/DC+

                         GND

                                     Figure 7.4.    CPn Multiplexer Block Diagram

Important Note About Comparator Input Configuration: Port pins selected as comparator inputs should

be configured as analog inputs, and should be skipped by the Digital Crossbar. To configure a Port pin for

analog input, set to 0 the corresponding bit in register PnMDIN and disable the digital driver (PnMDOUT =

0 and Port Latch = 1). To force the Crossbar to skip a Port pin, set to 1 the corresponding bit in register

PnSKIP. See Section “21. Port Input/Output” on page 220 for more Port I/O configuration details.

                                                            Rev. 1.2                                                                                                   111
Si1010/1/2/3/4/5

SFR Definition 7.5. CPT0MX: Comparator0 Input Channel Select

Bit    7                6            5  4               3             2         1               0

Name                    CMX0N[3:0]                                    CMX0P[3:0]

Type   R/W              R/W  R/W        R/W             R/W           R/W       R/W           R/W

Reset  1                1            1  1               1             1         1               1

SFR Page = 0x0;  SFR Address = 0x9F

Bit    Name                                       Function

7:4    CMX0N     Comparator0 Negative Input Selection.

                 Selects the negative input channel for Comparator0.

                 0000:       P0.1                       1000:         Reserved

                 0001:       P0.3                       1001:         Reserved

                 0010:       P0.5                       1010:         Reserved

                 0011:       P0.7                       1011:         Reserved

                 0100:       Reserved                   1100:         Capacitive Touch Sense    

                                                                      Compare

                 0101:       Reserved                   1101:         VDD_MCU/DC+ divided       by  2

                 0110:       P1.5                       1110:         Digital Supply Voltage

                 0111:       Reserved                   1111:         Ground

3:0    CMX0P     Comparator0 Positive Input Selection.

                 Selects the positive input channel for Comparator0.

                 0000:       P0.0                       1000:         Reserved

                 0001:       P0.2                       1001:         Reserved

                 0010:       P0.4                       1010:         Reserved

                 0011:       P0.6                       1011:         Reserved

                 0100:       Reserved                   1100:         Capacitive Touch Sense 

                                                                      Compare

                 0101:       Reserved                   1101:         VDD_MCU/DC+ divided by 2

                 0110:       P1.4                       1110:         VBAT Supply Voltage

                 0111:       P1.6                       1111:         VDD/DC+ Supply Voltage

112                                     Rev. 1.2
                                                                      Si1010/1/2/3/4/5

SFR Definition 7.6. CPT1MX: Comparator1 Input Channel Select

Bit    7                6            5  4               3             2         1             0

Name                    CMX1N[3:0]                                    CMX1P[3:0]

Type   R/W              R/W  R/W        R/W             R/W           R/W       R/W           R/W

Reset  1                1            1  1               1             1         1             1

SFR Page = 0x0;  SFR Address = 0x9E

Bit    Name                                       Function

7:4    CMX1N     Comparator1 Negative Input Selection.

                 Selects the negative input channel for Comparator1.

                 0000:       P0.1                       1000:         Reserved

                 0001:       P0.3                       1001:         Reserved

                 0010:       P0.5                       1010:         Reserved

                 0011:       P0.7                       1011:         Reserved

                 0100:       Reserved                   1100:         Capacitive Touch Sense  

                                                                      Compare

                 0101:       Reserved                   1101:         VDD_MCU/DC+ divided     by   2

                 0110:       P1.5                       1110:         Digital Supply Voltage

                 0111:       Reserved                   1111:         Ground

3:0    CMX1P     Comparator1 Positive Input Selection.

                 Selects the positive input channel for Comparator1.

                 0000:       P0.0                       1000:         Reserved

                 0001:       P0.2                       1001:         Reserved

                 0010:       P0.4                       1010:         Reserved

                 0011:       P0.6                       1011:         Reserved

                 0100:       Reserved                   1100:         Capacitive Touch Sense  

                                                                      Compare

                 0101:       Reserved                   1101:         VDD_MCU/DC+ divided     by   2

                 0110:       P1.4                       1110:         VBAT Supply Voltage

                 0111:       P1.6                       1111:         VDD_MCU/DC+

                                                                      Supply Voltage

                                        Rev. 1.2                                                   113
Si1010/1/2/3/4/5

8.    CIP-51 Microcontroller

The MCU system controller core is the CIP-51 microcontroller. The CIP-51 is fully compatible with the

MCS-51™ instruction set; standard 803x/805x assemblers and compilers can be used to develop soft-

ware. The MCU family has a superset of all the peripherals included with a standard 8051. The CIP-51

also includes on-chip debug hardware (see description in Section 28 on page 379) and interfaces directly

with the analog and digital subsystems providing a complete data acquisition or control-system solution in

a single integrated circuit.

The CIP-51 Microcontroller core implements the standard 8051 organization and peripherals as well as

additional custom peripherals and functions to extend its capability (see Figure 8.1 for a block diagram).

The CIP-51 includes the following features:

    Fully Compatible with MCS-51 Instruction Set                                     Reset Input

    25 MIPS Peak Throughput with 25 MHz Clock                                        Power Management Modes

    0 to 25 MHz Clock Frequency                                                      On-chip Debug Logic

    Extended Interrupt Handler                                                       Program and Data Memory Security

8.1.  Performance

The CIP-51 employs a pipelined architecture that greatly increases its instruction throughput over the stan-

dard 8051 architecture. In a standard 8051, all instructions except for MUL and DIV take 12 or 24 system

clock cycles to execute, and usually have a maximum system clock of 12 MHz. By contrast, the CIP-51

core executes 70% of its instructions in one or two system clock cycles, with no instructions taking more

than eight system clock cycles.

                                                                    DATA        BUS

                                            D8                                         D8               D8

                                                          D8        D8

                                        ACCUMULATOR                                 B  REGISTER   STACK POINTER

                                 BUS                 TMP1           TMP2

                                 DATA   PSW                                                SRAM

                                                                                       ADDRESS    SRAM

                                                              ALU                      REGISTER

                                        D8                                                 D8       D8

                                                              D8

                                                                    DATA        BUS

                                                                                                  SFR_ADDRESS

                                                BUFFER              D8

                                                                                           SFR    SFR_CONTROL

                                                                                D8         BUS    SFR_WRITE_DATA

                                            DATA POINTER            D8                 INTERFACE

                                                                                                  SFR_READ_DATA

                                        PC INCREMENTER

                                                                          BUS   D8                MEM_ADDRESS

                                        PROGRAM  COUNTER (PC)

                                                                          DATA                    MEM_CONTROL

                                                                                       MEMORY

                                        PRGM. ADDRESS REG.                      A16    INTERFACE  MEM_WRITE_DATA

                                                                                                  MEM_READ_DATA

                                                          PIPELINE              D8

                                 RESET  CONTROL

                                        LOGIC                                                       SYSTEM_IRQs

                                 CLOCK

                                                                                       INTERRUPT

                                                                                D8     INTERFACE  EMULATION_IRQ

                                 STOP

                                        POWER    CONTROL            D8

                                 IDLE           REGISTER

                                       Figure 8.1. CIP-51                       Block Diagram

114                                                               Rev. 1.2
                                                                             Si1010/1/2/3/4/5

With the CIP-51's maximum system clock at 25 MHz, it has a peak throughput of 25 MIPS. The CIP-51 has

a total of 109 instructions. The table below shows the total number of instructions that require each execu-

tion time.

Clocks to Execute              1   2   2/3  3       3/4  4                     4/5              5  8

Number of Instructions         26  50  5    14      7    3                     1                2  1

8.2.   Programming and Debugging Support

In-system programming of the Flash program memory and communication with on-chip debug support

logic is accomplished via the Silicon Labs 2-Wire Development Interface (C2).

The on-chip debug support logic facilitates full speed in-circuit debugging, allowing the setting of hardware

breakpoints, starting, stopping and single stepping through program execution (including interrupt service

routines), examination of the program's call stack, and reading/writing the contents of registers and mem-

ory. This method of on-chip debugging is completely non-intrusive, requiring no RAM, Stack, timers, or

other on-chip resources. C2 details can be found in Section 28 on page 379.

The CIP-51 is supported by development tools from Silicon Labs and third party vendors. Silicon Labs pro-

vides an integrated development environment (IDE) including editor, debugger and programmer. The IDE's

debugger and programmer interface to the CIP-51 via the C2 interface to provide fast and efficient in-sys-

tem device programming and debugging. Third party macro assemblers and C compilers are also avail-

able.

8.3.   Instruction Set

The instruction set of the CIP-51 System Controller is fully compatible with the standard MCS-51™ instruc-

tion set. Standard 8051 development tools can be used to develop software for the CIP-51. All CIP-51

instructions are the binary and functional equivalent of their MCS-51™ counterparts, including opcodes,

addressing modes and effect on PSW flags. However, instruction timing is different than that of the stan-

dard 8051.

8.3.1. Instruction and CPU Timing

In many 8051 implementations, a distinction is made between machine cycles and clock cycles, with

machine cycles varying from 2 to 12 clock cycles in length. However, the CIP-51 implementation is based

solely on clock cycle timing.  All instruction timings are specified in terms of clock cycles.

Due to the pipelined architecture of the CIP-51, most instructions execute in the same number of clock

cycles as there are program bytes in the instruction. Conditional branch instructions take one less clock

cycle to complete when the branch is not taken as opposed to when the branch is taken. Table 8.1 is the

CIP-51 Instruction Set Summary, which includes the mnemonic, number of bytes, and number of clock

cycles for each instruction.

                                          Rev. 1.2                                                             115
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                       Table 8.1. CIP-51 Instruction Set Summary

        Mnemonic                             Description          Bytes  Clock

                                                                         Cycles

Arithmetic Operations

ADD A, Rn              Add register to A                          1      1

ADD A, direct          Add direct byte to A                       2      2

ADD A, @Ri             Add indirect RAM to A                      1      2

ADD A, #data           Add immediate to A                         2      2

ADDC A, Rn             Add register to A with carry               1      1

ADDC A, direct         Add direct byte to A with carry            2      2

ADDC A, @Ri            Add indirect RAM to A with carry           1      2

ADDC A, #data          Add immediate to A with carry              2      2

SUBB A, Rn             Subtract register from A with borrow       1      1

SUBB A, direct         Subtract direct byte from A with borrow    2      2

SUBB A, @Ri            Subtract indirect RAM from A with borrow   1      2

SUBB A, #data          Subtract immediate from A with borrow      2      2

INC A                  Increment A                                1      1

INC Rn                 Increment register                         1      1

INC direct             Increment direct byte                      2      2

INC @Ri                Increment indirect RAM                     1      2

DEC A                  Decrement A                                1      1

DEC Rn                 Decrement register                         1      1

DEC direct             Decrement direct byte                      2      2

DEC @Ri                Decrement indirect RAM                     1      2

INC DPTR               Increment Data Pointer                     1      1

MUL AB                 Multiply A and B                           1      4

DIV AB                 Divide A by B                              1      8

DA A                   Decimal adjust A                           1      1

Logical Operations

ANL A, Rn              AND Register to A                          1      1

ANL A, direct          AND direct byte to A                       2      2

ANL A, @Ri             AND indirect RAM to A                      1      2

ANL A, #data           AND immediate to A                         2      2

ANL direct, A          AND A to direct byte                       2      2

ANL direct, #data      AND immediate to direct byte               3      3

ORL A, Rn              OR Register to A                           1      1

ORL A, direct          OR direct byte to A                        2      2

ORL A, @Ri             OR indirect RAM to A                       1      2

ORL A, #data           OR immediate to A                          2      2

ORL direct, A          OR A to direct byte                        2      2

ORL direct, #data      OR immediate to direct byte                3      3

XRL A, Rn              Exclusive-OR Register to A                 1      1

XRL A, direct          Exclusive-OR direct byte to A              2      2

XRL A, @Ri             Exclusive-OR indirect RAM to     A         1      2

XRL A, #data           Exclusive-OR immediate to A                2      2

XRL direct, A          Exclusive-OR A to direct byte              2      2

116                                          Rev. 1.2
                                                                     Si1010/1/2/3/4/5

                    Table  8.1. CIP-51 Instruction Set Summary       (Continued)

         Mnemonic                              Description              Bytes        Clock

                                                                                     Cycles

XRL direct, #data          Exclusive-OR immediate to direct byte                  3  3

CLR A                      Clear A                                                1  1

CPL A                      Complement A                                           1  1

RL A                       Rotate A left                                          1  1

RLC A                      Rotate A left through Carry                            1  1

RR A                       Rotate A right                                         1  1

RRC A                      Rotate A right through Carry                           1  1

SWAP A                     Swap nibbles of A                                      1  1

Data Transfer

MOV A, Rn                  Move Register to A                                     1  1

MOV A, direct              Move direct byte to A                                  2  2

MOV A, @Ri                 Move indirect RAM to A                                 1  2

MOV A, #data               Move immediate to A                                    2  2

MOV Rn, A                  Move A to Register                                     1  1

MOV Rn, direct             Move direct byte to Register                           2  2

MOV Rn, #data              Move immediate to Register                             2  2

MOV direct, A              Move A to direct byte                                  2  2

MOV direct, Rn             Move Register to direct byte                           2  2

MOV direct, direct         Move direct byte to direct byte                        3  3

MOV direct, @Ri            Move indirect RAM to direct byte                       2  2

MOV direct, #data          Move immediate to direct byte                          3  3

MOV @Ri, A                 Move A to indirect RAM                                 1  2

MOV @Ri, direct            Move direct byte to indirect RAM                       2  2

MOV @Ri, #data             Move immediate to indirect RAM                         2  2

MOV DPTR, #data16          Load DPTR with 16-bit constant                         3  3

MOVC A, @A+DPTR            Move code byte relative DPTR to A                      1  3

MOVC A, @A+PC              Move code byte relative PC to A                        1  3

MOVX A, @Ri                Move external data (8-bit address) to A                1  3

MOVX @Ri, A                Move A to external data (8-bit address)                1  3

MOVX A, @DPTR              Move external data (16-bit address) to A               1  3

MOVX @DPTR, A              Move A to external data (16-bit address)               1  3

PUSH direct                Push direct byte onto stack                            2  2

POP direct                 Pop direct byte from stack                             2  2

XCH A, Rn                  Exchange Register with A                               1  1

XCH A, direct              Exchange direct byte with A                            2  2

XCH A, @Ri                 Exchange indirect RAM with A                           1  2

XCHD A, @Ri                Exchange low nibble of indirect RAM with  A            1  2

Boolean Manipulation

CLR C                      Clear Carry                                            1  1

CLR bit                    Clear direct bit                                       2  2

SETB C                     Set Carry                                              1  1

SETB bit                   Set direct bit                                         2  2

CPL C                      Complement Carry                                       1  1

CPL bit                    Complement direct bit                                  2  2

                                               Rev. 1.2                                 117
Si1010/1/2/3/4/5

                     Table  8.1. CIP-51 Instruction Set Summary         (Continued)

         Mnemonic                                 Description               Bytes       Clock

                                                                                        Cycles

ANL C, bit                  AND direct bit to Carry                                  2  2

ANL C, /bit                 AND complement of direct bit to Carry                    2  2

ORL C, bit                  OR direct bit to carry                                   2  2

ORL C, /bit                 OR complement of direct bit to Carry                     2  2

MOV C, bit                  Move direct bit to Carry                                 2  2

MOV bit, C                  Move Carry to direct bit                                 2  2

JC rel                      Jump if Carry is set                                     2  2/3

JNC rel                     Jump if Carry is not set                                 2  2/3

JB bit, rel                 Jump if direct bit is set                                3  3/4

JNB bit, rel                Jump if direct bit is not set                            3  3/4

JBC bit, rel                Jump if direct bit is set and clear bit                  3  3/4

Program Branching

ACALL addr11                Absolute subroutine call                                 2  3

LCALL addr16                Long subroutine call                                     3  4

RET                         Return from subroutine                                   1  5

RETI                        Return from interrupt                                    1  5

AJMP addr11                 Absolute jump                                            2  3

LJMP addr16                 Long jump                                                3  4

SJMP rel                    Short jump (relative address)                            2  3

JMP @A+DPTR                 Jump indirect relative to DPTR                           1  3

JZ rel                      Jump if A equals zero                                    2  2/3

JNZ rel                     Jump if A does not equal zero                            2  2/3

CJNE A, direct, rel         Compare direct byte to A and jump if not equal           3  4/5

CJNE A, #data, rel          Compare immediate to A and jump if not equal             3  3/4

CJNE Rn, #data, rel         Compare immediate to Register and jump if not            3  3/4

                            equal

CJNE @Ri, #data, rel        Compare immediate to indirect and jump if not            3  4/5

                            equal

DJNZ Rn, rel                Decrement Register and jump if not zero                  2  2/3

DJNZ direct, rel            Decrement direct byte and jump if not zero               3  3/4

NOP                         No operation                                             1  1

118                                                 Rev. 1.2
                                                              Si1010/1/2/3/4/5

Notes on Registers, Operands and Addressing Modes:

Rn—Register R0–R7 of the currently selected register bank.

@Ri—Data RAM location addressed indirectly through R0 or R1.

rel—8-bit, signed (twos complement) offset relative to the first byte of the following instruction. Used by

SJMP and all conditional jumps.

direct—8-bit internal data location’s address. This could be a direct-access Data RAM location 

(0x00–0x7F) or an SFR (0x80–0xFF).

#data—8-bit constant

#data16—16-bit constant

bit—Direct-accessed bit in Data RAM or SFR

addr11—11-bit destination address used by ACALL and AJMP. The destination must be within the

same 2 kB page of program memory as the first byte of the following instruction.

addr16—16-bit destination address used by LCALL and LJMP. The destination may be anywhere within

the 8 kB program memory space.

There is one unused opcode (0xA5) that performs the same function as NOP.

All mnemonics copyrighted © Intel Corporation 1980.

8.4.  CIP-51 Register Descriptions

Following are descriptions of SFRs related to the operation of the CIP-51 System Controller. Reserved bits

should not be set to logic l. Future product versions may use these bits to implement new features in which

case the reset value of the bit will be logic 0, selecting the feature's default state. Detailed descriptions of

the remaining SFRs are included in the sections of the data sheet associated with their corresponding sys-

tem function.

                                            Rev. 1.2                                                              119
Si1010/1/2/3/4/5

SFR Definition 8.1. DPL: Data Pointer Low Byte

Bit    7         6  5                     4              3              2               1              0

Name                                         DPL[7:0]

Type                                         R/W

Reset  0         0  0                     0              0              0               0              0

SFR Page = All Pages; SFR Address = 0x82

Bit    Name                                         Function

7:0    DPL[7:0]  Data Pointer Low.

                 The DPL register is the low byte of the 16-bit DPTR.   DPTR  is  used  to  access  indi-

                 rectly addressed Flash memory or XRAM.

SFR Definition 8.2. DPH: Data Pointer High Byte

Bit    7         6  5                     4              3              2               1              0

Name                                         DPH[7:0]

Type                                         R/W

Reset  0         0  0                     0              0              0               0              0

SFR Page = All Pages; SFR Address = 0x83

Bit    Name                                         Function

7:0    DPH[7:0]  Data Pointer High.

                 The DPH register is the high byte of the 16-bit DPTR.  DPTR  is  used     to  access  indi-

                 rectly addressed Flash memory or XRAM.

120                                       Rev. 1.2
                                                                   Si1010/1/2/3/4/5

SFR Definition 8.3. SP: Stack Pointer

Bit    7         6               5        4                3                  2              1            0

Name                                         SP[7:0]

Type                                         R/W

Reset  0         0               0        0                0                  1              1            1

SFR Page = All Pages; SFR Address = 0x81

Bit    Name                                         Function

7:0    SP[7:0]   Stack Pointer.

                 The Stack Pointer holds the location of the top of the stack. The stack pointer is incre-

                 mented before every PUSH operation. The SP register defaults to 0x07 after reset.

SFR Definition 8.4. ACC: Accumulator

Bit    7         6               5        4                3                  2              1            0

Name                                         ACC[7:0]

Type                                         R/W

Reset  0         0               0        0                0                  0              0            0

SFR Page = All Pages; SFR Address = 0xE0; Bit-Addressable

Bit    Name                                         Function

7:0    ACC[7:0]  Accumulator.

                 This register is the accumulator for arithmetic operations.

SFR Definition 8.5. B: B Register

Bit    7         6               5        4                3                  2              1            0

Name                                         B[7:0]

Type                                         R/W

Reset  0         0               0        0                0                  0              0            0

SFR Page = All Pages; SFR Address = 0xF0; Bit-Addressable

Bit    Name                                         Function

7:0    B[7:0]    B Register.

                 This register serves as a second accumulator for  certain       arithmetic  operations.

                                          Rev. 1.2                                                           121
Si1010/1/2/3/4/5

SFR Definition 8.6. PSW: Program Status Word

Bit        7        6                 5    4                 3            2                 1     0

Name   CY           AC                F0          RS[1:0]                 OV                F1    PARITY

Type   R/W          R/W               R/W         R/W                     R/W  R/W                R

Reset      0        0                 0    0                 0            0                 0     0

SFR  Page = All  Pages; SFR Address = 0xD0; Bit-Addressable

Bit    Name                                          Function

7      CY        Carry Flag.

                 This bit is set when the last arithmetic operation resulted in a carry (addition) or a bor-

                 row (subtraction). It is cleared to logic 0 by all other arithmetic operations.

6      AC        Auxiliary Carry Flag.

                 This bit is set when the last arithmetic operation resulted in a carry into (addition) or a

                 borrow from (subtraction) the high order nibble. It is cleared to logic 0 by all other arith-

                 metic operations.

5      F0        User Flag 0.

                 This is a bit-addressable, general purpose flag for use under software control.

4:3    RS[1:0]   Register Bank Select.

                 These bits select which register bank is used during register accesses.

                 00: Bank 0, Addresses 0x00-0x07

                 01: Bank 1, Addresses 0x08-0x0F

                 10: Bank 2, Addresses 0x10-0x17

                 11: Bank 3, Addresses 0x18-0x1F

2      OV        Overflow Flag.

                 This bit is set to 1 under the following circumstances:

                   An ADD, ADDC, or SUBB instruction causes a sign-change overflow.

                   A MUL instruction results in an overflow (result is greater than 255).

                   A DIV instruction causes a divide-by-zero condition.

                 The OV bit is cleared to 0 by the ADD, ADDC, SUBB, MUL, and DIV instructions in all

                 other cases.

1      F1        User Flag 1.

                 This is a bit-addressable, general purpose flag for use under software control.

0      PARITY    Parity Flag.

                 This bit is set to logic 1 if the sum of the eight bits in the accumulator is odd and cleared

                 if the sum is even.

122                                        Rev. 1.2
                                                                             Si1010/1/2/3/4/5

9.    Memory Organization

The memory organization of the CIP-51 System Controller is similar to that of a standard 8051. There         are

two separate memory spaces: program memory and data memory. Program and data memory share                    the

same address space but are accessed via different instruction types. The memory organization of              the

Si1010/1/2/3/4/5 device family is shown in Figure 9.1

      PROGRAM/DATA MEMORY                                                 DATA MEMORY

              (FLASH)                                                        (RAM)

                                                         INTERNAL DATA ADDRESS SPACE

                                                         Upper 128 RAM       Special Function

              Si1010/2/4                                                            Registers

      0x01FF  Scratchpad Memory    (Indirect Addressing Only)                (Direct Addressing Only)  0

              (DATA only)                                                                                 F

      0x0000

      0x3FFF                                           (Direct and Indirect

              RESERVED                                   Addressing)

      0x3C00                                                                 Lower 128 RAM

      0x3BFF                                                                 (Direct and Indirect

              16KB FLASH                                 Bit Addressable

                                                                             Addressing)

              (In-System                               General Purpose

              Programmable in 512                        Registers

              Byte Sectors)

      0x0000                                             EXTERNAL DATA ADDRESS SPACE

              Si1011/3/5                                 0x1FFF

      0x01FF  Scratchpad Memory

      0x0000  (DATA only)

      0x1FFF

                                                                      Unpopulated Address Space

              8KB FLASH

              (In-System

              Programmable in 512

              Byte Sectors)                              0x0200

                                                         0x01FF       XRAM - 512 Bytes

      0x0000                                                          (accessable using MOVX

                                                         0x0000              instruction)

                       Figure 9.1. Si1010/1/2/3/4/5 Memory Map

9.1.  Program Memory

The CIP-51 core has a 64 kB program memory space. The Si1010/1/2/3/4/5 devices implement 16 kB

(Si1010/2/4) or 8 kB (Si1011/3/5) of this program memory space as in-system, re-programmable Flash

memory, organized in a contiguous block from addresses 0x0000 to 0x3BFF (Si1010/2/4) or 0x1FFF

(Si1011/3/5). The last byte of this contiguous block of addresses serves as the security lock byte for the

device. Any addresses above the lock byte are reserved.

                                   Rev. 1.2                                                                  123
Si1010/1/2/3/4/5

                                           Si1010/2/4                           Si1011/3/5

                                           (SFLE=0)                             (SFLE=0)

                                                          0xFFFF                                          0xFFFF

                                     Reserved Area

                                                          0x3C00

                                           Lock Byte      0x3BFF                Unpopulated                        FLASH memory organized in

                                                          0x3BFE                Address Space

                                     Lock Byte Page                             (Reserved)

                                                          0x3A00                                                                              512-byte pages

                                                          0x39FF

                                                                                                          0x8000

                                                                                Lock Byte                 0x1FFF

       Si1010/2/4                                                                                         0x1FFE

       Si1011/3/5                    Flash Memory Space                         Lock Byte Page

       (SFLE=1)                                                                                           0x1E00

                                                                                                          0x1BFF

                     0x01FF                                                     Flash Memory Space

      Scratchpad

      (Data  Only)

                     0x0000                               0x0000                                          0x0000

                                     Figure 9.2. Flash    Program    Memory Map

9.1.1. MOVX Instruction and Program Memory

The   MOVX   instruction     in  an  8051  device     is  typically  used  to  access  external     data  memory.  On                         the

Si1010/1/2/3/4/5 devices, the MOVX instruction is normally used to read and write on-chip XRAM, but can

be re-configured to write and erase on-chip Flash memory space. MOVC instructions are always used to

read Flash memory, while MOVX write instructions are used to erase and write Flash. This Flash access

feature provides a mechanism for the Si1010/1/2/3/4/5 to update program code and use the program

memory space for non-volatile data storage. Refer to Section “13. Flash Memory” on page 146 for further

details.

9.2.   Data Memory

The Si1010/1/2/3/4/5 device family include 768 bytes of RAM data memory. 256 bytes of this memory is

mapped into the internal RAM space of the 8051. The remainder of this memory is on-chip “external” mem-

ory. The data memory map is shown in Figure 9.1 for reference.

9.2.1. Internal RAM

There are 256 bytes of internal RAM mapped into the data memory space from 0x00 through 0xFF. The

lower 128 bytes of data memory are used for general purpose registers and scratch pad memory. Either

direct or indirect addressing may be used to access the lower 128 bytes of data memory. Locations 0x00

through 0x1F are addressable as four banks of general purpose registers, each bank consisting of eight

byte-wide registers. The next 16 bytes, locations 0x20 through 0x2F, may either be addressed as bytes or

as 128 bit locations accessible with the direct addressing mode.

The upper 128 bytes of data memory are accessible only by indirect addressing. This region occupies the

same address space as the Special Function Registers (SFR) but is physically separate from the SFR

space. The addressing mode used by an instruction when accessing locations above 0x7F determines

whether the CPU accesses the upper 128 bytes of data memory space or the SFRs. Instructions that use

direct addressing will access the SFR space. Instructions using indirect addressing above 0x7F access the

upper     128 bytes  of   data   memory.   Figure 9.1     illustrates      the  data   memory       organization   of                         the

Si1010/1/2/3/4/5.

124                                                       Rev. 1.2
                                                       Si1010/1/2/3/4/5

9.2.1.1.  General Purpose Registers

The lower 32 bytes of data memory, locations 0x00 through 0x1F, may be addressed as four banks of gen-

eral-purpose registers. Each bank consists of eight byte-wide registers designated R0 through R7. Only

one of these banks may be enabled at a time. Two bits in the program status word, RS0 (PSW.3) and RS1

(PSW.4), select the active register bank (see description of the PSW in SFR Definition 8.6). This allows

fast context switching when entering subroutines and interrupt service routines. Indirect addressing modes

use registers R0 and R1 as index registers.

9.2.1.2.  Bit Addressable Locations

In addition to direct access to data memory organized as bytes, the sixteen data memory locations at 0x20

through 0x2F are also accessible as 128 individually addressable bits. Each bit has a bit address from

0x00 to 0x7F. Bit 0 of the byte at 0x20 has bit address 0x00 while bit7 of the byte at 0x20 has bit address

0x07. Bit 7 of the byte at 0x2F has bit address 0x7F. A bit access is distinguished from a full byte access by

the type of instruction used (bit source or destination operands as opposed to a byte source or destina-

tion).

The MCS-51™ assembly language allows an alternate notation for bit addressing of the form XX.B where

XX is the byte address and B is the bit position within the byte. For example, the instruction:

MOV       C,  22.3h

moves the Boolean value at 0x13 (bit 3 of the byte at location 0x22) into the Carry flag.

9.2.1.3.  Stack

A programmer's stack can be located anywhere in the 256-byte data memory. The stack area is desig-

nated using the Stack Pointer (SP) SFR. The SP will point to the last location used. The next value pushed

on the stack is placed at SP+1 and then SP is incremented. A reset initializes the stack pointer to location

0x07. Therefore, the first value pushed on the stack is placed at location 0x08, which is also the first regis-

ter (R0) of register bank 1. Thus, if more than one register bank is to be used, the SP should be initialized

to a location in the data memory not being used for data storage. The stack depth can extend up to

256 bytes.

9.2.2. External RAM

There are 512 bytes of on-chip RAM mapped into the external data memory space. All of these address

locations may be accessed using the external move instruction (MOVX) and the data pointer (DPTR), or

using MOVX indirect addressing mode (such as @R1) in combination with the EMI0CN register.

                                             Rev. 1.2                                                            125
Si1010/1/2/3/4/5

10.    On-Chip XRAM

The Si1010/1/2/3/4/5 MCUs include on-chip RAM mapped into the external data memory space (XRAM).

The external memory space may be accessed using the external move instruction (MOVX) with the target

address specified in either the data pointer (DPTR), or with the target address low byte in R0 or R1 and the

target address high byte in the External Memory Interface Control Register (EMI0CN, shown in SFR Defi-

nition 10.1).

When using the MOVX instruction to access on-chip RAM, no additional initialization is required and the

MOVX instruction execution time is as specified in the CIP-51 chapter.

Important Note: MOVX write operations can be configured to target Flash memory, instead of XRAM. See

Section “13. Flash Memory” on page 146 for more details. The MOVX instruction accesses XRAM by

default.

10.1.     Accessing XRAM

The XRAM memory space is accessed using the MOVX instruction. The MOVX instruction has two forms,

both of which use an indirect addressing method. The first method uses the Data Pointer, DPTR, a 16-bit

register which contains the effective address of the XRAM location to be read from or written to. The sec-

ond method uses R0 or R1 in combination with the EMI0CN register to generate the effective XRAM

address. Examples of both of these methods are given below.

10.1.1. 16-Bit MOVX Example

The 16-bit form of the MOVX instruction accesses the memory location pointed to by the contents of the

DPTR register. The following series of instructions reads the value of the byte at address 0x1234 into the

accumulator A:

          MOV   DPTR,     #1234h        ;  load  DPTR  with  16-bit     address  to  read  (0x1234)

          MOVX  A,   @DPTR              ;  load  contents    of  0x1234    into  accumulator    A



The above example uses the 16-bit immediate MOV instruction to set the contents of DPTR. Alternately,

the DPTR can be accessed through the SFR registers DPH, which contains the upper 8-bits of DPTR, and

DPL, which contains the lower 8-bits of DPTR.

10.1.2. 8-Bit MOVX Example

The 8-bit form of the MOVX instruction uses the contents of the EMI0CN SFR to determine the upper 8-bits

of the effective address to be accessed and the contents of R0 or R1 to determine the lower 8-bits of the

effective address to be accessed. The following series of instructions read the contents of the byte at

address 0x1234 into the accumulator A.

          MOV   EMI0CN,     #12h        ;  load  high  byte  of  address   into  EMI0CN

          MOV   R0,  #34h               ;  load  low   byte  of  address   into  R0  (or   R1)

          MOVX  a,   @R0                ;  load  contents    of  0x1234    into  accumulator    A

10.2.     Special Function Registers

The special function register used for configuring XRAM access is EMI0CN.

126                                              Rev. 1.2
                                                                Si1010/1/2/3/4/5

SFR Definition 10.1. EMI0CN: External Memory Interface Control

Bit    7         6             5     4                3         2    1                             0

Name                                                                                            PGSEL

Type   R/W       R/W           R/W   R/W              R/W       R/W  R/W                        R/W

Reset  0         0             0     0                0         0    0                             0

SFR Page = 0x0;  SFR Address = 0xAA

Bit    Name                                           Function

7:1    Unused    Read = 0000000b; Write = Don’t Care

0      PGSEL     XRAM Page Select.

                 The EMI0CN register provides the high byte of the 16-bit external data memory

                 address when using an 8-bit MOVX command, effectively selecting a 256-byte page

                 of RAM. Since the upper (unused) bits of the register are always zero, the PGSEL

                 determines which page of XRAM is accessed.

                 For Example:

                 If EMI0CN = 0x01, addresses 0x0100 through 0x01FF will be accessed.

                 If EMI0CN = 0x00, addresses 0x0000 through 0x00FF will be accessed.

                                     Rev. 1.2                                                         127
Si1010/1/2/3/4/5

11.     Special Function Registers

The direct-access data memory locations from 0x80 to 0xFF constitute the special function registers

(SFRs). The SFRs provide control and data exchange with the Si1010/1/2/3/4/5's resources and peripher-

als. The CIP-51 controller core duplicates the SFRs found in a typical 8051 implementation as well as

implementing   additional        SFRs  used   to    configure      and   access    the   sub-systems      unique  to     the

Si1010/1/2/3/4/5. This allows the addition of new functionality while retaining compatibility with the MCS-

51™ instruction set. Table 11.1 and Table 11.2 list the SFRs implemented in the Si1010/1/2/3/4/5 device

family.

The SFR registers are accessed anytime the direct addressing mode is used to access memory locations

from 0x80 to 0xFF. SFRs with addresses ending in 0x0 or 0x8 (e.g., P0, TCON, SCON0, IE, etc.) are bit-

addressable    as  well      as  byte-addressable.     All  other     SFRs  are    byte-addressable   only.   Unoccupied

addresses in the SFR space are reserved for future use. Accessing these areas will have an indeterminate

effect   and   should  be    avoided.  Refer  to  the  corresponding        pages  of  the  data  sheet,  as  indicated  in

Table 11.3, for a detailed description of each register.

               Table 11.1. Special Function Register (SFR) Memory Map (Page 0x0)

F8   SPI0CN        PCA0L         PCA0H        PCA0CPL0      PCA0CPH0        PCA0CPL4        PCA0CPH4          VDM0CN

F0       B         P0MDIN        P1MDIN                     SMB0ADR         SMB0ADM               EIP1            EIP2

E8   ADC0CN PCA0CPL1             PCA0CPH1     PCA0CPL2      PCA0CPH2        PCA0CPL3        PCA0CPH3          RSTSRC

E0       ACC       XBR0          XBR1             XBR2         IT01CF              FLWR           EIE1            EIE2

D8   PCA0CN    PCA0MD            PCA0CPM0     PCA0CPM1      PCA0CPM2        PCA0CPM3        PCA0CPM4          PCA0PWM

D0       PSW   REF0CN            PCA0CPL5     PCA0CPH5         P0SKIP            P1SKIP                       P0MAT

C8   TMR2CN    REG0CN            TMR2RLL      TMR2RLH          TMR2L             TMR2H      PCA0CPM5          P1MAT

C0   SMB0CN    SMB0CF            SMB0DAT      ADC0GTL       ADC0GTH         ADC0LTL         ADC0LTH           P0MASK

B8       IP    IREF0CN           ADC0AC       ADC0MX        ADC0CF               ADC0L            ADC0H       P1MASK

B0   SPI1CN    OSCXCN            OSCICN       OSCICL                        PMU0CF                FLSCL       FLKEY

A8       IE        CLKSEL        EMI0CN                     RTC0ADR         RTC0DAT         RTC0KEY

A0       P2    SPI0CFG           SPI0CKR      SPI0DAT       P0MDOUT         P1MDOUT         P2MDOUT           SFRPAGE

98      SCON0      SBUF0         CPT1CN       CPT0CN        CPT1MD          CPT0MD                CPT1MX      CPT0MX

90       P1    TMR3CN            TMR3RLL      TMR3RLH          TMR3L             TMR3H            DC0CF       DC0CN

88      TCON       TMOD          TL0              TL1              TH0             TH1            CKCON       PSCTL

80       P0            SP        DPL              DPH       SPI1CFG         SPI1CKR               SPI1DAT         PCON

         0(8)          1(9)      2(A)             3(B)             4(C)            5(D)           6(E)            7(F)

     (bit addressable)

128                                                         Rev. 1.2
                                                               Si1010/1/2/3/4/5

11.1.     SFR Paging

To accommodate more than 128 SFRs in the 0x80 to 0xFF address space, SFR paging has been imple-

mented. By default, all SFR accesses target SFR Page 0x0 to allow access to the registers listed in

Table 11.1. During device initialization, some SFRs located on SFR Page 0xF may need to be accessed.

Table 11.2 lists the SFRs accessible from SFR Page 0x0F. Some SFRs are accessible from both pages,

including the SFRPAGE register.

SFRs only accessible from Page 0xF are in bold. 

The following procedure should be used when accessing SFRs on Page 0xF:

1.  Save the current interrupt state (EA_save = EA).

2.  Disable Interrupts (EA = 0).

3.  Set SFRPAGE = 0xF.

4.  Access the SFRs located on SFR Page 0xF.

5.  Set SFRPAGE = 0x0.

6.  Restore interrupt state (EA = EA_save).

                Table 11.2.   Special Function Register (SFR)  Memory Map  (Page 0xF)

F8

F0        B                                                                EIP1        EIP2

E8

E0        ACC                                                  FLWR        EIE1        EIE2

D8

D0        PSW

C8

C0

B8              IREF0CF       ADC0PWR                          ADC0TK

B0                                                             PMU0MD

A8        IE    CLKSEL

A0        P2                                          P0DRV    P1DRV       P2DRV       SFRPAGE

98

90        P1    CRC0DAT       CRC0CN         CRC0IN   DC0MD    CRC0FLIP    CRC0AUTO    CRC0CNT

88

80        P0            SP        DPL        DPH               TOFFL       TOFFH       PCON

          0(8)          1(9)      2(A)       3(B)     4(C)     5(D)        6(E)        7(F)

    (bit  addressable)

                                                   Rev. 1.2                                           129
Si1010/1/2/3/4/5

SFR Definition 11.1. SFR Page: SFR Page

   Bit    7            6               5      4                   3          2      1                   0

Name                                          SFRPAGE[7:0]

Type                                                        R/W

Reset     0            0               0      0                   0          0      0                   0

SFR Page = All Pages; SFR Address = 0xA7

Bit       Name                                                   Function

7:0     SFRPAGE[7:0]  SFR Page.

                      Specifies the SFR Page  used when reading, writing, or        modifying  special  function

                      registers.

                          Table 11.3. Special Function Registers

SFRs are listed  in alphabetical order. All  undefined SFR locations are reserved.

Register         Address  SFR Page                                Description                           Page

ACC              0xE0             All        Accumulator                                                121

ADC0AC           0xBA             0x0        ADC0 Accumulator Configuration                                87

ADC0CF           0xBC             0x0        ADC0 Configuration                                            86

ADC0CN           0xE8             0x0        ADC0 Control                                                  85

ADC0GTH          0xC4             0x0        ADC0 Greater-Than Compare High                                91

ADC0GTL          0xC3             0x0        ADC0 Greater-Than Compare Low                                 91

ADC0H            0xBE             0x0        ADC0 High                                                     90

ADC0L            0xBD             0x0        ADC0 Low                                                      90

ADC0LTH          0xC6             0x0        ADC0 Less-Than Compare Word High                              92

ADC0LTL          0xC5             0x0        ADC0 Less-Than Compare Word Low                               92

ADC0MX           0xBB             0x0        AMUX0 Channel Select                                          95

ADC0PWR          0xBA             0xF        ADC0 Burst Mode Power-Up Time                                 88

ADC0TK           0xBD             0xF        ADC0 Tracking Control                                         89

B                0xF0             All        B Register                                                 121

CKCON            0x8E             0x0        Clock Control                                              339

CLKSEL           0xA9             All        Clock Select                                               201

CPT0CN           0x9B             0x0        Comparator0 Control                                        108

CPT0MD           0x9D             0x0        Comparator0 Mode Selection                                 108

CPT0MX           0x9F             0x0        Comparator0 Mux Selection                                  112

CPT1CN           0x9A             0x0        Comparator1 Control                                        109

CPT1MD           0x9C             0x0        Comparator1 Mode Selection                                 110

CPT1MX           0x9E             0x0        Comparator1 Mux Selection                                  113

CRC0AUTO         0x96             0xF        CRC0 Automatic Control                                     172

CRC0CN           0x92             0xF        CRC0 Control                                               170

CRC0CNT          0x97             0xF        CRC0 Automatic Flash Sector Count                          173

CRC0DAT          0x91             0xF        CRC0 Data                                                  171

CRC0FLIP         0x95             0xF        CRC0 Flip                                                  174

130                                           Rev. 1.2
                                                                              Si1010/1/2/3/4/5

                 Table 11.3. Special Function Registers                     (Continued)

SFRs are listed  in alphabetical order. All  undefined SFR locations are reserved.

Register         Address  SFR Page                                  Description          Page

CRC0IN           0x93     0xF                CRC0 Input                                  171

DC0CF            0x96     0x0                DC0 (DC-DC Converter) Configuration         183

DC0CN            0x97     0x0                DC0 (DC-DC Converter) Control               182

DC0MD            0x94     0xF                DC0 (DC-DC Converter) Mode                  184

DPH              0x83     All                Data Pointer High                           120

DPL              0x82     All                Data Pointer Low                            120

EIE1             0xE6     All                Extended Interrupt Enable 1                 140

EIE2             0xE7     All                Extended Interrupt Enable 2                 142

EIP1             0xF6     0x0                Extended Interrupt Priority 1               141

EIP2             0xF7     0x0                Extended Interrupt Priority 2               143

EMI0CN           0xAA     0x0                EMIF Control                                127

FLKEY            0xB7     0x0                Flash Lock And Key                          155

FLSCL            0xB6     0x0                Flash Scale                                 155

IE               0xA8     All                Interrupt Enable                            138

IP               0xB8     0x0                Interrupt Priority                          139

IREF0CN          0xB9     0x0                Current Reference IREF Control              102

IREF0CF          0xB9     0xF                Current Reference IREF Configuration        103

IT01CF           0xE4     0x0                INT0/INT1 Configuration                     145

OSCICL           0xB3     0x0                Internal Oscillator Calibration             202

OSCICN           0xB2     0x0                Internal Oscillator Control                 202

OSCXCN           0xB1     0x0                External Oscillator Control                 203

P0               0x80     All                Port 0 Latch                                233

P0DRV            0xA4     0xF                Port 0 Drive Strength                       235

P0MASK           0xC7     0x0                Port 0 Mask                                 230

P0MAT            0xD7     0x0                Port 0 Match                                230

P0MDIN           0xF1     0x0                Port 0 Input Mode Configuration             234

P0MDOUT          0xA4     0x0                Port 0 Output Mode Configuration            234

P0SKIP           0xD4     0x0                Port 0 Skip                                 233

P1               0x90     All                Port 1 Latch                                236

P1DRV            0xA5     0xF                Port 1 Drive Strength                       238

P1MASK           0xBF     0x0                Port 1 Mask                                 231

P1MAT            0xCF     0x0                Port 1 Match                                231

P1MDIN           0xF2     0x0                Port 1 Input Mode Configuration             237

P1MDOUT          0xA5     0x0                Port 1 Output Mode Configuration            237

P1SKIP           0xD5     0x0                Port 1 Skip                                 236

P2               0xA0     All                Port 2 Latch                                238