电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

SC28L91A1B,551

器件型号:SC28L91A1B,551
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:NXP
厂商官网:https://www.nxp.com
下载文档

器件描述

1 CHANNEL(S), 1M bps, SERIAL COMM CONTROLLER, PQFP44

参数
SC28L91A1B,551最大数据传输率 0.1250 MBps
SC28L91A1B,551外部数据总线宽度 8
SC28L91A1B,551端子数量 44
SC28L91A1B,551最小工作温度 -40 Cel
SC28L91A1B,551最大工作温度 85 Cel
SC28L91A1B,551加工封装描述 10 X 10 MM, 1.75 MM HEIGHT, PLASTIC, SOT-307-2, QFP-44
SC28L91A1B,551reach_compliant Yes
SC28L91A1B,551欧盟RoHS规范 Yes
SC28L91A1B,551中国RoHS规范 Yes
SC28L91A1B,551状态 Active
SC28L91A1B,551microprocessor_microcontroller_peripheral_ic_type SERIAL IO/COMMUNICATION CONTROLLER, SERIAL
SC28L91A1B,551地址总线宽度 4
SC28L91A1B,551边界扫描 NO
SC28L91A1B,551总线兼容 68XXX; 80XXX
SC28L91A1B,551clock_frequency_max 8 MHz
SC28L91A1B,551通信协议 ASYNC, BIT
SC28L91A1B,551jesd_30_code S-PQFP-G44
SC28L91A1B,551jesd_609_code e3
SC28L91A1B,551低功耗模式 YES
SC28L91A1B,551moisture_sensitivity_level 3
SC28L91A1B,551number_of_serial_i_os 1
SC28L91A1B,551包装材料 PLASTIC/EPOXY
SC28L91A1B,551package_code QFP
SC28L91A1B,551包装形状 SQUARE
SC28L91A1B,551包装尺寸 FLATPACK
SC28L91A1B,551peak_reflow_temperature__cel_ 260
SC28L91A1B,551qualification_status COMMERCIAL
SC28L91A1B,551seated_height_max 2.1 mm
SC28L91A1B,551额定供电电压 3.3 V
SC28L91A1B,551最小供电电压 2.97 V
SC28L91A1B,551最大供电电压 3.63 V
SC28L91A1B,551表面贴装 YES
SC28L91A1B,551工艺 CMOS
SC28L91A1B,551温度等级 INDUSTRIAL
SC28L91A1B,551端子涂层 TIN
SC28L91A1B,551端子形式 GULL WING
SC28L91A1B,551端子间距 0.8000 mm
SC28L91A1B,551端子位置 QUAD
SC28L91A1B,551time_peak_reflow_temperature_max__s_ 30
SC28L91A1B,551length 10 mm
SC28L91A1B,551width 10 mm
SC28L91A1B,551additional_feature ALSO OPERATES AT 5V SUPPLY

文档预览

SC28L91A1B,551器件文档内容

                INTEGRATED CIRCUITS

SC28L91
3.3 V or 5.0 V Universal Asynchronous
Receiver/Transmitter (UART)

Product data sheet                   2004 Oct 21
Supersedes data of 2000 Sep 22

Philips
Semiconductors
Philips Semiconductors                                                     Product data sheet

3.3 V or 5.0 V Universal Asynchronous                                     SC28L91
Receiver/Transmitter (UART)

DESCRIPTION                                                                16-bit programmable Counter/Timer
                                                                            Programmable baud rate for each receiver and transmitter
The SC28L91 is a new member of the IMPACT family of Serial
Communications Controllers. It is a single channel UART operating             selectable from:
at 3.3 V and 5.0 V VCC, 8 or 16 byte FIFOs and is quite compatible             28 fixed rates: 50 to 230.4 k baud
with software of the SC28L92 and previous UARTs offered by                     Other baud rates to 1 MHz at 16X
Philips. It is a new part that is similar to our previous one channel       Programmable user-defined rates derived from a programmable
part but is vastly improved. The improvements being: 16 character
receiver, 16 character transmit FIFOs, watch dog timer for the                   counter/timer
receiver, mode register 0 is added, extended baud rate, over all               External 1X or 16X clock
faster bus and data speeds, programmable receiver and transmitter
interrupts and versatile I/O structure. (The previous one channel          Parity, framing, and overrun error detection
part, SCC2691, is NOT being discontinued.)                                  False start bit detection
                                                                            Line break detection and generation
Pin programming will allow the device to operate with either the            Programmable channel mode
Motorola or Intel bus interface. Bit 3 of the MR0 register allows the
device to operate in an 8-byte FIFO mode if strict compliance with             Normal (full-duplex)
an 8-byte FIFO structure is required.                                          Automatic echo
                                                                               Local loop back
The Philips Semiconductors SC28L91 Universal Asynchronous                      Remote loop back
Receiver/Transmitter (UART) is a single-chip CMOS-LSI                         Multi-drop mode (also called `wake-up' or `9-bit')
communications device that provides a full-duplex asynchronous
receiver/transmitter channel in a single package. It interfaces             Multi-function 7-bit input port (includes IACKN)
directly with microprocessors and may be used in a polled or
interrupt driven system with modem and DMA interface.                         Can serve as clock or control inputs
                                                                               Change of state detection on four inputs
The operating mode and data format of the channel can be                      Inputs have typically >100 k pull-up resistors
programmed independently. Additionally, the receiver and                      Change of state detectors for modem control
transmitter can select its operating speed as one of 28 fixed baud
rates; a 16X clock derived from a programmable counter/timer, or an         Multi-function 8-bit output port
external 1X or 16X clock. The baud rate generator and counter/timer
can operate directly from a crystal or from external clock inputs. The         Individual bit set/reset capability
ability to independently program the operating speed of the receiver          Outputs can be programmed to be status/interrupt signals
and transmitter make the UART particularly attractive for dual-speed          FIFO status for DMA interface
channel applications such as clustered terminal systems.
                                                                            Versatile interrupt system
The receiver and transmitter is buffered by 8 or 16 character FIFOs
to minimize the potential of receiver overrun, transmitter underrun            Single interrupt output with eight maskable interrupting
and to reduce interrupt overhead in interrupt driven systems. In                 conditions
addition, a flow control capability is provided via RTS/CTS signaling
to disable a remote transmitter when the receiver buffer is full.             Output port can be configured to provide a total of up to six
                                                                                 separate interrupt outputs that may be wire ORed.
DMA interface is and other general purpose signals are provided on
the SC28L91 via a multipurpose 7-bit input port and a multipurpose          Each FIFO can be programmed for four different interrupt levels
8-bit output port. These can be used as general-purpose ports or               Watchdog timer for the receiver
can be assigned specific functions (such as clock inputs or
status/interrupt outputs, FIFO conditions) under program control.          Maximum data transfer rates:

The SC28L91 is available in two package versions: a 44-pin PLCC               1X 1 Mbit/s, 16X 1 Mbit/s
and 44-pin plastic quad flat pack (PQFP).
                                                                            Automatic wake-up mode for multi-drop applications
FEATURES                                                                   Start-end break interrupt/status with mid-character break detect.
                                                                            On-chip crystal oscillator
Member of IMPACT family: 3.3 to 5.0 volt , 40C to +85C and             Power-down mode
                                                                            Receiver time-out mode
   68K for 80xxx bus interface for all devices.                            Single +3.3 V or +5 V power supply

A full-duplex independent asynchronous receiver/transmitter
16 character FIFOs for each receiver and transmitter
Pin programming selects 68K or 80xxx-bus interface
Programmable data format

    5 to 8 data bits plus parity

    Odd, even, no parity or force parity

    1, 1.5 or 2 stop bits programmable in 1/16-bit increments

2004 Oct 21                                                             2
Philips Semiconductors                                         Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                        SC28L91
  Receiver/Transmitter (UART)

ORDERING INORMATION

Description
44-Pin Plastic Leaded Chip Carrier (PLCC)
44-Pin Plastic Quad Flat Pack (PQFP)
             Industrial                        Drawing Number
             VCC = +3.3 V 10 %, +5 V 10 %  SOT187-2
             Tamb = 40 C to +85 C           SOT307-2
             SC28L91A1A
             SC28L91A1B

2004 Oct 21                              3
Philips Semiconductors                                                                                  Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                 SC28L91
  Receiver/Transmitter (UART)

PIN CONFIGURATION DIAGRAM

80XXX PIN CONFIGURATION

                  44            34                                  6          1             40
                                                             7
                                                                                                 39

             1                      33

                      PQFP                                                     PLCC

             11                     23

                                                             17                                     29
                                                                    18                       28

                  12            22

Pin Function      Pin Function      Pin Function             Pin Function      Pin Function             Pin Function
1 A3             16 GND            31 x2                     1 NC             16 OP5                   31 OP2
2 IP0            17 GND            32 RESET                  2 A0             17 OP7                   32 OP0
3 WRN            18 INTRN          33 CEN                    3 IP3            18 D1                    33 TxDA
4 RDN            19 D6             34 IP2                    4 A1             19 D3                    34 NC
5 VCC            20 D4             35 IP6                    5 IP1            20 D5                    35 RxDA
6 No Connection  21 D2             36 IP5                    6 A2             21 D7                    36 X1/CLK
7 OP1            22 D0             37 IP4                    7 A3             22 VSS                   37 X2
8 OP3            23 NC             38 VCC                    8 IP0            23 NC                    38 RESET
9 OP5            24 OP6            39 VCC                    9 WRN            24 INTRN                 39 CEN
10 OP7            25 OP4            40 A0                    10 RDN            25 D6                    40 IP2
11 I/M            26 OP2            41 IP3                   11 VCC            26 D4                    41 IP6
12 D1             27 OP0            42 A1                    12 I/M            27 D2                    42 IP5
13 D3             28 TxDA           43 IP1                   13 No Connection  28 D0                    43 IP4
14 D5             29 RxDA           44 A2                    14 OP1            29 OP6                   44 VCC
15 D7             30 x1/clk                                  15 OP3            30 OP4
                                                                                                                     SD00699
                                        SD00698

Note: Pins marked "No Connection" must NOT be connected.

2004 Oct 21                                               4
Philips Semiconductors                                                                                  Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                 SC28L91
  Receiver/Transmitter (UART)

PIN CONFIGURATION DIAGRAM

68XXX PIN CONFIGURATION

                  44            34                                  6          1             40
                                                             7
                                                                                                 39

             1                      33

                      PQFP                                                     PLCC

             11                     23

                                                             17                                     29
                                                                    18                       28

                  12            22

Pin Function      Pin Function      Pin Function             Pin Function      Pin Function             Pin Function
1 A3             16 GND            31 x2                     1 NC             16 OP5                   31 OP2
2 IP0            17 GND            32 RESETN                 2 A0             17 OP7                   32 OP0
3 R/WN           18 INTRN          33 CEN                    3 IP3            18 D1                    33 TxDA
4 DACKN          19 D6             34 IP2                    4 A1             19 D3                    34 NC
5 VCC            20 D4             35 IACKN                  5 IP1            20 D5                    35 RxDA
6 No Connection  21 D2             36 IP5                    6 A2             21 D7                    36 X1/CLK
7 OP1            22 D0             37 IP4                    7 A3             22 VSS                   37 X2
8 OP3            23 NC             38 VCC                    8 IP0            23 NC                    38 RESETN
9 OP5            24 OP6            39 VCC                    9 R/WN           24 INTRN                 39 CEN
10 OP7            25 OP4            40 A0                    10 DACKN          25 D6                    40 IP2
11 I/M            26 OP2            41 IP3                   11 VCC            26 D4                    41 IACKN
12 D1             27 OP0            42 A1                    12 I/M            27 D2                    42 IP5
13 D3             28 TxDA           43 IP1                   13 No Connection  28 D0                    43 IP4
14 D5             29 RxDA           44 A2                    14 OP1            29 OP6                   44 VCC
15 D7             30 x1/clk                                  15 OP3            30 OP4
                                                                                                                     SD00701
                                        SD00700

Note: Pins marked "No Connection" must NOT be connected.

2004 Oct 21                                               5
Philips Semiconductors                                                                                      Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                     SC28L91
  Receiver/Transmitter (UART)

                         8         BUS BUFFER                                           DATA CHANNEL        TxDA
D0D7                                                                                16 BYTE TRANSMIT      RxDA
                            OPERATION CONTROL
    RDN                              ADDRESS   CONTROL                                          FIFO     7  IP0-IP6
   WRN                                DECODE         TIMING                                 TRANSMIT
   CEN                                                              INTERNAL DATABUS   SHIFT REGISTER
                                 R/W CONTROL                                           16 BYTE RECEIVE
                       4                                                                                 8
A0A3                      INTERRUPT CONTROL                                                    FIFO                      OP0-OP7
RESET                                    IMR                                          WATCH DOG TIMER
                                          ISR                                                                              VCC
INTRN                                    GP                                             RECEIVE SHIFT                     VSS
                                                                                             REGISTER                  SD00702
X1/CLK                                TIMING                                                 MRA0, 1, 2
      X2                           BAUD RATE                                                      CRA
                                  GENERATOR                                                       SRA

                                      CLOCK                                                INPUT PORT
                                  SELECTORS                                                CHANGE OF

                                    COUNTER/                                                    STATE
                                       TIMER                                             DETECTORS (4)

                                    XTAL OSC                                                     IPCR
                                                                                                 ACR
                                        CSR
                                        ACR                                              OUTPUT PORT
                                         CTL                                                FUNCTION
                                        CTU
                                                                                        SELECT LOGIC
                                                                                                OPCR
                                                                                                 OPR

                            Figure 1. Block Diagram (80XXX mode)

2004 Oct 21                                    6
Philips Semiconductors                                                                                        Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                       SC28L91
  Receiver/Transmitter (UART)

                           8         BUS BUFFER                                           DATA CHANNEL        TxDA
  D0D7                                                                                 16 BYTE TRANSMIT      RxDA
                              OPERATION CONTROL
    R/WN                               ADDRESS   CONTROL                                          FIFO     6  IP0-IP5
  IACKN                                 DECODE         TIMING                                 TRANSMIT
                                                                      INTERNAL DATABUS   SHIFT REGISTER
     CEN                            R/W CONTROL                                          16 BYTE RECEIVE
                        4                                                                                  8
                              INTERRUPT CONTROL                                                    FIFO                      OP0-OP7
   A0A3                                   IMR                                          WATCH DOG TIMER
RESETN                                     ISR                                                                               VCC
                                           IVR                                             RECEIVE SHIFT                     VSS
  INTRN                                                                                        REGISTER                  SD00703
DACKN                                   TIMING                                                MRA0, 1, 2
                                      BAUD RATE                                                     CRA
X1/CLK                              GENERATOR                                                      SRA
       X2
                                         CLOCK                                               INPUT PORT
                                     SELECTORS                                               CHANGE OF

                                      COUNTER/                                                    STATE
                                         TIMER                                             DETECTORS (4)

                                      XTAL OSC                                                      IPCR
                                                                                                    ACR
                                           CSR
                                          ACR                                              OUTPUT PORT
                                           CTL                                               FUNCTION
                                          CTU
                                                                                          SELECT LOGIC
                                                                                                 OPCR
                                                                                                  OPR

                              Figure 2. Block Diagram (68XXX mode)

2004 Oct 21                                      7
Philips Semiconductors                                                                                                       Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                      SC28L91
  Receiver/Transmitter (UART)

PIN CONFIGURATION FOR 80XXX BUS INTERFACE (INTEL)

Symbol       Pin   Name and function
             type

I/M          I     Bus Configuration: When high or not connected configures the bus interface to the Conditions shown in this table.

D0D7 I/O          Data Bus: Bi-directional 3-State data bus used to transfer commands, data and status between the UART and the
                   CPU. D0 is the least significant bit.

CEN          I     Chip Enable: Active-Low input signal. When Low, data transfers between the CPU and the UART are enabled on
                   D0D7 as controlled by the WRN, RDN and A0A3 inputs. When High, places the D0D7 lines in the 3-State condi-
                   tion.

WRN          I     Write Strobe: When Low and CEN is also Low, the contents of the data bus is loaded into the addressed register. The
                   transfer occurs on the rising edge of the signal.

RDN          I     Read Strobe: When Low and CEN is also Low, causes the contents of the addressed register to be presented on the
                   data bus. The read cycle begins on the falling edge of RDN.

A0A3        I     Address Inputs: Select the UART internal registers and ports for read/write operations.

RESET I            Reset: A High level clears internal registers (SR, IMR, ISR, OPR, OPCR), puts OP0OP7 in the High state, stops the
                   counter/timer, and puts the Channel in the inactive state, with the TxD outputs in the mark (High) state. Sets MR point-
                   er to MR1. See Figure 4

INTRN O            Interrupt Request: Active-Low, open-drain, output which signals the CPU that one or more of the eight maskable in-
                   terrupting conditions are true. This pin requires a pull-up device.

X1/CLK I           Crystal 1: Crystal or external clock input. A crystal or clock of the specified limits must be supplied at all times. When a
                   crystal is used, a capacitor must be connected from this pin to ground (see Figure 11).

X2           O     Crystal 2: Connection for other side of the crystal. When a crystal is used, a capacitor must be connected from this pin

                   to ground (see Figure 11). If X1/CLK is driven from an external source, this pin must be left open.

RxD          I     Receiver Serial Data Input: The least significant bit is received first. "Mark" is High; "space" is Low.

TxD          O     Transmitter Serial Data Output: The least significant bit is transmitted first. This output is held in the "mark" condition

                   when the transmitter is disabled, idle or operating in local loop back mode. "Mark" is High; "space" is Low.

OP0          O     Output 0: General-purpose output or request to send (RTSN, active-Low). Can be deactivated automatically on re-

                   ceive or transmit.

OP1          O     Output 1: General-purpose output.

OP2          O     Output 2: General-purpose output, or transmitter 1X or 16X clock output, or receiver 1X clock output.

OP3          O     Output 3: General-purpose output.

OP4          O     Output 4: General-purpose output or open-drain, active-Low, Rx interrupt ISR[1] output. DMA Control

OP5          O     Output 5: General-purpose output

OP6          O     Output 6: General-purpose output or open-drain, active-Low, Tx interrupt ISR[0] output. DMA Control

OP7          O     Output 7: General-purpose output.

IP0          I     Input 0: General-purpose input or clear to send active-Low input (CTSN). Has Change of State Dector.

IP1          I     Input 1: General-purpose input. Has Change of State Dector.

IP2          I     Input 2: General-purpose input or counter/timer external clock input. Has Change of State Dector.

IP3          I     Input 3: General-purpose input or transmitter external clock input (TxC). When the external clock is used by the trans-

                   mitter, the transmitted data is clocked on the falling edge of the clock. Has Change of State Dector.

IP4          I     Input 4: General-purpose input or receiver external clock input (RxC). When the external clock is used by the receiver,

                   the received data is sampled on the rising edge of the clock.

IP5          I     Input 5: General-purpose input

IP6          I     Input 6: General-purpose input

VCC          Pwr Power Supply: +3.3 V or +5 V supply input 10 %
GND          Pwr Ground

2004 Oct 21                                           8
Philips Semiconductors                                                                                                       Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                      SC28L91
  Receiver/Transmitter (UART)

Symbol
PIN CONFIGURATION FOR 68XXX BUS INTERFACE (MOTOROLA)

             Pin
             type
I/M
                   Name and function

D0D7I
                   Bus Configuration: When low configures the bus interface to the Conditions shown in this table.

CENI/O
                   Data Bus: Bi-directional 3-State data bus used to transfer commands, data and status between the UART and the
                   CPU. D0 is the least significant bit.

             I     Chip Enable: Active-Low input signal. When Low, data transfers between the CPU and the UART are enabled on
                   D0D7 as controlled by the R/WN and A0A3 inputs. When High, places the D0D7 lines in the 3-State condition.
R/WN
IACKNI
                   Read/Write: Input Signal. When CEN is low R/WN high input indicates a read cycle; when low indicates a write cycle.

             I     Interrupt Acknowledge: Active low input indicating an interrupt acknowledge cycle. Usually asserted by the CPU in
                   response to an interrupt request. When asserted places the interrupt vector on the bus and asserts DACKN.
DACKN O
                   Data Transfer Acknowledge: A3-State active-low output asserted in a write, read, or interrupt acknowledge cycle to
                   indicate proper transfer of data between the CPU and the UART.
RESETN I
A0A3        I     Address Inputs: Select the UART internal registers and ports for read/write operations.

                   Reset: A low level clears internal registers (SRA, SRB, IMR, ISR, OPR, OPCR), puts OP0OP7 in the High state,
                   stops the counter/timer, and puts the Channel in the inactive state, with the TxD outputs in the mark (High) state. Sets
                   MR pointer to MR1. See Figure 4
INTRN
             O     Interrupt Request: Active-Low, open-drain, output which signals the CPU that one or more of the eight maskable
                   interrupting conditions are true. This pin requires a pullup.
X1/CLK I
                   Crystal 1: Crystal or external clock input. A crystal or clock of the specified limits must be supplied at all times. When
                   a crystal is used, a capacitor must be connected from this pin to ground (see Figure 11).
pin to ground (see Figure 11). If X1/CLK is driven from an external source, this pin must be left open.
X2           O     Crystal 2: Connection for other side of the crystal. When a crystal is used, a capacitor must be connected from this
RxD
TxDI
                   Receiver Serial Data Input: The least significant bit is received first. "Mark" is High, "space" is Low.

OP0O
                   Transmitter Serial Data Output: The least significant bit is transmitted first. This output is held in the `mark' condition

                   when the transmitter is disabled, idle, or when operating in local loop back mode. `Mark' is High; `space' is Low.
receive or transmit.
             O     Output 0: General purpose output or request to send (RTSAN, active-Low). Can be deactivated automatically on
OP1
OP2O
                   Output 1: General-purpose output.

OP3O
                   Output 2: General purpose output or transmitter 1X or 16X clock output, or receiver 1X clock output.

OP4O
                   Output 3: General purpose output.

OP6O
                   Output 4: General purpose output or open-drain, active-Low, RxA interrupt ISR [1] output. DMA Control

OP5          O     Output 5: General-purpose output.
OP7
             O     Output 6: General purpose output or open-drain, active-Low, TxA interrupt ISR[0] output. DMA Control
IP0
             O     Output 7: General-purpose output.
IP1
             I     Input 0: General purpose input or clear to send active-Low input (CTSAN). Has Change of State Dector.
IP2
             I     Input 1: General purpose input. Has Change of State Dector.

IP3I
                   Input 2: General-purpose input or counter/timer external clock input. Has Change of State Dector.

IP4I
                   Input 3: General purpose input or transmitter external clock input (TxC). When the external clock is used by the trans-

                   mitter, the transmitted data is clocked on the falling edge of the clock. Has Change of State Dector.
the received data is sampled on the rising edge of the clock.
             I     Input 4: General purpose input or receiver external clock input (RxC). When the external clock is used by the receiver,
IP5
VCCI
GND
                   Input 5: General purpose input.

             Pwr   Power Supply: +3.3 or +5V supply input 10%

             Pwr   Ground

2004 Oct 21                                                     9
Philips Semiconductors                                                                            Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                           SC28L91
  Receiver/Transmitter (UART)

ABSOLUTE MAXIMUM RATINGS1

Symbol       Parameter                                                       Rating                 Unit
Tamb         Operating ambient temperature range2                            Note 4                 C
Tstg         Storage temperature range                                       65 to +150            C
VCC          Voltage from VCC to GND3                                        0.5 to +7.0           V
VS           Voltage from any pin to GND3                                    0.5 to VCC +0.5       V
PD           Package power dissipation (PLCC44)                              2.4                    W
PD           Package power dissipation (PQFP44)                              1.78                   W
             Derating factor above 25 C (PLCC44)                            19                     mW/C

             Derating factor above 25 C (PQFP44)                            14                     mW/C

NOTES:
1. Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. This is a stress rating only and

    functional operation of the device at these or any other condition above those indicated in the operation section of this specification is not
    implied.
2. For operating at elevated temperatures, the device must be derated based on +150C maximum junction temperature.
3. This product includes circuitry specifically designed for the protection of its internal devices from damaging effects of excessive static
    charge. Nonetheless, it is suggested that conventional precautions be taken to avoid applying any voltages larger than the rated maxima.
4. Parameters are valid over specified temperature and voltage range.

DC ELECTRICAL CHARACTERISTICS1, 2, 3

VCC = 5 V 10 %, Tamb = 40 C to +85 C, unless otherwise specified.

Symbol Parameter                                          Conditions         Min        Typ Max Unit

VIL          Input low voltage                                                                 0.8  V

VIH          Input high voltage (except X1/CLK)                              2.4        1.5         V

VIH          Input high voltage (X1/CLK)                                     0.8VCC     2.4         V

VOL          Output low voltage                           IOL = 2.4 mA                  0.2    0.4  V
                                                          IOH = 400 A
VOH          Output high voltage (except OD outputs)4                        VCC 0.5              V

IIX1PD       X1/CLK input current - power down            VIN = 0 V to VCC   0.5        0.05 0.5    A
IILX1        X1/CLK input low current - operating         VIN = 0 V          130
IIHX1        X1/CLK input high current - operating        VIN = VCC          0                 0    A
             Input leakage current:
                                                                                               130  A

II           All except input port pins                   VIN = 0 V to VCC   0.5       0.05 +0.5 A
             Input port pins5                             VIN = 0 V to VCC
IOZH         Output off current high, 3-State data bus    VIN = VCC          8         0.05 +0.5 A
IOZL         Output off current low, 3-State data bus     VIN = 0 V
IODL         Open-drain output low current in off-state   VIN = 0 V                            0.5  A
IODH         Open-drain output high current in off-state  VIN = VCC
             Power supply current6                                           0.5                   A

                                                                             0.5                   A

                                                                                               0.5  A

ICC          Operating mode                               CMOS input levels             7      25   mA
                                                          CMOS input levels
             Power down mode                                                            1      5    mA

NOTES:

1. Parameters are valid over specified temperature and voltage range.

2. All voltage measurements are referenced to ground (GND). For testing, all inputs swing between 0.4 V and 3.0 V with a transition time of

    5 ns maximum. For X1/CLK, this swing is between 0.4 V and 0.8VCC. All time measurements are referenced at input voltages of 0.8 V and
    2.0 V and output voltages of 0.8 V and 2.0 V, as appropriate.
3. Typical values are at +25 C, typical supply voltages, and typical processing parameters.

4. Test conditions for outputs: CL = 125 pF, except open drain outputs. Test conditions for open drain outputs: CL = 125 pF,
    constant current source = 2.6 mA.

5. Input port pins have active pull-up transistors that will source a typical 2 A from VCC when the input pins are at VSS.
    Input port pins at VCC source 0.0 A.

6. All outputs are disconnected. Inputs are switching between CMOS levels of VCC 0.2 V and VSS + 0.2 V.

2004 Oct 21                                               10
Philips Semiconductors                                                                            Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                           SC28L91
  Receiver/Transmitter (UART)

DC ELECTRICAL CHARACTERISTICS1, 2, 3

VCC = 3.3 V 10 %, Tamb = 40 C to +85 C, unless otherwise specified.

Symbol Parameter                                          Conditions         Min      Typ         Max   Unit

VIL          Input low voltage                                                        0.65        0.2*VCC V
                                                                                      1.7                        V
VIH          Input high voltage                                              0.8*VCC

VOL          Output low voltage                           IOL = 2.4 mA                0.2         0.4   V
                                                          IOH = 400 A
VOH          Output high voltage (except OD outputs)4                        VCC 0.5 VCC 0.2        V

IIX1PD       X1/CLK input current - power down            VIN = 0 V to VCC   0.5     0.05        +0.5  A
IILX1        X1/CLK input low current - operating         VIN = 0 V
IIHX1        X1/CLK input high current - operating        VIN = VCC          80                  0     A
             Input leakage current:
                                                                             0                    80    A

II              All except input port pins                VIN = 0 V to VCC   0.5     0.05        +0.5  A
                Input port pins5                          VIN = 0 V to VCC
IOZH         Output off current high, 3-State data bus    VIN = VCC          8       0.5         +0.5  A
IOZL         Output off current low, 3-State data bus     VIN = 0 V
IODL         Open-drain output low current in off-state   VIN = 0 V                               0.5   A
IODH         Open-drain output high current in off-state  VIN = VCC
             Power supply current6                                           0.5                       A

                                                                             0.5                       A

                                                                                                  0.5   A

ICC          Operating mode                               CMOS input levels                       5     mA
                                                          CMOS input levels
             Power down mode                                                          1           5.0   mA

NOTES:

1. Parameters are valid over specified temperature and voltage range.

2. All voltage measurements are referenced to ground (GND). For testing, all inputs swing between 0.4 V and 3.0 V with a transition time of

    5 ns maximum. For X1/CLK, this swing is between 0.4 V and 0.8*VCC. All time measurements are referenced at input voltages of 0.8 V and
    2.0 V and output voltages of 0.8 V and 2.0 V, as appropriate.
3. Typical values are at +25 C, typical supply voltages, and typical processing parameters.

4. Test conditions for outputs: CL = 125 pF, except open drain outputs. Test conditions for open drain outputs: CL = 125 pF,
    constant current source = 2.6 mA.

5. Input port pins have active pull-up transistors that will source a typical 2 A from VCC when the input pins are at VSS.
    Input port pins at VCC source 0.0 A.

6. All outputs are disconnected. Inputs are switching between CMOS levels of VCC 0.2 V and VSS + 0.2 V.

2004 Oct 21                                               11
Philips Semiconductors                                                                              Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                             SC28L91
  Receiver/Transmitter (UART)

AC CHARACTERISTICS (5 VOLT) 1, 2, 3, 4
Symbol
VCC = 5.0 V 10 %, Tamb = 40 C to +85 C, unless otherwise specified.
Reset Timing (See Figure 4)
             Parameter                                                               Min Typ Max    Unit

tRES
t*AS
             Reset pulse width                                                       100 18         ns

Bus Timing5 (See Figure 5)
t*AH
             A0A3 setup time to RDN, WRN Low                                        10 6           ns
t*CS
             A0A3 hold time from RDN, WRN low                                       20 12          ns
t*CH
             CEN setup time to RDN, WRN low                                          0              ns
t*RW
             CEN Hold time from RDN. WRN low                                         0              ns

t*DD
             WRN, RDN pulse width (Low time)                                         15 8           ns

t*DA
             Data valid after RDN low (125pF load. See Figure 3 for smaller loads.)      40 55      ns

t*DF
             RDN low to data bus active6                                             0              ns

t*DS
             Data bus floating after RDN or CEN high                                          20    ns

t*DI         RDN or CEN high to data bus invalid7                                    0              ns
t*DH
             Data bus setup time before WRN or CEN high (write cycle)                25             ns
t*RWD
             Data hold time after WRN high                                           0   12        ns
Port Timing5 (See Figure 9)
             High time between read and/or write cycles5, 7                          17             ns
t*PS
t*PH
             Port in setup time before RDN low (Read IP ports cycle)                 0   20        ns

t*PD
             Port in hold time after RDN high                                        0   20        ns

t*IR
             OP port valid after WRN or CEN high (OPR write cycle)                       40 60      ns

Interrupt Timing (See Figure 10)
Read RxFIFO (RxRDY/FFULL interrupt)
             INTRN (or OP3OP7 when used as interrupts) negated from:
Write TxFIFO (TxRDY interrupt)
Reset Command (delta break change interrupt)          40 60      ns
Stop C/T command (Counter/timer interrupt             40 60      ns
Read IPCR (delta input port change interrupt)         40 60      ns
                                                                                         40 60      ns
                                                                                         40 60      ns
                                                                                         40 60      ns
Write IMR (Clear of change interrupt mask bit(s))
t*CLK                                                            ns
f*CLK                                                            MHz
f*CTC                                                            ns
f*CTC                                                            MHz
t*RX                                                             ns
f*RX                           MHz
Clock Timing (See Figure 11)                                                                        MHz
                                                                                                    ns
             X1/CLK high or low time                                                 30 20          MHz
             X1/CLK frequency8 (for higher speeds contact factory)                                  MHz
             C/T Clk (IP2) high or low time (C/T external clock input)               0.1 3.686 8.0
             C/T Clk (IP2) frequency8 (for higher speeds contact factory)                           ns
             RxC high or low time (16X)                                              30 10          ns
             RxC Frequency (16X)(for higher speeds contact factory)
             RxC Frequency (1x)8, 9                                                  0        8.0

                                                                                     30 10

                                                                                     0        16

t*TX                                              0        1

TxC frequency (1X)8, 9
             TxC High or low time (16X)                                              30 10

f*TX         TxC frequency (16X) (for higher speeds contact factory)                          16
Transmitter Timing, external clock (See Figure 12)
                                                                                     0        1
t*TXD
t*TCS
             TxD output delay from TxC low (TxC input pin)                               40 60
             Output delay from TxC output pin low to TxD data output
                                                                                         6    30

2004 Oct 21                                                  12
Philips Semiconductors                                                                                                                Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                               SC28L91
  Receiver/Transmitter (UART)

Receiver Timing, external clock (See Figure 13)
Symbol          Parameter                                                                   Min Typ Max                               Unit
t*RXS
t*RXH
                RxD data setup time to RxC high                                             50 40                                     ns
68000 or Motorola bus timing (See Figures 6, 7, 8)10
                RxD data hold time from RxC high                                            50 40                                     ns
tDCR
tDCW
                DACKN Low (read cycle) from X1 High10                                                               15 35             ns

tDAT
                DACKN Low (write cycle) from X1 High                                                                15 35             ns

tCSC
NOTES:
                DACKN High impedance from CEN or IACKN High                                                         8        10       ns

                CEN or IACKN setup time to X1 High for minimum DACKN cycle                  16                                        ns

1. Parameters are valid over specified temperature and voltage range.

2. All voltage measurements are referenced to ground (GND). For testing, all inputs swing between 0.4 V and 3.0 V with a transition time of

5 ns maximum. For X1/CLK this swing is between 0.4 V and 0.8*VCC. All time measurements are referenced at input voltages of 0.8 V and

2.0 V and output voltages of 0.8 V and 2.0 V, as appropriate.

3. Test conditions for outputs: CL = 125 pF, except open drain outputs. Test conditions for open drain outputs: CL = 125 pF,

constant current source = 2.6 mA.

4. Typical values are the average values at +25 C and 5 V.

5. Timing is illustrated and referenced to the WRN and RDN Inputs. Also, CEN may be the "strobing" input. CEN and RDN (also CEN and

WRN) are ORed internally. The signal asserted last initiates the cycle and the signal negated first terminates the cycle.

6. Guaranteed by characterization of sample units.

7. If CEN is used as the "strobing" input, the parameter defines the minimum High times between one CEN and the next. The RDN signal must

be negated for tRWD to guarantee that any status register changes are valid.

8. Minimum frequencies are not tested but are guaranteed by design.

9. Clocks for 1X mode should maintain a 60/40 duty cycle or better.

10. Minimum DACKN time is tDCR = tDSC + tDCR + two positive edges of the X1 clock. For faster bus cycles, the 80XXX bus timing may be used

while in the 68XXX mode. It is not necessary to wait for DACKN to insure the proper operation of the SC28C91. In all cases the data will be

written to the SC28L91 on the falling edge of DACKN or the rise of CEN. The fall of CEN initializes the bus cycle. The rise of CEN ends the

bus cycle. DACKN low or CEN high completes the write cycle.

        60

        55                                                                                                                            VCC = 3.3 V @ +25 C
                                                                                                                                      5.0 V @ +25 C
        50

        45

        40

        35

Tdd     30
(ns)

        25

        20

        15

        10           12 pF      30 pF                  100 pF        125 pF                                              230 pF

             5

             0              20  40     60         80   100     120           140  160  180  200                     220          240
                  0

                                                                     pF

                                                                                                                    SD00684

NOTES:
    Bus cycle times:
           (80XXX mode): tDD + tRWD = 70 ns @ 5V, 40 ns @ 3.3 V + rise and fall time of control signals
           (68XXX mode) = tCSC + tDAT + 1 cycle of the X1 clock @ 5 V + rise and fall time of control signals

                                                Figure 3. Port Timing vs. Capacitive Loading at typical conditions

2004 Oct 21                                                              13
Philips Semiconductors                                                                            Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                           SC28L91
  Receiver/Transmitter (UART)

AC CHARACTERISTICS (3.3 VOLT) 1, 2, 3, 4
Symbol
VCC = 3.3 V 10 %, Tamb = 40 C to +85 C, unless otherwise specified.
Reset Timing (See Figure 4)
             Parameter                                                               Min Typ Max  Unit

tRES
t*AS
             Reset pulse width                                                       100 20       ns

Bus Timing5 (See Figure 5)
t*AH
             A0A3 setup time to RDN, WRN Low                                        10 6         ns
t*CS
             A0A3 hold time from RDN, WRN low                                       33           ns
t*CH
             CEN setup time to RDN, WRN low                                          0            ns
t*RW
             CEN Hold time from RDN. WRN low                                         0            ns

t*DD
             WRN, RDN pulse width (Low time)                                         20 10        ns

t*DA
             Data valid after RDN low (125pF load. See Figure 3 for smaller loads.)      46 75    ns

t*DF
             RDN low to data bus active6                                             0            ns

t*DS
             Data bus floating after RDN or CEN high                                     15 20    ns

t*DI         RDN or CEN high to data bus invalid7                                    0            ns
t*DH
             Data bus setup time before WRN or CEN high (write cycle)                43           ns
t*RWD
             Data hold time after WRN high                                           0   15      ns
Port Timing5 (See Figure 9)
             High time between read and/or write cycles5, 7                          27           ns
t*PS
t*PH
             Port in setup time before RDN low (Read IP ports cycle)                 0   20      ns

t*PD
             Port in hold time after RDN high                                        0   20      ns

t*IR
             OP port valid after WRN or CEN high (OPR write cycle)                       50 75    ns

Interrupt Timing (See Figure 10)
Read RxFIFO (RxRDY/FFULL interrupt)
             INTRN (or OP3OP7 when used as interrupts) negated from:
Write TxFIFO (TxRDY interrupt)
Reset Command (delta break change interrupt)          40 79    ns
Stop C/T command (Counter/timer interrupt)            40 79    ns
Read IPCR (delta input port change interrupt)         40 79    ns
                                                                                         40 79    ns
                                                                                         40 79    ns
                                                                                         40 79    ns
Write IMR (Clear of change interrupt mask bit(s))
t*CLK                                                          ns
f*CLK                                                          MHz
f*CTC                                                          ns
f*CTC                                                          MHz
t*RX                                                           ns
f*RX                         MHz
Clock Timing (See Figure 11)                                                                      MHz
                                                                                                  ns
             X1/CLK high or low time                                                 35 25        MHz
             X1/CLK frequency8 (for higher speeds contact factory)                                MHz
             C/T Clk (IP2) high or low time (C/T external clock input)               0.1 3.686 8
             C/T Clk (IP2) frequency8 (for higher speeds contact factory)                         ns
             RxC high or low time (16X)                                              30 15        ns
             RxC Frequency (16X) (for higher speeds contact factory)
             RxC Frequency (1x)8, 9                                                  0        8

                                                                                     30 10

                                                                                     0        16

t*TX                                              0        1

TxC frequency (1X)8, 9
             TxC High or low time (16X)                                              30 15

f*TX         TxC frequency (16X) (for higher speeds contact factory)                          16
Transmitter Timing, external clock (See Figure 12)
                                                                                     0        1
t*TXD
t*TCS
             TxD output delay from TxC low (TxC input pin)                               40 78
             Output delay from TxC output pin low to TxD data output
                                                                                         8    30

2004 Oct 21                                                  14
Philips Semiconductors                                                                                                        Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                       SC28L91
  Receiver/Transmitter (UART)

Receiver Timing, external clock (See Figure 13)
Symbol       Parameter                                                        Min Typ Max                                     Unit
t*RXS
t*RXH
             RxD data setup time to RxC high                                  50 10                                           ns
68000 or Motorola bus timing (See Figures 6, 7, 8)10
             RxD data hold time from RxC high                                 50 10                                           ns
tDCR
tDCW
             DACKN Low (read cycle) from X1 High10                            18 57                                           ns

tDAT
             DACKN Low (write cycle) from X1 High                             18 57                                           ns

tCSC
NOTES:
             DACKN High impedance from CEN or IACKN High                      10 15                                           ns

             CEN or IACKN setup time to X1 High for minimum DACKN cycle       30 10                                           ns

1. Parameters are valid over specified temperature and voltage range.

2. All voltage measurements are referenced to ground (GND). For testing, all inputs swing between 0.4 V and 3.0 V with a transition time of

5 ns maximum. For X1/CLK this swing is between 0.4 V and 0.8*VCC. All time measurements are referenced at input voltages of 0.8 V and

2.0 V and output voltages of 0.8 V and 2.0 V, as appropriate.

3. Test conditions for outputs: CL = 125 pF, except open drain outputs. Test conditions for open drain outputs: CL = 125 pF,

constant current source = 2.6 mA.

4. Typical values are the average values at +25 C and 3.3 V.

5. Timing is illustrated and referenced to the WRN and RDN Inputs. Also, CEN may be the "strobing" input. CEN and RDN (also CEN and

WRN) are ORed internally. The signal asserted last initiates the cycle and the signal negated first terminates the cycle.

6. Guaranteed by characterization of sample units.

7. If CEN is used as the "strobing" input, the parameter defines the minimum High times between one CEN and the next. The RDN signal must

be negated for tRWD to guarantee that any status register changes are valid.

8. Minimum frequencies are not tested but are guaranteed by design.

9. Clocks for 1X mode should maintain a 60/40 duty cycle or better.

10. Minimum DACKN time is tDCR = tDSC + tDCR + two positive edges of the X1 clock. For faster bus cycles, the 80XXX bus timing may be used

while in the 68XXX mode. It is not necessary to wait for DACKN to insure the proper operation of the SC28C91. In all cases the data will be

written to the SC28L91 on the falling edge of DACKN or the rise of CEN. The fall of CEN initializes the bus cycle. The rise of CEN ends the

bus cycle. DACKN low or CEN high completes the write cycle.

2004 Oct 21                                                          15
Philips Semiconductors                                                        Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                       SC28L91
  Receiver/Transmitter (UART)

Block Diagram                                                                 TIMING CIRCUITS

The SC28L91 UART consists of the following seven major sections:              Crystal Clock
data bus buffer, operation control, interrupt control, timing, Rx and
Tx FIFO Buffers, input port and output port control. Refer to the             The timing block consists of a crystal oscillator, a baud rate
Block Diagram.                                                                generator, a programmable 16-bit counter/timer, and four clock
                                                                              selectors. The crystal oscillator operates directly from a crystal
Data Bus Buffer                                                               connected across the X1/CLK and X2 inputs. If an external clock of
                                                                              the appropriate frequency is available, it may be connected to
The data bus buffer provides the interface between the external and           X1/CLK. The clock serves as the basic timing reference for the Baud
internal data buses. It is controlled by the operation control block to       Rate Generator (BRG), the counter/timer, and other internal circuits.
allow read and write operations to take place between the controlling         A clock signal within the limits specified in the specifications section
CPU and the UART.                                                             of this data sheet must always be supplied to the UART. If an
                                                                              external clock is used instead of a crystal, X1 should be driven using
Operation Control                                                             a configuration similar to the one in Figure 11. X2 should be open or
                                                                              driving a nominal gate load. Nominal crystal rate is 3.6864 MHz.
The operation control logic receives operation commands from the              Rates up to 8 MHz may be used.
CPU and generates appropriate signals to internal sections to
control device operation. It contains address decoding and read and           BRG
write circuits to permit communications with the microprocessor via
the data bus.                                                                 The baud rate generator operates from the oscillator or external
                                                                              clock input and is capable of generating 28 commonly used data
Interrupt Control                                                             communications baud rates ranging from 50 to 38.4 K baud.
                                                                              Programming bit 0 of MR0 to a "1" gives additional baud rates of
A single active-Low interrupt output (INTRN) is provided which is             57.6 kB, 115.2 kB and 230.4 kB (500 kHz with X1 at 8.0 MHz).
activated upon the occurrence of any of eight internal events.                These will be in the 16X mode. A 3.6864 MHz crystal or external
Associated with the interrupt system are the Interrupt Mask Register          clock must be used to get the standard baud rates. The clock
(IMR) and the Interrupt Status Register (ISR). The IMR can be                 outputs from the BRG are at 16X the actual baud rate. The
programmed to select only certain conditions to cause INTRN to be             counter/timer can be used as a timer to produce a 16X clock for any
asserted. The ISR can be read by the CPU to determine all currently           other baud rate by counting down the crystal clock or an external
active interrupting conditions. Outputs OP3OP7 can be                        clock. The four clock selectors allow the independent selection, for
programmed to provide discrete interrupt outputs for the transmitter,         the receiver and transmitter, of any of these baud rates or external
receiver, and counter/timer. Programming the OP3 to OP7 pins as               timing signal.
interrupts causes their output buffers to change to an open drain
active low configuration. The OP pins may be used for DMA and                 Counter/Timer
modem control as well. (See output port notes).
                                                                              The counter timer is a 16-bit programmable divider that operates in
FIFO Configuration                                                            one of three modes: counter, timer, and time out. In the timer mode it
                                                                              generates a square wave. In the counter mode it generates a time
Each receiver and transmitter has a 16 byte FIFO. These FIFOs                 delay. In the time out mode it monitors the time between received
may be configured to operate at a fill capacity of either 8 or 16 bytes.      characters. The C/T uses the numbers loaded into the
This feature may be used if it is desired to operate the 28L91 in             Counter/Timer Lower Register (CTLR) and the Counter/Timer Upper
close compliance to 26C92 software. The 8-byte/16-byte mode is                Register (CTUR) as its divisor.
controlled by the MR0[3] bit. A 0 value for this bit sets the 8-bit mode
( the default); a 1 sets the 16-byte mode.                                    The counter/timer clock source and mode of operation (counter or
                                                                              timer) is selected by the Auxiliary Control Register bits 6 to 4
The FIFO fill interrupt level automatically follow the programming of         (ACR[6:4]). The output of the counter/timer may be used for a baud
the MR0[3] bit. See Tables 3 and 4.                                           rate and/or may be output to the OP pins for some external function
                                                                              that may be totally unrelated to data transmission. The counter/timer
68XXX mode                                                                    also sets the counter/timer ready bit in the Interrupt Status Register
                                                                              (ISR) when its output transitions from 1 to 0. A register read address
When the I/M pin is connected to VSS (ground), the operation of the           (see Table 1) is reserved to issue a start counter/timer command
SC28L91 switches to the bus interface compatible with the Motorola            and a second register read address is reserved to issue a stop
bus interfaces. Several of the pins change their function as follows:         command. The value of D[7:0] is ignored. The START command
                                                                              always loads the contents of CTUR, CTLR to the counting registers.
IP6 becomes IACKN input                                                     The STOP command always resets the ISR[3] bit in the interrupt
RDN becomes DACKN                                                           status register.
WRN becomes R/WN
                                                                              Timer Mode
The interrupt vector is enabled and the interrupt vector will be placed
on the data bus when IACKN is asserted low. The interrupt vector              In the timer mode a symmetrical square wave is generated whose
register is located at address 0xC. The contents of this register are         half period is equal in time to division of the selected counter/timer
set to 0x0F on the application of RESETN.                                     clock frequency by the 16-bit number loaded in the CTLR CTUR.
                                                                              Thus, the frequency of the counter/timer output will be equal to the
The generation of DACKN uses two positive edges of the X1 clock               counter/timer clock frequency divided by twice the value of the
as the DACKN delay from the falling edge of CEN. If the CEN is                CTUR CTLR. While in the timer mode the ISR bit 3 (ISR[3]) will be
withdrawn before two edges of the X1 clock occur, the                         set each time the counter/timer transitions from 1 to 0. (High to low)
generation of DACKN is terminated. Systems not strictly requiring
DACKN may use the 68XXX mode with the bus timing of the 80XXX
mode greatly decreasing the bus cycle time.

2004 Oct 21                                                               16
Philips Semiconductors                                                            Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                           SC28L91
  Receiver/Transmitter (UART)

This continues regardless of issuance of the stop counter command.                ISR [3], and the interrupt. Invoking the `Set Timeout Mode On'
ISR[3] is reset by the stop counter command.                                      command, CRx = 0xAn, will also clear the counter ready bit and stop
                                                                                  the counter until the next character is received. The counter timer is
NOTE: Reading of the CTU and CTL registers in the timer mode is                   controlled with six commands: Start/Stop C/T, Read/Write
not meaningful. When the C/T is used to generate a baud rate and                  Counter/Timer lower register and Read/Write Counter/Timer upper
the C/T is selected through the CSR then the receiver and/or                      register. These commands have slight differences depending on the
transmitter will be operating in the 16x mode. Calculation for the                mode of operation. Please see the detail of the commands under the
number `n' to program the counter timer upper and lower registers is              CTLR CTUR Register descriptions.
shown below.
                                                                                  Time Out Mode Caution
                ct clock rate
      N + 2 * 16 * Baud rate                                                      When operating in the special time out mode it is possible to
                                                                                  generate what appears to be a "false interrupt", i.e. an interrupt
Often this division will result in a non-integer number; 26.3 for                 without a cause. This may result when a time-out interrupt occurs
example. One can only program integer numbers to a digital divider.               and then, BEFORE the interrupt is serviced, another character is
Therefore 26 would be chosen. This gives a baud rate error of                     received, i.e., the data stream has started again. (The interrupt
0.3/26.3 which is 1.14%; well within the ability of the asynchronous              latency is longer than the pause in the data stream.) In this case,
mode of operation.                                                                when a new character has been receiver, the counter/timer will be
                                                                                  restarted by the receiver, thereby withdrawing its interrupt. If, at this
Counter Mode                                                                      time, the interrupt service begins for the previously seen interrupt, a
                                                                                  read of the ISR will show the "Counter Ready" bit not set. If nothing
In the counter mode the counter/timer counts the value of the CTLR                else is interrupting, this read of the ISR will return a x'00 character.
CTUR down to zero and then sets the ISR[3] bit and sets the                       This action may present the appearance of a spurious interrupt.
counter/timer output from 1 to 0. It then rolls over to 65,365 and
continues counting with no further observable effect. Reading the                 Communications
C/T in the counter mode outputs the present state of the C/T. If the
C/T is not stopped, a read of the C/T may result in changing data on              The communications channel of the SC28L91 comprises a
the data bus.                                                                     full-duplex asynchronous receiver/transmitter (UART). The operating
                                                                                  frequency for the receiver and transmitter can be selected
Timeout Mode                                                                      independently from the baud rate generator, the counter/timer, or
                                                                                  from an external input. The transmitter accepts parallel data from the
The timeout mode uses the received data stream to control the                     CPU, converts it to a serial bit stream, inserts the appropriate start,
counter. The time-out mode forces the C/T into the timer mode.                    stop, and optional parity bits and outputs a composite serial stream
Each time a received character is transferred from the shift register             of data on the TxD output pin. The receiver accepts serial data on
to the RxFIFO, the counter is restarted. If a new character is not                the RxD pin, converts this serial input to parallel format, checks for
received before the counter reaches zero count, the counter ready                 start bit, stop bit, parity bit (if any), or break condition and sends an
bit is set, and an interrupt can be generated. This mode can be used              assembled character to the CPU via the receive FIFO. Three status
to indicate when data has been left in the Rx FIFO for more than the              bits (Break Received, Framing and Parity Errors) are also FIFOed
programmed time limit. If the receiver has been programmed to                     with the data character.
interrupt the CPU when the receive FIFO is full, and the message
ends before the FIFO is full, the CPU will not be interrupted for the             Input Port
remaining characters in the RxFIFO.
                                                                                  The inputs to this unlatched 7-bit (6-bit for 68xxx mode) port can be
By programming the C/T such that it would time out in just over one               read by the CPU by performing a read operation at address 0xD. A
character time, the above situation could be avoided. The processor               High input results in a logic 1 while a Low input results in a logic 0.
would be interrupted any time the data stream had stopped for more                D7 will always read as a logic 1. The pins of this port can also serve
than one character time. NOTE: This is very similar to the watch dog              as auxiliary inputs to certain portions of the UART logic, modem and
timer of MR0. The difference is in the programmability of the delay               DMA.
timer and that this indicates that the data stream has stopped. The
watchdog timer is more of an indicator that data is in the FIFO is not            Four change-of-state detectors are provided which are associated
enough to cause an interrupt. The watchdog is restarted by either a               with inputs IP3, IP2, IP1 and IP0. A High-to-Low or Low-to-High
receiver load to the RxFIFO or a system read from it.                             transition of these inputs, lasting longer than 2550 s, will set the
                                                                                  corresponding bit in the input port change register. The bits are
This mode is enabled by writing the appropriate command to the                    cleared when the register is read by the CPU. Any change-of-state
command register. Writing an `0xAn' to CR will invoke the timeout                 can also be programmed to generate an interrupt to the CPU.
mode for that channel. Writing a `Cx' to CR will disable the timeout
mode. The timeout mode disables the regular START/STOP counter                    The input port change of state detection circuitry uses a 38.4 kHz
commands and puts the C/T into counter mode under the control of                  sampling clock derived from one of the baud rate generator taps.
the received data stream. Each time a received character is                       This results in a sampling period of slightly more than 25 s (this
transferred from the shift register to the RxFIFO, the C/T is stopped             assumes that the clock input is 3.6864 MHz). The detection circuitry,
after one C/T clock, reloaded with the value in CTUR and CTLR and                 in order to guarantee that a true change in level has occurred,
then restarted on the next C/T clock. If the C/T is allowed to end the            requires two successive samples at the new logic level be observed.
count before a new character has been received, the counter ready                 As a consequence, the minimum duration of the signal change is
Bit, ISR[3], will be set. If IMR[3] is set, this will generate an interrupt.      25 s if the transition occurs "coincident with the first sample pulse".
Since receiving a character restarts the C/T, the receipt of a                    The 50 s time refers to the situation in which the change-of-state is
character after the C/T has timed out will clear the counter ready bit,

2004 Oct 21                                                                   17
Philips Semiconductors                                                         Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                        SC28L91
  Receiver/Transmitter (UART)

"just missed" and the first change-of-state is not detected until 25 s        If CTS option is enabled (MR2[4] = 1), the CTS input at IP0 or IP1
later.                                                                         must be Low in order for the character to be transmitted. The
                                                                               transmitter will check the state of the CTS input at the beginning of
Output Port                                                                    the character transmitted. If it is found to be High, the transmitter will
                                                                               delay the transmission of any following characters until the CTS has
The output ports are controlled from six places: the OPCR, OPR,                returned to the low state. CTS going high during the serialization of
MR, Command, SOPR and ROPR registers. The OPCR register                        a character will not affect that character.
controls the source of the data for the output ports OP2 through
OP7. The data source for output ports OP0 and OP1 is controlled by             The transmitter can also control the RTSN outputs, OP0 or OP1 via
the MR and CR registers. When the OPR is the source of the data                MR2[5]. When this mode of operation is set, the meaning of the OP0
for the output ports, the data at the ports is inverted from that in the       or OP1 signals will usually be `end of message'. See description of
OPR register. The content of the OPR register is controlled by the             the MR2[5] bit for more detail. This feature may be used to
"Set Output Port Bits Command" and the "Reset Output Bits                      automatically "turn around" a transceiver in simplex systems.
Command". These commands are at E and F, respectively. When
these commands are used, action takes place only at the bit                    Receiver
locations where ones exist. For example, a one in bit location 5 of
the data word used with the "Set Output Port bits" command will                The SC28L91 is conditioned to receive data when enabled through
result in OPR[5] being set to one. The OP5 would then be set to                the command register. The receiver looks for a High-to-Low
zero (VSS). Similarly, a one in bit position 5 of the data word                (mark-to-space) transition of the start bit on the RxD input pin. If a
associated with the "Reset Output Ports Bits" command would set                transition is detected, the state of the RxD pin is sampled the 16X
OPR[5] to zero and, hence, the pin OP5 to a one (VDD).                         clock for 71/2 clocks (16X clock mode) or at the next rising edge of
                                                                               the bit time clock (1X clock mode). If RxD is sampled high, the start
These pins along with the IP pins and their change of state detectors          bit is invalid and the search for a valid start bit begins again. If RxD
are often used for modem and DMA control.                                      is still Low, a valid start bit is assumed and the receiver continues to
                                                                               sample the input at one-bit time intervals at the theoretical center of
OPERATION                                                                      the bit. When the proper number of data bits and parity bit (if any)
                                                                               have been assembled, and one/half stop bit has been detected the
Transmitter                                                                    byte is loaded to the RxFIFO. The least significant bit is received
                                                                               first. The data is then transferred to the Receive FIFO and the
The SC28L91 is conditioned to transmit data when the transmitter is            RxRDY bit in the SR is set to a 1. This condition can be
enabled through the command register. The SC28L91 indicates to                 programmed to generate an interrupt at OP4 or OP5 and INTRN. If
the CPU that it is ready to accept a character by setting the TxRDY            the character length is less than 8 bits, the most significant unused
bit in the status register. This condition can be programmed to                bits in the RxFIFO are set to zero.
generate an interrupt request at OP6 or OP7 and INTRN. When the
transmitter is initially enabled the TxRDY and TxEMPT bits will be             After the stop bit is detected, the receiver will immediately look for
set in the status register. When a character is loaded to the transmit         the next start bit. However if a framing error occurs (a non-zero
FIFO the TxEMPT bit will be reset. The TxEMPT will not set until: 1)           character was received without a stop bit) and then RxD remains
the transmit FIFO is empty and the transmit shift register has                 low one/half bit time the receiver operates as if a new start bit was
finished transmitting the stop bit of the last character written to the        detected. It then continues to assemble the next character.
transmit FIFO, or 2) the transmitter is disabled and then re-enabled.
The TxRDY bit is set whenever the transmitter is enabled and the               The parity error, framing error, and overrun error (if any) are strobed
TxFIFO is not full. Data is transferred from the holding register to           into the SR from the next byte to be read from the Rx FIFO.
transmit shift register when it is idle or has completed transmission
of the previous character. Characters cannot be loaded into the                If a break condition is detected (RxD is Low for the entire character
TxFIFO while the transmitter is disabled.                                      including the stop bit), a character consisting of all zeros will be
                                                                               loaded into the RxFIFO and the received break bit in the SR is set to
The transmitter converts the parallel data from the CPU to a serial            1. The RxD input must return to high for two (2) clock edges of the
bit stream on the TxD output pin. It automatically sends a start bit           X1 crystal clock for the receiver to recognize the end of the break
followed by the programmed number of data bits, an optional parity             condition and begin the search for a start bit.
bit, and the programmed number of stop bits. The least significant
bit is sent first. Following the transmission of the stop bits, if a new       This will usually require a high time of one X1 clock period or 3 X1
character is not available in the TxFIFO, the TxD output remains               edges since the clock of the controller is not synchronous to the X1
High and the TxEMT bit in the Status Register (SR) will be set to 1.           clock.
Transmission resumes and the TxEMT bit is cleared when the CPU
loads a new character into the TxFIFO.                                         Transmitter Reset and Disable

If the transmitter is disabled it continues operating until the character      Note the difference between transmitter disable and reset. A
currently being transmitted and any characters in the TxFIFO,                  transmitter reset stops transmitter action immediately, clears the
including parity and stop bits, have been transmitted. New data                transmitter FIFO and returns the idle state. A transmitter disable
cannot be loaded to the TxFIFO when the transmitter is disabled.               withdraws the transmitter interrupts but allows the transmitter to
                                                                               continue operation until all bytes in its FIFO and shift register have
When the transmitter is reset it stops sending data immediately.               been transmitted including the final stop bits. It then returns to its
                                                                               idle state.
The transmitter can be forced to send a break (a continuous low
condition) by issuing a START BREAK command via the CR                         Receiver FIFO
register. The break is terminated by a STOP BREAK command or a
transmitter reset.                                                             The RxFIFO consists of a First-In-First-Out (FIFO) stack with a
                                                                               capacity of 8 or 16 characters. Data is loaded from the receive shift
                                                                               register into the topmost empty position of the FIFO. The RxRDY bit

2004 Oct 21                                                                18
Philips Semiconductors                                                         Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                        SC28L91
  Receiver/Transmitter (UART)

in the status register is set whenever one or more characters are              read. This situation may occur at the end of a transmission when the
available to be read, and a FFULL status bit is set if all 8 or 16 stack       last few characters received are not sufficient to cause an interrupt.
positions are filled with data. Either of these bits can be selected to
cause an interrupt. A read of the RxFIFO outputs the data at the top           This counter times out after 64 bit times. It is reset each time a
of the FIFO. After the read cycle, the data FIFO and its associated            character is transferred from the receiver shift register to the
status bits (see below) are `popped' thus emptying a FIFO position             RxFIFO or a read of the RxFIFO is executed.
for new data.
                                                                               Receiver Time-out Mode
A disabled receiver with data in its FIFO may generate an interrupt
(see "Receiver Status Bits", below). Its status bits remain active and         In addition to the watch dog timer described in the receiver section,
its watchdog, if enabled, will continue to operate.                            the counter/timer may be used for a similar function. Its 16-bit
                                                                               programmability allows much greater precision of time out intervals.
Receiver Status Bits
                                                                               The time-out mode uses the received data stream to control the
In addition to the data word, three status bits (parity error, framing         counter. Each time a received character is transferred from the shift
error, and received break) are also appended to the data character             register to the RxFIFO, the counter is restarted. If a new character is
in the FIFO. The overrun error, MR1[5], and the change of break                not received before the counter reaches zero count, the counter
(ISR[2]) are not FIFOed.                                                       ready bit is set, and an interrupt can be generated. This mode can
                                                                               be used to indicate when data has been left in the RxFIFO for more
The status of the Rx FIFO may be provided in two ways, as                      than the programmed time limit. Otherwise, if the receiver has been
programmed by the error mode control bit in the mode register                  programmed to interrupt the CPU when the receive FIFO is full, and
(MR1[5]). In the `character' mode, status is provided on a                     the message ends before the FIFO is full, the CPU may not know
character-by-character basis; the status applies only to the                   there is data left in the FIFO. The CTU and CTL value would be
character at the top of the FIFO. In the `block' mode, the status              programmed for just over one character time, so that the CPU would
provided in the SR for these three bits is the logical-OR of the status        be interrupted as soon as it has stopped receiving continuous data.
for all characters coming to the top of the FIFO since the last `reset         This mode can also be used to indicate when the serial line has
error' from the command register was issued. In either mode                    been marking for longer than the programmed time limit. In this
reading the SR does not affect the FIFO. The FIFO is `popped' only             case, the CPU has read all of the characters from the FIFO, but the
when the RxFIFO is read. Therefore the status register should be               last character received has started the count. If there is no new data
read prior to reading the FIFO.                                                during the programmed time interval, the counter ready bit will get
                                                                               set, and an interrupt can be generated.
If the FIFO is full when a new character is received, that character is
held in the receive shift register until a FIFO position is available. If      The time-out mode is enabled by writing the appropriate command
an additional character is received while this state exits, the                to the command register. Writing an 0xAn to CR will invoke the
contents of the FIFO are not affected; the character previously in the         time-out mode for that channel. Writing a `Cx' to CR will disable the
shift register is lost and the overrun error status bit (SR[4]) will be        time-out mode. The time-out mode should only be used by one
set-upon receipt of the start bit of the new (overrunning) character.          channel at once, since it uses the C/T. CTU and CTL must be
                                                                               loaded with a value greater than the normal receive character
The receiver can control the deactivation of RTS. If programmed to             period. The time-out mode disables the regular START/STOP
operate in this mode, the RTSN output will be negated when a valid             Counter commands and puts the C/T into counter mode under the
start bit was received and the FIFO is full. When a FIFO position              control of the received data stream. Each time a received character
becomes available, the RTSN output will be re-asserted (set low)               is transferred from the shift register to the RxFIFO, the C/T is
                                                                               stopped after 1 C/T clock, reloaded with the value in CTU and CTL
automatically. This feature can be used to prevent an overrun, in the          and then restarted on the next C/T clock. If the C/T is allowed to end
receiver, by connecting the RTSN output to the CTSN input of the               the count before a new character has been received, the counter
transmitting device.                                                           ready bit, ISR[3], will be set. If IMR[3] is set, this will generate an
                                                                               interrupt. Receiving a character after the C/T has timed out will clear
If the receiver is disabled, the FIFO characters can be read.                  the counter ready bit, ISR[3], and the interrupt. Invoking the `Set
However, no additional characters can be received until the receiver           Time-out Mode On' command, CRx = `Ax', will also clear the counter
is enabled again. If the receiver is reset, the FIFO and all of the            ready bit and stop the counter until the next character is received.
receiver status, and the corresponding output ports and interrupt are
reset. No additional characters can be received until the receiver is          Watchdog and Time Out Mode Differences
enabled again.
                                                                               The watchdog timer is restarted each time a character is read from
Receiver Reset and Disable                                                     or written to the Rx FIFO. It is an indicator that data is in the FIFO
                                                                               that has not been read. If the Rx FIFO is empty no action occurs. In
Receiver disable stops the receiver immediately--data being                    the time out mode the C/T is stopped and restarted each time a
assembled in the receiver shift register is lost. Data and status in the       character is written to the Rx FIFO. From this point of view the time
FIFO is preserved and may be read. A re-enable of the receiver                 out of the C/T is an indication that the data stream has stopped.
after a disable will cause the receiver to begin assembling                    After the time out mode is invoked the timer will not start until the
characters at the next start bit detected.                                     first character is written to the Rx FIFO.

A receiver reset will discard the present shift register date, reset the       Time Out Mode Caution
receiver ready bit (RxRDY), clear the status of the byte at the top of
the FIFO and re-align the FIFO read/write pointers.                            When operating in the special time out mode, it is possible to
                                                                               generate what appears to be a "false interrupt", i.e. an interrupt
Watchdog                                                                       without a cause. This may result when a time-out interrupt occurs
                                                                               and then, BEFORE the interrupt is serviced, another character is
A `watchdog timer' is associated with the receiver. Its interrupt is           received, i.e., the data stream has started again. (The interrupt
enabled by MR0[7]. The purpose of this timer is to alert the control
processor that characters are in the RxFIFO which have not been

2004 Oct 21                                                                19
Philips Semiconductors                                                                                              Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                             SC28L91
  Receiver/Transmitter (UART)

latency is longer than the pause in the data stream.) In this case,            character if the received A/D bit is a zero (data tag). If enabled, all
when a new character has been received, the counter/timer will be              received characters are transferred to the CPU via the RxFIFO. In
restarted by the receiver, thereby withdrawing its interrupt. If, at this      either case, the data bits are loaded into the data FIFO while the
time, the interrupt service begins for the previously seen interrupt, a        A/D bit is loaded into the status FIFO position normally used for
read of the ISR will show the "Counter Ready" bit not set. If nothing          parity error (SR[5] ). Framing error, overrun error, and break detect
else is interrupting, this read of the ISR will return a x'00 character.       operate normally whether or not the receiver is enabled.

Multi-drop Mode (9-bit or Wake-Up)                                             PROGRAMMING

The UART is equipped with a wake up mode for multi-drop                        The operation of the UART is programmed by writing control words
applications. This mode is selected by programming bits MR1[4:3]or             into the appropriate registers. Operational feedback is provided via
to `11'. In this mode of operation, a `master' station transmits an            status registers which can be read by the CPU. The addressing of
address character followed by data characters for the addressed                the registers is described in Table 1.
`slave' station. The slave station(s) whose receiver(s) that are
normally disabled, examine the received data stream and `wakeup'               The contents of certain control registers are initialized to zero on
the CPU (by setting RxRDY) only upon receipt of an address                     RESET. Care should be exercised if the contents of a register are
character. The CPU compares the received address to its station                changed during operation, since certain changes may cause
address and enables the receiver if it wishes to receive the                   operational problems.
subsequent data characters. Upon receipt of another address
character, the CPU may disable the receiver to initiate the process            For example, changing the number of bits per character while the
again.                                                                         transmitter is active may cause the transmission of an incorrect
                                                                               character. In general, the contents of the MR, the CSR, and the
A transmitted character consists of a start bit, the programmed                OPCR should only be changed while the receiver(s) and
number of data bits, and Address/Data (A/D) bit, and the                       transmitter(s) are not enabled, and certain changes to the ACR
programmed number of stop bits. The polarity of the transmitted A/D            should only be made while the C/T is stopped.
bit is selected by the CPU by programming bit MR1[2]. MR1[2]= 0
transmits a zero in the A/D bit position, which identifies the                 The channel has 3 mode registers (MR0, 1, 2) which control the
corresponding data bits as data. MR1[2] = 1 transmits a one in the             basic configuration of the channel. Access to these registers is
A/D bit position, which identifies the corresponding data bits as an           controlled by independent MR address pointers. These pointers are
address. The CPU should program the mode register prior to                     set to 0 or 1 by MR control commands in the command register
loading the corresponding data bits into the TxFIFO.                           "Miscellaneous Commands". Each time the MR registers are
                                                                               accessed the MR pointer increments, stopping at MR2. It remains
MR1[2] = 1 transmits a one in the A/D bit position, which identifies           pointing to MR2 until set to 0 or 1 via the miscellaneous commands
the corresponding data bits as an address. The CPU should                      of the command register. The pointer is set to 1 on reset for
program the mode register prior to loading the corresponding data              compatibility with previous Philips Semiconductors UART software.
bits into the TxFIFO.
                                                                               Refer to Table 2 for register bit descriptions. The reserved registers
In this mode, the receiver continuously looks at the received data             at addresses 0x02 and 0x0A should never be read during normal
stream, whether it is enabled or disabled. If disabled, it sets the            operation since they are reserved for internal diagnostics.
RxRDY status bit and loads the character into the RxFIFO if the
received A/D bit is a one (address tag), but discards the received

Address Bits

   A[3:0]
Table 1. SC28L91 register addressing
0 0 0 0 ModeRegister(MR0,MR1,MR2)
             READ (RDN = 0)                                                    WRITE (WRN = 0)
                                                                               Mode Register(MR0, MR1, MR2)

0 0 0 1 Status Register(SR)                                                    Clock Select Register(CSR)

0 0 1 0 Reserved                                                               Command Register(CR)

0 0 1 1 Rx Holding Register(RxFIFO)                                            Tx Holding Register(RxFIFO)

0 1 0 0 Input Port Change Register (IPCR)                                      Aux. Control Register (ACR)

0 1 0 1 Interrupt Status Register (ISR)                                        Interrupt Mask Register (IMR)

0 1 1 0 Counter/Timer Upper (CTU)                                              C/T Upper Preset Register (CTPU)

0 1 1 1 Counter/Timer Lower (CTL)                                              C/T Lower Preset Register (CTPL)

1 1 0 0 Interrupt vector (68K mode), Misc. register in Intel mode Interrupt vector (68K mode), Misc. register in Intel mode

1 1 0 0 IVR Motorola mode, Misc. register (Intel mode)                         IVR Motorola mode, Misc. register (Intel mode)

1 1 0 1 Input Port (IPR)                                                       Output Port Configuration Register (OPCR)

1 1 1 0 Start Counter Command                                                  Set Output Port Bits Command (SOPR)

1 1 1 1 Stop Counter Command                                                   Reset output Port Bits Command (ROPR)

NOTE:
1. The three MR registers are accessed via the MR Pointer and Commands 0x1n and 0xBn (where n = represents receiver and transmitter enable bits)

2004 Oct 21                                                                20
Philips Semiconductors                                                                                                  Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                 SC28L91
  Receiver/Transmitter (UART)

Register Acronyms and Read / Write Capability                             Interrupt Mask Register             IMR           W
(R/W = Read/Write, R = Read only, W = Write only)                         Counter Timer Upper Value
                                                                          Counter Timer Lower Value           CTU           R
                                                                          Counter Timer Preset Upper
Mode Register                               MRn           R/W             Counter Timer Preset Lower          CTL           R
                                                                          Input Port Register
Status Register                             SR            R               Output Configuration Register       CTPU          W
                                                                          Set Output Port
Clock Select                                CSR           W               Reset Output Port                   CTPL          W
                                                                          Interrupt vector or GP register
Command Register                            CR            W                                                   IPR           R

Receiver FIFO                               RxFIFO R                                                          OPCR          W

Transmitter FIFO                            RxFIFO W                                                          Bits          W

Input Port Change Register                  IPCR          R                                                   Bits          W

Auxiliary Control Register                  ACR           W                                                   IVR/GP R/W

Interrupt Status Register                   ISR           R

Table 2. Condensed Register bit formats

Name         Adr Bit 7        Bit 6            Bit 5           Bit 4          Bit 3         Bit 2             Bit 1         Bit 0
MR0                                                                           FIFO SIZE                       TEST 2
             0 WATCH          RxINT BIT 2 TxINT [1:0]                                       BAUD RATE                       BAUD RATE
                     DOG                                                                    EXTENDED                        EXTENDED 1
                                                                                            II

MR1          0 RxRTS          RxINT BIT 1 Error Mode Parity Mode                            Parity Type Bits per Character
MR2                  Control

             0 Channel Mode                    TxRTS           CTSN Enable Stop Bit Length
                                               Control         Tx

CSR          1    Receiver Clock, Select Code                                 Transmitter Clock select code,

SR           1    Received    Framing          Parity Error Overrun Error     TxEMT         TxRDY             RxFULL        RxRDY
                  Break       Error                                                                                         Enable Rx

CR           2    Channel Command codes                                       Disable Tx    Enable Tx         Disable Rx    State of IP0
                                                                                                                            Enable IP0
RxFIFO 3          Read 8 bits from Rx FIFO                                                                                  TxRDY

TxFIFO 3          Write 8 bits to Tx FIFO

IPCR         4    Delta IP3 Delta IP2          Delta IP1       Delta IP0      State of IP3  State of IP2      State of IP1
                                                                                                              Enable IP1
ACR          4    Baud Group Counter Timer mode and clock select              Enable IP3    Enable IP2        RxRDY

ISR          5    Change      Ignore in ISR Reads                             Counter       Change
                  Input Port                                                  Ready         Break

IMR          5    Change      Set to 0         Set to 0        Set to 0       Counter       Change            RxRDY         TxRDY
                  Input Port                                                  Ready         Break
                                                               State of IP 4
CTU          6    Read 8 MSb of the BRG Timer divisor.         Configure
                                                               OP4
CTPU 6            Write 8 MSb of the BRG Timer divisor.        Set OP 4
                                                               Reset OP 4
CTL          7    Read 8 LSb of the BRG Timer divisor.

CTPL 7            Write 8 LSb of the BRG Timer divisor.

IPR          D    State of IP State of IP 6 State of IP 5                     State of IP 3 State of IP 2     State of IP1 State of IP 0
                                                                              Configure OP3                   Configure OP2
OPCR D            Configure   Configure        Configure
                  OP7         OP6              OP5

Strt C/T E        Read Address E to start Counter Timer
SOPR E
Stp C/T F         Set OP 7 Set OP 6            Set OP 5                       Set OP 3      Set OP 2          Set OP 1      Set OP 0
ROPR F
                  Read Address F to stop counter Timer

                  Reset OP 7 Reset OP 6 Reset OP 5                            Reset OP 3 Reset OP 2           Reset OP 1 Reset OP 0

2004 Oct 21                                                           21
Philips Semiconductors                                                                                                      Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                     SC28L91
  Receiver/Transmitter (UART)

REGISTER DESCRIPTIONS MODE REGISTERS

MR0 Mode Register 0
MR0
Mode Register 0. MR0 is accessed by setting the MR pointer to 0 via the command register command B.

Addr           Bit 7        BIT 6                 BITS 5:4                BIT 3      BIT 2                        BIT 1     BIT 0
                                                                                                                  TEST 2    BAUD RATE
               Rx           RxINT BIT 2           TxINT (1:0)             FIFO SIZE  BAUD RATE                              EXTENDED 1
                                                                                     EXTENDED II                  Set to 0
                                                                                                                            0 = Normal
                                                                                                                            1 = Extend
0x00WATCHDOG
0x08
               0 = Disable  See Tables in         See Table 4             0 = 8 byte FIFO 0 = Normal
               1 = Enable   MR0 descrip-                                  1 = 16 byte FIFO 1 = Extend II
                            tion

MR0[7]--Watchdog Control                                                      MR0[5:4]--Tx interrupt fill level.

This bit controls the receiver watchdog timer. 0 = disable,                   Table 4. Transmitter FIFO
1 = enable. When enabled, the watch dog timer will generate a             MR0[5:4] Interrupt Condition
receiver interrupt if the receiver FIFO has not been accessed within          Interrupt fill level MR0(3) = 0 (8 bytes)
64 bit times of the receiver 1X clock. This is used to alert the control
processor that data is in the RxFIFO that has not been read. This          00
situation may occur when the byte count of the last part of a             10
message is not large enough to generate an interrupt.                                8 bytes empty (Tx EMPTY)

MR0[6]--Rx Interrupt bit 2                                                    01     4 or more bytes empty
Bit 2 of receiver FIFO interrupt level. This bit along with Bit 6 of MR1   11
                                                                                     6 or more bytes empty

                                                                                     1 or more bytes empty (Tx RDY)

sets the fill level of the FIFO that generates the receiver interrupt.

                                                                              Table 4a. Transmitter FIFO

MR0[6], MR1[6] Rx Interrupt bits
Note that this control is split between MR0 and MR1. This is for

backward compatibility to legacy software of the SC2692 and

SCN2681 dual UART devices.

Table 3. Receiver FIFO
Interrupt fill level (MR0(3) = 0 (8 bytes)
                                                                              Interrupt fill level MR0(3) = 1 (16 bytes)

                                                                              MR0[5:4] Interrupt Condition

                                                                              00     16 bytes empty (Tx EMPTY)

                                                                              01     8 or more bytes empty
MR0[6] MR1[6]
                                                                              10     12 or more bytes empty
00
                      Interrupt Condition                                     11     1 or more bytes empty (Tx RDY)

10
                      1 or more bytes in FIFO (Rx RDY)

01                    6 or more bytes in FIFO
11                                         For the transmitter these bits control the number of FIFO positions
                      4 or more bytes in FIFO                                 empty when the transmitter will attempt to interrupt. After the reset
                                                                              the transmit FIFO has 8 bytes empty. It will then attempt to interrupt
                      8 bytes in FIFO (Rx FULL)                               as soon as the transmitter is enabled. The default setting of the MR0

Table 3a. Receiver FIFO                                                       bits [5:4] condition the transmitter to attempt to interrupt only when it
                                                                              is completely empty. As soon as onebyte is loaded, it is no longer
00
Interrupt fill level(MR0(3)=1 (16 bytes)                                      empty and hence will withdraw its interrupt request.

MR0[6] MR1[6]         Interrupt Condition                                     MR0[3]--FIFO size
01                                                          Selects the FIFO depth at 8 or 16 bytes. See Tables 3 and 4
                      1 or more bytes in FIFO (Rx RDY)
10                                                          MR0[2:0]--Baud Rate Group Selection
                      8 or more bytes in FIFO                                 These bits are used to select one of the sixbaud rate groups.
11                                         See Table 5 for the group organization.
                      12 or more bytes in FIFO

                      16 bytes in FIFO (Rx FULL)

                                                                               000 Normal mode

For the receiver these bits control the number of FIFO positions               001 Extended mode I
filled when the receiver will attempt to interrupt. After the reset the       100 Extended mode II
receiver FIFO is empty. The default setting of these bits cause the

receiver to attempt to interrupt when it has one or more bytes in it.

                                                                              Other combinations of MR2[2:0] should not be used.

2004 Oct 21                                                               22
Philips Semiconductors                                                                                        Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                       SC28L91
  Receiver/Transmitter (UART)

Addr
MR1 Mode Register 1
MR1
             BIT 7        BIT 6      BIT 5                                 BIT 4  BIT 3          BIT 2        BIT 1             BIT 0
                                                                                                 PARITY TYPE
             Rx CONTROLS  RxINT      ERROR                                 PARITY MODE                        BITS PER
             RTS          BIT 1      MODE                                                        0 = Even     CHARACTER
                                                                                                 1 = Odd
                          0 = RxRDY  0 = Char
                          1 = FFULL  1 = Block
0x00
NOTE:0 = No
             1 = Yes                                                       00 = With Parity                   00 = 5
                                                                           01 = Force Parity                  01 = 6
                                                                           10 = No Parity                     10 = 7
                                                                           11 = Multi-drop Mode               11 = 8

In block error mode, block error conditions must be cleared by using the error reset command (command 4x) or a receiver reset.

MR1 is accessed when the MR pointer points to MR1. The pointer is              provided on a character-by-character basis; the status applies only
set to MR1 by RESET or by a `set pointer' command applied via CR               to the character at the top of the FIFO. In the `block' mode, the
command 0x10. After reading or writing MR1, the pointer will point to          status provided in the SR for these bits is the accumulation
MR2 and will not move from MR2 on subsequent MR reads or                       (logical-OR) of the status for all characters coming to the top of the
writes.                                                                        FIFO since the last `reset error' command was issued.

MR1[7]-- Receiver RequesttoSend Control (Flow Control)                       MR1[4:3|-- Parity Mode Select
This bit controls the deactivation of the RTSN output (OP0) by the             If `with parity' or `force parity' is selected a parity bit is added to the
receiver. This output is normally asserted by setting OPR[0] and               transmitted character and the receiver performs a parity check on
negated by resetting OPR[0]. Proper automatic operation of flow                incoming data MR1[4:3] = 11 selects operation in the special
control requires OPR[0] to be set to logical 1.                                multidrop mode described in the Operation section.

MR1[7] = 1 causes RTSN to be negated (OP0 is driven to a `1'                   MR1[2]-- Parity Type Select
[VCC]) upon receipt of a valid start bit if the FIFO is full. This is the      This bit selects the parity type (odd or even) if the `with parity' mode
beginning of the reception of the ninth byte. If the FIFO is not read          is programmed by MR1[4:3], and the polarity of the forced parity bit
before the start of the tenth or 17th byte, an overrun condition will          if the `force parity' mode is programmed. It has no effect if the `no
occur and the tenth or 17th or 17th byte will be lost. However, the bit        parity' mode is programmed. In the special multi-drop mode it
in OPR[0] is not reset and RTSN will be asserted again when an                 selects the polarity of the A/D bit.
empty FIFO position is available. This feature can be used for flow
control to prevent overrun in the receiver by using the RTSN output            MR1[1:0]-- Bits Per Character Select
signal to control the CTSN input of the transmitting device.                   This field selects the number of data bits per character to be
                                                                               transmitted and received. The character length does not include the
MR1[6]--Rx Interrupt Bit 1                                                     start, parity, and stop bits.
Bit 1 of the receiver interrupt control. See description under MR0[6].

MR1[5]-- Error Mode Select
This bit selects the operating mode of the three FIFOed status bits
(FE, PE, and received break) for. In the `character' mode, status is

2004 Oct 21                                                                23
Philips Semiconductors                                                                                      Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                     SC28L91
  Receiver/Transmitter (UART)

MR2 Mode Register 2

MR2 is accessed when the MR pointer points to MR2, which occurs after any access to MR1. Accesses to MR2 do not change the pointer.
ADDR
MRBIT 7BIT 6BIT 5BIT 4                  BIT 3      BIT 2      BIT 1      BIT 0

0x00CHANNEL MODE
                               Tx CONTROLS CTS                             STOP BIT LENGTH

                               RTS      ENABLE Tx NOTE: Add 0.5 to binary codes 07 for 5 bit character lengths.

             00 = Normal       0 = No   0 = No                             0 = 0.563  4 = 0.813  8 = 1.563  C = 1.813
             01 = Auto-Echo    1 = Yes  1 = Yes                            1 = 0.625  5 = 0.875  9 = 1.625  D = 1.875
             10 = Local loop                                               2 = 0.688  6 = 0.938  A = 1.688  E = 1.938
             11 = Remote loop                                              3 = 0.750  7 = 1.000  B = 1.750  F = 2.000
NOTE:
Add 0.5 to values shown for 07 if channel is programmed for 5 bits/char.

MR2[7:6]-- Mode Select                                                     4. The received parity is not checked and is not regenerated for
The channel of the UART can operate in one of four modes.                      transmission, i.e., transmitted parity is as received.
MR2[7:6] = 00 is the normal mode, with the transmitter and receiver
operating independently.                                                   5. The receiver must be enabled.

MR2[7:6] = 01 places the channel in the automatic echo mode,               6. Character framing is not checked, and the stop bits are
which automatically retransmits the received data. The following               retransmitted as received.
conditions are true while in automatic echo mode:
1. Received data is reclocked and retransmitted on the TxD output.         7. A received break is echoed as received until the next valid start
                                                                               bit is detected.
2. The receive clock is used for the transmitter.
                                                                           The user must exercise care when switching into and out of the
3. The receiver must be enabled, but the transmitter needs not be          various modes. The selected mode will be activated immediately
    enabled.                                                               upon mode selection, even if this occurs in the middle of a received
                                                                           or transmitted character. Likewise, if a mode is deselected the
4. The TxRDY and TxEMT status bits are inactive.                           device will switch out of the mode immediately.

5. The received parity is checked, but is not regenerated for              An exception to this occurs when switching out of auto echo or
    transmission, i.e. transmitted parity bit is as received.              remote loop back modes. If the de-selection occurs just after the
                                                                           receiver has sampled the stop bit (indicated in auto echo by
6. Character framing is checked, but the stop bits are retransmitted       assertion of RxRDY) and the transmitter is enabled, then the
    as received.                                                           transmitter will remain in auto echo mode until the stop bit(s) have
                                                                           been re-transmitted.
7. A received break is echoed as received until the next valid start
    bit is detected.                                                       In most situations the above is rendered transparent by other
                                                                           system considerations. However recall that the stop bit sequence
8. CPU to receiver communication continues normally, but the CPU           may be very long compared to bus cycles. If rapid reconfiguration of
    to transmitter link is disabled.                                       the transmitter is desired in the above conditions the controlling
                                                                           system should wait for the TxEMT bit to set or issue a Tx software
MR2[7:6] = 10 selects local loop back diagnostic mode. In this             reset before reconfiguration begins.
mode:
1. The transmitter output is internally connected to the receiver          MR2[5]-- Transmitter RequesttoSend Control
                                                                           This bit controls the deactivation of the RTSN output (OP0) by the
    input.                                                                 transmitter. This output is normally asserted by setting OPR[0] and
                                                                           negated by resetting OPR[0]. MR2[5] = 1 caused OPR[0] to be
2. The transmit clock is used for the receiver.                            reset automatically one bit time after the characters in the transmit
                                                                           shift register and in the TxFIFO, if any, are completely transmitted
3. The TxD output is held High.                                            including the programmed number of stop bits, if the transmitter is
                                                                           not enabled.
4. The RxD input is ignored.
                                                                           This feature can be used to automatically terminate the transmission
5. The transmitter must be enabled, but the receiver need not be           of a message as follows ("line turnaround"):
    enabled.                                                               1. Program autoreset mode: MR2[5] = 1.

6. CPU to transmitter and receiver communications continue                 2. Enable transmitter.
    normally.
                                                                           3. Asset RTSN: OPR[0] = 1.
MR2[7:6] = 11 selects remote loop back diagnostic mode. In this
mode:                                                                      4. Send message.
1. Received data is reclocked and retransmitted on the TxD
                                                                           5. Disable transmitter after the last character is loaded into the
    output.                                                                   TxFIFO.

2. The receive clock is used for the transmitter.

3. Received data is not sent to the local CPU, and the error status
    conditions are inactive.

2004 Oct 21                                                           24
Philips Semiconductors                                                            Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                           SC28L91
  Receiver/Transmitter (UART)

6. The last character will be transmitted and OPR[0] will be reset                MR2[3:0]-- Stop Bit Length Select
    one bit time after the last stop bit, causing RTSN to be negated.             This field programs the length of the stop bit appended to the
                                                                                  transmitted character. Stop bit lengths of 9/16 to 1 and 19/16 to 2
MR2[4]-- Clear-to-Send Control                                                    bits, in increments of 1/16 bit, can be programmed for character
If this bit is 0, CTSN has no effect on the transmitter. If this bit is a 1,      lengths of 6, 7, and 8 bits. For a character lengths of 5 bits, 11/16
the transmitter checks the state of CTSN (IP0) the time it is ready to            to 2 stop bits can be programmed in increments of 1/16 bit. In all
send a character. If IP0 is asserted (Low), the character is                      cases, the receiver only checks for a `mark' condition at the center
transmitted. If it is negated (High), the TxD output remains in the               of the stop bit position (one half-bit time after the last data bit, or
marking state and the transmission is delayed until CTSN goes low.                after the parity bit if enabled is sampled).
Changes in CTSN while a character is being transmitted do not
affect the transmission of that character..                                       If an external 1X clock is used for the transmitter, then MR2[3] = 0
                                                                                  selects one stop bit and MR2[3] = 1 selects two stop bits to be
                                                                                  transmitted.

2004 Oct 21                                                                   25
Philips Semiconductors                                                                                   Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                  SC28L91
  Receiver/Transmitter (UART)

Addr
CSR CLOCK SELECT REGISTER
CSR
             CSR (7:4)                                                   CSR (3:0)
                                                                         TRANSMITTER CLOCK SELECT
                                                                         See Text and table 5
0x01
             RECEIVER CLOCK SELECT

             See Text and table 5

Table 5. Baud rate (base on a 3.6864MHz crystal clock)
             MR0[0] = 0 (Normal Mode)               MR0[0] = 1 (Extended Mode I)             MR0[2] = 1 (Extended Mode II)

CSRA[7:4]    ACR[7] = 0            ACR[7] = 1       ACR[7] = 0           ACR[7] = 1          ACR[7] = 0  ACR[7] = 1

0000         50                    75               300                  450                 4,800       7,200

0001         110                   110              110                  110                 880         880

0010         134.5                 134.5            134.5                134.5               1,076       1,076

0011         200                   150              1200                 900                 19.2K       14.4K

0100         300                   300              1800                 1800                28.8K       28.8K

0101         600                   600              3600                 3600                57.6K       57.6K

0110         1,200                 1,200            7200                 7,200               115.2K      115.2K

0111         1,050                 2,000            1,050                2,000               1,050       2,000

1000         2,400                 2,400            14.4K                14.4K               57.6K       57.6K

1001         4,800                 4,800            28.8K                28.8K               4,800       4,800

1010         7,200                 1,800            7,200                1,800               57.6K       14.4K

1011         9,600                 9,600            57.6K                57.6K               9,600       9,600

1100         38.4K                 19.2K            230.4K               115.2K              38.4K       19.2K

1101         Timer                 Timer            Timer                Timer               Timer       Timer

1110         IP416X               IP416X          IP416X              IP416X             IP416X     IP416X

1111         IP41X                IP41X           IP41X               IP41X              IP41X      IP41X

NOTE:
1. The receiver clock is always a 16X clock except for CSR[7:4] = 1111. CSR[3:0]-- Transmitter Clock Select. This field selects the baud rate

    clock for the transmitter.

The field definition is as shown in Table 5, except as follows:

CSR[3:0]

1110                     IP3 16X

1111                     IP3 1X

The transmitter clock is always a 16X clock except for CSR[3:0] = 1111.

Table 6. Bit rate generator characteristics for Crystal or Clock = 3.6864MHz
NORMAL RATE (BAUD)                          ACTUAL 16X CLOCK (KHz)                   ERROR (%)

50                                          0.8                                      0

75                                          1.2                                      0

110                                         1.759                                    0.069

134.5                                       2.153                                    0.059

150                                         2.4                                      0

200                                         3.2                                      0

300                                         4.8                                      0

600                                         9.6                                      0

1050                                        16.756                                   0.260

1200                                        19.2                                     0

1800                                        28.8                                     0

2000                                        32.056                                   0.175

2400                                        38.4                                     0

4800                                        76.8                                     0

7200                                        115.2                                    0

9600                                        153.6                                    0

19.2K                                       307.2                                    0

38.4K                                       614.4                                    0

NOTE:
Duty cycle of 16X clock is 50% 1%

2004 Oct 21                                                      26
Philips Semiconductors                                                                                                  Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                 SC28L91
  Receiver/Transmitter (UART)

CR--Command Register                                                      `reset transmitter' commands cannot be specified in a single
                                                                          command word.
CR is a register used to supply commands to the UART. Multiple
commands can be specified in a single write to CR as long as the
commands are nonconflicting, e.g., the `enable transmitter' and

Addr
CR COMMAND REGISTER

CRBit 7BIT 6BIT 5BIT 4
                                                                          BIT 3       BIT 2      BIT 1                  BIT 0

                                                                          Disable Tx  Enable Tx  Disable Rx             Enable Rx

                                                                          1 = Yes     1 = Yes    1 = Yes                1 = Yes
                                                                          0 = No      0 = No     0 = No                 0 = No
0x02
             MISCELLANEOUS COMMANDS

             See Text of Channel Command Register

NOTES:

Access to the miscellaneous commands should be separated by 3 X1 clock edges. A disabled transmitter cannot be loaded.

CR[7:4]--Miscellaneous Commands                                           1011  Set MR pointer to `0'
Execution of the commands in the upper four bits of this register         1100
must be separated by 3 X1 clock edges. Other reads or writes                    Disable Timeout Mode. This command returns control
(including writes to the lower four bits) may be inserted to achieve      1101  of the C/T to the regular START/STOP counter com-
this separation.                                                          1110  mands. It does not stop the counter, or clear any pend-
                                                                                ing interrupts. After disabling the timeout mode, a `Stop
CR[7:4]--Commands                                                         1111  Counter' command should be issued to force a reset of
                                                                                the ISR[3] bit
0000    No command.
0001                                                                            Not used.
0010    Reset MR pointer. Causes the MR pointer to point to
0011    MR1.                                                                    Power Down Mode On. In this mode, the UART oscilla-
0100                                                                            tor is stopped and all functions requiring this clock are
        Reset receiver. Resets the receiver as if a hardware                    suspended. The execution of commands other than
0101    reset had been applied. The receiver is disabled and                    disable power down mode (1111) requires a X1/CLK.
0110    the FIFO is flushed.                                                    While in the power down mode, do not issue any com-
                                                                                mands to the CR except the disable power down mode
0111    Reset transmitter. Resets the transmitter as if a hard-                 command. The contents of all registers will be saved
1000    ware reset had been applied.                                            while in this mode. It is recommended that the transmit-
1001                                                                            ter and receiver be disabled prior to placing the UART
1010    Reset error status. Clears the Received Break, Parity                   into power down mode.
        Error, and Overrun Error bits in the status register
        (SR[7:4]). Used in character mode to clear OE status                    Disable Power Down Mode. This command restarts the
        (although Received Break, PE and FE bits will also be                   oscillator. After invoking this command, wait for the os-
        cleared) and in block mode to clear all error status after              cillator to start up before writing further commands to
        a block of data has been received.                                      the CR.

        Reset break change interrupt. Causes the break detect             CR[3]--Disable Transmitter
        change bit in the interrupt status register (ISR[2]) to be        This command terminates transmitter operation and reset the
        cleared to zero                                                   TxRDY and TxEMT status bits. However, if a character is being
                                                                          transmitted or if a character is in the TxFIFO when the transmitter is
        Start break. Forces the TxD output Low (spacing). If the          disabled, the transmission of the character(s) is completed before
        transmitter is empty the start of the break condition will        assuming the inactive state.
        be delayed up to two bit times. If the transmitter is ac-
        tive the break begins when transmission of the charac-            CR[2]--Enable Transmitter
        ter is completed. If a character is in the TxFIFO, the            Enables operation of the transmitter. The TxRDY and TxEMT status
        start of the break will be delayed until that character, or       bits will be asserted if the transmitter is idle.
        any other loaded subsequently are transmitted. The
        transmitter must be enabled for this command to be                CR[1]--Disable Receiver
        accepted.                                                         This command terminates operation of the receiver immediately--a
                                                                          character being received will be lost. The command has no effect on
        Stop break. The TxD line will go High (marking) within            the receiver status bits or any other control registers. If the special
        two bit times. TxD will remain High for one bit time be-          multi-drop mode is programmed, the receiver operates even if it is
        fore the next character, if any, is transmitted.                  disabled. See Operation section.

        Assert RTSN. Causes the RTSN output to be asserted                CR[0]--Enable Receiver
        (Low).                                                            Enables operation of the receiver. If not in the special wakeup mode,
                                                                          this also forces the receiver into the search for startbit state.
        Negate RTSN. Causes the RTSN output to be negated
        (High)

        Set Timeout Mode On. The receiver in this channel will
        restart the C/T as the receive character is transferred
        from the shift register to the RxFIFO. The C/T is placed
        in the counter mode, the START/STOP counter com-
        mands are disabled, the counter is stopped, and the
        Counter Ready Bit, ISR[3], is reset. (See also Watch-
        dog timer description in the receiver section.)

2004 Oct 21                                                           27
Philips Semiconductors                                                                                    Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                   SC28L91
  Receiver/Transmitter (UART)

SR Status Register

Addr         Bit 7    BIT 6    BIT 5               BIT 4                       BIT 3    BIT 2    BIT 1    BIT 0

SR           RECEIVED FRAMING PARITY               OVERRUN TxEMT                        TxRDY    FFULL    RxRDY

             BREAK1   ERROR1   ERROR1              ERROR

0x01         0 = No   0 = No   0 = No              0 = No                      0 = No   0 = No   0 = No   0 = No

             1 = Yes  1 = Yes  1 = Yes             1 = Yes                     1 = Yes  1 = Yes  1 = Yes  1 = Yes

1. These status bits are appended to the corresponding data character in the receive FIFO. A read of the status provides these bits [7:5] from

the top of the FIFO together with bits [4:0]. These bits are cleared by a "reset error status" command. In character mode they are discarded

when the corresponding data character is read from the FIFO. In block error mode, the errorreset command (command 4x or receiver

reset) must used to clear block error conditions.

SR[7]-- Received Break                                                         This bit is cleared by a `reset error status' command.
This bit indicates that an all zero character of the programmed
length has been received without a stop bit. Only a single FIFO                SR[3]-- Transmitter Empty (TxEMT)
position is occupied when a break is received: further entries to the          This bit will be set when the transmitter under runs, i.e., both the
FIFO are inhibited until the RxD line returns to the marking state for         TxEMT and TxRDY bits are set. This bit and TxRDY are set when
at least one-half a bit time two successive edges of the internal or           the transmitter is first enabled and at any time it is re-enabled after
external 1X clock. This will usually require a high time of one X1             either (a) reset, or (b) the transmitter has assumed the disabled
clock period or 3 X1 edges since the clock of the controller is                state. It is always set after transmission of the last stop bit of a
not synchronous to the X1 clock.                                               character if no character is in the THR awaiting transmission.

When this bit is set, the `change in break' bit in the ISR (ISR[2]) is         It is reset when the THR is loaded by the CPU, a pending
set. ISR[2] is also set when the end of the break condition, as                transmitter disable is executed, the transmitter is reset, or the
defined above, is detected.                                                    transmitter is disabled while in the under run condition.

The break detect circuitry can detect breaks that originate in the             SR[2]-- Transmitter Ready (TxRDY)
middle of a received character. However, if a break begins in the              This bit, when set, indicates that the transmit FIFO is not full and
middle of a character, it must persist until at least the end of the next      ready to be loaded with another character. This bit is cleared when
character time in order for it to be detected.                                 the transmit FIFO is loaded by the CPU and there are (after this
                                                                               load) no more empty locations in the FIFO. It is set when a
This bit is reset by command 4 (0100) written to the command                   character is transferred to the transmit shift register. TxRDY is reset
register or by receiver reset.                                                 when the transmitter is disabled and is set when the transmitter is
                                                                               first enabled. Characters loaded to the TxFIFO while this bit is 0 will
SR[6]-- Framing Error                                                          be lost. This bit has different meaning from ISR[0].
This bit, when set, indicates that a stop bit was not detected (not a
logical 1) when the corresponding data character in the FIFO was               SR[1]-- FIFO Full (FFULL)
received. The stop bit check is made in the middle of the first stop bit       This bit is set when a character is transferred from the receive shift
position.                                                                      register to the receive FIFO and the transfer causes the FIFO to
                                                                               become full, i.e., all eight (or 16) FIFO positions are occupied. It is
SR[5]-- Parity Error                                                           reset when the CPU reads the receive FIFO. If a character is waiting
This bit is set when the `with parity' or `force parity' mode is               in the receive shift register because the FIFO is full, FFULL will not
programmed and the corresponding character in the FIFO was                     be reset when the CPU reads the receive FIFO. This bit has
received with incorrect parity.                                                different meaning from IRS when MR1 6 is programmed to a `1'.

In the special multi-drop mode the parity error bit stores the receive         SR[0]-- Receiver Ready (RxRDY)
A/D (Address/Data) bit.                                                        This bit indicates that a character has been received and is waiting
                                                                               in the FIFO to be read by the CPU. It is set when the character is
SR[4]-- Overrun Error                                                          transferred from the receive shift register to the FIFO and reset
This bit, when set, indicates that one or more characters in the               when the CPU reads the receive FIFO, only if (after this read) there
received data stream have been lost. It is set upon receipt of a new           are no more characters in the FIFO the Rx FIFO becomes empty.
character when the FIFO is full and a character is already in the
receive shift register waiting for an empty FIFO position. When this
occurs, the character in the receive shift register (and its break
detect, parity error and framing error status, if any) is lost.

2004 Oct 21                                                                28
Philips Semiconductors                                                                                                Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                               SC28L91
  Receiver/Transmitter (UART)

OPCR Output Port Configuration Register

Addr         Bit 7          BIT 6          BIT 5                     BIT 4              BIT 3  BIT 2          BIT 1 BIT 0
                                                                     OP4
OPCR         OP7            OP6            OP5                       0 = OPR[4]         OP3    OP2            OP1     OP0
                                                                     1 = RxRDY/FFULL
0x0D         0 = OPR[7] 0 = OPR[6]         0 = OPR[5]                                   00 = OPR[3]           00 = OPR[2]
             1 = Reserved 1 = TxRDY        1 = Reserved                                 01 = C/T OUTPUT       01 = TxC(16X)
                                                                                        10 = Reserved         10 = TxC(1X)
                                                                                        11 = Reserved         11 = RxC(1X)

OPCR[7]--OP7 Output Select                                               OPCR[3:2]--OP3 Output Select
This bit programs the OP7 output to provide one of the following:        This bit programs the OP3 output to provide one of the following:

0 The complement of OPR[7].                                              00 The complement of OPR[3].
1 reserved                                                               01 The counter/timer output, in which case OP3 acts as an

OPCR[6]--OP6 Output Select                                                       open-drain output. In the timer mode, this output is a square
This bit programs the OP6 output to provide one of the following:                wave at the programmed frequency. In the counter mode,
                                                                                 the output remains High until terminal count is reached, at
0 The complement of OPR[6].                                                     which time it goes Low. The output returns to the High state
1 The transmitter interrupt output which is the complement of                   when the counter is stopped by a stop counter command.
                                                                                 Note that this output is not masked by the contents of the
        ISR[0]. When in this mode OP6 acts as an open-drain out-                 IMR.
        put. Note that this output is not masked by the contents of
        the IMR.                                                          10 Reserved
                                                                          11 Reserved

OPCR[5]--OP5 Output Select                                               OPCR[1:0]--OP2 Output Select
This bit programs the OP5 output to provide one of the following:
                                                                         This field programs the OP2 output to provide one of the following:
0 The complement of OPR[5].
1 Reserved                                                               00 The complement of OPR[2].
                                                                          01 The 16X clock for the transmitter. This is the clock selected
OPCR[4]--OP4 Output Select
This field programs the OP4 output to provide one of the following:              by CSR[3:0], and will be a 1X clock if CSR[3:0] = 1111.
                                                                          10 The 1X clock for the transmitter, which is the clock that shifts
0 The complement of OPR[4].
1 The receiver interrupt output which is the complement of                      the transmitted data. If data is not being transmitted, a free
                                                                                 running 1X clock is output.
        ISR[1]. When in this mode OP4 acts as an open-drain out-          11 The 1X clock for the receiver, which is the clock that samples
        put. Note that this output is not masked by the contents of              the received data. If data is not being received, a free run-
        the IMR.                                                                 ning 1X clock is output.

SOPR--Set the Output Port Bits (OPR)

SOPR[7:0]--Ones in the byte written to this register will cause the corresponding bit positions in the OPR to set to 1. Zeros have no effect. This
allows software to set individual bits with our keeping a copy of the OPR bit configuration.

Addr         Bit 7          BIT 6          BIT 5          BIT 4          BIT 3          BIT 2          BIT 1          BIT 0

SOPR OP 7                   OP 6           OP 5           OP 4           OP 3           OP 2           OP 1           OP 0

0x0E         1 = set bit    1 = set bit    1 = set bit    1 = set bit    1 = set bit    1 = set bit    1 = set bit    1 = set bit
             0 = no change  0 = no change  0 = no change  0 = no change  0 = no change  0 = no change  0 = no change  0 = no change

ROPR--Reset Output Port Bits (OPR)

ROPR[7:0]--Ones in the byte written to the ROPR will cause the corresponding bit positions in the OPR to set to 0. Zeros have no effect. This
allows software to reset individual bits with our keeping a copy of the OPR bit configuration.

Addr         Bit 7          BIT 6          BIT 5          BIT 4          BIT 3          BIT 2          BIT 1          BIT 0

ROPR OP 7                   OP 6           OP 5           OP 4           OP 3           OP 2           OP 1           OP 0

0x0F         1 = reset bit  1 = reset bit  1 = reset bit  1 = reset bit  1 = reset bit  1 = reset bit  1 = reset bit  1 = reset bit
             0 = no change  0 = no change  0 = no change  0 = no change  0 = no change  0 = no change  0 = no change  0 = no change

2004 Oct 21                                                          29
Philips Semiconductors                                                                                                       Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                      SC28L91
  Receiver/Transmitter (UART)

OPR Output Port Register

The output pins (OP pins) drive the compliment of the data in this register as controlled by SOPR and ROPR.

Addr         Bit 7      BIT 6        BIT 5          BIT 4                            BIT 3          BIT 2           BIT 1          BIT 0
                                                                                                                    OP 1           OP 0
N/A          OP 7       OP 6         OP 5           OP 4                             OP 3           OP 2            0 = Pin High   0 = Pin High
                                                                                                                    1 = Pin Low    1 = Pin Low
N/A          0 = Pin High 0 = Pin High 0 = Pin High 0 = Pin High 0 = Pin High 0 = Pin High

             1 = Pin Low 1 = Pin Low 1 = Pin Low 1 = Pin Low 1 = Pin Low 1 = Pin Low

ACR Auxiliary Control Register

Addr         Bit 7      BIT 6        BIT 5          BIT 4                            BIT 3          BIT 2           BIT 1          BIT 0

ACR          BRG SET    Counter Timer Mode                                           Delta IP3 int  Delta IP3 int   Delta IP3 int  Delta IP3 int
             Select     Mode and clock sour select                                   enable         enable          enable         enable

0x04         0 = set 1  See table 7                                                  0 = off        0 = off         0 = off        0 = off
             1 = set 2                                                               1 = enabled    1 = enabled     1 = enabled    1 = enabled

ACR--Auxiliary Control Register                                                 Table 7. ACR 6:4 field definition

ACR[7]--Baud Rate Generator Set Select                                          ACR         MODE    CLOCK SOURCE
This bit selects one of two sets of baud rates to be generated by the           6:4
BRG (see Table 5).
                                                                                000         Counter External (IP2)
The selected set of rates is available for use by the receiver and
transmitter as described in CSR. Baud rate generator characteristics            001         Counter TxC 1X clock of transmitter
are given in Table 6.
                                                                                010                 reserved
ACR[6:4]--Counter/Timer Mode And Clock Source Select
This field selects the operating mode of the counter/timer and its              011         Counter Crystal or X1/CLK clock divided by 16
clock source as shown in Table 7
                                                                                100         Timer   External (IP2)
ACR[3:0]--IP3, IP2, IP1, IP0 Change-of-State Interrupt Enable
This field selects which bits of the input port change register (IPCR)          101         Timer   External (IP2) divided by 16
cause the input change bit in the interrupt status register (ISR [7]) to
be set. If a bit is in the `on' state the setting of the corresponding bit      110         Timer   Crystal or external clock (X1/CLK)
in the IPCR will also result in the setting of ISR [7], which results in
the generation of an interrupt output if IMR [7] = 1. If a bit is in the        111         Timer   Crystal or external clock (X1/CLK) divided
`off' state, the setting of that bit in the IPCR has no effect on ISR [7].
                                                                                                    by 16

                                                                                NOTE:

                                                                                1. The timer mode generates a square wave

IPCR Input Port change Register

Addr Bit 7              BIT 6        BIT 5      BIT 4                           BIT 3               BIT 2          BIT 1           BIT 0
                                                                                                    IP 2           IP 1            IP 0
IPCR Delta IP3          Delta IP3    Delta IP3  Delta IP3                       IP 3                0 = low        0 = low         0 = low
                                                                                                    1 = High       1 = High        1 = High
0x04  0 = no change 0 = no change 0 = no change 0 = no change 0 = low
      1 = change 1 = change 1 = change 1 = change 1 = High

IPCR[7:4]--IP3, IP2, IP1, IP0 Change-of-State                                   IPCR[3:0]--IP3, IP2, IP1, IP0 Change-of-State
These bits are set when a change-of-state, as defined in the input              These bits provide the current state of the respective inputs. The
port section of this data sheet, occurs at the respective input pins.           information is unlatched and reflects the state of the input pins at the
They are cleared when the IPCR is read by the CPU. A read of the                time the IPCR is read.
IPCR also clears ISR [7], the input change bit in the interrupt status
register. The setting of these bits can be programmed to generate
an interrupt to the CPU.

2004 Oct 21                                                                 30
Philips Semiconductors                                                                                                        Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                       SC28L91
  Receiver/Transmitter (UART)

ISR--Interrupt Status Register                                                 corresponding bit in the IMR is a zero, the state of the bit in the ISR
                                                                               has no effect on the INTRN output. Note that the IMR does not mask
This register provides the status of all potential interrupt sources.          the reading of the ISR the true status will be provided regardless
The contents of this register are masked by the Interrupt Mask                 of the contents of the IMR. The contents of this register are
Register (IMR). If a bit in the ISR is a `1' and the corresponding bit in      initialized to 0x00' when the UART is reset.
the IMR is also a `1', the INTRN output will be asserted (Low). If the

ISR Interrupt Status Register

Addr         Bit 7           Bits[6:4]                                         BIT 3        BIT 2            BIT 1            BIT 0

ISR          INPUT PORT Ignore in ISR reads.                                   Counter      Delta            RxRDY/           TxRDY
                                                                               Ready        Break            FFULL
             CHANGE          Reserved for future function

0x05         0 = not active                                                    0 = not active 0 = not active 0 = not active 0 = not active
             1 = active
                                                                               1 = active   1 = active       1 = active       1 = active

ISR[7]--Input Port Change Status                                               ISR[1]--Rx Interrupt
This bit is a `1' when a changeofstate has occurred at the IP0,              This bit indicates that the receiver is interrupting according to the fill
IP1, IP2, or IP3 inputs and that event has been selected to cause an           level programmed by the MR0 and MR1 registers. This bit has a
interrupt by the programming of ACR[3:0]. The bit is cleared when              different meaning than the receiver ready/full bit in the status
the CPU reads the IPCR.                                                        register.

ISR[6:4]--Not used, Ignore in ISR read.                                        ISR[0]--Tx Interrupt
                                                                               This bit indicates that the transmitter is interrupting according to the
ISR[3]--Counter Ready.                                                         interrupt level programmed in the MR0[5:4] bits. This bit has a
In the counter mode, this bit is set when the counter reaches                  different meaning than the TxRDY bit in the status register.
terminal count and is reset when the counter is stopped by a stop
counter command.                                                               IMR--Interrupt Mask Register

In the timer mode, this bit is set once the cycle of the generated             The programming of this register selects which bits in the ISR
square wave (every other time that the counter/timer reaches zero              causes an interrupt output. If a bit in the ISR is a `1' and the
count). The bit is reset by a stop counter command. The command,               corresponding bit in the IMR is also a `1' the INTRN output will be
however, does not stop the counter/timer.                                      asserted. If the corresponding bit in the IMR is a zero, the state of
                                                                               the bit in the ISR has no effect on the INTRN output. Note that the
ISR[2]-- Change in Break                                                       IMR does not mask the programmable interrupt outputs OP3OP7
This bit, when set, indicates that the receiver has detected the               or the reading of the ISR.
beginning or the end of a received break. It is reset when the CPU
issues a `reset break change interrupt' command.

IMR Interrupt Mask Register

Addr Bit 7           BIT 6               BIT 5     BIT 4                   BIT 3            BIT 2            BIT 1            BIT 0
                                         Reserved  Reserved                                                                   TxRDY
IMR     INPUT PORT Reserved                                                Counter          Delta            RxRDY/
                                         Set to 0  Set to 0                Ready            Break            FFULL            0 = not enabled
        CHANGE                                                                                                                1 = enabled
                                                                           0 = not enabled  0 = not enabled  0 = not enabled
0x05    0 = not enabled Set to 0                                           1 = enabled      1 = enabled      1 = enabled
        1 = enabled

IVR/GP Interrupt Vector Register (68k mode) or Generalpurpose register (80XXX mode)

IVR/GP       Bit 7           BIT 6       BIT 5             BIT 4               BIT 3        BIT 2            BIT 1            BIT 0

0x0C         Interrupt Vector Register (68XXX mode) or Generalpurpose register (80XXX mode)

This register stores the Interrupt Vector. It is initialized to 0x0F on        When not operating in the 68XXX mode, this register may be used
hardware reset and is usually changed from this value during                   as a general-purpose one-byte storage register. A convenient use
initialization of the SC28L91 for the 68K Mode. The contents of this           may the storing a "shadow" of the contents of another SC28L91
register will be placed on the data bus when IACKN is asserted low             register (IMR, for example).
or a read of address 0xC is performed.

2004 Oct 21                                                                31
Philips Semiconductors                                                                             Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                            SC28L91
  Receiver/Transmitter (UART)

CTPU and CTPL Counter/Timer Registers

CTPU Counter Timer Preset Upper

CTPU         Bit 7  BIT 6        BIT 5   BIT 4                                BIT 3  BIT 2  BIT 1  BIT 0

0x06         The lower eight (8) bits for the 16 bit counter timer preset register

CTPL Counter Timer Preset Low

CTPL         Bit 7  BIT 6        BIT 5   BIT 4                                BIT 3  BIT 2  BIT 1  BIT 0

0x07         The Upper eight (8) bits for the 16 bit counter timer preset register

The CTPU and CTPL hold the eight MSbs and eight Labs,                         counter are read. However, note that a subsequent start counter
respectively, of the value to be used by the counter/timer in either          command will cause the counter to begin a new count cycle using
the counter or timer modes of operation. The minimum value which              the values in CTPU and CTPL.
may be loaded into the CTPU/CTPL registers is H`0002'. Note that
these registers are write-only and cannot be read by the CPU.                 When the C/T clock divided by 16 is selected, the maximum divisor
                                                                              becomes 1,048,575.
In the timer mode, the C/T generates a square wave whose period is
twice the value (in C/T clock periods) of the CTPU and CTPL. The              Output Port Notes
waveform so generated is often used for a data clock. The formula
for calculating the divisor n to load to the CTPU and CTPL for a              The output ports are controlled from four places: the OPCR register,
particular 1X data clock is shown below.                                      the OPR register, the MR registers and the command register
                                                                              (except the 2681 and 68681) The OPCR register controls the source
n = (C/T Clock Frequency) divided by (2 x 16 x Baud rate desired)             of the data for the output ports OP2 through OP7. The data source
                                                                              for output ports OP0 and OP1 is controlled by the MR and CR
Often this division will result in a non-integer number; 26.3, for            registers. When the OPR is the source of the data for the output
example. One can only program integer numbers in a digital divider.           ports, the data at the ports is inverted from that in the OPR register.
Therefore 26 would be chosen. This gives a baud rate error of
0.3/26.3 which is 1.14%; well within the ability asynchronous mode            The content of the OPR register is controlled by the "Set Output Port
of operation.                                                                 Bits Command" and the "Reset Output Bits Command". These
                                                                              commands are at E and F, respectively. When these commands are
The C/T will not be running until it receives an initial `Start Counter'      used, action takes place only at the bit locations where ones exist.
command (read at address A3A0 = 1110). After this, while in timer            For example, a one in bit location 5 of the data word used with the
mode, the C/T will run continuously. Receipt of a start counter               "Set Output Port Bits" command will result in OPR[5] being set to
command (read with A3A0 = 1110) causes the counter to terminate              one. The OP5 would then be set to zero (V SS ). Similarly, a one in
the current timing cycle and to begin a new cycle using the values in         bit position 5 of the data word associated with the "Reset Output
CTPU and CTPL. If the value in CTPU and CTPL is changed, the                  Ports Bits" command would set OPR[5] to zero and, hence, the pin
current half-period will not be affected, but subsequent half periods         OP5 to a one (VDD).
will be affected.
                                                                              The CTS, RTS, CTS Enable Tx signals
The counter ready status bit (ISR[3]) is set once each cycle of the
square wave. The bit is reset by a stop counter command (read with            CTS (Clear To Send) is usually meant to be a signal to the
A3A0 = 0xF). The command however, does not stop the C/T. The                 transmitter meaning that it may transmit data to the receiver. The
generated square wave is output on OP3 if it is programmed to be              CTS input is on pin IP0 for Tx. The CTS signal is active low; thus, it
the C/T output. In the counter mode, the value C/T loaded into                is called CTSN for TxRTS is usually meant to be a signal from the
CTPU and CTPL by the CPU is counted down to 0. Counting begins                receiver indicating that the receiver is ready to receive data. It is
upon receipt of a start counter command. Upon reaching terminal               also active low and is, thus, called RTSN for Rx. RTSN is on pin
count 0x0000, the counter ready interrupt bit (ISR[3]) is set. The            OP0. A receiver's RTS output will usually be connected to the CTS
counter continues counting past the terminal count until stopped by           input of the associated transmitter. Therefore, one could say that
the CPU. If OP3 is programmed to be the output of the C/T, the                RTS and CTS are different ends of the same wire!
output remains high until terminal count is reached, at which time it
goes low. The output returns to the High state and ISR[3] is cleared          MR2[4] is the bit that allows the transmitter to be controlled by the
when the counter is stopped by a stop counter command. The CPU                CTS pin (IP0 or IP1). When this bit is set to one AND the CTS input
may change the values of CTPU and CTPL at any time, but the new               is driven high, the transmitter will stop sending data at the end of the
count becomes effective only on the next start counter commands. If           present character being serialized. It is usually the RTS output of the
new values have not been loaded, the previous count values are                receiver that will be connected to the transmitter's CTS input. The
preserved and used for the next count cycle.                                  receiver will set RTS high when the receiver FIFO is full AND the
                                                                              start bit of the ninth or 17th character is sensed. Transmission then
In the counter mode, the current value of the upper and lower 8 bits          stops with nine or 17 valid characters in the receiver. When MR2[4]
of the counter (CTU, CTL) may be read by the CPU. It is                       is set to one, CTSN must be at zero for the transmitter to operate. If
recommended that the counter be stopped when reading to prevent               MR2[4] is set to zero, the IP pin will have no effect on the operation
potential problems which may occur if a carry from the lower 8 bits           of the transmitter. MR1[7] is the bit that allows the receiver to control
to the upper 8 bits occurs between the times that both halves of the          OP0. When OP0 (or OP1) is controlled by the receiver, the meaning
                                                                              of that pin will be.

2004 Oct 21                                                               32
Philips Semiconductors                                                                                               Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                              SC28L91
  Receiver/Transmitter (UART)

             RESETN                                                         RESETN

                             tRES          Figure 4. Reset Timing                                              tRES           SD00696

                      80XXX Mode                                                                       68XXX Mode

             A0A3    tAS                                     tCH
               CEN                     tAH                                  tRWD
               RDN
                      tCS
                                                  tRW

                                   tDD                        tDF

              D0D7   FLOAT          NOT               VALID                                    FLOAT
             (READ)                 VALID

                                                                                          tRWD

             WDN

               D0D7                                   tDS
             (WRITE)                                                                 tDH

                                                          VALID

                                                                                                                     SD00087

NOTE:
Bus action in the 80XXX mode terminates on the rise of CEN, WRN, or RDN which ever one occurs first.

                                                                     Figure 5. Bus Timing (80XXX mode)

2004 Oct 21                                            33
Philips Semiconductors                                                                                                     Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                    SC28L91
  Receiver/Transmitter (UART)

                                       tCSC

             X1/CLK   tAS                                                          tCH
              A1A4                  tCS                                       tRWD
                                              tAH
                RWN
                 CSN

               D0D7                   tDD                                                                   tDF
                                  tDA                                    DATA VALID
                                        NOT
             DTACKN                    VALID

                                                                         tDCR            tDAH
                                                                               tDAT

NOTE: DACKN low requires two rising edges of X1 clock after CSN is low.        SD00687

                      Figure 6. Bus Timing (Read Cycle) (68XXX mode)

             X1/CLK                   tCSC                                      tCH
              A1A4   tAS                                                      tRWD

                RWN                 tCS
                 CSN                         tAH

               D0D7                   tDS                                               tDH
             DTACKN                                     tDCW
                                                                                         tDAH
                                                                               tDAT

NOTE: DACKN low requires two rising edges of X1 clock after CSN is low.                                           SD00688

                      Figure 7. Bus Timing (Write Cycle) (68XXX mode)

NOTE:
    For Figures 6 and 7 WRN changing within the time of CEN low may cause short read or write pulses that could upset internal pointers and
    registers. Bus action terminates on the rise of CEN or the fall of DACKN, which ever occurs first.

2004 Oct 21                                                              34
Philips Semiconductors                                                                                                                        Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                                       SC28L91
  Receiver/Transmitter (UART)

                                       tCSC

             X1/CLK

             INTRN

             IACKN

                                       tDD                                                                                     tDF

             D0D7

                                                                               tCSD

                                                                         tDAL

             DTACKN

                                                                               tDCR                                 tDAH
                                                                                                                         tDAT
NOTE: DACKN low requires two rising edges of X1 clock after CSN is low.
                                                                                                                                    SD00149

                                  Figure 8. Interrupt Cycle Timing (68XXX mode)

                     RDN

                                  tPS                                          tPH

                     IP0IP6

             (a) INPUT PINS

                             WRN                                                                               tPD  NEW DATA
                                                                         OLD DATA                                                    SD00135
                      OP0OP7
             (b) OUTPUT PINS                                              Figure 9. Port Timing

2004 Oct 21                                                              35
Philips Semiconductors                                                                                                             Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                            SC28L91
  Receiver/Transmitter (UART)

                                 WRN                                                        VM
                                                                                                tIR
                      INTERRUPT1
                            OUTPUT                                                                   VOL +0.5V
                                                                                                                   VOL

                            RDN                         VM

                      INTERRUPT1                                                       tIR
                            OUTPUT                                                                        VOL +0.5V
                                                                                                                         VOL

NOTES:
1. INTRN or OP3-OP7 when used as interrupt outputs.
2. The test for open-drain outputs is intended to guarantee switching of the output transistor. Measurement of this response is referenced from the midpoint of the switching

      signal, VM, to a point 0.5V above VOL. This point represents noise margin that assures true switching has occurred. Beyond this level, the effects of external circuitry and
      test environment are pronounced and can greatly affect the resultant measurement.

                                                                                                                                                                                                                      SD00136

                                      Figure 10. Interrupt Timing (80xxx mode)

                      tCLK                                                                                     VCC
                      tCTC
                      tRx                                                                   NOTE:                             470
                      tTx                                                                   RESISTOR REQUIRED
                                                                                            FOR TTL INPUT.
             X1/CLK                                                                                                                X1
             CTCLK                                                                          CLK                                    X2*

                 RxC                                                                                                               TO UART
                 TxC                                                                                                               CIRCUIT
                                                                                                                                   SD00704
                                             tCLK                                           *NOTE: X2 MUST BE LEFT OPEN.
                                             tCTC
                                             tRx
                                             tTx

                                    3pF                                              SC28L91
                      PARASITIC CAPACITANCE             X1

                                        C1                               2pF

                                       C2                                             50k
                                                                                      to
                                                                                      100k

                                                        X2                             4pF

                      3pF                    3.6864MHz

                      PARASITIC CAPACITANCE

C1 = C2  24pF FOR CL = 20pF
C1 and C2 should be chosen according to the crystal manufacturer's specification.

C1 and C2 values will include any parasitic capacitance of the wiring and X1 X2 pins.

Gain at 3.6864MHz: 9 to 13 dB
Package capacitance approximately 4pF.

                                             Figure 11. Clock Timing

2004 Oct 21                                                 36
Philips Semiconductors                                                                                            Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                           SC28L91
  Receiver/Transmitter (UART)

                                    TxC                                           1 BIT TIME
                              (INPUT)                                       (1 OR 16 CLOCKS)
                                                                         tTXD
                                     TxD
                                                                                   tTCS
                                    TxC
                       (1X OUTPUT)                       Figure 12. Transmitter External Clocks

                                                                                                 SD00138

                                    RxC                  tRXS               tRXH
                           (1X INPUT)

                                    RxD

                                                                                                 SD00139

                                                         Figure 13. Receiver External Clock

             TxD                                     D1  D2             D3        BREAK          D4               D6

TRANSMITTER
       ENABLED

             TxRDY
               (SR2)

             WRN

                       D1  D8                            D9 START           D10 STOP             D11 WILL    D12
                                                                 BREAK
                                                                                        BREAK    NOT BE

             CTSN1                                                                               WRITTEN TO
                (IP0)
                                                                                                 THE TxFIFO

                        RTSN2                                                                                OPR(0) = 1
                         (OP0)                                                                                                        SD00155

                                         OPR(0) = 1
NOTES:
1. Timing shown for MR2[4] = 1.
2. Timing shown for MR2[5] = 1.

                                                         Figure 14. Transmitter Timing

2004 Oct 21                                                    37
Philips Semiconductors                                                                                                                          Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                                                         SC28L91
  Receiver/Transmitter (UART)

                    RxD              D1                  D2              D8                D9        D10              D11      D12              D13

        RECEIVER                                                                                                           D12, D13 WILL BE LOST
        ENABLED                                                                                                            DUE TO RECEIVER DISABLE.

             RxRDY
               (SR0)

             FFULL
               (SR1)

            RxRDY/                                       STATUS DATA                                     STATUS DATA STATUS DATA STATUS DATA
             FFULL                                              D1
             (OP5)2                                                                    D11 WILL BE LOST   D2               D3       D10

                RDN                                                                    DUE TO OVERRUN

        OVERRUN                                                                                                                                 RESET BY COMMAND
               (SR4)

                    RTS1
                    (OP0)

                              OPR[0] = 1

NOTES:

1. Timing shown for MR1[7] = 1.

2. Shown for OPCR[4] = 1 and MR[6] = 0.                                                                                                              SD00156

                                                                         Figure 15. Receiver Timing

                     MASTER STATION                               BIT 9         BIT 9                                                    BIT 9
             TxD                                         ADD#1 1         D0 0                                                  ADD#2 1

TRANSMITTER
       ENABLED

           TxRDY
             (SR2)

        WRN                          ADD#1 MR1[2] = 0 D0                                            MR1[2] = 1 ADD#2

                   MR1[4:3] = 11
                     MR1[2] = 1

                    PERIPHERAL STATION                            BIT 9         BIT 9                                                    BIT 9       BIT 9
                                                  BIT 9  ADD#1 1         D0 0                                                  ADD#2 1                0

             RxD                     0

RECEIVER
ENABLED

RxRDY
  (SR0)

RDN/WRN                                                                  ADD#1         STATUS DATA                                              STATUS DATA
               MR1[4:3] = 11                                                                  D0                                                     ADD#2

                                                                                                                                                                 SD00096

                                                                         Figure 16. Wake-Up Mode

2004 Oct 21                                                                            38
Philips Semiconductors                                                                                Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                               SC28L91
  Receiver/Transmitter (UART)

    INTRN           I = 2.4mA
    DACKN                                             +5V

    D0D7    125pF
   TxDA/B
OP0OP7             I = 2.4mA VOL return to VCC for a 0 level
                    I = 400A VOH return to VSS for a 1 level

             125pF

                                                                                         SD00690

             Figure 17. Test Conditions on Outputs

2004 Oct 21                                                                                       39
Philips Semiconductors                         Product data sheet

  3.3 V or 5.0 V Universal Asynchronous        SC28L91
  Receiver/Transmitter (UART)
                                                   SOT187-2
PLCC44: plastic leaded chip carrier; 44 leads

2004 Oct 21  40
Philips Semiconductors                                                                   Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                  SC28L91
  Receiver/Transmitter (UART)

QFP44: plastic quad flat package; 44 leads (lead length 1.3 mm); body 10 x 10 x 1.75 mm  SOT307-2

2004 Oct 21  41
Philips Semiconductors                                                                          Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                         SC28L91
  Receiver/Transmitter (UART)

REVISION HISTORY

Rev  Date    Description

_3   20041021 Product data (9397 750 13124). Supersedes Product specification of 2000 Sep 22 (9397 750 07549).

             Modifications:

             AC electrical characteristics (5 V) table:

                tRWD (min.) changed from "15 ns" to "17 ns".
                tDCR (max.) changed from "20 ns" to "35 ns".
                tDCW (max.) changed from "20 ns" to "35 ns".
                tCSC (min.) changed from "10 ns" to "16 ns".

             AC electrical characteristics (3.3 V) table:

                tAH (min.) changed from "25 ns" to "33 ns".
                tDS (min.) changed from "25 ns" to "43 ns".
                tRWD (min.) changed from "20 ns" to "27 ns".
                tPD (max.) changed from "70 ns" to "75 ns".
                tIRH (max.) changed from "60 ns" to "79 ns".
                tCLK (min.) changed from "30 ns" to "35 ns".
                tTXD (max.) changed from "60 ns" to "78 ns".
                tDCR (max.) changed from "25 ns" to "57 ns".
                tDCW (max.) changed from "25 ns" to "57 ns".
                tCSC (min.) changed from "15 ns" to "30 ns".

_2   20000922 Product specification (9397 750 07549). ECN 853-2219 24638 of 22 September 2000.

                  Supersedes data of 2000 Apr 03.

2004 Oct 21                                        42
Philips Semiconductors                                                                                           Product data sheet

  3.3 V or 5.0 V Universal Asynchronous                                                                          SC28L91
  Receiver/Transmitter (UART)

Data sheet status

Level  Data sheet status [1]  Product         Definitions
                              status [2] [3]
                                              This data sheet contains data from the objective specification for product development.
I      Objective data sheet   Development     Philips Semiconductors reserves the right to change the specification in any manner without notice.

II     Preliminary data sheet Qualification   This data sheet contains data from the preliminary specification. Supplementary data will be published

                                              at a later date. Philips Semiconductors reserves the right to change the specification without notice, in

                                              order to improve the design and supply the best possible product.

III    Product data sheet     Production      This data sheet contains data from the product specification. Philips Semiconductors reserves the

                                              right to make changes at any time in order to improve the design, manufacturing and supply. Relevant

                                              changes will be communicated via a Customer Product/Process Change Notification (CPCN).

[1] Please consult the most recently issued data sheet before initiating or completing a design.

[2] The product status of the device(s) described in this data sheet may have changed since this data sheet was published. The latest information is available on the Internet at URL
      http://www.semiconductors.philips.com.

[3] For data sheets describing multiple type numbers, the highest-level product status determines the data sheet status.

Definitions

Short-form specification -- The data in a short-form specification is extracted from a full data sheet with the same type number and title. For detailed information see
the relevant data sheet or data handbook.

Limiting values definition -- Limiting values given are in accordance with the Absolute Maximum Rating System (IEC 60134). Stress above one or more of the limiting
values may cause permanent damage to the device. These are stress ratings only and operation of the device at these or at any other conditions above those given
in the Characteristics sections of the specification is not implied. Exposure to limiting values for extended periods may affect device reliability.

Application information -- Applications that are described herein for any of these products are for illustrative purposes only. Philips Semiconductors make no
representation or warranty that such applications will be suitable for the specified use without further testing or modification.

Disclaimers

Life support -- These products are not designed for use in life support appliances, devices, or systems where malfunction of these products can reasonably be
expected to result in personal injury. Philips Semiconductors customers using or selling these products for use in such applications do so at their own risk and agree
to fully indemnify Philips Semiconductors for any damages resulting from such application.

Right to make changes -- Philips Semiconductors reserves the right to make changes in the products--including circuits, standard cells, and/or software--described
or contained herein in order to improve design and/or performance. When the product is in full production (status `Production'), relevant changes will be communicated
via a Customer Product/Process Change Notification (CPCN). Philips Semiconductors assumes no responsibility or liability for the use of any of these products, conveys
no license or title under any patent, copyright, or mask work right to these products, and makes no representations or warranties that these products are free from patent,
copyright, or mask work right infringement, unless otherwise specified.

Contact information                                                 Koninklijke Philips Electronics N.V. 2004
                                                                            All rights reserved. Printed in U.S.A.
    For additional information please visit
    http://www.semiconductors.philips.com.    Fax: +31 40 27 24825

     For sales offices addresses send e-mail to:                    Document order number:                       Date of release: 10-04
     sales.addresses@www.semiconductors.philips.com.                                                                     9397 750 13124

Philips
Semiconductors

2004 Oct 21                                           43
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved