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SAK-XC886CLM-8FFA

器件型号:SAK-XC886CLM-8FFA
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Infineon
厂商官网:http://www.infineon.com/
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器件描述

8-BIT, FLASH, 24 MHz, MICROCONTROLLER, PQFP48

8位, FLASH, 24 MHz, 单片机, PQFP48

参数
SAK-XC886CLM-8FFA功能数量 1
SAK-XC886CLM-8FFA端子数量 48
SAK-XC886CLM-8FFA最大工作温度 125 Cel
SAK-XC886CLM-8FFA最小工作温度 -40 Cel
SAK-XC886CLM-8FFA最大供电/工作电压 2.7 V
SAK-XC886CLM-8FFA最小供电/工作电压 2.3 V
SAK-XC886CLM-8FFA额定供电电压 2.5 V
SAK-XC886CLM-8FFA外部数据总线宽度 0.0
SAK-XC886CLM-8FFA输入输出总线数量 34
SAK-XC886CLM-8FFA线速度 24 MHz
SAK-XC886CLM-8FFA加工封装描述 TQFP-48
SAK-XC886CLM-8FFA状态 ACTIVE
SAK-XC886CLM-8FFA包装形状 SQUARE
SAK-XC886CLM-8FFA包装尺寸 FLATPACK, THIN PROFILE, FINE PITCH
SAK-XC886CLM-8FFA表面贴装 Yes
SAK-XC886CLM-8FFA端子形式 GULL WING
SAK-XC886CLM-8FFA端子间距 0.5000 mm
SAK-XC886CLM-8FFA端子位置
SAK-XC886CLM-8FFA包装材料 塑料/环氧树脂
SAK-XC886CLM-8FFA温度等级 AUTOMOTIVE
SAK-XC886CLM-8FFAADC通道 Yes
SAK-XC886CLM-8FFA地址总线宽度 0.0
SAK-XC886CLM-8FFA位数 8
SAK-XC886CLM-8FFA最大FCLK时钟频率 12 MHz
SAK-XC886CLM-8FFA微处理器类型 单片机
SAK-XC886CLM-8FFAPWM通道 Yes
SAK-XC886CLM-8FFAROM编程 FLASH

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SAK-XC886CLM-8FFA器件文档内容

                                       Data Sheet, V0.1, Feb. 2006Preliminary

XC886/888CLM

8-Bit Single-Chip Microcontroller

Microcontrollers
Edition 2006-02

Published by Infineon Technologies AG,
81726 Mnchen, Germany

Infineon Technologies AG 2006.

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and/or protect human life. If they fail, it is reasonable to assume that the health of the user or other persons may
be endangered.
                                      Data Sheet, V0.1, Feb. 2006Preliminary

XC886/888CLM

8-Bit Single-Chip Microcontroller

Microcontrollers
XC886/888 Data Sheet

Revision History:     2006-02                       V0.1

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8-Bit Single-Chip Microcontroller                                                           XC886/888

1           Summary of Features

High-performance XC800 Core
    compatible with standard 8051 processor
    two clocks per machine cycle architecture (for memory access without wait state)
    two data pointers

On-chip memory
    12 Kbytes of Boot ROM
    256 bytes of RAM
    1.5 Kbytes of XRAM
    24/32 Kbytes of Flash; or
      24/32 Kbytes of ROM, with additional 4 Kbytes of Flash
      (includes memory protection strategy)

I/O port supply at 3.3 V or 5.0 V and core logic supply at 2.5 V (generated by
   embedded voltage regulator)

(more features on next page)

   Flash or ROM1)      On-Chip Debug Support UART                SSC                Port 0  8-bit Digital I/O
     24K/32K x 8
                                                                                            8-bit Digital I/O
   Boot ROM                                  Capture/Compare Unit                   Port 1
    12K x 8                                             16-bit                                                                                   .

     XRAM              XC800 Core                                                            8-bit Digital/
    1.5K x 8                                                                                 Analog Input
                                             Compare Unit                           Port 2
                                                  16-bit                                    8-bit Digital I/O

    RAM       Timer 0  Timer 1     Timer 2   Watchdog               ADC             Port 3  8-bit Digital I/O
   256 x 8     16-bit   16-bit      16-bit     Timer               10-bit
                                                                 8-channel

   MDU        CORDIC   MultiCAN    Timer 21  UART1               Port 5             Port 4
                                     16-bit

        1) All ROM devices come with an additional 4K x 8 Flash  8-bit Digital I/O

Figure 1 XC886/888 Functional Units

Data Sheet                                   1                                              V0.1, 2006-02

Prelimary
                                                                                   XC886/888CLM

                                                                                     Summary of Features

Features (continued):

Power-on reset generation
Brownout detection for core logic supply
On-chip OSC and PLL for clock generation

    PLL loss-of-lock detection
Power saving modes

    slow-down mode
    idle mode
    power-down mode with wake-up capability via RXD or EXINT0
    clock gating control to each peripheral
Programmable 16-bit Watchdog Timer (WDT)
Six ports
    34/48 pins as digital I/O
    8 pins as digital/analog input
8-channel, 10-bit ADC
Four 16-bit timers
    Timer 0 and Timer 1 (T0 and T1)
    Timer 2 and Timer 21
Multiplication/Division Unit for arithmetic operations (MDU)
CORDIC Coprocessor for computation of trigonometric, hyperbolic and linear
   functions
MultiCAN with 2 nodes, 32 message objects (MCAN)
Capture/compare unit for PWM signal generation (CCU6)
Two full-duplex serial interfaces (UART and UART1)
Synchronous serial channel (SSC)
On-chip debug support
    1 Kbyte of monitor ROM (part of the 12-Kbyte Boot ROM)
    64 bytes of monitor RAM
Packages:
    PG-TQFP-48
    PG-TQFP-64
Temperature range TA:
    SAF (-40 to 85 C)
    SAK (-40 to 125 C)

Data Sheet  2  V0.1, 2006-02
Prelimary
                                                              XC886/888CLM

                                                                                     Summary of Features

XC886/888 Variant Devices

The XC886/888 product family features devices with different configurations, program
memory sizes, package options, temperature and quality profiles (Automotive or
Industrial), to offer cost-effective solutions for different application requirements.
The list of XC886/888 device configurations are summarized in Table 1. For each
configuration, 2 types of packages are available:
PG-TQFP-48, which is denoted by XC886 and;
PG-TQFP-64, which is denoted by XC888.

Table 1      Device Configuration

Device Name   CAN                         LIN BSL             MDU
              Module                      Support             Module
                                          No                  No
XC886/888     No                          No                  No
                                          No                  Yes
XC886/888C    Yes                         Yes                 Yes
                                          Yes                 Yes
XC886/888CM   Yes

XC886/888LM   No

XC886/888CLM  Yes

From these 10 different combinations of configuration and package type, each are
further made available in 6 sales types, which are grouped according to program
memory sizes, temperature and quality profiles (Automotive or Industrial), as shown in
Table 2.

Table 2      Device Profile

Sales Type    Device               Program Memory Temperature Quality
              Type                 Size (Kbytes) Profile (C) Profile

SAK-XC886*/888*-8FFA Flash         32              -40 to 125 Automotive

SAK-XC886*/888*-6FFA Flash         24              -40 to 125 Automotive

SAF-XC886*/888*-8FFA Flash         32              -40 to 85  Automotive

SAF-XC886*/888*-6FFA Flash         24              -40 to 85  Automotive

SAF-XC886*/888*-8FFI Flash         32              -40 to 85  Industrial

SAF-XC886*/888*-6FFI Flash         24              -40 to 85  Industrial

Note: The asterisk (*) above denotes the device configuration letters from Table 1.
        Corresponding ROM derivatives will be available on request.

Data Sheet                             3                      V0.1, 2006-02
Prelimary
                                                                                   XC886/888CLM

                                                                                     Summary of Features

Ordering Information
The ordering code for Infineon Technologies microcontrollers provides an exact
reference to the required product. This ordering code indentifies:
The derivative itself, i.e. its function set
the specified temperature range
the package and the type of delivery
For the available ordering codes for the XC886/888, please refer to the "Product
Catalog Microcontrollers" which summarizes all available microcontroller variants.
Note: The ordering codes for the Mask-ROM versions are defined for each product after

        verification of the respective ROM code.

Data Sheet  4  V0.1, 2006-02
Prelimary
                                                                                  XC886/888CLM

                                                                          General Device Information

2           General Device Information

2.1         Block Diagram

            XC886/888              Internal Bus                           Port 0  P0.0 - P0.7
                  12-Kbyte         XC800 Core
                              T0 & T1 UART                                Port 1  P1.0 - P1.7
                Boot ROM1)
   TMS                        CORDIC UART1                                        P2.0 - P2.7
   MBC        256-byte RAM                                                        VAREF
RESET                  +      MDU     SSC                                 Port 2  VAGND
   VDDP                                                                           P3.0 - P3.7
   VSSP      64-byte monitor  WDT     Timer 2
   VDDC              RAM                                                          P4.0 - P4.7
   VSSC                                                                   ADC
             1.5-Kbyte XRAM
XTAL1                         OCDS Timer 21
XTAL2           24/32-Kbyte
              Flash or ROM2)                                              Port 3
                                      CCU6
             Clock Generator
                  9.6 MHz

               On-chip OSC

                     PLL

                                      MCAN

                                                                          Port 4

                                                                          Port 5  P5.0 - P5.7

                  1) Includes 1-Kbyte monitor ROM
                  2) The 24/32-Kbyte ROM has an additional 4-Kbyte Flash

Figure 2 XC886/888 Block Diagram

Data Sheet                         5                                              V0.1, 2006-02
Prelimary
                                                                 XC886/888CLM
                                                    General Device Information

2.2         Logic Symbol

            VDDP  VSSP                              VDDP  VSSP

  VAREF     XC886         Port 0 7-Bit       VAREF  XC888       Port 0 8-Bit
  VAGND                   Port 1 8-Bit       VAGND              Port 1 8-Bit
                          Port 2 8-Bit                          Port 2 8-Bit
RESET                     Port 3 8-Bit     RESET                Port 3 8-Bit
   MBC                    Port 4 3-Bit        MBC               Port 4 8-Bit
   TMS                                        TMS               Port 5 8-Bit

XTAL1                                      XTAL1
XTAL2                                      XTAL2

            VDDC  VSSC                              VDDC  VSSC

Figure 3 XC886/888 Logic Symbol

Data Sheet                              6                       V0.1, 2006-02
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                                                   XC886/888CLM
                                      General Device Information

2.3         Pin Configuration

                    P3.1
                         P3.0
                               P3.7
                                     P3.6
                                           P4.3
                                                 P1.5
                                                       P1.4
                                                             P1.3
                                                                   P1.2
                                                                         P1.1
                                                                               P1.0
                                                                                     P2.7

                    36 35 34 33 32 31 30 29 28 27 26 25

         P3.2   37                                                                         24  V AREF
         P3.3                                                                                  V AGND
         P3.4   38                                                                         23  P2.6
         P3.5                                                                                  P2.5
     RESET      39                                                                         22  P2.4
         V SSP                                                                                 P2.3
         VDDP   40                                                                         21  V SSP
        MBC                                                                                    VDDP
         P4.0   41                                                                         20  P2.2
         P4.1                                                                                  P2.1
         P0.7   42             XC886                                                       19  P2.0
         P0.3                                                                                  P0.1
                43                                                                         18

                44                                                                         17

                45                                                                         16

                46                                                                         15

                47                                                                         14

                48                                                                         13

                    1 2 3 4 5 6 7 8 9 10 11 12

                                                                                     P0.2
                                                                               P0.0
                                                                         TMS
                                                                   P1.7
                                                             P1.6
                                                      VDDP
                                                 VDDC
                                          VSSC
                                     XTAL1
                               XTAL2
                         P0.5
                    P0.4

Figure 4 XC886 Pin Configuration, PG-TQFP-48 Package (top view)

Data Sheet                     7                                                               V0.1, 2006-02
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                                    XC886/888CLM
                       General Device Information

                P4.7
                      P4.6
                            P4.5
                                  P4.4
                                        P3.1
                                               P3.0
                                                     P3.7
                                                           P3.6
                                                                 P4.3
                                                                       P1.5
                                                                              P1.4
                                                                                    P1.3
                                                                                          P1.2
                                                                                                 P1.1
                                                                                                       P1.0
                                                                                                             P2.7

                48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33

    P3.2    49                                                                                                     32  V AREF
    P3.3                                                                                                               V AGND
    P3.4    50                                                                                                     31  P2.6
    P3.5                                                                                                               P2.5
RESET       51                                                                                                     30  P2.4
    V SSP                                                                                                              P2.3
    VDDP    52                                                                                                     29  V SSP
                                                                                                                       VDDP
      NC    53                                                                                                     28  P2.2
      NC                                                                                                               P 2.1
   MBC      54                                                                                                     27  P2.0
    P4.0                                                                                                               P 0.1
    P4.1    55                                                                                                     26  P5.7
    P4.2                                                                                                               P5.6
    P0.7    56                                                                                                     25  P0.2
    P0.3                                                                                                               P0.0
    P0.4    57  XC888                                                                                              24

            58                                                                                                     23

            59                                                                                                     22

            60                                                                                                     21

            61                                                                                                     20

            62                                                                                                     19

            63                                                                                                     18

            64                                                                                                     17

                1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

                                                                                                             TMS
                                                                                                       P5.5
                                                                                                 P5.4
                                                                                          P5.3
                                                                                    P5.2
                                                                              P1.7
                                                                        P1.6
                                                                 P5.1
                                                           P5.0
                                                    VDDP
                                              VDDC
                                       VSSC
                                  XTAL1
                            XTAL2
                      P0.6
                P0.5

                Note: The pins shaded in blue are not available in the PG-TQFP-48 package.

Figure 5 XC888 Pin Configuration, PG-TQFP-64 Package (top view)

Data Sheet      8                                                                                                  V0.1, 2006-02
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                                           General Device Information

2.4         Pin Definitions and Functions

Table 3     Pin Definitions and Functions

Symbol Pin Number Type Reset Function

         (TQFP-48/64)       State

P0                     I/O         Port 0

                                   Port 0 is an 8-bit bidirectional general purpose

                                   I/O port. It can be used as alternate functions

                                   for the JTAG, CCU6, UART, UART1, Timer 2,

                                   Timer 21, MCAN and SSC.

P0.0 11/17                  Hi-Z TCK_0     JTAG Clock Input

                                   T12HR_1 CCU6 Timer 12 Hardware Run

                                           Input

                                   CC61_1 Input/Output of Capture/

                                           Compare channel 1

                                   CLKOUT_0 Clock Output

                                   RXDO_1 UART Transmit Data Output

P0.1 13/21                  Hi-Z TDI_0     JTAG Serial Data Input

                                   T13HR_1 CCU6 Timer 13 Hardware Run

                                           Input

                                   RXD_1   UART Receive Data Input

                                   RXDC1_0 MCAN Node 1 Receiver Input

                                   COUT61_1 Output of Capture/Compare

                                           channel 1

                                   EXF2_1 Timer 2 External Flag Output

P0.2 12/18                  PU CTRAP_2 CCU6 Trap Input

                                   TDO_0   JTAG Serial Data Output

                                   TXD_1   UART Transmit Data Output/

                                           Clock Output

                                   TXDC1_0 MCAN Node 1 Transmitter

                                           Output

P0.3 48/63                  Hi-Z SCK_1     SSC Clock Input/Output

                                   COUT63_1 Output of Capture/Compare

                                           channel 3

                                   RXDO1_0 UART1 Transmit Data Output

Data Sheet                         9                          V0.1, 2006-02
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                                                    General Device Information

Table 3     Pin Definitions and Functions (cont'd)

Symbol Pin Number Type Reset Function

         (TQFP-48/64)  State

P0.4 1/64              Hi-Z MTSR_1       SSC Master Transmit Output/
                                 CC62_1  Slave Receive Input
                                 TXD1_0  Input/Output of Capture/
                                         Compare channel 2
                                         UART1 Transmit Data Output/
                                         Clock Output

P0.5 2/1               Hi-Z MRST_1 SSC Master Receive Input/
                                                   Slave Transmit Output

                                 EXINT0_0 External Interrupt Input 0
                                 T2EX1_1 Timer 21 External Trigger Input
                                 RXD1_0 UART1 Receive Data Input
                                 COUT62_1 Output of Capture/Compare

                                                   channel 2

P0.6 /2               PU GPIO

P0.7 47/62             PU CLKOUT_1 Clock Output

Data Sheet                    10                    V0.1, 2006-02
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                                                    General Device Information

Table 3     Pin Definitions and Functions (cont'd)

Symbol Pin Number Type Reset Function

         (TQFP-48/64)       State

P1                     I/O         Port 1

                                   Port 1 is an 8-bit bidirectional general purpose

                                   I/O port. It can be used as alternate functions

                                   for the JTAG, CCU6, UART, Timer 0, Timer 1,

                                   Timer 2, Timer 21, MCAN and SSC.

P1.0 26/34                  PU RXD_0       UART Receive Data Input

                                   T2EX    Timer 2 External Trigger Input

                                   RXDC0_0 MCAN Node 0 Receiver Input

P1.1 27/35                  PU EXINT3 External Interrupt Input 3

                                   T0_1    Timer 0 Input

                                   TDO_1   JTAG Serial Data Output

                                   TXD_0   UART Transmit Data Output/

                                           Clock Output

                                   TXDC0_0 MCAN Node 0 Transmitter

                                           Output

P1.2 28/36                  PU SCK_0       SSC Clock Input/Output

P1.3 29/37                  PU MTSR_0 SSC Master Transmit Output/
                                                        Slave Receive Input

                                      TXDC1_3 MCAN Node 1 Transmitter
                                                        Output

P1.4 30/38                  PU MRST_0 SSC Master Receive Input/
                                                        Slave Transmit Output

                                      EXINT0_1 External Interrupt Input 6
                                      RXDC1_3 MCAN Node 1 Receiver Input

P1.5 31/39                  PU CCPOS0_1 CCU6 Hall Input 0

                                   EXINT5 External Interrupt Input 5

                                   T1_1    Timer 1 Input

                                   EXF2_0 Timer 2 External Flag Output

                                   RXDO_0 UART Transmit Data Output

Data Sheet                         11                      V0.1, 2006-02
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                                                    General Device Information

Table 3     Pin Definitions and Functions (cont'd)

Symbol Pin Number Type Reset Function

         (TQFP-48/64)  State

P1.6 8/10              PU CCPOS1_1 CCU6 Hall Input 1

                              T12HR_0 CCU6 Timer 12 Hardware Run

                                       Input

                              EXINT6_0 External Interrupt Input 6

                              RXDC0_2 MCAN Node 0 Receiver Input

                              T21_1    Timer 21 Input

P1.7 9/11              PU CCPOS2_1 CCU6 Hall Input 2

                              T13HR_0 CCU6 Timer 13 Hardware Run

                                       Input

                              T2_1     Timer 2 Input

                              TXDC0_2 MCAN Node 0 Transmitter

                                       Output

                              P1.5 and P1.6 can be used as a software chip
                              select output for the SSC.

Data Sheet                    12                       V0.1, 2006-02
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                                                         XC886/888CLM

                                                    General Device Information

Table 3     Pin Definitions and Functions (cont'd)

Symbol Pin Number Type Reset Function

         (TQFP-48/64)     State

P2                     I         Port 2

                                 Port 2 is an 8-bit general purpose input-only

                                 port. It can be used as alternate functions for

                                 the digital inputs of the JTAG and CCU6. It is

                                 also used as the analog inputs for the ADC.

P2.0 14/22                Hi-Z CCPOS0_0 CCU6 Hall Input 0

                                 EXINT1_0 External Interrupt Input 1

                                 T12HR_2 CCU6 Timer 12 Hardware Run

                                         Input

                                 TCK_1   JTAG Clock Input

                                 CC61_3 Input of Capture/Compare

                                         channel 1

                                 AN0     Analog Input 0

P2.1 15/23                Hi-Z CCPOS1_0 CCU6 Hall Input 1

                                 EXINT2_0 External Interrupt Input 2

                                 T13HR_2 CCU6 Timer 13 Hardware Run

                                         Input

                                 TDI_1   JTAG Serial Data Input

                                 CC62_3 Input of Capture/Compare

                                         channel 2

                                 AN1     Analog Input 1

P2.2 16/24                Hi-Z CCPOS2_0 CCU6 Hall Input 2

                                 CTRAP_1 CCU6 Trap Input

                                 CC60_3 Input of Capture/Compare

                                         channel 0

                                 AN2     Analog Input 2

P2.3 19/27                Hi-Z AN3       Analog Input 3

P2.4 20/28                Hi-Z AN4       Analog Input 4

P2.5 21/29                Hi-Z AN5       Analog Input 5

P2.6 22/30                Hi-Z AN6       Analog Input 6

P2.7 25/33                Hi-Z AN7       Analog Input 7

Data Sheet                       13                        V0.1, 2006-02
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                                                    XC886/888CLM

                                                    General Device Information

Table 3     Pin Definitions and Functions (cont'd)

Symbol Pin Number Type Reset Function

         (TQFP-48/64)       State

P3                     I/O         Port 3

                                   Port 3 is an 8-bit bidirectional general purpose

                                   I/O port. It can be used as alternate functions

                                   for CCU6, UART1, Timer 21 and MCAN.

P3.0 35/43                  Hi-Z CCPOS1_2 CCU6 Hall Input 1
                                      CC60_0 Input/Output of Capture/
                                                        Compare channel 0
                                      RXDO1_1 UART1 Transmit Data Output

P3.1 36/44                  Hi-Z CCPOS0_2 CCU6 Hall Input 0
                                      CC61_2 Input/Output of Capture/
                                                        Compare channel 1
                                      COUT60_0 Output of Capture/Compare
                                                        channel 0
                                      TXD1_1 UART1 Transmit Data Output/
                                                        Clock Output

P3.2 37/49                  Hi-Z CCPOS2_2 CCU6 Hall Input 2
                                      RXDC1_1 MCAN Node 0 Receiver Input
                                      RXD1_1 UART1 Receive Data Input
                                      CC61_0 Input/Output of Capture/
                                                        Compare channel 1

P3.3 38/50                  Hi-Z COUT61_0 Output of Capture/Compare
                                                        channel 1

                                      TXDC1_1 MCAN Node 1 Transmitter
                                                        Output

P3.4 39/51                  Hi-Z CC62_0 Input/Output of Capture/
                                                        Compare channel 2

                                      RXDC0_1 MCAN Node 0 Receiver Input
                                      T2EX1_0 Timer 21 External Trigger Input

P3.5 40/52                  Hi-Z COUT62_0 Output of Capture/Compare
                                                        channel 2

                                      EXF21_0 Timer 21 External Flag Output
                                      TXDC0_1 MCAN Node 0 Transmitter

                                                        Output

P3.6 33/41                  PD CTRAP_0 CCU6 Trap Input

Data Sheet                         14                   V0.1, 2006-02
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                                                           XC886/888CLM

                                                    General Device Information

Table 3     Pin Definitions and Functions (cont'd)

Symbol Pin Number Type Reset Function

         (TQFP-48/64)       State

P3.7 34/42                  Hi-Z EXINT4 External Interrupt Input 4
                                      COUT63_0 Output of Capture/Compare
                                                        channel 3

P4                     I/O         Port 4

                                   Port 4 is an 8-bit bidirectional general purpose

                                   I/O port. It can be used as alternate functions

                                   for CCU6, Timer 0, Timer 1, Timer 21 and

                                   MCAN.

P4.0 45/59                  Hi-Z RXDC0_3 MCAN Node 0 Receiver Input
                                      CC60_1 Output of Capture/Compare
                                                        channel 0

P4.1 46/60                  Hi-Z TXDC0_3 MCAN Node 0 Transmitter
                                                        Output

                                      COUT60_1 Output of Capture/Compare
                                                        channel 0

P4.2 /61                   PU EXINT6_1 External Interrupt Input 6

                                   T21_0   Timer 21 Input

P4.3 32/40                  Hi-Z EXF21_1 Timer 21 External Flag Output
                                      COUT63_2 Output of Capture/Compare
                                                        channel 3

P4.4 /45                   Hi-Z CCPOS0_3 CCU6 Hall Input 0

                                   T0_0    Timer 0 Input

                                   CC61_4 Output of Capture/Compare

                                           channel 1

P4.5 /46                   Hi-Z CCPOS1_3 CCU6 Hall Input 1

                                   T1_0    Timer 1 Input

                                   COUT61_2 Output of Capture/Compare

                                           channel 1

P4.6 /47                   Hi-Z CCPOS2_3 CCU6 Hall Input 2

                                   T2_0    Timer 2 Input

                                   CC62_2 Output of Capture/Compare

                                           channel 2

P4.7 /48                   Hi-Z CTRAP_3 CCU6 Trap Input
                                      COUT62_2 Output of Capture/Compare
                                                        channel 2

Data Sheet                         15                        V0.1, 2006-02
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                                                          XC886/888CLM

                                                    General Device Information

Table 3     Pin Definitions and Functions (cont'd)

Symbol Pin Number Type Reset Function

         (TQFP-48/64)       State

P5                     I/O         Port 5

                                   Port 5 is an 8-bit bidirectional general purpose

                                   I/O port. It can be used as alternate functions

                                   for UART, UART1 and JTAG.

P5.0 /8                    PU EXINT1_1 External Interrupt Input 1

P5.1 /9                    PU EXINT2_1 External Interrupt Input 2

P5.2 /12                   PU RXD_2          UART Receive Data Input

P5.3 /13                   PU TXD_2          UART Transmit Data Output/
                                              Clock Output

P5.4 /14                   PU RXDO_2 UART Transmit Data Output

P5.5 /15                   PU TDO_2          JTAG Serial Data Output
                                      TXD1_2  UART1 Transmit Data Output/
                                              Clock Output

P5.6 /19                   PU TCK_2          JTAG Clock Input

                                   RXDO1_2 UART1 Transmit Data Output

P5.7 /20                   PU TDI_2          JTAG Serial Data Input
                                      RXD1_2  UART1 Receive Data Input

VDDP     7, 17, 43/              I/O Port Supply (3.3 or 5.0 V)
         7, 25, 55

VSSP 18, 42/26, 54               I/O Port Ground

VDDC 6/6                         Core Supply Monitor (2.5 V)

VSSC 5/5                         Core Supply Ground

VAREF 24/32                      ADC Reference Voltage

VAGND 23/31                      ADC Reference Ground

XTAL1 4/4              I    Hi-Z External Oscillator Input
                                      (backup for on-chip OSC, normally NC)

XTAL2 3/3              O Hi-Z External Oscillator Output
                                          (backup for on-chip OSC, normally NC)

TMS 10/16              I    PD Test Mode Select

RESET 41/53            I    PU Reset Input

MBC 44/58              I    PU Monitor & BootStrap Loader Control

NC       /21, 59, 60           No Connection

Data Sheet                         16                              V0.1, 2006-02
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                                        XC886/888CLM

                                        Functional Description

3           Functional Description

3.1         Processor Architecture

The XC886/888 is based on a high-performance 8-bit Central Processing Unit (CPU)
that is compatible with the standard 8051 processor. While the standard 8051 processor
is designed around a 12-clock machine cycle, the XC886/888 CPU uses a 2-clock
machine cycle. This allows fast access to ROM or RAM memories without wait state.
Access to the Flash memory, however, requires an additional wait state (one machine
cycle). The instruction set consists of 45% one-byte, 41% two-byte and 14% three-byte
instructions.

The XC886/888 CPU provides a range of debugging features, including basic stop/start,
single-step execution, breakpoint support and read/write access to the data memory,
program memory and SFRs.

Figure 6 shows the CPU functional blocks.

Data Sheet                          17  V0.1, 2006-02
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                                                                              XC886/888CLM
                                                                       Functional Description

              External Data                          Core SFRs         Register Interface     Internal Data
                 Memory                                                       ALU               Memory
                                                  16-bit Registers &
            Program Memory                        Memory Interface                           External SFRs

                                                      Opcode &         Multiplier / Divider
                                                      Immediate
                                                       Registers

                                                  Opcode Decoder       Timer 0 / Timer 1

                                           fCCLK  State Machine &      UART
                                  Memory Wait      Power Saving

                                          Reset       Interrupt
                                                     Controller
     Legacy External Interrupts (IEN0, IEN1)
                            External Interrupts

                      Non-Maskable Interrupt

Figure 6 CPU Block Diagram

3.2         Memory Organization

The XC886/888 CPU operates in the following five address spaces:

12 Kbytes of Boot ROM program memory
256 bytes of internal RAM data memory
1.5 Kbytes of XRAM memory

   (XRAM can be read/written as program memory or external data memory)
a 128-byte Special Function Register area
24/32 Kbytes of Flash program memory (Flash devices); or

   24/32 Kbytes of ROM program memory, with additional 4 Kbytes of Flash
   (ROM devices)

Figure 7 illustrates the memory address spaces of the 32-Kbyte Flash devices. For the
24-Kbyte Flash devices, the shaded banks are not available.

Data Sheet                                                         18                        V0.1, 2006-02
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                                                                  XC886/888CLM
                                                           Functional Description

                       FFFFH                       FFFF H  1) In 24-Kbyte Flash devices, the upper 2-
                       F600H                       F600H        Kbyte of Banks 4 and 5 are not available.
                       F000H
      XRAM                      XRAM               F000H
   1.5 Kbytes          C000H  1.5 Kbytes
                       B000H
   Boot ROM            A000H
   12 Kbytes

D-Flash Bank 1
    4 Kbytes

D-Flash Bank 0
    4 Kbytes

     D-Flash Bank 0    8000H                                  Indirect          Direct
         4 Kbytes      7000H                                 Address          A ddres s
                       6000H
     D-Flash Bank 1    5000H                               Internal RAM                                           FF H
         4 Kbytes      4000H                                             Special Function

P-Flash Banks 4 and 5  2000H                                                 Registers
      2 x 4 Kbytes1)                                                                                              80H
                       0000H
P-Flash Banks 2 and 3                              0000H   7FH
       2 x 4 Kbytes                                                         Internal RAM

P-Flash Banks 0 and 1                                      00H
       2 x 4 Kbytes
                              External Data Space          Internal Data Space
    Program Space

Figure 7 Memory Map of XC886/888 Flash Device

Data Sheet                                         19                                     V0.1, 2006-02
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                                                        XC886/888CLM

                                                       Functional Description

3.2.1 Memory Protection Strategy

The XC886/888 memory protection strategy includes:

Read-out protection: The user is able to protect the contents in the Flash (for Flash
   devices) and ROM (for ROM devices) memory from being read

Flash program and erase protection (for Flash devices only)

Flash memory protection modes are available only for Flash devices:

Mode 0: Only the P-Flash is protected; the D-Flash is unprotected
Mode 1: Both the P-Flash and D-Flash are protected

The selection of each protection mode and the restrictions imposed are summarized in
Table 4.

Table 4     Flash Protection Modes

Mode           0                                    1

Activation     Program a valid password via BSL mode 6

Selection      MSB of password = 0                  MSB of password = 1

P-Flash contents Read instructions in the           Read instructions in the
can be read by P-Flash                              P-Flash or D-Flash

P-Flash program Not possible                        Not possible
and erase

D-Flash contents Read instructions in any program Read instructions in the

can be read by memory                               P-Flash or D-Flash

D-Flash program Possible                            Not possible

D-Flash erase  Possible, on the condition that bit  Not possible
               DFLASHEN in register MISC_CON
               is set to 1 prior to each erase
               operation

BSL mode 6, which is used for enabling Flash protection, can also be used for disabling
Flash protection. Here, the programmed password must be provided by the user. A
password match triggers an automatic erase of the protected P-Flash and D-Flash
contents, including the programmed password. The Flash protection is then disabled
upon the next reset.

Although no protection scheme can be considered infallible, the XC886/888 memory
protection strategy provides a very high level of protection for a general purpose
microcontroller.

Note: If ROM read-out protection is enabled, only read instructions in the ROM memory
        can target the ROM contents.

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                                                                     XC886/888CLM

                                                                                   Functional Description

3.2.2 Special Function Register

The Special Function Registers (SFRs) occupy direct internal data memory space in the
range 80H to FFH. All registers, except the program counter, reside in the SFR area. The
SFRs include pointers and registers that provide an interface between the CPU and the
on-chip peripherals. As the 128-SFR range is less than the total number of registers
required, address extension mechanisms are required to increase the number of
addressable SFRs. The address extension mechanisms include:

Mapping
Paging

3.2.2.1 Address Extension by Mapping

Address extension is performed at the system level by mapping. The SFR area is
extended into two portions: the standard (non-mapped) SFR area and the mapped SFR
area. Each portion supports the same address range 80H to FFH, bringing the number
of addressable SFRs to 256. The extended address range is not directly controlled by
the CPU instruction itself, but is derived from bit RMAP in the system control register
SYSCON0 at address 8FH. To access SFRs in the mapped area, bit RMAP in SFR
SYSCON0 must be set. Alternatively, the SFRs in the standard area can be accessed
by clearing bit RMAP. The SFR area can be selected as shown in Figure 8.

SYSCON0                                                              Reset Value: 00H
System Control Register 0

7           6          5      4          3   2                       1      0

            0                 IMODE          0                              RMAP
                                                                              rw
            r                 rw             r

            The functions of the shaded bits are not described here

Field          Bits        Type Description
RMAP           0
                           rw Special Function Register Map Control
0              [7:5],               0 The access to the standard SFR area is
               [3:1]                        enabled.
                                    1 The access to the mapped SFR area is
                                            enabled.

                           r  Reserved

                              Returns 0 if read; should be written with 0.

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                                                                                   XC886/888CLM

                                                                                   Functional Description

Note: The RMAP bit must be cleared/set by ANL or ORL instructions. The rest bits of
        SYSCON0 should not be modified.

As long as bit RMAP is set, the mapped SFR area can be accessed. This bit is not
cleared automatically by hardware. Thus, before standard/mapped registers are
accessed, bit RMAP must be cleared/set, respectively, by software.

                                                                                                  Standard Area (RMAP = 0)
                                                                                                                                          FFH

                                                                                                         Module 1 SFRs

                            SYSCON0.RMAP      Module 2 SFRs

                           rw

                                              ......

              SFR Data                             Module n SFRs
            (to/from CPU)
                                                                                    80H
                                              Mapped Area (RMAP = 1)

                                                                                    FFH
                                                Module (n+1) SFRs

                                                Module (n+2) SFRs

                                              ......

                                              Module m SFRs

                                                                      80H

                                                                    Direct
                                                               Internal Data
                                                             Memory Address

Figure 8 Address Extension by Mapping

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                                                                                   XC886/888CLM

                                                                                   Functional Description

3.2.2.2 Address Extension by Paging

Address extension is further performed at the module level by paging. With the address
extension by mapping, the XC886/888 has a 256-SFR address range. However, this is
still less than the total number of SFRs needed by the on-chip peripherals. To meet this
requirement, some peripherals have a built-in local address extension mechanism for
increasing the number of addressable SFRs. The extended address range is not directly
controlled by the CPU instruction itself, but is derived from bit field PAGE in the module
page register MOD_PAGE. Hence, the bit field PAGE must be programmed before
accessing the SFR of the target module. Each module may contain a different number
of pages and a different number of SFRs per page, depending on the specific
requirement. Besides setting the correct RMAP bit value to select the SFR area, the user
must also ensure that a valid PAGE is selected to target the desired SFR. A page inside
the extended address range can be selected as shown in Figure 9.

            SFR Address                              PAGE 0
             (from CPU)                           SFR0
                                                  SFR1
                           MOD_PAGE.PAGE          SFRx

                           rw                        PAGE 1
                                                  SFR0
                                                  SFR1    ......
                                                  SFRy
              SFR Data                                    ......
            (to/from CPU)

                                                  ......

                                                     PAGE q......
                                                  SFR0
                                                  SFR1

                                                  SFRz

                                          Module

Figure 9 Address Extension by Paging

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                                                                                   XC886/888CLM

                                                                                   Functional Description

In order to access a register located in a page different from the actual one, the current
page must be left. This is done by reprogramming the bit field PAGE in the page register.
Only then can the desired access be performed.
If an interrupt routine is initiated between the page register access and the module
register access, and the interrupt needs to access a register located in another page, the
current page setting can be saved, the new one programmed and finally, the old page
setting restored. This is possible with the storage fields STx (x = 0 - 3) for the save and
restore action of the current page setting. By indicating which storage bit field should be
used in parallel with the new page value, a single write operation can:
Save the contents of PAGE in STx before overwriting with the new value

   (this is done in the beginning of the interrupt routine to save the current page setting
   and program the new page number); or
Overwrite the contents of PAGE with the contents of STx, ignoring the value written to
   the bit positions of PAGE
   (this is done at the end of the interrupt routine to restore the previous page setting
   before the interrupt occurred)

                                                    ST3
                                                    ST2
                                                    ST1
                                                    ST0
            STNR

            value update      PAGE
                from CPU

Figure 10 Storage Elements for Paging

With this mechanism, a certain number of interrupt routines (or other routines) can
perform page changes without reading and storing the previously used page information.
The use of only write operations makes the system simpler and faster. Consequently,
this mechanism significantly improves the performance of short interrupt routines.

The XC886/888 supports local address extension for:

Parallel Ports
Analog-to-Digital Converter (ADC)
Capture/Compare Unit 6 (CCU6)
System Control Registers

Data Sheet                24                             V0.1, 2006-02
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                                                       XC886/888CLM

                                                       Functional Description

The page register has the following definition:

MOD_PAGE                                               Reset Value: 00H
Page Register for module MOD

7           6  5               4                 3  2  1     0

       OP                STNR                    0     PAGE
                                                         rw
       w                 w                       r

Field          Bits Type Description
PAGE
               [2:0] rw       Page Bits
STNR                          When written, the value indicates the new page.
                              When read, the value indicates the currently active
                              page.

               [5:4] w        Storage Number
                              This number indicates which storage bit field is the
                              target of the operation defined by bit field OP.
                              If OP = 10B,
                              the contents of PAGE are saved in STx before being
                              overwritten with the new value.
                              If OP = 11B,
                              the contents of PAGE are overwritten by the
                              contents of STx. The value written to the bit positions
                              of PAGE is ignored.

                              00 ST0 is selected.
                              01 ST1 is selected.
                              10 ST2 is selected.
                              11 ST3 is selected.

Data Sheet                        25                         V0.1, 2006-02
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                                   XC886/888CLM

                                   Functional Description

Field       Bits Type Description
OP
            [7:6] w  Operation
0                    0X Manual page mode. The value of STNR is

                             ignored and PAGE is directly written.
                     10 New page programming with automatic page

                             saving. The value written to the bit positions of
                             PAGE is stored. In parallel, the previous
                             contents of PAGE are saved in the storage bit
                             field STx indicated by STNR.
                     11 Automatic restore page action. The value
                             written to the bit positions PAGE is ignored
                             and instead, PAGE is overwritten by the
                             contents of the storage bit field STx indicated
                             by STNR.

            3r       Reserved
                     Returns 0 if read; should be written with 0.

Data Sheet           26            V0.1, 2006-02
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                                                        XC886/888CLM

                                            Functional Description

3.2.3 Bit Protection Scheme

The bit protection scheme prevents direct software writing of selected bits (i.e., protected
bits) using the PASSWD register. When the bit field MODE is 11B, writing 10011B to the
bit field PASS opens access to writing of all protected bits, and writing 10101B to the bit
field PASS closes access to writing of all protected bits. Note that access is opened for
maximum 32 CCLKs if the "close access" password is not written. If "open access"
password is written again before the end of 32 CCLK cycles, there will be a recount of
32 CCLK cycles. The protected bits include the N- and K-Divider bits, NDIV and KDIV;
the Watchdog Timer enable bit, WDTEN; and the power-down and slow-down enable
bits, PD and SD.

PASSWD                                                  Reset Value: 07H
Password Register

7           6      5     4            3  2              1              0

                   PASS                  PROTECT           MODE
                                              _S             rw
                   wh                         rh

Field          Bits Type Description
MODE
               [1:0] rw  Bit Protection Scheme Control bits
PROTECT_S
PASS                     00 Scheme Disabled
                         11 Scheme Enabled (default)
                         Others: Scheme Enabled

                         These two bits cannot be written directly. To change
                         the value between 11B and 00B, the bit field PASS
                         must be written with 11000B; only then, will the
                         MODE[1:0] be registered.

               2   rh Bit Protection Signal Status bit

                         This bit shows the status of the protection.

                         0 Software is able to write to all protected bits.

                         1 Software is unable to write to any protected

                            bits.

               [7:3] wh  Password bits

                         The Bit Protection Scheme only recognizes three

                         patterns.

                         11000B Enables writing of the bit field MODE.
                         10011B Opens access to writing of all protected bits.
                         10101B Closes access to writing of all protected bits.

Data Sheet                  27                             V0.1, 2006-02
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                                                                                           XC886/888CLM

                                                                                  Functional Description

3.2.4 XC886/888 Register Overview

The SFRs of the XC886/888 are organized into groups according to their functional units.
The contents (bits) of the SFRs are summarized in Table 5 to Table 18, with the
addresses of the bitaddressable SFRs appearing in bold typeface.

The CPU SFRs can be accessed in both the standard and mapped memory areas
(RMAP = 0 or 1).

Table 5        CPU Register Overview

Addr Register Name                     Bit              76543210

RMAP = 0 or 1

81H  SP                           Reset: 07H Bit Field                            SP

     Stack Pointer Register            Type                                       rw

82H  DPL                          Reset: 00H Bit Field  DPL7 DPL6 DPL5 DPL4 DPL3 DPL2           DPL1 DPL0

     Data Pointer Register Low         Type             rw       rw  rw       rw       rw  rw   rw       rw

83H  DPH                          Reset: 00H Bit Field  DPH7 DPH6 DPH5 DPH4 DPH3 DPH2           DPH1 DPH0

     Data Pointer Register High        Type             rw       rw  rw       rw       rw  rw   rw       rw

87H  PCON                         Reset: 00H Bit Field  SMOD         0                 GF1 GF0  0 IDLE

     Power Control Register            Type             rw           r                 rw  rw   r        rw

88H  TCON                         Reset: 00H Bit Field  TF1 TR1 TF0 TR0 IE1 IT1                 IE0 IT0

     Timer Control Register            Type             rwh rw rwh rw rwh rw                    rwh rw

89H  TMOD                         Reset: 00H Bit Field  GATE1 0          T1M      GATE0 0           T0M

     Timer Mode Register               Type             rw       r       rw            rw  r        rw

8AH  TL0                          Reset: 00H Bit Field                            VAL

     Timer 0 Register Low              Type                                       rwh

8BH  TL1                          Reset: 00H Bit Field                            VAL

     Timer 1 Register Low              Type                                       rwh

8CH  TH0                          Reset: 00H Bit Field                            VAL

     Timer 0 Register High             Type                                       rwh

8DH  TH1                          Reset: 00H Bit Field                            VAL

     Timer 1 Register High             Type                                       rwh

98H  SCON                         Reset: 00H Bit Field  SM0 SM1 SM2 REN TB8 RB8                 TI       RI

     Serial Channel Control Register   Type             rw       rw  rw       rw       rw rwh   rwh rwh

99H  SBUF                         Reset: 00H Bit Field                            VAL

     Serial Data Buffer Register       Type                                       rwh

A2H  EO                           Reset: 00H Bit Field           0       TRAP_             0        DPSEL
                                                                                                        0
     Extended Operation Register                                              EN

                                       Type                      r            rw           r             rw

A8H  IEN0                         Reset: 00H Bit Field  EA       0   ET2 ES ET1 EX1             ET0 EX0

     Interrupt Enable Register 0       Type             rw       r   rw       rw       rw  rw   rw       rw

B8H  IP                           Reset: 00H Bit Field        0      PT2 PS PT1 PX1             PT0 PX0

     Interrupt Priority Register       Type                   r      rw       rw       rw  rw   rw       rw

B9H  IPH                          Reset: 00H Bit Field        0      PT2H PSH PT1H PX1H         PT0H PX0H

     Interrupt Priority Register High  Type                   r      rw       rw       rw  rw   rw       rw

D0H  PSW                          Reset: 00H Bit Field  CY AC F0 RS1 RS0 OV                     F1       P

     Program Status Word Register      Type             rwh rwh rw            rw       rw rwh   rw       rh

E0H  ACC                          Reset: 00H Bit Field  ACC7 ACC6 ACC5 ACC4 ACC3 ACC2           ACC1 ACC0

     Accumulator Register              Type             rw       rw  rw       rw       rw  rw   rw       rw

E8H  IEN1                         Reset: 00H Bit Field  ECCIP ECCIP ECCIP ECCIP EXM EX2         ESSC EADC

     Interrupt Enable Register 1                        3        2   1        0

                                       Type             rw       rw  rw       rw       rw  rw   rw       rw

Data Sheet                                              28                                     V0.1, 2006-02
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                                                                                                   XC886/888CLM

                                                                            Functional Description

Table 5           CPU Register Overview (cont'd)

Addr  Register Name                        Bit         76543210

F0H   B                        Reset: 00H Bit Field    B7 B6 B5 B4 B3 B2 B1 B0
F8H   B Register                                 Type
                                                       rw      rw  rw   rw                     rw  rw    rw   rw
F9H
      IP1                      Reset: 00H Bit Field    PCCIP PCCIP PCCIP PCCIP PXM PX2 PSSC PADC

      Interrupt Priority Register 1                    3       2   1    0

                                           Type        rw      rw  rw   rw                     rw  rw    rw   rw

      IPH1                     Reset: 00H Bit Field    PCCIP PCCIP PCCIP PCCIP PXMH PX2H PSSCH PADC

      Interrupt Priority Register 1 High               3H 2H 1H 0H                                            H

                                           Type        rw      rw  rw   rw                     rw  rw    rw   rw

The MDU SFRs can be accessed in the mapped memory area (RMAP = 1).

Table 6           MDU Register Overview

Addr Register Name                         Bit         76 5 4 3 2 1 0

RMAP = 1

B0H   MDUSTAT                  Reset: 00H  Bit Field               0                               BSY IERR   IRDY
                               Reset: 00H  Type                                                     rh rwh     rwh
      MDU Status Register      Reset: 00H  Bit Field               r                                 OPCODE
                               Reset: 00H  Type                                                           rw
B1H   MDUCON                   Reset: 00H  Bit Field   IE      IR RSEL START
                               Reset: 00H  Type
      MDU Control Register     Reset: 00H  Bit Field   rw      rw  rw rwh
                               Reset: 00H  Type
B2H   MD0                      Reset: 00H  Bit Field                        DATA
                               Reset: 00H  Type
      MDU Data Register 0      Reset: 00H  Bit Field                        rw
                                           Type
      MR0                                  Bit Field                        DATA
      MDU Data Register 0                  Type
                                           Bit Field                        rh
                                           Type
B3H   MD1                                  Bit Field                        DATA
                                           Type
      MDU Data Register 1                  Bit Field                        rw
                                           Type
      MR1                                  Bit Field                        DATA
      MDU Data Register 1
                                                                            rh

B4H   MD2                                                                   DATA

      MDU Data Register 2                                                   rw

      MR2                                                                   DATA
      MDU Data Register 2
                                                                            rh

B5H   MD3                                                                   DATA

      MDU Data Register 3                                                   rw

      MR3                                                                   DATA
      MDU Data Register 3
                                                                            rh

B6H   MD4                                                                   DATA

      MDU Data Register 4

      Multiplication/Division              Type                             rw

      Shift/Normalization                                  0       SLR                             SCTR
                                                                                                     rw
                                                           rw      rw
                                                                                                   SCTR
      MR4                      Reset: 00H Bit Field                         DATA                     rh
      MDU Data Register 4                        Type
      Multiplication/Division                                                              rh
      Shift/Normalization                                      0
                                                               rh
B7H   MD5                      Reset: 00H Bit Field
                                                                                        DATA
      MDU Data Register 5                  Type                                            rw

      MR5                      Reset: 00H Bit Field                                     DATA
      MDU Data Register 5                        Type                                      rh

Data Sheet                                             29                                              V0.1, 2006-02
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                                                                                           XC886/888CLM

                                                                                 Functional Description

The CORDIC SFRs can be accessed in the mapped memory area (RMAP = 1).

Table 7           CORDIC Register Overview

Addr Register Name                          Bit        76 5 4 3 2 1 0

RMAP = 1

9AH  CD_CORDXL                Reset: 00H    Bit Field                            DATAL
                                            Type
     CORDIC X Data Low Byte                 Bit Field                            rw
                                            Type
9BH  CD_CORDXH                Reset: 00H    Bit Field                         DATAH
                                            Type
     CORDIC X Data High Byte                Bit Field                            rw
                                            Type
9CH  CD_CORDYL                Reset: 00H    Bit Field                            DATAL
                                            Type
     CORDIC Y Data Low Byte                 Bit Field                            rw
                                            Type
9DH  CD_CORDYH                Reset: 00H    Bit Field                         DATAH

     CORDIC Y Data High Byte                Type                                 rw
                                            Bit Field
9EH  CD_CORDZL                Reset: 00H                                         DATAL
                                            Type
     CORDIC Z Data Low Byte                                                      rw

9FH  CD_CORDZH                Reset: 00H                                      DATAH

     CORDIC Z Data High Byte                                                     rw

A0H  CD_STATC                 Reset: 00H               KEEPZ KEEPY KEEPX DMAP INT_E                        EOC ERRO        BSY
                                                                                                        N               R
     CORDIC Status and Data Control                                                                                         rh
                                                                                                           rwh rh           ST
     Register                                          rw       rw  rw      rw       rw                        MODE
                                                                                                                           rwh
A1H  CD_CON                   Reset: 00H                   MPS      X_USI ST_MO ROTVE                             rw

     CORDIC Control Register                                        GN DE            C

                                                           rw       w       rw       rw

The system control SFRs can be accessed in the standard memory area (RMAP = 0).

Table 8           System Control Register Overview

Addr Register Name                          Bit        76 5 4 3 2 1 0

RMAP = 0 or 1

8FH  SYSCON0                  Reset: 00H    Bit Field           0       IMODE                              0               RMAP
                                            Type
     System Control Register 0                                  r           rw                             r               rw
                                            Bit Field
RMAP = 0                                    Type

BFH  SCU_PAGE                 Reset: 00H    Bit Field      OP           STNR            0                      PAGE
                                                                                                                 rw
     Page Register                          Type           w            w               r
                                            Bit Field
RMAP = 0, PAGE 0
                                            Type
B3H  MODPISEL                 Reset: 00H    Bit Field  0 URRIS JTAGT JTAGT EXINT EXINT EXINT URRIS
                                                                  H DIS CKS 2IS 1IS 0IS
     Peripheral Input Select Register       Type
                                            Bit Field
                                                       r        rw  rw      rw       rw                    rw  rw          rw
                                            Type
B4H  IRCON0                   Reset: 00H    Bit Field  0 EXINT EXINT EXINT EXINT EXINT EXINT EXINT
                                            Type
     Interrupt Request Register 0           Bit Field           6   5         4         3                  2   1           0
                                            Type
                                                       r        rwh rwh rwh rwh rwh rwh rwh

B5H  IRCON1                   Reset: 00H               0 CANS CANS ADCS ADCS RIR TIR EIR
                                                                RC2 RC1 RC1 RC0
     Interrupt Request Register 1

                                                       r        rwh rwh rwh rwh rwh rwh rwh

B6H  IRCON2                   Reset: 00H                        0          CANS                            0               CANS

     Interrupt Request Register 2                                           RC3                                            RC0

                                                                r           rwh                            r               rwh

B7H  EXICON0                  Reset: F0H               EXINT3       EXINT2              EXINT1                 EXINT0

     External Interrupt Control Register 0                 rw           rw                 rw                      rw

BAH  EXICON1                  Reset: 3FH                   0        EXINT6              EXINT5                 EXINT4

     External Interrupt Control Register 1                 r            rw                 rw                      rw

Data Sheet                                             30                                                      V0.1, 2006-02
Prelimary
                                                                                           XC886/888CLM

                                                                                 Functional Description

Table 8           System Control Register Overview (cont'd)

Addr Register Name                        Bit        76 5 4 3 2 1 0

BBH  NMICON                  Reset: 00H   Bit Field  0       NMI NMI NMI NMI NMI NMI                        NMI
                                                                                                           WDT
     NMI Control Register                 Type               ECC VDDP VDD OCDS FLASH PLL
                                          Bit Field                                                          rw
                                                     r       rw          rw  rw        rw  rw      rw      FNMI
                                          Type                                                             WDT
BCH  NMISR                   Reset: 00H   Bit Field  0 FNMI FNMI FNMI FNMI FNMI FNMI                        rwh
                                          Type                ECC VDDP VDD OCDS FLASH PLL
     NMI Status Register                  Bit Field                                                           R
                                          Type                                                               rw
                                          Bit Field  r       rwh rwh rwh rwh rwh rwh
                                                                                                           FDEN
BDH  BCON                    Reset: 00H   Type           BGSEL           0 BRDIS           BRPRE
                                          Bit Field                                                          rw
     Baud Rate Control Register           Type           rw              r   rw            rw
                                          Bit Field
BEH  BG                      Reset: 00H   Type                               BR_VALUE

     Baud Rate Timer/Reload Register      Bit Field                               rwh
                                          Type
E9H  FDCON                   Reset: 00H   Bit Field  BGS SYNEN ERRSY EOFSY BRK NDOV FDM

     Fractional Divider Control Register  Type                           N   N
                                          Bit Field
                                                     rw      rw rwh rwh rwh rwh rw
                                          Type
EAH  FDSTEP                  Reset: 00H   Bit Field                              STEP

     Fractional Divider Reload Register   Type                                    rw
                                          Bit Field
EBH  FDRES                   Reset: 00H                                      RESULT
                                          Type
     Fractional Divider Result Register   Bit Field                               rh

RMAP = 0, PAGE 1                          Type
                                          Bit Field
B3H  ID                      Reset: 09H                            PRODID                         VERID
                                          Type
     Identity Register                    Bit Field                      r                         r
                                          Type
B4H  PMCON0                  Reset: 00H   Bit Field  0 WDT WKRS WK SD PD                               WS
                                          Type
     Power Mode Control Register 0        Bit Field          RST             SEL

                                          Type       r       rwh rwh rw                rw rwh          rw
                                          Bit Field
B5H  PMCON1                  Reset: 00H              0 CDC_D CAN_D MDU_ T2_DIS CCU SSC ADC
                                          Type
     Power Mode Control Register 1                           IS          IS DIS            _DIS _DIS _DIS
                                          Bit Field
                                          Type       r       rw          rw  rw        rw  rw      rw      rw

B6H  OSC_CON                 Reset: 08H                      0               OSC XPD OSC ORDR OSCR

     OSC Control Register                                                    PD            SS ES

                                                                r            rw        rw  rw rwh rh

B7H  PLL_CON                 Reset: 90H                            NDIV               VCOB OSC RESLD LOCK
                                                                                        YP DISC
     PLL Control Register

                                                                   rw                  rw  rw rwh rh

BAH  CMCON                   Reset: 10H              VCO KDIV            0 FCCFG           CLKREL
                                                     SEL
     Clock Control Register

                                                     rw      rw          r   rw                rw

BBH  PASSWD                  Reset: 07H                                PASS                PROTE      MODE
                                                                                            CT_S
     Password Register

                                                                         wh                rh          rw

BCH  FEAL                    Reset: 00H                                      ECCERRADDR

     Flash Error Address Register Low                                             rh

BDH  FEAH                    Reset: 00H                                      ECCERRADDR

     Flash Error Address Register High                                            rh

BEH  COCON                   Reset: 00H                  0             TLEN COUT           COREL

     Clock Output Control Register                                           S

                                                         r               rw  rw                rw

E9H  MISC_CON                Reset: 00H                                      0                           DFLAS

     Miscellaneous Control Register                                                                        HEN

                                                                             r                             rwh

RMAP = 0, PAGE 3

B3H  XADDRH                  Reset: F0H                                      ADDRH
                                                                                rw
     On-chip XRAM Address Higher Order

Data Sheet                                           31                                        V0.1, 2006-02
Prelimary
                                                                                         XC886/888CLM

                                                                                 Functional Description

Table 8           System Control Register Overview (cont'd)

Addr Register Name                       Bit       76 5 4 3 2 1 0

B4H  IRCON3                  Reset: 00H Bit Field        0         CANS CCU6S            0      CANS CCU6S

     Interrupt Request Register 3                                  RC5 R1                       RC4 R0

                                         Type            r         rwh rwh               r      rwh rwh

B5H  IRCON4                  Reset: 00H Bit Field        0         CANS CCU6S            0      CANS CCU6S

     Interrupt Request Register 4                                  RC7 R3                       RC6 R2

                                         Type            r         rwh rwh               r      rwh rwh

B7H  MODPISEL1               Reset: 00H Bit Field EXINT         0            UR1RIS         T21EXI JTAGT JTAGT
                                                                                                S DIS1 CKS1
     Peripheral Input Select Register 1            6IS

                                         Type      rw           r                rw         rw  rw    rw

BAH  MODPISEL2               Reset: 00H Bit Field               0                    T21IS T2IS T1IS T0IS

     Peripheral Input Select Register 2  Type                   r                    rw     rw  rw    rw

BBH  PMCON2                  Reset: 00H Bit Field                      0                        UART1 T21

     Power Mode Control Register 2                                                              _DIS _DIS

                                         Type                          r                        rw    rw

BDH  MODSUSP                 Reset: 00H Bit Field           0             T21SU T2SUS T13SU T12SU WDTS

     Module Suspend Control Register                                      SP         P      SP SP USP

                                         Type               r             rw         rw     rw  rw    rw

The WDT SFRs can be accessed in the mapped memory area (RMAP = 1).

Table 9           WDT Register Overview

Addr Register Name                       Bit       76543210

RMAP = 1

BBH  WDTCON                  Reset: 00H Bit Field        0         WINB WDT 0 WDT WDT WDT

     Watchdog Timer Control Register                               EN PR                    EN RS     IN

                                         Type            r         rw        rh      r      rw rwh rw

BCH  WDTREL                  Reset: 00H Bit Field                            WDTREL

     Watchdog Timer Reload Register      Type                                    rw

BDH  WDTWINB                 Reset: 00H Bit Field                         WDTWINB

     Watchdog Window-Boundary Count

     Register                            Type                                     rw
                                                                             WDT[7:0]
BEH  WDTL                    Reset: 00H Bit Field
                                                                                  rh
     Watchdog Timer Register Low         Type                                WDT[15:8]

BFH  WDTH                    Reset: 00H Bit Field                                 rh

     Watchdog Timer Register High        Type

The Port SFRs can be accessed in the standard memory area (RMAP = 0).

Table 10 Port Register Overview

Addr Register Name                       Bit       76543210

RMAP = 0

B2H  PORT_PAGE               Reset: 00H Bit Field       OP             STNR          0          PAGE
                                                                                                  rw
     Page Register for PORT              Type            w             w             r

RMAP = 0, Page 0

80H  P0_DATA                 Reset: 00H Bit Field  P7       P6     P5     P4         P3     P2  P1    P0

     P0 Data Register                    Type      rw       rw     rw     rw         rw     rw  rw    rw

86H  P0_DIR                  Reset: 00H Bit Field  P7       P6     P5     P4         P3     P2  P1    P0

     P0 Direction Register               Type      rw       rw     rw     rw         rw     rw  rw    rw

90H  P1_DATA                 Reset: 00H Bit Field  P7       P6     P5     P4         P3     P2  P1    P0

     P1 Data Register                    Type      rw       rw     rw     rw         rw     rw  rw    rw

Data Sheet                                         32                                           V0.1, 2006-02
Prelimary
                                                                      XC886/888CLM

                                                                  Functional Description

Table 10 Port Register Overview (cont'd)

Addr Register Name                   Bit          76543210

91H  P1_DIR                 Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P1 Direction Register           Type         rw  rw  rw  rw  rw  rw  rw  rw

92H  P5_DATA                Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P5 Data Register                Type         rw  rw  rw  rw  rw  rw  rw  rw

93H  P5_DIR                 Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P5 Direction Register           Type         rw  rw  rw  rw  rw  rw  rw  rw

A0H  P2_DATA                Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P2 Data Register                Type         rw  rw  rw  rw  rw  rw  rw  rw

A1H  P2_DIR                 Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P2 Direction Register           Type         rw  rw  rw  rw  rw  rw  rw  rw

B0H  P3_DATA                Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P3 Data Register                Type         rw  rw  rw  rw  rw  rw  rw  rw

B1H  P3_DIR                 Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P3 Direction Register           Type         rw  rw  rw  rw  rw  rw  rw  rw

C8H  P4_DATA                Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P4 Data Register                Type         rw  rw  rw  rw  rw  rw  rw  rw

C9H  P4_DIR                 Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P4 Direction Register           Type         rw  rw  rw  rw  rw  rw  rw  rw

RMAP = 0, Page 1

80H  P0_PUDSEL              Reset: FFH Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P0 Pull-Up/Pull-Down Select Register Type    rw  rw  rw  rw  rw  rw  rw  rw

86H  P0_PUDEN               Reset: C4H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P0 Pull-Up/Pull-Down Enable Register Type    rw  rw  rw  rw  rw  rw  rw  rw

90H  P1_PUDSEL              Reset: FFH Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P1 Pull-Up/Pull-Down Select Register Type    rw  rw  rw  rw  rw  rw  rw  rw

91H  P1_PUDEN               Reset: FFH Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P1 Pull-Up/Pull-Down Enable Register Type    rw  rw  rw  rw  rw  rw  rw  rw

92H  P5_PUDSEL              Reset: FFH Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P5 Pull-Up/Pull-Down Select Register Type    rw  rw  rw  rw  rw  rw  rw  rw

93H  P5_PUDEN               Reset: FFH Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P5 Pull-Up/Pull-Down Enable Register Type    rw  rw  rw  rw  rw  rw  rw  rw

A0H  P2_PUDSEL              Reset: FFH Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P2 Pull-Up/Pull-Down Select Register Type    rw  rw  rw  rw  rw  rw  rw  rw

A1H  P2_PUDEN               Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P2 Pull-Up/Pull-Down Enable Register Type    rw  rw  rw  rw  rw  rw  rw  rw

B0H  P3_PUDSEL              Reset: BFH Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P3 Pull-Up/Pull-Down Select Register Type    rw  rw  rw  rw  rw  rw  rw  rw

B1H  P3_PUDEN               Reset: 40H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P3 Pull-Up/Pull-Down Enable Register Type    rw  rw  rw  rw  rw  rw  rw  rw

C8H  P4_PUDSEL              Reset: FFH Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P4 Pull-Up/Pull-Down Select Register Type    rw  rw  rw  rw  rw  rw  rw  rw

C9H  P4_PUDEN               Reset: 04H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P4 Pull-Up/Pull-Down Enable Register Type    rw  rw  rw  rw  rw  rw  rw  rw

RMAP = 0, Page 2

80H  P0_ALTSEL0             Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P0 Alternate Select 0 Register  Type         rw  rw  rw  rw  rw  rw  rw  rw

86H  P0_ALTSEL1             Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P0 Alternate Select 1 Register  Type         rw  rw  rw  rw  rw  rw  rw  rw

90H  P1_ALTSEL0             Reset: 00H Bit Field  P7  P6  P5  P4  P3  P2  P1  P0

     P1 Alternate Select 0 Register  Type         rw  rw  rw  rw  rw  rw  rw  rw

Data Sheet                                        33                      V0.1, 2006-02
Prelimary
                                                                                           XC886/888CLM

                                                                                  Functional Description

Table 10 Port Register Overview (cont'd)

Addr Register Name                      Bit         76543210

91H  P1_ALTSEL1               Reset: 00H Bit Field  P7      P6      P5       P4        P3  P2      P1   P0

     P1 Alternate Select 1 Register     Type        rw      rw      rw       rw        rw  rw      rw   rw

92H  P5_ALTSEL0               Reset: 00H Bit Field  P7      P6      P5       P4        P3  P2      P1   P0

     P5 Alternate Select 0 Register     Type        rw      rw      rw       rw        rw  rw      rw   rw

93H  P5_ALTSEL1               Reset: 00H Bit Field  P7      P6      P5       P4        P3  P2      P1   P0

     P5 Alternate Select 1 Register     Type        rw      rw      rw       rw        rw  rw      rw   rw

B0H  P3_ALTSEL0               Reset: 00H Bit Field  P7      P6      P5       P4        P3  P2      P1   P0

     P3 Alternate Select 0 Register     Type        rw      rw      rw       rw        rw  rw      rw   rw

B1H  P3_ALTSEL1               Reset: 00H Bit Field  P7      P6      P5       P4        P3  P2      P1   P0

     P3 Alternate Select 1 Register     Type        rw      rw      rw       rw        rw  rw      rw   rw

C8H  P4_ALTSEL0               Reset: 00H Bit Field  P7      P6      P5       P4        P3  P2      P1   P0

     P4 Alternate Select 0 Register     Type        rw      rw      rw       rw        rw  rw      rw   rw

C9H  P4_ALTSEL1               Reset: 00H Bit Field  P7      P6      P5       P4        P3  P2      P1   P0

     P4 Alternate Select 1 Register     Type        rw      rw      rw       rw        rw  rw      rw   rw

RMAP = 0, Page 3

80H  P0_OD                    Reset: 00H Bit Field  P7      P6      P5       P4        P3  P2      P1   P0

     P0 Open Drain Control Register     Type        rw      rw      rw       rw        rw  rw      rw   rw

90H  P1_OD                    Reset: 00H Bit Field  P7      P6      P5       P4        P3  P2      P1   P0

     P1 Open Drain Control Register     Type        rw      rw      rw       rw        rw  rw      rw   rw

92H  P5_OD                    Reset: 00H Bit Field  P7      P6      P5       P4        P3  P2      P1   P0

     P5 Open Drain Control Register     Type        rw      rw      rw       rw        rw  rw      rw   rw

B0H  P3_OD                    Reset: 00H Bit Field  P7      P6      P5       P4        P3  P2      P1   P0

     P3 Open Drain Control Register     Type        rw      rw      rw       rw        rw  rw      rw   rw

C8H  P4_OD                    Reset: 00H Bit Field  P7      P6      P5       P4        P3  P2      P1   P0

     P4 Open Drain Control Register     Type        rw      rw      rw       rw        rw  rw      rw   rw

The ADC SFRs can be accessed in the standard memory area (RMAP = 0).

Table 11 ADC Register Overview

Addr Register Name                      Bit         76543210

RMAP = 0

D1H  ADC_PAGE                 Reset: 00H Bit Field      OP              STNR           0          PAGE
                                                                                                    rw
     Page Register for ADC              Type            w               w              r

RMAP = 0, Page 0

CAH  ADC_GLOBCTR              Reset: 30H Bit Field  ANON DW             CTC                    0

     Global Control Register            Type        rw      rw          rw                     r

CBH  ADC_GLOBSTR              Reset: 00H Bit Field      0                  CHNR            0 SAM BUSY

     Global Status Register                                                                        PLE

                                        Type            r                     rh           r       rh   rh

CCH  ADC_PRAR                 Reset: 00H Bit Field  ASEN1 ASEN0 0 ARBM CSM1 PRIO1 CSM0 PRIO0

     Priority and Arbitration Register  Type        rw      rw      r        rw        rw  rw      rw   rw

CDH  ADC_LCBR                 Reset: B7H Bit Field          BOUND1                         BOUND0

     Limit Check Boundary Register      Type                    rw                             rw

CEH  ADC_INPCR0               Reset: 00H Bit Field                                STC

     Input Class Register 0             Type                                      rw

CFH  ADC_ETRCR                Reset: 00H Bit Field  SYNEN SYNEN         ETRSEL1                ETRSEL0

     External Trigger Control Register              1       0

                                        Type        rw      rw               rw                    rw

RMAP = 0, Page 1

Data Sheet                                          34                                         V0.1, 2006-02
Prelimary
                                                                                     XC886/888CLM

                                                                            Functional Description

Table 11 ADC Register Overview (cont'd)

Addr Register Name                   Bit           765432                                  10

CAH  ADC_CHCTR0              Reset: 00H Bit Field  0       LCC                        0     RESRSEL
                                                                                                 rw
     Channel Control Register 0      Type          r                rw                r
                                                                                            RESRSEL
CBH  ADC_CHCTR1              Reset: 00H Bit Field  0       LCC                        0          rw

     Channel Control Register 1      Type          r                rw                r     RESRSEL
                                                                                                 rw
CCH  ADC_CHCTR2              Reset: 00H Bit Field  0       LCC                        0
                                                                                            RESRSEL
     Channel Control Register 2      Type          r                rw                r          rw

CDH  ADC_CHCTR3              Reset: 00H Bit Field  0       LCC                        0     RESRSEL
                                                                                                 rw
     Channel Control Register 3      Type          r                rw                r
                                                                                            RESRSEL
CEH  ADC_CHCTR4              Reset: 00H Bit Field  0       LCC                        0          rw

     Channel Control Register 4      Type          r                rw                r     RESRSEL
                                                                                                 rw
CFH  ADC_CHCTR5              Reset: 00H Bit Field  0       LCC                        0
                                                                                            RESRSEL
     Channel Control Register 5      Type          r                rw                r          rw

D2H  ADC_CHCTR6              Reset: 00H Bit Field  0       LCC                        0  CHNR
                                                                                            rh
     Channel Control Register 6      Type          r                rw                r
                                                                                         CHNR
D3H  ADC_CHCTR7              Reset: 00H Bit Field  0       LCC                        0     rh

     Channel Control Register 7      Type          r                rw                r  CHNR
                                                                                            rh
RMAP = 0, Page 2
                                                                                         CHNR
CAH  ADC_RESR0L              Reset: 00H Bit Field  RESULT[1:0] 0        VF DRC              rh

     Result Register 0 Low           Type              rh           r   rh      rh       CHNR
                                                                                            rh
CBH  ADC_RESR0H              Reset: 00H Bit Field                       RESULT[9:2]
                                                                                         CHNR
     Result Register 0 High          Type                                   rh              rh

CCH  ADC_RESR1L              Reset: 00H Bit Field  RESULT[1:0] 0        VF DRC           CHNR
                                                                                            rh
     Result Register 1 Low           Type              rh           r   rh      rh
                                                                                         CHNR
CDH  ADC_RESR1H              Reset: 00H Bit Field                       RESULT[9:2]         rh

     Result Register 1 High          Type                                   rh

CEH  ADC_RESR2L              Reset: 00H Bit Field  RESULT[1:0] 0        VF DRC

     Result Register 2 Low           Type              rh           r   rh      rh

CFH  ADC_RESR2H              Reset: 00H Bit Field                       RESULT[9:2]

     Result Register 2 High          Type                                   rh

D2H  ADC_RESR3L              Reset: 00H Bit Field  RESULT[1:0] 0        VF DRC

     Result Register 3 Low           Type              rh           r   rh      rh

D3H  ADC_RESR3H              Reset: 00H Bit Field                       RESULT[9:2]

     Result Register 3 High          Type                                   rh

RMAP = 0, Page 3

CAH  ADC_RESRA0L             Reset: 00H Bit Field      RESULT[2:0]      VF DRC
                                                              rh
     Result Register 0, View A Low   Type                               rh      rh
                                                       RESULT[2:0]
CBH  ADC_RESRA0H             Reset: 00H Bit Field             rh        RESULT[10:3]

     Result Register 0, View A High  Type              RESULT[2:0]          rh
                                                              rh
CCH  ADC_RESRA1L             Reset: 00H Bit Field                       VF DRC
                                                       RESULT[2:0]
     Result Register 1, View A Low   Type                     rh        rh      rh

CDH  ADC_RESRA1H             Reset: 00H Bit Field                       RESULT[10:3]

     Result Register 1, View A High  Type                                   rh

CEH  ADC_RESRA2L             Reset: 00H Bit Field                       VF DRC

     Result Register 2, View A Low   Type                               rh      rh

CFH  ADC_RESRA2H             Reset: 00H Bit Field                       RESULT[10:3]

     Result Register 2, View A High  Type                                   rh

D2H  ADC_RESRA3L             Reset: 00H Bit Field                       VF DRC

     Result Register 3, View A Low   Type                               rh      rh

D3H  ADC_RESRA3H             Reset: 00H Bit Field                       RESULT[10:3]

     Result Register 3, View A High  Type                                   rh

Data Sheet                                         35                                    V0.1, 2006-02
Prelimary
                                                                                     XC886/888CLM

                                                                          Functional Description

Table 11 ADC Register Overview (cont'd)

Addr Register Name                          Bit       76543210

RMAP = 0, Page 4

CAH  ADC_RCR0                   Reset: 00H Bit Field  VFCTR WFR FEN   IEN               0               DRCT

     Result Control Register 0                                                                                R

                                            Type      rw   rw     rw  rw                r               rw

CBH  ADC_RCR1                   Reset: 00H Bit Field  VFCTR WFR FEN   IEN               0               DRCT

     Result Control Register 1                                                                                R

                                            Type      rw   rw     rw  rw                r               rw

CCH  ADC_RCR2                   Reset: 00H Bit Field  VFCTR WFR FEN   IEN               0               DRCT

     Result Control Register 2                                                                                R

                                            Type      rw   rw     rw  rw                r               rw

CDH  ADC_RCR3                   Reset: 00H Bit Field  VFCTR WFR FEN   IEN               0               DRCT

     Result Control Register 3                                                                                R

                                            Type      rw   rw     rw  rw                r               rw

CEH  ADC_VFCR                   Reset: 00H Bit Field           0               VFC3 VFC2 VFC1 VFC0

     Valid Flag Clear Register              Type               r               w        w           w         w

RMAP = 0, Page 5

CAH  ADC_CHINFR                 Reset: 00H Bit Field  CHINF CHINF CHINF CHINF CHINF CHINF CHINF CHINF

     Channel Interrupt Flag Register                  7    6      5   4        3        2           1         0

                                            Type      rh   rh     rh  rh       rh       rh          rh        rh

CBH  ADC_CHINCR                 Reset: 00H Bit Field  CHINC CHINC CHINC CHINC CHINC CHINC CHINC CHINC

     Channel Interrupt Clear Register                 7    6      5   4        3        2           1         0

                                            Type      w    w      w   w        w        w           w         w

CCH  ADC_CHINSR                 Reset: 00H Bit Field  CHINS CHINS CHINS CHINS CHINS CHINS CHINS CHINS

     Channel Interrupt Set Register                   7    6      5   4        3        2           1         0

                                            Type      w    w      w   w        w        w           w         w

CDH  ADC_CHINPR                 Reset: 00H Bit Field  CHINP CHINP CHINP CHINP CHINP CHINP CHINP CHINP

     Channel Interrupt Node Pointer                   7    6      5   4        3        2           1         0

     Register                               Type      rw   rw     rw  rw       rw       rw          rw  rw

CEH  ADC_EVINFR                 Reset: 00H Bit Field  EVINF EVINF EVINF EVINF        0              EVINF EVINF

     Event Interrupt Flag Register                    7    6      5   4                             1         0

                                            Type      rh   rh     rh  rh             r              rh        rh

CFH  ADC_EVINCR                 Reset: 00H Bit Field  EVINC EVINC EVINC EVINC        0              EVINC EVINC

     Event Interrupt Clear Flag Register              7    6      5   4                             1         0

                                            Type      w    w      w   w              r              w         w

D2H  ADC_EVINSR                 Reset: 00H Bit Field  EVINS EVINS EVINS EVINS        0              EVINS EVINS

     Event Interrupt Set Flag Register                7    6      5   4                             1         0

                                            Type      w    w      w   w              r              w         w

D3H  ADC_EVINPR                 Reset: 00H Bit Field  EVINP EVINP EVINP EVINP        0              EVINP EVINP

     Event Interrupt Node Pointer Register            7    6      5   4                             1         0

                                            Type      rw   rw     rw  rw             r              rw  rw

RMAP = 0, Page 6

CAH  ADC_CRCR1                  Reset: 00H Bit Field  CH7 CH6 CH5 CH4                       0

     Conversion Request Control Register 1

                                            Type      rwh rwh rwh rwh                       r

CBH  ADC_CRPR1                  Reset: 00H Bit Field  CHP7 CHP6 CHP5 CHP4                   0

     Conversion Request Pending

     Register 1                             Type      rwh  rwh rwh rwh                           r
                                                      Rsv                               ENTR
CCH  ADC_CRMR1                  Reset: 00H Bit Field       LDEV CLR SCAN       ENSI                     ENGT
                                                        r              PND                rw
     Conversion Request Mode Register 1               CEV                       rw      ENTR              rw
                                                                                 0                      ENGT
                                            Type       w   w      w   rw          r       rw
                                                                                                          rw
CDH  ADC_QMR0                   Reset: 00H Bit Field       TREV FLUSH CLRV

     Queue Mode Register 0                  Type           w      w   w

Data Sheet                                            36                                    V0.1, 2006-02
Prelimary
                                                                                       XC886/888CLM

                                                                              Functional Description

Table 11 ADC Register Overview (cont'd)

Addr  Register Name             Bit                       7   65          4         3210

CEH   ADC_QSR0                  Reset: 20H Bit Field     Rsv  0 EMPTY     EV           0             FILL
CFH                                                        r              rh
D2H   Queue Status Register 0   Type                          r   rh      V            r             rh
D2H                                                     EXTR              rh
      ADC_Q0R0                  Reset: 00H Bit Field      rh  ENSI RF     V         0         REQCHNR
      Queue 0 Register 0                          Type                    rh
                                                        EXTR  rh  rh                r            rh
                                                          rh                    0
      ADC_QBUR0                 Reset: 00H Bit Field          ENSI RF            r  0         REQCHNR
                                                        EXTR
      Queue Backup Register 0   Type                      w   rh  rh                r            rh

      ADC_QINR0                 Reset: 00H Bit Field          ENSI RF                         REQCHNR

      Queue Input Register 0    Type                          w   w                              w

The Timer 2 SFRs can be accessed in the standard memory area (RMAP = 0).

Table 12 Timer 2 Register Overview

Addr Register Name              Bit                     7654321                                            0

C0H   T2_T2CON                  Reset: 00H Bit Field TF2 EXF2          0      EXEN2 TR2 0                 CP/
                                                                                                          RL2
      Timer 2 Control Register                                                                             rw
                                                                                                         DCEN
                                Type                    rwh rwh        r            rw rwh       r
                                                                                                           rw
C1H   T2_T2MOD                  Reset: 00H Bit Field    T2    T2 EDGE PREN                T2PRE

      Timer 2 Mode Register                             REGS RHEN SEL

                                Type                    rw    rw  rw      rw              rw

C2H   T2_RC2L                   Reset: 00H Bit Field                          RC2
                                                                              rwh
      Timer 2 Reload/Capture Register Low Type

C3H   T2_RC2H                   Reset: 00H Bit Field                          RC2
                                                                              rwh
      Timer 2 Reload/Capture Register High Type

C4H   T2_T2L                    Reset: 00H Bit Field                          THL2
                                                                               rwh
      Timer 2 Register Low      Type

C5H   T2_T2H                    Reset: 00H Bit Field                          THL2
                                                                               rwh
      Timer 2 Register High     Type

The Timer 21 SFRs can be accessed in the standard memory area (RMAP = 1).

Table 13 T21 Register Overview

Addr Register Name              Bit                     76 5 4 3 2 1 0

RMAP = 1

C0H   T2CON                     Reset: 00H Bit Field    TF2 EXF2 0        0 EXEN2 TR2 C/T2                CP/
                                                                                                          RL2
      Timer 2 Control Register                                                                             rw
                                                                                                         DCEN
                                Type                    rwh rwh   r       r         rw rwh rw
                                                                                                           rw
C1H   T2MOD                     Reset: 00H Bit Field    T2    T2 EDGE PREN                T2PRE

      Timer 2 Mode Register                             REGS RHEN SEL

                                Type                    rw    rw  rw      rw              rw

C2H   RC2L                      Reset: 00H Bit Field                          RC2

      Timer 2 Reload/Capture Register Low Type                                rwh

C3H   RC2H                      Reset: 00H Bit Field                          RC2

      Timer 2 Reload/Capture Register High Type                               rwh

C4H   T2L                       Reset: 00H Bit Field                          THL2

      Timer 2 Register Low      Type                                          rwh

C5H   T2H                       Reset: 00H Bit Field                          THL2

      Timer 2 Register High     Type                                          rwh

Data Sheet                                              37                                    V0.1, 2006-02
Prelimary
                                                                                  XC886/888CLM

                                                                          Functional Description

The CCU6 SFRs can be accessed in the standard memory area (RMAP = 0).

Table 14 CCU6 Register Overview

Addr Register Name                        Bit      76543210

RMAP = 0

A3H  CCU6_PAGE               Reset: 00H Bit Field      OP        STNR          0           PAGE
                                                                                             rw
     Page Register for CCU6               Type         w         w             r

RMAP = 0, Page 0

9AH  CCU6_CC63SRL            Reset: 00H Bit Field                      CC63SL

     Capture/Compare Shadow Register for

     Channel CC63 Low                     Type                             rw
                                                                       CC63SH
9BH  CCU6_CC63SRH            Reset: 00H Bit Field

     Capture/Compare Shadow Register for

     Channel CC63 High                    Type                            rw

9CH  CCU6_TCTR4L             Reset: 00H Bit Field  T12 T12       0        DTRES T12 T12RS T12RR
                                                   STD STR
     Timer Control Register 4 Low                                                     RES

                                          Type     w       w     r             w      w    w      w

9DH  CCU6_TCTR4H             Reset: 00H Bit Field  T13 T13             0              T13 T13RS T13RR
                                                   STD STR
     Timer Control Register 4 High                                                    RES

                                          Type     w       w           r              w    w      w

9EH  CCU6_MCMOUTSL           Reset: 00H Bit Field  STRM 0                      MCMPS
                                                    CM
     Multi-Channel Mode Output Shadow

     Register Low                         Type     w       r                      rw

9FH  CCU6_MCMOUTSH           Reset: 00H Bit Field  STRHP 0       CURHS                     EXPHS

     Multi-Channel Mode Output Shadow Type         w       r        rw                     rw
     Register High

A4H  CCU6_ISRL               Reset: 00H Bit Field  RT12P RT12O RCC62 RCC62 RCC61 RCC61 RCC60 RCC60

     Capture/Compare Interrupt Status              M       M  F        R       F      R    F      R

     Reset Register Low                   Type     w       w  w        w       w      w    w      w

A5H  CCU6_ISRH               Reset: 00H Bit Field  RSTR RIDLE RWHE RCHE        0 RTRPF RT13 RT13
                                                                                                    PM CM
     Capture/Compare Interrupt Status

     Reset Register High                  Type     w       w  w        w       r      w    w      w

A6H  CCU6_CMPMODIFL Reset: 00H Bit Field           0 MCC63             0          MCC62 MCC61 MCC60

     Compare State Modification Register                   S                          S    S      S

     Low                                  Type     r       w           r              w    w      w

A7H  CCU6_CMPMODIFH Reset: 00H Bit Field           0 MCC63             0          MCC62 MCC61 MCC60

     Compare State Modification Register                   R                          R    R      R

     High                                 Type     r       w           r              w    w      w

FAH  CCU6_CC60SRL            Reset: 00H Bit Field                      CC60SL

     Capture/Compare Shadow Register for

     Channel CC60 Low                     Type                            rwh
                                                                       CC60SH
FBH  CCU6_CC60SRH            Reset: 00H Bit Field

     Capture/Compare Shadow Register for

     Channel CC60 High                    Type                            rwh
                                                                       CC61SL
FCH  CCU6_CC61SRL            Reset: 00H Bit Field

     Capture/Compare Shadow Register for

     Channel CC61 Low                     Type                            rwh
                                                                       CC61SH
FDH  CCU6_CC61SRH            Reset: 00H Bit Field

     Capture/Compare Shadow Register for

     Channel CC61 High                    Type                            rwh
                                                                       CC62SL
FEH  CCU6_CC62SRL            Reset: 00H Bit Field

     Capture/Compare Shadow Register for

     Channel CC62 Low                     Type                            rwh
                                                                       CC62SH
FFH  CCU6_CC62SRH            Reset: 00H Bit Field

     Capture/Compare Shadow Register for

     Channel CC62 High                    Type                            rwh

Data Sheet                                         38                                    V0.1, 2006-02
Prelimary
                                                                                            XC886/888CLM

                                                                           Functional Description

Table 14 CCU6 Register Overview (cont'd)

Addr Register Name                         Bit   76543                                      210

RMAP = 0, Page 1

9AH  CCU6_CC63RL    Reset: 00H Bit Field                               CC63VL

     Capture/Compare Register for Channel

     CC63 Low                              Type                            rh
                                                                       CC63VH
9BH  CCU6_CC63RH    Reset: 00H Bit Field

     Capture/Compare Register for Channel

     CC63 High                             Type                                         rh
                                                                                    T12PVL
9CH  CCU6_T12PRL    Reset: 00H Bit Field
                                                                                       rwh
     Timer T12 Period Register Low         Type                                     T12PVH

9DH  CCU6_T12PRH    Reset: 00H Bit Field                                               rwh
                                                                                    T13PVL
     Timer T12 Period Register High        Type
                                                                                       rwh
9EH  CCU6_T13PRL    Reset: 00H Bit Field                                            T13PVH

     Timer T13 Period Register Low         Type                                        rwh
                                                                                      DTM
9FH  CCU6_T13PRH    Reset: 00H Bit Field
                                                                                        rw
     Timer T13 Period Register High        Type
                                                 0 DTR2 DTR1 DTR0 0
A4H  CCU6_T12DTCL   Reset: 00H Bit Field

     Dead-Time Control Register for Timer Type
     T12 Low

A5H  CCU6_T12DTCH   Reset: 00H Bit Field                                                    DTE2 DTE1 DTE0

     Dead-Time Control Register for Timer

     T12 High                              Type  r        rh     rh    rh      r            rw  rw      rw
                                                              STE12
A6H  CCU6_TCTR0L    Reset: 00H Bit Field         CTM CDIR              T12R T12                 T12CLK
                                                                 rh                PRE
     Timer Control Register 0 Low                             STE13

                                           Type  rw       rh     rh    rh      rw                  rw
                                                                                                T13CLK
A7H  CCU6_TCTR0H    Reset: 00H Bit Field               0               T13R T13
                                                                                   PRE
     Timer Control Register 0 High

                                           Type        r               rh      rw               rw

FAH  CCU6_CC60RL    Reset: 00H Bit Field                               CC60VL

     Capture/Compare Register for Channel

     CC60 Low                              Type                            rh
                                                                       CC60VH
FBH  CCU6_CC60RH    Reset: 00H Bit Field

     Capture/Compare Register for Channel

     CC60 High                             Type                            rh
                                                                       CC61VL
FCH  CCU6_CC61RL    Reset: 00H Bit Field

     Capture/Compare Register for Channel

     CC61 Low                              Type                            rh
                                                                       CC61VH
FDH  CCU6_CC61RH    Reset: 00H Bit Field

     Capture/Compare Register for Channel

     CC61 High                             Type                            rh
                                                                       CC62VL
FEH  CCU6_CC62RL    Reset: 00H Bit Field

     Capture/Compare Register for Channel

     CC62 Low                              Type                            rh
                                                                       CC62VH
FFH  CCU6_CC62RH    Reset: 00H Bit Field

     Capture/Compare Register for Channel

     CC62 High                             Type                            rh

RMAP = 0, Page 2

9AH  CCU6_T12MSELL  Reset: 00H Bit Field                  MSEL61                            MSEL60

     T12 Capture/Compare Mode Select                          rw                                rw
                                                                HSYNC                       MSEL62
     Register Low                          Type
                                                                   rw                           rw
9BH  CCU6_T12MSELH  Reset: 00H Bit Field         DBYP
                                                   rw
     T12 Capture/Compare Mode Select

     Register High                         Type

Data Sheet                                       39                                             V0.1, 2006-02
Prelimary
                                                                                    XC886/888CLM

                                                                                Functional Description

Table 14 CCU6 Register Overview (cont'd)

Addr Register Name                         Bit    76543210

9CH  CCU6_IENL              Reset: 00H Bit Field  ENT12 ENT12 ENCC ENCC ENCC ENCC ENCC ENCC
                                                    PM OM 62F 62R 61F 61R 60F 60R
     Capture/Compare Interrupt Enable

     Register Low                          Type   rw       rw       rw      rw  rw       rw  rw      rw

9DH  CCU6_IENH              Reset: 00H Bit Field  ENSTR EN EN EN                0        EN ENT13 ENT13
                                                               IDLE WHE CHE
     Capture/Compare Interrupt Enable                                                   TRPF PM CM

     Register High                         Type   rw       rw       rw      rw  r        rw  rw      rw

9EH  CCU6_INPL              Reset: 40H Bit Field  INPCHE            INPCC62     INPCC61      INPCC60

     Capture/Compare Interrupt Node

     Pointer Register Low                  Type        rw               rw          rw           rw

9FH  CCU6_INPH              Reset: 39H Bit Field       0               INPT13      INPT12    INPERR

     Capture/Compare Interrupt Node

     Pointer Register High                 Type        r                rw          rw           rw

A4H  CCU6_ISSL              Reset: 00H Bit Field  ST12P ST12O SCC62 SCC62 SCC61 SCC61 SCC60 SCC60

     Capture/Compare Interrupt Status Set         M          M      F       R   F        R   F       R

     Register Low                          Type   w          w      w       w   w        w   w       w

A5H  CCU6_ISSH              Reset: 00H Bit Field  SSTR SIDLE SWHE SCHE SWHC STRPF ST13 ST13
                                                                                                                        PM CM
     Capture/Compare Interrupt Status Set

     Register High                         Type   w          w      w       w   w        w   w       w

A6H  CCU6_PSLR              Reset: 00H Bit Field  PSL63 0                           PSL

     Passive State Level Register          Type   rwh        r                      rwh

A7H  CCU6_MCMCTR            Reset: 00H Bit Field       0             SWSYN      0            SWSEL

     Multi-Channel Mode Control Register Type          r                rw      r            rw

FAH  CCU6_TCTR2L            Reset: 00H Bit Field  0          T13TED             T13TEC       T13 T12
                                                                                             SSC SSC
     Timer Control Register 2 Low

                                           Type   r             rw              rw           rw      rw

FBH  CCU6_TCTR2H            Reset: 00H Bit Field                0               T13RSEL      T12RSEL

     Timer Control Register 2 High         Type                 r                   rw           rw

FCH  CCU6_MODCTRL           Reset: 00H Bit Field  MC         0                  T12MODEN

     Modulation Control Register Low              MEN

                                           Type   rw         r                      rw

FDH  CCU6_MODCTRH           Reset: 00H Bit Field  ECT13 0                       T13MODEN
                                                     O
     Modulation Control Register High

                                           Type   rw         r                      rw

FEH  CCU6_TRPCTRL           Reset: 00H Bit Field                    0                   TRPM2 TRPM1 TRPM0

     Trap Control Register Low             Type                     r                    rw  rw      rw

FFH  CCU6_TRPCTRH           Reset: 00H Bit Field  TRPPE TRPEN                      TRPEN

     Trap Control Register High                   N        13

                                           Type   rw       rw                       rw

RMAP = 0, Page 3

9AH  CCU6_MCMOUTL           Reset: 00H Bit Field  0          R                     MCMP

     Multi-Channel Mode Output Register

     Low                                   Type   r        rh                       rh

9BH  CCU6_MCMOUTH           Reset: 00H Bit Field       0                CURH                 EXPH

     Multi-Channel Mode Output Register

     High                                  Type        r                    rh               rh

9CH  CCU6_ISL               Reset: 00H Bit Field  T12PM T12OM ICC62F ICC62 ICC61F ICC61 ICC60F ICC60

     Capture/Compare Interrupt Status                                       R            R           R

     Register Low                          Type   rh       rh       rh      rh  rh       rh  rh      rh

9DH  CCU6_ISH               Reset: 00H Bit Field  STR IDLE WHE CHE TRPS TRPF T13PM T13CM

     Capture/Compare Interrupt Status

     Register High                         Type   rh       rh       rh      rh  rh       rh  rh      rh

9EH  CCU6_PISEL0L           Reset: 00H Bit Field      ISTRP          ISCC62     ISCC61       ISCC60

     Port Input Select Register 0 Low      Type        rw               rw          rw           rw

Data Sheet                                        40                                         V0.1, 2006-02
Prelimary
                                                                                              XC886/888CLM

                                                                                     Functional Description

Table 14 CCU6 Register Overview (cont'd)

Addr  Register Name                           Bit        76              54               32          10

9FH   CCU6_PISEL0H                Reset: 00H Bit Field   IST12HR          ISPOS2           ISPOS1      ISPOS0

A4H   Port Input Select Register 0 High
FAH
FBH                                           Type            rw             rw               rw          rw
FCH                                                                                                   IST13HR
FDH   CCU6_PISEL2                 Reset: 00H Bit Field                       0
FEH                                                                                                       rw
      Port Input Select Register 2            Type                           r
FFH
      CCU6_T12L                   Reset: 00H Bit Field                           T12CVL

      Timer T12 Counter Register Low          Type                                   rwh

      CCU6_T12H                   Reset: 00H Bit Field                           T12CVH

      Timer T12 Counter Register High         Type                                   rwh

      CCU6_T13L                   Reset: 00H Bit Field                           T13CVL

      Timer T13 Counter Register Low          Type                                   rwh

      CCU6_T13H                   Reset: 00H Bit Field                           T13CVH

      Timer T13 Counter Register High         Type                                   rwh

      CCU6_CMPSTATL               Reset: 00H Bit Field   0 CC63 CCPO CCPO CCPO CC62                   CC61  CC60
                                                                   ST S2 S1 S0 ST                       ST   ST
      Compare State Register Low
                                                                                                        rh    rh
                                              Type       r        rh     rh      rh       rh      rh
                                                                                                      COUT  CC60
      CCU6_CMPSTATH               Reset: 00H Bit Field   T13IM COUT COUT CC62 COUT CC61               60PS   PS
                                                                     63PS 62PS PS 61PS PS
      Compare State Register High                                                                      rwh   rwh

                                              Type       rwh rwh rwh rwh rwh rwh

The UART1 SFRs can be accessed in the mapped memory area (RMAP = 1).

Table 15 UART1 Register Overview

Addr Register Name                            Bit        7        65             43210

RMAP = 1

C8H   SCON                        Reset: 00H  Bit Field  SM0      SM1 SM2        REN TB8        RB8    TI     RI
                                              Type        rw                                    rwh   rwh    rwh
      Serial Channel Control Register         Bit Field           rw     rw      rw       rw
                                              Type                                            BRPRE   FDM      R
C9H   SBUF                        Reset: 00H  Bit Field                              VAL         rw    rw     rw
                                              Type
      Serial Data Buffer Register             Bit Field                              rwh      NDOV          FDEN
                                              Type                                              rwh           rw
CAH   BCON                        Reset: 00H  Bit Field               0
                                              Type                    r
      Baud Rate Control Register              Bit Field
                                              Type
CBH   BG                          Reset: 00H  Bit Field                          BR_VALUE
                                              Type                                    rwh
      Baud Rate Timer/Reload Register

CCH   FDCON                       Reset: 00H                             0
                                                                         r
      Fractional Divider Control Register

CDH   FDSTEP                      Reset: 00H                                       STEP
                                                                                     rw
      Fractional Divider Reload Register
                                                                                 RESULT
CEH   FDRES                       Reset: 00H                                         rh

      Fractional Divider Result Register

The SSC SFRs can be accessed in the standard memory area (RMAP = 0).

Table 16 SSC Register Overview

Addr Register Name                            Bit        76543210

RMAP = 0

A9H   SSC_PISEL                   Reset: 00H Bit Field                   0                        CIS SIS MIS

      Port Input Select Register              Type                       r                        rw  rw    rw

Data Sheet                                               41                                           V0.1, 2006-02
Prelimary
                                                                                 XC886/888CLM

                                                                        Functional Description

Table 16 SSC Register Overview

AAH  SSC_CONL               Reset: 00H Bit Field    LB PO PH HB                           BM

     Control Register Low               Type        rw   rw     rw  rw                    rw

     Programming Mode

     Operating Mode                     Bit Field            0                            BC

                                        Type                 r                            rh

ABH  SSC_CONH               Reset: 00H Bit Field    EN MS       0 AREN BEN PEN REN TEN

     Control Register High

     Programming Mode                   Type        rw   rw     r   rw       rw      rw       rw    rw

     Operating Mode                     Bit Field   EN MS       0 BSY BE PE RE TE

                                        Type        rw   rw     r   rh rwh rwh rwh rwh

ACH  SSC_TBL                Reset: 00H Bit Field                    TB_VALUE

     Transmitter Buffer Register Low    Type                            rw

ADH  SSC_RBL                Reset: 00H Bit Field                    RB_VALUE

     Receiver Buffer Register Low       Type                            rh

AEH  SSC_BRL                Reset: 00H Bit Field                    BR_VALUE

     Baudrate Timer Reload Register Low Type                            rw

AFH  SSC_BRH                Reset: 00H Bit Field                    BR_VALUE

     Baudrate Timer Reload Register High Type                           rw

The MultiCAN SFRs can be accessed in the standard memory area (RMAP = 0).

Table 17 MultiCAN Register Overview

Addr Register Name                      Bit         7    65         43210

RMAP = 0

D8H  ADCON                  Reset: 00H Bit Field    V3   V2 V1      V0          AUAD          BSY   RWEN
                                                                                                rh     rw
     CAN Address/Data Control Register Type         rw   rw     rw  rw           rw                  CA2
                                                                                              CA3     rwh
D9H  ADL                    Reset: 00H Bit Field CA9     CA8 CA7    CA6 CA5 CA4                rwh
                                                                                              CA11  CA10
     CAN Address Low Register           Type        rwh  rwh rwh    rwh rwh rwh                rwh    rwh

DAH  ADH                    Reset: 00H Bit Field             0              CA13 CA12

     CAN Address High Register          Type                 r               rwh rwh

DBH  DATA0                  Reset: 00H Bit Field                        CD

     CAN Data Register 0                Type                            rwh

DCH  DATA1                  Reset: 00H Bit Field                        CD
     CAN Data Register 1                      Type
                                                                        rwh

DDH  DATA2                  Reset: 00H Bit Field                        CD
     CAN Data Register 2                      Type
                                                                        rwh

DEH  DATA3                  Reset: 00H Bit Field                        CD

     CAN Data Register 3                Type                            rwh

The OCDS SFRs can be accessed in the mapped memory area (RMAP = 1).

Table 18 OCDS Register Overview

Addr Register Name                      Bit         76 5 4 3 2 1 0

RMAP = 1

E9H  MMCR2                  Reset: 1UH  Bit Field   STMO EXBC DSUSP MBCO ALTDI MMEP MMOD JENA

     Monitor Mode Control 2 Register    Type        DE              N                         E
                                        Bit Field
                                                    rw   rw     rw rwh rw rwh                 rh    rh
                                        Type
F1H  MMCR                   Reset: 00H              MEXIT MEXIT 0 MSTEP MRAM MRAM TRF RRF

     Monitor Mode Control Register                  _P                       S_P S

                                                    w    hw     r   rw       w       rwh      rh    rh

Data Sheet                                          42                                    V0.1, 2006-02
Prelimary
                                                                                XC886/888CLM

                                                                         Functional Description

Table 18 OCDS Register Overview (cont'd)

Addr Register Name                            Bit        76 5 4 3 2 1 0

F2H  MMSR                     Reset: 00H Bit Field MBCA MBCIN EXBF SWBF HWB3 HWB2 HWB1 HWB0

     Monitor Mode Status Register                        M                   F  F       F      F

                                              Type       rw rwh rwh rwh rwh rwh rwh rwh

F3H  MMBPCR                   Reset: 00H Bit Field SWBC HWB3C       HWB2C       HWB1    HWB0C
                                                                                   C
     BreakPoints Control Register

                                              Type       rw     rw       rw     rw         rw

F4H  MMICR                    Reset: 00H Bit Field DVECT DRETR COM MST MMUIE MMUIE RRIE_ RRIE

     Monitor Mode Interrupt Control Register                        RST SEL _P          P

                                              Type       rwh rwh rwh rh      w  rw      w      rw

F5H  MMDR                     Reset: 00H Bit Field                  MMRR
                                                                       rh
     Monitor Mode Data Transfer Register

     Receive                                  Type

     Transmit                                 Bit Field                MMTR

                                              Type                       w

F6H  HWBPSR                   Reset: 00H Bit Field           0      BPSEL       BPSEL

     Hardware Breakpoints Select Register                           _P

                                              Type           r      w               rw

F7H  HWBPDR                   Reset: 00H Bit Field                  HWBPxx

     Hardware Breakpoints Data Register

                                              Type                      rw
                                                                    MMWR1
EBH  MMWR1                    Reset: 00H Bit Field

     Monitor Work Register 1

                                              Type                      rw
                                                                    MMWR2
ECH  MMWR2                    Reset: 00H Bit Field

     Monitor Work Register 2

                                              Type                       rw

Data Sheet                                               43                         V0.1, 2006-02
Prelimary
                                                                                         XC886/888CLM

                                                   Functional Description

3.3         Flash Memory

The Flash memory provides an embedded user-programmable non-volatile memory,
allowing fast and reliable storage of user code and data. It is operated from a single 2.5 V
supply from the Embedded Voltage Regulator (EVR) and does not require additional
programming or erasing voltage. The sectorization of the Flash memory allows each
sector to be erased independently.

Features:

In-System Programming (ISP) via UART

In-Application Programming (IAP)

Error Correction Code (ECC) for dynamic correction of single-bit errors

Background program and erase operations for CPU load minimization

Support for aborting erase operation
Minimum program width1) of 32-byte for D-Flash and 64-byte for P-Flash

1-sector minimum erase width

1-byte read access
135.1 ns minimum read access time (3 tCCLK @ fCCLK = 24 MHz 7.5 %2))
Operating supply voltage: 2.5 V 7.5 %
Program time: 2.3 ms3)
Erase time: 120 ms3)

Table 19 shows the Flash data retention and endurance targets4).

Table 19 Flash Data Retention and Endurance Targets

Retention up to Endurance up to       Programming                                    Size
                                      Temperature

20 years    1,000 cycles              0 100C                                      15 Kbytes

5 years     10,000 cycles             -40 125C                                    896 bytes

2 years     70,000 cycles             -40 125C                                    512 bytes

2 years     100,000 cycles            -40 125C                                    128 bytes

1) P-Flash: 64-byte wordline can only be programmed once, i.e., one gate disturb allowed.

2)  D-Flash: 32-byte wordline can be programmed twice, i.e., two gate disturbs allowed.
3)
    fsys = 96 MHz 7.5% (fCCLK = 24 MHz 7.5 %) is the maximum frequency range for Flash read access.
    fsys = 96 MHz 7.5% is the only frequency range for Flash programming and erasing. fsysmin is used for

    obtaining the worst case timing.
4) Specification according to operating temperature profile with 0.2ppm error rate.

Data Sheet                            44                                                   V0.1, 2006-02
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                                               XC886/888CLM

                                                                                   Functional Description

3.3.1 Flash Bank Sectorization

The XC886/888 product family offers Flash devices with either 24 Kbytes or 32 Kbytes
of embedded Flash memory. Each Flash device consists of Program Flash (P-Flash)
bank(s) and a single Data Flash (D-Flash) bank with different sectorization shown in
Figure 11. Both types can be used for code and data storage. The label "Data" neither
implies that the D-Flash is mapped to the data memory region, nor that it can only be
used for data storage. It is used to distinguish the different Flash bank sectorizations.
The XC886/888 ROM devices offer a single 4-Kbyte D-Flash bank.

             Sector 2: 128-byte       Sector 9: 128-byte
             Sector 1: 128-byte       Sector 8: 128-byte
                                      Sector 7: 128-byte
            Sector 0: 3.75-Kbyte      Sector 6: 128-byte
                                      Sector 5: 256-byte
                                      Sector 4: 256-byte

                                      Sector 3: 512-byte

                                      Sector 2: 512-byte

                                       Sector 1: 1-Kbyte

                                      Sector 0: 1-Kbyte

            P-Flash                   D-Flash

Figure 11 Flash Bank Sectorization

The internal structure of each Flash bank represents a sector architecture for flexible
erase capability. The minimum erase width is always a complete sector, and sectors can
be erased separately or in parallel. Contrary to standard EPROMs, erased Flash
memory cells contain 0s.

The D-Flash bank is divided into more physical sectors for extended erasing and
reprogramming capability; even numbers for each sector size are provided to allow
greater flexibility and the ability to adapt to a wide range of application requirements.

Data Sheet                        45                      V0.1, 2006-02
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                                                                                   XC886/888CLM

                                                                                   Functional Description

3.3.2 Flash Programming Width
For the P-Flash banks, a programmed wordline (WL) must be erased before it can be
reprogrammed as the Flash cells can only withstand one gate disturb. This means that
the entire sector containing the WL must be erased since it is impossible to erase a
single WL.
For the D-Flash bank, the same WL can be programmed twice before erasing is required
as the Flash cells are able to withstand two gate disturbs. Hence, it is possible to
program the same WL, for example, with 16 bytes of data in two times (see Figure 12).

            32 bytes (1 WL)                           16 bytes          16 bytes
                                                 0000 ..... 0000 H  1111 ..... 1111 H
0000 ..... 0000 H  0000 ..... 0000 H  Program 1

0000 ..... 0000 H  1111 ..... 1111 H  Program 2  1111 ..... 0000 H  0000 ..... 0000 H

1111 ..... 0000 H  1111 ..... 1111 H             Note: A Flash memory cell can be programmed
                                                        from 0 to 1, but not from 1 to 0.
Flash memory cells
                                                     32-byte write buffers

Figure 12 D-Flash Programming

Note: When programming a D-Flash WL the second time, the previously programmed
        Flash memory cells (whether 0s or 1s) should be reprogrammed with 0s to retain
        its original contents and to prevent "over-programming".

Data Sheet                            46                            V0.1, 2006-02
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                                                            XC886/888CLM

                                                            Functional Description

3.4         Interrupt System

The XC800 Core supports one non-maskable interrupt (NMI) and 14 maskable interrupt
requests. In addition to the standard interrupt functions supported by the core, e.g.,
configurable interrupt priority and interrupt masking, the XC886/888 interrupt system
provides extended interrupt support capabilities such as the mapping of each interrupt
vector to several interrupt sources to increase the number of interrupt sources
supported, and additional status registers for detecting and determining the interrupt
source.

3.4.1 Interrupt Source

Figure 13 to Figure 17 give a general overview of the interrupt sources and illustrates
the request and control flags.

                  WDT Overflow   FNMIWDT      NMIWDT
                                 NMIISR.0    NMICON.0
              PLL Loss of Lock
                Flash Operation  FNMIPLL      NMIPLL
                    Complete     NMIISR.1    NMICON.1
               VDD Pre-Warning
                                 FNMIFLASH   NMIFLASH
            VDDP Pre-Warning       NMIISR.2

                Flash ECC Error                        >=1

                                 FNMIVDD                    0073 H     Non
                                 NMIISR.4                           Maskable

                                                                    Interrupt

                                              NMIVDD
                                             NMICON.4

                                 FNMIVDDP    NMIVDDP
                                  NMIISR.5   NMICON.5

                                 FNMIECC      NMIECC
                                 NMIISR.6    NMICON.6

Figure 13 Non-Maskable Interrupt Request Sources

Data Sheet                                   47                     V0.1, 2006-02

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                                                                           Functional Description

Timer 0                                       TF0    ET0          000B H         Highest
Overflow                                     TCON.5  IEN0.1
                                                                                         Lowest
Timer 1                                                                    IP.1/  Priority Level
Overflow                                                                   IPH.1
                                                                                       P
  UART                                         TF1    ET1          001B H              o
                                             TCON.7  IEN0.3                            l
                                                                                       l
                                                                           IP.3/       i
                                                                           IPH.3       n
                                                                                       g
                                 RI          >=1
                             SCON.0                                                    S
                                                       ES          0023 H  IP.4/       e
                                 TI                  IEN0.4                IPH.4       q
                             SCON.1                                                    u
                                                                                       e
EINT0                     EXINT0                IE0                0003 H              n
                         IRCON0.0            TCON.1 EX0                                c
               EXINT0                                                                  e
            EXICON0.0/1                 IT0                IEN0.0
                                                                           IP.0/
                                     TCON.0                                IPH.0

EINT1                     EXINT1               IE1                 0013 H  IP.2/
                         IRCON0.1            TCON.3 EX1                    IPH.2
                EXINT1
            EXICON0.2/3                 IT1                IEN0.2

                                     TCON.2

                                                                   EA
                                                                   IEN0.7

            Bit-addressable

            Request flag is cleared by hardware

Figure 14 Interrupt Request Sources (Part 1)

Data Sheet                                           48                           V0.1, 2006-02
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                                                                                    XC886/888CLM
                                                                             Functional Description

      Timer 2                TF2                                                     Highest
     Overflow
                             T2_T2CON.7                                                    Lowest
T2EX                                                                                 Priority Level
                                               >=1
            EDGES                                                                        P
               EL            EXF2                                                        o
                                                                                         l
        T2_T2MOD.5           EXEN2 T2_T2CON.6                                            l
                                                                                         i
                    T2_T2CON.3                  NDOV    >=1                              n
                                               FDCON.2                                   g
                         Normal Divider
                             Overflow                                                    S
                                                                                         e
      End of                 EOFSYN                           ET2    002B H  IP.5/       q
     Syn Byte                                                IEN0.5          IPH.5       u
Syn Byte Error               FDCON.4            SYNEN                                    e
                             ERRSYN            FDCON.6                                   n
        MCAN_0               FDCON.5                                                     c
                                                                                         e
                                         CANSRC0
                                           IRCON2.0

                      ADC_0              ADCSRC0        >=1
                      ADC_1                IRCON1.3
                    MCAN_1                                   EADC    0033 H  IP1.0/
                    MCAN_2               ADCSRC1             IEN1.0          IPH1.0
                                           IRCON1.4
                                                                     EA
                                         CANSRC1                     IEN0.7
                                           IRCON1.5

                                         CANSRC2
                                            IRCON1.6

                    Bit-addressable

                    Request flag is cleared by hardware

Figure 15 Interrupt Request Sources (Part 2)

Data Sheet                                              49                           V0.1, 2006-02
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                                                                                         XC886/888CLM
                                                                                  Functional Description

                SSC_EIR                          EIR      >=1                             Highest
                SSC_TIR                        IRCON1.0
                SSC_RIR                                        ESSC    003B       IP1.1/        Lowest
                                                  TIR          IEN1.1          H  IPH1.1  Priority Level
                                               IRCON1.1
                                                                                               P
                                                 RIR                                           o
                                               IRCON1.2                                        l
                                                                                               l
                EINT2                           EXINT2                                         i
                                               IRCON0.2                                        n
                                                                                               g
                          EXINT2
                       EXICON0.4/5                                                             S
                                                                                               e
UART1                                     RI                                                   q
                               UART1_SCON.0 >=1                                                u
                                                                                               e
                                          TI                                                   n
                               UART1_SCON.1                                                    c
                                                                                               e
      Timer 21                     TF2                    >=1          0043 H
      Overflow                 T21_T2CON.7
                                               >=1              EX2               IP1.2/
T21EX                             EXF2                         IEN1.2             IPH1.2

                       EXEN2 T21_T2CON.6

     EDGES             T21_T2CON.3
        EL
                               Normal Divider  NDOV
T21_T2MOD.5                        Overflow

                                    UART1_FDCON.2

                       Cordic                  EOC

                                               CDSTATC.2

                       MDU_0                   IRDY

                                               MDUSTAT.0

                       MDU_1                   IERR                    EA
                                                                       IEN0.7
                                               MDUSTAT.1

                       Bit-addressable

                       Request flag is cleared by hardware

Figure 16 Interrupt Request Sources (Part 3)

Data Sheet                                                50                              V0.1, 2006-02
Prelimary
                                                                               XC886/888CLM
                                                                        Functional Description

E INT3                                 EXINT3                                    Highest
                                      IRCON0.3
                            EXINT3                                                     Lowest
                        EXICON0.6/7    EXINT4                                    Priority Level
                                      IRCON0.4
EINT4                                                                                  P
                                                   >=1                                 o
                            EXINT3                                                     l
                         EXICON1.0/1   EXINT5           EXM     004B H  IP 1.3/        l
                                      IRCON0.5          IEN1.3          IPH1.3         i
E INT5                                                                                 n
                                                                                       g
                             EXINT5
                         EXICON1.2/3                                                   S
                                                                                       e
E INT6                                 EXINT6                                          q
                                      IRCON0.6                                         u
                                                                                       e
                                                                                       n
                                                                                       c
                                                                                       e

               EXINT6
            EXICON1.4/5

MCAN_3                                CANSRC3

                                         IRCON2.4               EA
                                                                IEN0.7
        Bit-addressable

        Request flag is cleared by hardware

Figure 17 Interrupt Request Sources (Part 4)

Data Sheet                                              51                       V0.1, 2006-02
Prelimary
                                                                         XC886/888CLM
                                                                  Functional Description

CCU6 interrupt node 0   CCU6SR0      >=1                                  Highest
  MCAN_4                  IRCON3.0
                                                                                 Lowest
                       MCANSRC4                  ECCIP0   0053 H  IP1.4/
                          IRCON3.1                IEN1.4          IPH1.4  Priority Level

CCU6 interrupt node 1   CCU6SR1      >=1                                        P
   MCAN_5                  IRCON3.4                                             o
                                                          005B H                l
                       MCANSRC5                  ECCIP1           IP1.5/        l
                           IRCON3.5              IEN1.5           IPH1.5        i
                                                                                n
CCU6 interrupt node 2   CCU6SR2      >=1                  0063 H                g
   MCAN_6                 IRCON4.0
                                                 ECCIP2           IP1.6/        S
                       MCANSRC6                   IEN1.6          IPH1.6        e
                           IRCON4.1                                             q
                                                                                u
                                                                                e
                                                                                n
                                                                                c
                                                                                e

CCU6 interrupt node 3  CCU6SRC3

MCAN_7                     IRCON4.4  >=1                  006B H
                       MCANSRC7
                                                 ECCIP3   EA      IP1.7/
                           IRCON4.5               IEN1.7          IPH1.7

                                                          IEN0.7

            Bit-addressable

            Request flag is cleared by hardware

Figure 18 Interrupt Request Sources (Part 5)

Data Sheet                                       52                       V0.1, 2006-02
Prelimary
CC60           ICC60R   ENCC60R                             XC886/888CLM
                ISL.0                                Functional Description
CC61                    IENL.0   >=1
               ICC60F                                                CCU6 Interrupt node 0
CC62             ISL.1  ENCC60F       INPL.1 INPL.0                  CCU6 Interrupt node 1 .
                         IENL.1       INPL.3 INPL.2                  CCU6 Interrupt node 2
T12            ICC61R                 INPL.5 INPL.4                  CCU6 Interrupt node 3
One match       ISL.2   ENCC61R       INPH.3 INPH.2
T12                                   INPH.5 INPH.4
Period match   ICC61F   IENL.2   >=1  INPH.1 INPH.0
T13              ISL.3                INPL.7 INPL.6
Compare match           ENCC61F
T13                     IENL.3
Period match
               ICC62R   ENCC62R
CTRAP           ISL.4
                        IENL.4   >=1
Wrong Hall     ICC62F
Event            ISL.5  ENCC62F
Correct Hall            IENL.5
Event
Multi-Channel  T12OM    ENT12OM
Shadow          ISL.6
Transfer                IENL.6   >=1
               T12PM
                ISL.7   ENT12PM
                        IENL.7

               T13CM    ENT13CM
                ISH.0
                        IENH.0   >=1
               T13PM
                ISH.1   ENT13PM
                        IENH.1

               TRPF     ENTRPF
               ISH.2
                        IENH.2   >=1
               WHE
               ISH.5    ENWHE
                        IENH.5

               CHE      ENCHE
               ISH.4
                        IENH.4   >=1
                STR
               ISH.7     ENSTR
                        IENH.7

Figure 19 Interrupt Request Sources (Part 6)

Data Sheet                            53             V0.1, 2006-02
Prelimary
                                                            XC886/888CLM

                                                                                   Functional Description

3.4.2 Interrupt Source and Vector

Each interrupt source has an associated interrupt vector address. This vector is
accessed to service the corresponding interrupt source request. The interrupt service of
each interrupt source can be individually enabled or disabled via an enable bit. The
assignment of the XC886/888 interrupt sources to the interrupt vector addresses and the
corresponding interrupt source enable bits are summarized in Table 20.

Table 20    Interrupt Vector Addresses
Interrupt
Source      Vector   Assignment for XC886/      Enable Bit  SFR
NMI        Address  888                                    NMICON
            0073H    Watchdog Timer NMI         NMIWDT
XINTR0              PLL NMI                    NMIPLL      IEN0
XINTR1     0003H    Flash NMI                  NMIFLASH
XINTR2     000BH    VDDC Prewarning NMI        NMIVDD
XINTR3     0013H    VDDP Prewarning NMI        NMIVDDP
XINTR4     001BH    Flash ECC NMI              NMIECC
XINTR5     0023H    External Interrupt 0       EX0
            002BH    Timer 0                    ET0
                     External Interrupt 1       EX1
                     Timer 1                    ET1
                     UART                       ES
                     T2                         ET2
                     UART Fractional Divider
                     (Normal Divider Overflow)
                     MultiCAN Node 0
                     LIN

Data Sheet           54                                     V0.1, 2006-02
Prelimary
                                                         XC886/888CLM

                                                 Functional Description

Table 20    Interrupt Vector Addresses (cont'd)
XINTR6
XINTR7     0033H  MultiCAN Nodes 1 and 2        EADC    IEN1
XINTR8     003BH  ADC[1:0]                      ESSC
            0043H  SSC                           EX2
XINTR9            External Interrupt 2
            004BH  T21                           EXM
XINTR10           CORDIC
XINTR11    0053H  UART1                         ECCIP0
XINTR12    005BH  UART1 Fractional Divider      ECCIP1
XINTR13    0063H  (Normal Divider Overflow)     ECCIP2
            006BH  MDU[1:0]                      ECCIP3
                   External Interrupt 3
                   External Interrupt 4
                   External Interrupt 5
                   External Interrupt 6
                   MultiCAN Node 3
                   CCU6 INP0
                   MultiCAN Node 4
                   CCU6 INP1
                   MultiCAN Node 5
                   CCU6 INP2
                   MultiCAN Node 6
                   CCU6 INP3
                   MultiCAN Node 7

Data Sheet         55                                    V0.1, 2006-02
Prelimary
                                                         XC886/888CLM

                                                         Functional Description

3.4.3 Interrupt Priority

Each interrupt source, except for NMI, can be individually programmed to one of the four
possible priority levels. The NMI has the highest priority and supersedes all other
interrupts. Two pairs of interrupt priority registers (IP and IPH, IP1 and IPH1) are
available to program the priority level of each non-NMI interrupt vector.

A low-priority interrupt can be interrupted by a high-priority interrupt, but not by another
interrupt of the same or lower priority. Further, an interrupt of the highest priority cannot
be interrupted by any other interrupt source.

If two or more requests of different priority levels are received simultaneously, the
request of the highest priority is serviced first. If requests of the same priority are
received simultaneously, then an internal polling sequence determines which request is
serviced first. Thus, within each priority level, there is a second priority structure
determined by the polling sequence shown in Table 21.

Table 21 Priority Structure within Interrupt Level

Source                                        Level

Non-Maskable Interrupt (NMI)                  (highest)

External Interrupt 0                          1

Timer 0 Interrupt                             2

External Interrupt 1                          3

Timer 1 Interrupt                             4

UART Interrupt                                5

Timer 2,UART Fractional Divider, MCAN, LIN 6
Interrupt

ADC, MCAN Interrupt                           7

SSC Interrupt                                 8

External Interrupt 2, Timer 21, UART1, UART1 9
Fractional Divider, MDU, CORDIC Interrupt

External Interrupt [6:3], MCAN Interrupt      10

CCU6 Interrupt Node Pointer 0, MCAN interrupt 11

CCU6 Interrupt Node Pointer 1, MCAN Interrupt 12

CCU6 Interrupt Node Pointer 2, MCAN Interrupt 13

CCU6 Interrupt Node Pointer 3, MCAN Interrupt 14

Data Sheet                                56             V0.1, 2006-02
Prelimary
                                                                 XC886/888CLM

                                Functional Description

3.5         Parallel Ports

The XC886 has 34 port pins organized into five parallel ports, Port 0 (P0) to Port 4 (P4),
while the XC888 has 48 port pins organized into six parallel ports, Port 0 (P0) to Port 6
(P6). Each pin has a pair of internal pull-up and pull-down devices that can be individually
enabled or disabled. Ports P0, P1, P3, P4 and P5 are bidirectional and can be used as
general purpose input/output (GPIO) or to perform alternate input/output functions for the
on-chip peripherals. When configured as an output, the open drain mode can be
selected. Port P2 is an input-only port, providing general purpose input functions,
alternate input functions for the on-chip peripherals, and also analog inputs for the
Analog-to-Digital Converter (ADC).

Bidirectional Port Features:

Configurable pin direction
Configurable pull-up/pull-down devices
Configurable open drain mode
Transfer of data through digital inputs and outputs (general purpose I/O)
Alternate input/output for on-chip peripherals

Input Port Features:

Configurable input driver
Configurable pull-up/pull-down devices
Receive of data through digital input (general purpose input)
Alternate input for on-chip peripherals
Analog input for ADC module

Data Sheet                  57                                   V0.1, 2006-02
Prelimary
                                                                                                 XC886/888CLM
                                                                                          Functional Description

       Internal Bus    Px_PUDSEL                                         enable  Output             VDDP
                     Pull-up/Pull-down                                           Driver   enable Pull
AltDataOut 3          Select Register
AltDataOut 2                                                             enable  Input               Up
AltDataOut1             Px_PUDEN                                                 Driver           Device
AltDataIn            Pull-up/Pull-down
                     Enable Register                                                                                    Pin

                           Px_OD                                                          enable Pull
                        Open Drain                                                                 Down
                     Control Register                                                             Device
                                                                                                        Pad
                          Px_DIR
                     Direction Register

                       Px_ALTSEL0
                     Alternate Select

                         Register 0

                       Px_ALTSEL1
                     Alternate Select

                         Register 1

                                                                11
                                                                10
                                                                 01
                                                                00

                                         Out
                         Px_Data
                      Data Register In

                                                                         Schmitt Trigger

Figure 20 General Structure of Bidirectional Port

Data Sheet                                                           58                   V0.1, 2006-02
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            Internal Bus                                                       XC886/888CLM
                                                                        Functional Description
                            Px_PUDSEL
                          Pull-up/Pull-down                                               VDDP
                           Select Register                                    enable Pull

                            Px_PUDEN                                                      Up
                          Pull-up/Pull-down                                            Device
                          Enable Register
                                                                                                              Pin
                               Px_DIR
                          Direction Register                                  enable Pull
                                                                                        Down
                                                   enable  Input                       Device
                                                           Driver                            Pad
                                               In
                            Px_DATA
                          Data Register

                                                       Schmitt Trigger

AltDataIn
AnalogIn

Figure 21 General Structure of Input Port

Data Sheet                                         59                   V0.1, 2006-02
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                                                                          XC886/888CLM

                                                                          Functional Description

3.6         Power Supply System with Embedded Voltage Regulator

The XC886/888 microcontroller requires two different levels of power supply:

3.3 V or 5.0 V for the Embedded Voltage Regulator (EVR) and Ports
2.5 V for the core, memory, on-chip oscillator, and peripherals

Figure 22 shows the XC886/888 power supply system. A power supply of 3.3 V or 5.0 V
must be provided from the external power supply pin. The 2.5 V power supply for the
logic is generated by the EVR. The EVR helps to reduce the power consumption of the
whole chip and the complexity of the application board design.

The EVR consists of a main voltage regulator and a low power voltage regulator. In
active mode, both voltage regulators are enabled. In power-down mode, the main
voltage regulator is switched off, while the low power voltage regulator continues to
function and provide power supply to the system with low power consumption.

            CPU &       On-chip Peripheral
            Memory
                        OSC  logic

                        V DDC (2.5V)          ADC

            GPIO Ports  EVR                 FLASH
              (P0-P5)
                                              PLL
                                            XTAL1&
                                            XTAL2

Figure 22                                               VDDP (3.3V/5.0V)
                                                        VSSP

            XC886/888 Power Supply System

EVR Features:

Input voltage (VDDP): 3.3 V/5.0 V
Output voltage (VDDC): 2.5 V 7.5%
Low power voltage regulator provided in power-down mode
VDDC and VDDP prewarning detection
VDDC brownout detection

Data Sheet                   60                                           V0.1, 2006-02

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                                                  XC886/888CLM

                                           Functional Description

3.7         Reset Control

The XC886/888 has five types of reset: power-on reset, hardware reset, watchdog timer
reset, power-down wake-up reset, and brownout reset.

When the XC886/888 is first powered up, the status of certain pins (see Table 23) must
be defined to ensure proper start operation of the device. At the end of a reset sequence,
the sampled values are latched to select the desired boot option, which cannot be
modified until the next power-on reset or hardware reset. This guarantees stable
conditions during the normal operation of the device.

In order to power up the system properly, the external reset pin RESET must be asserted
until VDDC reaches 0.9*VDDC. The delay of external reset can be realized by an external
capacitor at RESET pin. This capacitor value must be selected so that VRESET reaches
0.4 V, but not before VDDC reaches 0.9* VDDC.

A typical application example is shown in Figure 23. For a voltage regulator with IDDmax
= 100 mA, the VDDP capacitor value is 10 F. VDDC capacitor value is 220 nF. The
capacitor connected to RESET pin is 100 nF.

Typically, the time taken for VDDC to reach 0.9*VDDC is less than 50 s once VDDP
reaches 2.3V. Hence, based on the condition that 10% to 90% VDDP (slew rate) is less
than 500 s, the RESET pin should be held low for 500 s typically. See Figure 24.

            Vin                3 - 5V /

                 VR            e.g. 100mA

                               e.g. 10uF   220nF

                         typ.   VSSP VDDP VDDC VSSC
                       100nF   RESET

Figure 23 Reset Circuitry                                  EVR
                                   30k

                                                                    XC886/888

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                                       XC886/888CLM
                                Functional Description

    Voltage                                             VDDP
        5V                                             VDDC

      2.5V                                                  Time
      2.3V                                             RESET with
0.9*VDDC
                                                         capacitor
    Voltage
         5V                                                 Time

     < 0.4V
          0V

              typ. < 50 us

Figure 24 VDDP, VDDC and VRESET during Power-on Reset

The second type of reset in XC886/888 is the hardware reset. This reset function can be
used during normal operation or when the chip is in power-down mode. A reset input pin
RESET is provided for the hardware reset.

The Watchdog Timer (WDT) module is also capable of resetting the device if it detects
a malfunction in the system.

Another type of reset that needs to be detected is a reset while the device is in
power-down mode (wake-up reset). While the contents of the static RAM are undefined
after a power-on reset, they are well defined after a wake-up reset from power-down
mode.

Data Sheet                  62                         V0.1, 2006-02
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                                                                                   XC886/888CLM

                                                      Functional Description

3.7.1 Module Reset Behavior

Table 22 shows how the functions of the XC886/888 are affected by the various reset
types. A " " means that this function is reset to its default state.

Table 22 Effect of Reset on Device Functions

Module/      Wake-Up      Watchdog Hardware Power-On Brownout
Function     Reset
                          Reset         Reset         Reset                        Reset

CPU Core

Peripherals

On-Chip      Not affected, Not affected, Not affected, Affected, un- Affected, un-

Static RAM      reliable  reliable          reliable  reliable                     reliable

Oscillator,               Not affected
PLL

Port Pins

EVR          The voltage Not affected
             regulator is
             switched on

FLASH

NMI             Disabled Disabled

3.7.2 Booting Scheme

When the XC886/888 is reset, it must identify the type of configuration with which to start
the different modes once the reset sequence is complete. Thus, boot configuration
information that is required for activation of special modes and conditions needs to be
applied by the external world through input pins. After power-on reset or hardware reset,
the pins MBC, TMS and P0.0 collectively select the different boot options. Table 23
shows the available boot options in the XC886/888.

Table 23 XC886/888 Boot Selection

MBC TMS P0.0 Type of Mode                                                          PC Start Value
                                                                                   0000H
1      0     x  User Mode; on-chip OSC/PLL non-bypassed                            0000H
                                                                                   0000H
0      0     x  BSL Mode; on-chip OSC/PLL non-bypassed
                                                                                   0000H
0      1     0  OCDS Mode; on-chip OSC/PLL non-

                bypassed

1      1     0  User (JTAG) Mode1); on-chip OSC/PLL non-

                bypassed (normal)

1) Normal user mode with standard JTAG (TCK,TDI,TDO) pins for hot-attach purpose.

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                                       XC886/888CLM

                                       Functional Description

3.8         Clock Generation Unit

The Clock Generation Unit (CGU) allows great flexibility in the clock generation for the
XC886/888. The power consumption is indirectly proportional to the frequency, whereas
the performance of the microcontroller is directly proportional to the frequency. During
user program execution, the frequency can be programmed for an optimal ratio between
performance and power consumption. Therefore the power consumption can be
adapted to the actual application state.

Features:

Phase-Locked Loop (PLL) for multiplying clock source by different factors
PLL Base Mode
Prescaler Mode
PLL Mode
Power-down mode support

The CGU consists of an oscillator circuit and a PLL. In the XC886/888, the oscillator can
be from either of these two sources: the on-chip oscillator (9.6 MHz) or the external
oscillator (3 MHz to 12 MHz). The term "oscillator" is used to refer to both on-chip
oscillator and external oscillator, unless otherwise stated. After the reset, the on-chip
oscillator will be used by default.The external oscillator can be selected via software. In
addition, the PLL provides a fail-safe logic to perform oscillator run and loss-of-lock
detection. This allows emergency routines to be executed for system recovery or to
perform system shut down.

Data Sheet                         64  V0.1, 2006-02
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                                                            XC886/888CLM
                                                     Functional Description

                         osc fail                                                        OSCR
                         detect                                                          LOCK
                                                                               fsys
                           lock                      K:1
                         detect
                                                               PLLBYP
OSC  fosc   P:1                PLL fvco

                     fp

                     fn        core

                               N:1

            OSCDISC      NDIV               VCOBYP

Figure 25 CGU Block Diagram

Direct Drive (PLL Bypass Operation)
During PLL bypass operation, the system clock has the same frequency as the external
clock source. For the XC886/888, the PLL bypass cannot be set active. Hence, the direct
drive mode is not available for use.

                                               fSYS = fOSC

PLL Base Mode

The system clock is derived from the VCO base frequency clock divided by the K factor.

Both VCO bypass and PLL bypass must be inactive for this PLL mode.

                         fSYS  =  fVCObase    -1--
                                               K

Prescaler Mode (VCO Bypass Operation)

In VCO bypass operation, the system clock is derived from the oscillator clock, divided
by the P and K factors.

                                            fSYS = fOSC P------1----K---

Data Sheet                           65                             V0.1, 2006-02
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                                                            XC886/888CLM

                                                                                   Functional Description

PLL Mode
The system clock is derived from the oscillator clock, multiplied by the N factor, and
divided by the P and K factors. Both VCO bypass and PLL bypass must be inactive for
this PLL mode. The PLL mode is used during normal system operation. .

                                          fSYS = fOSC P-----N-----K---

System Frequency Selection

For the XC886/888, the value of P is fixed to 1. In order to obtain the required fsys, the
value of N and K can be selected by bits NDIV and KDIV respectively for different
oscillator inputs. The output frequency must always be configured for 96 MHz. Table 24
provides examples on how fsys = 96 MHz can be obtained for the different oscillator
sources.

Table 24    System frequency (fsys = 96 MHz)
Oscillator
On-chip     fosc     N      P                    K  fsys
External                                            96 MHz
            9.6 MHz  20     1                    2  96 MHz
                                                    96 MHz
            8 MHz    24     1                    2  96 MHz

            6 MHz    32     1                    2

            4 MHz    48     1                    2

Table 25 shows the VCO range for the XC886/888.

Table 25 VCO Range

fVCOmin     fVCOmax     fVCOFREEmin                 fVCOFREEmax  Unit
150         200         20                          80           MHz
                                                    80           MHz
100         150         10

3.8.1 Resonator Circuitry

Figure 26 shows the recommended ceramic resonator circuitry. When using an external
resonator, its frequency can be within the range of 3 MHz to 12 MHz. A resonator load
circuitry must be used, connected to both pins, XTAL1 and XTAL2. It normally consists
of two load capacitances C1 and C2, and in some cases, a feedback (Rf) and/or damp
(Rd) resistor might be necessary.

Data Sheet                  66                                   V0.1, 2006-02
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                                                                    XC886/888CLM
                                                                 Functional Description

            C1
                                                     XTAL1

             Ceramic         Rf    XC886/888
            Resonator  Rd
                                 XTAL2
                 C2

Figure 26 External Ceramic Resonator Circuitry

Note: The manufacturer of the ceramic resonator should check the resonator circuitry
        and make recommendations for the C1, C2, Rf and Rd values to be used for stable
        start-up behavior.

Data Sheet             67                     V0.1, 2006-02
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                                                                                   XC886/888CLM

                                                                                   Functional Description

3.8.2 Clock Management
The CGU generates all clock signals required within the microcontroller from a single
clock, fsys. During normal system operation, the typical frequencies of the different
modules are as follow:
CPU clock: CCLK, SCLK = 24 MHz
Fast clock (used by MCAN): FCLK = 24 or 48 MHz
Peripheral clock: PCLK = 24 MHz
Flash Interface clock: CCLK2 = 96 MHz and CCLK = 24 MHz
In addition, different clock frequency can output to pin CLKOUT(P0.0 or P0.7). The clock
output frequency can further be divided by 2 using toggle latch (bit TLEN is set to 1), the
resulting output frequency has 50% duty cycle. Figure 27 shows the clock distribution of
the XC886/888.

                                                        FCCFG

                                                                  FCLK
                                                                              MCAN

                                 CLKREL

                                                 PCLK             Peripherals

            fosc          fsys=                             SCLK  CORE
                         96MHz                   /2
OSC               PLL
                                                            CCLK

                                 COREL           CCLK2             FLASH
                                                                  Interface
                  N,P,K                  TLEN
                                                                   CLKOUT
                                         Toggle
                                          Latch

                                                 COUTS

Figure 27 Clock Generation from fsys

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                                                  XC886/888CLM

                                                  Functional Description

For power saving purposes, the clocks may be disabled or slowed down according to
Table 26.
Table 26 System frequency (fsys = 96 MHz)

Power Saving Mode Action

Idle        Clock to the CPU is disabled.

Slow-down   Clocks to the CPU and all the peripherals are divided by a
            common programmable factor defined by bit field
            CMCON.CLKREL.

Power-down  Oscillator and PLL are switched off.

Data Sheet  69                                    V0.1, 2006-02
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                                                       XC886/888CLM

                                                       Functional Description

3.9         Power Saving Modes

The power saving modes of the XC886/888 provide flexible power consumption through
a combination of techniques, including:

Stopping the CPU clock
Stopping the clocks of individual system components
Reducing clock speed of some peripheral components
Power-down of the entire system with fast restart capability

After a reset, the active mode (normal operating mode) is selected by default (see
Figure 28) and the system runs in the main system clock frequency. From active mode,
different power saving modes can be selected by software. They are:

Idle mode
Slow-down mode
Power-down mode

     any interrupt               ACTIVE                        EXINT0/RXD pin
        & SD=0                                                       & SD=0
                      set IDLE
                           bit                         set PD
                                                          bit
      IDLE
                                 set SD      clear SD  POWER-DOWN
                                   bit           bit

                       set IDLE  SLOW-DOWN             set PD
                           bit                            bit

     any interrupt                                               EXINT0/RXD pin
        & SD=1                                                        & SD=1

Figure 28 Transition between Power Saving Modes

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                                                               XC886/888CLM

                                                               Functional Description

3.10        Watchdog Timer

The Watchdog Timer (WDT) provides a highly reliable and secure way to detect and
recover from software or hardware failures. The WDT is reset at a regular interval that is
predefined by the user. The CPU must service the WDT within this interval to prevent the
WDT from causing an XC886/888 system reset. Hence, routine service of the WDT
confirms that the system is functioning properly. This ensures that an accidental
malfunction of the XC886/888 will be aborted in a user-specified time period. In debug
mode, the WDT is suspended and stops counting. Therefore, there is no need to refresh
the WDT during debugging.

Features:

16-bit Watchdog Timer
Programmable reload value for upper 8 bits of timer
Programmable window boundary
Selectable input frequency of fPCLK/2 or fPCLK/128
Time-out detection with NMI generation and reset prewarning activation (after which

   a system reset will be performed)

The WDT is a 16-bit timer incremented by a count rate of fPCLK/2 or fPCLK/128. This
16-bit timer is realized as two concatenated 8-bit timers. The upper 8 bits of the WDT
can be preset to a user-programmable value via a watchdog service access in order to
modify the watchdog expire time period. The lower 8 bits are reset on each service
access. Figure 29 shows the block diagram of the WDT unit.

                                 1:2               WDT           WDTREL
                                                  Control      WDT High Byte
                                        MUX
                                                        Clear
                                               WDT Low Byte

      fPCLK                      1:128

                                               Overflow/Time-out Control &    WDTTO
                                                Window-boundary control       WDTRST

                                        WDTIN

ENWDT                                                          WDTWINB

                          Logic
ENWDT_P

Figure 29 WDT Block Diagram

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                                                                                   Functional Description

If the WDT is not serviced before the timer overflow, a system malfunction is assumed.
As a result, the WDT NMI is triggered (assert WDTTO) and the reset prewarning is
entered. The prewarning period lasts for 30H count, after which the system is reset
(assert WDTRST).

The WDT has a "programmable window boundary" which disallows any refresh during
the WDT's count-up. A refresh during this window boundary constitutes an invalid
access to the WDT, causing the reset prewarning to be entered but without triggering the
WDT NMI. The system will still be reset after the prewarning period is over. The window
boundary is from 0000H to the value obtained from the concatenation of WDTWINB and
00H.
After being serviced, the WDT continues counting up from the value ( * 28).
The time period for an overflow of the WDT is programmable in two ways:

the input frequency to the WDT can be selected to be either fPCLK/2 or fPCLK/128
the reload value WDTREL for the high byte of WDT can be programmed in register

   WDTREL

The period, PWDT, between servicing the WDT and the next overflow can be determined
by the following formula:

            PWDT  =  2----(--1---+----W-----D----T---I--N--------6---)-------(---2---1--6---------W------D-----T----R----E----L----------2---8---)
                                          fPCLK

If the Window-Boundary Refresh feature of the WDT is enabled, the period PWDT
between servicing the WDT and the next overflow is shortened if WDTWINB is greater
than WDTREL, see Figure 30. This period can be calculated using the same formula by
replacing WDTREL with WDTWINB. For this feature to be useful, WDTWINB should not
be smaller than WDTREL.

                     Count

            FFFFH

            WDTWINB
             WDTREL

                                                         time

                            No refresh  Refresh allowed
                              allowed

Figure 30 WDT Timing Diagram

Data Sheet                    72                                                                                                                        V0.1, 2006-02

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                                   XC886/888CLM

                                   Functional Description

Table 27 lists the possible watchdog time range that can be achieved for different
module clock frequencies . Some numbers are rounded to 3 significant digits.

Table 27 Watchdog Time Ranges

Reload value  Prescaler for fPCLK  128 (WDTIN = 1)
in WDTREL     2 (WDTIN = 0)        24 MHz
              24 MHz               1.37 ms
FFH           21.3 s              176 ms
7FH           2.75 ms              350 ms
00H           5.46 ms

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                                                          Functional Description

3.11        UART and UART1

The XC886/888 provides two Universal Asynchronous Receiver/Transmitter (UART and
UART1) modules for full-duplex asynchronous reception/transmission. Both are also
receive-buffered, i.e., they can commence reception of a second byte before a
previously received byte has been read from the receive register. However, if the first
byte still has not been read by the time reception of the second byte is complete, one of
the bytes will be lost.

Features:

Full-duplex asynchronous modes
    8-bit or 9-bit data frames, LSB first
    fixed or variable baud rate

Receive buffered
Multiprocessor communication
Interrupt generation on the completion of a data transmission or reception

The UART modules can operate in four asynchronous modes as shown in Table 28.
Data is transmitted on TXD and received on RXD.

Table 28 UART Modes

Operating Mode                Baud Rate

Mode 0: 8-bit shift register  fPCLK/2
Mode 1: 8-bit shift UART      Variable
Mode 2: 9-bit shift UART      fPCLK/32 or fPCLK/641)
Mode 3: 9-bit shift UART      Variable

1) For UART1 module, the baud rate is fixed at fPCLK/64.

There are several ways to generate the baud rate clock for the serial port, depending on

the mode in which it is operating. In mode 0, the baud rate for the transfer is fixed at

fPCLK/2. In mode 2, the baud rate is generated internally based on the UART input clock
and can be configured to either fPCLK/32 or fPCLK/64. For UART1 module, only fPCLK/64
is available. The variable baud rate is set by the underflow rate on the dedicated baud-

rate generator. For UART module, the variable baud rate alternatively can be set by the

overflow rate on Timer 1.

Data Sheet                    74                          V0.1, 2006-02
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                                                                                   Functional Description

3.11.1 Baud-Rate Generator
Both UART modules have their own dedicated baud-rate generator, which is based on
a programmable 8-bit reload value, and includes divider stages (i.e., prescaler and
fractional divider) for generating a wide range of baud rates based on its input clock
fPCLK, see Figure 31.

                          Fractional Divider

                            FDSTEP                                     8-Bit Reload Value
                          1
            FDM           10                            FDEN&FDM

                          Adder               fDIV              00

                                                                01  0  8-Bit Baud Rate Timer fBR
                                                                    1

                   FDEN   FDRES               fMOD  0           11
                                                    (overflow)  10
fPCLK Prescaler fDIV clk
                                                                    R

                                                        11             NDOV
                                                        10

                                                                01

                                              `0'               00

Figure 31 Baud-rate Generator Circuitry

The baud rate timer is a count-down timer and is clocked by either the output of the
fractional divider (fMOD) if the fractional divider is enabled (FDCON.FDEN = 1), or the
output of the prescaler (fDIV) if the fractional divider is disabled (FDEN = 0). For baud rate
generation, the fractional divider must be configured to fractional divider mode
(FDCON.FDM = 0). This allows the baud rate control run bit BCON.R to be used to start
or stop the baud rate timer. At each timer underflow, the timer is reloaded with the 8-bit
reload value in register BG and one clock pulse is generated for the serial channel.

Enabling the fractional divider in normal divider mode (FDEN = 1 and FDM = 1) stops the
baud rate timer and nullifies the effect of bit BCON.R. See Section 3.12.

The baud rate (fBR) value is dependent on the following parameters:
Input clock fPCLK
Prescaling factor (2BRPRE) defined by bit field BRPRE in register BCON

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                                                                                   Functional Description

Fractional divider (STEP/256) defined by register FDSTEP
   (to be considered only if fractional divider is enabled and operating in fractional divider
   mode)

8-bit reload value (BR_VALUE) for the baud rate timer defined by register BG
The following formulas calculate the final baud rate without and with the fractional divider
respectively:

baud rate   =  -----------------------------------f--P---C---L----K------------------------------------  where 2BRPRE (BR_VALUE + 1) > 1
               16 2BRPRE (BR_VALUE + 1)

               baud rate  =  -----------------------------------f--P---C---L----K------------------------------------ S----T----E----P--
                             16 2BRPRE (BR_VALUE + 1) 256

The maximum baud rate that can be generated is limited to fPCLK/32. Hence, for a module
clock of 24 MHz, the maximum achievable baud rate is 0.75 MBaud.

Standard LIN protocal can support a maximum baud rate of 20kHz, the baud rate
accuracy is not critical and the fractional divider can be disabled. Only the prescaler is
used for auto baud rate calculation. For LIN fast mode, which supports the baud rate of
20kHz to 115.2kHz, the higher baud rates require the use of the fractional divider for
greater accuracy.

Table 29 lists the various commonly used baud rates with their corresponding parameter
settings and deviation errors. The fractional divider is disabled and a module clock of
24 MHz is used.

Table 29 Typical Baud rates for UART with Fractional Divider disabled

Baud rate      Prescaling Factor                                                                         Reload Value    Deviation Error
               (2BRPRE)                                                                                  (BR_VALUE + 1)
19.2 kBaud                                                                                                               0.17 %
9600 Baud      1 (BRPRE=000B)                                                                            78 (4EH)        0.17 %
4800 Baud      1 (BRPRE=000B)                                                                            156 (9CH)       0.17 %
2400 Baud      2 (BRPRE=001B)                                                                            156 (9CH)       0.17 %
               4 (BRPRE=010B)                                                                            156 (9CH)

The fractional divider allows baud rates of higher accuracy (lower deviation error) to be
generated. Table 30 lists the resulting deviation errors from generating a baud rate of
115.2 kHz, using different module clock frequencies. The fractional divider is enabled
(fractional divider mode) and the corresponding parameter settings are shown.

Data Sheet                   76                                                                                                             V0.1, 2006-02
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                                                 Functional Description

Table 30    Deviation Error for UART with Fractional Divider enabled
fPCLK
            Prescaling Factor Reload Value STEP  Deviation
24 MHz                                           Error
12 MHz      (2BRPRE)  (BR_VALUE + 1)             +0.20 %
6.67 MHz                                         +0.03 %
            1         10 (AH)         197 (C5H)  +0.03 %

            1         6 (6H)          236 (ECH)

            1         3 (3H)          236 (ECH)

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                                                                  Functional Description

3.11.2 Baud Rate Generation using Timer 1

In UART modes 1 and 3 of UART module, Timer 1 can be used for generating the
variable baud rates. In theory, this timer could be used in any of its modes. But in
practice, it should be set into auto-reload mode (Timer 1 mode 2), with its high byte set
to the appropriate value for the required baud rate. The baud rate is determined by the
Timer 1 overflow rate and the value of SMOD as follows:

                                                                                                  [3.1]

            Mode 1, 3 baud rate= -------2----S---M----O----D----------f--P---C---L---K---------
                                       32 2 (256 TH1)

3.12        Normal Divider Mode (8-bit Auto-reload Timer)

Setting bit FDM in register FDCON to 1 configures the fractional divider to normal divider
mode, while at the same time disables baud rate generation (see Figure 31). Once the
fractional divider is enabled (FDEN = 1), it functions as an 8-bit auto-reload timer (with
no relation to baud rate generation) and counts up from the reload value with each input
clock pulse. Bit field RESULT in register FDRES represents the timer value, while bit
field STEP in register FDSTEP defines the reload value. At each timer overflow, an
overflow flag (FDCON.NDOV) will be set and an interrupt request generated. This gives
an output clock fMOD that is 1/n of the input clock fDIV, where n is defined by 256 - STEP.

The output frequency in normal divider mode is derived as follows:

                                                                                                  [3.2]

            fMOD  =  fD  I  V    --------------1---------------
                                  256 STEP

Data Sheet           78                                                                           V0.1, 2006-02
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                                                     XC886/888CLM

                                                     Functional Description

3.13        LIN Protocol

The UART module can be used to support the Local Interconnect Network (LIN) protocol
for both master and slave operations. This option is not available with UART1 module.
The LIN baud rate detection feature provides the capability to detect the baud rate within
LIN protocol using Timer 2. This allows the UART to be synchronized to the LIN baud
rate for data transmission and reception.

LIN is a holistic communication concept for local interconnected networks in vehicles.
The communication is based on the SCI (UART) data format, a single-master/multiple-
slave concept, a clock synchronization for nodes without stabilized time base. An
attractive feature of LIN is self-synchronization of the slave nodes without a crystal or
ceramic resonator, which significantly reduces the cost of hardware platform. Hence, the
baud rate must be calculated and returned with every message frame.

The structure of a LIN frame is shown in Figure 32. The frame consists of the:

header, which comprises a Break (13-bit time low), Synch Byte (55H), and ID field
response time
data bytes (according to UART protocol)
checksum

            Header         Frame slot      Response                  Inter-
                             Frame                                   frame
                                                                     space
                          Response
                            space

            Synch Protected           Data 1 Data 2 Data N Checksum
                          identifier

Figure 32   Structure of LIN Frame

3.13.1 LIN Header Transmission

LIN header transmission is only applicable in master mode. In the LIN communication,
a master task decides when and which frame is to be transferred on the bus. It also
identifies a slave task to provide the data transported by each frame. The information
needed for the handshaking between the master and slave tasks is provided by the
master task through the header portion of the frame.

Data Sheet                             79            V0.1, 2006-02
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                                                                                   XC886/888CLM

                                                                                   Functional Description

The header consists of a break and synch pattern followed by an identifier. Among these
three fields, only the break pattern cannot be transmitted as a normal 8-bit UART data.
The break must contain a dominant value of 13 bits or more to ensure proper
synchronization of slave nodes.
In the LIN communication, a slave task is required to be synchronized at the beginning
of the protected identifier field of frame. For this purpose, every frame starts with a
sequence consisting of a break field followed by a synch byte field. This sequence is
unique and provides enough information for any slave task to detect the beginning of a
new frame and be synchronized at the start of the identifier field.
Upon entering LIN communication, a connection is established and the transfer speed
(baud rate) of the serial communication partner (host) is automatically synchronized in
the following steps:

      STEP 1: Initialize interface for reception and timer for baud rate measurement
      STEP 2: Wait for an incoming LIN frame from host
      STEP 3: Synchronize the baud rate to the host
      STEP 4: Enter for Master Request Frame or for Slave Response Frame
Note: Re-synchronization and setup of baud rate are always done for every Master

        Request Header or Slave Response Header LIN frame.

Data Sheet  80  V0.1, 2006-02
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                                                     XC886/888CLM

                                                     Functional Description

3.14        High-Speed Synchronous Serial Interface

The High-Speed Synchronous Serial Interface (SSC) supports full-duplex and
half-duplex synchronous communication. The serial clock signal can be generated by
the SSC internally (master mode), using its own 16-bit baud-rate generator, or can be
received from an external master (slave mode). Data width, shift direction, clock polarity
and phase are programmable. This allows communication with SPI-compatible devices
or devices using other synchronous serial interfaces.

Features:

Master and slave mode operation
    Full-duplex or half-duplex operation

Transmit and receive buffered
Flexible data format

    Programmable number of data bits: 2 to 8 bits
    Programmable shift direction: LSB or MSB shift first
    Programmable clock polarity: idle low or high state for the shift clock
    Programmable clock/data phase: data shift with leading or trailing edge of the shift

      clock
Variable baud rate
Compatible with Serial Peripheral Interface (SPI)
Interrupt generation

    On a transmitter empty condition
    On a receiver full condition
    On an error condition (receive, phase, baud rate, transmit error)

Data Sheet  81                                       V0.1, 2006-02
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                                                                                   XC886/888CLM

                                                                                   Functional Description

Data is transmitted or received on lines TXD and RXD, which are normally connected to
the pins MTSR (Master Transmit/Slave Receive) and MRST (Master Receive/Slave
Transmit). The clock signal is output via line MS_CLK (Master Serial Shift Clock) or input
via line SS_CLK (Slave Serial Shift Clock). Both lines are normally connected to the pin
SCLK. Transmission and reception of data are double-buffered.
Figure 33 shows the block diagram of the SSC.

            PCLK  Baud-rate         Clock                                                            SS_CLK
                  Generator        Control                                                           MS_CLK

                                     Shift                                           Receive Int. Request
                                     Clock                                           Transmit Int. Request
                                                                                     Error Int. Request
                                                 RIR

                             SSC Control Block TIR
                               Register CON EIR

                             Status         Control

                             16-Bit Shift                                  Pin       TXD(Master)
                              Register                                   Control     RXD(Slave)

                                                                                     TXD(Slave)
                                                                                     RXD(Master)

                  Transmit Buffer                                    Receive Buffer
                    Register TB                                       Register RB

                                                       Internal Bus

Figure 33 SSC Block Diagram

Data Sheet                                                           82                                      V0.1, 2006-02
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                                     Functional Description

3.15        Timer 0 and Timer 1

Timer 0 and Timer 1 can function as both timers or counters. When functioning as a
timer, Timer 0 and Timer 1 are incremented every machine cycle, i.e. every 2 input
clocks (or 2 PCLKs). When functioning as a counter, Timer 0 and Timer 1 are
incremented in response to a 1-to-0 transition (falling edge) at their respective external
input pins, T0 or T1.

Timer 0 and 1 are fully compatible and can be configured in four different operating
modes for use in a variety of applications, see Table 31. In modes 0, 1 and 2, the two
timers operate independently, but in mode 3, their functions are specialized.

Table 31       Timer 0 and Timer 1 Modes
Mode
0           Operation

1           13-bit timer
            The timer is essentially an 8-bit counter with a divide-by-32 prescaler.
2           This mode is included solely for compatibility with Intel 8048 devices.

3           16-bit timer
            The timer registers, TLx and THx, are concatenated to form a 16-bit
            counter.

            8-bit timer with auto-reload
            The timer register TLx is reloaded with a user-defined 8-bit value in THx
            upon overflow.

            Timer 0 operates as two 8-bit timers
            The timer registers, TL0 and TH0, operate as two separate 8-bit counters.
            Timer 1 is halted and retains its count even if enabled.

Data Sheet                       83  V0.1, 2006-02
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                                      Functional Description

3.16        Timer 2 and Timer 21

Timer 2 and Timer 21 are 16-bit general purpose timers (THL2) that are fully compatible
and have two modes of operation, a 16-bit auto-reload mode and a 16-bit one channel
capture mode. As a timer, the timers count with an input clock of PCLK/12 (if prescaler
is disabled). As a counter, they count 1-to-0 transitions on pin T2. In the counter mode,
the maximum resolution for the count is PCLK/24 (if prescaler is disabled).

Table 32 Timer 2 Modes

Mode        Description

Auto-reload Up/Down Count Disabled
                   Count up only
                   Start counting from 16-bit reload value, overflow at FFFFH
                   Reload event configurable for trigger by overflow condition only, or by
                      negative/positive edge at input pin T2EX as well
                   Programmble reload value in register RC2
                   Interrupt is generated with reload event

Channel     Up/Down Count Enabled
capture      Count up or down, direction determined by level at input pin T2EX
             No interrupt is generated
             Count up

                Start counting from 16-bit reload value, overflow at FFFFH
                Reload event triggered by overflow condition
                Programmble reload value in register RC2
             Count down
                Start counting from FFFFH, underflow at value defined in register

                  RC2
                Reload event triggered by underflow condition
                Reload value fixed at FFFFH

             Count up only
             Start counting from 0000H, overflow at FFFFH
             Reload event triggered by overflow condition
             Reload value fixed at 0000H
             Capture event triggered by falling/rising edge at pin T2EX
             Captured timer value stored in register RC2
             Interrupt is generated with reload or capture event

Data Sheet                        84  V0.1, 2006-02
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                                        XC886/888CLM

                                        Functional Description

3.17        Capture/Compare Unit 6

The Capture/Compare Unit 6 (CCU6) provides two independent timers (T12, T13), which
can be used for Pulse Width Modulation (PWM) generation, especially for AC-motor
control. The CCU6 also supports special control modes for block commutation and
multi-phase machines.

The timer T12 can function in capture and/or compare mode for its three channels. The
timer T13 can work in compare mode only.

The multi-channel control unit generates output patterns, which can be modulated by
T12 and/or T13. The modulation sources can be selected and combined for the signal
modulation.

Timer T12 Features:

Three capture/compare channels, each channel can be used either as a capture or as
   a compare channel

Supports generation of a three-phase PWM (six outputs, individual signals for
   highside and lowside switches)

16-bit resolution, maximum count frequency = peripheral clock frequency
Dead-time control for each channel to avoid short-circuits in the power stage
Concurrent update of the required T12/13 registers
Generation of center-aligned and edge-aligned PWM
Supports single-shot mode
Supports many interrupt request sources
Hysteresis-like control mode

Timer T13 Features:

One independent compare channel with one output
16-bit resolution, maximum count frequency = peripheral clock frequency
Can be synchronized to T12
Interrupt generation at period-match and compare-match
Supports single-shot mode

Additional Features:

Implements block commutation for Brushless DC-drives
Position detection via Hall-sensor pattern
Automatic rotational speed measurement for block commutation
Integrated error handling
Fast emergency stop without CPU load via external signal (CTRAP)
Control modes for multi-channel AC-drives
Output levels can be selected and adapted to the power stage

Data Sheet                          85                              V0.1, 2006-02
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                                                                            XC886/888CLM

                                                                                   Functional Description
The block diagram of the CCU6 module is shown in Figure 34.

                                  module kernel

                              compare

address            channel 0      1
decoder
                                       dead-                                 multi-                                trap
  clock                                                                     channel                               control
control    T12 channel 1         1 time                                    control
                                        control                                                                              1
interrupt
control           channel 2      1

            start             capture
                                            compare
            T13 channel 3                          compare
                                                          compare
                                                                        output select
                                                                                Hall input
                                                                                                  output select
                                                                                                         trapinput

                   compare

                   1          3        222                                  3

                              input / output control

            T12HR
                   T13HR
                          COUT63
                                 COUT60
                                      CC60
                                           COUT61
                                                CC61
                                                    COUT62
                                                         CC62
                                                                   CCPOS0
                                                                       CCPOS1
                                                                            CCPOS2
                                                                                        CTRAP

                                                              port control           CCU6_block_diagram
Figure 34 CCU6 Block Diagram

Data Sheet                    86                                                     V0.1, 2006-02
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                                         XC886/888CLM

                                         Functional Description

3.18        Analog-to-Digital Converter

The XC886/888 includes a high-performance 10-bit Analog-to-Digital Converter (ADC)
with eight multiplexed analog input channels. The ADC uses a successive approximation
technique to convert the analog voltage levels from up to eight different sources. The
analog input channels of the ADC are available at Port 2.

Features:

Successive approximation
8-bit or 10-bit resolution

   (TUE of 1 LSB and 2 LSB, respectively)
Eight analog channels
Four independent result registers
Result data protection for slow CPU access

   (wait-for-read mode)
Single conversion mode
Autoscan functionality
Limit checking for conversion results
Data reduction filter

   (accumulation of up to 2 conversion results)
Two independent conversion request sources with programmable priority
Selectable conversion request trigger
Flexible interrupt generation with configurable service nodes
Programmable sample time
Programmable clock divider
Cancel/restart feature for running conversions
Integrated sample and hold circuitry
Compensation of offset errors
Low power modes

Data Sheet  87                           V0.1, 2006-02
Prelimary
                                                                                   XC886/888CLM

                                                                                   Functional Description

3.18.1 ADC Clocking Scheme

A common module clock fADC generates the various clock signals used by the analog
and digital parts of the ADC module:

fADCA is input clock for the analog part.
fADCI is internal clock for the analog part (defines the time base for conversion length

   and the sample time). This clock is generated internally in the analog part, based on
   the input clock fADCA to generate a correct duty cycle for the analog components.
fADCD is input clock for the digital part.
The internal clock for the analog part fADCI is limited to a maximum frequency of 10 MHz.
Therefore, the ADC clock prescaler must be programmed to a value that ensures fADCI
does not exceed 10 MHz. The prescaler ratio is selected by bit field CTC in register
GLOBCTR. A prescaling ratio of 32 can be selected when the maximum performance of
the ADC is not required.

            fADC = fPCLK        fADCD                arbiter

                                                     registers

                                                     interrupts
                                                           digital part

            fADCA               CTC

                           32  MUX           fADCI     analog
                          4                         components
                          3
                          2                                analog part

                          clock prescaler

                          Condition: f ADCI   10 MHz, where t ADCI =   1
                                                                      fADCI

Figure 35 ADC Clocking Scheme

Data Sheet                      88                                           V0.1, 2006-02
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                                                                               XC886/888CLM

                                                                               Functional Description

For module clock fADC = 24 MHz, the analog clock fADCI frequency can be selected as
shown in Table 33.

Table 33 fADCI Frequency Selection

Module Clock fADC CTC                         Prescaling Ratio                 Analog Clock fADCI
                                              2                               12 MHz (N.A)
24 MHz                      00B               3                               8 MHz
                                              4                               6 MHz
                            01B                32                             750 kHz

                            10B

                            11B (default)

As fADCI cannot exceed 10 MHz, bit field CTC should not be set to 00B when fADC is
24 MHz. During slow-down mode where fADC may be reduced to 12 MHz, 6 MHz etc.,
CTC can be set to 00B as long as the divided analog clock fADCI does not exceed
10 MHz. However, it is important to note that the conversion error could increase due to

loss of charges on the capacitors, if fADC becomes too low during slow-down mode.

3.18.2 ADC Conversion Sequence

The analog-to-digital conversion procedure consists of the following phases:

Synchronization phase (tSYN)
Sample phase (tS)
Conversion phase
Write result phase (tWR)

        conversion start                                             Source    Channel Result
        trigger                                                     interrupt  interrupt interrupt

                     Sample Phase             Conversion Phase

fADCI

BUSY Bit

SAMPLE Bit                  tS                                                 Write Result Phase
                      tSYN             tCONV                                           tWR

Figure 36 ADC Conversion Timing

Data Sheet                                    89                               V0.1, 2006-02
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                                       XC886/888CLM

                                       Functional Description

3.19        On-Chip Debug Support

The On-Chip Debug Support (OCDS) provides the basic functionality required for the
software development and debugging of XC800-based systems.

The OCDS design is based on these principles:

use the built-in debug functionality of the XC800 Core
add a minimum of hardware overhead
provide support for most of the operations by a Monitor Program
use standard interfaces to communicate with the Host (a Debugger)

Features:

Set breakpoints on instruction address and on address range within the Program
   Memory

Set breakpoints on internal RAM address range
Support unlimited software breakpoints in Flash/RAM code region
Process external breaks via JTAG and upon activating a dedicated pin
Step through the program code

The OCDS functional blocks are shown in Figure 37. The Monitor Mode Control (MMC)
block at the center of OCDS system brings together control signals and supports the
overall functionality. The MMC communicates with the XC800 Core, primarily via the
Debug Interface, and also receives reset and clock signals.

After processing memory address and control signals from the core, the MMC provides
proper access to the dedicated extra-memories: a Monitor ROM (holding the code) and
a Monitor RAM (for work-data and Monitor-stack).
The OCDS system is accessed through the JTAG1), which is an interface dedicated
exclusively for testing and debugging activities and is not normally used in an
application. The dedicated MBC pin is used for external configuration and debugging
control.

Note: All the debug functionality described here can normally be used only after XC886/
        888 has been started in OCDS mode.

1) The pins of the JTAG port can be assigned to either the primary port (Port 0) or either of the secondary ports
    (Ports 1 and 2/Port 5).
    User must set the JTAG pins (TCK and TDI) as input during connection with the OCDS system.

Data Sheet                         90  V0.1, 2006-02
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                                                                           XC886/888CLM
                                                                    Functional Description

                               JTAG Module                                                          Memory
                                                                                                    Control
  Debug                        TMS            TCK
Interface                      TCK             TDI                                                    Unit
                               TDI            TDO
                    JTAG       TDO         Control                                                  User  Boot/

                                                                                                    Program Monitor

                                                                                                    Memory ROM

                                    Reset

                                                    Monitor Mode Control

         Monitor &        MBC
Bootstrap loader

      Control line

                                                                                                      User Monitor
                                                                                                    Internal RAM

                                                                                                      RAM

System              Suspend
Control               Control
                        Reset
    Unit                Clock

                               - parts of           Reset Clock Debug PROG PROG Memory
                                 OCDS                                Interface & IRAM Data Control
                                                                                 Addresses

                                                        XC800 Core

                                                                    OCDS_XC886C-Block_Diagram-UM-v0.2

Figure 37 OCDS Block Diagram

3.19.1 JTAG ID Register

This is a read-only register located inside the JTAG module, and is used to recognize the

device(s) connected to the JTAG interface. Its content is shifted out when

INSTRUCTION register contains the IDCODE command (opcode 04H), and the same is
also true immediately after reset.

The JTAG ID register contents for the XC886/888 Flash devices are given in Table 34.

Table 34 JTAG ID Summary

Device Type                    Device Name              JTAG ID

Flash                          XC886/888*-8FF           1012 0083H
                               XC886/888*-6FF           1012 5083H

Note: The asterisk (*) above denotes all possible device configurations.

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                                                                      XC886/888CLM

                                                Functional Description

3.20        Identification Register

The XC886/888 identity register is located at Page 1 of address B3H.

ID                                              Reset Value: 0000 1001B
Identity Register

      7     6      5        4             3  2                        1  0

                   PRODID                       VERID
                        r                           r

Field              Bits Type Description
VERID
                   [2:0] r  Version ID
PRODID             [7:3] r  001B

                            Product ID
                            00001B

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                                    XC886/888CLM

                                    Electrical Parameters

4           Electrical Parameters

4.1         General Parameters

4.1.1 Parameter Interpretation

The parameters listed in this section represent partly the characteristics of the XC886/
888 and partly its requirements on the system. To aid interpreting the parameters easily
when evaluating them for a design, they are indicated by the abbreviations in the
"Symbol" column:

CC
   These parameters indicate Controller Characteristics, which are distinctive features of
   the XC886/888 and must be regarded for a system design.

SR
   These parameters indicate System Requirements, which must be provided by the
   microcontroller system in which the XC886/888 designed in.

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                                                          XC886/888CLM

                                                                                     Electrical Parameters

4.1.2 Absolute Maximum Rating
Maximum ratings are the extreme limits to which the XC886/888 can be subjected to
without permanent damage.

Table 35 Absolute Maximum Rating Parameters
Preliminary
Parameter                  Symbol           Limit Values  Unit Notes

                                     min.    max.         C under bias
                                                          C
Ambient temperature        TA        -40     125          C under bias
                                                          V
Storage temperature        TST       -65     150
                                                          mA
Junction temperature       TJ        -40     150
                                                          mA
Voltage on power supply pin with VDDP -0.5   6

respect to VSS

Input current on any pin during IIN  -10     10

overload condition

Absolute sum of all input currents |IIN|    tbd

during overload condition

Note: Stresses above those listed under "Absolute Maximum Ratings" may cause
        permanent damage to the device. This is a stress rating only and functional
        operation of the device at these or any other conditions above those indicated in

        the operational sections of this specification is not implied. Exposure to absolute
        maximum rating conditions for extended periods may affect device reliability.
        During absolute maximum rating overload conditions (VIN > VDDP or VIN < VSS)
        the voltage on VDDP pin with respect to ground (VSS) must not exceed the values
        defined by the absolute maximum ratings.

Data Sheet                           94                   V0.1, 2006-02
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                                                        XC886/888CLM

                                                                                     Electrical Parameters

4.1.3 Operating Conditions
The following operating conditions must not be exceeded in order to ensure correct
operation of the XC886/888. All parameters mentioned in the following table refer to
these operating conditions, unless otherwise noted.

PreliminaryTable 36 Operating Condition Parameters

Parameter               Symbol Limit Values        Unit Notes/
                                                           Conditions
                               min.         max.

Digital power supply voltage VDDP 4.5       5.5    V 5V range

                               3.0          3.6    V 3.3V range

Digital ground voltage  VSS              0         V

Digital core supply voltage VDDC 2.3        2.7    V
                                            103.2  MHz
System Clock Frequency1) fSYS  88.8

Ambient temperature     TA     -40          85     C SAF-XC886/

                                                        888...

                               -40          125    C SAK-XC886/

                                                        888...

1) fSYS is the PLL output clock. During normal operating mode, CPU clock is fSYS / 4. Please refer to Figure 27
    for detailed description.

Data Sheet                     95                       V0.1, 2006-02
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                                                           Electrical Parameters

4.2                    DC Parameters

4.2.1 Input/Output Characteristics

Table 37 Input/Output Characteristics (Operating Conditions apply)
                       Preliminary
Parameter                 Symbol Limit Values Unit Test Conditions

                                          min. max.

VDDP = 5V Range           VOL CC                 1.0   V IOL = 15 mA
Output low voltage        VOH CC                        V IOL = 5 mA
                                                 0.4   V IOH = -15 mA
Output high voltage
                                          VDDP -
                                          1.0

                                          VDDP -       V IOH = -5 mA
                                          0.4

Input low voltage on      VILP SR                0.3 V  CMOS Mode
port pins                                         VDDP

(all except P0.0 & P0.1)

Input low voltage on      VILP0 SR -0.2           0.3 V  CMOS Mode
P0.0 & P0.1                                       VDDP     CMOS Mode

Input high voltage on VIHP SR 0.7                    V

port pins                                 VDDP

(all except P0.0 & P0.1)

Input high voltage on     VIHP0 SR        0.7    VDDP  V CMOS Mode
P0.0 & P0.1               HYS CC          VDDP   
Input Hysteresis1)        IPU SR          0.08   -10   V CMOS Mode
                          IPD SR          VDDP
Pull-up current           IOZ1 CC                       A VIH,min
                                                       A VIL,max
Pull-down current                                       A VIL,max
                                          -150         A VIH,min
Input leakage current2)                                 A 0 < VIN < VDDP,
                                                 10
                                                                TA  125C
                                          150          mA

                                          -1      1     mA 3)

Overload current on any IOV SR -5                 5

pin

Absolute sum of           |IOV|                  tbd
overload currents
                                      SR

Data Sheet                                    96                        V0.1, 2006-02
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                                                      Electrical Parameters

Table 37 Input/Output Characteristics (Operating Conditions apply)

Parameter                 Symbol Limit Values Unit Test Conditions

                                     min. max.

VDDP = 3.3V Range
Output low voltage

Output high voltage
                       PreliminaryVOL CC    1.0   V IOL = 8 mA
                          VOH CC                   V IOL = 2.5 mA
                                            0.4   V IOH = -8 mA

                                     VDDP -
                                     1.0

                                     VDDP -       V IOH = -2.5 mA
                                     0.4

Input low voltage on      VILP SR           0.3 V  CMOS Mode
port pins                                    VDDP

(all except P0.0 & P0.1)

Input low voltage on      VILP0 SR -0.2      0.3 V  CMOS Mode
P0.0 & P0.1                                  VDDP     CMOS Mode

Input high voltage on VIHP SR 0.7               V

port pins                            VDDP

(all except P0.0 & P0.1)

Input high voltage on     VIHP0 SR   0.7    VDDP  V CMOS Mode
P0.0 & P0.1               HYS CC     VDDP   
Input Hysteresis1)        IPU SR             -5    V CMOS Mode
                          IPD SR     0.03
Pull-up current           IOZ1 CC    VDDP          A VIH,min
                                                   A VIL,max
Pull-down current                                 A VIL,max
                                                   A VIH,min
Input leakage current2)              -50          A 0 < VIN < VDDP,

                                            5             TA  125C
                                                   mA
                                     50      
                                                   mA 3)
                                     -1      1

Overload current on any IOV SR -5            5

pin

Absolute sum of           |IOV|             tbd
overload currents
                                 SR

1) Not subjected to production test, verified by design/characterization. Hysteresis is implemented to avoid meta
    stable states and switching due to internal ground bounce. It cannot be guaranteed that it suppresses switching
    due to external system noise.

2) An additional error current (IINJ) will flow if an overload current flows through an adjacent pin. TMS pin and
    RESET pin have internal pull devices and are not included in the input leakage current characteristic.

Data Sheet                               97                         V0.1, 2006-02
Prelimary
3) Not subjected to production test, verified by design/characterization.             XC886/888CLM
                                                                                Electrical Parameters
4.2.2 Supply Threshold Characteristics
                                                                                   VDDPPW
                     5.0V
            VDDP
Preliminary
         2.5V                                                              VDDCPW
VDDC
                                                                                  VDDCBO
          VDDCPOR
                                                                                         VDDCRDR
                                                                                               VDDCBOPD

Figure 38 Supply Threshold Parameters

Table 38 Supply Threshold Parameters (Operating Conditions apply)

Parameters                  Symbol                                         Limit Values  Unit

                                                             min. typ.          max.

VDDC prewarning voltage1)   VDDCPW CC 2.2                                  2.3  2.4      V
VDDC brownout voltage in
active mode1)               VDDCBO CC 2.0                                  2.1  2.2      V

RAM data retention voltage  VDDCRDR CC 0.9                                 1.0  1.1      V

VDDC brownout voltage in    VDDCBOPD CC 1.3                                1.5  1.7      V
power-down mode2)

VDDP prewarning voltage3)   VDDPPW CC 3.4                                  4.0  4.6      V
Power-on reset voltage2)4)
                            VDDCPOR CC 1.3                                 1.5  1.7      V

1) Detection is disabled in power-down mode.

2) Detection is enabled in both active and power-down mode.

3) Detection is enabled for external power supply of 5.0V.
    Detection must be disabled for external power supply of 3.3V.

4) The reset of EVR is extended by 300 s typically after the VDDC reaches the power-on reset voltage.

Data Sheet                                    98                                         V0.1, 2006-02
Prelimary
                                                                 XC886/888CLM

                                                                                     Electrical Parameters

4.2.3 ADC Characteristics

The values in the table below are given for an analog power supply between 4.5 V to
5.5 V. The ADC can be used with an analog power supply down to 3 V. But in this case,
the analog parameters may show a reduced performance. All ground pins (VSS) must be
externally connected to one single star point in the system. The voltage difference
between the ground pins must not exceed 200mV.
         Preliminary
Table 39       ADC Characteristics (Operating Conditions apply; VDDP = 5V Range)

Parameter           Symbol         Limit Values      Unit  Test Conditions/
                                                           Remarks
                               min. typ . max.

Analog reference VAREF VAGND VDDP VDDP V

voltage                    SR + 1            + 0.05

Analog reference VAGND VSS VSS               VAREF V
                                             -1
ground                     SR - 0.05

Analog input        VAIN SR VAGND           VAREF V
voltage range

ADC clocks          fADC             24 25.8 MHz module clock

                    fADCI                  10 MHz internal analog clock

                                                           See Figure 35

Sample time         tS CC (2 + INPCR0.STC) s
                                  tADCI

Conversion time tC CC See Section 4.2.3.1 s

Total unadjusted TUE1)CC                   1      LSB 8-bit conversion.2)

error                                      2 LSB 10-bit conversion.

Switched            CAREFSW          10     20      pF    2)3)

capacitance at the         CC

reference voltage

input

Switched            CAINSW           5      7       pF    2)4)

capacitance at the         CC

analog voltage

inputs

Input resistance of RAREFCC          1      2       k     2)
the reference input

Input resistance of RAIN CC          1      1.5     k     2)
the selected analog

channel

Data Sheet                               99                      V0.1, 2006-02
Prelimary
                                                                                   XC886/888CLM

                                                                                     Electrical Parameters

1) TUE is tested at VAREF = 5.0 V, VAGND = 0 V , VDDP = 5.0 V.
2) Not subject to production test, verified by design/characterization
3) This represents an equivalent switched capacitance. This capacitance is not switched to the reference voltage

    at once. Instead of this, smaller capacitances are successively switched to the reference voltage.
4) The sampling capacity of the conversion C-Network is pre-charged to VAREF/2 before connecting the input to

    the C-Network. Because of the parasitic elements, the voltage measured at ANx is lower than VAREF/2.
Preliminary
            REXT              ANx                    Analog Input Circuitry

                                        RAIN, On

VAIN        CEXT                        CAINSW
                          VAGNDx

                  VAREFx                Reference Voltage Input Circuitry

                                         RAREF, On

            VAREF                       CAREFSW
                         VAGNDx

Figure 39 ADC Input Circuits

Data Sheet                         100           V0.1, 2006-02

Prelimary
                                                                                   XC886/888CLM

                                                                                     Electrical Parameters

4.2.3.1 ADC Conversion Timing
Conversion time, tC = tADC ( 1 + r (3 + n + STC) ) , where
r = CTC + 2 for CTC = 00B, 01B or 10B,
r = 32 for CTC = 11B,
CTC = Conversion Time Control (GLOBCTR.CTC),
STC = Sample Time Control (INPCR0.STC),
n = 8 or 10 (for 8-bit and 10-bit conversion respectively),
tADC = 1 / fADC
Preliminary

Data Sheet  101  V0.1, 2006-02
Prelimary
                                              XC886/888CLM

                                              Electrical Parameters

4.2.4 Power Supply Current

Table 40                  Power Supply Current Parameters (Operating Conditions apply;
                          VDDP = 5V range )

Parameter                 PreliminarySymbolLimit Values Unit Test Condition
                                         typ.1) max.2)

VDDP = 5V Range             IDDP    29   tbd  mA 3)
Active Mode                 IDDP              mA 4)
Idle Mode                   IDDP    21.1 tbd  mA 5)

Active Mode with slow-down  IDDP    tbd  tbd  mA 6)
enabled
                            IPDP    tbd  tbd  A 7)
Idle Mode with slow-down
enabled                             10   tbd

Power-Down Mode

1) The typical IDDP values are based on prelimary measurements and are to be used as reference only. These
    values are periodically measured at TA = + 25 C and VDDP = 5.0 V.

2) The maximum IDDP values are measured under worst case conditions (TA = + 125 C and VDDP = 5.5 V).

3) IDDP (active mode) is measured with: CPU clock and input clock to all peripherals running at 24 MHz(set by
    on-chip oscillator of 9.6 MHz and NDIV in PLL_CON to 1001B), RESET = VDDP.

4) IDDP (idle mode) is measured with: CPU clock disabled, watchdog timer disabled, input clock to all peripherals
    enabled and running at 24 MHz, RESET = VDDP.

5) IDDP (active mode with slow-down mode) is measured with: CPU clock and input clock to all peripherals
    running at 8 MHz by setting CLKREL in CMCON to 0110B, RESET = VDDP.

6) IDDP (idle mode with slow-down mode) is measured with: CPU clock disabled, watchdog timer disabled, input
    clock to all peripherals enabled and running at 8 MHz by setting CLKREL in CMCON to 0110B,
    RESET = VDDP.

7) IPDP (power-down mode) is measured with: RESET = VDDP, VAGND= VSS, RXD/INT0 = VDDP; rest of the ports
    are programmed to be input with either internal pull devices enabled or driven externally to ensure no floating
    inputs.

Data Sheet                          102              V0.1, 2006-02
Prelimary
                                              XC886/888CLM

                                              Electrical Parameters

Table 41                  Power Supply Current Parameters (Operating Conditions apply;
                          VDDP = 3.3V range)

Parameter                   Symbol        Limit Values Unit Test Condition
                                         typ.1) max.2)

VDDP = 3.3V Range         PreliminaryIDDPtbdtbdmA 3)
Active Mode                 IDDP
Idle Mode                   IDDP    tbd  tbd  mA 4)

Active Mode with slow-down  IDDP    tbd  tbd  mA 5)
enabled
                            IPDP    tbd  tbd  mA 6)
Idle Mode with slow-down
enabled                             tbd  tbd  A 7)

Power-Down Mode

1) The typical IDDP values are periodically measured at TA = + 25 C and VDDP = 3.3 V.

2) The maximum IDDP values are measured under worst case conditions (TA = + 125 C and VDDP = 3.6 V).

3) IDDP (active mode) is measured with: CPU clock and input clock to all peripherals running at 24 MHz(set by
    on-chip oscillator of 9.6 MHz and NDIV in PLL_CON to 1001B), RESET = VDDP.

4) IDDP (idle mode) is measured with: CPU clock disabled, watchdog timer disabled, input clock to all peripherals
    enabled and running at 24 MHz, RESET = VDDP.

5) IDDP (active mode with slow-down mode) is measured with: CPU clock and input clock to all peripherals
    running at 8 MHz by setting CLKREL in CMCON to 0110B, RESET = VDDP.

6) IDDP (idle mode with slow-down mode) is measured with: CPU clock disabled, watchdog timer disabled, input
    clock to all peripherals enabled and running at 8 MHz by setting CLKREL in CMCON to 0110B,,
    RESET = VDDP.

7) IPDP (power-down mode) is measured with: RESET = VDDP, VAGND= VSS, RXD/INT0= VDDP; rest of the ports
    are programmed to be input with either internal pull devices enabled or driven externally to ensure no floating

    inputs

Data Sheet                          103              V0.1, 2006-02
Prelimary
                                                             XC886/888CLM

                                                   Electrical Parameters

4.3            AC Parameters

4.3.1 Testing Waveforms

The testing waveforms for rise/fall time, output delay and output high impedance are
shown in Figure 40, Figure 41 and Figure 42.
         Preliminary
     VDDP               90%                         90%
     VSS
               10%                                             10%
                               tR                  tF

Figure 40 Rise/Fall Time Parameters

         VDDP           VDDE / 2   Test Points     VDDE / 2
         VSS

Figure 41 Testing Waveform, Output Delay

         VLoad + 0.1 V               Timing                  VOH - 0.1 V
         VLoad - 0.1 V             Reference                 VOL - 0.1 V

                                     P o in ts

Figure 42 Testing Waveform, Output High Impedance

Data Sheet                         104                       V0.1, 2006-02
Prelimary
                                                                    XC886/888CLM

                                                      Electrical Parameters

4.3.2 Output Rise/Fall Times

Table 42 Output Rise/Fall Times Parameters (Operating Conditions apply)

Parameter              Symbol               Limit Unit Test Conditions
                                           Values
Preliminary
                                           min. max.

VDDP = 5V Range        tR, tF               10       ns 20 pF. 3)
Rise/fall times 1) 2)

VDDP = 3.3V Range      tR, tF               10       ns 20 pF. 4)
Rise/fall times 1) 2)

1) Rise/Fall time measurements are taken with 10% - 90% of the pad supply.
2) Not all parameters are 100% tested, but are verified by design/characterization and test correlation.
3) Additional rise/fall time valid for CL = 20pF - 100pF @ 0.125 ns/pF.
4) Additional rise/fall time valid for CL = 20pF - 100pF @ 0.225 ns/pF.

VDDP                            90%                    90%
VSS                    10%                                       10%

                                       tR             tF

Figure 43 Rise/Fall Times Parameters

Data Sheet                                 105                      V0.1, 2006-02
Prelimary
                                                       XC886/888CLM

                                                    Electrical Parameters

4.3.3 Power-on Reset and PLL Timing

Table 43    Power-On Reset and PLL Timing (Operating Conditions apply)

Parameter            Symbol            Limit Values Unit Test Conditions

Preliminary                    min. typ. max.

Pad operating voltage VPAD CC 2.3            V

On-Chip Oscillator   tOSCST               500 ns
start-up time
                           CC

Flash initialization time tFINIT CC   160    s
                                       500
RESET hold time1)    tRST SR                  s VDDP rise time
                                                       (10% 90%)  500s

PLL lock-in in time  tLOCK CC             200 s

PLL accumulated jitter DP                 tbd ns 2)

1) RESET signal has to be active (low) until VDDC has reached 90% of its maximum value (typ. 2.5V).
2) PLL lock at 96 MHz using a 4 MHz external oscillator. The PLL Divider settings are K = 2, N = 48 and P = 1.

Data Sheet                             106             V0.1, 2006-02
Prelimary
                                                                                        XC886/888CLM
                                                                                  Electrical Parameters

VDDP               VPAD

PreliminaryVDDC             tOSCST
OSC

PLL                                 PLL unlock                  PLL lock

                                    tLOCK

Flash State                 Reset               Initialization                    Ready to Read
                                                    tFINIT
             tRST
    RESET

Pads                    2)                                                3)
                   1)       1)Pad state undefined 2)ENPS control 3)As Programmed

                              I)until EVR is stable II)until PLL is locked III) until Flash go IV) CPU reset is released; Boot
                                                                                         to Ready-to-Read ROM software begin execution

Figure 4-1 Power-on Reset Timing

Data Sheet                                 107                                    V0.1, 2006-02
Prelimary
                                                              XC886/888CLM

                                                              Electrical Parameters

4.3.4 On-Chip Oscillator Characteristics

Table 44 On-chip Oscillator Characteristics (Operating Conditions apply)

Parameter          Symbol Limit Values Unit Test Conditions

Preliminary        min. typ. max.

Nominal frequency  fNOM CC 9.6                      MHz under nominal
                                                               conditions1) after

                                                               IFX-backend trimming

Chip-to-chip frequency fCC CC -2.5                    2.5 % with respect to fNOM
deviation

Long term frequency fLT CC -5.0                       5.0 %  with respect to fNOM, over
deviation                                                     lifetime and temperature,

                                                              for one given device after

                                                              trimming

Short term frequency fST CC -1.0                      1.0 %  with respect to fNOM,
deviation                                                     within one LIN message

                                                              (<10 ms .... 100 ms)

1) Nominal condition: VDDC = 2.5 V, TA = + 25C.

Data Sheet                                        108         V0.1, 2006-02
Prelimary
                                                                   XC886/888CLM

                                                               Electrical Parameters

4.3.5 JTAG Timing

Table 45 TCK Clock Timing (Operating Conditions apply; CL = 50 pF)

Parameter                                             Symbol       Limits Unit

TCK clock period   Preliminary                        tTCK SR     min max
TCK high time                                         t1 SR
TCK low time                                          t2 SR    50  -       ns
TCK clock rise time                                   t3 SR
TCK clock fall time                                   t4 SR    tbd -       ns

                                                               tbd -       ns

                                                               -   tbd ns

                                                               -   tbd ns

                   0.5 V                                              0.9 V DDP
                              DDP                                     0.1 V DDP

TCK

                                   t1        t2       t4       t3

                                       tTCK

Figure 44 TCK Clock Timing

Data Sheet                                       109                  V0.1, 2006-02
Prelimary
                                                      XC886/888CLM

                                                     Electrical Parameters

Table 46    JTAG Timing (Operating Conditions apply; CL = 50 pF)

Parameter                                    Symbol   Limits          Unit

TMS setup to TCK                                      min max
TMS hold to TCK
TDI setup to TCK                             t1 SR tbd -              ns
TDI hold to TCK
TDO valid output from TCK
TDO high impedance to valid output from TCK
TDO valid output to high impedance from TCK
     Preliminary                             t2 SR tbd -              ns

                                             t1 SR tbd -              ns

                                             t2 SR tbd -              ns

                                             t3 CC -  tbd ns

                                             t4 CC -  tbd ns

                                             t5 CC -  tbd ns

TCK                    t1  t2
TMS
                       t1  t2
  TDI
TDO                    t4                    t3                   t5

Figure 45 JTAG Timing

Data Sheet                 110                                    V0.1, 2006-02
Prelimary
                                                                                  XC886/888CLM

                                                   Electrical Parameters

4.3.6 SSC Master Mode Timing

Table 47    SSC Master Mode Timing (Operating Conditions apply; CL = 50 pF)

Parameter                            Symbol        Limit Values                                  Unit

Preliminary                                  min.                                 max.           ns
                                                                                                 ns
SCLK clock period                 t0 CC 2*TSSC 1)                                               ns
                                                                                                 ns
MTSR delay from SCLK              t1 CC 0                                         tbd

MRST setup to SCLK                t2 SR tbd                                       

MRST hold from SCLK               t3 SR tbd                                       

1) TSSCmin = TCPU = 1/fCPU. When fCPU = 24MHz, t0 = 83.3ns. TCPU is the CPU clock period.

                              t0

SCLK1)

                      t1                     t1

MTSR1)

                          t2      t3

MRST1)                        Data
                              valid

                      t1

            1) This timing is based on the following setup: CON.PH = CON.PO = 0.

                                                                                       SSC_Tmg1

Figure 46 SSC Master Mode Timing

Data Sheet                        111                                                      V0.1, 2006-02
Prelimary
                                             XC886/888CLM

                                        Package and Quality Declaration

5           Package and Quality Declaration

5.1         Package Outline

     Preliminary
Figure 47 PG-TQFP-48-4 Package Outline

Data Sheet                   112             V0.1, 2006-02
Prelimary
                                                            XC886/888CLM
                                        Package and Quality Declaration

Preliminary
Figure 48 PG-TQFP-64-8 Package Outline

Data Sheet  113                         V0.1, 2006-02
Prelimary
                                              XC886/888CLM

                                      Package and Quality Declaration

5.2         Quality Declaration

Table 48 shows the characteristics of the quality parameters in the XC886/888.

Table 48 Quality Parameters

Parameter                Symbol     Limit Values Unit Notes
     Preliminary
                                 Min. Max.

ESD susceptibility       VHBM        2000 V  Conforming to

according to Human Body                       EIA/JESD22-

Model (HBM)                                   A114-B

ESD susceptibility       VCDM        500 V   Conforming to
according to Charged
                                              JESD22-C101-C

Device Model (CDM) pins

Data Sheet                       114          V0.1, 2006-02
Prelimary
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