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S9KEAZ128AMLH

器件型号:S9KEAZ128AMLH
器件类别:半导体    集成电路 - IC   
文件大小:7001.64KB,共10页
厂商名称:FREESCALE (NXP )
标准:  
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器件描述

arm microcontrollers - mcu kinetis E series 64k flash 4K ram 40mhz 64lqfp

参数

Manufacturer: Freescale Semiconductor
Product Category: ARM Microcontrollers - MCU
Data Bus Width: 32 bit
Maximum Clock Frequency: 48 MHz
Program Memory Size: 128 kB
Data RAM Size: 16 kB
On-Chip ADC: Yes
Operating Supply Voltage: 2.7 V to 5.5 V
Maximum Operating Temperature: + 125 C
Package / Case: LQFP-64
Mounting Style: SMD/SMT
A/D Bit Size: 12 bit
A/D Channels Available: 16
Brand: Freescale Semiconductor
Data RAM Type: RAM
Data ROM Size: 128 kB
Data ROM Type: Flash
Interface Type: I2C, SPI, UART
Minimum Operating Temperature: - 40 C
Number of Programmable I/Os: 71
Number of Timers: 6
On-Chip DAC: Yes
Processor Series: KEA128
Program Memory Type: Flash
Unit Weight: 346.550 mg

S9KEAZ128AMLH器件文档内容

Freescale Semiconductor                                                      Document Number S9KEA128P80M48SF0

Data Sheet: Product Preview                                                                                  Rev 2, 06/2014

This is the revised document of KEA8 Sub-Family

Data Sheet. Please note the change in document                            S9KEA128P80M48SF0

number (Previously SKEA8P44M48SF0)

KEA128 Sub-Family Data
Sheet

Supports the following:

S9KEAZ64AMLH(R),

S9KEAZ128AMLH(R),

S9KEAZ64AMLK(R) and

S9KEAZ128AMLK(R)

Key features                                                              •  Security and integrity modules

•  Operating characteristics                                                 –  80-bit unique identification (ID) number per chip

   –  Voltage range: 2.7 to 5.5 V                                         •  Human-machine interface

   –  Flash write voltage range: 2.7 to 5.5 V                                –  Up to 71 general-purpose input/output (GPIO)

   –  Temperature range (ambient): -40 to 125°C                              –  Two 32-bit keyboard interrupt modules (KBI)

•  Performance                                                               –  External interrupt (IRQ)

   –  Up to 48 MHz ARM® Cortex-M0+ core                                   •  Analog modules

   –  Single cycle 32-bit x 32-bit multiplier                                –  One up to 16-channel 12-bit SAR ADC, operation     in

   –  Single cycle I/O access port                                              Stop mode, optional hardware trigger (ADC)

•  Memories and memory interfaces                                            –  Two analog comparators containing a 6-bit DAC

   –  Up to 128 KB flash                                                        and programmable reference input (ACMP)

   –  Up to 16 KB RAM                                                     •  Timers

•  Clocks                                                                    –  One 6-channel FlexTimer/PWM (FTM)

   –  Oscillator (OSC) - supports 32.768 kHz crystal or 4                    –  Two 2-channel FlexTimer/PWM (FTM)

      MHz to 24 MHz crystal or ceramic resonator; choice                     –  One 2-channel periodic interrupt timer (PIT)

      of low power or high gain oscillators                                  –  One pulse width timer (PWT)

   –  Internal clock source (ICS) - internal FLL with                        –  One real-time clock (RTC)

      internal or external reference, 37.5 kHz pre-trimmed                •  Communication interfaces

      internal reference for 48 MHz system clock                             –  Two SPI modules (SPI)

   –  Internal 1 kHz low-power oscillator (LPO)                              –  Up to three UART modules (UART)

•  System peripherals                                                        –  Two I2C modules (I2C)

   –  Power management module (PMC) with three power                         –  One MSCAN module (MSCAN)

      modes: Run, Wait, Stop                                              •  Package options

   –  Low-voltage detection (LVD) with reset or interrupt,                   –  80-pin LQFP

      selectable trip points                                                 –  64-pin LQFP

   –  Watchdog with independent clock source (WDOG)

   –  Programmable cyclic redundancy check module

      (CRC)

   –  Serial wire debug interface (SWD)

   –  Aliased SRAM bitband region (BIT-BAND)

   –  Bit manipulation engine (BME)

This document contains information on a product under development. Freescale

reserves the right to change or discontinue this product without notice.

© 2014 Freescale Semiconductor, Inc.

Preliminary
               Table of                                                                                        Contents

1  Ordering parts.......................................................................................3                   4.2.2  FTM module timing....................................................... 15

   1.1  Determining valid orderable parts............................................... 3                     4.3          Thermal specifications................................................................. 16

2  Part identification................................................................................. 3                   4.3.1  Thermal characteristics.................................................. 16

   2.1  Description................................................................................... 3       5 Peripheral operating requirements and behaviors................................ 18

   2.2  Format.......................................................................................... 3     5.1          Core modules............................................................................... 18

   2.3  Fields............................................................................................3                 5.1.1  SWD electricals .............................................................18

   2.4  Example....................................................................................... 4       5.2          External oscillator (OSC) and ICS characteristics.......................19

3  Ratings..................................................................................................4  5.3          NVM specifications..................................................................... 21

   3.1  Thermal handling ratings............................................................. 4                5.4          Analog..........................................................................................22

   3.2  Moisture handling ratings............................................................ 4                             5.4.1  ADC characteristics....................................................... 22

   3.3  ESD handling ratings................................................................... 5                           5.4.2  Analog comparator (ACMP) electricals.........................24

   3.4  Voltage and current operating ratings..........................................5                       5.5          Communication interfaces........................................................... 25

4  General................................................................................................. 6               5.5.1  SPI switching specifications.......................................... 25

   4.1  Nonswitching electrical specifications........................................ 6                                    5.5.2  MSCAN......................................................................... 28

        4.1.1  DC characteristics.......................................................... 6                  6 Dimensions...........................................................................................28

        4.1.2  Supply current characteristics........................................ 12                       6.1          Obtaining package dimensions.................................................... 28

        4.1.3  EMC performance..........................................................14                     7 Pinout................................................................................................... 29

   4.2  Switching specifications.............................................................. 14              7.1          Signal multiplexing and pin assignments.................................... 29

        4.2.1  Control timing................................................................ 14

               KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

2                                                                                                              Preliminary         Freescale Semiconductor, Inc.
                                                                                                 Ordering parts

1    Ordering parts

1.1  Determining valid orderable parts

Valid orderable part numbers are provided on the web. To determine the orderable part

numbers for this device, go to freescale.com and perform a part number search for the

following device numbers: KEAZ128.

2    Part identification

2.1  Description

Part numbers for the chip have fields that identify the specific part. You can use the

values of these fields to determine the specific part you have received.

2.2  Format

Part numbers for this device have the following format:

Q B KEA A C FFF M T PP N

2.3  Fields

This table lists  the  possible values for each field in the part number (not all                combinations

are valid):

     Field                     Description                                           Values

     Q                         Qualification status                 •  S = Automotive qualified

                                                                    •  P = Prequalification

     B                         Memory type                          •  9 = Flash

     KEA                       Kinetis Auto family                  •  KEA

     A                         Key attribute                        •  Z = M0+ core

                                                                    •  F = M4 W/ DSP & FPU

                                                                    •  C= M4 W/ AP + FPU

     C                         CAN availability                     •  N = CAN not available

                                                                    •  (Blank) = CAN available

                               Table continues       on  the  next  page...

                               KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale Semiconductor, Inc.                        Preliminary                                               3
Ratings

     Field                              Description                                        Values

     FFF                 Program flash memory size                •  128 = 128 KB

         M                       Maskset revision                 •  A = 1st Fab version

                                                                  •  B = Revision after 1st version

         T               Temperature range (°C)                   •  C = –40 to 85

                                                                  •  V= –40 to 105

                                                                  •  M = –40 to 125

     PP                          Package identifier               •  LH = 64 LQFP (10 mm x 10 mm)

                                                                  •  LK = 80 LQFP (14 mm x 14 mm)

         N                       Packaging type                   •  R = Tape and reel

                                                                  •  (Blank) = Trays

2.4      Example

This is an example part number:

S9KEAZ128AMLK

3    Ratings

3.1      Thermal handling ratings

    Symbol  Description                                           Min.         Max.                       Unit  Notes

    TSTG    Storage temperature                                   –55          150                        °C    1

    TSDR    Solder temperature, lead-free                         —            260                        °C    2

1.  Determined according to JEDEC Standard JESD22-A103, High Temperature Storage Life.

2.  Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for        Nonhermetic

    Solid State Surface Mount Devices.

3.2      Moisture handling ratings

    Symbol  Description                                           Min.         Max.                       Unit  Notes

    MSL     Moisture sensitivity level                            —                     3                 —     1

1.  Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for        Nonhermetic

    Solid State Surface Mount Devices.

                                 KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

4                                                    Preliminary                           Freescale Semiconductor, Inc.
                                                                                                              Ratings

3.3       ESD handling ratings

    Symbol  Description                                                         Min.        Max.     Unit     Notes

    VHBM    Electrostatic discharge voltage, human body model               –6000        +6000         V      1

    VCDM    Electrostatic discharge voltage, charged-device model               –500       +500        V      2

    ILAT    Latch-up current at ambient temperature of °C                       –100       +100      mA       3

1.  Determined according to JEDEC Standard JESD22-A114, Electrostatic Discharge (ESD) Sensitivity Testing Human Body

    Model (HBM).

2.  Determined according to JEDEC Standard JESD22-C101, Field-Induced Charged-Device Model Test Method for

    Electrostatic-Discharge-Withstand Thresholds of Microelectronic Components.

3.  Determined according to JEDEC Standard JESD78D, IC Latch-up Test.

3.4       Voltage and current operating ratings

Absolute maximum ratings are stress ratings only, and functional operation at the

maxima is not guaranteed. Stress beyond the limits specified in the following table may

affect device reliability or cause permanent damage to the device. For functional

operating conditions, refer to the remaining tables in this document.

This device contains circuitry protecting against damage due to high static voltage or

electrical fields; however, it is advised that normal precautions be taken to avoid

application of any voltages higher than maximum-rated voltages to this high-impedance

circuit. Reliability of operation is enhanced if unused inputs are tied to an appropriate

logic voltage level (for instance, either VSS or VDD) or the programmable pullup resistor
associated with the pin is enabled.

                               Table 1.  Voltage and current operating ratings

    Symbol  Description                                                               Min.        Max.        Unit

     VDD    Digital supply voltage                                                    –0.3        6.0         V

     IDD    Maximum current into VDD                                                  —           120         mA

     VIN    Input voltage except true open drain pins                                 –0.3        VDD + 0.31  V

            Input voltage of true open drain pins                                     –0.3        6           V

     ID     Instantaneous maximum current single pin       limit  (applies  to  all   –25         25          mA

            port pins)

     VDDA   Analog supply voltage                                                     VDD – 0.3   VDD + 0.3   V

1.  Maximum rating of VDD also applies to VIN.

                               KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale Semiconductor, Inc.                          Preliminary                                                    5
General

4    General

4.1         Nonswitching electrical specifications

4.1.1       DC characteristics

This section includes information about power supply requirements                           and I/O   pin

characteristics.

                                           Table 2.   DC characteristics

   Symbol               Descriptions                                            Min         Typical1  Max     Unit

     —                  Operating voltage             —                         2.7         —         5.5     V

     VOH    Output      All I/O pins, except PTA2     5 V, Iload = –5 mA        VDD – 0.8   —         —       V

            high        and PTA3, standard-drive      3 V, Iload = –2.5 mA      VDD – 0.8   —         —       V

            voltage     strength

                        High current drive pins,      5 V, Iload = –20 mA       VDD – 0.8   —         —       V

                        high-drive strength2          3 V, Iload = –10 mA       VDD – 0.8   —         —       V

     IOHT   Output      Max total IOH for all ports   5V                        —           —         –100    mA

            high                                      3V                        —           —         –60

            current

     VOL    Output      All I/O pins, standard-drive  5 V, Iload = 5 mA         —           —         0.8     V

            low         strength                      3 V, Iload = 2.5 mA       —           —         0.8     V

            voltage     High current drive pins,      5 V, Iload =20 mA         —           —         0.8     V

                        high-drive strength2          3 V, Iload = 10 mA        —           —         0.8     V

     IOLT   Output      Max total IOL for all ports   5V                        —           —         100     mA

            low                                       3V                        —           —         60

            current

     VIH    Input high  All digital inputs            4.5≤VDD<5.5 V             0.65 × VDD  —         —       V

            voltage                                   2.7≤VDD<4.5 V             0.70 × VDD  —         —

     VIL    Input low   All digital inputs            4.5≤VDD<5.5 V             —           —         0.35 ×  V

            voltage                                                                                   VDD

                                                      2.7≤VDD<4.5 V             —           —         0.30 ×

                                                                                                      VDD

     Vhys   Input       All digital inputs            —                         0.06 × VDD  —         —       mV

            hysteresis

     |IIn|  Input       Per pin (pins in high         VIN = VDD or VSS          —           0.1       1       µA

            leakage     impedance input mode)

            current

                                           Table continues on the next page...

                        KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

6                                                     Preliminary                           Freescale Semiconductor, Inc.
                                                                                             Nonswitching electrical specifications

                                   Table 2.          DC characteristics (continued)

    Symbol                              Descriptions                                         Min      Typical1  Max                Unit

    |IINTOT|  Total         Pins in high impedance           VIN    = VDD or  VSS            —        —         2                      µA

              leakage              input mode

              combined

              for all port

              pins

    RPU       Pullup           All digital inputs, when                  —                   30.0     —         50.0                   kΩ

              resistors     enabled (all I/O pins other

                               than PTA2 and PTA3)

    RPU3      Pullup               PTA2 and PTA3 pins                    —                   30.0     —         60.0                   kΩ

              resistors

    IIC       DC                   Single pin limit          VIN <  VSS, VIN  > VDD          -2       —         2                  mA

              injection     Total MCU limit, includes                                        -5       —         25

              current4,     sum of all stressed pins

              5, 6

    CIn       Input capacitance, all pins                                —                   —        —         7                      pF

    VRAM                    RAM retention voltage                        —                   2.0      —         —                      V

1.  Typical values are measured at 25 °C. Characterized, not tested.

2.  Only PTB4, PTB5, PTD0, PTD1, PTE0, PTE1, PTH0, and PTH1 support high current output.

3.  The specified resistor value is the actual value internal to the device. The pullup value may appear higher when measured

    externally on the pin.

4.  All functional non-supply pins, except for PTA2 and PTA3, are internally clamped to VSS and VDD. PTA2 and PTA3 are true

5.  open drain I/O pins that are internally clamped to VSS.
    Input must be current limited to the value specified. To determine the value of the required current-limiting resistor,

    calculate resistance values for positive and negative clamp voltages, then use the larger value.

6.  Power supply must maintain regulation within operating VDD range during instantaneous and operating maximum current

    conditions. If the positive injection current (VIn > VDD) is higher than IDD, the injection current may flow out of VDD and could
    result in external power supply going out of regulation. Ensure that external VDD load will shunt current higher than
    maximum injection current when the MCU is not consuming power, such as when no system clock is present, or clock rate

    is very low (which would reduce overall power consumption).

                                   Table 3.            LVD and POR specification

    Symbol                         Description                      Min                 Typ           Max                    Unit

    VPOR                    POR re-arm voltage1                     1.5              1.75             2.0                    V

    VLVDH            Falling low-voltage detect                     4.2                 4.3           4.4                    V

              threshold—high range (LVDV =

                                   1)2

    VLVW1H    Falling low-              Level 1 falling             4.3                 4.4           4.5                    V

              voltage warning           (LVWV = 00)

    VLVW2H    threshold— high           Level 2 falling             4.5                 4.5           4.6                    V

                            range       (LVWV = 01)

    VLVW3H                              Level 3 falling             4.6                 4.6           4.7                    V

                                        (LVWV = 10)

    VLVW4H                              Level 4 falling             4.7                 4.7           4.8                    V

                                        (LVWV = 11)

    VHYSH     High range low-voltage detect/                        —                   100           —                      mV

                            warning hysteresis

                                                   Table continues on the next page...

                                   KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale Semiconductor, Inc.                                Preliminary                                                                   7
Nonswitching  electrical specifications

                        Table 3.         LVD and           POR specification (continued)

    Symbol                 Description                     Min          Typ               Max   Unit

    VLVDL           Falling low-voltage detect             2.56         2.61              2.66  V

              threshold—low range (LVDV = 0)

    VLVW1L      Falling low-   Level 1 falling             2.62         2.7               2.78  V

              voltage warning  (LVWV = 00)

    VLVW2L    threshold—low    Level 2 falling             2.72         2.8               2.88  V

                    range      (LVWV = 01)

    VLVW3L                     Level 3 falling             2.82         2.9               2.98  V

                               (LVWV = 10)

    VLVW4L                     Level 4 falling             2.92         3.0               3.08  V

                               (LVWV = 11)

    VHYSDL      Low range low-voltage detect               —            40                —     mV

                           hysteresis

    VHYSWL      Low range low-voltage warning              —            80                —     mV

                           hysteresis

    VBG             Buffered bandgap output 3              1.14         1.16              1.18  V

1.  Maximum is highest voltage that POR is guaranteed.

2.  Rising thresholds are falling threshold + hysteresis.

3.  voltage Factory trimmed at VDD = 5.0 V, Temp = 25 °C

    VDD-VOH(V)

                                                           IOH(mA)

            Figure  1.  Typical VDD-VOH Vs. IOH (standard drive strength) (VDD = 5 V)

                               KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

8                                                          Preliminary        Freescale Semiconductor,  Inc.
                                              Nonswitching electrical specifications

VDD-VOH(V)

                                 IOH(mA)

           Figure 2. Typical VDD-VOH Vs. IOH (standard drive strength) (VDD = 3 V)

VDD-VOH(V)

                                 IOH(mA)

           Figure          3. Typical VDD-VOH Vs. IOH (high drive strength)    (VDD  =  5  V)

                                 KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale  Semiconductor,  Inc.  Preliminary                                                   9
Nonswitching electrical specifications

VDD-VOH(V)

                                                      IOH(mA)

            Figure  4.  Typical         VDD-VOH  Vs.  IOH (high drive  strength)  (VDD  =  3  V)

    VOL(V)

                                                      IOL(mA)

            Figure  5.  Typical VOL Vs. IOL (standard drive strength)             (VDD = 5    V)

                        KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

10                                               Preliminary                      Freescale   Semiconductor,  Inc.
                                                                          Nonswitching electrical specifications

VOL(V)

                                                        IOL(mA)

           Figure  6.           Typical  VOL  Vs.  IOL  (standard  drive  strength)  (VDD  =  3   V)

VOL(V)

                                                        IOL(mA)

           Figure 7.            Typical VOL Vs. IOL (high drive strength) (VDD       =     5  V)

                                KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale  Semiconductor, Inc.                     Preliminary                                        11
Nonswitching electrical specifications

    VOL(V)

                                                   IOL(mA)

              Figure 8. Typical VOL Vs. IOL (high drive strength) (VDD = 3 V)

4.1.2  Supply current characteristics

This section includes information about power supply current in various               operating modes.

                              Table 4.  Supply current characteristics

       Parameter              Symbol    Core/Bus   VDD      (V)        Typical1  Max  Unit  Temp

                                        Freq

    Run supply current FEI    RIDD      48/24 MHz  5                   11.1      —    mA    -40 to 125 °C

    mode, all modules clocks            24/24 MHz                      8         —

    enabled; run from flash             12/12 MHz                      5         —

                                        1/1 MHz                        2.4       —

                                        48/24 MHz  3                   11        —

                                        24/24 MHz                      7.9       —

                                        12/12 MHz                      4.9       —

                                        1/1 MHz                        2.3       —

    Run supply current FEI    RIDD      48/24 MHz  5                   7.8       —    mA    -40 to 125 °C

    mode, all modules clocks            24/24 MHz                      5.5       —

disabled and gated; run from            12/12 MHz                      3.8       —

       flash

                                        1/1 MHz                        2.3       —

                                        48/24 MHz  3                   7.7       —

                                        Table continues on  the  next  page...

                              KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

12                                                 Preliminary                        Freescale Semiconductor, Inc.
                                                                            Nonswitching electrical specifications

                          Table 4.   Supply current characteristics         (continued)

Parameter                      Symbol  Core/Bus   VDD (V)      Typical1      Max         Unit       Temp

                                       Freq

                                       24/24 MHz               5.4           —

                                       12/12 MHz               3.7           —

                                       1/1 MHz                 2.2           —

Run supply current FBE         RIDD    48/24 MHz  5            14.7          —           mA    -40  to  125  °C

mode, all modules clocks               24/24 MHz               9.8           14.92

enabled; run from RAM                  12/12 MHz               6             —

                                       1/1 MHz                 2.4           —

                                       48/24 MHz  3            14.6          —

                                       24/24 MHz               9.6           12.82

                                       12/12 MHz               5.9           —

                                       1/1 MHz                 2.3           —

Run supply current FBE         RIDD    48/24 MHz  5            11.4          —           mA    -40  to  125  °C

mode, all modules clocks               24/24 MHz               7.7           12.52

disabled and gated; run from           12/12 MHz               4.7           —

RAM

                                       1/1 MHz                 2.3           —

                                       48/24 MHz  3            11.3          —

                                       24/24 MHz               7.6           9.52

                                       12/12 MHz               4.6           —

                                       1/1 MHz                 2.2           —

Wait mode current FEI          WIDD    48/24 MHz  5            8.4           —           mA    -40  to  125  °C

mode, all modules clocks               24/24 MHz               6.5           7.22

enabled                                12/12 MHz               4.3           —

                                       1/1 MHz                 2.4           —

                                       48/24 MHz  3            8.3           —

                                       24/24 MHz               6.4           7.12

                                       12/12 MHz               4.2           —

                                       1/1 MHz                 2.3           —

Stop mode supply current no    SIDD    —          5            2             1702        µA    -40  to  125  °C

clocks active (except 1 kHz            —          3            1.9           1602              -40  to  125  °C

LPO clock)3

ADC adder to Stop              —       —          5            86            —           µA    -40  to  125  °C

ADLPC = 1                                         3            82            —

ADLSMP = 1

ADCO = 1

MODE = 10B

ADICLK = 11B

ACMP adder to Stop             —       —          5            12            —           µA    -40 to 125 °C

                                                  3            12            —

LVD adder to Stop4             —       —          5            130           —           µA    -40 to 125 °C

                                       Table continues on the next page...

                               KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale Semiconductor, Inc.                     Preliminary                                                    13
Switching specifications

                          Table 4.    Supply current characteristics (continued)

       Parameter              Symbol            Core/Bus  VDD (V)              Typical1        Max       Unit        Temp

                                                Freq

                                                                  3            125             —

1.  Data in Typical column was characterized at 5.0 V, 25 °C or is typical recommended value.

2.  The high current is observed at high temperature.

3.  RTC adder cause <1 µA IDD increase typically, RTC clock source is 1 kHz LPO clock.

4.  LVD is periodically woken up from Stop by 5% duty cycle. The period is equal to or less than 2 ms.

4.1.3  EMC performance

Electromagnetic compatibility (EMC) performance is highly dependent on the

environment in which the MCU resides. Board design and layout, circuit topology

choices, location and characteristics of external components as well as MCU software

operation play a significant role in EMC performance. The system designer must consult

the following Freescale applications notes, available on freescale.com for advice and

guidance specifically targeted at optimizing EMC performance.

    • AN2321: Designing for Board Level Electromagnetic Compatibility

    • AN1050: Designing for Electromagnetic Compatibility (EMC) with HCMOS

       Microcontrollers

    • AN1263: Designing for Electromagnetic Compatibility with Single-Chip

       Microcontrollers

    • AN2764: Improving the Transient Immunity Performance of Microcontroller-Based

       Applications

    • AN1259: System Design and Layout Techniques for Noise Reduction in MCU-

       Based Systems

4.2    Switching specifications

4.2.1  Control timing

                                                Table 5.  Control timing

Num                           Rating                              Symbol            Min        Typical1        Max         Unit

    1  System and core clock                                         fSys           DC              —          48          MHz

    2  Bus frequency (tcyc = 1/fBus)                                 fBus           DC              —          24          MHz

    3  Internal low power oscillator frequency                       fLPO           0.67          1.0          1.25        KHz

    4  External reset pulse width2                                   textrst   1.5 ×                —          —           ns

                                                                                    tcyc

    5  Reset low drive                                            trstdrv      34 × tcyc            —          —           ns

                                                Table  continues  on the next  page...

                                      KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

14                                                        Preliminary                               Freescale  Semiconductor, Inc.
                                                                                                            Switching specifications

                                        Table 5.      Control  timing       (continued)

Num                            Rating                          Symbol                   Min           Typical1  Max                Unit

    6  IRQ pulse width                  Asynchronous path2        tILIH                 100            —         —                  ns

                                        Synchronous path3         tIHIL     1.5 × tcyc                 —         —                  ns

    7  Keyboard interrupt pulse         Asynchronous path2        tILIH                 100            —         —                  ns

                       width            Synchronous path          tIHIL     1.5 × tcyc                 —         —                  ns

    8  Port rise and fall time -                   —              tRise                 —              10.2      —                  ns

       Normal drive strength (load                                tFall                 —              9.5       —                  ns

                  = 50 pF)4

       Port rise and fall time - high              —              tRise                —              5.4       —                  ns

       drive strength (load = 50                                  tFall                 —              4.6       —                  ns

                       pF)4

1.  Typical values are based on characterization data at VDD = 5.0 V, 25 °C unless otherwise stated.

2.  This is the shortest pulse that is guaranteed to be recognized as a RESET pin request.

3.  This is the minimum pulse width that is guaranteed to pass through the pin synchroniza tion circuitry. Shorter pulses may or

    may not be recognized. In stop mode, the synchronizer is bypassed so shorter pulses can be recognized.

4.  Timing is shown with respect to 20% VDD and 80% VDD levels. Temperature range -40 °C to 125 °C.

                                                                  textrst

                           RESET_b pin

                                                   Figure 9. Reset timing

                                                                  tIHIL

                                        KBIPx

                                        IRQ/KBIPx

                                                                  tILIH

                                                   Figure 10. KBIPx timing

4.2.2  FTM module timing

Synchronizer circuits determine the shortest input pulses that can be recognized or the

fastest clock that can be used as the optional external source to the timer counter. These

synchronizers operate from the current bus rate clock.

                                                Table 6.    FTM input timing

       Function                   Symbol                    Min                              Max                 Unit

Timer clock frequency                   fTimer              fBus                             fSys                Hz

       External clock                   fTCLK                  0                             fTimer/4            Hz

       frequency

    External clock period               tTCLK                  4                             —                   tcyc

                                                   Table continues on the next page...

                                        KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale Semiconductor, Inc.                             Preliminary                                                                   15
                                                                        

Thermal specifications

                                  Table   6.  FTM input timing (continued)

        Function                Symbol                    Min                          Max                   Unit

External clock high time          tclkh                   1.5                           —                       tcyc

External clock low time           tclkl                   1.5                           —                       tcyc

    Input capture pulse         tICPW                     1.5                           —                       tcyc

        width                                                                                      

                                                              tTCLK

                                                   tclkh

                          TCLK

                                                                        tclkl

                                         Figure  11. Timer external            clock

                                                          tICPW

                                  FTMCHn

                                  FTMCHn

                                                          tICPW

                                  Figure 12. Timer input capture pulse

4.3     Thermal specifications

4.3.1   Thermal characteristics

This section provides information about operating temperature range, power dissipation,

and package thermal resistance. Power dissipation on I/O pins is usually small compared

to the power dissipation in on-chip logic and voltage regulator circuits, and it is user-

determined rather than being controlled by the MCU design. To take PI/O into account in
power calculations, determine the difference between actual pin voltage and VSS or VDD
and multiply by the pin current for each I/O pin. Except in cases of unusually high pin

current (heavy loads), the difference between pin voltage and VSS or VDD will be very
small.

                                         Table 7.  Thermal attributes

     Board type           Symbol                 Description                   64 LQFP     80 LQFP        Unit        Notes

    Single-layer (1S)     RθJA    Thermal resistance, junction to              71               57        °C/W        1, 2

                                  ambient (natural convection)

                                          Table continues on the next page...

                                KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

16                                                 Preliminary                                  Freescale Semiconductor, Inc.
                                                                                                         Thermal specifications

                                     Table 7.  Thermal attributes          (continued)

    Board type           Symbol                        Description         64 LQFP  80  LQFP             Unit             Notes

    Four-layer (2s2p)          RθJA  Thermal resistance, junction to       53           44               °C/W             1, 3

                                     ambient (natural convection)

    Single-layer (1S)    RθJMA       Thermal resistance, junction to       59           47               °C/W             1, 3

                                     ambient (200 ft./min. air speed)

    Four-layer (2s2p)    RθJMA       Thermal resistance, junction to       46           38               °C/W             1, 3

                                     ambient (200 ft./min. air speed)

        —                      RθJB  Thermal resistance, junction to       35           28               °C/W             4

                                     board

        —                      RθJC  Thermal resistance, junction to case  20           15               °C/W             5

        —                      ΨJT   Thermal characterization parameter,   5            3                °C/W             6

                                     junction to package top outside

                                     center (natural convection)

1.  Junction temperature is a function of die size, on-chip power dissipation, package thermal resistance, mounting site

    (board) temperature, ambient temperature, air flow, power dissipation of other components on the board, and board

    thermal resistance.

2.  Per JEDEC JESD51-2 with the single layer board (JESD51-3) horizontal.

3.  Per JEDEC JESD51-6 with the board (JESD51-7) horizontal.

4.  Thermal resistance between the die and the printed circuit board per JEDEC JESD51-8. Board temperature is measured

    on the top surface of the board near the package.

5.  Thermal resistance between the die and the solder pad on the bottom of the package. Interface resistance is ignored.

6.  Thermal characterization parameter indicating the temperature difference between package top and the junction

    temperature per JEDEC JESD51-2. When Greek letters are not available, the thermal characterization.

The average chip-junction temperature (TJ) in °C can be obtained from:

TJ = TA + (PD × θJA)

Where:

TA = Ambient temperature, °C

θJA = Package thermal resistance, junction-to-ambient, °C/W

PD = Pint + PI/O

Pint = IDD × VDD, Watts - chip internal power

PI/O = Power dissipation on input and output pins - user determined

For most applications, PI/O << Pint and can be neglected. An approximate                                 relationship

between PD and TJ (if PI/O is neglected) is:

PD = K ÷ (TJ + 273 °C)

Solving the equations above for K gives:

K = PD × (TA + 273 °C) + θJA × (PD)2

                                     KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale Semiconductor, Inc.                          Preliminary                                                               17
Peripheral operating requirements and behaviors

where K is a constant pertaining to the particular part. K can be determined by measuring

PD (at equilibrium) for an known TA. Using this value of K, the values of PD and TJ can
be obtained by solving the above equations iteratively for any value of TA.

5    Peripheral operating requirements and behaviors

5.1      Core modules

5.1.1       SWD electricals

                           Table 8.      SWD full voltage         range  electricals

    Symbol  Description                                                  Min.         Max.  Unit

            Operating voltage                                            2.7          5.5   V

     J1     SWD_CLK frequency of operation

            •  Serial wire debug                                         0            24    MHz

     J2     SWD_CLK cycle period                                         1/J1         —     ns

     J3     SWD_CLK clock pulse width

            •  Serial wire debug                                         20           —     ns

     J4     SWD_CLK rise and fall times                                  —            3     ns

     J9     SWD_DIO input data setup time to SWD_CLK rise                10           —     ns

     J10    SWD_DIO input data hold time after SWD_CLK rise              3            —     ns

     J11    SWD_CLK high to SWD_DIO data valid                           —            35    ns

     J12    SWD_CLK high to SWD_DIO high-Z                               5            —     ns

                                                                  J2

                                                           J3            J3

          SWD_CLK (input)

                                                 J4               J4

                               Figure 13. Serial wire clock input timing

                               KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

18                                                   Preliminary                      Freescale Semiconductor, Inc.
                                                                    Peripheral operating            requirements  and  behaviors

          SWD_CLK

                                                                       J9     J10

          SWD_DIO                                                             Input data valid

                                               J11

          SWD_DIO                                                             Output data valid

                                               J12

          SWD_DIO

                                               J11

          SWD_DIO                                                             Output data valid

                               Figure 14. Serial wire data timing

5.2  External oscillator (OSC) and ICS characteristics

Table 9.  OSC and ICS specifications (temperature range = -40 to 125 °C ambient)

Num                     Characteristic                 Symbol       Min       Typical1              Max                Unit

1    Crystal or                Low range (RANGE = 0)   flo          31.25     32.768                39.0625            kHz

     resonator                 High range (RANGE = 1)  fhi          4                           —   24                 MHz

     frequency

2                       Load capacitors                C1, C2                 See Note2

3    Feedback           Low Frequency, Low-Power       RF           —                           —   —                  MΩ

     resistor                  Mode3

                        Low Frequency, High-Gain                    —                           10  —                  MΩ

                               Mode

                        High Frequency, Low-Power                   —                           1   —                  MΩ

                               Mode

                        High Frequency, High-Gain                   —                           1   —                  MΩ

                               Mode

4    Series resistor -         Low-Power Mode 3        RS           —                           0   —                  kΩ

     Low Frequency             High-Gain Mode                       —         200                   —                  kΩ

5    Series resistor -         Low-Power Mode3         RS           —                           0   —                  kΩ

     High Frequency

     Series resistor -         4 MHz                                —                           0   —                  kΩ

     High Frequency,           8 MHz                                —                           0   —                  kΩ

     High-Gain Mode

                                         Table continues on the next page...

                               KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale Semiconductor, Inc.                          Preliminary                                                          19
Peripheral operating requirements and behaviors

Table 9.  OSC and ICS specifications (temperature                            range =  -40  to 125 °C  ambient)  (continued)

Num                            Characteristic                   Symbol       Min           Typical1   Max                          Unit

                                      16 MHz                                 —                 0      —                            kΩ

    6     Crystal start-up     Low range, low power             tCSTL        —                 1000   —                            ms

          time low range =     Low range, high gain                          —                 800    —                            ms

          32.768 kHz           High range, low power            tCSTH        —                 3      —                            ms

          crystal; High

          range = 20 MHz       High range, high gain                         —                 1.5    —                            ms

          crystal4,5

    7     Internal reference start-up time                      tIRST        —                 20     50                           µs

    8     Internal reference clock (IRC) frequency trim         fint_t       31.25             —      39.0625                      kHz

                               range

    9     Internal             T = 25 °C, VDD = 5 V             fint_ft      —                 37.5   —                            kHz

          reference clock

          frequency,

          factory trimmed,

    10    DCO output           FLL reference = fint_t, flo, or  fdco         40                —      50                           MHz

          frequency range             fhi/RDIV

    11    Factory trimmed      T = 25 °C, VDD = 5 V             Δfint_ft     -0.5              —      0.5                          %

          internal oscillator

          accuracy

    12    Deviation of IRC     Over temperature range from      Δfint_t      -1                —      0.5                          %

          over temperature     -40 °C to 105°C

          when trimmed at      Over temperature range from      Δfint_t      -0.5              —      0.5

          T = 25 °C, VDD =     0 °C to 105°C
          5V

    13    Frequency            Over temperature range from      Δfdco_ft     -1.5              —      1                            %

          accuracy of DCO      -40 °C to 105°C

          output using         Over temperature range from      Δfdco_ft     -1                —      1

          factory trim value   0 °C to 105°C

    14                FLL acquisition time4,6                   tAcquire     —                 —      2                            ms

    15    Long term jitter of DCO output clock (averaged        CJitter      —                 0.02   0.2                          %fdco

                           over 2 ms interval)7

1.  Data in Typical column was characterized at 5.0 V, 25 °C or is typical recommended value.

2.  See crystal or resonator manufacturer's recommendation.

3.  Load capacitors (C1,C2), feedback resistor (RF) and series resistor (RS) are incorporated internally when RANGE = HGO =

    0.

4.  This parameter is characterized and not tested on each device.

5.  Proper PC board layout procedures must be followed to achieve specifications.

6.  This specification applies to any time the FLL reference source or reference divider is changed, trim value changed, or

    changing from FLL disabled (FBELP, FBILP) to FLL enabled (FEI, FEE, FBE, FBI). If a crystal/resonator is being used as

    the reference, this specification assumes it is already running.

7.  Jitter is the average deviation from the programmed frequency measured over the specified interval at maximum fBus.

    Measurements are made with the device powered by filtered supplies and clocked by a stable external clock signal. Noise

    injected into the FLL circuitry via VDD and VSS and variation in crystal oscillator frequency increase the CJitter percentage
    for a given interval.

                               KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

20                                                              Preliminary                          Freescale Semiconductor, Inc.
                                                                             Peripheral operating requirements and behaviors

                                                                OSC

                                            EXTAL                            XTAL

                                                                RF               RS

                                        C1          Crystal or Resonator

                                                                                   C2

                               Figure 15. Typical crystal or resonator circuit

5.3  NVM specifications

This section provides details about program/erase times and program/erase endurance for

the flash memories.

                                         Table 10.        Flash characteristics

     Characteristic                                Symbol            Min1            Typical2  Max3    Unit4

Supply voltage for program/erase –40 °C            Vprog/erase          2.7            —       5.5     V

     to 125 °C

     Supply voltage for read operation             VRead                2.7            —       5.5     V

     NVM Bus frequency                             fNVMBUS              1              —       24      MHz

     NVM Operating frequency                       fNVMOP               0.8            1       1.05    MHz

     Erase Verify All Blocks                       tVFYALL              —              —       2605    tcyc

     Erase Verify Flash Block                      tRD1BLK              —              —       2579    tcyc

     Erase Verify Flash Section                    tRD1SEC              —              —       485     tcyc

     Read Once                                     tRDONCE              —              —       464     tcyc

     Program Flash (2 word)                        tPGM2             0.12              0.13    0.31    ms

     Program Flash (4 word)                        tPGM4             0.21              0.21    0.49    ms

     Program Once                                  tPGMONCE          0.20              0.21    0.21    ms

     Erase All Blocks                              tERSALL           95.42           100.18    100.30  ms

     Erase Flash Block                             tERSBLK           95.42           100.18    100.30  ms

     Erase Flash Sector                            tERSPG            19.10             20.05   20.09   ms

     Unsecure Flash                                tUNSECU           95.42           100.19    100.31  ms

     Verify Backdoor Access Key                    tVFYKEY              —              —       482     tcyc

     Set User Margin Level                         tMLOADU              —              —       415     tcyc

FLASH Program/erase endurance TL to TH             nFLPE             10 k              100 k   —       Cycles

     = -40 °C to 125 °C

                                            Table continues on the next page...

                                 KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale Semiconductor, Inc.                              Preliminary                                                        21
Peripheral operating requirements and behaviors

                               Table 10.     Flash characteristics            (continued)

               Characteristic                    Symbol               Min1          Typical2    Max3  Unit4

    Data retention at an average junction        tD_ret               15            100         —     years

    temperature of TJavg = 85°C after up to
     10,000 program/erase cycles

1.  Minimum times are based on maximum fNVMOP and maximum fNVMBUS

2.  Typical times are based on typical fNVMOP and maximum fNVMBUS

3.  Maximum times are based on typical fNVMOP and typical fNVMBUS plus aging

4.  tcyc = 1 / fNVMBUS

Program and erase operations do not require any special power sources other than the

normal VDD supply. For more detailed information about program/erase operations, see
the Flash Memory Module section in the reference manual.

5.4        Analog

5.4.1          ADC characteristics

                              Table 11.      5V  12-bit  ADC operating conditions

Characteri                   Conditions          Symbol  Min                  Typ1       Max    Unit  Comment

    stic

Reference      •        Low                      VREFL   VSSA                 —         VDDA/2  V     —

    potential  •        High                     VREFH   VDDA/2               —         VDDA

    Supply                    Absolute           VDDA    2.7                  —          5.5    V     —

    voltage    Delta to VDD (VDD-VDDA)           ΔVDDA   -100                 0         +100    mV    —

    Input                                        VADIN   VREFL                —         VREFH   V     —

    voltage

    Input                                        CADIN             —          4.5        5.5    pF    —

capacitance

    Input                                        RADIN             —          3          5      kΩ    —

resistance

    Analog                   12-bit mode         RAS               —          —          2      kΩ    External  to

    source     •              fADCK > 4 MHz                                                           MCU

resistance     •              fADCK < 4 MHz                        —          —          5

                             10-bit mode                           —          —          5

               •              fADCK > 4 MHz

               •              fADCK < 4 MHz                        —          —          10

                              8-bit mode                           —          —          10

                        (all valid fADCK)

    ADC        High speed (ADLPC=0)              fADCK   0.4                  —          8.0    MHz   —

conversion        Low power (ADLPC=1)                    0.4                  —          4.0

    clock

frequency

                                          KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

22                                                       Preliminary                           Freescale Semiconductor, Inc.
                                                                              Peripheral operating requirements and behaviors

1.  Typical values  assume   VDDA = 5.0 V, Temp = 25°C, fADCK=1.0 MHz unless otherwise stated. Typical values are for

    reference only  and are  not tested in production.

                                                                  SIMPLIFIED

                                                           INPUT PIN EQUIVALENT    z ADIN

                                                                   CIRCUIT                    SIMPLIFIED

                                  ZAS                      Pad                             CHANNEL SELECT

                                                           leakage

                                                           due to                             CIRCUIT            ADC SAR

                    R AS                                   input                           R ADIN                ENGINE

                                                           protection

                                                  v  ADIN

    v AS                       C  AS

                                                                                           R  ADIN

                                                           INPUT PIN                       R

                                                                                              ADIN

                                                           INPUT PIN                       R

                                                                                              ADIN

                                                           INPUT PIN                                          C  ADIN

                    Figure 16. ADC input impedance equivalency diagram

           Table    12.      12-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA)

Characteristic           Conditions                        Symbol             Min          Typ1            Max            Unit

Supply current                                             IDDA               —               133          —              µA

ADLPC = 1

ADLSMP = 1

ADCO = 1

Supply current                                             IDDA               —               218          —              µA

ADLPC = 1

ADLSMP = 0

ADCO = 1

Supply current                                             IDDA               —               327          —              µA

ADLPC = 0

ADLSMP = 1

ADCO = 1

Supply current                                             IDDA               —               582          990            µA

ADLPC = 0

ADLSMP = 0

ADCO = 1

Supply current           Stop, reset, module off           IDDA               —            0.011           1              µA

                                       Table continues on the next page...

                                  KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale Semiconductor, Inc.                              Preliminary                                                          23
Peripheral operating requirements and behaviors

    Table 12.       12-bit ADC characteristics (VREFH             =   VDDA,  VREFL = VSSA)  (continued)

Characteristic             Conditions                    Symbol       Min    Typ1           Max                      Unit

ADC asynchronous           High speed (ADLPC =           fADACK       2      3.3            5                        MHz

clock source               0)

                           Low power (ADLPC =                         1.25   2              3.3

                           1)

Conversion time            Short sample                  tADC         —      20             —     ADCK cycles

(including sample time)    (ADLSMP = 0)

                           Long sample                                —      40             —

                           (ADLSMP = 1)

Sample time                Short sample                  tADS         —      3.5            —     ADCK cycles

                           (ADLSMP = 0)

                           Long sample                                —      23.5           —

                           (ADLSMP = 1)

Total unadjusted Error2    12-bit mode                   ETUE         —      ±5.0           —                        LSB3

                           10-bit mode                                —      ±1.5           —

                           8-bit mode                                 —      ±0.8           —

Differential Non-          12-bit mode                   DNL          —      ±1.5           —                        LSB3

Liniarity                  10-bit mode                                —      ±0.4           —

                           8-bit mode                                 —      ±0.15          —

Integral Non-Linearity     12-bit mode                   INL          —      ±1.5           —                        LSB3

                           10-bit mode                                —      ±0.4           —

                           8-bit mode                                 —      ±0.15          —

Zero-scale error4          12-bit mode                   EZS          —      ±1.0           —                        LSB3

                           10-bit mode                                —      ±0.2           —

                           8-bit mode                                 —      ±0.35          —

Full-scale error5          12-bit mode                   EFS          —      ±2.5           —                        LSB3

                           10-bit mode                                —      ±0.3           —

                           8-bit mode                                 —      ±0.25          —

Quantization error         ≤12 bit modes                 EQ           —      —              ±0.5                     LSB3

Input leakage error6       all modes                     EIL                 IIn x RAS                               mV

Temp sensor slope          -40 °C–25 °C                  m            —      3.266          —                        mV/°C

                           25 °C–125 °C                               —      3.638          —

Temp sensor voltage        25 °C                         VTEMP25      —      1.396          —                        V

1.  Typical values assume VDDA = 5.0 V, Temp = 25 °C, fADCK=1.0 MHz unless otherwise stated. Typical values are for

    reference only and are not tested in production.

2.  Includes quantization

3.  1 LSB = (VREFH - VREFL)/2N

4.  VADIN = VSSA

5.  VADIN = VDDA

6.  IIn = leakage current (refer to DC characteristics)

                                       KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

24                                                       Preliminary                    Freescale Semiconductor, Inc.
                                                                        Peripheral operating requirements     and  behaviors

5.4.2  Analog comparator (ACMP) electricals

                               Table 13.  Comparator electrical specifications

       Characteristic             Symbol        Min                   Typical              Max          Unit

       Supply voltage                     VDDA  2.7                     —                  5.5          V

Supply current (Operation mode)           IDDA  —                       10                 20           µA

       Analog input voltage               VAIN  VSS - 0.3               —              VDDA             V

     Analog input offset voltage          VAIO  —                       —                  40           mV

   Analog comparator hysteresis           VH    —                       15                 20           mV

       (HYST=0)

   Analog comparator hysteresis           VH    —                       20                 30           mV

       (HYST=1)

     Supply current (Off mode)    IDDAOFF       —                       60                 —            nA

       Propagation Delay                  tD    —                       0.4                1            µs

5.5    Communication interfaces

5.5.1  SPI switching specifications

The serial peripheral interface (SPI) provides a synchronous serial bus with master and

slave operations. Many of the transfer attributes are programmable. The following tables

provide timing characteristics for classic SPI timing modes. See the SPI chapter of the

chip's reference manual for information about the modified transfer formats used for

communicating with slower peripheral devices. All timing is shown with respect to 20%

VDD and 80% VDD, unless noted, and 25 pF load on all SPI pins. All timing assumes slew
rate control is disabled and high-drive strength is enabled for SPI output pins.

                                  Table 14.     SPI master mode timing

Nu     Symbol   Description                                Min.                  Max.           Unit          Comment

m.

1      fop      Frequency of operation                     fBus/2048           fBus/2           Hz            fBus is the bus

                                                                                                              clock

2      tSPSCK   SPSCK period                               2 x tBus          2048 x  tBus       ns            tBus = 1/fBus

3      tLead    Enable lead time                           1/2                   —              tSPSCK             —

4      tLag     Enable lag time                            1/2                   —              tSPSCK             —

5      tWSPSCK  Clock (SPSCK) high or low time             tBus – 30         1024 x  tBus       ns                 —

6      tSU      Data setup time (inputs)                   8                     —              ns                 —

7      tHI      Data hold time (inputs)                    8                     —              ns                 —

8      tv       Data valid (after SPSCK edge)              —                     25             ns                 —

9      tHO      Data hold time (outputs)                   20                    —              ns                 —

                                          Table continues  on the next  page...

                                  KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale Semiconductor, Inc.                   Preliminary                                                                    25
Peripheral operating requirements and behaviors

                                          Table 14.         SPI master                           mode      timing (continued)

Nu  Symbol      Description                                                                          Min.      Max.            Unit        Comment

m.

10         tRI  Rise time input                                                                      —     tBus – 25           ns                —

           tFI  Fall time input

11        tRO   Rise time output                                                                     —         25              ns                —

          tFO   Fall time output

    SS1

    (OUTPUT)

                               3                         2                                       10                11                4

    SPSCK                                                                 5

    (CPOL=0)

    (OUTPUT)                                    5

    SPSCK                                                                                        10                11

    (CPOL=1)

    (OUTPUT)

                                    6        7

    MISO                            MSB IN2                                  BIT  6  .  .  .  1            LSB IN

    (INPUT)

                                                                             8                                                 9

    MOSI                               MSB OUT2                              BIT 6 . . . 1                 LSB OUT

    (OUTPUT)

    1. If configured as an output.

    2. LSBF = 0. For LSBF = 1, bit order is LSB, bit 1, ..., bit 6, MSB.

                                          Figure 17. SPI master mode                                       timing (CPHA=0)

    SS1

    (OUTPUT)

                                             2

                                       3                                        10                         11               4

    SPSCK

    (CPOL=0)

    (OUTPUT)

    SPSCK                                 5           5                         10                         11

    (CPOL=1)

    (OUTPUT)

                                          6           7

    MISO                                     MSB IN2                            BIT 6 . . .      1                 LSB IN

    (INPUT)

                8                                                                 9

    MOSI        PORT DATA              MASTER MSB OUT2                            BIT 6 .        ..1       MASTER LSB OUT            PORT  DATA

    (OUTPUT)

    1.If configured as output

    2. LSBF = 0. For LSBF = 1,         bit order is LSB, bit 1, ..., bit     6, MSB.

                                          Figure 18. SPI                     master              mode      timing (CPHA=1)

                                             KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

26                                                                                Preliminary                                  Freescale Semiconductor,  Inc.
                                                                               Peripheral operating     requirements and behaviors

                                             Table 15.      SPI  slave mode timing

Nu  Symbol       Description                                         Min.          Max.           Unit        Comment

m.

1   fop          Frequency of operation                              0             fBus/4         Hz         fBus is the bus clock as

                                                                                                        defined in Control timing.

2   tSPSCK       SPSCK period                                       4 x tBus       —              ns          tBus = 1/fBus

3   tLead        Enable lead time                                    1             —              tBus           —

4   tLag         Enable lag time                                     1             —              tBus           —

5   tWSPSCK      Clock (SPSCK) high or low time                     tBus - 30      —              ns             —

6   tSU          Data setup time (inputs)                            15            —              ns             —

7   tHI          Data hold time (inputs)                             25            —              ns             —

8   ta           Slave access time                                   —             tBus           ns         Time to data active from

                                                                                                              high-impedance state

9   tdis         Slave MISO disable time                             —             tBus           ns          Hold time to high-

                                                                                                              impedance state

10  tv           Data valid (after SPSCK edge)                       —             25             ns             —

11  tHO          Data hold time (outputs)                            0             —              ns             —

12  tRI          Rise time input                                     —         tBus - 25          ns             —

    tFI          Fall time input

13  tRO          Rise time output                                    —             25             ns             —

    tFO          Fall time output

    SS
    (INPUT)

                                             2                   12                        13  4

    SPSCK

    (CPOL=0)

    (INPUT)

    SPSCK              3                  5     5                12                        13

    (CPOL=1)

    (INPUT)                                                                                                   9

              8                                         10                     11          11

    MISO               see        SLAVE MSB        BIT 6 . . .   1             SLAVE LSB OUT            SEE

    (OUTPUT)           note                                                                             NOTE

                            6          7

    MOSI                       MSB IN              BIT 6 . . .   1                 LSB IN

    (INPUT)

    NOTE: Not defined

                               Figure 19.       SPI slave        mode      timing (CPHA =         0)

                                   KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale Semiconductor, Inc.                               Preliminary                                                                27
Dimensions

       SS
     (INPUT)

                                         2                                         4

                               3                     12                        13

     SPSCK

    (CPOL=0)

     (INPUT)

     SPSCK                        5             5    12                        13

    (CPOL=1)

     (INPUT)

                                     10              11                                       9

     MISO                see   SLAVE        MSB OUT      BIT 6 . . . 1         SLAVE LSB OUT

     (OUTPUT)            note

                         8        6          7

     MOSI                            MSB IN                BIT 6 . . . 1           LSB IN

     (INPUT)

     NOTE: Not  defined

                                  Figure 20. SPI     slave mode           timing (CPHA=1)

5.5.2  MSCAN

                               Table 16.        MSCAN wake-up pulse characteristics

                Parameter                            Symbol               Min         Typ     Max             Unit

MSCAN wakeup dominant pulse filtered                 tWUP                 -           -       1.5             µs

MSCAN wakeup dominant pulse pass                     tWUP                 5           -            -          µs

6    Dimensions

6.1    Obtaining package dimensions

Package dimensions are provided in package drawings.

To find a package drawing, go to freescale.com and perform a keyword search for                               the

drawing’s document number:

       If you want the drawing for this package                                Then use this document number

                         64-pin LQFP                                                  98ASS23234W

                         80-pin LQFP                                                  98ASS23237W

                                     KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

28                                                       Preliminary                          Freescale Semiconductor,  Inc.
                                                                                           Pinout

7    Pinout

7.1  Signal multiplexing and pin assignments

For the pin muxing details see section Signal Multiplexing and Signal        Descriptions  of

KEA128 Reference Manual.

                               KEA128 Sub-Family Data Sheet, Rev2, 06/2014.

Freescale Semiconductor, Inc.  Preliminary                                                     29
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                       including without limitation consequential or incidental damages.

                       “Typical” parameters that may be provided in Freescale data sheets

                       and/or specifications can and do vary in different applications, and

                       actual performance may vary over time. All operating parameters,

                       including “typicals,” must be validated for each customer application by

                       customer's technical experts. Freescale does not convey any license

                       under its patent rights nor the rights of others. Freescale sells products

                       pursuant to standard terms and conditions of sale, which can be found

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                       service names are the property of their respective owners. ARM and

                       Cortex-M0+ are the registered trademarks of ARM Limited.

                       ©2014 Freescale Semiconductor, Inc.

                                                            Document Number S9KEA128P80M48SF0

                                                                                 Revision 2, 06/2014

                       Preliminary
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