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S6C1104

器件型号:S6C1104
厂商名称:SAMSUNG
厂商官网:http://www.samsung.com/Products/Semiconductor/
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器件描述

6 BIT 384 CHANNEL RSDS TFT-LCD SOURCE DRIVER

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S6C1104器件文档内容

  S6C1104

6 BIT 384 CHANNEL RSDS TFT-LCD SOURCE DRIVER

                                                                              Nov. 2002.
                                                                                  Ver. 0.3
S6C1104  6 BIT 384 CHANNEL RSDS SOURCE DRIVER

INTRODUCTION

The S6C1104 is a Source Driver suitable for Reduced Swing Differential Signaling(RSDS) digital interface.
It converts 18-bit digital data into the analog voltage for 384 channels, charging each sub-pixel to the correct gray
level corresponding to the digital value.

The RSDS path to the panel timing controller contributes toward lowering radiated EMI, reducing system power
consumption and eliminates one of the two pixel busses used in typical XGA, SXGA TFT LCD panels.
This single 9-bit differential bus conveys the 18-bit color data for XGA, SXGA panels.

FEATURES

TFT active matrix LCD source driver LSI
64G/S is possible through 10 (5 by 2) external power supply and D/A converter
Both dot inversion display and N-line inversion display are possible
Compatible with gamma-correction
Charge sharing function
Logic supply voltage[VDD1] : 2.7 to 3.6 V
LCD driver supply voltage[VDD2] : 7.0 to 12.0 V
Output dynamic range: VSS2+0.2V to VDD2-0.2V
Maximum operating frequency: fmax=85 MHz (internal data transmission rate at 2.7 V operation)
Output: 384 outputs
Reduced Swing Differential Signaling(RSDS) interface for low power consumption and low EMI.
Minimum RSDS input swing level(CLKP, CLKN, DATAP, DATAN): 100mV
Data bus interface control pin (DATPOL)
TCP or COF supported

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6 BIT 384 CHANNEL RSDS SOURCE DRIVER                                                                                  S6C1104

BLOCK DIAGRAM

POL     RSDS Receiver                       Output Buffer
                          Data Register
                    10                      R-DAC
                                                    Y1
VGMA1 to VGMA10                                          Y2
                                                              Y3
                                                                                                      Y382666666
                                                                                                           Y383
CLK1                                                                                                            Y384Data Latches

D00P

D00N             6

D01P

D01N             6                    6
                                      6
D22P             6                    6

D22N                                              128 bit Shift Register

DATPOL                                DIO1  SHL                           DIO2

CLKP
CLKN

                    Figure 1. S6C1104 Block Diagram
                                                                                                                                 3
S6C1104                               6 BIT 384 CHANNEL RSDS SOURCE DRIVER

PIN ASSIGNMENTS

                 Y1          S6C1104  TESTI1
                 Y2                   TESTO1
                 Y3                   DIO1
                 Y4                   D00N
                 Y5                   D00P
                 Y6                   D01N
                 Y7                   D01P
                 Y8                   D02N
                 Y9                   D02P
                 Y10                  DATPOL
                 Y11                  POL
                 Y12                  CLK1
                                      CLKN
                 Y372                 CLKP
                 Y373                 VSS1
                 Y374                 VGMA1
                 Y375                 VGMA2
                 Y376                 VGMA3
                 Y377                 VGMA4
                 Y378                 VGMA5
                 Y379                 VSS2
                 Y380                 VDD2
                 Y381                 VGMA6
                 Y382                 VGMA7
                 Y383                 VGMA8
                 Y384                 VGMA9
                                      VGMA10
                 Output 384           SHL
                                      VDD1
                                      D10N
                                      D10P
                                      D11N
                                      D11P
                                      D12N
                                      D12P
                                      D20N
                                      D20P
                                      D21N
                                      D21P
                                      D22N
                                      D22P
                                      DIO2
                                      TESTO2
                                      TESTI2

                                      Input 44

                 Figure 2. S6C1104 Pin Assignments

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6 BIT 384 CHANNEL RSDS SOURCE DRIVER                                                             S6C1104

PIN DESCRIPTIONS

   Symbol             Pin Name                                               Description
VDD1        Logic power supply        2.7 to 3.6 V
VDD2        Driver power supply       7.0 to 12.0 V
VSS1        Logic ground              Ground (0 V)
VSS2        Driver ground             Ground (0 V)
Y1 to Y384  Driver outputs            The D/A converted 64 gray-scale analog voltage is output.
D0P<0:2>
D0N<0:2>    RSDS data input           Total data lines consist of 18 data bus.
D1P<0:2>                              (6-bit digital, 3 colors(R, G, B) and 2 differential input pairs)
D1N<0:2>                              The 3-bit differential input pairs generate the internal 6-bit data through
D2P<0:2>                              the comparison between DxxP and DxxN.
D2N<0:2>
            Shift direction control   This pin controls the direction of shift register in cascade connection.
SHL         input                     When SHL=H: DIO1 input, Y1Y384, DIO2 output
                                      When SHL=L: DIO2 input, Y384Y1, DIO1 output
DIO1        Start pulse input/output
                                      SHL=H: Used as the start pulse input pin.
DIO2                                  SHL=L: Used as the start pulse output pin.

DATPOL      Start pulse input/output  SHL=H: Used as the start pulse output pin.
                                      SHL=L: Used as the start pulse input pin.
POL
            Data inversion input      DATPOL= L: No inversion
CLKP                                  DATPOL= H: Data polarity inversion
CLKN                                  ( DATPOL must be fixed VSS1 or VDD1.)
CLK1
            Polarity input            POL=H: The reference voltage for odd number outputs are VGMA1 to
VGMA1                                 VGMA5 and those for even number outputs are VGMA6 to VGMA10.
to VGMA10                             POL=L: The reference voltage for odd number outputs are VGMA6 to
                                      VGMA10 and those for even number outputs are VGMA1 to VGMA5.
TESTI1/O1,
TESTI2/O2   RSDS shift clock input    The RSDS clock input pairs generate the internal shift clock, CLK2,
                                      through the comparison between CLKP and CLKN.

            Latch input               S6C1104 clears 128 shift registers at the rising edge of CLK1 and
                                      outputs the analog data to the each channel at the falling edge.

            Gamma corrected power     Input the gamma corrected power supplies from external source.
            supplies                  VDD2>VGMA1>VGMA2>......>VGMA9>VGMA10>VSS2
                                      Keep power supplies unchanged during the gray-scale voltage output.

            Amp test input/output     These pins are used for Amp test.
                                      TESTI1(=TESTI2)=L : Normal operation mode

                                                                                                                   5
S6C1104  6 BIT 384 CHANNEL RSDS SOURCE DRIVER

OPERATION DESCRIPTION

RSDS RECEIVER AND DEMUX

The S6C1104 adapts the RSDS interface for EMI solution. The internal RSDS receiver block operates the
comparison between the transmitted differential input pair data. The input data lines from the timing controller
to the RSDS receiver consist of 6-bit digital, 3 colors, 1 port, 2 differential pairs(DxxP/DxxN).
The input common mode voltage range at the RSDS receiver is 1.2V. The differential data and clock signals
from the panel timing controller arrive at the S6C1104 as multiplexed, even and odd data fields. (i.e., the data
is 2:1 multiplexed). The nominal peak to peak swing of this data is 200mV across a termination resistor.

RSDS DATA BUS INTERFACE CONTROL

DATPOL controls the internal data inversion. When DATPOL="H", the internal data is inverted. The inverted
data is the same that the RSDS receiver operates the comparison between the cross-transmitted differential
input pair data. Using the data inversion input pin, DATPOL, the RSDS data bus interface can be changed.

DISPLAY DATA TRANSFER

When DIO1 (or DIO2) pulse is loaded into the internal latch on the falling edge of CLKP, DIO1 (or DIO2) pulse
enables the operation of data transfer, so display data is valid on the 2nd falling edge of CLKP. Once all the
data of 384 channels is loaded into internal latch, it goes into stand-by state automatically, and any new data
is not accepted even though CLKP is provided until next DIO1 (or DIO2) input. When next DIO1 (or DIO2) is
provided, new display data is valid on the 2nd falling edge of CLKP after the rising edge of DIO1 (or DIO2).

EXTENSION OF OUTPUT

Output pin can be adjusted to an extended screen by cascade connection.
When SHL="L", Connect DIO1 pin of the previous stage to the DIO2 pin of the next stage and all the input
pins except DIO1 and DIO2 are connected together in each device.
When SHL="H", Connect DIO2 pin of the previous stage to the DIO1 pin of the next stage and all the input
pins except DIO2 and DIO1 are connected together in each device.

RELATIONSHIP BETWEEN INPUT DATA VALUE AND OUTPUT VOLTAGE

The LCD drive output voltages are determined by the input data and 10 (5 by 2) gamma corrected power
supplies (VGMA1 to VGMA10). Besides, to be able to deal with dot line inversion when mounted on a
single-side, gradation voltages with different polarity can be output to the odd number output pins and the
even number output pins. Among 5-by-2 gamma corrected voltages, input gray-scale voltages of the same
polarity with respect to the common voltage, for the respective 5 gamma corrected voltages of VGMA1 to
VGMA5 and VGMA6 to VGMA10.

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6 BIT 384 CHANNEL RSDS SOURCE DRIVER  S6C1104

                 VDD2
            VGMA1

VGMA2                                 VCOM
VGMA3
VGMA4

VGMA5
VGMA6

VGMA7
VGMA8
VGMA9

VGMA10
      VSS2
                  00H 08H 10H 18H 20H 28H 30H 38H 3FH Input data

                                         Figure 3. Gamma Correction Curve

                                                                           7
S6C1104                                                                                  6 BIT 384 CHANNEL RSDS SOURCE DRIVER

     Name                                     Table 1. Resistor Strings (R0 to R62, unit: )
       R0
       R1                             Value   Name                  Value          Name  Value  Name  Value
       R2                             1800                                                       R48   120
       R3                             1000    R16                   120            R32   100     R49   120
       R4                              700                                                       R50   130
       R5                              600    R17                   110            R33   100     R51   130
       R6                              500                                                       R52   140
       R7                              400    R18                   110            R34   100     R53   140
       R8                              400                                                       R54   150
       R9                              300    R19                   110            R35   100     R55   150
      R10                              300                                                       R56   180
      R11                              200    R20                   100            R36   100     R57   210
      R12                              200                                                       R58   250
      R13                              150    R21                   100            R37   100     R59   300
      R14                              150                                                       R60   500
      R15                              130    R22                   100            R38   100     R61   700
                                       130                                                       R62   900
                                       120    R23                   100            R39   100

                                              R24                   100            R40   100

                                              R25                   100            R41   100

                                              R26                   100            R42   100

                                              R27                   100            R43   110

                                              R28                   100            R44   110

                                              R29                   100            R45   110

                                              R30                   100            R46   110

                                              R31                   100            R47   120

                                                                                                      Total R : 14510

                                              IC internal circuits

                                      VGMA1                         DATA           The S6C1104 has on-chip dividing resistors.
                                      VGMA2                           00H
                                      VGMA3                                        The gamma correction voltage input pins are divided
                                      VGMA4   R1_2 (7080)                          into two parts. Each part is connected in series with
                                      VGMA5                                        resistors. Each of these resistor series has a total
                                      VGMA6   R2_3 (1650)                          typical value of 14510.
                                      VGMA7
   External Gamma correction voltage  VGMA8   R3_4 (1660)                          Note that since these voltages are resistor divided
      generating circuit              VGMA9                                        internally, the voltages applied to the VGMAn pins
                                      VGMA10  R4_5 (4120)                          should be applied through a low-impedance circuit.
                                                                              3FH
                                                                                   If the voltages are directly applied by the resistor divider,
                                              R6_7 (4120)           3FH            the desired output voltages may not result
                                              R7_8 (1660)            00H           (Recommend you to use operational amplifier).
                                              R8_9 (1650)
                                              R9_0 (7080)

8
6 BIT 384 CHANNEL RSDS SOURCE DRIVER                                            S6C1104

            Table 2. Relationship between Input Data and Output Voltage Value

Input Data  DX5 DX4 DX3 DX2 DX1 DX0    G/S                      Output Voltage

    00H      000000                   VH0   VGMA1
    01H      000001                   VH1   VGMA1+(VGMA2-VGMA1) 1800/7080
    02H      000010                   VH2   VGMA1+(VGMA2-VGMA1) 2800/7080
    03H      000011                   VH3   VGMA1+(VGMA2-VGMA1) 3500/7080
    04H      000100                   VH4   VGMA1+(VGMA2-VGMA1) 4100/7080
    05H      000101                   VH5   VGMA1+(VGMA2-VGMA1) 4600/7080
    06H      000110                   VH6   VGMA1+(VGMA2-VGMA1) 5000/7080
    07H      000111                   VH7   VGMA1+(VGMA2-VGMA1) 5400/7080

    08H      001000                   VH8   VGMA1+(VGMA2-VGMA1) 5700/7080
    09H      001001                   VH9   VGMA1+(VGMA2-VGMA1) 6000/7080
    0AH      001010                   VH10  VGMA1+(VGMA2-VGMA1) 6200/7080
    0BH      001011                   VH11  VGMA1+(VGMA2-VGMA1) 6400/7080
    0CH      001100                   VH12  VGMA1+(VGMA2-VGMA1) 6550/7080
    0DH      001101                   VH13  VGMA1+(VGMA2-VGMA1) 6700/7080
    0EH      001110                   VH14  VGMA1+(VGMA2-VGMA1) 6830/7080
    0FH      001111                   VH15  VGMA1+(VGMA2-VGMA1) 6960/7080
             010000
    10H      010001                   VH16  VGMA2
    11H      010010                   VH17  VGMA2+(VGMA3-VGMA2) 120/1650
    12H      010011                   VH18  VGMA2+(VGMA3-VGMA2) 230/1650
    13H      010100                   VH19  VGMA2+(VGMA3-VGMA2) 340/1650
    14H      010101                   VH20  VGMA2+(VGMA3-VGMA2) 450/1650
    15H      010110                   VH21  VGMA2+(VGMA3-VGMA2) 550/1650
    16H      010111                   VH22  VGMA2+(VGMA3-VGMA2) 650/1650
    17H      011000                   VH23  VGMA2+(VGMA3-VGMA2) 750/1650
             011001
    18H      011010                   VH24  VGMA2+(VGMA3-VGMA2) 850/1650
    19H      011011                   VH25  VGMA2+(VGMA3-VGMA2) 950/1650
    1AH      011100                   VH26  VGMA2+(VGMA3-VGMA2) 1050/1650
    1BH      011101                   VH27  VGMA2+(VGMA3-VGMA2) 1150/1650
    1CH      011110                   VH28  VGMA2+(VGMA3-VGMA2) 1250/1650
    1DH      011111                   VH29  VGMA2+(VGMA3-VGMA2) 1350/1650
    1EH                               VH30  VGMA2+(VGMA3-VGMA2) 1450/1650
    1FH                               VH31  VGMA2+(VGMA3-VGMA2) 1550/1650

NOTE: VDD2>VGMA1>VGMA2>VGMA3>VGMA4>VGMA5

                                                                                9
S6C1104                                    6 BIT 384 CHANNEL RSDS SOURCE DRIVER

            Table 2. Relationship between Input Data and Output Voltage Value (Continued)

Input Data  DX5 DX4 DX3 DX2 DX1 DX0   G/S                      Output Voltage

    20H      100000                  VH32  VGMA3
    21H      100001                  VH33  VGMA3+(VGMA4-VGMA3) 100/1660
    22H      100010                  VH34  VGMA3+(VGMA4-VGMA3) 200/1660
    23H      100011                  VH35  VGMA3+(VGMA4-VGMA3) 300/1660
    24H      100100                  VH36  VGMA3+(VGMA4-VGMA3) 400/1660
    25H      100101                  VH37  VGMA3+(VGMA4-VGMA3) 500/1660
    26H      100110                  VH38  VGMA3+(VGMA4-VGMA3) 600/1660
    27H      100111                  VH39  VGMA3+(VGMA4-VGMA3) 700/1660
             101000
    28H      101001                  VH40  VGMA3+(VGMA4-VGMA3) 800/1660
    29H      101010                  VH41  VGMA3+(VGMA4-VGMA3) 900/1660
    2AH      101011                  VH42  VGMA3+(VGMA4-VGMA3) 1000/1660
    2BH      101100                  VH43  VGMA3+(VGMA4-VGMA3) 1100/1660
    2CH      101101                  VH44  VGMA3+(VGMA4-VGMA3) 1210/1660
    2DH      101110                  VH45  VGMA3+(VGMA4-VGMA3) 1320/1660
    2EH      101111                  VH46  VGMA3+(VGMA4-VGMA3) 1430/1660
    2FH      110000                  VH47  VGMA3+(VGMA4-VGMA3) 1540/1660
             110001
    30H      110010                  VH48  VGMA4
    31H      110011                  VH49  VGMA4+(VGMA5-VGMA4) 120/4120
    32H      110100                  VH50  VGMA4+(VGMA5-VGMA4) 240/4120
    33H      110101                  VH51  VGMA4+(VGMA5-VGMA4) 370/4120
    34H      110110                  VH52  VGMA4+(VGMA5-VGMA4) 500/4120
    35H      110111                  VH53  VGMA4+(VGMA5-VGMA4) 640/4120
    36H      111000                  VH54  VGMA4+(VGMA5-VGMA4) 780/4120
    37H      111001                  VH55  VGMA4+(VGMA5-VGMA4) 930/4120
             111010
    38H      111011                  VH56  VGMA4+(VGMA5-VGMA4) 1080/4120
    39H      111100                  VH57  VGMA4+(VGMA5-VGMA4) 1260/4120
    3AH      111101                  VH58  VGMA4+(VGMA5-VGMA4) 1470/4120
    3BH      111110                  VH59  VGMA4+(VGMA5-VGMA4) 1720/4120
    3CH      111111                  VH60  VGMA4+(VGMA5-VGMA4) 2020/4120
    3DH                              VH61  VGMA4+(VGMA5-VGMA4) 2520/4120
    3EH                              VH62  VGMA4+(VGMA5-VGMA4) 3220/4120
    3FH                              VH63  VGMA5

10
6 BIT 384 CHANNEL RSDS SOURCE DRIVER                                                       S6C1104

            Table 2. Relationship between Input Data and Output Voltage Value (Continued)

Input Data  DX5 DX4 DX3 DX2 DX1 DX0   G/S                       Output Voltage

    00H      000000                   VL0   VGMA10
    01H      000001                   VL1   VGMA10+(VGMA9-VGMA10) 1800/7080
    02H      000010                   VL2   VGMA10+(VGMA9-VGMA10) 2800/7080
    03H      000011                   VL3   VGMA10+(VGMA9-VGMA10) 3500/7080
    04H      000100                   VL4   VGMA10+(VGMA9-VGMA10) 4100/7080
    05H      000101                   VL5   VGMA10+(VGMA9-VGMA10) 4600/7080
    06H      000110                   VL6   VGMA10+(VGMA9-VGMA10) 5000/7080
    07H      000111                   VL7   VGMA10+(VGMA9-VGMA10) 5400/7080

    08H      001000                   VL8   VGMA10+(VGMA9-VGMA10) 5700/7080
    09H      001001                   VL9   VGMA10+(VGMA9-VGMA10) 6000/7080
    0AH      001010                   VL10  VGMA10+(VGMA9-VGMA10) 6200/7080
    0BH      001011                   VL11  VGMA10+(VGMA9-VGMA10) 6400/7080
    0CH      001100                   VL12  VGMA10+(VGMA9-VGMA10) 6550/7080
    0DH      001101                   VL13  VGMA10+(VGMA9-VGMA10) 6700/7080
    0EH      001110                   VL14  VGMA10+(VGMA9-VGMA10) 6830/7080
    0FH      001111                   VL15  VGMA10+(VGMA9-VGMA10) 6960/7080
             010000
    10H      010001                   VL16  VGMA9
    11H      010010                   VL17  VGMA9+(VGMA8-VGMA9) 120/1650
    12H      010011                   VL18  VGMA9+(VGMA8-VGMA9) 230/1650
    13H      010100                   VL19  VGMA9+(VGMA8-VGMA9) 340/1650
    14H      010101                   VL20  VGMA9+(VGMA8-VGMA9) 450/1650
    15H      010110                   VL21  VGMA9+(VGMA8-VGMA9) 550/1650
    16H      010111                   VL22  VGMA9+(VGMA8-VGMA9) 650/1650
    17H      011000                   VL23  VGMA9+(VGMA8-VGMA9) 750/1650
             011001
    18H      011010                   VL24  VGMA9+(VGMA8-VGMA9) 850/1650
    19H      011011                   VL25  VGMA9+(VGMA8-VGMA9) 950/1650
    1AH      011100                   VL26  VGMA9+(VGMA8-VGMA9) 1050/1650
    1BH      011101                   VL27  VGMA9+(VGMA8-VGMA9) 1150/1650
    1CH      011110                   VL28  VGMA9+(VGMA8-VGMA9) 1250/1650
    1DH      011111                   VL29  VGMA9+(VGMA8-VGMA9) 1350/1650
    1EH                               VL30  VGMA9+(VGMA8-VGMA9) 1450/1650
    1FH                               VL31  VGMA9+(VGMA8-VGMA9) 1550/1650

NOTE: VGMA6>VGMA7>VGMA8>VGMA9>VGMA10>VSS2

                                                                                           11
S6C1104                                    6 BIT 384 CHANNEL RSDS SOURCE DRIVER

            Table 2. Relationship between Input Data and Output Voltage Value (Continued)

Input Data  DX5 DX4 DX3 DX2 DX1 DX0  G/S                       Output Voltage

    20H      100000                  VL32  VGMA8
    21H      100001                  VL33  VGMA8+(VGMA7-VGMA8) 100/1660
    22H      100010                  VL34  VGMA8+(VGMA7-VGMA8) 200/1660
    23H      100011                  VL35  VGMA8+(VGMA7-VGMA8) 300/1660
    24H      100100                  VL36  VGMA8+(VGMA7-VGMA8) 400/1660
    25H      100101                  VL37  VGMA8+(VGMA7-VGMA8) 500/1660
    26H      100110                  VL38  VGMA8+(VGMA7-VGMA8) 600/1660
    27H      100111                  VL39  VGMA8+(VGMA7-VGMA8) 700/1660
             101000
    28H      101001                  VL40  VGMA8+(VGMA7-VGMA8) 800/1660
    29H      101010                  VL41  VGMA8+(VGMA7-VGMA8) 900/1660
    2AH      101011                  VL42  VGMA8+(VGMA7-VGMA8) 1000/1660
    2BH      101100                  VL43  VGMA8+(VGMA7-VGMA8) 1100/1660
    2CH      101101                  VL44  VGMA8+(VGMA7-VGMA8) 1210/1660
    2DH      101110                  VL45  VGMA8+(VGMA7-VGMA8) 1320/1660
    2EH      101111                  VL46  VGMA8+(VGMA7-VGMA8) 1430/1660
    2FH      110000                  VL47  VGMA8+(VGMA7-VGMA8) 1540/1660
             110001
    30H      110010                  VL48  VGMA7
    31H      110011                  VL49  VGMA7+(VGMA6-VGMA7) 120/4120
    32H      110100                  VL50  VGMA7+(VGMA6-VGMA7) 240/4120
    33H      110101                  VL51  VGMA7+(VGMA6-VGMA7) 370/4120
    34H      110110                  VL52  VGMA7+(VGMA6-VGMA7) 500/4120
    35H      110111                  VL53  VGMA7+(VGMA6-VGMA7) 640/4120
    36H      111000                  VL54  VGMA7+(VGMA6-VGMA7) 780/4120
    37H      111001                  VL55  VGMA7+(VGMA6-VGMA7) 930/4120
             111010
    38H      111011                  VL56  VGMA7+(VGMA6-VGMA7) 1080/4120
    39H      111100                  VL57  VGMA7+(VGMA6-VGMA7) 1260/4120
    3AH      111101                  VL58  VGMA7+(VGMA6-VGMA7) 1470/4120
    3BH      111110                  VL59  VGMA7+(VGMA6-VGMA7) 1720/4120
    3CH      111111                  VL60  VGMA7+(VGMA6-VGMA7) 2020/4120
    3DH                              VL61  VGMA7+(VGMA6-VGMA7) 2520/4120
    3EH                              VL62  VGMA7+(VGMA6-VGMA7) 3220/4120
    3FH                              VL63  VGMA6

12
6 BIT 384 CHANNEL RSDS SOURCE DRIVER                                                           S6C1104

ABSOLUTE MAXIMUM RATINGS

                            Table 3. Absolute Maximum Ratings (VSS1 = VSS2 = 0 V)

                    Parameter               Symbol               Ratings                       Unit
Logic supply voltage
Driver supply voltage                 VDD1                       -0.3 to 4.0                   V

Input voltage                         VDD2                       -0.3 to 13.0                  V

Output voltage                        VGMA1 to 10              -0.3 to VDD2 + 0.3
Operating power dissipation
Operation temperature                 TESTI1, TESTI2           -0.3 to VDD2 + 0.3              V
Storage temperature
                                      Others                   -0.3 to VDD1 + 0.3

                                      DIO1, DIO2               -0.3 to VDD1 + 0.3
                                      Y1 to Y384                                                            V

                                                               -0.3 to VDD2 + 0.3

                                      Pd                         300                           mW

                                      Top                        -20 to 75                     C

                                      Tstg                       -55 to 125                    C

                                                              CAUTIONS:

If LSIs are stressed beyond those listed above "absolute maximum ratings", they may be permanently
destroyed. These are stress ratings only, and functional operation of the device at these or any other
condition beyond those indicated under "recommended operating conditions" is not implied. Exposure to
absolute maximum rated conditions for extended periods may affect device reliability.
Turn on power order: VDD1  control signal input  VDD2  VGMA1 to VGMA10
Turn off power order: VGMA1 to VGMA10  VDD2  control signal input  VDD1

RECOMMENDED OPERATION CONDITIONS

Table 4. Recommended Operation Conditions (Ta = - 20 to 75 C, VSS1 = VSS2 = 0 V)

Parameter                      Symbol                 Min.       Typ.              Max.        Unit

Logic supply voltage           VDD1                   2.7        3.0               3.6         V

Driver supply voltage          VDD2                   7.0        10.0              12.0        V

Gamma corrected voltage        VGMA1 to VGMA5         0.5VDD2    -                 VDD2 - 0.2  V

                               VGMA6 to VGMA10 VSS2+ 0.2         -                 0.5VDD2     V

Driver part output voltage     Vyo                    VSS2+ 0.2  -                 VDD2 - 0.2  V

Maximum clock frequency        fmax                   VDD1 = 2.7V                  85          MHz

Output load capacitance        CL                     -          -                 150         pF / PIN

                                                                                                               13
S6C1104                                                           6 BIT 384 CHANNEL RSDS SOURCE DRIVER

DC CHARACTERISTICS

                                             Table 5 . DC Characteristics
         (Ta = -20 to 75 C, VDD1 = 2.7 to 3.6 V, VDD2 = 7.0 to 12.0 V, VSS1 = VSS2 = 0)

    Parameter           Symbol     Condition                                                Min.      Typ.   Max.      Unit

High level input voltage VIH       SHL, CLK1, POL, DATPOL,                                  0.7VDD1   -      VDD1      V
                                   DIO1 (DIO2)                                                VSS1
Low level input voltage VIL                                                                     -1    -      0.3VDD1
                                   TESTI1(TESTI2)                                               -1
Input leakage current   IL1                                                                           -      1         A

TESTI input leak current IL2                                                                          -      1

High level output voltage VOH      DIO1(DIO2), IO = - 1.0 mA VDD1 - 0.5 -                                    -         V

Low level output voltage VOL       DIO1(DIO2), IO = + 1.0 mA                                -         -      0.5

Resistance between      R0 to R62  Refer to Table 1. Resistor                               Rn 0.7  -      Rn 1.3  
gamma voltage                      Strings

                        IVOH1      VDD2 = 10.0 V,                                           -         - 0.8  - 0.4
                                   Vx(1) = 5.0 V, Vyo(2) = 9.0 V
Driver output current                                                                                                  mA
                                   VDD2 = 10.0 V,
                        IVOL1      Vx = 5.0 V, Vyo = 1.0 V                                  0.4       0.8    -

                                   VDD2 = 10.0V                                             -         3      10
                                   Vyo = 1.5 V ~ 8.5 V
Output swing voltage    DVrms(3)                                                            -         -       30
difference deviation    Dvo        VDD2 = 10.0V
                        AVo        Vyo = 0.2 V ~ 1.5 V                                                                 mV
Output pin voltage                 Vyo = 8.5 V ~ 9.8 V
difference deviation                                                                        -          20    30
                                   VDD2 = 10.0V
Output average voltage             Vyo = 1.5 V ~ 8.5 V                                      -          30   -

                                   VDD2 = 10.0V                                             -         -      7        mV
                                   Vyo = 0.2 V ~ 1.5 V
                                   Vyo = 8.5 V ~ 9.8 V

                                   VDD2 = 10.0V
                                   Dxx = 20H (32 G/S)

Output voltage range    Vyo        Input data: 00H to 3FH         VSS2 + 0.2 - VDD2 - 0.2 V

Logic part dynamic      IDD1       VDD1 = 3.0 V (4)                                         -         -      6
current

Driver part dynamic     IDD2       VDD2 = 10.0V                                             -         -      25        mA
                                   Load condition 120pF(5)(6)

current                 IDD3       VDD2 = 10.0V                                             -         -      15
                                   No load condition(5)(7)

NOTES: 1. Vx is the voltage applied to analog output pins Y1 to Y384.
             2. Vyo is the output voltage of analog output pins Y1 to Y384.
             3. dVrms = max. deviation of (VHx-VLx)
                            VHx; the x gray level positive polarity driver output voltage
                             VLx; the x gray level negative polarity driver output voltage

14
6 BIT 384 CHANNEL RSDS SOURCE DRIVER                                  S6C1104

4. CLK1 period = 20.68 s raster cycle at fCLKP = 65 MHz, input data pattern = 1010......, (checkerboard pattern)
   alternating data pattern per CLKP, Ta = 25 C.

5. CLK1 period = 20.68 s raster cycle at fCLKP = 65 MHz, input data 00H fixed, alternating POL per raster cycle
   and VGMA1 = VDD2-0.2V, VGMA10 = VSS2 + 0.2V fixed, Ta = 25 C.

6. Yout load condition : 120pF(tester load). Refer to Figure 4.

7. Yout load condition : No load(Yout open). Refer to Figure 4.

       VDD1                                 DUT

VDD2 IDD1 A                           VDD1       Y1

            IDD2 A                               Y2
            IDD3
                                                         120pF

                                      VDD2

                                      VSS2         Y384
                                            VSS1

                                             DUT : Device Under Test
                                 0V
Figure 4. Yout Load Condition(IDD2&3)

                                                                      15
S6C1104                                                 6 BIT 384 CHANNEL RSDS SOURCE DRIVER

RSDS CHARACTERISTICS

                                Table 6 . RSDS Characteristics

         (Ta = - 20 to 75 C, VDD1 = 2.7 to 3.6 V, VDD2 = 7.0 to 12.0 V, VSS1 = VSS2 = 0)

    Parameter          Symbol   Condition                       Min.                       Typ.  Max.                 Unit
                                                                                                                      mV
RSDS high input voltage VIHRSDS VCMRSDS = + 1.1 V (1)             100                      200   -                     V
                                                                                                                       A
RSDS low input voltage VILRSDS VCMRSDS = + 1.1 V (1)              -     - 200                    - 100

RSDS common mode       VCMRSDS  VIHRSDS=+100 mV                   0.9                      -     1.3
input voltage range              VILRSDS=-100 mV (2)

RSDS input leakage     IDL      DxxP, DxxN, CLKP, CLKN            - 10                     -     10
current

NOTES:
1. VCMRSDS=(VCLKP+VCLKN)/2 or VCMRSDS=(VDxxP+VDxxN)/2
2. The positive sign means that DxxP(or CLKP) is higher than RSDS ground DxxN(or CLKN).

      The negative sign means that DxxP(or CLKP) is lower than RSDS ground DxxN(or CLKN).

         VRSDSN                 VIHRSDS                 VILRSDS                                  VCMRSDS
         VRSDSP                                                                                   GND

                                VIHRSDS

    (VRSDSP)-(VRSDSN)                                                                                             0V
                                                        VILRSDS

                                Figure 5. RSDS signal definition

16
6 BIT 384 CHANNEL RSDS SOURCE DRIVER                                                                                 S6C1104

AC CHARACTERISTICS

                                     Table 7. AC Characteristics
(Ta = - 20 to 75 C, VDD1 = 2.7 to 3.6 V, VDD2 = 7.0 to 12.0 V, VSS1 = VSS2 = 0 V)

Parameter               Symbol                 Condition  Min.    Typ. Max.                                           Unit

Clock pulse width       PWCLK         -                   11.7    -     -                                              ns

Clock pulse low period  PWCLK(L)      -                   4       -     -                                            CLKP
                                                                                                                     period
Clock pulse high period PWCLK(H) -                        4       -     -
                                                                                                                       s
Data setup time         tSETUP1       (1)                 2       -     -                                            CLKP
Data hold time          tHOLD1        (1)                                                                            period
Start pulse setup time  tSETUP2       (1)                 0       -     -
Start pulse hold time   tHOLD2        (1)                                                                              ns
Start pulse delay time  tPLH1                             4       -     -
                                      CL = 15pF
                                                          2       -     -

                                                          -       -     7.7

DIO signal pulse width  PWDIO         -                   1CLKP   -     2CLKP

CLK1 setup time         tSETUP3       -                   2CLKP   -     -

CLK1 high pulse width   PWCLK1        -                   5CLKP   -     -

Driver output delay time1 tPHL1       (2) (4)             -       -     6

Driver output delay time2 tPHL2       (3) (4)             -       -     10

Last data timing        tLDT          -                   1CLKP   -     -

CLK1-CLKP time          tCLK1-CLKP CLK1   CLKP            4       -     -
POL-CLK1 time
CLK1-POL time           tPOL-CLK1 POL  or   CLK1          14      -     -

                        tCLK1-POL CLK1  POL  or           10      -     -

NOTES:
(1). VCMRSDS = +1.1V, VDIFFRSDS = VRSDSP - VRSDSN = 200mV
(2). The value is specified when the drive voltage value reaches the target output voltage level of 90%
(3). The value is specified when the drive voltage value reaches the target output voltage level of 6-bit accuracy.
(4). Yout load condition (refer to Figure 6)

                                      Measure Point

                                 Y1   10k            20k     20k
                                                          30pF
                                 Y2

                                                 30pF             30pF

                              Y384

                                     Figure 6. Yout load condition
                                                                                                                                             17
            Figure 7. Waveforms  CLKP-CLKN                    PWCLK(L)                      50%  PWCLK(H)                                                     50%                           50%                                               S6C1104
18                               (RSDS)                                         50%  PWCLK                                                     50%
                                                                                                                                                                                                                               WAVEFORMS
                                 Input            PWDIO                                                                tPLH1

                                 DIO1; SHL=H                                                                                                                  tLDT

                                 DIO2; SHL=L 10%         10%

                                 DxxP-DxxN               Invalid                                                                                                                                 Invalid
                                 (RSDS)
                                                                   EVEN ODD                      EVEN ODD    EVEN ODD EVEN ODD EVEN ODD
                                 Output                               1st Data                     2nd Data

                                 DIO1; SHL=H                                                                                                        70%
                                 DIO2; SHL=L
                                                                                                                                                                                       70%        tCLK1- CLKP
                                 CLK1                                                                                                                                                30%
                                                                                                                                                                                            PWCLK1
                                 POL                                                                                                                                                                    70%
                                                                                                                                                                                                           30%
                                 Y1 to Y384
                                                                                                                                                         tPOL-CLK1                                                  tCLK1-POL

                                                                                                                                                                                     70%                 70%
                                                                                                                                                                                     30%                 30%

                                                                                                                                                                                                                  tPHL1        6 BIT 384 CHANNEL RSDS SOURCE DRIVER

                                                                                                                                                                                                                   tPHL2
                                                                                                                                                                                            HZ

                                                                                                                                                                                                                    90%

                                 CLKP-CLKN                    50%                                VIHRSDS     CLKP-CLKN                                                          50%              50%            VIHRSDS
                                                                                                 0V
                                                                                                 VILRSDS                                                           tHOLD1                                       0V
                                                                                                                                                         tSETUP1
                                                                                                                                                                                                                VILRSDS

                                              tSETUP2

                                                                       tHOLD2                                                                                                                    tSETUP1
                                                                   70%                                                                                                                                       tHOLD1

                                 Input                   70%                                                                                             50%                         50%         50%            VIHRSDS

                                 DIO1; SHL=H                                                                 DxxP-DxxN                                                                                          0V

                                 DIO2; SHL=L                                                                                                                                                                    VILRSDS
                                           CLKP-CLKN                       0.5VDD1                                 PWCLK                                  RELATIONSHIPS BETWEEN CLK1, START PULSE (DIO1, DIO2) AND  6 BIT 384 CHANNEL RSDS SOURCE DRIVER
                                                  (RSDS)                                                      1(CLKP-CLKN)                             BLANKING PERIOD

                                            DIO1 input               tLDT  Min. 2(CLKP-CLKN)
                                          (DIO2 input)
                                                                                tSETUP3
                                                  CLK1
                                                          N-1th Nth        INVALID DATA                        1st 2nd
                                           DXXP-DXXN      DATA DATA                                           DATA DATA
                                                 (RSDS)
                                                                                                                    First data in the next line
                                                                           blanking time = Min. 4(CLKP-CLKN)

                     Figure 8. Waveforms                  Last data
19
                                                CLK1                 HI-Z                     HI-Z            HI-Z                               HI-Z

                                                  POL                VGMA6 - VGMA10           VGMA1 - VGMA5                 VGMA6 - VGMA10

                                              Y2N-1:odd
                                          number output

                                              Y2N:even
                                          number output

                                                                           VGMA1 - VGMA5      VGMA6 - VGMA10                VGMA1 - VGMA5

                                                                                                                                                                                                                    S6C1104
S6C1104                                    6 BIT 384 CHANNEL RSDS SOURCE DRIVER

RSDS DATA TIMING DIAGRAM

                          tHOLD2                    tHOLD1      tHOLD1
                                                    tSETUP1
                tSETUP2           tSETUP1

    CLKP-CLKN                     R[0] R[1] R[0] R[1] R[0] R[1] R[0] R[1]

    Input                         1        1  2     2        3  3       4  4
    DIO: SHL=H
    DOI: SHL=L

    D00P/N

    D01P/N                        R[2] R[3] R[2] R[3] R[2] R[3] R[2] R[3]

                                  1        1  2     2        3  3       4  4

    D02P/N                        R[4] R[5] R[4] R[5] R[4] R[5] R[4] R[5]

                                  1        1  2     2        3  3       4  4

    D10P/N                        G[0] G[1] G[0] G[1] G[0] G[1] G[0] G[1]

                                  1        1  2     2        3  3       4  4

    D11P/N                        G[2] G[3] G[2] G[3] G[2] G[3] G[2] G[3]

                                  1        1  2     2        3  3       4  4

    D12P/N                        G[4] G[5] G[4] G[5] G[4] G[5] G[4] G[5]

                                  1        1  2     2        3  3       4  4

    D20P/N                        B[0] B[1] B[0] B[1] B[0] B[1] B[0] B[1]

                                  1        1  2     2        3  3       4  4

    D21P/N                        B[2] B[3] B[2] B[3] B[2] B[3] B[2] B[3]

                                  1        1  2     2        3  3       4  4

    D22P/N                        B[4] B[5] B[4] B[5] B[4] B[5] B[4] B[5]

                                  1        1  2     2        3  3       4  4

                Figure 9. RSDS Data Timing Diagram

20
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