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S3S12HY64J0VLHR

器件型号:S3S12HY64J0VLHR
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:FREESCALE (NXP )
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S3S12HY64J0VLHR器件文档内容

MC9S12HY64
Reference Manual
Covers MC9S12HY/HA Family

S12
Microcontrollers

  MC9S12HY64RMV1
  Rev. 1.02
  11/2009

freescale.com
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Revision History

   Date     Revision                                            Description
July, 2009    Level
Aug, 2009      1.00   initial v1.00 version
Nov, 2009      1.01   update SCI block guide, update motor pad input leakage in Appendix A
                      update FTMRC block guide, update MC10B8C block guide, minor update in
               1.02
                       chapter 1, minor typo correction in Appendix F
Chapter 1 Device Overview MC9S12HY/HA-Family . . . . . . . . . . . . . . . . . 11
Chapter 2 Port Integration Module (S12HYPIMV1) . . . . . . . . . . . . . . . . . . 53
Chapter 3 Memory Map Control (S12PMMCV1) . . . . . . . . . . . . . . . . . . . 135
Chapter 4 Interrupt Module (S12SINTV1). . . . . . . . . . . . . . . . . . . . . . . . . 151
Chapter 5 Background Debug Module (S12SBDMV1) . . . . . . . . . . . . . . 159
Chapter 6 Debug Module (S12SDBGV2) . . . . . . . . . . . . . . . . . . . . . . . . . 183
Chapter 7 Clock, Reset and Power Management Unit (S12CPMU) . . . . 225
Chapter 8 Analog-to-Digital Converter (ADC12B8CV1) . . . . . . . . . . . . . 279
Chapter 9 Freescale's Scalable Controller Area Network (S12MSCANV3).
305
Chapter 10 Inter-Integrated Circuit (IICV3) . . . . . . . . . . . . . . . . . . . . . . . . 359
Chapter 11 Pulse-Width Modulator (S12PWM8B8CV1) . . . . . . . . . . . . . . 387
Chapter 12 Serial Communication Interface (S12SCIV5) . . . . . . . . . . . . . 419
Chapter 13 Serial Peripheral Interface (S12SPIV5) . . . . . . . . . . . . . . . . . . 457
Chapter 14 Timer Module (TIM16B8CV2) . . . . . . . . . . . . . . . . . . . . . . . . . 483
Chapter 15 32 KByte Flash Module (S12FTMRC32K1V1). . . . . . . . . . . . . 511
Chapter 16 48 KByte Flash Module (S12FTMRC48K1V1). . . . . . . . . . . . . 561
Chapter 17 64 KByte Flash Module (S12FTMRC64K1V1). . . . . . . . . . . . . 611
Chapter 18 Liquid Crystal Display (LCD40F4BV1) . . . . . . . . . . . . . . . . . . 661
Chapter 19 Motor Controller (MC10B8CV1) . . . . . . . . . . . . . . . . . . . . . . . 683
Appendix A Electrical Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 715
Appendix B Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 750
Appendix C Package Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 751
Appendix D PCB Layout Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 757
Appendix E Derivative Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 761

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                  3
Appendix F Detailed Register Address Map. . . . . . . . . . . . . . . . . . . . . . . . 762

   MC9S12HY/HA-Family Reference Manual, Rev. 1.02

4                                                  Freescale Semiconductor
                                               Chapter 1
                          Device Overview MC9S12HY/HA-Family

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
1.3 Module Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
1.5 Device Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
1.6 Part ID Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
1.7 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
1.8 System Clock Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
1.9 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
1.10 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
1.11 Resets and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
1.12 COP Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
1.13 ATD External Trigger Input Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
1.14 S12CPMU Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
1.15 Documentation Note . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

                                               Chapter 2
                          Port Integration Module (S12HYPIMV1)

2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
2.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
2.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
2.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
2.5 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

                                               Chapter 3
                            Memory Map Control (S12PMMCV1)

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
3.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
3.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
3.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
3.5 Implemented Memory in the System Memory Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
3.6 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

                                               Chapter 4
                                 Interrupt Module (S12SINTV1)

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
4.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
4.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                  5
4.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
4.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

                                               Chapter 5
                        Background Debug Module (S12SBDMV1)

5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
5.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
5.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
5.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

                                               Chapter 6
                                 Debug Module (S12SDBGV2)

6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
6.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
6.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
6.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
6.5 Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

                                               Chapter 7
               Clock, Reset and Power Management Unit (S12CPMU)

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
7.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
7.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
7.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
7.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
7.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
7.7 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

                                               Chapter 8
                       Analog-to-Digital Converter (ADC12B8CV1)

8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
8.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
8.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
8.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301
8.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
8.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303

                                               Chapter 9
          Freescale's Scalable Controller Area Network (S12MSCANV3)

9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
9.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
9.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
9.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
9.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

   MC9S12HY/HA-Family Reference Manual, Rev. 1.02

6                                                  Freescale Semiconductor
                                              Chapter 10
                                Inter-Integrated Circuit (IICV3)

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
10.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
10.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
10.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
10.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
10.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
10.7 Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380

                                              Chapter 11
                        Pulse-Width Modulator (S12PWM8B8CV1)

11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
11.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388
11.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
11.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405
11.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416
11.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417

                                              Chapter 12
                       Serial Communication Interface (S12SCIV5)

12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419
12.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
12.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
12.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
12.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453

                                              Chapter 13
                           Serial Peripheral Interface (S12SPIV5)

13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
13.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
13.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460
13.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469

                                              Chapter 14
                                  Timer Module (TIM16B8CV2)

14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483
14.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
14.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488
14.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504
14.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508
14.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                  7
                                              Chapter 15
                       32 KByte Flash Module (S12FTMRC32K1V1)

15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
15.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514
15.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 515
15.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537
15.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558
15.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

                                              Chapter 16
                       48 KByte Flash Module (S12FTMRC48K1V1)

16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561
16.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564
16.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 565
16.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586
16.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 607
16.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 609

                                              Chapter 17
                       64 KByte Flash Module (S12FTMRC64K1V1)

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 611
17.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 614
17.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 615
17.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 637
17.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658
17.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660

                                              Chapter 18
                           Liquid Crystal Display (LCD40F4BV1)

18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 661
18.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 664
18.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 664
18.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671
18.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681
18.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681

                                              Chapter 19
                                Motor Controller (MC10B8CV1)

19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683
19.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686
19.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687
19.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 695
19.5 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709

   MC9S12HY/HA-Family Reference Manual, Rev. 1.02

8                                                  Freescale Semiconductor
19.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709
19.7 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 710

                                              Appendix A
                                    Electrical Characteristics

A.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 715
         A.1.1 Parameter Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 715
         A.1.2 Power Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 715
         A.1.3 Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716
         A.1.4 Current Injection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716
         A.1.5 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 717
         A.1.6 ESD Protection and Latch-up Immunity. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 717
         A.1.7 Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 718
         A.1.8 Power Dissipation and Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 719
         A.1.9 I/O Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 721
         A.1.10 Supply Currents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 723

A.2 ATD Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
         A.2.1 ATD Operating Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
         A.2.2 Factors Influencing Accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
         A.2.3 ATD Accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 728

A.3 NVM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 732
         A.3.1 Timing Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 732
         A.3.2 NVM Reliability Parameters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 736

A.4 Reset, Oscillator,IRC,IVREG,IPLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 738
A.5 Phase Locked Loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 738

         A.5.1 Jitter Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 738
A.6 Electrical Characteristics for the PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 739
A.7 Electrical Characteristics for the IRC1M . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 739
A.8 Electrical Characteristics for the Oscillator (OSCLCP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 740
A.9 Reset Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 740
A.10 Electrical Specification for Voltage Regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 741
A.11 Chip Power-up and Voltage Drops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 741
A.12 LCD Driver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 742
A.13 MSCAN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 745
A.14 SPI Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 745

         A.14.1 Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 746
         A.14.2 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 748

                                              Appendix B
                                       Ordering Information

                                              Appendix C
                                       Package Information

C.1 100-Pin LQFP Mechanical Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 751

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                  9
C.2 64-Pin LQFP Mechanical Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754

                                              Appendix D
                                     PCB Layout Guidelines

                                              Appendix E
                                      Derivative Differences

E.1 Memory Sizes and Package Options S12HY/S12HA - Family . . . . . . . . . . . . . . . . . . . . . . . . . . 761

                                              Appendix F
                                Detailed Register Address Map

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

10                                                  Freescale Semiconductor
Chapter 1
Device Overview MC9S12HY/HA-Family

1.1 Introduction

The MC9S12HY/HA family is an automotive, 16-bit microcontroller product line that is specifically
designed for entry level instrument clusters. This family also services generic automotive applications
requiring CAN, LCD, Motor driver control or LIN/J2602. Typical examples of these applications include
instrument clusters for automobiles and 2 or 3 wheelers, HVAC displays, general purpose motor control
and body controllers.

The MC9S12HY/HA family uses many of the same features found on the MC9S12P family, including
error correction code (ECC) on flash memory, a separate data-flash module for diagnostic or data storage,
a fast analog-to-digital converter (ATD) and a frequency modulated phase locked loop (IPLL) that
improves the EMC performance. The MC9S12HY/HA family features a 40x4 liquid crystal display (LCD)
controller/driver and a motor pulse width modulator (MC) consisting of up to 16 high current outputs. It
is capable of stepper motor stall detection (SSD), please contact a Freescale sales office for detailed
information.

The MC9S12HY/HA family delivers all the advantages and efficiencies of a 16-bit MCU while retaining
the low cost, power consumption, EMC, and code-size efficiency advantages currently enjoyed by users
of Freescale's existing 8-bit and 16-bit MCU families. Like the MC9S12HZ family, the MC9S12HY/HA
family run 16-bit wide accesses without wait states for all peripherals and memories. The MC9S12HY/HA
family is available in 100-pin LQFP and 64-pin LQFP package options. In addition to the I/O ports
available in each module, further I/O ports are available with interrupt capability allowing wake-up from
stop or wait modes.

1.2 Features

This section describes the key features of the MC9S12HY/HA family.

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                  11
Device Overview MC9S12HY/HA-Family

1.2.1 MC9S12HY/HA Family Comparison

Table 1 provides a summary of different members of the MC9S12HY/HA family and their proposed
features. This information is intended to provide an understanding of the range of functionality offered by
this microcontroller family.

                                                Table 1. MC9S12HY/MC9S12HA Family

Feature                  MC9S12     MC9S12     MC9S12         MC9S12         MC9S12     MC9S12
                            HY32       HY48      HY64           HA32            HA48       HA64
CPU
Flash memory             32 Kbytes  48 Kbytes     HCS12 V1                   48 Kbytes  64 Kbytes
(ECC)
Data flash (ECC)         2 Kbytes   4 Kbytes   64 Kbytes 32 Kbytes           4 Kbytes   4 Kbytes
RAM                      64 100     64 100                                   64 100     64 100
Pin Quantity                                      4 Kbytes
CAN                                      1                                         -
SCI                                            4 Kbytes       2 Kbytes
SPI
IIC                                            64 100 64 100
Timer 0
Timer 1                  6 ch 8 ch  6 ch 8 ch                   1            6 ch 8 ch  6 ch 8 ch
PWM                                                             1
ADC (10-bit)                                                    1
Stepper Motor                                           8 ch x 16-bit
Controller(1)                                           8 ch x 16-bit
LCD Driver                                     8 ch x 8-bit or 4 ch x16-bit
(FPxBP)                                        6 ch 8 ch 6 ch 8 ch
Key Wakeup Pins
Frequency Modu-          3  4       3  4       3  4           3  4           3  4       3  4
lated PLL
External osc             20x4 40x4  20x4 40x4  20x4 40x4 20x4 40x4           20x4 40x4  20x4 40x4
(416 MHz Pierce          18 22      18 22      18 22 18 22                   18 22      18 22
with loop control)
Internal 1 MHz RC                                           Yes
osc
                                                         Yes
Supply voltage
                                                        Yes
                                                  4.5 V 5.5 V

RTI, LVI, CPMU,

RST, COP, DBG,                                           Yes

POR, API

1. the third stepper motor controller (M2) has a restricted output current on the 64 pin version, which is half of normal motor

    pad driving current

                            MC9S12HY/HA-Family Reference Manual, Rev. 1.02

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1.2.2 Chip-Level Features

On-chip modules available within the family include the following features:
    S12 CPU core
    Maximum 64MHZ core freqency, 32MHZ bus frequency
    Up to 64 Kbyte on-chip flash with ECC
    4 Kbyte data flash with ECC
    Up to 4 Kbyte on-chip SRAM
    Phase locked loop (IPLL) frequency multiplier with internal filter
    416 MHz amplitude controlled Pierce oscillator
    1 MHz internal RC oscillator
    Two timer modules (TIM0 and TIM1) supporting input/output channels that provide a range of 16-
         bit input capture, output compare, counter and pulse accumulator functions
    Pulse width modulation (PWM) module with up to 8 x 8-bit channels
    Up to 8-channel, 10-bit resolution successive approximation analog-to-digital converter (ATD)
    Up to 40x4 LCD driver
    PWM motor controller (MC) with up to 16 high current drivers
    Output slew rate control on Motor driver pad
    One serial peripheral interface (SPI) module
    One Inter-IC bus interface (IIC) module
    One serial communication interface (SCI) module supporting LIN communications
    One multi-scalable controller area network (MSCAN) module (supporting CAN protocol 2.0A/B)
    On-chip voltage regulator (VREG) for regulation of input supply and all internal voltages
    Autonomous periodic interrupt (API)
    Up to 22 key wakeup inputs

1.3 Module Features

The following sections provide more details of the modules implemented on the MC9S12HY/HA family.

1.3.1 S12 16-Bit Central Processor Unit (CPU)

The S12 CPU is a high-speed, 16-bit processing unit that has a programming model identical to that of the
industry standard M68HC11 central processor unit (CPU).

    Full 16-bit data paths support efficient arithmetic operation and high-speed math execution
    Supports instructions with odd byte counts, including many single-byte instructions. This allows

         much more efficient use of ROM space.
    Extensive set of indexed addressing capabilities, including:

         -- Using the stack pointer as an indexing register in all indexed operations
         -- Using the program counter as an indexing register in all but auto increment/decrement mode

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

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Device Overview MC9S12HY/HA-Family

         -- Accumulator offsets using A, B, or D accumulators
         -- Automatic index predecrement, preincrement, postdecrement, and postincrement (by 8 to +8)

1.3.2 On-Chip Flash with ECC

On-chip flash memory on the MC9S12HY/HA features the following:
    Up to 64 Kbyte of program flash memory
         -- 32 data bits plus 7 syndrome ECC (error correction code) bits allow single bit error correction
             and double fault detection
         -- Erase sector size 512 bytes
         -- Automated program and erase algorithm
         -- User margin level setting for reads
         -- Protection scheme to prevent accidental program or erase
    4 Kbyte data flash space
         -- 16 data bits plus 6 syndrome ECC (error correction code) bits allow single bit error correction
             and double fault detection
         -- Erase sector size 256 bytes
         -- Automated program and erase algorithm
         -- User margin level setting for reads

1.3.3 On-Chip SRAM

    Up to 4 Kbytes of general-purpose RAM, no single cycle misaligned access

1.3.4 Main External Oscillator (XOSC)

    Loop control Pierce oscillator using a 4 MHz to 16 MHz crystal
         -- Current gain control on amplitude output
         -- Signal with low harmonic distortion
         -- Low power
         -- Good noise immunity
         -- Eliminates need for external current limiting resistor
         -- Transconductance sized for optimum start-up margin for typical crystals

1.3.5 Internal RC Oscillator (IRC)

    Trimmable internal reference clock.
         -- Frequency: 1 MHz
         -- Trimmed accuracy over 40C to +125C ambient temperature range: 2.0%
         -- Trimmed accuracy over 40C to +85C ambient temperature range: 1.5%

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

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1.3.6 Internal Phase-Locked Loop (IPLL)

    Phase-locked-loop clock frequency multiplier
         -- No external components required
         -- Reference divider and multiplier allow large variety of clock rates
         -- Automatic bandwidth control mode for low-jitter operation
         -- Automatic frequency lock detector
         -- Configurable option to spread spectrum for reduced EMC radiation (frequency modulation)
         -- Reference clock sources:
             External 416 MHz resonator/crystal (XOSC)
             Internal 1 MHz RC oscillator (IRC)

1.3.7 System Integrity Support

    Power-on reset (POR)
    System reset generation
    Illegal address detection with reset
    Low-voltage detection with interrupt or reset
    Real time interrupt (RTI)
    Computer operating properly (COP) watchdog

         -- Configurable as window COP for enhanced failure detection
         -- Initialized out of reset using option bits located in flash memory
    Clock monitor supervising the correct function of the oscillator
    Temperature sensor

1.3.8 Timer (TIM0)

    8 x 16-bit channels for input capture
    8 x 16-bit channels for output compare
    16-bit free-running counter with 7-bit precision prescaler
    1 x 16-bit pulse accumulator

1.3.9 Timer (TIM1)

    8 x 16-bit channels for input capture
    8 x 16-bit channels for output compare
    16-bit free-running counter with 7-bit precision prescaler
    1 x 16-bit pulse accumulator

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Device Overview MC9S12HY/HA-Family

1.3.10 Liquid Crystal Display Driver (LCD)

    Configurable for up to 40 frontplanes and 4 backplanes or general-purpose input or output
    5 modes of operation allow for different display sizes to meet application requirements
    Unused frontplane and backplane pins can be used as general-purpose I/O

1.3.11 Motor Controller (MC)

    PWM motor controller (MC) with up to 16 high current drivers
    Each PWM channel switchable between two drivers in an H-bridge configuration
    Left, right and center aligned outputs
    Support for sine and cosine drive
    Dithering
    Output slew rate control

1.3.12 Pulse Width Modulation Module (PWM)

    8 channel x 8-bit or 4 channel x 16-bit pulse width modulator
         -- Programmable period and duty cycle per channel
         -- Center-aligned or left-aligned outputs
         -- Programmable clock select logic with a wide range of frequencies

1.3.13 Inter-IC Bus Module (IIC)

    1 Inter-IC (IIC) bus module
         -- Multi-master operation
         -- Soft programming for one of 256 different serial clock frequencies
         -- General Call (Broadcast) mode support
         -- 10-bit address support

1.3.14 Controller Area Network Module (MSCAN)

    1 Mbit per second, CAN 2.0 A, B software compatible
         -- Standard and extended data frames
         -- 08 bytes data length
         -- Programmable bit rate up to 1 Mbps

    Five receive buffers with FIFO storage scheme
    Three transmit buffers with internal prioritization
    Flexible identifier acceptance filter programmable as:

         -- 2 x 32-bit
         -- 4 x 16-bit

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    -- 8 x 8-bit
Wakeup with integrated low pass filter option
Loop back for self test
Listen-only mode to monitor CAN bus
Bus-off recovery by software intervention or automatically
16-bit time stamp of transmitted/received messages

1.3.15 Serial Communication Interface Module (SCI)

    Full-duplex or single-wire operation
    Standard mark/space non-return-to-zero (NRZ) format
    Selectable IrDA 1.4 return-to-zero-inverted (RZI) format with programmable pulse widths
    13-bit baud rate selection
    Programmable character length
    Programmable polarity for transmitter and receiver
    Active edge receive wakeup
    Break detect and transmit collision detect supporting LIN

1.3.16 Serial Peripheral Interface Module (SPI)

    Configurable 8- or 16-bit data size
    Full-duplex or single-wire bidirectional
    Double-buffered transmit and receive
    Master or slave mode
    MSB-first or LSB-first shifting
    Serial clock phase and polarity options

1.3.17 Analog-to-Digital Converter Module (ATD)

    Up to 8-channel, 10-bit analog-to-digital converter
         -- 3 s single conversion time
         -- 8-/10 bit resolution
         -- Left or right justified result data
         -- Internal oscillator for conversion in stop modes
         -- Wakeup from low power modes on analog comparison > or <= match
         -- Continuous conversion mode
         -- Multiple channel scans

    Pins can also be used as digital I/O

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

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Device Overview MC9S12HY/HA-Family

1.3.18 On-Chip Voltage Regulator (VREG)

    Linear voltage regulator with bandgap reference
    Low-voltage detect (LVD) with low-voltage interrupt (LVI)
    Power-on reset (POR) circuit
    Low-voltage reset (LVR)
    High temperature sensor

1.3.19 Background Debug (BDM)

    Non-intrusive memory access commands
    Supports in-circuit programming of on-chip nonvolatile memory

1.3.20 Debugger (DBG)

    Trace buffer with depth of 64 entries
    Three comparators (A, B and C)

         -- Comparators A compares the full address bus and full 16-bit data bus
         -- Exact address or address range comparisons
    Two types of comparator matches
         -- Tagged This matches just before a specific instruction begins execution
         -- Force This is valid on the first instruction boundary after a match occurs
    Four trace modes
    Four stage state sequencer

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

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1.4 Block Diagram

Figure 1-1 shows a block diagram of the MC9S12HY/HA-Family devices

                               32K/48K/64K bytes Flash                      ATD                                            PTT(KWU) PTAD(KWU)  VDDA/VRH
                                    2K/4K bytes RAM                                                                                            VSSA/VRL
                                                                            10-bit 8-channel
                                  4K bytes Data Flash                       Analog-Digital Converter                                               PAD[7:0]

                                                                                                                  AN[7:0]                          PT0
                                                                                                                                                   PT1
     VDDR                      Voltage Regulator                            TIM1                   IOC1_0                                          PT2
     VSS3                                                                   TIM0                   IOC1_1                                          PT3
                                                                                                   IOC1_2                                          PT4
                                        CPU12-V1                                                   IOC1_3                                          PT5
                                                                                                   IOC1_4                                          PT6
                                               Debug Module                                        IOC1_5                                          PT7
                                                                                                   IOC1_6
                         Single-wire Background 3 address breakpoints                              IOC1_7                                          PR0
                                                                                                   IOC0_0                                          PR1
      BKGD               Debug Module          1 data breakpoints                                  IOC0_1                                          PR2
                                                                                                   IOC0_2                                          PR3
                                               64 Byte Trace Buffer                                IOC0_3                                          PR4
                                                                                                   IOC0_4                                          PR5
      EXTAL              Amplitude Controlled    Clock Monitor                                     IOC0_5                  PTR(KWU)                PR6
                         Low Power Pierce or    COP Watchdog                                       IOC0_6                                          PR7
      XTAL                                     Periodic Interrupt                                  IOC0_7
                           Full drive Pierce   Auto. Periodic Int.                                                                                 PS0
                                Oscillator                                                                                                         PS1
     VSSPLL                                                                                                                                        PS2
                         PLL with Frequency                                                                                                        PS3
                          Modulation option                                                                                                        PS4
                                                                                                                                                   PS5
     RESET               Reset Generation          Multilevel               SCI                    RXD                                             PS6
                           and Test Entry      Interrupt Module                                                                                    PS7
      TEST                                                                  Asynchronous Serial IF TXD
                                                                                                                                                   PH0
PA0                      IRQ                                                CAN(HY family only) RXCAN                      PTS(KWU)                PH1
PA1                      XIRQ                                                                                                                      PH2
PA2                                                                         msCAN 2.0B             TXCAN                                           PH3
PA3                                                                                                                                                PH4
PA4                                                                         SPI                    MISO                                            PH5
PA5                                                                                                                                                PH6
PA6   PTA                                                                                          MOSI                                            PH7
PA7
                                                                                                   SCK                                             PP0
PU0                                                                                                                                                PP1
PU1                                                                         Synchronous Serial IF  SS                                              PP2
PU2                                                                                                                                                PP3
PU3                                                                         IIC                    SDA                                             PP4
PU4                                                                                                                                                PP5
PU5                                                                                                SCL                                             PP6
PU6                                                                                                                                                PP7
PU7                                                                                                ECLK
                                                                                                                                                   PB0
                         Motor Driver0                                                                                     PTH                     PB1
                                                                                                                                                   PB2
      PTU                                               40 X 4 LCD display                                                                         PB3
                                                                                                                                                   PB4
PV0                      Motor Driver1                                      PWM                    PWM0                    PTP                     PB5
PV1                      Motor Driver2                                                             PWM1                                            PB6
PV2                      Motor Driver3                                      8-bit 8channel                                                         PB7
PV3                                                                         Pulse Width Modulator  PWM2
PV4                                                                                                PWM3
PV5   PTV                                                                                          PWM4
PV6                                                                                                PWM5
PV7                                                                                                PWM6
                                                                                                   PWM7
VLCD

                          5V IO Supply                                                                                     PTB
                             VDDX/VSSX

                         VDDM1/VSSM1
                         VDDM2/VSSM2

                            VDDA/VSSA

                          Figure 1-1. MC9S12HY/HA-Family 100 LQFP Block Diagram

                               MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                                                                      19
Device Overview MC9S12HY/HA-Family

1.5 Device Memory Map

Table 1-2 shows the device register memory map.

                                      Table 1-2. Device Register Memory Map (Sheet 1 of 2)

    Address                         Module                                                    Size
                                                                                            (Bytes)
    0x00000x0009                   PIM (port integration module)
    0x000A0x000B                                                                              10
    0x000C0x000D                   MMC (memory map control)                                    2
    0x000E0x000F                   PIM (port integration module)                               2
    0x00100x0017                   Reserved                                                    2
    0x00180x0019                   MMC (memory map control)                                    8
    0x001A0x001B                   Reserved                                                    2
    0x001C0x001F                   Device ID register                                          2
    0x00200x002F                   PIM (port integration module)                               4
    0x00300x0033                   DBG (debug module)                                         16
    0x00340x003F                   Reserved                                                    4
    0x00400x006F                   CPMU (clock and power management)                          12
    0x00700x009F                   TIM0 (timer module)                                        48
    0x00A00x00C7                   ATD (analog-to-digital converter 10 bit 8-channel)         48
    0x00C80x00CF                   PWM (pulse-width modulator 8 channels)                     40
    0x00D00x00D7                   SCI (serial communications interface)                       8
    0x00D80x00DF                   Reserved                                                    8
    0x00E00x00E7                   SPI (serial peripheral interface)                           8
    0x00E80x00FF                   IIC (Inter IC bus)                                          8
    0x01000x0113                   Reserved                                                   24
    0x01140x011F                   FTMRC control registers                                    20
                                    Reserved                                                   12
          0x0120                    INT (interrupt module)                                      1
    0x01210x013F                   Reserved                                                   31
    0x01400x017F                   CAN                                                        64
    0x01800x01BF                   Reserved                                                   64
     0x1C00x1FF                    MC (motor controller)                                      64
    0x02000x021F                   LCD                                                        32
    0x02200x023F                   Reserved                                                   32
    0x02400x029F                   PIM (port integration module)                              96
    0x02A00x02CF                   TIM1 (timer module)                                        48
    0x02D00x02EF                   Reserved                                                   32
    0x02F00x02FF                   CPMU (clock and power management)                          16

             MC9S12HY/HA-Family Reference Manual, Rev. 1.02

20                                                                                          Freescale Semiconductor
                                                                     Device Overview MC9S12HY/HA-Family

                         Table 1-2. Device Register Memory Map (Sheet 2 of 2)

    Address                                             Module                      Size
0x03000x03FF Reserved                                                            (Bytes)

                                                                                    256

                                                           NOTE

                  Reserved register space shown in Table 1-2 is not allocated to any module.
                  This register space is reserved for future use. Writing to these locations has
                  no effect. Read access to these locations returns zero.

Figure 1-2, Figure 1-3 and Figure 1-4 shows S12HY/HA family CPU and BDM local address translation
to the global memory map. It indicates also the location of the internal resources in the memory map.
Table 1-3 shows the mapping of D-Flash and unpaged P-Flash memory. The whole 256K global memory
space is visible through the P-Flash window located in the 64K local memory map located at 0x8000 -
0xBFFF using the PPAGE register.

Table 1-3. MC9S12HY/MC9S12HA -Family mapping for D-Flash and unpaged P-Flash

                                  Local 64K memory map          Global 256K memory map

D-Flash                            0x0400 - 0x13FF               0x0_4400 - 0x0_53FF
                                  0x1400 - 0x2FFF(1)            0x3_1400 -0x3_2FFF(2)

P-Flash                           0x4000 - 0x7FFF               0x3_4000 - 0x3_7FFF

                                  0xC000 - 0xFFFF               0x3_C000 - 0x3_FFFF

1. 0x2FFF for MC9S12HY64 because of 4K RAM size
2. 0x3_2FFF for MC9S12HY64 because of 4K RAM size

                                  Table 1-4. MC9S12HY/MC9S12HA Derivatives

                         Feature  MC9S12HY32          MC9S12HY48     MC9S12HY64
                                  MC9S12HA32          MC9S12HA48     MC9S12HA64

P-Flash size                          32KB                  48KB         64KB
  PF_LOW                           0x3_8000              0x3_4000     0x3_0000
  PPAGES                          0x0E - 0x0F           0x0D - 0x0F  0x0C - 0x0F
RAMSIZE
RAM_LOW                                2KB                   4KB          4KB
                                   0x0_3800              0x0_3000     0x0_3000

                                  MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                    21
Device Overview MC9S12HY/HA-Family

                      Figure 1-2. MC9S12HY64/HA64-Family Global Memory Map

    CPU and BDM                                           Global Memory Map
    Local Memory Map

    0x0000  REGISTERS                                     0x0_0000                   REGISTERS                    (PPAGE 0x00) (PPAGE 0x01)
    0x0400                                                                                                 RAMSIZE
             D-Flash                                                       Unimplemented Area

    0x1400                                                RAM_LOW                 RAM
                                                                           NVM Resources
            Unpaged P-Flash                                0x0_4000
                                                           0x0_4400             D-Flash
            RAM                      RAMSIZE               0x0_5400        NVM Resources

    0x4000

                                                          PF_LOW=0x0_8000

            Unpaged P-Flash                                                    P-Flash                     (PPAGE 0x02-0x0B))
                                                                           10 *16K paged

    0x8000                                                PF_LOW=0x3_0000
                    Unpaged P-Flash
                              or     0 0 0 0 P3 P2 P1 P0                   Unpaged P-Flash                 (PPAGE 0x0C) (PPAGE 0x0D) (PPAGE 0x0E) (PPAGE 0x0F)
                     P-Flash window
                                           PPAGE
    0xC000
                                                          PF_LOW=0x3_4000
                    Unpaged P-Flash
                                                                           Unpaged P-Flash

                                                          PF_LOW=0x3_8000
                                                                                          Unpaged P-Flash

    0xFFFF                                                PF_LOW=0x3_C000
                                                                                          Unpaged P-Flash

                                                                        0x3_FFFF

                                     MC9S12HY/HA-Family Reference Manual, Rev. 1.02

22                                                                                   Freescale Semiconductor
                                                                       Device Overview MC9S12HY/HA-Family

                         Figure 1-3. MC9S12HY48/HA48-Family Global Memory Map

CPU and BDM                                           Global Memory Map
Local Memory Map

0x0000  REGISTERS                                     0x0_0000                   REGISTERS                    (PPAGE 0x00) (PPAGE 0x01)
0x0400                                                                                                 RAMSIZE
         D-Flash                                                       Unimplemented Area

0x1400                                                RAM_LOW                 RAM
                                                                       NVM Resources
        Reserved                                       0x0_4000
                                                       0x0_4400             D-Flash
        RAM                      RAMSIZE               0x0_5400        NVM Resources

0x4000

                                                      PF_LOW=0x0_8000

        Unpaged P-Flash                                                    P-Flash                     (PPAGE 0x02-0x0B))
                                                                       10 *16K paged

0x8000                                                PF_LOW=0x3_0000
                Unpaged P-Flash
                          or                                           Unpaged P-Flash                 (PPAGE 0x0C) (PPAGE 0x0D) (PPAGE 0x0E) (PPAGE 0x0F)
                 P-Flash window
                                 0 0 0 0 P3 P2 P1 P0
0xC000
                                       PPAGE
                Unpaged P-Flash
                                                      PF_LOW=0x3_4000

                                                                       Unpaged P-Flash

                                                      PF_LOW=0x3_8000
                                                                                      Unpaged P-Flash

0xFFFF                                                PF_LOW=0x3_C000
                                                                                      Unpaged P-Flash

                                                                    0x3_FFFF

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                                                                     23
Device Overview MC9S12HY/HA-Family

                      Figure 1-4. MC9S12HY32/HA32-Family Global Memory Map

    CPU and BDM                                           Global Memory Map
    Local Memory Map

    0x0000  REGISTERS                                     0x0_0000                   REGISTERS                    (PPAGE 0x00) (PPAGE 0x01)
    0x0400                                                                                                 RAMSIZE
             D-Flash                                                       Unimplemented Area

    0x1400                                                RAM_LOW                 RAM
                                                                           NVM Resources
            Reserved                                       0x0_4000
                                                           0x0_4400             D-Flash
            RAM                      RAMSIZE               0x0_5400        NVM Resources

    0x4000

                                                          PF_LOW=0x0_8000

            Reserved                                                           P-Flash                     (PPAGE 0x02-0x0B))
                                                                           10 *16K paged

    0x8000                                                PF_LOW=0x3_0000
                    Unpaged P-Flash
                              or                                           Unpaged P-Flash                 (PPAGE 0x0C) (PPAGE 0x0D) (PPAGE 0x0E) (PPAGE 0x0F)
                     P-Flash window
                                     0 0 0 0 P3 P2 P1 P0
    0xC000
                                           PPAGE
                    Unpaged P-Flash
                                                          PF_LOW=0x3_4000

                                                                           Unpaged P-Flash

                                                          PF_LOW=0x3_8000
                                                                                          Unpaged P-Flash

    0xFFFF                                                PF_LOW=0x3_C000
                                                                                          Unpaged P-Flash

                                                                        0x3_FFFF

                                     MC9S12HY/HA-Family Reference Manual, Rev. 1.02

24                                                                                   Freescale Semiconductor
                                                                 Device Overview MC9S12HY/HA-Family

1.6 Part ID Assignments

The part ID is located in two 8-bit registers PARTIDH and PARTIDL (addresses 0x001A and 0x001B).
The read-only value is a unique part ID for each revision of the chip. Table 1-5 shows the assigned part ID
number and Mask Set number.

The Version ID in Table 1-5 is a word located in a flash information row at address 0x040B6. The version
ID number indicates a specific version of internal NVM controller.

                                                  Table 1-5. Assigned Part ID Numbers

Device                   Mask Set Number         Part ID(1)              Version ID
                                                                             $00
MC9S12HY64                    0M34S              $1A80                       $00
                                                                             $00
MC9S12HY48                    0M34S              $1A80                       $00
                                                                             $00
MC9S12HY32                    0M34S              $1A80                       $00

MC9S12HA64                    0M34S              $1A80

MC9S12HA48                    0M34S              $1A80

MC9S12HA32                    0M34S              $1A80

1. The coding is as follows:

Bit 15-12: Major family identifier

Bit 11-6: Minor family identifier

Bit 5-4: Major mask set revision number including FAB transfers

Bit 3-0: Minor -- non full -- mask set revision

1.7 Signal Description

This section describes signals that connect off-chip. It includes a pinout diagram, a table of signal
properties, and detailed discussion of signals. It is built from the signal description sections of the
individual IP blocks on the device.

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                  25
Device Overview MC9S12HY/HA-Family

1.7.1 Device Pinout

                                    100 PAD07 / AN07 / KWAD7
                                       99 PAD06 / AN06 / KWAD6
                                          98 PAD05 / AN05 / KWAD5
                                              97 PAD04 / AN04 / KWAD4
                                                 96 PAD03 / AN03 / KWAD3
                                                     95 PAD02 / AN02 / KWAD2
                                                        94 PAD01 / AN01 / KWAD1
                                                           93 PAD00 / AN00 / KWAD0
                                                               92 VDDA / VRH
                                                                  91 VSSA / VRL
                                                                      90 BKGD / MODC
                                                                         89 VLCD
                                                                            88 PB7 / BP3
                                                                                87 PB6 / BP2
                                                                                   86 PB5 / BP1
                                                                                       85 PB4 / BP0
                                                                                          84 PB3 / FP39
                                                                                             83 PB2 / FP38
                                                                                                 82 PB1 / FP37
                                                                                                    81 PA7 / FP36
                                                                                                        80 PA6 / FP35
                                                                                                           79 PA5 / FP34
                                                                                                              78 PA4 / FP33
                                                                                                                  77 PA3 / API_EXTCLK / FP32
                                                                                                                     76 PA2 / FP31
                                                      TEST 1                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                      75 PA1 / XIRQ / FP30
                                                         NC 2                                                                                MC9S12HY/HA-Family                                                                                                                                                                                                                                                                                                                                                                                                   74 PA0 / IRQ / FP29
                                                                                                                                                     100 LQFP                                                                                                                                                                                                                                                                                                                                                                                                     73 XTAL
                              M0C0M / IOC0_0 / PU0 3                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                              72 EXTAL
                                           M0C0P / PU1 4                                                                                           Pins shown in BOLD are                                                                                                                                                                                                                                                                                                                                                                                         71 VSSPLL
                                                                                                                                                       not available on the                                                                                                                                                                                                                                                                                                                                                                                       70 VSS3
                              M0C1M / IOC0_1 / PU2 5                                                                                                   64 LQFP package                                                                                                                                                                                                                                                                                                                                                                                            69 VDDR
                                           M0C1P / PU3 6                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                          68 PB0 / FP28
                                                   VDDM1 7                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                        67 PR7 / FP27
                                                   VSSM1 8                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                        66 PH7 / FP26
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                  65 PH6 / FP25
                              M1C0M / IOC0_2 / PU4 9                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                              64 PH5 / FP24
                                           M1C0P / PU5 10                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                         63 PH4 / FP23
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                  62 VDDX
                              M1C1M / IOC0_3 / PU6 11                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                             61 VSSX
                                           M1C1P / PU7 12                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                         60 PH3 / SS / SDA / FP22
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                  59 PH2 / ECLK / SCK / FP21
M2C0M / IOC1_0 / SCL / PWM4 / MISO / PV0 13                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       58 PH1 / MOSI / FP20
                     M2C0P / MOSI / PWM5 / PV1 14                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                 57 PH0 / MISO / SCL / FP19
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                  56 PR6 / SCL / FP18
         M2C1M / IOC1_1 / SCK / PWM6 / PV2 15                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                     55 PR5 / SDA / FP17
                M2C1P / SDA / PWM7 / SS / PV3 16                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                  54 PT7 / IOC0_7 / KWT7 / FP16
                                                   VDDM2 17                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       53 PT6 / IOC0_6 / KWT6 / FP15
                                                   VSSM2 18                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       52 PT5 / IOC0_5 / KWT5 / FP14
                              M3C0M / IOC1_2 / PV4 19                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                             51 PT4 / IOC0_4 / KWT4 / FP13
                                           M3C0P / PV5 20
                              M3C1M / IOC1_3 / PV6 21
                                           M3C1P / PV7 22
                                                         NC 23
                                                         NC 24
                                   RXD / PWM6 / PS0 25

                                    26                          27           28           29                       30                        31                       32                     33                   34                   35                   36                   37                38                39                40                41                42                43                44                45                         46                         47                          48                          49          50

                                    TXD / PWM7 / PS1            RXCAN / PS2  TXCAN / PS3  MISO / SCL / PWM0 / PS4  KWS5 / MOSI / PWM1 / PS5  KWS6 / SCK / PWM2 / PS6  SS / SDA / PWM3 / PS7  KWR0 / IOC0_6 / PR0  KWR1 / IOC0_7 / PR1  KWR2 / IOC1_6 / PR2  KWR3 / IOC1_7 / PR3  FP0 / PWM0 / PP0  FP1 / PWM1 / PP1  FP2 / PWM2 / PP2  FP3 / PWM3 / PP3  FP4 / PWM4 / PP4  FP5 / PWM5 / PP5  FP6 / PWM6 / PP6  FP7 / PWM7 / PP7  FP8 / KWT0 / IOC1_4 / PT0  FP9 / KWT1 / IOC1_5 / PT1  FP10 / KWT2 / IOC1_6 / PT2  FP11 / KWT3 / IOC1_7 / PT3  FP12 / PR4  RESET

                                    Figure 1-5. MC9S12HY/HA-Family 100 LQFP pinout

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

26                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                         Freescale Semiconductor
                                                                                                                                            Device Overview MC9S12HY/HA-Family

                                                              64 PAD05 / AN05 / KWAD5
                                                                 63 PAD04 / AN04 / KWAD4
                                                                    62 PAD03 / AN03 / KWAD3
                                                                        61 PAD02 / AN02 / KWAD2
                                                                           60 PAD01 / AN01 / KWAD1
                                                                               59 PAD00 / AN00 / KWAD0
                                                                                  58 VDDA / VRH
                                                                                     57 VSSA / VRL
                                                                                         56 BKGD / MODC
                                                                                            55 VLCD
                                                                                                54 PB7 / BP3
                                                                                                   53 PB6 / BP2
                                                                                                      52 PB5 / BP1
                                                                                                          51 PB4 / BP0
                                                                                                             50 PA3 / API_EXTCLK / FP32
                                                                                                                 49 PA2 / FP31

                                                      TEST 1  MC9S12HY/HA-                                                                  48 PA1 / XIRQ / FP30
                              M0C0M / IOC0_0 / PU0 2                Family                                                                  47 PA0 / IRQ / FP29
                                                                  64 LQFP                                                                   46 XTAL
                                           M0C0P / PU1 3                                                                                    45 EXTAL
                              M0C1M / IOC0_1 / PU2 4                                                                                        44 VSS3 / VSSPLL
                                                                                                                                            43 VDDR
                                           M0C1P / PU3 5                                                                                    42 VDDX
                                                   VDDM1 6                                                                                  41 VSSX
                                                   VSSM1 7                                                                                  40 PH3 / SS / SDA / FP22
                                                                                                                                            39 PH2 / ECLK / SCK / FP21
                              M1C0M / IOC0_2 / PU4 8                                                                                        38 PH1 / MOSI / FP20
                                           M1C0P / PU5 9                                                                                    37 PH0 / MISO / SCL / FP19
                                                                                                                                            36 PT7 / IOC0_7 / KWT7 / FP16
                              M1C1M / IOC0_3 / PU6 10                                                                                       35 PT6 / IOC0_6 / KWT6 / FP15
                                           M1C1P / PU7 11                                                                                   34 PT5 / IOC0_5 / KWT5 / FP14
                                                                                                                                            33 PT4 / IOC0_4 / KWT4 / FP13
M2C0M / IOC1_0 / SCL / PWM4 / MISO / PV0 12
                     M2C0P / MOSI / PWM5 / PV1 13

         M2C1M / IOC1_1 / SCK / PWM6 / PV2 14
                M2C1P / SDA / PWM7 / SS / PV3 15
                                   RXD / PWM6 / PS0 16

                                                              TXD / PWM7 / PS1 17
                                                                 RXCAN / PS2 18
                                                                    TXCAN / PS3 19

                                                                        KWR0 / IOC0_6 / PR0 20
                                                                           KWR1 / IOC0_7 / PR1 21
                                                                               KWR2 / IOC1_6 / PR2 22
                                                                                  KWR3 / IOC1_7 / PR3 23

                                                                                     FP0 / PWM0 / PP0 24
                                                                                         FP1 / PWM1 / PP1 25
                                                                                            FP2 / PWM2 / PP2 26
                                                                                                FP3 / PWM3 / PP3 27
                                                                                                   FP8 / KWT0 / IOC1_4 / PT0 28
                                                                                                      FP9 / KWT1 / IOC1_5 / PT1 29
                                                                                                          FP10 / KWT2 / IOC1_6 / PT2 30
                                                                                                             FP11 / KWT3 / IOC1_7 / PT3 31

                                                                                                                 RESET 32

                         Figure 1-6. MC9S12HY/HA-Family 64 LQFP pinout

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                                                                                    27
Device Overview MC9S12HY/HA-Family

1.7.2 Pin Assignment Overview

Table 1-6 provides a summary of which ports are available for each package option. Routing of pin
functions is summarized in Table 1-7.

    Table 1-6. Port Availability by Package Option

    Port                          100 LQFP           64 LQFP
                                                         6/6
    Port AD/ADC Channels                        8/8       4
                                                          4
    Port A                                      8         4
                                                          4
    Port B                                      8         4
                                                          4
    Port H                                      8         8
                                                          8
    Port P                                      8         4
                                                         50
    Port R                                      8        1/1
                                                         1/1
    Port S                                      8        1/1
                                                         1/1
    Port T                                      8       0(2)
                                                          1
    Port U                                      8

    Port V                                      8

    Sum of Ports                                80

    I/O Power Pairs VDDM/VSSM                   2/2

    I/O Power Pairs VDDX/VSSX                   1/1

    I/O Power Pairs VDDA/VSSA(1)                1/1

    VREG Power Pairs VDDR/VSS3                  1/1

    I/O Power Pair VSSPLL                       1

    VLCD power                                  1

    1. VRH/VRL are sharing with VDDA/VSSA pins
    2. Double bond with VSS3 on 64LQFP package

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

28                                                            Freescale Semiconductor
                                                                                                              Device Overview MC9S12HY/HA-Family

                              Table 1-7. Peripheral - Port Routing Options(1)

                         IIC  TIM0(IO TIM1(IO  SPI  PWM[7: PWM[5: PWM[3:                           PWM[1:
                                                                                                       0]
                              C7/6)  C7/6)          6]  4]                    2]
                                                                                                       X
PR[6:5]                  O                                                                             O

PH[3,0]                  O

PV[3,0]                  O

PS[7,4]                  X

PT[7:6]                       X

PR[1:0]                       O

PT[3:2]                              X

PR[3:2]                              O

PS[7:4]                                        X

PV[3:0]                                        O

PH[3:0]                                        O

PP[7:6]                                             X

PS[1:0]                                             O

PV[3:2]                                             O

PP[5:4]                                                 X

PV[1:0]                                                 O

PP[3:2]                                                                       X

PS[7:6]                                                                       O

PP[1:0]

      PS[5:4]
1. "O" denotes a possible rerouting under software control, "X" denotes as default routing option

Table 1-8 provides a pin out summary listing the availability and functionality of individual pins for each
package option.

                              MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                    29
Freescale Semiconductor                                                                               Table 1-8. Pin-Out Summary(1) (Sheet 1 of 8)

                                                                         Package               Function                             Internal Pull
                                                                            Pin                                                       Resistor

                                                                         LQ LQ                                              Power                             Description
                                                                         FP FP                                              Supply
                                                                         100 64          2nd    3rd    4th    5th     6th                           Reset
                                                                                   Pin  Func.  Func.  Func.  Func.   Func.          CTRL            State

                                                                         1  1     TEST  --     --        --     --      --  VDDA     RESET pin      DOWN Test input
                                                                                   NC                           --      --    --           --
                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02  2--      PU0   --     --        --     --      --                          --               --
                                                                                                                --      --  VDDM    PERU/PPSU
                                                                         3  2           IOC0_0 M0C0M     --     --      --  VDDM    PERU/PPSU       Disabled Port U I/O, Motor0 coil nodes of
                                                                                                                --      --  VDDM    PERU/PPSU                       MC, timer0 channel
                                                                                                                --      --  VDDM    PERU/PPSU
                                                                         4  3     PU1   M0C0P  --        --     --      --                          Disabled Port U I/O, Motor0 coil nodes of
                                                                                                                --      --    --           --                       MC
                                                                                                                --      --    --           --
                                                                         5  4     PU2   IOC0_1 M0C1M     --     --      --  VDDM    PERU/PPSU       Disabled Port U I/O, Motor0 coil nodes of
                                                                                                                --      --  VDDM    PERU/PPSU                       MC, timer0 channel
                                                                                                             IOC1_0  M2C0M  VDDM    PERU/PPSU
                                                                         6  5     PU3   M0C1P            --                 VDDM    PERU/PPSU       Disabled Port U I/O, Motor0 coil nodes of
                                                                                                                            VDDM    PERV/PPSV                       MC

                                                                         7  6 VDDM1     --     --        --                                         --               --

                                                                         8  7 VSSM1     --     --        --                                         --               --

                                                                         9  8     PU4   IOC0_2 M1C0M     --                                         Disabled Port U I/O, Motor1 coil nodes of
                                                                                                                                                                    MC, timer0 channel

                                                                         10 9     PU5   M1C0P  --        --                                         Disabled Port U I/O, Motor1 coil nodes of   Device Overview MC9S12HY/HA-Family
                                                                                                                                                                    MC

                                                                         11 10    PU6   IOC0_3 M1C1M     --                                         Disabled Port U I/O, Motor1 coil nodes of
                                                                                                                                                                    MC, timer0 channel

                                                                         12 11    PU7   M1C1P  --        --                                         Disabled Port U I/O, Motor1 coil nodes of
                                                                                                                                                                    MC

                                                                         13 12    PV0   MISO PWM4     SCL                                           Disabled  Port V I/O, Motor2 coil nodes of
                                                                                                                                                              MC, MISO of SPI, SCL of IIC,
                                                                                                                                                              PWM channel 4, timer1 channel

30
Freescale Semiconductor                                                                              Table 1-8. Pin-Out Summary(1) (Sheet 2 of 8)

                                                                         Package              Function                            Internal Pull
                                                                            Pin                                                     Resistor

                                                                         LQ LQ                                            Power                                        Description
                                                                                                                          Supply
                                                                                        2nd    3rd    4th    5th    6th                            Reset
                                                                         FP FP    Pin  Func.  Func.  Func.  Func.  Func.          CTRL             State

                                                                         100 64        MOSI                          --

                                                                         14 13    PV1         PWM5 M2C0P    --       --   VDDM    PERV/PPSV        Disabled  Port V I/O, Motor2 coil nodes of
                                                                                                                                                             MC, MOSI of SPI, PWM
                                                                                                                     --   VDDM    PERV/PPSV                  channel 5

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02  15 14    PV2  SCK    PWM6 IOC1_1 M2C1M      --   VDDM    PERV/PPSV        Disabled  Port V I/O, Motor2 coil nodes of
                                                                                                                     --                                      MC, SCK of SPI, PWM channel
                                                                                                                     --     --           --                  6
                                                                                                                     --     --           --
                                                                         16 15    PV3  SS     PWM7   SDA M2C1P       --   VDDM    PERV/PPSV        Disabled  Port V I/O, Motor2 coil nodes of
                                                                                                                     --   VDDM    PERV/PPSV                  MC, SS of SPI, SDA of IIC,
                                                                                                                     --   VDDM    PERV/PPSV                  PWM channel 7
                                                                                                                     --   VDDM    PERV/PPSV
                                                                         17 -- VDDM2   --     --        --  --       --     --           --        --                   --
                                                                                                                     --     --           --
                                                                         18 -- VSSM2   --     --        --  --       --   VDDX    PERS/PPSS        --                   --
                                                                                                                          VDDX    PERS/PPSS
                                                                         19 --    PV4  IOC1_2 M3C0M     --  --            VDDX    PERS/PPSS        Disabled Port V I/O, Motor3 coil nodes of
                                                                                                                                                                   MC, timer1 channel

                                                                         20 --    PV5  M3C0P  --        --  --                                     Disabled Port V I/O, Motor3 coil nodes of
                                                                                                                                                                   MC

                                                                         21 --    PV6  IOC1_3 M3C1M     --  --                                     Disabled Port V I/O, Motor3 coil nodes of
                                                                                                                                                                   MC, timer1 channel

                                                                         22 --    PV7  M3C1P  --        --  --                                     Disabled Port V I/O, Motor3 coil nodes of   Device Overview MC9S12HY/HA-Family
                                                                                                                                                                   MC

                                                                         23 --    NC   --     --        --  --                                     --                   --

                                                                         24 --    NC   --     --        --  --                                     --                   --

                                                                         25 16    PS0  PWM6   RXD       --  --                                     Up        Port S I/O, RXD of SCI, PWM

                                                                                                                                                             channel6

                                                                         26 17    PS1  PWM7   TXD       --  --                                     Up        Port S I/O, TXD of SCI, PWM

                                                                                                                                                             channel 7

                                                                         27 18    PS2  RXCAN  --        --  --                                     Up        Port S I/O, RX of CAN

31
Freescale Semiconductor                                                                               Table 1-8. Pin-Out Summary(1) (Sheet 3 of 8)

                                                                          Package              Function                            Internal Pull
                                                                              Pin                                                    Resistor

                                                                         LQ LQ                                             Power                                   Description
                                                                         FP FP                                             Supply
                                                                         100 64          2nd    3rd    4th    5th    6th                            Reset
                                                                         28 19     Pin  Func.  Func.  Func.  Func.  Func.          CTRL             State
                                                                         29 --     PS3
                                                                         30 --     PS4  TXCAN  --        --  --     --     VDDX PERS/PPSS           Up     Port S I/O, TX of CAN
                                                                         31 --     PS5
                                                                         32 --     PS6  PWM0   SCL    MISO   --     --     VDDX PERS/PPSS           Up     Port S I/O, MISO of SPI, SCL of
                                                                         33 20     PS7
                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02  34 21     PR0                                                                     IIC, PWM channel 0
                                                                         35 22     PR1
                                                                         36 23     PR2  PWM1 KWS5 MOSI       --     --     VDDX PERS/PPSS           Up     Port S I/O, MOSI of SPI, PWM
                                                                         37 24     PR3
                                                                         38 25     PP0                                                                     channel 1, key wakeup
                                                                         39 26     PP1
                                                                         40 27     PP2  PWM2 KWS6     SCK    --     --     VDDX PERS/PPSS           Up     Port S I/O, SCK of SPI, PWM
                                                                                   PP3
                                                                                                                                                           channel2, key wakeup

                                                                                        PWM3   SDA       SS  --     --     VDDX PERS/PPSS           Up     Port S I/O, SS of SPI, SDA of

                                                                                                                                                           IIC, PWM channel 3

                                                                                        IOC0_6 KWR0      --  --     --     VDDX PERR/PPSR Down Port R I/O, timer0 Channel, Key

                                                                                                                                                           wakeup

                                                                                        IOC0_7 KWR1      --  --     --     VDDX PERR/PPSR Down Port R I/O, timer0 Channel, Key

                                                                                                                                                           wakeup

                                                                                        IOC1_6 KWR2      --  --     --     VDDX PERR/PPSR Down Port R I/O, timer1 Channel, Key

                                                                                                                                                           wakeup

                                                                                        IOC1_7 KWR3      --  --     --     VDDX PERR/PPSR Down Port R I/O, timer1 Channel, Key

                                                                                                                                                           wakeup                           Device Overview MC9S12HY/HA-Family

                                                                                        PWM0   FP0       --  --     --     VDDX PERP/PPSP Down Port P I/O, LCD Frontplane

                                                                                                                                                           driver, PWM channel

                                                                                        PWM1   FP1       --  --     --     VDDX PERP/PPSP Down Port P I/O, LCD Frontplane

                                                                                                                                                           driver, PWM channel

                                                                                        PWM2   FP2       --  --     --     VDDX PERP/PPSP Down Port P I/O, LCD Frontplane

                                                                                                                                                           driver, PWM channel

                                                                                        PWM3   FP3       --  --     --     VDDX PERP/PPSP Down Port P I/O, LCD Frontplane

                                                                                                                                                           driver, PWM channel

32
Freescale Semiconductor                                                                               Table 1-8. Pin-Out Summary(1) (Sheet 4 of 8)

                                                                         Package               Function                            Internal Pull
                                                                            Pin                                                      Resistor

                                                                         LQ LQ          2nd     3rd    4th    5th    6th   Power                            Reset              Description
                                                                                       Func.   Func.  Func.  Func.  Func.  Supply                           State
                                                                                                                                                                   Port P I/O, LCD Frontplane
                                                                         FP FP    Pin  PWM4                                        CTRL                            driver, PWM channel

                                                                         100 64                                                                                    Port P I/O, LCD Frontplane
                                                                                                                                                                   driver, PWM channel
                                                                         41 --    PP4          FP4       --  --     --     VDDX PERP/PPSP Down
                                                                                                                                                                   Port P I/O, LCD Frontplane
                                                                         42 --    PP5  PWM5    FP5       --  --     --     VDDX PERP/PPSP Down                     driver, PWM channel

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02  43 --    PP6  PWM6    FP6       --  --     --     VDDX PERP/PPSP Down                     Port P I/O, LCD Frontplane
                                                                                                                                                                   driver, PWM channel
                                                                         44 --    PP7  PWM7    FP7       --  --     --     VDDX PERP/PPSP Down
                                                                                                                                                                   Port T I/O, LCD Frontplane
                                                                         45 28    PT0  IOC1_4  KWT0   FP8    --     --     VDDX PERT/PPST                   Down   driver, timer1 channel, key
                                                                                                                                                                   wakeup
                                                                         46 29    PT1  IOC1_5  KWT1   FP9    --     --     VDDX PERT/PPST                   Down
                                                                                                                                                                   Port T I/O, LCD Frontplane
                                                                         47 30    PT2  IOC1_6  KWT2   FP10   --     --     VDDX PERT/PPST                   Down   driver, timer1 channel, key
                                                                                                                                                                   wakeup
                                                                         48 31    PT3  IOC1_7  KWT3   FP11   --     --     VDDX PERT/PPST                   Down
                                                                                                                                                                   Port T I/O, LCD Frontplane
                                                                         49 --    PR4  FP12    --        --  --     --     VDDX PERR/PPSR Down                     driver, timer1 channel, key  Device Overview MC9S12HY/HA-Family
                                                                                                                                                                   wakeup
                                                                         50 32 RESET   --      --        --  --     --     VDDX                     PULLUP
                                                                                                                                                                   Port T I/O, LCD Frontplane
                                                                         51 33    PT4  IOC0_4  KWT4   FP13   --     --     VDDX PERT/PPST                   Down   driver, timer1 channel, key
                                                                                                                                                                   wakeup

                                                                                                                                                                   Port R I/O, LCD Frontplane
                                                                                                                                                                   driver

                                                                                                                                                                   External reset

                                                                                                                                                                   Port T I/O, LCD Frontplane
                                                                                                                                                                   driver, timer0 channel, key
                                                                                                                                                                   wakeup

33
Freescale Semiconductor                                                                               Table 1-8. Pin-Out Summary(1) (Sheet 5 of 8)

                                                                          Package              Function                            Internal Pull
                                                                              Pin                                                    Resistor

                                                                         LQ LQ                                             Power                                   Description
                                                                         FP FP                                             Supply
                                                                         100 64          2nd    3rd    4th    5th    6th                            Reset
                                                                         52 34     Pin  Func.  Func.  Func.  Func.  Func.          CTRL             State
                                                                                   PT5
                                                                         53 35     PT6  IOC0_5 KWT5   FP14   --     --     VDDX PERT/PPST           Down Port T I/O, LCD Frontplane
                                                                                   PT7
                                                                         54 36     PR5                                                                     driver, timer0 channel, key
                                                                                   PR6
                                                                         55 --     PH0                                                                     wakeup
                                                                         56 --     PH1
                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02  57 37          IOC0_6 KWT6   FP15   --     --     VDDX PERT/PPST           Down Port T I/O, LCD Frontplane
                                                                         58 38
                                                                                                                                                           driver, timer0 channel, key

                                                                                                                                                           wakeup

                                                                                        IOC0_7 KWT7   FP16   --     --     VDDX PERT/PPST           Down Port T I/O, LCD Frontplane

                                                                                                                                                           driver, timer0 channel, key

                                                                                                                                                           wakeup

                                                                                        SDA    FP17      --  --     --     VDDX PERR/PPSR Down Port R I/O, LCD Frontplane

                                                                                                                                                           driver, SDA of IIC

                                                                                        SCL    FP18      --  --     --     VDDX PERR/PPSR Down Port R I/O, LCD Frontplane

                                                                                                                                                           driver, SCL of IIC

                                                                                        MISO   SCL    FP19   --     --     VDDX PERH/PPSH Down Port H I/O, LCD Frontplane

                                                                                                                                                           driver, MISO of SPI, SCL of IIC

                                                                                        MOSI   FP20      --  --     --     VDDX PERH/PPSH Down Port HI/O, LCD Frontplane

                                                                                                                                                           driver, MOSI of SPI

                                                                         59 39     PH2  ECLK   SCK    FP21   --     --     VDDX PERH/PPSH Down Port HI/O, LCD Frontplane                    Device Overview MC9S12HY/HA-Family

                                                                                                                                                           driver, SCK of SPI, Bus clock

                                                                                                                                                           output

                                                                         60 40     PH3  SS     SDA    FP22   --     --     VDDX PERH/PPSH Down Port H I/O, LCD Frontplane

                                                                                                                                                           driver, SS of SPI, SDA of IIC

                                                                         61 41 VSSX     --     --        --  --     --     --      --               --             --

                                                                         62 42 VDDX     --     --        --  --     --     --      --               --             --

                                                                         63 --     PH4  FP23   --        --  --     --     VDDX PERH/PPSH Down Port HI/O, LCD Frontplane

                                                                                                                                                           driver

34
Freescale Semiconductor                                                                               Table 1-8. Pin-Out Summary(1) (Sheet 6 of 8)

                                                                         Package               Function                            Internal Pull
                                                                            Pin                                                      Resistor

                                                                         LQ LQ          2nd     3rd    4th    5th    6th   Power                    Reset              Description
                                                                                       Func.   Func.  Func.  Func.  Func.  Supply                   State
                                                                                                                                                           Port H I/O, LCD Frontplane
                                                                         FP FP    Pin  FP24                                        CTRL                    driver
                                                                                                                                                           Port H I/O, LCD Frontplane
                                                                         100 64                                                                            driver
                                                                                                                                                           Port H I/O, LCD Frontplane
                                                                         64 --    PH5          --        --  --     --     VDDX PERH/PPSH Down             driver
                                                                                                                                                           Port R I/O, LCD Frontplane
                                                                         65 --    PH6  FP25    --        --  --     --     VDDX PERH/PPSH Down             driver
                                                                                                                                                           Port B I/O, LCD Frontplane
                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02  66 --    PH7  FP26    --        --  --     --     VDDX PERH/PPSH Down             driver

                                                                         67 --    PR7  FP27    --        --  --     --     VDDX PERR/PPSR Down                                --
                                                                                                                                                                              --
                                                                         68 --    PB0  FP28    --        --  --     --     VDDX    PUCR             Down                      --
                                                                                                                                                                       Oscillator pin
                                                                         69 43 VDDR    --      --        --  --     --     --      --               --
                                                                                                                                                                       Oscillator pin
                                                                         70 44 VSS3    --      --        --  --     --     --      --               --
                                                                                                                                                           Port A I/O, LCD Frontplane
                                                                         71 44 VSSPLL  --      --        --  --     --     --      --               --     driver, IRQ input
                                                                                                                                                           Port A I/O, LCD Frontplane
                                                                         72 45 EXTAL   --      --        --  --     --     VDDPL   --               --     driver, XIRQ input
                                                                                                                                                           Port A I/O, LCD Frontplane
                                                                                                                           L                               driver
                                                                                                                                                           Port A I/O, LCD Frontplane
                                                                         73 46 XTAL    --      --        --  --     --     VDDPL   --               --     driver, API clock output

                                                                                                                           L                                                           Device Overview MC9S12HY/HA-Family

                                                                         74 47    PA0  IRQ     FP29      --  --     --     VDDX    PUCR             Down

                                                                         75 48    PA1  XIRQ    FP30      --  --     --     VDDX    PUCR             Down

                                                                         76 49    PA2  FP31    --        --  --     --     VDDX    PUCR             Down

                                                                         77 50    PA3  API_EX  FP32      --  --     --     VDDX    PUCR             Down

                                                                                       TCLK

35
Freescale Semiconductor                                                                              Table 1-8. Pin-Out Summary(1) (Sheet 7 of 8)

                                                                         Package              Function                            Internal Pull
                                                                            Pin                                                     Resistor

                                                                         LQ LQ                                            Power                                   Description
                                                                                                                          Supply
                                                                                        2nd    3rd    4th    5th    6th                            Reset
                                                                         FP FP    Pin  Func.  Func.  Func.  Func.  Func.          CTRL             State
                                                                                        FP33
                                                                         100 64         FP34
                                                                                        FP35
                                                                         78 --    PA4   FP36  --        --  --     --     VDDX    PUCR             Down Port A I/O, LCD Frontplane
                                                                                        FP37
                                                                                        FP38                                                              driver
                                                                                        FP39
                                                                         79 --    PA5   BP0   --        --  --     --     VDDX    PUCR             Down Port A I/O, LCD Frontplane
                                                                                        BP1
                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02                 BP2                                                               driver
                                                                                        BP3
                                                                         80 --    PA6         --        --  --     --     VDDX    PUCR             Down Port A I/O, LCD Frontplane
                                                                                          --
                                                                                       MODC                                                               driver

                                                                         81 --    PA7   VRL   --        --  --     --     VDDX    PUCR             Down Port A I/O, LCD Frontplane

                                                                                                                                                          driver

                                                                         82 --    PB1         --        --  --     --     VDDX    PUCR             Down Port B I/O, LCD Frontplane

                                                                                                                                                          driver

                                                                         83 --    PB2         --        --  --     --     VDDX    PUCR             Down Port B I/O, LCD Frontplane

                                                                                                                                                          driver

                                                                         84 --    PB3         --        --  --     --     VDDX    PUCR             Down Port B I/O, LCD Frontplane

                                                                                                                                                          driver

                                                                         85 51    PB4         --        --  --     --     VDDX    PUCR             Down Port B I/O, LCD Backplane

                                                                                                                                                          driver

                                                                         86 52    PB5         --        --  --     --     VDDX    PUCR             Down Port B I/O, LCD Backplane

                                                                                                                                                          driver                         Device Overview MC9S12HY/HA-Family

                                                                         87 53    PB6         --        --  --     --     VDDX    PUCR             Down Port B I/O, LCD Backplane

                                                                                                                                                          driver

                                                                         88 54    PB7         --        --  --     --     VDDX    PUCR             Down Port B I/O, LCD Backplane

                                                                                                                                                          driver

                                                                         89 55 VLCD           --        --  --     --     VDDX    --               --     Voltage reference pin for the

                                                                                                                                                          LCD driver.

                                                                         90 56 BKGD           --        --  --     --     VDDX    Always on        Up     Background debug, Mode

                                                                                                                                                          selection pin

36                                                                       91 57 VSSA           --        --  --     --     --      --               --                    --
Freescale Semiconductor                                                                                                   Table 1-8. Pin-Out Summary(1) (Sheet 8 of 8)

                                                                         Package                                      Function                                               Internal Pull
                                                                            Pin                                                                                                Resistor

                                                                         LQ LQ                                                                    Power                                                Description
                                                                                                                                                  Supply
                                                                                        2nd    3rd                         4th       5th    6th                                     Reset
                                                                         FP FP    Pin  Func.  Func.                       Func.     Func.  Func.                             CTRL   State

                                                                         100 64

                                                                         92 58 VDDA    VRH                            --        --  --     --                            --  --                    --  --

                                                                         93 59 PAD00 AN00 KWAD0                                 --  --     --     VDDA                       PERAD  Disabled Port AD I/O, analog input of

                                                                                                                                                                                                       ATD, key wakeup

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02  94 60 PAD01 AN01 KWAD1                                 --  --     --     VDDA                       PERAD  Disabled Port AD I/O, analog input of

                                                                                                                                                                                                       ATD, key wakeup

                                                                         95 61 PAD02 AN02 KWAD2                                 --  --     --     VDDA                       PERAD  Disabled Port AD I/O, analog input of

                                                                                                                                                                                                       ATD, key wakeup

                                                                         96 62 PAD03 AN03 KWAD3                                 --  --     --     VDDA                       PERAD  Disabled Port AD I/O, analog input of

                                                                                                                                                                                                       ATD, key wakeup

                                                                         97 63 PAD04 AN04 KWAD4                                 --  --     --     VDDA                       PERAD  Disabled Port AD I/O, analog input of

                                                                                                                                                                                                       ATD, key wakeup

                                                                         98 64 PAD05 AN05 KWAD5                                 --  --     --     VDDA                       PERAD  Disabled Port AD I/O, analog input of

                                                                                                                                                                                                       ATD, key wakeup

                                                                         99 -- PAD06 AN06 KWAD6                                 --  --     --     VDDA                       PERAD  Disabled Port AD I/O, analog input of

                                                                                                                                                                                                       ATD, key wakeup

                                                                         100 -- PAD07 AN07 KWAD7                                --  --     --     VDDA                       PERAD  Disabled Port AD I/O, analog input of

                                                                                                                                                                                                       ATD, key wakeup

                                                                         1. Table shows a superset of pin functions. Not all functions are available on all derivatives                                                         Device Overview MC9S12HY/HA-Family

                                                                         2. When Routing the IIC to PR/PH port, in order to overwrite the internal pull-down during reset, the external IIC pull-up resistor should be < =4.7K

                                                                         3. When IRQ/XIRQ is enabled, the internal pull-down function will be disabled, the external pull-up resistor is required

                                                                         4. VDDPLL is a internal 1.8V voltage supply

                                                                                                                                           NOTE

                                                                                  For devices assembled in 64-pin package all non-bonded out pins should be configured as outputs after
                                                                                  reset in order to avoid current drawn from floating inputs. Refer to Table 1-8 for affected pins.

37
Device Overview MC9S12HY/HA-Family

1.7.3 Detailed Signal Descriptions

1.7.3.1 EXTAL, XTAL -- Oscillator Pins
EXTAL and XTAL are the crystal driver and external clock pins. On reset all the device clocks are derived
from the internal reference clock. XTAL is the oscillator output.

1.7.3.2 RESET -- External Reset Pin
The RESET pin is an active low bidirectional control signal. It acts as an input to initialize the MCU to a
known start-up state, and an output when an internal MCU function causes a reset. The RESET pin has an
internal pull-up device.

1.7.3.3 TEST -- Test Pin
This input only pin is reserved for factory test. This pin has an internal pull-down device.

                                                           NOTE
                  The TEST pin must be tied to VSSA in all applications.

1.7.3.4 BKGD / MODC -- Background Debug and Mode Pin
The BKGD/MODC pin is used as a pseudo-open-drain pin for the background debug communication. It
is used as a MCU operating mode select pin during reset. The state of this pin is latched to the MODC bit
at the rising edge of RESET. The BKGD pin has an internal pull-up device.

1.7.3.5 PAD[7:0] / AN[7:0] / KWAD[7:0]-- Port AD Input Pins of ATD [7:0]
PAD[7:0] are a general-purpose input or output pins and analog inputs AN[7:0] of the analog-to-digital
converter ATD. They can be configured as keypad wakeup inputs.

1.7.3.6 PA[7:4] / FP[36:33]-- Port A I/O Pins [7:4]
PA[7:4] are a general-purpose input or output pins. They can be configured as frontplane segment driver
outputs FP[36:33].

1.7.3.7 PA[3:2] / API_EXTCLK / FP[32:31]-- Port A I/O Pins [3:2]
PA[3:2] are a general-purpose input or output pins. They can be configured as frontplane segment driver
outputs FP[32:31]. PA3 can also be configure as API_EXTCLK.

1.7.3.8 PA1 / XIRQ / FP[30]-- Port A I/O Pin 1
PA1 is a general-purpose input or output pin. It can be configured as frontplane segment driver outputs
FP[30]. It also provide the non-maskable interrupt request input that provides a means of applying
asynchronous interrupt requests. This will wake up the MCU from stop or wait mode. The XIRQ interrupt

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

38                                                  Freescale Semiconductor
                                                                                                                                      Device Overview MC9S12HY/HA-Family

is level sensitive and active low. As XIRQ is level sensitive, while this pin is low the MCU will not enter
STOP mode. After Reset, the XIRQ default is not enabled.

1.7.3.9 PA0 / IRQ / FP[29]-- Port A I/O Pin 0
PA0 is a general-purpose input or output pin. It can be configured as frontplane segment driver outputs
FP[29].Tthe maskable interrupt request input that provides a means of applying asynchronous interrupt
requests.

1.7.3.10 PB[7:4] / BP[3:0] -- Port B I/O Pins [7:4]
PB[7:4] are a general-purpose input or output pins. They can be configured as backplane segment driver
outputs BP[3:0].

1.7.3.11 PB[3:0] / FP[39:37,28] -- Port B I/O Pins [3:0]
PB[3:0] are a general-purpose input or output pins. They can be configured as frontplane segment driver
outputs FP[39:37,28].

1.7.3.12 PS7 / PWM3 / SDA / SS -- Port S I/O Pin 7
PS7 is a general-purpose input or output pin. It can be configured as the slave selection pin SS for the serial
peripheral interface (SPI). It can be configured as the serial data pin SDA as IIC module. It can be
configured as PWM channel 3.

1.7.3.13 PS6 / PWM2 / SCK / KWS6 -- Port S I/O Pin 6
PS6 is a general-purpose input or output pin. It can be configured as the serial clock SCK of the serial
peripheral interface (SPI). It can be configured as PWM channel 2. It can be configured as keypad wakeup
input.

1.7.3.14 PS5 / PWM1 / MOSI / KWS5 -- Port S I/O Pin 5
PS5 is a general-purpose input or output pin. It can be configured as the master output (during master
mode) or slave input pin (during slave mode) MOSI of the serial peripheral interface (SPI). It can be
configured as PWM channel1. It can configured as keypad wakeup input.

1.7.3.15 PS4 / PWM0 / SCL / MISO -- Port S I/O Pin 4
PS4 is a general-purpose input or output pin. It can be configured as the master input (during master mode)
or slave output pin (during slave mode) MISO for the serial peripheral interface (SPI).It can be configured
as the serial clock pin SCL as IIC module.It can be configured as PWM channel0

1.7.3.16 PS3 / TXCAN -- Port S I/O Pin 3
PS3 is a general-purpose input or output pin. It can be configured as the transmit pin TXCAN of the
scalable controller area network controller (CAN).

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                  39
Device Overview MC9S12HY/HA-Family

1.7.3.17 PS2 / RXCAN -- Port S I/O Pin 2
PS3 is a general-purpose input or output pin. It can be configured as the receive pin RXCAN of the scalable
controller area network controller (CAN).

1.7.3.18 PS1 / PWM7 / TXD -- Port S I/O Pin 1
PS1 is a general-purpose input or output pin. It can be configured as the transmit pin TXD of serial
communication interface(SCI). It can be configured as PWM channel 7.

1.7.3.19 PS0 / PWM6 / RXD -- Port S I/O Pin 0
PS0 is a general-purpose input or output pin. It can be configured as the receive pin RXD of serial
communication interface(SCI). It can be configured as PWM channel 6.

1.7.3.20 PR7 / FP[27] -- Port R I/O Pin 7
PR7 is a general-purpose input or output pin. It can be configured as frontplane segment driver output
FP[27].

1.7.3.21 PR6 / SCL / FP[18]-- Port R I/O Pin 6
PR6 is a general-purpose input or output pin. It can be configured as frontplane segment driver output
FP[18]. It can be configured as the serial clock pin SCL of IIC.

1.7.3.22 PR5 / SDA / FP[17]-- Port R I/O Pin 5
PR5 is a general-purpose input or output pin. It can be configured as frontplane segment driver output
FP[17]. It can be configured as the serial data pin SDA of IIC.

1.7.3.23 PR4 / FP[12] -- Port R I/O Pin 4
PR4 is a general-purpose input or output pin. It can be configured as frontplane segment driver output
FP[12].

1.7.3.24 PR[3:2] / IOC1[7:6] / KWR[3:2] -- Port R I/O Pins [3:2]
PR[3:2] are a general-purpose input or output pins. They can be configured as timer (TIM1) channels 7-6.
The can be configured as keypad wakeup inputs.

1.7.3.25 PR[1:0] / IOC0[7:6] / KWR[1:0] -- Port R I/O Pins [1:0]
PR[1:0] are a general-purpose input or output pins. They can be configured as timer (TIM0) channels 7-6.
They can be configured as keypad wakeup inputs.

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

40                                                  Freescale Semiconductor
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1.7.3.26 PP[7:0] / PWM[7:0] / FP[7:0] -- Port P I/O Pins [7:0]
PP[7:0] are a general-purpose input or output pins. They can be configured as frontplane segment driver
outputs FP[7:0]. They can be configured as pulse width modulator (PWM) channels 7-0 output.

1.7.3.27 PH[7:4] / FP[26:23] -- Port H I/O Pins [7:4]
PH[7:4] are a general-purpose input or output pins. They can be configured as frontplane segment driver
outputs FP[26:23].

1.7.3.28 PH3 / SS / SDA / FP[22]-- Port H I/O Pin 3
PH3 is a general-purpose input or output pin. It can be configured as frontplane segment driver output
FP[22]. It can be configured as the slave selection pin SS for the serial peripheral interface (SPI). It can be
configured as the serial data pin SDA as IIC module.

1.7.3.29 PH2 / ECLK / SCK / FP[21] -- Port H I/O Pin 2
PH2 is a general-purpose input or output pin. It can be configured as frontplane segment driver output
FP[21]. It can be configured as the serial clock SCK of the serial peripheral interface (SPI). It can be
configured to drive the internal bus clock ECLK. ECLK can be used as a timing reference. The ECLK
output has a programmable prescaler.

1.7.3.30 PH1 / MOSI / FP[20] -- Port H I/O Pin 1
PH1 is a general-purpose input or output pin. It can be configured as frontplane segment driver output
FP[20]. It can be configured as the master output (during master mode) or slave input pin (during slave
mode) MOSI of the serial peripheral interface (SPI).

1.7.3.31 PH0 / MISO / SCL / FP[19] -- Port H I/O Pin 0
PH0 is a general-purpose input or output pin. It can be configured as frontplane segment driver output
FP[19]. It can be configured as the master input (during master mode) or slave output pin (during slave
mode) MISO for the serial peripheral interface (SPI).It can be configured as the serial clock pin SCL as
IIC module.

1.7.3.32 PT[7:4] / IOC0[7:4] / KWT[7:4] / FP[16:13] -- Port T I/O Pins [7:4]
PT[7:4] are a general-purpose input or output pins. They can be configured as frontplane segment driver
outputs FP[16:13]. They can be configured as timer (TIM0) channels 7-4. They can be configured as key
wakeup inputs.

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                  41
Device Overview MC9S12HY/HA-Family

1.7.3.33 PT[3:0] / IOC1[7:4] /KWT [3:0] / FP[11:8] -- Port T I/O Pin [3:0]
PT[3:0] are a general-purpose input or output pins. They can be configured as frontplane segment driver
outputs FP[11:8]. They can be configured as timer (TIM1) channels 7-4. They can be configured as key
wakeup inputs.

1.7.3.34 PU[7] / M1C1P-- Port U I/O Pin [7]
PU[7] is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor drive. The pin interfaces to the coils of motor 1.

1.7.3.35 PU[6] / IOC0_3 / M1C1M-- Port U I/O Pin [6]
PU[6] is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor drive. The pin interfaces to the coils of motor 1. It can aslo be configured as timer
(TIM0) channel 3

1.7.3.36 PU[5] / M1C0P-- Port U I/O Pin [5]
PU[5] is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor drive. The pin interfaces to the coils of motor 1.

1.7.3.37 PU[4] / IOC0_2 / M1C0M-- Port U I/O Pin [4]
PU[4] is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor drive. The pin interfaces to the coils of motor 1. It can aslo be configured as timer
(TIM0) channel 2

1.7.3.38 PU[3] / M0C1P-- Port U I/O Pin [3]
PU[3] is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor drive. The pin interfaces to the coils of motor 0.

1.7.3.39 PU[2] / IOC0_1 / M0C1M-- Port U I/O Pin [2]
PU[2] is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor drive. The pin interfaces to the coils of motor 0. It can aslo be configured as
timer(TIM0) channel 1

1.7.3.40 PU[1] / M0C0P-- Port U I/O Pin [1]
PU[1] is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor drive. The pin interfaces to the coils of motor 0.

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

42                                                  Freescale Semiconductor
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1.7.3.41 PU[0] / IOC0_0 / M0C0M-- Port U I/O Pin [0]
PU[0] is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor drive. The pin interfaces to the coils of motor 0. It can aslo be configured as
timer(TIM0) channel 0

1.7.3.42 PV[7] / M3C1P-- Port V I/O Pin [7]
PV[7] is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor drive. The pin interfaces to the coils of motor 3.

1.7.3.43 PV[6] / IOC1_3 / M3C1M-- Port V I/O Pin [6]
PV[6] is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor drive. The pin interfaces to the coils of motor 3. It can aslo be configured as timer
(TIM1) channel 3

1.7.3.44 PV[5] / M3C0P-- Port V I/O Pin [5]
PV[5] is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor drive. The pin interfaces to the coils of motor 3.

1.7.3.45 PV[4] / IOC1_2 / M3C0M-- Port V I/O Pin [4]
PV[4] is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor drive. The pin interfaces to the coils of motor 3. It can aslo be configured as timer
(TIM1) channel 2

1.7.3.46 PV3 / SS / PWM7 / SDA / M2C1P -- Port V I/O Pin 3
PV3 is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor driver. It interface to the coil of motor 2. It can be configured as the slave selection
pin SS for the serial peripheral interface (SPI). It can be configured as the serial data pin SDA as IIC
module. It can be configured as PWM channel 7.

1.7.3.47 PV2 / PWM6 / SCK / IOC1_1 / M2C1M-- Port V I/O Pin 2
PV2 is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor driver. It interface to the coil of motor 2. It can be configured as timer(TIM1) channel
1. It can be configured as the serial clock SCK of the serial peripheral interface (SPI). It can be configured
as PWM channel 6.

1.7.3.48 PV1 / PWM5 / MOSI / M2C0P -- Port V I/O Pin 1
PV1 is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor driver. It interface to the coil of motor 2. It can be configured as the master output

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                  43
Device Overview MC9S12HY/HA-Family

(during master mode) or slave input pin (during slave mode) MOSI of the serial peripheral interface (SPI).
It can be configured as PWM channel 5.

1.7.3.49 PV0 / MISO / PWM4 / SCL / IOC1_0 / M2C0M -- Port V I/O Pin 0
PV0 is a general-purpose input or output pin. It can be configured as high current PWM output pin which
can be used for motor driver. It interface to the coil of motor 2. It can be configured as timer (TIM1)
channel 0. It can be configured as the master input (during master mode) or slave output pin (during slave
mode) MISO for the serial peripheral interface (SPI). It can be configured as the serial clock pin SCL of
IIC module. It can be configured as PWM channel 4.

1.7.4 Power Supply Pins

MC9S12HY/HA-Family power and ground pins are described below. Because fast signal transitions place
high, short-duration current demands on the power supply, use bypass capacitors with high-frequency
characteristics and place them as close to the MCU as possible.

                                                           NOTE
                  All VSS pins must be connected together in the application.

1.7.4.1 VDDX / VSSX -- Power and Ground Pins for I/O Drivers
External power and ground for I/O drivers. Bypass requirements depend on how heavily the MCU pins are
loaded.

1.7.4.2 VDDR -- Power Pin for Internal Voltage Regulator
Power supply input to the internal voltage regulator.

1.7.4.3 VSS3 -- Core Ground Pin
The voltage supply of nominally 1.8 V is derived from the internal voltage regulator. The return current
path is through the VSS3 pin. No static external loading of these pins is permitted.

1.7.4.4 VSSPLL -- Ground Pin for PLL
This pin provides ground for the oscillator and the phased-locked loop. The voltage supply of nominally
1.8 V is derived from the internal voltage regulator. On 64LQFP, it will be bonded together with VSS3.

1.7.4.5 VDDA/VRH / VSSA/VRL -- Power Supply Pins for ATD and Voltage
               Regulator and ATD Reference Voltage inputs

These are the power supply and ground input pins for Port AD IO, the analog-to-digital converter and the
voltage regulator. And also server as the reference voltage input pins for the analog-to-digital converter.

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

44                                                  Freescale Semiconductor
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1.7.4.6 VDDM[2:1] / VSSM[2:1]-- Power Supply Pins for Motor 0 to 3
External power supply pins for the Port U and Port V. VDDM2 and VDDM1 as well as VSSM2 and
VSSM1 are internal connected together.

1.7.4.7 VLCD-- Power Supply Reference Pin for LCD driver

VLCD is the voltage reference pin for the LCD driver. Adjusting the voltage on this pin will change the
display contrast.

1.7.4.8  Power and Ground Connection Summary

                         Table 1-9. Power and Ground Connection Summary

                         Mnemonic   Nominal  Description
                                    Voltage

                            VDDR    5.0 V    External power supply to internal voltage
                            VDDX    5.0 V    regulator
                            VSSX     0V
                         VDDA/VRH   5.0 V    External power and ground, supply to pin
                         VSSA/VRL    0V      drivers

                            VSS3     0V      Operating voltage and ground for the
                           VSSPLL    0V      analog-to-digital converters and the
                                             reference for the internal voltage regulator,
                         VDDM[2:1]  5.0 V    allows the supply voltage to the A/D to be
                         VSSM[2:1]   0V      bypassed independently.AlsorReference
                                    5.0 V    voltages for the analog-to-digital converter.
                            VLCD
                                             Internal power and ground generated by
                                             internal regulator for the internal core.

                                             Provides operating voltage and ground for
                                             the phased-locked loop. This allows the
                                             supply voltage to the PLL to be bypassed
                                             independently. Internal power and ground
                                             generated by internal regulator.

                                             External power and ground, supply to Port
                                             U/V motor drivers

                                             External voltage reference for the LCD
                                             driver

1.8 System Clock Description

For the system clock description please refer to chapter Chapter 7, "S12 Clock, Reset and Power
Management Unit (S12CPMU) Block Description. For the LCD IRCCLK in Table 18-8. LCD Clock and
Frame Frequency, it is always connected to the internal 1MHZ RC output.

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                     45
Device Overview MC9S12HY/HA-Family

1.9 Modes of Operation

The MCU can operate in different modes. These are described in 1.9.1 Chip Configuration Summary.
The MCU can operate in different power modes to facilitate power saving when full system performance
is not required. These are described in 1.9.2 Low Power Operation.
Some modules feature a software programmable option to freeze the module status whilst the background
debug module is active to facilitate debugging.

1.9.1 Chip Configuration Summary

The different modes and the security state of the MCU affect the debug features (enabled or disabled). The
operating mode out of reset is determined by the state of the MODC signal during reset (see Table 1-10).
The MODC bit in the MODE register shows the current operating mode and provides limited mode
switching during operation. The state of the MODC signal is latched into this bit on the rising edge of
RESET.

                                                           Table 1-10. Chip Modes

            Chip Modes            MODC
    Normal single chip               1
    Special single chip              0

1.9.1.1 Normal Single-Chip Mode

This mode is intended for normal device operation. The opcode from the on-chip memory is being
executed after reset (requires the reset vector to be programmed correctly). The processor program is
executed from internal memory.

1.9.1.2 Special Single-Chip Mode

This mode is used for debugging single-chip operation, boot-strapping, or security related operations. The
background debug module BDM is active in this mode. The CPU executes a monitor program located in
an on-chip ROM. BDM firmware waits for additional serial commands through the BKGD pin.

1.9.2 Low Power Operation

The MC9S12HY/HA has two static low-power modes Pseudo Stop and Stop Mode. For a detailed
description refer to S12CPMU section.

1.10 Security

The MCU security mechanism prevents unauthorized access to the Flash memory. Refer to Section 5.4.1
Security and Section 17.5 Security

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

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1.11 Resets and Interrupts

Consult the S12 CPU manual and the S12SINT section for information on exception processing.

1.11.1 Resets

Table 1-11. lists all Reset sources and the vector locations. Resets are explained in detail in the Section
Chapter 7 S12 Clock, Reset and Power Management Unit (S12CPMU) Block Description

                         Table 1-11. Reset Sources and Vector Locations

Vector Address           Reset Source                    CCR             Local Enable
                                                         Mask
     0xFFFE
     0xFFFE              Power-On Reset (POR)            None            None
     0xFFFE              Low Voltage Reset (LVR)
     0xFFFE                                              None            None
     0xFFFC                 External pin RESET
     0xFFFA                Illegal Address Reset         None            None
                            Clock monitor reset
                           COP watchdog reset            None            None

                                                         None OSCE Bit in CPMUOSC register

                                                         None CR[2:0] in CPMUCOP register

1.11.2 Vectors

Table 1-12 lists all interrupt sources and vectors in the default order of priority. The interrupt module (see
Chapter 4, "Interrupt Module (S12SINTV1)) provides an interrupt vector base register (IVBR) to relocate
the vectors.

                                       Table 1-12. Interrupt Vector Locations (Sheet 1 of 3)

Vector Address(1)                 Interrupt Source       CCR               Local Enable
                                                         Mask
Vector base + 0xF8       Unimplemented instruction trap                          None
Vector base+ 0xF6                          SWI           None                    None
Vector base+ 0xF4                         XIRQ           None            IRQCR (XIRQEN)
Vector base+ 0xF2                          IRQ           X Bit            IRQCR (IRQEN)
Vector base+ 0xF0                                         I bit          CPMUINT (RTIE)
Vector base+ 0xEE                Real time interrupt      I bit            TIM0TIE (C0I)
Vector base + 0xEC             TIM0 timer channel 0       I bit            TIM0TIE (C1I)
Vector base+ 0xEA              TIM0 timer channel 1       I bit            TIM0TIE (C2I)
Vector base+ 0xE8              TIM0 timer channel 2       I bit            TIM0TIE (C3I)
Vector base+ 0xE6              TIM0 timer channel 3       I bit            TIM0TIE (C4I)
Vector base + 0xE4             TIM0 timer channel 4       I bit            TIM0TIE (C5I)
Vector base+ 0xE2              TIM0 timer channel 5       I bit            TIM0TIE (C6I)
                               TIM0 timer channel 6       I bit

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

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Device Overview MC9S12HY/HA-Family

                        Table 1-12. Interrupt Vector Locations (Sheet 2 of 3)

    Vector Address(1)               Interrupt Source       CCR                     Local Enable
                                                           Mask
    Vector base+ 0xE0            TIM0 timer channel 7                              TIM0TIE (C7I)
    Vector base+ 0xDE             TIM0 timer overflow       I bit               TIM0TSRC2 (TOF)
    Vector base+ 0xDC   TIM0 Pulse accumulator A overflow   I bit              TIM0PACTL (PAOVI)
    Vector base + 0xDA  TIM0 Pulse accumulator input edge   I bit                TIM0PACTL (PAI)
    Vector base + 0xD8                                      I bit            SPICR1 (SPIE, SPTIE)
    Vector base+ 0xD6                        SPI            I bit
                                             SCI            I bit                      SCICR2
    Vector base + 0xD4                                                        (TIE, TCIE, RIE, ILIE)
    Vector base + 0xD2                          ATD        Reserved
    Vector base + 0xD0                                               I bit      ATDCTL2 (ASCIE)
    Vector base + 0xCE                        Port AD
    Vector base + 0xCC                         Port R      Reserved         PIEAD (PIEAD7-PIEAD0)
    Vector base + 0xCA                         Port S                I bit     PIER (PIER3-PIER0)
    Vector base + 0xC8              CPMU Oscillator Noise            I bit     PIES (PIES6-PIES5)
    Vector base + 0xC6                  CPMU PLL lock                I bit      CPMUINT(OSCIE)
    Vector base + 0xC4                                               I bit     CPMUINT(LOCKIE)
                                                                     I bit
                to
    Vector base + 0xC2                                     Reserved
    Vector base + 0xC0
    Vector base + 0xBE                       IIC bus                 I bit             IBCR(IBIE)

                to                  FLASH Fault Detect     Reserved          FCNFG2 (SFDIE, DFDIE)
    Vector base + 0xBC                       FLASH                                  FCNFG (CCIE)
    Vector base + 0xBA                                               I bit
    Vector base + 0xB8                  CAN wake-up                  I bit       CANRIER (WUPIE)
    Vector base + 0xB6                    CAN errors                 I bit  CANRIER (CSCIE, OVRIE)
    Vector base + 0xB4                   CAN receive                 I bit
    Vector base + 0xB2                   CAN transmit                I bit       CANRIER (RXFIE)
    Vector base + 0xB0                                               I bit    CANTIER (TXEIE[2:0])
    Vector base+ 0xAE               TIM1 timer channel 0             I bit
    Vector base + 0xAC              TIM1 timer channel 1             I bit          TIM1TIE (C0I)
    Vector base+ 0xAA               TIM1 timer channel 2             I bit          TIM1TIE (C1I)
    Vector base+ 0xA8               TIM1 timer channel 3             I bit          TIM1TIE (C2I)
    Vector base+ 0xA6               TIM1 timer channel 4             I bit          TIM1TIE (C3I)
    Vector base + 0xA4              TIM1 timer channel 5             I bit          TIM1TIE (C4I)
    Vector base+ 0xA2               TIM1 timer channel 6             I bit          TIM1TIE (C5I)
    Vector base+ 0xA0               TIM1 timer channel 7             I bit          TIM1TIE (C6I)
                                                                                    TIM1TIE (C7I)

                        MC9S12HY/HA-Family Reference Manual, Rev. 1.02

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                         Table 1-12. Interrupt Vector Locations (Sheet 3 of 3)

Vector Address(1)                Interrupt Source             CCR                    Local Enable
                                                              Mask               TIM1TSRC2 (TOF)
                                                                                TIM1PACTL (PAOVI)
Vector base+ 0x9E                TIM1 timer overflow          I bit               TIM1PACTL (PAI)

Vector base+ 0x9C        TIM1 Pulse accumulator A overflow    I bit              MCCTL1 (MCOCIE)
Vector base + 0x9A
Vector base+ 0x98        TIM1 Pulse accumulator input edge    I bit             PIET (PIET7-PIET0)
Vector base + 0x96                                                               PWMSDN (PWMIE)
Vector base + 0x94                                            Reserved           CPMUCTRL (LVIE)
                                                                               CPMUAPICTRL (APIE)
           to            Motor Control Timer Overflow         I-Bit              CPMUHTCL (HTIE)
Vector base + 0x90                                                              ATDCTL2 (ACMPIE)
Vector base + 0x8E                                            Reserved
Vector base+ 0x8C                                                                          None
Vector base + 0x8A               Port T                       I bit
Vector base + 0x88
                                 PWM emergency shutdown       I bit

                                 Low-voltage interrupt (LVI)  I bit

                         Autonomous periodical interrupt (API) I bit

Vector base + 0x86               High Temperature Interrupt             I bit
                                                                        I bit
Vector base + 0x84               ATD Compare Interrupt        Reserved
                                                                         --
Vector base + 0x82

  Vector base + 0x80             Spurious interrupt
1. 16 bits vector address based

1.11.3 Effects of Reset

When a reset occurs, MCU registers and control bits are initialized. Refer to the respective block sections
for register reset states.
On each reset, the Flash module executes a reset sequence to load Flash configuration registers.

1.11.3.1 Flash Configuration Reset Sequence Phase
On each reset, the Flash module will hold CPU activity while loading Flash module registers from the
Flash memory. If double faults are detected in the reset phase, Flash module protection and security may
be active on leaving reset. This is explained in more detail in the Flash module section.

1.11.3.2 Reset While Flash Command Active
If a reset occurs while any Flash command is in progress, that command will be immediately aborted. The
state of the word being programmed or the sector/block being erased is not guaranteed.

1.11.3.3 I/O Pins
Refer to the PIM section for reset configurations of all peripheral module ports.

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

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Device Overview MC9S12HY/HA-Family

1.11.3.4 Memory
The RAM arrays are not initialized out of reset.

1.12 COP Configuration

The COP time-out rate bits CR[2:0] and the WCOP bit in the CPMUCOP register at address 0x003C are
loaded from the Flash register FOPT. See Table 1-13 and Table 1-14 for coding. The FOPT register is
loaded from the Flash configuration field byte at global address 0x3_FF0E during the reset sequence.

                                              Table 1-13. Initial COP Rate Configuration

       NV[2:0] in                                      CR[2:0] in
    FOPT Register                                 COPCTL Register

           000                                              111
           001                                              110
           010                                              101
           011                                              100
           100                                              011
           101                                              010
           110                                              001
           111                                              000

    Table 1-14. Initial WCOP Configuration

        NV[3] in                                        WCOP in
    FOPT Register                                 COPCTL Register

             1                                               0
             0                                               1

1.13 ATD External Trigger Input Connection

The ATD module includes external trigger inputs ETRIG[3:0]. The external trigger allows the user to
synchronize ATD conversion to external trigger events. Table 1-15 shows the connection of the external
trigger inputs.

                                              Table 1-15. ATD External Trigger Sources

    External Trigger                              Connectivity
           Input

    ETRIG0                                        PP1(1)

    ETRIG1                                        PP31

    ETRIG2                                        TIM0 Channel output 2(2)

    ETRIG3                                        TIM0 Channel output 32

    1. When LCD segment output driver is enabled on PP1/PP3, the ATD

    external trigger function will be unavailable

    2. Independent of the TIM0OCPD3/2 bit setting

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

50                                                                          Freescale Semiconductor
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Consult the ATD section for information about the analog-to-digital converter module. References to
freeze mode are equivalent to active BDM mode.

1.14 S12CPMU Configuration

The bandgap reference voltage VBG and the output voltage of the temperature sensor VHT can be
connected to the ATD channel SPECIAL17 (see Table 8-15.) using the VSEL (Voltage Access Select Bit)
in CPMUHTCTL register (see Table 7-13.)

1.15 Documentation Note

The terms S12P, S12X and S12S which appear in some of the following chapters refer to the original
architecture which those modules were designed to work with. Please do not confuse them with the
S12HY/S12HA product families.
S12HY/S12HA will support only 10-bit ATD resolution, although in ATD12B8C block it still has the 12-
bit descriptions.

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                  51
Device Overview MC9S12HY/HA-Family

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

52                                                  Freescale Semiconductor
Chapter 2
Port Integration Module (S12HYPIMV1)

Revision History

Version  Revision        Effective  Author                             Description of Changes
Number      Date            Date
                                            Initial version
01.00   12 April 2008                      update typo for PER1AD register description
01.05   18 Dec 2008

2.1 Introduction

2.1.1 Overview

The S12HY Family Port Integration Module establishes the interface between the peripheral modules and
the I/O pins for all ports. It controls the electrical pin properties as well as the signal prioritization and
multiplexing on shared pins.

This document covers:

    Port A associated with the IRQ, XIRQ interrupt inputs and API_EXTCLK. Also associated with
         the LCD driver output

    Port B used as general purpose I/O and LCD driver output
    Port R associated with 2 timer module - port 7-4 inputs can be used as an external interrupt source.

         Also associated with the LCD driver output. PR also associated with the IIC
    Port T associated with 2 timer module. Also associated with the LCD driver output. It can be used

         as external interrupt source
    Port S associated with 1 SCI module, 1 IIC module and 1 MSCAN, and PWM. Port 7-6 can be used

         as an external interrupt source
    Port P connected to the PWM, also associated with LCD driver output
    Port H associated with 1 SPI, 1 IIC. Also associated with LCD driver output
    Port AD associated with one 8-channel ATD module. It an be used as an external interrupt source
    Port U/V associated with the Motor driver output. Also PV3-0 associated with 1 SPI, 1 IIC and 4

         PWM channels. PU0/PU2/PU4/PU6 and PV0/PV2/PV4/PV6 associated with TIM0 channels 0 -3
         and TIM1 channels 0 -3

Most I/O pins can be configured by register bits to select data direction and drive strength, to enable and
select pull-up or pull-down devices. Port U/V have register bits to select the slew rate control.

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

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Port Integration Module (S12HYPIMV1)

                                                           NOTE
                  This document assumes the availability of all features (100-pin package
                  option). Some functions are not available on lower pin count package
                  options. Refer to the pin-out summary section.

2.1.2 Features

The Port Integration Module includes these distinctive registers:
    Data registers and data direction registers for Ports A, B, H, T, S, P, R, U, V and AD when used as
         general purpose I/O
    Control registers to enable/disable pull devices and select pull-ups/pull-downs on Ports H, T, S, P,
         R, U and V on per-pin basis
    Control registers to enable/disable pull-up devices on Port AD on per-pin basis
    Single control register to enable/disable pull-down on Ports A and B, on per-port basis and
    Single control register to enable/disable pull-up on BKGD pin
    Control registers to enable/disable reduced output drive on Ports H, T, S, P, R, U, V and AD on
         per-pin basis
    Single control register to enable/disable reduced output drive on Ports A and B on per-port basis
    Control registers to enable/disable open-drain (wired-or) mode on Ports H, R and S. Control
         register to enable/disable slew rate control on Port U and Port V
    Interrupt flag register for pin interrupts on Ports R, Port S, Port T and AD
    Control register to configure IRQ/XIRQ pin operation
    Routing register to support module port relocation
    Free-running clock outputs

A standard port pin has the following minimum features:
    Input/output selection
    5V output drive with two selectable drive strengths
    5V digital and analog input
    Input with selectable pull-up or pull-down device

Optional features supported on dedicated pins:
    Open drain for wired-or connections
    Interrupt inputs with glitch filtering
    The output slew rate control

2.2 External Signal Description

This section lists and describes the signals that do connect off-chip.

Table 2-1 shows all the pins and their functions that are controlled by the Port Integration Module.

    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

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                                                                           Port Integration Module (S12HYPIMV1)

                                                           NOTE

                  If there is more than one function associated with a pin, the priority is
                  indicated by the position in the table from top (highest priority) to bottom
                  (lowest priority).

                                 Table 2-1. Pin Functions and Priorities

Port Pin Name     Pin Function   I/O  Description                                               Pin Function
                   & Priority1                                                                   after Reset
-  BKGD              MODC 2       I MODC input during RESET
                      BKGD       I/O BDM communication pin                                          BKGD
AD PAD[7:0]           AN[7:0]                                                                        GPIO
                   KWAD[7:0]      I ATD analog
A PA[7:4]              GPIO       I Key Wakeup                                                       GPIO
          PA[3]     FP[36:33]    I/O General purpose
                       GPIO      O LCD frontplane segment driver output
   PA[2]              FP[32]     I/O General purpose
                                 O LCD frontplane segment driver output
                  API_EXTCLK     O API output
                       GPIO      I/O General purpose
                      FP[31]     O LCD frontplane segment driver output
                       GPIO      I/O General purpose

          PA[1]          FP[30]  O LCD frontplane segment driver output
                         XIRQ    I Non-maskable level-sensitive interrupt
          PA[0]
B PB[7:4]             GPIO       I/O General purpose                                            GPIO
                      FP[29]     O LCD frontplane segment driver output
         PB[3:0]                  I Maskable level or falling edge-sensitive interrupt
                       IRQ       I/O General purpose
                      GPIO       O LCD backplane segment driver output
                     BP[3:0]     I/O General purpose
                      GPIO       O LCD frontplane segment driver output
                  FP[39:37,28]   I/O General purpose
                      GPIO

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                               55
Port Integration Module (S12HYPIMV1)

Port Pin Name      Pin Function       I/O  Description                                        Pin Function
H PH[7:4]          & Priority1                                                                after Reset
            PH[3]                     O LCD frontplane segment driver output
                     FP[26:23]        I/O General purpose                                          GPIO
    PH[2]               GPIO          O LCD frontplane segment driver output
    PH[1]              FP[22]         I/O SDA of IIC, mappable through software                    GPIO
    PH[0]                SDA          I/O SS of SPI, mappable through software                     GPIO
                          SS          I/O General purpose
         PP[7:0]        GPIO          O LCD frontplane segment driver output
P                      FP[21]         I/O SCK of SPI, mappable through software
                         SCK          O Free-running clock at bus clock rate or programmable
R   PR[7]               ECLK
                                            down-scaled bus clock
    PR[6]               GPIO          I/O General purpose
                       FP[20]         O LCD frontplane segment driver output
    PR[5]               MOSI          I/O MOSI of SPI, mappable through software
                        GPIO          I/O General purpose
     PR[4]             FP[19]         O LCD frontplane segment driver output
    PR[3:2]                           I/O SCL of IIC, mappable through software
                         SCL          I/O MISO of SPI, mappable through software
    PR[1:0]             MISO          I/O General purpose
                        GPIO          O LCD frontplane segment driver output
                       FP[7:0]        I/O Pulse Width Modulator channel 7 - 0
                     PWM[7:0]         I/O General purpose
                        GPIO
                       FP[27]          I LCD frontplane segment driver output
                        GPIO          I/O General purpose
                       FP[18]
                         SCL           I LCD frontplane segment driver output
                        GPIO          I/O SCL of IIC, mappable through software
                       FP[17]         I/O General purpose
                         SDA
                        GPIO           I LCD frontplane segment driver output
                       FP[12]         I/O SDA of IIC, mappable through software
                        GPIO          I/O General purpose
                     KWR[3:2]
                     IOC1[7:6]         I LCD frontplane segment driver output
                        GPIO          I/O General purpose
                     KWR[1:0]
                     IOC0[7:6]         I Key Wakeup
                        GPIO          I/O TIM1 channel, mappable through software
                                      I/O General purpose

                                       I Key Wakeup
                                      I/O TIM0 channel, mappable through software
                                      I/O General purpose

                   MC9S12HY/HA-Family Reference Manual, Rev. 1.02

56                                                                                            Freescale Semiconductor
                                                    Port Integration Module (S12HYPIMV1)

Port Pin Name       Pin Function  I/O  Description                                 Pin Function
             PS7     & Priority1                                                    after Reset
             PS6                  I/O SS of SPI
                           SS     I/O SDA of IIC                                        GPIO
             PS5          SDA     O PWM channel 3, mappable through software
S                      PWM3      I/O General purpose                                   GPIO
                         GPIO
             PS4        KWS[6]     I Key Wakeup
             PS3          SCK     I/O SCK of SPI
             PS2        PWM2      O PWM channel 2, mappable through software
             PS1         GPIO     I/O General purpose
             PS0        KWS[5]
  T PT[7:4]              MOSI      I Key Wakeup
                        PWM1      I/O MOSI of SPI
           PT[3:0]       GPIO     O PWM channel 1, mappable through software
                         MISO     I/O General purpose
                          SCL     I/O MISO of SPI
                        PWM0      I/O SCL of IIC
                         GPIO     O PWM channel 0, mappable through software
                        TXCAN     I/O General purpose
                         GPIO     O TX of CAN
                       RXCAN      I/O General purpose
                         GPIO
                          TXD      I RX of CAN
                        PWM7      I/O General purpose
                         GPIO     I/O Serial Communication Interface transmit pin
                         RXD      I/O PWM channel 7, mappable through software
                        PWM6      I/O General purpose
                         GPIO     I/O Serial Communication Interface receive pin
                      FP[16:13]   O PWM channel 6, mappable through software
                      KWT[7:4]    I/O General purpose
                      IOC0[7:4]   O LCD segment driver output
                         GPIO
                       FP[11:8]    I Key Wakeup
                      KWT[3:0]    I/O Timer0 Channels 7-4
                      IOC1[7:4]   I/O General purpose
                         GPIO     O LCD segment driver output

                                   I Key Wakeup
                                  I/O Timer1 Channels 7-4
                                  I/O General purpose

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                            57
Port Integration Module (S12HYPIMV1)

Port Pin Name  Pin Function           I/O  Description                    Pin Function
                & Priority1                                                after Reset
U   PU[7]                             O Motor control output for motor 1
                   M1C1P              I/O General purpose                      GPIO
                    GPIO              O Motor control output for motor 1
    PU[6]         M1C1M               I/O TIM0 channel 3
                  IOC0_3              I/O General purpose
    PU[5]           GPIO              O Motor control output for motor 1
    PU[4]          M1C0P              I/O General purpose
                    GPIO              O Motor control output for motor 1
    PU[3]         M1C0M               I/O TIM0 channel2
    PU[2]         IOC0_2              I/O General purpose
                    GPIO              O Motor control output for motor 0
    PU[1]          M0C1P              I/O General purpose
    PU[0]           GPIO              O Motor control output for motor 0
                  M0C1M               I/O TIM0 channel 1
                  IOC0_1              I/O General purpose
                    GPIO              O Motor control output for motor 0
                   M0C0P              I/O General purpose
                    GPIO              O Motor control output for motor 0
                  M0C0M               I/O TIM0 channel 0
                  IOC0_0              I/O General purpose
                    GPIO

               MC9S12HY/HA-Family Reference Manual, Rev. 1.02

58                                                                        Freescale Semiconductor
                                                                             Port Integration Module (S12HYPIMV1)

Port Pin Name   Pin Function     I/O                           Description              Pin Function
                 & Priority1                                                             after Reset

PV[7]                    M3C1P   O Motor control output for motor 3                          GPIO

                         GPIO    I/O General purpose

PV[6]                    M3C1M   O Motor control output for motor 3

                         IOC1_3  I/O TIM1 channel 3

                         GPIO    I/O General purpose

PV[5]                    M3C0P   O Motor control output for motor 3

                         GPIO    I/O General purpose

PV[4]                    M3C0M   O Motor control output for motor 3

                         IOC1_2  I/O TIM1 channel 2

                         GPIO    I/O General purpose

PV3                      M2C1P   O Motor control output for Motor 2

                         SDA     I/O SDA of IIC, mappable through software

                         PWM7    I/O PWM channel 7, mappable through software

                         SS      I/O SS of SPI, mappable through software

V                         GPIO   I/O General purpose
           PV2           M2C1M   O Motor control output for Motor 2

                         IOC1_1  I/O TIM1 channel 1

                         SCK     I/O SCK of SPI, mappable through software

                         PWM6    I/O PWM channel 6, mappable through software

                         GPIO    I/O General purpose

PV1                      M2C0P   O Motor control output for Motor 2

                         MOSI    I/O MOSI of SPI, mappable through software

                         PWM5    O PWM channel 5, mappable through software

                         GPIO    I/O General purpose

PV0                      M2C0M   O Motor control output for Motor 2

                         IOC1_0  I/O TIM1 channel 0

                         SCL     I/O SCL of IIC, mappable through software

                         PWM4    O PWM channel 4, mappable through software

                         MISO    I/O MISO of SPI, mappable through software

                         GPIO    I/O General purpose

1 Signals in brackets denote alternative module routing pins.
2 Function active when RESET asserted.

2.3 Memory Map and Register Definition

This section provides a detailed description of all Port Integration Module registers.

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                 59
Port Integration Module (S12HYPIMV1)

2.3.1 Memory Map

Table 2-2 shows the register map of the Port Integration Module.

                                                       Table 2-2. Block Memory Map

Port  Offset or                           Register                                  Access Reset Value Section/Page
      Address

A 0x0000 PORTA--Port A Data Register                                                R/W   0x00  2.3.3/2-71
B                                                                                               2.3.4/2-72
                                                                                    R/W   0x00  2.3.5/2-72
        0x0001 PORTB--Port B Data Register                                                      2.3.6/2-73
                                                                                                2.3.7/2-74
      0x0002 DDRA--Port A Data Direction Register                                   R/W   0x00

      0x0003 DDRB--Port B Data Direction Register                                   R/W   0x00

      0x0004     PIM Reserved                                                       R     0x00
          :      Non-PIM address range1
          :                                                                         -     -           -

      0x0009                                                                                    2.3.8/2-74
                                                                                                2.3.9/2-75
      0x000A
          :                                                                                           -

      0x000B

A 0x000C PUCR--Pull-up Up Control Register                                          R/W2  0x43
B                                                                                   R/W   0x00

       0x000D RDRIV--Reduced Drive Register                                            -    -

      0x000E     Non-PIM address range1
          :

      0x001B

      0x001C ECLKCTL--ECLK Control Register                                         R/W   0x80  2.3.10/2-77
                                                                                      R   0x00  2.3.11/2-77
      0x001D PIM Reserved                                                                 0x00  2.3.12/2-78
                                                                                    R/W2  0x00  2.3.13/2-78
      0x001E IRQCR--IRQ Control Register                                              R
                                                                                       -    -          -
      0x001F     PIM Reserved
                 Non-PIM address range1
      0x0020
          :

      0x023F

T 0x0240 PTT--Port T Data Register                                                  R/W   0x00  2.3.14/2-79

      0x0241 PTIT--Port T Input Register                                            R     3     2.3.15/2-80

      0x0242 DDRT--Port T Data Direction Register                                   R/W   0x00  2.3.16/2-81

      0x0243 RDRT--Port T Reduced Drive Register                                    R/W   0x00  2.3.17/2-81

      0x0244 PERT--Port T Pull Device Enable Register                               R/W   0xFF  2.3.18/2-82

      0x0245 PPST--Port T Polarity Select Register                                  R/W   0xFF  2.3.19/2-82

      0x0246 PIM Reserved                                                           R     0x00  2.3.20/2-83

      0x0247 PTTRR Port T Routing Register                                          R/W   0x00  2.3.21/2-83

                           MC9S12HY/HA-Family Reference Manual, Rev. 1.02

60                                                                                        Freescale Semiconductor
                                                                  Port Integration Module (S12HYPIMV1)

                         Table 2-2. Block Memory Map (continued)

Port  Offset or          Register                        Access Reset Value Section/Page
      Address

S 0x0248 PTS--Port S Data Register                                R/W    0x00  2.3.22/2-84
        0x0249 PTIS--Port S Input Register
        0x024A DDRS--Port S Data Direction Register               R      3     2.3.23/2-86
        0x024B RDRS--Port S Reduced Drive Register
        0x024C PERS--Port S Pull Device Enable Register           R/W    0x00  2.3.24/2-87
        0x024D PPSS--Port S Polarity Select Register
        0x024E WOMS--Port S Wired-Or Mode Register                R/W    0x00  2.3.25/2-88
        0x024F PTSRR Port S Routing Register
        0x0250 PIM Reserved                                       R/W    0xFF  2.3.26/2-89
            :
        0x0257                                                    R/W    0x00  2.3.27/2-89

P 0x0258 PTP--Port P Data Register                                R/W    0x00  2.3.28/2-90
        0x0259 PTIP--Port P Input Register
        0x025A DDRP--Port P Data Direction Register               R/W    0x00  2.3.29/2-90
        0x025B RDRP--Port P Reduced Drive Register
        0x025C PERP--Port P Pull Device Enable Register           R      0x00  2.3.30/2-91
        0x025D PPSP--Port P Polarity Select Register
        0x025E PTPRRH Port P Routing Register High                R/W    0x00  2.3.31/2-91
        0x025F PTPRRL Port P Routing Register Low
                                                                  R      3     2.3.32/2-92
H 0x0260 PTH--Port H Data Register
        0x0261 PTIH--Port H Input Register                        R/W    0x00  2.3.33/2-92
        0x0262 DDRH--Port H Data Direction Register
        0x0263 RDRH--Port H Reduced Drive Register                R/W    0x00  2.3.34/2-93
        0x0264 PERH--Port H Pull Device Enable Register
        0x0265 PPSH--Port H Polarity Select Register              R/W    0xFF  2.3.35/2-94
        0x0266 WOMH--Port H Wired-Or Mode Register
        0x0267 PIM Reserved                                       R/W    0xFF  2.3.36/2-94
        0x0268 PIM Reserved
            :                                                     R/W    0x00  2.3.37/2-95
        0x026F
                                                                  R/W    0x00  2.3.38/2-95

                                                                  R/W    0x00  2.3.39/2-96

                                                                  R      3     2.3.40/2-98

                                                                  R/W    0x00  2.3.41/2-98

                                                                  R/W    0x00  2.3.42/2-100

                                                                  R/W    0xFF  2.3.43/2-100

                                                                  R/W    0xFF  2.3.44/2-101

                                                                  R/W    0x00  2.3.45/2-101

                                                                  R      0x00  2.3.46/2-102

                                                                  R      0x00  2.3.47/2-102

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                        61
Port Integration Module (S12HYPIMV1)

                                      Table 2-2. Block Memory Map (continued)

Port  Offset or                       Register             Access Reset Value Section/Page
      Address

AD 0x0270 PIM Reserved                                                         R    0x00  2.3.48/2-102
          0x0271 PT1AD--Port AD Data Register
          0x0272 PIM Reserved                                                  R/W  0x00  2.3.49/2-103
          0x0273 DDR1AD - Port AD Data Direction Register
          0x0274 PIM Reserved                                                  R    0x00  2.3.50/2-103
          0x0275 RDR1AD--Port AD Reduced Drive Register
          0x0276 PIM Reserved                                                  R/W  0x00  2.3.51/2-104
          0x0277 PER1AD--Port AD Pull Up Enable Register
          0x0278 PIM Reserved                                                  R    0x00  2.3.52/2-104
              :
          0x027F                                                               R/W  0x00  2.3.53/2-105

R 0x0280 PTR--Port R Data Register                                            R    0x00  2.3.54/2-105
          0x0281 PTIR--Port R Input Register
          0x0282 DDRR--Port R Data Direction Register                          R/W  0x00  2.3.55/2-105
          0x0283 RDRR--Port R Reduced Drive Register
          0x0284 PERR--Port R Pull Device Enable Register                      R    0x00  2.3.56/2-106
          0x0285 PPSR--Port R Polarity Select Register
          0x0286 WOMR--Port R Wired-Or Mode Register                           R/W  0x00  2.3.57/2-106
          0x0287 PIM Reserved
                                                                               R    3     2.3.58/2-108
Key 0x0288 PIET--Port T Interrupt Enable Register
Wak                                                                            R/W  0x00  2.3.59/2-108
eup 0x0289 PIFT--Port T Interrupt Flag Register
                                                                               R/W  0x00  2.3.60/2-110
         0x028A PIES--Port S Interrupt Enable Register
         0x028B PIFS--Port S Interrupt Flag Register                           R/W  0xFF  2.3.61/2-110
         0x028C PIE1AD--Port AD Interrupt Enable Register
         0x028D PIF1AD--Port AD Interrupt Flag Register                        R/W  0xFF  2.3.62/2-111
         0x028E PIER--Port R Interrupt Enable Register
          0x028F PIFR--Port R Interrupt Flag Register                          R/W  0x00  2.3.63/2-111

                                                                               R    0x00  2.3.64/2-112

                                                                               R/W  0x00  2.3.65/2-112

                                                                               R/W  0x00  2.3.66/2-112

                                                                               R/W  0x00  2.3.67/2-113

                                                                               R/W  0x00  2.3.68/2-113

                                                                               R/W  0x00  2.3.69/2-114

                                                                               R/W  0x00  2.3.70/2-114

                                                                               R/W  0x00  2.3.71/2-115

                                                                               R/W  0x00  2.3.72/2-115

                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

62                                                                                  Freescale Semiconductor
                                                                                            Port Integration Module (S12HYPIMV1)

                                Table 2-2. Block Memory Map (continued)

Port  Offset or                           Register                 Access Reset Value Section/Page
      Address

U 0x0290 PTU--Port U Data Register                                                          R/W    0x00   2.3.73/2-116
                                                                                                          2.3.74/2-117
      0x0291 PTIU--Port U input Register                                                    R         3   2.3.75/2-117
                                                                                                          2.3.76/2-118
      0x0292 DDRU--Port U Data Direction Register                                           R/W    0x00   2.3.77/2-118
                                                                                                   0x00   2.3.78/2-119
      0x0293 PIM Reserved                                                                   R      0x00   2.3.79/2-119
                                                                                                   0x00   2.3.80/2-120
      0x0294 PERU--Port U Pull Device Enable Register                                       R/W    0x00   2.3.81/2-121
                                                                                                   0x00   2.3.82/2-123
      0x0295 PPSU--Port U Polarity Select Register                                          R/W    0x00   2.3.83/2-123
                                                                                                          2.3.84/2-125
      0x0296 SRRU--Port U Slew Rate Register                                                R/W       3   2.3.85/2-126
                                                                                                          2.3.86/2-126
      0x0297 PIM Reserved                                                                   R      0x00   2.3.87/2-127
                                                                                                   0x00   2.3.88/2-127
V 0x0298 PTV--Port V Data Register                                                          R/W    0x00
                                                                                                   0x00
      0x0299 PTIV--Port V Input Register                                                    R      0x00
                                                                                                   0x00
      0x029A DDRV--Port V Data Direction Register                                           R/W

      0x029B PIM Reserved                                                                   R

      0x029C PERV--Port V Pull Device Enable Register                                       R/W

      0x029D PPSV--Port V Polarity Select Register                                          R/W

      0x029E SRRV--Port V Slew Rate Register                                                R/W

      0x029F PIM Reserved                                                                   R

1 Refer to memory map in SoC Guide to determine related module
2 Write access not applicable for one or more register bits. Refer to register description
3 Read always returns logic level on pins.

Register         Bit 7     6              5            4        3                               2      1   Bit 0
Name                                                         PA3                             PA2    PA1    PA0
                                                              PB3                             PB2    PB1    PB0
0x0000 R         PA7       PA6            PA5          PA4  DDRA3                           DDRA2  DDRA1  DDRA0
                                                            DDRB3                           DDRB2  DDRB1  DDRB0
PORTA W
                                                                0                               0      0      0
0x0001 R         PB7       PB6            PB5          PB4

PORTB W

0x0002 R                 DDRA6      DDRA5           DDRA4
DDRA W DDRA7

0x0003 R                 DDRB6      DDRB5           DDRB4
DDRB W DDRB7

0x0004 R         0         0              0            0

-0x0009 W
Reserved

                         = Unimplemented or Reserved

                           MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                           63
Port Integration Module (S12HYPIMV1)

Register          Bit 7  6            5               4      3           2      1    Bit 0
Name
                                                                            PUPBE   PUPAE
0x000A R                                      Non-PIM Address Range         RDPB    RDPA
0x000B W
Non-PIM                                                                     EDIV1   EDIV0
Address                                                                         0       0
Range                                                                          0       0
                                                                                0       0
0x000C R          0      BKPUE        0               0      0           0
                                                                             PTT1    PTT0
    PUCR W                                                                   PTIT1  PTIT0
                                                                            DDRT1   DDRT0
0x000D R          0      0            0               0      0           0  RDRT1   RDRT0

RDRIV W

0x000E R                                     Non-PIM Address Range
0x001B W
Non-PIM
Address
Range

0x001C R                0            DIV16           EDIV4  EDIV3   EDIV2
ECLKCTL W NECLK

0x001D R          0      0            0               0      0           0

Reserved W

0x001E R          IRQE   IRQEN        XIRQEN          0      0           0
IRQCR W

0x001F R          0      0            0               0      0           0

               W
Reserved

0x0020 R                                     Non-PIM Address Range
0x023F W
Non-PIM
Address
Range

0x0240 R          PTT7   PTT6         PTT5            PTT4   PTT3    PTT2
  PTT W                  PTIT6        PTIT5           PTIT4  PTIT3   PTIT2

0x0241 R          PTIT7
PTIT W

0x0242 R                 DDRT6        DDRT5   DDRT4          DDRT3   DDRT2
DDRT W DDRT7

0x0243 R                 RDRT6        RDRT5   RDRT4          RDRT3   RDRT2
RDRT W RDRT7

                         = Unimplemented or Reserved

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

64                                                                          Freescale Semiconductor
                                                                     Port Integration Module (S12HYPIMV1)

Register    Bit 7        6       5                    4          3       2   1      Bit 0
Name                                                        PERT3   PERT2
                                                             PPST3   PPST2
0x0244 R                 PERT6   PERT5  PERT4                                PERT1  PERT0
PERT W PERT7                                                     0       0
                                                                 0       0
0x0245 R                 PPST6   PPST5  PPST4                                PPST1  PPST0
PPST W PPST7               0       0      0                  PTS3    PTS2      0      0
                                                              PTIS3   PTIS2
0x0246 R    0
                                                             DDRS3   DDRS2
Reserved W                                                   RDRS3   RDRS2
                                                             PERS3   PERS2
0x0247 R    0            0                                   PPSS3   PPSS2   PTTRR1 PTTRR0
                                      PTTRR5 PTTRR4          WOMS3   WOMS2
PTTRR W
                                                                 0       0
0x0248 R    PTS7          PTS6    PTS5   PTS4                    0       0   PTS1   PTS0
  PTS W                  PTIS6   PTIS5  PTIS4                                PTIS1  PTIS0
                                                              PTP3    PTP2
0x0249 R    PTIS7        DDRS6   DDRS5  DDRS4                 PTIP3   PTIP2
PTIS W

0x024A R                                                                     DDRS1  DDRS0
DDRS W DDRS7

0x024B R                 RDRS6   RDRS5  RDRS4                                RDRS1  RDRS0
RDRS W RDRS7             PERS6   PERS5  PERS4
0x024C R                 PPSS6   PPSS5  PPSS4                                PERS1  PERS0
PERS W PERS7
0x024D R                                                                     PPSS1  PPSS0
PPSS W PPSS7

0x024E R                 WOMS6   WOMS5 WOMS4                                 WOMS1 WOMS0
WOMS W WOMS7                 0
                             0
0x024F R    0                    PTSRR5 PTSRR4                               PTSRR1 PTSRR0
                          PTP6
PTSRR W                   PTIP6

0x0250 R    0                    0                    0                      0      0

-0x0257 W
Reserved

0x0258 R    PTP7                 PTP5                 PTP4                   PTP1   PTP0
  PTP W                          PTIP5                PTIP4                  PTIP1  PTIP0

0x0259 R    PTIP7
PTIP W

                         = Unimplemented or Reserved

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                     65
Port Integration Module (S12HYPIMV1)

Register     Bit 7      6                 5      4          3      2       1   Bit 0
Name       DDRP7   DDRP6             DDRP5  DDRP4      DDRP3  DDRP2   DDRP1  DDRP0

0x025A R
DDRP W

0x025B R            RDRP6             RDRP5  RDRP4      RDRP3  RDRP2   RDRP1  RDRP0
RDRP W RDRP7

0x025C R            PERP6             PERP5  PERP4      PERP3  PERP2   PERP1  PERP0
PERP W PERP7

0x025D R            PPSP6             PPSP5  PPSP4      PPSP3  PPSP2   PPSP1  PPSP0
PPSP W PPSP7

0x025E R    0       0                 0          0      0           0  PTPRRH1 PTPRRH0

PTPRRH W

0x025F R
PTPRRL W PTPRRL7 PTPRRL6 PTPRRL5 PTPRRL4 PTPRRL3 PTPRRL2 PTPRRL1 PTPRRL0

0x0260 R    PTH7    PTH6              PTH5       PTH4   PTH3   PTH2    PTH1   PTH0
PTH W

0x0261 R PTIH7      PTIH6             PTIH5      PTIH4  PTIH3  PTIH2   PTIH1  PTIH0
PTIH W

0x0262 R            DDRH6             DDRH5  DDRH4      DDRH3  DDRH2   DDRH1  DDRH0
DDRH W DDRH7

0x0263 R            RDRH6             RDRH5  RDRH4      RDRH3  RDRH2   RDRH1  RDRH0
RDRH W RDRH7

0x0264 R            PERH6             PERH5  PERH4      PERH3  PERH2   PERH1  PERH0
PERH W PERH7

0x0265  R   PPSH7   PPSH6             PPSH5  PPSH4      PPSH3  PPSH2   PPSH1  PPSH0
PPSH

0x0266 R            WOMH6             WOMH5  WOMH4      WOMH3  WOMH2   WOMH1  WOMH0
WOMH W WOMH7

0x0267- R   0       0                 0          0      0           0  0      0

0x026F W
Reserved

0x0270 R    0       0                 0          0      0           0  0      0

Reserved W

                    = Unimplemented or Reserved

                    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

66                                                                     Freescale Semiconductor
                                                                     Port Integration Module (S12HYPIMV1)

Register    Bit 7            6       5       4                   3       2       1     Bit 0
Name                    PT1AD6  PT1AD5  PT1AD4              PT1AD3  PT1AD2  PT1AD1  PT1AD0

0x0271 R
PT1AD W PT1AD7

0x0272 R    0            0       0                    0      0           0   0       0

Reserved W

0x0273 R
DDR1AD W DDR1AD7 DDR1AD6 DDR1AD5 DDR1AD4 DDR1AD3 DDR1AD2 DDR1AD1 DDR1AD0

0x0274 R    0            0       0                    0      0           0   0       0

Reserved W

0x0275 R
RDR1AD W RDR1AD7 RDR1AD6 RDR1AD5 RDR1AD4 RDR1AD3 RDR1AD2 RDR1AD1 RDR1AD0

0x0276 R    0            0       0                    0      0           0   0       0

Reserved W

0x0277 R
PER1AD W PER1AD7 PER1AD6 PER1AD5 PER1AD4 PER1AD3 PER1AD2 PER1AD1 PER1AD0

0x0278 R    0            0       0                    0      0           0   0       0

-0x027F W
Reserved

0x0280 R    PTR7         PTR6    PTR5                 PTR4   PTR3    PTR2    PTR1    PTR0
PTR W

0x0281 R PTIR7           PTIR6   PTIR5                PTIR4  PTIR3   PTIR2   PTIR1   PTIR0
PTIR W

0x0282 R                 DDRR6   DDRR5   DDRR4               DDRR3   DDRR2   DDRR1   DDRR0
DDRR W DDRR7

0x0283 R                 RDRR6   RDRR5   RDRR4               RDRR3   RDRR2   RDRR1   RDRR0
RDRR W RDRR7

0x0284 R                 PERR6   PERR5   PERR4               PERR3   PERR2   PERR1   PERR0
PERR W PERR7

0x0285 R                 PPSR6   PPSR5   PPSR4               PPSR3   PPSR2   PPSR1   PPSR0
PPSR W PPSR7

0x0286 R                 WOMR6   WOMR5   WOMR4               WOMR3   WOMR2   WOMR1   WOMR0
WOMR W WOMR7

                         = Unimplemented or Reserved

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                       67
Port Integration Module (S12HYPIMV1)

Register     Bit 7  6                 5          4           3        2        1     Bit 0
Name                                                        0        0        0        0

0x0287 R     0      0                 0          0        PIET3    PIET2    PIET1    PIET0
                                                          PIFT3    PIFT2    PIFT1    PIFT0
Reserved W
                                                             0        0        0        0
0x0288 R     PIET7  PIET6             PIET5      PIET4       0        0        0        0
PIET W
                                                        PIE1AD3  PIE1AD2  PIE1AD1  PIE1AD0
0x0289 R     PIFT7  PIFT6             PIFT5      PIFT4  PIF1AD3  PIF1AD2  PIF1AD1  PIF1AD0
PIFT W
                                                         PIER3    PIER2    PIER1    PIER0
0x028A R     0      PIES6             PIES5      0       PIFR3    PIFR2    PIFR1    PIFR0
                                                          PTU3     PTU2     PTU1     PTU0
    PIES W                                               PTIU3    PTIU2    PTIU1    PTIU0

0x028B R     0      PIFS6             PIFS5      0       DDRU3    DDRU2    DDRU1    DDRU0
                                                             0        0        0        0
    PIFS W
                                                         PERU3    PERU2    PERU1    PERU0
0x028C R            PIE1AD6           PIE1AD5  PIE1AD4   PPSU3    PPSU2    PPSU1    PPSU0
PIE1AD W PIE1AD7                                         SRRU3    SRRU2    SRRU1    SRRU0

0x028D R            PIF1AD6           PIF1AD5  PIF1AD4
PIF1AD W PIF1AD7

0x028E R     0      0                 0          0

    PIER W

0x028F R     0      0                 0          0

    PIFR W

0x0290 R     PTU7   PTU6              PTU5       PTU4
PTU W

0x0291 R PTIU7      PTIU6             PTIU5      PTIU4
PTIU W

0x0292 R            DDRU6             DDRU5    DDRU4
DDRU W DDRU7

0x0293 R     0      0                 0          0

Reserved W

0x0294 R            PERU6             PERU5    PERU4
PERU W PERU7

0x0295    R  PPSU7  PPSU6             PPSU5    PPSU4
PPSU

0x0296 R            SRRU6             SRRU5    SRRU4
SRRU W SRRU7

                    = Unimplemented or Reserved

                    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

68                                                                        Freescale Semiconductor
                                                                   Port Integration Module (S12HYPIMV1)

Register    Bit 7        6      5                     4         3        2  1      Bit 0
Name                                                           0

0x0297 R    0            0      0                     0      PTV3        0  0      0
                                                            PTIV3
Reserved W
                                                            DDRV3
0x0298 R    PTV7         PTV6   PTV5                  PTV4      0  PTV2     PTV1   PTV0
  PTV W                                                            PTIV2    PTIV1  PTIV0
                                                            PERV3
0x0299 R    PTIV7        PTIV6  PTIV5  PTIV4                PPSV3
PTIV W                                                     SRRV3
                         DDRV6  DDRV5  DDRV4
0x029A R                     0      0      0                    0  DDRV2    DDRV1  DDRV0
DDRV W DDRV7                                                           0        0      0

0x029B R    0

Reserved W

0x029C R                 PERV6  PERV5  PERV4                       PERV2    PERV1  PERV0
PERV W PERV7

0x0294D R   PPSV7        PPSV6  PPSV5  PPSV4                       PPSV2    PPSV1  PPSV0
  PPSV                   SRRV6  SRRV5  SRRV4

0x029E R                     0      0      0                       SRRV2    SRRV1  SRRV0
SRRV W SRRV7                                                          0        0      0

0x029F R    0

Reserved W

                         = Unimplemented or Reserved

2.3.2 Register Descriptions

The following table summarizes the effect of the various configuration bits, i.e. data direction (DDR),
output level (IO), reduced drive (RDR), pull enable (PE), pull select (PS) on the pin function and pull
device activity.

The configuration bit PS is used for two purposes:
    1. Configure the sensitive interrupt edge (rising or falling), if interrupt is enabled.
    2. Select either a pull-up or pull-down device if PE is active.

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                  69
Port Integration Module (S12HYPIMV1)

                                      Table 2-3. Pin Configuration Summary

    DDR  IO  RDR  PE                  PS1         IE2         Function              Pull Device    Interrupt
                                                                                   Disabled      Disabled
    0    x   x    0                   x           0    Input                       Pull Up       Disabled
                                                                                   Pull Down     Disabled
    0    x   x    1                   0           0    Input                       Disabled      Falling edge
                                                                                   Disabled      Rising edge
    0    x   x    1                   1           0    Input                       Pull Up       Falling edge
                                                                                   Pull Down     Rising edge
    0    x   x    0                   0           1    Input                       Disabled      Disabled
                                                                                   Disabled      Disabled
    0    x   x    0                   1           1    Input                       Disabled      Disabled
                                                                                   Disabled      Disabled
    0    x   x    1                   0           1    Input                       Disabled      Falling edge
                                                                                   Disabled      Rising edge
    0    x   x    1                   1           1    Input                       Disabled      Falling edge
                                                                                   Disabled      Rising edge
    1    0   0    x                   x           0    Output, full drive to 0

    1    1   0    x                   x           0    Output, full drive to 1

    1    0   1    x                   x           0    Output, reduced drive to 0

    1    1   1    x                   x           0    Output, reduced drive to 1

    1    0   0    x                   0           1    Output, full drive to 0

    1    1   0    x                   1           1    Output, full drive to 1

    1    0   1    x                   0           1    Output, reduced drive to 0

    1    1   1    x                   1           1    Output, reduced drive to 1

1 Always "1" on Port A, B, and always "0" on AD.
2 Applicable only on Port T, S, R and AD.

                                                      NOTE
             All register bits in this module are completely synchronous to internal
             clocks during a register read.

                                                      NOTE
             Figure of port data registers also display the alternative functions if
             applicable on the related pin as defined in Table 2-1. Names in brackets
             denote the availability of the function when using a specific routing option.

                                                      NOTE
             Figures of module routing registers also display the module instance or
             module channel associated with the related routing bit.

                  MC9S12HY/HA-Family Reference Manual, Rev. 1.02

70                                                                                 Freescale Semiconductor
                                                                                         Port Integration Module (S12HYPIMV1)

2.3.3 Port A Data Register (PORTA)

Address 0x0000 (PRR)                                                                           Access: User read/write1

           7             6     5     4     3                                             2     1     0

R

           PA7           PA6   PA5   PA4   PA3                                           PA2   PA1   PA7

W

           --            --    --    --    API_EXTCLK                                    --    XIRQ  IRQ
                                                                                               FP30  FP29
  Altern.  FP36          FP35  FP34  FP33  FP32                                          FP31
Function                                                                                         0     0

Reset      0             0     0     0     0                                             0

                                               Figure 2-1. Port A Data Register (PORTA)
1 Read: Anytime. The data source is depending on the data direction value.

   Write: Anytime

Field                                  Table 2-4. PORTA Register Field Descriptions
7-4,2
                                                                               Description
PA
           Port A general purpose input/output data--Data Register, LCD segment driver output
  3        The associated pin can be used as general purpose I/O when not used as alternative function is not enabled. In
PA        general purpose output mode the register bit value is driven to the pin. If the associated data direction bit is set to 1,
           a read returns the value of the port register bit, otherwise the buffered pin input state is read.
  1         The LCD segment driver output takes precedence over the general purpose I/O function if the related LCD
PA
              segment is enabled.
  0
PA        Port A general purpose input/output data--Data Register, LCD segment driver output, API_EXTCLK
           The associated pin can be used as general purpose I/O when not used as alternative function. In general purpose
           output mode the register bit value is driven to the pin. If the associated data direction bit is set to 1, a read returns
           the value of the port register bit, otherwise the buffered pin input state is read.
            The LCD segment driver output takes precedence over the API_EXTCLK and general purpose I/O function if the

              related LCD segment is enabled.
            The API_EXTCLK takes precedence over the general purpose I/O function if the API_EXTCLK function is enabled

           Port A general purpose input/output data--Data Register, LCD segment driver output, XIRQ
           The associated pin can be used as general purpose I/O when not used as alternative function. In general purpose
           output mode the register bit value is driven to the pin. If the associated data direction bit is set to 1, a read returns
           the value of the port register bit, otherwise the buffered pin input state is read.
            The LCD segment driver output takes precedence over the XIRQ and general purpose I/O function if the related

              LCD segment is enabled.
            The XIRQ takes precedence over the general purpose I/O function if the XIRQ function is enabled

           Port A general purpose input/output data--Data Register, LCD segment driver output, IRQ
           The associated pin can be used as general purpose I/O when not used as alternative function. In general purpose
           output mode the register bit value is driven to the pin. If the associated data direction bit is set to 1, a read returns
           the value of the port register bit, otherwise the buffered pin input state is read.
            The LCD segment driver output takes precedence over the IRQ and general purpose I/O function if the related

              LCD segment is enabled.
            The IRQ takes precedence over the general purpose I/O function if the IRQ function is enabled

                               MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                    71
Port Integration Module (S12HYPIMV1)

2.3.4 Port B Data Register (PORTB)

Address 0x0001 (PRR)                                                                           Access: User read/write1

            7         6       5       4       3                                          2     1      0

    R

            PB7       PB6     PB5     PB4     PB3                                        PB2   PB1    PB7

    W

  Altern.   BP3       BP2     BP1     BP0     FP39                                       FP38  FP37   FP28
Function                                                                                         0      0

    Reset   0         0       0       0       0                                          0

                                               Figure 2-2. Port B Data Register (PORTB)
1 Read: Anytime. The data source is depending on the data direction value.

   Write: Anytime

    Field                               Table 2-5. PORTB Register Field Descriptions

     7-0                                                                        Description
     PB
            Port B general purpose input/output data--Data Register, LCD segment driver output
            The associated pin can be used as general purpose I/O when not used as alternative function. In general purpose
            output mode the register bit value is driven to the pin. If the associated data direction bit is set to 1, a read returns
            the value of the port register bit, otherwise the buffered pin input state is read.
             The LCD segment driver output takes precedence over the general purpose I/O function if the related LCD

               segment is enabled.

2.3.5 Port A Data Direction Register (DDRA)

Address 0x0002 (PRR)                                                                           Access: User read/write1

                 7         6       5       4       3       2                                   1      0

         R  DDRA7     DDRA6   DDRA5   DDRA4   DDRA3   DDRA2                                    DDRA1  DDRA0
         W      0
    Reset             0       0       0       0                                          0     0      0

                           Figure 2-3. Port A Data Direction Register (DDRA)

1 Read: Anytime
   Write: Anytime

                              MC9S12HY/HA-Family Reference Manual, Rev. 1.02

72                                                                                             Freescale Semiconductor
                                                                              Port Integration Module (S12HYPIMV1)

                                 Table 2-6. DDRA Register Field Descriptions

Field                                                                       Description

7-4,2   Port A Data Direction--
DDRA    This bit determines whether the associated pin is an input or output.
        If corresponding LCD segment is enabled, it will be forced as input/output disable

   3    1 Associated pin is configured as output
DDRA    0 Associated pin is configured as input

        Port A Data Direction--
        This bit determines whether the associated pin is an input or output.
        If corresponding LCD segment is enabled, it will be forced as input/output disabled
        Else if API_EXTCLK is enabled, it will be forced as output

   1    1 Associated pin is configured as output
DDRA    0 Associated pin is configured as input

        Port A Data Direction--
        This bit determines whether the associated pin is an input or output.
        If corresponding LCD segment is enabled, it will be forced as input/output disabled
        Else if XIRQ is enabled, it will be forced as input

   0    1 Associated pin is configured as output
DDRA    0 Associated pin is configured as input

        Port A Data Direction--
        This bit determines whether the associated pin is an input or output.
        If corresponding LCD segment is enabled, it will be forced as input/output disabled
        Else if /IRQ is enabled, it will be forced as input

        1 Associated pin is configured as output
        0 Associated pin is configured as input

2.3.6 Port B Data Direction Register (DDRB)

Address 0x0003 (PRR)                                                                         Access: User read/write1

             7                6       5                4       3       2                     1      0

     R  DDRB7            DDRB6   DDRB5            DDRB4   DDRB3   DDRB2                      DDRB1  DDRB0
     W      0
Reset                    0       0                0       0                   0              0      0

                            Figure 2-4. Port B Data Direction Register (DDRB)

1 Read: Anytime
   Write: Anytime

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                    73
Port Integration Module (S12HYPIMV1)

                                      Table 2-7. DDRB Register Field Descriptions

Field                                                                          Description

  7-0      Port B Data Direction--
DDRB       This bit determines whether the associated pin is an input or output.
           If corresponding LCD segment is enabled, it will be forced as input/output disabled

           1 Associated pin is configured as output
           0 Associated pin is configured as input

                                                       NOTE

              Due to internal synchronization circuits, it can take up to 2 bus clock cycles
              until the correct value is read on PTA, PTB registers, when changing the
              DDRA,DDRB register.

2.3.7 PIM Reserved Register

Address 0x0004 (PRR) to 0x0007 (PRR)                                                               Access: User read1

           7               6          5              4  3                          2            1      0

    R      0               0          0              0  0                          0            0      0

    W

    Reset  0               0          0              0  0                          0            0      0

                      = Unimplemented or Reserved

                                      Figure 2-5. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.8 Ports A, B, BKGD pin Pull Control Register (PUCR)

Address 0x000C (PRR)                                                                            Access: User read/write1

           7               6          5              4  3                          2            1           0

    R      0                          0              0  0                          0                   PUPAE
                                                                                                           1
                           BKPUE                                                                PUPBE

    W

    Reset  0               1          0              0  0                          0            1

                      = Unimplemented or Reserved

                                 Figure 2-6. Ports AB, BKGD pin Pull Control Register (PUCR)
1 Read:Anytime in single-chip modes.

   Write:Anytime, except BKPUE which is writable in Special Single-Chip Mode only.

                                  MC9S12HY/HA-Family Reference Manual, Rev. 1.02

74                                                                                              Freescale Semiconductor
                                                                         Port Integration Module (S12HYPIMV1)

                            Table 2-8. PUCR Register Field Descriptions

Field                                                 Description

    6  BKGD pin pull-up Enable--Enable pull-up device on pin
BKPUE  This bit configures whether a pull-up device is activated, if the pin is used as input. If a pin is used as output this bit
       has no effect.

    1  1 Pull-up device enabled
PUPBE  0 Pull-up device disabled

       Port B Pull-down Enable--Enable pull-down devices on all port input pins
       This bit configures whether a pull-down device is activated on all associated port input pins. If a pin is used as output
       this bit has no effect.

    0  1 pull-down device enabled
PUPAE  0 pull-down device disabled

       Port A Pull-down Enable--Enable pull-down devices on all port input pins
       This bit configures whether a pull-down device is activated on all associated port input pins. If a pin is used as output
       this bit has no effect.

       1 pull-down device enabled
       0 pull-down device disabled

2.3.9 Ports A, B Reduced Drive Register (RDRIV)

Address 0x000D (PRR)                                                            Access: User read/write1

       7                 6          5              4  3                  2      1     0

R      0                 0          0              0  0                  0

                                                                                RDPB  RDPA

W

Reset  0                 0          0              0  0                  0      0     0

                      = Unimplemented or Reserved

                         Figure 2-7. Ports ABEK Reduced Drive Register (RDRIV)

1 Read: Anytime
   Write: Anytime

                            MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                     75
Port Integration Module (S12HYPIMV1)

       Table 2-9. RDRIV Register Field Descriptions

Field                                                                      Description

   1   Port B reduced drive--Select reduced drive for output port
RDPB   This bit configures the drive strength of all associated port output pins as either full or reduced. If a pin is used as
       input this bit has no effect. The reduced drive function is independent of which function is being used on a particular
       pin.

   0   1 Reduced drive selected (1/6 of the full drive strength)
RDPA   0 Full drive strength enabled

       Port A reduced drive--Select reduced drive for output port
       This bit configures the drive strength of all associated port output pins as either full or reduced. If a pin is used as
       input this bit has no effect. The reduced drive function is independent of which function is being used on a particular
       pin.

       1 Reduced drive selected (1/6 of the full drive strength)
       0 Full drive strength enabled

       MC9S12HY/HA-Family Reference Manual, Rev. 1.02

76                                                                Freescale Semiconductor
                                                                                      Port Integration Module (S12HYPIMV1)

2.3.10 ECLK Control Register (ECLKCTL)

Address 0x001C (PRR)                                                                         Access: User read/write1

                 7       6  5                                  4               3      2      1      0

         R  NECLK        0
        W       1
Reset:                      DIV16                     EDIV4       EDIV3               EDIV2  EDIV1  EDIV0

                         0  0                         0                        0      0      0      0

                         = Unimplemented or Reserved

                            Figure 2-8. ECLK Control Register (ECLKCTL)

1 Read: Anytime
   Write: Anytime

                            Table 2-10. ECLKCTL Register Field Descriptions

Field                                                             Description

    7       No ECLK--Disable ECLK output
NECLK       This bit controls the availability of a free-running clock on the ECLK pin. This clock has a fixed rate of equivalent to
            the internal bus clock.

   5        1 ECLK disabled
DIV16       0 ECLK enabled

            Free-running ECLK predivider--Divide by 16
            This bit enables a divide-by-16 stage on the selected EDIV rate.

4-0        1 Divider enabled: ECLK rate = EDIV rate divided by 16
EDIV        0 Divider disabled: ECLK rate = EDIV rate

            Free-running ECLK Divider--Configure ECLK rate
            These bits determine the rate of the free-running clock on the ECLK pin.

            00000 ECLK rate = bus clock rate
            00001 ECLK rate = bus clock rate divided by 2
            00010 ECLK rate = bus clock rate divided by 3,...
            11111 ECLK rate = bus clock rate divided by 32

2.3.11 PIM Reserved Register

Address 0x001D (PRR)                                                                            Access: User read1

                   7     6  5                         4           3                   2      1      0

R                  0     0  0                         0           0                   0      0      0

W

Reset              0     0  0                         0           0                   0      0      0

                      = Unimplemented or Reserved

                            Figure 2-9. PIM Reserved Register

                            MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                77
Port Integration Module (S12HYPIMV1)

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.12 IRQ Control Register (IRQCR)

Address 0x001E                                                                               Access: User read/write1

           7              6            5                    4  3                          2  1  0

       R                                                    0  0                          0  0  0

           IRQE           IRQEN        XIRQEN

       W

    Reset  0              0            0                    0  0                          0  0  0

                 = Unimplemented or Reserved

                                               Figure 2-10. IRQ Control Register (IRQCR)
1 Read: See individual bit descriptions below.

   Write: See individual bit descriptions below.

                                 Table 2-11. IRQCR Register Field Descriptions

    Field                                                      Description

      7    IRQ select edge sensitive only--
    IRQE   Special mode: Read or write anytime.
           Normal mode: Read anytime, write once.

   6       1 IRQ pin configured to respond only to falling edges. Falling edges on the IRQ pin will be detected anytime IRQE=1
IRQEN         and will be cleared only upon a reset or the servicing of the IRQ interrupt.

           0 IRQ pin configured for low level recognition

           IRQ enable--
           Read or write anytime.

           1 IRQ pin is connected to interrupt logic
           0 IRQ pin is disconnected from interrupt logic

    5      XIRQ enable--

XIRQEN Special mode: Read or write anytime.

           Normal mode: Read anytime, write once.

           1 XIRQ pin is connected to interrupt logic
           0 XIRQ pin is disconnected from interrupt logic

2.3.13 PIM Reserved Register

This register is reserved for factory testing of the PIM module and is not available in normal operation.

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

78                                                                                           Freescale Semiconductor
                                                                                          Port Integration Module (S12HYPIMV1)

Address 0x001F                                                                                       Access: User read1

           7               6       5            4       3                                 2       1       0

R          0               0       0            0       0                                 0       0       0

W

Reset      0               0       0            0       0                                 0       0       0

                   = Unimplemented or Reserved

                                   Figure 2-11. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

           Writing to this register when in special modes can alter the pin functionality.

2.3.14 Port T Data Register (PTT)

Address 0x0240                                                                                    Access: User read/write1

               7              6       5            4       3                                 2    1       0

R                          PTT6    PTT5         PTT4    PTT3                              PTT2    PTT1    PTT0
         PTT7

W

           IOC0_7          IOC0_6  IOC0_5       IOC0_4  IOC1_7                            IOC1_6  IOC1_5  IOC1_4
                                                                                                    FP9     FP8
  Altern.  FP16            FP15    FP14         FP13    FP11                              FP10        0       0
Function

Reset      0               0       0            0       0                                 0

                                                 Figure 2-12. Port T Data Register (PTT)
1 Read: Anytime. The data source is depending on the data direction value.

   Write: Anytime

                                   MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                           79
Port Integration Module (S12HYPIMV1)

                                      Table 2-12. PTT Register Field Descriptions

    Field                                             Description

      7-4 Port T general purpose input/output data--Data Register, LCD segment driver output, TIM0 output
     PTT When not used with the alternative function, the associated pin can be used as general purpose I/O. In general

                 purpose output mode the register bit value is driven to the pin. If the associated data direction bit is set to 1, a read
                 returns the value of the port register bit, otherwise the buffered pin input state is read.
                   The LCD segment driver output takes precedence over the TIM0 and general purpose I/O function if related LCD

                     segment is enabled
                   The TIM0 output function takes precedence over the general purpose I/O function if the related channel is

                     enabled.1

      3-0 Port T general purpose input/output data--Data Register, LCD segment driver output, TIM1 output
     PTT When not used with the alternative function, the associated pin can be used as general purpose I/O. In general

                 purpose output mode the register bit value is driven to the pin. If the associated data direction bit is set to 1, a read
                 returns the value of the port register bit, otherwise the buffered pin input state is read.
                   The LCD segment driver output takes precedence over the TIM1 and general purpose I/O function if related LCD

                     segment is enabled
                   The TIM1 output function takes precedence over the general purpose I/O function if the related channel is

                     enabled.1

1 In order TIM input capture to be function correctly, the corresponding DDRT bit should be set to 0

2.3.15 Port T Input Register (PTIT)

Address 0x0241                                                                                       Access: User read1

                   7      6               5            4      3                                2      1      0

    R PTIT7           PTIT6           PTIT5        PTIT4  PTIT3                            PTIT2  PTIT1  PTIT0

    W

    Reset  u          u               u            u      u                                u      u      u

                      = Unimplemented or Reserved         u = Unaffected by reset

                                                Figure 2-13. Port T Input Register (PTIT)
1 Read: Anytime

   Write:Never, writes to this register have no effect.

    Field                               Table 2-13. PTIT Register Field Descriptions

     7-0                                                                       Description
    PTIT
           Port T input data--
           A read always returns the buffered input state of the associated pin. It can be used to detect overload or short circuit
           conditions on output pins.

                             MC9S12HY/HA-Family Reference Manual, Rev. 1.02

80                                                                                                Freescale Semiconductor
                                                                  Port Integration Module (S12HYPIMV1)

2.3.16 Port T Data Direction Register (DDRT)

Address 0x0242                                                                   Access: User read/write1

             7                6       5                4       3       2                            1  0

     R  DDRT7            DDRT6   DDRT5            DDRT4   DDRT3   DDRT2          DDRT1                 DDRT0
     W      0
Reset                    0       0                0       0       0                                 0  0

                            Figure 2-14. Port T Data Direction Register (DDRT)

1 Read: Anytime
   Write: Anytime

                                 Table 2-14. DDRT Register Field Descriptions

Field                                                Description

7-4    Port T data direction--
DDRT    This bit determines whether the pin is an input or output.
        If corresponding LCD segment is enabled, it will be forced as input/output disabled
        Else If corresponding TIM0 output compare channel is enabled, it will be forced as output.

3-0    1 Associated pin is configured as output
DDRT    0 Associated pin is configured as input

        Port T data direction--
        This bit determines whether the pin is an input or output.
        If corresponding LCD segment is enabled, it will be forced as input/output disabled
        Else If corresponding TIM1 output compare channel is enabled, it will be forced as output.

        1 Associated pin is configured as output
        0 Associated pin is configured as input

                                                            NOTE

                   Due to internal synchronization circuits, it can take up to 2 bus clock cycles
                   until the correct value is read on PTT or PTIT registers, when changing the
                   DDRT register.

2.3.17 Port T Reduced Drive Register (RDRT)

Address 0x0243                                                                   Access: User read/write1

             7                6       5                4       3       2                            1  0

     R  RDRT7            RDRT6   RDRT5            RDRT4   RDRT3   RDRT2          RDRT1                 RDRT0
     W      0
Reset                    0       0                0       0       0                                 0  0

                            Figure 2-15. Port T Reduced Drive Register (RDRT)

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                       81
Port Integration Module (S12HYPIMV1)

1 Read: Anytime
   Write: Anytime

                                    Table 2-15. RDRT Register Field Descriptions

Field                                                                           Description

7-0        Port T reduced drive--Select reduced drive for output pin
RDRT        This bit configures the drive strength of the associated output pin as either full or reduced. If a pin is used as input
            this bit has no effect. The reduced drive function is independent of which function is being used on a particular pin.

            1 Reduced drive selected (1/6 of the full drive strength)
            0 Full drive strength enabled

2.3.18 Port T Pull Device Enable Register (PERT)

Address 0x0244                                                                         Access: User read/write1

                 7       6                 5       4                        3       2  1      0

         R  PERT7   PERT6             PERT5   PERT4                    PERT3   PERT2   PERT1  PERT0
         W      1
    Reset           1                 1       1                        1       1       1      1

                    Figure 2-16. Port T Pull Device Enable Register (PERT)

1 Read: Anytime
   Write: Anytime

                                    Table 2-16. PERT Register Field Descriptions

Field                                                                           Description

7-0        Port T pull device enable--Enable pull device on input pin
PERT        This bit controls whether a pull device on the associated port input pin is active. If a pin is used as output this bit has
            no effect. The polarity is selected by the related polarity select register bit.

            1 Pull device enabled
            0 Pull device disabled

2.3.19 Port T Polarity Select Register (PPST)

Address 0x0245                                                                         Access: User read/write1

                 7       6                 5       4                        3       2  1      0

         R  PPST7   PPST6             PPST5   PPST4                    PPST3   PPST2   PPST1  PPST0
         W     1
    Reset           1                 1       1                        1       1       1      1

                       Figure 2-17. Port T Polarity Select Register (PPST)

1 Read: Anytime
   Write: Anytime

                                    MC9S12HY/HA-Family Reference Manual, Rev. 1.02

82                                                                                     Freescale Semiconductor
                                                                   Port Integration Module (S12HYPIMV1)

                               Table 2-17. PPST Register Field Descriptions

Field                                                                        Description

7-0     Port T pull device select--Configure pull device polarity on input pin
PPST     This bit selects a pull-up or a pull-down device if enabled on the associated port input pin.

         1 A pull-down device is selected
         0 A pull-up device is selected

2.3.20 PIM Reserved Register

Address 0x0246                                                                                             Access: User read1

         7                 6               5    4       3                    2                          1  0

R        0                 0               0    0       0          0                                    0  0

W

Reset    0                 0               0    0       0          0                                    0  0

                   = Unimplemented or Reserved

                               Figure 2-18. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.21 Port T Routing Register (PTTRR)

Address 0x0247                                                                                             Access: User read1

         7                 6               5    4       3                    2                          1  0

R        0                 0                            0          0

                               PTTRR5           PTTRR4                          PTTRR1                     PTTRR0

W

Routing  --                --  IOC0_7           IOC0_6  --         --           IOC1_7                     IOC1_6
Option                                                                             0                          0

Reset    0                 0               0    0       0          0

                   = Unimplemented or Reserved

                               Figure 2-19. Port T Routing Register (PTTRR)

1 Read: Anytime
   Write: Anytime

This register configures the re-routing of TIM0/1 channels on alternative pins on Port R/T.

                               MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                            83
Port Integration Module (S12HYPIMV1)

                         Table 2-18. Port T Routing Register Field Descriptions

    Field                                                      Description

    5      Port T data direction--

PTTRR This register controls the routing of IOC0_7.

    4      0 IOC0_7 routed to PT7
PTTRR      1 IOC0_7 routed to PR1

           Port T data direction--
           This register controls the routing of IOC0_6.

    1      0 IOC0_6 routed to PT6
PTTRR      1 IOC0_6 routed to PR0

           Port T data direction--
           This register controls the routing of IOC1_7.

    0      0 IOC1_7routed to PT3
PTTRR      1 IOC1_7 routed to PR3

           Port T data direction--
           This register controls the routing of IOC1_6.

           0 IOC1_6 routed to PT2
           1 IOC1_6 routed to PR2

2.3.22 Port S Data Register (PTS)

Address 0x0248                                                                                   Access: User read/write1

                      7     6            5                   4     3                         2   1      0

       R                 PTS6         PTS5                PTS4  PTS3                      PTS2   PTS1   PTS0
                PTS7

       W

           PWM3          PWM2         PWM1                PWM0  --                        --     PWM7   PWM6
                                                                                                    --     --
           SDA           --           --                  SCL   --                        --      TXD
                                                                                                    0    RXD
  Altern.  SS            SCK          MOSI                MISO  TXCAN                     RXCAN            0
Function

    Reset  0             0            0                   0     0                         0

                                                 Figure 2-20. Port S Data Register (PTS)
1 Read: Anytime The data source is depending on the data direction value.

   Write: Anytime

                               MC9S12HY/HA-Family Reference Manual, Rev. 1.02

84                                                                                               Freescale Semiconductor
                         Port Integration Module (S12HYPIMV1)

Field                                Table 2-19. PTS Register Field Descriptions
  7
                                                                           Description
PTS
       Port S general purpose input/output data--Data Register, SPI SS inout, IIC SDA inout, PWM channel3
  6    When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
PTS    purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
  5    pin input state is read.
PTS
       The SPI takes precedence over the IIC, PWM3 and the general purpose I/O function if enabled
  4    The IIC takes precedence over the PWM3 and the general purpose I/O function if enabled
PTS    The PWM3 takes precedence over the general purpose I/O function if enabled

  3    Port S general purpose input/output data--Data Register, SPI SCK inout, PWM channel2
PTS    When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
  2    If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
PTS    pin input state is read.

       The SPI takes precedence over the PWM2 and the general purpose I/O function if enabled
       The PWM2 takes precedence over the general purpose I/O function if enabled

       Port S general purpose input/output data--Data Register, SPI MOSI inout, PWM channel1
       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

       The SPI takes precedence over the PWM1 and the general purpose I/O function if enabled
       The PWM1 takes precedence over the general purpose I/O function if enabled

       Port S general purpose input/output data--Data Register, SPI MISO inout, IIC SCL inout, PWM channel0
       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

       The SPI takes precedence over the IIC, PWM0 and the general purpose I/O function if enabled
       The IIC takes precedence over the PWM0 and the general purpose I/O function if enabled
       The PWM0 takes precedence over the general purpose I/O function if enabled

       Port S general purpose input/output data--Data Register, CAN TX
       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

       The CAN takes precedence over the general purpose I/O function if enabled

       Port S general purpose input/output data--Data Register, CAN RX
       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

       The CAN takes precedence over the general purpose I/O function if enabled

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                  85
Port Integration Module (S12HYPIMV1)

                      Table 2-19. PTS Register Field Descriptions (continued)

    Field                                                                      Description
      1
           Port S general purpose input/output data--Data Register, SCI TXD, PWM channel7
    PTS    When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
      0    If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
    PTS    pin input state is read.

            The SCI takes precedence over the PWM7 and general purpose I/O function if enabled
            The PWM7 takes precedence over the general purpose I/O function if enabled

           Port S general purpose input/output data--Data Register, SCI RXD, PWM channel6
           When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

            The SCI takes precedence over the PWM6 and general purpose I/O function if enabled
            The PWM6 takes precedence over the general purpose I/O function if enabled

2.3.23 Port S Input Register (PTIS)

Address 0x0249                                                                                       Access: User read1

                   7      6               5            4      3                                2      1      0

    R PTIS7           PTIS6           PTIS5        PTIS4  PTIS3                            PTIS2  PTIS1  PTIS0

    W

    Reset  u          u               u            u      u                                u      u      u

                      = Unimplemented or Reserved         u = Unaffected by reset

                                                Figure 2-21. Port S Input Register (PTIS)
1 Read: Anytime.

   Write:Never, writes to this register have no effect.

    Field                               Table 2-20. PTIS Register Field Descriptions

     7-0                                                                       Description
    PTIS
           Port S input data--
           This register always reads back the buffered state of the associated pins. This can also be used to detect overload
           or short circuit conditions on output pins.

                             MC9S12HY/HA-Family Reference Manual, Rev. 1.02

86                                                                                                Freescale Semiconductor
                                                                   Port Integration Module (S12HYPIMV1)

2.3.24 Port S Data Direction Register (DDRS)

Address 0x024A                                                                   Access: User read/write1

             7                6       5                 4       3       2        1                                  0

     R  DDRS7            DDRS6   DDRS5             DDRS4   DDRS3   DDRS2         DDRS1                              DDRS0
     W      0
Reset                    0       0                 0       0       0             0                                  0

                            Figure 2-22. Port S Data Direction Register (DDRS)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-21. DDRS Register Field Descriptions

Field                                                                       Description

   7    Port S data direction--
DDRS    This register controls the data direction of pin 7.This register configures pin as either input or output.
        If SPI is routing to PS and SPI is enabled, the SPI determines the pin direction
        Else If IIC is routing to PS and IIC is enabled, the IIC determines the pin direction, it will force as open-drain output
        Else if PWM3 is routing to PS and PWM3 is enabled it will force as output.

   6    1 Associated pin is configured as output.
DDRS    0 Associated pin is configured as input.

        Port S data direction--
        This register controls the data direction of pin 6.This register configures pin as either input or output.
        If SPI is routing to PS and SPI is enabled, the SPI determines the pin direction
        Else if PWM2 is routing to PS and PWM2 is enabled it will force as output.

   5    1 Associated pin is configured as output.
DDRS    0 Associated pin is configured as input.

        Port S data direction--
        This register controls the data direction of pin 5.This register configures pin as either input or output.
        If SPI is routing to PS and SPI is enabled, the SPI determines the pin direction
        Else if PWM1 is routing to PS and PWM1 is enabled it will force as output.

   4    1 Associated pin is configured as output.
DDRS    0 Associated pin is configured as input.

        Port S data direction--
        This register controls the data direction of pin 4.This register configures pin as either input or output.
        If SPI is routing to PS and SPI is enabled, the SPI determines the pin direction
        Else If IIC is routing to PS and IIC is enabled, it will force as open-drain output
        Else if PWM0 is routing to PS and PWM0 is enabled it will force as output.

        1 Associated pin is configured as output.
        0 Associated pin is configured as input.

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                                    87
Port Integration Module (S12HYPIMV1)

                    Table 2-21. DDRS Register Field Descriptions (continued)

Field                                                                           Description

   3        Port S data direction--
DDRS        This register controls the data direction of pin 3.This register configures pin as either input or output.
            If CAN is enabled, it will force the pin as output.

   2        1 Associated pin is configured as output.
DDRS        0 Associated pin is configured as input.

            Port S data direction--
            This register controls the data direction of pin 2.This register configures pin as either input or output.
            If CAN is enabled, it will force the pin as input.

   1        1 Associated pin is configured as output.
DDRS        0 Associated pin is configured as input.

            Port S data direction--
            This register controls the data direction of pin 1.This register configures pin as either input or output.
            If SCI is enabled, it will force the pin as output
            Else if PWM7 is routing to PS1 and use as PWM channel output, it will force pin as output. If use as PWM emergency
            shut down, it will force pin as input.

   0        1 Associated pin is configured as output.
DDRS        0 Associated pin is configured as input.

            Port S data direction--
            This register controls the data direction of pin 0.This register configures pin as either input or output.
            If SCI is enabled, it will force the pin as input
            Else if PWM6 is routing to PS0 and PWM6 is enabled, it will force pin as output.

            1 Associated pin is configured as output.
            0 Associated pin is configured as input.

                                                             NOTE

                    Due to internal synchronization circuits, it can take up to 2 bus clock cycles
                    until the correct value is read on PTS or PTIS registers, when changing the
                    DDRS register.

2.3.25 Port S Reduced Drive Register (RDRS)

Address 0x024B                                                                 Access: User read/write1

                 7       6                 5                4       3       2  1                                        0

         R  RDRS7   RDRS6             RDRS5            RDRS4   RDRS3   RDRS2   RDRS1                                    RDRS0
         W      0
    Reset           0                 0                0       0       0       0                                        0

                       Figure 2-23. Port S Reduced Drive Register (RDRS)

1 Read: Anytime.
   Write: Anytime.

                            MC9S12HY/HA-Family Reference Manual, Rev. 1.02

88                                                                             Freescale Semiconductor
                                                         Port Integration Module (S12HYPIMV1)

                                 Table 2-22. RDRS Register Field Descriptions

Field                                                                       Description

  7-0   Port S reduced drive--Select reduced drive for outputs
RDRS    This register configures the drive strength of output pins 7 through 0 as either full or reduced. If a pin is used as input
        this bit has no effect.
        1 Reduced drive selected (1/6 of the full drive strength).
        0 Full drive strength enabled.

2.3.26 Port S Pull Device Enable Register (PERS)

Address 0x024C                                                                   Access: User read/write1

             7                6       5       4       3       2                  1      0

     R  PERS7            PERS6   PERS5   PERS4   PERS3   PERS2                   PERS1  PERS0
     W      1
Reset                    1       1       1       1       1                       1      1

                         Figure 2-24. Port S Pull Device Enable Register (PERS)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-23. PERS Register Field Descriptions

Field                                                                       Description

7-0    Port S pull device enable--Enable pull devices on input pins
PERS    These bits configure whether a pull device is activated, if the associated pin is used as an input. This bit has no effect
        if the pin is used as an output. Out of reset all pull devices are enabled.
        1 Pull device enabled.
        0 Pull device disabled.

2.3.27 Port S Polarity Select Register (PPSS)

Address 0x024D                                                                   Access: User read/write1

             7                6       5       4       3       2                  1      0

     R  PPSS7            PPSS6   PPSS5   PPSS4   PPSS3   PPSS2                   PPSS1  PPSS0
     W      0
Reset                    0       0       0       0       0                       0      0

                            Figure 2-25. Port S Polarity Select Register (PPSS)

1 Read: Anytime.
   Write: Anytime.

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                        89
Port Integration Module (S12HYPIMV1)

                              Table 2-24. PPSS Register Field Descriptions

Field                                                                           Description

7-0        Port S pull device select--Determine pull device polarity on input pins
PPSS        This register selects whether a pull-down or a pull-up device is connected to the pin.
            1 A rising edge on the associated Port S pin sets the associated flag bit in the PIFS register. A pull-down device is

               connected to the associated pin, if enabled and if the pin is used as input.
            0 A falling edge on the associated Port S pin sets the associated flag bit in the PIFS register. A pull-up device is

               connected to the associated pin, if enabled and if the pin is used as input.

2.3.28 Port S Wired-Or Mode Register (WOMS)

Address 0x024E                                                                   Access: User read/write1

                  7        6                5        4        3        2         1      0

         R  WOMS7    WOMS6            WOMS5    WOMS4    WOMS3    WOMS2           WOMS1  WOMS0
         W      0
    Reset            0                0        0        0                     0  0      0

                        Figure 2-26. Port S Wired-Or Mode Register (WOMS)

1 Read: Anytime.
   Write: Anytime.

                              Table 2-25. WOMS Register Field Descriptions

    Field                                         Description

  7-0       Port S wired-or mode--Enable wired-or functionality
WOMS        This register configures the output pins as wired-or. If enabled the output is driven active low only (open-drain). A
            logic level of "1" is not driven.This allows a multipoint connection of several serial modules. These bits have no
            influence on pins used as inputs.
            1 Output buffers operate as open-drain outputs.
            0 Output buffers operate as push-pull outputs.

2.3.29 Port S Routing Register (PTSRR)

Address 0x024F                                                                   Access: User read/write1

            7        6                5        4        3                     2  1      0

    R       0        0                                  0                     0

                                      PTSRR5   PTSRR4                            PTSRR1 PTSRR0

    W

    Reset   0        0                0        0        0                     0  0      0

                              Figure 2-27. Port S Routing Register (PTSRR)

1 Read: Anytime.
   Write: Anytime.

This register configures the re-routing of IIC and SPI on alternative ports.

                              MC9S12HY/HA-Family Reference Manual, Rev. 1.02

90                                                                               Freescale Semiconductor
                                                                            Port Integration Module (S12HYPIMV1)

                                  Table 2-26. Module Routing Summary

                   Module        PTSRR                        Related Pins

                              54 10

                                                         SCL                SDA

                      IIC     xx  00                     PS4                     PS7

                              xx 01                      PH0                     PH3

                              xx 10                      PR6                     PR5

                              xx 11                      PV0                     PV3

                                                   MISO       MOSI  SCK               SS

                   SPI 0 0 x x                     PS4        PS5   PS6               PS7

                              01 xx                PH0        PH1   PH2               PH3

                              10 xx                PV0        PV1   PV2               PV3

                              11 xx                           Reserved

2.3.30 PIM Reserved Register

Address 0x0250-0x257                                                                          Access: User read1

            7              6      5                4          3             2              1     0

R           0              0      0                0          0             0              0     0

W

Reset       0              0      0                0          0             0              0     0

                      = Unimplemented or Reserved

                                  Figure 2-28. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.31 Port P Data Register (PTP)

Address 0x0258                                                                             Access: User read/write1

                7             6      5                4          3             2           1     0

         R  PTP7           PTP6   PTP5             PTP4       PTP3          PTP2           PTP1  PTP0
        W   PWM7
                           PWM6   PWM5             PWM4       PWM3          PWM2           PWM1  PWM0
  Altern.    FP7            FP6                                                             FP1   FP0
Function       0              0   FP5              FP4        FP3           FP2               0     0

   Reset                          0                0          0             0

                                  Figure 2-29. Port P Data Register (PTP)

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                91
Port Integration Module (S12HYPIMV1)

1 Read: Anytime.
   Write: Anytime.

    Field                                 Table 2-27. PTP Register Field Descriptions

     7-0                                                                        Description
    PTP
            Port P general purpose input/output data--Data Register, LCD segment driver output, PWM channel output
            Port P pins are associated with the PWM channel output and LCD segment driver output.
            When not used with the alternative functions, these pins can be used as general purpose I/O. If the associated data
            direction bits of these pins are set to 1, a read returns the value of the port register, otherwise the buffered pin input
            state is read.

             The LCD segment takes precedence over the PWM function and the general purpose I/O function is LCD
               segment output is enabled

             The PWM function takes precedence over the general purpose I/O function if the PWM channel is enabled.

2.3.32 Port P Input Register (PTIP)

Address 0x0259                                                                                       Access: User read1

                   7      6               5            4       3                               2      1      0

    R PTIP7           PTIP6           PTIP5        PTIP4   PTIP3                           PTIP2  PTIP1  PTIP0

    W

    Reset   u         u               u            u       u                               u      u      u

                      = Unimplemented or Reserved          u = Unaffected by reset

                                                Figure 2-30. Port P Input Register (PTIP)
1 Read: Anytime.

   Write:Never, writes to this register have no effect.

    Field                                Table 2-28. PTIP Register Field Descriptions

     7-0                                                                        Description
    PTIP
            Port P input data--
            This register always reads back the buffered state of the associated pins. This can also be used to detect overload
            or short circuit conditions on output pins.

2.3.33 Port P Data Direction Register (DDRP)

Address 0x025A                                                                                    Access: User read/write1

                 7         6               5            4       3       2                         1      0

         R  DDRP7     DDRP6           DDRP5        DDRP4   DDRP3   DDRP2                          DDRP1  DDRP0
         W      0
    Reset             0               0            0       0                               0      0      0

                         Figure 2-31. Port P Data Direction Register (DDRP)

                              MC9S12HY/HA-Family Reference Manual, Rev. 1.02

92                                                                                                Freescale Semiconductor
                                                                   Port Integration Module (S12HYPIMV1)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-29. DDRP Register Field Descriptions

Field                                                                       Description

   7    Port P data direction--
DDRP    This register controls the data direction of pin 7.
        If enabled the LCD segment output it will force the I/O state to be a input/output disabled
        Else if the enabled PWM channel 7 forces the I/O state to be an output. If the PWM shutdown feature is enabled this
        pin is forced to be an input. In these cases the data direction bit will not change.

  6-0   1 Associated pin is configured as output.
DDRP    0 Associated pin is configured as input.

        Port P data direction--
        If enabled the LCD segment output it will force the I/O state to be a input/output disabled
        Else if the PWM forces the I/O state to be an output for each port line associated with an enabled PWM6-0 channel.
        In this case the data direction bit will not change.

        1 Associated pin is configured as output.
        0 Associated pin is configured as input.

                                                             NOTE

                    Due to internal synchronization circuits, it can take up to 2 bus clock cycles
                    until the correct value is read on PTP or PTIP registers, when changing the
                    DDRP register.

2.3.34 Port P Reduced Drive Register (RDRP)

Address 0x025B                                                                   Access: User read/write1

             7                6       5                 4       3       2        1                  0

     R  RDRP7            RDRP6   RDRP5             RDRP4   RDRP3   RDRP2         RDRP1              RDRP0
     W      0
Reset                    0       0                 0       0       0             0                  0

                            Figure 2-32. Port P Reduced Drive Register (RDRP)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-30. RDRP Register Field Descriptions

Field                                                                       Description

  7-0   Port P reduced drive--Select reduced drive for outputs
RDRP    This register configures the drive strength of output pins 7 through 0 as either full or reduced. If a pin is used as input
        this bit has no effect.
        1 Reduced drive selected (1/6 of the full drive strength).
        0 Full drive strength enabled.

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                    93
Port Integration Module (S12HYPIMV1)

2.3.35 Port P Pull Device Enable Register (PERP)

Address 0x025C                                                              Access: User read/write1

                 7       6       5       4       3       2                  1      0

         R  PERP7   PERP6   PERP5   PERP4   PERP3   PERP2                   PERP1  PERP0
         W      1
    Reset           1       1       1       1       1                       1      1

                    Figure 2-33. Port P Pull Device Enable Register (PERP)

1 Read: Anytime.
   Write: Anytime.

                            Table 2-31. PERP Register Field Descriptions

Field                                                                           Description

7-0        Port P pull device enable--Enable pull devices on input pins
PERP        These bits configure whether a pull device is activated, if the associated pin is used as an input. This bit has no effect
            if the pin is used as an output. Out of reset all pull device is enabled.
            1 Pull device enabled.
            0 Pull device disabled.

2.3.36 Port P Polarity Select Register (PPSP)

Address 0x025D                                                              Access: User read/write1

                 7       6       5       4       3       2                  1      0

         R  PPSP7   PPSP6   PPSP5   PPSP4   PPSP3   PPSP2                   PPSP1  PPSP0
         W      1
    Reset           1       1       1       1       1                       1      1

                       Figure 2-34. Port P Polarity Select Register (PPSP)

1 Read: Anytime.
   Write: Anytime.

                            Table 2-32. PPSP Register Field Descriptions

Field                                                                           Description

7-0        Port P pull device select--Determine pull device polarity on input pins
PPSP        This register serves a dual purpose by selecting the polarity of the active interrupt edge as well as selecting a pull-up
            or pull-down device if enabled.
            1 A pull-down device is connected to the associated Port P pin, if enabled by the associated bit in register PERP and

               if the port is used as input.
            0 A pull-up device is connected to the associated Port P pin, if enabled by the associated bit in register PERP and

               if the port is used as input.

                            MC9S12HY/HA-Family Reference Manual, Rev. 1.02

94                                                                          Freescale Semiconductor
                                                                      Port Integration Module (S12HYPIMV1)

2.3.37 Port P Routing Register High (PTPRRH)

        Read: Anytime.                                                              Access: User read/write1

Address 0x025E

               7         6  5  4                             3        2             1  0

R

                                                                                    PTPRRH1 PTPRRH0

W

Reset  0                 0  0  0                             0        0             0  0

                            Figure 2-35. Port P Routing Register High (PTPRRH)

1 Read: Anytime.
   Write: Anytime.

                         Table 2-33. Port Routing Register High Field Descriptions

Field                             Description

    1-0 Port P Routing Register High--
PTPRRH The registers enable the PWM7 routing the Port S/V/P

2.3.38 Port P Routing Register Low(PTPRRL)

Address 0x025F                                                                      Access: User read/write1

               7         6  5  4                             3        2             1  0

R                        PTPRRL6 PTPRRL5 PTPRRL4 PTPRRL3 PTPRRL2                    PTPRRL1 PTPRRL0
      PTPRRL7

W

Reset  0                 0  0  0                             0        0             0  0

                            Figure 2-36. Port P Routing Register Low(PTPRRL)

1 Read: Anytime.
   Write: Anytime.

                            Table 2-34. PTPRRL Register Field Descriptions

Field                             Description

   7-0 Port P Routing Register Low--
PTPRRL The register decide the PWM channel routing on the Port S/P/V

The PTPRRH/PTPRRL register configures the re-routing of PWM on alternative ports.

                            MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                   95
Port Integration Module (S12HYPIMV1)

                                      Table 2-35. Module Routing Summary

Modul PTPRR             PTPRRL                                     Related Pins

    e       H

            10 76       54            32     1 0 PWM7 PWM6 PWM5 PWM4 PWM3 PWM2 PWM1 PWM0
                        xx            xx
PWM 0 0             xx  xx            xx      x x PP7
  7 01              xx  xx            xx
                    xx  xx            xx      x x PS1
           10       xx  xx            xx
                    00  xx            xx      x x PV3
           11       01  xx            xx
                    10  xx            xx      x x PP7
PWM x x             11  0x            xx
  6 xx              xx  1x            xx      xx        PP6
                    xx  x0            xx
           xx       xx  x1            xx      xx        PS0
                    xx  xx            0x
           xx       xx  xx            1x      xx        PV2
                    xx  xx            x0
PWM x x             xx  xx            x1      xx        PP6
  5 xx              xx  xx            xx
                    xx  xx            xx      xx             PP5
PWM x x             xx  xx            xx
  4 xx              xx  xx            xx      xx             PV1
                    xx
PWM x x                                       xx                   PP4
  3 xx
                                              xx                   PV0
PWM x x
  2 xx                                        xx                                    PP3

PWM x x                                       xx                                    PS7
  1 xx
                                              xx                                         PP2
PWM x x
  0 xx                                        xx                                         PS6

                                              0x                                               PP1

                                              1x                                               PS5

                                              x0                                                    PP0

                                              x1                                                    PS4

2.3.39 Port H Data Register (PTH)

Address 0x0260                                                                           Access: User read/write1

                  7        6             5           4          3                 2      1          0

         R     PTH7     PTH6          PTH5        PTH4       PTH3              PTH2      PTH1       PTH0
        W        --
                 --       --              --      --         SS                ECLK        --       MISO2
  Altern.                 --                                                             MOSI        SCL
Function       FP26     FP25              --                 SDA               SCK
                  0       0
   Reset                                  FP24    FP23       FP22              FP21      FP20       FP19

                                          0       0          0                 0         0          0

                                      Figure 2-37. Port H Data Register (PTH)

1 Read: Anytime.
   Write: Anytime.

                              MC9S12HY/HA-Family Reference Manual, Rev. 1.02

96                                                                                       Freescale Semiconductor
                                  Port Integration Module (S12HYPIMV1)

2 Special priority for SPI & IIC

Field                                Table 2-36. PTH Register Field Descriptions
7-4
PTH                                                                        Description

  3    Port H general purpose input/output data--Data Register, LCD segment driver output
PTH    When not used with the alternative function, this pin can be used as general purpose I/O.
       If the associated data direction bit of this pin is set to 1, a read returns the value of the port register, otherwise the
  2    buffered pin input state is read.
PTH
       The LCD segment driver output function takes precedence over the general purpose I/O function if enabled
  1
PTH    Port H general purpose input/output data--Data Register, LCD segment driver output, SS of SPI, SDA of IIC
       When not used with the alternative function, this pin can be used as general purpose I/O.
  0    If the associated data direction bit of this pin is set to 1, a read returns the value of the port register, otherwise the
PTH    buffered pin input state is read.

       The LCD segment driver output takes precedence over the SPI, IIC and the general purpose I/O function
       The SDA of IIC takes precedence over the SPI and the general purpose I/O function
       The SS of SPI takes precedence over the general purpose I/O function

       Port H general purpose input/output data--Data Register, LCD segment driver output, SCK of SPI, ECLK
       When not used with the alternative function, this pin can be used as general purpose I/O.
       If the associated data direction bit of this pin is set to 1, a read returns the value of the port register, otherwise the
       buffered pin input state is read.

       The LCD segment driver output takes precedence over the SPI, ECLK and the general purpose I/O function
       The SCK of SPI takes precedence over the ECLK and the general purpose I/O function
       The ECLK takes precedence over the general purpose I/O function

       Port H general purpose input/output data--Data Register, LCD segment driver output, MOSI of SPI
       When not used with the alternative function, this pin can be used as general purpose I/O.
       If the associated data direction bit of this pin is set to 1, a read returns the value of the port register, otherwise the
       buffered pin input state is read.

       The LCD segment driver output takes precedence over the SPI and the general purpose I/O function
       The MOSI of SPI takes precedence over the general purpose I/O function

       Port H general purpose input/output data--Data Register, LCD segment driver output, MISO of SPI, SCL of IIC
       When not used with the alternative function, this pin can be used as general purpose I/O.
       If the associated data direction bit of this pin is set to 1, a read returns the value of the port register, otherwise the
       buffered pin input state is read.

       The LCD segment driver output takes precedence over the SPI, IIC and the general purpose I/O function
       The SCL of IIC takes precedence over the SPI and the general purpose I/O function
       The MISO of SPI takes precedence over the general purpose I/O function

                                  MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                           97
Port Integration Module (S12HYPIMV1)

2.3.40 Port H Input Register (PTIH)

Address 0x0261                                                                                       Access: User read1

                   7      6       5                    4       3                               2      1      0

    R PTIH7           PTIH6   PTIH5                PTIH4   PTIH3                           PTIH2  PTIH1  PTIH0

    W

    Reset   u         u       u                    u       u                               u      u      u

                      = Unimplemented or Reserved          u = Unaffected by reset

                                                Figure 2-38. Port H Input Register (PTIH)
1 Read: Anytime.

   Write:Never, writes to this register have no effect.

    Field                                Table 2-37. PTIH Register Field Descriptions

     7-0                                                                        Description
    PTIH
            Port H input data--
            This register always reads back the buffered state of the associated pins. This can also be used to detect overload
            or short circuit conditions on output pins.

2.3.41 Port H Data Direction Register (DDRH)

Address 0x0262                                                                                    Access: User read/write1

                 7         6       5                    4       3       2                         1      0

         R  DDRH7     DDRH6   DDRH5                DDRH4   DDRH3   DDRH2                          DDRH1  DDRH0
         W      0
    Reset             0       0                    0       0                               0      0      0

                         Figure 2-39. Port H Data Direction Register (DDRH)

1 Read: Anytime.
   Write: Anytime.

                              MC9S12HY/HA-Family Reference Manual, Rev. 1.02

98                                                                                                Freescale Semiconductor
                                                  Port Integration Module (S12HYPIMV1)

                         Table 2-38. DDRH Register Field Descriptions

Field                                                                      Description

  7-4  Port H data direction--
DDRH   This register controls the data direction of pin 7-4.
       If enabled the LCD segment output it will force the I/O state to be a input/output diabled.

   3   1 Associated pin is configured as output.
DDRH   0 Associated pin is configured as input.

       Port H data direction--
       This register controls the data direction of pin 3.
       If enabled the LCD segment output it will force the I/O state to be a input/output disabled
       Else if the IIC is routing to PH and IIC is enabled, the IIC will determined the pin direction
       Else if the SPI is routing to PH and SPI is enabled, the SPI will determine the pin direction

   2   1 Associated pin is configured as output.
DDRH   0 Associated pin is configured as input.

       Port H data direction--
       This register controls the data direction of pin 2.
       If enabled the LCD segment output it will force the I/O state to be a input/output disabled
       Else if the SPI is routing to PH and SPI is enabled, the SPI will determine the pin direction
       Else if ECLK is enabled, it will force the pin to output.

   1   1 Associated pin is configured as output.
DDRH   0 Associated pin is configured as input.

       Port H data direction--
       This register controls the data direction of pin 1.
       If enabled the LCD segment output it will force the I/O state to be a input/output disabled
       Else if the SPI is routing to PH and SPI is enabled, the SPI will determine the pin direction.

   0   1 Associated pin is configured as output.
DDRH   0 Associated pin is configured as input.

       Port H data direction--
       This register controls the data direction of pin 0.
       If enabled the LCD segment output it will force the I/O state to be a input/output disabled
       Else if the IIC is routing to PH and IIC is enabled, the IIC will determined the pin direction
       Else if the SPI is routing to PH and SPI is enabled, the SPI will determine the pin direction t.

       1 Associated pin is configured as output.
       0 Associated pin is configured as input.

                                                NOTE

       Due to internal synchronization circuits, it can take up to 2 bus clock cycles
       until the correct value is read on PTH or PTIH registers, when changing the
       DDRH register.

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                  99
Port Integration Module (S12HYPIMV1)

2.3.42 Port H Reduced Drive Register (RDRH)

Address 0x0263                                                              Access: User read/write1

             7           6       5       4       3       2                  1      0

     R  RDRH7       RDRH6   RDRH5   RDRH4   RDRH3   RDRH2                   RDRH1  RDRH0
     W      0
Reset               0       0       0       0       0                       0      0

                       Figure 2-40. Port H Reduced Drive Register (RDRH)

1 Read: Anytime.
   Write: Anytime.

                            Table 2-39. RDRH Register Field Descriptions

Field                                                                       Description

  7-0   Port H reduced drive--Select reduced drive for outputs
RDRH    This register configures the drive strength of output pins 7 through 0 as either full or reduced. If a pin is used as input
        this bit has no effect.
        1 Reduced drive selected (1/6 of the full drive strength).
        0 Full drive strength enabled.

2.3.43 Port H Pull Device Enable Register (PERH)

Address 0x0264                                                              Access: User read/write1

             7           6       5       4       3       2                  1      0

     R  PERH7       PERH6   PERH5   PERH4   PERH3   PERH2                   PERH1  PERH0
     W      1
Reset               1       1       1       1       1                       1      1

                    Figure 2-41. Port H Pull Device Enable Register (PERH)

1 Read: Anytime.
   Write: Anytime.

                            Table 2-40. PERH Register Field Descriptions

Field                                                                       Description

  7-0   Port H pull device enable--Enable pull devices on input pins
PERH    These bits configure whether a pull device is activated, if the associated pin is used as an input. This bit has no effect
        if the pin is used as an output. Out of reset all pull device is enabled.
        1 Pull device enabled.
        0 Pull device disabled.

                            MC9S12HY/HA-Family Reference Manual, Rev. 1.02

100                                                                         Freescale Semiconductor
                                                             Port Integration Module (S12HYPIMV1)

2.3.44 Port H Polarity Select Register (PPSH)

Address 0x0265                                                                    Access: User read/write1

             7                6        5        4        3        2               1      0

     R  PPSH7            PPSH6    PPSH5    PPSH4    PPSH3    PPSH2                PPSH1  PPSH0
     W      1
Reset                    1        1        1        1        1                    1      1

                            Figure 2-42. Port H Polarity Select Register (PPSH)

1 Read: Anytime.
   Write: Anytime.

                                  Table 2-41. PPSH Register Field Descriptions

Field                                                                       Description

7-0    Port H pull device select--Determine pull device polarity on input pins
PPSH    This register serves a dual purpose by selecting the polarity of the active interrupt edge as well as selecting a pull-up
        or pull-down device if enabled.
        1 A rising edge on the associated Port H pin sets the associated flag bit in the PIFH register. A pull-down device is

           connected to the associated Port H pin, if enabled by the associated bit in register PERH and if the port is used
           as input.
        0 A falling edge on the associated Port H pin sets the associated flag bit in the PIFH register.A pull-up device is
           connected to the associated Port H pin, if enabled by the associated bit in register PERH and if the port is used
           as input.

2.3.45 Port H Wired-Or Mode Register (WOMH)

Address 0x0266                                                                    Access: User read/write1

              7                6        5        4        3        2              1      0

     R  WOMH7            WOMH6    WOMH5    WOMH4    WOMH3    WOMH2                WOMH1  WOMH0
     W      0
Reset                    0        0        0        0        0                    0      0

                         Figure 2-43. Port H Wired-Or Mode Register (WOMH)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-42. WOMS Register Field Descriptions

Field                                         Description

  7-0   Port H wired-or mode--Enable wired-or functionality
WOMH    This register configures the output pins as wired-or. If enabled the output is driven active low only (open-drain). A
        logic level of "1" is not driven.This allows a multipoint connection of several serial modules. These bits have no
        influence on pins used as inputs.
        1 Output buffers operate as open-drain outputs.
        0 Output buffers operate as push-pull outputs.

                                  MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                     101
Port Integration Module (S12HYPIMV1)

2.3.46 PIM Reserved Register

Address 0x0267                                                                   Access: User read1

        7                  6  5                    4  3           2           1  0

     R  0                  0  0                    0  0           0           0  0

     W

Reset   0                  0  0                    0  0           0           0  0

                      = Unimplemented or Reserved

                              Figure 2-44. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.47 PIM Reserved Register

Address 0x0268-0x26F                                                             Access: User read1

        7                  6  5                    4  3           2           1  0

     R  0                  0  0                    0  0           0           0  0

     W

Reset   0                  0  0                    0  0           0           0  0

                      = Unimplemented or Reserved

                              Figure 2-45. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.48 PIM Reserved Register

Address 0x0270                                                                   Access: User read1

        7                  6  5                    4  3           2           1  0

     R  0                  0  0                    0  0           0           0  0

     W

Reset   0                  0  0                    0  0           0           0  0

                      = Unimplemented or Reserved

                              Figure 2-46. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

                              MC9S12HY/HA-Family Reference Manual, Rev. 1.02

102                                                                           Freescale Semiconductor
                                                                                          Port Integration Module (S12HYPIMV1)

2.3.49 Port AD Data Register (PT1AD)

Address 0x0271                                                                               Access: User read/write1

                          7        6        5                   4        3        2          1       0

        R                    PT1AD6   PT1AD5              PT1AD4   PT1AD3   PT1AD2           PT1AD1  PT1AD0
               PT1AD7

        W

           KWAD7             KWAD6    KWAD5               KWAD4    KWAD3    KWAD2            KWAD1   KWAD0

  Altern.  AN7               AN6      AN5                 AN4      AN3      AN2              AN1     AN0
Function

Reset      0                 0        0                   0        0                      0  0       0

                                              Figure 2-47. Port AD Data Register (PT1AD)
1 Read: Anytime. The data source is depending on the data direction value.

   Write: Anytime

                                    Table 2-43. PT1AD Register Field Descriptions

Field                                                          Description

  7-0      Port AD general purpose input/output data--Data Register, ATD AN analog input
PT1AD      When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

2.3.50 PIM Reserved Register

Address 0x0272                                                                                  Access: User read1

           7                 6        5                   4        3                      2  1       0

R          0                 0        0                   0        0                      0  0       0

W

Reset      0                 0        0                   0        0                      0  0       0

                             = Unimplemented or Reserved

                                      Figure 2-48. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

                                      MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                   103
Port Integration Module (S12HYPIMV1)

2.3.51 Port AD Data Direction Register (DDR1AD)

Address 0x0273                                                                    Access: User read/write1

                    7      6  5                     4  3            2             1                0

     R                 DDR1AD6 DDR1AD5 DDR1AD4 DDR1AD3 DDR1AD2                    DDR1AD1 DDR1AD0
           DDR1AD7

     W

Reset   0                  0  0                     0  0            0             0                0

                           Figure 2-49. Port AD Data Direction Register (DDR1AD)

1 Read: Anytime
   Write: Anytime

                              Table 2-44. DDR1AD Register Field Descriptions

Field                                                  Description

    7-0 Port AD data direction--
DDR1AD This bit determines whether the associated pin is an input or output.

               To use the digital input function the ATD Digital Input Enable Register (ATDDIEN) has to be set to logic level "1".

        1 Associated pin is configured as output
        0 Associated pin is configured as input

                                                            NOTE

                   Due to internal synchronization circuits, it can take up to 2 bus clock cycles
                   until the correct value is read on PT1AD registers, when changing the
                   DDR1AD register.

2.3.52 PIM Reserved Register

Address 0x0274                                                                       Access: User read1

        7                  6  5                     4  3            2             1                0

     R  0                  0  0                     0  0            0             0                0

     W

Reset   0                  0  0                     0  0            0             0                0

                       = Unimplemented or Reserved

                              Figure 2-50. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

                              MC9S12HY/HA-Family Reference Manual, Rev. 1.02

104                                                                               Freescale Semiconductor
2.3.53                                                                                                                   Port Integration Module (S12HYPIMV1)

        Port AD Reduced Drive Register (RDR1AD)

Address 0x0275                                                                    Access: User read/write1

               7           6  5                 4                  3  2           1  0

R                        RDR1AD6 RDR1AD5 RDR1AD4 RDR1AD3 RDR1AD2                  RDR1AD1 RDR1AD0
      RDR1AD7

W

Reset   0                  0  0                 0                  0  0           0  0

                           Figure 2-51. Port AD Reduced Drive Register (RDR1AD)

1 Read: Anytime
   Write: Anytime

                              Table 2-45. RDR1AD Register Field Descriptions

Field                                              Description

    7-0 Port AD reduced drive--Select reduced drive for output pin
RDR1AD This bit configures the drive strength of the associated output pin as either full or reduced. If a pin is used as input

               this bit has no effect. The reduced drive function is independent of which function is being used on a particular pin.

        1 Reduced drive selected (1/6 of the full drive strength)
        0 Full drive strength enabled

2.3.54 PIM Reserved Register

Address 0x0276                                                                       Access: User read1

        7                  6  5                 4                  3  2           1  0

R       0                  0  0                 0                  0  0           0  0

W

Reset   0                  0  0                 0                  0  0           0  0

                   = Unimplemented or Reserved

                              Figure 2-52. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.55 Port AD Pull Up Enable Register (PER1AD)

Address 0x0277                                                                    Access: User read/write1

               7           6  5                 4                  3  2           1  0

R                        PER1AD6 PER1AD5 PER1AD4 PER1AD3 PER1AD2 PER1AD1 PER1AD0
      PER1AD7

W

Reset   0                  0  0                 0                  0  0           0  0

                           Figure 2-53. Port AD Pull Up Enable Register (PER1AD)

                              MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                 105
Port Integration Module (S12HYPIMV1)

1 Read: Anytime
   Write: Anytime

                                   Table 2-46. PER1AD Register Field Descriptions

Field                                                   Description

   7-0 Port AD pull-up enable--Enable pull-up device on input pin
PER1AD This bit controls whether a pull up device on the associated port input pin is active. If a pin is used as output this bit

               has no effect.

           1 Pull device enabled
           0 Pull device disabled

2.3.56 PIM Reserved Registers

Address 0x0278-0x27F                                                                                 Access: User read1

           7               6          5             4      3                              2       1       0

     R     0               0          0             0      0                              0       0       0

     W

Reset      0               0          0             0      0                              0       0       0

                       = Unimplemented or Reserved         u = Unaffected by reset

                                      Figure 2-54. PIM Reserved Registers

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.57 Port R Data Register (PTR)

Address 0x0280                                                                                    Access: User read/write1

                    7         6          5             4      3                              2    1       0

     R                     PTR6       PTR5          PTR4   PTR3                           PTR2    PTR1    PTR0
              PTR7

     W

           --              SCL        SDA           --     --                             --         --      --
                                                                                                  IOC0_7  IOC0_6
  Altern.  FP27            FP18       FP17          FP112  IOC1_7                         IOC1_6
Function                                                                                              0       0

Reset      0               0          0             0      0                              0

                                                 Figure 2-55. Port R Data Register (PTR)
1 Read: Anytime The data source is depending on the data direction value.

   Write: Anytime

                                   MC9S12HY/HA-Family Reference Manual, Rev. 1.02

106                                                                                               Freescale Semiconductor
                                                                      Port Integration Module (S12HYPIMV1)

                         Table 2-47. PTR Register Field Descriptions

Field                                                                      Description

  7    Port R general purpose input/output data--Data Register, LCD segment driver output
PTR    When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

  6    The LCD segment driver output takes precedence over the general purpose I/O function
PTR
       Port R general purpose input/output data--Data Register, LCD segment driver output, SCL of IIC
       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

  5    The LCD segment driver output takes precedence over the IIC and general purpose I/O function
PTR    The IIC function takes over the general purpose I/O function

       Port R general purpose input/output data--Data Register, LCD segment driver output, SDA of IIC
       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

  4    The LCD segment driver output takes precedence over the IIC and general purpose I/O function
PTR    The IIC function takes over the general purpose I/O function

       Port R general purpose input/output data--Data Register, LCD segment driver output
       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

       The LCD segment driver output takes precedence over the general purpose I/O function

3-0    Port R general purpose input/output data--Data Register, TIM1/TIM0 channels
PTR    When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

                   The TIM1/TIM0 output compare function takes precedence over the general purpose I/O function1
1 In order TIM input capture to be function correctly, the corresponding DDRR bit should be set as input state

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                            107
Port Integration Module (S12HYPIMV1)

2.3.58 Port R Input Register (PTIR)

Address 0x0281                                                                                       Access: User read1

                    7      6       5                    4       3                              2      1      0

     R PTIR7           PTIR6   PTIR5                PTIR4   PTIR3                          PTIR2  PTIR1  PTIR0

     W

Reset   u              u       u                    u       u                              u      u      u

                       = Unimplemented or Reserved          u = Unaffected by reset

                                                Figure 2-56. Port R Input Register (PTIR)
1 Read: Anytime.

   Write:Never, writes to this register have no effect.

Field                                Table 2-48. PTIR Register Field Descriptions

7-0                                                                        Description
PTIR
        Port R input data--
        This register always reads back the buffered state of the associated pins. This can also be used to detect overload
        or short circuit conditions on output pins.

2.3.59 Port R Data Direction Register (DDRR)

Address 0x0282                                                                                    Access: User read/write1

             7              6       5                    4       3       2                        1      0

     R  DDRR7          DDRR6   DDRR5                DDRR4   DDRR3   DDRR2                         DDRR1  DDRR0
     W      0
Reset                  0       0                    0       0                              0      0      0

                          Figure 2-57. Port R Data Direction Register (DDRR)

1 Read: Anytime.
   Write: Anytime.

                               MC9S12HY/HA-Family Reference Manual, Rev. 1.02

108                                                                                               Freescale Semiconductor
                                                  Port Integration Module (S12HYPIMV1)

                         Table 2-49. DDRR Register Field Descriptions

Field                                                                      Description

   7   Port R data direction--
DDRR   This register controls the data direction of pin 7.This register configures pin as either input or output.
       If LCD segment driver output is enabled, it will force as input/output disabled.

   6   1 Associated pin is configured as output.
DDRR   0 Associated pin is configured as input.

       Port R data direction--
       This register controls the data direction of pin 6.This register configures pin as either input or output.
       If LCD segment driver output is enabled, it will force as input/output disabled
       Else If IIC is routing to PR and IIC is enabled, it will force as open-drain output.

   5   1 Associated pin is configured as output.
DDRR   0 Associated pin is configured as input.

       Port R data direction--
       This register controls the data direction of pin 5.This register configures pin as either input or output.
       If LCD segment driver output is enabled, it will force as input/output disabled
       Else If IIC is routing to PR and IIC is enabled, it will force as open-drain output.

   4   1 Associated pin is configured as output.
DDRR   0 Associated pin is configured as input.

       Port R data direction--
       This register controls the data direction of pin 4.This register configures pin as either input or output.
       If LCD segment driver output is enabled, it will force as input/output disabled.

  3-0  1 Associated pin is configured as output.
DDRR   0 Associated pin is configured as input.

       Port R data direction--
       This register controls the data direction of pin 3-0.This register configures pin as either input or output.
       If TIM1/TIM0 are routing to the PR and TIM1/TIM0 output compare functions are enabled, it will force as output.

       1 Associated pin is configured as output.
       0 Associated pin is configured as input.

                                                NOTE

       Due to internal synchronization circuits, it can take up to 2 bus clock cycles
       until the correct value is read on PTR or PTIR registers, when changing the
       DDRR register.

                         MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                            109
Port Integration Module (S12HYPIMV1)

2.3.60 Port R Reduced Drive Register (RDRR)

Address 0x0283                                                              Access: User read/write1

             7           6       5       4       3       2                  1      0

     R  RDRR7       RDRR6   RDRR5   RDRR4   RDRR3   RDRR2                   RDRR1  RDRR0
     W      0
Reset               0       0       0       0       0                       0      0

                       Figure 2-58. Port R Reduced Drive Register (RDRR)

1 Read: Anytime.
   Write: Anytime.

                            Table 2-50. RDRR Register Field Descriptions

Field                                                                       Description

  7-0   Port R reduced drive--Select reduced drive for outputs
RDRR    This register configures the drive strength of output pins 7 through 0 as either full or reduced. If a pin is used as input
        this bit has no effect.
        1 Reduced drive selected (1/6 of the full drive strength).
        0 Full drive strength enabled.

2.3.61 Port R Pull Device Enable Register (PERR)

Address 0x0284                                                              Access: User read/write1

             7           6       5       4       3       2                  1      0

     R  PERR7       PERR6   PERR5   PERR4   PERR3   PERR2                   PERR1  PERR0
     W      1
Reset               1       1       1       1       1                       1      1

                    Figure 2-59. Port R Pull Device Enable Register (PERR)

1 Read: Anytime.
   Write: Anytime.

                            Table 2-51. PERR Register Field Descriptions

Field                                                                       Description

  7-0   Port R pull device enable--Enable pull devices on input pins
PERR    These bits configure whether a pull device is activated, if the associated pin is used as an input. This bit has no effect
        if the pin is used as an output. Out of reset all pull devices are enabled.
        1 Pull device enabled.
        0 Pull device disabled.

                            MC9S12HY/HA-Family Reference Manual, Rev. 1.02

110                                                                         Freescale Semiconductor
                                                             Port Integration Module (S12HYPIMV1)

2.3.62 Port R Polarity Select Register (PPSR)

Address 0x0285                                                                    Access: User read/write1

             7                6        5        4        3        2               1      0

     R  PPSR7            PPSR6    PPSR5    PPSR4    PPSR3    PPSR2                PPSR1  PPSR0
     W      1
Reset                    1        1        1        1        1                    1      1

                            Figure 2-60. Port R Polarity Select Register (PPSR)

1 Read: Anytime.
   Write: Anytime.

                                  Table 2-52. PPSR Register Field Descriptions

Field                                                                       Description

7-0    Port R pull device select--Determine pull device polarity on input pins
PPSR    This register selects whether a pull-down or a pull-up device is connected to the pin.
        1 A rising edge on the associated Port R pin sets the associated flag bit in the PIFS register. A pull-down device is

           connected to the associated pin, if enabled and if the pin is used as input.
        0 A falling edge on the associated Port R pin sets the associated flag bit in the PIFS register. A pull-up device is

           connected to the associated pin, if enabled and if the pin is used as input.

2.3.63 Port R Wired-Or Mode Register (WOMR)

Address 0x0286                                                                    Access: User read/write1

              7                6        5        4        3        2              1      0

     R  WOMR7            WOMR6    WOMR5    WOMR4    WOMR3    WOMR2                WOMR1  WOMR0
     W      0
Reset                    0        0        0        0        0                    0      0

                         Figure 2-61. Port R Wired-Or Mode Register (WOMR)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-53. WOMR Register Field Descriptions

Field                                         Description

  7-0   Port R wired-or mode--Enable wired-or functionality
WOMR    This register configures the output pins as wired-or. If enabled the output is driven active low only (open-drain). A
        logic level of "1" is not driven.This allows a multipoint connection of several serial modules. These bits have no
        influence on pins used as inputs.
        1 Output buffers operate as open-drain outputs.
        0 Output buffers operate as push-pull outputs.

                                  MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                     111
Port Integration Module (S12HYPIMV1)

2.3.64 PIM Reserved Registers

Address 0x0287                                                                          Access: User read1

        7                  6      5                  4      3          2             1      0

     R  0                  0      0                  0      0          0             0      0

     W

Reset   0                  0      0                  0      0          0             0      0

                        = Unimplemented or Reserved         u = Unaffected by reset

                                  Figure 2-62. PIM Reserved Registers

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.65 Port T Interrupt Enable Register (PIET)

        Read: Anytime.                                                               Access: User read/write1

Address 0x0288

            7                  6      5                  4      3          2         1      0

     R  PIET7              PIET6  PIET5              PIET4  PIET3      PIET2         PIET1  PIET0
     W     0
Reset                      0      0                  0      0          0             0      0

                              Figure 2-63. Port S Interrupt Enable Register (PIES)

1 Read: Anytime.
   Write: Anytime.

Field                                Table 2-54. PIES Register Field Descriptions

7-0                                                                        Description
PIET
        Port T interrupt enable--
        This register disables or enables on a per-pin basis the edge sensitive external interrupt associated with Port T.
        1 Interrupt is enabled.
        0 Interrupt is disabled (interrupt flag masked).

2.3.66 Port T Interrupt Flag Register (PIFT)

Address 0x0289                                                                       Access: User read/write1

            7                  6      5                  4      3          2         1      0

     R  PIFT7              PIFT6  PIFT5              PIFT4  PIFT3      PIFT2         PIFT1  PIFT0
     W     0
Reset                      0      0                  0      0          0             0      0

                              Figure 2-64. Port S Interrupt Flag Register (PIFS)

1 Read: Anytime.
   Write: Anytime.

                                  MC9S12HY/HA-Family Reference Manual, Rev. 1.02

112                                                                                  Freescale Semiconductor
                                                                                        Port Integration Module (S12HYPIMV1)

                                Table 2-55. PIFS Register Field Descriptions

Field                                     Description

6-5   Port T interrupt flag--
PIFT   Each flag is set by an active edge on the associated input pin. This could be a rising or a falling edge based on the
       state of the PPST register. To clear this flag, write logic level 1 to the corresponding bit in the PIFS register. Writing
       a 0 has no effect.1
       1 Active edge on the associated bit has occurred (an interrupt will occur if the associated enable bit is set).
       0 No active edge pending.

1 In order to enable the key wakup function, need to disable the LCD FP function first

2.3.67 Port S Interrupt Enable Register (PIES)

        Read: Anytime.                                                                     Access: User read/write1

Address 0x028A

       7                 6      5      4      3                                         2  1  0

R      0                               0      0                                         0  0  0

                         PIES6  PIES5

W

Reset  0                 0      0      0      0                                         0  0  0

                            Figure 2-65. Port S Interrupt Enable Register (PIES)

1 Read: Anytime.
   Write: Anytime.

Field                               Table 2-56. PIES Register Field Descriptions

6-5                                                                       Description
PIES
       Port S interrupt enable--
       This register disables or enables on a per-pin basis the edge sensitive external interrupt associated with Port S.
       1 Interrupt is enabled.
       0 Interrupt is disabled (interrupt flag masked).

2.3.68 Port S Interrupt Flag Register (PIFS)

Address 0x028B                                                                             Access: User read/write1

       7                 6      5      4      3                                         2  1  0

R      0                               0      0                                         0  0  0

                         PIFS6  PIFS5

W

Reset  0                 0      0      0      0                                         0  0  0

                            Figure 2-66. Port S Interrupt Flag Register (PIFS)

1 Read: Anytime.
   Write: Anytime.

                                MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                          113
Port Integration Module (S12HYPIMV1)

Field                                Table 2-57. PIFS Register Field Descriptions

6-5                                                                        Description
PIFS
        Port S interrupt flag--
        Each flag is set by an active edge on the associated input pin. This could be a rising or a falling edge based on the
        state of the PPSS register. To clear this flag, write logic level 1 to the corresponding bit in the PIFS register. Writing
        a 0 has no effect.
        1 Active edge on the associated bit has occurred (an interrupt will occur if the associated enable bit is set).
        0 No active edge pending.

2.3.69 Port AD Interrupt Enable Register (PIE1AD)

        Read: Anytime.                                                                 Access: User read/write1

Address 0x028C

                    7         6             5        4        3        2               1  0

     R                  PIE1AD6       PIE1AD5  PIE1AD4  PIE1AD3  PIE1AD2               PIE1AD1 PIE1AD0
            PIE1AD7

     W

Reset   0               0             0        0        0                           0  0  0

                        Figure 2-67. Port AD Interrupt Enable Register (PIE1AD)

1 Read: Anytime.
   Write: Anytime.

                                      Table 2-58. PIES Register Field Descriptions

Field                                             Description

   7-0  Port AD interrupt enable--
PIE1AD  This register disables or enables on a per-pin basis the edge sensitive external interrupt associated with Port AD.
        1 Interrupt is enabled.
        0 Interrupt is disabled (interrupt flag masked).

2.3.70 Port AD Interrupt Flag Register (PIF1AD)

Address 0x028D                                                                         Access: User read/write1

              7               6             5        4        3        2               1  0

     R  PIF1AD7         PIF1AD6       PIF1AD5  PIF1AD4  PIF1AD3  PIF1AD2               PIF1AD1 PIF1AD0
     W       0
Reset                   0             0        0        0                           0  0  0

                           Figure 2-68. Port S Interrupt Flag Register (PIFS)

1 Read: Anytime.
   Write: Anytime.

                           MC9S12HY/HA-Family Reference Manual, Rev. 1.02

114                                                                                    Freescale Semiconductor
                                                                              Port Integration Module (S12HYPIMV1)

                            Table 2-59. PIF1AD Register Field Descriptions

Field                             Description

   7-0  Port AD interrupt flag--
PIF1AD
        Each flag is set by an active edge on the associated input pin. To clear this flag, write logic level 1 to the
        corresponding bit in the PIF1AD register. Writing a 0 has no effect. 1

        1 Active falling edge on the associated bit has occurred (an interrupt will occur if the associated enable bit is set).

        0 No active edge pending.

1 In order to enable the Key Wakeup function, need to set the ATDIENL first.

2.3.71 Port R Interrupt Enable Register (PIER)

        Read: Anytime.                                                               Access: User read/write1

Address 0x028E

        7                6  5  4              3                               2      1      0

R       0                0  0  0

                                  PIER3                                       PIER2  PIER1  PIER0

W

Reset   0                0  0  0              0                               0      0      0

                            Figure 2-69. Port R Interrupt Enable Register (PIER)

1 Read: Anytime.
   Write: Anytime.

Field                                Table 2-60. PIER Register Field Descriptions

3-0                                                                        Description
PIER
        Port R interrupt enable--
        This register disables or enables on a per-pin basis the edge sensitive external interrupt associated with Port R.
        1 Interrupt is enabled.
        0 Interrupt is disabled (interrupt flag masked).

2.3.72 Port R Interrupt Flag Register (PIFR)

Address 0x028F                                                                       Access: User read/write1

        7                6  5  4              3                               2      1      0

R       0                0  0  0

                                  PIFR3                                       PIFR2  PIFR1  PIFR0

W

Reset   0                0  0  0              0                               0      0      0

                            Figure 2-70. Port R Interrupt Flag Register (PIFR)

1 Read: Anytime.
   Write: Anytime.

                            MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                        115
Port Integration Module (S12HYPIMV1)

Field                                    Table 2-61. PIFR Register Field Descriptions

3-0                                                                            Description
PIFR
            Port R interrupt flag--
            Each flag is set by an active edge on the associated input pin. This could be a rising or a falling edge based on the
            state of the PPSR register. To clear this flag, write logic level 1 to the corresponding bit in the PIFR register. Writing
            a 0 has no effect.
            1 Active edge on the associated bit has occurred (an interrupt will occur if the associated enable bit is set).
            0 No active edge pending.

2.3.73 Port U Data Register (PTU)

Address 0x0290                                                                         Access: User read/write1

                 7     6                 5      4       3                         2    1      0

         R   PTU7   PTU6              PTU5   PTU4    PTU3                      PTU2    PTU1   PTU0
        W      --
                    IOC0_3            --     IOC0_2  --                        IOC0_1     --  IOC0_0
  Altern.   M1C1P                                                                      M0C0P  M0C0M
Function        0   M1C1M             M1C0P  M1C0M   M0C1P   M0C1M
                                                                                           0      0
   Reset            0                 0      0       0                             0

                                      Figure 2-71. Port U Data Register (PTU)

1 Read: Anytime.
   Write: Anytime.

                                      Table 2-62. PTU Register Field Descriptions

Field                                           Description

7,5,3,1     Port U general purpose input/output data--Data Register, Motor driver PWM output
PTU        Port U 7,5,3,1 pins are associated with the Motor PWM output.
            When not used with the alternative functions, these pins can be used as general purpose I/O. If the associated data
            direction bits of these pins are set to 1, a read returns the value of the port register, otherwise the buffered pin input
            state is read.

6,4,2,0      The Motor driver PWM takes precedence over the general purpose I/O function.
PTU
            Port U general purpose input/output data--Data Register, Motor driver PWM output, TIM0 channels 3-0
            Port U 6,4,2,0 pins are associated with the Motor PWM output and TIM0 channels 3-0
            When not used with the alternative functions, these pins can be used as general purpose I/O. If the associated data
            direction bits of these pins are set to 1, a read returns the value of the port register, otherwise the buffered pin input
            state is read.

                   The Motor driver PWM takes precedence over the TIM0 and the general purpose I/O function.
                   The TIM0 output function takes precedence over the general purpose I/O function if related channel is enabled1

1 In order TIM input capture to be function correctly, all the output function on the corresponding port shoud be set to 0. Also the
   corresponding SRRU bit should be set to 0.

                            MC9S12HY/HA-Family Reference Manual, Rev. 1.02

116                                                                                    Freescale Semiconductor
                                                                                           Port Integration Module (S12HYPIMV1)

2.3.74 Port U Input Register (PTIU)

Address 0x0291                                                                                        Access: User read1

               7             6       5                  4       3                              2       1      0

R PTIU7                  PTIU6   PTIU5              PTIU4   PTIU3                          PTIU2   PTIU1  PTIU0

W

Reset    u               u       u                  u       u                              u       u      u

                    = Unimplemented or Reserved             u = Unaffected by reset

                                                Figure 2-72. Port U Input Register (PTIU)
1 Read: Anytime.

   Write:Never, writes to this register have no effect.

Field                                 Table 2-63. PTIU Register Field Descriptions

7-0                                                                         Description
PTIU
         Port U input data--
         This register always reads back the buffered state of the associated pins. This can also be used to detect overload
         or short circuit conditions on output pins.

2.3.75 Port U Data Direction Register (DDRU)

Address 0x0292                                                                                     Access: User read/write1

              7               6       5                  4       3       2                         1      0

     R   DDRU7           DDRU6   DDRU5              DDRU4   DDRU3   DDRU2                          DDRU1  DDRU0
     W       0
Reset                    0       0                  0       0                              0       0      0

                            Figure 2-73. Port U Data Direction Register (DDRU)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-64. DDRU Register Field Descriptions

Field                                                  Description

7,5,3,1 Port U data direction--
DDRU If enabled the Motor driver PWM output it will force the I/O state to be output.

6,4,2,0  1 Associated pin is configured as output.
DDRU     0 Associated pin is configured as input.

         Port U data direction--
         If enabled the Motor driver PWM output it will force the I/O state to be output.
         Else if corresponding TIM0 output compare channel is enabled, it will be force as output

         1 Associated pin is configured as output.
         0 Associated pin is configured as input.

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                      117
Port Integration Module (S12HYPIMV1)

                                                           NOTE
                  Due to internal synchronization circuits, it can take up to 2 bus clock cycles
                  until the correct value is read on PTU or PTIU registers, when changing the
                  DDRU register.

2.3.76 PIM Reserved Registers

Address 0x0293                                                                        Access: User read1

        7                  6       5             4       3              2          1              0

     R  0                  0       0             0       0              0          0              0

     W

Reset   0                  0       0             0       0              0          0              0

                    = Unimplemented or Reserved          u = Unaffected by reset

                                   Figure 2-74. PIM Reserved Registers

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.77 Port U Pull Device Enable Register (PERU)

Address 0x0294                                                                     Access: User read/write1

             7                  6       5             4       3              2     1              0

     R  PERU7              PERU6   PERU5         PERU4   PERU3          PERU2      PERU1          PERU0
     W      0
Reset                      0       0             0       0              0          0              0

                           Figure 2-75. Port U Pull Device Enable Register (PERU)

1 Read: Anytime.
   Write: Anytime.

                                   Table 2-65. PERU Register Field Descriptions

Field                                                                       Description

7-0    Port U pull device enable--Enable pull devices on input pins
PERU    These bits configure whether a pull device is activated, if the associated pin is used as an input. This bit has no effect
        if the pin is used as an output. Out of reset no pull device is enabled.
        1 Pull device enabled.
        0 Pull device disabled.

                                   MC9S12HY/HA-Family Reference Manual, Rev. 1.02

118                                                                                Freescale Semiconductor
                                                                              Port Integration Module (S12HYPIMV1)

2.3.78 Port U Polarity Select Register (PPSU)

Address 0x0295                                                                        Access: User read/write1

             7                6       5       4       3                            2  1      0

     R  PPSU7            PPSU6   PPSU5   PPSU4   PPSU3                        PPSU2   PPSU1  PPSU0
     W      0
Reset                    0       0       0       0                            0       0      0

                            Figure 2-76. Port U Polarity Select Register (PPSU)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-66. PPSU Register Field Descriptions

Field                                                                       Description

7-0    Port U pull device select--Determine pull device polarity on input pins
PPSU    This register serves a dual purpose by selecting the polarity of the active interrupt edge as well as selecting a pull-up
        or pull-down device if enabled.
        1 A pull-down device is connected to the associated Port U pin, if enabled by the associated bit in register PERU and

           if the port is used as input.
        0 A pull-up device is connected to the associated Port U pin, if enabled by the associated bit in register PERU and

           if the port is used as input.

2.3.79 Port U Slew Rate Register(SRRU)

Address 0x0296                                                                        Access: User read/write1

             7                6       5       4       3                            2  1      0

     R  SRRU7            SRRU6   SRRU5   SRRU4   SRRU3                        SRRU2   SRRU1  SRRU0
     W      0
Reset                    0       0       0       0                            0       0      0

                            Figure 2-77. Port U Polarity Select Register (SRRU)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-67. SRRU Register Field Descriptions

Field                                       Description

  7-0   Port U Slew Rate Register--Determine the slew rate on the pins1
SRRU
        1 Enable the slew rate control and disables the digital input buffer
        0 Disable the slew rate control and enable the digital input buffer

1 When change SRRU from non-zero value to zero value or vice versa, It will need to wait about 300 nanoseconds delay before
   the slew rate control to be real function as setting. When enter STOP, to save the power, the slew rate control will be force to off
   state. After wakeup from STOP, it will also need to wait about 300 nanoseconds before slew rate control to be function as setting.

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                         119
Port Integration Module (S12HYPIMV1)

2.3.80 PIM Reserved Registers

Address 0x0297                                                                   Access: User read1

        7                  6  5              4  3                  2          1  0

     R  0                  0  0              0  0                  0          0  0

     W

Reset   0                  0  0              0  0                  0          0  0

                = Unimplemented or Reserved     u = Unaffected by reset

                              Figure 2-78. PIM Reserved Registers

1 Read: Always reads 0x00
   Write: Unimplemented

                              MC9S12HY/HA-Family Reference Manual, Rev. 1.02

120                                                                           Freescale Semiconductor
                                                                              Port Integration Module (S12HYPIMV1)

2.3.81 Port V Data Register (PTV)

Address 0x0298                                                                    Access: User read/write1

                 7            6     5      4       3                         2    1      0

         R   PTV7         PTV6   PTV5   PTV4    PTV3                      PTV2    PTV1   PTV0
        W
               --           --   --     --      SS                            --     --  MISO2
  Altern.      --           --                                                    PWM5   PWM4
Function       --           --   --     --      PWM7                      PWM6    MOSI
               --        IOC1_3                                                            SCL
   Reset    M3C1P        M3C1M   --     --      SDA                       SCK        --  IOC1_0
                0            0
                                 --     IOC1_2  --                        IOC1_1

                                 M3C0P  M3C0M   M2C1P                     M2C1M   M2C0P  M2C0M

                                 0      0       0                             0   0      0

                                 Figure 2-79. Port V Data Register (PTV)

1 Read: Anytime.
   Write: Anytime

2 Special SPI/PWM&IIC priority

                                 Table 2-68. PTV register Field Descriptions

Field                                                                           Description

7,5        Port V general purpose input/output data--Data Register, Motor driver PWM output
PTV         Port V pins are associated with the Motor PWM output.
            When not used with the alternative functions, these pins can be used as general purpose I/O. If the associated data
            direction bits of these pins are set to 1, a read returns the value of the port register, otherwise the buffered pin input
            state is read.

             The Motor driver PWM takes precedence over the general purpose I/O function.

6, 4 Port V general purpose input/output data--Data Register, Motor driver PWM output, TIM1 channel 3,2
PTV Port V pins are associated with the Motor PWM output and TIM1 channels 3-2

            When not used with the alternative functions, these pins can be used as general purpose I/O. If the associated data
            direction bits of these pins are set to 1, a read returns the value of the port register, otherwise the buffered pin input
            state is read.

             The Motor driver PWM takes precedence over the TIM1 and the general purpose I/O function.

             The TIM1 output compare function takes precedence over the general purpose I/O function if the related channels
              is enabled1

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                        121
Port Integration Module (S12HYPIMV1)

                                      Table 2-68. PTV register Field Descriptions

Field                                                                       Description

  3     Port V general purpose input/output data--Data Register, Motor driver PWM output, SS of SPI, PWM channel 7,
PTV     SDA of IIC
        Port V pin 3 is associated with the Motor PWM output, SPI and PWM channel 4 and IIC.
        When not used with the alternative functions, this pin can be used as general purpose I/O. If the associated data
        direction bit of this pins is set to 1, a read returns the value of the port register, otherwise the buffered pin input state
        is read.

         The Motor driver PWM takes precedence over the SPI, PWM channel 7, IIC and general purpose I/O function.
         The SDA of IIC takes precedence over the PWM channel 7, SPI and general purpose I/O function
         The PWM channel 7 takes precedence over the SPI and general purpose I/O function
         The SS of SPI takes precedence over the general purpose I/O function

     2  Port V general purpose input/output data--Data Register, Motor driver PWM output, TIM1 channel 1, SCK of SPI,

PTV PWM channel 6

        Port V pin 2 is associated with the Motor PWM output, SPI and PWM channel 7.

        When not used with the alternative functions, this pin can be used as general purpose I/O. If the associated data

        direction bit of this pins is set to 1, a read returns the value of the port register, otherwise the buffered pin input state

        is read.

         The Motor driver PWM takes precedence over the TIM1, SPI, PWM channel 6 and general purpose I/O function.

         The TIM1 channel 1 output function takes precedence over the SPI, PWM channels 6 and the general purpose
          I/O function if related channel is enabled1

         The SCK of SPI takes precedence over the PWM channel 6 and the general purpose I/O function

         The PWM channel 6 takes precedence over the general purpose I/O function

     1  Port V general purpose input/output data--Data Register, Motor driver PWM output, MOSI of SPI, PWM channel

PTV 5

        Port V pin 1 is associated with the Motor PWM output, SPI and PWM channel 6.

        When not used with the alternative functions, this pin can be used as general purpose I/O. If the associated data

        direction bit of this pins is set to 1, a read returns the value of the port register, otherwise the buffered pin input state

        is read.

         The Motor driver PWM takes precedence over the SPI, PWM channel 5 and general purpose I/O function.
         The MOSI of SPI takes precedence over the PWM channel 5 and the general purpose I/O function
         The PWM channel 5 takes precedence over the general purpose I/O function

     0  Port V general purpose input/output data--Data Register, Motor driver PWM output, TIM1 channel 0, MISO of

PTV SPI, PWM channel 4, SCL of IIC

        Port V pin 0 is associated with the Motor PWM output, TIM1 channel 0, SPI and PWM channel 5 and IIC.

        When not used with the alternative functions, this pin can be used as general purpose I/O. If the associated data

        direction bit of this pins is set to 1, a read returns the value of the port register, otherwise the buffered pin input state

        is read.

                   The Motor driver PWM takes precedence over the TIM1, SPI, PWM channel 4, IIC and general purpose I/O
                     function.

                   The TIM1 output compare function take precedence over the SPI, PWM channel4, IIC and general purpose I/O1
                   The SCL of IIC takes presentees over the PWM channel 4, SPI and general purpose I/O function
                   The PWM channel 4 takes precedence over the SPI and the general purpose I/O function
                   The MISO of SPI takes precedence over the general purpose I/O function

1 In order TIM1 input capture to be function correctly, need to disable all the output functions on the corresponding channel. Also
   the corresponding SRRV bit should be set to 0.

                   MC9S12HY/HA-Family Reference Manual, Rev. 1.02

122                                                                                   Freescale Semiconductor
                                                                                           Port Integration Module (S12HYPIMV1)

2.3.82 Port V Input Register (PTIV)

Address 0x0299                                                                                       Access: User read1

               7             6       5               4       3                                 2      1      0

R PTIV7                  PTIV6   PTIV5           PTIV4   PTIV3                             PTIV2  PTIV1  PTIV0

W

Reset   u                u       u               u       u                                 u      u      u

                    = Unimplemented or Reserved          u = Unaffected by reset

                                                Figure 2-80. Port V Input Register (PTIV)
1 Read: Anytime.

   Write:Never, writes to this register have no effect.

Field                                Table 2-69. PTIV Register Field Descriptions

7-0                                                                        Description
PTIV
        Port V input data--
        This register always reads back the buffered state of the associated pins. This can also be used to detect overload
        or short circuit conditions on output pins.

2.3.83 Port V Data Direction Register (DDRV)

Address 0x029A                                                                                    Access: User read/write1

             7                6       5               4       3       2                           1      0

     R  DDRV7            DDRV6   DDRV5           DDRV4   DDRV3   DDRV2                            DDRV1  DDRV0
     W      0
Reset                    0       0               0       0                                 0      0      0

                            Figure 2-81. Port V Data Direction Register (DDRV)

1 Read: Anytime.
   Write: Anytime.

                                 MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                                     123
Port Integration Module (S12HYPIMV1)

       Table 2-70. DDRV Register Field Descriptions

Field                                                                      Description

   7   Port V data direction--
DDRV   If enabled the Motor driver PWM output it will force the I/O state to be output.

   6   1 Associated pin is configured as output.
DDRV   0 Associated pin is configured as input.

       Port V data direction--
       If enabled the Motor driver PWM output or enable the TIM1 channel 3 output compare function, it will force the I/O
       state to be output.

   5   1 Associated pin is configured as output.
DDRV   0 Associated pin is configured as input.

       Port V data direction--
       If enabled the Motor driver PWM output it will force the I/O state to be output.

   4   1 Associated pin is configured as output.
DDRV   0 Associated pin is configured as input.

       Port V data direction--
       If enabled the Motor driver PWM output or enable the TIM1 channel 2 output compare function, it will force the I/O
       state to be output.

   3   1 Associated pin is configured as output.
DDRV   0 Associated pin is configured as input.

       Port V data direction--
       If enabled the Motor driver PWM output it will force the I/O state to be output
       Else if IIC is routing to PV and IIC is enabled, it will force the I/O state to be open drain output, also the input buffer
       is enabled
       Else if PWM7 is routing to PV and PWM 7 is configured as PWM channel output, it will force the I/O state to be output
       Else if PWM7 is routing to PV and PWM7 is configured as PWM emergency shutdown, it will force the I/O state to
       be input
       Else if SPI is routing to PV and SPI is enabled, SPI will determine the I/O state.

   2   1 Associated pin is configured as output.
DDRV   0 Associated pin is configured as input.

       Port V data direction--
       If enabled the Motor driver PWM output it will force the I/O state to be output
       Else if corresponding TIM1 output compare channle is enabled, it will be force as output
       Else if SPI is routing to PV and SPI is enabled, SPI will determined the I/O state
       Else if PWM6 is routing to PV, it will force the I/O state to be output.

       1 Associated pin is configured as output.
       0 Associated pin is configured as input.

       MC9S12HY/HA-Family Reference Manual, Rev. 1.02

124                                                                                              Freescale Semiconductor
                                                                   Port Integration Module (S12HYPIMV1)

                           Table 2-70. DDRV Register Field Descriptions (continued)

Field                                                                      Description

   1   Port V data direction--
DDRV   If enabled the Motor driver PWM output it will force the I/O state to be output
       Else if SPI is routing to PV and SPI is enabled, SPI will determined the I/O state
       Else if PWM5 is routing to PV, it will force I/O state to be output
       Else if SPI is routing to PV and SPI is enabled, SPI will determined the I/O state.

   0   1 Associated pin is configured as output.
DDRV   0 Associated pin is configured as input.

       Port V data direction--
       If enabled the Motor driver PWM output it will force the I/O state to be output
       Else if corresponding TIM1 output compare channel is enabled, it will be forced as output
       Else if IIC is routing to PV and IIC is enabled, it will force the I/O state to be open drain output, also the input buffer
       is enabled
       Else if PWM4 is routing to PV, it will force I/O state to be output
       Else if SPI is routing to PV and SPI is enabled, SPI will determine the I/O state.

       1 Associated pin is configured as output.
       0 Associated pin is configured as input.

                                                         NOTE

                Due to internal synchronization circuits, it can take up to 2 bus clock cycles
                until the correct value is read on PTV or PTIV registers, when changing the
                DDRV register.

2.3.84 PIM Reserved Registers

Address 0x029B                                                                                 Access: User read1

       7                   6  5                   4  3             2                        1   0

R      0                   0  0                   0  0             0                        0   0

W

Reset  0                   0  0                   0  0             0                        0   0

                = Unimplemented or Reserved          u = Unaffected by reset

                              Figure 2-82. PIM Reserved Registers

1 Read: Always reads 0x00
   Write: Unimplemented

                              MC9S12HY/HA-Family Reference Manual, Rev. 1.02

Freescale Semiconductor                                                                            125
Port Integration Module (S12HYPIMV1)

2.3.85 Port V Pull Device Enable Register (PERV)

Address 0x029C                                                                   Access: User read/write1

             7           6            5       4       3       2                  1      0

     R  PERV7       PERV6        PERV5   PERV4   PERV3   PERV2                   PERV1  PERV0
     W      0
Reset               0            0       0       0       0                       0      0

                    Figure 2-83. Port V Pull Device Enable Register (PERV)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-71. PERV Register Field Descriptions

Field                                                                       Description

7-0    Port V pull device enable--Enable pull devices on input pins
PERV    These bits configure whether a pull device is activated, if the associated pin is used as an input. This bit has no effect
        if the pin is used as an output. Out of reset no pull device is enabled.

        1 Pull device enabled.
        0 Pull device disabled.

2.3.86 Port V Polarity Select Register (PPSV)

Address 0x029D                                                                   Access: User read/write1

             7           6            5       4       3       2                  1      0

     R  PPSV7       PPSV6        PPSV5   PPSV4   PPSV3   PPSV2                   PPSV1  PPSV0
     W      0
Reset               0            0       0       0       0                       0      0

                       Figure 2-84. Port V Polarity Select Register (PPSV)

1 Read: Anytime.
   Write: Anytime.

                           &nbs