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S34ML02G2

器件型号:S34ML02G2
器件类别:存储   
厂商名称:SPANSION
厂商官网:http://www.spansion.com/
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器件描述

FLASH 3V PROM

FLASH 3V 可编程只读存储器

参数
S34ML02G2状态 ACTIVE
S34ML02G2内存IC类型 FLASH 3V PROM

S34ML02G2器件文档内容

Spansion SLC NAND Flash Memory for
Embedded

1 Gb, 2 Gb, 4 Gb Densities: 4-bit ECC, x8 I/O and 3V VCC  Spansion SLC NAND Flash Memory for Embedded Cover Sheet
S34ML01G2, S34ML02G2, S34ML04G2

Data Sheet (Advance Information)

Notice to Readers: This document states the current technical specifications regarding the Spansion
product(s) described herein. Each product described herein may be designated as Advance Information,
Preliminary, or Full Production. See Notice On Data Sheet Designations for definitions.

Publication Number S34ML01G2_04G2  Revision 01            Issue Date August 3, 2012
                                                       Data Sheet (Advance Information)

Notice On Data Sheet Designations

                        Spansion Inc. issues data sheets with Advance Information or Preliminary designations to advise readers of
                        product information or intended specifications throughout the product life cycle, including development,
                        qualification, initial production, and full production. In all cases, however, readers are encouraged to verify
                        that they have the latest information before finalizing their design. The following descriptions of Spansion data
                        sheet designations are presented here to highlight their presence and definitions.

                     Advance Information
                        The Advance Information designation indicates that Spansion Inc. is developing one or more specific
                        products, but has not committed any design to production. Information presented in a document with this
                        designation is likely to change, and in some cases, development on the product may discontinue. Spansion
                        Inc. therefore places the following conditions upon Advance Information content:

                                         "This document contains information on one or more products under development at Spansion Inc.
                                         The information is intended to help you evaluate this product. Do not design in this product without
                                         contacting the factory. Spansion Inc. reserves the right to change or discontinue work on this proposed
                                         product without notice."

                     Preliminary
                        The Preliminary designation indicates that the product development has progressed such that a commitment
                        to production has taken place. This designation covers several aspects of the product life cycle, including
                        product qualification, initial production, and the subsequent phases in the manufacturing process that occur
                        before full production is achieved. Changes to the technical specifications presented in a Preliminary
                        document should be expected while keeping these aspects of production under consideration. Spansion
                        places the following conditions upon Preliminary content:

                                         "This document states the current technical specifications regarding the Spansion product(s)
                                         described herein. The Preliminary status of this document indicates that product qualification has been
                                         completed, and that initial production has begun. Due to the phases of the manufacturing process that
                                         require maintaining efficiency and quality, this document may be revised by subsequent versions or
                                         modifications due to changes in technical specifications."

                     Combination
                        Some data sheets contain a combination of products with different designations (Advance Information,
                        Preliminary, or Full Production). This type of document distinguishes these products and their designations
                        wherever necessary, typically on the first page, the ordering information page, and pages with the DC
                        Characteristics table and the AC Erase and Program table (in the table notes). The disclaimer on the first
                        page refers the reader to the notice on this page.

                     Full Production (No Designation on Document)
                        When a product has been in production for a period of time such that no changes or only nominal changes
                        are expected, the Preliminary designation is removed from the data sheet. Nominal changes may include
                        those affecting the number of ordering part numbers available, such as the addition or deletion of a speed
                        option, temperature range, package type, or VIO range. Changes may also include those needed to clarify a
                        description or to correct a typographical error or incorrect specification. Spansion Inc. applies the following
                        conditions to documents in this category:

                                         "This document states the current technical specifications regarding the Spansion product(s)
                                         described herein. Spansion Inc. deems the products to have been in sufficient production volume such
                                         that subsequent versions of this document are not expected to change. However, typographical or
                                         specification corrections, or modifications to the valid combinations offered may occur."

                        Questions regarding these document designations may be directed to your local sales office.

2  Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
Spansion SLC NAND Flash Memory for
Embedded

1 Gb, 2 Gb, 4 Gb Densities: 4-bit ECC, x8 I/O and 3V VCC
S34ML01G2, S34ML02G2, S34ML04G2

Data Sheet (Advance Information)

Distinctive Characteristics                                            Supply Voltage
                                                                           3.3V device: Vcc = 2.7V ~ 3.6V
Density
    1 Gbit / 2 Gbit / 4 Gbit                                         Security
                                                                           One Time Programmable (OTP) area
Architecture                                                             Serial number (unique ID)
    Input / Output Bus Width: 8-bits                                     Hardware program/erase disabled during power transition
    Page Size:
          1 Gbit: (2048 + 64) bytes; 64-byte spare area              Additional Features
          2 Gbit / 4 Gbit: (2048 + 128) bytes; 128-byte spare area       2 Gb and 4 Gb parts support Multiplane Program and Erase
    Block Size:                                                            commands
          1 Gbit: 64 Pages or (128k + 4k) bytes                         Supports Copy Back Program
          2 Gbit / 4 Gbit: 64 Pages or (128k + 8k) bytes                2 Gb and 4 Gb parts support Multiplane Copy Back Program
    Plane Size                                                          Supports Read Cache
          1 Gbit: 1024 Blocks per Plane or (128M + 4M) bytes
          2 Gbit: 1024 Blocks per Plane or (128M + 8M) bytes         Electronic Signature
          4 Gbit: 2048 Blocks per Plane or (256M + 16M) bytes            Manufacturer ID: 01h
    Device Size
          1 Gbit: 1 Plane per Device or 128 Mbyte                    Operating Temperature
          2 Gbit: 2 Planes per Device or 256 Mbyte                      Commercial: 0C to 70C
          4 Gbit: 2 Planes per Device or 512 Mbyte                      Extended: -25C to 85C
                                                                           Industrial: -40C to 85C
NAND Flash Interface
    Open NAND Flash Interface (ONFI) 1.0 compliant
    Address, Data, and Commands multiplexed

Performance                                                            Reliability
                                                                           10 Year Data retention (Typ)
Page Read / Program                                                       Block zero is a valid block and will be valid for at least 1000
    Random access: 25 s (Max)                                             program-erase cycles
    Sequential access: 25 ns (Min)
    Program time / Multiplane Program time: 300 s (Typ)             Package Options
                                                                           Lead Free and Low Halogen
Block Erase (S34ML01G2)                                                   48-Pin TSOP 12 x 20 x 1.2 mm
    Block Erase time: 3 ms (Typ)                                        63-Ball BGA 9 x 11 x 1 mm

Block Erase / Multiplane Erase (S34ML02G2, S34ML04G2)
    Block Erase time: 3.5 ms (Typ)

Publication Number S34ML01G2_04G2                                     Revision 01  Issue Date August 3, 2012

This document contains information on one or more products under development at Spansion Inc. The information is intended to help you evaluate this product. Do not design in
this product without contacting the factory. Spansion Inc. reserves the right to change or discontinue work on this proposed product without notice.
   Data Sheet (Advance Information)

Table of Contents

                        Distinctive Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

                        Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

                        1. General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
                                 1.1 Logic Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
                                 1.2 Connection Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
                                 1.3 Pin Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                 1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
                                 1.5 Array Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
                                 1.6 Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
                                 1.7 Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

                        2. Bus Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
                                 2.1 Command Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
                                 2.2 Address Input. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
                                 2.3 Data Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
                                 2.4 Data Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
                                 2.5 Write Protect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
                                 2.6 Standby . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

                        3. Command Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
                                 3.1 Page Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
                                 3.2 Page Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
                                 3.3 Multiplane Program -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
                                 3.4 Block Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
                                 3.5 Multiplane Block Erase -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . . . . . . . . . . . 20
                                 3.6 Copy Back Program. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
                                 3.7 Multiplane Copy Back Program -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . . . . . 20
                                 3.8 Special Read for Copy Back -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . . . . . . . 21
                                 3.9 Read Status Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
                                 3.10 Read Status Enhanced -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . . . . . . . . . . . 21
                                 3.11 Read Status Register Field Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
                                 3.12 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
                                 3.13 Read Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
                                 3.14 Cache Program -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
                                 3.15 Multiplane Cache Program -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . . . . . . . . 24
                                 3.16 Page Reprogram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
                                 3.17 Read ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
                                 3.18 Read ID2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
                                 3.19 Read ONFI Signature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
                                 3.20 Read Parameter Page . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
                                 3.21 One-Time Programmable (OTP) Entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

                        4. Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
                                 4.1 Data Protection and Power On / Off Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
                                 4.2 Ready/Busy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
                                 4.3 Write Protect Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

                        5. Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
                                 5.1 Valid Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
                                 5.2 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
                                 5.3 AC Test Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
                                 5.4 AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
                                 5.5 DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
                                 5.6 Pin Capacitance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
                                 5.7 Program / Erase Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

                        6. Timing Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
                                 6.1 Command Latch Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
                                 6.2 Address Latch Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
                                 6.3 Data Input Cycle Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

4  Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

6.4   Data Output Cycle Timing (CLE=L, WE#=H, ALE=L, WP#=H) . . . . . . . . . . . . . . . . . . . . . . . 40
6.5   Data Output Cycle Timing (EDO Type, CLE=L, WE#=H, ALE=L) . . . . . . . . . . . . . . . . . . . . . 40
6.6   Page Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
6.7   Page Read Operation (Intercepted by CE#) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
6.8   Page Read Operation Timing with CE# Don't Care. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
6.9   Page Program Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
6.10  Page Program Operation Timing with CE# Don't Care . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
6.11  Page Program Operation with Random Data Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
6.12  Random Data Output In a Page. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
6.13  Multiplane Page Program Operation -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . 44
6.14  Block Erase Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
6.15  Multiplane Block Erase -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . . . . . . . . . . . 46
6.16  Copy Back Read with Optional Data Readout -- S34ML02G2 and S34ML04G2 . . . . . . . . . 47
6.17  Copy Back Program Operation With Random Data Input -- S34ML02G2 and S34ML04G2 47
6.18  Multiplane Copy Back Program -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . . . . . 48
6.19  Read Status Cycle Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
6.20  Read Status Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
6.21  Reset Operation Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
6.22  Read Cache Operation Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
6.23  Cache Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
6.24  Cache Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
6.25  Multiplane Cache Program -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . . . . . . . . 54
6.26  Read ID Operation Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
6.27  Read ID2 Operation Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
6.28  Read ONFI Signature Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
6.29  Read Parameter Page Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
6.30  OTP Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
6.31  Power On and Data Protection Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
6.32  WP# Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

7. Physical Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
         7.1 Physical Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

8. System Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

9. Error Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
         9.1 System Bad Block Replacement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
         9.2 Bad Block Management. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

10. Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

11. Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded  5
                      Data Sheet (Advance Information)

Figures

         Figure 1.1   Logic Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
         Figure 1.2   48-Pin TSOP1 Contact x8 Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
         Figure 1.3   63-FBGA Contact, x8 Device (Top View) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
         Figure 1.4   Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
         Figure 1.5   Array Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
         Figure 3.1   Page Reprogram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
         Figure 3.2   Page Reprogram with Data Manipulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
         Figure 4.1   Ready/Busy Pin Electrical Application . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
         Figure 4.2   WP# Low Timing Requirements during Program/Erase Command Sequence . . . . . . . . . . . 33
         Figure 6.1   Command Latch Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
         Figure 6.2   Address Latch Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
         Figure 6.3   Input Data Latch Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
         Figure 6.4   Data Output Cycle Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
         Figure 6.5   Data Output Cycle Timing (EDO). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
         Figure 6.6   Page Read Operation (Read One Page) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
         Figure 6.7   Page Read Operation Intercepted by CE# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
         Figure 6.8   Page Read Operation Timing with CE# Don't Care. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
         Figure 6.9   Page Program Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
         Figure 6.10  Page Program Operation Timing with CE# Don't Care . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
         Figure 6.11  Random Data Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
         Figure 6.12  Random Data Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
         Figure 6.13  Multiplane Page Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
         Figure 6.14  Multiplane Page Program (ONFI 1.0 Protocol) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
         Figure 6.15  Block Erase Operation (Erase One Block). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
         Figure 6.16  Multiplane Block Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
         Figure 6.17  Multiplane Block Erase (ONFI 1.0 Protocol) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
         Figure 6.18  Copy Back Read with Optional Data Readout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
         Figure 6.19  Copy Back Program with Random Data Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
         Figure 6.20  Multiplane Copy Back Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
         Figure 6.21  Multiplane Copy Back Program (ONFI 1.0 Protocol) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
         Figure 6.22  Read Status Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
         Figure 6.23  Read Status Enhanced Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
         Figure 6.24  Read Status Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
         Figure 6.25  Read Status Enhanced Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
         Figure 6.26  Reset Operation Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
         Figure 6.27  Read Cache Operation Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
         Figure 6.28  "Sequential" Read Cache Timing, Start (and Continuation) of Cache Operation . . . . . . . . . 52
         Figure 6.29  "Random" Read Cache Timing, Start (and Continuation) of Cache Operation . . . . . . . . . . . 52
         Figure 6.30  Read Cache Timing, End Of Cache Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
         Figure 6.31  Cache Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
         Figure 6.32  Multiplane Cache Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
         Figure 6.33  Multiplane Cache Program (ONFI 1.0 Protocol) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
         Figure 6.34  Read ID Operation Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
         Figure 6.35  Read ID2 Operation Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
         Figure 6.36  ONFI Signature Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
         Figure 6.37  Read Parameter Page Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
         Figure 6.38  OTP Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
         Figure 6.39  Power On and Data Protection Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
         Figure 6.40  Program Enabling / Disabling Through WP# Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
         Figure 6.41  Erase Enabling / Disabling Through WP# Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
         Figure 7.1   TS/TSR 40 -- 48-lead Plastic Thin Small Outline, 12 x 20 mm, Package Outline . . . . . . . . 60
         Figure 7.2   VBM063 -- 63-Pin BGA, 11 mm x 9 mm Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
         Figure 8.1   Program Operation with CE# Don't Care . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
         Figure 8.2   Read Operation with CE# Don't Care . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

6                     Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

Figure 8.3  Page Programming Within a Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Figure 9.1  Bad Block Replacement. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Figure 9.2  Bad Block Management Flowchart . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded  7
                   Data Sheet (Advance Information)

Tables

        Table 1.1  Signal Names. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
        Table 1.2  Pin Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
        Table 1.3  Address Cycle Map -- 1 Gb Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
        Table 1.4  Address Cycle Map -- 2 Gb Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
        Table 1.5  Address Cycle Map -- 4 Gb Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
        Table 1.6  Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
        Table 3.1  Command Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
        Table 3.2  Status Register Coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
        Table 3.3  Read ID for Supported Configurations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
        Table 3.4  Read ID Bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
        Table 3.5  Read ID Byte 3 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
        Table 3.6  Read ID Byte 4 Description -- S34ML01G2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
        Table 3.7  Read ID Byte 4 Description -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . . . . . . . . 27
        Table 3.8  Read ID Byte 5 Description -- S34ML02G2 and S34ML04G2 . . . . . . . . . . . . . . . . . . . . . . . 28
        Table 3.9  Parameter Page Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
        Table 5.1  Valid Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
        Table 5.2  Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
        Table 5.3  AC Test Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
        Table 5.4  AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
        Table 5.5  DC Characteristics and Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
        Table 5.6  Pin Capacitance (TA = 25C, f=1.0 MHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
        Table 5.7  Program / Erase Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
        Table 9.1  Block Failure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

8                  Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

1. General Description

                        The Spansion S34ML01G2, S34ML02G2, and S34ML04G2 series is offered in 3.3 VCC and VCCQ power
                        supply, and with x8 I/O interface. Its NAND cell provides the most cost-effective solution for the solid state
                        mass storage market. The memory is divided into blocks that can be erased independently so it is possible to
                        preserve valid data while old data is erased. The page size is (2048 + spare) bytes.

                        To extend the lifetime of NAND flash devices, the implementation of an ECC is mandatory.

                        The chip supports CE# don't care function. This function allows the direct download of the code from the
                        NAND flash memory device by a microcontroller, since the CE# transitions do not stop the read operation.

                        The devices have a Read Cache feature that improves the read throughput for large files. During cache
                        reading, the devices load the data in a cache register while the previous data is transferred to the I/O buffers
                        to be read.

                        Like all other 2 kB-page NAND flash devices, a program operation typically writes to the page in 300 s and
                        an erase operation can typically be performed in 3 ms (S34ML01G2) on a 128-kB block. In addition, thanks to
                        multiplane architecture, it is possible to program two pages at a time (one per plane) or to erase two blocks at
                        a time (again, one per plane). The multiplane architecture allows program time to be reduced by 40% and
                        erase time to be reduced by 50%.

                        In multiplane operations, data in the page can be read out at 25 ns cycle time per byte. The I/O pins serve as
                        the ports for command and address input as well as data input/output. This interface allows a reduced pin
                        count and easy migration towards different densities, without any rearrangement of the footprint.

                        Commands, Data, and Addresses are asynchronously introduced using CE#, WE#, ALE, and CLE control
                        pins.

                        The on-chip Program/Erase Controller automates all read, program, and erase functions including pulse
                        repetition, where required, and internal verification and margining of data. A WP# pin is available to provide
                        hardware protection against program and erase operations.

                        The output pin R/B# (open drain buffer) signals the status of the device during each operation. It identifies if
                        the program/erase/read controller is currently active. The use of an open-drain output allows the Ready/Busy
                        pins from several memories to connect to a single pull-up resistor. In a system with multiple memories the
                        R/B# pins can be connected all together to provide a global status signal.

                        The Reprogram function allows the optimization of defective block management -- when a Page Program
                        operation fails the data can be directly programmed in another page inside the same array section without the
                        time consuming serial data insertion phase. The Copy Back operation automatically executes embedded
                        error detection operation: 4-bit error out of every 528-bytes can be detected. With this feature it is no longer
                        necessary to use an external mechanism to detect Copy Back operation errors.

                        Multiplane Copy Back is also supported. Data read out after Copy Back Read (both for single and multiplane
                        cases) is allowed.

                        In addition, Cache Program and Multiplane Cache Program operations improve the programing throughput by
                        programing data using the cache register.

                        The devices provide two innovative features: Page Reprogram and Multiplane Page Reprogram. The Page
                        Reprogram re-programs one page. Normally, this operation is performed after a failed Page Program
                        operation. Similarly, the Multiplane Page Reprogram re-programs two pages in parallel, one per plane. The
                        first page must be in the first plane while the second page must be in the second plane. The Multiplane Page
                        Reprogram operation is performed after a failed Multiplane Page Program operation. The Page Reprogram
                        and Multiplane Page Reprogram guarantee improved performance, since data insertion can be omitted
                        during re-program operations.

                        The devices are available in the TSOP48 (12 x 20 mm) package and come with the following security
                        features:

                         OTP (one time programmable) area, which is a restricted access area where sensitive data/code can be
                           stored permanently.

                         Serial number (unique identifier), which allows the devices to be uniquely identified.

                         Read ID2 extension.

                        These security features are subject to an NDA (non-disclosure agreement) and are, therefore, not described
                        in the data sheet. For more details about them, contact your nearest Spansion sales office.

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded  9
                                                       Data Sheet (Advance Information)

                                                                          Density (bits)                              Number of Blocks per
                                                                                                                                 Plane
                                               Device               Main                  Spare     Number of Planes
                                            S34ML01G2                                                                             1024
                                            S34ML02G2  128M x 8                           4M x 8                1                 1024
                                            S34ML04G2                                                           2                 2048
                                                       256M x 8                           8M x 8                2
1.1 Logic Diagram
                                                       512M x 8                           16M x 8

                                                                          Figure 1.1 Logic Diagram
                                                                                       VCC

                                                       CE#                                          I/O0~I/O7
                                                       WE#                                              R/B#
                                                       RE#
                                                       ALE
                                                       CLE
                                                       WP#

                                                                                          VSS

                                                                          Table 1.1 Signal Names

                                                       I/O7 - I/O0                                    Data Input / Outputs
                                                           CLE                                      Command Latch Enable
                                                           ALE                                       Address Latch Enable
                                                           CE#
                                                           RE#                                              Chip Enable
                                                          WE#                                              Read Enable
                                                          WP#                                              Write Enable
                                                          R/B#                                             Write Protect
                                                          VCC                                               Read/Busy
                                                           VSS                                             Power Supply
                                                           NC
                                                                                                               Ground
                                                                                                          Not Connected

10  Spansion SLC NAND Flash Memory for Embedded                                                    S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

1.2 Connection Diagram

                                      Figure 1.2 48-Pin TSOP1 Contact x8 Device

                                       NC 1        NAND Flash           48 VSS (1)
                                                      TSOP1
                                       NC                                           NC
                                                        (x8)                        NC
                                       NC                                           NC
                                       NC                                           I/O7
                                                                                    I/O6
                                       NC
                                                                                    I/O5
                                       NC                                           I/O4
                                      R/B#                                          NC
                                      RE#
                                      CE#                                           VCC (1)
                                                                                    NC
                                       NC
                                       NC                               37 VCC
                                                                        36 VSS
                                      VCC 12
                                      VSS 13                                        NC
                                                                                    VCC (1)
                                       NC                                           NC
                                       NC                                           I/O3
                                      CLE                                           I/O2
                                       ALE                                          I/O1
                                      WE#                                           I/O0
                                      WP#                                           NC
                                       NC                                           NC
                                       NC                                           NC
                                       NC
                                       NC                               25 VSS (1)

                                       NC 24

Note:
1. These pins should be connected to power supply or ground (as designated) following the ONFI specification, however they might not be

    bonded internally.

                                  Figure 1.3 63-FBGA Contact, x8 Device (Top View)

                                  A1  A2                                                     A9  A10

                                  NC  NC                                                     NC  NC

                                  B1                                                         B9  B10

                                  NC                                                         NC  NC

                                              C3   C4       C5    C6    C7       C8

                                              WP#  ALE      VSS   CE#   WE#      RB#

                                              D3   D4       D5    D6    D7       D8

                                          VCC (1) RE#       CLE   NC    NC       NC

                                              E3   E4       E5    E6    E7       E8

                                              NC   NC       NC    NC    NC       NC

                                              F3   F4       F5    F6    F7       F8

                                              NC   NC       NC    NC    VSS (1)  NC

                                              G3   G4       G5    G6    G7       G8

                                              NC   VCC (1)  NC    NC    NC       NC

                                              H3   H4       H5    H6    H7       H8

                                              NC   I/O0     NC    NC    NC       Vcc

                                              J3   J4       J5    J6    J7       J8

                                              NC   I/O1     NC    VCC   I/O5     I/O7

                                              K3   K4       K5    K6    K7       K8

                                              VSS  I/O2     I/O3  I/O4  I/O6     VSS

                                  L1  L2                                                     L9  L10

                                  NC  NC                                                     NC  NC

                                  M1  M2                                                     M9  M10

                                  NC  NC                                                     NC  NC

Note:
1. These pins should be connected to power supply or ground (as designated) following the ONFI specification, however they might not be

    bonded internally.

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded                        11
                      Data Sheet (Advance Information)

1.3  Pin Description

                      Table 1.2 Pin Description

     Pin Name                                                                             Description
     I/O0 - I/O7
                      Inputs/Outputs. The I/O pins are used for command input, address input, data input, and data output. The
         CLE          I/O pins float to High-Z when the device is deselected or the outputs are disabled.
         ALE
         CE#          Command Latch Enable. This input activates the latching of the I/O inputs inside the Command Register on the
        WE#           rising edge of Write Enable (WE#).
         RE#
        WP#           Address Latch Enable. This input activates the latching of the I/O inputs inside the Address Register on the rising
        R/B#          edge of Write Enable (WE#).
        VCC
         VSS          Chip Enable. This input controls the selection of the device. When the device is not busy CE# low selects the
         NC           memory.

                      Write Enable. This input latches Command, Address and Data. The I/O inputs are latched on the rising edge of
                      WE#.

                      Read Enable. The RE# input is the serial data-out control, and when active drives the data onto the I/O bus. Data is
                      valid tREA after the falling edge of RE# which also increments the internal column address counter by one.
                      Write Protect. The WP# pin, when low, provides hardware protection against undesired data modification
                      (program / erase).

                      Ready Busy. The Ready/Busy output is an Open Drain pin that signals the state of the memory.

                      Supply Voltage. The VCC supplies the power for all the operations (Read, Program, Erase). An internal lock circuit
                      prevents the insertion of Commands when VCC is less than VLKO.
                      Ground.

                      Not Connected.

     Notes:
     1. A 0.1 F capacitor should be connected between the VCC Supply Voltage pin and the VSS Ground pin to decouple the current surges from

         the power supply. The PCB track widths must be sufficient to carry the currents required during program and erase operations.

     2. An internal voltage detector disables all functions whenever VCC is below 1.8V to protect the device from any involuntary program/erase
         during power transitions.

12                Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

1.4 Block Diagram

                                                        Figure 1.4 Block Diagram

                                  Address
                                  Register/
                                  Counter

                                  Program Erase         1024 Mbit + 32 Mbit (1 Gb Device)   X
                                    Controller
                                                        2048 Mbit + 64 Mbit (2 Gb Device)   D
                                  HV Generation

                                                                                            E

                                                        4096 Mbit + 128 Mbit (4 Gb Device)  C

                   ALE                                                                      O
                   CLE
                   WE#                                                                      D
                   CE#
                   WP#                                               NAND Flash             E
                   RE#                                                                      R

                                                                     Memory Array

                                  Command
                                   Interface

                                      Logic

                                  Command                            PAGE Buffer
                                   Register                            Y Decoder
                                                                        I/O Buffer
                                     Data
                                  Register

                                                                     I/O0~I/O7

1.5 Array Organization

                                                        Figure 1.5 Array Organization

1024                                          Plane(s)                        1 Page = (2k + spare) bytes
Blocks                                  0                                     1 Block = (2k + spare) bytes x 64 pages
                                        1
  per                                   2                                               = (128k + spare) bytes
Plane                                                                         1 Plane = (128k + spare) bytes x 1024 Blocks
                                      1022
Page Buffer                          1023                                        Note:
                                                                                  For 1 Gb and 2 Gb devices there are 1024 Blocks per Plane
                                  2048 bytes                                      For 4 Gb device there are 2048 Blocks per Plane
                                                                                  2 Gb and 4 Gb devices have two Planes

                                                                     I/O
                                                                     [7:0]

                                                        spare bytes

                                  Array Organization(x8)

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded                 13
                                  Data Sheet (Advance Information)

1.6 Addressing

    1.6.1 S34ML01G2

                                    Table 1.3 Address Cycle Map -- 1 Gb Device

    Bus Cycle                 I/O0  I/O1   I/O2       I/O3    I/O4              I/O5         I/O6   I/O7

    1st                       A0    A1     A2         A3      A4                A5           A6     A7

    2nd                       A8    A9     A10        A11     L (1)             L (1)        L (1)  L (1)

    3rd                       A12   A13    A14        A15     A16               A17          A18    A19

    4th                       A20   A21    A22        A23     A24               A25          A26    A27

    Note:
    1. L must be set to low.

    For the address bits, the following rules apply:
     A0 - A11: column address in the page
     A12 - A17: page address in the block
     A18 - A27: block address

    1.6.2 S34ML02G2

                                    Table 1.4 Address Cycle Map -- 2 Gb Device

    Bus Cycle                 I/O0  I/O1   I/O2       I/O3    I/O4              I/O5         I/O6   I/O7
                                     A1     A2         A3      A4                A5           A6     A7
    1st                       A0     A9    A10        A11     L (1)             L (1)        L (1)  L (1)
                                    A13    A14        A15     A16               A17          A18    A19
    2nd                       A8    A21    A22        A23     A24               A25          A26    A27
                                    L (1)  L (1)      L (1)   L (1)             L (1)        L (1)  L (1)
    3rd                       A12

    4th                       A20

    5th                       A28

    Note:
    1. L must be set to low.

    For the address bits, the following rules apply:
     A0 - A11: column address in the page
     A12 - A17: page address in the block
     A18: plane address (for multiplane operations) / block address (for normal operations)
     A19 - A28: block address

14              Spansion SLC NAND Flash Memory for Embedded         S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

1.6.3 S34ML04G2

                                        Table 1.5 Address Cycle Map -- 4 Gb Device

Bus Cycle                         I/O0  I/O1           I/O2       I/O3      I/O4           I/O5    I/O6      I/O7

1st                               A0    A1             A2         A3                A4     A5      A6        A7

2nd                               A8    A9             A10        A11       L (1)          L (1)   L (1)     L (1)

3rd                               A12   A13            A14        A15       A16            A17     A18       A19

4th                               A20   A21            A22        A23       A24            A25     A26       A27

5th                               A28   A29            A30        L (1)     L (1)          L (1)   L (1)     L (1)

Notes:
1. L must be set to low.

For the address bits, the following rules apply:
A0 - A11: column address in the page
A12 - A17: page address in the block
A18: plane address (for multiplane operations) / block address (for normal operations)
A19 - A30: block address

1.7 Mode Selection

                                                       Table 1.6 Mode Selection

            Mode                                             CLE  ALE               CE#    WE#       RE#         WP#
                                                                                           Rising    High           X
                                        Command Input       High      Low           Low    Rising    High           X
                                                                                           Rising    High
Read Mode                                                                                  Rising    High         High
                                                                                           Rising    High         High
                                        Address Input        Low  High              Low     High    Falling       High
                                                                                            High     High
                                        Command Input       High      Low           Low            High (3)         X
                                                                                              X                     X
Program or Erase Mode                                                                         X        X            X
                                                                                              X        X          High
                                        Address Input        Low  High              Low       X        X          High
                                                                                              X        X          Low
Data Input                                                   Low      Low           Low                      0V / VCC (2)

Data Output (on going)                                       Low      Low           Low

Data Output (suspended)                                      X           X              X

Busy Time in Read                                            X           X              X

Busy Time in Program                                         X           X              X

Busy Time in Erase                                           X           X              X

Write Protect                                                X           X              X

Stand By                                                     X           X          High

Notes:
1. X can be VIL or VIH. H = Logic level High, L = Logic level Low.
2. WP# should be biased to CMOS high or CMOS low for stand-by mode.

3. During Busy Time in Read, RE# must be held high to prevent unintended data out.

August 3, 2012 S34ML01G2_04G2_01        Spansion SLC NAND Flash Memory for Embedded                                15
     Data Sheet (Advance Information)

2. Bus Operation

                        There are six standard bus operations that control the device: Command Input, Address Input, Data Input,
                        Data Output, Write Protect, and Standby. (See Table 1.6.)

                        Typically glitches less than 5 ns on Chip Enable, Write Enable, and Read Enable are ignored by the memory
                        and do not affect bus operations.

2.1  Command Input

              The Command Input bus operation is used to give a command to the memory device. Commands are
              accepted with Chip Enable low, Command Latch Enable high, Address Latch Enable low, and Read Enable
              high and latched on the rising edge of Write Enable. Moreover, for commands that start a modify operation
              (program/erase) the Write Protect pin must be high. See Figure 6.1 on page 38 and Table 5.4 on page 35 for
              details of the timing requirements. Command codes are always applied on I/O7:0.

2.2  Address Input

              The Address Input bus operation allows the insertion of the memory address. For the S34ML02G2 and
              S34ML04G2 devices, five write cycles are needed to input the addresses. For the S34ML01G2, four write
              cycles are needed to input the addresses. Addresses are accepted with Chip Enable low, Address Latch
              Enable high, Command Latch Enable low, and Read Enable high and latched on the rising edge of Write
              Enable. Moreover, for commands that start a modify operation (program/erase) the Write Protect pin must be
              high. See Figure 6.2 on page 39 and Table 5.4 on page 35 for details of the timing requirements. Addresses
              are always applied on I/O7:0. Refer to Table 1.3 through Table 1.5 on page 15 for more detailed information.

2.3  Data Input

              The Data Input bus operation allows the data to be programmed to be sent to the device. The data insertion is
              serial and timed by the Write Enable cycles. Data is accepted only with Chip Enable low, Address Latch
              Enable low, Command Latch Enable low, Read Enable high, and Write Protect high and latched on the rising
              edge of Write Enable. See Figure 6.3 on page 39 and Table 5.4 on page 35 for details of the timing
              requirements.

2.4  Data Output

              The Data Output bus operation allows data to be read from the memory array and to check the Status
              Register content, and the ID data. Data can be serially shifted out by toggling the Read Enable pin with Chip
              Enable low, Write Enable high, Address Latch Enable low, and Command Latch Enable low. See Figure 6.4
              on page 40 to Figure 6.23 and Table 5.4 on page 35 for details of the timings requirements.

2.5 Write Protect

                        The Hardware Write Protection is activated when the Write Protect pin is low. In this condition, modify
                        operations do not start and the content of the memory is not altered. The Write Protect pin is not latched by
                        Write Enable to ensure the protection even during power up.

2.6 Standby

                        In Standby, the device is deselected, outputs are disabled, and power consumption is reduced.

16   Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
                         Data Sheet (Advance Information)

3. Command Set

                                                     Table 3.1 Command Set

                Command                         1st Cycle        2nd Cycle  3rd Cycle  4th Cycle  Acceptable   Supported on
                                                                                                   Command      S34ML01G2
Page Read                                       00h              30h            81h        10h    during Busy
                                                                                80h        10h                        Yes
Page Program                                    80h              10h            8Bh        10h          No            Yes
                                                                                D0h       D0h           No            Yes
Random Data Input                               85h                             60h        10h          No            Yes
                                                                                81h        10h          No            No
Random Data Output                              05h              E0h            85h                     No            No
                                                                                           15h          No            No
Multiplane Program                              80h              11h            81h        15h          No            Yes
                                                                                80h        10h          No            No
ONFI Multiplane Program                         80h              11h            81h        10h          No            No
                                                                                80h                     No            Yes
Multiplane Page Reprogram                       8Bh              11h                                    No            Yes
                                                                                                        No            No
Block Erase                                     60h              D0h                                    No            No
                                                                                                        No            No
Multiplane Block Erase                          60h              60h                                    No            Yes
                                                                                                        Yes           No
ONFI Multiplane Block Erase                     60h              D1h                                    Yes           Yes
                                                                                                        Yes           Yes
Copy Back Read                                  00h              35h                                    No            Yes
                                                                                                        No            Yes
Copy Back Program                               85h              10h                                    No            Yes
                                                                                                        No            Yes
Multiplane Copy Back Program                    85h              11h                                    No            No
                                                                                                        No            No
ONFI Multiplane Copy Back Program               85h              11h                                    No            No
                                                                                                        No            No
Special Read For Copy Back                      00h              36h                                    No            Yes
                                                                                                        No            Yes
Read Status Register                            70h                                                     No            Yes
                                                                                                        No            Yes
Read Status Enhanced                            78h                                                     No            Yes
                                                                                                        No            Yes
Reset                                           FFh                                                     No

Read Cache                                      31h

Read Cache Enhanced                             00h              31h

Read Cache End                                  3Fh

Cache Program (End)                             80h              10h

Cache Program (Start) / (Continue)              80h              15h

Multiplane Cache Program (Start/Continue)       80h              11h

ONFI Multiplane Cache Program (Start/Continue)  80h              11h

Multiplane Cache Program (End)                  80h              11h

ONFI Multiplane Cache Program (End)             80h              11h

Page Reprogram                                  8Bh              10h

Read ID                                         90h

Read ID2                                        30h-65h-00h      30h

Read ONFI Signature                             90h

Read Parameter Page                             ECh

One-time Programmable (OTP) Area Entry          29h-17h-04h-19h

August 3, 2012 S34ML01G2_04G2_01                Spansion SLC NAND Flash Memory for Embedded                   17
     Data Sheet (Advance Information)

3.1  Page Read
3.2
              Page Read is initiated by writing 00h and 30h to the command register along with five address cycles
              (S34ML02G2 and S34ML04G2). Two types of operations are available: random read and serial page read.
              Random read mode is enabled when the page address is changed. All data within the selected page is
              transferred to the data registers in less than 25 s (tR). The system controller may detect the completion of
              this data transfer (tR) by analyzing the output of the R/B pin. Once the data in a page is loaded into the data
              registers, they may be read out in 25 ns cycle time by sequentially pulsing RE#. The repetitive high to low
              transitions of the RE# signal makes the device output the data, starting from the selected column address up
              to the last column address.

              The device may output random data in a page instead of the sequential data by writing Random Data Output
              command. The column address of next data, which is going to be out, may be changed to the address that
              follows Random Data Output command. Random Data Output can be performed as many times as needed.

              After power up, the device is in read mode, so 00h command cycle is not necessary to start a read operation.
              Any operation other than read or Random Data Output causes the device to exit read mode.

              See Figure 6.6 on page 41 and Figure 6.12 on page 44 as references.

     Page Program

              A page program cycle consists of a serial data loading period in which up to a full page of data may be loaded
              into the data register, followed by a non-volatile programming period where the loaded data is programmed
              into the appropriate cell.

              The serial data loading period begins by inputting the Serial Data Input command (80h), followed by the five
              cycle address inputs (four cycles for S34ML01G2) and then serial data. The words other than those to be
              programmed do not need to be loaded. The device supports Random Data Input within a page. The column
              address of next data, which will be entered, may be changed to the address that follows the Random Data
              Input command (85h). Random Data Input may be performed as many times as needed.

              The Page Program confirm command (10h) initiates the programming process. The internal write state
              controller automatically executes the algorithms and controls timings necessary for program and verify,
              thereby freeing the system controller for other tasks.

              Once the program process starts, the Read Status Register commands (70h or 78h) may be issued to read
              the Status Register. The system controller can detect the completion of a program cycle by monitoring the
              R/B# output, or the Status bit (I/O6) of the Status Register. Only the Read Status commands (70h or 78h) or
              Reset command are valid while programming is in progress. When the Page Program is complete, the Write
              Status Bit (I/O0) may be checked. The internal write verify detects only errors for 1's that are not successfully
              programmed to 0's. The command register remains in Read Status command mode until another valid
              command is written to the command register. Figure 6.9 on page 42 and Figure 6.11 on page 43 detail the
              sequence.

              The device is programmable by page, but it also allows multiple partial page programming of a word or
              consecutive bytes up to an entire page in a single page program cycle.

              The number of consecutive partial page programming operations (NOP) within the same page must not
              exceed the number indicated in Table 5.7 on page 37. In addition, pages must be sequentially programmed
              within a block.

18   Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
     Data Sheet (Advance Information)

3.3  Multiplane Program -- S34ML02G2 and S34ML04G2
3.4
              The S34ML02G2 and S34ML04G2 devices support Multiplane Program, making it possible to program two
              pages in parallel, one page per plane.

              A Multiplane Program cycle consists of a double serial data loading period in which up to 4224 bytes of data
              may be loaded into the data register, followed by a non-volatile programming period where the loaded data is
              programmed into the appropriate cell. The serial data loading period begins with inputting the Serial Data
              Input command (80h), followed by the five cycle address inputs and serial data for the 1st page. The address
              for this page must be in the 1st plane (A18=0). The device supports Random Data Input exactly the same as
              in the case of page program operation. The Dummy Page Program Confirm command (11h) stops 1st page
              data input and the device becomes busy for a short time (tDBSY). Once it has become ready again, the `81h'
              command must be issued, followed by 2nd page address (5 cycles) and its serial data input. The address for
              this page must be in the 2nd plane (A18=1). Program Confirm command (10h) makes parallel programming
              of both pages to start. Figure 6.13 on page 44 describes the sequences.

              The user can check operation status by monitoring R/B# pin or reading Status Register commands (70h or
              78h), as if it were a normal page program. The Read Status Register command is also available during
              Dummy Busy time (tDBSY). In case of failure in any of 1st and 2nd page program, the fail bit of the Status
              Register will be set. Refer to Section 3.9 on page 21 for further info.

              The number of consecutive partial page programming operations (NOP) within the same page must not
              exceed the number indicated in Table 5.7 on page 37. In addition, pages must be programmed sequentially
              within a block.

     Block Erase

              The Block Erase operation is done on a block basis. Block address loading is accomplished in three cycles
              (two cycles for S34ML01G2) initiated by an Erase Setup command (60h). Only addresses A18 to A29 (A18 to
              A27 for S34ML01G2) are valid while A12 to A17 are ignored.

              The Erase Confirm command (D0h) following the block address loading initiates the internal erasing process.
              This two-step sequence of setup followed by the execution command ensures that memory contents are not
              accidentally erased due to external noise conditions.

              At the rising edge of WE# after the erase confirm command input, the internal write controller handles erase
              and erase verify. Once the erase process starts, the Read Status Register commands (70h or 78h) may be
              issued to read the Status Register.

              The system controller can detect the completion of an erase by monitoring the R/B# output, or the Status bit
              (I/O6) of the Status Register. Only the Read Status commands (70h or 78h) and Reset command are valid
              while erasing is in progress. When the erase operation is completed, the Write Status Bit (I/O0) may be
              checked. Figure 6.15 on page 45 details the sequence.

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded  19
     Data Sheet (Advance Information)

3.5  Multiplane Block Erase -- S34ML02G2 and S34ML04G2
3.6
3.7           Multiplane Block Erase allows the erase of two blocks in parallel, one block per memory plane.

              The Block erase setup command (60h) must be repeated two times, followed by 1st and 2nd block address
              respectively (3 cycles each). As for block erase, D0h command makes embedded operation start. In this
              case, multiplane erase does not need any Dummy Busy Time between 1st and 2nd block insertion. See
              Table 5.7 on page 37 and Figure 6.16 on page 46 for details.

              For the Multiplane Block Erase operation, the address of the first block must be within the first plane (A18=0)
              and the address of the second block in the second plane (A18 = 1). Also, operation progress can be checked
              as in the Multiplane Program through the Read Status Register command.

     Copy Back Program

              The Copy Back program is configured to quickly and efficiently rewrite data stored in one page without
              utilizing an external memory. Since the time-consuming cycles of serial access and re-loading cycles are
              removed, the system performance is greatly improved. The benefit is especially obvious when a portion of a
              block needs to be updated and the rest of the block also needs to be copied to the newly assigned free block.
              The operation for performing a Copy Back Program is a sequential execution of page-read (without
              mandatory serial access) and Copy Back Program with the address of destination page. A read operation
              with the `35h' command and the address of the source page moves the whole page of data into the internal
              data buffer. As soon as the device returns to Ready state, optional data read-out is allowed by toggling RE#
              (see Figure 6.18 on page 47), or Copy Back command (85h) with the address cycles of destination page may
              be written. The Program Confirm command (10h) is required to actually begin the programming operation.

              Source and Destination page in the Copy Back Program sequence must belong to the same device plane
              (same A18).

              The data input cycle for modifying a portion or multiple distinct portions of the source page is allowed as
              shown in Figure 6.19 on page 47.

     Multiplane Copy Back Program -- S34ML02G2 and S34ML04G2

              The device supports Multiplane Copy Back Program with exactly the same sequence and limitations as the
              Page Program. Multiplane Copy Back Program must be preceded by two single page Copy Back Read
              command sequences (1st page must be read from the 1st plane and 2nd page from the 2nd plane).

              Multiplane Copy Back cannot cross plane boundaries -- the contents of the source page of one device plane
              can be copied only to a destination page of the same plane.

20   Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
      Data Sheet (Advance Information)

3.8 Special Read for Copy Back -- S34ML02G2 and S34ML04G2

                        The device features the "Special Read for Copy Back." If Copy Back Read (described in Section 3.6 and
                        Section 3.7 on page 20) is triggered with confirm command `36h' instead `35h', Copy Back Read from target
                        page(s) will be executed with an increased internal (VPASS) voltage.

                        This special feature is used in order to minimize the number of read errors due to over-program or read
                        disturb -- it shall be used only if ECC read errors have occurred in the source page using Page Read or Copy
                        Back Read sequences.

                        Excluding the Copy Back Read confirm command, all other features described in Section 3.6 and Section 3.7
                        for standard copy back remain valid (including the figures referred to in those sections).

3.9   Read Status Register

               The Status Register is used to retrieve the status value for the last operation issued. After writing 70h
               command to the command register, a read cycle outputs the content of the Status Register to the I/O pins on
               the falling edge of CE# or RE#, whichever occurs last. This two-line control allows the system to poll the
               progress of each device in multiple memory connections even when R/B# pins are common-wired. Refer to
               Section 3.2 on page 22 for specific Status Register definition, and to Figure 6.22 on page 49 and Figure 6.24
               on page 50 for timings.

               If the Read Status Register command is issued during multiplane operations then Status Register polling will
               return the combined status value related to the outcome of the operation in the two planes according to the
               following table:

                                   Status Register Bit    Composite Status Value
                                      Bit 0, Pass/Fail                   OR
                                                                         OR
                                  Bit 1, Cache Pass/Fail

      In other words, the Status Register is dynamic; the user is not required to toggle RE# / CE# to update it.

      The command register remains in Status Read mode until further commands are issued. Therefore, if the
      Status Register is read during a random read cycle, the read command (00h) should be given before starting
      read cycles.

3.10  Read Status Enhanced -- S34ML02G2 and S34ML04G2

               Read Status Enhanced is an additional feature used to retrieve the status value for a previous operation in
               the case of multiplane operations on a specific plane in the same die.

               Figure 6.25 on page 50 defines the Read Status Enhanced behavior and timings. The plane and die address
               must be specified in the command sequence in order to retrieve the status of the die and the plane of interest.

               Refer to Table 3.2 for specific Status Register definitions. The command register remains in Status Read
               mode until further commands are issued.

               The Status Register is dynamic; the user is not required to toggle RE# / CE# to update it.

3.11  Read Status Register Field Definition

               Table 3.2 below lists the meaning of each bit of the Read Status Register and Read Status Enhanced
               (S34ML02G2 and S34ML04G2).

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded                                     21
                         Data Sheet (Advance Information)

                         Table 3.2 Status Register Coding

          Page                                                           Cache
                                                                      Program /
      ID  Program /      Block Erase    Read  Read Cache                                      Coding
             Page                                                        Cache
                                                                     Reprogram                N Page
          Reprogram                                                                           Pass: 0
                                                                       Pass / Fail             Fail: 1
      0   Pass / Fail      Pass / Fail  NA              NA
                                                                       Pass / Fail          N - 1 Page
      1   NA                   NA       NA              NA                                    Pass: 0
                               NA                                          NA                  Fail: 1
      2   NA                   NA       NA              NA                 NA
                               NA                                          NA                     --
      3   NA             Ready / Busy   NA              NA
                                                                     Ready / Busy                 --
      4   NA             Ready / Busy   NA              NA
                         Write Protect                               Ready / Busy                 --
      5   Ready / Busy                  Ready / Busy Ready / Busy
                                                                     Write Protect  Internal Data Operation
      6   Ready / Busy                  Ready / Busy Ready / Busy                             Active: 0
                                        Write Protect Write Protect                            Idle: 1
      7   Write Protect
                                                                                           Ready/Busy
                                                                                              Busy: 0
                                                                                             Ready: 1

                                                                                           Protected: 0
                                                                                        Not Protected: 1

3.12  Reset

               The Reset feature is executed by writing FFh to the command register. If the device is in Busy state during
               random read, program, or erase mode, the Reset operation will abort these operations. The contents of
               memory cells being altered are no longer valid, as the data may be partially programmed or erased. The
               command register is cleared to wait for the next command, and the Status Register is cleared to value E0h
               when WP# is high. Refer to Table 3.5 on page 26 for device status after reset operation. If the device is
               already in reset state a new Reset command will not be accepted by the command register. The R/B# pin
               transitions to low for tRST after the Reset command is written. Refer to Figure 6.26 on page 51 for further
               details.

3.13  Read Cache

               Read Cache can be used to increase the read operation speed, as defined in Section 3.1 on page 18, and it
               cannot cross a block boundary. As soon as the user starts to read one page, the device automatically loads
               the next page into the cache register. Serial data output may be executed while data in the memory is read
               into the cache register. Read Cache is initiated by the Page Read sequence (00-30h) on a page M.

               After random access to the first page is complete (R/B# returned to high, or Read Status Register I/O6
               switches to high), two command sequences can be used to continue read cache:

                Read Cache (command `31h' only): once the command is latched into the command register (see
                   Figure 6.28 on page 52), device goes busy for a short time (tCBSYR), during which data of the first page is
                   transferred from the data register to the cache register. At the end of this phase, the cache register data
                   can be output by toggling RE# while the next page (page address M+1) is read from the memory array into
                   the data register.

                Read Cache Enhanced (sequence `00h' `31'): once the command is latched into the
                   command register (see Figure 6.29 on page 52), device goes busy for a short time (tCBSYR), during which
                   data of the first page is transferred from the data register to the cache register. At the end of this phase,
                   cache register data can be output by toggling RE# while page N is read from the memory array into the
                   data register.

               Subsequent pages are read by issuing additional Read Cache or Read Cache Enhanced command
               sequences. If serial data output time of one page exceeds random access time (tR), the random access time
               of the next page is hidden by data downloading of the previous page.

22        Spansion SLC NAND Flash Memory for Embedded      S34ML01G2_04G2_01 August 3, 2012
      Data Sheet (Advance Information)

      On the other hand, if 31h is issued prior to completing the random access to the next page, the device will
      stay busy as long as needed to complete random access to this page, transfer its contents into the cache
      register, and trigger the random access to the following page.

      To terminate the Read Cache operation, 3Fh command should be issued (see Figure 6.30 on page 52). This
      command transfers data from the data register to the cache register without issuing next page read.

      During the Read Cache operation, the device doesn't allow any other command except for 00h, 31h, 3Fh,
      Read SR, or Reset (FFh). To carry out other operations, Read Cache must be terminated by the Read Cache
      End command (3Fh) or the device must be reset by issuing FFh.

      Read Status command (70h) may be issued to check the status of the different registers and the busy/ready
      status of the cached read operations.

       The Cache-Busy status bit I/O6 indicates when the cache register is ready to output new data.

       The status bit I/O5 can be used to determine when the cell reading of the current data register contents is
         complete.

      Note: The Read Cache and Read Cache End commands reset the column counter, thus, when RE# is
      toggled to output the data of a given page, the first output data is related to the first byte of the page (column
      address 00h). Random Data Output command can be used to switch column address.

3.14  Cache Program -- S34ML02G2 and S34ML04G2

               Cache Program can be used with S34ML02G2 and S34ML04G2 devices to improve the program throughput
               by programing data using the cache register. The cache program operation cannot cross a block boundary.
               The cache register allows new data to be input while the previous data that was transferred to the data
               register is programmed into the memory array.

               After the serial data input command (80h) is loaded to the command register, followed by five cycles of
               address, a full or partial page of data is latched into the cache register.

               Once the cache write command (15h) is loaded to the command register, the data in the cache register is
               transferred into the data register for cell programming. At this time the device remains in the Busy state for a
               short time (tCBSYW). After all data of the cache register is transferred into the data register, the device returns
               to the Ready state and allows loading the next data into the cache register through another cache program
               command sequence (80h-15h).

               The Busy time following the first sequence 80h - 15h equals the time needed to transfer the data from the
               cache register to the data register. Cell programming the data of the data register and loading of the next data
               into the cache register is consequently processed through a pipeline model.

               In case of any subsequent sequence 80h - 15h, transfer from the cache register to the data register is held off
               until cell programming of current data register contents is complete; till this moment the device will stay in a
               busy state (tCBSYW).

               Read Status commands (70h or 78h) may be issued to check the status of the different registers, and the
               pass/fail status of the cached program operations.

                The Cache-Busy status bit I/O6 indicates when the cache register is ready to accept new data.

                The status bit I/O5 can be used to determine when the cell programming of the current data register
                   contents is complete.

                The cache program error bit I/O1 can be used to identify if the previous page (page N-1) has been
                   successfully programmed or not in a cache program operation. The status bit is valid upon I/O6 status bit
                   changing to 1.

                The error bit I/O0 is used to identify if any error has been detected by the program/erase controller while
                   programming page N. The status bit is valid upon I/O5 status bit changing to 1.

               I/O1 may be read together with I/O0.

               If the system monitors the progress of the operation only with R/B#, the last page of the target program
               sequence must be programmed with Page Program Confirm command (10h). If the Cache Program
               command (15h) is used instead, the status bit I/O5 must be polled to find out if the last programming is
               finished before starting any other operation. See Table 3.2 on page 22 and Figure 6.31 on page 53 for more
               details.

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded  23
      Data Sheet (Advance Information)

3.15  Multiplane Cache Program -- S34ML02G2 and S34ML04G2

               The Multiplane Cache Program enables high program throughput by programming two pages in parallel,
               while exploiting the data and cache registers of both planes to implement cache.

               The command sequence can be summarized as follows:

                Serial Data Input command (80h), followed by the five cycle address inputs and then serial data for the 1st
                   page. Address for this page must be within 1st plane (A18=0). The data of 1st page other than those to be
                   programmed do not need to be loaded. The device supports Random Data Input exactly like Page Program
                   operation.

                The Dummy Page Program Confirm command (11h) stops 1st page data input and the device becomes
                   busy for a short time (tDBSY).

                Once device returns to ready again, 81h command must be issued, followed by 2nd page address
                   (5 cycles) and its serial data input. Address for this page must be within 2nd plane (A18=1). The data of
                   2nd page other than those to be programmed do not need to be loaded.

                Cache Program confirm command (15h). Once the cache write command (15h) is loaded to the command
                   register, the data in the cache registers is transferred into the data registers for cell programming. At this
                   time the device remains in the Busy state for a short time (tCBSYW). After all data from the cache registers
                   are transferred into the data registers, the device returns to the Ready state, and allows loading the next
                   data into the cache register through another cache program command sequence.

               The sequence 80h-...- 11h...-...81h...-...15h can be iterated, and each time the device will be busy for the
               tCBSYW time needed to complete programming the current data register contents, and transferring the new
               data from the cache registers.

               The sequence to end Multiplane Cache Program is 80h-...- 11h...-...81h...-...10h. Figure 6.32 on page 54
               shows the command sequence for the multiplane cache program operation.

               The Multiplane Cache Program is available only within two paired blocks in separate planes.

               The user can check operation status by R/B# pin or Read Status Register commands (70h or 78h). If the user
               opts for 70h, Read Status Register will provide "global" information about the operation in the two planes.

                I/O6 indicates when both cache registers are ready to accept new data.

                I/O5 indicates when the cell programming of the current data registers is complete.

                I/O1 identifies if the previous pages in both planes (pages N-1) have been successfully programmed or not.
                   This status bit is valid upon I/O6 status bit changing to 1.

                I/O0 identifies if any error has been detected by the program/erase controller while programming the two
                   pages N. This status bit is valid upon I/O5 status bit changing to 1.

               See Table 3.2 on page 22 for more details.

               If the system monitors the progress of the operation only with R/B#, the last pages of the target program
               sequence must be programmed with Page Program Confirm command (10h). If the Cache Program
               command (15h) is used instead, the status bit I/O5 must be polled to find out if the last programming is
               finished before starting any other operation. Refer to Section 3.9 on page 21 for further information.

3.16  Page Reprogram

               Page Program may result in a fail, which can be detected by Read Status Register. In this event, the host
               may call Page Reprogram. This command allows the reprogramming of the same pattern of the last (failed)
               page into another memory location. The command sequence initiates with reprogram setup (8Bh), followed
               by the five cycle address inputs of the target page. If the target pattern for the destination page is not changed
               compared to the last page, the program confirm can be issued (10h) without any data input cycle, as
               described in Figure 3.1.

24    Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

                                                              Figure 3.1 Page Reprogram

As defined for Page                                                                                                                              A
       Program                                                                                                             tPROG

Cycle Type         CMD ADDR ADDR ADDR ADDR                                         Din  Din     Din  Din       CMD
         I/Ox                                                                                                  10h
                                                                        tASL
                                                                                                                      tWB
                   00h                C1      C2      R1      R2                   D0   D1      ...  Dn
                                                                                                               CMD
SR[6]

                A                                 Page N

Cycle Type         CMD Dout                                       CMD ADDR ADDR ADDR ADDR

I/Ox               70h                E1                          8Bh         C1   C2   R1      R2             10h
                                                                                                                      tWB

SR[6]                                                                                                                      tPROG

                                  FAIL !                                                Page M

On the other hand, if the pattern bound for the target page is different from that of the previous page, data in
cycles can be issued before program confirm `10h', as described in Figure 3.2.

                                              Figure 3.2 Page Reprogram with Data Manipulation

As defined for Page                                                                                                                                A
       Program                                                                                                             CMD Dout

Cycle Type         CMD ADDR ADDR ADDR ADDR                                    Din  Din  Din     Din  CMD
          IOx
                                                                  tADL

                   80h            C1      C2      R1      R2                  D0   D1   ...     Dn   10h                   70h    E1
                                                                                                          tWB
                                                                                                               tPROG

SR[6]                                         Page N                                                                              FAIL !

             A

Cycle Type         CMD ADDR ADDR ADDR ADDR                                    Din  Din  Din     Din  CMD

                                                                  tADL

I/Ox               8Bh            C1      C2      R1      R2                  D0   D1   ...     Dn   10h
                                                                                                          tWB

                                                                                                               tPROG

SR[6]

                                              Page M

The device supports Random Data Input within a page. The column address of next data, which will be
entered, may be changed to the address which follows the Random Data Input command (85h). Random
Data Input may be operated multiple times regardless of how many times it is done in a page.

The Program Confirm command (10h) initiates the re-programming process. The internal write state
controller automatically executes the algorithms and controls timings necessary for program and verify,
thereby freeing the system controller for other tasks. Once the program process starts, the Read Status
Register command may be issued to read the Status Register. The system controller can detect the
completion of a program cycle by monitoring the R/B# output, or the Status bit (I/O6) of the Status Register.
Only the Read Status command and Reset command are valid when programming is in progress. When the
Page Program is complete, the Write Status Bit (I/O0) may be checked. The internal write verify detects only
errors for 1's that are not successfully programmed to 0's. The command register remains in Read Status
command mode until another valid command is written to the command register.

August 3, 2012 S34ML01G2_04G2_01          Spansion SLC NAND Flash Memory for Embedded                                                                25
                                 Data Sheet (Advance Information)

3.17  Read ID

               The device contains a product identification mode, initiated by writing 90h to the command register, followed
               by an address input of 00h.

               Note: If you want to execute Read Status command (0x70) after Read ID sequence, you should input dummy
               command (0x00) before Read Status command (0x70).

               For the S34ML02G2 and S34ML04G2 devices, five read cycles sequentially output the manufacturer code
               (01h), and the device code and 3rd, 4th, and 5th cycle ID, respectively. For the S34ML01G2 device, four read
               cycles sequentially output the manufacturer code (01h), and the device code and 80h, 4th cycle ID,
               respectively. The command register remains in Read ID mode until further commands are issued to it.
               Figure 6.34 on page 56 shows the operation sequence, while Table 3.3 to Table 3.8 explain the byte
               meaning.

                                            Table 3.3 Read ID for Supported Configurations

      Density  Org                          VCC            1st        2nd         3rd              4th                 5th

      1 Gb     x8                           3.3V           01h        F1h         80h              1Dh                 --

      2 Gb     x8                           3.3V           01h        DAh         90h              95h                 46h

      4 Gb     x8                           3.3V           01h        DCh         90h              95h                 56h

                    Device Identifier Byte              Table 3.4 Read ID Bytes
      1st
      2nd                                                                                              Description
      3rd                                         Manufacturer Code
      4th                                         Device Identifier
      5th (S34ML02G2, S34ML04G2)                  Internal chip number, cell type, etc.
                                                  Page Size, Block Size, Spare Size, Serial Access Time, Organization
                                                  Multiplane information

      3rd ID Data                           Table 3.5 Read ID Byte 3 Description

       Internal Chip Number                 Description         I/O7       I/O6   I/O5 I/O4        I/O3 I/O2           I/O1 I/O0
                                                                                                                           00
       Cell type                                  1                                                    00                  01
                                                  2                                                    01                  10
       Number of simultaneously                   4                                                    10                  11
       programmed pages                           8                                                    11
       Interleave program
       Between multiple chips               2-level cell
       Cache Program                        4-level cell
                                            8-level cell
                                            16-level cell

                                                  1                                            00
                                                  2                                            01
                                                  4                                            10
                                                  8                                            11
                                                                           0
                                            Not supported                  1
                                              Supported

                                            Not supported       0

                                            Supported           1

26             Spansion SLC NAND Flash Memory for Embedded                      S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

4th ID Data                       Table 3.6 Read ID Byte 4 Description -- S34ML01G2

Page Size                        Description    I/O7  I/O6  I/O5 I/O4          I/O3               I/O2  I/O1 I/O0
(without spare area)                  1 kB
                                       2 kB                                                              00
Block Size                            4 kB                                                              01
(without spare area)                  8 kB                                                              10
Spare Area Size                      64 kB                                                              11
(byte / 512 byte)
Serial Access Time                  128 kB                  00
Organization                        256 kB                  01
                                     512 kB                  10
                                                             11
                                         8
                                        16                                                         0
                                      45 ns                                                        1
                                      25 ns
                                   Reserved      0                                   0
                                   Reserved
                                        x8       0                                   1

                                                 1                                   0

                                                 1                                   1

                                                       0

                                  Table 3.7 Read ID Byte 4 Description -- S34ML02G2 and S34ML04G2

                                  Description    I/O7  I/O6  I/O5 I/O4          I/O3               I/O2  I/O1 I/O0
                                       1 kB                                                                  00
Page Size                              2 kB                                                                  01
(without spare area)                   4 kB                                                                  10
                                       8 kB                                                                  11
Block Size                            64 kB
(without spare area)                                         00
                                     128 kB                  01
Spare Area Size                      256 kB                  10
(byte / 512 byte)                    512 kB                  11

Serial Access Time                       16                                                        0
                                         32                                                        1
Organization                      50 ns / 30 ns
                                      25 ns      0                                   0
                                    Reserved
                                    Reserved     1                                   0
                                         x8
                                                 0                                   1

                                                 1                                   1

                                                       0

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded                               27
                             Data Sheet (Advance Information)

      5th ID Data

                             Table 3.8 Read ID Byte 5 Description -- S34ML02G2 and S34ML04G2

                               Description      I/O7             I/O6 I/O5 I/O4  I/O3 I/O2            I/O1 I/O0
                             1 bit / 512 bytes                                                            00
       ECC Level (1)         2 bit / 512 bytes                                                            01
                             4 bit / 512 bytes                                                            10
       Plane Number          8 bit / 512 bytes                                                            11

       Plane Size                     1                                                           00
       (without spare area)           2                                                           01
                                      4                                                           10
       Reserved                       8                                                           11
      Note:                        64 kB                               000
      1. For S34ML04G2.           128 kB                               001
                                  256 kB                               010
                                  512 kB                               011
                                    1 Gb                               100
                                    2 Gb                               101
                                    4 Gb                               110
                                                0

3.18  Read ID2

               The device contains an alternate identification mode, initiated by writing 30h-65h-00h to the command
               register, followed by address inputs, followed by command 30h. The address for S34ML01G2 will be 00h-
               02h-02h-00h. The address for S34ML02G2 and S34ML04G2 will be 00h-02h-02h-00h-00h. The ID2 data can
               then be read from the device by pulsing RE#. The command register remains in Read ID2 mode until further
               commands are issued to it. Figure 6.35 on page 56 shows the Read ID2 command sequence.

3.19  Read ONFI Signature

               To retrieve the ONFI signature, the command 90h together with an address of 20h shall be entered (i.e. it is
               not valid to enter an address of 00h and read 36 bytes to get the ONFI signature). The ONFI signature is the
               ASCII encoding of 'ONFI' where 'O' = 4Fh, 'N' = 4Eh, 'F' = 46h, and 'I' = 49h. Reading beyond four bytes yields
               indeterminate values. Figure 6.36 on page 57 shows the operation sequence.

28                 Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
      Data Sheet (Advance Information)

3.20  Read Parameter Page

               The device supports the ONFI Read Parameter Page operation, initiated by writing ECh to the command
               register, followed by an address input of 00h. The command register remains in Parameter Page mode until
               further commands are issued to it. Figure 6.37 on page 57 shows the operation sequence, while Table 3.9
               explains the parameter fields.

                                             Table 3.9 Parameter Page Description (Sheet 1 of 3)

      Byte   O/M                                                  Description                                      Values
       0-3
       4-5                                            Revision Information and Features Block     4Fh, 4Eh, 46h, 49h

       6-7                        Parameter page signature                                        02h, 00h

       8-9                        Byte 0: 4Fh, "O"                                                S34ML01G2: 14h, 00h
      10-31                                                                                       S34ML02G2: 1Ch, 00h
      32-43  M                    Byte 1: 4Eh, "N"                                                S34ML04G2: 1Ch, 00h

      44-63                       Byte 2: 46h, "F"                                                S34ML01G2: 13h, 00h
                                                                                                  S34ML02G2: 1Bh, 00h
        64                        Byte 3: 49h, "I"                                                S34ML04G2: 1Bh, 00h
      65-66
      67-79                       Revision number                                                 00h
      80-83
      84-85  M                    2-15 Reserved (0)                                               53h, 50h, 41h, 4Eh, 53h, 49h,
      86-89                                                                                       4Fh, 4Eh, 20h, 20h, 20h, 20h
      90-91                       1             1 = supports ONFI version 1.0                     S34ML01G2: 53h, 33h, 34h,
      92-95                                                                                       4Dh, 4Ch, 30h, 31h, 47h, 32h,
                                  0             Reserved (0)                                      20h, 20h, 20h, 20h, 20h, 20h,
                                                                                                  20h, 20h, 20h, 20h, 20h
                                  Features supported

                                  5-15 Reserved (0)

                                  4             1 = supports odd to even page Copyback

             M                    3             1 = supports interleaved operations

                                  2             1 = supports non-sequential page programming

                                  1             1 = supports multiple LUN operations

                                  0             1 = supports 16-bit data bus width

                                  Optional commands supported

                                  6-15 Reserved (0)

                                  5             1 = supports Read Unique ID

             M                    4             1 = supports Copyback

                                  3             1 = supports Read Status Enhanced

                                  2             1 = supports Get Features and Set Features

                                  1             1 = supports Read Cache commands

                                  0             1 = supports Page Cache Program command

                                  Reserved (0)

                                                             Manufacturer information Block

             M                    Device manufacturer (12 ASCII characters)

             M                    Device model (20 ASCII characters)                              S34ML02G2: 53h, 33h, 34h,
                                                                                                  4Dh, 4Ch, 30h, 32h, 47h, 32h,
                                                                                                  20h, 20h, 20h, 20h, 20h, 20h,
                                                                                                  20h, 20h, 20h, 20h, 20h

             M                    JEDEC manufacturer ID                                           S34ML04G2: 53h, 33h, 34h,
                                                                                                  4Dh, 4Ch, 30h, 34h, 47h, 32h,
             O                    Date code                                                       20h, 20h, 20h, 20h, 20h, 20h,
                                                                                                  20h, 20h, 20h, 20h, 20h
                                  Reserved (0)                                                    01h
                                                                                                  00h
                                                              Memory Organization Block           00h

             M                    Number of data bytes per page                                   00h, 08h, 00h, 00h
                                                                                                  S34ML01G2: 40h, 00h
             M                    Number of spare bytes per page                                  S34ML02G2: 80h, 00h
                                                                                                  S34ML04G2: 80h, 00h
             M                    Number of data bytes per partial page                           00h, 00h, 00h, 00h
                                                                                                  00h, 00h
             M                    Number of spare bytes per partial page                          40h, 00h, 00h, 00h

             M                    Number of pages per block

August 3, 2012 S34ML01G2_04G2_01             Spansion SLC NAND Flash Memory for Embedded                                        29
                  Data Sheet (Advance Information)

                     Table 3.9 Parameter Page Description (Sheet 2 of 3)

      Byte   O/M                                     Description                                              Values
     96-99                                                                                   S34ML01G2: 00h, 04h, 00h, 00h
       100   M    Number of blocks per logical unit (LUN)                                    S34ML02G2: 00h, 08h, 00h, 00h
       101                                                                                   S34ML04G2: 00h, 10h, 00h, 00h
       102   M    Number of logical units (LUNs)                                             01h
    103-104                                                                                  S34ML01G2: 22h
    105-106       Number of address cycles                                                   S34ML02G2: 23h
       107                                                                                   S34ML04G2: 23h
    108-109  M    4-7 Column address cycles                                                  01h
       110                                                                                   S34ML01G2: 14h, 00h
                  0-3 Row address cycles                                                     S34ML02G2: 28h, 00h
       111                                                                                   S34ML04G2: 50h, 00h
             M    Number of bits per cell                                                    01h, 05h
       112                                                                                   01h
       113   M    Bad blocks maximum per LUN                                                 01h, 03h
                                                                                             04h
       114   M    Block endurance
                                                                                             00h
    115-127  M    Guaranteed valid blocks at beginning of target
       128                                                                                   04h
             M    Block endurance for guaranteed valid blocks                                S34ML01G2: 00h
    129-130                                                                                  S34ML02G2: 01h
             M    Number of programs per page                                                S34ML04G2: 01h
    131-132
                  Partial programming attributes                                             S34ML01G2: 00h
    133-134                                                                                  S34ML02G2: 04h
    135-136       5-7 Reserved                                                               S34ML04G2: 04h
    137-138
    139-140  M    4                1 = partial page layout is partial page data followed by  00h
    141-163
    164-165                        partial page spare                                        0Ah
    166-253
                  1-3 Reserved                                                               07h, 00h

                  0                1 = partial page programming has constraints              07h, 00h

             M    Number of bits ECC correctability                                          BCh, 02h
                                                                                             10h, 27h
                  Number of interleaved address bits                                         19h, 00h
                                                                                             3Ch, 00h
             M    4-7 Reserved (0)                                                           00h

                  0-3 Number of interleaved address bits                                     00h
                                                                                             00h
                  Interleaved operation attributes

                  4-7 Reserved (0)

             O    3                Address restrictions for program cache

                  2                1 = program cache supported

                  1                1 = no block address restrictions

                  0                Overlapped / concurrent interleaving support

                  Reserved (0)

                                                  Electrical Parameters Block

             M    I/O pin capacitance

                  Timing mode support

                  6-1 Reserved (0)

                  5                1 = supports timing mode 5

             M    4                1 = supports timing mode 4

                  3                1 = supports timing mode 3

                  2                1 = supports timing mode 2

                  1                1 = supports timing mode 1

                  0                1 = supports timing mode 0, shall be 1

                  Program cache timing mode support

                  6-1 Reserved (0)

                  5                1 = supports timing mode 5

             O    4                1 = supports timing mode 4

                  3                1 = supports timing mode 3

                  2                1 = supports timing mode 2

                  1                1 = supports timing mode 1

                  0                1 = supports timing mode 0

             M    tPROG Maximum page program time (s)

             M    tBERS Maximum block erase time (s)

             M    tR Maximum page read time (s)

             M    tCCS Minimum Change Column setup time (ns)

                  Reserved (0)

                                                       Vendor Block

             M    Vendor specific Revision number

                  Vendor specific

30           Spansion SLC NAND Flash Memory for Embedded                        S34ML01G2_04G2_01 August 3, 2012
      Data Sheet (Advance Information)

                                  Table 3.9 Parameter Page Description (Sheet 3 of 3)

      Byte     O/M                                      Description                                     Values
                                                                                       S34ML01G2: 56h, 3Eh
      254-255  M                  Integrity CRC                                        S34ML02G2: FEh, A4h
                                                                                       S34ML04G2: 80h, EFh
                                                        Redundant Parameter Pages
                                                                                       Repeat Value of bytes 0-255
      256-511  M                  Value of bytes 0-255                                 Repeat Value of bytes 0-255
      512-767                                                                          FFh
               M                  Value of bytes 0-255
        768+
               O                  Additional redundant parameter pages

      Note:
      1. O" Stands for Optional, "M" for Mandatory.

3.21  One-Time Programmable (OTP) Entry

               The device contains a one-time programmable (OTP) area, which is accessed by writing 29h-17h-04h-19h to
               the command register. The device is then ready to accept Page Read and Page Program commands (refer to
               Page Read and Page Program on page 18). The OTP area is of a single erase block size (64 pages), and
               hence only row addresses between 00h and 3Fh are allowed. The host must issue the Reset command (refer
               to Reset on page 22) to exit the OTP area and access the normal flash array. The Block Erase command is
               not allowed in the OTP area. Refer to Figure 6.38 on page 58 for more detail on the OTP Entry command
               sequence.

4. Signal Descriptions

4.1   Data Protection and Power On / Off Sequence

               The device is designed to offer protection from any involuntary program/erase during power-transitions. An
               internal voltage detector disables all functions whenever VCC is below about 1.8V.

               The power-up and power-down sequence is shown in Figure 6.39 on page 58, in this case VCC and VCCQ on
               the one hand (and VSS and VSSQ on the other hand) are shorted together at all times.

               The Ready/Busy signal shall be valid within 100 s after the power supplies have reached the minimum
               values (as specified on), and shall return to one within 5 ms (max).

               During this busy time, the device executes the initialization process (cam reading), and dissipates a current
               ICC0 (30 mA max), in addition, it disregards all commands excluding Read Status Register (70h).

               At the end of this busy time, the device defaults into "read setup", thus if the user decides to issue a page
               read command, the 00h command may be skipped.

               The WP# pin provides hardware protection and is recommended to be kept at VIL during power-up and
               power-down. A recovery time of minimum 100 s is required before the internal circuit gets ready for any
               command sequences as shown in Figure 6.39 on page 58. The two-step command sequence for
               program/erase provides additional software protection.

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded                                      31
            Data Sheet (Advance Information)

4.2  Ready/Busy

              The Ready/Busy output provides a method of indicating the completion of a page program, erase, copyback,
              or read completion. The R/B# pin is normally high and goes to low when the device is busy (after a reset,
              read, program, erase operation). It returns to high when the internal controller has finished the operation. The
              pin is an open-drain driver thereby allowing two or more R/B# outputs to be Or-tied. Because pull-up resistor
              value is related to tr (R/B#) and current drain during busy (ibusy), an appropriate value can be obtained with
              the reference chart shown in Figure 4.1.

                        Figure 4.1 Ready/Busy Pin Electrical Application

                        Rp ibusy                                                     3.3V device - VOL : 0.4V. VOH : 2.4V

     Vcc                                               Ready VCC
       GND
                               R/B#                                                      VOL : 0.4V, V OH : 2.4V                   VOH
                        open drain output                                                                                  tr

                                           CL
                                                                                 VOL

                                                                                                   Busy

                                                                          tf

            Device                              Rp vs. tr, tf and Rp vs. ibusy

                                           @ Vcc = 3.3V, Ta = 25C, CL=50 pF

                        ibusy [A]          2.4                                       200      ibusy [A]

                         3m 300n                ibusy                                          3m
                         2m 200n                                                               2m
                         1m 100n                       1.2  150                                1m

                              tr,tf [c]                  100

                                                                           0.8
                                                  tr
                                           50

                                                                                         0.6

                                           1.8 tf      1.8  1.8                      1.8

                                           1k          2k   3k                       4k

                                                            Rp(ohm)

     Rp value guidence

     Rp (min. 3.3V part) = Vcc (Max.) - VOL (Max.) =           3.2V
                                           I OL + I L       8mA + I L

     where IL is the sum of the input currents of all devices tied to the R/B# pin.
     Rp(max) is determined by maximum permissible limit of tr.

32   Spansion SLC NAND Flash Memory for Embedded                                             S34ML01G2_04G2_01 August 3, 2012
     Data Sheet (Advance Information)

4.3  Write Protect Operation

              Erase and program operations are aborted if WP# is driven low during busy time, and kept low for about
              100 ns. Switching WP# low during this time is equivalent to issuing a Reset command (FFh). The contents of
              memory cells being altered are no longer valid, as the data will be partially programmed or erased. The
              R/B# pin will stay low for tRST (similarly to Figure 6.26 on page 51). At the end of this time, the command
              register is ready to process the next command, and the Status Register bit I/O6 will be cleared to 1, while I/O7
              value will be related to the WP# value. Refer to Table 3.2 on page 22 for more information on device status.

              Erase and program operations are enabled or disabled by setting WP# to high or low respectively, prior to
              issuing the setup commands (80h or 60h). The level of WP# shall be set tWW ns prior to raising the WE# pin
              for the set up command, as explained in Figure 6.40 and Figure 6.41 on page 59.

                            Figure 4.2 WP# Low Timing Requirements during Program/Erase Command Sequence

                                     WE#              Valid
                                  I/O[7:0]
                                                                   Sequence
                                     WP#                            Aborted

                                            > 100 ns

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded  33
                                                                Data Sheet (Advance Information)

5. Electrical Characteristics

5.1 Valid Blocks                                                                Table 5.1 Valid Blocks

                                                     Parameter             Symbol  Min                  Typ    Max                                    Unit
                                 Valid Block Number, 1 Gb                                                      1024                                  Blocks
                                 Valid Block, 2 Gb                                 S34ML01G2 Device            2048                                  Blocks
                                 Valid Block, 4 Gb                                                             4096                                  Blocks
                                                                           NVB     1004                 --

                                                                                   S34ML02G2 Device

                                                                           NVB     2008                 --

                                                                                   S34ML04G2 Device

                                                                           NVB     4016                 --

5.2  Absolute Maximum Ratings
5.3
                                                                           Table 5.2 Absolute Maximum Ratings

                                                                Parameter               Symbol                 Value 3.0                             Unit

     Ambient Operating Temperature (Commercial Temperature Range)                                              0 to 70                               C

     Ambient Operating Temperature (Extended Temperature Range)                          TA                    -25 to +85                            C
     (S34ML01G2)

     Ambient Operating Temperature (Industrial Temperature Range)                                              -40 to +85                            C

     Temperature under Bias                                                              TBIAS                 -50 to +125                           C
     Storage Temperature
     Input or Output Voltage                                                             TSTG                  -65 to +150                           C
     Supply Voltage
                                                                                         VIO (2)               -0.6 to +4.6                          V

                                                                                         VCC                   -0.6 to +4.6                          V

     Notes:
     1. Except for the rating "Operating Temperature Range", stresses above those listed in the table Absolute Maximum Ratings "Absolute

         Maximum Ratings" may cause permanent damage to the device. These are stress ratings only and operation of the device at these or any
         other conditions above those indicated in the Operating sections of this specification is not implied. Exposure to Absolute Maximum
         Rating conditions for extended periods may affect device reliability.

     2. Minimum Voltage may undershoot to -2V during transition and for less than 20 ns during transitions.

     AC Test Conditions                                                    Table 5.3 AC Test Conditions

                                                  Parameter                                                                              Value
                  Input pulse levels                                                                                                 0.0V to VCC
                  Input rise and fall times
                  Input and output timing levels                                                                                          5 ns
                  Output load (2.7V - 3.6V)                                                                                             VCC / 2
                                                                                                                          1 TTL Gate and CL = 50 pF

34   Spansion SLC NAND Flash Memory for Embedded                                                           S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

5.4 AC Characteristics

                                             Table 5.4 AC Characteristics

                                  Parameter  Symbol                        Min                    Max       Unit

ALE to RE# delay                             tAR                           10                     --        ns
ALE hold time
ALE setup time                               tALH                          5                      --        ns
Address to data loading time
CE# low to RE# low                           tALS                          12                     --        ns
CE# hold time
CE# high to output High-Z                    tADL                          70                     --        ns
CLE hold time
CLE to RE# delay                             tCR                           10                     --        ns
CLE setup time
CE# high to output hold                      tCH                           5                      --        ns
CE# high to ALE or CLE don't care
CE# setup time                               tCHZ                          --                     30        ns
Data hold time
Data setup time                              tCLH                          5                      --        ns
Data transfer from cell to register
Output High-Z to RE# low                     tCLR                          10                     --        ns
Read cycle time
RE# access time                              tCLS                          12                     --        ns
RE# high hold time
RE# high to output hold                      tCOH                          15                     --        ns
RE# high to WE# low
RE# high to output High-Z                    tCSD                          10                     --        ns
RE# low to output hold
RE# pulse width                              tCS                           20                     --        ns
Ready to RE# low
Device resetting time (Read/Program/Erase)   tDH                           5                      --        ns
WE# high to busy
Write cycle time                             tDS                           12                     --        ns
WE# high hold time
WE# high to RE# low                          tR                            --                     25        s
WE# high to RE# low for Random Data Output
WE# pulse width                              tIR                           0                      --        ns
Write protect time
                                             tRC                           25                     --        ns

                                             tREA                          --                     20        ns

                                             tREH                          10                     --        ns

                                             tRHOH                         15                     --        ns

                                             tRHW                          100                    --        ns

                                             tRHZ                          --                     100       ns

                                             tRLOH                         5                      --        ns

                                             tRP                           12                     --        ns

                                             tRR                           20                     --        ns

                                             tRST                          --                     5/10/500  s

                                             tWB                           --                     100       ns

                                             tWC                           25                     --        ns

                                             tWH                           10                     --        ns

                                             tWHR                          60                     --        ns

                                             tWHR2                         200                    --        ns

                                             tWP                           12                     --        ns

                                             tWW                           100                    --        ns

Notes:
1. The time to Ready depends on the value of the pull-up resistor tied to R/B# pin.

2. If Reset Command (FFh) is written at Ready state, the device goes into Busy for maximum 5 s.

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded                                    35
                                             Data Sheet (Advance Information)

5.5  DC Characteristics
5.6
                                             Table 5.5 DC Characteristics and Operating Conditions

     Parameter                                                Symbol     Test Conditions         Min        Typ       Max        Units

     Power On Current                                         ICC0         Power up Current      --         15        30         mA
                                                                         (Refer to Section 4.1)

                                             Sequential Read  ICC1            tRC = tRC (min)    --         15        30         mA
                                                                         CE# = VIL, Iout = 0 mA

     Operating Current                                                   Normal                  --         15        30         mA

                                             Program          ICC2

                                                                         Cache                   --         15        30         mA

                                             Erase            ICC3       --                      --         15        30         mA

     Standby current, (TTL)                                   ICC4         CE#=VIH,              --         --        1          mA
                                                                         WP#=0V/Vcc

     Standby current, CMOS                                    ICC5       CE# = VCC-0.2,          --         10        50         A

     Input leakage current                                               WP# = 0/VCC
     Output leakage current
     Input high voltage                                       ILI        VIN = 0 to VCC(max)     --         --        10        A
     Input low voltage
     Output high voltage                                      ILO        VOUT = 0 to VCC(max)    --         --        10        A
     Output low voltage
     Output low current (R/B#)                                VIH        --                      VCC x 0.8  --        VCC + 0.3  V
     VCC supply voltage
     (erase and program lockout)                              VIL        --                      -0.3       --        VCC x 0.2  V

                                                              VOH        IOH = -400 A           2.4        --        --         V

                                                              VOL        IOL = 2.1 mA            --         --        0.4        V

                                                              IOL(R/B#)  VOL = 0.4V              8          10        --         mA

                                                              VLKO       --                      --         1.8       --         V

     Notes:
     1. All VCCQ and VCC pins, and VSS and VSSQ pins respectively are shorted together.
     2. Values listed in this table refer to the complete voltage range for VCC and VCCQ.
     3. All current measurements are performed with a 0.1 F capacitor connected between the VCC Supply Voltage pin and the VSS Ground pin.
     4. Standby current measurement can be performed after the device has completed the initialization process at power up. Refer to

         Section 4.1 for more details.

     Pin Capacitance                                Table 5.6 Pin Capacitance (TA = 25C, f=1.0 MHz)

                                  Parameter           Symbol             Test Condition          Min             Max             Unit
                   Input                                 CIN                                                      10              pF
                   Input / Output                        CIO             VIN = 0V                --               10              pF

                                                                         VIL = 0V                --

36   Spansion SLC NAND Flash Memory for Embedded                                                S34ML01G2_04G2_01 August 3, 2012
     Data Sheet (Advance Information)

5.7  Program / Erase Characteristics

                                  Table 5.7 Program / Erase Characteristics

                                  Parameter                              Description Min  Typ  Max    Unit

     Program Time / Multiplane Program Time (2)                          tPROG   --       300  700    s

     Cache Program short busy time (S34ML02G2, S34ML04G2)                tCBSYW  --       5    tPROG  s

     Number of partial Program Cycles in the same page     Main + Spare  NOP     --       --   4      Cycle
                                                                Array

     Block Erase Time / Multiplane Erase Time (S34ML02G2, S34ML04G2)     tBERS   --       3.5  10     ms
     Block Erase Time (S34ML01G2)
     Read Cache busy time (S34ML01G2)                                    tBERS   --       3    10     ms
     Read Cache busy time (S34ML04G2)
                                                                         tCBSYR  --       3    tR     s

                                                                         tCBSYR  --       5    tR     s

     Note:
     1. Typical program time is defined as the time within which more than 50% of the whole pages are programmed (VCC = 3.3V, 25C).

     2. Copy Back Read and Copy Back Program for a given plane must be between odd address pages or between even address pages for the
         device to meet the program time (tPROG) specification. Copy Back Program may not meet this specification when copying from an odd
         address page (source page) to an even address page (target page) or from an even address page (source page) to an odd address page
         (target page).

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded                            37
                                                       Data Sheet (Advance Information)

6. Timing Diagrams

6.1 Command Latch Cycle

                        Command Input bus operation is used to give a command to the memory device. Commands are accepted
                        with Chip Enable low, Command Latch Enable High, Address Latch Enable low, and Read Enable High and
                        latched on the rising edge of Write Enable. Moreover for commands that starts a modify operation
                        (write/ erase) the Write Protect pin must be high.

           Figure 6.1 Command Latch Cycle

    CLE    tCLS       tCLH
    CE#
    WE#    tCS        tCH
    ALE
     I/Ox        tWP

           tALS           tALH

                 tDS  tDH

                 Command

38         Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
     Data Sheet (Advance Information)

6.2  Address Latch Cycle

              Address Input bus operation allows the insertion of the memory address. To insert the 27 (x8 Device)
              addresses needed to access the 1 Gb, four write cycles are needed. Addresses are accepted with Chip
              Enable low, Address Latch Enable High, Command Latch Enable low, and Read Enable High and latched on
              the rising edge of Write Enable. Moreover, for commands that start a modify operation (write/ erase) the Write
              Protect pin must be high.

                                                 Figure 6.2 Address Latch Cycle

                                       tCLS

     CLE

                                  tCS

                                            tWC                   tWC             tWC                             tWC

     CE#

                                       tWP            tWP                 tWP                 tWP

     WE#                          tALS          tWH                 tWH                 tWH                 tWH        tALS tALH
     ALE                                    tALH     tALS tALH           tALS tALH            tALS tALH
      I/Ox
                                               tDH          tDH                  tDH                 tDH                     tDH
                                        tDS          tDS                 tDS                  tDS                      tDS

                                         Col.          Col.               Row.                 Row.                     Row.
                                        Add1          Add2                Add1                 Add2                     Add3

6.3 Data Input Cycle Timing

                        Data Input bus operation allows the data to be programmed to be sent to the device. The data insertion is
                        serially, and timed by the Write Enable cycles. Data is accepted only with Chip Enable low, Address Latch
                        Enable low, Command Latch Enable low, Read Enable High, and Write Protect High and latched on the rising
                        edge of Write Enable.

                                                                         Figure 6.3 Input Data Latch Cycle

                                                                                             tCLH

            CLE                                                                                              tCH
            CE#
            ALE                                      tWC
            WE#                             tALS
             I/Ox
                                                 tWP              tWP             tWP
                                                                             tWH    tDS tDH
                                                             tWH                   Din final
                                                   tDS tDH          tDS tDH

                                                    Din 0              Din

August 3, 2012 S34ML01G2_04G2_01       Spansion SLC NAND Flash Memory for Embedded                                               39
                Data Sheet (Advance Information)

6.4 Data Output Cycle Timing (CLE=L, WE#=H, ALE=L, WP#=H)

                                   Figure 6.4 Data Output Cycle Timing

                                   tRC                                                  tCHZ
                                                                                      tCOH
     CE#             tREA                tREH                                   tREA
     RE#                                           tREA

     I/Ox                          Dout                            tRHZ                     tRHZ

                                                         Dout                             tRHOH

                                                                                      Dout

                tRR

     R/B#

     Notes:
     1. Transition is measured at 200 mV from steady state voltage with load.
     2. This parameter is sampled and not 100% tested.
     3. tRLOH is valid when frequency is higher than 33 MHz.
     4. tRHOH starts to be valid when frequency is lower than 33 MHz.

6.5  Data Output Cycle Timing (EDO Type, CLE=L, WE#=H, ALE=L)

                              Figure 6.5 Data Output Cycle Timing (EDO)

     CE#   tCR

                              tRC                                                                 tCHZ
                                                                                                  tCOH
     RE#        tRP                tREH

     I/Ox               tREA                       tREA                                           tRHZ
           tRR                               tRLOH                                                tRHOH

                                         Dout                                                      Dout

        R/B#

     Notes:
     1. Transition is measured at 200 mV from steady state voltage with load.
     2. This parameter is sampled and not 100% tested.
     3. tRLOH is valid when frequency is higher than 33 MHz.
     4. tRHOH starts to be valid when frequency is lower than 33 MHz.

40         Spansion SLC NAND Flash Memory for Embedded                         S34ML01G2_04G2_01 August 3, 2012
     Data Sheet (Advance Information)

6.6  Page Read Operation

                                       Figure 6.6 Page Read Operation (Read One Page)

     CLE

                                                                                tCLR

     CE#    tWC
     WE#
      ALE                                                                  tWB                                 tCSD
     RE#                                                                                tR       tAR
      I/Ox
     R/B#                                                                                                  tRC
                                                                                                                              tRHZ

                                                                                tRR

            00h                         Col. Col. Row Row Row              30h                   Dout N  Dout            Dout
                                       Add. 1 Add. 2 Add. 1 Add. 2 Add. 3                                N +1              M

                                       Column Address  Row Address

                                                                                Busy

6.7  Page Read Operation (Intercepted by CE#)

                                       Figure 6.7 Page Read Operation Intercepted by CE#

     CLE

                                                                                tCLR

     CE#                                                                   tWB              tAR              tCSD
     WE#                                                                                                    tCHZ
      ALE                                                                       tR                          tCOH
     RE#
     I/Ox                                                                                                tRC
     R/B#
                                                                                tRR

                                  00h   Col. Col. Row Row Row              30h                   Dout N  Dout      Dout
                                       Add. 1 Add. 2 Add. 1 Add. 2 Add. 3                                N +1      N +2

                                       Column Address  Row Address

                                                                                Busy

August 3, 2012 S34ML01G2_04G2_01       Spansion SLC NAND Flash Memory for Embedded                                                 41
                                        Data Sheet (Advance Information)

6.8  Page Read Operation Timing with CE# Don't Care

                                        Figure 6.8 Page Read Operation Timing with CE# Don't Care

                                                                                                       CE# don't care

     CE#                                                                                   tRC
     CLE
      ALE         00h   Col. Col. Row Row Row                30h   tRR               Dout  Dout Dout Dout Dout Dout             Dout Dout Dout
     WE#               Add. 1 Add. 2 Add. 1 Add. 2 Add. 3         tR                   N   N+1 N+2 N+3 N+4 N+5                    M M+1 M+2
     RE#
      I/Ox                                                                                                                    : Don't Care (VIH or VIL)
     R/B#

                                                                  CE#             tCR
                                                                  RE#                  tREA
                                                                  I/Ox                           Dout

6.9  Page Program Operation

                                                     Figure 6.9 Page Program Operation

            CLE

            CE#                                         tWC                                tWC

                                   tWC                                      tADL                       tWB             tPROG  tWHR

            WE#

            ALE

            RE#

            I/Ox        80h             Col. Col.       Row. Row. Row.            Din             Din    10h                      70h      I/O0
            R/B#                        Add1 Add2       Add1 Add2 Add3            N               M
                     Serial Data                                                                        Program               Read Status
                  Input Command         Column Address         Row Address        1 up to m byte       Command                 Command
                                                                                    Serial Input

                                                                                                                              I/O0=0 Successful Program
                                                                                                                              I/O0=1 Error in Program

     Note:
     1. tADL is the time from the WE# rising edge of final address cycle to the WE# rising edge of first data cycle.

42                     Spansion SLC NAND Flash Memory for Embedded                                              S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

6.10 Page Program Operation Timing with CE# Don't Care

                         Figure 6.10 Page Program Operation Timing with CE# Don't Care

                                                                                                                                    CE# don't care
CE#
CLE

ALE

WE#

RE#

I/Ox  80h                  Col. Col. Row Row Row                    Din       Din            Din                          Din       Din             Din           10h
                          Add. 1 Add. 2 Add. 1 Add. 2 Add. 3                                  M                                                      R
                                                                    N N+1                                                 P         P+1

                                                                                                                                                    : Don't Care

                                                          CE#                 tCS       tCH
                                                          WE#
                                                                                   tWP

6.11 Page Program Operation with Random Data Input

                                                          Figure 6.11 Random Data Input

CLE                                       tWC                                      tWC

CE#                                                           tADL                                    tADL                                                        tWHR

                     tWC                                                                                                            tWB tPROG                     70h IO0
                                                                                                                                                                   Read Status
WE#                                                                                                                                                                Command

ALE

RE#

I/Ox  80h                 Col. Col. Row Row Row               Din        Din  85h       Col. Col.     Din   Din             10h
                                                               N         M              Add1 Add2
                          Add1 Add2 Add1 Add2 Add3                                                    J     K              Program
                                                                                                                          Command
      Serial Data         Column Address  Column Address                  Random Data Column Address        Serial Input
                                                                         Input Command
      Input Command

R/B#

Notes:
1. tADL is the time from the WE# rising edge of final address cycle to the WE# rising edge of first data cycle.

August 3, 2012 S34ML01G2_04G2_01          Spansion SLC NAND Flash Memory for Embedded                                                                                 43
                                            Data Sheet (Advance Information)

6.12 Random Data Output In a Page

                                                                    Figure 6.12 Random Data Output

          CLE                                                                                                                                            tCLR
          CE#

    WE#                                                                                 tWB        tAR           tRHW                               tWHR
     ALE
    RE#                                                                                        tR           tRC                                                     tREA
    I/Ox
    R/B#                                                                                          tRR

                          00h         Col.  Col.           Row Row Row                  30h                 Dout N  Dout        05h     Col.       Col.  E0h        Dout M  Dout
                                                                                                                    N +1                                                    M +1
                                Add. 1 Add. 2 Add. 1 Add. 2 Add. 3                                                                      Add. 1 Add. 2

                                Column Address                   Row Address                                                           Column Address

                                                                                               Busy

6.13 Multiplane Page Program Operation -- S34ML02G2 and S34ML04G2

                                                 Figure 6.13 Multiplane Page Program

    CLE

    CE#                                                                       tWB tDBSY                                                                       tWB tPROG     tWHR
                     tWC

    WE#

    ALE

    RE#                                                    tADL                                                                              tADL

    I/Ox       80h        Col.  Col.  Row   Row   Row      Din      Din        11h                     81h  Col.    Col.  Row   Row    Row    Din   Din  10h                70h   IO
                          Add1  Add2  Add1  Add2  Add3     N        M          Program                      Add1    Add2  Add1  Add2   Add3    N     M
                                                                              Command
             Serial Data  Column Address Page Row Address  1 up to full page  (Dummy)                                                              Program Confirm          Read Staus
          Input Command                                    Data Serial Input                                                                       Command (True)           Command

    R/B#

                                                                              tDBSY: typ. 500 s
                                                                                      max. 1 s

                    Ex.) Two-Plane Page Program

                    R/B#                                                                tDBSY                                                tPROG

                    I/O0~7 80h              Address and Data Input            11h                 81h       Address and Data Input 10h                   70h

                                            Col Add 1,2 and Row Add 1,2,3               Note           Col Add 1,2 and Row Add 1,2,3
                                            and Data                                                   and Data

                                              A0 ~ A11: Valid                                                A0 ~ A11: Valid
                                            A12 ~ A17: Fixed `Low'                                          A12 ~ A17: Valid

                                                    A18: Fixed `Low'                                                A18: Fixed `High'
                                            A19 ~ A28: Fixed `Low'                                          A19 ~ A28: Valid

    Note:
    1. Any command between 11h and 81h is prohibited except 70h, 78h, and FFh.

44                        Spansion SLC NAND Flash Memory for Embedded                                                                 S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

                                  Figure 6.14 Multiplane Page Program (ONFI 1.0 Protocol)

Cycle Type      CMD ADDR ADDR ADDR ADDR ADDR                                                           DIN DIN DIN DIN         CMD
        DQx
                                                                                                 tADL                           11h
                                                                                                                                     tADL
                80h C1A C2A R1A R2A R3A                                                                D0A D1A ...        DnA                   tIPBSY

SR[6]

             A

Cycle Type      CMD ADDR ADDR ADDR ADDR ADDR                                                           DIN DIN DIN        DIN  CMD
        DQx                                                                                                               DnB
                                                                                                 tADL

                80h C1B C2B R1B R2B R3B                                                                D0B D1BA ...            10h
                                                                                                                                    tADL

                                                                                                                                          tPROG

SR[6]

Notes:
1. C1A-C2A Column address for page A. C1A is the least significant byte.
2. R1A-R3A Row address for page A. R1A is the least significant byte.
3. D0A-DnA Data to program for page A.
4. C1B-C2B Column address for page B. C1B is the least significant byte.
5. R1B-R3B Row address for page B. R1B is the least significant byte.
6. D0B-DnB Data to program for page B.

6.14 Block Erase Operation

                            Figure 6.15 Block Erase Operation (Erase One Block)
CLE

CE#                                                                                                   tBERS          tWHR

                         tWC                                                                     BUSY

WE#

                                                                                            tWB

ALE

RE#

I/Ox           60h Row Add1 Row Add2 Row Add3 D0h                                                                   70h       I/O0
R/B#
                                  Row Address

             Auto Block Erase     Erase Command                                                              Read Status I/O0=0 Successful Erase
             Setup Command                                                                                    Command I/O0=1 Error in Erase

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded                                                                          45
                                     Data Sheet (Advance Information)

6.15 Multiplane Block Erase -- S34ML02G2 and S34ML04G2

                                                         Figure 6.16 Multiplane Block Erase

    CLE                                                       tWC
    CE#
                                                                                                      tWB        tBERS         tWHR
                           tWC

    WE#

    ALE

    RE#

    I/Ox         60h Row Add1 Row Add2 Row Add3               60h Row Add1 Row Add2 Row Add3 D0h                               70h   I/O0

                                     Row Address                                  Row Address

    R/B#                                                                                                         Busy

           Block Erase Setup Command1                    Block Erase Setup Command2  Erase Confirm Command                     Read Status Command
                                                                                                                                                      I/O 1 = 0 Successful Erase
                                                                                                                                                      I/O 1 = 1 Error in plane

           Ex.) Address Restriction for Two-Plane Block Erase Operation

           R/B#                                                                                tBERS

           I/O0~7 60h                Address             60h Address D0h                                    70h

                                     Row Add1,2,3             Row Add1,2,3

                                A12 ~ A17 : Fixed `Low'  A12 ~ A17 : Fixed `Low'

                                A18  : Fixed `Low'       A18  : Fixed `High'

                                A19 ~ A28 : Fixed `Low'  A19 ~ A28 : Valid

                                     Figure 6.17 Multiplane Block Erase (ONFI 1.0 Protocol)

    CLE          60h R1A R2A R3A D1h                                              60h R1B R2B R3B D0h
    WE#
    ALE                                                       t IEBSY                                                   tBERS
    RE#

      IOx

    SR[6]

    Notes:
    1. R1A-R3A Row address for block on plane 0. R1A is the least significant byte.
    2. R1B-R3B Row address for block on plane 1. R1B is the least significant byte.
    3. Same restrictions on address of blocks on plane 0(A) and 1(B) and allowed commands as Figure 6.21 apply.

46         Spansion SLC NAND Flash Memory for Embedded                                                          S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

6.16 Copy Back Read with Optional Data Readout -- S34ML02G2 and
          S34ML04G2

                                  Figure 6.18 Copy Back Read with Optional Data Readout

I/O    00h                         Source     35h                     Data Outputs        85h          Target                10h             70h SR0
                                  Add Inputs                                                         Add Inputs                           Read Status Register

       Read                                                                               Copy Back
       Code                                                                                  Code

                                                    tR                                                                           tPROG
                                  (Read Busy time)                                                               (Program Busy time)

R/B#

                                                        Busy                                                                            Busy

6.17 Copy Back Program Operation With Random Data Input -- S34ML02G2 and
          S34ML04G2

                                  Figure 6.19 Copy Back Program with Random Data Input

  I/O   00h                         Source    35h                           Data Outputs      85h      Target                10h                70h  SR0
R/B#   Read                       Add Inputs                                                         Add Inputs
       Code                                                                               Copy Back
  I/O                                                                                        Code                                             Read Status Register
        00h
       Read                                                       tR                                                               tPROG
       Code                                   (Read Busy time)                                                   (Program Busy time)

                                                                      Busy                                                                Busy

                                    Source    35h           85h               Target           Data 85h           2 Cycle    Data         10h        70h SR0
                                  Add Inputs                                Add Inputs                           Add Inputs
                                                        Copy Back
                                                           Code                                      Unlimited number of repetitions

R/B#                                                  tR                                                                                    tPROG Read Status Register
                                  (Read Busy time)                                                                           (Program Busy time)

                                                  Busy                                                                                          Busy

August 3, 2012 S34ML01G2_04G2_01              Spansion SLC NAND Flash Memory for Embedded                                                                              47
                       Data Sheet (Advance Information)

6.18 Multiplane Copy Back Program -- S34ML02G2 and S34ML04G2

                                        Figure 6.20 Multiplane Copy Back Program

                                                  tR                                        tR

    R/B#

    I/Ox 00h Add. (5 cycles) 35h                       00h Add. (5 cycles) 35h

             Col. Add. 1, 2 and Row Add. 1, 2, 3       Col. Add. 1, 2 and Row Add. 1, 2, 3

             Source Address on Plane 0                 Source Address on Plane 1                                                     1

                                                       tDBSY                                            tPROG

    R/B#

    I/Ox     85h       Add. (5 cycles)            11h              81h       Add. (5 cycles) 10h                                70h

             Col. Add. 1, 2 and Row Add. 1, 2, 3       Note 3

          1       Destination Address                              Col. Add. 1, 2 and Row Add. 1, 2, 3
                                                                            Destination Address

                  A0 ~ A11 : Fixed `Low'                                A0 ~ A11 : Fixed `Low'

                  A12 ~ A17 : Fixed `Low'                               A12 ~ A17 : Valid

                  A18    : Fixed `Low'                                  A18       : Fixed `High'

                  A19 ~ A28 : Fixed `Low'                               A19 ~ A28 : Valid

                      Plane 0                                  Plane 1
                  Source Page

                  Target Page                          Source Page                          (1) : Copy Back Read on Plane 0
                                                         Target Page                        (2) : Copy Back Read on Plane 1
                                                                                            (3) : Multiplane Copy Back Program
                  (1)          (3)                     (2)              (3)

             Data Field             Spare Field        Data Field            Spare Field

    Notes:
    1. Copy Back Program operation is allowed only within the same memory plane.

    2. Any command between 11h and 81h is prohibited except 70h, 78h, and FFh.

48           Spansion SLC NAND Flash Memory for Embedded                                   S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

                        Figure 6.21 Multiplane Copy Back Program (ONFI 1.0 Protocol)

CLE

WE#    85h C1C C2C R1C R2C R3C 11h                    85h C1D C2D R1D R2D R3D 10h
ALE                                                                                                                       tPROG
RE#                                    tIPBSY
  IOx

SR[6]

                                                                                                                                                                 A

Notes:
1. C1C-C2C Column address for page C. C1A is the least significant byte.
2. R1C-R3C Row address for page C. R1A is the least significant byte.
3. D0C-DnC Data to program for page C.
4. C1D-C2D Column address for page D. C1B is the least significant byte.
5. R1D-R3D Row address for page D. R1B is the least significant byte.0
6. D0D-DnD Data to program for page D.
7. Same restrictions on address of pages C and D, and allowed commands as Figure 6.14 apply.

6.19 Read Status Cycle Timing

                                  Figure 6.22 Read Status Cycle

                                                                 tCLR

CLE                               tCLS
CE#
WE#                                     tCLH
RE#
I/Ox                             tCS

                                           tCH
                                  tWP

                                                           tCEA                 tCHZ
                                                                                tCOH
                                                tWHR

                                           tDH        tIR              tREA      tRHZ
                                  tDS                                           tRHOH

                                     70h                                        Status Output

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded                                                                                      49
                         Data Sheet (Advance Information)

                         Figure 6.23 Read Status Enhanced Cycle

     CLE    78h R1 R2 R3            SR
    WE#
     ALE

     RE#
    I/O0-7

6.20 Read Status Timing

                               Figure 6.24 Read Status Timing

     CLE         tWHR

    WE#     70h          SR
     ALE
     RE#
    I/O0-7

                         tREA

     CLE                 Figure 6.25 Read Status Enhanced Timing
    WE#
     ALE                              tWHR
     RE#
    I/O0-7                     tAR

            78h R1 R2 R3            SR

50          Spansion SLC NAND Flash Memory for Embedded       S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

6.21 Reset Operation Timing

WE#                                                                                       Figure 6.26 Reset Operation Timing
ALE                                                                                         tRST
CLE

RE#

I/O7:0                         FF

R/B#

6.22 Read Cache Operation Timing

                                                                                   Figure 6.27 Read Cache Operation Timing

                                                                                                                                                                                                                                                                                A

CE#                       tWC                                                                                               tWB                              tRC                                   tWB                         tRC
CLE                                                                                             tWB
ALE
WE#                                                                                                                                      tRR                                                                  tRR
RE#
I/Ox                     00h        Col.        Col.           Row    Row         Row           30h                        31h               Dout           Dout                 Dout        31h                  Dout        Dout
                                                                                                                                                0              1                                                     0           1
R/B#                                 Add 1       Add 2          Add 1  Add 2       Add 3

                               Column Address 00h Page Address M                                                                                                Page Address M                                               Page Address M + 1
                                                                                                          tR                                  Col. Add. 0                                                          Col. Add. 0

                                                                                                                                   tCBSYR                                                               tCBSYR

                                                                                                                 1                    2                                        3

                       A

CE#                                         tWB                                                                        tWB                                tRC                                   tWB                            tRC
CLE                                                                               tRC
ALE
WE#                                                             tRR                                                                   tRR                                                                     tRR
RE#
I/Ox                          Dout         31h                        Dout             Dout                     Dout  31h                    Dout        Dout                 Dout        3Fh                     Dout        Dout
                                                                         0                1                                                     0           1                                                        0           1
R/B#
                                                                                    Page Address M + 2                                                     Page Address M + 3                                                   Page Address M + 4
                                                                       Col. Add. 0                                                            Col. Add. 0                                                          Col. Add. 0

                                                       tCBSYR                                                                      tCBSYR                                                            tCBSYR

                                                             4                                                   5                 6                                           7                           8                         : Don't Care 9

Data Cache                                                                                            Page N                                  Page N + 1                                           Page N                                        Page N + 3
                    1                                                                                                                                                                                                                9
                                                          2                                   3               4                          5                6                                7                  8
Page Buffer                                      1
                                                                       Page N                                          Page N + 1                                  Page N + 2                                      Page N + 3

                                                                                          3                                           5                                                 7

Cell Array

                          Page N                                       Page N + 1

                                                                                                                       Page N + 2

                                                                                                                                                                   Page N + 3

August 3, 2012 S34ML01G2_04G2_01                                       Spansion SLC NAND Flash Memory for Embedded                                                                                                                  51
                                Data Sheet (Advance Information)

6.23 Cache Timing

    Figure 6.28 "Sequential" Read Cache Timing, Start (and Continuation) of Cache Operation

                   As defined for
                        Read

    Cycle Type CMD                                      CMD                      Dout Dout Dout CMD                                    Dout

    I/Ox              30h                                31h                     D0           ...  Dn    31h                           D0

                                tWB                           tWB          tRR                                  tWB               tRR
                                                tR
    SR[6]                                                          tCBSYR                                                tCBSYR

    Figure 6.29 "Random" Read Cache Timing, Start (and Continuation) of Cache Operation

    As defined                                                                                                                                 A

                   for Read

    Cycle Type CMD                                  CMD ADDR ADDR ADDR ADDR ADDR CMD                                     Dout Dout     Dout

                                                                         Page N

      I/Ox            30h                           00h       C1   C2      R1        R2   R3       31h                   D0       ...      Dn
    SR[6]
                           tWB        tRR                                                               tWB tRR
                                    tR

                                                                                                         tCBSYR

                   A

    Cycle Type        CMD ADDR ADDR ADDR ADDR ADDR CMD                                             Dout
             I/Ox                                                                                   D0
                                           Page R
           SR[6]
                      00h       C1  C2              R1   R2        R3      31h

                                                                                tWB      tRR

                                                                                         tCBSYR

                        Figure 6.30 Read Cache Timing, End Of Cache Operation

          As defined for
           Read Cache
    (Sequential or Random)

    Cycle Type CMD                                       Dout      Dout    Dout      CMD                             Dout Dout Dout

     I/Ox             31h                                D0        ...     Dn        3Fh                             D0      ...       Dn
    SR[6]
                          tWB            tRR                                              tWB              tRR
                                    tCBSYR                                                         tCBSYR

52                 Spansion SLC NAND Flash Memory for Embedded                                         S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

6.24 Cache Program

                                                   Figure 6.31 Cache Program

CLE                 tWC                                                                      tWC
CE#
WE#                                                                      tWB
ALE
RE#         80h     Col. Col. Row. Row. Row.  Din                  Din  15h             80h  Col. Col. Row. Row. Row.    Din  Din  15h
I/Ox               Add1 Add2 Add1 Add2 Add3   N                    M                        Add1 Add2 Add1 Add2 Add3     N    M
R/B#
                 Column Address Row Address                                                  Column Address Row Address

                                                                              tCBSYW                                                    tCBSYW
                                                                                                                                                      1

CLE                                    tWC
CE#
WE#                                                                tADL
ALE
RE#                               80h  Col. Col. Row. Row. Row.         Din   Din  10h              70h I/O Q
I/Ox                                                                   N      M
R/B#                                   Add1 Add2 Add1 Add2 Add3

         1                             Column Address Row Address

                                                                                             tPROG

August 3, 2012 S34ML01G2_04G2_01            Spansion SLC NAND Flash Memory for Embedded                                                                 53
                                       Data Sheet (Advance Information)

6.25 Multiplane Cache Program -- S34ML02G2 and S34ML04G2

                                                             Figure 6.32 Multiplane Cache Program

               Command Input                                 Data Input       11h         81h                         Address Input      Data Input       15h
                    80h Address Input                                                                                                    Data Input               tCBSYW
                                                                                                                      A13~A17: Valid                                          1
    RY/BY#                             A13~A17: Fixed `Low'                        tDBSY                              A18: Fixed `High'
                                       A18: Fixed `Low'                                                               A19~A31: Valid                      10h
                                       A19~A31: Fixed `Low'                                                                                                       tPROG

                                       Return to 1
                                       Repeat a max of 63 times

            Command Input                                    Data Input       11h         81h  Address Input
                 80h Address Input
                                                                                               A13~A17: Valid
    RY/BY#                             A13~A17: Fixed `Low'                        tDBSY       A18: Fixed `High'
                                       A18: Fixed `Low'                                        A19~A31: Valid
                                       A19~A31: Fixed `Low'

            1

    CLE                                                                                                          tWC
    CE#                                                                  tWB

                                  tWB

    WE#
    ALE

    RE#                                                      tADL                                                                        tADL
      I/Ox
    R/B#        80h  Col. Col. Row Row Row                   Din   Din   11h              81h  Col. Col. Row Row Row Din                       Din   15h
                     Add1 Add2 Add1 Add2 Add3                 N     M                          Add1 Add2 Add1 Add2 Add3                  N      M
     CLE
     CE#             Column Address Row Address                                                Column Address Row Address
    WE#
     ALE                                                                           tDBSY                                                                                  1
                                                                                                                                                          tCBSYW

                     tWB                                                                       tWC

    RE#         80h  Col. Col. Row Row Row Din                     Din   11h              81h  Col. Col. Row Row Row                     Din   Din   10h  70h I/OQ
     I/Ox            Add1 Add2 Add1 Add2 Add3                N      M                          Add1 Add2 Add1 Add2 Add3                   N     M

    R/B#             Column Address Row Address                                                Column Address Row Address

             1                                                                     tDBSY                                                                  tPROG

    Note:
    1. Read Status Register (70h) is used in the figure. Read Status Enhanced (78h) can be also used.

54              Spansion SLC NAND Flash Memory for Embedded                                                          S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

                                     Figure 6.33 Multiplane Cache Program (ONFI 1.0 Protocol)

           Command Input                                      Data Input            11h         80h                         Address Input       Data Input            15h
                                                                                                                                                                              tPCBSY
RY/BY#          80h Address Input                                                        tDBSY                              A13~A17:Valid                                                 1
                                                                                                                            A18:Fixed"Low"
                                A13~A17:Fixed"Low"                                                                          A19~A31:Fixed"Low"                        10h
                                A18:Fixed"Low"                                                                                                                                tPROG
                                A19~A31:Fixed"Low"

                                     Return to 1
                                     Repeat a max of 63 times

        Command Input                                         Data Input            11h         80h  Address Input                              Data Input
             80h Address Input
                                                                                                     A13~A17:Valid
RY/BY#                               A13~A17:Fixed"Low"                                  tDBSY       A18:Fixed"Low"
                                     A18:Fixed"Low"                                                  A19~A31:Fixed"Low"
                                     A19~A31:Fixed"Low"

        1

CLE                                                                                                                    tWC
                                                                               tWB
CE#

                                tWB

WE#

ALE

RE#                                                         tADL                                                                                tADL
  IOx
R/B#          80h                 Col. Col. Row Row Row       Din      Din     11h              80h  Col. Col. Row Row Row                      Din         Din  15h
                                  Add1 Add2 Add1 Add2 Add3     N        M                            Add1 Add2 Add1 Add2 Add3                   N            M
CLE
                                  Column Address Row Address                                         Column Address Row Address

                                                                                         tDBSY                                                                                        1
                                                                                                                                                                      tCBSY

CE#

                   tWB                                                                               tWC

WE#

ALE

RE#           80h                 Col. Col. Row Row Row           Din     Din  11h              80h  Col. Col. Row Row Row                      Din         Din  10h  F1h I/OQ
  IOx                             Add1 Add2 Add1 Add2 Add3         N       M                         Add1 Add2 Add1 Add2 Add3                    N           M

R/B#                              Column Address Row Address                                         Column Address Row Address
           1
                                                                                         tDBSY                                                                        tPROG

Notes:
1. Figure 6.33 refers to x8 case.

2. Read Status register (70h) is used in the figure. Read Status Enhanced (78h) can be also used.

August 3, 2012 S34ML01G2_04G2_01     Spansion SLC NAND Flash Memory for Embedded                                                                                                            55
                           Data Sheet (Advance Information)

6.26 Read ID Operation Timing

                                                                      Figure 6.34 Read ID Operation Timing

                                        CLE

    CE#

    WE#                                                      tWHR
                                                                    tAR
    ALE
    RE#                                                                       tREA

    I/Ox  1 Gb Device 90h                        00h                    01h         F1h                     80h        1Dh

    I/Ox  2 Gb Device 90h                        00h                    01h         DAh                     90h        95h        46h

    I/Ox 4 Gb Device 09h                         00h                    01h         DCh                       90h         95h       56h
                                            Address 1                  Maker                                3rd Cycle  4th Cycle  5th Cycle
                                   Read ID                             Code         Device
                                  Command     Cycle                                 Code

6.27 Read ID2 Operation Timing

                                                                     Figure 6.35 Read ID2 Operation Timing

                                       CLE

    CE#

    WE#                                                      tWHR

    ALE                                                             tREA
    RE#

    I/Ox  30h 65h 00h 00h 02h 02h 00h 30h                              ID2 Data     ID2 Data                ID2 Data   ID2 Data   ID2 Data

           Read ID2                         4 Cycle Address  Read ID2  1st Cycle    2nd Cycle               3rd Cycle  4th Cycle  5th Cycle
          Commands                               (Note 1)     Confirm
                                                             Command

    Note:
    1. 4-cycle address is shown for the S34ML01G2. For S34ML02G2 and S34ML04G2, insert an additional address cycle of 00h.

56        Spansion SLC NAND Flash Memory for Embedded                                         S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

6.28 Read ONFI Signature Timing

                                                                        Figure 6.36 ONFI Signature Timing

CLE

WE#
ALE

RE#                                         tWHR

IO0~7                             90h  20h            4Fh   4Eh  46h                                       49h

                                                      tREA

6.29 Read Parameter Page Timing

                                       Figure 6.37 Read Parameter Page Timing

CLE
WE#
ALE

RE#

IO0-7                             ECh  00h                  P00  P10                                       ... P01 P11 ...

R/B#                                              tR

August 3, 2012 S34ML01G2_04G2_01       Spansion SLC NAND Flash Memory for Embedded                                         57
                              Data Sheet (Advance Information)

6.30 OTP Entry Timing

                                                Figure 6.38 OTP Entry Timing

     CLE                 29h 17h 04h 19h
    WE#
     ALE
    I/O0-7

6.31 Power On and Data Protection Timing

                                                              Figure 6.39 Power On and Data Protection Timing

            Vcc(min)                            VIH                                                                     Vcc(min)
                     VTH                           Operation                                                         VTH
                                                                                                               don't
               VCC                                                                                             care
    0V
                                                                                                                  VIL
                       don't                                                                                   don't
                       care                                                                                    care

    CE

                    VIL       5 ms max
    WP

                100 s max
                Invalid

    Ready/Busy

    Note:
    1. VTH = 1.8 Volt for 3.0V supply devices.

58          Spansion SLC NAND Flash Memory for Embedded                      S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

6.32 WP# Handling

                                  Figure 6.40 Program Enabling / Disabling Through WP# Handling

WE#                                         WE#

      tWW                                         tWW

I/Ox               80h                 10h  I/Ox       80h                                          10h

WP#                                         WP#
R/B#                                        R/B#

                                       Figure 6.41 Erase Enabling / Disabling Through WP# Handling

WE#                                         WE#

                   tWW                            tWW

I/Ox                              60h  D0h  I/Ox       60h                                          D0h

WP#                                         WP#
R/B#                                        R/B#

August 3, 2012 S34ML01G2_04G2_01       Spansion SLC NAND Flash Memory for Embedded                      59
                           Data Sheet (Advance Information)

7. Physical Interface

7.1 Physical Diagram

    7.1.1  48-Pin Thin Small Outline Package (TSOP1)

                        Figure 7.1 TS/TSR 40 -- 48-lead Plastic Thin Small Outline, 12 x 20 mm, Package Outline

           PACKAGE         TS/TSR 48             NOTES:
            JEDEC
           SYMBOL          MO-142 (D) DD         1. CONTROLLING DIMENSIONS ARE IN MILLIMETERS (mm).
                A                                      (DIMENSIONING AND TOLERANCING CONFORM TO ANSI Y14.5M-1982)
                A1  MIN    NOM            MAX
                A2                               2. PIN 1 IDENTIFIER FOR STANDARD PIN OUT (DIE UP).
                b1  ---    ---            1.20   3. PIN 1 IDENTIFIER FOR REVERSE PIN OUT (DIE DOWN): INK OR LASER MARK.
                 b                               4. TO BE DETERMINED AT THE SEATING PLANE -C- . THE SEATING PLANE IS
                c1  0.05   ---            0.15
                 c                                     DEFINED AS THE PLANE OF CONTACT THAT IS MADE WHEN THE PACKAGE LEADS
                D   0.95   1.00           1.05         ARE ALLOWED TO REST FREELY ON A FLAT HORIZONTAL SURFACE.
               D1                                5. DIMENSIONS D1 AND E DO NOT INCLUDE MOLD PROTRUSION. ALLOWABLE MOLD
                E   0.17   0.20           0.23         PROTUSION IS 0.15mm (.0059") PER SIDE.
                 e                               6. DIMENSION b DOES NOT INCLUDE DAMBAR PROTUSION. ALLOWABLE DAMBAR
                 L  0.17   0.22           0.27         PROTUSION SHALL BE 0.08mm (0.0031") TOTAL IN EXCESS OF b DIMENSION AT MAX.
                                                       MATERIAL CONDITION. MINIMUM SPACE BETWEEN PROTRUSION AND AN ADJACENT
                R   0.10   ---            0.16         LEAD TO BE 0.07mm (0.0028").
                N                                7. THESE DIMENSIONS APPLY TO THE FLAT SECTION OF THE LEAD BETWEEN
                    0.10   ---            0.21         0.10mm (.0039") AND 0.25mm (0.0098") FROM THE LEAD TIP.
                                                 8. LEAD COPLANARITY SHALL BE WITHIN 0.10mm (0.004") AS MEASURED FROM
                    19.80  20.00          20.20        THE SEATING PLANE.
                                                 9. DIMENSION "e" IS MEASURED AT THE CENTERLINE OF THE LEADS.
                    18.30  18.40          18.50
                                                                                                                                                                                                            3664 \ f16-038.10 \ 11.6.7
                    11.90  12.00          12.10

                           0.50 BASIC

                    0.50   0.60           0.70

                    0     ---            8

                    0.08   ---            0.20

                           48

60         Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
       Data Sheet (Advance Information)

7.1.2  63-Pin Ball Grid Array (BGA)

                                        Figure 7.2 VBM063 -- 63-Pin BGA, 11 mm x 9 mm Package

       PACKAGE                     VBM 063                                    NOTES:
         JEDEC                    M0-207(M)
                                                                              1. DIMENSIONING AND TOLERANCING METHODS PER
          DXE   11.00 mm x 9.00 mm                                      NOTE        ASME Y14.5M-1994.
                       PACKAGE
       SYMBOL                                      PROFILE                    2. ALL DIMENSIONS ARE IN MILLIMETERS.
            A   MIN               NOM        MAX   BALL HEIGHT                3. BALL POSITION DESIGNATION PER JEP 95, SECTION 4.3,
            A1                                     BODY SIZE
            D   ---               ---        1.00  BODY SIZE                        SPP-010.
            E                                      MATRIX FOOTPRINT           4. e REPRESENTS THE SOLDER BALL GRID PITCH.
           D1   0.25              ---        ---   MATRIX FOOTPRINT           5. SYMBOL "MD" IS THE BALL MATRIX SIZE IN THE "D" DIRECTION.
            E1                                     MATRIX SIZE D DIRECTION
           MD                     11.00 BSC        MATRIX SIZE E DIRECTION          SYMBOL "ME" IS THE BALL MATRIX SIZE IN THE "E" DIRECTION.
           ME                                      BALL COUNT                       n IS THE NUMBER OF POPULATED SOLDER BALL POSITIONS
             n                    9.00 BSC         BALL DIAMETER                    FOR MATRIX SIZE MD X ME.
           b                                      BALL PITCH                 6 DIMENSION "b" IS MEASURED AT THE MAXIMUM BALL
            eE                    8.80 BSC         BALL PITCH                       DIAMETER IN A PLANE PARALLEL TO DATUM C.
           eD                                      SOLDER BALL PLACEMENT      7 SD AND SE ARE MEASURED WITH RESPECT TO DATUMS
           SD                     7.20 BSC         SOLDER BALL PLACEMENT            A AND B AND DEFINE THE POSITION OF THE CENTER
           SE                                      DEPOPULATED SOLDER BALLS         SOLDER BALL IN THE OUTER ROW.
                                  12                                                WHEN THERE IS AN ODD NUMBER OF SOLDER BALLS IN THE
                                                                                    OUTER ROW, SD OR SE = 0.000.
                                  10                                                WHEN THERE IS AN EVEN NUMBER OF SOLDER BALLS IN THE
                                                                                    OUTER ROW, SD OR SE = e/2
                                  63                                          8. "+" INDICATES THE THEORETICAL CENTER OF DEPOPULATED
                                                                                    BALLS.
                0.40              0.45       0.50                             9 A1 CORNER TO BE IDENTIFIED BY CHAMFER, LASER OR INK
                                                                                    MARK, METALLIZED MARK INDENTATION OR OTHER MEANS.
                                  0.80 BSC
                                                                                                                                                          g1018-1 \ f16-038.25 \ 11.04.11
                                  0.80 BSC

                                  0.40 BSC

                                  0.40 BSC

                A3-A8,B2-B8,C1,C2,C9,C10
                D1,D2,D9,D10,E1,E2,E9,E10
                F1,F2,F9,F10,G1,G2,G9,G10
                H1,H2,H9,H10,J1,J2,J9,J10
                K1,K2,K9,K10,L3-L8,M3-M8

August 3, 2012 S34ML01G2_04G2_01             Spansion SLC NAND Flash Memory for Embedded                                                                                                  61
                                                       Data Sheet (Advance Information)

8. System Interface

                        To simplify system interface, CE# may be unasserted during data loading or sequential data reading as
                        shown in Figure 8.1. By operating in this way, it is possible to connect NAND flash to a microprocessor.
                        Contrary to standard NAND, CE# don't care devices do not allow sequential read function.

               Figure 8.1 Program Operation with CE# Don't Care

    CLE                                                          CE# don't care
    CE#

    WE#

    ALE

    I/Ox  80h  Start Add. (5 Cycle)                  Data Input  Data Input      10h

               Figure 8.2 Read Operation with CE# Don't Care

    CLE        If sequential row read enabled,                   CE# don't care
    CE#        CE must be held low during tR.
    RE#
                                                     tR
     ALE
    R/B#

    WE#

    I/Ox 00h   Start Add. (5 Cycle)             30h              Data Output(sequential)

62        Spansion SLC NAND Flash Memory for Embedded           S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

                                  Figure 8.3 Page Programming Within a Block

Page 63                           (64)                           Page 63        (64)

Page 31                           (32)                           Page 31             (1)

Page 2                            (3)                            Page 2              (3)

Page 1                            (2)                            Page 1         (32)

Page 0                            (1)                            Page 0              (1)

                                  Data Register                                 Data Register

                                  From the LSB page to MSB page  Ex.) Random page program (Optional)

                                  DATA IN : Data (1)  Data (64)  DATA IN : Data (1)       Data (64)

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded                        63
                     Data Sheet (Advance Information)

9. Error Management

9.1  System Bad Block Replacement

              Over the lifetime of the device, additional Bad Blocks may develop. In this case, each bad block has to be
              replaced by copying any valid data to a new block. These additional Bad Blocks can be identified whenever a
              program or erase operation reports "Fail" in the Status Register.

              The failure of a page program operation does not affect the data in other pages in the same block, thus the
              block can be replaced by re-programming the current data and copying the rest of the replaced block to an
              available valid block. Refer to Table 9.1 and Figure 9.1 for the recommended procedure to follow if an error
              occurs during an operation.

                                  Table 9.1 Block Failure

                     Operation                                    Recommended Procedure
                        Erase                                          Block Replacement
                                                                       Block Replacement
                      Program
                        Read                                       ECC (1 bit / 512+16 byte)

                                Figure 9.1 Bad Block Replacement

                     Block A                               Block B

                                  (2)

                     Data                                  Data

     Nth page        Failure (1)                                                                        Nth page

                                  (3)

                     FFh                                   FFh

                                                 buffer memory of the controller

     Notes:
     1. An error occurs on Nth page of the Block A during a program operation.
     2. Data in Block A is copied to same location in Block B, which is valid block.
     3. Nth page of block A, which is in controller buffer memory, is copied into Nth page of Block B.
     4. Bad block table should be updated to prevent from erasing or programming Block A.

64   Spansion SLC NAND Flash Memory for Embedded          S34ML01G2_04G2_01 August 3, 2012
     Data Sheet (Advance Information)

9.2  Bad Block Management

              Devices with Bad Blocks have the same quality level and the same AC and DC characteristics as devices
              where all the blocks are valid. A Bad Block does not affect the performance of valid blocks because it is
              isolated from the bit line and common source line by a select transistor. The devices are supplied with all the
              locations inside valid blocks erased (FFh). The Bad Block Information is written prior to shipping. Any block
              where the 1st byte in the spare area of the 1st or 2nd page does not contain FFh is a Bad Block. That is, if the
              first page has an FF value and should have been a non-FF value, then the non-FF value in the second page
              will indicate a bad block.The Bad Block Information must be read before any erase is attempted, as the Bad
              Block Information may be erased. For the system to be able to recognize the Bad Blocks based on the
              original information, it is recommended to create a Bad Block table following the flowchart shown in
              Figure 9.2. The host is responsible to detect and track bad blocks, both factory bad blocks and blocks that
              may go bad during operation. Once a block is found to be bad, data should not be written to that block.The 1st
              block, which is placed on 00h block address is guaranteed to be a valid block.

                                  Figure 9.2 Bad Block Management Flowchart
                                    Start

                                  Block Address=
                                       Block 0

                                  Data (1)        No                               Increment
                                                                                 Block Address
                                  =FFh?
                                                                               Update
                                                                          Bad Block Table

                                  Yes

                                  Last            No

                                  Block?

                                       Yes

                                                    End

     Note:
     1. Check FFh at 1st byte in the spare area of the 1st and 2nd page.

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded                  65
                     Data Sheet (Advance Information)

10. Ordering Information

                        The ordering part number is formed by a valid combination of the following:

    S34ML 04G 2 00 T             F  I 00 0

                                                    Packing Type

                                                    0 = Tray

                                                    3 = 13" Tape and Reel

                                                    Model Number
                                                    00 = Standard Interface / ONFI (x8)

                                                    Temperature Range
                                                    I = Industrial (40C to + 85C)

                                                    Materials Set
                                                    F = Lead (Pb)-free
                                                    H = Low Halogen

                                                    Package
                                                    B = BGA
                                                    T = TSOP

                                                    Bus Width
                                                    00 = x8 NAND
                                                    04 = x16 NAND

                                                    Technology
                                                    2 = Spansion NAND Revision 1 (3x nm)

                                                    Density  1 Gb
                                                    01G =    2 Gb
                                                    02G =    4 Gb
                                                    04G =

                                                    Device Family
                                                    S34ML
                                                    Spansion SLC NAND Flash Memory for Embedded

    Valid Combinations
    Valid Combinations list configurations planned to be supported in volume for this device. Consult your local
    sales office to confirm availability of specific valid combinations and to check on newly released
    combinations.

                                           Valid Combinations

    Device  Density  Technology      Bus   Package  Temperature         Additional                   Packing    Package
    Family                          Width    Type       Range      Ordering Options                    Type   Description
              01G
    S34ML     02G    2              00, 04 TF, BH   I              00                                0, 3     TSOP, BGA
              04G

66          Spansion SLC NAND Flash Memory for Embedded           S34ML01G2_04G2_01 August 3, 2012
Data Sheet (Advance Information)

11. Revision History

                     Section                       Description
Revision 01 (August 3, 2012)

                                  Initial release

August 3, 2012 S34ML01G2_04G2_01  Spansion SLC NAND Flash Memory for Embedded  67
    Data Sheet (Advance Information)

Colophon

The products described in this document are designed, developed and manufactured as contemplated for general use, including without
limitation, ordinary industrial use, general office use, personal use, and household use, but are not designed, developed and manufactured as
contemplated (1) for any use that includes fatal risks or dangers that, unless extremely high safety is secured, could have a serious effect to the
public, and could lead directly to death, personal injury, severe physical damage or other loss (i.e., nuclear reaction control in nuclear facility,
aircraft flight control, air traffic control, mass transport control, medical life support system, missile launch control in weapon system), or (2) for
any use where chance of failure is intolerable (i.e., submersible repeater and artificial satellite). Please note that Spansion will not be liable to
you and/or any third party for any claims or damages arising in connection with above-mentioned uses of the products. Any semiconductor
devices have an inherent chance of failure. You must protect against injury, damage or loss from such failures by incorporating safety design
measures into your facility and equipment such as redundancy, fire protection, and prevention of over-current levels and other abnormal
operating conditions. If any products described in this document represent goods or technologies subject to certain restrictions on export under
the Foreign Exchange and Foreign Trade Law of Japan, the US Export Administration Regulations or the applicable laws of any other country,
the prior authorization by the respective government entity will be required for export of those products.

Trademarks and Notice

The contents of this document are subject to change without notice. This document may contain information on a Spansion product under
development by Spansion. Spansion reserves the right to change or discontinue work on any product without notice. The information in this
document is provided as is without warranty or guarantee of any kind as to its accuracy, completeness, operability, fitness for particular purpose,
merchantability, non-infringement of third-party rights, or any other warranty, express, implied, or statutory. Spansion assumes no liability for any
damages of any kind arising out of the use of the information in this document.

Copyright 2012 Spansion Inc. All rights reserved. Spansion, the Spansion logo, MirrorBit, MirrorBit EclipseTM, ORNANDTM and combinations
thereof, are trademarks and registered trademarks of Spansion LLC in the United States and other countries. Other names used are for
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68  Spansion SLC NAND Flash Memory for Embedded  S34ML01G2_04G2_01 August 3, 2012
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