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S30MS01GP25TAW013

器件型号:S30MS01GP25TAW013
厂商名称:SPANSION
厂商官网:http://www.spansion.com/
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器件描述

1Gb/512Mb, x8/x16, 1.8 Volt NAND Interface Memory Based on MirrorBit⑩ Technology

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S30MS01GP25TAW013器件文档内容

S30MS-P ORNANDTMFlash Family                                S30MS-P ORNANDTMFlash Family Cover Sheet

S30MS01GP, S30MS512P

1Gb/512Mb, x8/x16, 1.8 Volt NAND Interface Memory Based on
MirrorBitTM Technology

Data Sheet (Preliminary)

Notice to Readers: This document states the current technical specifications regarding the Spansion
product(s) described herein. Each product described herein may be designated as Advance Information,
Preliminary, or Full Production. See Notice On Data Sheet Designations for definitions.

Publication Number S30MS-P_00  Revision A Amendment 7  Issue Date August 4, 2006
                                                                  Data Sheet (Preliminary)

Notice On Data Sheet Designations

                        Spansion LLC issues data sheets with Advance Information or Preliminary designations to advise readers of
                        product information or intended specifications throughout the product life cycle, including development,
                        qualification, initial production, and full production. In all cases, however, readers are encouraged to verify
                        that they have the latest information before finalizing their design. The following descriptions of Spansion data
                        sheet designations are presented here to highlight their presence and definitions.

                     Advance Information
                        The Advance Information designation indicates that Spansion LLC is developing one or more specific
                        products, but has not committed any design to production. Information presented in a document with this
                        designation is likely to change, and in some cases, development on the product may discontinue. Spansion
                        LLC therefore places the following conditions upon Advance Information content:

                                         "This document contains information on one or more products under development at Spansion LLC.
                                         The information is intended to help you evaluate this product. Do not design in this product without
                                         contacting the factory. Spansion LLC reserves the right to change or discontinue work on this
                                         proposed product without notice."

                     Preliminary
                        The Preliminary designation indicates that the product development has progressed such that a commitment
                        to production has taken place. This designation covers several aspects of the product life cycle, including
                        product qualification, initial production, and the subsequent phases in the manufacturing process that occur
                        before full production is achieved. Changes to the technical specifications presented in a Preliminary
                        document should be expected while keeping these aspects of production under consideration. Spansion
                        places the following conditions upon Preliminary content:

                                         "This document states the current technical specifications regarding the Spansion product(s)
                                         described herein. The Preliminary status of this document indicates that product qualification has been
                                         completed, and that initial production has begun. Due to the phases of the manufacturing process that
                                         require maintaining efficiency and quality, this document may be revised by subsequent versions or
                                         modifications due to changes in technical specifications."

                     Combination
                        Some data sheets contain a combination of products with different designations (Advance Information,
                        Preliminary, or Full Production). This type of document distinguishes these products and their designations
                        wherever necessary, typically on the first page, the ordering information page, and pages with the DC
                        Characteristics table and the AC Erase and Program table (in the table notes). The disclaimer on the first
                        page refers the reader to the notice on this page.

                     Full Production (No Designation on Document)
                        When a product has been in production for a period of time such that no changes or only nominal changes
                        are expected, the Preliminary designation is removed from the data sheet. Nominal changes may include
                        those affecting the number of ordering part numbers available, such as the addition or deletion of a speed
                        option, temperature range, package type, or VIO range. Changes may also include those needed to clarify a
                        description or to correct a typographical error or incorrect specification. Spansion LLC applies the following
                        conditions to documents in this category:

                                         "This document states the current technical specifications regarding the Spansion product(s)
                                         described herein. Spansion LLC deems the products to have been in sufficient production volume
                                         such that subsequent versions of this document are not expected to change. However, typographical
                                         or specification corrections, or modifications to the valid combinations offered may occur."

                        Questions regarding these document designations may be directed to your local sales office.

ii  S30MS-P ORNANDTMFlash Family  S30MS-P_00_A7 August 4, 2006
S30MS-P ORNANDTM Flash Family

S30MS01GP, S30MS512P

1Gb/512Mb, x8/x16, 1.8 Volt NAND Interface Memory Based on
MirrorBitTM Technology

Data Sheet (Preliminary)

Distinctive Characteristics                                      Compatibility with NAND Flash I/O
                                                                     Provides pinout and command set compatibility with single-power
Single Power Supply Operation                                         supply NAND flash
    1.8 volt read, erase, and program operations
    VCC = 1.7 to 1.95V                                         High-Performance Cache Register
                                                                     Cache Register matches page size to improve programming
Manufactured on 90 nm MirrorBitTM Process Technology                  throughput
Bus widths - x8 and x16
Page Size                                                       100,000 Program/Erase Cycles per Sector Typical
                                                                 10-Year Data Retention Typical
    Full Page Read                                             Operating Temperature Ranges
       2K + 64 Byte
                                                                     Wireless (-25C to +85C)
    Partial Page Read                                          Package options
       512 + 16 Byte
                                                                     48-pin TSOP
Block (erase unit) Architecture                                     137-ball FBGA MCP Compatible
    Number of Blocks                                           100% Valid Blocks
       1Gb: 1K blocks
       512Mb: 512 blocks
    Block Size
       128K + 4K Byte

Performance Characteristics

                            Read Access Times (Maximum)                            Current Consumption (typical)
Full Page Random Access
Partial Page Random Access                               25 s  Read Current                                            40 mA
Serial Read                                              8 s   Erase Current                                           60 mA
                                                         25ns   Program Current                                         60 mA
                                                                Standby Current                                         10 uA

                                                                         Read, Program and Erase Performance (typical)

                                                                                   x8                             x16

                                                                Program            2.3 MB/s                       2.4 MB/s

                                                                Erase              2.7 MB/s                       2.7 MB/s

                                                                Full Page Read     26.7 MB/s                      40.1 MB/s

                                                                Partial Page Read  24.3 MB/s                      34.9 MB/s

Legend:
b = bit, B = Byte, K = 1024, M = 1048576

Publication Number S30MS-P_00                            Revision A Amendment 7    Issue Date August 4, 2006

This document states the current technical specifications regarding the Spansion product(s) described herein. The Preliminary status of this document indicates that product qual-
ification has been completed, and that initial production has begun. Due to the phases of the manufacturing process that require maintaining efficiency and quality, this document
may be revised by subsequent versions or modifications due to changes in technical specifications.
                                                                  Data Sheet (Preliminary)

Contents

                        Distinctive Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

                        Performance Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

                        1. General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

                        2. Connection Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
                                 2.1 137-Ball MS01GP MCP-Compatible FBGA Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
                                 2.2 MS01GP and MS512P 48-Pin TSOP Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

                        3. Physical Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
                                 3.1 VBP137--137-Ball Fine Pitch Ball Grid Array (FBGA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
                                 3.2 48-Pin TSOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

                        4. Pin Names and Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
                                 4.1 Pin Names and Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
                                 4.2 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

                        5. Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

                        6. Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

                        7. Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
                                 7.1 Valid Combinations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

                        8. Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                 8.1 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                 8.2 Capacitance (Ta = 25C, f = 1 MHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                 8.3 Valid Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                 8.4 Recommended DC Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
                                 8.5 DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
                                 8.6 AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
                                 8.7 AC Test Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
                                 8.8 Program and Erase Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

                        9. Timing Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
                                 9.1 ID Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

                        10. Schematic Cell Layout and Address Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
                                 10.1 Array Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

                        11. Operation Mode: Logic and Command Tables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

                        12. Device Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
                                 12.1 Read Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
                                 12.2 Page Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
                                 12.3 Cache Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
                                 12.4 Page Duplicate Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
                                 12.5 Block Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
                                 12.6 Write Operation Status. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
                                 12.7 Status Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
                                 12.8 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

                        13. Application Notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
                                 13.1 Power On/Off Sequence and Power-On Read Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
                                 13.2 Status Read During a Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

                        14. Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

Tables  Table 9.1  ID Byte Settings Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22
        Table 9.2  4th ID Byte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22
2       Table 9.3  5th ID Byte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22

                   S30MS-P ORNANDTM Flash Family  S30MS-P_00_A7 August 4, 2006
                     Data Sheet (Preliminary)

         Table 10.1           Memory Addressing Key . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
         Table 10.2           (1Gb) x 8 device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
         Table 10.3           (512Mb) x8 Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24
         Table 10.4           (1Gb) x 16 Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24
         Table 10.5           (512) x 16 Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24
         Table 11.1           Operation Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25
         Table 11.2           Command Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25
         Table 11.3           Read Mode Operation Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26
         Table 12.1           Page Segments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
         Table 12.2           Status Output Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31

Figures

         Figure 9.1 Command Input Cycle Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
         Figure 9.2 Address Input Cycle Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
         Figure 9.3 Data Input Cycle Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
         Figure 9.4 Serial Read Cycle Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
         Figure 9.5 Status Read Cycle Timing Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
         Figure 9.6 Read Cycle Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
         Figure 9.7 Column Address Change in Read Cycle Timing Diagram (1/2). . . . . . . . . . . . . . . . . . . . . . . 18
         Figure 9.8 Column Address Change in Read Cycle Timing Diagram (2/2). . . . . . . . . . . . . . . . . . . . . . . 19
         Figure 9.9 Program Operation Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
         Figure 9.10 Block Erase Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
         Figure 9.11 Cache Program Operation Timing Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
         Figure 9.12 Page Duplicate Program Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
         Figure 9.13 ID Read Operation Timing Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
         Figure 10.1 Array Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
         Figure 12.1 Read Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
         Figure 12.2 Column Address Read. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
         Figure 12.3 Page Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
         Figure 12.4 Serial Input Command Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
         Figure 12.5 Cache Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
         Figure 12.6 Page Duplicate Program Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
         Figure 12.7 Page Duplicate Program Operation with Random Data Input . . . . . . . . . . . . . . . . . . . . . . . . 30
         Figure 12.8 Block Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
         Figure 12.9 Multiple Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
         Figure 12.10 Status Read Timing Application Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
         Figure 12.11 Reset (FFh) Command Input During Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
         Figure 12.12 Reset (FFh) Command Input During Erasing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
         Figure 12.13 Reset (FFh) Command Input During a Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
         Figure 12.14 Reset (FFh) Command During Operations Other Than Program, Erase, or Read . . . . . . . . 32
         Figure 12.15 Status Read Command (70h) Input After a Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
         Figure 13.1 Power-On/Off Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
         Figure 13.2 Power-On Auto-read Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
         Figure 13.3 Status Read During a Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
         Figure 13.4 RY/BY#: Termination for the Ready/Busy Pin (RY/BY#) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
         Figure 13.5 WP# Signal--Low . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

August 4, 2006 S30MS-P_00_A7  S30MS-P ORNANDTM Flash Family  3
                         Data Sheet (Preliminary)

1. General Description

                        The S30MS-P is a 1.8V single voltage flash memory product manufactured using 90 nm MirrorBitTM
                        technology. The S30MS01GP is a 1Gb device, organized as 64M Words or 128MB. The S30MS512P is a
                        512Mb device, organized as 32M Words or 64MB.

                        The S30MS-P family of devices offer advantages such as:
                         Fast write and sustained write speed suitable for data storage applications
                         Fast read speed and reliability suitable for demanding code storage applications
                         Proven MirrorBitTM technology

                        The devices are offered in a 48-pin TSOP, or FBGA MCP-compatible packages. Each device has separate
                        chip enable (CE#) controls for the FBGA package.

                        The S30MS-P is a byte/word serial-type memory device that utilizes the I/O pins for both address and data
                        input/output, as well as for command input. The Erase and Program operations are automatically executed
                        making the device most suitable for applications such as solid-state disks, pictures storage for still cameras,
                        cellular phones, and other systems that require high-density non-volatile data storage.

                        Typical application requirements are shown in the table below with reference to the ORNAND capabilities.

          Application    Minimum Requirements           Spansion ORNAND
          2G Network      14.4 Kbps (1.8 KB/sec)                    9
          3G Network        2 Mbps (250 KB/sec)                     9
   3.5G Network (HSPDA)           2.5 MB/sec                        9
        Full Speed USB            1.5 MB/sec                        9
         MP3 Playback      320 Kbps (40 KB/sec)                     9
        MPEG2 (H.262)              3 MB/sec                         9
        MPEG4 (H.264)              1 MB/sec                         9
                                 0.25 MB/sec                        9
              WiMax

   The devices include the following features:

    Automatic page 0 read, allows access of the data in page 0 without command and address input of read
      command after power-up

    Chip Enable Don't Care support for direct connection with microcontrollers

    Compatible with NAND Flash command set. Commands are written to the device using standard
      microprocessor write timing. Write cycles provide commands, addresses and data

    Initiation of program and erase functions through command sequences. Once a program or erase
      operation begins, the host system should only poll for status or monitor the Ready/Busy# (RY/BY#) output
      to determine whether the operation is complete

    Manufactured using MirrorBitTM flash technology resulting in the highest levels of quality, reliability, and cost
      effectiveness

4                        S30MS-P ORNANDTM Flash Family  S30MS-P_00_A7 August 4, 2006
                                        Data Sheet (Preliminary)

2. Connection Diagrams

2.1 137-Ball MS01GP MCP-Compatible FBGA Pinout

A1                           A2      A3    A4    A5      A6     A7    A8     A9      A10
RFU                           RFU    RFU   RFU   RFU     RFU    RFU    RFU    RFU     RFU

B1                            B2      B3   B4    B5      B6     B7     B8     B9      B10
RFU                           RFU    RFU   RFU   RFU     RFU    RFU    RFU    DNU     RFU

C1                           C2      C3   C4    C5       C6      C7     C8     C9    C10    Legend
RFU                           RFU    VSS   RFU   RFU     RFU    N-PRE  N-ALE  N-CLE   RFU

D1                           D2      D3    D4   D5      D6      D7    D8        D9   D10          RFU
RFU                           RFU    RFU   RFU   RFU     RFU    RFU    RFU    N1-CE#  RFU    Flash Shared

E1                            E2    E3     E4   E5       E6    E7     E8     E9      E10
RFU                           RFU    RFU   RFU   RFU     DNU    RFU    RFU    RFU     RFU

F1                            F2     F3    F4      F5    F6     F7     F8     F9     F10    ORNAND Flash
RFU                           RFU    RFU   RFU   RY/BY#  RFU    RFU    RFU    RFU     RFU      Do Not Use

G1                            G2      G3    G4           G6     G7     G8     G9      G10
RFU                           RFU    RFU   RFU           RFU    RFU    RFU    RFU     RFU

H1                           H2      H3    H4                   H7    H8      H9     H10
RFU                           RFU    VSS   DQ1                  DQ6    RFU    RFU     RFU

J1                            J2     J3    J4    J5      J6      J7     J8   J9      J10
RFU                           RFU    RFU   DQ9   DQ3     DQ4    DQ13   DQ15   DNU     RFU

K1                            K2      K3    K4   K5       K6     K7    K8     K9     K10
RFU                           DNU    DQ0   DQ10  RFU     N-VCC  DQ12   DQ7    VSS     RFU

L1                             L2    L3    L4    L5      L6     L7      L8      L9   L10
RFU                           N-VCC  DQ8   DQ2   DQ11    RFU    DQ5    DQ14   N-WP#   RFU

M1                           M2      M3   M4    M5      M6     M7     M8     M9      M10
RFU                           RFU    RFU   VSS   RFU                   RFU    RFU     RFU
                                                         N2-CE# DNU
                                      N3    N4
   N1                         N2     RFU   RFU   N5      N6     N7     N8      N9     N10
N-WE#                         RFU                RFU     RFU    RFU    RFU    RFU     N-RE#

  P1                           P2     P3    P4    P5      P6     P7    P8      P9     P10
RFU                           RFU    RFU   RFU   RFU     RFU    RFU    RFU    DNU     RFU

August 4, 2006 S30MS-P_00_A7         S30MS-P ORNANDTM Flash Family                                         5
                        Data Sheet (Preliminary)

2.2  MS01GP and MS512P 48-Pin TSOP Pinout

                        TSOP-48

     X16  X8                                              X8    X16

     N.C  N.C       1                                 48  N.C   VSS

     N.C  N.C       2                                 47  N.C   I/O15

     N.C  N.C       3                                 46  N.C   I/O7

     N.C  N.C       4                                 45  N.C   I/O14

     N.C  N.C       5                                 44  I/O7  I/O6

     N.C  N.C       6                                 43  I/O6  I/O13

     RY/BY# RY/BY#  7                                 42  I/O5  I/O5

     RE#  RE#       8                                 41  I/O4  I/O12

     CE#  CE#       9                                 40  N.C   I/O4

     N.C  N.C       10                                39  N.C   N.C

     N.C  N.C       11                                38  PRE   PRE

     VCC  VCC       12                                37  VCC   VCC

     VSS  VSS       13                                36  VSS   N.C

     N.C  N.C       14                                35  N.C   N.C

     N.C  N.C       15                                34  N.C   N.C

     CLE  CLE       16                                33  N.C   I/O11

     ALE  ALE       17                                32  I/O3  I/O3

     WE#  WE#       18                                31  I/O2  I/O10

     WP#  WP#       19                                30  I/O1  I/O2

     N.C  N.C       20                                29  I/O0  I/O9

     N.C  N.C       21                                28  N.C   I/O1

     N.C  N.C       22                                27  N.C   I/O8

     N.C  N.C       23                                26  N.C   I/O0

     N.C  N.C       24                                25  N.C   VSS

6                      S30MS-P ORNANDTM Flash Family  S30MS-P_00_A7 August 4, 2006
               Data Sheet (Preliminary)

3. Physical Dimensions

3.1  VBP137--137-Ball Fine Pitch Ball Grid Array (FBGA)

                                      D                    A                 e           D1

     0.15 C

     (2X)

                                                                             10

                                                                             9                                       SE 7
                                                                             8                                                 E1

                                                                             7

                                                              E              6
                                                                             5

                                                                             4

                                                                             e3

                                                                                      2

                                                                             1

       PIN A1                       9                        B                           P NM L K J H G F E D C B A  PIN A1
     CORNER                   INDEX MARK                                                                             CORNER
                                                           0.15 C                                    7
                                               TOP VIEW    (2X)                                   SD

                                                                                                   BOTTOM VIEW

     A A2                                                                    0.10 C

                              A1                SIDE VIEW  C                 0.08 C

                                       6

                              137X b

                              0.15 M C A B

                              0.08 M C

     PACKAGE                  VBP 137                                        NOTES:
     JEDEC                       N/A
                                                                             1. DIMENSIONING AND TOLERANCING PER ASME Y14.5M-1994.
     SYMBOL    13.00 mm x 11.00 mm NOM
          A               PACKAGE                                            2. ALL DIMENSIONS ARE IN MILLIMETERS.
          A1
          A2   MIN            NOM         MAX                      NOTE      3. BALL POSITION DESIGNATION PER JESD 95-1, SPP-010 (EXCEPT
          D                                     OVERALL THICKNESS                  AS NOTED).
          E    ---            ---         1.00  BALL HEIGHT
         D1                                     BODY THICKNESS               4. e REPRESENTS THE SOLDER BALL GRID PITCH.
          E1   0.17           ---         ---   BODY SIZE
         MD                                     BODY SIZE                    5. SYMBOL "MD" IS THE BALL ROW MATRIX SIZE IN THE
         ME    0.60           ---         0.76  BALL FOOTPRINT                     "D" DIRECTION.
          N                                     BALL FOOTPRINT
          b                   13.00 BSC.        ROW MATRIX SIZE D DIRECTION        SYMBOL "ME" IS THE BALL COLUMN MATRIX SIZE IN THE
           e                                    ROW MATRIX SIZE E DIRECTION        "E" DIRECTION.
                              11.00 BSC.        TOTAL BALL COUNT
      SD / SE                                   BALL DIAMETER                      N IS THE TOTAL NUMBER OF SOLDER BALLS.
                              10.40 BSC.        BALL PITCH
                                                SOLDER BALL PLACEMENT        6 DIMENSION "b" IS MEASURED AT THE MAXIMUM BALL
                              7.20 BSC.         DEPOPULATED SOLDER BALLS           DIAMETER IN A PLANE PARALLEL TO DATUM C.

                              14                                             7 SD AND SE ARE MEASURED WITH RESPECT TO DATUMS
                                                                                   A AND B AND DEFINE THE POSITION OF THE CENTER
                              10                                                   SOLDER BALL IN THE OUTER ROW.

                              137                                                  WHEN THERE IS AN ODD NUMBER OF SOLDER BALLS IN
                                                                                   THE OUTER ROW PARALLEL TO THE D OR E DIMENSION,
               0.35           0.40        0.45                                     RESPECTIVELY, SD OR SE = 0.000.

                              0.80 BSC.                                            WHEN THERE IS AN EVEN NUMBER OF SOLDER BALLS IN
                                                                                   THE OUTER ROW, SD OR SE = e/2
                              0.40 BSC.
                                                                             8. NOT USED.
                              G5,H5,H6
                                                                             9. "+" INDICATES THE THEORETICAL CENTER OF DEPOPULATED
                                                                                   BALLS.

                                                                             10 A1 CORNER TO BE IDENTIFIED BY CHAMFER, LASER OR INK
                                                                                   MARK, METALLIZED MARK INDENTATION OR OTHER MEANS.

                                                                                                                                                                                        3549 \ 16-038.25 \ 2.16.6

August 4, 2006 S30MS-P_00_A7                   S30MS-P ORNANDTM Flash Family                                                       7
                                              Data Sheet (Preliminary)

3.2 48-Pin TSOP

   STANDARD PIN OUT (TOP VIEW)                2X
                                                      0.10

                     2                                                2X               2X (N/2 TIPS)

      1                                                                                  0.10

                                                                          0.10     A2

                                                            N                                                 REVERSE PIN OUT (TOP VIEW)

   A                        SEE DETAIL B                           B                                          3

                                                                                                      1                                                         N

                                                                          E5

      N                                                     N  +1                         e
      2                                                     2                                9

                                           5
                                   D1

                                          4                                            A1             N                                                         N  +1
                                   D                                                                                                                            2
                                                                                                      2

                0.25        B                                                          C

            2X (N/2 TIPS)                                                       A      SEATING
                                                                                       PLANE

                                B             SEE DETAIL A                                      0.08MM (0.0031") M C A - B S

                                                                                                           b     67

                                                                                                                 WITH PLATING

                                                                                       7 (c)                     c1

                                                                                                        b1       BASE METAL
                                                                                              SECTION B-B

                                                               R                                                                                           e/2
                                                                     (c)           GAUGE PLANE

            PARALLEL TO                                                        0.25MM (0.0098") BSC                                        X
         SEATING PLANE                               L                C                                                             X = A OR B

                                      DETAIL A                                                                   DETAIL B

   Package    TS/TSR 048           NOTES:
    Jedec   MO-142 (D) DD
                                   1          CONTROLLING DIMENSIONS ARE IN MILLIMETERS (mm).
                                              (DIMENSIONING AND TOLERANCING CONFORMS TO ANSI Y14.5M-1982)
   Symbol   MIN NOM MAX
       A                           2 PIN 1 IDENTIFIER FOR REVERSE PIN OUT (DIE UP).
      A1                    1.20
      A2
      b1    0.05            0.15   3 PIN 1 IDENTIFIER FOR REVERSE PIN OUT (DIE DOWN), INK OR LASER MARK.
       b
      c1    0.95 1.00 1.05         4 TO BE DETERMINED AT THE SEATING PLANE -C- . THE SEATING PLANE IS DEFINED AS THE PLANE OF
       c    0.17 0.20 0.23               CONTACT THAT IS MADE WHEN THE PACKAGE LEADS ARE ALLOWED TO REST FREELY ON A FLAT
       D
      D1    0.17 0.22 0.27               HORIZONTAL SURFACE.
       E
       e    0.10            0.16   5 DIMENSIONS D1 AND E DO NOT INCLUDE MOLD PROTRUSION. ALLOWABLE MOLD PROTUSION IS
       L    0.10            0.21         0.15mm (.0059") PER SIDE.
       0
       R    19.80 20.00 20.20      6 DIMENSION b DOES NOT INCLUDE DAMBAR PROTUSION. ALLOWABLE DAMBAR PROTUSION SHALL BE
       N                                 0.08 (0.0031") TOTAL IN EXCESS OF b DIMENSION AT MAX. MATERIAL CONDITION. MINIMUM SPACE
            18.30 18.40 18.50            BETWEEN PROTRUSION AND AN ADJACENT LEAD TO BE 0.07 (0.0028").

            11.90 12.00 12.10      7 THESE DIMENSIONS APPLY TO THE FLAT SECTION OF THE LEAD BETWEEN 0.10MM (.0039") AND
                                         0.25MM (0.0098") FROM THE LEAD TIP.
                0.50 BASIC
                                   8 LEAD COPLANARITY SHALL BE WITHIN 0.10mm (0.004") AS MEASURED FROM THE SEATING PLANE.
            0.50 0.60 0.70

            0              8

            0.08            0.20   9 DIMENSION "e" IS MEASURED AT THE CENTERLINE OF THE LEADS.

                        48

                                                                                                                                                                3355 \ 16-038.10c

8                                             S30MS-P ORNANDTM Flash Family                                   S30MS-P_00_A7 August 4, 2006
     Data Sheet (Preliminary)

4. Pin Names and Descriptions

4.1  Pin Names and Functions

                                                     Pin Name            Pin Function
                                                   I/O0 to I/O15      Data Input/Output
                                                                  Command Latch Enable
                                                         CLE       Address Latch Enable
                                                         ALE
                                               CE#, CE1#, CE2#           Chip Enable
                                                         RE#             Read Enable
                                                        WE#              Write Enable
                                                        WP#              Write Protect
                                                        PRE       Power on Read Enable
                                                      RY/BY#         Ready/Busy Output
                                                         VCC
                                                         VSS                  Power
                                                        N.C.                 Ground
                                                                        No Connection

4.2  Pin Descriptions

              The device is a byte/word serial access memory that utilizes time-sharing input of address information. The
              device pin-outs are configured as shown in 137-Ball MS01GP MCP-Compatible FBGA Pinout on page 5.

                   Pin                                                                         Description
     CLE
                              Command Latch Enable: The CLE input signal is used to control loading of the operation mode command into
     ALE                      the internal command register. The command is latched into the command register from the I/O port on the
                              rising edge of the WE# signal while CE# is low and CLE is High.
     CE#, CE1#, CE2#
                              Address Latch Enable: The ALE signal is used to control loading of either address information or input data
     WE#                      into the internal address/data register. Address information is latched on the rising edge of WE# if CE# is low
     RE#                      and ALE is High.
     I/O0 to I/O7
     I/O8 to I/O15            Input data is latched if CE# is low and ALE is Low.
     WP#
     RY/BY#                   Chip Enable: The device enters a low-power Standby mode when the device is in Ready mode. The CE#
     PRE                      signal is ignored when the device is in a Busy state (RY/BY# = L), such as during a Page Buffer Load or Erase
     VSS                      operation, and will not enter Standby mode even if the CE# input goes high. The CE# signal may be inactive
     N.C                      during the Page Buffer write and Page Buffer load of the array data. The 2Gb device has two chip enable pins:
                              CE1# and CE2# (one per die).

                              Write Enable: The WE# signal is used to control the acquisition of data from the I/O port.

                              Read Enable: The RE# signal controls serial data output. Data is available tREA after the falling edge of RE#.
                              The internal column address counter is also incremented (Address = Address + 1) on this falling edge.

                              I/O Port: The I/O0 to I/O7 pins are used as a port for transferring address, command, and input/output data to
                              and from the device.

                              I/O Port: The I/O8 to I/O15 pins are used as a port for transferring input/output data to and from the device in
                              x16 mode only. I/O8 to I/O15 pins must be low level during address and command input.

                              Write Protect: The WP# signal is used to protect the device from accidental programming or erasing. This
                              signal is usually used for protecting the data during the power-on/off sequence when input signals are invalid.

                              Ready/Busy:The RY/BY# output signal is used to indicate the operating condition of the device. The RY/BY#
                              signal is in Busy state (RY/BY# = L) during the Program, Erase, and Read operations and return to Ready state
                              (RY/BY# = H) after completion of the operation. The output buffer for this signal is an open drain.

                              Power-on Read Enable: The PRE controls auto read operation executed during power-on. The power-on auto-
                              read is enabled when PRE pin in tied to VCC.

                              Ground: VSS is the Ground.

                              No Connection: Lead is not internally connected.

August 4, 2006 S30MS-P_00_A7  S30MS-P ORNANDTM Flash Family                                                                9
                                                   Data Sheet (Preliminary)

5. Block Diagram                                                                                                      RY/BY#

                                              VCC                               2Gb: (2048M + 64M) bit
                                              VSS                               1Gb: (1024M + 32M) bit

                                                                    X-Decoder  512 Mb: (512M + 16M) bit
                                                                                            Flash Array

                                                   Address                     Data Register & S/A
                                                   Register                      Cache Register
                                                   & Decoders                         Y-Decoder

    Command

                                                   Command                     I/O Buffers & Latches             VCC
                                                    Register

                                                                                                                 VSS

    CE#                                            Control Logic               Global Buffers            Output  I/00
    RE#                                            & High Voltage                                        Driver  I/O7 or I/O15
    WE#
                                                      Generator

                                                   CLE ALE PRE WP#

6. Absolute Maximum Ratings

    Parameter                                      Symbol                      Rating                            Unit

                                                   VIN/OUT                     -0.5 to Vcc + 0.5

    Voltage on any pin relative to Vss                                                                           V

                                                   VCC                         -0.5 to + 2.5

    Storage Temperature                            TSTG                        -65 to +150                       oC

                                                                               0 to +70 (Commercial)

    Operating Temperature                          TOPR                        -40 to +85 (Industrial)           oC

                                                                               -25 to +85 (Wireless)

    Temperature under bias                         TBIAS                       -65 to 125                        oC

    Short circuit current                          IOS                            5                              mA

    Notes:
    1. Minimum DC voltage is -0.6v on input/output pins. During transitions, this level may undershoot to -2.0v for periods <30ns.

    2. Maximum DC voltage on input/output pins is Vcc+0.3v which, during transitions, may overshoot to Vcc+2.0v for periods < 20ns.

    3. Permanent device damage may occur if Absolute Maximum Ratings are exceeded. Functional operation should be restricted to the
        conditions as details in the operational sections of this data sheet. Exposure to absolute maximum rating conditions for extended periods
        may affect reliability.

10                                                 S30MS-P ORNANDTM Flash Family                        S30MS-P_00_A7 August 4, 2006
     Data Sheet (Preliminary)

7. Ordering Information

                        The order number is formed by a valid combinations of the following:

     S30MS 01G P 25 B                 F W 00 2

                                                               Packing Type
                                                               0 = Tray
                                                               2 = 7-inch Tape and Reel
                                                               3 = 13-inch Tape and Reel

                                                               Model Number (3) (4)
                                                               00 = x8; ECC-Free
                                                               01 = x16; ECC-Free
                                                               50 = x8; ECC-Required with Boot Block
                                                               51 = x16; ECC-Required with Boot Block

                                                               Temperature Range
                                                               W = Wireless (25C to +85C)

                                                               Package Material Set
                                                               A = Standard
                                                               F = Pb-Free

                                                               Package Type
                                                               T = Thin Small Outline Package
                                                               B = Ball-Grid Array Package

                                                               Speed Option Serial Read Access Time
                                                               25 = 25 ns

                                                               Process Technology
                                                               P = 90 nm MirrorBitTM Technology

                                                               Flash Density
                                                               01G= 1Gb
                                                               512= 512Mb

                                                               Product Family
                                                               S30MS = 1.8 volt -only, NAND Interface Flash Memory

7.1  Valid Combinations

              Valid Combination list configurations planned to be supported in volume for this device. Consult your local
              sales office to confirm availability of specific valid combinations and to check on newly released
              combinations.

     Base Ordering            Speed                   Valid Combinations   Model              Packing                   Package
      Part Number             Option  Package Type, Material,             Number                Type                      Type
                                      and Temperature Range
      S30MS01GP                  25                                        00, 01,               0, 3               137-Ball FBGA
      S30MS512P                                BAW, BFW                    50, 51             (Note 1)
                                                TAW, TFW                                                               TSOP-48

     Notes:
     1. Type 0 is standard. Specify other options as required.
     2. See the MCP ORNAND data sheet for further package details.
     3. Model Numbers 50 and 51 must use 2-bit detection, 1-bit correction for applications that require 100% error-free read performance.
     4. Model Numbers 50 and 51 may have up to 2% invalid blocks.
     5. Model Numbers 50 and 51 have a boot block (Block 0 is valid upon shipment and error-free through 1000 cycles).

August 4, 2006 S30MS-P_00_A7          S30MS-P ORNANDTM Flash Family                                                                         11
                              Data Sheet (Preliminary)

8. Electrical Specifications

8.1 Absolute Maximum Ratings

                              Parameter                      Symbol              Rating                     Unit
                                                             VIN/OUT
                Voltage on any pin relative to Vss                               0.5 to VCC + 0.5          V
                                                               VCC
                        Storage Temperature                    TSTG              0.5 to + 2.5
                      Operating Temperature                   TOPR
                      Temperature under bias                  TBIAS              65 to +150                C
                                                                IOS
                         Short circuit current                                   25 to +85 (Wireless)      C

                                                                                 65 to +125                C

                                                                                       5                    mA

     Notes:
     1. Minimum DC voltage is 0.6 V on input/output pins. During transitions, this level may undershoot to 2.0 V for periods <30 ns.

     2. Maximum DC voltage on input/output pins is VCC +0.3 V which, during transitions, may overshoot to VCC+2.0 V for periods < 20 ns.
     3. Permanent device damage may occur if Absolute Maximum Ratings are exceeded. Functional operation should be restricted to the

         conditions as detailed in the operational sections of this data sheet. Exposure to absolute maximum rating conditions for extended
         periods may affect reliability.

8.2  Capacitance (Ta = 25C, f = 1 MHz)
8.3
     Parameter             Parameter                                      Test   Typ.               Max.    Unit
      Symbol              Description                                 Condition
                                                                                       --               10  pF
          CIN         Input Capacitance                                 VIN = 0
                                                                                       --               10  pF
         CIN2   CE# pin Input Capacitance                               VIN = 0
         CIN3   WE# pin Input Capacitance                               VIN = 0        --               17  pF

        COUT        Output Capacitance                                VOUT = 0         --               32  pF

                                                                                       --               10  pF

                                                                                       --               10  pF

     Notes:
     1. Test conditions Ta = 25C, f = 1.0 MHz
     2. Sampled, not 100% tested.

     Valid Blocks

              Valid Blocks are fully erased when the device is shipped from the factory. To identify blocks that are invalid at
              the time of shipment, the system must read the lowest address in the first two pages of the spare area. If a
              non-blank data pattern is read from either of these two addresses, the block is invalid.

     Parameter          Parameter                   Density  Model Number        Min.           Max.         Unit
      Symbol           Description                  512Mb          50, 51        502            512         Blocks
                                                                   00, 01        512            512         Blocks
         NVB    Number of Valid Blocks                1Gb          50, 51        1004           1024        Blocks
                                                                   00, 01        1024           1024        Blocks

12              S30MS-P ORNANDTM Flash Family                                    S30MS-P_00_A7 August 4, 2006
                   Data Sheet (Preliminary)

8.4  Recommended DC Operating Conditions
8.5
     Parameter                                                  Parameter        Min.                      Typ.           Max.            Unit
      Symbol                                                   Description
                                                                                 1.7                       1.8            1.95            V
         VCC                                             Power Supply Voltage
         VSS                                                                                            0  0                0             V
                                                         Power Supply Voltage

     DC Characteristics

     Parameter                                        Parameter                       Test Conditions      Min.       Typ.      Max.         Unit
      Symbol                                         Description               tRC = 25 ns,
                                                                               IOUT = 0 mA                 --         40        45           mA
         ICC1                 VCC active read current
                              (average during read cycle)                      --                          --         40        45           mA
         ICC2
         ICC3                 VCC current during data transfer                 tRC = 25 ns                 --         10        20           mA
         ICC4                 from memory cell array to Page Buffer            --
         ICC5                                                                  --                          --         60        75           mA
         ISB1                 VCC current during data output                   CE# = VIH,
                              Program current (standard mode)                  WP# = PRE# = VIL            --         60        75           mA
                                                                               CE# = VCC 0.2 V,
                              Erase Current (standard mode)                    WP# = PRE# = 0.2 V          --         --        1            mA
                                                                               All other pins = -0.1 V
                              Stand-by Current (TTL)                           VIN = 0 to VCC,
                                                                               VCC= VCC max
     ISB2                     Stand-by Current (CMOS)                          VOUT = 0 to VCC,            --         10        60           A
                                                                               VCC= VCC max
     ILI                      Input Leakage Current                                                        --         --        1           A
                                                                               --
     ILO                      Output Leakage Current                           IOH = 100 A,              --         --        1           A
                                                                               VCC= VCCmin
     VIH (note 1)             Input High Voltage                               IOL = 100 A,               VCC - 0.4  --       VCC + 0.2        V
     VIL (note 2)             Input Low Voltage                                VCC= VCC min
                                                                                                           0.3       --        0.4             V
                                                                               VOL = 0.1 V
     VOH                      Output High Voltage Level                                                    VCC - 0.1 --         --              V

     VOL                      Output Low Voltage Level                                                     --         --        0.1             V

     IOL                      Output Low Current                                                           2          4         --           mA

                              (RY/BY#)

     Notes:
     1. VIH can overshoot to VCC +0.4 V for durations of 20 ns or less.
     2. VIL can undershoot to 0.4 V for durations of 20 ns or less.

August 4, 2006 S30MS-P_00_A7                      S30MS-P ORNANDTM Flash Family                                                                 13
                         Data Sheet (Preliminary)

8.6  AC Characteristics
8.7
     Parameter                                           Description           Min.                 Max.  Unit
      Symbols   CLE Setup Time
                CLE Hold Time                                                  -1                   --    ns
         tCLS   CE# Setup Time
         tCLH   CE# Hold Time                                                  8                    --    ns
          tCS   Write Pulse Width
          tCH   ALE Setup Time                                                 0                    --    ns
          tWP   ALE Hold Time
         tALS   Data Setup Time                                                8                    --    ns
         tALH   Data Hold Time
          tDS   Write Cycle Time                                               25                   --    ns
          tDH   WE# High Hold Time
         tWC    WP# High to WE# Low                                            -1                   --    ns
         tWH    Ready to RE# Falling Edge
         tWW    Ready to WE# Falling Edge                                      8                    --    ns
          tRR   Read Pulse Width
         tRW    Read Cycle Time                                                15                   --    ns
          tRP   RE# Access Time
          tRC   CE# to RE# Time                                                8                    --    ns
         tREA   ALE to RE# Time
          tCR   CLE to RE# Time                                                40                   --    ns
          tAR   Data Output Hold Time
         tCLR   RE# High to Output High Impedance                              10                   --    ns
          tOH   CE# High to Output High Impedance
         tRHZ   RE# High Hold Time                                             100                  --    ns
         tCHZ   Output High Impedance to RE# Falling Edge
         tREH   RE# High to WE# Low                                            20                   --    ns
          tIR   WE# High to CE# Low
         tRHW   WE# High to RE# Low                                            20                   --    ns
         tWHC   Full Page Data Transfer from Memory Cell Array to Register
         tWHR   Partial Page Data Transfer from Memory Cell Array to Register  17                   --    ns
                Full page Data Transfer to Register During Power On Read
           tR   WE# High to Busy                                               25                   --    ns
                Device Resetting Time (Read/Program/Erase)
        tRPRE                                                                  --                   17    ns
          tWB
         tRST                                                                  10                         ns

                                                                               10                         ns

                                                                               10                         ns

                                                                               5                    --    ns

                                                                               --                   15    ns

                                                                               --                   15    ns

                                                                               8                    --    ns

                                                                               0                    --    ns

                                                                               30                   --    ns

                                                                               30                   --    ns

                                                                               60                   --    ns

                                                                               --                   25

                                                                                                          s

                                                                               --                   8

                                                                               --                   50    s

                                                                               --                   100   ns

                                                                               --    1/1/15               s

     AC Test Conditions                                                        VCC 1.7 V to 1.95 V
                                                                                     0.0 to VCC
                                                    Operating Range                     VCC/2
                  Input level                                                           VCC/2
                  Input comparison level                                                30 pF
                  Output data comparison level                                           5 ns
                  Load capacitance (CL)
                  Transition time (tT) (input rise and fall times)

14                       S30MS-P ORNANDTM Flash Family                         S30MS-P_00_A7 August 4, 2006
              Data Sheet (Preliminary)

8.8  Program and Erase Characteristics

                                                                                   Typ.  Max.

     Symbol                                               Parameter       Min.     (Note 4) (Note 5) Unit
      tCBSY1  Dummy Busy Time for Cache Programming (first 15h) (Note 2)   --
      tCBSY2  Dummy Busy Time for Cache Programming (next 15h) (Note 3)    --      0.4   0.8                                         s
      tPROG   Page Programming Time                                        --
     tPPROG   Partial Page Programming Time                                --      0.8   4.4                                         ms
              Number of Programming Cycles on Same Page (Note 1)           --
         N    Block Erasing Time                                           --      0.8   4.4                                         ms
     tBERASE
                                                                                   260   1400                                        s

                                                                                   --    8

                                                                                   50    150                                         ms

     Notes:
     1. One programming cycle per segment. Refer to Page Program on page 27 for more information.
     2. First cache programming of a sequence.
     3. Following cache programming of a sequence - second page and following pages.
     4. Typical program and erase times assume the following conditions: 25C, 1.8 V VCC, 10,000 cycles; checkerboard data pattern.
     5. Under worst case conditions of 90C, VCC=1.70 V, 100,000 cycles.

9. Timing Diagrams

                                    Figure 9.1 Command Input Cycle Timing Diagram

      CLE                     tCLS       tCLH
     CE#                      tCS        tCH
     WE#
                                    tWP

                              tALS       tALH

     ALE                            tDS  tDH
     I/O

                                                                                         : VIL or VIH

August 4, 2006 S30MS-P_00_A7        S30MS-P ORNANDTM Flash Family                                                                    15
               Data Sheet (Preliminary)

               Figure 9.2 Address Input Cycle Timing Diagram

                                   tCLH             tCLS

         CLE        tWC
        CE#
        WE#                        tCH              tCS
         ALE
          I/O  tWP       tWH

     CLE                                 tALH tALS
    CE#
     ALE       tDS       tDH
    WE#
     I/O       Col. Add1           Col. Add2              Row Add1                  Row Add2
                                                                                   : VIH or VIL

               Figure 9.3 Data Input Cycle Timing Diagram

                                                                        tCLH tCLS

                                              tCH tCS

                         tWC                  tALH tALS

                    tWP       tWH

                    tDS tDH              DIN1                                      DIN
                       DIN0                                                        2111 (x8)
                                                                                   1055 (x16)

                                                                                                   : VIH or VIL

16             S30MS-P ORNANDTM Flash Family                                       S30MS-P_00_A7 August 4, 2006
          Data Sheet (Preliminary)

                                   Figure 9.4 Serial Read Cycle Timing Diagram

                                                                CE# don't care

                                               tRC                    tCH               tCR

CE#                                                                                                    tOH
ALE#

CLE#                                      tRP         tREH
  RE#
  I/Ox                             tREA             tOH

     CLE                                       Dout0            Dout1                                    tCHZ
    CE#                                                                                           DoutN
   WE#
    RE#                       tRR                   tRHZ
    I/Ox
RY/BY#                             Figure 9.5 Status Read Cycle Timing Diagram

                                                                tCLR

                                    tCLS                  tCLH
                              tCS

                                          tWP tCH                          tCR               tOH
                                                      tWHC
                                                                tWHR                         tOH
                                           tDS tDH                           tIR
                                             70H
                                                                                  tREA  Status    tCHZ
                                                                                        Output    tRHZ

                                                                                                  : VIH or VIL

August 4, 2006 S30MS-P_00_A7  S30MS-P ORNANDTM Flash Family                                                    17
                                     Data Sheet (Preliminary)

                                                         Figure 9.6 Read Cycle Timing Diagram

                                                                                                                 tCLR

    CLE        tCLS  tCLH
               tCS    tCH

    CE#                                                                                                          tCR
                                                    tWC

    WE#

                     tALH tALS                                               tALH tALS

                                                                                                            tAR

    ALE

                                                                                                      tR              t RC

         RE#         tDS tDH                                                                t WB            tRR tREA
          I/O           00h                                                             30h
    RY/BY#                          Col.                 Col.  Row           Row                                       DOUT DOUT
                                    Add1                 Add2  Add1          Add2
                                                                                                                            A       A+1

                                Column Address A               Page Address P                                    Data out from
                                                                                                                  Col. Add. A

                     Figure 9.7 Column Address Change in Read Cycle Timing Diagram (1/2)

    CLE                                                                                               tCLR

               tCLS  tCLH

               tCS   tCH

    CE#

                                tWC                                                                   tCR

    WE#

                     tALH     tALS                                   tALH

                                                                             tALS                     tAR

    ALE

                                                                                                  tR        tRC

         RE#        tDS tDH   Col.                       Col.  Row   Row                    tWB             tREA
          I/O          00h    Add1                       Add2  Add1  Add2          30h
    RY/BY#                                                                                            tRR
                              Column address                   Page address                                       DOUT D OUT D OUT
                                         A                             P                                             A A+1 A+N

                                                                                                                       Page address
                                                                                                                                P

                                                                                                            Column address          Part B
                                                                                                                       A Part A

                                                                                                                                 A

18                                  S30MS-P ORNANDTM Flash Family                                     S30MS-P_00_A7 August 4, 2006
                Data Sheet (Preliminary)

                                   Figure 9.8 Column Address Change in Read Cycle Timing Diagram (2/2)

                                                                                                                 tCLR

CLE                                    tCLS       tCLH
CE#
WE#                                     tCS        tCH

                                   tRHW                       tWC                                                tCR

                                                   tALH tALS        tALH tALS

ALE
                                                                                                                          tRC

RE#

                                             tDS tDH                                                             tREA
                                               05h
I/O                           DOUT                            Col.  Col.                                    tIR  DOUT          DOUT          DOUT
                              A +N                            Add1  Add2                           E0h              B           B+1           B+N'

                                                              Column address                                                   Page address
                                                                         B                                                              P

RY/BY#          Part B
    Part A

            A                                                                                            Column address
                                                                                                                    B

                                                        Figure 9.9 Program Operation Timing Diagram

                                             tCLS

CLE         tCLS tCLH

           tCS                      tCS

CE#

                                   tCH

WE#                           tALH                                  tALH                                                             tPROG
ALE                               tALS                                       tALS

                                                                                                                               tWB           tRW

     RE#        tDS tDH                  tDS t DH
      I/O
RY/BY#                        80h            Col. Col. Row Row            DIN0                     DIN1            DIN 10h                          70h  Status
                                             Add1 Add2 Add1 Add2
                                                                                                                 2111 (x8)                               output
                                                                                                                 1055 (x16)
                                                                                                A
                                    Column Address A Page Address P

                                    : VIH or VIL              : Do not input data while data is being output.

August 4, 2006 S30MS-P_00_A7                       S30MS-P ORNANDTM Flash Family                                                                         19
                                                    Data Sheet (Preliminary)

                                                             Figure 9.10 Block Erase Timing Diagram

            CLE             tCLS             tCLH
            CE#            tCS                tCLS

            WE#                              tALS                            tALH                                  tWB       tBERASE
             ALE

            RE#

                                  tDS tDH

                                        60h   Row                            Row                                   D0h                                                 70h                                                                                                  Status
                                                                                                                                                                                                                                                                            output
            I/O                               Add1 Add2

                                             Note 2                                                                                                                                                                                                                         Note 1

                  Auto Block Erase Setup                                                                   Erase S tart      Busy                                      Read Status
                  command                                                                                  command                                                     command
    RY/BY#

                                : VIH or VIL                                           : Do not input data while data is being output.

    Notes:
    1. If I/O 0 = 0, then the erase is successful. If I/O0 = 1, then there is an error in the erase.

    2. Only the block address part of the Row Address bytes are used; page address is ignored.

                                    Figure 9.11 Cache Program Operation Timing Diagram

                  CLE

                  C E#     tW C
                  W E#

                                                                                                           tC BSY                                                                                                                                                tWB tCBSY2
                                                                                                 tW B

                  ALE

                  R E#                                       
                                                               
                                        Col Add1 Col Add2 Row Add1 Row Add2                         DinD in15h         80h  Col Add1 Col Add2 Row Add1 Row Add2  Din                                                                                  Din  10h                     70h  I/O
                                                                                                                                                                                                                  N                                  M
                  I/O x    80h                                                                                                                                                                                                                        NMP rogram
                                                                                                 C ommand
                           Serial Data                                             Serial Input  (Dummy)                                                                                                                                                 P rogram C onfirm

                           Input Command                                                                                                                                                                                                                    C ommand
                                                                                                                                                                                                                                                              (T rue)

                                Column Address Page Address                                                                  Column Address Page Address

                  RY /BY#

    Note:
    CE#, CLE, and ALE are Don't care.

20                                                  S30MS-P ORNANDTM Flash Family                                                                                 S30MS-P_00_A7 August 4, 2006
                 Data Sheet (Preliminary)

                                        Figure 9.12 Page Duplicate Program Timing Diagram

                 CLE

                 C E#         tW C
                 W E#
                 ALE                                                          tW B

                                                                                                                                                     tP R OG
                                                                                                                                              tW B

                    R E#                                                            tR
                  I/O x
                 R Y/ BY#                  Col Add1 Col Add2 RowAdd1 RowAdd2           85h
                                                                                                                                                                                   

                                                                                                                                                                                                                        
                              00h                                             35h            Col Add1 Col Add2 RowAdd1 RowAdd2  Data 1  Data N 10h                                                                            70h I/O0

                                           C olumn Address Page Address                      C olumn Address Page Address                                                                                                   R ead Status
                                                                                                                                                                                                                            C ommand

                                                                                    B us y                                                          B us y
                                                                                       Page Duplicate Date
                                                                                        Input C ommand                                                 I/O 0=0 Successful P rogram
                                                                                                                                                       I/O 0=1 E rror in P rogram

     Note:
     CE#, CLE, and ALE are Don't care.

9.1  ID Read

                                                 Figure 9.13 ID Read Operation Timing Diagram

     CLE         tCLS
            tCS
                              tCH          tCLS

     CE#

                                                 tCS  tALH

     WE#                                   tALS                               tCR

                              tALH                    tCH

                                                                              tAR

     ALE

     RE#                      tDS                00h                                         01h            2nd                         3rd                                                                                 4th           5th
      I/O                             tDH                                                                                               byte                                                                                byte          byte
                                                                                                            byte
                                 90h

                                                             Address Input          tREA                    Device Code                                                                                                           : VIH or VIL
     Note:                                                                                 Maker Code
     CE#, CLE, and ALE are Don't care.

August 4, 2006 S30MS-P_00_A7                     S30MS-P ORNANDTM Flash Family                                                                                                                                                                  21
                                            Data Sheet (Preliminary)

                                            Table 9.1 ID Byte Settings Summary

      Byte                                                           Description                                         Hex Data
    1st Byte                                                                                                                01h
                                Maker Code                                                                                  81h
    2nd Byte                                                                                                                91h
                                                                     512 Mb (x8)                                            A1h
    3rd Byte                                                                                                                B1h
    4th Byte                    Device Code 1st Byte                 512 Mb (x16)                                           00h
    5th Byte                                                         1 Gb (x8)                                              01h
                                                                                                                            00h
                                                                     1 Gb (x16)                                             22h

                                Device Code 2nd Byte                 Model Numbers 50 and 51 (ECC Required)
                                                                     Model Numbers 00 and 01

                                Block Size, Simultaneous Programmed Pages, RFU

                                Page Size, Spare Size, RFU

    Note:
    In x16, I/O15 - I/O8 = 00h

                                                       Table 9.2 4th ID Byte

                                    Description                I/O7 I/O6 I/O5 I/O4 I/O3 I/O2 I/O1 I/O0
    Block Size: 128 KBytes
    Block Size: 512 KBytes                                        X  X             X        X  X             0        0     0
    Block Size: 2048 KBytes
                                                                  X  X             X        X  X             0        0     1
    Number of simultaneously programmed pages
                                                                  X  X             X        X  X             0        1     0

                                                            1X       X             X        0  0             X        X     X

                                                            2X       X             X        0  1             X        X     X

                                                            4X       X             X        1  0             X        X     X

                                                            8X       X             X        1  1             X        X     X

                                                       Table 9.3 5th ID Byte

    Description                 I/O7             I/O6       I/O5     I/O4             I/O3     I/O2             I/O1     I/O0

    Page Size: 512 KBytes       X                X          X        X                X        0                0        0

    Page Size: 1024 KBytes      X                X          X        X                X        0                0        1

    Page Size: 2048 KBytes      X                X          X        X                X        0                1        0

    Page Size: 4096 KBytes      X                X          X        X                X        0                1        1

    Page Size: 8192 KBytes      X                X          X        X                X        1                0        0

    Spare Size: 0 Bytes         X                X          0        0                0        X                X        X

    Spare Size: 8 Bytes         X                X          0        0                1        X                X        X

    Spare Size: 16 Bytes        X                X          0        1                0        X                X        X

    Spare Size: 32 Bytes        X                X          0        1                1        X                X        X

    Spare Size: 64 Bytes        X                X          1        0                0        X                X        X

22                                 S30MS-P ORNANDTM Flash Family                               S30MS-P_00_A7 August 4, 2006
         Data Sheet (Preliminary)

10. Schematic Cell Layout and Address Assignment

                        The Program operation works on page units while the Erase operation works on block units.

10.1 Array Organization

                                                     Figure 10.1 Array Organization

                                                     2048        64                  I/O0
                                                                               I/O7

                                                                                        64 pages = 1 block

                              1Gb device
                               64K pages
                              1024 blocks

                              512Mb device                                   8 I/O for x8
                                32K pages                                   16I/O for x16
                                512 blocks

                                                                        2112 Bytes

A page consists of 2112 Bytes in which 2048 Bytes are used for main memory storage and 64 Bytes are for
redundancy or for other uses.
1 page = 2112 Bytes
1 block = 2112 Bytes x 64 pages = (128K + 4K) Bytes
1Gb density = 2112 Bytes x 64 pages x 1024 blocks

Table 10.1 shows a summary of the addressing for the memory array components.

                                                     Table 10.1 Memory Addressing Key

                              Row Address                                   Column Address

Density   Bus                  Block         Page          Main/Spare Area       Main    Main       Spare   Spare   Blocks
  1 Gb   Width                Addres       Address                               Page   Colum       Page    Colum    1024
  1 Gb                                     in Block                            Segment            Segment            1024
           x8                     s                                                         n                   n     512
512 Mb    x16                              A17:A12                                      Addres      A5:A4   Addres    512
512 Mb     x8                 A27:A18      A16:A11                                                  A4:A3
          x16                 A26:A17      A17:A12                                          s       A5:A4       s
                              A26:A18      A16:A11                                                  A4:A3
                              A25:A17                A11 (0=Main, 1=Spare)     A10:A9   A8:A0                A3:A0
                                                     A10 (0=Main, 1=Spare)     A9:A8    A7:A0
                                                     A11 (0=Main, 1=Spare)     A10:A9   A8:A0                A2:A0
                                                     A10 (0=Main, 1=Spare)     A9:A8    A7:A0
                                                                                                             A3:A0

                                                                                                             A2:A0

An address is read through the I/O port over four consecutive clock cycles, as shown in Table 10.2 and
Table 10.3. The Notes for Table 10.2 and Table 10.3 are listed below Table 10.3.

                                                     Table 10.2 (1Gb) x 8 device

  1Gbit                       I/O0          I/O1     I/O2  I/O3        I/O4               I/O5      I/O6              I/O7
1st Cycle                      A0            A1       A2    A3
2nd Cycle                      A8            A9      A10   A11          A4                 A5        A6                A7
3rd Cycle                     A12           A13      A14   A15           L                  L         L                 L
4th Cycle                     A20           A21      A22   A23       (Note 1)           (Note 1)  (Note 1)          (Note 1)

                                                                        A16                A17       A18               A19
                                                                        A24                A25       A26               A27

August 4, 2006 S30MS-P_00_A7               S30MS-P ORNANDTM Flash Family                                                      23
                                 Data Sheet (Preliminary)

                                       Table 10.3 (512Mb) x8 Addressing

      512Mb          I/O0        I/O1  I/O2  I/O3          I/O4        I/O5            I/O6        I/O7
    1st Cycle         A0          A1    A2    A3            A4          A5              A6
    2nd Cycle         A8          A9   A10   A11             L           L               L          A7
    3rd Cycle        A12         A13   A14   A15         (Note 1)    (Note 1)        (Note 1)        L
    4th Cycle        A20         A21   A22   A23            A16         A17             A18      (Note 1)

                                                            A24         A25             A26         A19
                                                                                                     L

                                                                                                 (Note 1)

    Notes:
    1. L = VIL.
    2. A0 to A11:Column address (12 bits for 2,112 Bytes).

        A12 to A27: Row address, consists of:
        A12 to A17: Page address in block (6 bits for 64 pages).
    3. A18 to A27: Block address (1 Gb device: A18 to A27, 10 bits for 1024 blocks; 512Mb device: A18 to A26, 9 bits for 512 blocks.)

                                                     Table 10.4 (1Gb) x 16 Addressing

       1Gb     I/O0  I/O1  I/O2     I/O3        I/O4        I/O5            I/O6        I/O7     I/O8 I/O15
    1st Cycle   A0    A1    A2        A3          A4          A5              A6          A7      L (Note 1)
    2nd Cycle   A8    A9   A10   L (Note 1)  L (Note 1)  L (Note 1)      L (Note 1)  L (Note 1)   L (Note 1)
    3rd Cycle  A11   A12   A13       A14         A15         A16             A17         A18      L (Note 1)
    4th Cycle  A19   A20   A21       A22         A23         A24             A25         A26      L (Note 1)

                                       Table 10.5 (512) x 16 Addressing

      512Mb    I/O0  I/O1  I/O2     I/O3        I/O4        I/O5            I/O6        I/O7     I/O8 I/O15
    1st Cycle   A0    A1    A2        A3          A4          A5              A6          A7      L (Note 1)
    2nd Cycle   A8    A9   A10   L (Note 1)  L (Note 1)  L (Note 1)      L (Note 1)  L (Note 1)   L (Note 1)
    3rd Cycle  A11   A12   A13       A14         A15         A16             A17         A18      L (Note 1)
    4th Cycle  A19   A20   A21       A22         A23         A24             A25     L (Note 1)   L (Note 1)

    Notes:
    1. L = VIL.
    2. A0 to A10:Column address (11 bits for 1,056 words)
    3. A11 to A26: Row address, consists of:

        A11 to A16: Page address in block (6 bits for 64 pages).
        A17 to A26: Block address (1 Gb device: A17 to A26: 10 bits for 1024 blocks; 512Mb device: A17 to A25: 9 bits for 512 blocks.)

24                         S30MS-P ORNANDTM Flash Family                       S30MS-P_00_A7 August 4, 2006
      Data Sheet (Preliminary)

11. Operation Mode: Logic and Command Tables

                        The operation modes such as Program, Erase, Read, and Reset are controlled by the thirteen different
                        command operations shown in Table 11.2 on page 25. Address input, command input and data input/output
                        are controlled by the CLE, ALE, CE#, WE#, RE# and WP# signals, as shown in Table 11.1.

                                             Table 11.1 Operation Table

CLE ALE CE#                      WE#    RE#  PRE        WP#                                 Mode
                                                          X
H  L                          L    H    H    X            X                                 Command Input
                                   H                      X                                 Address Input (4 clock cycles)
                                                          X          Read Mode
                                   X                      H
L  H                          L    X    H    X            H
                                   X                      H
L  L                          X    X    H    X            H          During Read (Busy)
                                                          H
L  L                          L              X            L          Sequential Read & Data Output

H  L                          L         H    X        0 V/VCC                               Command Input
                                                                                            Address Input (4 clock cycles)
                                                                     Program Mode

L  H                          L         H    X

L  L                          L         H    X                       Data Input

X  X                          X         X    X                       During Program (Busy)

X  X                          X         X    X                       During Erase (Busy)

X  X                          X         X    X                       Write Protect

X  X                          H         X    0 V/VCC                 Stand-by

Notes:
1. H: VIH, L: VIL, X: VIH or VIL
2. WP# should be biased to CMOS high or CMOS low for standby.

                                                     Table 11.2 Command Table

                              Function                1st Cycle                2nd Cycle          Command Accepted
Page Read                                                 00h                      30h             During Busy State
Partial Page Read                                         00h                      31h                        No
Read for Page Duplicate                                   00h                      35h                        No
ID Read                                                   90h                       --                        No
Page Program                                              80h                      10h                        No
Cache Program                                             80h                      15h                        No
Page Duplicate Program                                    85h                      10h                        No
Data Input for Column Address Change                      85h                       --                        No
Read for Column Address Change                            05h                      E0h                        No
Block Erase                                               60h                      D0h                        No
Reset                                                    FFh                        --                        No
Status Read                                               70h                       --                        Yes
                                                                                                              Yes

Notes:
1. Random Data Input/Output can be executed in a page or 1/4 page.

2. Input of a command other than those specified in Table 11.2 is prohibited. Stored data may be corrupted if an unknown command is
    entered during the command cycle.

3. During the Busy state, input commands are restricted to 70h and FFh.

August 4, 2006 S30MS-P_00_A7          S30MS-P ORNANDTM Flash Family                                                                  25
                                                               Data Sheet (Preliminary)

                                                                 Table 11.3 Read Mode Operation Status

                                               Operation    CLE  ALE           CE#           WE#  RE#          I/O0 to I/O15                Power
                                            Output Select                                                      Data Output                  Active
                                           Output Deselect  L    L             L             H    L          High Impedance                 Active
                                                                                                             High Impedance                Standby
                                                Standby     L    L             X             H    H

                               Notes:                       X    X             H             X    X
                               1. H = VIH
                               2. L = VIL
                               3. X = VIH or VIL

12. Device Operation

12.1  Read Mode

               There are two types of read operations: random read and serial page read. The device defaults to Read
               mode after power-up or a Reset or may be initiated by writing 00h-30h to the command register along with
               four address cycles. A partial page read may be initiated by writing 00h-31h to the command register along
               with the four address cycles. The random data read is enabled by a page or partial page address change.
               The addressed page of data is loaded into the page register and the completion of the loading process is
               detected by polling the RY/BY# pin or reading the status register. Once the data is loaded into the page
               register, it may be read by clocking RE#. The high to low transition of the RE# signal outputs data
               sequentially, starting with the first selected column address and ending with the last selected column address.
               Subsequent reads will output the last column address data. See Figure 12.1 for timing details.

               The device may output random data in a page instead of the consecutive sequential data upon entering the
               random data output command. The column address of the next data to be read can be changed to the
               address which follows the random data output command. The random data output command may be issued
               multiple times, but must be within the same page.

                                                          Figure 12.1 Read Mode

      CLE
      CE#

      WE#

      ALE

      RE#

      RY/BY#                                                Column Address A Page Address P            Busy
            I/O
                         00h                                                                 30h             A                A+1 A+2
                      A
      Select                                                                                                    Page Address P

        page                                                Start-address input
           P
                                                                                                  A data transfer operation from the cell array to the

                         n                                                                        page buffer starts on the rising edge of WE# in the

                                                                                                  30h command input cycle (after the address

                                                                                                  information has been latched). The device is in

                                                                                                  Busy state during this transfer period.

                                                                               Cell array After the transfer period the device returns to

                                                                                                  Ready state. Serial data can be output

                                                             x8: n=2112 Bytes                     synchronously with the RE# clock from the start
                                                            x16: n=1056 Words                     pointer designated in the address input cycle.

26                                                          S30MS-P ORNANDTM Flash Family                    S30MS-P_00_A7 August 4, 2006
                               Data Sheet (Preliminary)

                                                         Figure 12.2 Column Address Read

      CLE
      CE#

      WE#

      ALE

      RE#

      RY/BY#                                                      Busy    Col. A                       E 0h  A' A'+1 A'+2 A'+3 A'+4
                          00h                        30h                A A+1 A+2 A+3 05h

            I/O

                               Col. A     Page P                                              Col. A'

                               S tart-address input                           Page P                                              Page A
                                                         S tart from Col. A                            S tart from Col. A'

                                       A             A'                  Cell array   During the serial data output from the register
                                                                                      the column address can be changed by inputting
      Select page P                                                                   a new column address using the 05h and E0
                                                                                      commands. The data is read out in serial starting
                                                                                      at the new column address. Random column
                                                                                      address Change operation can be done multiple times
                                                                                      within the same page.

12.2  Page Program

               The device conducts an Automatic Page Program operation when it receives a 10h Program confirm
               command after the address and data are input. The sequence of command and address and data input is
               shown below. (See Figure 12.3.)

               Partial page programming is allowed for this device. A page is divisible into eight segments and each
               segment may be programmed individually or in any combination of segments simultaneously. For example, in
               x8 devices the first data segment of 512 bytes and the first spare area segment of 16 bytes, are
               programmable at the same time. Table 12.1 describes the page segments:

       Data Area                                                    Table 12.1 Page Segments                     x16
      1st segment                                                                             512 Bytes x 4 Segments / Page
      2nd segment                                                        x8
      3rd segment                                    512 Bytes x 4 Segments / Page                 Column Address 0 to 255
      4th segment                                                                                Column Address 256 to 511
      Spare Area                                          Column Address 0 to 511                Column Address 512 to 767
      1st segment                                      Column Address 512 to 1023               Column Address 768 to 1023
      2nd segment                                     Column Address 1024 to 1535             16 Bytes x 4 Segments / Page
      3rd segment                                     Column Address 1536 to 2047              Column Address 1024 to 1031
      4th segment                                    16 Bytes x 4 Segments / Page              Column Address 1032 to 1039
                                                      Column Address 2048 to 2063              Column Address 1040 to 1047
                                                      Column Address 2064 to 2079              Column Address 1048 to 1055
                                                      Column Address 2080 to 2095
                                                      Column Address 2096 to 2111

      The maximum number of consecutive partial page program operations allowed in the same segment is one.
      Each of the eight segments may be programmed once before a block erase is required and each of the eight
      segments is independent with respect to the single program operation allowed.

      The device also supports random data programming within a page by using the random data input command
      (85h). Random data input requires the command to be entered between column addresses during the page
      program command cycle. Once the new column address is entered, the system can continue the page

August 4, 2006 S30MS-P_00_A7                         S30MS-P ORNANDTM Flash Family                                                         27
                                    Data Sheet (Preliminary)

      program command cycle by entering the page address and the data. The Page Program confirm command
      (10h) initiates the programming operation.
      Once the program operation starts, the Read Status Register command may be entered to read the status
      register. The system controller can detect the completion of a program cycle by monitoring the RY/BY#
      output, or the Status bit (I/O6) of the Status Register. Only the Read Status command and Reset command
      are valid while programming is in progress. When the Page Program is complete, the Write Status Bit (I/O0)
      may be verified. The internal write verify detects only errors for 1s that are not successfully programmed to
      0s. The command register remains in Read Status command mode until another valid command is written to
      the command register.

                                                            Figure 12.3 Page Program

           CLE

          CE#

      WE#
       ALE
      RE#

      RY/BY#                        Din Din Din                 Din 10h                 70h
            I/O 80h

                     Col. A Page P      Data

      Data input                    Read and verification       The data is transferred (programmed) from the page
                       Program                                  buffer to the selected page on the rising edge of WE#

                                                                following input of the 10h command. After programming,

                                                                the programmed data is transferred back to the register

                                                                to be automatically verified by the device. If the

                                                                programming does not succeed, the Program/Verify

                                                                operation is repeated by the device until success is

                                                                achieved or until the maximum loop number set in

                                                                the device is reached.

      Once the Serial Input command 80h is input, the only acceptable commands are the programming

      commands 10h, 85h or the Reset command FFh. If any other input command is used, the program operation

      is not performed and the device must be reset.

                                    Figure 12.4 Serial Input Command Sequence

                                    80                     XXX     10

      Note:
      If XXX is a command other than 10h, 85h, or FFh, the operation does not execute. When this occurs, the reset command (FFH) must be
      entered to return the device to a valid state.

12.3  Cache Program

               Cache Program is a double buffer scheme for faster programming. The Cache buffer size is identical to the
               page buffer size (i.e. 2112Byte (x8) or 1056Word (x16) data registers). Data may be written into the cache
               register while other data stored in the page buffer are programmed into the memory array.

               After writing the first set of data up to 2112Byte (x8) or 1056Word (x16) into the cache register, the Cache
               program command (15h) must be entered instead of the standard Page Program command (10h) in order to
               free up the cache register and start the internal program operation. To transfer data from the cache register to
               the data register, the device remains in the Busy state for a short period of time (tCBSY) and has its cache
               register ready for the next data-input while the internal programming starts with the data loaded into the data

28                                  S30MS-P ORNANDTM Flash Family                       S30MS-P_00_A7 August 4, 2006
                   Data Sheet (Preliminary)

      register. The Read Status command (70h) may be issued to verify that the cache register is ready by polling
      the Cache-Busy status bit (I/O6). Pass/Fail status of the previous page is available upon the return to the
      Ready state. When the next set of data is input with the Cache Program command, tCBSY is affected by the
      progress of pending internal programming. The programming of the cache register is initiated only when the
      pending program cycle is finished and the data register is available for the transfer of data from the cache
      register. The status bit (I/O5) for internal Ready/Busy may be polled to identify the completion of internal
      programming.

      If the system monitors the progress of programming with RY/BY# only, the last page of the target
      programming sequence must be programmed with Page Program command (10h). Alternatively, if the last
      page to be programmed is accomplished using the Cache Program command (15h), status bit (I/O5) must be
      polled to verify that the last program is actually finished before starting other operations.

      Following the Cache Program Command (15h), the pass/fail status information is available as follows:

          1. I/O1 returns the status of the previous page (when ready or when the I/O6 bit is changing to a 1).

          2. I/O0 returns the status of the current page (upon true ready, or when the IO5 bit is changing to a 1).

          3. I/O0 and I/O1 may be read together.

                                                                      Figure 12.5 Cache Program

                                                tCBSY1                             tCBSY2                           tCBSY2                             tPROG

      RY/BY#

              80h             Address &        15h       80h     Address &      15h       80h   Address &           15h     80h       Address &   10h          70h
                                                                Data Input                     Data Input
                              Data Input*                                                                                             Data Input

              Col Add1,2 & Row Add1,2                    Col Add1,2 & Row Add1,2           Col Add1,2 & Row Add1,2          Col Add1,2 & Row Add1,2
                             Data                                       Data                            Data                             Data

                                           tCBSY1                                              tCBSY2                                                  tCBSY2

      RY/BY#

      I/Ox    80h             Address &   15h       70h       Status       80h     Address &   15h     70h          Status       80h  Address &   15h
                              Data Input                      output               Data Input                       output            Data Input

              Col Add1,2 & Row Add1,2                                      Col Add1,2 & Row Add1,2                               Col Add1,2 & Row Add1,2
                           Data                                                                                                               Data
                                                                                   Data

                                                                           tCBSY2

              70h             Status       80h      Address &         15h            70h       Status                    Status
                              output                Data Input                                                           output
                                                                                               output

                                           Col Add1,2 & Row Add1,2

                                                    Data

                                                                                          Check I/O1 for pass/fail       Check I/O5 for internal ready/busy
                                                                                                                         Check I/O0,1 for pass/fail

      Note:
      Since programming the last page does not employ caching, the program time has to be that of Page Program. However, if the previous
      program cycle with the cache data has not finished, the actual program cycle of the last page is initiated only after completion of the previous
      cycle, which can be expressed as the following formula: tPROG = Program time of last page + program time of the (last -1) page - (program
      command time + data loading time of last page).

12.4  Page Duplicate Program

               The Page Duplicate program is configured to quickly and efficiently rewrite data stored in one full page (no
               partial page) without utilizing an external memory. Since the time-consuming serial access and re-loading
               cycles are removed, the system performance is improved. The benefit is especially obvious when a portion of
               a block is updated and the block also needs to be copied to the newly assigned free block. A Page Duplicate
               program operation is performed by first initiating a read operation with command 35h and the address of the
               source which then duplicates the whole 2112Byte (x8) or 1056Word (x16) data into the internal data buffer.
               As soon as the device is ready, the Program Confirm command (10h) is required to actually begin the
               programming operation to the address of the destination page. Once the Page Duplicate Program is finished,
               any additional partial page programming into the copied pages is prohibited before erasure. The data input
               cycle for modifying a portion or multiple distant portions of the source page is allowed as shown in Figure 12.6
               on page 30. Page data duplicates directly to another Page in a Block.

August 4, 2006 S30MS-P_00_A7                        S30MS-P ORNANDTM Flash Family                                                                              29
                                                Data Sheet (Preliminary)

                                       Figure 12.6 Page Duplicate Program Operation

      RY/BY#                                    tR                                      tPROG

      I/Ox       00h  Add.(4Cycles)    35h          85h       Add.(4Cycles)        10h               70h                    I/O0   Pass

                      Col. Add1,2 & Row Add1,2      Col. Add1,2 & Row Add1,2
                           Source Address
                                                              Destination Address
                                                                                                                            Fail

                      Figure 12.7 Page Duplicate Program Operation with Random Data Input                                   tPROG

                                                   tR

      RY/BY#

      I/Ox       00h Add.(4Cycles) 35h              85h Add.(4Cycles) Data              85h Add.(2Cycles)    Data  10h             70h
                   Col. Add1,2 & Row Add1,2          Col. Add1,2 & Row Add1,2                    Col Add1,2
                          Source Address
                                                              Destination Address There is no limitation for the number of repetition.

12.5  Block Erase

               The Block Erase process starts with the block erase setup command 60h, followed by two cycles of row
               address, followed by the block erase execute command D0h. Note that the page address part of the row
               address is ignored.

               The Block Erase operation starts on the rising edge of WE# after the Erase Start command D0h which follows
               the Erase Setup command 60h. This two-cycle process for Erase operations acts as an extra layer of
               protection from accidental erasure of data due to external noise. The device automatically executes the Erase
               and Verify operations.

                                                    Figure 12.8 Block Erase

             60       Block Address                D0                                       70                        Pass
      RY/BY#          input: 2 cycles                                                                        I/O
                                                Erase Status                            Status Read
                                                command                                 command                    Fail

                                                              Busy

12.6  Write Operation Status

               The device provides a RY/BY# output pin and Status Register bits to determine the status of a write
               operation. The status register bits can be used to determine which stage the write operation is in.

12.7  Status Read

               The device contains a Status Register which may be read to find out whether a program or erase operation is
               completed, and whether the program or erase operation completed successfully. After writing a 70h
               command to the command register, a read cycle outputs the content of the Status Register to the I/O pins on
               the falling edge of CE# or RE#, whichever occurs last. The control by two lines allows the system to poll the
               progress of each device in multiple device connection even if the RY/BY# pins are common wired. RE# or
               CE# does not have to be toggled for update status. Refer to Table 12.2 for specific Status Register
               definitions. The command register remains in Status Read mode until further commands are issued.
               Therefore, if the status register is read during a random read cycle, the read command (00h) should be given
               before starting read cycles. The Status Register clears after another valid command is entered, excluding a
               status read. An application example with multiple devices is shown in Figure 12.9.

30                                     S30MS-P ORNANDTM Flash Family                                 S30MS-P_00_A7 August 4, 2006
           Data Sheet (Preliminary)

                                                        Table 12.2 Status Output Table

        During Program or                Page Program      Block Erase              Cache Program          Read            Definition
I/O Erase Operation                          Pass/Fail       Pass/Fail                Pass/Fail(N)      Reserved     0 = Pass;
                                                                                                                     1 = Fail
I/O0       Reserved                                                                                     Reserved     0 = Pass;
                                                                                                         Normal      1 = Fail
I/O1       Reserved                           Reserved      Reserved                 Pass/Fail(N-1)                  0 = Normal
                                               Normal         Normal                      Normal        Reserved
I/O2       Reserved                                                                                     Reserved     0 = Busy;
                                              Reserved      Reserved                     Reserved     Ready/Busy     1 = Ready
I/O3       Reserved                           Reserved      Reserved                     Reserved                    0 = Busy;
                                         True Ready/Busy   Ready/Busy               True Ready/Busy   Ready/Busy     1 = Ready
I/O4       Reserved                                                                                                  0 = Protected;
                                                                                                      Write Protect  1 = Unprotected
I/O5                          Busy

I/O6                          Busy       Cache Ready/Busy  Ready/Busy               Cache Ready/Busy

I/O7       Reserved                      Write Protect     Write Protect            Write Protect

Notes:
1. True Ready/Busy represents internal program operation status which is being executed in cache program mode.

2. I/Os defined `Not use' are recommended to be masked out when Read Status in being executed.

                                                           Figure 12.9 Multiple Devices

                                         CE(1)#            CE(2)#                   CE(N)#

           ALE                           Device(1)         Device(2)                Device(N)
           CLE
           WE#
           RE#

                                                                                                                         n
                                                                                                                                       I/On

                                                                                                                                       RY/BY#
If the RY/BY# pin signals from multiple devices are wired together as shown in Figure 12.9, the Status Read
function can be used to determine the status of each individual device.

RY/BY#                                      Figure 12.10 Status Read Timing Application Example
      CLE
      ALE                                                     Busy

    WE#                             VIL

CE1#

CEN#                                70H                                        70H
  RE#                                                      Status on Device 1
   I/O

                                                                                                      Status on Device N

August 4, 2006 S30MS-P_00_A7             S30MS-P ORNANDTM Flash Family                                                                 31
                            Data Sheet (Preliminary)

12.8  Reset

               The Reset mode aborts all operations in progress including read, erase and program. For example, in the
               case of a Program or Erase operation the internally generated voltage is discharged to 0 volts and the device
               enters standby. Any attempted memory data alteration is invalidated if interrupted by a reset command.

               The response to an FFh Reset command input during the various device operations is shown in Figure 12.11
               to Figure 12.15.

                        Figure 12.11 Reset (FFh) Command Input During Programming

                    80  10  FF                                                                                          00

      Internal VPP

            RY/BY#                                                                                     tRST (see Note)

      Note:
      The reset time (tRST) is not the same for program, erase, and read operations.

                        Figure 12.12 Reset (FFh) Command Input During Erasing

      Internal          D0  FF                                                                                          00
         erase

      voltage

       RY/BY#                                                                                          tRST (see Note)

      Note:
      The reset time (tRST) is not the same for program, erase, and read operations.

                        Figure 12.13 Reset (FFh) Command Input During a Read Operation

                    00      FF                                                                                          00

      RY/BY#

                                                                                      tRST (see Note)
      Note:
      The reset time (tRST) is not the same for program, erase, and read operations.

      Figure 12.14 Reset (FFh) Command During Operations Other Than Program, Erase, or Read

                    00      FF                                                                                          00

      RY/BY#

                                                                                      tRST (see Note)
      Note:
      The reset time (tRST) is not the same for program, erase, and read operations.

32                          S30MS-P ORNANDTM Flash Family                                              S30MS-P_00_A7 August 4, 2006
                   Data Sheet (Preliminary)

                                     Figure 12.15 Status Read Command (70h) Input After a Reset

                                     FF                70

                                                                                                                                             I/O status:  Ready
                                                                                                                                             Ready/Busy

        RY/BY#

                                     FF            70                                                                                        I/O status:
                                                                                                                                             Ready/Busy
                                                                                                                                                          Busy

        RY/BY#

13. Application Notes

13.1 Power On/Off Sequence and Power-On Read Enable

13.1.1  Power-On/Off Sequence

          The WP# signal is useful for protecting against data corruption at power-on/off. The following timing
          sequence is necessary. The WP# signal may be negated any time after the VCC reaches 1.6 V and the CE#
          signal is kept high in power up sequence. A reset command issued during the power up sequence is ignored.

                                         1.7 V     Figure 13.1 Power-On/Off Sequence
                                     1.6 V
                                                                                                                                  1.7 V
                                                                                                                                      1.6 V

                     VCC
        0V

                              Don't                                                                                                          Don't
                              Care                                                                                                           Care

        CE# RE#
         CLE, ALE

        WP#

                              Don't                                                                                                          Don't
                              Care                                                                                                           Care

        WE#                                  tPRE
                                     10 s
                                                       Operation

                              Don't                                                                                                          Don't
                              Care                                                                                                           Care

          RY/BY#

        For stable operation, it is recommended to start accessing the device 200 s after VCC becomes 1.6 V. There
        is no restriction regarding the VCC ramp rate.

13.1.2  Power-On Read Enable

          Power on read is a feature for certain architectures that requires the system to read data from page 0 without
          a command sequence on power-up. To enable power on read, PRE must be tied to VCC to ensure a
          simultaneous ramp rate. Please refer to the following waveform. Page zero data is read from the memory
          array to the page buffer without any command and address input sequence following power-on. The function
          will be performed when VCC attains about 1.6 V. The PRE pin controls activation of auto-page read function.

August 4, 2006 S30MS-P_00_A7                    S30MS-P ORNANDTM Flash Family                                                                                    33
                                         Data Sheet (Preliminary)

    Serial access may begin after tRPRE. A reset command issued during the power-on read enable is
    acceptable. Figure 13.2 shows the timing diagram.

                                  1.7 V      Figure 13.2 Power-On Auto-read Enable
                              1.6 V
                                                                                                                                1.7 V
                                                                                                                                    1.6 V

                 V CC
    0V

                       Don't                                                                                                               Don't
                       Care                                                                                                                Care

    CE# RE#
     CLE, ALE

        WP#            Don't          tRPRE                                                                                                Don't
        WE#            Care   10 s                                                                                                         Care
    RY/BY#
                                             Operation                                                                                      Don't
                                                                                                                                            Care
                       Don't
                       Care

               PRE#

13.2 Status Read During a Read Operation

                                         Figure 13.3 Status Read During a Read Operation

                                                                                                                                           00

                                                                                                                                           [A]

    command            00                               30              70

    CE#

    WE#
    BRYY#/

    RE#                                           2nd Cycle of
                                             the Read Command
                              Address N                                 Status Read
                                                                        command input
                                                                                       Status Read                                                 Data output

    The device status can be read by inputting the Status Read command 70h in Read mode.

    Once the device is set to Status Read mode by a 70h command, the device will not return to Read mode.
    However, when the Read command 00h is input during [A], the Status mode is reset and the device returns to
    Read mode. In this case, data output starts automatically from address N and address input is unnecessary.

    A pull-up resistor must be used for termination because the RY/BY# buffer consists of an open drain circuit.

34                                       S30MS-P ORNANDTM Flash Family                 S30MS-P_00_A7 August 4, 2006
        Data Sheet (Preliminary)

                              Figure 13.4 RY/BY#: Termination for the Ready/Busy Pin (RY/BY#)

                 VCC                                Read y               VOL=0.1V, VOH= VCC - 0.1V
                    VCC                                            V CC
                                                                                                         VOH
        Device
                              R                         VOL              Busy                   VOL
              VSS
                                       RY/BY#       tf                                               tr
                               CL

        This data may vary from device to device.                                VCC max - VOL
        We recommend that you use this data as a                         R=
        reference when selecting a resistor value.
                                                                                      IOL + IL

                                                                                        1.95 V
                                                                            =

                                                                                    3 mA + IL

13.2.1  When WP# Signal Goes Low

          Holding the WP# pin low protects the device during power transitions. If WP# is low during the program/erase
          command input period, the device is protected and does not enter the program/erase operation. If WP# is
          high during the program/erase command input period, the device can execute the program/erase operation.
          The user should keep the WP# pin either high or low during the complete command & program/erase
          operation. The operations are enabled and disabled as shown in the following timing diagrams:

August 4, 2006 S30MS-P_00_A7  S30MS-P ORNANDTM Flash Family                                                   35
                Data Sheet (Preliminary)

                           Figure 13.5 WP# Signal--Low

    [Enable Programming]

    WE#

    DIN         80                                      10

                WP#
         RY/ BY#

                     tWW (100 ns min)
    [Disable Programming]

    WE#

    DIN         80                                      10

           WP#
    RY/ BY#

                     tWW (100 ns min)
    [Enable Erasing]

    WE#

    DIN         60                                      D0

                WP#
         RY/ BY#

                     tWW (100 ns min)
    [Disable Erasing]

    WE#

    DIN         60                                      D0

           WP#
    RY/ BY#

               tWW (100 ns min)

36  S30MS-P ORNANDTM Flash Family                           S30MS-P_00_A7 August 4, 2006
        Data Sheet (Preliminary)

13.2.2  CE# Don't Care Feature

          CE# does not need to be continuously asserted across command and address write operations or during
          busy periods as was required by some earlier generation NAND interface devices.

August 4, 2006 S30MS-P_00_A7  S30MS-P ORNANDTM Flash Family                                                    37
                                     Data Sheet (Preliminary)

14. Revision History

                     Section                                                                   Description
Revision A (January 3, 2005)
                                     Initial release
Revision A1 (May 16, 2005)
Performance Characteristics table    Updated specifications.
Program and Erase Performance table  Updated entire table
Connection Diagrams                  Updated all diagrams
Block Diagram                        Corrected the RY/BY# command
DC Characteristics table             Added standard and low power mode specifications to: ICC4 and ICC5
AC Characteristics and Recommended   Updated Min. specifications for: tWP, tDS, and tDH
Operating Conditions table
Program and Erase Characteristics    Updated entire table
table
ID Definition table                  Updated entire table
x8 Array Organization
x16 Array Organization               Updated the figure
When WP# Signal Goes Low
Revision A2 (July 6, 2005)           Updated the figure
Front Page                           Updated section

Ordering Information                 Added 100% Valid Blocks statement
                                     Revised and corrected various parameters
DC Characteristics Table             Added model numbers 02 and 03
AC Characteristics Table             Removed Industrial temperature grade
Program and Erase Characteristics    Revised various parameters
Table                                Revised and added various timing parameters
                                     Revised tCBSY1 and tCBSY2
Byte Tables                          Corrected P/E Specification
                                     Removed 7th ID Byte table
Pin Names                            Updated Device ID Bytes 2, 3, 4, and 5
                                     Removed VIO pin
Command Table                        Removed RY/BY#1 and RY/BY#2
Pipeline Read                        Added Pipeline Read--Full Page no additional requests command
Reset After Power-on                 Revised feature description and timing diagram
Timing Diagrams                      Removed section
Capacitance Table                    Corrected multiple timing diagrams
Valid Blocks Table                   Updated the entire table
Power-on Read Enable                 Updated the entire table
Revision A3 (September 12, 2005)     Added Section and timing diagrams
Title
Connection Diagrams                  Added ECC-free
Program and Erase Characteristics    Updated entire diagram
Distinctive Characteristics          Changed various program and erase specifications
Schematic Cell Layout and Address    Changed data retention value
Assignment
Format                               Added the Memory Addressing Key table
Spansion Xtreme Mode
Revision A4 (November 11, 2005)      Converted Data Sheet to Standard Format
                                     Updated and Added Content

38                                   S30MS-P ORNANDTM Flash Family  S30MS-P_00_A7 August 4, 2006
Data Sheet (Preliminary)

                     Section                                        Description

Global                             Removed specifications
                                   Removed 2 Gb specifications
Distinctive Characteristics        Changed write performance value
Status Read Output table           Updated table
Reset Timing Diagrams              Changed the tRST values
Power On/Off Sequence              Updated section
Revision A5 (December 16, 2005)
Valid Blocks Table                 Updated Table
DC Characteristics                 Removed the specifications for low power mode
Serial Read Cycle Timing Diagram   Corrected Reset Pin Signal
Revision A6 (March 22, 2006)
Xtreme Mode Command Definitions    Defined WP# State during Block Status Read
Ordering Revisions                 Added Model Number descriptions to include boot block product
Programming                        Clarified notes on Program/Erase Characteristics table
Program and Erase Characteristics  Changed the Dummy Busy Time During Cache Programming
AC Characteristics                 Changed the timing for Partial Page Data Transfer to Memory Cell Array to Register (tR)
Power on Read Enable               Clarified Power on Read Operation
Revision A7 (August 4, 2006)
Global                             Removed all references to Xtreme Mode
Performance Characteristics        Updated tables
Connection Diagrams                Updated diagram
Capacitance                        Added the Capacitance Values for WP# and CE# pins
Valid Blocks                       Updated table
DC Characteristics                 Changed ICC4 and ICC5
                                   Changed Read Cycle Timing Parameters
AC Characteristics                 Changed Timing for Command Latch Enable and Address Latch Enable
                                   Updated table
Program and Erase Characteristics  Corrected Page Transfer Timing on Page Duplicate Program Timing Diagram
Timing Diagrams                    Update Models Numbers for parts that require ECC
Ordering Information

Colophon

The products described in this document are designed, developed and manufactured as contemplated for general use, including without
limitation, ordinary industrial use, general office use, personal use, and household use, but are not designed, developed and manufactured as
contemplated (1) for any use that includes fatal risks or dangers that, unless extremely high safety is secured, could have a serious effect to the
public, and could lead directly to death, personal injury, severe physical damage or other loss (i.e., nuclear reaction control in nuclear facility,
aircraft flight control, air traffic control, mass transport control, medical life support system, missile launch control in weapon system), or (2) for
any use where chance of failure is intolerable (i.e., submersible repeater and artificial satellite). Please note that Spansion will not be liable to
you and/or any third party for any claims or damages arising in connection with above-mentioned uses of the products. Any semiconductor
devices have an inherent chance of failure. You must protect against injury, damage or loss from such failures by incorporating safety design
measures into your facility and equipment such as redundancy, fire protection, and prevention of over-current levels and other abnormal
operating conditions. If any products described in this document represent goods or technologies subject to certain restrictions on export under
the Foreign Exchange and Foreign Trade Law of Japan, the US Export Administration Regulations or the applicable laws of any other country,
the prior authorization by the respective government entity will be required for export of those products.

Trademarks and Notice

The contents of this document are subject to change without notice. This document may contain information on a Spansion product under
development by Spansion. Spansion reserves the right to change or discontinue work on any product without notice. The information in this
document is provided as is without warranty or guarantee of any kind as to its accuracy, completeness, operability, fitness for particular purpose,
merchantability, non-infringement of third-party rights, or any other warranty, express, implied, or statutory. Spansion assumes no liability for any
damages of any kind arising out of the use of the information in this document.

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trademarks of Spansion Inc. Other names are for informational purposes only and may be trademarks of their respective owners.

August 4, 2006 S30MS-P_00_A7       S30MS-P ORNANDTM Flash Family                                                            39
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