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S25FL128P0XMFI011

器件型号:S25FL128P0XMFI011
器件类别:存储   
厂商名称:SPANSION
厂商官网:http://www.spansion.com/
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器件描述

16M X 8 FLASH 3V PROM, PDSO16

16M × 8 FLASH 3V 可编程只读存储器, PDSO16

参数
S25FL128P0XMFI011功能数量 1
S25FL128P0XMFI011端子数量 16
S25FL128P0XMFI011最大工作温度 85 Cel
S25FL128P0XMFI011最小工作温度 -40 Cel
S25FL128P0XMFI011最大供电/工作电压 3.6 V
S25FL128P0XMFI011最小供电/工作电压 2.7 V
S25FL128P0XMFI011额定供电电压 3 V
S25FL128P0XMFI011最大时钟频率 104 MHz
S25FL128P0XMFI011加工封装描述 0.300 INCH, 铅 FREE, 塑料, MS-013AA, SOP-16
S25FL128P0XMFI011无铅 Yes
S25FL128P0XMFI011欧盟RoHS规范 Yes
S25FL128P0XMFI011中国RoHS规范 Yes
S25FL128P0XMFI011状态 ACTIVE
S25FL128P0XMFI011工艺 CMOS
S25FL128P0XMFI011包装形状 矩形的
S25FL128P0XMFI011包装尺寸 SMALL OUTLINE
S25FL128P0XMFI011表面贴装 Yes
S25FL128P0XMFI011端子形式 GULL WING
S25FL128P0XMFI011端子间距 1.27 mm
S25FL128P0XMFI011端子涂层 MATTE 锡
S25FL128P0XMFI011端子位置
S25FL128P0XMFI011包装材料 塑料/环氧树脂
S25FL128P0XMFI011温度等级 INDUSTRIAL
S25FL128P0XMFI011内存宽度 8
S25FL128P0XMFI011组织 16M × 8
S25FL128P0XMFI011存储密度 1.34E8 deg
S25FL128P0XMFI011操作模式 同步
S25FL128P0XMFI011位数 1.68E7 words
S25FL128P0XMFI011位数 16M
S25FL128P0XMFI011内存IC类型 FLASH 3V 可编程只读存储器
S25FL128P0XMFI011串行并行 串行

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S25FL128P0XMFI011器件文档内容

S25FL128P

128 Megabit CMOS 3.0 Volt Flash Memory
with 104-MHz SPI (Serial Peripheral Interface) Bus

Data Sheet (Preliminary)                            S25FL128P Cover Sheet

Notice to Readers: This document states the current technical specifications regarding the Spansion
product(s) described herein. Spansion Inc. deems the products to have been in sufficient production volume
such that subsequent versions of this document are not expected to change. However, typographical or
specification corrections, or modifications to the valid combinations offered may occur.

Publication Number S25FL128P_00  Revision 04  Issue Date July 2, 2007
                                                                  Data Sheet (Preliminary)

Notice On Data Sheet Designations

                        Spansion Inc. issues data sheets with Advance Information or Preliminary designations to advise readers of
                        product information or intended specifications throughout the product life cycle, including development,
                        qualification, initial production, and full production. In all cases, however, readers are encouraged to verify
                        that they have the latest information before finalizing their design. The following descriptions of Spansion data
                        sheet designations are presented here to highlight their presence and definitions.

                     Advance Information
                        The Advance Information designation indicates that Spansion Inc. is developing one or more specific
                        products, but has not committed any design to production. Information presented in a document with this
                        designation is likely to change, and in some cases, development on the product may discontinue. Spansion
                        Inc. therefore places the following conditions upon Advance Information content:

                                         "This document contains information on one or more products under development at Spansion Inc.
                                         The information is intended to help you evaluate this product. Do not design in this product without
                                         contacting the factory. Spansion Inc. reserves the right to change or discontinue work on this proposed
                                         product without notice."

                     Preliminary
                        The Preliminary designation indicates that the product development has progressed such that a commitment
                        to production has taken place. This designation covers several aspects of the product life cycle, including
                        product qualification, initial production, and the subsequent phases in the manufacturing process that occur
                        before full production is achieved. Changes to the technical specifications presented in a Preliminary
                        document should be expected while keeping these aspects of production under consideration. Spansion
                        places the following conditions upon Preliminary content:

                                         "This document states the current technical specifications regarding the Spansion product(s)
                                         described herein. The Preliminary status of this document indicates that product qualification has been
                                         completed, and that initial production has begun. Due to the phases of the manufacturing process that
                                         require maintaining efficiency and quality, this document may be revised by subsequent versions or
                                         modifications due to changes in technical specifications."

                     Combination
                        Some data sheets contain a combination of products with different designations (Advance Information,
                        Preliminary, or Full Production). This type of document distinguishes these products and their designations
                        wherever necessary, typically on the first page, the ordering information page, and pages with the DC
                        Characteristics table and the AC Erase and Program table (in the table notes). The disclaimer on the first
                        page refers the reader to the notice on this page.

                     Full Production (No Designation on Document)
                        When a product has been in production for a period of time such that no changes or only nominal changes
                        are expected, the Preliminary designation is removed from the data sheet. Nominal changes may include
                        those affecting the number of ordering part numbers available, such as the addition or deletion of a speed
                        option, temperature range, package type, or VIO range. Changes may also include those needed to clarify a
                        description or to correct a typographical error or incorrect specification. Spansion Inc. applies the following
                        conditions to documents in this category:

                                         "This document states the current technical specifications regarding the Spansion product(s)
                                         described herein. Spansion Inc. deems the products to have been in sufficient production volume such
                                         that subsequent versions of this document are not expected to change. However, typographical or
                                         specification corrections, or modifications to the valid combinations offered may occur."

                        Questions regarding these document designations may be directed to your local sales office.

2  S25FL128P  S25FL128P_00_04 July 2, 2007
S25FL128P

128 Megabit CMOS 3.0 Volt Flash Memory
with 104-MHz SPI (Serial Peripheral Interface) Bus

Data Sheet (Preliminary)

Distinctive Characteristics                                              Process Technology
                                                                            Manufactured on 0.09 m MirrorBit process technology
Architectural Advantages
                                                                         Package Option
Single power supply operation                                              Industry Standard Pinouts
    Full voltage range: 2.7 to 3.6 V read and program operations          16-pin SO package (300 mils)
                                                                            8-Contact WSON Package (6 x 8 mm)
Memory Architecture
    128Mb uniform 256 KB sector product                               Performance Characteristics
    128Mb uniform 64 KB sector product
                                                                         Speed
Program                                                                     104 MHz clock rate (maximum)
    Page Program (up to 256 bytes) in 1.5 ms (typical)
    Faster program time in Accelerated Programming mode                Power Saving Standby Mode
       (8.5 V9.5 V on #WP/ACC) in 1.2 ms (typical)                         Standby Mode 200 A (max)
                                                                            Deep Power Down Mode 3 A (typical)
Erase
    2 s typical 256 KB sector erase time                              Memory Protection Features
    0.5 s typical 64 KB sector erase time
    128 s typical bulk erase time                                      Memory Protection
    Sector erase (SE) command (D8h) for 256 KB sectors; (20h or D8h)       WP#/ACC pin works in conjunction with Status Register Bits to
       for 64KB sectors                                                        protect specified memory areas
    Bulk erase command (C7h) for 256 KB sectors; (60h or C7h) for          256 KB uniform sector product:
       64KB sectors                                                            Status Register Block Protection bits (BP2, BP1, BP0) in status
                                                                               register configure parts of memory as read-only.
Cycling Endurance                                                          64KB uniform sector product:
    100,000 cycles per sector typical                                        Status Register Block Protection bits (BP3, BP2, BP1, BP0) in
                                                                               status register configure parts of memory as read-only
Data Retention
    20 years typical                                                  Software Features

Device ID                                                                   SPI Bus Compatible Serial Interface
    RDID (9Fh), READ_ID (90h) and RES (ABh) commands to read
       manufacturer and device ID information                           Hardware Features
    RES command one-byte electronic signature for backward
       compatibility                                                     x8 Parallel Programming Mode (for 16-pin SO package only)

General Description

                        The S25FL128P is a 3.0 Volt (2.7 V to 3.6 V), single-power-supply Flash memory device. The device consists
                        of 64 sectors of 256 KB memory, or 256 sectors of 64 KB memory.

                        The device accepts data written to SI (Serial Input) and outputs data on SO (Serial Output). The devices are
                        designed to be programmed in-system with the standard system 3.0 volt VCC supply.

                        The memory can be programmed 1 to 256 bytes at a time, using the Page Program command. The device
                        supports Sector Erase and Bulk Erase commands.

                        Each device requires only a 3.0 volt power supply (2.7 V to 3.6 V) for both read and write functions. Internally
                        generated and regulated voltages are provided for the program operations. This device requires a high
                        voltage supply to WP#/ACC pin for the Accelerated Programming mode.

Publication Number S25FL128P_00                                         Revision 04  Issue Date July 2, 2007

This document states the current technical specifications regarding the Spansion product(s) described herein. The Preliminary status of this document indicates that product qual-
ification has been completed, and that initial production has begun. Due to the phases of the manufacturing process that require maintaining efficiency and quality, this document
may be revised by subsequent versions or modifications due to changes in technical specifications.
   Data Sheet (Preliminary)

Table of Contents

                        Distinctive Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

                        General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

                        1. Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

                        2. Connection Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

                        3. Input/Output Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

                        4. Logic Symbol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

                        5. Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
                                 5.1 Valid Combinations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

                        6. Spansion SPI Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

                        7. Device Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                 7.1 Byte or Page Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                 7.2 Sector Erase / Bulk Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                 7.3 Monitoring Write Operations Using the Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                 7.4 Active Power and Standby Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                 7.5 Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                 7.6 Data Protection Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                 7.7 Hold Mode (HOLD#) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

                        8. Sector Address Table. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

                        9. Parallel Mode (for 16-pin SO package only). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

                        10. Accelerated Programming Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

                        11. Command Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
                                 11.1 Read Data Bytes (READ: 03h) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
                                 11.2 Read Data Bytes at Higher Speed (FAST_READ: 0Bh) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
                                 11.3 Read Identification (RDID: 9Fh). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
                                 11.4 Read Manufacturer and Device ID (READ_ID: 90h) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
                                 11.5 Write Enable (WREN: 06h) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
                                 11.6 Write Disable (WRDI: 04h). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
                                 11.7 Read Status Register (RDSR: 05h) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
                                 11.8 Write Status Register (WRSR: 01h). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
                                 11.9 Page Program (PP: 02h) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
                                 11.10 Sector Erase (SE: 20h, D8h) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
                                 11.11 Bulk Erase (BE: C7h, 60h). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
                                 11.12 Deep Power Down (DP: B9h) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
                                 11.13 Release from Deep Power Down (RES: ABh) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
                                 11.14 Release from Deep Power Down and Read Electronic Signature (RES: ABh) . . . . . . . . . . . 36
                                 11.15 Command Definitions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

                        12. Program Acceleration via WP#/ACC pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

                        13. Power-up and Power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

                        14. Initial Delivery State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

                        15. Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

                        16. Operating Ranges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

                        17. DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

                        18. Test Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

                        19. AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

                        20. Physical Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
                                 20.1 SO3 016 wide--16-pin Plastic Small Outline Package (300-mil Body Width) . . . . . . . . . . . . 45
                                 20.2 WSON 8-contact (6 x 8 mm) No-Lead Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

                        21. Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

4  S25FL128P                 S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

Figures

         Figure 2.1 16-pin Plastic Small Outline Package (SO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
         Figure 2.2 8-Pin WSON Package (6 x 8 mm) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
         Figure 6.1 Bus Master and Memory Devices on the SPI Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
         Figure 6.2 SPI Modes Supported . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
         Figure 7.1 Hold Mode Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
         Figure 11.1 Read Data Bytes (READ) Command Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
         Figure 11.2 Parallel Read Instruction Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
         Figure 11.3 Read Data Bytes at Higher Speed (FAST_READ) Command Sequence . . . . . . . . . . . . . . . 21
         Figure 11.4 Read Identification Command Sequence and Data Out Sequence. . . . . . . . . . . . . . . . . . . . 22
         Figure 11.5 Parallel Read_ID Command Sequence and Data Out Sequence . . . . . . . . . . . . . . . . . . . . . 23
         Figure 11.6 Serial READ_ID Instruction Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
         Figure 11.7 Parallel Read_ID Instruction Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
         Figure 11.8 Write Enable (WREN) Command Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
         Figure 11.9 Write Disable (WRDI) Command Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
         Figure 11.10 Read Status Register (RDSR) Command Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
         Figure 11.11 Parallel Read Status Register (RDSR) Instruction Sequence . . . . . . . . . . . . . . . . . . . . . . . .28
         Figure 11.12 Write Status Register (WRSR) Command Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
         Figure 11.13 Parallel Write Status Register (WRSR) Command Sequence . . . . . . . . . . . . . . . . . . . . . . . . 29
         Figure 11.14 Page Program (PP) Command Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
         Figure 11.15 Parallel Page Program (PP) Instruction Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
         Figure 11.16 Sector Erase (SE) Command Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
         Figure 11.17 Bulk Erase (BE) Command Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
         Figure 11.18 Deep Power Down (DP) Command Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
         Figure 11.19 Release from Deep Power Down (RES) Command Sequence . . . . . . . . . . . . . . . . . . . . . . . 36
         Figure 11.20 Serial Release from Deep Power Down and

                            Read Electronic Signature (RES) Command Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37
         Figure 11.21 Parallel Release from Deep Power Down and

                            Read Electronic Signature (RES) Command Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37
         Figure 12.1 ACC Program Acceleration Timing Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38
         Figure 13.1 Power-Up Timing Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
         Figure 15.1 Maximum Negative Overshoot Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
         Figure 15.2 Maximum Positive Overshoot Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
         Figure 18.1 AC Measurements I/O Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
         Figure 19.1 SPI Mode 0 (0,0) Input Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
         Figure 19.2 SPI Mode 0 (0,0) Output Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
         Figure 19.3 HOLD# Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
         Figure 19.4 Write Protect Setup and Hold Timing during WRSR when SRWD=1 . . . . . . . . . . . . . . . . . . 44

July 2, 2007 S25FL128P_00_04  S25FL128P                 5
                    Data Sheet (Preliminary)

Tables

        Table 5.1   S25FL128P Valid Combinations Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10
        Table 7.1   S25FL128P Protected Area Sizes (Uniform 256 KB sector) . . . . . . . . . . . . . . . . . . . . . . . . . .13
        Table 7.2   S25FL128P Protected Area Sizes (Uniform 64 KB sector) . . . . . . . . . . . . . . . . . . . . . . . . . . .13
        Table 8.1   S25FL128P Device Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14
        Table 8.2   S25FL128P Sector Address Table (Uniform 256 KB sector) . . . . . . . . . . . . . . . . . . . . . . . . .15
        Table 8.3   S25FL128P Sector Address Table (Uniform 64 KB sector) . . . . . . . . . . . . . . . . . . . . . . . . . .16
        Table 11.1  Manufacturer & Device Identification, RDID (9Fh) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
        Table 11.2  READ_ID Command and Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25
        Table 11.3  S25FL128P Status Register (Uniform 256 KB sector) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26
        Table 11.4  S25FL128P Status Register (Uniform 64 KB sector) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
        Table 11.5  Protection Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30
        Table 11.6  Command Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38
        Table 12.1  ACC Program Acceleration Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38
        Table 13.1  Power-Up Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39
        Table 15.1  Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40
        Table 16.1  Operating Ranges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40
        Table 17.1  DC Characteristics (CMOS Compatible) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41
        Table 18.1  Test Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41
        Table 19.1  AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42

6                   S25FL128P                 S25FL128P_00_04 July 2, 2007
                                        Data Sheet (Preliminary)

1. Block Diagram

                              SRAM                                PS

                                                                  X

                                                                  D

                                         Array - L                E          Array - R

                                                                  C

                              Logic

                                     RD                           DATA PATH

                                                    IO

                                     CS#
                                                  SCK

                                                               SI
                                                                             SO/PO[7-0]

                                                                                           GND
                                                                                                        VCC
                                                                                                                      HOLD#
                                                                                                                                   WP#/ACC

July 2, 2007 S25FL128P_00_04         S25FL128P                                                                                              7
                        Data Sheet (Preliminary)

2. Connection Diagrams

                        Figure 2.1 16-pin Plastic Small Outline Package (SO)

                        HOLD# 1                 16 SCK
                                                15 SI
                        VCC 2                   14 PO6
                                                13 PO5
                         NC 3                   12 PO4
                        PO2 4                   11 PO3
                        PO1 5                   10 GND
                        PO0 6
                                                  9 WP#/ACC
                        CS#         7

                        SO/PO7 8

                        Figure 2.2 8-Pin WSON Package (6 x 8 mm)

                               CS#     1        8  VCC
                                SO                 HOLD#
                        WP#/ACC        2        7  SCK
                              GND                  SI
                                          WSON

                                       3        6

                                       4        5

8                       S25FL128P                                 S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

3. Input/Output Descriptions                                                   I/O                                             Description
                                                                            Output
                                                     Signal Name         Input/Output  Transfers data serially out of the device on the falling edge of SCK.
                                SO (Signal Data Output)                      Input
                                PO[70] (Parallel Data Input/Output)         Input     Transfers parallel data into the device on the rising edge of SCK or out of
                                SI (Serial Data Input)                                 the device on the falling edge of SCK.
                                SCK (Serial Clock)                           Input
                                                                                       Transfers data serially into the device. Device latches commands,
                                CS# (Chip Select)                            Input     addresses, and program data on SI on the rising edge of SCK.

                                HOLD# (Hold)                                 Input     Provides serial interface timing. Latches commands, addresses, and data
                                                                             Input     on SI on rising edge of SCK. Triggers output on SO after the falling edge
                                WP#/ACC                                      Input     of SCK.
                                (Write Protect/Accelerated Programming)
                                VCC                                                    Places device in active power mode when driven low. Deselects device
                                GND                                                    and places SO at high impedance when high. After power-up, device
                                                                                       requires a falling edge on CS# before any command is written. Device is
                                                                                       in standby mode when a program, erase, or Write Status Register
                                                                                       operation is not in progress.

                                                                                       Pauses any serial communication with the device without deselecting it.
                                                                                       When driven low, SO is at high impedance, and all input at SI and SCK
                                                                                       are ignored. Requires that CS# also be driven low.

                                                                                       When driven low, prevents any program or erase command from altering
                                                                                       the data in the protected memory area specified by Status Register bits
                                                                                       (BP bits). If the system asserts VHH on this pin, accelerated
                                                                                       programming operation is provided.

                                                                                       Supply Voltage

                                                                                       Ground

4. Logic Symbol

                                                      VCC                              SO
                                                                                       PO[7-0] (For 16-pin SO package)
                                       SI
                                    SCK
                                     CS#
                              WP#/ACC
                                 HOLD#

                                                      GND

July 2, 2007 S25FL128P_00_04                                             S25FL128P                                      9
                           Data Sheet (Preliminary)

5. Ordering Information

                        The ordering part number is formed by a valid combination of the following:

     S25FL  128     P  0X  M      F  I         00 1

                                                     PACKING TYPE
                                                     1 = Tube
                                                     3 = 13" Tape and Reel

                                                     MODEL NUMBER (Additional Ordering Options)
                                                     00 = Uniform 64 KB sector product
                                                     01 = Uniform 256 KB sector product

                                                     TEMPERATURE RANGE
                                                     I = Industrial (40C to + 85C)

                                                     PACKAGE MATERIALS
                                                     F = Lead (Pb)-free

                                                                           PACKAGE TYPE
                                                                           M = 16-pin SO package
                                                                           N = 8-pin WSON package

                                                                           SPEED
                                                                           0X = 104 MHz

                                                                           DEVICE TECHNOLOGY
                                                                           P = 0.09 m MirrorBit Process Technology

                                                                           DENSITY
                                                                           128 = 128 Mbit
                           DEVICE FAMILY

                           S25FL
                           Spansion Memory 3.0 Volt-only, Serial Peripheral Interface (SPI) Flash Memory

                           Table 5.1 S25FL128P Valid Combinations Table

                       S25FL128P Valid Combinations

     Base Ordering  Speed Option   Package &          Model                                          Package Marking
      Part Number                 Temperature        Number Packing Type                                 (See Note)

       S25FL128P       0X            MFI, NFI        00                              1, 3              FL128P + I + F

                                                     01                                               FL128P + I + FL

     Note
     Package marking omits leading "S25" and speed, package, and model number form.

5.1  Valid Combinations

              Table 5.1 lists the valid combinations configurations planned to be supported in volume for this device.

10                                S25FL128P                                                          S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

6. Spansion SPI Modes

                        A microcontroller can use either of its two SPI modes to control Spansion SPI Flash memory devices:
                         CPOL = 0, CPHA = 0 (Mode 0)
                         CPOL = 1, CPHA = 1 (Mode 3)
                        Input data is latched in on the rising edge of SCK, and output data is available from the falling edge of SCK for
                        both modes.
                        When the bus master is in standby mode, SCK is as shown in Figure 6.2 for each of the two modes:
                         SCK remains at 0 for (CPOL = 0, CPHA = 0 Mode 0)
                         SCK remains at 1 for (CPOL = 1, CPHA = 1 Mode 3)

                                                        Figure 6.1 Bus Master and Memory Devices on the SPI Bus

                              SO

SPI Interface with            SI

(CPOL, CPHA) =                SCK

(0, 0) or (1, 1)

                                     SCK SO SI          SCK SO SI                   SCK SO SI

Bus Master

                                          SPI Memory             SPI Memory              SPI Memory
                                             Device                 Device                  Device

CS3 CS2 CS1

                                     CS#              HOLD# CS#              HOLD#  CS#              HOLD#

                                          WP#/ACC                WP#/ACC                 WP#/ACC

Note
The Write Protect/Accelerated Programming (WP#/ACC) and Hold (HOLD#) signals should be driven high (logic level 1) or low (logic level 0)
as appropriate.

                                     Figure 6.2 SPI Modes Supported

                     CS#
CPOL CPHA

Mode 0 0                      0 SCK

Mode 3 1                      1 SCK

                              SI     MSB

                              SO                                             MSB

July 2, 2007 S25FL128P_00_04         S25FL128P                                                              11
     Data Sheet (Preliminary)

7. Device Operations

                        All Spansion SPI devices (S25FL-P) accept and output data in bytes (8 bits at a time).

7.1  Byte or Page Programming

              Programming data requires two commands: Write Enable (WREN), which is one byte, and a Page Program
              (PP) sequence, which consists of four bytes plus data. The Page Program sequence accepts from 1 byte up
              to 256 consecutive bytes of data (which is the size of one page) to be programmed in one operation.
              Programming means that bits can either be left at 0, or programmed from 1 to 0. Changing bits from 0 to 1
              requires an erase operation. Before this can be applied, the bytes of the memory need to be first erased to all
              1's (FFh) before any programming.

7.2 Sector Erase / Bulk Erase

                        The Sector Erase (SE) and Bulk Erase (BE) commands set all the bits in a sector or the entire memory array
                        to 1. While bits can be individually programmed from a 1 to 0, erasing bits from 0 to 1 must be done on a
                        sector-wide (SE) or array-wide (BE) level. Before this can be applied, the memory array need to be first
                        erased to all 1's (FFh) before any programming.

7.3 Monitoring Write Operations Using the Status Register

                        The host system can determine when a Write Status Register, program, or erase operation is complete by
                        monitoring the Write in Progress (WIP) bit in the Status Register. The Read from Status Register command
                        provides the state of the WIP bit.

7.4  Active Power and Standby Power Modes
7.5
              The device is enabled and in the Active Power mode when Chip Select (CS#) is Low. When CS# is high, the
              device is disabled, but may still be in the Active Power mode until all program, erase, and Write Status
              Register operations have completed. The device then goes into the Standby Power mode, and power
              consumption drops to ISB. The Deep Power Down (DP) command provides additional data protection against
              inadvertent signals. After writing the DP command, the device ignores any further program or erase
              commands, and reduces its power consumption to IDP.

     Status Register

              The Status Register contains the status and control bits that can be read or set by specific commands (see
              Table Table 11.6, Command Definitions on page 38):

               Write In Progress (WIP): Indicates whether the device is performing a Write Status Register, program or
                  erase operation.

               Write Enable Latch (WEL): Indicates the status of the internal Write Enable Latch.

               Block Protect (BP2, BP1, BP0 for uniform 256 KB sector product: BP3, BP2, BP1, BP0 for uniform
                  64 KB sector product): Non-volatile bits that define memory area to be software-protected against
                  program and erase commands.

               Status Register Write Disable (SRWD): Places the device in the Hardware Protected mode when this bit
                  is set to 1 and the WP#/ACC input is driven low. In this mode, the non-volatile bits of the Status Register
                  (SRWD, BP3, BP2, BP1, BP0) become read-only bits.

7.6 Data Protection Modes

                        Spansion SPI Flash memory devices provide the following data protection methods:

                         The Write Enable (WREN) command: Must be written prior to any command that modifies data. The
                           WREN command sets the Write Enable Latch (WEL) bit. The WEL bit resets (disables writes) on power-up
                           or after the device completes the following commands:

                              Page Program (PP)

12   S25FL128P                 S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

               Sector Erase (SE)

               Bulk Erase (BE)

               Write Disable (WRDI)

               Write Status Register (WRSR)

           Software Protected Mode (SPM): The Block Protect (BP2, BP1, BP0 for uniform 256 KB sector product:
             BP3, BP2, BP1, BP0 for uniform 64 KB sector product) bits define the section of the memory array that can
             be read but not programmed or erased. Table 7.1 shows the sizes and address ranges of protected areas
             that are defined by Status Register bits BP2:BP0 for uniform 256 KB sector product, BP3:BP0 for uniform
             64 KB sector product).

           Hardware Protected Mode (HPM): The Write Protect (WP#/ACC) input and the Status Register Write
             Disable (SRWD) bit together provide write protection.

           Clock Pulse Count: The device verifies that all program, erase, and Write Status Register commands
             consist of a clock pulse count that is a multiple of eight before executing them.

                                 Table 7.1 S25FL128P Protected Area Sizes (Uniform 256 KB sector)

              Status Register                                   Memory Array                               Protected
             Block Protect Bits                                                                            Portion of
                                                                                                         Total Memory
          BP2 BP1 BP0                  Protected  Protected Sectors    Unprotected         Unprotected
                                   Address Range                     Address Range            Sectors          Area
                                                                                                                 0
          0              0    0           None            (0)        000000h-FFFFFFh      (64) SA63:SA0
                                 FC0000h-FFFFFFh                                          (32) SA62:SA0        1/64
          0              0    1  F80000h-FFFFFFh       (1) SA63      000000h-FBFFFFh      (16) SA61:SA0        1/32
                                 F00000h-FFFFFFh                                          (8) SA59:SA0         1/16
          0              1    0  E00000h-FFFFFFh  (2) SA63:SA62      000000h-F7FFFFh      (4) SA55:SA0          1/8
                                 C00000h-FFFFFFh                                          (2) SA47:SA0          1/4
          0              1    1  800000h-FFFFFFh  (4) SA63:SA60      000000h-EFFFFFh      (1) SA31:SA0          1/2
                                 000000h-FFFFFFh                                                                 All
          1              0    0                   (8) SA63:SA56      000000h-DFFFFFh              (0)

          1              0    1                   (16) SA63:SA48     000000h-BFFFFFh

          1              1    0                   (32) SA63:SA32     000000h-7FFFFFh

          1              1    1                   (64) SA63:SA0               None

                         Table 7.2 S25FL128P Protected Area Sizes (Uniform 64 KB sector)

      Status Register                                  Memory Array                                        Protected
     Block Protect Bits                                                                                    Portion of
                                                                                                         Total Memory
BP3  BP2  BP1            BP0        Protected  Protected Sectors       Unprotected      Unprotected
                                Address Range                        Address Range          Sectors            Area
                                                                                                                 0
0    0    0              0             None       (0)                000000h-FFFFFFh  (256) SA255:SA0
                              FE0000h-FFFFFFh                                         (128) SA253:SA0         1/128
0    0    0              1    FC0000h-FFFFFFh  (2) SA255:SA254       000000h-FDFFFFh  (64) SA251:SA0           1/64
                              F80000h-FFFFFFh                                         (32) SA247:SA0           1/32
0    0    1              0    F00000h-FFFFFFh  (4) SA255:SA252       000000h-FBFFFFh  (16) SA239:SA0           1/16
                              E00000h-FFFFFFh                                                                   1/8
0    0    1              1    C00000h-FFFFFFh  (8) SA255:SA248       000000h-F7FFFFh   (8) SA223:SA0            1/4
                              800000h-FFFFFFh                                          (4) SA191:SA0            1/2
0    1    0              0    000000h-FFFFFFh  (16) SA255:SA240      000000h-EFFFFFh   (2) SA127:SA0             All
                              000000h-FFFFFFh                                                                    All
0    1    0              1    000000h-FFFFFFh  (32) SA255:SA224      000000h-DFFFFFh           (0)               All
                              000000h-FFFFFFh                                                  (0)               All
0    1    1              0    000000h-FFFFFFh  (64) SA255:SA192      000000h-BFFFFFh           (0)               All
                              000000h-FFFFFFh                                                  (0)               All
0    1    1              1    000000h-FFFFFFh  (128) SA255:SA128     000000h-7FFFFFh           (0)               All
                              000000h-FFFFFFh                                                  (0)               All
1    0    0              0                     (256) SA255:SA0       None                      (0)
                                                                                               (0)
1    0    0              1                     (256) SA255:SA0       None

1    0    1              0                     (256) SA255:SA0       None

1    0    1              1                     (256) SA255:SA0       None

1    1    0              0                     (256) SA255:SA0       None

1    1    0              1                     (256) SA255:SA0       None

1    1    1              0                     (256) SA255:SA0       None

1    1    1              1                     (256) SA255:SA0       None

July 2, 2007 S25FL128P_00_04                   S25FL128P                                                 13
                         Data Sheet (Preliminary)

7.7  Hold Mode (HOLD#)

              The Hold input (HOLD#) stops any serial communication with the device, but does not terminate any Write
              Status Register, program or erase operation that is currently in progress.
              The Hold mode starts on the falling edge of HOLD# if SCK is also low (see Figure 7.1 on page 14, standard
              use). If the falling edge of HOLD# does not occur while SCK is low, the Hold mode begins after the next falling
              edge of SCK (non-standard use).
              The Hold mode ends on the rising edge of HOLD# signal (standard use) if SCK is also low. If the rising edge
              of HOLD# does not occur while SCK is low, the Hold mode ends on the next falling edge of CLK (non-
              standard use) See Figure 7.1.
              The SO output is high impedance, and the SI and SCK inputs are ignored (don't care) for the duration of the
              Hold mode.
              CS# must remain low for the entire duration of the Hold mode to ensure that the device internal logic remains
              unchanged. If CS# goes high while the device is in the Hold mode, the internal logic is reset. To prevent the
              device from reverting to the Hold mode when device communication is resumed, HOLD# must be held high,
              followed by driving CS# low.

                                                                 Figure 7.1 Hold Mode Operation

                        SCK

                    HOLD#

                              Hold                       Hold
                            Condition                 Condition
                         (standard use)          (non-standard use)

8. Sector Address Table

                        Table 8.1 shows the size of the memory array, sectors, and pages. The device uses pages to cache the
                        program data before the data is programmed into the memory array. Each page or byte can be individually
                        programmed (bits are changed from 1 to 0). The data is erased (bits are changed from 0 to 1) on a sector- or
                        device-wide basis using the SE or BE commands. Table 8.2 shows the starting and ending address for each
                        sector. The complete set of sectors comprises the memory array of the Flash device.

                         Table 8.1 S25FL128P Device Organization

     Each Device has         Each Sector has     Each Page has    bytes
          16,777,216     262144 (256 KB sector)          256      pages
                                                          --      sectors
             65,536       65536 (64 KB sector)            --
     64 (256 KB sector)   1024 (256 KB sector)
     256 (64 KB sector)
                            256 (64 KB sector)

                                       --

14                       S25FL128P                                S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

                              Table 8.2 S25FL128P Sector Address Table (Uniform 256 KB sector)

Sector                        Address Range             Sector  Address Range
   63                                                      31
   62                         FC0000h  FFFFFFh             30   7C0000h                         7FFFFFh
   61                                                      29
   60                         F80000h  FBFFFFh             28   780000h                         7BFFFFh
   59                                                      27
   58                         F40000h  F7FFFFh             26   740000h                         77FFFFh
   57                                                      25
   56                         F00000h  F3FFFFh             24   700000h                         73FFFFh
   55                                                      23
   54                         EC0000h  EFFFFFh             22   6C0000h                         6FFFFFh
   53                                                      21
   52                         E80000h  EBFFFFh             20   680000h                         6BFFFFh
   51                                                      19
   50                         E40000h  E7FFFFh             18   640000h                         67FFFFh
   49                                                      17
   48                         E00000h  E3FFFFh             16   600000h                         63FFFFh
   47                                                      15
   46                         DC0000h  DFFFFFh             14   5C0000h                         5FFFFFh
   45                                                      13
   44                         D80000h  DBFFFFh             12   580000h                         5BFFFFh
   43                                                      11
   42                         D40000h  D7FFFFh             10   540000h                         57FFFFh
   41                                                      9
   40                         D00000h  D3FFFFh             8    500000h                         53FFFFh
   39                                                      7
   38                         CC0000h  CFFFFFh             6    4C0000h                         4FFFFFh
   37                                                      5
   36                         C80000h  CBFFFFh             4    480000h                         4BFFFFh
   35                                                      3
   34                         C40000h  C7FFFFh             2    440000h                         47FFFFh
   33                                                      1
   32                         C00000h  C3FFFFh             0    400000h                         43FFFFh

                              BC0000h  BFFFFFh                  3C0000h                         3FFFFFh

                              B80000h  BBFFFFh                  380000h                         3BFFFFh

                              B40000h  B7FFFFh                  340000h                         37FFFFh

                              B00000h  B3FFFFh                  300000h                         33FFFFh

                              AC0000h  AFFFFFh                  2C0000h                         2FFFFFh

                              A80000h  ABFFFFh                  280000h                         2BFFFFh

                              A40000h  A7FFFFh                  240000h                         27FFFFh

                              A00000h  A3FFFFh                  200000h                         23FFFFh

                              9C0000h  9FFFFFh                  1C0000h                         1FFFFFh

                              980000h  9BFFFFh                  180000h                         1BFFFFh

                              940000h  97FFFFh                  140000h                         17FFFFh

                              900000h  93FFFFh                  100000h                         13FFFFh

                              8C0000h  8FFFFFh                  0C0000h                         0FFFFFh

                              880000h  8BFFFFh                  080000h                         0BFFFFh

                              840000h  87FFFFh                  040000h                         07FFFFh

                              800000h  83FFFFh                  000000h                         03FFFFh

July 2, 2007 S25FL128P_00_04           S25FL128P                                                         15
                                      Data Sheet (Preliminary)

                     Table 8.3 S25FL128P Sector Address Table (Uniform 64 KB sector) (Sheet 1 of 2)

    Sector  Address Range     Sector  Address Range       Sector  Address Range
      255                       207                         159
      254   FF0000h  FFFFFFh    206   CF0000h    CFFFFFh    158   9F0000h                            9FFFFFh
      253                       205                         157
      252   FE0000h  FEFFFFh    204   CE0000h    CEFFFFh    156   9E0000h                            9EFFFFh
      251                       203                         155
      250   FD0000h  FDFFFFh    202   CD0000h    CDFFFFh    154   9D0000h                            9DFFFFh
      249                       201                         153
      248   FC0000h  FCFFFFh    200   CC0000h    CCFFFFh    152   9C0000h                            9CFFFFh
      247                       199                         151
      246   FB0000h  FBFFFFh    198   CB0000h    CBFFFFh    150   9B0000h                            9BFFFFh
      245                       197                         149
      244   FA0000h  FAFFFFh    196   CA0000h    CAFFFFh    148   9A0000h                            9AFFFFh
      243                       195                         147
      242   F90000h  F9FFFFh    194   C90000h    C9FFFFh    146   990000h                            99FFFFh
      241                       193                         145
      240   F80000h  F8FFFFh    192   C80000h    C8FFFFh    144   980000h                            98FFFFh
      239                       191                         143
      238   F70000h  F7FFFFh    190   C70000h    C7FFFFh    142   970000h                            97FFFFh
      237                       189                         141
      236   F60000h  F6FFFFh    188   C60000h    C6FFFFh    140   960000h                            96FFFFh
      235                       187                         139
      234   F50000h  F5FFFFh    186   C50000h    C5FFFFh    138   950000h                            95FFFFh
      233                       185                         137
      232   F40000h  F4FFFFh    184   C40000h    C4FFFFh    136   940000h                            94FFFFh
      231                       183                         135
      230   F30000h  F3FFFFh    182   C30000h    C3FFFFh    134   930000h                            93FFFFh
      229                       181                         133
      228   F20000h  F2FFFFh    180   C20000h    C2FFFFh    132   920000h                            92FFFFh
      227                       179                         131
      226   F10000h  F1FFFFh    178   C10000h    C1FFFFh    130   910000h                            91FFFFh
      225                       177                         129
      224   F00000h  F0FFFFh    176   C00000h    C0FFFFh    128   900000h                            90FFFFh
      223                       175                         127
      222   EF0000h  EFFFFFh    174   BF0000h    BFFFFFh    126   8F0000h                            8FFFFFh
      221                       173                         125
      220   EE0000h  EEFFFFh    172   BE0000h    BEFFFFh    124   8E0000h                            8EFFFFh
      219                       171                         123
      218   ED0000h  EDFFFFh    170   BD0000h    BDFFFFh    122   8D0000h                            8DFFFFh
      217                       169                         121
      216   EC0000h  ECFFFFh    168   BC0000h    BCFFFFh    120   8C0000h                            8CFFFFh
      215                       167                         119
      214   EB0000h  EBFFFFh    166   BB0000h    BBFFFFh    118   8B0000h                            8BFFFFh
      213                       165                         117
      212   EA0000h  EAFFFFh    164   BA0000h    BAFFFFh    116   8A0000h                            8AFFFFh
      211                       163                         115
      210   E90000h  E9FFFFh    162   B90000h    B9FFFFh    114   890000h                            89FFFFh
      209                       161                         113
      208   E80000h  E8FFFFh    160   B80000h    B8FFFFh    112   880000h                            88FFFFh

            E70000h  E7FFFFh          B70000h    B7FFFFh          870000h                            87FFFFh

            E60000h  E6FFFFh          B60000h    B6FFFFh          860000h                            86FFFFh

            E50000h  E5FFFFh          B50000h    B5FFFFh          850000h                            85FFFFh

            E40000h  E4FFFFh          B40000h    B4FFFFh          840000h                            84FFFFh

            E30000h  E3FFFFh          B30000h    B3FFFFh          830000h                            83FFFFh

            E20000h  E2FFFFh          B20000h    B2FFFFh          820000h                            82FFFFh

            E10000h  E1FFFFh          B10000h    B1FFFFh          810000h                            81FFFFh

            E00000h  E0FFFFh          B00000h    B0FFFFh          800000h                            80FFFFh

            DF0000h  DFFFFFh          AF0000h    AFFFFFh          7F0000h                            7FFFFFh

            DE0000h  DEFFFFh          AE0000h    AEFFFFh          7E0000h                            7EFFFFh

            DD0000h  DDFFFFh          AD0000h    ADFFFFh          7D0000h                            7DFFFFh

            DC0000h  DCFFFFh          AC0000h    ACFFFFh          7C0000h                            7CFFFFh

            DB0000h  DBFFFFh          AB0000h    ABFFFFh          7B0000h                            7BFFFFh

            DA0000h  DAFFFFh          AA0000h    AAFFFFh          7A0000h                            7AFFFFh

            D90000h  D9FFFFh          A90000h    A9FFFFh          790000h                            79FFFFh

            D80000h  D8FFFFh          A80000h    A8FFFFh          780000h                            78FFFFh

            D70000h  D7FFFFh          A70000h    A7FFFFh          770000h                            77FFFFh

            D60000h  D6FFFFh          A60000h    A6FFFFh          760000h                            76FFFFh

            D50000h  D5FFFFh          A50000h    A5FFFFh          750000h                            75FFFFh

            D40000h  D4FFFFh          A40000h    A4FFFFh          740000h                            74FFFFh

            D30000h  D3FFFFh          A30000h    A3FFFFh          730000h                            73FFFFh

            D20000h  D2FFFFh          A20000h    A2FFFFh          720000h                            72FFFFh

            D10000h  D1FFFFh          A10000h    A1FFFFh          710000h                            71FFFFh

            D00000h  D0FFFFh          A00000h    A0FFFFh          700000h                            70FFFFh

16                                    S25FL128P                   S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

                 Table 8.3 S25FL128P Sector Address Table (Uniform 64 KB sector) (Sheet 2 of 2)

Sector  Address Range         Sector  Address Range       Sector  Address Range
  111                            71                          31
  110   6F0000h  6FFFFFh         70   470000h    47FFFFh     30   1F0000h                        1FFFFFh
  109                            69                          29
  108   6E0000h  6EFFFFh         68   460000h    46FFFFh     28   1E0000h                        1EFFFFh
  107                            67                          27
  106   6D0000h  6DFFFFh         66   450000h    45FFFFh     26   1D0000h                        1DFFFFh
  105                            65                          25
  104   6C0000h  6CFFFFh         64   440000h    44FFFFh     24   1C0000h                        1CFFFFh
  103                            63                          23
  102   6B0000h  6BFFFFh         62   430000h    43FFFFh     22   1B0000h                        1BFFFFh
  101                            61                          21
  100   6A0000h  6AFFFFh         60   420000h    42FFFFh     20   1A0000h                        1AFFFFh
   99                            59                          19
   98   690000h  69FFFFh         58   410000h    41FFFFh     18   190000h                        19FFFFh
   97                            57                          17
   96   680000h  68FFFFh         56   400000h    40FFFFh     16   180000h                        18FFFFh
   95                            55                          15
   94   670000h  67FFFFh         54   3F0000h    3FFFFFh     14   170000h                        17FFFFh
   93                            53                          13
   92   660000h  66FFFFh         52   3E0000h    3EFFFFh     12   160000h                        16FFFFh
   91                            51                          11
   90   650000h  65FFFFh         50   3D0000h    3DFFFFh     10   150000h                        15FFFFh
   89                            49                          9
   88   640000h  64FFFFh         48   3C0000h    3CFFFFh     8    140000h                        14FFFFh
   87                            47                          7
   86   630000h  63FFFFh         46   3B0000h    3BFFFFh     6    130000h                        13FFFFh
   85                            45                          5
   84   620000h  62FFFFh         44   3A0000h    3AFFFFh     4    120000h                        12FFFFh
   83                            43                          3
   82   610000h  61FFFFh         42   390000h    39FFFFh     2    110000h                        11FFFFh
   81                            41                          1
   80   600000h  60FFFFh         40   380000h    38FFFFh     0    100000h                        10FFFFh
   79                            39
   78   5F0000h  5FFFFFh         38   370000h    37FFFFh          0F0000h                        0FFFFFh
   77                            37
   76   5E0000h  5EFFFFh         36   360000h    36FFFFh          0E0000h                        0EFFFFh
   75                            35
   74   5D0000h  5DFFFFh         34   350000h    35FFFFh          0D0000h                        0DFFFFh
   73                            33
   72   5C0000h  5CFFFFh         32   340000h    34FFFFh          0C0000h                        0CFFFFh

        5B0000h  5BFFFFh              330000h    33FFFFh          0B0000h                        0BFFFFh

        5A0000h  5AFFFFh              320000h    32FFFFh          0A0000h                        0AFFFFh

        590000h  59FFFFh              310000h    31FFFFh          090000h                        09FFFFh

        580000h  58FFFFh              300000h    30FFFFh          080000h                        08FFFFh

        570000h  57FFFFh              2F0000h    2FFFFFh          070000h                        07FFFFh

        560000h  56FFFFh              2E0000h    2EFFFFh          060000h                        06FFFFh

        550000h  55FFFFh              2D0000h    2DFFFFh          050000h                        05FFFFh

        540000h  54FFFFh              2C0000h    2CFFFFh          040000h                        04FFFFh

        530000h  53FFFFh              2B0000h    2BFFFFh          030000h                        03FFFFh

        520000h  52FFFFh              2A0000h    2AFFFFh          020000h                        02FFFFh

        510000h  51FFFFh              290000h    29FFFFh          010000h                        01FFFFh

        500000h  50FFFFh              280000h    28FFFFh          000000h                        00FFFFh

        4F0000h  4FFFFFh              270000h    27FFFFh

        4E0000h  4EFFFFh              260000h    26FFFFh

        4D0000h  4DFFFFh              250000h    25FFFFh

        4C0000h  4CFFFFh              240000h    24FFFFh

        4B0000h  4BFFFFh              230000h    23FFFFh

        4A0000h  4AFFFFh              220000h    22FFFFh

        490000h  49FFFFh              210000h    21FFFFh

        480000h  48FFFFh              200000h    20FFFFh

July 2, 2007 S25FL128P_00_04          S25FL128P                                                           17
                                                                  Data Sheet (Preliminary)

9. Parallel Mode (for 16-pin SO package only)

                        The parallel mode provides 8 bits of input/output to increase factory production throughput at the customer
                        manufacturing facilities. This function is recommended for increasing production throughput. Entering Parallel
                        mode requires issuing the Enter Parallel Mode command (55h). After writing the Parallel Mode Entry
                        command and pulling CS# high, the available commands are Read, Write Enable (WREN), Write Disable
                        (WRDI), Page Program (PP), Sector Erase (SE), Bulk Erase (BE), Write Status Register (WRSR), Read
                        Status Register (RDSR), Release from Deep Power Down/Release from Deep Power Down and Read
                        Electronic Signature (RES), Write Enable (WREN), Write Disable (WRDI), Deep Power Down (DP), Read
                        Identification (RDID) and Read ID (READ_ID).

                        The flash memory will remain in Parallel mode until either the Parallel Mode Exit command (45h) is issued, or
                        until a power-down / power-up sequence has been completed, after which the flash memory will exit parallel
                        mode automatically and switch back to serial mode (no power-down will be necessary to switch back to serial
                        mode if the Parallel Mode Exit command is issued).

                        In parallel mode, the maximum SCK clock frequency is limited to 6 MHz for Read Data Bytes and 10 MHz for
                        other operations. PO[6-0] can be left unconnected if the Parallel Mode functions are not needed. Fast-Read
                        command is not applicable in Parallel mode.

10. Accelerated Programming Operation

                        The device offers accelerated program operations through the ACC function. This function is primarily
                        intended to allow faster manufacturing throughput at the factory. If the system asserts VHH on this pin, the
                        device uses the higher voltage on the pin to reduce the time required for program operations. Removing VHH
                        from the WP#/ACC pin returns the device to normal operation. Note that the WP#/ACC pin must not be at
                        VHH for operations other than accelerated programming, or device damage may result. In addition, the WP#/
                        ACC pin must not be left floating or unconnected; inconsistent behavior of the device may result.

18  S25FL128P  S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

11. Command Definitions

                        The host system must shift all commands, addresses, and data in and out of the device, beginning with the
                        most significant bit. On the first rising edge of SCK after CS# is driven low, the device accepts the one-byte
                        command on SI (all commands are one byte long), most significant bit first. Each successive bit is latched on
                        the rising edge of SCK. Table 11.6 on page 38 lists the complete set of commands.

                        Every command sequence begins with a one-byte command code. The command may be followed by
                        address, data, both, or nothing, depending on the command. CS# must be driven high after the last bit of the
                        command sequence has been written.

                        The Read Data Bytes (READ), Read Status Register (RDSR), Read Data Bytes at Higher Speed
                        (FAST_READ) and Read Identification (RDID) command sequences are followed by a data output sequence
                        on SO. CS# can be driven high after any bit of the sequence is output to terminate the operation.

                        The Page Program (PP), Sector Erase (SE), Bulk Erase (BE), Write Status Register (WRSR), Write Enable
                        (WREN), or Write Disable (WRDI) commands require that CS# be driven high at a byte boundary, otherwise
                        the command is not executed. Since a byte is composed of eight bits, CS# must therefore be driven high
                        when the number of clock pulses after CS# is driven low is an exact multiple of eight.

                        The device ignores any attempt to access the memory array during a Write Status Register, program, or
                        erase operation, and continues the operation uninterrupted.

11.1 Read Data Bytes (READ: 03h)

11.1.1  Serial Mode

          The Read Data Bytes (READ-Serial Mode) command reads data from the memory array at the frequency
          (fSCK) presented at the SCK input, with a maximum speed of 40 MHz. The host system must first select the
          device by driving CS# low. The READ command is then written to SI, followed by a 3-byte address (A23-A0).
          Each bit is latched on the rising edge of SCK. The memory array data, at that address, are output serially on
          SO at a frequency fSCK, on the falling edge of SCK.

          Figure 11.1 and Table 11.6 detail the READ command sequence. The first byte specified can be at any
          location. The device automatically increments to the next higher address after each byte of data is output.
          The entire memory array can therefore be read with a single READ command. When the highest address is
          reached, the address counter reverts to 00000h, allowing the read sequence to continue indefinitely.

          The READ command is terminated by driving CS# high at any time during data output. The device rejects any
          READ command issued while it is executing a program, erase, or Write Status Register operation, and
          continues the operation uninterrupted.

                                          Figure 11.1 Read Data Bytes (READ) Command Sequence

        CS#                   0 1 2 3 4 5 6 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38 39

                    Mode 3

        SCK Mode 0

                              Command  24-Bit Address

        SI                              23 22 21  32 10

                                       MSB               Data Out 1                       Data Out 2

        SO  Hi-Z                                          7 6 5 4 3 2 107

                                                        MSB

July 2, 2007 S25FL128P_00_04           S25FL128P                                                      19
                       Data Sheet (Preliminary)

    11.1.2  Parallel Mode

              In parallel mode, the maximum SCK clock frequency is 6 MHz. The device requires a single clock cycle
              instead of eight clock cycles to access the next data byte. The memory array output will be the same as in the
              serial mode. The only difference is that a byte of data is output per clock cycle instead of a single bit. This
              means that 256 bytes of data can be copied into the 256 byte wide page write buffer in 256 clock cycles
              instead of in 2,048 clock cycles.

                                                      Figure 11.2 Parallel Read Instruction Sequence

                        CS#

                SCK    Instruction      24-Bit
                   SI   High Impedance  Address

            PO[7-0]                              Data Out

            Notes
            1. 1st Byte = "03h".
            2. 2nd Byte = Address 1, MSB first (bits 23 through 16).
            3. 3rd Byte = Address 2, MSB first (bits 15 through 8).
            4. 4th Byte = Address 3, MSB first (bits 7 through 0).
            5. From the 5th Byte, SO will output the array data.
            6. In parallel mode, the maximum clock frequency (Fsck) is 6 MHz.
            7. For parallel mode operation, the device requires an Enter Parallel Mode command (55h) before the READ command. An Exit Parallel

                Mode (45h) command or a power-down / power-up sequence is required to exit the parallel mode.

20                     S25FL128P                 S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

11.2  Read Data Bytes at Higher Speed (FAST_READ: 0Bh)

               The FAST_READ command reads data from the memory array at the frequency (fSCK) presented at the SCK
               input, with a maximum speed of 104 MHz. The host system must first select the device by driving CS# low.
               The FAST_READ command is then written to SI, followed by a 3-byte address (A23-A0) and a dummy byte.
               Each bit is latched on the rising edge of SCK. The memory array data, at that address, are output serially on
               SO at a frequency fSCK, on the falling edge of SCK.

               The FAST_READ command sequence is shown in Figure 11.3 and Table 11.6. The first byte specified can
               be at any location. The device automatically increments to the next higher address after each byte of data is
               output. The entire memory array can therefore be read with a single FAST_READ command. When the
               highest address is reached, the address counter reverts to 00000h, allowing the read sequence to continue
               indefinitely.

               The FAST_READ command is terminated by driving CS# high at any time during data output. The device
               rejects any FAST_READ command issued while it is executing a program, erase, or Write Status Register
               operation, and continues the operation uninterrupted. Note that the FAST_READ command is not valid in
               parallel mode.

                              Figure 11.3 Read Data Bytes at Higher Speed (FAST_READ) Command Sequence

      CS#

           Mode 3             0 1 2 3 4 5 6 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47
           Mode 0
      SCK

                              Command  24-Bit Address   Dummy Byte

      SI                               23 22 21  3 21 0 7 6 543 2 1 0

      SO   Hi-Z                                                        76 5 43 2 10 7

                                                                    MSB  DATA OUT 1  MSB
                                                                                               DATA OUT 2

July 2, 2007 S25FL128P_00_04           S25FL128P                                                                  21
                   Data Sheet (Preliminary)

11.3 Read Identification (RDID: 9Fh)

    11.3.1  Serial Mode

              The Read Identification (RDID) instruction opcode allows the 8-bit manufacturer identification to be read,
              follow by two bytes of device identification. The manufacturer identification is assigned by JEDEC. The device
              identification is assigned by the device manufacturer.

              Any Read Identification (RDID) instruction opcode issued while a program, erase, or write cycle is in progress
              is not decoded and has no effect on execution of the program, erase, or write cycle that is in progress.

              The device is first selected by driving the CS# chip select input pin to the logic low state. After this, the RDID
              8-bit instruction opcode is shifted in onto the SI serial input pin. After the last bit of the RDID instruction
              opcode is shifted into the device, a byte of manufacturer identification, two bytes of device identification and
              two bytes of extended device identification will be shifted sequentially out of the SO serial output pin. Each bit
              is shifted out during the falling edge of the SCK serial clock signal. The maximum clock frequency for the
              RDID (9Fh) command is at 40MHz (Normal Read).

              The Read Identification (RDID) instruction sequence is terminated by driving the CS# chip select input pin to
              the logic high state anytime during data output. After issuing any Read ID instruction opcodes (90h, 9Fh,
              ABh), driving the CS# chip select input pin to the logic high state will automatically send the device into the
              standby mode. Driving the CS# chip select input pin to the logic low state again will automatically send the
              device out of the standby mode and into the active mode.

                            Figure 11.4 Read Identification Command Sequence and Data Out Sequence

            CS#

            SCK    0 1 2 3 4 5 6 7 8 9 10 28 29 30 31 32 33 34 44 45 46 47
               SI                  Instruction

             SO                       Manufacturer / Device Identification Extended Device Identification

                   High Impedance

                                      23 22 21  3 2 1 0 15 14 13              3210
                                      MSB                                MSB

22                                 S25FL128P    S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

11.3.2  Parallel Mode

          In parallel mode, the maximum SCK clock frequency is 10 MHz. The device requires a single clock cycle
          instead of eight clock cycles to access the next data byte. The method of memory content output will be the
          same compared to the serial mode. The only difference is that a byte of data is output per clock cycle instead
          of a single bit. In this case, the manufacturer identification will be output during the first byte cycle and the
          device identification during the second and third byte cycles out of the PO7-PO0 serial output pins. To read ID
          in parallel mode requires a Parallel Mode Entry command (55h) to be issued before the RDID command.
          Once in the parallel mode, the flash memory will not exit parallel mode until a Parallel Mode Exit (45h)
          command is given to the flash device, or upon power down/power up sequence.

                              Figure 11.5 Parallel Read_ID Command Sequence and Data Out Sequence

                              CS#

                                  SCK    0 1 2 3 4 5 6 7 8 9 10 11 12
                                     SI
                                                        Instruction
                              PO[7-0]
                                                                              Manufacturer/Device Identification

                                         High Impedance                       Byte Byte Byte Byte Byte

                                                                              0  1  2        3  4

                                         Table 11.1 Manufacturer & Device Identification, RDID (9Fh)

                                         Manufacturer Identification  Device Identification             Extended Device Identification
                                                       Byte 0
                     Device                              01h          Byte 1        Byte 2              Byte 3    Byte 4
        Uniform 256 KB Sector                            01h
        Uniform 64 KB Sector                                          20h           18h                 03h       00h

                                                                      20h           18h                 03h       01h

July 2, 2007 S25FL128P_00_04             S25FL128P                                                                        23
                  Data Sheet (Preliminary)

11.4 Read Manufacturer and Device ID (READ_ID: 90h)

    11.4.1  Serial Mode

              The READ_ID (90h) instruction identifies the Device Manufacturer ID and the Device ID. The instruction is
              initiated by driving the CS# pin low and shifting in (via the SI input pin) the instruction code "90h" followed by
              a 24-bit address of XXXXX0h. (X: High or Low) Following this, the Manufacturer ID and the Device ID are
              shifted out on SO output pin starting after the falling edge of the SCK serial clock input signal. The
              Manufacturer ID and the Device ID are always shifted out on the SO output pin with the MSB first, as shown
              in Figure 11.6. If the 24-bit address is set to XXXXX1h, then the Device ID is read out first followed by the
              Manufacturer ID. Note that the upper 23 bits of the address do not have to be 0's and can be don't cares.
              Once the device is in READ_ID mode, the Manufacturer ID and Device ID output data toggles between
              address 000000H and 000001H until terminated by a low to high transition on the CS# input pin. After the first
              24-bit address is provided, the user must wait 16 clock cycles for both the Manufacturer ID and Device ID to
              be output on the SO output pin. The maximum clock frequency for the READ_ID (90h) command is at
              104MHz (Fast Read). Parallel Mode the maximum clock frequency is 10Mhz.

              The Manufacturer ID & Device ID is output continuously until terminated by a low to high transition on CS#
              chip select input pin.

              After issuing READ_ID instruction, driving the CS# chip select input pin to the logic high state will
              automatically send the device into the standby mode. Driving the CS# chip select input pin to the logic low
              state again will automatically sent the device out of the standby mode and into the active mode.

                                                    Figure 11.6 Serial READ_ID Instruction Sequence

                    CS#

                  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

            SCK             Instruction                    24-Bit Address
              SI                              23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8
             SO                90h
                  High Impedance                       High Impedance

            CS#   24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47
            SCK
                  24-Bit Address
              SI
             SO   76543210

                                                    Manufacturer ID       Device ID

                  High Impedance         7 6 5 4 3 2 1 0 7 6 5 4 3 2 10

                                         MSB                         MSB

24                                       S25FL128P                        S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

11.4.2  Parallel Mode

          The maximum clock frequency allowed on the SCK input pin in parallel mode is 10 MHz. The Parallel Mode
          Entry command (55h) must be issued before writing the READ_ID command. Once in the parallel mode, the
          flash memory will not exit parallel mode until a Parallel Mode Exit (45h) command is given to the flash device,
          or upon power-down/power-up sequence.

                                                Figure 11.7 Parallel Read_ID Instruction Sequence

                CS#

                              0 1 2 3 4 5 6 7 8 9 10 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34

            SCK               Instruction                                         2 Dummy           ADD (1)
              SI                                                                    Bytes

        PO[7-0]                                                         15 14 13  321 07 6 5 4 3 2 1 0
                                                                       MSB
                                   90h
                              High Impedance                                                                              Byte Byte

                                                                                                                          1  2

                                                                                                    Manufacture ID

                                                                                                             Device ID

                              Table 11.2 READ_ID Command and Data

                                                Description                                Address                  Data
                                       Manufacturer Identification                          00000h                  01h
                              Device Identification (Memory Capacity)                       00001h                  17h

11.5  Write Enable (WREN: 06h)

               The Write Enable (WREN) command (see Figure 11.8) sets the Write Enable Latch (WEL) bit to a 1, which
               enables the device to accept a Write Status Register, program, or erase command. The WEL bit must be set
               prior to every Page Program (PP), Erase (SE or BE) and Write Status Register (WRSR) command.

               The host system must first drive CS# low, write the WREN command, and then drive CS# high.

                              Figure 11.8 Write Enable (WREN) Command Sequence

                              CS#                   01 23 4 567
                                                              Command
                                       Mode 3

                              SCK Mode 0

                                SI

                                              Hi-Z
                              SO/PO[7-0]

July 2, 2007 S25FL128P_00_04                        S25FL128P                                                                        25
                                      Data Sheet (Preliminary)

11.6  Write Disable (WRDI: 04h)

               The Write Disable (WRDI) command (see Figure 11.9) resets the Write Enable Latch (WEL) bit to a 0, which
               disables the device from accepting a Write Status Register, program, or erase command. The host system
               must first drive CS# low, write the WRDI command, and then drive CS# high.

               Any of following conditions resets the WEL bit:
                Power-up
                Write Disable (WRDI) command completion
                Write Status Register (WRSR) command completion
                Page Program (PP) command completion
                Sector Erase (SE) command completion
                Bulk Erase (BE) command completion

                                      Figure 11.9 Write Disable (WRDI) Command Sequence

                                      CS#                     0 12 3 45 6 7
                                                                       Command
                                                Mode 3
                                      SCK Mode 0

                                        SI

                                                        Hi-Z
                                      SO/PO[7-0]

11.7 Read Status Register (RDSR: 05h)

    11.7.1  Serial Mode

              The Read Status Register (RDSR) command outputs the state of the Status Register bits. Table 11.3 shows
              the status register bits and their functions.

              The RDSR command may be written at any time, even while a program, erase, or Write Status Register
              operation is in progress. The host system should check the Write In Progress (WIP) bit before sending a new
              command to the device if an operation is already in progress. Figure 11.10 shows the RDSR command
              sequence, which also shows that it is possible to read the Status Register continuously until CS# is driven
              high.

                       Table 11.3 S25FL128P Status Register (Uniform 256 KB sector)

            Bit  Status Register Bit       Bit Function                                              Description
                                                              1 = Protects when WP#/ACC is low
            7    SRWD                 Status Register Write   0 = No protection, even when WP#/ACC is low
                                               Disable        --
            6    Don't Care                                   Not used
                                                  --
            5    0                                --

            4    BP2

            3    BP1                  Block Protect           000111 = Protects upper half of address range in 7 sizes.

            2    BP0

            1    WEL                  Write Enable Latch      1 = Device accepts Write Status Register, program, or erase commands
                                       Write in Progress      0 = Ignores Write Status Register, program, or erase commands
            0    WIP
                                                              1 = Device Busy. A Write Status Register, program, or erase operation is
                                                              in progress
                                                              0 = Ready. Device is in standby mode and can accept commands.

26                                    S25FL128P                                 S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

                                          Table 11.4 S25FL128P Status Register (Uniform 64 KB sector)

Bit  Status Register Bit                       Bit Function                                             Description
                                                                 1 = Protects when WP#/ACC is low
7                             SRWD        Status Register Write  0 = No protection, even when WP#/ACC is low
                                                   Disable       --
6                             Don't Care
                                                      --

5                             BP3

4                             BP2

                                          Block Protect          00001111= Protects upper half of address range in 8 sizes.

3                             BP1

2                             BP0

1                             WEL         Write Enable Latch     1 = Device accepts Write Status Register, program, or erase commands
                                           Write in Progress     0 = Ignores Write Status Register, program, or erase commands
0                             WIP
                                                                 1 = Device Busy. A Write Status Register, program, or erase operation is
                                                                 in progress
                                                                 0 = Ready. Device is in standby mode and can accept commands.

                                    Figure 11.10 Read Status Register (RDSR) Command Sequence

CS#                           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

            Mode 3                    Command

SCK Mode 0

SI

SO Hi-Z                                   7654 3 2 107 654 32 107

                                          MSB Status Register Out    MSB Status Register Out

July 2, 2007 S25FL128P_00_04              S25FL128P                                                                           27
                                 Data Sheet (Preliminary)

    11.7.2  Parallel Mode

              When the device is in Parallel Mode, the maximum SCK clock frequency is 10 MHz. The device requires a
              single clock cycle instead of eight clock cycles to access the next data byte. The method of memory content
              output will be the same compared to outside of Parallel Mode. The only difference is that a byte of data is
              output per clock cycle instead of a single bit. The Status Register contents can be read out on the PO[7-0]
              serial output pins continuously by applying multiples of clock cycles.

            Figure 11.11 Parallel Read Status Register (RDSR) Instruction Sequence

            CS#                  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14

                         Mode 3          Command

            SCK Mode 0

               SI

            PO[7-0] Hi-Z

                                 Byte Byte                                          Byte

                                 12         Status Register Out                     n

            Notes
            1. Instruction byte = 05h.

            2. Under parallel mode, the fastest access clock frequency (Fsck) will be changed to a maximum of 10MHz (SCK pin clock frequency).

            3. To read Status Register in parallel mode requires a Parallel Mode Entry command (55h) to be issued before the RDSR command. Once
                in the parallel mode, the flash memory will not exit the parallel mode until a Parallel Mode Exit (45h) command is given to the flash device,
                or upon power down / power up sequence.

    11.7.3  Status Register Bit Descriptions

              The following describes the status and control bits of the Status Register, and applies to both serial and
              parallel modes.

              Write In Progress (WIP) bit: Indicates whether the device is busy performing a Write Status Register,
              program, or erase operation. This bit is read-only, and is controlled internally by the device. If WIP is 1, one of
              these operations is in progress; if WIP is 0, no such operation is in progress.

              Write Enable Latch (WEL) bit: Determines whether the device will accept and execute a Write Status
              Register, program, or erase command. When set to 1, the device accepts these commands; when set to 0,
              the device rejects the commands. This bit is set to 1 by writing the WREN command, and set to 0 by the
              WRDI command, and is also automatically reset to 0 after the completion of a Write Status Register, program,
              or erase operation. WEL cannot be directly set by the WRSR command.

              Block Protect (BP2, BP1, BP0) bits for uniform 256KB sector product: (BP3, BP2, BP1, BP0) for
              uniform 64KB sector product: Define the portion of the memory area that will be protected against any
              changes to the stored data. The Write Status Register (WRSR) command controls these bits, which are non-
              volatile. When one or more of these bits is set to 1, the corresponding memory area (see Table 7.1
              on page 13) is protected against Page Program (PP) and Sector Erase (SE) commands. If the Hardware
              Protected mode is enabled, BP2:BP0 (or BP3:BP0) cannot be changed. The Bulk Erase (BE) command is
              executed only if all Block Protect bits are 0.

              Status Register Write Disable (SRWD) bit: Provides data protection when used together with the Write
              Protect (WP#/ACC) signal. When SRWD is set to 1 and WP#/ACC is driven low, the device enters the
              Hardware Protected mode. The non-volatile bits of the Status Register (SRWD, BP2, BP1, BP0) become
              read-only bits and the device ignores any Write Status Register (WRSR) command.

28                               S25FL128P                           S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

11.8  Write Status Register (WRSR: 01h)

               The Write Status Register (WRSR) command changes the bits in the Status Register. A Write Enable
               (WREN) command, which itself sets the Write Enable Latch (WEL) in the Status Register, is required prior to
               writing the WRSR command. Table 11.3, S25FL128P Status Register (Uniform 256 KB sector) on page 26
               shows the status register bits and their functions.

               The host system must drive CS# low, write the WRSR command, and the appropriate data byte on SI
               (Figure 11.12).

               The WRSR command cannot change the state of the Write Enable Latch (bit 1). The WREN command must
               be used for that purpose. Bit 0 is a status bit controlled internally by the Flash device. Bits 6 and 5 are always
               read as 0 and have no user significance.

               The WRSR command also controls the value of the Status Register Write Disable (SRWD) bit. The SRWD bit
               and WP#/ACC together place the device in the Hardware Protected Mode (HPM). The device ignores all
               WRSR commands once it enters the Hardware Protected Mode (HPM). Table 11.5 shows that WP#/ACC
               must be driven low and the SRWD bit must be 1 for this to occur.

                              Figure 11.12 Write Status Register (WRSR) Command Sequence

                              CS#                  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
                                      Mode 3

                              SCK Mode 0

                                                   Command            Status Register In

                              SI                                76543210
                                    Hi-Z                      MSB

                              SO

                              Figure 11.13 Parallel Write Status Register (WRSR) Command Sequence

                              CS#                  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
                                         Mode 3

                              SCK Mode 0

                                                   Command            Status Register In

                                    SI                        Byte 1
                                             Hi-Z

                              PO[7-0]

      Notes
      1. Instruction byte = 01h

      2. In parallel mode, the maximum access clock frequency (Fsck) is 10 MHz (SCK pin clock frequency).

      3. Writing to the Status Register in parallel mode requires a Parallel Mode Entry command (55h) to be issued before the RDSR command.
          Once in the parallel mode, the flash memory will not exit the parallel mode until a Parallel Mode Exit (45h) command is given to the flash
          device, or upon power-down or power-up sequence.

July 2, 2007 S25FL128P_00_04                       S25FL128P                                       29
                                   Data Sheet (Preliminary)

                                   Table 11.5 Protection Modes

    WP#/ACC   SRWD Bit       Mode     Write Protection of the Status Register           Protected Area           Unprotected Area
      Signal        1                                                                      (See Note)                 (See Note)
          1         0   Software   Status Register is writable (if the WREN
          1         0   Protected  command has set the WEL bit). The values in   Protected against program     Ready to accept Page
          0             (SPM)      the SRWD, BP2, BP1 and BP0 (or BP3, BP2,         and erase commands      Program and Sector Erase
                    1              BP1 and BP0) bits can be changed.
          0             Hardware                                                 Protected against program            commands
                        Protected  Status Register is Hardware write protected.     and erase commands
                        (HPM)      The values in the SRWD, BP2, BP1 and BP0                                    Ready to accept Page
                                   (or BP3, BP2, BP1 and BP0) bits cannot be                                Program and Sector Erase
                                   changed.
                                                                                                                      commands

Note
As defined by the values in the Block Protect (BP2, BP1, BP0) bits of the Status Register, as shown in Table 7.1 on page 13.

                        Table 11.5 shows that neither WP#/ACC or SRWD bit by themselves can enable HPM. The device can enter
                        HPM either by setting the SRWD bit after driving WP#/ACC low, or by driving WP#/ACC low after setting the
                        SRWD bit. However, the device disables HPM only when WP#/ACC is driven high.

                        Note that HPM only protects against changes to the status register. Since BP2:BP0 (or BP3:BP0) cannot be
                        changed in HPM, the size of the protected area of the memory array cannot be changed. Note that HPM
                        provides no protection to the memory array area outside that specified by Block Protect bits (Software
                        Protected Mode, or SPM).

                        If WP#/ACC is permanently tied high, HPM can never be activated, and only the SPM (Block Protect bits of
                        the Status Register) can be used.

11.9 Page Program (PP: 02h)

    11.9.1    Serial Mode

                The Page Program (PP) command changes specified bytes in the memory array (from 1 to 0 only). A WREN
                command is required prior to writing the PP command.

                The host system must drive CS# low, and then write the PP command, three address bytes, and at least one
                data byte on SI. CS# must be driven low for the entire duration of the PP sequence. The command sequence
                is shown in Figure 11.14 and Table 11.6.

                The device programs only the last 256 data bytes sent to the device. If the number of data bytes exceeds this
                limit, the bytes sent before the last 256 bytes are discarded, and the device begins programming the last 256
                bytes sent at the starting address of the specified page. This may result in data being programmed into
                different addresses within the same page than expected. If fewer than 256 data bytes are sent to device, they
                are correctly programmed at the requested addresses.

                The host system must drive CS# high after the device has latched the 8th bit of the data byte, otherwise the
                device does not execute the PP command. The PP operation begins as soon as CS# is driven high. The
                device internally controls the timing of the operation, which requires a period of tPP. The Status Register may
                be read to check the value of the Write In Progress (WIP) bit while the PP operation is in progress. The WIP
                bit is 1 during the PP operation, and is 0 when the operation is completed. The device internally resets the
                Write Enable Latch to 0 before the operation completes (the exact timing is not specified).

                The device does not execute a Page Program (PP) command that specifies a page that is protected by the
                Block Protect bits (see Table 7.1 on page 13).

30                                 S25FL128P                                     S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

                                   Figure 11.14 Page Program (PP) Command Sequence

CS#                                0 1 2 3 4 5 6 7 8 9 10         28 29 30 31 32 33 34 35 36 37 38 39

           Mode 3                  Command                 24-Bit Address           Data Byte 1

SCK Mode 0                                           23 22 21     32 1 076 54 3 2 10

SI

                                                     MSB                       MSB

CS#                           40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55  2072
SCK                                                                                 2073
                                                                                         2074
SI                                                                                            2075
                                                                                                    2076
                                                                                                         2077
                                                                                                              2078
                                                                                                                    2079

                                   Data Byte 2       Data Byte 3                          Data Byte 256
                                                                               765 43210
                              765 4 32 107 6 5 4 32 10                         MSB

                              MSB               MSB

July 2, 2007 S25FL128P_00_04                    S25FL128P                                                                 31
                      Data Sheet (Preliminary)

    11.9.2  Parallel Mode

              In parallel mode, the maximum SCK clock frequency is 10 MHz. The device requires a single clock cycle
              instead of eight clock cycles to access the next data byte. The memory content input method is the same as
              serial mode. The only difference is that a byte of data is input per clock cycle instead of a single bit. This
              means that 256 bytes of data can be copied into the 256 byte wide page write buffer in 256 clock cycles
              instead of in 2,048 clock cycles.

                      Figure 11.15 Parallel Page Program (PP) Instruction Sequence

                CS#   0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16                  23 24        31 32 33          n
                SCK
                       Instruction (02h)  Address Byte 1               Address      Address
                  SI                                                    Byte 2       Byte 3
            PO[7-0]          90h
                                           23 22 21 20 19 18 17 16 15           87           0
                      High-Z              MSB
                                                                                                    Byte Byte
                                                                                                      12       Byte Hi-Z
                                                                                                                n

            Notes
            1. 1st Byte = "02h".
            2. 2nd Byte = Address 1, MSB first (bits 23 through 16).
            3. 3rd Byte = Address 2, MSB first (bits 15 through 8).
            4. 4th Byte = Address 3, MSB first (bits 7 through 0).
            5. 5th Byte = first write data byte.
            6. In parallel mode, the fastest access clock frequency (Fsck) is 10 MHz (SCK pin clock frequency).
            7. Programming in parallel mode requires an "Parallel mode Entry" command (55h) before the program command. Once in the parallel

                mode, the flash memory will not exit parallel mode until an "Exit Parallel Mode" (45h) command is given to the flash device, or upon power
                down / power up sequence completion.

32                                        S25FL128P                             S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

11.10 Sector Erase (SE: 20h, D8h)

                        The Sector Erase (SE) command sets all bits at all addresses within a specified sector to a logic 1. A WREN
                        command is required prior to writing the PP command.

                        The host system must drive CS# low, and then write the SE command plus three address bytes on SI. Any
                        address within the sector (see Table 7.1 on page 13) is a valid address for the SE command. CS# must be
                        driven low for the entire duration of the SE sequence. The command sequence is shown in Figure 11.16 and
                        Table 11.6.

                        The host system must drive CS# high after the device has latched the 8th bit of the SE command, otherwise
                        the device does not execute the command. The SE operation begins as soon as CS# is driven high. The
                        device internally controls the timing of the operation, which requires a period of tSE. The Status Register may
                        be read to check the value of the Write In Progress (WIP) bit while the SE operation is in progress. The WIP
                        bit is 1 during the SE operation, and is 0 when the operation is completed. The device internally resets the
                        Write Enable Latch to 0 before the operation completes (the exact timing is not specified).

                        The device does not execute an SE command that specifies a sector that is protected by the Block Protect
                        bits (see Table 7.1 on page 13).

                                      Figure 11.16 Sector Erase (SE) Command Sequence

CS#

                              Mode 3  0 1 2 3 4 5 6 7 8 9 10 28 29 30 31
                              Mode 0
SCK

                                      Command           24-bit Address

            SI                                            23 22 21  3 21 0
SO/PO[7-0] Hi-Z                                         MSB

July 2, 2007 S25FL128P_00_04          S25FL128P                                        33
         Data Sheet (Preliminary)

11.11 Bulk Erase (BE: C7h, 60h)

                        The Bulk Erase (BE) command sets all the bits within the entire memory array to logic 1s. A WREN command
                        is required prior to writing the PP command.

                        For 64 KB sector devices, the bulk erase command may be written as either C7h or 60h. For 256 KB sector
                        devices, only the C7h command is valid.

                        The host system must drive CS# low, and then write the BE command on SI. CS# must be driven low for the
                        entire duration of the BE sequence. The command sequence is shown in Figure 11.17 and Table 11.6.

                        The host system must drive CS# high after the device has latched the 8th bit of the CE command, otherwise
                        the device does not execute the command. The BE operation begins as soon as CS# is driven high. The
                        device internally controls the timing of the operation, which requires a period of tBE. The Status Register may
                        be read to check the value of the Write In Progress (WIP) bit while the BE operation is in progress. The WIP
                        bit is 1 during the BE operation, and is 0 when the operation is completed. The device internally resets the
                        Write Enable Latch to 0 before the operation completes (the exact timing is not specified).

                        The device only executes a BE command if all Block Protect bits (BP2:BP0 or BP3:BP0) are 0 (see Table 7.1
                        on page 13). Otherwise, the device ignores the command.

         Figure 11.17 Bulk Erase (BE) Command Sequence

    CS#

                  Mode 3  0 1 23 4 5 6 7
                                           Command
    SCK
                  Mode 0

    SI

    SO/PO[7-0] Hi-Z

34                        S25FL128P  S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

11.12 Deep Power Down (DP: B9h)

                        The Deep Power Down (DP) command provides the lowest power consumption mode of the device. It is
                        intended for periods when the device is not in active use, and ignores all commands except for the Release
                        from Deep Power Down (RES) command. The DP mode therefore provides the maximum data protection
                        against unintended write operations. The standard standby mode, which the device goes into automatically
                        when CS# is high (and all operations in progress are complete), should generally be used for the lowest
                        power consumption when the quickest return to device activity is required.

                        The host system must drive CS# low, and then write the DP command on SI. CS# must be driven low for the
                        entire duration of the DP sequence. The command sequence is shown in Figure 11.18 and Table 11.6.

                        The host system must drive CS# high after the device has latched the 8th bit of the DP command, otherwise
                        the device does not execute the command. After a delay of tDP, the device enters the DP mode and current
                        reduces from ISB to IDP (see Table 17.1 on page 41).

                        Once the device has entered the DP mode, all commands are ignored except the RES command (which
                        releases the device from the DP mode). The RES command also provides the Electronic Signature of the
                        device to be output on SO, if desired (see sections 11.13 and 11.14).

                        DP mode automatically terminates when power is removed, and the device always powers up in the standard
                        standby mode. The device rejects any DP command issued while it is executing a program, erase, or Write
                        Status Register operation, and continues the operation uninterrupted.

                     Figure 11.18 Deep Power Down (DP) Command Sequence
CS#

SCK                           Mode 3                                                               tDP
                              Mode 0  01 23 4 56 7

                                                     Command

            SI
SO/PO[7-0] Hi-Z

                                                 Standby Mode                                           Deep Power-down Mode

July 2, 2007 S25FL128P_00_04          S25FL128P                                                                               35
                                                Data Sheet (Preliminary)

11.13  Release from Deep Power Down (RES: ABh)

                The device requires the Release from Deep Power Down (RES) command to exit the Deep Power Down
                mode. When the device is in the Deep Power Down mode, all commands except RES are ignored.

                The host system must drive CS# low and write the RES command to SI. CS# must be driven low for the entire
                duration of the sequence. The command sequence is shown in Figure 11.19 and Table 11.6.

                The host system must drive CS# high tRES(max) after the 8-bit RES command byte. The device transitions
                from DP mode to the standby mode after a delay of tRES (see Table 19.1 on page 42). In the standby mode,
                the device can execute any read or write command.

             Figure 11.19 Release from Deep Power Down (RES) Command Sequence

             CS#

                  Mode 3                        01 2 34 5 6 7
                  Mode 0
             SCK

                                                           Command        tRES

             SI

                                          Hi-Z

             SO/PO[7-0]

                                                Deep Power-down Mode            Standby Mode

11.14 Release from Deep Power Down and Read Electronic Signature (RES: ABh)

    11.14.1  Serial Mode

               This command reads the old-style Electronic Signature from the SO serial output pin. See Figure 11.20 and
               Table 11.6 for the command sequence and signature value. Please note that the Electronic Signature only
               consists of the Device ID portion of the 16-bit JEDEC ID that is read by the Read Identifier (RDID) instruction.
               The old style Electronic Signature is supported for backward compatibility, and should not be used for new
               software designs, which should instead use the JEDEC 16-bit Electronic Signature by issuing the Read
               Identifier (RDID) command.

               The device is first selected by driving the CS# chip select input pin to the logic low state. The RES command
               is shifted in followed by three dummy bytes onto the SI serial input pin. After the last bit of the three dummy
               bytes is shifted into the device, a byte of Electronic Signature will be shifted out of the SO serial output pin.
               Each bit is shifted out during the falling edge of the SCK serial clock signal. The maximum clock frequency for
               the RES (ABh) command is at 104 MHz.

               The Electronic Signature can be read repeatedly by applying multiples of eight clock cycles.

               The RES instruction sequence is terminated by driving the CS# chip select input pin to the logic high state
               anytime during data output. After issuing any Read ID commands (90h, 9Fh, ABh), driving the CS# chip
               select input pin to the logic high state will automatically send the device into the standby mode. Driving the
               CS# chip select input pin to the logic low state again will automatically sent the device out of the standby
               mode and into the active mode.

36                                              S25FL128P                 S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

                              Figure 11.20 Serial Release from Deep Power Down and
                                Read Electronic Signature (RES) Command Sequence

CS#                   0 1 2 3 4 5 6 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38
SCK
                              Command  3 Dummy Bytes                                          tRES
  SI
            Hi-Z                       23 22 21  32 1 0

SO                                    MSB

                                                                7 654 32 10

                                                                MSB        Electronic ID out

                                                 Deep Power-down Mode                               Standby Mode

11.14.2  Parallel Mode

           When the device is in parallel mode, the maximum SCK clock frequency is 10 MHz. The device requires a
           single clock cycle instead of eight clock cycles to access the next data byte. The method of memory content
           output will be the same compared to outside of parallel mode. The only difference is that a byte of data is
           output per clock cycle instead of a single bit. In this case, the Electronic Signature will be output onto the
           P0[70] serial output pins.

                                 Figure 11.21 Parallel Release from Deep Power Down and
                                     Read Electronic Signature (RES) Command Sequence

CS#

                      0 1 2 3 4 5 6 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38

SCK

                              Command            3 Dummy Bytes                                tRES

      SI                               23 22 21  32 1 0
                Hi-Z
                                       MSB
PO[7-0]

                                                 Electronic ID       Byte
                                                                      1

                                                 Deep Power-down Mode                               Standby Mode

Notes
1. In parallel mode, the maximum access clock frequency (Fsck) is 10 MHz (SCK pin clock frequency).

2. To release the device from Deep Power Down and read Electronic ID in parallel mode, a Parallel Mode Enter command (55h) must be issued before the RES
    command. The device will not exit parallel mode until a Parallel Mode Exit command (45h) is written, or upon power-down or power-up sequence.

3. Byte 1 will output the Electronic Signature.

July 2, 2007 S25FL128P_00_04                     S25FL128P                                                        37
                                                 Data Sheet (Preliminary)

11.15 Command Definitions

                                                         Table 11.6 Command Definitions

                      Operation       Command                   Description               One-Byte       Address             Dummy   Data Bytes
                          Read                                                       Command Code         Bytes                Byte     1 to
                                      READ       Read Data Bytes                      03h (0000 0011)         3                  0      1 to
                     Write Control                                                   0Bh (0000 1011)          3                  1       1 to 3
                                      FAST_READ Read Data Bytes at Higher Speed      9Fh (1001 1111)          0                  0      1 to
                                                                                      90h (1001 0000)         3                  0          0
                                           RDID  Read Identification                  06h (0000 0110)         0                  0          0
                                                                                      04h (0000 0100)         0                  0
                                      READ_ID Read Manufacturer ID and Device ID    20h (0010 0000) or                                      0
                                                                                     D8h (1101 1000)          3                  0
                                      WREN Write Enable                              D8h (1101 1000)                                        0
                                                                                    C7h (1100 0111) or        3                  0
                                           WRDI  Write Disable                        60h (0110 0000)                                       0
                                                                                                              0                  0
                           Erase        SE       64 KB Sector Erase (See Note)       C7h (1100 0111)                                        0
                                                                                                              0                  0
                         Program        BE       256 KB Sector Erase                  02h (0000 0010)                                  1 to 256
                     Status Register             Bulk (Chip) Erase, Uniform 64 KB     05h (0000 0101)         3                  0      1 to
                      Parallel Mode     PP       Sector Product (See Note)            01h (0000 0001)         0                  0
                      Power Saving    RDSR       Bulk (Chip) Erase, Uniform 256 KB    55h (0101 0101)         0                  0          1
                                      WRSR       Sector Product                       45h (0100 0101)         0                  0          0
                                       Entry     Page Program                        B9h (1011 1001)          0                  0          0
                                                 Read from Status Register           ABh (1010 1011)          0                  0          0
                                        Exit     Write to Status Register                                     0                  0          0
                                        DP       Enter x8 Parallel Mode              ABh (1010 1011)
                                                 Exit x8 Parallel Mode                                        0                  3      1 to
                                       RES       Deep Power Down
                                                 Release from Deep Power Down
                                                 Release from Deep Power Down and
                                                 Read Electronic Signature

              Note
              For 64 KB sector devices, either command is valid and performs the same function.

12. Program Acceleration via WP#/ACC pin

                        The program acceleration function requires applying VHH to the WP#/ACC input, and then waiting a period of
                        tWC. Minimum tVHH rise and fall times is required for WP#/ACC to change to VHH from VIL or VIH. Removing
                        VHH from the WP#/ACC pin returns the device to normal operation after a period of tWC.

                                           Figure 12.1 ACC Program Acceleration Timing Requirements

         VHH

                                      tWC                                                                               tWC
                                                                                                         tVHH
    ACC  VIL or VIH                                                                                                          VIL or VIH
                                                                                                                             Command OK
                     tVHH                        Command OK

Note
Only Read Status Register (RDSR) and Page Program (PP) operations are allow when ACC is at (VHH).

                                                 Table 12.1 ACC Program Acceleration Specifications

                     Parameter                                    Description                      Min.  Max.                        Unit
                         VHH
                         tVHH              ACC Pin Voltage High                                    8.5   9.5                         V

                         tWC               ACC Voltage Rise and Fall Time                          250                               ns

                                           ACC at VHH and VIL or VIH to First                      5                                 ns
                                           command

38                                                              S25FL128P                                S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

13. Power-up and Power-down

                        During power-up and power-down, certain conditions must be observed. CS# must follow the voltage applied
                        on VCC, and must not be driven low to select the device until VCC reaches the allowable values as follows
                        (see Figure 13.1 and Table 13.1):
                         At power-up, VCC (min.) plus a period of tPU
                         At power-down, VSS
                        A pull-up resistor on Chip Select (CS#) typically meets proper power-up and power-down requirements.

                        No Write Status Register, program, or erase command should be sent to the device until VCC rises to the VCC
                        minimum, plus a delay of tPU. At power-up, the device is in standby mode (not Deep Power Down mode) and
                        the WEL bit is reset (0).

                        Each device in the host system should have the VCC rail decoupled by a suitable capacitor close to the
                        package pins (this capacitor is generally of the order of 0.1 F), as a precaution to stabilizing the VCC feed.
                        When VCC drops from the operating voltage to below the minimum VCC threshold at power-down, all
                        operations are disabled and the device does not respond to any commands. Note that data corruption may
                        result if a power-down occurs while a Write Register, program, or erase operation is in progress.

                                                                      Figure 13.1 Power-Up Timing Diagram

                                                             Vcc

                                                      Vcc(max)

                              Vcc(min)

                                        t PU                           Full Device Access

                                                                                                              Time
                                        Table 13.1 Power-Up Timing Characteristics

Symbol                                              Parameter          Min                                          Max  Unit
VCC(min)                                         VCC (minimum)
                                        VCC (min) to device operation  2.7                                               V
   tPU
                                                                       15                                                ms

14. Initial Delivery State

                        The device is delivered with all bits set to 1 (each byte contains FFh) upon initial factory shipment. The Status
                        Register contains 00h (all Status Register bits are 0).

July 2, 2007 S25FL128P_00_04            S25FL128P                                                                              39
                                        Data Sheet (Preliminary)

15. Absolute Maximum Ratings

                        Do not stress the device beyond the ratings listed in this section, or serious, permanent damage to the device
                        may result. These are stress ratings only and device operation at these or any other conditions beyond those
                        indicated in this section and in the Operating Ranges section of this document is not implied. Device
                        operation for extended periods at the limits listed in this section may affect device reliability.

                                         Table 15.1 Absolute Maximum Ratings

                      Description                                                                  Rating

    Ambient Storage Temperature                                                                    65C to +150C

    Voltage with Respect to Ground: All Inputs and I/Os                                            0.5 V to VCC+0.5 V

    Notes
    1. Minimum DC voltage on input or I/O pins is 0.5 V. During voltage transitions, input at I/O pins may overshoot VSS to 2.0 V for periods of

        up to 20 ns. See Figure 15.2. Maximum DC voltage on output and I/O pins is 3.6 V. During voltage transitions output pins may overshoot
        to VCC + 2.0 V for periods up to 20 ns. See Figure 15.2.
    2. No more than one output may be shorted to ground at a time. Duration of the short circuit should not be greater than one second.

    3. Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. This is a stress rating only;
        functional operation of the device at these or any other conditions above those indicated in the operational sections of this data sheet is not
        implied. Exposure of the device to absolute maximum rating conditions for extended periods may affect device reliability.

                                 Figure 15.1 Maximum Negative Overshoot Waveform

                                                         20 ns                 20 ns

                                 +0.8 V
                                 0.5 V
                                 2 V

                                                                20 ns

                                 Figure 15.2 Maximum Positive Overshoot Waveform
                                                                           20 ns

                      VCC +2.0 V
                      VCC+0.5 V

                             2.0 V

                                                         20 ns                 20 ns

16. Operating Ranges

                                         Table 16.1 Operating Ranges

                                        Description                                                     Rating
                                                                                                   40C to +85C
    Ambient Operating Temperature (TA)                          Industrial                          2.7 V to 3.6 V
    Positive Power Supply                                       Voltage Range

    Note
    Operating ranges define those limits between which functionality of the device is guaranteed.

40                                       S25FL128P                                                 S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

17. DC Characteristics

                        This section summarizes the DC Characteristics of the device. Designers should check that the operating
                        conditions in their circuit match the measurement conditions specified in the Test Specifications in Table 18.1
                        on page 41, when relying on the quoted parameters.

                                                   Table 17.1 DC Characteristics (CMOS Compatible)

Parameter                     Description                Test Conditions (See Note)                  Min       Typ.     Max      Unit

VCC                           Supply Voltage                                                         2.7                3.6      V

                                                         SCK = 0.1 VCC/

                                                         0.9VCC          104 MHz (Serial)                               22       mA

ICC1                          Active Read Current                        40 MHz (Serial: Fast
                                                                         Read Mode)
                                                         SCK = 0.1 VCC/                                                 10       mA
                                                              0.9VCC     3 MHz (Parallel Mode)
                                                                                                                        10       mA

ICC2                          Active Page Program Current CS# = VCC                                                     26       mA

ICC3                          Active WRSR Current        CS# = VCC                                                      26       mA

ICC4                          Active Sector Erase Current CS# = VCC                                                     26       mA

ICC5                          Active Bulk Erase Current  CS# = VCC                                                      26       mA

ISB                           Standby Current            VIN = GND or VCC, CS# = VCC                                    200      A

IDP                           Deep Power Down Current    VIN = GND or VCC, CS# = VCC                           3        20       A

ILI                           Input Leakage Current      VIN = GND or VCC, VCC = VCCmax                                 2        A

ILO                           Output Leakage Current     VIN = GND to VCC, VCC = VCCmax                                 2        A

VIL                           Input Low Voltage                                                   0.3                  0.3 VCC  V
                                                                                                0.7 VCC
VIH                           Input High Voltage                                                                        VCC + 0.5 V

VOL                           Output Low Voltage         IOL = 1.6 mA, VCC = VCC min                                    0.4      V

VOH                           Output High Voltage        IOH = 0.1 mA                          VCC 0.6                        V

Note

Typical values are at TA = 25C and 3.0 V.

18. Test Conditions

                                                      Figure 18.1 AC Measurements I/O Waveform

                                     0.8 VCC                                                          0.7 VCC
                              Input Levels                                                            0.5 VCC
                                                                                                      0.3 VCC
                                     0.2 VCC
                                                                                            Input and Output

                                                         Table 18.1 Test Specifications

Symbol                                                            Parameter                     Min               Max            Unit
   CL                                                        Load Capacitance                                                     pF
                                                        Input Rise and Fall Times                         30                      ns
                                                            Input Pulse Voltage                                                   V
                                                    Input Timing Reference Voltage                                   5            V
                                                   Output Timing Reference Voltage                                                V
                                                                                                0.2 VCC to 0.8 VCC
                                                                                                0.3 VCC to 0.7 VCC

                                                                                                       0.5 VCC

July 2, 2007 S25FL128P_00_04                             S25FL128P                                                                     41
                                              Data Sheet (Preliminary)

19. AC Characteristics

                                              Table 19.1 AC Characteristics

    Symbol                                 Parameter                           Min                Typ                                Max        Unit
      FSCK                                                                                      (Notes)                            (Notes)      MHz

      FSCK   SCK Clock Frequency READ command                                  D.C.                                              40 (Serial)
                                                                                                                                 6 (Parallel)
      tCRT
             SCK Clock Frequency for:                                                D.C.                                        104 (Serial)   MHz
      tCFT   FAST_READ, RDID, READ_ID, PP, SE, BE, DP, RES, WREN, WRDI, RDSR,                                                    10 (Parallel)
             WRSR (Note 4)                                                      0.1 (Serial)
       tWH   Clock Rise Time (Slew Rate)                                       0.25 (Parallel)                                                  V/ns

       tWL   Clock Fall Time (Slew Rate)                                        0.1 (Serial)                                                    V/ns
                                                                               0.25 (Parallel)
       tCS   SCK High Time                                                                                                                      ns
      tCSS                                                                      4.5 (Serial)
      tCSH   SCK Low Time                                                       50 (Parallel)                                                   ns
       tHD                                                                      4.5 (Serial)
       tCD   CS# High Time                                                      50 (Parallel)                                                   ns
       tHC   CS# Setup Time (Note 3)                                            100 (Serial)
       tCH   CS# HOLD Time (Note 3)                                             20 (Parallel)                                                   ns
             HOLD# Setup Time (relative to SCK) (Note 3)
        tV   HOLD# Non-Active Hold Time (relative to SCK) (Note 3)                     3                                                        ns
       tHO   HOLD# Non-Active Setup Time (relative to SCK)                             3
    tHD:DAT  HOLD# Hold Time (relative to SCK)                                         3                                                        ns
                                                                                       3
    tSU:DAT                                                                            3                                                        ns
        tR                                                                             3
        tF                                                                                                                                      ns
       tLZ
                                                                                                                                                ns

             Output Valid                                                      0                                                  8 (Serial)    ns
                                                                                                                                 20 (Parallel)

             Output Hold Time                                                         0                                                         ns
             Data in Hold Time
                                                                                2 (Serial)                                                      ns
             Data in Setup Time                                                10 (Parallel)
             Input Rise Time                                                                                                                    ns
             Input Fall Time                                                    3 (Serial)
                                                                               10 (Parallel)

                                                                                                                                 5              ns

                                                                                                                                 5              ns

             HOLD# to Output Low Z (Note 3)                                                                                       8 (Serial)    ns
                                                                                                                                 20 (Parallel)

    tHZ      HOLD# to Output High Z (Note 3)                                                                                      8 (Serial)    ns
                                                                                                                                 20 (Parallel)

    tDIS     Output Disable Time (Note 3)                                                                                         8 (Serial)    ns
                                                                                                                                 20 (Parallel)

    tWPS     Write Protect Setup Time (Notes 3, 5)                             20                                                               ns
    tWPH     Write Protect Hold Time (Notes 3, 5)                              100
             Write Status Register Time                                                                                                         ns
     tW      CS# High to Deep Power Down Mode                                                     1.5 (Note 1)
     tDP     Release DP Mode                                                                      1.2 (Note 1)                   100            ms
    tRES     Page Programming Time                                                                0.5 (Note 1)
     tPP     Page Programming Time (WP#/ACC = 9 V)                                                 2 (Note 1)                    3              s
     tEP     Sector Erase Time (64 KB)                                                           128 (Note 1)
     tSE     Sector Erase Time (256 KB)                                                                                          30             s
     tSE     Bulk Erase Time
     tBE                                                                                                                         3 (Note 2) ms

                                                                                                                                 2.4 (Note 2) sec

                                                                                                                                 3 (Note 2) sec

                                                                                                                                 12 (Note 2) sec

                                                                                                                                 768 (Note 2) sec

Notes
1. Typical program and erase times assume the following conditions: 25C, VCC = 3.0 V; 10,000 cycles; checkerboard data pattern
2. Under worst-case conditions of 90C; VCC = 2.7V; 100,000 cycles
3. Not 100% tested.

4. FAST_READ is not valid in parallel mode.

5. Only applicable as a constraint for WRSR command when SRWD is set to a `1'.

42                                                    S25FL128P                                 S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

                                                    Figure 19.1 SPI Mode 0 (0,0) Input Timing

CS#                                                                                                tCS
                                                                                                tCSS
                              tCSH            tCSS                                  tCSH

SCK

                                              tSU:DAT tHD:DAT  tCRT
                                                                         tCFT
SI

                                              MSB IN                                LSB IN

SO Hi-Z

                                                    Figure 19.2 SPI Mode 0 (0,0) Output Timing

                              CS#                                              tWH

                              SCK                        tV                         tWL                  tDIS
                                          tV        tHO

                                   tHO                                                          LSB OUT
                               SO

July 2, 2007 S25FL128P_00_04                                   S25FL128P                                       43
                    Data Sheet (Preliminary)

                          Figure 19.3 HOLD# Timing

    CS#                   tCH  tHD        tHC
    SCK
    SO                               tCD

                               tHZ             tLZ

    SI

    HOLD#

           Figure 19.4 Write Protect Setup and Hold Timing during WRSR when SRWD=1

    WP#/ACC

                    tWPS                            tWPH

           CS#

        SCK

           SI
           SO Hi-Z

44                        S25FL128P                 S25FL128P_00_04 July 2, 2007
                                        Data Sheet (Preliminary)

20. Physical Dimensions

20.1 SO3 016 wide--16-pin Plastic Small Outline Package (300-mil Body Width)

PACKAGE   SO3 016 (inches)    SO3 016 (mm)    NOTES:
  JEDEC
SYMBOL   MS-013(D)AA         MS-013(D)AA     1. ALL DIMENSIONS ARE IN BOTH INCHES AND MILLMETERS.
      A
     A1   MIN MAX             MIN       MAX   2. DIMENSIONING AND TOLERANCING PER ASME Y14.5M - 1994.
     A2
      b   0.093 0.104         2.35      2.65  3. DIMENSION D DOES NOT INCLUDE MOLD FLASH,
      b1                                             PROTRUSIONS OR GATE BURRS. MOLD FLASH,
       c  0.004 0.012         0.10      0.30         PROTRUSIONS OR GATE BURRS SHALL NOT EXCEED 0.15 mm
      c1
      D   0.081 0.104         2.05      2.55   . PER END. DIMENSION E1 DOES NOT INCLUDE INTERLEAD
      E                                              FLASH OR PROTRUSION INTERLEAD FLASH OR PROTRUSION
     E1   0.012 0.020         0.31      0.51         SHALL NOT EXCEED 0.25 mm PER SIDE. D AND E1
      e                                              DIMENSIONS ARE DETERMINED AT DATUM H.
      L   0.011 0.019         0.27      0.48
      L1                                      4. THE PACKAGE TOP MAY BE SMALLER THAN THE PACKAGE
      L2  0.008 0.013         0.20      0.33         BOTTOM. DIMENSIONS D AND E1 ARE DETERMINED AT THE
      N                                              OUTMOST EXTREMES OF THE PLASTIC BODY EXCLUSIVE OF
      h   0.008 0.012         0.20      0.30         MOLD FLASH, TIE BAR BURRS, GATE BURRS AND INTERLEAD
                                                     FLASH. BUT INCLUDING ANY MISMATCH BETWEEN THE TOP
      1   0.406 BSC           10.30 BSC              AND BOTTOM OF THE PLASTIC BODY.
      2
          0.406 BSC           10.30 BSC       5. DATUMS A AND B TO BE DETERMINED AT DATUM H.

          0.295 BSC               7.50 BSC    6. "N" IS THE MAXIMUM NUMBER OF TERMINAL POSITIONS FOR
                                                     THE SPECIFIED PACKAGE LENGTH.
          .050 BSC            1.27 BSC
                                              7. THE DIMENSIONS APPLY TO THE FLAT SECTION OF THE LEAD
          0.016 0.050         0.40      1.27         BETWEEN 0.10 TO 0.25 mm FROM THE LEAD TIP.

              .055 REF        1.40 REF        8. DIMENSION "b" DOES NOT INCLUDE DAMBAR PROTRUSION.
                                                     ALLOWABLE DAMBAR PROTRUSION SHALL BE 0.10 mm TOTAL
              .010 BSC        0.25 BSC               IN EXCESS OF THE "b" DIMENSION AT MAXIMUM MATERIAL
                                                     CONDITION. THE DAMBAR CANNOT BE LOCATED ON THE
              16                    16               LOWER RADIUS OF THE LEAD FOOT.

          0.10 0.30           0.25      0.75  9. THIS CHAMFER FEATURE IS OPTIONAL. IF IT IS NOT PRESENT,
                                                     THEN A PIN 1 IDENTIFIER MUST BE LOCATED WITHIN THE INDEX
          0      8          0        8           AREA INDICATED.

          5      15         5        15   10. LEAD COPLANARITY SHALL BE WITHIN 0.10 mm AS MEASURED
                                                     FROM THE SEATING PLANE.
              0                    0
                                                                                                                                                                                             3601 \ 16-038.03 \ 8.31.6

July 2, 2007 S25FL128P_00_04                  S25FL128P                                                                                                                                                                 45
                                                           Data Sheet (Preliminary)

20.2 WSON 8-contact (6 x 8 mm) No-Lead Package

                                              D                 A                   (DATUM A)              D2
                           N                                           B                                             D2/2
                                                                               PIN #1 ID
                                                                                    R0.20                                  NX L

                                                                                                   1  2

                                                                                               9.                          E2/2
                                                                               E                                                       E2

    0.30 DIA TYP.
          8.

    2X 0.10 C              1           2                                                                                                            K
             2X 0.10 C
                                    TOP VIEW                                                       N  N-1                  NX b 4.
                                                                                                                                0.10. M C A B
                   0.10 C                                                                                          e            0.05. M C
                                                                                                        (ND-1) X e
    9.             0.05 C     A                                                         C                                         SEE DETAIL "A"
                                   A1                                          DATUM A                           5.
    SEATING PLANE
                                                                                                      BOTTOM VIEW
                                                     SIDE VIEW

                           L                                                                  L1 10.
                                                e/2                                    TERMINAL TIP

                                                                            e                         4.

                                                            DETAIL "A"         NOTES:
                                                                               1. DIMENSIONING AND TOLERANCING CONFORMS TO
    QUAD FLAT NO LEAD PACKAGES (WSNB) - PLASTIC
                                                                                     ASME Y14.5M-1994.
                           DIMENSIONS                                          2. ALL DIMENSIONS ARE IN MILLIMETERS, SYM  IS IN DEGREES.
                                                                               3. N IS THE TOTAL NUMBER OF TERMINALS.
    SYMBOL         MIN        NOM         MAX        NOTE                      4. DIMENSION b APPLIES TO METALLIZED TERMINAL AND IS
          e                                             3
          N                1.27 BSC                     5                            MEASURED BETWEEN 0.15 AND 0.30 mm FROM TERMINAL TIP.
         ND                                             4                            IF THE TERMINAL HAS THE OPTIONAL RADIUS ON THE OTHER
          L                   8                                                      END OF THE TERMINAL, THE DIMENSION b SHOULD NOT BE
          b                                            10                            MEASURED IN THAT RADIUS AREA.
         D2                   4                         2                      5. ND REFERS TOT HE NUMBER OF TERMINALS ON D SIDE.
         E2                                                                    6. MAXIMUM PACKAGE WARPAGE IS 0.05 mm.
          D        0.45       0.50        0.55                                 7. MAXIMUM ALLOWABLE BURRS IS 0.076 mm IN ALL DIRECTIONS.
          E                                                                    8. PIN #1 ID ON TOP WILL BE LASER MARKED.
          A        0.35       0.40        0.45                                 9. BILATERAL COPLANARITY ZONE APPLIES TO THE EXPOSED
         A1                                                                          HEAT SINK SLUG AS WELL AS THE TERMINALS.
          L1       4.70       4.80        4.90                                 10. A MAXIMUM 0.15 mm PULL BACK (L1) MAY BE PRESENT.
           
          K        6.30       6.40        6.50                                                                                                                                                     3408\ 16-038.28a

                           6.00 BSC

                           8.00 BSC

                   0.70       0.75        0.80

                   0.00       0.02        0.05

                           0.15 MAX.

                   0          ---                12

                           0.20 MIN.

46                                                                             S25FL128P                   S25FL128P_00_04 July 2, 2007
                              Data Sheet (Preliminary)

21. Revision History

                     Section                                                                    Description
Revision 01 (January 12, 2007)
                                      Initial release.
Revision 02 (March 13, 2007)
Distinctive Characteristics           Changed standby mode current.
S25FL128P Sector Address Table        Corrected addresses for sectors 0 and 32.
(Uniform 64 KB sector)
Parallel Mode (for 16-pin SO package  Added last sentence in section.
only)                                 Separated status register bit descriptions into an additional subsection.
Read Status Register (RDSR: 05h)      Modified Parallel Page Program (PP) Instruction Sequence figure to match format of other parallel
                                      mode figures.
Page Program (PP: 02h)                Changed code for Bulk Erase (BE) 256 KB product in table.
                                      Corrected SI and CLK in Parallel Read_ID Instruction Sequence figure.
Command Definitions                   Added overshoot and undershoot information.
Read Manufacturer and Device ID       Changed maximum specifications for ICC1 (parallel mode), ISB, and IDP.
(READ_ID: 90h)
Absolute Maximum Ratings              Changed Valid Combinations table.
DC Characteristics
Revision 03 (April 24, 2007)          Added a sentence to Byte or Page programming
Ordering Information                  Added a sentence.
Revision 04 (July 2, 2007)
Device Operations
Parallel Mode
(for 16-pin SO package only)

July 2, 2007 S25FL128P_00_04          S25FL128P         47
    Data Sheet (Preliminary)

Colophon

The products described in this document are designed, developed and manufactured as contemplated for general use, including without
limitation, ordinary industrial use, general office use, personal use, and household use, but are not designed, developed and manufactured as
contemplated (1) for any use that includes fatal risks or dangers that, unless extremely high safety is secured, could have a serious effect to the
public, and could lead directly to death, personal injury, severe physical damage or other loss (i.e., nuclear reaction control in nuclear facility,
aircraft flight control, air traffic control, mass transport control, medical life support system, missile launch control in weapon system), or (2) for
any use where chance of failure is intolerable (i.e., submersible repeater and artificial satellite). Please note that Spansion will not be liable to
you and/or any third party for any claims or damages arising in connection with above-mentioned uses of the products. Any semiconductor
devices have an inherent chance of failure. You must protect against injury, damage or loss from such failures by incorporating safety design
measures into your facility and equipment such as redundancy, fire protection, and prevention of over-current levels and other abnormal
operating conditions. If any products described in this document represent goods or technologies subject to certain restrictions on export under
the Foreign Exchange and Foreign Trade Law of Japan, the US Export Administration Regulations or the applicable laws of any other country,
the prior authorization by the respective government entity will be required for export of those products.

Trademarks and Notice

The contents of this document are subject to change without notice. This document may contain information on a Spansion product under
development by Spansion. Spansion reserves the right to change or discontinue work on any product without notice. The information in this
document is provided as is without warranty or guarantee of any kind as to its accuracy, completeness, operability, fitness for particular purpose,
merchantability, non-infringement of third-party rights, or any other warranty, express, implied, or statutory. Spansion assumes no liability for any
damages of any kind arising out of the use of the information in this document.

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combinations thereof, are trademarks of Spansion LLC in the US and other countries. Other names used are for informational purposes only
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48  S25FL128P                 S25FL128P_00_04 July 2, 2007
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