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S1M8822

器件型号:S1M8822
器件类别:半导体    模拟混合信号IC   
厂商名称:SAMSUNG
厂商官网:http://www.samsung.com/Products/Semiconductor/
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器件描述

PLL FREQUENCY SYNTHESIZER, 2000 MHz, PDSO20

参数
S1M8822功能数量 1
S1M8822端子数量 20
S1M8822最大工作温度 85 Cel
S1M8822最小工作温度 -40 Cel
S1M8822最大供电/工作电压 4 V
S1M8822最小供电/工作电压 2.7 V
S1M8822额定供电电压 3 V
S1M8822加工封装描述 4.40 MM, TSSOP-20
S1M8822状态 ACTIVE-UNCONFIRMED
S1M8822包装形状 RECTANGULAR
S1M8822包装尺寸 SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
S1M8822表面贴装 Yes
S1M8822端子形式 GULL WING
S1M8822端子间距 0.6500 mm
S1M8822端子位置 DUAL
S1M8822包装材料 PLASTIC/EPOXY
S1M8822温度等级 INDUSTRIAL
S1M8822模拟IC其它类型 PLL FREQUENCY SYNTHESIZER

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S1M8822器件文档内容

INTERGER RF/IF DUAL PLL                                                                   S1M8821/22/23

INTRODUCTION                                                             20-TSSOP-BD44
                                                                          24-QFN-3.54.5
The S1M8821/22/23 is a high performance dual frequency
synthesizer with integrated prescalers designed for RF operation up
to 1.2GHz/2.0GHz/2.5GHz and IF operation up to 520MHz.
The S1M8821/22/23 contains dual-modulus prescalers. The RF
synthesizer adopts a 64/65 or a 128/129 prescaler(32/33 or 64/65 for
the S1M8823) and the IF synthesizer adopts an 8/9 or a 16/17
prescaler.
Using a proprietary digital phase-locked-loop technique, the
S1M8821/22/23 has linear phase detector characteristic and can be
used for very stable, low noise local oscillator signal. Supply voltage
can range from 2.7V to 4.0V. The S1M8821/22/23 is now available in
a 20-TSSOP/24-QFN package.

FEATURES

High operating frequency dual synthesizer

-- S1M8821 : 0.1 to 1.2GHz (RF)/ 45 to 520MHz (IF)

-- S1M8822 : 0.2 to 2.0GHz (RF)/ 45 to 520MHz (IF)

-- S1M8823 : 0.5 to 2.5GHz (RF)/ 45 to 520MHz (IF)

Very low current consumption(8821:3.5mA, 22:4.5mA, 23:5.5mA)

Operating voltage range : 2.7 to 4.0V

Selectable power saving mode(Icc=1uA typical @3V)

Dual modulus prescaler :

S1M8821/22                  (RF) 64/65 or 128/129

S1M8823                     (RF) 32/33 or 64/65

S1M8821/22/23               (IF) 8/9 or 16/17

Programmability via serial bus interface

No dead-zone PFD

Variable charge pump output current

High speed lock mode

APPLICATIONS

Cellular telephone systems : S1M8821
Portable wireless communications : S1M8822 (PCS/PCN, cordless)
Wireless Local Area Networks (W-LANs) : S1M8823
Other wireless communication systems

                                                                                          1
S1M8821/22/23                                                                INTERGER RF/IF DUAL PLL

ORDERING INFORMATION                Operating Temperature
                                           -40 to +85C
           Device        Package           -40 to +85C
                    20-TSSOP-BD44
   S1M8821X01-R0T0
   S1M8822X01-R0T0  24-QFN-3.54.5
   S1M8823X01-R0T0

   S1M8821X01-R0T0
   S1M8822X01-R0T0
   S1M8823X01-R0T0

2
INTERGER RF/IF DUAL PLL                                                                             S1M8821/22/23

BLOCK DIAGRAM

VDD1 1                        RF                       foLD         IF                              20 VDD2

                              LD                       Data Out     LD

                                                       Multiplexer

   VP1 2    RF                   RF                                     IF                    IF    19 VP2
CPoRF 3   Charge               Phase                                 Phase                 Charge   18 CPoIF
           Pump               Detector                              Detector                Pump
GND 4
finRF 5                      RF Prescaler                          IF Prescaler

          +                         RF                                     IF    Prescaler  +     17 GND
                              Programmable                          Programmable   Control          16 finIF
                   Prescaler
                    Control       Counter                               Counter

finRF 6                       RF N-Latch                                IF N-Latch          2-bit   15 finIF
GND 7                                                               20-bit Shift Register  Control  14 GND

OSCin 8                       RF R-Latch                               IF R-Latch                   13 LE

GND 9                         RF Reference                          IF Reference                    12 DATA
foLD 10                          Counter                               Counter                      11 CLOCK

NOTE: The pin numbers above are for 20-TSSOP package.

                                                                                                              3
S1M8821/22/23                                                                                   INTERGER RF/IF DUAL PLL

PIN CONFIGURATION

                      VDD1 1    S1M8821   20 VDD2
                                S1M8822   19 Vp2
                       Vp1 2    S1M8823   18 CPoIF
                                          17 GND
                   CPoRF 3
                                              (Digital)
                      GND 4               16 finIF
                    (Digital)             15 finIF
                     finRF 5              14 GND

                     finRF 6                 (Analog)
                                          13 LE
                      GND 7               12 DATA
                   (Analog)               11 CLOCK
                   OSCin 8

                      GND 9
                     (Digital)
                      foLD 10

                                20-TSSOP

                   20-Lead(0.173 Wide) Thin Shrink Small
                        Outline Package(20-TSSOP)

NOTES:
1. pin #9 = pin #17(internally connected).
2. Do not tie up Vp and VDD

      : Vp is the source of digital noises. The power for analog part is supplied by VDD.
      If Vp and VDD are tied together, noisy Vp corrupts the power source for the analog part.

4
INTERGER RF/IF DUAL PLL                           S1M8821/22/23

PIN CONFIGURATION(24-QFN, NOT TO SCALE)

    N/C 1   VDD1 VDD2 Vp2    21 N/C
    Vp1 2    24 23 22        20 CPoIF

CPoRF 3     S1M8821          19 GND
   GND 4    S1M8822                (Digital)
            S1M8823
(Digital)                    18 finIF
  finRF 5
                             17 finIF
  finRF 6
   GND 7                     16 GND
(Analog)                           (Analog)
OSCin 8
                             15 LE
     N/C 9
                                         14 DATA  * N/C pins must be connected
                                                   to GND(to Analog GND if
               10 11 12                  13 N/C    possible).
             GND foLD CLOCK
            (Digital)

                    24-QFN

            24 PIN Quad Flat Non-leaded
                     (24-QFN) Package

NOTES:
1 pin #10 = pin #19(internally connected).
2. Do not tie up Vp and VDD

      : Vp is the source of digital noises. The power for analog part is supplied by VDD. If Vp and VDD are tied together,
      noisy Vp corrupts the power source for the analog part.

                                                                                                                            5
S1M8821/22/23                                                       INTERGER RF/IF DUAL PLL

PIN DESCRIPTION

   Pin No       Pin No  Symbol  I/O                      Description
(20TSSOP)      (24QFN)

   1           24       VDD1    -    Power supply voltage input for the RF PLL part. VDD1 must

                                     equal VDD2. In order to reject supply noise, bypass capacitors

                                     must be placed as close as possible to this pin and be

                                     connected directly to the ground plane.

   -           1        -       N/C No connection.

   2           2        Vp1     -    Power supply voltage input for RF charge pump(  VDD1).

   3           3        CPoRF   O Internal RF charge pump output for connection to an external

                                     loop filter whose filtered output drives an external VCO.

   4           4        GND     -    Ground for RF digital blocks.

   5           5        finRF   I    RF prescaler input. The signal comes from the external VCO.

   6           6        finRF   I    The complementary input of the RF prescaler. A bypass

                                     capacitor must be placed as close as possible to this pin and

                                     be connected directly to the ground plane. The bypass

                                     capacitor is optional with some loss of sensitivity.

   7           7        GND     -    Ground for RF analog blocks.

   8           8        OSCin   I    Reference counter input. TCXO is connected via a coupling

                                     capacitor.

   -           9        -       N/C No connection.

   9           10       GND     -    Ground for IF digital blocks.

   10          11       foLD    O Multiplexed output of the RF/IF programmable counters, the

                                     reference counters, the lock detect signals and the shift
                                     registers. The output level is CMOS level. (see fout
                                     Programmable Truth Table)

   11          12       CLOCK   I    CMOS clock input. Serial data for the various counters is

                                     transferred into the 22-bit shift register on the rising edge of

                                     the clock signal.

   -           13       -       N/C No connection.

   12          14       DATA    I    Binary serial data input. The MSB of CMOS input data is

                                     entered first. The control bits are on the last two bits. CMOS

                                     input.

   13          15       LE      I    Load enable CMOS input. When LE becomes high, the data

                                     in the shift register is loaded into one of the four latches (by

                                     the control bits).

   14          16       GND     -    Ground for IF analog blocks.

6
INTERGER RF/IF DUAL PLL                                                        S1M8821/22/23

PIN DESCRIPTION (Continued)

   Pin No   Pin No       Symbol  I/O                 Description
(20TSSOP)  (24QFN)

15         17            finIF   I    The complementary input of the IF prescaler. A bypass

                                      capacitor must be placed as close as possible to this pin and

                                      be connected directly to the ground plane. The bypass

                                      capacitor is optional with some loss of sensitivity.

16         18            finIF   I    IF prescaler input. The signal comes from the external VCO.

17         19            GND     -    Ground for IF digital blocks.

18         20            CPoIF   O Internal IF charge pump output for connection to an external

                                      loop filter whose filtered output drives an external VCO.

-          21            -       N/C No connection.

19         22            Vp2     -    Power supply voltage input for IF charge pump(  VDD2)

20         23            VDD2    -    Power supply voltage input for the IF PLL part. VDD1 must

                                      equal VDD2. In order to reject supply noise, bypass capacitors

                                      must be placed as close as possible to this pin and be

                                      connected directly to the ground plane.

                                                                                                      7
S1M8821/22/23                                                    INTERGER RF/IF DUAL PLL

EQUIVALENT CIRCUIT DIAGRAM                         foLD

CLOCK, DATA, LE

OSCin                                              CPoRF, CPoIF

finRF, finRF, finIF, finIF                                       finRF,
                finRF,                                           finIF
                finIF

                                            Vbias

8
INTERGER RF/IF DUAL PLL                                                                           S1M8821/22/23

ABSOLUTE MAXIMUM RATINGS           Symbol        Value                                               Unit
                   Characteristic    VDD       0 to 4.0                                                V
                                      PD
Power Supply Voltage                 Ta          600                                                 mW
Power Dissipation                   TSTG   -40 to +85oC                                               C
Operating Temperature                      -65 to +150oC                                              C
Storage Temperature
                                                                                                     Unit
ELECTROSTATIC CHARACTERISTICS                                                                          V
                                                                                                       V
                Characteristic     Pin No.  ESD level                                                  V
Human Body Model                      All    < 2000
Machine Model                         All    < 300
Charged Device Model                  All    < 800

These devices are ESD sensitive. These devices must be handled in the ESD protected environment.

                                                                                                  9
S1M8821/22/23                                                                       INTERGER RF/IF DUAL PLL

ELECTRICAL CHARACTERISTICS

(VDD=3.0V, VP=3.0V, Ta = 25C, Unless otherwise specified)

         Characteristic         Symbol                   Test Conditions   Min.     Typ. Max. Unit
                                                                           2.7
                                                    VDD                    VDD      3.0  4.0
Power Supply Voltage
                                                                                                 V
                                                     VP
                                                                                    3.0  4.0
                 S1M8823 RF + IF
                                                                                    5.5

               S1M8823 RF Only                                                      4.0

               S1M8822 RF + IF                                                      4.5
               S1M8822 RF Only
Power          S1M8821 RF + IF      IDD                  VDD=2.7V to 4.0V           3.0          mA
Supply
Current

                                                                                    3.5

               S1M8821 RF Only                                                      2.0

               S1M882x IF Only                                                      1.5

Power down Current                  IPWDN                VDD=3.0V                   1.0  10      A

Digital inputs : CLOCK, DATA and LE

High-Level Input Voltage            VIH                  VDD=2.7V to 4.0V  0.7VDD                V
                                                         VDD=2.7V to 4.0V
Low-Level Input Voltage             VIL                  VIH= VDD=4.0V       -1.0        0.3VDD  V
                                                         VIL=0V, VDD=4.0V    -1.0
High-Level Input Current            IIH                                                  +1.0    A

Low-Level Input Current              IIL                                                 +1.0    A

Reference Oscillator Input : OSCin

                                    IIHR                 VIH= VDD=4.0V                   +100    A

Input Current                       IILR                 VIL=0V, VDD=4.0V  -100                  A

Digital Output : foLD               VOH                  Iout = -500A     VDD-0.4               V
High Level Output Voltage
Low Level Output Voltage            VOL                  Iout = +500A                   0.4     V

10
INTERGER RF/IF DUAL PLL                                                   S1M8821/22/23

ELECTRICAL CHARACTERISTICS (Continued)

(VDD=3.0V, VP=3.0V, Ta = 25C, Unless otherwise specified)

Characteristic               Symbol      Test Conditions      Min.  Typ.  Max. Unit

Charge Pump Outputs : CPoRF, CPoIF

Charge Pump Output           ICP-SRC     VCP=VP/2, ICPo=Low         -1.0
Current                      ICP-SINK    VCP=VP/2, ICPo=Low
                             ICP-SRC     VCP=VP/2, ICPo=High        +1.0
Charge Pump Leakage          ICP-SINK    VCP=VP/2, ICPo=High                                    mA
Current
                               ICPL      0.5V  VCP  VP-0.5V         -4.0

                                                                    +4.0

                                                              -2.5        +2.5  nA

Output Current Sink vs.       ICP-SINK   VCP=VP/2                   3     10    %
Source Mismatch*             vs ICP-SRC

Output Current Magnitude     ICP vs T VCP=VP/2                      10          %
Variation vs. Temperature**

Output Current Magnitude     ICP vs VCP 0.5V  VCP  VP-0.5V          10    15    %
Variation vs. Voltage***

Programmable Divider

                   S1M8823                                    0.5         2.5
                   S1M8822
Operating          S1M8821   finRF       VDD=2.7V to 4.0V     0.2         2.0 GHz
Frequency

                                                              0.1         1.2

Operating Frequency           finIF      VDD=3.0V             45          520 MHz
                                         VDD=3.0V
RF Input Sensitivity         PfinRF      VDD=4.0V             -15         0
                             PfinIF      VDD=2.7V to 4.0V
IF Input Sensitivity                                                            dBm
Phase Detector Frequency       fPD
Reference Divider                                             -10         0

                                                              -10         0     dBm

                                                                          10    MHz

Operating Frequency          OSCin                            5           40    MHz

Input Sensitivity            VOSCin                           0.5               VPP

                                                                                                    11
S1M8821/22/23                                                                                                     INTERGER RF/IF DUAL PLL

ELECTRICAL CHARACTERISTICS (Continued)

(VDD=3.0V, VP=3.0V, Ta = 25C, Unless otherwise specified )

            Characteristic      Symbol Test Conditions                                     Min.                   Typ.  Max. Unit

Serial Data Control             fCLOCK                                                      50                          10  MHz
                                  tCWH                                                      50
CLOCK Frequency                   tCWL                                                      50                              ns
                                   tDS                                                      10
CLOCK Pulse Width High                                                                      50                              ns
                                   tDH                                                      50
CLOCK Pulse Width Low                                                                                                       ns
                                  tLEW
DATA Set Up Time to CLOCK         tCLE                                                                                      ns
Risng Edge
                                                                                                                            ns
DATA Hold Time after CLOCK                                                                                                  ns
Rising Edge

LE Pulse Width

CLOCK Rising Edge to LE Rising
Edge


Ia=Charge pump sink current at Vcp=Vp-V, Ib=Charge pump sink current at Vcp=Vp/2,
Ic=Charge pump sink current at Vcp=V
Id=Charge pump source current at Vcp=Vp-V, Ie=Charge pump source current at Vcp=Vp/2,
If=Charge pump source current at Vcp=V
V=Voltage offset from positive(for sink current) and negative(for source current) points from which the charge pump currents
become flat.

* Output Current Sink vs. Source Mismatch = [| Ib|-|Ie|] / [0.5 * {| Ib|+|Ie|}] * 100 (%)

** Output Current Magnitude Variation vs. Temperature =
    [| Ib @any temp.| - |Ib @ 25C|] / | Ib @ 25C| * 100 (%) and [|Ie @any temp.| - |Ie @ 25C|] / |Ie @ 25C| * 100 (%)

*** Output Current Magnitude Variation vs. Voltage =
     [0.5 * {|Ia|-|Ic|}] / [0.5 * {|Ia|+|Ic|}] * 100 (%) and [0.5 * {|Id|-|If|}] / [0.5 * {|Id|+|If|}] * 100 (%)

12
INTERGER RF/IF DUAL PLL                                   S1M8821/22/23

FUNCTIONAL DESCRIPTION

The Samsung S1M8821/22/23 are dual PLL frequency synthesizer ICs. S1M8821/22/23 combined with external
LPFs and external VCOs form PLL frequency synthesizers. They include serial data control, R counter, N counter,
prescaler, phase detector, charge pump, and etc.

Serial data is moved into 20-bit shift register on the rising edge of the clock. These data enters MSB first. When LE
becomes HIGH, data in the shift register is moved into one of the 4 latches(by the 2-bit control). The divide ratios of
the prescaler and the counters are determined by the data stored in the latches. The external VCO output signal is
divided by the prescaler and the N counter. External reference signal is divided by the R counter. These two signals
are the two input signals to the phase detector. The phase detector drives the charge pump by comparing
frequencies and phases of the above two signals. The charge pump and the external LPF make the control voltage
for the external VCO and finally the VCO generates the appropriate frequency signal.

Serial Data Input Timing

            MSB          N19(R19)  N10(R10) N9(R9)                     LSB
DATA N20(R20)                                       C2 C1

CLOCK

                              tDS       tCWL        tCWH        tLEW
LE

                                   tDH                    tCLE

                                                                            13
S1M8821/22/23                                                                       INTERGER RF/IF DUAL PLL

PROGRAMMING DESCRIPTION

Control Bits

                          Control Bits

                   C1                      C2                                    DATA Location

                   0                       0                                       IF R Counter
                                                                                  RF R Counter
                   0                       1                                       IF N Counter
                                                                                  RF N Counter
                   1                       0

                   1                       1

Programmable Reference Counter(IF / RF R Counter)

If the Control Bits are 00(IF) or 01(RF), data is moved from the 20-bit shift register into the R-latch which sets the
reference counter. Serial data format is shown in the table below.

              LSB                                                                                MSB

                   RRRRRRRRRRRRRRRRRRRR
    C1 C2

                   1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20

                                       Division Ratio of the R Counter, R           Program Modes
                               Control Bits

15-Bit Programmable Reference Counter Ratio

Division R R R R R R R R R R R R R R R

Ratio 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

    3          000000000000011

    4          000000000000100

                                                                                          

32767 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Division ratio : 3 to 32767
Data are shifted in MSB first

14
INTERGER RF/IF DUAL PLL                                                                     S1M8821/22/23

Programmable Counter(N Counter)

If the Control Bits are 10(IF) or 11(RF), data is transferred from the 20-bit shift register into the N-latch. N Counter
consists of 7-bit swallow counter(A counter) and 11-bit main counter(B counter). Serial data format is shown below.

     LSB                                                                               MSB

               NNNNNNNNNNNNNNNNNNNN
C1 C2

               1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20

                                    Division Ratio of the N Counter, N                 Program Modes
                            Control Bits

7-Bit Swallow Counter Division Ratio(A Counter)

Division             RF                               Division                               IF
          NNNNNNN                                                                NNNNNNN

Ratio(A)  7654321                                     Ratio(A)                   7654321
    0     0000000                                         0                      XXX0 0 0 0

    1     0000001                                                          1     XXX0 0 0 1

                                                                        

127       1111111                                                       15       XXX1 1 1 1

Division ratio : 0 to 127                             Division ratio : 0 to 15
                  B>A                                                   B>A
                                                                       X = DON'T CARE condition

11-Bit Main Counter Division Ratio(B Counter)

Division  N                 N  N  N                N                    N     N  N  N  N         N

Ratio     18 17 16 15 14 13 12 11 10                                                   9         8
  3
  4       0                 0  0  0                0                    0     0  0  0  1         1
   
          0                 0  0  0                0                    0     0  0  1  0         0
2047
                                                                                       

          1                 1  1  1                1                    1     1  1  1  1         1

Division ratio : 3 to 2047

                                                                                                      15
S1M8821/22/23                                                                INTERGER RF/IF DUAL PLL

Pulse Swallow Function
    fVCO=[ ( P X B ) + A ] x fOSCin / R
    fVCO : External VCO output frequency
    P : Preset modulus of dual modulus prescaler

    (for S1M8821/22 RF:P=64 or 128, for S1M8823 RF:P=32 or 64, for IF: P=8 or 16)

B : 11-bit main counter division ratio (3  B  2047)

A : 7-bit swallow counter division ratio

    (for RF: 0  A  127, for IF: 0  A  15, A  B)

fOSCin : External reference frequency(from external oscillator)

R : 15-bit reference counter division ratio (3  R  32767)

Program Mode

C1 C2                      R16                       R17                R18           R19 R20

0   0                         IF Phase            IF ICPo             IF CPoIF        IF      IF
                         Detector Polarity                       High Impedance
                                                                                      LD Fo

0   1                        RF Phase             RF ICPo            RF CPoIF         RF RF
                         Detector Polarity                       High Impedance       LD Fo

               C1          C2                           N19                     N20
                                                  IF Prescaler               Pwdn IF
               1           0                      RF Prescaler               Pwdn RF

               1           1

Mode Select Truth Table

    Phase Detector Polarity CPoIF High Impedance ICPo IF Prescaler            RF Prescaler     Pwdn
                                                                               S1M8821/22
0              Negative         Normal Operation           Low    8/9           (S1M8823)     Pwr Up
                                High Impedance             High  16/17                        Pwr Dn
1              Positive                                                       64/65 (32/33)

                                                                             128/129 (64/65)

* The charge pump output current of ICPo LOW = 1/4 ICPo HIGH.

16
INTERGER RF/IF DUAL PLL                                               VCO Output Frequency                         S1M8821/22/23

Phase Detector Polarity                                                                   VCO Characteristics
Depending on VCO characteristics, R16 bit should be set as follows :                                                     (1)
VCO characteristics are positive like (1) : R16 HIGH
VCO characteristics are negative like (2) : R16 LOW

                                                                                                                      (2)
                                                                                            VCO Input Voltage

foLD (Pin10) Output Truth Table

RF R19   IF R19                    RF R20   IF R20                    foLD Output State
(RF LD)  (IF LD)                   (RF fo)  (IF fo)
                                                     Disabled (default LOW)
0        0                         0           0     IF Lock Detect
                                               0     RF Lock Detect
0        1                         0           0     RF and IF Lock Detect
                                               0     IF Reference Divider Output
1        0                         0           1     RF Reference Divider Output
                                               0     IF Programmable Divider Output
1        1                         0           1     RF Programmable Divider Output
                                               0     High Speed Lock mode
0        0                         0           1     IF Counter Reset
                                               1     RF Counter Reset
0        0                         1           1     RF and IF Counter Reset
                                               1
0        1                         0

0        1                         1

0        0                         1

0        1                         1

1        0                         1

1        1                         1

-- When the PLL is locked and a lock detect mode is selected, the foLD output is HIGH, with narrow pulses
  LOW.

-- Counter Reset mode resets R & N counters.

-- The high speed lock mode sets the foLD output pin to be connected to ground with a low impedance
  ( 110).

                                                                                                                           17
S1M8821/22/23                                                                     INTERGER RF/IF DUAL PLL

FUNCTIONAL DESCRIPTION (Continued)

Powerdown mode operation

There are synchronous and asynchronous powerdown modes for S1M8821/22/23.
Synchronous powerdown mode occurs if R18 bit is LOW, N20 bit is HIGH and charge pump output is in high
impedance state. In the synchronous power down mode, the powerdown function is activated by the charge pump
to diminish unwanted frequency jumps. Asynchronous powerdown mode occurs if R18 bit is HIGH and N20 bit is
HIGH.
When the PLL goes to either synchronous or asynchronous powerdown mode, preamp becomes debiased, R & N
counters keeps their load conditions and the charge pump becomes high impedance state. The oscillator circuitry
function becomes disabled only when both IF and RF powerdown bits are activated, i.e. N20 HIGH.
The PLL returns to an active powerup mode when N20 bit becomes LOW(either in synchronous or asynchronous
modes).

               R18       N20                     Powerdown mode status

               0         0           PLL active

               1         0           PLL active, only charge pump high impedance

               0         1           Synchronous powerdown

               1         1           Asynchronous powerdown

Phase Detector and Charge pump Characteristics

Phase difference detection range : -2 to +2
When R16 = HIGH

                    fr
                    fp

                    LD

                    CPo

                              fr>fp  fr=fp       fr
18
INTERGER RF/IF DUAL PLL                                  S1M8821/22/23

RF SENSITIVITY MEASUREMENT CIRCUIT

    RF                50          100pF      fin   2.7V to 4.0V
  Signal              Microstrip            fin   VDD
Generator                                OSCin    VP
           10dB ATTN
                                                           100pF 2.2F 100pF 2.2F
                     100pF
           51

                                         foLD     LE       PC
                                                  DATA   Parallel
           12k                                    CLOCK
           39k                                            Port

Frequency
Counter

           ** N=10,000 R=50 P=64
           ** Sensitivity limit is determined when the error of the divided RF output( foLD) becomes

                1 Hz.

                                                                                                      19
S1M8821/22/23                                                                                     INTERGER RF/IF DUAL PLL

TYPICAL APPLICATION CIRCUIT

                                                                                        VP

                     1000pF                     100pF            VCO                              0.01F
                                                10pF                      R1
Reference                    RF out                                                 100pF
                                                                C2
Input                                                                    C1                               VDD
                                                                                                                 0.01F
            51                                                Rin

    foLD                                 100pF                                                     100pF
                                                                                        18

             10   9   8      7                  6         5        4            3   2              1      0.01F
            foLD                                                                                  VDD1
                  GND OSCin  GND finRF finRF                       GND CPoRF VP1

                                         S1M8821/22/23

            CLOCK DATA LE    GND finIF finIF GND CPoIF VP2 VDD2

            11    12  13     14          15               16       17           18  19            20

From                                     100pF                Rin                                              0.01F
Controller                                                                                        18

                      IF out 10pF                  100pF                                                  VDD 0.01F

                                                                   VCO                           100pF
                                                                                            Vp
         
          . CDMA : UCVA4X103A                                      R2               C4                  0.01F
          . K-PCS : UCVW4X102A                                              C3             100pF
          . US-PCS : UCVA3X120A

** The role of Rin : Rin makes VCO output power go to the load rather than the PLL.
The value of Rin depends on the VCO power level.

20
INTERGER RF/IF DUAL PLL                                                                           S1M8821/22/23

PACKAGE DIMENSIONS

       #20                  #11

                                                               0.006               4.40 0.20
                                                                                  0.173 0.008

                                   6.40 0.30                           0.15
                                      0.252 0.012
                                                               x         x

                                                                 +0.004    +0.10
                                                               -0.002    -0.05

                                                                                  5.72            0 ~ 8o
                                                                                  0.225

                                                                0.50 0.20
                                                               0.020 0.008

       #1                   #10

               6.90                0.90 0.20       MAX
              0.272 MAX               0.059 0.008
                                                     1.10
             6.40 0.20                               0.073
            0.252 0.008

0.30                        0.65   0.05                        0.10MAX
0.012                       0.026    0.002 MIN                 0.004MAX

             0.22 0.10                                           20-Lead TSSOP Package
            0.009 0.004                                          (Samsung 20-TSSOP-BD44)

                                                                                                          21
S1M8821/22/23                                                                                                     INTERGER RF/IF DUAL PLL

PACKAGE DIMENSIONS (24-QFN)                                                                               1.00MAX
                                                                                             0.27 + 0.05
                                                      #1 INDEX AREA                          0.70 + 0.05

    4.50 + 0.10

                                   3.50 + 0.10                       B
                 A                                                                          C

                                                                                         0.08 C

                 2X4.00(0.05)                                             4X0.50 + 0.10
                                        (0.05)
                                                                     #24
                                                                                         #1

                                                                     #1 ID MARK

    2X                  20X0.50                                                        2X
           0.10          2X1.00                                                                0.10 C
                 C
                                                                     24X0.30 + 0.05

                                                                            0.10 M C B C S

22
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