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R8A77800BNBGV

器件型号:R8A77800BNBGV
器件类别:集成电路    嵌入式 - 微控制器   
文件大小:70803.72KB,共45页
厂商名称:Renesas Electronics Corporation
厂商官网:https://www.renesas.com/
标准:  
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器件描述

IC mcu 32bit romless 449fbga

参数

Datasheets:
SH7780 Manual:
Product Photos:
449-FBGA:
Product Training Modules:
Electromagnetic Noise Reduction Techniques Part 1:
Standard Package : 1
Category: Integrated Circuits (ICs)
Family: Embedded - Microcontrollers
Series: SuperH® SH7780
Packaging : Tray
Core Processor: SH-4A
Core Size: 32-Bit
Speed: 400MHz
Connectivity: Audio Codec, Memory Card, Serial Sound, SCI, SIO, SPI, SSI
Peripherals: DMA, POR, WDT
Number of I/O: 75
Program Memory Size: -
Program Memory Type: ROMless
EEPROM Size: -
RAM Size: 16K x 8
Voltage - Supply (Vcc/Vdd): 1.15 V ~ 1.35 V
Data Converters: -
Oscillator Type: External
Operating Temperature: -20°C ~ 75°C
Package / Case: 449-FBGA
Supplier Device Package: 449-FBGA (21x21)
Dynamic Catalog: SuperH SH7780 - SH7780

R8A77800BNBGV器件文档内容

To our customers,

                  Old Company Name in Catalogs and Other Documents

   On April 1st, 2010, NEC Electronics Corporation merged with Renesas Technology
Corporation, and Renesas Electronics Corporation took over all the business of both
companies. Therefore, although the old company name remains in this document, it is a valid
Renesas Electronics document. We appreciate your understanding.

                          Renesas Electronics website: http://www.renesas.com

                                                                            April 1st, 2010
                                                                            Renesas Electronics Corporation

Issued by: Renesas Electronics Corporation (http://www.renesas.com)
Send any inquiries to http://www.renesas.com/inquiry.
                                                        Notice

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       incurred by you resulting from errors in or omissions from the information included herein.

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       indicated below. You must check the quality grade of each Renesas Electronics product before using it in a particular
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       application categorized as "Specific" or for which the product is not intended where you have failed to obtain the prior written
       consent of Renesas Electronics. The quality grade of each Renesas Electronics product is "Standard" unless otherwise
       expressly specified in a Renesas Electronics data sheets or data books, etc.

"Standard":  Computers; office equipment; communications equipment; test and measurement equipment; audio and visual
             equipment; home electronic appliances; machine tools; personal electronic equipment; and industrial robots.

"High Quality": Transportation equipment (automobiles, trains, ships, etc.); traffic control systems; anti-disaster systems; anti-
                    crime systems; safety equipment; and medical equipment not specifically designed for life support.

"Specific":  Aircraft; aerospace equipment; submersible repeaters; nuclear reactor control systems; medical equipment or
             systems for life support (e.g. artificial life support devices or systems), surgical implantations, or healthcare
             intervention (e.g. excision, etc.), and any other applications or purposes that pose a direct threat to human life.

8. You should use the Renesas Electronics products described in this document within the range specified by Renesas Electronics,
       especially with respect to the maximum rating, operating supply voltage range, movement power voltage range, heat radiation
       characteristics, installation and other product characteristics. Renesas Electronics shall have no liability for malfunctions or
       damages arising out of the use of Renesas Electronics products beyond such specified ranges.

9. Although Renesas Electronics endeavors to improve the quality and reliability of its products, semiconductor products have
       specific characteristics such as the occurrence of failure at a certain rate and malfunctions under certain use conditions. Further,
       Renesas Electronics products are not subject to radiation resistance design. Please be sure to implement safety measures to
       guard them against the possibility of physical injury, and injury or damage caused by fire in the event of the failure of a
       Renesas Electronics product, such as safety design for hardware and software including but not limited to redundancy, fire
       control and malfunction prevention, appropriate treatment for aging degradation or any other appropriate measures. Because
       the evaluation of microcomputer software alone is very difficult, please evaluate the safety of the final products or system
       manufactured by you.

10. Please contact a Renesas Electronics sales office for details as to environmental matters such as the environmental
       compatibility of each Renesas Electronics product. Please use Renesas Electronics products in compliance with all applicable
       laws and regulations that regulate the inclusion or use of controlled substances, including without limitation, the EU RoHS
       Directive. Renesas Electronics assumes no liability for damages or losses occurring as a result of your noncompliance with
       applicable laws and regulations.

11. This document may not be reproduced or duplicated, in any form, in whole or in part, without prior written consent of Renesas
       Electronics.

12. Please contact a Renesas Electronics sales office if you have any questions regarding the information contained in this
       document or Renesas Electronics products, or if you have any other inquiries.

(Note 1) "Renesas Electronics" as used in this document means Renesas Electronics Corporation and also includes its majority-
            owned subsidiaries.

(Note 2) "Renesas Electronics product(s)" means any product developed or manufactured by or for Renesas Electronics.
User's Manual

32             SH7780

               Hardware Manual

               Renesas 32-Bit RISC Microcomputer
               SuperHTM RISC Engine Family
               SH7780 Series

                                                                             R8A77800A

               Rev.1.00 2005.12
Rev.1.00 Dec. 13, 2005 Page ii of l
                               Keep safety first in your circuit designs!

1. Renesas Technology Corp. puts the maximum effort into making semiconductor products better and
   more reliable, but there is always the possibility that trouble may occur with them. Trouble with
   semiconductors may lead to personal injury, fire or property damage.
   Remember to give due consideration to safety when making your circuit designs, with appropriate
   measures such as (i) placement of substitutive, auxiliary circuits, (ii) use of nonflammable material or
   (iii) prevention against any malfunction or mishap.

                                    Notes regarding these materials

1. These materials are intended as a reference to assist our customers in the selection of the Renesas
   Technology Corp. product best suited to the customer's application; they do not convey any license
   under any intellectual property rights, or any other rights, belonging to Renesas Technology Corp. or
   a third party.

2. Renesas Technology Corp. assumes no responsibility for any damage, or infringement of any third-
   party's rights, originating in the use of any product data, diagrams, charts, programs, algorithms, or
   circuit application examples contained in these materials.

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   algorithms represents information on products at the time of publication of these materials, and are
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   other reasons. It is therefore recommended that customers contact Renesas Technology Corp. or
   an authorized Renesas Technology Corp. product distributor for the latest product information
   before purchasing a product listed herein.
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   Renesas Technology Corp. assumes no responsibility for any damage, liability, or other loss rising
   from these inaccuracies or errors.
   Please also pay attention to information published by Renesas Technology Corp. by various means,
   including the Renesas Technology Corp. Semiconductor home page (http://www.renesas.com).

4. When using any or all of the information contained in these materials, including product data,
   diagrams, charts, programs, and algorithms, please be sure to evaluate all information as a total
   system before making a final decision on the applicability of the information and products. Renesas
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5. Renesas Technology Corp. semiconductors are not designed or manufactured for use in a device or
   system that is used under circumstances in which human life is potentially at stake. Please contact
   Renesas Technology Corp. or an authorized Renesas Technology Corp. product distributor when
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   systems for transportation, vehicular, medical, aerospace, nuclear, or undersea repeater use.

6. The prior written approval of Renesas Technology Corp. is necessary to reprint or reproduce in
   whole or in part these materials.

7. If these products or technologies are subject to the Japanese export control restrictions, they must
   be exported under a license from the Japanese government and cannot be imported into a country
   other than the approved destination.
   Any diversion or reexport contrary to the export control laws and regulations of Japan and/or the
   country of destination is prohibited.

8. Please contact Renesas Technology Corp. for further details on these materials or the products
   contained therein.

                                                                                               Rev.1.00 Dec. 13, 2005 Page iii of l
General Precautions on Handling of Product

1. Treatment of NC Pins

Note:  Do not connect anything to the NC pins.
       The NC (not connected) pins are either not connected to any of the internal circuitry or are
       used as test pins or to reduce noise. If something is connected to the NC pins, the
       operation of the LSI is not guaranteed.

2. Treatment of Unused Input Pins

Note:  Fix all unused input pins to high or low level.
       Generally, the input pins of CMOS products are high-impedance input pins. If unused pins
       are in their open states, intermediate levels are induced by noise in the vicinity, a pass-
       through current flows internally, and a malfunction may occur.

3. Processing before Initialization

Note: When power is first supplied, the product's state is undefined.
         The states of internal circuits are undefined until full power is supplied throughout the
         chip and a low level is input on the reset pin. During the period where the states are
         undefined, the register settings and the output state of each pin are also undefined. Design
         your system so that it does not malfunction because of processing while it is in this
         undefined state. For those products which have a reset function, reset the LSI immediately
         after the power supply has been turned on.

4. Prohibition of Access to Undefined or Reserved Addresses

Note:  Access to undefined or reserved addresses is prohibited.
       The undefined or reserved addresses may be used to expand functions, or test registers
       may have been be allocated to these addresses. Do not access these registers; the system's
       operation is not guaranteed if they are accessed.

5. Reading from/Writing Reserved Bit of Each Register

Note: Treat the reserved bit of register used in each module as follows except in cases where the
         specifications for values which are read from or written to the bit are provided in the
         description.
         The bit is always read as 0. The write value should be 0 or one, which has been read
         immediately before writing.
         Writing the value, which has been read immediately before writing has the advantage of
         preventing the bit from being affected on its extended function when the function is
         assigned.

Rev.1.00 Dec. 13, 2005 Page iv of l
                   Configuration of This Manual

This manual comprises the following items:

1. General Precautions on Handling of Product
2. Configuration of This Manual
3. Preface
4. Contents
5. Overview
6. Description of Functional Modules

         CPU and System-Control Modules
         On-Chip Modules

             The configuration of the functional description of each module differs according to the
             module. However, the generic style includes the following items:
        i) Feature
        ii) Input/Output Pin
        iii) Register Description
        iv) Operation
        v) Usage Note
When designing an application system that includes this LSI, take notes into account. Each section
includes notes in relation to the descriptions given, and usage notes are given, as required, as the
final part of each section.

7. Electrical Characteristics
8. Appendix
9. Main Revisions and Additions in this Edition (only for revised versions)

The list of revisions is a summary of points that have been revised or added to earlier versions.
This does not include all of the revised contents. For details, see the actual locations in this
manual.

10. Index

                                                                                                     Rev.1.00 Dec. 13, 2005 Page v of l
                                     Preface

This LSI is a RISC (Reduced Instruction Set Computer) microcomputer which includes a Renesas
Technology-original RISC CPU as its core, and the peripheral functions required to configure a
system.

Target Users: This manual was written for users who will be using this LSI in the design of
                application systems. Users of this manual are expected to understand the
                fundamentals of electrical circuits, logical circuits, and microcomputers.

Objective: This manual was written to explain the hardware functions and electrical
                characteristics of this LSI to the above users.

Notes on reading this manual:

In order to understand the overall functions of the chip
    Read the manual according to the contents. This manual can be roughly categorized into parts
    on the CPU, system control functions, peripheral functions and electrical characteristics.

Rules:  Bit order:                   The MSB is on the left and the LSB is on the right.
        Number notation:             Binary is B'xxxx, hexadecimal is H'xxxx, decimal is xxxx.
        Signal notation:             An overbar is added to a low-active signal: xxxx

Rev.1.00 Dec. 13, 2005 Page vi of l
Abbreviations

ALU    Arithmetic Logic Unit

ASID   Address Space Identifier

BGA    Ball Grid Array

CMT    Compare Match Timer (Timer/Counter)

CPG    Clock Pulse Generator

CPU    Central Processing Unit

DDR    Double Data Rate

DDRIF DDR-SDRAM Interface

DMA    Direct Memory Access

DMAC Direct Memory Access Controller

FIFO   First-In First-Out

FLCTL NAND Flash Memory Controller

FPU    Floating-point Unit

HAC    Audio Codec

HSPI   Serial Protocol Interface

H-UDI  User Debugging Interface

INTC   Interrupt Controller

JTAG   Joint Test Action Group

LBSC   Local Bus State Controller

LRAM L Memory

LRU    Least Recently Used

LSB    Least Significant Bit

                                            Rev.1.00 Dec. 13, 2005 Page vii of l
MMCIF  Multimedia Card Interface
MMU    Memory Management Unit
MSB    Most Significant Bit
PC     Program Counter
PCI    Peripheral Component Interconnect
PCIC   PCI (local bus) Controller
RISC   Reduced Instruction Set Computer
RTC    Realtime Clock
SCIF   Serial Communication Interface with FIFO
SIOF   Serial Interface with FIFO
SSI    Serial Sound Interface
TAP    Test Access Port
TLB    Translation Lookaside Buffer
TMU    Timer Unit
UART   Universal Asynchronous Receiver/Transmitter
UBC    User Break Controller
WDT    Watchdog Timer

Rev.1.00 Dec. 13, 2005 Page viii of l
                                Contents

Section 1 Overview................................................................................................1

1.1 SH7780 Features.................................................................................................................... 1
1.2 Block Diagram ....................................................................................................................... 9
1.3 Pin Arrangement .................................................................................................................. 10
1.4 Pin Functions ....................................................................................................................... 11
1.5 Memory Address Map ......................................................................................................... 27
1.6 SuperHyway Bus ................................................................................................................. 30
1.7 SuperHyway Memory (SuperHyway RAM)........................................................................ 31

Section 2 Programming Model ............................................................................33

2.1 Data Formats........................................................................................................................ 33
2.2 Register Descriptions ........................................................................................................... 34

        2.2.1 Privileged Mode and Banks .................................................................................... 34
        2.2.2 General Registers.................................................................................................... 37
        2.2.3 Floating-Point Registers.......................................................................................... 38
        2.2.4 Control Registers .................................................................................................... 40
        2.2.5 System Registers..................................................................................................... 42
2.3 Memory-Mapped Registers.................................................................................................. 46
2.4 Data Formats in Registers .................................................................................................... 47
2.5 Data Formats in Memory ..................................................................................................... 48
2.6 Processing States.................................................................................................................. 49
2.7 Usage Note........................................................................................................................... 50
        2.7.1 Notes on self-modified codes.................................................................................. 50

Section 3 Instruction Set ......................................................................................51

3.1 Execution Environment ....................................................................................................... 51
3.2 Addressing Modes ............................................................................................................... 53
3.3 Instruction Set ...................................................................................................................... 57

Section 4 Pipelining .............................................................................................73

4.1 Pipelines............................................................................................................................... 73
4.2 Parallel-Executability........................................................................................................... 84
4.3 Issue Rates and Execution Cycles........................................................................................ 87

Section 5 Exception Handling .............................................................................97

5.1 Summary of Exception Handling......................................................................................... 97

                                                                                                    Rev.1.00 Dec. 13, 2005 Page ix of l
5.2 Register Descriptions........................................................................................................... 97
        5.2.1 TRAPA Exception Register (TRA) ........................................................................ 98
        5.2.2 Exception Event Register (EXPEVT)..................................................................... 99
        5.2.3 Interrupt Event Register (INTEVT)...................................................................... 100

5.3 Exception Handling Functions........................................................................................... 101
        5.3.1 Exception Handling Flow ..................................................................................... 101
        5.3.2 Exception Handling Vector Addresses ................................................................. 101

5.4 Exception Types and Priorities .......................................................................................... 102
5.5 Exception Flow .................................................................................................................. 104

        5.5.1 Exception Flow..................................................................................................... 104
        5.5.2 Exception Source Acceptance............................................................................... 106
        5.5.3 Exception Requests and BL Bit ............................................................................ 107
        5.5.4 Return from Exception Handling.......................................................................... 107
5.6 Description of Exceptions.................................................................................................. 108
        5.6.1 Resets.................................................................................................................... 108
        5.6.2 General Exceptions............................................................................................... 110
        5.6.3 Interrupts............................................................................................................... 124
        5.6.4 Priority Order with Multiple Exceptions .............................................................. 125
5.7 Usage Notes ....................................................................................................................... 127

Section 6 Floating-Point Unit (FPU)................................................................. 129

6.1 Features.............................................................................................................................. 129
6.2 Data Formats...................................................................................................................... 130

        6.2.1 Floating-Point Format........................................................................................... 130
        6.2.2 Non-Numbers (NaN) ............................................................................................ 133
        6.2.3 Denormalized Numbers ........................................................................................ 134
6.3 Register Descriptions......................................................................................................... 135
        6.3.1 Floating-Point Registers ....................................................................................... 135
        6.3.2 Floating-Point Status/Control Register (FPSCR) ................................................. 137
        6.3.3 Floating-Point Communication Register (FPUL) ................................................. 140
6.4 Rounding............................................................................................................................ 141
6.5 Floating-Point Exceptions.................................................................................................. 142
        6.5.1 General FPU Disable Exceptions and Slot FPU Disable Exceptions ................... 142
        6.5.2 FPU Exception Sources ........................................................................................ 142
        6.5.3 FPU Exception Handling ...................................................................................... 142
6.6 Graphics Support Functions............................................................................................... 144
        6.6.1 Geometric Operation Instructions......................................................................... 144
        6.6.2 Pair Single-Precision Data Transfer...................................................................... 145

Rev.1.00 Dec. 13, 2005 Page x of l
Section 7 Memory Management Unit (MMU) ..................................................147

7.1 Overview of MMU ............................................................................................................ 147
        7.1.1 Address Spaces ..................................................................................................... 149

7.2 Register Descriptions ......................................................................................................... 156
        7.2.1 Page Table Entry High Register (PTEH) .............................................................. 157
        7.2.2 Page Table Entry Low Register (PTEL) ............................................................... 158
        7.2.3 Translation Table Base Register (TTB) ................................................................ 159
        7.2.4 TLB Exception Address Register (TEA) .............................................................. 159
        7.2.5 MMU Control Register (MMUCR) ...................................................................... 160
        7.2.6 Physical Address Space Control Register (PASCR)............................................. 164
        7.2.7 Instruction Re-Fetch Inhibit Control Register (IRMCR) ...................................... 165

7.3 TLB Functions ................................................................................................................... 167
        7.3.1 Unified TLB (UTLB) Configuration .................................................................... 167
        7.3.2 Instruction TLB (ITLB) Configuration................................................................. 170
        7.3.3 Address Translation Method................................................................................. 171

7.4 MMU Functions................................................................................................................. 173
        7.4.1 MMU Hardware Management .............................................................................. 173
        7.4.2 MMU Software Management ............................................................................... 173
        7.4.3 MMU Instruction (LDTLB).................................................................................. 174
        7.4.4 Hardware ITLB Miss Handling ............................................................................ 175
        7.4.5 Avoiding Synonym Problems ............................................................................... 176

7.5 MMU Exceptions............................................................................................................... 177
        7.5.1 Instruction TLB Multiple Hit Exception............................................................... 177
        7.5.2 Instruction TLB Miss Exception........................................................................... 178
        7.5.3 Instruction TLB Protection Violation Exception .................................................. 179
        7.5.4 Data TLB Multiple Hit Exception ........................................................................ 180
        7.5.5 Data TLB Miss Exception .................................................................................... 180
        7.5.6 Data TLB Protection Violation Exception............................................................ 181
        7.5.7 Initial Page Write Exception................................................................................. 182

7.6 Memory-Mapped TLB Configuration................................................................................ 183
        7.6.1 ITLB Address Array ............................................................................................. 184
        7.6.2 ITLB Data Array................................................................................................... 185
        7.6.3 UTLB Address Array............................................................................................ 186
        7.6.4 UTLB Data Array ................................................................................................. 187

7.7 32-Bit Address Extended Mode ......................................................................................... 188
        7.7.1 Overview of 32-Bit Address Extended Mode....................................................... 189
        7.7.2 Transition to 32-Bit Address Extended Mode ...................................................... 189
        7.7.3 Privileged Space Mapping Buffer (PMB) Configuration ..................................... 189
        7.7.4 PMB Function....................................................................................................... 191

                                                                                                    Rev.1.00 Dec. 13, 2005 Page xi of l
        7.7.5 Memory-Mapped PMB Configuration.................................................................. 192
        7.7.6 Notes on Using 32-Bit Address Extended Mode .................................................. 194

Section 8 Caches................................................................................................ 197

8.1 Features.............................................................................................................................. 197
8.2 Register Descriptions......................................................................................................... 200

        8.2.1 Cache Control Register (CCR) ............................................................................. 201
        8.2.2 Queue Address Control Register 0 (QACR0)....................................................... 203
        8.2.3 Queue Address Control Register 1 (QACR1)....................................................... 204
        8.2.4 On-Chip Memory Control Register (RAMCR) .................................................... 205
8.3 Operand Cache Operation.................................................................................................. 207
        8.3.1 Read Operation ..................................................................................................... 207
        8.3.2 Prefetch Operation ................................................................................................ 208
        8.3.3 Write Operation .................................................................................................... 209
        8.3.4 Write-Back Buffer ................................................................................................ 211
        8.3.5 Write-Through Buffer........................................................................................... 211
        8.3.6 OC Two-Way Mode ............................................................................................. 211
8.4 Instruction Cache Operation .............................................................................................. 212
        8.4.1 Read Operation ..................................................................................................... 212
        8.4.2 Prefetch Operation ................................................................................................ 213
        8.4.3 IC Two-Way Mode............................................................................................... 213
8.5 Cache Operation Instruction .............................................................................................. 214
        8.5.1 Coherency between Cache and External Memory ................................................ 214
        8.5.2 Prefetch Operation ................................................................................................ 215
8.6 Memory-Mapped Cache Configuration ............................................................................. 216
        8.6.1 IC Address Array.................................................................................................. 217
        8.6.2 IC Data Array ....................................................................................................... 219
        8.6.3 OC Address Array ................................................................................................ 220
        8.6.4 OC Data Array...................................................................................................... 222
8.7 Store Queues ...................................................................................................................... 223
        8.7.1 SQ Configuration.................................................................................................. 223
        8.7.2 Writing to SQ........................................................................................................ 223
        8.7.3 Transfer to External Memory ............................................................................... 224
        8.7.4 Determination of SQ Access Exception................................................................ 225
        8.7.5 Reading from SQ .................................................................................................. 225
8.8 Notes on Using 32-Bit Address Extended Mode ............................................................... 226

Section 9 L Memory.......................................................................................... 227

9.1 Features.............................................................................................................................. 227
9.2 Register Descriptions......................................................................................................... 228

Rev.1.00 Dec. 13, 2005 Page xii of l
        9.2.1 On-Chip Memory Control Register (RAMCR) .................................................... 229
        9.2.2 L Memory Transfer Source Address Register 0 (LSA0) ...................................... 230
        9.2.3 L Memory Transfer Source Address Register 1 (LSA1) ...................................... 232
        9.2.4 L Memory Transfer Destination Address Register 0 (LDA0) .............................. 234
        9.2.5 L Memory Transfer Destination Address Register 1 (LDA1) .............................. 236
9.3 Operation ........................................................................................................................... 238
        9.3.1 Access from the CPU and FPU............................................................................. 238
        9.3.2 Access from the SuperHyway Bus Master Module .............................................. 238
        9.3.3 Block Transfer ...................................................................................................... 238
9.4 L Memory Protective Functions ........................................................................................ 240
9.5 Usage Notes ....................................................................................................................... 241
        9.5.1 Page Conflict ........................................................................................................ 241
        9.5.2 L Memory Coherency ........................................................................................... 241
        9.5.3 Sleep Mode ........................................................................................................... 241
9.6 Note on Using 32-Bit Address Extended Mode................................................................. 241

Section 10 Interrupt Controller (INTC) .............................................................243

10.1 Features.............................................................................................................................. 243
        10.1.1 Interrupt Method ................................................................................................... 245
        10.1.2 Interrupt Types in INTC ....................................................................................... 246

10.2 Input/Output Pins ............................................................................................................... 250
10.3 Register Descriptions ......................................................................................................... 251

        10.3.1 Interrupt Control Register 0 (ICR0)...................................................................... 255
        10.3.2 Interrupt Control Register 1 (ICR1)...................................................................... 258
        10.3.3 Interrupt Priority Register (INTPRI)..................................................................... 259
        10.3.4 Interrupt Source Register (INTREQ).................................................................... 260
        10.3.5 Interrupt Mask Registers (INTMSK0 to INTMSK2)............................................ 261
        10.3.6 Interrupt Mask Clear Registers (INTMSKCLR0 to INTMSKCLR2)................... 266
        10.3.7 NMI Flag Control Register (NMIFCR) ................................................................ 271
        10.3.8 User Interrupt Mask Level Register (USERIMASK) ........................................... 273
        10.3.9 On-chip Module Interrupt Priority Registers (INT2PRI0 to INT2PRI7).............. 276
        10.3.10 Interrupt Source Register (INT2A0: Not affected by Mask States) ...................... 277
        10.3.11 Interrupt Source Register (INT2A1: Affected by Mask States)............................ 280
        10.3.12 Interrupt Mask Register (INT2MSKR)................................................................. 282
        10.3.13 Interrupt Mask Clear Register (INT2MSKCR)..................................................... 285
        10.3.14 On-chip Module Interrupt Source Registers (INT2B0 to INT2B7) ...................... 287
        10.3.15 GPIO Interrupt Set Register (INT2GPIC)............................................................. 294
10.4 Interrupt Sources................................................................................................................ 296
        10.4.1 NMI Interrupt........................................................................................................ 296
        10.4.2 IRQ Interrupts ....................................................................................................... 296

                                                                                                   Rev.1.00 Dec. 13, 2005 Page xiii of l
        10.4.3 IRL Interrupts ....................................................................................................... 297
        10.4.4 On-chip Module Interrupts ................................................................................... 299
        10.4.5 Interrupt Priority Levels of On-chip Module Interrupts ....................................... 300
        10.4.6 Interrupt Exception Handling and Priority............................................................ 301
10.5 Operation ........................................................................................................................... 308
        10.5.1 Interrupt Sequence ................................................................................................ 308
        10.5.2 Multiple Interrupts ................................................................................................ 310
        10.5.3 Interrupt Masking by MAI Bit.............................................................................. 310
10.6 Interrupt Response Time.................................................................................................... 311
10.7 Usage Notes ....................................................................................................................... 312
        10.7.1 To Clear Interrupt Request When Holding Function Selected ............................. 312
        10.7.2 Notes on Setting IRQ/IRL[7:0] Pin Function ....................................................... 313
        10.7.3 To clear IRQ and IRL interrupt requests .............................................................. 313

Section 11 Local Bus State Controller (LBSC)................................................. 315

11.1 Features.............................................................................................................................. 315
11.2 Input/Output Pins............................................................................................................... 318
11.3 Area Overview................................................................................................................... 320

        11.3.1 Space Divisions .................................................................................................... 320
        11.3.2 Memory Bus Width .............................................................................................. 324
        11.3.3 Data Alignment..................................................................................................... 325
        11.3.4 PCMCIA Support ................................................................................................. 325
11.4 Register Descriptions......................................................................................................... 329
        11.4.1 Memory Address Map Select Register (MMSELR)............................................. 331
        11.4.2 Bus Control Register (BCR) ................................................................................. 333
        11.4.3 CSn Bus Control Register (CSnBCR) .................................................................. 336
        11.4.4 CSn Wait Control Register (CSnWCR)................................................................ 342
        11.4.5 CSn PCMCIA Control Register (CSnPCR).......................................................... 347
11.5 Operation ........................................................................................................................... 352
        11.5.1 Endian/Access Size and Data Alignment.............................................................. 352
        11.5.2 Areas..................................................................................................................... 357
        11.5.3 SRAM interface .................................................................................................... 361
        11.5.4 Burst ROM (Clock Asynchronous) Interface ....................................................... 370
        11.5.5 PCMCIA Interface................................................................................................ 372
        11.5.6 MPX Interface ...................................................................................................... 383
        11.5.7 Byte Control SRAM Interface .............................................................................. 389
        11.5.8 Wait Cycles between Accesses............................................................................. 393
        11.5.9 Bus Arbitration ..................................................................................................... 395
        11.5.10 Bus Release and Acquire Sequence...................................................................... 397
        11.5.11 Cooperation between Master and Slave................................................................ 399

Rev.1.00 Dec. 13, 2005 Page xiv of l
Section 12 DDR-SDRAM Interface (DDRIF)...................................................401

12.1 Features.............................................................................................................................. 401
12.2 Input/Output Pins ............................................................................................................... 403
12.3 Address Space, Bus Width, and Data Alignment............................................................... 404

        12.3.1 Address Space of the DDRIF................................................................................ 404
        12.3.2 Memory Data Bus Width ...................................................................................... 405
        12.3.3 Data Alignment..................................................................................................... 406
12.4 Register Descriptions ......................................................................................................... 410
        12.4.1 Memory Interface Mode Register (MIM) ............................................................. 412
        12.4.2 SDRAM Control Register (SCR).......................................................................... 416
        12.4.3 SDRAM Timing Register (STR) .......................................................................... 418
        12.4.4 SDRAM Row Attribute Register (SDR)............................................................... 421
        12.4.5 SDRAM Mode Register (SDMR)......................................................................... 422
        12.4.6 DDR-SDRAM Back-up Register (DBK).............................................................. 424
12.5 Operation ........................................................................................................................... 425
        12.5.1 DDR-SDRAM Access .......................................................................................... 425
        12.5.2 DDR-SDRAM Initialization Sequence................................................................. 425
        12.5.3 Supported SDRAM Commands............................................................................ 426
        12.5.4 SDRAM Access Mode.......................................................................................... 427
        12.5.5 Power-Down Modes ............................................................................................. 427
        12.5.6 Address Multiplexing ........................................................................................... 429
12.6 DDR-SDRAM Basic Timing ............................................................................................. 430
12.7 Usage Notes ....................................................................................................................... 440
        12.7.1 Operating Frequency............................................................................................. 440
        12.7.2 Stopping Clock ..................................................................................................... 440
        12.7.3 Using SCR to Issue REFA Command (Outside the Initialization Sequence) ....... 440
        12.7.4 Timing of Connected SDRAM ............................................................................. 440
        12.7.5 Setting Auto-Refresh Interval ............................................................................... 441

Section 13 PCI Controller (PCIC) .....................................................................443

13.1 Features.............................................................................................................................. 443
13.2 Input/Output Pins ............................................................................................................... 446
13.3 Register Descriptions ......................................................................................................... 449

        13.3.1 PCIC Enable Control Register (PCIECR) ............................................................ 455
        13.3.2 Configuration Registers ........................................................................................ 456
        13.3.3 Local Register ....................................................................................................... 481
13.4 Operation ........................................................................................................................... 522
        13.4.1 Supported PCI Commands.................................................................................... 522
        13.4.2 PCIC Initialization ................................................................................................ 523
        13.4.3 Master Access ....................................................................................................... 524

                                                                                                    Rev.1.00 Dec. 13, 2005 Page xv of l
        13.4.4 Target Access........................................................................................................ 532
        13.4.5 Host Bus Bridge Mode ......................................................................................... 541
        13.4.6 Normal mode ........................................................................................................ 544
        13.4.7 Power Management .............................................................................................. 544
        13.4.8 PCI Local Bus Basic Interface.............................................................................. 545

Section 14 Direct Memory Access Controller (DMAC)................................... 557

14.1 Features.............................................................................................................................. 557
14.2 Input/Output Pins............................................................................................................... 559
14.3 Register Descriptions......................................................................................................... 561

        14.3.1 DMA Source Address Registers 0 to 11 (SAR0 to SAR11) ................................. 567
        14.3.2 DMA Source Address Registers B0 to B3, B6 to B9

                  (SARB0 to SARB3, SARB6 to SARB9) .............................................................. 568
        14.3.3 DMA Destination Address Registers 0 to 11 (DAR0 to DAR11) ........................ 568
        14.3.4 DMA Destination Address Registers B0 to B3, B6 to B9

                  (DARB0 to DARB3, DARB6 to DARB9) ........................................................... 569
        14.3.5 DMA Transfer Count Registers 0 to 11 (TCR0 to TCR11).................................. 570
        14.3.6 DMA Transfer Count Registers B0 to B3, B6 to B9

                  (TCRB0 to TCRB3, TCRB6 to TCRB9) .............................................................. 571
        14.3.7 DMA Channel Control Registers 0 to 11 (CHCR0 to CHCR11) ......................... 572
        14.3.8 DMA Operation Register 0, 1 (DMAOR0 and DMAOR1) .................................. 581
        14.3.9 DMA Extended Resource Selectors (DMARS0 to DMARS2)............................. 584
14.4 Operation ........................................................................................................................... 588
        14.4.1 DMA Transfer Requests ....................................................................................... 588
        14.4.2 Channel Priority.................................................................................................... 592
        14.4.3 DMA Transfer Types............................................................................................ 595
        14.4.4 DMA Transfer Flow ............................................................................................. 602
        14.4.5 Repeat Mode Transfer .......................................................................................... 604
        14.4.6 Reload Mode Transfer .......................................................................................... 605
        14.4.7 DREQ Pin Sampling Timing ................................................................................ 606
14.5 Usage Notes ....................................................................................................................... 608
        14.5.1 Module Stop ......................................................................................................... 608
        14.5.2 Address Error........................................................................................................ 608
        14.5.3 Notes on Burst Mode Transfer.............................................................................. 608
        14.5.4 DACK output division .......................................................................................... 609
        14.5.5 Clear DMINT Interrupt......................................................................................... 609
        14.5.6 CS Output Settings and Transfer Size Larger than External Bus Width............... 609
        14.5.7 DACK Assertion and DREQ Sampling ................................................................ 609

Rev.1.00 Dec. 13, 2005 Page xvi of l
Section 15 Clock Pulse Generator (CPG)..........................................................613

15.1 Features.............................................................................................................................. 613
15.2 Input/Output Pins ............................................................................................................... 616
15.3 Clock Operating Modes ..................................................................................................... 617
15.4 Register Descriptions ......................................................................................................... 618

        15.4.1 Frequency Control Register (FRQCR) ................................................................. 619
        15.4.2 PLL Control Register (PLLCR)............................................................................ 621
15.5 Notes on Board Design ...................................................................................................... 622

Section 16 Watchdog Timer and Reset..............................................................625

16.1 Features.............................................................................................................................. 625
16.2 Input/Output Pins ............................................................................................................... 627
16.3 Register Descriptions ......................................................................................................... 628

        16.3.1 Watchdog Timer Stop Time Register (WDTST) .................................................. 629
        16.3.2 Watchdog Timer Control/Status Register (WDTCSR)......................................... 630
        16.3.3 Watchdog timer Base Stop Time Register (WDTBST) ........................................ 631
        16.3.4 Watchdog Timer Counter (WDTCNT)................................................................. 632
        16.3.5 Watchdog Timer Base Counter (WDTBCNT) ..................................................... 632
16.4 Operation ........................................................................................................................... 633
        16.4.1 Reset request......................................................................................................... 633
        16.4.2 Using watchdog timer mode ................................................................................. 634
        16.4.3 Using Interval timer mode .................................................................................... 634
        16.4.4 Time for WDT Overflow ...................................................................................... 635
        16.4.5 Clearing WDT Counter......................................................................................... 636
16.5 Status Pin Change Timing during Reset ............................................................................ 636
        16.5.1 Power-On Reset by PRESET................................................................................ 636
        16.5.2 Power-On Reset by Watchdog Timer Overflow................................................... 638
        16.5.3 Manual Reset by Watchdog Timer Overflow ....................................................... 640

Section 17 Power-Down Mode..........................................................................643

17.1 Features.............................................................................................................................. 643
        17.1.1 Types of Power-Down Modes .............................................................................. 643

17.2 Input/Output Pins ............................................................................................................... 645
17.3 Register Descriptions ......................................................................................................... 645

        17.3.1 Standby Control Register (MSTPCR)................................................................... 646
17.4 Sleep Mode ........................................................................................................................ 648

        17.4.1 Transition to Sleep mode ...................................................................................... 648
        17.4.2 Cancellation of Sleep Mode.................................................................................. 648

                                                                                                  Rev.1.00 Dec. 13, 2005 Page xvii of l
17.5 Module Standby State ........................................................................................................ 649
        17.5.1 Transition to Module Standby Mode .................................................................... 649
        17.5.2 Cancellation of Module Standby Mode and Resume............................................ 649

17.6 DDR-SDRAM Power Supply Backup............................................................................... 650
        17.6.1 Self-Refresh and Initialization .............................................................................. 650
        17.6.2 DDR-SDRAM Backup Sequence when Turning Off System Power Supply ....... 651

17.7 RTC Power Supply Backup ............................................................................................... 653
        17.7.1 Transition to RTC Power Supply Backup............................................................. 653
        17.7.2 Cancellation of RTC Power Supply Backup......................................................... 653

17.8 Mode Transitions ............................................................................................................... 655
17.9 STATUS Pin Change Timing ............................................................................................ 656

        17.9.1 In Reset ................................................................................................................. 656
        17.9.2 In Sleep ................................................................................................................. 656

Section 18 Timer Unit (TMU)........................................................................... 657

18.1 Features.............................................................................................................................. 657
18.2 Input/Output Pins............................................................................................................... 659
18.3 Register Descriptions......................................................................................................... 660

        18.3.1 Timer Output Control Register (TOCR)............................................................... 662
        18.3.2 Timer Start Register (TSTR0, TSTR1)................................................................. 663
        18.3.3 Timer Constant Register (TCORn) (n = 0 to 5) .................................................... 665
        18.3.4 Timer Counter (TCNTn) (n = 0 to 5).................................................................... 665
        18.3.5 Timer Control Registers (TCRn) (n = 0 to 5) ....................................................... 666
        18.3.6 Input Capture Register 2 (TCPR2) ....................................................................... 668
18.4 Operation ........................................................................................................................... 669
        18.4.1 Counter Operation ................................................................................................ 669
        18.4.2 Input Capture Function ......................................................................................... 673
18.5 Interrupts............................................................................................................................ 674
18.6 Usage Notes ....................................................................................................................... 675
        18.6.1 Register Writes ..................................................................................................... 675
        18.6.2 Reading from TCNT............................................................................................. 675
        18.6.3 Reset RTC Frequency Divider Circuit.................................................................. 675
        18.6.4 External Clock Frequency .................................................................................... 675

Section 19 Compare Match Timer (CMT) ........................................................ 677

19.1 Features.............................................................................................................................. 677
19.2 Input/Output Pins............................................................................................................... 679
19.3 Register Descriptions......................................................................................................... 679

        19.3.1 Configuration Register (CMTCFG)...................................................................... 681
        19.3.2 Free-Running Timer (CMTFRT).......................................................................... 684

Rev.1.00 Dec. 13, 2005 Page xviii of l
        19.3.3 Control Register (CMTCTL) ................................................................................ 684
        19.3.4 Interrupt Status Register (CMTIRQS) .................................................................. 688
        19.3.5 Channels 0 to 3 Time Registers (CMTCH0T to CMTCH3T)............................... 689
        19.3.6 Channels 0 to 1 Stop Time Registers (CMTCH0ST to CMTCH1ST).................. 689
        19.3.7 Channels 0 to 3 Counters (CMTCH0C to CMTCH3C)........................................ 690
19.4 Operation ........................................................................................................................... 691
        19.4.1 Edge Detection...................................................................................................... 691
        19.4.2 32-Bit Timer: Input Capture ................................................................................. 692
        19.4.3 32-Bit Timer: Output Compare............................................................................. 693
        19.4.4 16-Bit Timer: Input Capture ................................................................................. 697
        19.4.5 16-Bit Timer: Output Compare............................................................................. 699
        19.4.6 Counter: Up-counter ............................................................................................. 701
        19.4.7 Counter: Updown-counter .................................................................................... 703
        19.4.8 Counter: Rotary Switch Operation of Updown-counter ....................................... 705
        19.4.9 Interrupts............................................................................................................... 706

Section 20 Realtime Clock (RTC) .....................................................................707

20.1 Features.............................................................................................................................. 707
        20.1.1 Block Diagram...................................................................................................... 708

20.2 Input/Output Pins ............................................................................................................... 709
20.3 Register Descriptions ......................................................................................................... 710

        20.3.1 64 Hz Counter (R64CNT)..................................................................................... 712
        20.3.2 Second Counter (RSECCNT) ............................................................................... 712
        20.3.3 Minute Counter (RMINCNT) ............................................................................... 713
        20.3.4 Hour Counter (RHRCNT)..................................................................................... 713
        20.3.5 Day-of-Week Counter (RWKCNT)...................................................................... 714
        20.3.6 Day Counter (RDAYCNT) ................................................................................... 715
        20.3.7 Month Counter (RMONCNT) .............................................................................. 716
        20.3.8 Year Counter (RYRCNT) ..................................................................................... 716
        20.3.9 Second Alarm Register (RSECAR) ...................................................................... 717
        20.3.10 Minute Alarm Register (RMINAR)...................................................................... 717
        20.3.11 Hour Alarm Register (RHRAR) ........................................................................... 718
        20.3.12 Day-of-Week Alarm Register (RWKAR)............................................................. 718
        20.3.13 Day Alarm Register (RDAYAR).......................................................................... 719
        20.3.14 Month Alarm Register (RMONAR) ..................................................................... 720
        20.3.15 Year-Alarm Register (RYRAR)............................................................................ 720
        20.3.16 RTC Control Register 1 (RCR1)........................................................................... 721
        20.3.17 RTC Control Register 2 (RCR2)........................................................................... 723
        20.3.18 RTC Control Register (RCR3).............................................................................. 726

                                                                                                   Rev.1.00 Dec. 13, 2005 Page xix of l
20.4 Operation ........................................................................................................................... 727
        20.4.1 Time Setting Procedures....................................................................................... 727
        20.4.2 Time Reading Procedures..................................................................................... 728
        20.4.3 Alarm Function..................................................................................................... 729

20.5 Interrupts............................................................................................................................ 730
20.6 Usage Notes ....................................................................................................................... 730

        20.6.1 Register Initialization............................................................................................ 730
        20.6.2 Crystal Oscillator Circuit ...................................................................................... 730
        20.6.3 Interrupt source and request generating order....................................................... 732

Section 21 Serial Communication Interface with FIFO (SCIF)........................ 733

21.1 Features.............................................................................................................................. 733
21.2 Input/Output Pins............................................................................................................... 739
21.3 Register Descriptions......................................................................................................... 740

        21.3.1 Receive Shift Register (SCRSR) .......................................................................... 742
        21.3.2 Receive FIFO Data Register (SCFRDR) .............................................................. 742
        21.3.3 Transmit Shift Register (SCTSR) ......................................................................... 743
        21.3.4 Transmit FIFO Data Register (SCFTDR)............................................................. 743
        21.3.5 Serial Mode Register (SCSMR)............................................................................ 744
        21.3.6 Serial Control Register (SCSCR).......................................................................... 747
        21.3.7 Serial Status Register n (SCFSR) ......................................................................... 751
        21.3.8 Bit Rate Register n (SCBRR) ............................................................................... 758
        21.3.9 FIFO Control Register n (SCFCR) ....................................................................... 759
        21.3.10 Transmit FIFO Data Count Register n (SCTFDR) ............................................... 762
        21.3.11 Receive FIFO Data Count Register n (SCRFDR)................................................. 763
        21.3.12 Serial Port Register n (SCSPTR) .......................................................................... 764
        21.3.13 Line Status Register n (SCLSR) ........................................................................... 767
        21.3.14 Serial Error Register n (SCRER) .......................................................................... 768
21.4 Operation ........................................................................................................................... 769
        21.4.1 Overview .............................................................................................................. 769
        21.4.2 Operation in Asynchronous Mode ........................................................................ 772
        21.4.3 Operation in Clocked Synchronous Mode ............................................................ 783
21.5 SCIF Interrupt Sources and the DMAC ............................................................................. 792
21.6 Usage Notes ....................................................................................................................... 794

Section 22 Serial I/O with FIFO (SIOF) ........................................................... 797

22.1 Features.............................................................................................................................. 797
22.2 Input/Output Pins............................................................................................................... 799
22.3 Register Descriptions......................................................................................................... 800

        22.3.1 Mode Register (SIMDR) ...................................................................................... 802

Rev.1.00 Dec. 13, 2005 Page xx of l
        22.3.2 Clock Select Register (SISCR) ............................................................................. 804
        22.3.3 Control Register (SICTR) ..................................................................................... 806
        22.3.4 Transmit Data Register (SITDR) .......................................................................... 809
        22.3.5 Receive Data Register (SIRDR) ........................................................................... 810
        22.3.6 Transmit Control Data Register (SITCR) ............................................................. 811
        22.3.7 Receive Control Data Register (SIRCR) .............................................................. 812
        22.3.8 Status Register (SISTR)........................................................................................ 813
        22.3.9 Interrupt Enable Register (SIIER)......................................................................... 819
        22.3.10 FIFO Control Register (SIFCTR) ......................................................................... 821
        22.3.11 Transmit Data Assign Register (SITDAR) ........................................................... 823
        22.3.12 Receive Data Assign Register (SIRDAR)............................................................. 824
        22.3.13 Control Data Assign Register (SICDAR) ............................................................. 825
22.4 Operation ........................................................................................................................... 827
        22.4.1 Serial Clocks ......................................................................................................... 827
        22.4.2 Serial Timing ........................................................................................................ 829
        22.4.3 Transfer Data Format............................................................................................ 830
        22.4.4 Register Allocation of Transfer Data .................................................................... 832
        22.4.5 Control Data Interface .......................................................................................... 834
        22.4.6 FIFO...................................................................................................................... 836
        22.4.7 Transmit and Receive Procedures......................................................................... 838
        22.4.8 Interrupts............................................................................................................... 843
        22.4.9 Transmit and Receive Timing............................................................................... 845

Section 23 Serial Protocol Interface (HSPI) ......................................................849

23.1 Features.............................................................................................................................. 849
23.2 Input/Output Pins ............................................................................................................... 851
23.3 Register Descriptions ......................................................................................................... 851

        23.3.1 Control Register (SPCR)....................................................................................... 852
        23.3.2 Status Register (SPSR) ......................................................................................... 854
        23.3.3 System Control Register (SPSCR)........................................................................ 857
        23.3.4 Transmit Buffer Register (SPTBR)....................................................................... 859
        23.3.5 Receive Buffer Register (SPRBR)........................................................................ 860
23.4 Operation ........................................................................................................................... 861
        23.4.1 Operation Overview without DMA (FIFO Mode Disabled)................................. 861
        23.4.2 Operation Overview with DMA ........................................................................... 862
        23.4.3 Operation with FIFO Mode Enabled .................................................................... 862
        23.4.4 Timing Diagrams .................................................................................................. 863
        23.4.5 HSPI Software Reset ............................................................................................ 864
        23.4.6 Clock Polarity and Transmit Control .................................................................... 864
        23.4.7 Transmit and Receive Routines ............................................................................ 864

                                                                                                   Rev.1.00 Dec. 13, 2005 Page xxi of l
Section 24 Multimedia Card Interface (MMCIF) ............................................. 865

24.1 Features.............................................................................................................................. 865
24.2 Input/Output Pins............................................................................................................... 866
24.3 Register Descriptions......................................................................................................... 867

        24.3.1 Command Registers 0 to 5 (CMDR0 to CMDR5)................................................ 871
        24.3.2 Command Start Register (CMDSTRT) ................................................................ 872
        24.3.3 Operation Control Register (OPCR)..................................................................... 873
        24.3.4 Card Status Register (CSTR)................................................................................ 875
        24.3.5 Interrupt Control Registers 0 to 2 (INTCR0 to INTCR2)..................................... 877
        24.3.6 Interrupt Status Registers 0 to 2 (INTSTR0 to INTSTR2) ................................... 880
        24.3.7 Transfer Clock Control Register (CLKON).......................................................... 885
        24.3.8 Command Timeout Control Register (CTOCR) ................................................... 886
        24.3.9 Transfer Byte Number Count Register (TBCR) ................................................... 887
        24.3.10 Mode Register (MODER)..................................................................................... 888
        24.3.11 Command Type Register (CMDTYR).................................................................. 889
        24.3.12 Response Type Register (RSPTYR)..................................................................... 890
        24.3.13 Transfer Block Number Counter (TBNCR).......................................................... 894
        24.3.14 Response Registers 0 to 16, D (RSPR0 to RSPR16, RSPRD).............................. 895
        24.3.15 Data Timeout Register (DTOUTR) ...................................................................... 897
        24.3.16 Data Register (DR) ............................................................................................... 898
        24.3.17 FIFO Pointer Clear Register (FIFOCLR) ............................................................. 899
        24.3.18 DMA Control Register (DMACR) ....................................................................... 900
24.4 Operation ........................................................................................................................... 901
        24.4.1 Operations in MMC Mode.................................................................................... 901
24.5 MMCIF Interrupt Sources.................................................................................................. 931
24.6 Operations when Using DMA ........................................................................................... 932
        24.6.1 Operation in Read Sequence................................................................................. 932
        24.6.2 Operation in Write Sequence ................................................................................ 942
24.7 Register Accesses with Little Endian Specification........................................................... 953

Section 25 Audio Codec Interface (HAC)......................................................... 955

25.1 Features.............................................................................................................................. 955
25.2 Input/Output Pins............................................................................................................... 956
25.3 Register Descriptions......................................................................................................... 957

        25.3.1 Control and Status Register (HACCR) ................................................................. 958
        25.3.2 Command/Status Address Register (HACCSAR) ................................................ 960
        25.3.3 Command/Status Data Register (HACCSDR)...................................................... 962
        25.3.4 PCM Left Channel Register (HACPCML)........................................................... 963
        25.3.5 PCM Right Channel Register (HACPCMR) ........................................................ 965
        25.3.6 TX Interrupt Enable Register (HACTIER)........................................................... 966

Rev.1.00 Dec. 13, 2005 Page xxii of l
        25.3.7 TX Status Register (HACTSR)............................................................................. 967
        25.3.8 RX Interrupt Enable Register (HACRIER)........................................................... 969
        25.3.9 RX Status Register (HACRSR) ............................................................................ 970
        25.3.10 HAC Control Register (HACACR) ...................................................................... 971
25.4 AC 97 Frame Slot Structure............................................................................................... 973
25.5 Operation ........................................................................................................................... 974
        25.5.1 Receiver ................................................................................................................ 974
        25.5.2 Transmitter............................................................................................................ 975
        25.5.3 DMA ..................................................................................................................... 975
        25.5.4 Interrupts............................................................................................................... 975
        25.5.5 Initialization Sequence.......................................................................................... 976
        25.5.6 Notes ..................................................................................................................... 981
        25.5.7 Reference .............................................................................................................. 981

Section 26 Serial Sound Interface (SSI) Module...............................................983

26.1 Features.............................................................................................................................. 983
26.2 Input/Output Pins ............................................................................................................... 984
26.3 Register Descriptions ......................................................................................................... 985

        26.3.1 Control Register (SSICR) ..................................................................................... 986
        26.3.2 Status Register (SSISR) ........................................................................................ 992
        26.3.3 Transmit Data Register (SSITDR)........................................................................ 997
        26.3.4 Receive Data Register (SSIRDR) ......................................................................... 997
26.4 Operation ........................................................................................................................... 998
        26.4.1 Bus Format............................................................................................................ 998
        26.4.2 Non-Compressed Modes....................................................................................... 999
        26.4.3 Compressed Modes............................................................................................. 1008
        26.4.4 Operation Modes................................................................................................. 1011
        26.4.5 Transmit Operation ............................................................................................. 1012
        26.4.6 Receive Operation............................................................................................... 1015
        26.4.7 Serial Clock Control ........................................................................................... 1018
26.5 Usage Note....................................................................................................................... 1019
        26.5.1 Restrictions when an Overflow Occurs during Receive DMA Operation .......... 1019

Section 27 NAND Flash Memory Controller (FLCTL) ..................................1021

27.1 Features............................................................................................................................ 1021
27.2 Input/Output Pins ............................................................................................................. 1024
27.3 Register Descriptions ....................................................................................................... 1025

        27.3.1 Common Control Register (FLCMNCR)............................................................ 1026
        27.3.2 Command Control Register (FLCMDCR).......................................................... 1028
        27.3.3 Command Code Register (FLCMCDR) ............................................................. 1030

                                                                                                  Rev.1.00 Dec. 13, 2005 Page xxiii of l
        27.3.4 Address Register (FLADR) ................................................................................ 1030
        27.3.5 Data Counter Register (FLDTCNTR) ................................................................ 1032
        27.3.6 Data Register (FLDATAR) ................................................................................ 1033
        27.3.7 Interrupt DMA Control Register (FLINTDMACR) ........................................... 1034
        27.3.8 Ready Busy Timeout Setting Register (FLBSYTMR) ....................................... 1039
        27.3.9 Ready Busy Timeout Counter (FLBSYCNT)..................................................... 1040
        27.3.10 Data FIFO Register (FLDTFIFO)....................................................................... 1041
        27.3.11 Control Code FIFO Register (FLECFIFO)......................................................... 1042
        27.3.12 Transfer Control Register (FLTRCR)................................................................. 1043
27.4 Operation ......................................................................................................................... 1044
        27.4.1 Operating Modes ................................................................................................ 1044
        27.4.2 Command Access Mode ..................................................................................... 1044
        27.4.3 Sector Access Mode ........................................................................................... 1046
        27.4.4 ECC Error Correction ......................................................................................... 1048
        27.4.5 Status Read ......................................................................................................... 1049
27.5 Example of Register Setting ............................................................................................ 1050
27.6 Interrupt Sources.............................................................................................................. 1053
27.7 DMA Transfer Specifications .......................................................................................... 1053

Section 28 General Purpose I/O (GPIO) ......................................................... 1055

28.1 Features............................................................................................................................ 1055
28.2 Register Descriptions....................................................................................................... 1060

        28.2.1 Port A Control Register (PACR) ........................................................................ 1063
        28.2.2 Port B Control Register (PBCR)......................................................................... 1064
        28.2.3 Port C Control Register (PCCR)......................................................................... 1066
        28.2.4 Port D Control Register (PDCR) ........................................................................ 1067
        28.2.5 Port E Control Register (PECR) ......................................................................... 1069
        28.2.6 Port F Control Register (PFCR).......................................................................... 1070
        28.2.7 Port G Control Register (PGCR) ........................................................................ 1072
        28.2.8 Port H Control Register (PHCR) ........................................................................ 1074
        28.2.9 Port J Control Register (PJCR) ........................................................................... 1075
        28.2.10 Port K Control Register (PKCR) ........................................................................ 1077
        28.2.11 Port L Control Register (PLCR) ......................................................................... 1079
        28.2.12 Port M Control Register (PMCR) ....................................................................... 1080
        28.2.13 Port A Data Register (PADR)............................................................................. 1081
        28.2.14 Port B Data Register (PBDR) ............................................................................. 1081
        28.2.15 Port C Data Register (PCDR) ............................................................................. 1082
        28.2.16 Port D Data Register (PDDR)............................................................................. 1082
        28.2.17 Port E Data Register (PEDR).............................................................................. 1083
        28.2.18 Port F Data Register (PFDR) .............................................................................. 1084

Rev.1.00 Dec. 13, 2005 Page xxiv of l
        28.2.19 Port G Data Register (PGDR)............................................................................. 1084
        28.2.20 Port H Data Register (PHDR)............................................................................. 1085
        28.2.21 Port J Data Register (PJDR) ............................................................................... 1085
        28.2.22 Port K Data Register (PKDR)............................................................................. 1086
        28.2.23 Port L Data Register (PLDR).............................................................................. 1086
        28.2.24 Port M Data Register (PMDR) ........................................................................... 1087
        28.2.25 Port E Pull-Up Control Register (PEPUPR) ....................................................... 1087
        28.2.26 Port H Pull-Up Control Register (PHPUPR) ...................................................... 1088
        28.2.27 Port J Pull-Up Control Register (PJPUPR)......................................................... 1089
        28.2.28 Port K Pull-Up Control Register (PKPUPR) ...................................................... 1090
        28.2.29 Port M Pull-Up Control Register (PMPUPR)..................................................... 1091
        28.2.30 Input-Pin Pull-Up Control Register 1 (PPUPR1)................................................ 1092
        28.2.31 Input-Pin Pull-Up Control Register 2 (PPUPR2)................................................ 1093
        28.2.32 On-chip Module Select Register (OMSELR) ..................................................... 1094
28.3 Usage Example ................................................................................................................ 1097
        28.3.1 Port Output Function .......................................................................................... 1097
        28.3.2 Port Input function .............................................................................................. 1098
        28.3.3 On-chip Module Function................................................................................... 1099

Section 29 User Break Controller (UBC) ........................................................1101

29.1 Features............................................................................................................................ 1101
29.2 Register Descriptions ....................................................................................................... 1103

        29.2.1 Match Condition Setting Registers 0 and 1 (CBR0 and CBR1) ......................... 1105
        29.2.2 Match Operation Setting Registers 0 and 1 (CRR0 and CRR1) ......................... 1111
        29.2.3 Match Address Setting Registers 0 and 1 (CAR0 and CAR1)............................ 1113
        29.2.4 Match Address Mask Setting Registers 0 and 1 (CAMR0 and CAMR1)........... 1114
        29.2.5 Match Data Setting Register 1 (CDR1) .............................................................. 1115
        29.2.6 Match Data Mask Setting Register 1 (CDMR1) ................................................. 1116
        29.2.7 Execution Count Break Register 1 (CETR1) ...................................................... 1117
        29.2.8 Channel Match Flag Register (CCMFR) ............................................................ 1118
        29.2.9 Break Control Register (CBCR) ......................................................................... 1119
29.3 Operation Description ...................................................................................................... 1120
        29.3.1 Definition of Words Related to Accesses ........................................................... 1120
        29.3.2 User Break Operation Sequence ......................................................................... 1121
        29.3.3 Instruction Fetch Cycle Break ............................................................................ 1122
        29.3.4 Operand Access Cycle Break.............................................................................. 1123
        29.3.5 Sequential Break ................................................................................................. 1124
        29.3.6 Program Counter Value to be Saved................................................................... 1126
29.4 User Break Debugging Support Function ........................................................................ 1127
29.5 User Break Examples....................................................................................................... 1128

                                                                                                  Rev.1.00 Dec. 13, 2005 Page xxv of l
29.6 Usage Notes ..................................................................................................................... 1132

Section 30 User Debugging Interface (H-UDI)............................................... 1135

30.1 Features............................................................................................................................ 1135
30.2 Input/Output Pins............................................................................................................. 1137
30.3 Boundary Scan TAP Controllers

        (IDCODE, EXTEST, SAMPLE/PRELOAD, and BYPASS) .......................................... 1138
30.4 Register Descriptions....................................................................................................... 1140

        30.4.1 Instruction Register (SDIR) ................................................................................ 1141
        30.4.2 Interrupt Source Register (SDINT)..................................................................... 1142
        30.4.3 Bypass Register (SDBPR) .................................................................................. 1142
        30.4.4 Boundary Scan Register (SDBSR) ..................................................................... 1143
30.5 Operation ......................................................................................................................... 1152
        30.5.1 TAP Control ....................................................................................................... 1152
        30.5.2 H-UDI Reset ....................................................................................................... 1153
        30.5.3 H-UDI Interrupt .................................................................................................. 1153
30.6 Usage Notes ..................................................................................................................... 1154

Section 31 Electrical Characteristics ............................................................... 1155

31.1 Absolute Maximum Ratings ............................................................................................ 1155
31.2 DC Characteristics ........................................................................................................... 1156
31.3 AC Characteristics ........................................................................................................... 1159

        31.3.1 Clock and Control Signal Timing ....................................................................... 1160
        31.3.2 Control Signal Timing ........................................................................................ 1163
        31.3.3 Bus Timing ......................................................................................................... 1164
        31.3.4 DDRIF Signal Timing ........................................................................................ 1182
        31.3.5 INTC Module Signal Timing.............................................................................. 1186
        31.3.6 PCIC Module Signal Timing .............................................................................. 1188
        31.3.7 DMAC Module Signal Timing ........................................................................... 1190
        31.3.8 TMU Module Signal Timing .............................................................................. 1191
        31.3.9 CMT Module Signal Timing .............................................................................. 1192
        31.3.10 SCIF Module Signal Timing............................................................................... 1193
        31.3.11 SIOF Module Signal Timing .............................................................................. 1195
        31.3.12 HSPI Module Signal Timing .............................................................................. 1199
        31.3.13 MMCIF Module Signal Timing.......................................................................... 1201
        31.3.14 HAC Interface Module Signal Timing ............................................................... 1203
        31.3.15 SSI Interface Module Signal Timing .................................................................. 1205
        31.3.16 FLCTL Module Signal Timing........................................................................... 1207
        31.3.17 GPIO Signal Timing ........................................................................................... 1211
        31.3.18 H-UDI Module Signal Timing............................................................................ 1212

Rev.1.00 Dec. 13, 2005 Page xxvi of l
31.4 AC Characteristic Test Conditions................................................................................... 1214
31.5 Change in Delay Time Based on Load Capacitance ........................................................ 1215

Appendix ..........................................................................................................1217

A. CPU Operation Mode Register (CPUOPM) .................................................................... 1217
B. Instruction Prefetching and Its Side Effects..................................................................... 1219
C. Speculative Execution for Subroutine Return.................................................................. 1220
D. Register Address Map...................................................................................................... 1221
E. Package Dimensions ........................................................................................................ 1255
F. Mode Pin Settings ............................................................................................................ 1256
G. Pin Functions ................................................................................................................... 1258

        G.1 Pin States ............................................................................................................ 1258
        G.2 Handling of Unused Pins .................................................................................... 1267
H. Turning On and Off Power Supply .................................................................................. 1275
I. Version Registers (PVR, PRR) ........................................................................................ 1276
J. Part Number List.............................................................................................................. 1277

Index ................................................................................................................1279

                                                                                                 Rev.1.00 Dec. 13, 2005 Page xxvii of l
Rev.1.00 Dec. 13, 2005 Page xxviii of l
                                Figures

Section 1 Overview
Figure 1.1 SH7780 Block Diagram ................................................................................................ 9
Figure 1.2 SH7780 Pin Arrangement............................................................................................ 10
Figure 1.3 Physical Address Space of SH7780............................................................................. 28
Figure 1.4 Relationship between AREASEL Bits and Memory Address Map............................. 29

Section 2 Programming Model
Figure 2.1 Data Formats ............................................................................................................... 33
Figure 2.2 CPU Register Configuration in Each Processing Mode .............................................. 36
Figure 2.3 General Registers ........................................................................................................ 37
Figure 2.4 Floating-Point Registers .............................................................................................. 39
Figure 2.5 Relationship between SZ bit and Endian..................................................................... 45
Figure 2.6 Formats of Byte Data and Word Data in Register ....................................................... 47
Figure 2.7 Data Formats in Memory............................................................................................. 48
Figure 2.8 Processing State Transitions........................................................................................ 49

Section 4 Pipelining
Figure 4.1 Basic Pipelines ............................................................................................................ 73
Figure 4.2 Instruction Execution Patterns (1) ............................................................................... 75
Figure 4.2 Instruction Execution Patterns (2) ............................................................................... 76
Figure 4.2 Instruction Execution Patterns (3) ............................................................................... 77
Figure 4.2 Instruction Execution Patterns (4) ............................................................................... 78
Figure 4.2 Instruction Execution Patterns (5) ............................................................................... 79
Figure 4.2 Instruction Execution Patterns (6) ............................................................................... 80
Figure 4.2 Instruction Execution Patterns (7) ............................................................................... 81
Figure 4.2 Instruction Execution Patterns (8) ............................................................................... 82
Figure 4.2 Instruction Execution Patterns (9) ............................................................................... 83

Section 5 Exception Handling
Figure 5.1 Instruction Execution and Exception Handling......................................................... 105
Figure 5.2 Example of General Exception Acceptance Order .................................................... 106

Section 6 Floating-Point Unit (FPU)
Figure 6.1 Format of Single-Precision Floating-Point Number.................................................. 130
Figure 6.2 Format of Double-Precision Floating-Point Number ................................................ 130
Figure 6.3 Single-Precision NaN Bit Pattern .............................................................................. 133
Figure 6.4 Floating-Point Registers ............................................................................................ 136
Figure 6.5 Relation between SZ Bit and Endian......................................................................... 139

                                                                                                 Rev.1.00 Dec. 13, 2005 Page xxix of l
Section 7 Memory Management Unit (MMU)
Figure 7.1 Role of MMU............................................................................................................ 149
Figure 7.2 Virtual Address Space (AT in MMUCR = 0)............................................................ 150
Figure 7.3 Virtual Address Space (AT in MMUCR = 1)............................................................ 151
Figure 7.4 P4 Area...................................................................................................................... 153
Figure 7.5 Physical Address Space............................................................................................. 154
Figure 7.6 UTLB Configuration ................................................................................................. 167
Figure 7.7 Relationship between Page Size and Address Format............................................... 169
Figure 7.8 ITLB Configuration................................................................................................... 170
Figure 7.9 Flowchart of Memory Access Using UTLB.............................................................. 171
Figure 7.10 Flowchart of Memory Access Using ITLB ............................................................. 172
Figure 7.11 Operation of LDTLB Instruction............................................................................. 175
Figure 7.12 Memory-Mapped ITLB Address Array................................................................... 184
Figure 7.13 Memory-Mapped ITLB Data Array ........................................................................ 185
Figure 7.14 Memory-Mapped UTLB Address Array ................................................................. 187
Figure 7.15 Memory-Mapped UTLB Data Array....................................................................... 188
Figure 7.16 Physical Address Space (32-Bit Address Extended Mode)..................................... 188
Figure 7.17 PMB Configuration ................................................................................................. 190
Figure 7.18 Memory-Mapped PMB Address Array ................................................................... 193
Figure 7.19 Memory-Mapped PMB Data Array......................................................................... 193

Section 8 Caches
Figure 8.1 Configuration of Operand Cache (OC) ..................................................................... 198
Figure 8.2 Configuration of Instruction Cache (IC) ................................................................... 199
Figure 8.3 Configuration of Write-Back Buffer ......................................................................... 211
Figure 8.4 Configuration of Write-Through Buffer.................................................................... 211
Figure 8.5 Memory-Mapped IC Address Array ......................................................................... 218
Figure 8.6 Memory-Mapped IC Data Array ............................................................................... 219
Figure 8.7 Memory-Mapped OC Address Array........................................................................ 221
Figure 8.8 Memory-Mapped OC Data Array ............................................................................. 222
Figure 8.9 Store Queue Configuration........................................................................................ 223

Section 10 Interrupt Controller (INTC)
Figure 10.1 Block Diagram of INTC.......................................................................................... 244
Figure 10.2 Example of IRL Interrupt Connection..................................................................... 297
Figure 10.3 On-chip Module Interrupt Priority .......................................................................... 301
Figure 10.4 Interrupt Operation Flowchart................................................................................. 309
Figure 10.5 Example of Interrupt Handling Routine .................................................................. 312

Section 11 Local Bus State Controller (LBSC)
Figure 11.1 LBSC Block Diagram ............................................................................................. 317

Rev.1.00 Dec. 13, 2005 Page xxx of l
Figure 11.2 Correspondence between Virtual Address Space and External Memory
                Space of LBSC........................................................................................................ 321

Figure 11.3 External Memory Space Allocation (29-bit address mode)..................................... 323
Figure 11.4 Basic Timing of SRAM Interface............................................................................ 362
Figure 11.5 Example of 32-Bit Data-Width SRAM Connection ................................................ 363
Figure 11.6 Example of 16-Bit Data-Width SRAM Connection ................................................ 364
Figure 11.7 Example of 8-Bit Data-Width SRAM Connection .................................................. 365
Figure 11.8 SRAM Interface Wait Timing (Software Wait Only) ............................................. 366
Figure 11.9 SRAM Interface Wait Timing

                (Wait Cycle Insertion by RDY Signal, RDY Signal is synchronous input) ............ 367
Figure 11.10 SRAM Interface Wait Timing (Read-Strobe Negate Timing Setting) .................. 369
Figure 11.11 Burst ROM Basic Timing...................................................................................... 371
Figure 11.12 Burst ROM Wait Timing....................................................................................... 371
Figure 11.13 Burst ROM Wait Timing....................................................................................... 372
Figure 11.14 CExx and DACK Output of ATA Complement Mode in DMA Transfer............. 374
Figure 11.15 Example of PCMCIA Interface ............................................................................. 377
Figure 11.16 Basic Timing for PCMCIA Memory Card Interface ............................................. 378
Figure 11.17 Wait Timing for PCMCIA Memory Card Interface .............................................. 379
Figure 11.18 Basic Timing for PCMCIA I/O Card Interface ..................................................... 380
Figure 11.19 Wait Timing for PCMCIA I/O Card Interface ...................................................... 381
Figure 11.20 Dynamic Bus Sizing Timing for PCMCIA I/O Card Interface ............................. 382
Figure 11.21 Example of 32-Bit Data Width MPX Connection ................................................. 384
Figure 11.22 MPX Interface Timing 1 (Single Read Cycle, IW = 0, No External Wait) ........... 384
Figure 11.23 MPX Interface Timing 2 (Single Read, IW = 0, One External Wait Inserted)...... 385
Figure 11.24 MPX Interface Timing 3 (Single Write Cycle, IW = 0, No External Wait) .......... 385
Figure 11.25 MPX Interface Timing 4

                 (Single Write Cycle, IW = 1, One External Wait Inserted).................................. 386
Figure 11.26 MPX Interface Timing 5

                 (Burst Read Cycle, IW = 0, No External Wait, 32-Byte Data Transfer) ............... 386
Figure 11.27 MPX Interface Timing 6

                 (Burst Read Cycle, IW = 0, External Wait Control, 32-Byte Data Transfer)........ 387
Figure 11.28 MPX Interface Timing 7

                 (Burst Write Cycle, IW = 0, No External Wait, 32-Byte Data Transfer) .............. 387
Figure 11.29 MPX Interface Timing 8

                 (Burst Write Cycle, IW = 1, External Wait Control, 32-Byte Data Transfer) ....... 388
Figure 11.30 Example of 32-Bit Data-Width Byte-Control SRAM ........................................... 389
Figure 11.31 Byte-Control SRAM Basic Read Cycle (No Wait) ............................................... 390
Figure 11.32 Byte-Control SRAM Basic Read Cycle (One Internal Wait Cycle)...................... 391
Figure 11.33 Byte-Control SRAM Basic Read Cycle

                 (One Internal Wait + One External Wait).............................................................. 392

                                                                                                 Rev.1.00 Dec. 13, 2005 Page xxxi of l
Figure 11.34 Wait Cycles between Access Cycles ..................................................................... 394
Figure 11.35 Arbitration Sequence............................................................................................. 396
Figure 11.36 Example of the Bus Release Restraint by the DMAC CHCR LCKN bit .............. 398

Section 12 DDR-SDRAM Interface (DDRIF)
Figure 12.1 DDRIF Block Diagram ........................................................................................... 402
Figure 12.2 Physical Address Space of This LSI ....................................................................... 405
Figure 12.3 Data Alignment in DDR-SDRAM and DDRIF....................................................... 409
Figure 12.4 Relationship between Write Values in SDMR and

                Output Signals to Memory Pins .............................................................................. 423
Figure 12.5 DDRIF Basic Timing

                (1-/2-/4-/8-Byte Single Burst Read without Auto Precharge) ................................. 430
Figure 12.6 DDRIF Basic Timing

                (1-/2-/4-/8-Byte Single Burst Write without Auto Precharge) ................................ 431
Figure 12.7 DDRIF Basic Timing (1-/2-/4-/8-Byte Single Burst Read with Auto Precharge)... 432
Figure 12.8 DDRIF Basic Timing

                (1-/2-/4-/8-Byte Single Burst Write with Auto Precharge) ..................................... 433
Figure 12.9 DDRIF Basic Timing (4 Burst Read: 32-byte without Auto Precharge)................. 434
Figure 12.10 DDRIF Basic Timing (4 Burst Write: 32-byte without Auto Precharge).............. 435
Figure 12.11 DDRIF Basic Timing (from Precharging All Banks to Bank Activation)............. 436
Figure 12.12 DDRIF Basic Timing (Mode Register Setting)..................................................... 437
Figure 12.13 DDRIF Basic Timing (Enter Auto-Refresh/Exit to Bank Activation)................... 438
Figure 12.14 DDRIF Basic Timing (Enter Self-Refresh/Exit to Command Issuing) ................. 439

Section 13 PCI Controller (PCIC)
Figure 13.1 PCIC Block Diagram .............................................................................................. 445
Figure 13.2 SuperHyway Bus to PCI Local Bus Access ............................................................ 525
Figure 13.3 SuperHyway Bus to PCI Local Bus Address Translation

                (PCI Memory Space 0) ........................................................................................... 526
Figure 13.4 SuperHyway Bus to PCI Local Bus Address Translation

                (PCI Memory Space 1) ........................................................................................... 527
Figure 13.5 SuperHyway Bus to PCI Local Bus Address Translation

                (PCI Memory Space 2)............................................................................................ 527
Figure 13.6 SuperHyway Bus to PCI Local Bus Address Translation (PCI I/O) ....................... 528
Figure 13.7 Endian Conversion from SuperHyway Bus to PCI Local bus

                (Non-Byte Swapping: TBS = 0) .............................................................................. 530
Figure 13.8 Endian Conversion from SuperHyway Bus to PCI Local bus

                (Byte Swapping: TBS = 1)...................................................................................... 531
Figure 13.9 PCI local bus to SuperHyway bus Memory Map .................................................... 532
Figure 13.10 PCI Local Bus to SuperHyway Bus Address Translation

                 (Local Address Space 0/1)..................................................................................... 534

Rev.1.00 Dec. 13, 2005 Page xxxii of l
Figure 13.11 PCI Local Bus to SuperHyway Bus Address Translation (PCIC I/O Space) ........ 535
Figure 13.12 Endian Conversion from PCI Local Bus to SuperHyway bus

                 (Non-Byte Swapping: TBS = 0) ............................................................................ 537
Figure 13.13 Endian Conversion from PCI Local Bus to SuperHyway bus

                 (Non-Byte Swapping: TBS = 1) ............................................................................ 538
Figure 13.14 Cache Flush/Purge Execution Flow for PCI local Bus to SuperHyway Bus......... 540
Figure 13.15 Address Generation for Type 0 Configuration Access.......................................... 542
Figure 13.16 PCI Local Bus Power Down State Transition ....................................................... 545
Figure 13.17 Master Write Cycle in Host Bus Bridge Mode (Single)........................................ 546
Figure 13.18 Master Read Cycle in Host Bus Bridge Mode (Single)......................................... 547
Figure 13.19 Master Write Cycle in Normal Mode (Burst)........................................................ 548
Figure 13.20 Master Read Cycle in Normal Mode (Burst)......................................................... 549
Figure 13.21 Target Read Cycle in Normal Mode (Single)........................................................ 551
Figure 13.22 Target Write Cycle in Normal Mode (Single)....................................................... 552
Figure 13.23 Target Memory Read Cycle in Host Bus Bridge Mode (Burst) ............................ 553
Figure 13.24 Target Memory Write Cycle in Host Bus Bridge Mode (Burst) ........................... 554
Figure 13.25 Master Write Cycle in Host Bus Bridge Mode (Burst, with stepping) .................. 555
Figure 13.26 Target Memory Read Cycle in Host Bus Bridge Mode (Burst, with stepping)..... 556

Section 14 Direct Memory Access Controller (DMAC)
Figure 14.1 Block Diagram of DMAC ....................................................................................... 558
Figure 14.2 Round-Robin Mode (example of channel 0 to 5) .................................................... 593
Figure 14.3 Changes in Channel Priority in Round-Robin Mode

                (example of channel 0 to 5)..................................................................................... 594
Figure 14.4 Data Flow of Dual Address Mode........................................................................... 595
Figure 14.5 Example of DMA Transfer Timing in Dual Address Mode

                (Source: Ordinary Memory, Destination: Ordinary Memory) ................................ 596
Figure 14.6 DMA Transfer Timing Example in Cycle-Steal Normal Mode 1

                (DREQ Low Level Detection) ................................................................................ 597
Figure 14.7 DMA Transfer Timing Example in Cycle-Steal Normal Mode 2

                (DREQ Low Level Detection) ................................................................................ 598
Figure 14.8 Example of DMA Transfer Timing in Cycle Steal Intermittent Mode

                (DREQ Low Level Detection) ................................................................................ 598
Figure 14.9 DMA Transfer Timing Example in Burst Mode (DREQ Low Level Detection) .... 599
Figure 14.10 Bus State when Multiple Channels are Operating ................................................. 602
Figure 14.11 DMA Transfer Flowchart ...................................................................................... 603
Figure 14.12 Reload Mode Transfer........................................................................................... 605
Figure 14.13 Example of DREQ Input Detection in Cycle Steal Mode Edge Detection............ 606
Figure 14.14 Example of DREQ Input Detection in Cycle Steal Mode Level Detection........... 606
Figure 14.15 Example of DREQ Input Detection in Burst Mode Edge Detection ..................... 607
Figure 14.16 Example of DREQ Input Detection in Burst Mode Level Detection .................... 607

                                                                                                Rev.1.00 Dec. 13, 2005 Page xxxiii of l
Section 15 Clock Pulse Generator (CPG)
Figure 15.1 Block Diagram of CPG ........................................................................................... 614
Figure 15.2 Points for Attention when Using Crystal Resonator................................................ 622
Figure 15.3 Points for Attention when Using PLL and DLL Circuit.......................................... 623

Section 16 Watchdog Timer and Reset
Figure 16.1 Block Diagram of WDT .......................................................................................... 626
Figure 16.2 WDT Counting Up Operation ................................................................................. 635
Figure 16.3 STATUS Output during Power-on.......................................................................... 637
Figure 16.4 STATUS Output by Reset input during Normal Operation .................................... 637
Figure 16.5 STATUS Output by Reset input during Sleep Mode .............................................. 638
Figure 16.6 STATUS Output by Watchdog timer overflow Power-On Reset

                during Normal Operation ........................................................................................ 639
Figure 16.7 STATUS Output by Watchdog timer overflow Power-On Reset

                during Sleep Mode .................................................................................................. 639
Figure 16.8 STATUS Output by Watchdog timer overflow Manual Reset

                during Normal Operation........................................................................................ 640
Figure 16.9 STATUS Output by Watchdog timer overflow Manual Reset

                during Sleep Mode.................................................................................................. 641

Section 17 Power-Down Mode
Figure 17.1 DDR-SDRAM Interface Operation when

                Turning System Power Supply On/Off ................................................................... 650
Figure 17.2 Sequence for Turning Off System Power Supply in Self-Refresh Mode ................ 652
Figure 17.3 Sequence for Turning System Power Supply On/Off.............................................. 654
Figure 17.4 Mode Transition Diagram ....................................................................................... 655
Figure 17.5 Status Pins Output from Sleep to Interrupt.............................................................. 656

Section 18 Timer Unit (TMU)
Figure 18.1 Block Diagram of TMU .......................................................................................... 658
Figure 18.2 Example of Count Operation Setting Procedure ..................................................... 670
Figure 18.3 TCNT Auto-Reload Operation ................................................................................ 671
Figure 18.4 Count Timing when Operating on Internal Clock ................................................... 671
Figure 18.5 Count Timing when Operating on External Clock .................................................. 672
Figure 18.6 Count Timing when Operating on on-chip RTC output Clock ............................... 672
Figure 18.7 Operation Timing when Using Input Capture Function .......................................... 673

Section 19 Timer/Counter (CMT)
Figure 19.1 Block Diagram of CMT .......................................................................................... 678
Figure 19.2 Edge Detection (example of rising edge) ................................................................ 691
Figure 19.3 32-Bit Timer Mode: Input Capture (channel 1 and channel 0)................................ 692
Figure 19.4 32-bit Timer mode: Input Capture Operation Timing ............................................. 692

Rev.1.00 Dec. 13, 2005 Page xxxiv of l
Figure 19.5 CMT_CTRn Assert Timing (channel 0 and 1) ........................................................ 694
Figure 19.6 32-Bit Timer Mode: Output Compare (channel 1 and channel 0) ........................... 694
Figure 19.7 32-bit Timer Mode: Output Compare Operation Timing

                (Example of High output in Active and Not Active by CMTCHnST).................... 695
Figure 19.8 32-bit Timer Mode: Output Compare Operation Timing

                (Example of High output in Active and Not Active by CMTFRT)......................... 695
Figure 19.9 16-Bit Timer Mode: Input Capture (channel 1 and channel 0)................................ 697
Figure 19.10 16-Bit Timer Mode: Input Capture Operation Timing .......................................... 698
Figure 19.11 16-Bit Timer Mode: Output Compare

                 (CMT_CTR pins are available for channel 1 and channel 0) ................................ 699
Figure 19.12 16-Bit Timer Mode: Output Compare Operation Timing ..................................... 700
Figure 19.13 Up-Counter Mode (channel 1 and channel 0)........................................................ 701
Figure 19.14 Up-counter Mode Operation Timing..................................................................... 701
Figure 19.15 Updown-Counter Mode (only channel 0).............................................................. 703
Figure 19.16 Updown-Counter Mode: Countdown Operation Timing (only channel 0)............ 703
Figure 19.17 Rotary Switch Operation Count-Up Timing.......................................................... 705
Figure 19.18 Rotary Switch Operation Count-Down Timing..................................................... 705

Section 20 Realtime Clock (RTC)
Figure 20.1 Block Diagram of RTC ........................................................................................... 708
Figure 20.2 Examples of Time Setting Procedures..................................................................... 727
Figure 20.3 Examples of Time Reading Procedures................................................................... 728
Figure 20.4 Example of Use of Alarm Function......................................................................... 729
Figure 20.5 Example of Crystal Oscillator Circuit Connection .................................................. 731
Figure 20.6 Interrupt Request Signal Generation Timing of Complex Sources ......................... 732

Section 21 Serial Communication Interface with FIFO (SCIF)
Figure 21.1 Block Diagram of SCIF........................................................................................... 735
Figure 21.2 SCIF0_RTS Pin (Only in Channel 0) ...................................................................... 736
Figure 21.3 SCIF0_CTS Pin (Only in Channel 0) ...................................................................... 736
Figure 21.4 SCIFn_SCK Pin (n = 0, 1)....................................................................................... 737
Figure 21.5 SCIFn_TXD Pin (n = 0, 1) ...................................................................................... 737
Figure 21.6 SCIFn_RXD Pin (n = 0, 1)...................................................................................... 738
Figure 21.7 Data Format in Asynchronous Communication

                (Example with 8-Bit Data, Parity, and Two Stop Bits) ........................................... 772
Figure 21.8 Sample SCIF Initialization Flowchart ..................................................................... 775
Figure 21.9 Sample Serial Transmission Flowchart ................................................................... 776
Figure 21.10 Sample SCIF Transmission Operation

                 (Example with 8-Bit Data, Parity, One Stop Bit).................................................. 778
Figure 21.11 Sample Operation Using Modem Control (SCIF0_CTS) (Only in Channel 0) ..... 778
Figure 21.12 Sample Serial Reception Flowchart (1)................................................................. 779

                                                                                                 Rev.1.00 Dec. 13, 2005 Page xxxv of l
Figure 21.12 Sample Serial Reception Flowchart (2)................................................................. 780
Figure 21.13 Sample SCIF Receive Operation

                 (Example with 8-Bit Data, Parity, One Stop Bit) .................................................. 782
Figure 21.14 Sample Operation Using Modem Control (SCIF0_RTS) (Only in Channel 0)..... 782
Figure 21.15 Data Format in Clocked Synchronous Communication ........................................ 783
Figure 21.16 Sample SCIF Initialization Flowchart ................................................................... 785
Figure 21.17 Sample Serial Transmission Flowchart ................................................................. 786
Figure 21.18 Sample SCIF Transmission Operation in Clocked Synchronous Mode................ 787
Figure 21.19 Sample Serial Reception Flowchart (1)................................................................. 788
Figure 21.19 Sample Serial Reception Flowchart (2)................................................................. 789
Figure 21.20 Sample SCIF Reception Operation in Clocked Synchronous Mode ..................... 790
Figure 21.21 Sample Simultaneous Serial Transmission and Reception Flowchart................... 791
Figure 21.22 Receive Data Sampling Timing in Asynchronous Mode ...................................... 795
Figure 21.23 Example of Synchronization Clock Transfer by DMAC ...................................... 796

Section 22 Serial I/O with FIFO (SIOF)
Figure 22.1 Block Diagram of SIOF .......................................................................................... 798
Figure 22.2 Serial Clock Supply................................................................................................. 827
Figure 22.3 Serial Data Synchronization Timing ....................................................................... 829
Figure 22.4 SIOF Transmit/Receive Timing .............................................................................. 830
Figure 22.5 Transmit/Receive Data Bit Alignment .................................................................... 832
Figure 22.6 Control Data Bit Alignment .................................................................................... 833
Figure 22.7 Control Data Interface (Slot Position)..................................................................... 834
Figure 22.8 Control Data Interface (Secondary FS) ................................................................... 835
Figure 22.9 Example of Transmit Operation in Master Mode.................................................... 838
Figure 22.10 Example of Receive Operation in Master Mode ................................................... 839
Figure 22.11 Example of Transmit Operation in Slave Mode .................................................... 840
Figure 22.12 Example of Receive Operation in Slave Mode ..................................................... 841
Figure 22.13 Transmit and Receive Timing (8-Bit Monaural Data (1))..................................... 845
Figure 22.14 Transmit and Receive Timing (8-Bit Monaural Data (2))..................................... 845
Figure 22.15 Transmit and Receive Timing (16-Bit Monaural Data) ........................................ 846
Figure 22.16 Transmit and Receive Timing (16-Bit Stereo Data (1)) ........................................ 846
Figure 22.17 Transmit and Receive Timing (16-Bit Stereo Data (2)) ........................................ 847
Figure 22.18 Transmit and Receive Timing (16-Bit Stereo Data (3)) ........................................ 847
Figure 22.19 Transmit and Receive Timing (16-Bit Stereo Data (4)) ........................................ 848
Figure 22.20 Transmit and Receive Timing (16-Bit Stereo Data).............................................. 848

Section 23 Serial Protocol Interface (HSPI)
Figure 23.1 Block Diagram of HSPI .......................................................................................... 850
Figure 23.2 Operational Flowchart............................................................................................. 861
Figure 23.3 Timing Conditions when FBS = 0........................................................................... 863

Rev.1.00 Dec. 13, 2005 Page xxxvi of l
Figure 23.4 Timing Conditions when FBS = 1........................................................................... 864

Section 24 Multimedia Card Interface (MMCIF)
Figure 24.1 Block Diagram of MMCIF...................................................................................... 866
Figure 24.2 DR Access Example ................................................................................................ 899
Figure 24.3 Example of Command Sequence for Commands

                Not Requiring Command Response ........................................................................ 903
Figure 24.4 Example of Operational Flow for Commands

                Not Requiring Command Response ........................................................................ 904
Figure 24.5 Example of Command Sequence for Commands without Data Transfer

                (No Data Busy State)............................................................................................... 905
Figure 24.6 Example of Command Sequence for Commands without Data Transfer

                (with Data Busy State)............................................................................................. 906
Figure 24.7 Example of Operational Flow for Commands without Data Transfer..................... 907
Figure 24.8 Example of Command Sequence for Commands with Read Data

                (Block Size  FIFO Size) ........................................................................................ 909
Figure 24.9 Example of Command Sequence for Commands with Read Data

                (Block Size > FIFO Size) ........................................................................................ 910
Figure 24.10 Example of Command Sequence for Commands with Read Data

                 (Multiple Block Transfer)...................................................................................... 911
Figure 24.11 Example of Command Sequence for Commands with Read Data

                 (Stream Transfer)................................................................................................... 912
Figure 24.12 Example of Operational Flow for Commands with Read Data

                 (Single Block Transfer) ......................................................................................... 913
Figure 24.13 Example of Operational Flow for Commands with Read Data (1)

                 (Open-ended Multiple Block Transfer) ................................................................. 914
Figure 24.13 Example of Operational Flow for Commands with Read Data (2)

                 (Open-ended Multiple Block Transfer).................................................................. 915
Figure 24.13 Example of Operational Flow for Commands with Read Data (3)

                 (Pre-defined Multiple Block Transfer) .................................................................. 916
Figure 24.13 Example of Operational Flow for Commands with Read Data (4)

                 (Pre-defined Multiple Block Transfer) .................................................................. 917
Figure 24.14 Example of Operational Flow for Commands with Read Data

                 (Stream Transfer) .................................................................................................. 918
Figure 24.15 Example of Command Sequence for Commands with Write Data

                 (Block Size  FIFO Size) ...................................................................................... 921
Figure 24.16 Example of Command Sequence for Commands with Write Data

                 (Block Size > FIFO Size) ...................................................................................... 922
Figure 24.17 Example of Command Sequence for Commands with Write Data

                 (Multiple Block Transfer) ..................................................................................... 923

                                                                                               Rev.1.00 Dec. 13, 2005 Page xxxvii of l
Figure 24.18 Example of Command Sequence for Commands with Write Data
                 (Stream Transfer)................................................................................................... 924

Figure 24.19 Example of Operational Flow for Commands with Write Data
                 (Single Block Transfer) ......................................................................................... 925

Figure 24.20 Example of Operational Flow for Commands with Write Data (1)
                 (Open-ended Multiple Block Transfer) ................................................................. 926

Figure 24.20 Example of Operational Flow for Commands with Write Data (2)
                 (Open-ended Multiple Block Transfer) ................................................................. 927

Figure 24.20 Example of Operational Flow for Commands with Write Data (3)
                 (Pre-defined Multiple Block Transfer).................................................................. 928

Figure 24.20 Example of Operational Flow for Commands with Write Data (4)
                 (Pre-defined Multiple Block Transfer).................................................................. 929

Figure 24.21 Example of Operational Flow for Commands with Write Data
                 (Stream Transfer) .................................................................................................. 930

Figure 24.22 Example of Read Sequence Flow (Single Block Transfer) ................................... 934
Figure 24.23 Example of Read Sequence Flow (1) (Open-ended Multiple Block Transfer)...... 935
Figure 24.23 Example of Read Sequence Flow (2) (Open-ended Multiple Block Transfer)...... 936
Figure 24.23 Example of Read Sequence Flow (3) (Pre-defined Multiple Block Transfer) ...... 937
Figure 24.23 Example of Read Sequence Flow (4) (Pre-defined Multiple Block Transfer) ...... 938
Figure 24.24 Example of Operational Flow for Stream Read Transfer ...................................... 939
Figure 24.25 Example of Operational Flow for Auto-mode

                 Pre-defined Multiple Block Read Transfer (1)...................................................... 940
Figure 24.25 Example of Operational Flow for Auto-mode

                 Pre-defined Multiple Block Read Transfer (2) ...................................................... 941
Figure 24.26 Example of Write Sequence Flow (1) (Single Block Transfer)............................. 944
Figure 24.26 Example of Write Sequence Flow (2) (Single Block Transfer)............................. 945
Figure 24.27 Example of Write Sequence Flow (1) (Open-ended Multiple Block Transfer)..... 946
Figure 24.27 Example of Write Sequence Flow (2) (Open-ended Multiple Block Transfer)..... 947
Figure 24.27 Example of Write Sequence Flow (3) (Pre-defined Multiple Block Transfer)...... 948
Figure 24.27 Example of Write Sequence Flow (4) (Pre-defined Multiple Block Transfer)...... 949
Figure 24.28 Example of Operational Flow for Stream Write Transfer ..................................... 950
Figure 24.29 Example of Operational Flow for Auto-mode

                 Pre-defined Multiple Block Write Transfer (1)..................................................... 951
Figure 24.29 Example of Operational Flow for Auto-mode

                 Pre-defined Multiple Block Write Transfer (2)..................................................... 952

Section 25 Audio Codec Interface (HAC)
Figure 25.1 Block Diagram ........................................................................................................ 956
Figure 25.2 AC97 Frame Slot Structure ..................................................................................... 973
Figure 25.3 Initialization Sequence ............................................................................................ 976
Figure 25.4 Sample Flowchart for Off-Chip Codec Register Write ........................................... 977

Rev.1.00 Dec. 13, 2005 Page xxxviii of l
Figure 25.5 Sample Flowchart for Off-Chip Codec Register Read (1) ...................................... 978
Figure 25.6 Sample Flowchart for Off-Chip Codec Register Read (2) ...................................... 979
Figure 25.7 Sample Flowchart for Off-Chip Codec Register Read (3) ...................................... 980

Section 26 Serial Sound Interface (SSI) Module
Figure 26.1 Block Diagram of SSI Module ................................................................................ 984
Figure 26.2 Philips Format (with no Padding).......................................................................... 1000
Figure 26.3 Philips Format (with Padding)............................................................................... 1000
Figure 26.4 Sony Format (with Serial Data First, Followed by Padding Bits) ......................... 1001
Figure 26.5 Matsushita Format (with Padding Bits First, Followed by Serial Data)................ 1001
Figure 26.6 Multi-channel Format (4 Channels, No Padding).................................................. 1003
Figure 26.7 Multi-channel Format (6 Channels with High Padding) ....................................... 1003
Figure 26.8 Multi-channel Format (8 Channels, with Padding Bits First,

                Followed by Serial Data, with Padding)................................................................ 1004
Figure 26.9 Basic Sample Format

                (Transmit Mode with Example System/Data Word Length)................................. 1005
Figure 26.10 Inverted Clock ..................................................................................................... 1005
Figure 26.11 Inverted Word Select........................................................................................... 1006
Figure 26.12 Inverted Padding Polarity .................................................................................... 1006
Figure 26.13 Padding Bits First, Followed by Serial Data, with Delay.................................... 1006
Figure 26.14 Padding Bits First, Followed by Serial Data, without Delay............................... 1007
Figure 26.15 Serial Data First, Followed by Padding Bits, without Delay............................... 1007
Figure 26.16 Parallel Right Aligned with Delay....................................................................... 1007
Figure 26.17 Mute Enabled ...................................................................................................... 1008
Figure 26.18 Compressed Data Format, Slave Transmitter, Burst Mode Disabled .................. 1009
Figure 26.19 Compressed Data Format, Slave Transmitter, and Burst Mode Enabled ............ 1009
Figure 26.20 Transition Diagram between Operation Modes................................................... 1011
Figure 26.21 Transmission Using DMA Controller ................................................................. 1013
Figure 26.22 Transmission using Interrupt Data Flow Control ................................................ 1014
Figure 26.23 Reception using DMA Controller........................................................................ 1016
Figure 26.24 Reception using Interrupt Data Flow Control ..................................................... 1017

Section 27 NAND Flash Memory Controller (FLCTL)
Figure 27.1 FLCTL Block Diagram ......................................................................................... 1023
Figure 27.2 Read Operation Timing for NAND-Type Flash Memory (1)................................ 1044
Figure 27.3 Programming Operation Timing for NAND-Type Flash Memory (1) .................. 1045
Figure 27.4 Programming Operation Timing for NAND-Type Flash Memory (2) .................. 1045
Figure 27.5 Relationship between DMA Transfer and Sector (Data and Control Code),

                and Memory and DMA Transfer........................................................................... 1046
Figure 27.6 Relationship between Sector Number and Address Expansion of

                NAND-Type Flash Memory.................................................................................. 1047

                                                                                                Rev.1.00 Dec. 13, 2005 Page xxxix of l
Figure 27.7 Sector Access when Unusable Sector Exists in Continuous Sectors..................... 1048
Figure 27.8 NAND Flash Command Access (Block Erase)..................................................... 1050
Figure 27.9 NAND Flash Sector Access (Flash Write) Using DMA ....................................... 1051
Figure 27.10 NAND Flash Command Access (Flash Read) .................................................... 1052

Section 28 General Purpose I/O (GPIO)
Figure 28.1 Port Data Output Timing (Example of Port A) ..................................................... 1097
Figure 28.2 Port Data input Timing (Example of Port A) ........................................................ 1098

Section 29 User Break Controller (UBC)
Figure 29.1 Block Diagram of UBC......................................................................................... 1102
Figure 29.2 Flowchart of User Break Debugging Support Function ........................................ 1127

Section 30 User Debugging Interface (H-UDI)
Figure 30.1 H-UDI Block Diagram .......................................................................................... 1136
Figure 30.2 Sequence for Switching from Boundary-Scan TAP Controller to H-UDI ............ 1139
Figure 30.3 TAP Controller State Transitions .......................................................................... 1152
Figure 30.4 H-UDI Reset.......................................................................................................... 1153

Section 31 Electrical Characteristics
Figure 31.1 EXTAL Clock Input Timing ................................................................................. 1161
Figure 31.2 CLKOUT Clock Output Timing (1)...................................................................... 1161
Figure 31.3 CLKOUT Clock Output Timing (2)...................................................................... 1161
Figure 31.4 Power-On Oscillation Settling Time ..................................................................... 1162
Figure 31.5 MODE pins Setup/Hold Timing............................................................................ 1162
Figure 31.6 PLL Synchronization Settling Time ...................................................................... 1163
Figure 31.7 Control Signal Timing........................................................................................... 1163
Figure 31.8 SRAM Bus Cycle: Basic Bus Cycle (No Wait) .................................................... 1165
Figure 31.9 SRAM Bus Cycle: Basic Bus Cycle (One Internal Wait) ..................................... 1166
Figure 31.10 SRAM Bus Cycle: Basic Bus Cycle

                 (One Internal Wait + One External Wait) ........................................................... 1167
Figure 31.11 SRAM Bus Cycle: Basic Bus Cycle (No Wait, No Address Setup/

                 Hold Time Insertion, RDS = 1, RDH = 0, WTS = 1, WTH = 1)......................... 1168
Figure 31.12 Burst ROM Bus Cycle (No Wait) ....................................................................... 1169
Figure 31.13 Burst ROM Bus Cycle (1st Data: One Internal Wait +

                 One External Wait ; 2nd/3rd/4th Data: One Internal Wait)................................. 1170
Figure 31.14 Burst ROM Bus Cycle (No Wait, No Address Setup/

                 Hold Time Insertion, RDS = 1, RDH = 0) .......................................................... 1171
Figure 31.15 Burst ROM Bus Cycle (One Internal Wait + One External Wait) ...................... 1172
Figure 31.16 PCMCIA Memory Bus Cycle ............................................................................. 1173
Figure 31.17 PCMCIA I/O Bus Cycle...................................................................................... 1174

Rev.1.00 Dec. 13, 2005 Page xl of l
Figure 31.18 PCMCIA I/O Bus Cycle (TEDx = 1, THEx = 1,
                 IW/PCIW = 1, One Internal Wait, Dynamic Bus Sizing).................................... 1175

Figure 31.19 MPX Basic Bus Cycle: Read............................................................................... 1176
Figure 31.20 MPX Basic Bus Cycle: Write.............................................................................. 1177
Figure 31.21 MPX Bus Cycle: Burst Read............................................................................... 1178
Figure 31.22 MPX Bus Cycle: Burst Write .............................................................................. 1179
Figure 31.23 Byte Control SRAM Bus Cycle .......................................................................... 1180
Figure 31.24 Byte Control SRAM Bus Cycle: Basic Read Cycle

                 (No Wait, No Address Setup/Hold Time Insertion, RDS = 1, RDH = 0)............ 1181
Figure 31.25 MCLK Output Timing......................................................................................... 1183
Figure 31.26 Read Timing of DDR-SDRAM (2 Burst Read) ................................................. 1184
Figure 31.27 Write Timing of DDR-SDRAM (2 Burst Write)................................................. 1185
Figure 31.28 NMI Input Timing ............................................................................................... 1186
Figure 31.29 IRQ/IRL, GPIO Interrupt Input and IRQOUT Output Timing............................ 1187
Figure 31.30 PCI Clock Input Timing ...................................................................................... 1189
Figure 31.31 Output Signal Timing .......................................................................................... 1189
Figure 31.32 Input Signal Timing............................................................................................. 1189
Figure 31.33 DREQ and DRAK Timing .................................................................................. 1190
Figure 31.34 TCLK Input Timing ............................................................................................ 1191
Figure 31.35 CMT Timing (1).................................................................................................. 1192
Figure 31.36 CMT Timing (2).................................................................................................. 1192
Figure 31.37 SCIFn_SCK Input Clock Timing (n = 0, 1) ........................................................ 1193
Figure 31.38 SCIF Channel n I/O Synchronous Mode Clock Timing (n = 0, 1) ...................... 1194
Figure 31.39 SIOF_MCLK Input Timing................................................................................. 1195
Figure 31.40 SIOF Transmission/Reception Timing (Master Mode 1, Fall Sampling)............ 1196
Figure 31.41 SIOF Transmission/Reception Timing (Master Mode 1, Rise Sampling)........... 1196
Figure 31.42 SIOF Transmission/Reception Timing (Master Mode 2, Fall Sampling)............ 1197
Figure 31.43 SIOF Transmission/Reception Timing (Master Mode 2, Rise Sampling)........... 1197
Figure 31.44 SIOF Transmission/Reception Timing (Slave Mode 1, Slave Mode 2) .............. 1198
Figure 31.45 HSPI Data Output/Input Timing ......................................................................... 1200
Figure 31.46 MMCIF Transmit Timing.................................................................................... 1201
Figure 31.47 MMCIF Receive Timing ..................................................................................... 1202
Figure 31.48 HAC Cold Reset Timing ..................................................................................... 1203
Figure 31.49 HAC SYNC Output Timing ................................................................................ 1203
Figure 31.50 HAC Clock Input Timing.................................................................................... 1203
Figure 31.51 HAC Interface Module Signal Timing ................................................................ 1204
Figure 31.52 SSI Clock Input/Output Timing .......................................................................... 1205
Figure 31.53 SSI Transmit Timing (1) ..................................................................................... 1205
Figure 31.54 SSI Transmit Timing (2) ..................................................................................... 1206
Figure 31.55 SSI Receive Timing (1) ....................................................................................... 1206

                                                                                                    Rev.1.00 Dec. 13, 2005 Page xli of l
Figure 31.56 SSI Receive Timing (2)....................................................................................... 1206
Figure 31.57 Command Issue Timing of NAND-type Flash Memory ..................................... 1208
Figure 31.58 Address Issue Timing of NAND-type Flash Memory......................................... 1209
Figure 31.59 Data Read Timing of NAND-type Flash Memory .............................................. 1209
Figure 31.60 Data Write Timing of NAND-type Flash Memory ............................................. 1210
Figure 31.61 Status Read Timing of NAND-type Flash Memory ............................................ 1210
Figure 31.62 GPIO Timing....................................................................................................... 1211
Figure 31.63 TCK Input Timing............................................................................................... 1212
Figure 31.64 PRESET Hold Timing......................................................................................... 1213
Figure 31.65 H-UDI Data Transfer Timing.............................................................................. 1213
Figure 31.66 ASEBRK Pin Break Timing................................................................................ 1213
Figure 31.67 Output Load Circuit ............................................................................................ 1214
Figure 31.68 Load Capacitance-Delay Time ............................................................................ 1215
Appendix
Figure B.1 Instruction Prefetch................................................................................................. 1219
Figure E.1 Package Dimensions (449-Pin BGA) ..................................................................... 1255
Figure H.1 Sequence of Turning On and Off Power Supply .................................................... 1275

Rev.1.00 Dec. 13, 2005 Page xlii of l
                           Tables

Section 1 Overview
Table 1.1 SH7780 Features....................................................................................................... 2
Table 1.2 Pin Functions .......................................................................................................... 11

Section 2 Programming Model
Table 2.1 Initial Register Values............................................................................................. 35
Table 2.2 Bit Allocation for FPU Exception Handling........................................................... 45

Section 3 Instruction Set

Table 3.1 Execution Order of Delayed Branch Instructions ................................................... 51

Table 3.2 Addressing Modes and Effective Addresses........................................................... 53

Table 3.3 Notation Used in Instruction List............................................................................ 57

Table 3.4 Fixed-Point Transfer Instructions ........................................................................... 59

Table 3.5 Arithmetic Operation Instructions .......................................................................... 61

Table 3.6 Logic Operation Instructions .................................................................................. 63

Table 3.7 Shift Instructions..................................................................................................... 64

Table 3.8 Branch Instructions ................................................................................................. 65

Table 3.9 System Control Instructions.................................................................................... 66

Table 3.10  Floating-Point Single-Precision Instructions ...................................................... 69

Table 3.11  Floating-Point Double-Precision Instructions..................................................... 70

Table 3.12  Floating-Point Control Instructions .................................................................... 70

Table 3.13  Floating-Point Graphics Acceleration Instructions ............................................. 71

Section 4 Pipelining
Table 4.1 Representations of Instruction Execution Patterns.................................................. 74
Table 4.2 Instruction Groups .................................................................................................. 84
Table 4.3 Combination of Preceding and Following Instructions........................................... 86
Table 4.4 Issue Rates and Execution Cycles........................................................................... 88

Section 5 Exception Handling
Table 5.1 Register Configuration............................................................................................ 97
Table 5.2 States of Register in Each Operating Mode ............................................................ 97
Table 5.3 Exceptions............................................................................................................. 102

Section 6 Floating-Point Unit (FPU)
Table 6.1 Floating-Point Number Formats and Parameters .................................................. 131
Table 6.2 Floating-Point Ranges........................................................................................... 132
Table 6.3 Bit Allocation for FPU Exception Handling......................................................... 140

                                   Rev.1.00 Dec. 13, 2005 Page xliii of l
Section 7 Memory Management Unit (MMU)
Table 7.1 Register Configuration.......................................................................................... 156
Table 7.2 Register States in Each Processing State .............................................................. 156

Section 8 Caches
Table 8.1 Cache Features...................................................................................................... 197
Table 8.2 Store Queue Features ............................................................................................ 197
Table 8.3 Register Configuration.......................................................................................... 200
Table 8.4 Register States in Each Processing State .............................................................. 200

Section 9 L Memory
Table 9.1 L Memory Addresses............................................................................................ 227
Table 9.2 Register Configuration.......................................................................................... 228
Table 9.3 Register Status in Each Processing State .............................................................. 228
Table 9.4 Protective Function Exceptions to Access L Memory.......................................... 240

Section 10 Interrupt Controller (INTC)
Table 10.1 Interrupt Types...................................................................................................... 246
Table 10.2 INTC Pin Configuration ....................................................................................... 250
Table 10.3 INTC Register Configuration ............................................................................... 251
Table 10.4 Register States in Each Operating Mode .............................................................. 253
Table 10.5 Interrupt Request Sources and INT2PRI0 to INT2PRI7....................................... 276
Table 10.6 Correspondence between Bits in INT2A0 and Sources ........................................ 277
Table 10.7 Correspondence between Bits in INT2A1 and Sources ........................................ 280
Table 10.8 Correspondence between Bits in INT2MSKR and Interrupt Masking ................. 283
Table 10.9 Correspondence between Bits in INT2MSKCR and Interrupt Mask Clearing ..... 285
Table 10.10 Correspondence between Interrupt Input Pins and Bits in INT2GPIC ............. 295
Table 10.11 IRL[3:0], IRL[7:4] Pins and Interrupt Levels ................................................... 298
Table 10.12 Interrupt Exception Handling and Priority........................................................ 302
Table 10.13 Interrupt Response Time................................................................................... 311
Table 10.14 Switching Sequence of IRQ/IRL[7:0] Pin Function ......................................... 313

Section 11 Local Bus State Controller (LBSC)
Table 11.1 Pin Configuration.................................................................................................. 318
Table 11.2 LBSC External Memory Space Map .................................................................... 322
Table 11.3 Correspondence Between External Pins (MODE4 and MODE3)......................... 324
Table 11.4 Correspondence Between External Pin (MODE5) and Endian ............................ 325
Table 11.5 PCMCIA Interface Features ................................................................................. 325
Table 11.6 PCMCIA Support Interface .................................................................................. 326
Table 11.7 Register Configuration.......................................................................................... 329
Table 11.8 Register State in Each Processing Mode............................................................... 330
Table 11.9 32-Bit External Device/Big-Endian Access and Data Alignment......................... 353

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Table 11.10  16-Bit External Device/Big-Endian Access and Data Alignment..................... 353
Table 11.11  8-Bit External Device/Big-Endian Access and Data Alignment....................... 354
Table 11.12  32-Bit External Device/Little-Endian Access and Data Alignment.................. 355
Table 11.13  16-Bit External Device/Little-Endian Access and Data Alignment.................. 355
Table 11.14  8-Bit External Device/Little-Endian Access and Data Alignment.................... 356
Table 11.15  Relationship between Address and CE When Using PCMCIA Interface ......... 375
Table 11.16  Relationship between D31 to D29 and Access Size in Address Phase ............. 383

Section 12 DDR-SDRAM Interface (DDRIF)
Table 12.1 Pin Configuration.................................................................................................. 403
Table 12.2 Access and Data Alignment in Little Endian Mode.............................................. 406
Table 12.3 Access and Data Alignment in Big Endian Mode................................................. 408
Table 12.4 Register Configuration.......................................................................................... 410
Table 12.5 Register States in Each Operating Mode .............................................................. 411
Table 12.6 SDRAM Commands Issuable by DDRIF ............................................................. 426
Table 12.7 Relationship between SPLIT Bits and Address Multiplexing............................... 429

Section 13 PCI Controller (PCIC)
Table 13.1 Input/Output Pins.................................................................................................. 446
Table 13.2 List of PCIC Registers .......................................................................................... 449
Table 13.3 Register States in Each Operating Mode .............................................................. 452
Table 13.4 Supported Bus Commands.................................................................................... 522
Table 13.5 PCIC Address Map ............................................................................................... 524
Table 13.6 Interrupt Priority ................................................................................................... 543

Section 14 Direct Memory Access Controller (DMAC)
Table 14.1 Pin Configuration.................................................................................................. 559
Table 14.2 Register Configuration of DMAC......................................................................... 561
Table 14.3 Register States in Each Processing Mode ............................................................. 564
Table 14.4 Transfer Request Sources ..................................................................................... 587
Table 14.5 Selecting External Request Detection with DL, DS Bits ...................................... 589
Table 14.6 Selecting External Request Detection with DO Bit .............................................. 589
Table 14.7 Peripheral Module Request Modes ....................................................................... 591
Table 14.8 DMA Transfer Matrix in Auto-Request Mode (all channels)............................... 599
Table 14.9 DMA Transfer Matrix in External Request Mode (only channels 0 to 3)............. 600
Table 14.10 DMA Transfer Matrix in Peripheral module Request Mode ............................ 601
Table 14.11 Register Settings for SRAM, Burst ROM, Byte Control SRAM Interface....... 611
Table 14.12 Register Settings for PCMCIA Interface .......................................................... 612
Table 14.13 Register Settings for MPX Interface (Read Access)......................................... 612
Table 14.14 Register Settings for MPX Interface (Write Access) ........................................ 612

             Rev.1.00 Dec. 13, 2005 Page xlv of l
Section 15 Clock Pulse Generator (CPG)
Table 15.1 CPG Pin Configuration......................................................................................... 616
Table 15.2 Clock Operating Modes ........................................................................................ 617
Table 15.3 Register configuration........................................................................................... 618
Table 15.4 Register States of CPG in Each Processing Mode ................................................ 618

Section 16 Watchdog Timer and Reset
Table 16.1 Pin Configuration.................................................................................................. 627
Table 16.2 Register Configuration.......................................................................................... 628
Table 16.3 Register States in Each Processing Mode ............................................................. 628

Section 17 Power-Down Mode
Table 17.1 Power-Down Modes ............................................................................................. 644
Table 17.2 Pin Configuration.................................................................................................. 645
Table 17.3 Register configuration........................................................................................... 645
Table 17.4 Register States in Each Processing Mode ............................................................. 645
Table 17.5 Pin Configuration.................................................................................................. 653

Section 18 Timer Unit (TMU)
Table 18.1 Pin Configuration.................................................................................................. 659
Table 18.2 Register Configuration.......................................................................................... 660
Table 18.3 Register States in Each Processing Mode ............................................................. 661
Table 18.4 TMU Interrupt Sources......................................................................................... 674

Section 19 Timer/Counter (CMT)
Table 19.1 Pin Configuration.................................................................................................. 679
Table 19.2 Register Configuration.......................................................................................... 679
Table 19.3 Register States of CMT in Each Processing Mode ............................................... 680
Table 19.4 32-bit Timer Mode: Example of Input Capture Setting ........................................ 693
Table 19.5 32-bit Timer Mode: Example of Output Compare Setting ................................... 696
Table 19.6 16-bit Timer Mode: Example of Input Capture Setting ........................................ 698
Table 19.7 16-bit Timer Mode: Example of Output Compare Setting ................................... 700
Table 19.8 Setting Example of Up-counter Mode .................................................................. 702
Table 19.9 Setting Example of Updown-counter Mode ......................................................... 704
Table 19.10 Setting Example of Updown-counter Mode ..................................................... 706
Table 19.11 CMT Interrupt Setting ...................................................................................... 706

Section 20 Realtime Clock (RTC)
Table 20.1 RTC Pins............................................................................................................... 709
Table 20.2 RTC Registers....................................................................................................... 710
Table 20.3 Register States of RTC in Each Processing Mode ................................................ 711
Table 20.4 Crystal Oscillator Circuit Constants (Recommended Values).............................. 730

Rev.1.00 Dec. 13, 2005 Page xlvi of l
Section 21 Serial Communication Interface with FIFO (SCIF)
Table 21.1 Pin Configuration.................................................................................................. 739
Table 21.2 Register Configuration.......................................................................................... 740
Table 21.3 Register States of SCIF in Each Processing Mode ............................................... 741
Table 21.4 SCSMR Settings ................................................................................................... 758
Table 21.5 SCSMR Settings for Serial Transfer Format Selection......................................... 770
Table 21.6 SCSMR and SCSCR Settings for SCIF Clock Source Selection.......................... 771
Table 21.7 Serial Transfer Formats (Asynchronous Mode).................................................... 773
Table 21.8 SCIF Interrupt Sources ......................................................................................... 793

Section 22 Serial I/O with FIFO (SIOF)
Table 22.1 Pin Configuration.................................................................................................. 799
Table 22.2 Register Configuration of SIOF............................................................................ 800
Table 22.3 Register States of SIOF in Each Processing Mode ............................................... 801
Table 22.4 Operation in Each Transfer Mode......................................................................... 804
Table 22.5 SIOF Serial Clock Frequency ............................................................................... 828
Table 22.6 Serial Transfer Modes........................................................................................... 830
Table 22.7 Frame Length........................................................................................................ 831
Table 22.8 Audio Mode Specification for Transmit Data....................................................... 833
Table 22.9 Audio Mode Specification for Receive Data ........................................................ 833
Table 22.10 Setting Number of Channels in Control Data ................................................... 834
Table 22.11 Conditions to Issue Transmit Request .............................................................. 836
Table 22.12 Conditions to Issue Receive Request ................................................................ 836
Table 22.13 Transmit and Receive Reset.............................................................................. 842
Table 22.14 SIOF Interrupt Sources ..................................................................................... 843

Section 23 Serial Protocol Interface (HSPI)
Table 23.1 Pin Configuration.................................................................................................. 851
Table 23.2 Register Configuration.......................................................................................... 851
Table 23.3 Register States of HSPI in Each Processing Mode ............................................... 851

Section 24 Multimedia Card Interface (MMCIF)
Table 24.1 Pin Configuration.................................................................................................. 866
Table 24.2 Register Configuration.......................................................................................... 867
Table 24.3 Register States of HSPI in Each Processing Mode ............................................... 869
Table 24.4 CMDR Configuration ........................................................................................... 871
Table 24.5 Correspondence between Commands and Settings of CMDTYR

                  and RSPTYR ........................................................................................................ 892
Table 24.6 Correspondence between Command Response Byte Number and RSPR............. 895
Table 24.7 MMCIF Interrupt Sources..................................................................................... 931

                                                                                                  Rev.1.00 Dec. 13, 2005 Page xlvii of l
Section 25 Audio Codec Interface (HAC)
Table 25.1 Pin Configuration.................................................................................................. 956
Table 25.2 Register Configuration.......................................................................................... 957
Table 25.3 Register States of HAC in Each Processing Mode ............................................... 957
Table 25.4 AC97 Transmit Frame Structure........................................................................... 973
Table 25.5 AC97 Receive Frame Structure ............................................................................ 974

Section 26 Serial Sound Interface (SSI) Module
Table 26.1 Pin Configuration.................................................................................................. 984
Table 26.2 Register Configuration.......................................................................................... 985
Table 26.3 Register States of SSI in Each Processing Mode .................................................. 985
Table 26.4 Bus Formats of SSI Module.................................................................................. 998
Table 26.5 Number of Padding Bits for Each Valid Configuration...................................... 1002

Section 27 NAND Flash Memory Controller (FLCTL)
Table 27.1 Pin Configuration................................................................................................ 1024
Table 27.2 Register Configuration of FLCTL ...................................................................... 1025
Table 27.3 Register States of FLCTL in Each Processing Mode.......................................... 1025
Table 27.4 Status Read of NAND-Type Flash Memory....................................................... 1049
Table 27.5 FLCTL Interrupt Requests.................................................................................. 1053
Table 27.6 DMA Transfer Specifications ............................................................................. 1053

Section 28 General Purpose I/O (GPIO)
Table 28.1 Multiplexed Pins Controlled by Port Control Registers ..................................... 1056
Table 28.2 Register Configuration........................................................................................ 1060
Table 28.3 Register States of GPIO in Each Processing Mode ............................................ 1062

Section 29 User Break Controller (UBC)
Table 29.1 Register Configuration........................................................................................ 1103
Table 29.2 Register Status in Each Processing State ............................................................ 1104
Table 29.3 Settings for Match Data Setting Register............................................................ 1116
Table 29.4 Relation between Operand Sizes and Address Bits to be Compared .................. 1123

Section 30 User Debugging Interface (H-UDI)
Table 30.1 Pin Configuration................................................................................................ 1137
Table 30.2 Commands Supported by Boundary-Scan TAP Controller ................................ 1139
Table 30.3 Register Configuration (1) .................................................................................. 1140
Table 30.4 Register Configuration (2) .................................................................................. 1140
Table 30.5 Register Status in Each Processing State ............................................................ 1140
Table 30.6 SDBSR Configuration ........................................................................................ 1143

Section 31 Electrical Characteristics
Table 31.1 Absolute Maximum Ratings ............................................................................... 1155

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Table 31.2   DC Characteristics (Ta = -20 to 75C / -40 to 85C)......................................... 1156
Table 31.3   Permissible Output Currents ............................................................................... 1159
Table 31.4   Clock Timing ...................................................................................................... 1159
Table 31.5   Clock and Control Signal Timing ....................................................................... 1160
Table 31.6   Control Signal Timing ........................................................................................ 1163
Table 31.7   Bus Timing ......................................................................................................... 1164
Table 31.8   DDRIF Signal Timing ........................................................................................ 1182
Table 31.9   INTC Module Signal Timing.............................................................................. 1186
Table 31.10
Table 31.11     PCIC Signal Timing (in PCIREQ/PCIGNT Non-Port Mode) (1)................... 1188
Table 31.12     DMAC Module Signal Timing ....................................................................... 1190
Table 31.13     TMU Module Signal Timing .......................................................................... 1191
Table 31.14     CMT Module Signal Timing .......................................................................... 1192
Table 31.15     SCIF Module Signal Timing........................................................................... 1193
Table 31.16     SIOF Module Signal Timing .......................................................................... 1195
Table 31.17     HSPI Module Signal Timing .......................................................................... 1199
Table 31.18     MMCIF Module Signal Timing...................................................................... 1201
Table 31.19     HAC Interface Module Signal Timing............................................................ 1203
Table 31.20     SSI Interface Module Signal Timing .............................................................. 1205
Table 31.21     FLCTL Module Signal Timing ....................................................................... 1207
Table 31.22     GPIO Signal Timing ....................................................................................... 1211
                H-UDI Module Signal Timing........................................................................ 1212

Appendix     Clock Operating Modes with External Pin Combination.................................... 1256
Table F.1    Area 0 Memory Map and Bus Width.................................................................. 1256
Table F.2    Endian ................................................................................................................. 1256
Table F.3    PCI Mode............................................................................................................ 1257
Table F.4    Clock Input ......................................................................................................... 1257
Table F.5    Mode Control...................................................................................................... 1257
Table F.6    Pin states in Reset, Power-Down State, and Bus-Released State........................ 1258
Table G.1    Treatment of Unused Pins................................................................................... 1267
Table G.2    Register Configuration........................................................................................ 1276
Table I.1    SH7780 Product Lineup...................................................................................... 1277
Table J.1

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Rev.1.00 Dec. 13, 2005 Page l of l
                    Section 1 Overview

Section 1 Overview

1.1 SH7780 Features

The SH7780 is an integrated system-on-a-chip microprocessor that is designed as a high
performance, embedded, stand-alone Host Processor aimed at the multimedia, infotainment and
consumer networking market. The SH7780 features a DDR-SDRAM interface that can be coupled
to the DDR320* or 266 SDRAM. Also, because of its built-in functions, such as a PCI bus
controller, a DMA controller, timers, and serial communications functions with an audio interface,
as required for multimedia, network, and OA equipment, use of the SH7780 enables a high
performance and high integrated system.

The SH7780 contains the new generation SH-4A 32-bit RISC (reduced instruction set computer)
microprocessor core which runs at 400 MHz (720 MIPS, 2.8 GFLOPS). The SH-4A is upwardly
compatible with the SH-1, SH-2, SH-3, and SH-4 microcomputers at the instruction set level. This
microprocessor core integrates a cache memory and the MMU.

Note: "DDR320" indicates the DDR-SDRAM bus interface which operates at a frequency of 160
         MHz in this manual.

The features of the SH7780 are summarized in table 1.1.

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                             REJ09B0158-0100
Section 1 Overview

Table 1.1 SH7780 Features

Item                Features
LSI                  Operating frequency: 400 MHz
                     Performance: 720MIPS, 2.8 GFLOPS
CPU                  Voltage: 1.25 V (internal), 2.5 V (DDR-SDRAM interface), 3.3 V (I/O)
                     Superscalar architecture: Parallel execution of two instructions
                     Packages: 449-pin BGA (Size: 21 21 mm, pin pitch: 0.8 mm)
                     Local bus interface (External bus):

                         Separate 26-bit address and 32-bit data buses
                         External bus frequency: 100 MHz
                     DDR-SDRAM bus interface (External bus):
                         Separate 14-bit address and 32-bit data buses
                         External bus frequency: 133 M or 160 MHz (DDR266/320)
                     PCI bus interface (External bus):
                         32-bit address/data multiplexing
                         External bus frequency: 33M or 66 MHz
                     Renesas Technology original architecture
                     32-bit internal data bus
                     General-register files:
                         Sixteen 32-bit general registers (eight 32-bit shadow registers)
                         Seven 32-bit control registers
                         Four 32-bit system registers
                     RISC-type instruction set (upward compatible with the SH-1, SH-2, SH-3
                        and SH-4 microcomputers)
                         Instruction length: 16-bit fixed length for improved code efficiency
                         Load/store architecture
                         Delayed branch instructions
                         Instructions executed with conditions
                         Instruction set based on the C language
                     Super scalar which executes two instructions simultaneously including
                        the FPU
                     Instruction execution time: Two instructions per cycle (max)
                     Virtual address space: 4 Gbytes
                     Space identifier ASID: 8 bits, 256 virtual address spaces
                     On-chip multiplier
                     Seven-stage pipeline

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REJ09B0158-0100
Item                                                                                           Section 1 Overview
FPU
      Features

       On-chip floating-point coprocessor
       Supports single-precision (32 bits) and double-precision (64 bits)
       Supports IEEE754-compliant data types and exceptions
       Two rounding modes: Round to Nearest and Round to Zero
       Handling of denormalized numbers: Truncation to zero or interrupt

          generation for IEEE754 compliance
       Floating-point registers: 32 bits 16 words 2 banks

          (single-precision 16 words or double-precision 8 words) 2 banks
       32-bit CPU-FPU floating-point communication register (FPUL)
       Supports FMAC (multiply-and-accumulate) instruction
       Supports FDIV (divide) and FSQRT (square root) instructions
       Supports FLDI0/FLDI1 (load constant 0/1) instructions
       Instruction execution times

           Latency (FADD/FSUB): 3 cycles (single-precision), 5 cycles (double-
               precision)

           Latency (FMAC/ FMUL): 5 cycles (single-precision), 7 cycles (double-
               precision)

           Pitch (FADD/FSUB): 1 cycle (single-precision/double-precision)
           Pitch (FMAC/FMUL): 1 cycle (single-precision), 3 cycles (double-

               precision)
      Note: FMAC is supported for single-precision only.
       3-D graphics instructions (single-precision only):

           4-dimensional vector conversion and matrix operations (FTRV): 4
               cycles (pitch), 8 cycles (latency)

           4-dimensional vector (FIPR) inner product: 1 cycle (pitch), 5 cycles
               (latency)

       Ten-stage pipeline

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                                   REJ09B0158-0100
Section 1 Overview

Item                Features
Memory
management          4 Gbytes of physical address space, 256 address space identifiers
unit (MMU)              (address space identifier ASID: 8 bits)

Cache memory         Supports single virtual memory mode and multiple virtual memory mode
                     Supports multiple page sizes: 1 Kbyte, 4 Kbytes, 64 Kbytes, or 1 Mbyte
L memory             4-entry full associative TLB for instructions
                     64-entry full associative TLB for instructions and operands
SuperHyway          Supports software selection of replacement method and random-counter
memory
                        replacement algorithms
                     Contents of TLB are directly accessible through address mapping
                     Instruction cache (IC)

                         32-Kbyte 4-way set associative
                         32-byte block length
                     Operand cache (OC)
                         32-Kbyte 4-way set associative
                         32-byte block length
                         Selectable write method (copy-back or write-through)
                     Storage queue (32 bytes 2 entries)
                     Three independent read/write ports
                         Instruction fetch access by the CPU
                         8-/16-/32-/64-bit operand access by the CPU
                         8-/16-/32-/64-bit and 16-/32-byte access by the SuperHyway bus

                             master
                     16-Kbyte capacity
                     Supports memory protective functions during CPU accesses
                     8-/16-/32-/64-bit and 16-/32-byte access from the SuperHyway bus

                        master
                     32-Kbyte capacity

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REJ09B0158-0100
                      Section 1 Overview

Item                  Features
Interrupt controller
(INTC)                Nine independent external interrupts: NMI and IRQ7 to IRQ0
                           NMI: Fall/rise selectable
User break                 IRQ: Fall/rise/high level/low level selectable
controller (UBC)
                      15-level signed external interrupts: IRL3 to IRL0, or IRL7 to IRL4
Local bus state       On-chip module interrupts: Priority level can be set for each module
controller (LBSC)
                         The following modules can issue on-chip module interrupts:
DDR-SDRAM                TMU, RTC, SCIF, WDT, H-UDI, DMAC, CMT, HAC, PCIC, SIOF, HSPI,
interface (DDRIF)        MMCIF, SSI, FLCTL, and GPIO
                      Supports debugging by means of user break interrupts
                      Two break channels
                      Address, data value, access type, and data size are available as break
                          condition settings
                      Supports sequential break functions
                      Supports external memory access
                      External memory space divided into seven areas, each of up to 64
                          Mbytes, with the following parameters settable for each area:
                           Bus size (8, 16, or 32 bits)
                           Number of wait cycles (hardware wait function also supported)
                           SRAM or burst ROM
                           Supports PCMCIA interface (only in little endian mode)
                      Big endian or little endian mode can be set
                      The data bus width of the DDRIF is 32 bits
                      Supports DDR-SDRAM self-refreshing
                      Supports the DDR320 or DDR266 SDRAM
                      Efficient data transfer is possible using the SuperHyway bus(Internal
                          bus)
                      Supports a 4-bank DDR-SDRAM
                      Supports a burst length of 2
                      Connectable memory size: 256-Mbit, 512-Mbit, 1-Gbit, and 2-Gbit

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Section 1 Overview

Item                Features
PCI bus controller   PCI bus controller (subset of revision 2.2)
(PCIC)
                         32-bit bus
Direct memory            33 MHz/66 MHz support
access controller    PCI master/target support
(DMAC)               PCI host function support
                         Built-in bus arbiter
Clock pulse          Interrupt requests can be sent to CPU
generator (CPG)      Up to 512-Mbyte memory can be connected for PCI memory space
                     12-channel physical address DMA controller
Watchdog timer       4-channel supports external requests (channel 0 to 3)
(WDT)                Address space: 4 Gbytes on architecture
                     Transfer data size: 8, 16, or 32 bits; 16, or 32 bytes
                     Address modes:
                         2-bus-cycle dual address mode
                     Transfer requests: External (channel 0 to 3), peripheral module (channel
                        0 to 5), or auto-requests
                     Choice of DACK or DRAK (four external pins)
                     Bus modes: Cycle-steal or burst mode
                     Main clock: 12 times XTAL clock
                     Clock modes:
                         CPU frequency: 1/1 time main clock
                         Local bus frequency: 1/4, 1/6, 1/8, or 1/12 times main clock
                         DDR-SDRAM frequency: 2/5 or 1/3 times main clock

                             (Supports DDR320 or DDR266 SDRAM devices)
                         Peripheral frequency: 1/8 or 1/12 times main clock
                     Power-down modes:
                         Sleep mode
                         Module standby mode
                     Single-channel watchdog timer
                        (watchdog timer mode or interval timer mode can be selectable)
                     Selectable reset function: Power-on reset or manual reset

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                                                                Section 1 Overview

Item              Features

Timer unit (TMU) 6-channel auto-reload 32-bit timer

                   Input-capture function (only channel 2)

                   Choice of seven types counter input clocks (external and peripheral
                      clocks)

Compare Match      4-channel auto-reload 32-bit timers
Timer (CMT)       Choice of 16 or 32 bits

                   Choice of 1-shot or free-running operation

                   Choice of an interrupt source or DMA transfer request from compare
                      match or overflow

Realtime clock    On-chip clock and calendar functions
(RTC)             Built-in 32 kHz crystal oscillator with maximum 1/256 second resolution

                      (cycle interrupts)

                   RTC power supply back-up function

Serial             Two full-duplex communications channels
communication      On-chip 64-byte FIFOs for all channels
interface          Choice of asynchronous mode or synchronous mode
(SCIF)             Can select any bit rate generated by on-chip baud-rate generator
                   On-chip modem control function (SCIF0_RTS and SCIF0_CTS) for

                      channel 0

Serial I/O with FIFO Internal 64-byte transmit/receive FIFOs

(SIOF)             Supports 8-/16-bit data and 16-bit stereo audio input/output

                   Sampling rate clock input selectable from Pck and external pin

                   Maximum sampling rate: 48-kHz

                   Internal prescaler for Pck

Serial protocol    1 channel
interface (HSPI)   Master/slave mode

                   Selectable bit rate generated by on-chip baud-rate generator

Multimedia card Complies with the multimedia card system specification version 3.1
interface (MMCIF) Supports MMC mode

                   Interface with MCCLK output for transfer clock output, MCCMD I/O for
                      command output/response input, MCDAT I/O (data I/O)

                   Four interrupt sources

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Section 1 Overview

Item                Features
Audio codec
interface (HAC)      Digital interface for audio codec
                     Supports transfer for slot 1 to slot 4
Serial sound         Choice of 16- or 20-bit DMA transfer
interface (SSI)      Supports various sampling rates by adjusting slot data
                     Generates interrupt: data ready, data request, overflow, and underrun
NAND flash          1-channel bi-directional transfer
memory               Support compressed-data and non-compressed-data transfer
controller (FLCTL)
                         The compressed mode is used for continuous bit stream transfer
General purpose          The non-compressed mode supports all serial audio streams divided
I/O (GPIO)
Debug interface              into channels.
                     The SSI module is configured as any of a transmitter or receiver. The

                        serial bus format can be used in the compressed and non-compressed
                        mode.
                     Interface connectable to a NAND-type flash memory
                     Read or write in sector units (512 + 16 bytes)
                     Read or write in byte units
                     Supports up to 512-Mbit of flash memory
                     83 general purpose I/O ports (75 for I/Os and 8 for outputs)
                     GPIO interrupts are supported
                     H-UDI (User Debugging Interface)
                     AUD (Advanced User Debugger)

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                                                                                                                 Section 1 Overview

1.2 Block Diagram

CPU                          I-cache               LBSC        (External bus)
                                                   DDRIF       (External bus)

                              MMU                  PCIC                                        (External bus)
                            O-cache                DMAC                                                     TMU
FPU   Instruction bus
                Operand bus
UBC                                                SuperHyway busSuperHyway                        SCIF
                                                                                 Peripheral busRAMchannel 0

                                                   HPB                                           HSPI            I/O
                                                                                                                 multiplexed
AUD                            LRAM

                                                   INTC                                          FLCTL

      SH-4A core

                                       SuperHyway                                                SCIF
                                           router

[Legend]                                                                                         channel 1       I/O
AUD: Advanced user debugger                                                                       MMCIF          multiplexed
CMT: Timer/counter
CPG: Clock pulse generator                         CPG

CPU: Central processing unit

DDRIF: DDR-SDRAM interface                         WDT                                           SIOF

DMAC: Direct memory access controller

FLCTL: NAND flash memory controller                RTC                                           HAC             I/O
FPU: Floating-point unit                                                                                         multiplexed
GPIO: General purpose I/O

HAC:  Audio codec                                  CMT                                           SSI
HPB:  Peripheral bus bridge

HSPI: Serial protocol interface

H-UDI: User debugging interface                    H-UDI                                         GPIO

I-Cache: Instruction cache

INTC: Interrupt controller

LBSC: Local bus state controller       SCIF:             Serial communication interface with FIFO

LRAM: L memory                         SIOF:             Serial I/O with FIFO

MMCIF: Multimedia card interface       SSI:              Serial sound interface

MMU: Memory management unit            SuperHyway RAM: SuperHyway memory

O-Cache: Operand (data) cache          TMU:              Timer unit

PCIC: PCI controller                   UBC:              User break controller

RTC: Realtime clock                    WDT:              Watchdog timer

                            Figure 1.1 SH7780 Block Diagram

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                                                                                                                                         1.3 Pin Arrangement

           Figure 1.2 SH7780 Pin Arrangement

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    1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

A   VSSQ-DDR VCCQ-DDR DDR-VREF MCLK  MCLK         MWE   MRAS  BA0   MA10  MA1   MA3   PRESET            DRAK1/  DREQ0    DREQ3/ DACK2/      TDI      AUDSYNC   AUDATA1/  SIOF_SYNC/ SCIF1_TXD   XTAL2      EXTAL2 VDD-RTC VSS-RTC
                                                                                                                          INTC/ MRESETOUT/                               HAC_SYNC/ /MCCLK
                                                                                                                                                     /FCE
                                                                                                        MODE7            AUDATA1 AUDATA2                       FD1       SSI_WS /MODE5

B   VSSQ-DDR VCCQ-DDR BKPRST  CKE    MA13         MCAS  MCS   BA1   MA0   MA2   MA4   VSS               DRAK2/  DREQ1    DACK0/   DACK3/    TDO      AUDCK     AUDATA0/  SIOF_RXD/  SCIF1_SCK   SCIF0_RXD  TCLK/IOIS16  XRTCSTBI   VSSQ
                                                                                                         CE2A/           MODE0    IRQOUT/            /FALE         FD0   HAC_SDIN/    /MCCMD     HSPI_RX/

                                                                                                        AUDCK                    AUDATA3                                  SSI_SCK                    FRB

C                                                                                     DRAK0/            DRAK3/ DREQ2/    DACK1/             ASEBRK   AUDATA3    SIOF_SCK/ SIOF_TXD/ SCIF0_RTS   SCIF0_TXD SCIF0_SCK/               IRQ/IRL7/
                                                                                      MODE2                              MODE1              /BRKACK            HAC_BITCLK/ HAC_SDOUT/ /HSPI_CS   HSPI_TX HSPI_CLK/                    FD7
    MDA0 VCCQ-DDR VSSQ-DDR VCCQ-DDR MA12          MA11  MA9   MA8   MA7   MA6   MA5                     CE2B/   INTB/            TCK                                                                                    VDDQ

                                                                                                        AUDSYNC AUDATA0                              /FD3      SSI_CLK SSI_SDATA    /FSE FWE/MODE8 FRE

D                                                                                                                                                                                   SCIF0_CTS                           IRQ/IRL6/  IRQ/IRL5/
                                                                                                                                                     AUDATA2 SIOF_MCLK SCIF1_RXD /INTD                                     FD6/       FD5/
    MDA1   MDA16 VSSQ-DDR VCCQ-DDR VSSQ-DDR VSSQ-DDR VCCQ-DDR VCCQ-DDR VSSQ-DDR VSSQ-DDR VCCQ-DDR VSSQ  VDDQ    VDDQ     VSSQ    TMS        TRST               /HAC_RES MCDAT                   VDD        VDD
                                                                                                                                                     /FD2                                                                MODE6      MODE4
                                                                                                                                                                                    /FCLE

E   MDA2   MDA17  MDA18 VCCQ-DDR VSSQ-DDR VSSQ-DDR VCCQ-DDR VDD     VSS VSSQ-DDR VCCQ-DDR VSSQ          VDDQ    VDD      VSS     VSSQ       VSSQ     VDDQ      VDDQ      VDDQ       VSSQ        VDD        IRQ/IRL4/    IRQ/IRL3   IRQ/IRL2
                                                                                                                                                                                                              FD4/

                                                                                                                                                                                                            MODE3

F   MDA3   MDA19  MDA20 VCCQ-DDR VSSQ-DDR                                                                                                                                           VDDQ        VDDQ       IRQ/IRL1 IRQ/IRL0       NMI

G   MDA4   MDA21  MDA22       VSS    VSS                                                                                                                                            VSSQ        AD1        AD3          AD5        AD0
                                     VDD
H   MDA5   MDA23 MDQS2        VDD                                                     (Top view)                                                                                    VSS         AD7        AD8          AD2        AD4

J   MDA7   MDA6   MDQM2 VDD-DLL1 VSS-DLL1                                                                                                                                           VDD         AD10       AD12         AD6        CBE0

K   MDQM0 MDQS0 MDQS3         VDD    VSS                                  VSS   VSS   VSS               VSS     VSS      VSS     VSS                                                VDD         AD14       CBE1         AD9        AD11

L   MDQS1 MDQM1 MDQM3         VDD    VSS                                  VSS   VSS   VSS               VSSQ    VSS      VSS     VSS                                                VDDQ        SERR       PERR         AD13       AD15

M   MDA8   MDA24  MDA25 VDD-DLL2 VSS-DLL2                                 VSS   VSS   VSS-DDR VSSQ              VSS      VSS     VSS                                                VSS         LOCK       DEVSEL       PAR        STOP

N   MDA9   MDA26  MDA27 VSSQ-DDR VSSQ-DDR                                 VSS   VSS   VSS-DDR VSSQ              VSS      VSS     VSS                                                VSS         IRDY       CBE2         TRDY PCIFRAME

P   MDA10  MDA28  MDA29 VCCQ-DDR VCCQ-DDR                                 VSS   VSS   VSS-DDR VSSQ              VSS      VSS     VSS                                                VDD         AD17       AD19         AD16       AD18

R   MDA11  MDA30  MDA31 VCCQ-DDR VCCQ-DDR                                 VSS   VSS   VSS               VSSQ    VSS      VSS     VSS                                                VDDQ        AD21       AD23         AD20       AD22

T   MDA13  MDA12 VSSQ-DDR VSSQ-DDR VCCQ-DDR                               VSS   VSS   VSS               VSS     VSS      VSS     VSS                                                VDD         CBE3       AD25         IDSEL      AD24

U   MDA15  MDA14 VSSQ-DDR VSSQ-DDR VSSQ-DDR                                                                                                                                         VDD         AD27       AD29         AD26       AD28

V   VCCQ-DDR VCCQ-DDR VCCQ-DDR VCCQ-DDR VCCQ-DDR                                                                                                                                    VSS         AD31       REQ3         AD30       GNT3

W          STATUS0/ STATUS1/

    A25    CMT_CTR0 CMT_CTR1 VDD     VDD                                                                                                                                            VSS         REQ2       REQ1         GNT2       GNT1

Y   A22    A23    A24         VSS    VSS                                                                                                                                            VDDQ         REQ0/     PCICLK       GNT0/      PCIRESET
                                                                                                                                                                                                REQOUT                  GNTIN

AA A19     A20    A21         VDDQ   VSSQ         VSS   VDD   VDDQ  VSSQ  VSS   VDD   VDDQ              VSSQ    VSSQ     VDD     VSS        VDDQ     VDDQ      VSSQ      VSSQ       VSSQ        NC*        NC*          VSS        INTA

AB A16     A17    A18         VSSQ   A6           A2    D30   D26   D23   VSSQ  VDDQ  VDDQ              VSSQ    VDDQ     VDDQ    VSSQ       BACK     CS4       CS6       VSS-PLL3   VDD         VDDQ       VDDQ         VSS        VSS

AC A14     A15    VDDQ        A9     A5           A1    D29   D25   D22   D19   D15   D14               D11     D8       D6      D3         BREQ     BS        CS5       CS1        VSS-PLL2    VDD        VDDQ         VDDQ       MPMD

AD  A13    VDDQ   A11         A8     A4           A0    D28   D24   D21   D18   D16   D13               D10     D7       D5      D2         D0       RD/FRMAE  CS2       CS0        VDD-PLL3 VSS-PLL1 VSSQ              VDDQ       VSSQ

AE VSSQ    A12    A10         A7     A3           D31   D27   WE3/  D20   D17   WE2/  D12               D9      WE1      D4      D1         WE0/     R/W       RDY       CLKOUT VDD-PLL2 VDD-PLL1 XTAL                  EXTAL      VSSQ

                                                              IOWR              IORD                                                        REG
                                                                  Section 1 Overview

1.4 Pin Functions

Table 1.2 lists the pin functions of the SH7780. In the I/O column, I, O, and IO indicate input,
output, and input/output, respectively. In the GPIO column, for example, A0 indicates the port A0,
which also functions as a general I/O port (input/output).

Table 1.2 Pin Functions

        Pin                     I/O    Function                               GPIO*
No. No. Pin Name

1 A1 VSSQ-DDR                   --     DDR I/O GND

2 A2 VCCQ-DDR                   --     DDR I/O VCC

3 A3 DDR-VREF                   I      DDR VREF

4 A4 MCLK                       O      DDR clock
5 A5 MCLK
6 A6 MWE                        O      DDR clock
7 A7 MRAS
                                O      DDR write enable

                                O      DDR RAS

8 A8 BA0                        O      DDR bank address 0

9 A9 MA10                       O      DDR address

10 A10 MA1                      O      DDR address

11 A11 MA3                      O      DDR address                            L0(O)
12 A12 PRESET                   I                                             K7
13 A13 DRAK1/MODE7              O/I    Power-on reset                         K4*
                                                                              K3
14 A14 DREQ0                    I      DMA channel 1 transfer request
15 A15 DREQ3/INTC/AUDATA1       I/I/O  acknowledge/mode control 7

16 A16 DACK2/MRESETOUT/AUDATA2  O/O/O  DMA channel 0 request

                                       DMA channel 3 request/
                                       PCI interrupt C/H-UDI emulator

                                       DMA channel 2 bus
                                       acknowledgment/manual reset output/
                                       H-UDI emulator

17 A17 TDI                      I      H-UDI data
18 A18 AUDSYNC/FCE
                                O/O H-UDI emulator/NAND flash CE

19 A19 AUDATA1/FD1              O/IO H-UDI emulator/NAND flash data

20 A20 SIOF_SYNC/HAC_SYNC/SSI_WS IO/O/IO SIOF flame synchronous/              J3

                                       HAC flame synchronous/SSI word select

                                       Rev.1.00 Dec. 13, 2005 Page 11 of 1286
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Section 1 Overview

        Pin                             I/O     Function                                   GPIO*
No. No. Pin Name                        O/O/I
21 A21 SCIF1_TXD/MCCLK/MODE5                    SCIF 1 transmit data/                      H6(O)
                                        O       card clock output/mode control 5
22 A22 XTAL2                            I
23 A23 EXTAL2                           --      RTC clock
24 A24 VDD-RTC                          --
25 A25 VSS-RTC                          --      RTC crystal resonator
26 B1 VSSQ-DDR                          --
27 B2 VCCQ-DDR                          I       RTC VDD
28 B3 BKPRST                            O
29 B4 CKE                               O       RTC GND
30 B5 MA13                              O
31 B6 MCAS                              O       DDR I/O GND
32 B7 MCS                               O
33 B8 BA1                               O       DDR I/O VCC
34 B9 MA0                               O
35 B10 MA2                              O       Back-up reset
36 B11 MA4                              --
37 B12 VSS                              O/O/O   DDR clock enable
38 B13 DRAK2/CE2A/AUDCK
                                        I       DDR address
39 B14 DREQ1                            O/I
40 B15 DACK0/MODE0                              DDR CAS
                                        O/O/O
41 B16 DACK3/IRQOUT/AUDATA3                     DDR chip select
                                        O
42 B17 TDO                              O/O     DDR bank address 1
43 B18 AUDCK/FALE                       O/IO
44 B19 AUDATA0/FD0                      I/I/IO  DDR address
45 B20 SIOF_RXD/HAC_SDIN/SSI_SCK
                                        IO/IO   DDR address
46 B21 SCIF1_SCK/MCCMD
                                                DDR address

                                                Internal GND

                                                DMA channel 2 transfer request             K1(O)
                                                acknowledge/PCMCIA CE2/
                                                H-UDI emulator

                                                DMA channel 1 request                      K6

                                                DMA channel 0 bus                          L3(O)
                                                acknowledgement/mode control 0

                                                DMA channel 3 bus acknowledgement/ K2
                                                interrupt request output/H-UDI emulator

                                                H-UDI data

                                                H-UDI emulator/NAND flash ALE

                                                H-UDI emulator/NAND flash data

                                                SIOF receive data/HAC serial data          J4

                                                incoming to Rx frame/SSI serial bit clock

                                                SCIF1 serial clock/                        H7

                                                MMCIF command response

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                                                              Section 1 Overview

        Pin                   I/O    Function                                GPIO*
No. No. Pin Name

47 B22 SCIF0_RXD/HSPI_RX/FRB  I/I/I  SCIF receive data/HSPI receive data H2

48 B23 TCLK/IOIS16                   input/NAND flash ready or busy
49 B24 XRTCSTBI
                              IO/I   TMU clock/PCMCIA IOIS16                 J0*

                              I      RTC standby

50 B25 VSSQ                   --     I/O GND

51 C1 MDA0                    IO     DDR data

52 C2 VCCQ-DDR                --     DDR I/O VCC

53 C3 VSSQ-DDR                --     DDR I/O GND

54 C4 VCCQ-DDR                --     DDR I/O VCC

55 C5 MA12                    O      DDR address

56 C6 MA11                    O      DDR address

57 C7 MA9                     O      DDR address

58 C8 MA8                     O      DDR address

59 C9 MA7                     O      DDR address

60 C10 MA6                    O      DDR address

61 C11 MA5                    O      DDR address                             L1(O)
62 C12 DRAK0/MODE2            O/I                                            K0(O)
63 C13 DRAK3/CE2B/AUDSYNC     O/O/O  DMA channel 0 transfer request
                                     acknowledge/mode control 2              K5*
64 C14 DREQ2/INTB/AUDATA0     I/I/O                                          L2(O)
65 C15 DACK1/MODE1            O/I    DMA channel 3 request
                                     acknowledgment/PCMCIA CE2/
                                     H-UDI emulator

                                     DMA channel 2 request/PCI interrupt
                                     B/H-UDI emulator

                                     DMA channel 1 bus
                                     acknowledgement/mode control 1

66 C16 TCK                    I      H-UDI clock
67 C17 ASEBRK/BRKACK
                              I/O    H-UDI emulator

68 C18 AUDATA3/FD3            O/IO H-UDI emulator/NAND flash data

69 C19 SIOF_SCK/HAC_BITCLK/SSI_CLK IO/I/IO SIOF serial clock/HAC/SSI serial bit clock J1

70 C20 SIOF_TXD/HAC_SDOUT/    O/O/IO SIOF transmit data/HAC serial data/     J5
                  SSI_SDATA
                                     SSI serial data
71 C21 SCIF0_RTS/HSPI_CS/FSE
                              IO/IO/O SCIF modem control/HSPI chip           H0*

                                     selection/NAND flash spare area enable

                                     Rev.1.00 Dec. 13, 2005 Page 13 of 1286
                                                                    REJ09B0158-0100
Section 1 Overview

        Pin                             I/O     Function                                                          GPIO*
No. No. Pin Name                                                                                                  H3(O)
                                                                                                                  H4
72 C22 SCIF0_TXD/HSPI_TX/FWE/MODE8 O/O/O/I SCIF0 transmit data/HSPI transmit                                      E6*
                                                                                   data/NAND flash write enable/
                                                                                   mode control 8                 J2
                                                                                                                  H5
73 C23 SCIF0_SCK/HSPI_CLK/FRE           IO/IO/O SCIF0 serial clock/HSPI serial                                    H1*
                                                     clock/NAND flash read enable

74 C24 VDDQ                             --      I/O VDD
75 C25 IRQ/IRL7/FD7
                                        I/IO    IRL IRQ interrupt request 7/

                                                NAND flash data

76 D1 MDA1                              IO      DDR data

77 D2 MDA16                             IO      DDR data

78 D3 VSSQ-DDR                          --      DDR I/O GND

79 D4 VCCQ-DDR                          --      DDR I/O VCC

80 D5 VSSQ-DDR                          --      DDR I/O GND

81 D6 VSSQ-DDR                          --      DDR I/O GND

82 D7 VCCQ-DDR                          --      DDR I/O VCC

83 D8 VCCQ-DDR                          --      DDR I/O VCC

84 D9 VSSQ-DDR                          --      DDR I/O GND

85 D10 VSSQ-DDR                         --      DDR I/O GND

86 D11 VCCQ-DDR                         --      DDR I/O VCC

87 D12 VSSQ                             --      I/O GND

88 D13 VDDQ                             --      I/O VDD

89 D14 VDDQ                             --      I/O VDD

90 D15 VSSQ                             --      I/O GND

91 D16 TMS                              I       H-UDI emulator
92 D17 TRST
                                        I       H-UDI emulator

93 D18 AUDATA2/FD2                      O/IO    H-UDI emulator/NAND flash data
94 D19 SIOF_MCLK/HAC_RES                I/O     SIOF master clock/HAC reset

95 D20 SCIF1_RXD/MCDAT                  I/IO    SCIF1 receive data/MMCIF data
96 D21 SCIF0_CTS/INTD/FCLE              IO/I/O
                                                SCIF modem control/PCI interrupt D
                                                /NAND flash command latch enable

97 D22 VDD                              --      Internal VDD

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REJ09B0158-0100
                                                                 Section 1 Overview

        Pin                 I/O     Function                                GPIO*
No. No. Pin Name            --
98 D23 VDD                  I/IO/I  Internal VDD
99 D24 IRQ/IRL6/FD6/MODE6
                            I/IO/I  IRL IRQ interrupt request 6/NAND flash
100 D25 IRQ/IRL5/FD5/MODE4          data/mode control 6
                            IO
101 E1 MDA2                 IO      IRL IRQ interrupt request 5/NAND flash
102 E2 MDA17                IO      data/mode control 4
103 E3 MDA18                --
104 E4 VCCQ-DDR             --      DDR data
105 E5 VSSQ-DDR             --
106 E6 VSSQ-DDR             --      DDR data
107 E7 VCCQ-DDR             --
108 E8 VDD                  --      DDR data
109 E9 VSS                  --
110 E10 VSSQ-DDR            --      DDR I/O VCC
111 E11 VCCQ-DDR            --
112 E12 VSSQ                --      DDR I/O GND
113 E13 VDDQ                --
114 E14 VDD                 --      DDR I/O GND
115 E15 VSS                 --
116 E16 VSSQ                --      DDR I/O VCC
117 E17 VSSQ                --
118 E18 VDDQ                --      Internal VDD
119 E19 VDDQ                --
120 E20 VDDQ                --      Internal GND
121 E21 VSSQ                --
122 E22 VDD                 I/IO/I  DDR I/O GND
123 E23 IRQ/IRL4/FD4/MODE3
                            I       DDR I/O VCC
124 E24 IRQ/IRL3            I
125 E25 IRQ/IRL2                    I/O GND

                                    I/O VDD

                                    Internal VDD

                                    Internal GND

                                    I/O GND

                                    I/O GND

                                    I/O VDD

                                    I/O VDD

                                    I/O VDD

                                    I/O GND

                                    Internal VDD

                                    IRL IRQ interrupt request 4/
                                    NAND flash data/mode control 3

                                    IRL IRQ interrupt request 3

                                    IRL IRQ interrupt request 2

                                    Rev.1.00 Dec. 13, 2005 Page 15 of 1286
                                                                   REJ09B0158-0100
Section 1 Overview                      I/O  Function                     GPIO*

         Pin                            IO   DDR data                     D1
No. No. Pin Name                                                          D3
126 F1 MDA3                             IO   DDR data                     D5
127 F2 MDA19                                                              D0
128 F3 MDA20                            IO   DDR data
129 F4 VCCQ-DDR                                                           D7
130 F5 VSSQ-DDR                         --   DDR I/O VCC                  C0
131 F21 VDDQ                                                              D2
132 F22 VDDQ                            --   DDR I/O GND                  D4
133 F23 IRQ/IRL1
134 F24 IRQ/IRL0                        --   I/O VDD
135 F25 NMI
136 G1 MDA4                             --   I/O VDD
137 G2 MDA21
138 G3 MDA22                            I    IRL IRQ interrupt request 1
139 G4 VSS
140 G5 VSS                              I    IRL IRQ interrupt request 0
141 G21 VSSQ
142 G22 AD1                             I    Nonmaskable interrupt
143 G23 AD3
144 G24 AD5                             IO   DDR data
145 G25 AD0
146 H1 MDA5                             IO   DDR data
147 H2 MDA23
148 H3 MDQS2                            IO   DDR data
149 H4 VDD
150 H5 VDD                              --   Internal GND
151 H21 VSS
152 H22 AD7                             --   Internal GND
153 H23 AD8
154 H24 AD2                             --   I/O GND
155 H25 AD4
                                        IO   PCI address/data

                                        IO   PCI address/data

                                        IO   PCI address/data

                                        IO   PCI address/data

                                        IO   DDR data

                                        IO   DDR data

                                        IO   DDR data strobe

                                        --   Internal VDD

                                        --   Internal VDD

                                        --   Internal GND

                                        IO   PCI address/data

                                        IO   PCI address/data

                                        IO   PCI address/data

                                        IO   PCI address/data

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                                                Section 1 Overview

        Pin       I/O  Function                 GPIO*
No. No. Pin Name
156 J1 MDA7       IO   DDR data                 C2
157 J2 MDA6                                     C4
158 J3 MDQM2      IO   DDR data                 D6
159 J4 VDD-DLL1
160 J5 VSS-DLL1   O    DDR data mask            C6
161 J21 VDD                                     C1
162 J22 AD10      --   DLL1 VDD                 C3
163 J23 AD12
164 J24 AD6       --   DLL1 GND
165 J25 CBE0
166 K1 MDQM0      --   Internal VDD
167 K2 MDQS0
168 K3 MDQS3      IO   PCI address/data
169 K4 VDD
170 K5 VSS        IO   PCI address/data
171 K10 VSS
172 K11 VSS       IO   PCI address/data
173 K12 VSS
174 K13 VSS       IO   PCI command/byte enable
175 K14 VSS
176 K15 VSS       O    DDR data mask
177 K16 VSS
178 K21 VDD       IO   DDR data strobe
179 K22 AD14
180 K23 CBE1      IO   DDR data strobe
181 K24 AD9
182 K25 AD11      --   Internal VDD
183 L1 MDQS1
184 L2 MDQM1      --   Internal GND

                  --   Internal GND

                  --   Internal GND

                  --   Internal GND

                  --   Internal GND

                  --   Internal GND

                  --   Internal GND

                  --   Internal GND

                  --   Internal VDD

                  IO   PCI address/data

                  IO   PCI command/byte enable

                  IO   PCI address/data

                  IO   PCI address/data

                  IO   DDR data strobe

                  O    DDR data mask

                       Rev.1.00 Dec. 13, 2005 Page 17 of 1286
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Section 1 Overview                      I/O  Function           GPIO*

         Pin                            O    DDR data mask      C5
No. No. Pin Name                                                C7
185 L3 MDQM3                            --   Internal VDD
186 L4 VDD
187 L5 VSS                              --   Internal GND
188 L10 VSS
189 L11 VSS                             --   Internal GND
190 L12 VSS
191 L13 VSSQ                            --   Internal GND
192 L14 VSS
193 L15 VSS                             --   Internal GND
194 L16 VSS
195 L21 VDDQ                            --   I/O GND
196 L22 SERR
197 L23 PERR                            --   Internal GND
198 L24 AD13
199 L25 AD15                            --   Internal GND
200 M1 MDA8
201 M2 MDA24                            --   Internal GND
202 M3 MDA25
203 M4 VDD-DLL2                         --   I/O VDD
204 M5 VSS-DLL2
205 M10 VSS                             IO   PCI system error
206 M11 VSS
207 M12 VSSQ-DDR                        IO   PCI parity error
208 M13 VSSQ
209 M14 VSS                             IO   PCI address/data
210 M15 VSS
211 M16 VSS                             IO   PCI address/data
212 M21 VSS
213 M22 LOCK                            IO   DDR data
214 M23 DEVSEL
                                        IO   DDR data

                                        IO   DDR data

                                        --   DLL2 VDD

                                        --   DLL2 GND

                                        --   Internal GND

                                        --   Internal GND

                                        --   DDR I/O GND

                                        --   I/O GND

                                        --   Internal GND

                                        --   Internal GND

                                        --   Internal GND

                                        --   Internal GND

                                        IO   PCI lock

                                        IO   PCI device select

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                                                Section 1 Overview

        Pin       I/O  Function                 GPIO*
No. No. Pin Name
215 M24 PAR       IO   PCI parity
216 M25 STOP
217 N1 MDA9       IO   PCI transaction stop
218 N2 MDA26
219 N3 MDA27      IO   DDR data
220 N4 VSSQ-DDR
221 N5 VSSQ-DDR   IO   DDR data
222 N10 VSS
223 N11 VSS       IO   DDR data
224 N12 VSSQ-DDR
225 N13 VSSQ      --   DDR I/O GND
226 N14 VSS
227 N15 VSS       --   DDR I/O GND
228 N16 VSS
229 N21 VSS       --   Internal GND
230 N22 IRDY
231 N23 CBE2      --   Internal GND
232 N24 TRDY
233 N25 PCIFRAME  --   DDR I/O GND
234 P1 MDA10
235 P2 MDA28      --   I/O GND
236 P3 MDA29
237 P4 VCCQ-DDR   --   Internal GND
238 P5 VCCQ-DDR
239 P10 VSS       --   Internal GND
240 P11 VSS
241 P12 VSSQ-DDR  --   Internal GND
242 P13 VSSQ
243 P14 VSS       --   Internal GND
244 P15 VSS
                  IO   PCI initiator ready

                  IO   PCI command/byte enable

                  IO   PCI target ready

                  IO   PCI cycle frame

                  IO   DDR data

                  IO   DDR data

                  IO   DDR data

                  --   DDR I/O VCC

                  --   DDR I/O VCC

                  --   Internal GND

                  --   Internal GND

                  --   DDR I/O GND

                  --   I/O GND

                  --   Internal GND

                  --   Internal GND

                       Rev.1.00 Dec. 13, 2005 Page 19 of 1286
                                                      REJ09B0158-0100
Section 1 Overview                      I/O  Function          GPIO*
                                                               B1
         Pin                            --   Internal GND      B3
No. No. Pin Name                                               B0
245 P16 VSS                             --   Internal VDD      B2
246 P21 VDD
247 P22 AD17                            IO   PCI address/data  B5
248 P23 AD19                                                   B7
249 P24 AD16                            IO   PCI address/data  B4
250 P25 AD18                                                   B6
251 R1 MDA11                            IO   PCI address/data
252 R2 MDA30
253 R3 MDA31                            IO   PCI address/data
254 R4 VCCQ-DDR
255 R5 VCCQ-DDR                         IO   DDR data
256 R10 VSS
257 R11 VSS                             IO   DDR data
258 R12 VSS
259 R13 VSSQ                            IO   DDR data
260 R14 VSS
261 R15 VSS                             --   DDR I/O VCC
262 R16 VSS
263 R21 VDDQ                            --   DDR I/O VCC
264 R22 AD21
265 R23 AD23                            --   Internal GND
266 R24 AD20
267 R25 AD22                            --   Internal GND
268 T1 MDA13
269 T2 MDA12                            --   Internal GND
270 T3 VSSQ-DDR
271 T4 VSSQ-DDR                         --   I/O GND
272 T5 VCCQ-DDR
273 T10 VSS                             --   Internal GND
274 T11 VSS
                                        --   Internal GND

                                        --   Internal GND

                                        --   I/O VDD

                                        IO   PCI address/data

                                        IO   PCI address/data

                                        IO   PCI address/data

                                        IO   PCI address/data

                                        IO   DDR data

                                        IO   DDR data

                                        --   DDR I/O GND

                                        --   DDR I/O GND

                                        --   DDR I/O VCC

                                        --   Internal GND

                                        --   Internal GND

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                                                Section 1 Overview

        Pin       I/O  Function                         GPIO*
No. No. Pin Name
275 T12 VSS       --   Internal GND                     A1
276 T13 VSS                                             A0
277 T14 VSS       --   Internal GND
278 T15 VSS                                             A3
279 T16 VSS       --   Internal GND                     A5
280 T21 VDD                                             A2
281 T22 CBE3      --   Internal GND                     A4
282 T23 AD25
283 T24 IDSEL     --   Internal GND                     A7
284 T25 AD24                                            E3*
285 U1 MDA15      --   Internal VDD                     A6
286 U2 MDA14                                            E0*
287 U3 VSSQ-DDR   IO   PCI command/byte enable
288 U4 VSSQ-DDR
289 U5 VSSQ-DDR   IO   PCI address/data
290 U21 VDD
291 U22 AD27      I    PCI configuration device select
292 U23 AD29
293 U24 AD26      IO   PCI address/data
294 U25 AD28
295 V1 VCCQ-DDR   IO   DDR data
296 V2 VCCQ-DDR
297 V3 VCCQ-DDR   IO   DDR data
298 V4 VCCQ-DDR
299 V5 VCCQ-DDR   --   DDR I/O GND
300 V21 VSS
301 V22 AD31      --   DDR I/O GND
302 V23 REQ3
303 V24 AD30      --   DDR I/O GND
304 V25 GNT3
                  --   Internal VDD

                  IO   PCI address/data

                  IO   PCI address/data

                  IO   PCI address/data

                  IO   PCI address/data

                  --   DDR I/O VCC

                  --   DDR I/O VCC

                  --   DDR I/O VCC

                  --   DDR I/O VCC

                  --   DDR I/O VCC

                  --   Internal GND

                  IO   PCI address/data

                  I    Bus request (PCI host)

                  IO   PCI address/data

                  O    PCI bus grant

                       Rev.1.00 Dec. 13, 2005 Page 21 of 1286
                                                      REJ09B0158-0100
Section 1 Overview                      I/O   Function                    GPIO*
                                        O     Address bus
         Pin                            O/IO  Status0/CMT0 timer counter  E4*
No. No. Pin Name                        O/IO  Status1/CMT1 timer counter  E5*
305 W1 A25                              --    Internal VDD                E1*
306 W2 STATUS0/CMT_CTR0                 --    Internal VDD                E2*
307 W3 STATUS1/CMT_CTR1                 --    Internal GND
308 W4 VDD                              I     Bus request (PCI host)
309 W5 VDD                              I     Bus request (PCI host)
310 W21 VSS                             O     PCI bus grant
311 W22 REQ2                            O     PCI bus grant
312 W23 REQ1                            O     Address bus
313 W24 GNT2                            O     Address bus
314 W25 GNT1                            O     Address bus
315 Y1 A22                              --    Internal GND
316 Y2 A23                              --    Internal GND
317 Y3 A24                              --    I/O VDD
318 Y4 VSS                              I/O   Bus request (PCI host)/
319 Y5 VSS                                    bus request output
320 Y21 VDDQ                            I     PCI input clock
321 Y22 REQ0/REQOUT                     O/I   PCI bus grant
                                        O     PCI reset
322 Y23 PCICLK                          O     Address bus
323 Y24 GNT0/GNTIN                      O     Address bus
324 Y25 PCIRESET                        O     Address bus
325 AA1 A19                             --    I/O VDD
326 AA2 A20                             --    I/O GND
327 AA3 A21                             --    Internal GND
328 AA4 VDDQ                            --    Internal VDD
329 AA5 VSSQ                            --    I/O VDD
330 AA6 VSS                             --    I/O GND
331 AA7 VDD
332 AA8 VDDQ
333 AA9 VSSQ

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                                        Section 1 Overview

        Pin       I/O  Function         GPIO*
No. No. Pin Name
334 AA10 VSS      --   Internal GND     F6
335 AA11 VDD                            F2
336 AA12 VDDQ     --   Internal VDD     G7
337 AA13 VSSQ
338 AA14 VSSQ     --   I/O VDD
339 AA15 VDD
340 AA16 VSS      --   I/O GND
341 AA17 VDDQ
342 AA18 VDDQ     --   I/O GND
343 AA19 VSSQ
344 AA20 VSSQ     --   Internal VDD
345 AA21 VSSQ
346 AA22 NC       --   Internal GND
347 AA23 NC
348 AA24 VSS      --   I/O VDD
349 AA25 INTA
350 AB1 A16       --   I/O VDD
351 AB2 A17
352 AB3 A18       --   I/O GND
353 AB4 VSSQ
354 AB5 A6        --   I/O GND
355 AB6 A2
356 AB7 D30       --   I/O GND
357 AB8 D26
358 AB9 D23       --   Open
359 AB10 VSSQ
360 AB11 VDDQ     --   Open
361 AB12 VDDQ
362 AB13 VSSQ     --   Internal GND
363 AB14 VDDQ
                  IO   PCI interrupt A

                  O    Address bus

                  O    Address bus

                  O    Address bus

                  --   I/O GND

                  O    Address bus

                  O    Address bus

                  IO   Data bus

                  IO   Data bus

                  IO   Data bus

                  --   I/O GND

                  --   I/O VDD

                  --   I/O VDD

                  --   I/O GND

                  --   I/O VDD

                             Rev.1.00 Dec. 13, 2005 Page 23 of 1286
                                                            REJ09B0158-0100
Section 1 Overview                      I/O  Function             GPIO*
                                                                  M0
         Pin                            --   I/O VDD
No. No. Pin Name                                                  F5
364 AB15 VDDQ                           --   I/O GND              F1
365 AB16 VSSQ                                                     G6
366 AB17 BACK                           O    Bus acknowledgement  G3
367 AB18 CS4
368 AB19 CS6                            O    Chip select 4        M1
369 AB20 VSS-PLL3
370 AB21 VDD                            O    Chip select 6
371 AB22 VDDQ
372 AB23 VDDQ                           --   PLL3 GND
373 AB24 VSS
374 AB25 VSS                            --   Internal VDD
375 AC1 A14
376 AC2 A15                             --   I/O VDD
377 AC3 VDDQ
378 AC4 A9                              --   I/O VDD
379 AC5 A5
380 AC6 A1                              --   Internal GND
381 AC7 D29
382 AC8 D25                             --   Internal GND
383 AC9 D22
384 AC10 D19                            O    Address bus
385 AC11 D15
386 AC12 D14                            O    Address bus
387 AC13 D11
388 AC14 D8                             --   I/O VDD
389 AC15 D6
390 AC16 D3                             O    Address bus
391 AC17 BREQ
392 AC18 BS                             O    Address bus
393 AC19 CS5
                                        O    Address bus

                                        IO   Data bus

                                        IO   Data bus

                                        IO   Data bus

                                        IO   Data bus

                                        IO   Data bus

                                        IO   Data bus

                                        IO   Data bus

                                        IO   Data bus

                                        IO   Data bus

                                        IO   Data bus

                                        I    Bus request

                                        O    Bus start

                                        O    Chip select 5

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                                       Section 1 Overview

        Pin        I/O  Function                               GPIO*
No. No. Pin Name
394 AC20 CS1       O    Chip select 1
395 AC21 VSS-PLL2
396 AC22 VDD       --   PLL2 GND
397 AC23 VDDQ
398 AC24 VDDQ      --   Internal VDD
399 AC25 MPMD
400 AD1 A13        --   I/O VDD
401 AD2 VDDQ
402 AD3 A11        --   I/O VDD
403 AD4 A8
404 AD5 A4         I    Mode control
405 AD6 A0
406 AD7 D28        O    Address bus
407 AD8 D24
408 AD9 D21        --   I/O VDD
409 AD10 D18
410 AD11 D16       O    Address bus
411 AD12 D13
412 AD13 D10       O    Address bus
413 AD14 D7
414 AD15 D5        O    Address bus
415 AD16 D2
416 AD17 D0        O    Address bus
417 AD18 RD/FRAME
418 AD19 CS2       IO   Data bus                               F4
419 AD20 CS0
420 AD21 VDD-PLL3  IO   Data bus                               F0
421 AD22 VSS-PLL1
422 AD23 VSSQ      IO   Data bus                               G5
423 AD24 VDDQ
                   IO   Data bus                               G2

                   IO   Data bus                               G0

                   IO   Data bus

                   IO   Data bus

                   IO   Data bus

                   IO   Data bus

                   IO   Data bus

                   IO   Data bus

                   O    Read strobe/MPX interface cycle frame

                   O    Chip select 2

                   O    Chip select 0

                   --   PLL3 VDD

                   --   PLL1 GND

                   --   I/O GND

                   --   I/O VDD

                        Rev.1.00 Dec. 13, 2005 Page 25 of 1286
                                                       REJ09B0158-0100
Section 1 Overview

        Pin                             I/O  Function                                GPIO*
No. No. Pin Name

424 AD25 VSSQ                           --   I/O GND

425 AE1 VSSQ                            --   I/O GND

426 AE2 A12                             O    Address bus

427 AE3 A10                             O    Address bus

428 AE4 A7                              O    Address bus

429 AE5 A3                              O    Address bus

430 AE6 D31                             IO   Data bus                                F7

431 AE7 D27                             IO   Data bus                                F3

432 AE8 WE3/IOWR                        O/O Selection signal for D31 to D24

433 AE9 D20                             IO   Data bus                                G4

434 AE10 D17                            IO   Data bus                                G1

435 AE11 WE2/IORD                       O/O Selection signal for D23 to D16/PCMCIA
                                                     IORD

436 AE12 D12                            IO   Data bus

437 AE13 D9                             IO   Data bus

438 AE14 WE1                            O    Selection signal for D15 to D8

439 AE15 D4                             IO   Data bus

440 AE16 D1                             IO   Data bus

441 AE17 WE0/REG                        O/O Selection signal for D7 to D0/PCMCIA
                                                     REG

442 AE18 R/W                            O    Read/write

443 AE19 RDY                            I    Bus ready

444 AE20 CLKOUT                         O    Clock output

445 AE21 VDD-PLL2                       --   PLL2 VDD

446 AE22 VDD-PLL1                       --   PLL1 VDD

447 AE23 XTAL                           O    Crystal resonator

448 AE24 EXTAL                          I    External input clock/crystal resonator

449 AE25 VSSQ                           --   I/O GND

Note: * Can be used as a GPIO interrupt pin. (O) Only outputs.

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1.5 Memory Address Map

The SH7780 supports 32-bit virtual address space, and supports both 29-bit and 32-bit physical
address spaces (normal mode and extended mode). For details of mappings from the virtual
address space to the physical address spaces, see section 7, Memory Management Unit (MMU).
The external memory space of the SH7780 consists of the LBSC space, DDRIF space and PCIC
space. The LBSC has up to 384 Mbytes, the DDRIF has up to 256 Mbytes and the PCIC has up to
512 Mbytes external memory space individually and the SH7780 can control the external memory
space up to 1152 Mbytes totally. Areas 0, 1, and 6 are controlled by the LBSC. Areas 2, 4, and 5
are controlled by the LBSC, DDRIF or PCIC that depends on the setting of the memory address
map select register (MMSELR) of the LBSC. Note that area 3 is for the DDRIF. For details, see
section 11, Local Bus Sate Controller (LBSC), section 12, DDR-SDRAM Interface (DDRIF) or
section 13, PCI Controller (PCIC).
Figure 1.3 shows the physical address space of the SH7780. Figure 1.4 shows the relationship
between the AREASEL bits and the memory address map. The 32-bit physical address space
corresponds with the address space of the SuperHyway bus.

                                                                                             Rev.1.00 Dec. 13, 2005 Page 27 of 1286
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Section 1 Overview

H'0000 0000  Area 0 (LBSC)                 29-bit physical address space
H'0400 0000  Area 1 (LBSC)                 (Normal mode)
H'0800 0000  Area 2 (LBSC/DDRIF)
H'0C00 0000  Area 3 (DDRIF)             32-bit physical address space
H'1000 0000  Area 4 (LBSC/DDRIF/PCIC)   (Extended mode)
H'1400 0000  Area 5 (LBSC/DDRIF)
H'1800 0000  Area 6 (LBSC)
H'1C00 0000  Area 7 (Reserved)
H'2000 0000
             (Undefined)
H'4000 0000

             DDR-SDRAM (DDRIF)          H'E000 0000                        Store queue area (64MB)*
                                        H'E500 0000                        On-chip memory area (16MB)*
                                        H'F000 0000                        Cache, TLB and PMB address
                                                                           /data array area (128MB)*

                                        Control register area (H'FC00 0000 to H'FFFF FFFF)

H'8000 0000                             H'FC00 0000                        H-UDI (8MB)
                     (Undefined)        H'FC80 0000                        DMAC (8MB)
                                        H'FD00 0000                        PCI memory (16MB)
H'C000 0000                             H'FE00 0000                        PCIC (4MB)
                     PCI (PCIC)         H'FE40 0000                        SuperHyway RAM (4MB)
                                        H'FE80 0000                        DDRIF (8MB)
H'E000 0000                             H'FF00 0000                        CPU (4MB)
H'FFFF FFFF (Internal resources)        H'FF40 0000                        SuperHyway router (4MB)
                                        H'FF80 0000                        LBSC (4MB)
                                        H'FFC0 0000                        Peripheral modules (4MB)

Note: For details of these areas, refer to section 7.1.1, Address Spaces.

                    Figure 1.3 Physical Address Space of SH7780

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                                                                                       Section 1 Overview

             MMSELR.AREASEL[2:0]* B'000            B'001    B'010    B'011    B'100

H'0000 0000  Area 0 (LBSC)                LBSC     LBSC     LBSC     LBSC     LBSC                          29-bit physical
H'0400 0000  Area 1 (LBSC)                LBSC     LBSC     LBSC     LBSC     LBSC                          address space
H'0800 0000  Area 2 (LBSC/DDRIF)          LBSC     LBSC     DDRIF-0  DDRIF-0  DDRIF-0                       (Normal mode)
H'0C00 0000  Area 3 (DDRIF)               DDRIF-1  DDRIF-1  DDRIF-1  DDRIF-1  DDRIF-1
H'1000 0000  Area 4 (LBSC/DDRIF/PCIC)     LBSC     PCIC     LBSC     PCIC     DDRIF-2                    32-bit physical
H'1400 0000  Area 5 (LBSC/DDRIF)          LBSC     LBSC     LBSC     LBSC     DDRIF-3                    address space
H'1800 0000  Area 6 (LBSC)                LBSC     LBSC     LBSC     LBSC     LBSC                       (Extended mode)
H'1C00 0000  Area 7 (Reserved area)
H'2000 0000
             (Undefined)

H'4000 0000                               DDRIF-2  DDRIF-2  DDRIF-2  DDRIF-2  DDRIF-2
                                          DDRIF-3  DDRIF-3  DDRIF-3  DDRIF-3  DDRIF-3
H'4400 0000                               DDRIF-0  DDRIF-0  DDRIF-0  DDRIF-0  DDRIF-0
                                          DDRIF-1  DDRIF-1  DDRIF-1  DDRIF-1  DDRIF-1
H'4800 0000                               DDRIF-2  DDRIF-2  DDRIF-2  DDRIF-2  DDRIF-2
                                          DDRIF-3  DDRIF-3  DDRIF-3  DDRIF-3  DDRIF-3
H'4C00 0000                               DDRIF-0  DDRIF-0  DDRIF-0  DDRIF-0  DDRIF-0
                                          DDRIF-1  DDRIF-1  DDRIF-1  DDRIF-1  DDRIF-1
H'5000 0000                               DDRIF-2  DDRIF-2  DDRIF-2  DDRIF-2  DDRIF-2
                                          DDRIF-3  DDRIF-3  DDRIF-3  DDRIF-3  DDRIF-3
H'5400 0000                               DDRIF-0  DDRIF-0  DDRIF-0  DDRIF-0  DDRIF-0
                                          DDRIF-1  DDRIF-1  DDRIF-1  DDRIF-1  DDRIF-1
H'5800 0000                               DDRIF-2  DDRIF-2  DDRIF-2  DDRIF-2  DDRIF-2
                                          DDRIF-3  DDRIF-3  DDRIF-3  DDRIF-3  DDRIF-3
H'5C00 0000 DDR-SDRAM (DDRIF)             DDRIF-0  DDRIF-0  DDRIF-0  DDRIF-0  DDRIF-0
                                          DDRIF-1  DDRIF-1  DDRIF-1  DDRIF-1  DDRIF-1
H'6000 0000

H'6400 0000  : Shadow
H'6800 0000

H'6C00 0000

H'7000 0000

H'7400 0000

H'7800 0000

H'7C00 0000

H'8000 0000
                    (Undefined)

H'C000 0000                               PCIC     PCIC     PCIC     PCIC     PCIC
                    PCI (PCIC)

H'E000 0000
                    (Internal resources)

H'FFFF FFFF

             Note: Memory Address Map Select Register (MMSELR) Area Select Bit (AREASEL)
                     For details, refer to section 11.4.1, Memory Address Map Select Register (MMSELR).

Figure 1.4 Relationship between AREASEL Bits and Memory Address Map

                                                                     Rev.1.00 Dec. 13, 2005 Page 29 of 1286
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Section 1 Overview

1.6 SuperHyway Bus

The SH7780 is implemented with the SuperHyway bus as the system bus.
The SuperHyway bus is a 32-bit-address, 64-bit-data internal bus capable of up to 200 MHz
operation that is connected to on-chip modules to allow high speed communication.
Each module that is connected to the SuperHyway bus operates as an initiator (i.e. , bus master)
that issues a transfer request or a target that replies with a response to the request. The transaction
is controlled by the dedicated SuperHyway router.
The CPU, PCIC, and DMAC modules can all operate as an initiator. The LRU method is used to
decide the request priority of the SuperHyway bus mastership. The initial request priority order is:
CPU > DMAC > PCIC. The response priority level is fixed: peripheral modules* > DMAC > CPU
> SuperHyway RAM > LBSC > PCIC > DDRIF. Note that when using debugging function (H-
UDI emulator), the debugging functional module has the highest priority.
The transfer data size varies with each module. For details, refer to the corresponding section for
each module.
An actual transaction on the SuperHyway bus is started from a request issued by the initiator
module according to a read/write command sent to the SuperHyway bus address (physical
address), and then the target module replies with a response to the request (LOAD/STORE
transaction). In addition, a transaction that controls the cache coherency occurs if necessary
(FLUSH/PURGE transaction). Note that these transactions are done automatically by the
SuperHyway modules, so they cannot be explicitly issued by software.
Note: "Peripheral modules" means modules that are connected to the peripheral bus (except for

         the INTC and DMAC modules).

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1.7 SuperHyway Memory (SuperHyway RAM)

The SH7780 includes an on-chip SuperHyway memory which stores instructions or data. The
SuperHyway memory has the following features.

Capacity

   Total SuperHyway memory capacity is 32 Kbytes (512 words 256 bits 2 pages).

Memory address map
    The SuperHyway memory is allocated within the physical address H'FE41 0000 to H'FE41
    3FFF and H'FE42 0000 to H'FE42 3FFF.

Ports
    Each page has one common read and write port, and is connected to the SuperHyway bus via a
    4-stage buffer respectively. High-speed access to the SuperHyway memory is enabled by the
    SuperHyway bus master.

Access
    The SuperHyway memory is always accessed by the SuperHyway bus master module,
    including the CPU, via the SuperHyway bus which is a physical address bus.
    1-/2-/4-/8-/16-/32-byte access is possible for both reading and writing
    (with wraparound on 32-byte boundary data).
    A 32-byte cache fill can be read out with one access
    (an 8-byte 4 transfer on the SuperHyway bus).
    Note that the read/write operation on the SuperHyway bus is done with one clock. After that
    the bus is released.

Minimum access time
    1-/2-/4-/8-byte read access: 14 clock cycles; 1-/2-/4-/8-byte write access: 12 clock cycles
    16-/32-byte read access: 17 clock cycles; 16-/32-byte write access: 15 clock cycles
    (The SuperHyway clock  200 MHz)

Usage note
    A SuperHyway bus master module, such as DMAC, can access the SuperHyway memory in
    sleep mode.

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Section 1 Overview

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                   Section 2 Programming Model

The programming model of this LSI is explained in this section. This LSI has registers and data
formats as shown below.

2.1 Data Formats

The data formats supported in this LSI are shown in figure 2.1.

                                                                                                                         70

Byte (8 bits)

                                                                                                                     15  0

Word (16 bits)

                                                                                                          31             0
Longword (32 bits)

                                                                    31 30                                        22                0
                                                                                                                     f
Single-precision floating-point (32 bits)                           se
                                                                                                                                   0
                                           63 62  51

Double-precision floating-point (64 bits) s e                                                                 f

[Legend]

s: Sign field
e: Exponent field
f: Fraction field

                                           Figure 2.1 Data Formats

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Section 2 Programming Model

2.2 Register Descriptions

2.2.1 Privileged Mode and Banks

Processing Modes: This LSI has two processing modes, user mode and privileged mode. This
LSI normally operates in user mode, and switches to privileged mode when an exception occurs or
an interrupt is accepted. There are four kinds of registers--general registers, system registers,
control registers, and floating-point registers--and the registers that can be accessed differ in the
two processing modes.

General Registers: There are 16 general registers, designated R0 to R15. General registers R0 to
R7 are banked registers which are switched by a processing mode change.

Privileged mode
    In privileged mode, the register bank bit (RB) in the status register (SR) defines which banked
    register set is accessed as general registers, and which set is accessed only through the load
    control register (LDC) and store control register (STC) instructions.
    When the RB bit is 1 (that is, when bank 1 is selected), the 16 registers comprising bank 1
    general registers R0_BANK1 to R7_BANK1 and non-banked general registers R8 to R15 can
    be accessed as general registers R0 to R15. In this case, the eight registers comprising bank 0
    general registers R0_BANK0 to R7_BANK0 are accessed by the LDC/STC instructions.
    When the RB bit is 0 (that is, when bank 0 is selected), the 16 registers comprising bank 0
    general registers R0_BANK0 to R7_BANK0 and non-banked general registers R8 to R15 can
    be accessed as general registers R0 to R15. In this case, the eight registers comprising bank 1
    general registers R0_BANK1 to R7_BANK1 are accessed by the LDC/STC instructions.

User mode
    In user mode, the 16 registers comprising bank 0 general registers R0_BANK0 to R7_BANK0
    and non-banked general registers R8 to R15 can be accessed as general registers R0 to R15.
    The eight registers comprising bank 1 general registers R0_BANK1 to R7_BANK1 cannot be
    accessed.

Control Registers: Control registers comprise the global base register (GBR) and status register
(SR), which can be accessed in both processing modes, and the saved status register (SSR), saved
program counter (SPC), vector base register (VBR), saved general register 15 (SGR), and debug
base register (DBR), which can only be accessed in privileged mode. Some bits of the status
register (such as the RB bit) can only be accessed in privileged mode.

System Registers: System registers comprise the multiply-and-accumulate registers
(MACH/MACL), the procedure register (PR), and the program counter (PC). Access to these
registers does not depend on the processing mode.

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                                                               Section 2 Programming Model

Floating-Point Registers and System Registers Related to FPU: There are thirty-two floating-
point registers, FR0FR15 and XF0XF15. FR0FR15 and XF0XF15 can be assigned to either
of two banks (FPR0_BANK0FPR15_BANK0 or FPR0_BANK1FPR15_BANK1).

FR0FR15 can be used as the eight registers DR0/2/4/6/8/10/12/14 (double-precision floating-
point registers, or pair registers) or the four registers FV0/4/8/12 (register vectors), while XF0
XF15 can be used as the eight registers XD0/2/4/6/8/10/12/14 (register pairs) or register matrix
XMTRX.

System registers related to the FPU comprise the floating-point communication register (FPUL)
and the floating-point status/control register (FPSCR). These registers are used for communication
between the FPU and the CPU, and the exception handling setting.

Register values after a reset are shown in table 2.1.

Table 2.1 Initial Register Values

Type            Registers                      Initial Value*

General registers R0_BANK0 to R7_BANK0,        Undefined
                        R0_BANK1 to R7_BANK1,
                        R8 to R15

Control registers SR                           MD bit = 1, RB bit = 1, BL bit = 1, FD bit = 0,
                                               IMASK = B'1111, reserved bits = 0,
                                               others = undefined

                GBR, SSR, SPC, SGR, DBR Undefined

                VBR                            H'00000000

System registers MACH, MACL, PR                Undefined

                PC                             H'A0000000

Floating-point  FR0 to FR15, XF0 to XF15, Undefined
registers       FPUL

                FPSCR                          H'00040001

Note: * Initialized by a power-on reset and manual reset.

The CPU register configuration in each processing mode is shown in figure 2.2.

User mode and privileged mode are switched by the processing mode bit (MD) in the status
register.

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Section 2 Programming Model

31                           0 31                      0 31                                       0

    R0_BANK0*1,*2                       R0_BANK1*1,*3                  R0_BANK0*1,*4
     R1_BANK0*2                          R1_BANK1*3                     R1_BANK0*4
     R2_BANK0*2                          R2_BANK1*3                     R2_BANK0*4
     R3_BANK0*2                          R3_BANK1*3                     R3_BANK0*4
     R4_BANK0*2                          R4_BANK1*3                     R4_BANK0*4
     R5_BANK0*2                          R5_BANK1*3                     R5_BANK0*4
     R6_BANK0*2                          R6_BANK1*3                     R6_BANK0*4
     R7_BANK0*2                          R7_BANK1*3                     R7_BANK0*4

    R8                                  R8                             R8

    R9                                  R9                             R9

    R10                                 R10                            R10

    R11                                 R11                            R11

    R12                                 R12                            R12

    R13                                 R13                            R13

    R14                                 R14                            R14

    R15                                 R15                            R15

    SR                                  SR                             SR

                                        SSR                            SSR

     GBR                                 GBR                            GBR
    MACH                                MACH                           MACH
    MACL                                MACL                           MACL

      PR                                 PR                             PR
                                         VBR                            VBR

                PC                                       PC                             PC
                                                        SPC                            SPC
(a) Register configuration
     in user mode                                       SGR                            SGR

                                                        DBR                            DBR
                                                 R0_BANK0*1,*4                 R0_BANK1*1,*3

                                                  R1_BANK0*4                     R1_BANK1*3
                                                  R2_BANK0*4                     R2_BANK1*3
                                                  R3_BANK0*4                     R3_BANK1*3
                                                  R4_BANK0*4                     R4_BANK1*3
                                                  R5_BANK0*4                     R5_BANK1*3
                                                  R6_BANK0*4                     R6_BANK1*3
                                                  R7_BANK0*4                     R7_BANK1*3
                                        (b) Register configuration in  (c) Register configuration in
                                             privileged mode (RB = 1)       privileged mode (RB = 0)

Notes: 1. R0 is used as the index register in indexed register-indirect addressing mode and
              indexed GBR indirect addressing mode.

          2. Banked registers
          3. Banked registers

              Accessed as general registers when the RB bit is set to 1 in SR. Accessed only by
              LDC/STC instructions when the RB bit is cleared to 0.
          4. Banked registers
              Accessed as general registers when the RB bit is cleared to 0 in SR. Accessed only
              by LDC/STC instructions when the RB bit is set to 1.

    Figure 2.2 CPU Register Configuration in Each Processing Mode

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                                  Section 2 Programming Model

2.2.2 General Registers

Figure 2.3 shows the relationship between the processing modes and general registers. This LSI
has twenty-four 32-bit general registers (R0_BANK0 to R7_BANK0, R0_BANK1 to
R7_BANK1, and R8 to R15). However, only 16 of these can be accessed as general registers R0
to R15 in one processing mode. This LSI has two processing modes, user mode and privileged
mode.

R0_BANK0 to R7_BANK0
    Allocated to R0 to R7 in user mode (SR.MD = 0)
    Allocated to R0 to R7 when SR.RB = 0 in privileged mode (SR.MD = 1).

R0_BANK1 to R7_BANK1
    Cannot be accessed in user mode.
    Allocated to R0 to R7 when SR.RB = 1 in privileged mode.

SR.MD = 0 or            R0_BANK0  (SR.MD = 1, SR.RB = 1)
(SR.MD = 1, SR.RB = 0)  R1_BANK0
                        R2_BANK0    R0_BANK0
                  R0    R3_BANK0    R1_BANK0
                  R1    R4_BANK0    R2_BANK0
                  R2    R5_BANK0    R3_BANK0
                  R3    R6_BANK0    R4_BANK0
                  R4    R7_BANK0    R5_BANK0
                  R5                R6_BANK0
                  R6    R0_BANK1    R7_BANK0
                  R7    R1_BANK1
                        R2_BANK1    R0
       R0_BANK1         R3_BANK1    R1
       R1_BANK1         R4_BANK1    R2
       R2_BANK1         R5_BANK1    R3
       R3_BANK1         R6_BANK1    R4
       R4_BANK1         R7_BANK1    R5
       R5_BANK1                     R6
       R6_BANK1              R8     R7
       R7_BANK1              R9
                            R10     R8
                  R8        R11     R9
                  R9        R12     R10
                  R10       R13     R11
                  R11       R14     R12
                  R12       R15     R13
                  R13               R14
                  R14               R15
                  R15

Figure 2.3 General Registers

                                  Rev.1.00 Dec. 13, 2005 Page 37 of 1286
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Section 2 Programming Model

Note on Programming:  As the user's R0 to R7 are assigned to R0_BANK0 to R7_BANK0, and
                      after an exception or interrupt R0 to R7 are assigned to R0_BANK1 to
                      R7_BANK1, it is not necessary for the interrupt handler to save and
                      restore the user's R0 to R7 (R0_BANK0 to R7_BANK0).

2.2.3 Floating-Point Registers

Figure 2.4 shows the floating-point register configuration. There are thirty-two 32-bit floating-
point registers, FPR0_BANK0 to FPR15_BANK0, AND FPR0_BANK1 to FPR15_BANK1,
comprising two banks. These registers are referenced as FR0 to FR15, DR0/2/4/6/8/10/12/14,
FV0/4/8/12, XF0 to XF15, XD0/2/4/6/8/10/12/14, or XMTRX. Reference names of each register
are defined depending on the state of the FR bit in FPSCR (see figure 2.4).

1. Floating-point registers, FPRn_BANKi (32 registers)
    FPR0_BANK0 to FPR15_BANK0
    FPR0_BANK1 to FPR15_BANK1

2. Single-precision floating-point registers, FRi (16 registers)
    When FPSCR.FR = 0, FR0 to FR15 are assigned to FPR0_BANK0 to FPR15_BANK0;
    when FPSCR.FR = 1, FR0 to FR15 are assigned to FPR0_BANK1 to FPR15_BANK1.

3. Double-precision floating-point registers or single-precision floating-point registers, DRi (8
    registers): A DR register comprises two FR registers.
    DR0 = {FR0, FR1}, DR2 = {FR2, FR3}, DR4 = {FR4, FR5}, DR6 = {FR6, FR7},
    DR8 = {FR8, FR9}, DR10 = {FR10, FR11}, DR12 = {FR12, FR13}, DR14 = {FR14, FR15}

4. Single-precision floating-point vector registers, FVi (4 registers): An FV register comprises
    four FR registers.
    FV0 = {FR0, FR1, FR2, FR3}, FV4 = {FR4, FR5, FR6, FR7},
    FV8 = {FR8, FR9, FR10, FR11}, FV12 = {FR12, FR13, FR14, FR15}

5. Single-precision floating-point extended registers, XFi (16 registers)
    When FPSCR.FR = 0, XF0 to XF15 are assigned to FPR0_BANK1 to FPR15_BANK1;
    when FPSCR.FR = 1, XF0 to XF15 are assigned to FPR0_BANK0 to FPR15_BANK0.

6. Double-precision floating-point extended registers, XDi (8 registers): An XD register
    comprises two XF registers.
    XD0 = {XF0, XF1}, XD2 = {XF2, XF3}, XD4 = {XF4, XF5}, XD6 = {XF6, XF7},
    XD8 = {XF8, XF9}, XD10 = {XF10, XF11}, XD12 = {XF12, XF13}, XD14 = {XF14, XF15}

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                                                                                                           Section 2 Programming Model

7. Single-precision floating-point extended register matrix, XMTRX: XMTRX comprises all 16
    XF registers.
    XMTRX = XF0 XF4 XF8 XF12
                     XF1 XF5 XF9 XF13
                     XF2 XF6 XF10 XF14
                     XF3 XF7 XF11 XF15

FPSCR.FR=0                                          FPSCR.FR=1

   FV0   DR0   FR0   FPR0_BANK0   XF0               XD0 XMTRX
   FV4   DR2   FR1   FPR1_BANK0   XF1               XD2
   FV8   DR4   FR2   FPR2_BANK0   XF2               XD4
   FV12  DR6   FR3   FPR3_BANK0   XF3               XD6
XMTRX    DR8   FR4   FPR4_BANK0   XF4               XD8
         DR10  FR5   FPR5_BANK0   XF5               XD10
         DR12  FR6   FPR6_BANK0   XF6               XD12
         DR14  FR7   FPR7_BANK0   XF7               XD14
               FR8   FPR8_BANK0   XF8
               FR9   FPR9_BANK0   XF9               DR0 FV0
               FR10  FPR10_BANK0  XF10              DR2
               FR11  FPR11_BANK0  XF11              DR4 FV4
               FR12  FPR12_BANK0  XF12              DR6
               FR13  FPR13_BANK0  XF13              DR8 FV8
               FR14  FPR14_BANK0  XF14              DR10
               FR15  FPR15_BANK0  XF15              DR12 FV12
                                                    DR14
         XD0   XF0   FPR0_BANK1   FR0
         XD2   XF1   FPR1_BANK1   FR1
         XD4   XF2   FPR2_BANK1   FR2
         XD6   XF3   FPR3_BANK1   FR3
         XD8   XF4   FPR4_BANK1   FR4
         XD10  XF5   FPR5_BANK1   FR5
         XD12  XF6   FPR6_BANK1   FR6
         XD14  XF7   FPR7_BANK1   FR7
               XF8   FPR8_BANK1   FR8
               XF9   FPR9_BANK1   FR9
               XF10  FPR10_BANK1  FR10
               XF11  FPR11_BANK1  FR11
               XF12  FPR12_BANK1  FR12
               XF13  FPR13_BANK1  FR13
               XF14  FPR14_BANK1  FR14
               XF15  FPR15_BANK1  FR15

               Figure 2.4 Floating-Point Registers

                                  Rev.1.00 Dec. 13, 2005 Page 39 of 1286
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Section 2 Programming Model

2.2.4 Control Registers
Status Register (SR):

          BIt: 31 30 29 28 27           26 25 24 23 22 21 20 19       18 17 16
                            MD RB BL
                                        00000000                      000
Initial value: 0 1 1 1 0                RRRRRRRR                      RRR
         R/W: R R/W R/W R/W R
                                        10 9 8 7 6 5 4 3              210
           BIt: 15 14 13 12 11                                                 ST
                   FD                   MQ        IMASK
                                                                      000
Initial value: 0 0 0 0 0                00011110                      R R/W R/W
         R/W: R/W R R R R
                                        R R/W R/W R/W R/W R/W R/W R

         Initial

Bit  Bit Name Value R/W Description

31   --  0                   R          Reserved

                                        For details on reading/writing this bit, see General
                                        Precautions on Handling of Product.

30   MD  1                   R/W Processing Mode

                                        Selects the processing mode.

                                        0: User mode (Some instructions cannot be executed
                                           and some resources cannot be accessed.)

                                        1: Privileged mode

                                        This bit is set to 1 by an exception or interrupt.

29   RB  1                   R/W Privileged Mode General Register Bank Specification

                                        Bit

                                        0: R0_BANK0 to R7_BANK0 are accessed as general
                                           registers R0 to R7 and R0_BANK1 to R7_BANK1
                                           can be accessed using LDC/STC instructions

                                        1: R0_BANK1 to R7_BANK1 are accessed as general
                                           registers R0 to R7 and R0_BANK0R7_BANK0
                                           can be accessed using LDC/STC instructions

                                        This bit is set to 1 by an exception or interrupt.

28   BL  1                   R/W Exception/Interrupt Block Bit

                                        This bit is set to 1 by a reset, an exception, or an
                                        interrupt. While this bit is set to 1, an interrupt request
                                        is masked. In this case, this processor enters the reset
                                        state when a general exception other than a user
                                        break occurs.

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                                                   Section 2 Programming Model

              Initial

Bit   Bit Name Value R/W Description

27 to 16 --   All 0 R  Reserved

                       For details on reading/writing this bit, see General
                       Precautions on Handling of Product.

15    FD      0        R/W FPU Disable Bit

                       When this bit is set to 1 and an FPU instruction is not in
                       a delay slot, a general FPU disable exception occurs.
                       When this bit is set to 1 and an FPU instruction is in a
                       delay slot, a slot FPU disable exception occurs. (FPU
                       instructions: H'F*** instructions and LDS (.L)/STS(.L)
                       instructions using FPUL/FPSCR)

14 to 10 --   All 0 R  Reserved

                       For details on reading/writing this bit, see General
                       Precautions on Handling of Product.

9     M       0        R/W M Bit

                       Used by the DIV0S, DIV0U, and DIV1 instructions.

8     Q       0        R/W Q Bit

                       Used by the DIV0S, DIV0U, and DIV1 instructions.

7 to 4 IMASK  All 1 R/W Interrupt Mask Level Bits

                       An interrupt whose priority is equal to or less than the
                       value of the IMASK bits is masked. It can be chosen by
                       CPU operation mode register (CPUOPM) whether the
                       level of IMASK is changed to accept an interrupt or not
                       when an interrupt is occurred. For details, see Appendix
                       A, CPU Operation Mode Register (CPUOPM).

3, 2  --      All 0 R  Reserved

                       For details on reading/writing this bit, see General
                       Precautions on Handling of Product.

1     S       0        R/W S Bit

                       Used by the MAC instruction.

0     T       0        R/W T Bit

                       Indicates true/false condition, carry/borrow, or
                       overflow/underflow.

                       For details, see section 3, Instruction Set.

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Section 2 Programming Model

Saved Status Register (SSR) (32 bits, Privileged Mode, Initial Value = Undefined): The
contents of SR are saved to SSR in the event of an exception or interrupt.
Saved Program Counter (SPC) (32 bits, Privileged Mode, Initial Value = Undefined): The
address of an instruction at which an interrupt or exception occurs is saved to SPC.
Global Base Register (GBR) (32 bits, Initial Value = Undefined): GBR is referenced as the
base address of addressing @(disp,GBR) and @(R0,GBR).
Vector Base Register (VBR) (32 bits, Privileged Mode, Initial Value = H'00000000): VBR is
referenced as the branch destination base address in the event of an exception or interrupt. For
details, see section 5, Exception Handling.
Saved General Register 15 (SGR) (32 bits, Privileged Mode, Initial Value = Undefined): The
contents of R15 are saved to SGR in the event of an exception or interrupt.
Debug Base Register (DBR) (32 bits, Privileged Mode, Initial Value = Undefined): When the
user break debugging function is enabled (CBCR.UBDE = 1), DBR is referenced as the branch
destination address of the user break handler instead of VBR.

2.2.5 System Registers
Multiply-and-Accumulate Registers (MACH and MACL) (32 bits, Initial Value =
Undefined): MACH and MACL are used for the added value in a MAC instruction, and to store
the operation result of a MAC or MUL instruction.
Procedure Register (PR) (32 bits, Initial Value = Undefined): The return address is stored in
PR in a subroutine call using a BSR, BSRF, or JSR instruction. PR is referenced by the subroutine
return instruction (RTS).
Program Counter (PC) (32 bits, Initial Value = H'A0000000): PC indicates the address of the
instruction currently being executed.

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                                                                          Section 2 Programming Model

Floating-Point Status/Control Register (FPSCR)

     BIt: 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

                                                                     FR SZ PR DN          Cause

Initial value: 0      0  0        0  0    0  0  0          0    0    0    0     0    1    0         0

     R/W: R R R R R R R R R R R/W R/W R/W R/W R/W R/W

           BIt:   15   14 13     12   11   10 9 8            7    6    5    4     3    2    10
                         Cause                Enable (EN)                 Flag                 RM
Initial value:     0    00        0    0                     0    0    0          0    0
         R/W:    R/W            R/W  R/W    000            R/W  R/W  R/W    0   R/W  R/W    01
                      R/W R/W             R/W R/W R/W                     R/W             R/W R/W

                         Initial

Bit  Bit Name Value R/W Description

31 to 22 --              All 0 R             Reserved

                                             For details on reading/writing this bit, see General
                                             Precautions on Handling of Product.

21   FR                  0           R/W Floating-Point Register Bank

                                             0: FPR0_BANK0 to FPR15_BANK0 are assigned to
                                                FR0 to FR15 and FPR0_BANK1 to FPR15_BANK1
                                                are assigned to XF0 to XF15

                                             1: FPR0_BANK0 to FPR15_BANK0 are assigned to
                                                XF0 to XF15 and FPR0_BANK1 to FPR15_BANK1
                                                are assigned to FR0 to FR15

20   SZ                  0           R/W Transfer Size Mode

                                             0: Data size of FMOV instruction is 32-bits
                                             1: Data size of FMOV instruction is a 32-bit register

                                                pair (64 bits)

                                             For relationship between the SZ bit, PR bit, and endian,
                                             see figure 2.5.

19   PR                  0           R/W Precision Mode

                                             0: Floating-point instructions are executed as
                                                single-precision operations

                                             1: Floating-point instructions are executed as
                                                double-precision operations (graphics support
                                                instructions are undefined)

                                             For relationship between the SZ bit, PR bit, and endian,
                                             see figure 2.5

18   DN                  1           R/W Denormalization Mode

                                             0: Denormalized number is treated as such
                                             1: Denormalized number is treated as zero

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Section 2 Programming Model

                Initial

Bit   Bit Name Value R/W                Description

17 to 12 Cause  All 0 R/W               FPU Exception Cause Field
                                        FPU Exception Enable Field
11 to 7 Enable (EN) All 0 R/W           FPU Exception Flag Field
                                        Each time an FPU operation instruction is executed, the
6 to 2 Flag     All 0 R/W               FPU exception cause field is cleared to 0. When an FPU
                                        exception occurs, the bits corresponding to FPU
1, 0  RM        01           R/W        exception cause field and flag field are set to 1. The
                                        FPU exception flag field remains set to 1 until it is
                                        cleared to 0 by software.
                                        For bit allocations of each field, see table 2.2.

                                        Rounding Mode
                                        These bits select the rounding mode.
                                        00: Round to Nearest
                                        01: Round to Zero
                                        10: Reserved
                                        11: Reserved

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                                                                                                    Section 2 Programming Model

                     63                           0

        Floating-point register               DR (2i)

                                 63                           0
                                     FR (2i)    FR (2i+1)

                                    63        32 31           0
               Memory area
                                        8n+3 8n+4 8n+7
                                 8n

                  63                           0  63                      0          63                      0

        Floating-point register               DR (2i)                         DR (2i)                          DR (2i)
                                                                                                *2
                                                       *1, *2

                                 63                           0  63                      0          63                     0
                                                                                                      FR (2i)  FR (2i+1)
                                        FR (2i) FR (2i+1)            FR (2i)  FR (2i+1)

                                   63         32 31           0  63           32 31      0 63                  32 31        0
               Memory area
                                          4n 4m+3      4m 8n+3                8n 8n+7 8n+4 8n+7 8n+4 8n+3 8n
                                 4n+3   (1) SZ = 0

                                                                     (2) SZ = 1, PR = 0                 (3) SZ = 1, PR = 1

                          Notes: 1. In the case of SZ = 0 and PR = 0, DR register can not be used.
                                    2. The bit-location of DR register is used for double precision format when PR = 1.
                                       (In the case of (2), it is used when PR is changed from 0 to 1.)

                         Figure 2.5 Relationship between SZ bit and Endian

Table 2.2 Bit Allocation for FPU Exception Handling

                                        FPU            Invalid       Division Overflow Underflow Inexact

Field Name                              Error (E) Operation (V) by Zero (Z) (O)                         (U)                 (I)

Cause   FPU exception                   Bit 17         Bit 16        Bit 15              Bit 14         Bit 13              Bit 12
        cause field

Enable  FPU exception                   None           Bit 11        Bit 10              Bit 9          Bit 8               Bit 7
        enable field

Flag    FPU exception flag None                        Bit 6         Bit 5               Bit 4          Bit 3               Bit 2

        field

Floating-Point Communication Register (FPUL) (32 bits, Initial Value = Undefined):
Information is transferred between the FPU and CPU via FPUL.

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Section 2 Programming Model

2.3 Memory-Mapped Registers

Some control registers are mapped to the following memory areas. Each of the mapped registers
has two addresses.

H'1C00 0000 to H'1FFF FFFF
H'FC00 0000 to H'FFFF FFFF

These two areas are used as follows.

H'1C00 0000 to H'1FFF FFFF
    This area must be accessed using the address translation function of the MMU.
    Setting the page number of this area to the corresponding field of the TLB enables access to a
    memory-mapped register.
    The operation of an access to this area without using the address translation function of the
    MMU is not guaranteed.

H'FC00 0000 to H'FFFF FFFF
    Access to area H'FC00 0000 to H'FFFF FFFF in user mode will cause an address error.
    Memory-mapped registers can be referenced in user mode by means of access that involves
    address translation.

Note:  Do not access addresses to which registers are not mapped in either area. The operation of
       an access to an address with no register mapped is undefined. Also, memory-mapped
       registers must be accessed using a fixed data size. The operation of an access using an
       invalid data size is undefined.

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2.4 Data Formats in Registers

Register operands are always longwords (32 bits). When a memory operand is only a byte (8 bits)
or a word (16 bits), it is sign-extended into a longword when loaded into a register.

           76  0

           S

31         76  0

S          S

    15 14      0

    S

31  15 14      0

S   S

Figure 2.6 Formats of Byte Data and Word Data in Register

           Rev.1.00 Dec. 13, 2005 Page 47 of 1286
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Section 2 Programming Model

2.5 Data Formats in Memory

Memory data formats are classified into bytes, words, and longwords. Memory can be accessed in
an 8-bit byte, 16-bit word, or 32-bit longword form. A memory operand less than 32 bits in length
is sign-extended before being loaded into a register.

A word operand must be accessed starting from a word boundary (even address of a 2-byte unit:
address 2n), and a longword operand starting from a longword boundary (even address of a 4-byte
unit: address 4n). An address error will result if this rule is not observed. A byte operand can be
accessed from any address.

Big endian or little endian byte order can be selected for the data format. The endian should be set
with the external pin after a power-on reset. The endian cannot be changed dynamically. Bit
positions are numbered left to right from most-significant to least-significant. Thus, in a 32-bit
longword, the leftmost bit, bit 31, is the most significant bit and the rightmost bit, bit 0, is the least
significant bit.

The data format in memory is shown in figure 2.7.

                   A A+1 A+2 A+3                    A + 11 A + 10 A + 9 A + 8

               31            23  15          7   0  31  23      15         7   0

               7             07  07          07  0  7   07      07         07  0
Address A Byte 0 Byte 1 Byte 2 Byte 3                Byte 3 Byte 2 Byte 1 Byte 0 Address A + 8

Address A + 4  15                0 15            0  15          0 15           0
                                                                      Word 0 Address A + 4
                   Word 0               Word 1          Word 1

Address A + 8  31                Longword        0  31                         0

                                                                 Longword        Address A

                                 Big endian                 Little endian

                             Figure 2.7 Data Formats in Memory

For the 64-bit data format, see figure 2.5.

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2.6 Processing States

This LSI has major three processing states: the reset state, instruction execution state, and power-
down state.

Reset State: In this state the CPU is reset. The reset state is divided into the power-on reset state
and the manual reset.

In the power-on reset state, the internal state of the CPU and the on-chip peripheral module
registers are initialized. In the manual reset state, the internal state of the CPU and some registers
of on-chip peripheral modules are initialized. For details, see register descriptions for each section.

Instruction Execution State: In this state, the CPU executes program instructions in sequence.
The Instruction execution state has the normal program execution state and the exception handling
state.

Power-Down State: In a power-down state, the CPU halts operation and power consumption is
reduced. The power-down state is entered by executing a SLEEP instruction. This LSI supports
sleep mode for the power-down state.

   From any state                          Reset state
   when reset/manual
   reset input

Reset/manual
reset clearance

                             Reset/manual                 Reset/manual
                             reset input                  reset input

Instruction execution state  Sleep instruction execution  Power-down state
                                 Interrupt occurence

Figure 2.8 Processing State Transitions

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Section 2 Programming Model

2.7 Usage Note

2.7.1 Notes on self-modified codes*

This LSI prefetches instructions more drastically than conventional SH-4 to accelerate the
processing speed. Therefore if the instruction in the memory is modified and it is executed
immediately, then the pre-modified code that is prefetched are likely to be executed. In order to
execute the modified code definitely, one of the following sequences should be executed between
the execution of modifying codes and modified codes.

(1) In case the modified codes are in non-cacheable area

                  SYNCO
                  ICBI @Rn

The target for the ICBI instruction can be any address within the range where no address error
exception occurs.

(2) In case the modified codes are in cacheable area (write-through)

                  SYNCO
                  ICBI @Rn

The all instruction cache area corresponding to the modified codes should be invalidated by the
ICBI instruction. The ICBI instruction should be issued to each cache line. One cache line is 32
bytes.

(3) In case the modified codes are in cacheable area (copy-back)

                OCBP @Rm or OCBWB @Rm
                SYNCO
                ICBI @Rn

The all operand cache area corresponding to the modified codes should be written back to the
main memory by the OCBP or OCBWB instruction. Then the all instruction cache area
corresponding to the modified codes should be invalidated by the ICBI instruction. The OCBP,
OCBWB and ICBI instruction should be issued to each cache line. One cache line is 32 bytes.

Note: * Processes executed while changing the instructions on the memory dynamically.

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                                                                          Section 3 Instruction Set

                     Section 3 Instruction Set

This LSI's instruction set is implemented with 16-bit fixed-length instructions. This LSI can use
byte (8-bit), word (16-bit), longword (32-bit), and quadword (64-bit) data sizes for memory
access. Single-precision floating-point data (32 bits) can be moved to and from memory using
longword or quadword size. Double-precision floating-point data (64 bits) can be moved to and
from memory using longword size. When this LSI moves byte-size or word-size data from
memory to a register, the data is sign-extended.

3.1 Execution Environment

PC: At the start of instruction execution, the PC indicates the address of the instruction itself.

Load-Store Architecture: This LSI has a load-store architecture in which operations are basically
executed using registers. Except for bit-manipulation operations such as logical AND that are
executed directly in memory, operands in an operation that requires memory access are loaded
into registers and the operation is executed between the registers.

Delayed Branches: Except for the two branch instructions BF and BT, this LSI's branch
instructions and RTE are delayed branches. In a delayed branch, the instruction following the
branch is executed before the branch destination instruction.

Delay Slot: This execution slot following a delayed branch is called a delay slot. For example, the
BRA execution sequence is as follows:

Table 3.1 Execution Order of Delayed Branch Instructions

TARGET  BRA              Instructions                                     Execution Order
        ADD          TARGET (Delayed branch instruction)                  BRA
        :                                                                 
        :                               (Delay slot)                      ADD
        target-inst                                                      
                                        (Branch destination instruction)  target-inst

A slot illegal instruction exception may occur when a specific instruction is executed in a delay
slot. For details, see section 5, Exception Handling. The instruction following BF/S or BT/S for
which the branch is not taken is also a delay slot instruction.

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Section 3 Instruction Set

T Bit: The T bit in SR is used to show the result of a compare operation, and is referenced by a
conditional branch instruction. An example of the use of a conditional branch instruction is shown
below.

ADD #1, R0 ; T bit is not changed by ADD operation

CMP/EQ R1, R0 ; If R0 = R1, T bit is set to 1

BT  TARGET ; Branches to TARGET if T bit = 1 (R0 = R1)

In an RTE delay slot, the SR bits are referenced as follows. In instruction access, the MD bit is
used before modification, and in data access, the MD bit is accessed after modification. The other
bits--S, T, M, Q, FD, BL, and RB--after modification are used for delay slot instruction
execution. The STC and STC.L SR instructions access all SR bits after modification.

Constant Values: An 8-bit constant value can be specified by the instruction code and an
immediate value. 16-bit and 32-bit constant values can be defined as literal constant values in
memory, and can be referenced by a PC-relative load instruction.

MOV.W @(disp, PC), Rn
MOV.L @(disp, PC), Rn

There are no PC-relative load instructions for floating-point operations. However, it is possible to
set 0.0 or 1.0 by using the FLDI0 or FLDI1 instruction on a single-precision floating-point
register.

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                                                                       Section 3 Instruction Set

3.2 Addressing Modes

Addressing modes and effective address calculation methods are shown in table 3.2. When a
location in virtual memory space is accessed (AT in MMUCR = 1), the effective address is
translated into a physical memory address. If multiple virtual memory space systems are selected
(SV in MMUCR = 0), the least significant bit of PTEH is also referenced as the access ASID. For
details, see section 7, Memory Management Unit (MMU).

Table 3.2 Addressing Modes and Effective Addresses

Addressing Instruction                                                 Calculation
                                                                       Formula
Mode        Format      Effective Address Calculation Method
                                                                       --
Register    Rn          Effective address is register Rn.
                        (Operand is register Rn contents.)             Rn  EA
direct                  Effective address is register Rn contents.     (EA: effective
                                                                       address)
Register    @Rn
indirect                                                               Rn  EA
                        Rn                          Rn                 After instruction
                                                                       execution
Register    @Rn+        Effective address is register Rn contents.
indirect                A constant is added to Rn after instruction    Byte:
with post-              execution: 1 for a byte operand, 2 for a word  Rn + 1  Rn
increment               operand, 4 for a longword operand, 8 for a
                        quadword operand.                              Word:
                                                                       Rn + 2  Rn
                        Rn                          Rn
                                                                       Longword:
                        Rn + 1/2/4/8 +                                 Rn + 4  Rn

                        1/2/4/8                                        Quadword:
                                                                       Rn + 8  Rn
Register    @Rn        Effective address is register Rn contents,
indirect                decremented by a constant beforehand:          Byte:
with pre-               1 for a byte operand, 2 for a word operand,    Rn 1  Rn
decrement               4 for a longword operand, 8 for a quadword
                        operand.                                       Word:
                                                                       Rn 2  Rn
                        Rn                          Rn 1/2/4/8
                           Rn 1/2/4/8                               Longword:
                                                                       Rn 4  Rn
                        1/2/4/8
                                                                       Quadword:
                                                                       Rn 8  Rn

                                                                       Rn  EA
                                                                       (Instruction
                                                                       executed
                                                                       with Rn after
                                                                       calculation)

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Section 3 Instruction Set

Addressing Instruction                                                         Calculation
                                                                               Formula
Mode            Format         Effective Address Calculation Method

Register        @(disp:4, Rn)  Effective address is register Rn contents with Byte: Rn + disp

indirect with                  4-bit displacement disp added. After disp is     EA

displacement                   zero-extended, it is multiplied by 1 (byte), 2  Word: Rn +

                               (word), or 4 (longword), according to the operand disp 2  EA
                               size.
                                                                               Longword:

                                        Rn                                     Rn + disp 4

                                      disp                                      EA
                               (zero-extended)
                                                   +     Rn + disp 1/2/4

                                                

Indexed         @(R0, Rn)             1/2/4                                    Rn + R0  EA
register
indirect                       Effective address is sum of register Rn and R0
                               contents.

                                        Rn

                                                   +     Rn + R0

                                        R0

GBR indirect @(disp:8, GBR) Effective address is register GBR contents with Byte: GBR +

with displace-                 8-bit displacement disp added. After disp is    disp  EA

ment                           zero-extended, it is multiplied by 1 (byte), 2  Word: GBR +

                               (word), or 4 (longword), according to the operand disp 2  EA
                               size.
                                                                               Longword:

                                        GBR                                    GBR + disp 4

                                      disp               GBR                    EA
                               (zero-extended)
                                                      +  + disp 1/2/4

                                                

                                        1/2/4

Indexed GBR @(R0, GBR)         Effective address is sum of register GBR and R0 GBR + R0
indirect
                               contents.                                       EA

                                        GBR

                                                   +     GBR + R0

                                        R0

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                                                                        Section 3 Instruction Set

Addressing Instruction                                                              Calculation
                                                                                    Formula
Mode          Format    Effective Address Calculation Method

PC-relative @(disp:8, PC) Effective address is PC + 4 with 8-bit displacement Word: PC + 4

with                    disp added. After disp is zero-extended, it is              + disp 2

displacement            multiplied by 2 (word), or 4 (longword), according EA

                        to the operand size. With a longword operand,               Longword:
                        the lower 2 bits of PC are masked.                          PC & H'FFFF

                        PC                                                          FFFC + 4 +

                                                                                    disp 4  EA

                                          &*

                        H'FFFF FFFC           +

                           4                               PC + 4 + disp
                                                       +          2

                               disp                            or PC &
                        (zero-extended)                    H'FFFF FFFC
                                                           + 4 + disp 4
                                                

                            2/4                            * With longword operand

PC-relative disp:8      Effective address is PC + 4 with 8-bit displacement PC + 4 + disp

                        disp added after being sign-extended and                     2  Branch-

                        multiplied by 2.                                            Target

                        PC

                                          +

                                 4                         PC + 4 + disp 2
                                                        +

                               disp
                        (sign-extended)

                                                

                        2

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Section 3 Instruction Set

Addressing Instruction                                                           Calculation
                                                                                 Formula
Mode   Format              Effective Address Calculation Method

PC-relative disp:12        Effective address is PC + 4 with 12-bit               PC + 4 + disp

                           displacement disp added after being sign-extended 2  Branch-

                           and                                                   Target

                           multiplied by 2.

                                        PC

                                             +

                                    4                         PC + 4 + disp 2
                                                           +

                                  disp
                           (sign-extended)

                                                   

                                        2

       Rn                  Effective address is sum of PC + 4 and Rn.            PC + 4 + Rn

                                                                                                     Branch-Target
                                        PC

                                             +

                                        4       +             PC + 4 + Rn

                                        Rn

Immediate #imm:8           8-bit immediate data imm of TST, AND, OR, or          --

                           XOR instruction is zero-extended.

       #imm:8              8-bit immediate data imm of MOV, ADD, or              --

                           CMP/EQ instruction is sign-extended.

       #imm:8              8-bit immediate data imm of TRAPA instruction is --
                           zero-extended and multiplied by 4.

Note:  For the addressing modes below that use a displacement (disp), the assembler descriptions
       in this manual show the value before scaling (1, 2, or 4) is performed according to the
       operand size. This is done to clarify the operation of the LSI. Refer to the relevant
       assembler notation rules for the actual assembler descriptions.

       @ (disp:4, Rn) ; Register indirect with displacement
       @ (disp:8, GBR) ; GBR indirect with displacement

       @ (disp:8, PC) ; PC-relative with displacement

       disp:8, disp:12 ; PC-relative

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                                                                    Section 3 Instruction Set

3.3 Instruction Set

Table 3.3 shows the notation used in the SH instruction lists shown in tables 3.4 to 3.13.

Table 3.3 Notation Used in Instruction List

Item         Format           Description
             OP.Sz SRC, DEST
Instruction                   OP:            Operation code
mnemonic                      Sz:            Size
                              SRC:           Source operand
                              DEST:          Source and/or destination operand
                              Rm:            Source register
                              Rn:            Destination register
                              imm:           Immediate data
                              disp:          Displacement

Operation                     ,  Transfer direction
notation
                              (xx)           Memory operand

                              M/Q/T SR flag bits

                              &              Logical AND of individual bits

                              |              Logical OR of individual bits

                                             Logical exclusive-OR of individual bits

                              ~              Logical NOT of individual bits

                              <>n n-bit shift

Instruction code MSB  LSB     mmmm: Register number (Rm, FRm)

                              nnnn: Register number (Rn, FRn)

                              0000: R0, FR0

                              0001: R1, FR1

                                 :

                              1111: R15, FR15

                              mmm: Register number (DRm, XDm, Rm_BANK)

                              nnn: Register number (DRn, XDn, Rn_BANK)

                              000: DR0, XD0, R0_BANK

                              001: DR2, XD2, R1_BANK

                                 :

                              111: DR14, XD14, R7_BANK

                              mm: Register number (FVm)

                              nn:            Register number (FVn)

                              00:            FV0

                              01:            FV4

                              10:            FV8

                              11:            FV12

                              iiii:          Immediate data

                              dddd: Displacement

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Section 3 Instruction Set

Item             Format                 Description

Privileged mode                         "Privileged" means the instruction can only be executed
                                        in privileged mode.

T bit            Value of T bit after --: No change

                 instruction execution

New                                     "New" means the instruction which is newly added in this
                                        LSI.

Note: Scaling (1, 2, 4, or 8) is executed according to the size of the instruction operand.

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Table 3.4 Fixed-Point Transfer Instructions

Instruction     Operation                                Instruction Code  Privileged T Bit New

MOV    #imm,Rn  imm  sign extension  Rn 1110nnnniiiiiiii --                   ----

MOV.W @(disp*,PC),Rn (disp 2 + PC + 4)  sign           1001nnnndddddddd --  ----
                                     extension  Rn

MOV.L  @(disp*,PC),Rn (disp 4 + PC & H'FFFF FFFC 1101nnnndddddddd --        ----
                             + 4)  Rn

MOV    Rm,Rn    Rm  Rn                                   0110nnnnmmmm0011 --  ----

MOV.B Rm,@Rn    Rm  (Rn)                                 0010nnnnmmmm0000 --  ----

MOV.W Rm,@Rn    Rm  (Rn)                                 0010nnnnmmmm0001 --  ----

MOV.L Rm,@Rn    Rm  (Rn)                                 0010nnnnmmmm0010 --  ----

MOV.B @Rm,Rn    (Rm)  sign extension  Rn 0110nnnnmmmm0000 --                  ----

MOV.W @Rm,Rn    (Rm)  sign extension  Rn 0110nnnnmmmm0001 --                  ----

MOV.L @Rm,Rn    (Rm)  Rn                                 0110nnnnmmmm0010 --  ----

MOV.B Rm,@-Rn   Rn-1  Rn, Rm  (Rn)                       0010nnnnmmmm0100 --  ----

MOV.W Rm,@-Rn   Rn-2  Rn, Rm  (Rn)                       0010nnnnmmmm0101 --  ----

MOV.L Rm,@-Rn   Rn-4  Rn, Rm  (Rn)                       0010nnnnmmmm0110 --  ----

MOV.B @Rm+,Rn   (Rm) sign extension  Rn, 0110nnnnmmmm0100 --                  ----
                Rm + 1  Rm

MOV.W @Rm+,Rn   (Rm)  sign extension  Rn, 0110nnnnmmmm0101 --                 ----
                Rm + 2  Rm

MOV.L @Rm+,Rn   (Rm)  Rn, Rm + 4  Rm 0110nnnnmmmm0110 --                      ----

MOV.B R0,@(disp*,Rn) R0  (disp + Rn)                     10000000nnnndddd --  ----

MOV.W R0,@(disp*,Rn) R0  (disp 2 + Rn)                 10000001nnnndddd --  ----

MOV.L Rm,@(disp*,Rn) Rm  (disp 4 + Rn)                 0001nnnnmmmmdddd --  ----

MOV.B @(disp*,Rm),R0 (disp + Rm)  sign extension 10000100mmmmdddd --          ----
                                      R0

MOV.W @(disp*,Rm),R0 (disp 2 + Rm)  sign               10000101mmmmdddd --  ----
                                     extension  R0

MOV.L @(disp*,Rm),Rn (disp 4 + Rm)  Rn                 0101nnnnmmmmdddd --  ----

MOV.B Rm,@(R0,Rn) Rm  (R0 + Rn)                          0000nnnnmmmm0100 --  ----

MOV.W Rm,@(R0,Rn) Rm  (R0 + Rn)                          0000nnnnmmmm0101 --  ----

MOV.L Rm,@(R0,Rn) Rm  (R0 + Rn)                          0000nnnnmmmm0110 --  ----

MOV.B @(R0,Rm),Rn (R0 + Rm)                              0000nnnnmmmm1100 --  ----
                                     sign extension  Rn

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Section 3 Instruction Set

Instruction                Operation                         Instruction Code  Privileged T Bit New

MOV.W @(R0,Rm),Rn (R0 + Rm)                                  0000nnnnmmmm1101 --      ----
                                        sign extension  Rn

MOV.L @(R0,Rm),Rn (R0 + Rm)  Rn                              0000nnnnmmmm1110 --      ----

MOV.B R0,@(disp*,GBR) R0  (disp + GBR)                       11000000dddddddd --      ----

MOV.W R0,@(disp*,GBR) R0  (disp 2 + GBR)                   11000001dddddddd --      ----

MOV.L R0,@(disp*,GBR) R0  (disp 4 + GBR)                   11000010dddddddd --      ----

MOV.B  @(disp*,GBR),R0 (disp + GBR)                          11000100dddddddd --      ----
                               sign extension  R0

MOV.W @(disp*,GBR),R0 (disp 2 + GBR)                       11000101dddddddd --      ----
                                        sign extension  R0

MOV.L @(disp*,GBR),R0 (disp 4 + GBR)  R0                   11000110dddddddd --      ----

MOVA   @(disp*,PC),R0 disp 4 +                             11000111dddddddd --      ----
                               PC & H'FFFF FFFC
                               + 4  R0

MOVCO.L R0,@Rn             LDST  T                           0000nnnn01110011         LDST New
                           If (T == 1) R0  (Rn)
                           0  LDST

MOVLI.L @Rm,R0             1  LDST                           0000mmmm01100011          New
                           (Rm)  R0
                           When interrupt/exception
                           occurred 0  LDST

MOVUA.L @Rm,R0             (Rm)  R0                          0100mmmm10101001          New

                           Load non-boundary alignment

                           data

MOVUA.L @Rm+,R0            (Rm)  R0, Rm + 4  Rm              0100mmmm11101001          New

                           Load non-boundary alignment data

MOVT Rn                    T  Rn                             0000nnnn00101001 --      ----

SWAP.B Rm,Rn               Rm  swap lower 2 bytes            0110nnnnmmmm1000 --      ----
                            Rn

SWAP.W Rm,Rn               Rm  swap upper/lower              0110nnnnmmmm1001 --      ----
                           words  Rn

XTRCT Rm,Rn                Rm:Rn middle 32 bits  Rn 0010nnnnmmmm1101 --               ----

Note: * The assembler of Renesas uses the value after scaling (1, 2, or 4) as the
               displacement (disp).

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                                                                     Section 3 Instruction Set

Table 3.5 Arithmetic Operation Instructions

Instruction    Operation                       Instruction Code  Privileged T Bit  New
                                               0011nnnnmmmm1100                    --
ADD     Rm,Rn Rn + Rm  Rn                      0111nnnniiiiiiii  --  --            --
                                               0011nnnnmmmm1110                    --
ADD     #imm,Rn Rn + imm  Rn                   0011nnnnmmmm1111  --  --
                                               10001000iiiiiiii
ADDC    Rm,Rn Rn + Rm + T  Rn,                 0011nnnnmmmm0000  --  Carry
                      carry  T                 0011nnnnmmmm0010

ADDV    Rm,Rn Rn + Rm  Rn,                     0011nnnnmmmm0011  --  Overflow --
                      overflow  T
                                               0011nnnnmmmm0110
CMP/EQ #imm,R0 When R0 = imm, 1  T                               --  Comparison --
                              Otherwise, 0  T  0011nnnnmmmm0111
                                                                     result
                                               0100nnnn00010001
CMP/EQ Rm,Rn When Rn = Rm, 1  T                0100nnnn00010101  --  Comparison --
                              Otherwise, 0  T  0010nnnnmmmm1100
                                                                     result
                                               0011nnnnmmmm0100
CMP/HS Rm,Rn   When Rn  Rm (unsigned),         0010nnnnmmmm0111  --  Comparison --
               1T                              0000000000011001
               Otherwise, 0  T                 0011nnnnmmmm1101      result

CMP/GE Rm,Rn   When Rn  Rm (signed),                             --  Comparison --
               1T
               Otherwise, 0  T                                       result

CMP/HI  Rm,Rn  When Rn > Rm (unsigned),                          --  Comparison --
               1T
               Otherwise, 0  T                                       result

CMP/GT Rm,Rn   When Rn > Rm (signed),                            --  Comparison --
               1T
               Otherwise, 0  T                                       result

CMP/PZ Rn      When Rn  0, 1  T                                  --  Comparison --
               Otherwise, 0  T
                                                                     result

CMP/PL Rn      When Rn > 0, 1  T                                 --  Comparison --
               Otherwise, 0  T
                                                                     result

CMP/STR Rm,Rn  When any bytes are equal,                         --  Comparison --
               1T
               Otherwise, 0  T                                       result

DIV1    Rm,Rn 1-step division (Rn Rm)                          --  Calculation --

                                                                     result

DIV0S Rm,Rn    MSB of Rn  Q,                                     --  Calculation --
               MSB of Rm  M, M^Q  T
DIV0U                                                                result
DMULS.L Rm,Rn  0  M/Q/T
                                                                 --  0             --
               Signed,
               Rn Rm  MAC,                                     --  --            --
               32 32  64 bits

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Section 3 Instruction Set

Instruction    Operation                        Instruction Code  Privileged T Bit  New
                                                                                    --
DMULU.L Rm,Rn  Unsigned,                        0011nnnnmmmm0101  --  --
               Rn Rm  MAC,
               32 32  64 bits

DT     Rn      Rn 1  Rn;                      0100nnnn00010000  --  Comparison --
               when Rn = 0,
               1T                                                     result
               When Rn  0, 0  T

EXTS.B Rm,Rn   Rm sign-extended from            0110nnnnmmmm1110  --  --            --
               byte  Rn

EXTS.W Rm,Rn   Rm sign-extended from            0110nnnnmmmm1111  --  --            --
               word  Rn

EXTU.B Rm,Rn   Rm zero-extended from            0110nnnnmmmm1100  --  --            --
               byte  Rn

EXTU.W Rm,Rn   Rm zero-extended from            0110nnnnmmmm1101  --  --            --
               word  Rn

MAC.L  @Rm+,@Rn+ Signed,                        0000nnnnmmmm1111  --  --            --

               (Rn) (Rm) + MAC  MAC

               Rn + 4  Rn, Rm + 4  Rm

               32 32 + 64  64 bits

MAC.W  @Rm+,@Rn+ Signed,                        0100nnnnmmmm1111  --  --            --
                        (Rn) (Rm) + MAC  MAC
                        Rn + 2  Rn,
                        Rm + 2  Rm
                        16 16 + 64  64 bits

MUL.L Rm,Rn    Rn Rm  MACL                    0000nnnnmmmm0111  --  --            --
               32 32  32 bits

MULS.W Rm,Rn   Signed,                          0010nnnnmmmm1111  --  --            --
               Rn Rm  MACL
               16 16  32 bits

MULU.W Rm,Rn   Unsigned,                        0010nnnnmmmm1110  --  --            --
               Rn Rm  MACL
               16 16  32 bits

NEG    Rm,Rn   0 Rm  Rn                       0110nnnnmmmm1011  --  --            --

NEGC Rm,Rn     0 Rm T  Rn,                  0110nnnnmmmm1010  --  Borrow --
               borrow  T

SUB    Rm,Rn   Rn Rm  Rn                      0011nnnnmmmm1000  --  --            --

SUBC Rm,Rn     Rn Rm T  Rn,                 0011nnnnmmmm1010  --  Borrow --
               borrow  T

SUBV Rm,Rn     Rn Rm  Rn,                     0011nnnnmmmm1011  --  Underflow --
               underflow  T

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REJ09B0158-0100
                                                                                Section 3 Instruction Set

Table 3.6 Logic Operation Instructions

Instruction  Operation                                     Instruction Code  Privileged T Bit  New
                                                                                               --
AND Rm,Rn    Rn & Rm  Rn                                   0010nnnnmmmm1001 --  --             --
                                                                                               --
AND #imm,R0  R0 & imm  R0                                  11001001iiiiiiii --  --

AND.B #imm,@(R0,GBR) (R0 + GBR) & imm                      11001101iiiiiiii --  --
                                     (R0 + GBR)

NOT Rm,Rn    ~Rm  Rn                                       0110nnnnmmmm0111 --  --             --
                                                           0010nnnnmmmm1011 --
OR Rm,Rn     Rn | Rm  Rn                                   11001011iiiiiiii --  --             --
                                                           11001111iiiiiiii --
OR #imm,R0   R0 | imm  R0                                                       --             --

OR.B #imm,@(R0,GBR) (R0 + GBR) | imm                                            --             --
                                     (R0 + GBR)

TAS.B @Rn    When (Rn) = 0, 1  T                           0100nnnn00011011 --  Test --
             Otherwise, 0  T                                                    result
             In both cases,
             1  MSB of (Rn)

TST Rm,Rn    Rn & Rm;                                      0010nnnnmmmm1000 --  Test --
             when result = 0, 1  T                         11001000iiiiiiii --  result
             Otherwise, 0  T                               11001100iiiiiiii --
                                                                                Test --
TST #imm,R0  R0 & imm;                                     0010nnnnmmmm1010 --  result
             when result = 0, 1  T                         11001010iiiiiiii --
             Otherwise, 0  T                               11001110iiiiiiii --

TST.B #imm,@(R0,GBR) (R0 + GBR) & imm;                                          Test --
                                    when result = 0, 1  T                       result
                                    Otherwise, 0  T

XOR Rm,Rn    Rn  Rm  Rn                                                         --             --

XOR #imm,R0  R0  imm  R0                                                        --             --

XOR.B #imm,@(R0,GBR) (R0 + GBR)  imm                                            --             --
                                     (R0 + GBR)

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Section 3 Instruction Set

Table 3.7 Shift Instructions

Instruction  Operation                  Instruction Code Privileged T Bit  New
ROTL Rn                                                                    --
ROTR Rn      T  Rn  MSB                 0100nnnn00000100 --  MSB           --
ROTCL Rn                                                                   --
ROTCR Rn     LSB  Rn  T                 0100nnnn00000101 --  LSB           --
SHAD Rm,Rn                                                                 --
             T  Rn  T                   0100nnnn00100100 --  MSB
                                                                           --
             T  Rn  T                   0100nnnn00100101 --  LSB           --
                                                                           --
             When Rm  0, Rn << Rm  Rn 0100nnnnmmmm1100 --    --
                                                                           --
             When Rm < 0, Rn >> Rm                                         --
                                                                           --
             [MSB  Rn]                                                     --
                                                                           --
SHAL  Rn     T  Rn  0                   0100nnnn00100000 --  MSB           --
SHAR  Rn                                                                   --
SHLD  Rm,Rn  MSB  Rn  T                 0100nnnn00100001 --  LSB           --

             When Rm  0, Rn << Rm  Rn 0100nnnnmmmm1101 --    --

             When Rm < 0, Rn >> Rm

             [0  Rn]

SHLL Rn      T  Rn  0                   0100nnnn00000000 --  MSB
SHLR Rn
SHLL2 Rn     0  Rn  T                   0100nnnn00000001 --  LSB
SHLR2 Rn
SHLL8 Rn     Rn << 2  Rn                0100nnnn00001000 --  --
SHLR8 Rn
SHLL16 Rn    Rn >> 2  Rn                0100nnnn00001001 --  --
SHLR16 Rn
             Rn << 8  Rn                0100nnnn00011000 --  --

             Rn >> 8  Rn                0100nnnn00011001 --  --

             Rn << 16  Rn               0100nnnn00101000 --  --

             Rn >> 16  Rn               0100nnnn00101001 --  --

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REJ09B0158-0100
                                                                      Section 3 Instruction Set

Table 3.8 Branch Instructions

Instruction         Operation                   Instruction Code  Privileged T Bit  New
                                                                                    --
BF           label  When T = 0, disp 2 + PC + 10001011dddddddd --   --
                                                                                    --
                    4  PC
                                                                                    --
                    When T = 1, nop
                                                                                    --
BF/S         label  Delayed branch; when T = 0, 10001111dddddddd --   --
                                                                                    --
                    disp 2 + PC + 4  PC                                           --
                                                                                    --
                    When T = 1, nop                                                 --
                                                                                    --
BT           label  When T = 1, disp 2 + PC + 10001001dddddddd --   --            --
                                                                                    --
                    4  PC

                    When T = 0, nop

BT/S         label  Delayed branch; when T = 1, 10001101dddddddd --   --

                    disp 2 + PC + 4  PC

                    When T = 0, nop

BRA          label  Delayed branch, disp 2 +  1010dddddddddddd --   --
BRAF         Rn
BSR          label  PC + 4  PC
BSRF         Rn
JMP          @Rn    Delayed branch, Rn + PC + 4  0000nnnn00100011 --  --
JSR          @Rn
RTS                 PC

                    Delayed branch, PC + 4  PR, 1011dddddddddddd --   --

                    disp 2 + PC + 4  PC

                    Delayed branch, PC + 4  PR, 0000nnnn00000011 --   --

                    Rn + PC + 4  PC

                    Delayed branch, Rn  PC      0100nnnn00101011 --   --

                    Delayed branch, PC + 4  PR, 0100nnnn00001011 --   --

                    Rn  PC

                    Delayed branch, PR  PC      0000000000001011 --   --

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Section 3 Instruction Set

Table 3.9 System Control Instructions

Instruction                Operation                      Instruction Code Privileged T Bit New

CLRMAC                     0  MACH, MACL                  0000000000101000 --  ----

CLRS                       0S                             0000000001001000 --  ----

CLRT                       0T                             0000000000001000 --  0--

ICBI         @Rn           Invalidates instruction cache  0000nnnn11100011      New
                           block indicated by virtual
                           address

LDC          Rm,SR         Rm  SR                         0100mmmm00001110 Privileged LSB --

LDC          Rm,GBR        Rm  GBR                        0100mmmm00011110 --  ----

LDC          Rm,VBR        Rm  VBR                        0100mmmm00101110 Privileged -- --

LDC          Rm,SGR        Rm  SGR                        0100mmmm00111010 Privileged -- New

LDC          Rm,SSR        Rm  SSR                        0100mmmm00111110 Privileged -- --

LDC          Rm,SPC        Rm  SPC                        0100mmmm01001110 Privileged -- --

LDC          Rm,DBR        Rm  DBR                        0100mmmm11111010 Privileged -- --

LDC          Rm,Rn_BANK Rm  Rn_BANK (n = 0 to 7) 0100mmmm1nnn1110 Privileged -- --

LDC.L @Rm+,SR              (Rm)  SR, Rm + 4  Rm 0100mmmm00000111 Privileged LSB --

LDC.L        @Rm+,GBR      (Rm)  GBR, Rm + 4  Rm 0100mmmm00010111 --           ----
LDC.L        @Rm+,VBR
                           (Rm)  VBR, Rm + 4  Rm 0100mmmm00100111 Privileged -- --

LDC.L @Rm+,SGR             (Rm)  SGR, Rm + 4  Rm 0100mmmm00110110 Privileged -- New

LDC.L @Rm+,SSR             (Rm)  SSR, Rm + 4  Rm 0100mmmm00110111 Privileged -- --

LDC.L @Rm+,SPC             (Rm)  SPC, Rm + 4  Rm 0100mmmm01000111 Privileged -- --

LDC.L        @Rm+,DBR      (Rm)  DBR, Rm + 4  Rm 0100mmmm11110110 Privileged -- --
LDC.L
             @Rm+,Rn_BANK (Rm)  Rn_BANK,                  0100mmmm1nnn0111 Privileged -- --
LDS                                    Rm + 4  Rm
LDS
             Rm,MACH       Rm  MACH                       0100mmmm00001010 --  ----

             Rm,MACL       Rm  MACL                       0100mmmm00011010 --  ----

LDS          Rm,PR         Rm  PR                         0100mmmm00101010 --  ----

LDS.L @Rm+,MACH (Rm)  MACH, Rm + 4  Rm 0100mmmm00000110 --                     ----

LDS.L @Rm+,MACL (Rm)  MACL, Rm + 4  Rm 0100mmmm00010110 --                     ----

LDS.L @Rm+,PR              (Rm)  PR, Rm + 4  Rm 0100mmmm00100110 --            ----
LDTLB
MOVCA.L R0,@Rn             PTEH/PTEL  TLB                 0000000000111000 Privileged -- --

                           R0  (Rn) (without fetching     0000nnnn11000011 --  ----
                           cache block)

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REJ09B0158-0100
                                                 Section 3 Instruction Set

Instruction        Operation                     Instruction Code Privileged T Bit  New
                                                                                    --
NOP                No operation                  0000000000001001 --  --            --
OCBI
       @Rn         Invalidates operand cache 0000nnnn10010011 --      --            --

                   block                                                            --

OCBP @Rn           Writes back and invalidates 0000nnnn10100011 --    --            --
                                                                                    New
                   operand cache block
                                                                                    --
OCBWB @Rn          Writes back operand cache 0000nnnn10110011 --      --
                                                                                    --
                   block                                                            --
                                                                                    --
PREF   @Rn         (Rn)  operand cache           0000nnnn10000011 --  --            --
PREFI  @Rn                                                                          --
                   Reads 32-byte instruction 0000nnnn11010011                       --
                                                                                    --
                   block into instruction cache                                     --
                                                                                    --
RTE                Delayed branch, SSR/SPC  0000000000101011 Privileged --          --
                   SR/PC                                                            --

SETS               1S                            0000000001011000 --  --            --
SETT                                                                                --
SLEEP              1T                            0000000000011000 --  1             --
STC                                                                                 --
STC                Sleep                         0000000000011011 Privileged --     --
STC                                                                                 --
       SR,Rn       SR  Rn                        0000nnnn00000010 Privileged --     --
       GBR,Rn                                                                       --
       VBR,Rn      GBR  Rn                       0000nnnn00010010 --  --
                                                                                    --
                   VBR  Rn                       0000nnnn00100010 Privileged --     --

STC    SSR,Rn      SSR  Rn                       0000nnnn00110010 Privileged --

STC    SPC,Rn      SPC  Rn                       0000nnnn01000010 Privileged --

STC    SGR,Rn      SGR  Rn                       0000nnnn00111010 Privileged --

STC    DBR,Rn      DBR  Rn                       0000nnnn11111010 Privileged --

STC    Rm_BANK,Rn  Rm_BANK  Rn                   0000nnnn1mmm0010 Privileged --
                   (m = 0 to 7)

STC.L SR,@-Rn      Rn 4  Rn, SR  (Rn)          0100nnnn00000011 Privileged --

STC.L GBR,@-Rn     Rn 4  Rn, GBR  (Rn) 0100nnnn00010011 --          --

STC.L VBR,@-Rn     Rn 4  Rn, VBR  (Rn) 0100nnnn00100011 Privileged --

STC.L SSR,@-Rn     Rn 4  Rn, SSR  (Rn) 0100nnnn00110011 Privileged --

STC.L SPC,@-Rn     Rn 4  Rn, SPC  (Rn) 0100nnnn01000011 Privileged --

STC.L SGR,@-Rn     Rn 4  Rn, SGR  (Rn) 0100nnnn00110010 Privileged --

STC.L DBR,@-Rn     Rn 4  Rn, DBR  (Rn) 0100nnnn11110010 Privileged --

STC.L  Rm_BANK,@-Rn Rn 4  Rn,                  0100nnnn1mmm0011 Privileged --
                                 Rm_BANK  (Rn)
                                 (m = 0 to 7)

STS    MACH,Rn     MACH  Rn                      0000nnnn00001010 --  --

STS    MACL,Rn     MACL  Rn                      0000nnnn00011010 --  --

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Section 3 Instruction Set

Instruction                Operation             Instruction Code  Privileged T Bit New
STS PR,Rn
STS.L MACH,@-Rn            PR  Rn                0000nnnn00101010 --        ----
STS.L MACL,@-Rn
STS.L PR,@-Rn              Rn 4  Rn, MACH  (Rn) 0100nnnn00000010 --       ----
SYNCO
                           Rn 4  Rn, MACL  (Rn) 0100nnnn00010010 --       ----
TRAPA #imm
                           Rn 4  Rn, PR  (Rn)  0100nnnn00100010 --        ----

                           Prevents the next instruction 0000000010101011    New
                           from being issued until
                           instructions issued before this
                           instruction have been
                           completed.

                           PC + 2  SPC, SR  SSR, 11000011iiiiiiii --        ----
                           #imm << 2  TRA,
                           H'160  EXPEVT,
                           VBR + H'0100  PC

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REJ09B0158-0100
                                                         Section 3 Instruction Set

Table 3.10 Floating-Point Single-Precision Instructions

Instruction            Operation             Instruction Code Privileged T Bit New

FLDI0        FRn       H'0000 0000  FRn      1111nnnn10001101 --   --  --

FLDI1        FRn       H'3F80 0000  FRn      1111nnnn10011101 --   --  --

FMOV         FRm,FRn   FRm  FRn              1111nnnnmmmm1100 --   --  --

FMOV.S @Rm,FRn         (Rm)  FRn             1111nnnnmmmm1000 --   --  --

FMOV.S @(R0,Rm),FRn (R0 + Rm)  FRn           1111nnnnmmmm0110 --   --  --

FMOV.S @Rm+,FRn (Rm)  FRn, Rm + 4  Rm 1111nnnnmmmm1001 --          --  --

FMOV.S FRm,@Rn         FRm  (Rn)             1111nnnnmmmm1010 --   --  --

FMOV.S FRm,@-Rn        Rn-4  Rn, FRm  (Rn) 1111nnnnmmmm1011 --     --  --

FMOV.S FRm,@(R0,Rn) FRm  (R0 + Rn)           1111nnnnmmmm0111 --   --  --

FMOV         DRm,DRn   DRm  DRn              1111nnn0mmm01100 --   --  --

FMOV         @Rm,DRn   (Rm)  DRn             1111nnn0mmmm1000 --   --  --

FMOV         @(R0,Rm),DRn (R0 + Rm)  DRn     1111nnn0mmmm0110 --   --  --

FMOV         @Rm+,DRn (Rm)  DRn, Rm + 8  Rm 1111nnn0mmmm1001 --    --  --

FMOV         DRm,@Rn   DRm  (Rn)             1111nnnnmmm01010 --   --  --

FMOV         DRm,@-Rn Rn-8  Rn, DRm  (Rn) 1111nnnnmmm01011 --      --  --

FMOV         DRm,@(R0,Rn) DRm  (R0 + Rn)     1111nnnnmmm00111 --   --  --

FLDS         FRm,FPUL  FRm  FPUL             1111mmmm00011101 --   --  --

FSTS         FPUL,FRn  FPUL  FRn             1111nnnn00001101 --   --  --

FABS         FRn       FRn & H'7FFF FFFF  FRn 1111nnnn01011101 --  --  --

FADD         FRm,FRn   FRn + FRm  FRn        1111nnnnmmmm0000 --   --  --

FCMP/EQ FRm,FRn        When FRn = FRm, 1  T  1111nnnnmmmm0100 --   Comparis --
                       Otherwise, 0  T                             on result

FCMP/GT FRm,FRn        When FRn > FRm, 1  T  1111nnnnmmmm0101 --   Comparis --
                       Otherwise, 0  T                             on result

FDIV         FRm,FRn   FRn/FRm  FRn          1111nnnnmmmm0011 --   --  --

FLOAT        FPUL,FRn  (float) FPUL  FRn     1111nnnn00101101 --   --  --

FMAC         FR0,FRm,FRn FR0*FRm + FRn  FRn 1111nnnnmmmm1110 --    --  --

FMUL         FRm,FRn   FRn*FRm  FRn          1111nnnnmmmm0010 --   --  --

FNEG         FRn       FRn  H'8000 0000  FRn 1111nnnn01001101 --   --  --

FSQRT FRn              FRn  FRn              1111nnnn01101101 --   --  --

FSUB         FRm,FRn   FRn FRm  FRn        1111nnnnmmmm0001 --   --  --

FTRC         FRm,FPUL  (long) FRm  FPUL      1111mmmm00111101 --   --  --

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Section 3 Instruction Set

Table 3.11 Floating-Point Double-Precision Instructions

Instruction                Operation               Instruction Code Privileged T Bit   New
                                                                                       --
FABS         DRn           DRn & H'7FFF FFFF FFFF  1111nnn001011101 --  --
                           FFFF  DRn

FADD         DRm,DRn DRn + DRm  DRn                1111nnn0mmm00000 --  --             --
                                                   1111nnn0mmm00100 --
FCMP/EQ DRm,DRn When DRn = DRm, 1  T                                    Comparison --
                                  Otherwise, 0  T  1111nnn0mmm00101 --  result

FCMP/GT DRm,DRn When DRn > DRm, 1  T               1111nnn0mmm00011 --  Comparison --
                                  Otherwise, 0  T  1111mmm010111101 --  result

FDIV         DRm,DRn DRn /DRm  DRn                                      --             --

FCNVDS DRm,FPUL double_to_ float(DRm)                                   --             --
                                  FPUL

FCNVSD FPUL,DRn float_to_ double (FPUL)            1111nnn010101101 --  --             --
                                  DRn

FLOAT        FPUL,DRn (float)FPUL  DRn             1111nnn000101101 --  --             --

FMUL         DRm,DRn DRn *DRm  DRn                 1111nnn0mmm00010 --  --             --

FNEG         DRn           DRn ^ H'8000 0000 0000  1111nnn001001101 --  --             --
                           0000  DRn

FSQRT DRn                  DRn  DRn                1111nnn001101101 --  --             --

FSUB         DRm,DRn DRn DRm  DRn                1111nnn0mmm00001 --  --             --

FTRC         DRm,FPUL (long) DRm  FPUL             1111mmm000111101 --  --             --

Table 3.12 Floating-Point Control Instructions

Instruction       Operation                        Instruction Code  Privileged T Bit  New
                                                                                       --
LDS Rm,FPSCR Rm  FPSCR                             0100mmmm01101010 --  --             --
                                                                                       --
LDS Rm,FPUL       Rm  FPUL                         0100mmmm01011010 --  --             --
                                                                                       --
LDS.L @Rm+,FPSCR (Rm)  FPSCR, Rm+4  Rm 0100mmmm01100110 --              --             --
                                                                                       --
LDS.L @Rm+,FPUL (Rm)  FPUL, Rm+4  Rm 0100mmmm01010110 --                --             --

STS FPSCR,Rn      FPSCR  Rn                        0000nnnn01101010 --  --

STS FPUL,Rn       FPUL  Rn                         0000nnnn01011010 --  --

STS.L FPSCR,@-Rn Rn 4  Rn, FPSCR  (Rn) 0100nnnn01100010 --            --

STS.L FPUL,@-Rn Rn 4  Rn, FPUL  (Rn) 0100nnnn01010010 --              --

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                                                                 Section 3 Instruction Set

Table 3.13 Floating-Point Graphics Acceleration Instructions

Instruction     Operation                      Instruction Code  Privileged T Bit  New
                                               1111nnn1mmm01100                    --
FMOV DRm,XDn    DRm  XDn                       1111nnn0mmm11100  --  --            --
                                               1111nnn1mmm11100                    --
FMOV XDm,DRn    XDm  DRn                       1111nnn1mmmm1000  --  --            --
                                               1111nnn1mmmm1001                    --
FMOV XDm,XDn    XDm  XDn                       1111nnn1mmmm0110  --  --            --
                                               1111nnnnmmm11010                    --
FMOV @Rm,XDn    (Rm)  XDn                      1111nnnnmmm11011  --  --            --
                                               1111nnnnmmm10111                    --
FMOV @Rm+,XDn (Rm)  XDn, Rm + 8  Rm            1111nnmm11101101  --  --            --

FMOV @(R0,Rm),XDn (R0 + Rm)  XDn               1111nn0111111101  --  --            --

FMOV XDm,@Rn    XDm  (Rn)                      1111101111111101  --  --            --
                                               1111001111111101                    --
FMOV XDm,@-Rn Rn 8  Rn, XDm  (Rn)            1111011111111101  --  --            New
                                               1111nnnn01111101                    New
FMOV XDm,@(R0,Rn) XDm  (R0 + Rn)               1111nnn011111101  --  --            New

FIPR FVm,FVn    inner_product (FVm, FVn)                         --  --
                FR[n+3]

FTRV XMTRX,FVn  transform_vector (XMTRX,                         --  --
                FVn)  FVn

FRCHG           ~FPSCR.FR  FPSCR.FR                              --  --

FSCHG           ~FPSCR.SZ  FPSCR.SZ                              --  --

FPCHG           ~FPSCR.PR  FPSCR.PR                                 

FSRRA FRn       1/sqrt (FRn)*  FRn                                   

FSCA FPUL,DRn   sin(FPUL)  FRn                                       
                cos(FPUL)  FR[n + 1]

Note: * sqrt (FRn) is the square root of FRn.

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Section 3 Instruction Set

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                                                  Section 4 Pipelining

This LSI is a 2-ILP (instruction-level-parallelism) superscalar pipelining microprocessor.
Instruction execution is pipelined, and two instructions can be executed in parallel.

4.1 Pipelines

Figure 4.1 shows the basic pipelines. Normally, a pipeline consists of seven stages: instruction
sfetch (I1/I2), decode and register read (ID), execution (E1/E2/E3), and write-back (WB). An
instruction is executed as a combination of basic pipelines.

1. General Pipeline                 I2                ID                     E1          E2                     E3              WB
                 I1
                                                  -Instruction decode -Forwarding        -Operation                         -Write-back
        -Instruction fetch                        -Issue
                                                  -Register read

2. General Load/Store Pipeline

    I1                              I2                ID                     E1          E2                     E3                  WB
                                                                                                                            -Write-back
-Instruction fetch                                -Instruction decode -Address calculation -Memory data access
                                                  -Issue                                                                            WB
                                                  -Register read                                                            -Write-back

3. Special Pipeline

    I1                              I2                ID                     E1          E2                     E3

-Instruction fetch                                -Instruction decode -Forwarding  -Operation
                                                  -Issue
                                                  -Register read

4. Special Load/Store Pipeline

    I1                              I2                ID                     E1          E2                     E3              WB

-Instruction fetch                                -Instruction decode                          FS3
                                                  -Issue                                 -Operation
                                                  -Register read

5. Floating-Point Pipeline

I1                              I2                ID       FS1                     FS2                                FS4          FS
                                                                             -Operation                         -Operation
-Instruction fetch                      -Instruction decode -Register read                                                  -Operation
                                                                                                                            -Write-back
                                        -Issue             -Forwarding

6. Floating-Point Extended Pipeline

I1                          I2          ID            FE1              FE2        FE3         FE4        FE5            FE6          FS
                                                                             -Operation  -Operation  -Operation     -Operation
-Instruction fetch                  -Instruction  -Register read -Operation                                                     -Operation
                                    decode        -Forwarding                                                                   -Write-back
                                    -Issue

                                                      Figure 4.1 Basic Pipelines

                                                                                         Rev.1.00 Dec. 13, 2005 Page 73 of 1286
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Section 4 Pipelining

Figure 4.2 shows the instruction execution patterns. Representations in figure 4.2 and their
descriptions are listed in table 4.1.

Table 4.1 Representations of Instruction Execution Patterns

Representation                          Description
                                        CPU EX pipe is occupied
  E1 E2 E3 WB                           CPU LS pipe is occupied (with memory access)
  S1 S2 S3 WB                           CPU LS pipe is occupied (without memory access)
  s1 s2 s3 WB                           Either CPU EX pipe or CPU LS pipe is occupied
E1/S1                                   Both CPU EX pipe and CPU LS pipe are occupied

, E1S1 E1s1                             CPU MULT operation unit is occupied
                                        FPU-EX pipe is occupied
  M2 M3 MS                              FPU-LS pipe is occupied
FE1 FE2 FE3 FE4 FE5 FE6 FS             ID stage is locked
FS1 FS2 FS3 FS4 FS                     Both CPU and FPU pipes are occupied

   ID

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                                                                                  Section 4 Pipelining

(1-1) BF, BF/S, BT, BT/S, BRA, BSR:1 issue cycle + 0 to 2 branch cycles

I1  I2  ID E1/S1 E2/s2 E3/s3 WB                              Note: In branch instructions that are categorized

                                                                         as (1-1), the number of branch cycles may

                                                                         be reduced by prefetching.

                             (I1) (I2) (ID) (Branch destination instruction)

(1-2) JSR, JMP, BRAF, BSRF: 1 issue cycle + 3 branch cycles

I1  I2  ID E1/S1 E2/S2 E3/S3 WB

                                 (I1) (I2) (ID) (Branch destination instruction)

(1-3) RTS: 1 issue cycle + 0 to 3 branch cycles

I1  I2  ID E1/S1 E2/S2 E3/S3 WB                              Note: The number of branch cycles may be
                                                                     0 by prefetching instruction.

                                 (I1) (I2) (ID) (Branch destination instruction)

(1-4) RTE: 4 issue cycles + 1 branch cycles

I1  I2  ID s1                    s2              s3 WB

                             ID E1s1 E2s2 E3s3 WB

                                 ID

                                                 ID

                                                 (I1) (I2) (ID) (Branch destination instruction)

(1-5) TRAPA: 8 issue cycles + 5 cycles + 1 branch cycle      Note: It is 14 cycles to the ID stage in the first
                                                                      instruction of exception handler.
I1 I2 ID S1 S2 S3 WB
                           ID E1s1 E2s2 E3s3 WB

                                                         ID E1s1 E2s2 E3s3 WB
                                                                  ID E1s1 E2s2 E3s3 WB
                                                                            ID E1s1 E2s2 E3s3 WB
                                                                                     ID E1s1 E2s2 E3s3 WB
                                                                                              ID E1s1 E2s2 E3s3 WB
                                                                                                       ID E1s1 E2s2 E3s3 WB

(1-6) SLEEP: 2 issue cycles                                                                  (I1) (I2) (ID)

I1  I2  ID                   S1  S2              S3 WB                   Note: It is not constant cycles to
                                                                                   the clock halted period.
                             ID E1s1 E2s2 E3s3 WB

        Figure 4.2 Instruction Execution Patterns (1)

                                                                         Rev.1.00 Dec. 13, 2005 Page 75 of 1286
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Section 4 Pipelining

(2-1) 1-step operation (EX type): 1 issue cycle

          EXT[SU].[BW], MOVT, SWAP, XTRCT, ADD*, CMP*, DIV*, DT, NEG*, SUB*, AND, AND#,
          NOT, OR, OR#, TST, TST#, XOR, XOR#, ROT*, SHA*, SHL*, CLRS, CLRT, SETS, SETT

          Note: Except for AND#, OR#, TST#, and XOR# instructions using GBR relative
                   addressing mode

                      I1  I2  ID E1     E2 E3 WB

(2-2) 1-step operation (LS type): 1 issue cycle
          MOVA

                      I1  I2  ID s1     s2       s3 WB

(2-3) 1-step operation (MT type): 1 issue cycle
           MOV#, NOP

                      I1  I2  ID E1/S1 E2/s2 E3/s3 WB

(2-4) MOV (MT type): 1 issue cycle
          MOV

                      I1  I2  ID E1/s1 E2/s2 E3/S3 WB

                          Figure 4.2 Instruction Execution Patterns (2)

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                                                                                    Section 4 Pipelining

(3-1) Load/store: 1 issue cycle
         MOV.[BWL], MOV.[BWL] @(d,GBR)

       I1  I2                ID  S1                S2   S3 WB

(3-2) AND.B, OR.B, XOR.B, TST.B: 3 issue cycles

       I1  I2                ID  S1                S2   S3 WB

                                 ID

                                                   ID E1S1 E2S2 E3S3 WB

(3-3) TAS.B: 4 issue cycles

       I1  I2                ID  S1                S2   S3 WB

                                 ID E1S1 E2S2 E3S3 WB

                                                   ID
                                                              ID E1S1 E2S2 E3S3 WB

(3-4) PREF, OCBI, OCBP, OCBWB, MOVCA.L, SYNCO: 1 issue cycle

       I1  I2                ID  S1                S2   S3 WB

(3-5) LDTLB: 1 issue cycle

       I1  I2                ID  E1s1 E2s2 E3s3 WB

(3-6) ICBI: 8 issue cycles + 5 cycles + 3 branch cycle

I1 I2      ID s1 s2 s3 WB
                  ID
                            ID
                                     ID
                                               ID

                                                        5 cycles (min.)  ID E1s1 E2s2 E3s3 WB
                                                                                  ID E1s1 E2s2 E3s3 WB
(3-7) PREFI: 5 issue cycles + 5 cycles + 3 branch cycle                                    ID E1s1 E2s2 E3s3 WB

                                                                                                             (I1) (I2) (ID)

                                                                            (Branch to the next instruction of ICBI.)

I1  I2     ID s1 s2 s3 WB

                             ID E1s1 E2s2 E3s3 WB

(3-8) MOVLI.L: 1 issue cycle                       5 cycles (min.)       ID E1s1 E2s2 E3s3 WB
                                                   S2 S3 WB                         ID E1s1 E2s2 E3s3 WB
                                                                                              ID E1s1 E2s2 E3s3 WB

                                                                                                                     (I1) (I2) (ID)
                                                                                                (Branch to the next instruction of PREFI.)

       I1  I2                 ID S1

(3-9) MOVCO.L: 1 issue cycle

       I1  I2                 ID S1                S2 S3 WB

(3-10) MOVUA.L: 2 issue cycles                     S2 S3 WB
                                                   S1 S2 S3 WB
       I1  I2                 ID S1

                              Figure 4.2 Instruction Execution Patterns (3)

                                                                         Rev.1.00 Dec. 13, 2005 Page 77 of 1286
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Section 4 Pipelining

(4-1) LDC to Rp_BANK/SSR/SPC/VBR: 1 issue cycle

I1                    I2  ID s1         s2           s3 WB

(4-2) LDC to DBR/SGR: 4 issue cycles

I1                    I2  ID s1         s2           s3 WB

                                   ID
                                              ID

                                                     ID

(4-3) LDC to GBR: 1 issue cycle

I1                    I2  ID s1         s2           s3 WB

(4-4) LDC to SR: 4 issue cycles + 3 branch cycles

I1                    I2  ID E1s1 E2s2 E3s3 WB

                                   ID

                                        ID

                                                     ID

(4-5) LDC.L to Rp_BANK/SSR/SPC/VBR: 1 issue cycle                   (I1) (I2) (ID) (Branch to the
                                                                                                      next instruction.)
I1                    I2  ID S1         S2 S3
                                                         WB

(4-6) LDC.L to DBR/SGR: 4 issue cycles

I1                    I2  ID S1         S2           S3 WB
                                                     ID
                                   ID                S3 WB

                                        ID

(4-7) LDC.L to GBR: 1 issue cycle

I1                    I2  ID S1         S2

(4-8) LDC.L to SR: 6 issue cycles + 3 branch cycles

I1                    I2  ID E1S1 E2S2 E3S3 WB

                                   ID

                                        ID

                                                     ID

                                                         ID

                                                             ID

                                                                                                                                           (I1) (I2) (ID)
                                                                                                                                             (Branch to the next instruction.)

                              Figure 4.2 Instruction Execution Patterns (4)

Rev.1.00 Dec. 13, 2005 Page 78 of 1286
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                                                                  Section 4 Pipelining

(4-9) STC from DBR/GBR/Rp_BANK/SSR/SPC/VBR/SGR: 1 issue cycle

I1  I2  ID s1                            s2  s3 WB

(4-10) STC from SR: 1 issue cycle

I1  I2  ID E1s1 E2s2 E3s3 WB

(4-11) STC.L from DBR/GBR/Rp_BANK/SSR/SPC/VBR/SGR: 1 issue cycle

I1  I2  ID                           S1  S2  S3 WB

(4-12) STC.L from SR: 1 issue cycle

I1  I2  ID E1S1 E2S2 E3S3 WB

(4-13) LDS to PR: 1 issue cycle

I1  I2  ID s1                            s2  s3 WB

(4-14) LDS.L to PR: 1 issue cycle

I1  I2  ID                           S1  S2  S3 WB

(4-15) STS from PR: 1 issue cycle

I1  I2  ID s1                            s2  s3 WB

(4-16) STS.L from PR: 1 issue cycle

I1  I2  ID                           S1  S2  S3 WB

(4-17) BSRF, BSR, JSR delay slot instructions (PR set): 0 issue cycle

               (I1) (I2) (ID) (??1) (??2) (??3) (WB)

Notes: The value of PR is changed in the E3 stage of delay slot instruction.
          When the STS and STS.L instructions from PR are used as delay slot instructions,
          changed PR value is used.

Figure 4.2 Instruction Execution Patterns (5)

                                             Rev.1.00 Dec. 13, 2005 Page 79 of 1286
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Section 4 Pipelining

(5-1) LDS to MACH/L: 1 issue cycle

                      I1  I2  ID        s1  s2  s3 WB

                                                MS

(5-2) LDS.L to MACH/L: 1 issue cycle

                      I1  I2  ID S1         S2 S3 WB

                                                MS

(5-3) STS from MACH/L: 1 issue cycle

                      I1  I2  ID        s1  s2  s3 WB

                                                MS

(5-4) STS.L from MACH/L: 1 issue cycle

                      I1  I2  ID S1         S2  S3 WB
                                                          MS

(5-5) MULS.W, MULU.W: 1 issue cycle

                      I1  I2  ID E1         M2 M3 MS

(5-6) DMULS.L, DMULU.L, MUL.L: 1 issue cycle

                      I1  I2  ID E1 M2 M3

                                                M2 M3 MS

(5-7) CLRMAC: 1 issue cycle

                      I1  I2  ID E1 M2 M3 MS

(5-8) MAC.W: 2 issue cycle

                      I1  I2  ID S1         S2 S3 WB

                                        ID  S1 S2 S3 WB

                                                              M2 M3 MS

(5-9) MAC.L: 2 issue cycle

                      I1  I2  ID S1         S2 S3 WB

                                        ID  S1 S2 S3 WB

                                                              M2 M3

                                                              M2 M3 MS

                          Figure 4.2 Instruction Execution Patterns (6)

Rev.1.00 Dec. 13, 2005 Page 80 of 1286
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                                                             Section 4 Pipelining

(6-1) LDS to FPUL: 1 issue cycle

I1  I2                      ID s1       s2            s3

                                    FS1 FS2 FS3 FS4 FS

(6-2) STS from FPUL: 1 issue cycle

I1  I2                      ID FS1 FS2 FS3 FS4

                                    s1  s2            s3 WB

(6-3) LDS.L to FPUL: 1 issue cycle

I1  I2                      ID      S1  S2            S3 WB

                                    FS1 FS2 FS3 FS4 FS

(6-4) STS.L from FPUL: 1 issue cycle

I1  I2                      ID FS1 FS2 FS3 FS4

                                    S1  S2            S3 WB

(6-5) LDS to FPSCR: 1 issue cycle

I1  I2                      ID s1       s2            s3

                                    FS1 FS2 FS3 FS4 FS

(6-6) STS from FPSCR: 1 issue cycle

I1  I2                      ID FS1 FS2 FS3 FS4

                                    s1  s2            s3 WB

(6-7) LDS.L to FPSCR: 1 issue cycle

I1  I2                      ID      S1  S2            S3 WB

                                    FS1 FS2 FS3 FS4 FS

(6-8) STS.L from FPSCR: 1 issue cycle

I1  I2                      ID FS1 FS2 FS3 FS4

                                    S1  S2            S3 WB

(6-9) FPU load/store instruction FMOV: 1 issue cycle

I1  I2                      ID      S1  S2            S3 WB

                                    FS1 FS2 FS3 FS4 FS

(6-10) FLDS: 1 issue cycle

I1  I2                      ID s1       s2            s3 WB

                                    FS1 FS2 FS3 FS4 FS

(6-11) FSTS: 1 issue cycle

I1  I2                      ID s1       s2            s3

                                    FS1 FS2 FS3 FS4 FS

Figure 4.2 Instruction Execution Patterns (7)

                                                      Rev.1.00 Dec. 13, 2005 Page 81 of 1286
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Section 4 Pipelining

(6-12) Single-precision FABS, FNEG/double-precision FABS, FNEG: 1 issue cycle

I1                    I2  ID s1         s2         s3

                          FS1 FS2 FS3 FS4 FS

(6-13) FLDI0, FLDI1: 1 issue cycle

I1                    I2  ID s1         s2         s3

                          FS1 FS2 FS3 FS4 FS

(6-14) Single-precision floating-point computation: 1 issue cycle
         FCMP/EQ, FCMP/GT, FADD, FLOAT, FMAC, FMUL, FSUB, FTRC, FRCHG, FSCHG, FPCHG

I1                    I2  ID FE1 FE2 FE3 FE4 FE5 FE6 FS

(6-15) Single-precision FDIV/FSQRT: 1 issue cycle

I1                    I2  ID FE1 FE2 FE3 FE4 FE5 FE6 FS

                                                       FEDS (Divider occupied cycle)

                                                                   FE3 FE4 FE5 FE6 FS

(6-16) Double-precision floating-point computation: 1 issue cycle
        FCMP/EQ, FCMP/GT, FADD, FLOAT, FSUB, FTRC, FCNVSD, FCNVDS

I1                    I2  ID FE1 FE2 FE3 FE4 FE5 FE6 FS

(6-17) Double-precision floating-point computation: 1 issue cycle
         FMUL

I1                    I2  ID FE1 FE2 FE3 FE4 FE5 FE6 FS

                                        FE1 FE2 FE3 FE4 FE5 FE6 FS

                                            FE1 FE2 FE3 FE4 FE5 FE6 FS

(6-18) Double-precision FDIV/FSQRT: 1 issue cycle

I1                    I2  ID FE1 FE2 FE3 FE4 FE5 FE6 FS

                                                       FEDS (Divider occupied cycle)

                                                                                 FE3 FE4 FE5 FE6 FS
                                                                                            FE3 FE4 FE5 FE6 FS

                          Figure 4.2 Instruction Execution Patterns (8)

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                                                                                Section 4 Pipelining

(6-19) FIPR: 1 issue cycle

I1  I2                      ID FE1 FE2 FE3 FE4 FE5 FE6 FS

(6-20) FTRV: 1 issue cycle

I1  I2                      ID FE1 FE2 FE3 FE4 FE5 FE6 FS

                                FE1 FE2 FE3 FE4 FE5 FE6 FS

                                FE1 FE2 FE3 FE4 FE5 FE6 FS

                                FE1 FE2 FE3 FE4 FE5 FE6 FS

(6-21) FSRRA: 1 issue cycle

I1  I2                      ID  FE1 FE2 FE3 FE4 FE5 FE6 FS
                                                     FEPL

                                        Function computing unit occupied cycle

(6-22) FSCA: 1 issue cycle

I1  I2                      ID FE1 FE2 FE3 FE4 FE5 FE6 FS

                                FE1 FE2 FE3 FE4 FE5 FE6 FS
                                           FE1 FE2 FE3 FE4 FE5 FE6 FS

                                FEPL

                                Function computing unit occupied cycle

                            Figure 4.2 Instruction Execution Patterns (9)

                                      Rev.1.00 Dec. 13, 2005 Page 83 of 1286
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Section 4 Pipelining

4.2 Parallel-Executability

Instructions are categorized into six groups according to the internal function blocks used, as
shown in table 4.2. Table 4.3 shows the parallel-executability of pairs of instructions in terms of
groups. For example, ADD in the EX group and BRA in the BR group can be executed in parallel.

Table 4.2 Instruction Groups

Instruction                             Instruction
Group

EX           ADD                        DT              ROTL              SHLR8
                                        EXTS            ROTR              SHLR16
             ADDC                       EXTU            SETS              SUB
                                        MOVT            SETT              SUBC
             ADDV                       MUL.L           SHAD              SUBV
                                        MULS.W          SHAL              SWAP
             AND #imm,R0                MULU.W          SHAR              TST #imm,R0
                                        NEG             SHLD              TST Rm,Rn
             AND Rm,Rn                  NEGC            SHLL              XOR #imm,R0
                                        NOT             SHLL2             XOR Rm,Rn
             CLRMAC                     OR #imm,R0      SHLL8             XTRCT
                                        OR Rm,Rn        SHLL16
             CLRS                       ROTCL           SHLR              JSR
                                        ROTCR           SHLR2             RTS
             CLRT                       MOV Rm,Rn       NOP
                                        BRAF            BT                STC CR2,Rn
             CMP                        BSR             BT/S              STC.L CR2,@-Rn
                                        BSRF            JMP               STS SR2,Rn
             DIV0S                      FMOV.S FR,@adr  MOV.[BWL] @adr,R  STS.L SR2,@-Rn
                                        FSTS            MOV.[BWL] R,@adr  STS SR1,Rn
             DIV0U                      LDC Rm,CR1      MOVA              STS.L SR1,@-Rn
                                        LDC.L @Rm+,CR1  MOVCA.L
             DIV1                       LDS Rm,SR1      MOVUA
                                        LDS Rm,SR2      OCBI
             DMUS.L                     LDS.L @adr,SR2  OCBP
                                        LDS.L @Rm+,SR1  OCBWB
             DMULU.L                    LDS.L @Rm+,SR2  PREF

MT           MOV #imm,Rn

BR           BF

             BF/S

             BRA

LS           FABS

             FNEG

             FLDI0

             FLDI1

             FLDS

             FMOV @adr,FR

             FMOV FR,@adr

             FMOV FR,FR

             FMOV.S @adr,FR

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                                                                 Section 4 Pipelining

Instruction                                      Instruction
Group

FE           FADD            FDIV                 FRCHG          FSCA
                                                  FSCHG          FSRRA
             FSUB            FIPR                 FSQRT          FPCHG
                                                  FTRC
             FCMP (S/D)      FLOAT                FTRV           TRAPA
                                                                 TST.B #imm,@(R0,GBR)
             FCNVDS          FMAC                                XOR.B #imm,@(R0,GBR)

             FCNVSD          FMUL

CO           AND.B #imm,@(R0,GBR) LDC.L @Rm+,SR   PREFI

             ICBI            LDTLB                RTE

             LDC Rm,DBR      MAC.L                SLEEP

             LDC Rm, SGR     MAC.W                STC SR,Rn

             LDC Rm,SR       MOVCO                STC.L SR,@-Rn

             LDC.L @Rm+,DBR  MOVLI                SYNCO

             LDC.L @Rm+,SGR  OR.B #imm,@(R0,GBR)  TAS.B

[Legend]
R: Rm/Rn
@adr: Address
SR1: MACH/MACL/PR
SR2: FPUL/FPSCR
CR1: GBR/Rp_BANK/SPC/SSR/VBR
CR2: CR1/DBR/SGR
FR: FRm/FRn/DRm/DRn/XDm/XDn

The parallel execution of two instructions can be carried out under following conditions.

1. Both addr (preceding instruction) and addr+2 (following instruction) are specified within the
    minimum page size (1 Kbyte).

2. The execution of these two instructions is supported in table 4.3, Combination of Preceding
    and Following Instructions.

3. Data used by an instruction of addr does not conflict with data used by a previous instruction
4. Data used by an instruction of addr+2 does not conflict with data used by a previous

    instruction
5. Both instructions are valid

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Section 4 Pipelining

Table 4.3 Combination of Preceding and Following Instructions

                                                 Preceding Instruction (addr)

                          EX            MT       BR   LS            FE              CO

Following EX              No            Yes      Yes  Yes           Yes             No

Instruction  MT           Yes           Yes      Yes  Yes           Yes             No
(addr+2)

             BR           Yes           Yes      No   Yes           Yes             No

             LS           Yes           Yes      Yes  No            Yes             No

             FE           Yes           Yes      Yes  Yes           No              No

             CO           No            No       No   No            No              No

Note: The following table shows the parallel-executability of pairs of instructions in this LSI. It is
          different from table 4.3.

                                                Preceding Instruction (addr)

                      EX       MT           BR   LS   FLSR FLSM FE                  CO

Following EX          No       Yes Yes Yes Yes Yes Yes No

Instruction  MT       Yes      Yes          Yes  Yes  Yes      Yes             Yes  No
(addr+2)

             BR       Yes      Yes          No   Yes Yes Yes Yes No

             LS       Yes Yes Yes No                  Yes No                   Yes No

             FLSR Yes Yes Yes Yes No                           No* No               No

             FLSM Yes Yes Yes No                      No* No                   Yes No

             FE       Yes Yes Yes Yes No                       Yes No               No

             CO No             No           No   No   No       No              No   No

[Legend]
FLSR: FABS, FNEG, FLDI0, FLDI1, FLDS, FSTS, FMOV FR,FR
FLSM: FMOV[.S] @adr,FR, FMOV[.S] FR,@adr, LDS Rm,SR2, LDS.L @Rm+,SR2,

           STS SR2,Rn, STS.L SR2,@-Rn
LS: Original LS instructions except FLSR and FLSM
Note: * The CPU can issue these two instructions simultaneously, but they are stalled

                 in the FPU.

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4.3 Issue Rates and Execution Cycles

Instruction execution cycles are summarized in table 4.4. Instruction Group in the table 4.4
corresponds to the category in the table 4.2. Penalty cycles due to a pipeline stall are not
considered in the issue rates and execution cycles in this section.

1. Issue Rate
       Issue rates indicates the issue period between one instruction and next instruction.

E.g. AND.B instruction                I1  I2  ID        S1   S2                             S3 WB

                                                        ID

                                                             ID E1S1 E2S2 E3S3 WB

                                                        Issue rate: 3

                                      Next instruction       (I1)                           (I2)  (ID)

E.g. MAC.W instruction                I1  I2  ID        S1   S2                             S3 WB

                                                        ID   S1                             S2    S3 WB

                                              Issue rate: 2                                             M2 M3 MS

                                  Next instruction (I1) (I2) (ID)

2. Execution Cycles

Execution cycles indicates the cycle counts an instruction occupied the pipeline based on the next rules.

CPU instruction                                                                                   Execution Cycles: 3
E.g. AND.B instruction

                                      I1  I2  ID S1          S2 S3 WB

                                                        ID

                                                             ID E1S1 E2S2 E3S3 WB

E.g. MAC.W instruction                                                                                  Execution Cycles: 4

                                      I1  I2  ID S1 S2 S3 WB

                                                        ID   S1                             S2    S3 WB

                                                                                                        M2 M3 MS

FPU instruction                                                                                         Execution Cycles: 3
E.g. FMUL instruction
                                      ID FE1 FE2 FE3 FE4 FE5 FE6 FS
                     I1           I2                      FE1 FE2 FE3 FE4 FE5 FE6 FS
                                                                      FE1 FE2 FE3 FE4 FE5 FE6 FS

E.g. FDIV instruction                 ID FE1 FE2 FE3 FE4 FE5 FE6 FS                               Execution Cycles: 14
                           I1 I2                                  Divider occupation cycle             FE3 FE4 FE5 FE6 FS

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Section 4 Pipelining

Table 4.4 Issue Rates and Execution Cycles

Functional                                    Instruction     Execution Execution
Category No. Instruction
                                              Group        Issue Rate Cycles Pattern

Data transfer 1      EXTS.B  Rm,Rn            EX           1  1  2-1
instructions         EXTS.W  Rm,Rn
                                              EX           1  1  2-1
                  2

3 EXTU.B                     Rm,Rn            EX           1  1  2-1

4 EXTU.W Rm,Rn                                EX           1  1  2-1

5 MOV                        Rm,Rn            MT           1  1  2-4

6 MOV                        #imm,Rn          MT           1  1  2-3

7 MOVA                       @(disp,PC),R0    LS           1  1  2-2

8 MOV.W                      @(disp,PC),Rn    LS           1  1  3-1

9 MOV.L                      @(disp,PC),Rn    LS           1  1  3-1

10 MOV.B                     @Rm,Rn           LS           1  1  3-1

11 MOV.W                     @Rm,Rn           LS           1  1  3-1

12 MOV.L                     @Rm,Rn           LS           1  1  3-1

13 MOV.B                     @Rm+,Rn          LS           1  1  3-1

14 MOV.W                     @Rm+,Rn          LS           1  1  3-1

15 MOV.L                     @Rm+,Rn          LS           1  1  3-1

16 MOV.B                     @(disp,Rm),R0    LS           1  1  3-1

17 MOV.W                     @(disp,Rm),R0    LS           1  1  3-1

18 MOV.L                     @(disp,Rm),Rn    LS           1  1  3-1

19 MOV.B                     @(R0,Rm),Rn      LS           1  1  3-1

20 MOV.W                     @(R0,Rm),Rn      LS           1  1  3-1

21 MOV.L                     @(R0,Rm),Rn      LS           1  1  3-1

22 MOV.B                     @(disp,GBR),R0   LS           1  1  3-1

23 MOV.W                     @(disp, GBR),R0  LS           1  1  3-1

24 MOV.L                     @(disp, GBR),R0  LS           1  1  3-1

25 MOV.B                     Rm,@Rn           LS           1  1  3-1

26 MOV.W                     Rm,@Rn           LS           1  1  3-1

27 MOV.L                     Rm,@Rn           LS           1  1  3-1

28 MOV.B                     Rm,@-Rn          LS           1  1  3-1

29 MOV.W                     Rm,@-Rn          LS           1  1  3-1

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                                                               Section 4 Pipelining

Functional                                  Instruction     Execution Execution
Category No. Instruction
                                            Group        Issue Rate Cycles Pattern

Data transfer 30 MOV.L      Rm,@-Rn         LS           1  1  3-1
instructions 31 MOV.B       R0,@(disp,Rn)
                                            LS           1  1  3-1

32 MOV.W                    R0,@(disp,Rn)   LS           1  1  3-1

33 MOV.L                    Rm,@(disp,Rn)   LS           1  1  3-1

34 MOV.B                    Rm,@(R0,Rn)     LS           1  1  3-1

35 MOV.W                    Rm,@(R0,Rn)     LS           1  1  3-1

36 MOV.L                    Rm,@(R0,Rn)     LS           1  1  3-1

37 MOV.B                    R0,@(disp,GBR)  LS           1  1  3-1

38 MOV.W                    R0,@(disp,GBR)  LS           1  1  3-1

39 MOV.L                    R0,@(disp,GBR)  LS           1  1  3-1

40 MOVCA.L R0,@Rn                           LS           1  1  3-4

41 MOVCO.L R0,@Rn                           CO           1  1  3-9

42 MOVLI.L @Rm,R0                           CO           1  1  3-8

43 MOVUA.L @Rm,R0                           LS           2  2  3-10

44 MOVUA.L @Rm+,R0                          LS           2  2  3-10

45 MOVT                     Rn              EX           1  1  2-1

46 OCBI                     @Rn             LS           1  1  3-4

47 OCBP                     @Rn             LS           1  1  3-4

48 OCBWB @Rn                                LS           1  1  3-4

49 PREF                     @Rn             LS           1  1  3-4

50 SWAP.B Rm,Rn                             EX           1  1  2-1

51 SWAP.W Rm,Rn                             EX           1  1  2-1

52 XTRCT                    Rm,Rn           EX           1  1  2-1

Fixed-point 53        ADD   Rm,Rn           EX           1  1  2-1
arithmetic 54         ADD   #imm,Rn
instructions          ADDC  Rm,Rn           EX           1  1  2-1

                  55                        EX           1  1  2-1

56 ADDV                     Rm,Rn           EX           1  1  2-1

57 CMP/EQ #imm,R0                           EX           1  1  2-1

58 CMP/EQ Rm,Rn                             EX           1  1  2-1

59 CMP/GE Rm,Rn                             EX           1  1  2-1

60 CMP/GT Rm,Rn                             EX           1  1  2-1

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Section 4 Pipelining

Functional                                   Instruction     Execution Execution
Category No. Instruction
                                             Group        Issue Rate Cycles Pattern

Fixed-point 61 CMP/HI        Rm,Rn           EX           1  1  2-1
                             Rm,Rn
arithmetic 62 CMP/HS         Rn              EX           1  1  2-1
instructions
                                             EX           1  1  2-1
                  63 CMP/PL

         64 CMP/PZ Rn                        EX           1  1  2-1

         65 CMP/STR Rm,Rn                    EX           1  1  2-1

         66 DIV0S            Rm,Rn           EX           1  1  2-1

         67 DIV0U                            EX           1  1  2-1

         68 DIV1             Rm,Rn           EX           1  1  2-1

         69 DMULS.L Rm,Rn                    EX           1  2  5-6

         70 DMULU.L Rm,Rn                    EX           1  2  5-6

         71 DT               Rn              EX           1  1  2-1

         72 MAC.L            @Rm+,@Rn+       CO           2  5  5-9

         73 MAC.W            @Rm+,@Rn+       CO           2  4  5-8

         74 MUL.L            Rm,Rn           EX           1  2  5-6

         75 MULS.W Rm,Rn                     EX           1  1  5-5

         76 MULU.W Rm,Rn                     EX           1  1  5-5

         77 NEG              Rm,Rn           EX           1  1  2-1

         78 NEGC             Rm,Rn           EX           1  1  2-1

         79 SUB              Rm,Rn           EX           1  1  2-1

         80 SUBC             Rm,Rn           EX           1  1  2-1

         81 SUBV             Rm,Rn           EX           1  1  2-1

Logical  82 AND              Rm,Rn           EX           1  1  2-1
                             #imm,R0
instructions 83 AND                          EX           1  1  2-1

         84 AND.B            #imm,@(R0,GBR)  CO           3  3  3-2

         85 NOT              Rm,Rn           EX           1  1  2-1

         86 OR               Rm,Rn           EX           1  1  2-1

         87 OR               #imm,R0         EX           1  1  2-1

         88 OR.B             #imm,@(R0,GBR)  CO           3  3  3-2

         89 TAS.B            @Rn             CO           4  4  3-3

         90 TST              Rm,Rn           EX           1  1  2-1

         91 TST              #imm,R0         EX           1  1  2-1

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REJ09B0158-0100
                                                                   Section 4 Pipelining

Functional                                Instruction       Execution Execution
Category No. Instruction
                                          Group        Issue Rate Cycles Pattern

Logical  92 TST.B         #imm,@(R0,GBR)  CO           3    3      3-2
                          Rm,Rn
instructions 93 XOR                       EX           1    1      2-1

         94 XOR           #imm,R0         EX           1    1      2-1

         95 XOR.B         #imm,@(R0,GBR)  CO           3    3      3-2

Shift    96 ROTL          Rn              EX           1    1      2-1

instructions 97 ROTR      Rn              EX           1    1      2-1

         98 ROTCL         Rn              EX           1    1      2-1

         99 ROTCR         Rn              EX           1    1      2-1

         100 SHAD         Rm,Rn           EX           1    1      2-1

         101 SHAL         Rn              EX           1    1      2-1

         102 SHAR         Rn              EX           1    1      2-1

         103 SHLD         Rm,Rn           EX           1    1      2-1

         104 SHLL         Rn              EX           1    1      2-1

         105 SHLL2        Rn              EX           1    1      2-1

         106 SHLL8        Rn              EX           1    1      2-1

         107 SHLL16       Rn              EX           1    1      2-1

         108 SHLR         Rn              EX           1    1      2-1

         109 SHLR2        Rn              EX           1    1      2-1

         110 SHLR8        Rn              EX           1    1      2-1

         111 SHLR16 Rn                    EX           1    1      2-1

Branch   112 BF           disp            BR           1+0 to 2 1  1-1

instructions 113 BF/S     disp            BR           1+0 to 2 1  1-1

         114 BT           disp            BR           1+0 to 2 1  1-1

         115 BT/S         disp            BR           1+0 to 2 1  1-1

         116 BRA          disp            BR           1+0 to 2 1  1-1

         117 BRAF         Rm              BR           1+3  1      1-2

         118 BSR          disp            BR           1+0 to 2 1  1-1

         119 BSRF         Rm              BR           1+3  1      1-2

         120 JMP          @Rn             BR           1+3  1      1-2

         121 JSR          @Rn             BR           1+3  1      1-2

         122 RTS                          BR           1+0 to 3 1  1-3

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Section 4 Pipelining

Functional                              Instruction         Execution Execution
Category No. Instruction
                                        Group        Issue Rate Cycles Pattern

System        123 NOP                   MT           1      1   2-3
control       124 CLRMAC
instructions  125 CLRS                  EX           1      1   5-7

                                        EX           1      1   2-1

              126 CLRT                  EX           1      1   2-1

              127 ICBI    @Rn           CO           8+5+3  13  3-6

              128 SETS                  EX           1      1   2-1

              129 SETT                  EX           1      1   2-1

              130 PREFI                 CO           5+5+3  10  3-7

              131 SYNCO   @Rn           CO           Undefined Undefined 3-4

              132 TRAPA   #imm          CO           8+5+1  13  1-5

              133 RTE                   CO           4+1    4   1-4

              134 SLEEP                 CO           Undefined Undefined 1-6

              135 LDTLB                 CO           1      1   3-5

              136 LDC     Rm,DBR        CO           4      4   4-2

              137 LDC     Rm,SGR        CO           4      4   4-2

              138 LDC     Rm,GBR        LS           1      1   4-3

              139 LDC     Rm,Rp_BANK    LS           1      1   4-1

              140 LDC     Rm,SR         CO           4+3    4   4-4

              141 LDC     Rm,SSR        LS           1      1   4-1

              142 LDC     Rm,SPC        LS           1      1   4-1

              143 LDC     Rm,VBR        LS           1      1   4-1

              144 LDC.L   @Rm+,DBR      CO           4      4   4-6

              145 LDC.L   @Rm+,SGR      CO           4      4   4-6

              146 LDC.L   @Rm+,GBR      LS           1      1   4-7

              147 LDC.L   @Rm+,Rp_BANK  LS           1      1   4-5

              148 LDC.L   @Rm+,SR       CO           6+3    4   4-8

              149 LDC.L   @Rm+,SSR      LS           1      1   4-5

              150 LDC.L   @Rm+,SPC      LS           1      1   4-5

              151 LDC.L   @Rm+,VBR      LS           1      1   4-5

              152 LDS     Rm,MACH       LS           1      1   5-1

              153 LDS     Rm,MACL       LS           1      1   5-1

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REJ09B0158-0100
                                                            Section 4 Pipelining

Functional                               Instruction     Execution Execution
Category No. Instruction
                                         Group        Issue Rate Cycles Pattern

System          154 LDS    Rm,PR         LS           1  1  4-13
control         155 LDS.L  @Rm+,MACH
instructions    156 LDS.L  @Rm+,MACL     LS           1  1  5-2

                                         LS           1  1  5-2

                157 LDS.L  @Rm+,PR       LS           1  1  4-14

                158 STC    DBR,Rn        LS           1  1  4-9

                159 STC    SGR,Rn        LS           1  1  4-9

                160 STC    GBR,Rn        LS           1  1  4-9

                161 STC    Rp_BANK,Rn    LS           1  1  4-9

                162 STC    SR,Rn         CO           1  1  4-10

                163 STC    SSR,Rn        LS           1  1  4-9

                164 STC    SPC,Rn        LS           1  1  4-9

                165 STC    VBR,Rn        LS           1  1  4-9

                166 STC.L  DBR,@-Rn      LS           1  1  4-11

                167 STC.L  SGR,@-Rn      LS           1  1  4-11

                168 STC.L  GBR,@-Rn      LS           1  1  4-11

                169 STC.L  Rp_BANK,@-Rn  LS           1  1  4-11

                170 STC.L  SR,@-Rn       CO           1  1  4-12

                171 STC.L  SSR,@-Rn      LS           1  1  4-11

                172 STC.L  SPC,@-Rn      LS           1  1  4-11

                173 STC.L  VBR,@-Rn      LS           1  1  4-11

                174 STS    MACH,Rn       LS           1  1  5-3

                175 STS    MACL,Rn       LS           1  1  5-3

                176 STS    PR,Rn         LS           1  1  4-15

                177 STS.L  MACH,@-Rn     LS           1  1  5-4

                178 STS.L  MACL,@-Rn     LS           1  1  5-4

                179 STS.L  PR,@-Rn       LS           1  1  4-16

Single-         180 FLDI0  FRn           LS           1  1  6-13
                           FRn
precision       181 FLDI1  FRm,FRn       LS           1  1  6-13

floating-point

instructions 182 FMOV                    LS           1  1  6-9

                183 FMOV.S @Rm,FRn       LS           1  1  6-9

                184 FMOV.S @Rm+,FRn      LS           1  1  6-9

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Section 4 Pipelining

Functional                                Instruction     Execution Execution
Category No. Instruction
                                          Group        Issue Rate Cycles Pattern

Single-         185 FMOV.S  @(R0,Rm),FRn  LS           1  1   6-9
                            FRm,@Rn
precision 186 FMOV.S        FRm,@-Rn      LS           1  1   6-9
floating-point              FRm,@(R0,Rn)
instructions 187 FMOV.S                   LS           1  1   6-9

                188 FMOV.S                LS           1  1   6-9

                189 FLDS    FRm,FPUL      LS           1  1   6-10

                190 FSTS    FPUL,FRn      LS           1  1   6-11

                191 FABS    FRn           LS           1  1   6-12

                192 FADD    FRm,FRn       FE           1  1   6-14

                193 FCMP/EQ FRm,FRn       FE           1  1   6-14

                194 FCMP/GT FRm,FRn       FE           1  1   6-14

                195 FDIV    FRm,FRn       FE           1  14  6-15

                196 FLOAT   FPUL,FRn      FE           1  1   6-14

                197 FMAC    FR0,FRm,FRn   FE           1  1   6-14

                198 FMUL    FRm,FRn       FE           1  1   6-14

                199 FNEG    FRn           LS           1  1   6-12

                200 FSQRT   FRn           FE           1  30  6-15

                201 FSUB    FRm,FRn       FE           1  1   6-14

                202 FTRC    FRm,FPUL      FE           1  1   6-14

                203 FMOV    DRm,DRn       LS           1  1   6-9

                204 FMOV    @Rm,DRn       LS           1  1   6-9

                205 FMOV    @Rm+,DRn      LS           1  1   6-9

                206 FMOV    @(R0,Rm),DRn  LS           1  1   6-9

                207 FMOV    DRm,@Rn       LS           1  1   6-9

                208 FMOV    DRm,@-Rn      LS           1  1   6-9

                209 FMOV    DRm,@(R0,Rn)  LS           1  1   6-9

Double-         210 FABS    DRn           LS           1  1   6-12
                            DRm,DRn
precision       211 FADD    DRm,DRn       FE           1  1   6-16

floating-point

instructions 212 FCMP/EQ                  FE           1  1   6-16

                213 FCMP/GT DRm,DRn       FE           1  1   6-16

                214 FCNVDS DRm,FPUL       FE           1  1   6-16

                215 FCNVSD FPUL,DRn       FE           1  1   6-16

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REJ09B0158-0100
                                                              Section 4 Pipelining

Functional                                Instruction     Execution Execution
Category No. Instruction
                                          Group        Issue Rate Cycles Pattern

Double-       216 FDIV      DRm,DRn       FE           1  14  6-18
                            FPUL,DRn
precision 217 FLOAT         DRm,DRn       FE           1  1   6-16
floating-point              DRn
instructions 218 FMUL                     FE           1  3   6-17

              219 FNEG                    LS           1  1   6-12

              220 FSQRT     DRn           FE           1  30  6-18

              221 FSUB      DRm,DRn       FE           1  1   6-16

              222 FTRC      DRm,FPUL      FE           1  1   6-16

FPU system 223 LDS          Rm,FPUL       LS           1  1   6-1
                            Rm,FPSCR
control       224 LDS       @Rm+,FPUL     LS           1  1   6-5

instructions

              225 LDS.L                   LS           1  1   6-3

              226 LDS.L     @Rm+,FPSCR    LS           1  1   6-7

              227 STS       FPUL,Rn       LS           1  1   6-2

              228 STS       FPSCR,Rn      LS           1  1   6-6

              229 STS.L     FPUL,@-Rn     LS           1  1   6-4

              230 STS.L     FPSCR,@-Rn    LS           1  1   6-8

Graphics 231 FMOV           DRm,XDn       LS           1  1   6-9
acceleration 232 FMOV       XDm,DRn
instructions                XDm,XDn       LS           1  1   6-9

                  233 FMOV                LS           1  1   6-9

              234 FMOV      @Rm,XDn       LS           1  1   6-9

              235 FMOV      @Rm+,XDn      LS           1  1   6-9

              236 FMOV      @(R0,Rm),XDn  LS           1  1   6-9

              237 FMOV      XDm,@Rn       LS           1  1   6-9

              238 FMOV      XDm,@-Rn      LS           1  1   6-9

              239 FMOV      XDm,@(R0,Rn)  LS           1  1   6-9

              240 FIPR      FVm,FVn       FE           1  1   6-19

              241 FRCHG                   FE           1  1   6-14

              242 FSCHG                   FE           1  1   6-14

              243 FPCHG                   FE           1  1   6-14

              244 FSRRA     FRn           FE           1  1   6-21

              245 FSCA      FPUL,DRn      FE           1  3   6-22

              246 FTRV      XMTRX,FVn     FE           1  4   6-20

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Section 4 Pipelining

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                                                                                                 Section 5 Exception Handling

                          Section 5 Exception Handling

5.1 Summary of Exception Handling

Exception handling processing is handled by a special routine which is executed by a reset,
general exception handling, or interrupt. For example, if the executing instruction ends
abnormally, appropriate action must be taken in order to return to the original program sequence,
or report the abnormality before terminating the processing. The process of generating an
exception handling request in response to abnormal termination, and passing control to a user-
written exception handling routine, in order to support such functions, is given the generic name of
exception handling.

The exception handling in this LSI is of three kinds: resets, general exceptions, and interrupts.

5.2 Register Descriptions

Table 5.1 lists the configuration of registers related exception handling.

Table 5.1 Register Configuration

Register Name             Abbreviation R/W P4 Address*                                                Access
                                                                            Area 7 Address* Size

TRAPA exception register  TRA     R/W H'FF00 0020 H'1F00 0020               32

Exception event register  EXPEVT  R/W H'FF00 0024 H'1F00 0024               32

Interrupt event register  INTEVT  R/W H'FF00 0028 H'1F00 0028               32

Note: * P4 is the address when virtual address space P4 area is used. Area 7 is the address
               when physical address space area 7 is accessed by using the TLB.

Table 5.2 States of Register in Each Operating Mode

Register Name             Abbreviation Power-on Reset  Manual Reset         Sleep
TRAPA exception register                               Undefined            Retained
Exception event register  TRA     Undefined            H'0000 0020          Retained
Interrupt event register                               Undefined            Retained
                          EXPEVT  H'0000 0000

                          INTEVT  Undefined

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Section 5 Exception Handling

5.2.1 TRAPA Exception Register (TRA)

The TRAPA exception register (TRA) consists of 8-bit immediate data (imm) for the TRAPA
instruction. TRA is set automatically by hardware when a TRAPA instruction is executed. TRA
can also be modified by software.

           Bit: 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

Initial value: 0  0  0         0  0     0  0  0  0  0  0     0  0  0  0      0

      R/W: R      R  R         R  R     R  R  R  R  R  R     R  R  R  R      R

      Bit: 15 14 13 12 11 10 9                8  7  6  5     4  3  2  1      0

                                                    TRACODE

Initial value: 0  0  0         0  0     0                             0      0

      R/W: R      R  R         R  R     R R/W R/W R/W R/W R/W R/W R/W R/W R  R

                        Initial

Bit   Bit Name Value R/W                   Description

31 to 10                All 0        R     Reserved
                                           These bits are always read as 0. The write value should
9 to 2 TRACODE Undefined R/W               always be 0.
                                           TRAPA Code
1, 0                    All 0        R     8-bit immediate data of TRAPA instruction is set
                                           Reserved
                                           These bits are always read as 0. The write value should
                                           always be 0.

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                                                                    Section 5 Exception Handling

5.2.2 Exception Event Register (EXPEVT)

The exception event register (EXPEVT) consists of a 12-bit exception code. The exception code
set in EXPEVT is that for a reset or general exception event. The exception code is set
automatically by hardware when an exception occurs. EXPEVT can also be modified by software.

     Bit: 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

Initial value: 0  0  0         0  0     0  0  0      0  0        0           0  0  0  0  0

     R/W: R       R  R         R  R     R  R  R      R  R        R           R  R  R  R  R

     Bit: 15 14 13 12 11 10 9                 8      7  6        5           4  3  2  1  0

                                                        EXPCODE

Initial value: 0  0  0         0  0     0  0  0      0  0 0/1 0                 0  0  0  0

     R/W: R       R  R         R R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

                        Initial

Bit  Bit Name Value R/W Description

31 to 12                All 0        R     Reserved

                                           These bits are always read as 0. The write value should
                                           always be 0.

11 to 0 EXPCODE H'000 or R/W Exception Code

                        H'020              The exception code for a reset or general exception is

                                           set. For details, see table 5.3.

                                                        Rev.1.00 Dec. 13, 2005 Page 99 of 1286
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5.2.3 Interrupt Event Register (INTEVT)

The interrupt event register (INTEVT) consists of a 14-bit exception code. The exception code is
set automatically by hardware when an exception occurs. INTEVT can also be modified by
software.

     Bit: 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

Initial value: 0    0  0         0  0     0  0  0  0        0  0  0  0  0  0  0
         R/W: R
           Bit: 15  R  R         R  R     R  R  R  R        R  R  R  R  R  R  R

Initial value: 0    14 13 12 11 10 9            8  7        6  5  4  3  2  1  0
         R/W: R
                                                   INTCODE

                    0
                    R R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

Bit  Bit Name             Initial            Description
                          Value R/W
                                             Reserved
31 to 14                  All 0        R     These bits are always read as 0. The write value should
                                             always be 0.
13 to 0 INTCODE           Undefined R/W
                                             Exception Code
                                             The exception code for an interrupt is set. For details,
                                             see table 5.3.

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                                                                                                             Section 5 Exception Handling

5.3 Exception Handling Functions

5.3.1 Exception Handling Flow

In exception handling, the contents of the program counter (PC), status register (SR), and R15 are
saved in the saved program counter (SPC), saved status register (SSR), and saved general
register15 (SGR), and the CPU starts execution of the appropriate exception handling routine
according to the vector address. An exception handling routine is a program written by the user to
handle a specific exception. The exception handling routine is terminated and control returned to
the original program by executing a return-from-exception instruction (RTE). This instruction
restores the PC and SR contents and returns control to the normal processing routine at the point at
which the exception occurred. The SGR contents are not written back to R15 with an RTE
instruction.

The basic processing flow is as follows. For the meaning of the SR bits, see section 2,
Programming Model.

1. The PC, SR, and R15 contents are saved in SPC, SSR, and SGR, respectively.
2. The block bit (BL) in SR is set to 1.
3. The mode bit (MD) in SR is set to 1.
4. The register bank bit (RB) in SR is set to 1.
5. In a reset, the FPU disable bit (FD) in SR is cleared to 0.
6. The exception code is written to bits 11 to 0 of the exception event register (EXPEVT) or

    interrupt event register (INTEVT).
7. The CPU branches to the determined exception handling vector address, and the exception

    handling routine begins.

5.3.2 Exception Handling Vector Addresses

The reset vector address is fixed at H'A0000000. Exception and interrupt vector addresses are
determined by adding the offset for the specific event to the vector base address, which is set by
software in the vector base register (VBR). In the case of the TLB miss exception, for example,
the offset is H'00000400, so if H'9C080000 is set in VBR, the exception handling vector address
will be H'9C080400. If a further exception occurs at the exception handling vector address, a
duplicate exception will result, and recovery will be difficult; therefore, addresses that are not to
be converted (in P1 and P2 areas) should be specified for vector addresses.

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Section 5 Exception Handling

5.4 Exception Types and Priorities

Table 5.3 shows the types of exceptions, with their relative priorities, vector addresses, and
exception/interrupt codes.

Table 5.3 Exceptions

                                                              Exception Transition
                                                                     Direction*3

Exception Execution                                Priority Priority Vector               Exception
                                                   Level*2 Order*2 Address   Offset Code*4
Category Mode        Exception

Reset  Abort type Power-on reset                   1       1  H'A000 0000 --        H'000

                     Manual reset                  1       2  H'A000 0000 --        H'020

                     H-UDI reset                   1       1  H'A000 0000 --        H'000

                     Instruction TLB multiple-hit  1       3  H'A000 0000 --        H'140

                     exception

                     Data TLB multiple-hit exception 1     4  H'A000 0000 --        H'140

General Re-          User break before instruction 2       0  (VBR/DBR) H'100/-- H'1E0

exception execution execution*1

       type          Instruction address error     2       1  (VBR)          H'100 H'0E0

                     Instruction TLB miss exception 2      2  (VBR)          H'400 H'040

                     Instruction TLB protection    2       3  (VBR)          H'100 H'0A0

                     violation exception

                     General illegal instruction   2       4  (VBR)          H'100 H'180

                     exception

                     Slot illegal instruction exception 2  4  (VBR)          H'100 H'1A0

                     General FPU disable exception 2       4  (VBR)          H'100 H'800

                     Slot FPU disable exception    2       4  (VBR)          H'100 H'820

                     Data address error (read)     2       5  (VBR)          H'100 H'0E0

                     Data address error (write)    2       5  (VBR)          H'100 H'100

                     Data TLB miss exception (read) 2      6  (VBR)          H'400 H'040

                     Data TLB miss exception (write) 2     6  (VBR)          H'400 H'060

                     Data TLB protection           2       7  (VBR)          H'100 H'0A0

                     violation exception (read)

                     Data TLB protection           2       7  (VBR)          H'100 H'0C0

                     violation exception (write)

                     FPU exception                 2       8  (VBR)          H'100 H'120

                     Initial page write exception  2       9  (VBR)          H'100 H'080

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                                                          Section 5 Exception Handling

                                                          Exception Transition
                                                                 Direction*3

Exception Execution                                Priority Priority Vector        Exception
                                                   Level*2 Order*2 Address Offset  Code*4
Category Mode        Exception

General Completion Unconditional trap (TRAPA) 2       4   (VBR)  H'100 H'160

exception type       User break after instruction  2  10  (VBR/DBR) H'100/-- H'1E0

                     execution*1

Interrupt Completion Nonmaskable interrupt         3  --  (VBR)  H'600 H'1C0

type                 General interrupt request     4  --  (VBR)  H'600 --

Notes: 1. When UBDE in CBCR = 1, PC = DBR. In other cases, PC = VBR + H'100.
          2. Priority is first assigned by priority level, then by priority order within each level (the
               lowest number represents the highest priority).
          3. Control passes to H'A000 0000 in a reset, and to [VBR + offset] in other cases.
          4. Stored in EXPEVT for a reset or general exception, and in INTEVT for an interrupt.

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Section 5 Exception Handling

5.5 Exception Flow

5.5.1 Exception Flow
Figure 5.1 shows an outline flowchart of the basic operations in instruction execution and
exception handling. For the sake of clarity, the following description assumes that instructions are
executed sequentially, one by one. Figure 5.1 shows the relative priority order of the different
kinds of exceptions (reset, general exception, and interrupt). Register settings in the event of an
exception are shown only for SSR, SPC, SGR, EXPEVT/INTEVT, SR, and PC. However, other
registers may be set automatically by hardware, depending on the exception. For details, see
section 5.6, Description of Exceptions. Also, see section 5.6.4, Priority Order with Multiple
Exceptions, for exception handling during execution of a delayed branch instruction and a delay
slot instruction, or in the case of instructions in which two data accesses are performed.

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                                                                           Section 5 Exception Handling

Reset                     Yes

requested?

No

Execute next instruction

         General          Yes  Is highest-         Yes
exception requested?
                               priority exception
                 No
                               re-exception
         Interrupt
       requested?              type?         Cancel instruction execution

                 No            No                       result

                          Yes

                          SSR  SR                                 EXPEVT  exception code
                          SPC  PC                                 SR. {MD, RB, BL, FD, IMASK}  11101111
                          SGR  R15                                PC  H'A000 0000
                          EXPEVT/INTEVT  exception code
                          SR.{MD,RB,BL}  111
                          SR.IMASK  received interuupt level (*)
                          PC  (CBCR.UBDE=1 && User_Break?

                                     DBR: (VBR + Offset))

Note: * When the exception of the highest priority is an interrupt.
            Whether IMASK is updated or not can be set by software.

                    Figure 5.1 Instruction Execution and Exception Handling

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Section 5 Exception Handling

5.5.2 Exception Source Acceptance

A priority ranking is provided for all exceptions for use in determining which of two or more
simultaneously generated exceptions should be accepted. Five of the general exceptions--general
illegal instruction exception, slot illegal instruction exception, general FPU disable exception, slot
FPU disable exception, and unconditional trap exception--are detected in the process of
instruction decoding, and do not occur simultaneously in the instruction pipeline. These
exceptions therefore all have the same priority. General exceptions are detected in the order of
instruction execution. However, exception handling is performed in the order of instruction flow
(program order). Thus, an exception for an earlier instruction is accepted before that for a later
instruction. An example of the order of acceptance for general exceptions is shown in figure 5.2.

Pipeline flow:                              TLB miss (data access) [Legend]
     Instruction n
     Instruction n + 1  I1 I2 ID E1 E2 E3 WB                          I1, I2 :  Instruction fetch
                        I1 I2 ID E1 E2 E3 WB                          ID :      Instruction decode
     Instruction n + 2
                                General illegal instruction exception E1, E2, E3 : Instruction execution

                                      TLB miss (instruction access)   (E2, E3:  Memory access)
                              I1 I2 ID E1 E2 E3 WB                    WB :      Write-back

Instruction n + 3               I1 I2 ID E1 E2 E3 WB

Order of detection:

     General illegal instruction exception (instruction n + 1) and
     TLB miss (instruction n + 2) are detected simultaneously

     TLB miss (instruction n)               Program order
Order of exception handling:                      1

     TLB miss (instruction n)                     2

     Re-execution of instruction n

     General illegal instruction exception
     (instruction n + 1)

     Re-execution of instruction n + 1

TLB miss (instruction n + 2)
                                                                   3

Re-execution of instruction n + 2

Execution of instruction n + 3              4

Figure 5.2 Example of General Exception Acceptance Order

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                                                                                                             Section 5 Exception Handling

5.5.3 Exception Requests and BL Bit
When the BL bit in SR is 0, exceptions and interrupts are accepted.
When the BL bit in SR is 1 and an exception other than a user break is generated, the CPU's
internal registers and the registers of the other modules are set to their states following a manual
reset, and the CPU branches to the same address as in a reset (H'A0000000). For the operation in
the event of a user break, see section 29, User Break Controller (UBC). If an ordinary interrupt
occurs, the interrupt request is held pending and is accepted after the BL bit has been cleared to 0
by software. If a nonmaskable interrupt (NMI) occurs, it can be held pending or accepted
according to the setting made by software.
Thus, normally, SPC and SSR are saved and then the BL bit in SR is cleared to 0, to enable
multiple exception state acceptance.
5.5.4 Return from Exception Handling
The RTE instruction is used to return from exception handling. When the RTE instruction is
executed, the SPC contents are restored to PC and the SSR contents to SR, and the CPU returns
from the exception handling routine by branching to the SPC address. If SPC and SSR were saved
to external memory, set the BL bit in SR to 1 before restoring the SPC and SSR contents and
issuing the RTE instruction.

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Section 5 Exception Handling

5.6 Description of Exceptions

The various exception handling operations explained here are exception sources, transition address
on the occurrence of exception, and processor operation when a transition is made.

5.6.1 Resets

Power-On Reset:

Condition:
    Power-on reset request

Operations:
    Exception code H'000 is set in EXPEVT, initialization of the CPU and on-chip peripheral
    module is carried out, and then a branch is made to the reset vector (H'A0000000). For details,
    see the register descriptions in the relevant sections. A power-on reset should be executed
    when power is supplied.

Manual Reset:

Condition:
    Manual reset request

Operations:
    Exception code H'020 is set in EXPEVT, initialization of the CPU and on-chip peripheral
    module is carried out, and then a branch is made to the branch vector (H'A0000000). The
    registers initialized by a power-on reset and manual reset are different. For details, see the
    register descriptions in the relevant sections.

H-UDI Reset:

Source: SDIR.TI[7:4] = B'0110 (negation) or B'0111 (assertion)
Transition address: H'A0000000
Transition operations:

    Exception code H'000 is set in EXPEVT, initialization of VBR and SR is performed, and a
    branch is made to PC = H'A0000000.
    CPU and on-chip peripheral module initialization is performed. For details, see the register
    descriptions in the relevant sections.

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REJ09B0158-0100
                                                                                                             Section 5 Exception Handling

Instruction TLB Multiple-Hit Exception:
Source: Multiple ITLB address matches
Transition address: H'A0000000
Transition operations:

    The virtual address (32 bits) at which this exception occurred is set in TEA, and the
    corresponding virtual page number (22 bits) is set in PTEH [31:10]. ASID in PTEH indicates
    the ASID when this exception occurred.
    Exception code H'140 is set in EXPEVT, initialization of VBR and SR is performed, and a
    branch is made to PC = H'A0000000.
    CPU and on-chip peripheral module initialization is performed in the same way as in a manual
    reset. For details, see the register descriptions in the relevant sections.
Data TLB Multiple-Hit Exception:
Source: Multiple UTLB address matches
Transition address: H'A0000000
Transition operations:
    The virtual address (32 bits) at which this exception occurred is set in TEA, and the
    corresponding virtual page number (22 bits) is set in PTEH [31:10]. ASID in PTEH indicates
    the ASID when this exception occurred.
    Exception code H'140 is set in EXPEVT, initialization of VBR and SR is performed, and a
    branch is made to PC = H'A0000000.
    CPU and on-chip peripheral module initialization is performed in the same way as in a manual
    reset. For details, see the register descriptions in the relevant sections.

                                                                                            Rev.1.00 Dec. 13, 2005 Page 109 of 1286
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Section 5 Exception Handling

5.6.2 General Exceptions
Data TLB Miss Exception:
Source: Address mismatch in UTLB address comparison
Transition address: VBR + H'00000400
Transition operations:

    The virtual address (32 bits) at which this exception occurred is set in TEA, and the
    corresponding virtual page number (22 bits) is set in PTEH [31:10]. ASID in PTEH indicates
    the ASID when this exception occurred.
    The PC and SR contents for the instruction at which this exception occurred are saved in SPC
    and SSR. The R15 contents at this time are saved in SGR.
    Exception code H'040 (for a read access) or H'060 (for a write access) is set in EXPEVT. The
    BL, MD, and RB bits are set to 1 in SR, and a branch is made to PC = VBR + H'0400.
    To speed up TLB miss processing, the offset is separate from that of other exceptions.

   Data_TLB_miss_exception()
   {

         TEA = EXCEPTION_ADDRESS;
         PTEH.VPN = PAGE_NUMBER;
         SPC = PC;
         SSR = SR;
         SGR = R15;
         EXPEVT = read_access ? H'0000 0040 : H'0000 0060;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0400;
   }

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REJ09B0158-0100
                                                                                                             Section 5 Exception Handling

Instruction TLB Miss Exception:
Source: Address mismatch in ITLB address comparison
Transition address: VBR + H'00000400
Transition operations:

    The virtual address (32 bits) at which this exception occurred is set in TEA, and the
    corresponding virtual page number (22 bits) is set in PTEH [31:10]. ASID in PTEH indicates
    the ASID when this exception occurred.
    The PC and SR contents for the instruction at which this exception occurred are saved in SPC
    and SSR. The R15 contents at this time are saved in SGR.
    Exception code H'40 is set in EXPEVT. The BL, MD, and RB bits are set to 1 in SR, and a
    branch is made to PC = VBR + H'0400.
    To speed up TLB miss processing, the offset is separate from that of other exceptions.

   ITLB_miss_exception()
   {

         TEA = EXCEPTION_ADDRESS;
         PTEH.VPN = PAGE_NUMBER;
         SPC = PC;
         SSR = SR;
         SGR = R15;
         EXPEVT = H'0000 0040;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0400;
   }

                                                                                            Rev.1.00 Dec. 13, 2005 Page 111 of 1286
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Section 5 Exception Handling

Initial Page Write Exception:
Source: TLB is hit in a store access, but dirty bit D = 0
Transition address: VBR + H'00000100
Transition operations:

    The virtual address (32 bits) at which this exception occurred is set in TEA, and the
    corresponding virtual page number (22 bits) is set in PTEH [31:10]. ASID in PTEH indicates
    the ASID when this exception occurred.
    The PC and SR contents for the instruction at which this exception occurred are saved in SPC
    and SSR. The R15 contents at this time are saved in SGR.
    Exception code H'080 is set in EXPEVT. The BL, MD, and RB bits are set to 1 in SR, and a
    branch is made to PC = VBR + H'0100.

   Initial_write_exception()
   {

         TEA = EXCEPTION_ADDRESS;
         PTEH.VPN = PAGE_NUMBER;
         SPC = PC;
         SSR = SR;
         SGR = R15;
         EXPEVT = H'0000 0080;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0100;
   }

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REJ09B0158-0100
                                                     Section 5 Exception Handling

Data TLB Protection Violation Exception:

Source: The access does not accord with the UTLB protection information (PR bits) shown

    below.

PR          Privileged Mode               User Mode

00          Only read access possible     Access not possible

01          Read/write access possible    Access not possible

10          Only read access possible     Only read access possible

11          Read/write access possible    Read/write access possible

Transition address: VBR + H'00000100
Transition operations:

    The virtual address (32 bits) at which this exception occurred is set in TEA, and the
    corresponding virtual page number (22 bits) is set in PTEH [31:10]. ASID in PTEH indicates
    the ASID when this exception occurred.
    The PC and SR contents for the instruction at which this exception occurred are saved in SPC
    and SSR. The R15 contents at this time are saved in SGR.
    Exception code H'0A0 (for a read access) or H'0C0 (for a write access) is set in EXPEVT. The
    BL, MD, and RB bits are set to 1 in SR, and a branch is made to PC = VBR + H'0100.

   Data_TLB_protection_violation_exception()
   {

         TEA = EXCEPTION_ADDRESS;
         PTEH.VPN = PAGE_NUMBER;
         SPC = PC;
         SSR = SR;
         SGR = R15;
         EXPEVT = read_access ? H'0000 00A0 : H'0000 00C0;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0100;
   }

                                          Rev.1.00 Dec. 13, 2005 Page 113 of 1286
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Section 5 Exception Handling

Instruction TLB Protection Violation Exception:

Source: The access does not accord with the ITLB protection information (PR bits) shown

    below.

PR          Privileged Mode              User Mode

0           Access possible              Access not possible

1           Access possible              Access possible

Transition address: VBR + H'00000100
Transition operations:

    The virtual address (32 bits) at which this exception occurred is set in TEA, and the
    corresponding virtual page number (22 bits) is set in PTEH [31:10]. ASID in PTEH indicates
    the ASID when this exception occurred.
    The PC and SR contents for the instruction at which this exception occurred are saved in SPC
    and SSR. The R15 contents at this time are saved in SGR.
    Exception code H'0A0 is set in EXPEVT. The BL, MD, and RB bits are set to 1 in SR, and a
    branch is made to PC = VBR + H'0100.

   ITLB_protection_violation_exception()
   {

         TEA = EXCEPTION_ADDRESS;
         PTEH.VPN = PAGE_NUMBER;
         SPC = PC;
         SSR = SR;
         SGR = R15;
         EXPEVT = H'0000 00A0;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0100;
   }

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REJ09B0158-0100
                                                                                                             Section 5 Exception Handling

Data Address Error:

Sources:
     Word data access from other than a word boundary (2n +1)
     Longword data access from other than a longword data boundary (4n +1, 4n + 2, or 4n +3)
     Quadword data access from other than a quadword data boundary (8n +1, 8n + 2, 8n +3, 8n
        + 4, 8n + 5, 8n + 6, or 8n + 7)
     Access to area H'80000000 to H'FFFFFFFF in user mode
        Areas H'E0000000 to H'E3FFFFFF and H'E5000000 to H'E5FFFFFF can be accessed in
        user mode. For details, see section 7, Memory Management Unit (MMU) and section 9, L
        Memory.

Transition address: VBR + H'0000100
Transition operations:

    The virtual address (32 bits) at which this exception occurred is set in TEA, and the
    corresponding virtual page number (22 bits) is set in PTEH [31:10]. ASID in PTEH indicates
    the ASID when this exception occurred.
    The PC and SR contents for the instruction at which this exception occurred are saved in SPC
    and SSR. The R15 contents at this time are saved in SGR.
    Exception code H'0E0 (for a read access) or H'100 (for a write access) is set in EXPEVT. The
    BL, MD, and RB bits are set to 1 in SR, and a branch is made to PC = VBR + H'0100. For
    details, see section 7, Memory Management Unit (MMU).

   Data_address_error()
   {

         TEA = EXCEPTION_ADDRESS;
         PTEH.VPN = PAGE_NUMBER;
         SPC = PC;
         SSR = SR;
         SGR = R15;
         EXPEVT = read_access? H'0000 00E0: H'0000 0100;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0100;
   }

                                                                                            Rev.1.00 Dec. 13, 2005 Page 115 of 1286
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Section 5 Exception Handling

Instruction Address Error:

Sources:
     Instruction fetch from other than a word boundary (2n +1)
     Instruction fetch from area H'80000000 to H'FFFFFFFF in user mode
        Area H'E5000000 to H'E5FFFFFF can be accessed in user mode. For details, see section 9,
        L Memory.

Transition address: VBR + H'00000100
Transition operations:

    The virtual address (32 bits) at which this exception occurred is set in TEA, and the
    corresponding virtual page number (22 bits) is set in PTEH [31:10]. ASID in PTEH indicates
    the ASID when this exception occurred.
    The PC and SR contents for the instruction at which this exception occurred are saved in the
    SPC and SSR. The R15 contents at this time are saved in SGR.
    Exception code H'0E0 is set in EXPEVT. The BL, MD, and RB bits are set to 1 in SR, and a
    branch is made to PC = VBR + H'0100. For details, see section 7, Memory Management Unit
    (MMU).

   Instruction_address_error()
   {

         TEA = EXCEPTION_ADDRESS;
         PTEH.VPN = PAGE_NUMBER;
         SPC = PC;
         SSR = SR;
         SGR = R15;
         EXPEVT = H'0000 00E0;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0100;
   }

Rev.1.00 Dec. 13, 2005 Page 116 of 1286
REJ09B0158-0100
                                                                                                             Section 5 Exception Handling

Unconditional Trap:
Source: Execution of TRAPA instruction
Transition address: VBR + H'00000100
Transition operations:

    As this is a processing-completion-type exception, the PC contents for the instruction
    following the TRAPA instruction are saved in SPC. The value of SR and R15 when the
    TRAPA instruction is executed are saved in SSR and SGR. The 8-bit immediate value in the
    TRAPA instruction is multiplied by 4, and the result is set in TRA [9:0]. Exception code H'160
    is set in EXPEVT. The BL, MD, and RB bits are set to 1 in SR, and a branch is made to PC =
    VBR + H'0100.

   TRAPA_exception()
   {

         SPC = PC + 2;
         SSR = SR;
         SGR = R15;
         TRA = imm << 2;
         EXPEVT = H'0000 0160;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0100;
   }

                                                                                            Rev.1.00 Dec. 13, 2005 Page 117 of 1286
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Section 5 Exception Handling

General Illegal Instruction Exception:
Sources:

     Decoding of an undefined instruction not in a delay slot
        Delayed branch instructions: JMP, JSR, BRA, BRAF, BSR, BSRF, RTS, RTE, BT/S, BF/S
        Undefined instruction: H'FFFD

     Decoding in user mode of a privileged instruction not in a delay slot
        Privileged instructions: LDC, STC, RTE, LDTLB, SLEEP, but excluding LDC/STC
        instructions that access GBR

Transition address: VBR + H'00000100
Transition operations:

    The PC and SR contents for the instruction at which this exception occurred are saved in SPC
    and SSR. The R15 contents at this time are saved in SGR.
    Exception code H'180 is set in EXPEVT. The BL, MD, and RB bits are set to 1 in SR, and a
    branch is made to PC = VBR + H'0100. Operation is not guaranteed if an undefined code other
    than H'FFFD is decoded.

   General_illegal_instruction_exception()
   {

         SPC = PC;
         SSR = SR;
         SGR = R15;
         EXPEVT = H'0000 0180;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0100;
   }

Rev.1.00 Dec. 13, 2005 Page 118 of 1286
REJ09B0158-0100
                                                                                                             Section 5 Exception Handling

Slot Illegal Instruction Exception:

Sources:
     Decoding of an undefined instruction in a delay slot
        Delayed branch instructions: JMP, JSR, BRA, BRAF, BSR, BSRF, RTS, RTE, BT/S, BF/S
        Undefined instruction: H'FFFD
     Decoding of an instruction that modifies PC in a delay slot
        Instructions that modify PC: JMP, JSR, BRA, BRAF, BSR, BSRF, RTS, RTE, BT, BF,
        BT/S, BF/S, TRAPA, LDC Rm,SR, LDC.L @Rm+,SR, ICBI, PREFI
     Decoding in user mode of a privileged instruction in a delay slot
        Privileged instructions: LDC, STC, RTE, LDTLB, SLEEP, but excluding LDC/STC
        instructions that access GBR
     Decoding of a PC-relative MOV instruction or MOVA instruction in a delay slot

Transition address: VBR + H'000 0100
Transition operations:

    The PC contents for the preceding delayed branch instruction are saved in SPC. The SR and
    R15 contents when this exception occurred are saved in SSR and SGR.
    Exception code H'1A0 is set in EXPEVT. The BL, MD, and RB bits are set to 1 in SR, and a
    branch is made to PC = VBR + H'0100. Operation is not guaranteed if an undefined code other
    than H'FFFD is decoded.

   Slot_illegal_instruction_exception()
   {

         SPC = PC - 2;
         SSR = SR;
         SGR = R15;
         EXPEVT = H'0000 01A0;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0100;
   }

                                                                                            Rev.1.00 Dec. 13, 2005 Page 119 of 1286
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Section 5 Exception Handling

General FPU Disable Exception:
Source: Decoding of an FPU instruction* not in a delay slot with SR.FD =1
Transition address: VBR + H'00000100
Transition operations:

    The PC and SR contents for the instruction at which this exception occurred are saved in SPC
    and SSR. The R15 contents at this time are saved in SGR.
    Exception code H'800 is set in EXPEVT. The BL, MD, and RB bits are set to 1 in SR, and a
    branch is made to PC = VBR + H'0100.
Note: * FPU instructions are instructions in which the first 4 bits of the instruction code are F

             (but excluding undefined instruction H'FFFD), and the LDS, STS, LDS.L, and STS.L
             instructions corresponding to FPUL and FPSCR.

   General_fpu_disable_exception()
   {

         SPC = PC;
         SSR = SR;
         SGR = R15;
         EXPEVT = H'0000 0800;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0100;
   }

Rev.1.00 Dec. 13, 2005 Page 120 of 1286
REJ09B0158-0100
                                                                                                             Section 5 Exception Handling

Slot FPU Disable Exception:
Source: Decoding of an FPU instruction in a delay slot with SR.FD =1
Transition address: VBR + H'00000100
Transition operations:

    The PC contents for the preceding delayed branch instruction are saved in SPC. The SR and
    R15 contents when this exception occurred are saved in SSR and SGR.
    Exception code H'820 is set in EXPEVT. The BL, MD, and RB bits are set to 1 in SR, and a
    branch is made to PC = VBR + H'0100.

   Slot_fpu_disable_exception()
   {

         SPC = PC - 2;
         SSR = SR;
         SGR = R15;
         EXPEVT = H'0000 0820;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0100;
   }

                                                                                            Rev.1.00 Dec. 13, 2005 Page 121 of 1286
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Section 5 Exception Handling

Pre-Execution User Break/Post-Execution User Break:
Source: Fulfilling of a break condition set in the user break controller
Transition address: VBR + H'00000100, or DBR
Transition operations:

    In the case of a post-execution break, the PC contents for the instruction following the
    instruction at which the breakpoint is set are set in SPC. In the case of a pre-execution break,
    the PC contents for the instruction at which the breakpoint is set are set in SPC.
    The SR and R15 contents when the break occurred are saved in SSR and SGR. Exception code
    H'1E0 is set in EXPEVT.
    The BL, MD, and RB bits are set to 1 in SR, and a branch is made to PC = VBR + H'0100. It is
    also possible to branch to PC = DBR.
    For details of PC, etc., when a data break is set, see section 29, User Break Controller (UBC).

   User_break_exception()
   {

         SPC = (pre_execution break? PC : PC + 2);
         SSR = SR;
         SGR = R15;
         EXPEVT = H'0000 01E0;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = (BRCR.UBDE==1 ? DBR : VBR + H'0000 0100);
   }

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FPU Exception:
Source: Exception due to execution of a floating-point operation
Transition address: VBR + H'00000100
Transition operations:

    The PC and SR contents for the instruction at which this exception occurred are saved in SPC
    and SSR . The R15 contents at this time are saved in SGR. Exception code H'120 is set in
    EXPEVT. The BL, MD, and RB bits are set to 1 in SR, and a branch is made to PC = VBR +
    H'0100.

   FPU_exception()
   {

         SPC = PC;
         SSR = SR;
         SGR = R15;
         EXPEVT = H'0000 0120;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0100;
   }

                                                                                            Rev.1.00 Dec. 13, 2005 Page 123 of 1286
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Section 5 Exception Handling

5.6.3 Interrupts
NMI (Nonmaskable Interrupt):
Source: NMI pin edge detection
Transition address: VBR + H'00000600
Transition operations:

    The PC and SR contents for the instruction immediately after this exception is accepted are
    saved in SPC and SSR. The R15 contents at this time are saved in SGR.
    Exception code H'1C0 is set in INTEVT. The BL, MD, and RB bits are set to 1 in SR, and a
    branch is made to PC = VBR + H'0600. When the BL bit in SR is 0, this interrupt is not
    masked by the interrupt mask bits in SR, and is accepted at the highest priority level. When the
    BL bit in SR is 1, a software setting can specify whether this interrupt is to be masked or
    accepted.

   NMI()
   {

         SPC = PC;
         SSR = SR;
         SGR = R15;
         INTEVT = H'0000 01C0;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         PC = VBR + H'0000 0600;
   }

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General Interrupt Request:
Source: The interrupt mask level bits setting in SR is smaller than the interrupt level of

    interrupt request, and the BL bit in SR is 0 (accepted at instruction boundary).
Transition address: VBR + H'00000600
Transition operations:

    The PC contents immediately after the instruction at which the interrupt is accepted are set in
    SPC. The SR and R15 contents at the time of acceptance are set in SSR and SGR.
    The code corresponding to the each interrupt source is set in INTEVT. The BL, MD, and RB
    bits are set to 1 in SR, and a branch is made to VBR + H'0600.

   Module_interruption()
   {

         SPC = PC;
         SSR = SR;
         SGR = R15;
         INTEVT = H'0000 0400 ~ H'0000 3FE0;
         SR.MD = 1;
         SR.RB = 1;
         SR.BL = 1;
         if (cond) SR.IMASK = level_of accepted_interrupt ();
         PC = VBR + H'0000 0600;
   }

5.6.4 Priority Order with Multiple Exceptions
With some instructions, such as instructions that make two accesses to memory, and the
indivisible pair comprising a delayed branch instruction and delay slot instruction, multiple
exceptions occur. Care is required in these cases, as the exception priority order differs from the
normal order.

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Section 5 Exception Handling

Instructions that make two accesses to memory
    With MAC instructions, memory-to-memory arithmetic/logic instructions, TAS instructions,
    and MOVUA instructions, two data transfers are performed by a single instruction, and an
    exception will be detected for each of these data transfers. In these cases, therefore, the
    following order is used to determine priority.
    1. Data address error in first data transfer
    2. TLB miss in first data transfer
    3. TLB protection violation in first data transfer
    4. Initial page write exception in first data transfer
    5. Data address error in second data transfer
    6. TLB miss in second data transfer
    7. TLB protection violation in second data transfer
    8. Initial page write exception in second data transfer

Indivisible delayed branch instruction and delay slot instruction
    As a delayed branch instruction and its associated delay slot instruction are indivisible, they
    are treated as a single instruction. Consequently, the priority order for exceptions that occur in
    these instructions differs from the usual priority order. The priority order shown below is for
    the case where the delay slot instruction has only one data transfer.
    1. A check is performed for the interrupt type and re-execution type exceptions of priority
        levels 1 and 2 in the delayed branch instruction.
    2. A check is performed for the interrupt type and re-execution type exceptions of priority
        levels 1 and 2 in the delay slot instruction.
    3. A check is performed for the completion type exception of priority level 2 in the delayed
        branch instruction.
    4. A check is performed for the completion type exception of priority level 2 in the delay slot
        instruction.
    5. A check is performed for priority level 3 in the delayed branch instruction and priority
        level 3 in the delay slot instruction. (There is no priority ranking between these two.)
    6. A check is performed for priority level 4 in the delayed branch instruction and priority
         level 4 in the delay slot instruction. (There is no priority ranking between these two.)

    If the delay slot instruction has a second data transfer, two checks are performed in step 2, as in
    the above case (Instructions that make two accesses to memory).
    If the accepted exception (the highest-priority exception) is a delay slot instruction re-
    execution type exception, the branch instruction PR register write operation (PC  PR
    operation performed in a BSR, BSRF, or JSR instruction) is not disabled. Note that in this
    case, the contents of PR register are not guaranteed.

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5.7 Usage Notes

1. Return from exception handling
    A. Check the BL bit in SR with software. If SPC and SSR have been saved to memory, set
        the BL bit in SR to 1 before restoring them.
    B. Issue an RTE instruction. When RTE is executed, the SPC contents are saved in PC, the
        SSR contents are saved in SR, and branch is made to the SPC address to return from the
        exception handling routine.

2. If an exception or interrupt occurs when BL bit in SR = 1
    A. Exception
        When an exception other than a user break occurs, a manual reset is executed. The value in
        EXPEVT at this time is H'00000020; the SPC and SSR contents are undefined.
    B. Interrupt
        If an ordinary interrupt occurs, the interrupt request is held pending and is accepted after
        the BL bit in SR has been cleared to 0 by software. If a nonmaskable interrupt (NMI)
        occurs, it can be held pending or accepted according to the setting made by software.
        In sleep mode, however, an interrupt is accepted even if the BL bit in SR is set to 1.

3. SPC when an exception occurs
    A. Re-execution type exception
        The PC value for the instruction at which the exception occurred is set in SPC, and the
        instruction is re-executed after returning from the exception handling routine. If an
        exception occurs in a delay slot instruction, however, the PC value for the delayed branch
        instruction is saved in SPC regardless of whether or not the preceding delay slot instruction
        condition is satisfied.
    B. Completion type exception or interrupt
        The PC value for the instruction following that at which the exception occurred is set in
        SPC. If an exception occurs in a branch instruction with delay slot, however, the PC value
        for the branch destination is saved in SPC.

4. RTE instruction delay slot
    A. The instruction in the delay slot of the RTE instruction is executed only after the value
        saved in SSR has been restored to SR. The acceptance of the exception related to the
        instruction access is determined depending on SR before restoring, while the acceptance of
        other exceptions is determined depending on the processing mode by SR after restoring or
        the BL bit. The completion type exception is accepted before branching to the destination
        of RTE instruction. However, if the re-execution type exception is occurred, the operation
        cannot be guaranteed.
    B. The user break is not accepted by the instruction in the delay slot of the RTE instruction.

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Section 5 Exception Handling

5. Changing the SR register value and accepting exception
    A. When the MD or BL bit in the SR register is changed by the LDC instruction, the
        acceptance of the exception is determined by the changed SR value, starting from the next
        instruction.* In the completion type exception, an exception is accepted after the next
        instruction has been executed. However, an interrupt of completion type exception is
        accepted before the next instruction is executed.

Note: * When the LDC instruction for SR is executed, following instructions are fetched again
             and the instruction fetch exception is evaluated again by the changed SR.

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              Section 6 Floating-Point Unit (FPU)

6.1 Features

The FPU has the following features.
Conforms to IEEE754 standard
32 single-precision floating-point registers (can also be referenced as 16 double-precision

    registers)
Two rounding modes: Round to Nearest and Round to Zero
Two denormalization modes: Flush to Zero and Treat Denormalized Number
Six exception sources: FPU Error, Invalid Operation, Divide By Zero, Overflow, Underflow,

    and Inexact
Comprehensive instructions: Single-precision, double-precision, graphics support, and system

    control
Following three instructions are added in the SH-4A

    FSRRA, FSCA, and FPCHG
When the FD bit in SR is set to 1, the FPU cannot be used, and an attempt to execute an FPU
instruction will cause an FPU disable exception (general FPU disable exception or slot FPU
disable exception).

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Section 6 Floating-Point Unit (FPU)

6.2 Data Formats

6.2.1 Floating-Point Format

A floating-point number consists of the following three fields:
Sign bit (s)
Exponent field (e)
Fraction field (f)
The SH-4A can handle single-precision and double-precision floating-point numbers, using the
formats shown in figures 6.1 and 6.2.

          31 30                             23 22        0

          s                              e         f

   Figure 6.1 Format of Single-Precision Floating-Point Number

63 62                                52 51                                     0

s      e                                              f

                  Figure 6.2 Format of Double-Precision Floating-Point Number
The exponent is expressed in biased form, as follows:

            e = E + bias

The range of unbiased exponent E is Emin 1 to Emax + 1. The two values Emin 1 and Emax + 1 are
distinguished as follows. Emin 1 indicates zero (both positive and negative sign) and a
denormalized number, and Emax + 1 indicates positive or negative infinity or a non-number (NaN).
Table 6.1 shows floating-point formats and parameters.

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                                                        Section 6 Floating-Point Unit (FPU)

Table 6.1 Floating-Point Number Formats and Parameters

Parameter        Single-Precision  Double-Precision
Total bit width  32 bits           64 bits
Sign bit         1 bit             1 bit
Exponent field   8 bits            11 bits
Fraction field   23 bits           52 bits
Precision        24 bits           53 bits
Bias             +127              +1023
E                +127              +1023
                 126              1022
    max

E
    min

Floating-point number value v is determined as follows:

    If E = Emax + 1 and f  0, v is a non-number (NaN) irrespective of sign s
    If E = Emax + 1 and f = 0, v = (1)s (infinity) [positive or negative infinity]
    If Emin  E  Emax , v = (1)s2E (1.f) [normalized number]
    If E = Emin 1 and f  0, v = (1)s2Emin (0.f) [denormalized number]
    If E = Emin 1 and f = 0, v = (1)s0 [positive or negative zero]

Table 6.2 shows the ranges of the various numbers in hexadecimal notation. For the signaling non-
number and quiet non-number, see section 6.2.2, Non-Numbers (NaN). For the denormalized
number, see section 6.2.3, Denormalized Numbers.

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Section 6 Floating-Point Unit (FPU)

Table 6.2 Floating-Point Ranges

Type                   Single-Precision  Double-Precision
Signaling non-number
                       H'7FFF FFFF to H'7FC0 0000 H'7FFF FFFF FFFF FFFF to
Quiet non-number                                                  H'7FF8 0000 0000 0000

Positive infinity      H'7FBF FFFF to H'7F80 0001 H'7FF7 FFFF FFFF FFFF to
Positive normalized                                               H'7FF0 0000 0000 0001
number
Positive denormalized  H'7F80 0000       H'7FF0 0000 0000 0000
number
Positive zero          H'7F7F FFFF to H'0080 0000 H'7FEF FFFF FFFF FFFF to
Negative zero                                                     H'0010 0000 0000 0000
Negative denormalized
number                 H'007F FFFF to H'0000 0001 H'000F FFFF FFFF FFFF to
Negative normalized                                               H'0000 0000 0000 0001
number
Negative infinity      H'0000 0000       H'0000 0000 0000 0000
Quiet non-number
                       H'8000 0000       H'8000 0000 0000 0000
Signaling non-number
                       H'8000 0001 to H'807F FFFF H'8000 0000 0000 0001 to
                                                                  H'800F FFFF FFFF FFFF

                       H'8080 0000 to H'FF7F FFFF H'8010 0000 0000 0000 to
                                                                  H'FFEF FFFF FFFF FFFF

                       H'FF80 0000       H'FFF0 0000 0000 0000

                       H'FF80 0001 to H'FFBF FFFF H'FFF0 0000 0000 0001 to
                                                                  H'FFF7 FFFF FFFF FFFF

                       H'FFC0 0000 to H'FFFF FFFF H'FFF8 0000 0000 0000 to
                                                                  H'FFFF FFFF FFFF FFFF

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                        Section 6 Floating-Point Unit (FPU)

6.2.2 Non-Numbers (NaN)

Figure 6.3 shows the bit pattern of a non-number (NaN). A value is NaN in the following case:

Sign bit: Don't care
Exponent field: All bits are 1
Fraction field: At least one bit is 1

The NaN is a signaling NaN (sNaN) if the MSB of the fraction field is 1, and a quiet NaN (qNaN)
if the MSB is 0.

31 30            23 22                           0

x      11111111         Nxxxxxxxxxxxxxxxxxxxxxx

                         N = 1:sNaN
                         N = 0:qNaN

                              Figure 6.3 Single-Precision NaN Bit Pattern

An sNaN is assumed to be the input data in an operation, except the transfer instructions between
registers, FABS, and FNEG, that generates a floating-point value.

When the EN.V bit in FPSCR is 0, the operation result (output) is a qNaN.
When the EN.V bit in FPSCR is 1, an invalid operation exception will be generated. In this

    case, the contents of the operation destination register are unchanged.

Following three instructions are used as transfer instructions between registers.

FMOV FRm,FRn
FLDS FRm,FPUL
FSTS FPUL,FRn

If a qNaN is input in an operation that generates a floating-point value, and an sNaN has not been
input in that operation, the output will always be a qNaN irrespective of the setting of the EN.V bit
in FPSCR. An exception will not be generated in this case.

The qNAN values as operation results will be as follows:

Single-precision qNaN: H'7FBF FFFF
Double-precision qNaN: H'7FF7 FFFF FFFF FFFF

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Section 6 Floating-Point Unit (FPU)

See SH-4A Software Manual for details of floating-point operations when a non-number (NaN) is
input.
6.2.3 Denormalized Numbers
For a denormalized number floating-point value, the exponent field is expressed as 0, and the
fraction field as a non-zero value.
When the DN bit in FPSCR of the FPU is 1, a denormalized number (source operand or operation
result) is always positive or negative zero in a floating-point operation that generates a value (an
operation other than transfer instructions between registers, FNEG, or FABS).
When the DN bit in FPSCR is 0, a denormalized number (source operand or operation result) is
processed as it is. See SH-4A Software Manual for details of floating-point operations when a
denormalized number is input.

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6.3 Register Descriptions

6.3.1 Floating-Point Registers

Figure 6.4 shows the floating-point register configuration. There are thirty-two 32-bit floating-
point registers comprised with two banks: FPR0_BANK0 to FPR15_BANK0, and FPR0_BANK1
to FPR15_BANK1. These thirty-two registers are referenced as FR0 to FR15,
DR0/2/4/6/8/10/12/14, FV0/4/8/12, XF0 to XF15, XD0/2/4/6/8/10/12/14, and XMTRX.
Corresponding registers to FPR0_BANK0 to FPR15_BANK0, and FPR0_BANK1 to
FPR15_BANK1 are determined according to the FR bit of FPSCR.

1. Floating-point registers, FPRi_BANKj (32 registers)
    FPR0_BANK0 to FPR15_BANK0
    FPR0_BANK1 to FPR15_BANK1

2. Single-precision floating-point registers, FRi (16 registers)
    When FPSCR.FR = 0, FR0 to FR15 are allocated to FPR0_BANK0 to FPR15_BANK0;
    when FPSCR.FR = 1, FR0 to FR15 are allocated to FPR0_BANK1 to FPR15_BANK1.

3. Double-precision floating-point registers, DRi (8 registers): A DR register comprises two FR
    registers.
    DR0 = {FR0, FR1}, DR2 = {FR2, FR3}, DR4 = {FR4, FR5}, DR6 = {FR6, FR7},
    DR8 = {FR8, FR9}, DR10 = {FR10, FR11}, DR12 = {FR12, FR13}, DR14 = {FR14, FR15}

4. Single-precision floating-point vector registers, FVi (4 registers): An FV register comprises
    four FR registers.
    FV0 = {FR0, FR1, FR2, FR3}, FV4 = {FR4, FR5, FR6, FR7},
    FV8 = {FR8, FR9, FR10, FR11}, FV12 = {FR12, FR13, FR14, FR15}

5. Single-precision floating-point extended registers, XFi (16 registers)
    When FPSCR.FR = 0, XF0 to XF15 are allocated to FPR0_BANK1 to FPR15_BANK1;
    when FPSCR.FR = 1, XF0 to XF15 are allocated to FPR0_BANK0 to FPR15_BANK0.

6. Double-precision floating-point extended registers, XDi (8 registers): An XD register
    comprises two XF registers.
    XD0 = {XF0, XF1}, XD2 = {XF2, XF3}, XD4 = {XF4, XF5}, XD6 = {XF6, XF7},
    XD8 = {XF8, XF9}, XD10 = {XF10, XF11}, XD12 = {XF12, XF13}, XD14 = {XF14, XF15}

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Section 6 Floating-Point Unit (FPU)

7. Single-precision floating-point extended register matrix, XMTRX: XMTRX comprises all 16
    XF registers.
    XMTRX = XF0 XF4 XF8 XF12
                     XF1 XF5 XF9 XF13
                     XF2 XF6 XF10 XF14
                     XF3 XF7 XF11 XF15

FPSCR.FR = 0                                          FPSCR.FR = 1

FV0    DR0   FR0                         FPR0 BANK0   XF0   XD0 XMTRX
FV4    DR2   FR1                         FPR1 BANK0   XF1   XD2
FV8    DR4   FR2                         FPR2 BANK0   XF2   XD4
FV12   DR6   FR3                         FPR3 BANK0   XF3   XD6
       DR8   FR4                         FPR4 BANK0   XF4   XD8
       DR10  FR5                         FPR5 BANK0   XF5   XD10
       DR12  FR6                         FPR6 BANK0   XF6   XD12
       DR14  FR7                         FPR7 BANK0   XF7   XD14
             FR8                         FPR8 BANK0   XF8
             FR9                         FPR9 BANK0   XF9
             FR10                        FPR10 BANK0  XF10
             FR11                        FPR11 BANK0  XF11
             FR12                        FPR12 BANK0  XF12
             FR13                        FPR13 BANK0  XF13
             FR14                        FPR14 BANK0  XF14
             FR15                        FPR15 BANK0  XF15

XMTRX  XD0   XF0                         FPR0 BANK1   FR0   DR0     FV0
       XD2   XF1                         FPR1 BANK1   FR1   DR2     FV4
       XD4   XF2                         FPR2 BANK1   FR2   DR4     FV8
       XD6   XF3                         FPR3 BANK1   FR3   DR6     FV12
       XD8   XF4                         FPR4 BANK1   FR4   DR8
       XD10  XF5                         FPR5 BANK1   FR5   DR10
       XD12  XF6                         FPR6 BANK1   FR6   DR12
       XD14  XF7                         FPR7 BANK1   FR7   DR14
             XF8                         FPR8 BANK1   FR8
             XF9                         FPR9 BANK1   FR9
             XF10                        FPR10 BANK1  FR10
             XF11                        FPR11 BANK1  FR11
             XF12                        FPR12 BANK1  FR12
             XF13                        FPR13 BANK1  FR13
             XF14                        FPR14 BANK1  FR14
             XF15                        FPR15 BANK1  FR15

              Figure 6.4 Floating-Point Registers

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REJ09B0158-0100
                                                                    Section 6 Floating-Point Unit (FPU)

6.3.2 Floating-Point Status/Control Register (FPSCR)

     bit: 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

                                                                    FR SZ PR DN          Cause

Initial value: 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0

     R/W: R R R R R R R R R R R/W R/W R/W R/W R/W R/W

            bit: 15   14 13     12   11   10 9 8            7    6    5    4     3    2    10
                        Cause                Enable (EN)                 Flag                 RM
Initial value: 0       00        0    0                     0    0    0          0    0
          R/W: R/W             R/W  R/W    000            R/W  R/W  R/W    0   R/W  R/W    01
                     R/W R/W             R/W R/W R/W                     R/W             R/W R/W

Bit  Bit Name Initial Value