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R5F72867D100FP#U0

器件型号:R5F72867D100FP#U0
器件类别:半导体    嵌入式处理器和控制器   
文件大小:98983.56KB,共42页
厂商名称:Renesas Electronics Corporation
厂商官网:https://www.renesas.com/
标准:  
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器件描述

IC mcu 32bit 1mb flash 176lqfp

参数
Datasheets:
SH7280, SH7243 Group Hrdw Manual:
Product Photos:
176-LQFP Series:
PLQP0176KB-A:
Standard Package : 1
Category: Integrated Circuits (ICs)
Family: Embedded - Microcontrollers
Series: SuperH® SH7280
Packaging : Tray
Core Processor: SH2A
Core Size: 32-Bit
Speed: 100MHz
Connectivity: CAN, I²C, SCI, SSU, USB
Peripherals: DMA, PWM, WDT
Number of I/O: 101
Program Memory Size: 1MB (1M x 8)
Program Memory Type: FLASH
EEPROM Size: -
RAM Size: 32K x 8
Voltage - Supply (Vcc/Vdd): 3 V ~ 5.5 V
Data Converters: A/D 12x12b, A/D 2x8b
Oscillator Type: External
Operating Temperature: -40°C ~ 85°C
Package / Case: 176-LQFP
Supplier Device Package: 176-LQFP (24x24)

R5F72867D100FP#U0器件文档内容

User's Manual            The revision list summarizes the locations of
                         revisions and additions. Details should always
                         be checked by referring to the relevant text.

32 SH7280 Group, SH7243 Group
                                        User's Manual: Hardware
          Renesas 32-Bit RISC Microcomputer
          SuperHTM RISC engine family

               www.renesas.com  Rev.3.00 Mar 2011
Page ii of xxx
             Notice

1. All information included in this document is current as of the date this document is issued. Such information, however, is
      subject to change without any prior notice. Before purchasing or using any Renesas Electronics products listed herein, please
      confirm the latest product information with a Renesas Electronics sales office. Also, please pay regular and careful attention to
      additional and different information to be disclosed by Renesas Electronics such as that disclosed through our website.

2. Renesas Electronics does not assume any liability for infringement of patents, copyrights, or other intellectual property rights
      of third parties by or arising from the use of Renesas Electronics products or technical information described in this document.
      No license, express, implied or otherwise, is granted hereby under any patents, copyrights or other intellectual property rights
      of Renesas Electronics or others.

3. You should not alter, modify, copy, or otherwise misappropriate any Renesas Electronics product, whether in whole or in part.

4. Descriptions of circuits, software and other related information in this document are provided only to illustrate the operation of
      semiconductor products and application examples. You are fully responsible for the incorporation of these circuits, software,
      and information in the design of your equipment. Renesas Electronics assumes no responsibility for any losses incurred by
      you or third parties arising from the use of these circuits, software, or information.

5. When exporting the products or technology described in this document, you should comply with the applicable export control
      laws and regulations and follow the procedures required by such laws and regulations. You should not use Renesas
      Electronics products or the technology described in this document for any purpose relating to military applications or use by
      the military, including but not limited to the development of weapons of mass destruction. Renesas Electronics products and
      technology may not be used for or incorporated into any products or systems whose manufacture, use, or sale is prohibited
      under any applicable domestic or foreign laws or regulations.

6. Renesas Electronics has used reasonable care in preparing the information included in this document, but Renesas Electronics
      does not warrant that such information is error free. Renesas Electronics assumes no liability whatsoever for any damages
      incurred by you resulting from errors in or omissions from the information included herein.

7. Renesas Electronics products are classified according to the following three quality grades: "Standard", "High Quality", and
      "Specific". The recommended applications for each Renesas Electronics product depends on the product's quality grade, as
      indicated below. You must check the quality grade of each Renesas Electronics product before using it in a particular
      application. You may not use any Renesas Electronics product for any application categorized as "Specific" without the prior
      written consent of Renesas Electronics. Further, you may not use any Renesas Electronics product for any application for
      which it is not intended without the prior written consent of Renesas Electronics. Renesas Electronics shall not be in any way
      liable for any damages or losses incurred by you or third parties arising from the use of any Renesas Electronics product for an
      application categorized as "Specific" or for which the product is not intended where you have failed to obtain the prior written
      consent of Renesas Electronics. The quality grade of each Renesas Electronics product is "Standard" unless otherwise
      expressly specified in a Renesas Electronics data sheets or data books, etc.

"Standard":  Computers; office equipment; communications equipment; test and measurement equipment; audio and visual
             equipment; home electronic appliances; machine tools; personal electronic equipment; and industrial robots.

"High Quality": Transportation equipment (automobiles, trains, ships, etc.); traffic control systems; anti-disaster systems; anti-
                      crime systems; safety equipment; and medical equipment not specifically designed for life support.

"Specific":  Aircraft; aerospace equipment; submersible repeaters; nuclear reactor control systems; medical equipment or
             systems for life support (e.g. artificial life support devices or systems), surgical implantations, or healthcare
             intervention (e.g. excision, etc.), and any other applications or purposes that pose a direct threat to human life.

8. You should use the Renesas Electronics products described in this document within the range specified by Renesas Electronics,
      especially with respect to the maximum rating, operating supply voltage range, movement power voltage range, heat radiation
      characteristics, installation and other product characteristics. Renesas Electronics shall have no liability for malfunctions or
      damages arising out of the use of Renesas Electronics products beyond such specified ranges.

9. Although Renesas Electronics endeavors to improve the quality and reliability of its products, semiconductor products have
      specific characteristics such as the occurrence of failure at a certain rate and malfunctions under certain use conditions. Further,
      Renesas Electronics products are not subject to radiation resistance design. Please be sure to implement safety measures to
      guard them against the possibility of physical injury, and injury or damage caused by fire in the event of the failure of a
      Renesas Electronics product, such as safety design for hardware and software including but not limited to redundancy, fire
      control and malfunction prevention, appropriate treatment for aging degradation or any other appropriate measures. Because
      the evaluation of microcomputer software alone is very difficult, please evaluate the safety of the final products or system
      manufactured by you.

10. Please contact a Renesas Electronics sales office for details as to environmental matters such as the environmental
      compatibility of each Renesas Electronics product. Please use Renesas Electronics products in compliance with all applicable
      laws and regulations that regulate the inclusion or use of controlled substances, including without limitation, the EU RoHS
      Directive. Renesas Electronics assumes no liability for damages or losses occurring as a result of your noncompliance with
      applicable laws and regulations.

11. This document may not be reproduced or duplicated, in any form, in whole or in part, without prior written consent of Renesas
      Electronics.

12. Please contact a Renesas Electronics sales office if you have any questions regarding the information contained in this
      document or Renesas Electronics products, or if you have any other inquiries.

(Note 1) "Renesas Electronics" as used in this document means Renesas Electronics Corporation and also includes its majority-
            owned subsidiaries.

(Note 2) "Renesas Electronics product(s)" means any product developed or manufactured by or for Renesas Electronics.

                                                                                                                      Page iii of xxx
General Precautions in the Handling of MPU/MCU Products

The following usage notes are applicable to all MPU/MCU products from Renesas. For detailed usage notes
on the products covered by this manual, refer to the relevant sections of the manual. If the descriptions under
General Precautions in the Handling of MPU/MCU Products and in the body of the manual differ from each
other, the description in the body of the manual takes precedence.

  1. Handling of Unused Pins
       Handle unused pins in accord with the directions given under Handling of Unused Pins in the
       manual.
        The input pins of CMOS products are generally in the high-impedance state. In operation
            with an unused pin in the open-circuit state, extra electromagnetic noise is induced in the
            vicinity of LSI, an associated shoot-through current flows internally, and malfunctions occur
            due to the false recognition of the pin state as an input signal become possible. Unused
            pins should be handled as described under Handling of Unused Pins in the manual.

  2. Processing at Power-on
       The state of the product is undefined at the moment when power is supplied.
        The states of internal circuits in the LSI are indeterminate and the states of register
            settings and pins are undefined at the moment when power is supplied.
            In a finished product where the reset signal is applied to the external reset pin, the states
            of pins are not guaranteed from the moment when power is supplied until the reset
            process is completed.
            In a similar way, the states of pins in a product that is reset by an on-chip power-on reset
            function are not guaranteed from the moment when power is supplied until the power
            reaches the level at which resetting has been specified.

  3. Prohibition of Access to Reserved Addresses
       Access to reserved addresses is prohibited.
        The reserved addresses are provided for the possible future expansion of functions. Do
            not access these addresses; the correct operation of LSI is not guaranteed if they are
            accessed.

  4. Clock Signals
       After applying a reset, only release the reset line after the operating clock signal has become
       stable. When switching the clock signal during program execution, wait until the target clock
       signal has stabilized.
        When the clock signal is generated with an external resonator (or from an external
            oscillator) during a reset, ensure that the reset line is only released after full stabilization of
            the clock signal. Moreover, when switching to a clock signal produced with an external
            resonator (or by an external oscillator) while program execution is in progress, wait until
            the target clock signal is stable.

  5. Differences between Products
       Before changing from one product to another, i.e. to one with a different part number, confirm
       that the change will not lead to problems.

       The characteristics of MPU/MCU in the same group but having different part numbers may

            differ because of the differences in internal memory capacity and layout pattern. When
            changing to products of different part numbers, implement a system-evaluation test for
            each of the products.

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                   How to Use This Manual

1. Objective and Target Users
    This manual was written to explain the hardware functions and electrical characteristics of this
    LSI to the target users, i.e. those who will be using this LSI in the design of application
    systems. Target users are expected to understand the fundamentals of electrical circuits, logic
    circuits, and microcomputers.
    This manual is organized in the following items: an overview of the product, descriptions of
    the CPU, system control functions, and peripheral functions, electrical characteristics of the
    device, and usage notes.

        When designing an application system that includes this LSI, take all points to note into
        account. Points to note are given in their contexts and at the final part of each section, and
        in the section giving usage notes.

The list of revisions is a summary of major points of revision or addition for earlier versions.
It does not cover all revised items. For details on the revised points, see the actual locations
in the manual.

The following documents have been prepared for the SH7280 and SH7243 Groups. Before
using any of the documents, please visit our web site to verify that you have the most up-to-
date available version of the document.

Document Type      Contents                               Document Title           Document No.
Data Sheet
                   Overview of hardware and electrical                             
User's Manual:
Hardware           characteristics

User's Manual:     Hardware specifications (pin           SH7280 Group,            This manual
Software           assignments, memory maps,              SH7243 Group
Application Note   peripheral specifications, electrical  User's Manual: Hardware
                   characteristics, and timing charts)
Renesas Technical  and descriptions of operation
Update
                   Detailed descriptions of the CPU       SH-2A, SH2A-FPU          REJ09B0051
                   and instruction set                    Software Manual

                   Examples of applications and           The latest versions are available from our
                   sample programs                        web site.

                   Preliminary report on the
                   specifications of a product,
                   document, etc.

                                                                                     Page v of xxx
2. Description of Numbers and Symbols
    Aspects of the notations for register names, bit names, numbers, and symbolic names in this
    manual are explained below.

(1) Overall notation

     In descriptions involving the names of bits and bit fields within this manual, the modules and
     registers to which the bits belong may be clarified by giving the names in the forms
     "module name"."register name"."bit name" or "register name"."bit name".

(2) Register notation

     The style "register name"_"instance number" is used in cases where there is more than one
     instance of the same function or similar functions.
     [Example] CMCSR_0: Indicates the CMCSR register for the compare-match timer of channel 0.

(3) Number notation

                Binary numbers are given as B'nnnn (B' may be omitted if the number is obviously binary),

                hexadecimal numbers are given as H'nnnn or 0xnnnn, and decimal numbers are given as nnnn.

                [Examples] Binary:  B'11 or 11

                Hexadecimal: H'EFA0 or 0xEFA0

                Decimal:            1234

(4) Notation for active-low

     An overbar on the name indicates that a signal or pin is active-low.
     [Example] WDTOVF

                                    (4)         (2)

                         14.2.2 Compare Match Control/Status Register_0, _1 (CMCSR_0, CMCSR_1)
                           CMCSR indicates compare match generation, enables or disables interrupts, and selects the counter
                           input clock. Generation of a WDTOVF signal or interrupt initializes the TCNT value to 0.

                        14.3 Operation
                         14.3.1 Interval Count Operation

                           When an internal clock is selected with the CKS1 and CKS0 bits in CMCSR and the STR bit in
                           CMSTR is set to 1, CMCNT starts incrementing using the selected clock. When the values in
                           CMCNT and the compare match constant register (CMCOR) match, CMCNT is cleared to H'0000
                           and the CMF flag in CMCSR is set to 1. When the CKS1 and CKS0 bits are set to B'01 at this time,
                           a f/4 clock is selected.

                                                                                                                                                     Rev. 0.50, 10/04, page 416 of 914

                                                                                                                                     (3)

                Note: The bit names and sentences in the above figure are examples and have nothing to do
                         with the contents of this manual.

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3. Description of Registers

    Each register description includes a bit chart, illustrating the arrangement of bits, and a table of
    bits, describing the meanings of the bit settings. The standard format and notation for bit charts
    and tables are described below.

[Bit Chart]                                             9  8      7       6  5                 4  3            2  1  0
                      Bit: 15 14 13 12 11 10

                            ASID2 ASID1 ASID0                                                  Q ACMP2 ACMP1 ACMP0 IFE

Initial value: 0           0     0      0       0  0    1  0      0       0  0                 0  0            0  0  0

R/W: R/W R/W R/W R/W R/W R                              R R/W R/W R/W R/W R/W R/W R/W R/W R/W

[Table of Bits]    (1)           (2)       (3)     (4)                                    (5)

                 Bit          Bit Name     Initial Value R/W Description
                 15
                 14           -            0          R Reserved
                 13 to 11     -
                                           0          R These bits are always read as 0.

                              ASID2 to All 0          R/W Address Identifier
                              ASID0                            These bits enable or disable the pin function.

                 10           -            0          R Reserved

                                                           This bit is always read as 0.

                 9            -            1          R Reserved

                                                           This bit is always read as 1.

                              -            0

                 Note: The bit names and sentences in the above figure are examples, and have nothing to do with the contents of this
                           manual.

                 (1) Bit
                      Indicates the bit number or numbers.
                      In the case of a 32-bit register, the bits are arranged in order from 31 to 0. In the case
                      of a 16-bit register, the bits are arranged in order from 15 to 0.

                 (2) Bit name
                      Indicates the name of the bit or bit field.
                      When the number of bits has to be clearly indicated in the field, appropriate notation is
                      included (e.g., ASID[3:0]).
                      A reserved bit is indicated by "-".
                      Certain kinds of bits, such as those of timer counters, are not assigned bit names. In such
                      cases, the entry under Bit Name is blank.

                 (3) Initial value
                      Indicates the value of each bit immediately after a power-on reset, i.e., the initial value.
                      0: The initial value is 0
                      1: The initial value is 1
                      -: The initial value is undefined

                 (4) R/W
                      For each bit and bit field, this entry indicates whether the bit or field is readable or writable,
                      or both writing to and reading from the bit or field are impossible.
                      The notation is as follows:

                      R/W: The bit or field is readable and writable.
                      R/(W): The bit or field is readable and writable.

                               However, writing is only performed to flag clearing.
                      R: The bit or field is readable.

                               "R" is indicated for all reserved bits. When writing to the register, write
                               the value under Initial Value in the bit chart to reserved bits or fields.
                      W: The bit or field is writable.

                 (5) Description
                      Describes the function of the bit or field and specifies the values for writing.

                                                                                                                     Page vii of xxx
4. Description of Abbreviations
    The abbreviations used in this manual are listed below.

Abbreviations specific to this product

Abbreviation  Description
BSC           Bus controller
CPG           Clock pulse generator
DTC           Data transfer controller
INTC          Interrupt controller
SCI           Serial communication interface
WDT           Watchdog timer

Abbreviations other than those listed above

Abbreviation  Description
ACIA          Asynchronous communication interface adapter
bps           Bits per second
CRC           Cyclic redundancy check
DMA           Direct memory access
DMAC          Direct memory access controller
GSM           Global System for Mobile Communications
Hi-Z          High impedance
IEBus         Inter Equipment Bus
I/O           Input/output
IrDA          Infrared Data Association
LSB           Least significant bit
MSB           Most significant bit
NC            No connection
PLL           Phase-locked loop
PWM           Pulse width modulation
SFR           Special function register
SIM           Subscriber Identity Module
UART          Universal asynchronous receiver/transmitter
VCO           Voltage-controlled oscillator

All trademarks and registered trademarks are the property of their respective owners.

Page viii of xxx
                                Contents

Section 1 Overview................................................................................................1

1.1 SH7286, SH7285, and SH7243 Features .............................................................................. 1
1.2 Block Diagram...................................................................................................................... 9
1.3 Pin Assignment ................................................................................................................... 11
1.4 Pin Functions ...................................................................................................................... 14

Section 2 CPU......................................................................................................23

2.1 Register Configuration........................................................................................................ 23
         2.1.1 General Registers................................................................................................ 23
         2.1.2 Control Registers ................................................................................................ 24
         2.1.3 System Registers................................................................................................. 26
         2.1.4 Register Banks .................................................................................................... 27
         2.1.5 Initial Values of Registers................................................................................... 27

2.2 Data Formats....................................................................................................................... 28
         2.2.1 Data Format in Registers .................................................................................... 28
         2.2.2 Data Formats in Memory .................................................................................... 28
         2.2.3 Immediate Data Format ...................................................................................... 29

2.3 Instruction Features............................................................................................................. 30
         2.3.1 RISC-Type Instruction Set.................................................................................. 30
         2.3.2 Addressing Modes .............................................................................................. 34
         2.3.3 Instruction Format............................................................................................... 39

2.4 Instruction Set ..................................................................................................................... 43
         2.4.1 Instruction Set by Classification ......................................................................... 43
         2.4.2 Data Transfer Instructions................................................................................... 48
         2.4.3 Arithmetic Operation Instructions ...................................................................... 52
         2.4.4 Logic Operation Instructions .............................................................................. 55
         2.4.5 Shift Instructions................................................................................................. 56
         2.4.6 Branch Instructions ............................................................................................. 57
         2.4.7 System Control Instructions................................................................................ 58
         2.4.8 Bit Manipulation Instructions ............................................................................. 60

2.5 Processing States................................................................................................................. 61

Section 3 MCU Operating Modes .......................................................................63

3.1 Selection of Operating Modes ............................................................................................ 63
3.2 Input/Output Pins................................................................................................................ 64
3.3 Operating Modes................................................................................................................. 64

                                                                                                                                   Page ix of xxx
         3.3.1 Mode 0 (MCU Extension Mode 0) ..................................................................... 64
         3.3.2 Mode 1 (MCU Extension Mode 1) ..................................................................... 64
         3.3.3 Mode 2 (MCU Extension Mode 2) ..................................................................... 64
         3.3.4 Mode 3 (Single Chip Mode) ............................................................................... 64
3.4 Address Map....................................................................................................................... 65
3.5 Initial State in This LSI....................................................................................................... 72
3.6 Note on Changing Operating Mode.................................................................................... 72

Section 4 Clock Pulse Generator (CPG) ............................................................. 73

4.1 Features............................................................................................................................... 73
4.2 Input/Output Pins................................................................................................................ 77
4.3 Clock Operating Modes ...................................................................................................... 78
4.4 Register Descriptions.......................................................................................................... 81

         4.4.1 Frequency Control Register (FRQCR) ............................................................... 81
         4.4.2 MTU2S Clock Frequency Control Register (MCLKCR) ................................... 84
         4.4.3 AD Clock Frequency Control Register (ACLKCR) ........................................... 85
         4.4.4 Oscillation Stop Detection Control Register (OSCCR) ...................................... 86
4.5 Changing the Frequency ..................................................................................................... 87
4.6 Oscillator ............................................................................................................................ 88
         4.6.1 Connecting Crystal Resonator ............................................................................ 88
         4.6.2 External Clock Input Method.............................................................................. 89
4.7 Oscillation Stop Detection .................................................................................................. 90
4.8 USB Operating Clock (48 MHz) ........................................................................................ 91
         4.8.1 Connecting a Ceramic Resonator........................................................................ 91
         4.8.2 Input of an External 48-MHz Clock Signal ........................................................ 92
         4.8.3 Handling of pins when a Ceramic Resonator is not Connected

                     (the Internal CPG is Selected or the USB is Not in Use) .................................... 93
4.9 Notes on Board Design ....................................................................................................... 94

         4.9.1 Note on Using an External Crystal Resonator .................................................... 94

Section 5 Exception Handling ............................................................................. 95

5.1 Overview ............................................................................................................................ 95
         5.1.1 Types of Exception Handling and Priority ......................................................... 95
         5.1.2 Exception Handling Operations.......................................................................... 97
         5.1.3 Exception Handling Vector Table ...................................................................... 99

5.2 Resets................................................................................................................................ 101
         5.2.1 Types of Reset .................................................................................................. 101
         5.2.2 Power-On Reset ................................................................................................ 102
         5.2.3 Manual Reset .................................................................................................... 104

5.3 Address Errors .................................................................................................................. 105

Page x of xxx
         5.3.1 Address Error Sources ...................................................................................... 105
         5.3.2 Address Error Exception Handling ................................................................... 106
5.4 Register Bank Errors......................................................................................................... 107
         5.4.1 Register Bank Error Sources............................................................................. 107
         5.4.2 Register Bank Error Exception Handling ......................................................... 107
5.5 Interrupts........................................................................................................................... 108
         5.5.1 Interrupt Sources............................................................................................... 108
         5.5.2 Interrupt Priority Level ..................................................................................... 109
         5.5.3 Interrupt Exception Handling ........................................................................... 110
5.6 Exceptions Triggered by Instructions ............................................................................... 111
         5.6.1 Types of Exceptions Triggered by Instructions ................................................ 111
         5.6.2 Trap Instructions ............................................................................................... 112
         5.6.3 Slot Illegal Instructions ..................................................................................... 112
         5.6.4 General Illegal Instructions............................................................................... 113
         5.6.5 Integer Division Instructions............................................................................. 113
5.7 When Exception Sources Are Not Accepted .................................................................... 114
5.8 Stack Status after Exception Handling Ends..................................................................... 115
5.9 Usage Notes ...................................................................................................................... 117
         5.9.1 Value of Stack Pointer (SP) .............................................................................. 117
         5.9.2 Value of Vector Base Register (VBR) .............................................................. 117
         5.9.3 Address Errors Caused by Stacking of Address Error Exception

                     Handling............................................................................................................ 117
         5.9.4 Note When Changing Interrupt Mask Level (IMASK) of Status Register

                     (SR) in CPU ...................................................................................................... 117

Section 6 Interrupt Controller (INTC) ...............................................................119

6.1 Features............................................................................................................................. 119
6.2 Input/Output Pins.............................................................................................................. 121
6.3 Register Descriptions........................................................................................................ 122

         6.3.1 Interrupt Priority Registers 01, 02, 05 to 18
                     (IPR01, IPR02, IPR05 to IPR18) ...................................................................... 123

         6.3.2 Interrupt Control Register 0 (ICR0).................................................................. 125
         6.3.3 Interrupt Control Register 1 (ICR1).................................................................. 126
         6.3.4 IRQ Interrupt Request Register (IRQRR)......................................................... 127
         6.3.5 Bank Control Register (IBCR).......................................................................... 129
         6.3.6 Bank Number Register (IBNR)......................................................................... 130
         6.3.7 USB-DTC Transfer Interrupt Request Register (USDTENDRR) .................... 132
6.4 Interrupt Sources............................................................................................................... 133
         6.4.1 NMI Interrupt.................................................................................................... 133
         6.4.2 User Break Interrupt ......................................................................................... 133

                                                                                                                                   Page xi of xxx
         6.4.3 H-UDI Interrupt ................................................................................................ 133
         6.4.4 IRQ Interrupts................................................................................................... 134
         6.4.5 On-Chip Peripheral Module Interrupts ............................................................. 135
6.5 Interrupt Exception Handling Vector Table and Priority.................................................. 136
6.6 Operation .......................................................................................................................... 145
         6.6.1 Interrupt Operation Sequence ........................................................................... 145
         6.6.2 Stack after Interrupt Exception Handling ......................................................... 148
6.7 Interrupt Response Time................................................................................................... 149
6.8 Register Banks .................................................................................................................. 155
         6.8.1 Banked Register and Input/Output of Banks .................................................... 156
         6.8.2 Bank Save and Restore Operations................................................................... 156
         6.8.3 Save and Restore Operations after Saving to All Banks................................... 158
         6.8.4 Register Bank Exception .................................................................................. 159
         6.8.5 Register Bank Error Exception Handling ......................................................... 159
6.9 Data Transfer with Interrupt Request Signals................................................................... 160
         6.9.1 Handling Interrupt Request Signals as DTC Activating Sources and

                     CPU Interrupt Sources but Not as DMAC Activating Sources......................... 162
         6.9.2 Handling Interrupt Request Signals as DMAC Activating Sources but

                     Not as CPU Interrupt Sources ........................................................................... 162
         6.9.3 Handling Interrupt Request Signals as DTC Activating Sources but Not as

                     CPU Interrupt Sources or DMAC Activating Sources...................................... 162
         6.9.4 Handling Interrupt Request Signals as CPU Interrupt Sources but Not as

                     DTC Activating Sources or DMAC Activating Sources................................... 163
6.10 Usage Notes ...................................................................................................................... 163

         6.10.1 Timing to Clear an Interrupt Source ................................................................. 163
         6.10.2 In Case the NMI Pin is not in Use .................................................................... 163
         6.10.3 Negate Timing of IRQOUT .............................................................................. 164
         6.10.4 Notes on Canceling Software Standby Mode with an IRQx Interrupt

                     Request.............................................................................................................. 164

Section 7 User Break Controller (UBC)............................................................ 165

7.1 Features............................................................................................................................. 165
7.2 Input/Output Pin ............................................................................................................... 167
7.3 Register Descriptions........................................................................................................ 168

         7.3.1 Break Address Register_0 (BAR_0)................................................................. 169
         7.3.2 Break Address Mask Register_0 (BAMR_0) ................................................... 170
         7.3.3 Break Bus Cycle Register_0 (BBR_0).............................................................. 171
         7.3.4 Break Address Register_1 (BAR_1)................................................................. 173
         7.3.5 Break Address Mask Register_1 (BAMR_1) ................................................... 174
         7.3.6 Break Bus Cycle Register_1 (BBR_1).............................................................. 175

Page xii of xxx
         7.3.7 Break Address Register_2 (BAR_2)................................................................. 177
         7.3.8 Break Address Mask Register_2 (BAMR_2) ................................................... 178
         7.3.9 Break Bus Cycle Register_2 (BBR_2).............................................................. 179
         7.3.10 Break Address Register_3 (BAR_3)................................................................. 181
         7.3.11 Break Address Mask Register_3 (BAMR_3) ................................................... 182
         7.3.12 Break Bus Cycle Register_3 (BBR_3).............................................................. 183
         7.3.13 Break Control Register (BRCR) ....................................................................... 185
7.4 Operation .......................................................................................................................... 189
         7.4.1 Flow of the User Break Operation .................................................................... 189
         7.4.2 Break on Instruction Fetch Cycle...................................................................... 190
         7.4.3 Break on Data Access Cycle............................................................................. 191
         7.4.4 Value of Saved Program Counter ..................................................................... 192
         7.4.5 Usage Examples................................................................................................ 193
7.5 Interrupt Source ................................................................................................................ 195
7.6 Usage Notes ...................................................................................................................... 196

Section 8 Data Transfer Controller (DTC) ........................................................197

8.1 Features............................................................................................................................. 197
8.2 Register Descriptions........................................................................................................ 199

         8.2.1 DTC Mode Register A (MRA) ......................................................................... 200
         8.2.2 DTC Mode Register B (MRB).......................................................................... 201
         8.2.3 DTC Source Address Register (SAR)............................................................... 203
         8.2.4 DTC Destination Address Register (DAR)....................................................... 203
         8.2.5 DTC Transfer Count Register A (CRA) ........................................................... 204
         8.2.6 DTC Transfer Count Register B (CRB)............................................................ 205
         8.2.7 DTC Enable Registers A to E (DTCERA to DTCERE) ................................... 206
         8.2.8 DTC Control Register (DTCCR) ...................................................................... 207
         8.2.9 DTC Vector Base Register (DTCVBR)............................................................ 209
         8.2.10 Bus Function Extending Register (BSCEHR) .................................................. 209
8.3 Activation Sources............................................................................................................ 210
8.4 Location of Transfer Information and DTC Vector Table ................................................ 210
8.5 Operation .......................................................................................................................... 215
         8.5.1 Transfer Information Read Skip Function ........................................................ 220
         8.5.2 Transfer Information Write-Back Skip Function .............................................. 221
         8.5.3 Normal Transfer Mode ..................................................................................... 221
         8.5.4 Repeat Transfer Mode....................................................................................... 222
         8.5.5 Block Transfer Mode ........................................................................................ 224
         8.5.6 Chain Transfer .................................................................................................. 225
         8.5.7 Operation Timing.............................................................................................. 227
         8.5.8 Number of DTC Execution Cycles ................................................................... 230

                                                                                                                                  Page xiii of xxx
         8.5.9 DTC Bus Release Timing ................................................................................. 232
         8.5.10 DTC Activation Priority Order ......................................................................... 235
8.6 DTC Activation by Interrupt............................................................................................. 237
8.7 Examples of Use of the DTC............................................................................................ 238
         8.7.1 Normal Transfer Mode ..................................................................................... 238
         8.7.2 Chain Transfer when Transfer Counter = 0 ...................................................... 239
8.8 Interrupt Sources............................................................................................................... 240
8.9 Usage Notes ...................................................................................................................... 241
         8.9.1 Module Standby Mode Setting ......................................................................... 241
         8.9.2 On-Chip RAM .................................................................................................. 241
         8.9.3 DTCE Bit Setting.............................................................................................. 241
         8.9.4 Chain Transfer .................................................................................................. 241
         8.9.5 Transfer Information Start Address, Source Address, and Destination

                     Address ............................................................................................................. 241
         8.9.6 Access to DTC Registers through DTC............................................................ 242
         8.9.7 Note on IRQ Interrupt as DTC Activation Source............................................ 242
         8.9.8 Note on SCI or SCIF as DTC Activation Sources ............................................ 242
         8.9.9 Clearing Interrupt Source Flag.......................................................................... 242
         8.9.10 Conflict between NMI Interrupt and DTC Activation ...................................... 242
         8.9.11 Note on USB as DTC Activation Sources ........................................................ 242
         8.9.12 Operation when a DTC Activation Request has been Cancelled...................... 243
         8.9.13 Note on Writing to DTCER .............................................................................. 243

Section 9 Bus State Controller (BSC) ............................................................... 245

9.1 Features............................................................................................................................. 245
9.2 Input/Output Pins.............................................................................................................. 248
9.3 Area Overview.................................................................................................................. 250

         9.3.1 Address Map..................................................................................................... 250
         9.3.2 Setting Operating Modes .................................................................................. 253
9.4 Register Descriptions........................................................................................................ 255
         9.4.1 Common Control Register (CMNCR) .............................................................. 256
         9.4.2 CSn Space Bus Control Register (CSnBCR) (n = 0 to 7) ................................. 259
         9.4.3 CSn Space Wait Control Register (CSnWCR) (n = 0 to 7) .............................. 264
         9.4.4 SDRAM Control Register (SDCR)................................................................... 293
         9.4.5 Refresh Timer Control/Status Register (RTCSR)............................................. 297
         9.4.6 Refresh Timer Counter (RTCNT)..................................................................... 299
         9.4.7 Refresh Time Constant Register (RTCOR) ...................................................... 300
         9.4.8 Bus Function Extending Register (BSCEHR) .................................................. 301
9.5 Operation .......................................................................................................................... 305
         9.5.1 Endian/Access Size and Data Alignment.......................................................... 305

Page xiv of xxx
         9.5.2 Normal Space Interface..................................................................................... 310
         9.5.3 Access Wait Control ......................................................................................... 315
         9.5.4 CSn Assert Period Expansion ........................................................................... 317
         9.5.5 MPX-I/O Interface ............................................................................................ 318
         9.5.6 SDRAM Interface ............................................................................................. 322
         9.5.7 Burst ROM (Clock Asynchronous) Interface ................................................... 364
         9.5.8 SRAM Interface with Byte Selection................................................................ 367
         9.5.9 Burst ROM (Clock Synchronous) Interface...................................................... 372
         9.5.10 Wait between Access Cycles ............................................................................ 373
         9.5.11 Bus Arbitration ................................................................................................. 380
         9.5.12 Others................................................................................................................ 382
9.6 Interrupt Source ................................................................................................................ 385

Section 10 Direct Memory Access Controller (DMAC) ...................................387

10.1 Features............................................................................................................................. 387
10.2 Input/Output Pins.............................................................................................................. 389
10.3 Register Descriptions........................................................................................................ 390

         10.3.1 DMA Source Address Registers (SAR)............................................................ 395
         10.3.2 DMA Destination Address Registers (DAR).................................................... 396
         10.3.3 DMA Transfer Count Registers (DMATCR) ................................................... 397
         10.3.4 DMA Channel Control Registers (CHCR) ....................................................... 398
         10.3.5 DMA Reload Source Address Registers (RSAR) ............................................. 406
         10.3.6 DMA Reload Destination Address Registers (RDAR) ..................................... 407
         10.3.7 DMA Reload Transfer Count Registers (RDMATCR)..................................... 408
         10.3.8 DMA Operation Register (DMAOR) ............................................................... 409
         10.3.9 DMA Extension Resource Selectors 0 to 3 (DMARS0 to DMARS3).............. 413
10.4 Operation .......................................................................................................................... 415
         10.4.1 Transfer Flow.................................................................................................... 415
         10.4.2 DMA Transfer Requests ................................................................................... 417
         10.4.3 Channel Priority................................................................................................ 421
         10.4.4 DMA Transfer Types........................................................................................ 424
         10.4.5 Number of Bus Cycles and DREQ Pin Sampling Timing ................................ 433
10.5 Interrupt Sources............................................................................................................... 437
         10.5.1 Interrupt Sources and Priority Order................................................................. 437
10.6 Usage Notes ...................................................................................................................... 439
         10.6.1 Setting of the Half-End Flag and the Half-End Interrupt.................................. 439
         10.6.2 Timing of DACK and TEND Outputs .............................................................. 439
         10.6.3 CHCR Setting ................................................................................................... 439
         10.6.4 Note on Activation of Multiple Channels ......................................................... 439
         10.6.5 Note on Transfer Request Input ........................................................................ 439

                                                                                                                                  Page xv of xxx
         10.6.6 Conflict between NMI Interrupt and DMAC Activation .................................. 440
         10.6.7 Number of On-Chip RAM Access Cycles from DMAC .................................. 440

Section 11 Multi-Function Timer Pulse Unit 2 (MTU2)................................... 441

11.1 Features............................................................................................................................. 441
11.2 Input/Output Pins.............................................................................................................. 447
11.3 Register Descriptions........................................................................................................ 448

         11.3.1 Timer Control Register (TCR).......................................................................... 452
         11.3.2 Timer Mode Register (TMDR)......................................................................... 456
         11.3.3 Timer I/O Control Register (TIOR).................................................................. 459
         11.3.4 Timer Compare Match Clear Register (TCNTCMPCLR)................................ 478
         11.3.5 Timer Interrupt Enable Register (TIER)........................................................... 479
         11.3.6 Timer Status Register (TSR)............................................................................. 484
         11.3.7 Timer Buffer Operation Transfer Mode Register (TBTM)............................... 491
         11.3.8 Timer Input Capture Control Register (TICCR)............................................... 493
         11.3.9 Timer Synchronous Clear Register S (TSYCRS) ............................................. 494
         11.3.10 Timer A/D Converter Start Request Control Register (TADCR) ..................... 496
         11.3.11 Timer A/D Converter Start Request Cycle Set Registers

                     (TADCORA_4 and TADCORB_4) .................................................................. 499
         11.3.12 Timer A/D Converter Start Request Cycle Set Buffer Registers

                     (TADCOBRA_4 and TADCOBRB_4)............................................................. 499
         11.3.13 Timer Counter (TCNT)..................................................................................... 500
         11.3.14 Timer General Register (TGR) ......................................................................... 500
         11.3.15 Timer Start Register (TSTR) ............................................................................ 501
         11.3.16 Timer Synchronous Register (TSYR)............................................................... 503
         11.3.17 Timer Counter Synchronous Start Register (TCSYSTR) ................................. 505
         11.3.18 Timer Read/Write Enable Register (TRWER) ................................................. 508
         11.3.19 Timer Output Master Enable Register (TOER) ................................................ 509
         11.3.20 Timer Output Control Register 1 (TOCR1)...................................................... 510
         11.3.21 Timer Output Control Register 2 (TOCR2)...................................................... 513
         11.3.22 Timer Output Level Buffer Register (TOLBR) ................................................ 516
         11.3.23 Timer Gate Control Register (TGCR) .............................................................. 517
         11.3.24 Timer Subcounter (TCNTS) ............................................................................. 519
         11.3.25 Timer Dead Time Data Register (TDDR)......................................................... 520
         11.3.26 Timer Cycle Data Register (TCDR) ................................................................. 520
         11.3.27 Timer Cycle Buffer Register (TCBR)............................................................... 521
         11.3.28 Timer Interrupt Skipping Set Register (TITCR)............................................... 521
         11.3.29 Timer Interrupt Skipping Counter (TITCNT)................................................... 523
         11.3.30 Timer Buffer Transfer Set Register (TBTER) .................................................. 524
         11.3.31 Timer Dead Time Enable Register (TDER) ..................................................... 526

Page xvi of xxx
         11.3.32 Timer Waveform Control Register (TWCR) .................................................... 527
         11.3.33 Bus Master Interface ......................................................................................... 529
11.4 Operation .......................................................................................................................... 530
         11.4.1 Basic Functions................................................................................................. 530
         11.4.2 Synchronous Operation..................................................................................... 536
         11.4.3 Buffer Operation ............................................................................................... 538
         11.4.4 Cascaded Operation .......................................................................................... 542
         11.4.5 PWM Modes ..................................................................................................... 547
         11.4.6 Phase Counting Mode ....................................................................................... 552
         11.4.7 Reset-Synchronized PWM Mode...................................................................... 559
         11.4.8 Complementary PWM Mode............................................................................ 562
         11.4.9 A/D Converter Start Request Delaying Function.............................................. 608
         11.4.10 MTU2-MTU2S Synchronous Operation........................................................... 613
         11.4.11 External Pulse Width Measurement.................................................................. 619
         11.4.12 Dead Time Compensation................................................................................. 620
         11.4.13 TCNT Capture at Crest and/or Trough in Complementary PWM Operation ... 623
11.5 Interrupt Sources............................................................................................................... 624
         11.5.1 Interrupt Sources and Priorities......................................................................... 624
         11.5.2 DMAC and DTC Activation ............................................................................. 626
         11.5.3 A/D Converter Activation................................................................................. 627
11.6 Operation Timing.............................................................................................................. 629
         11.6.1 Input/Output Timing ......................................................................................... 629
         11.6.2 Interrupt Signal Timing..................................................................................... 636
11.7 Usage Notes ...................................................................................................................... 642
         11.7.1 Module Standby Mode Setting ......................................................................... 642
         11.7.2 Input Clock Restrictions ................................................................................... 642
         11.7.3 Caution on Period Setting ................................................................................. 643
         11.7.4 Contention between TCNT Write and Clear Operations.................................. 643
         11.7.5 Contention between TCNT Write and Increment Operations........................... 644
         11.7.6 Contention between TGR Write and Compare Match ...................................... 645
         11.7.7 Contention between Buffer Register Write and Compare Match ..................... 646
         11.7.8 Contention between Buffer Register Write and TCNT Clear ........................... 647
         11.7.9 Contention between TGR Read and Input Capture........................................... 648
         11.7.10 Contention between TGR Write and Input Capture.......................................... 649
         11.7.11 Contention between Buffer Register Write and Input Capture ......................... 650
         11.7.12 TCNT2 Write and Overflow/Underflow Contention in Cascade

                     Connection ........................................................................................................ 650
         11.7.13 Counter Value during Complementary PWM Mode Stop ................................ 652
         11.7.14 Buffer Operation Setting in Complementary PWM Mode ............................... 652
         11.7.15 Reset Sync PWM Mode Buffer Operation and Compare Match Flag .............. 653

                                                                                                                                 Page xvii of xxx
         11.7.16 Overflow Flags in Reset Synchronous PWM Mode ......................................... 654
         11.7.17 Contention between Overflow/Underflow and Counter Clearing..................... 655
         11.7.18 Contention between TCNT Write and Overflow/Underflow............................ 656
         11.7.19 Cautions on Transition from Normal Operation or PWM Mode 1 to

                     Reset-Synchronized PWM Mode...................................................................... 656
         11.7.20 Output Level in Complementary PWM Mode and Reset-Synchronized

                     PWM Mode....................................................................................................... 657
         11.7.21 Interrupts in Module Standby Mode ................................................................. 657
         11.7.22 Simultaneous Capture of TCNT_1 and TCNT_2 in Cascade Connection........ 657
         11.7.23 Note on Output Waveform Control at Synchronous Counter Clearing in

                     Complementary PWM Mode ............................................................................ 658
11.8 MTU2 Output Pin Initialization........................................................................................ 660

         11.8.1 Operating Modes .............................................................................................. 660
         11.8.2 Reset Start Operation ........................................................................................ 660
         11.8.3 Operation in Case of Re-Setting Due to Error during Operation, etc. .............. 661
         11.8.4 Overview of Initialization Procedures and Mode Transitions in Case of

                     Error during Operation, etc. .............................................................................. 662

Section 12 Multi-Function Timer Pulse Unit 2S (MTU2S) .............................. 693

12.1 Input/Output Pins.............................................................................................................. 696
12.2 Register Descriptions........................................................................................................ 697

Section 13 Port Output Enable 2 (POE2) .......................................................... 701

13.1 Features............................................................................................................................. 701
13.2 Input/Output Pins.............................................................................................................. 703
13.3 Register Descriptions........................................................................................................ 705

         13.3.1 Input Level Control/Status Register 1 (ICSR1) ................................................ 706
         13.3.2 Output Level Control/Status Register 1 (OCSR1) ............................................ 710
         13.3.3 Input Level Control/Status Register 2 (ICSR2) ................................................ 711
         13.3.4 Output Level Control/Status Register 2 (OCSR2) ............................................ 715
         13.3.5 Input Level Control/Status Register 3 (ICSR3) ................................................ 716
         13.3.6 Software Port Output Enable Register (SPOER) .............................................. 718
         13.3.7 Port Output Enable Control Register 1 (POECR1)........................................... 720
         13.3.8 Port Output Enable Control Register 2 (POECR2)........................................... 721
13.4 Operation .......................................................................................................................... 727
         13.4.1 Input Level Detection Operation ...................................................................... 729
         13.4.2 Output-Level Compare Operation .................................................................... 730
         13.4.3 Release from High-Impedance State ................................................................ 731
13.5 Interrupts........................................................................................................................... 731
13.6 Usage Notes ...................................................................................................................... 732

Page xviii of xxx
         13.6.1 Pins States when the Watchdog Timer has Issued a Power-on Reset ............... 732

Section 14 Compare Match Timer (CMT) ........................................................733

14.1 Features............................................................................................................................. 733
14.2 Register Descriptions........................................................................................................ 734

         14.2.1 Compare Match Timer Start Register (CMSTR) .............................................. 735
         14.2.2 Compare Match Timer Control/Status Register (CMCSR) .............................. 736
         14.2.3 Compare Match Counter (CMCNT) ................................................................. 738
         14.2.4 Compare Match Constant Register (CMCOR) ................................................. 738
14.3 Operation .......................................................................................................................... 739
         14.3.1 Interval Count Operation .................................................................................. 739
         14.3.2 CMCNT Count Timing..................................................................................... 739
14.4 Interrupts........................................................................................................................... 740
         14.4.1 Interrupt Sources and DTC/DMA Transfer Requests ....................................... 740
         14.4.2 Timing of Compare Match Flag Setting ........................................................... 740
         14.4.3 Timing of Compare Match Flag Clearing......................................................... 741
14.5 Usage Notes ...................................................................................................................... 742
         14.5.1 Conflict between Write and Compare-Match Processes of CMCNT ............... 742
         14.5.2 Conflict between Word-Write and Count-Up Processes of CMCNT ............... 743
         14.5.3 Conflict between Byte-Write and Count-Up Processes of CMCNT................. 744
         14.5.4 Compare Match between CMCNT and CMCOR ............................................. 744

Section 15 Watchdog Timer (WDT)..................................................................745

15.1 Features............................................................................................................................. 745
15.2 Input/Output Pin ............................................................................................................... 747
15.3 Register Descriptions........................................................................................................ 748

         15.3.1 Watchdog Timer Counter (WTCNT)................................................................ 748
         15.3.2 Watchdog Timer Control/Status Register (WTCSR)........................................ 749
         15.3.3 Watchdog Reset Control/Status Register (WRCSR) ........................................ 752
         15.3.4 Notes on Register Access.................................................................................. 753
15.4 WDT Usage ...................................................................................................................... 755
         15.4.1 Changing the Frequency ................................................................................... 755
         15.4.2 Using Watchdog Timer Mode........................................................................... 756
         15.4.3 Using Interval Timer Mode .............................................................................. 758
15.5 Interrupt Source ................................................................................................................ 759
15.6 Usage Notes ...................................................................................................................... 760
         15.6.1 Timer Variation................................................................................................. 760
         15.6.2 Prohibition against Setting H'FF to WTCNT.................................................... 760
         15.6.3 System Reset by WDTOVF Signal................................................................... 760
         15.6.4 Manual Reset in Watchdog Timer Mode .......................................................... 761

                                                                                                                                 Page xix of xxx
         15.6.5 Connection of the WDTOVF Pin ..................................................................... 761

Section 16 Serial Communication Interface (SCI)............................................ 763

16.1 Features............................................................................................................................. 763
16.2 Input/Output Pins.............................................................................................................. 765
16.3 Register Descriptions........................................................................................................ 766

         16.3.1 Receive Shift Register (SCRSR) ...................................................................... 767
         16.3.2 Receive Data Register (SCRDR) ...................................................................... 767
         16.3.3 Transmit Shift Register (SCTSR) ..................................................................... 768
         16.3.4 Transmit Data Register (SCTDR)..................................................................... 768
         16.3.5 Serial Mode Register (SCSMR)........................................................................ 768
         16.3.6 Serial Control Register (SCSCR)...................................................................... 772
         16.3.7 Serial Status Register (SCSSR) ........................................................................ 775
         16.3.8 Serial Port Register (SCSPTR) ......................................................................... 781
         16.3.9 Serial Direction Control Register (SCSDCR)................................................... 783
         16.3.10 Bit Rate Register (SCBRR) .............................................................................. 784
16.4 Operation .......................................................................................................................... 795
         16.4.1 Overview .......................................................................................................... 795
         16.4.2 Operation in Asynchronous Mode .................................................................... 797
         16.4.3 Clock Synchronous Mode................................................................................. 808
         16.4.4 Multiprocessor Communication Function ........................................................ 817
         16.4.5 Multiprocessor Serial Data Transmission ......................................................... 819
         16.4.6 Multiprocessor Serial Data Reception .............................................................. 820
16.5 SCI Interrupt Sources and DTC........................................................................................ 823
16.6 Serial Port Register (SCSPTR) and SCI Pins ................................................................... 824
16.7 Usage Notes ...................................................................................................................... 826
         16.7.1 SCTDR Writing and TDRE Flag...................................................................... 826
         16.7.2 Multiple Receive Error Occurrence .................................................................. 826
         16.7.3 Break Detection and Processing ....................................................................... 827
         16.7.4 Sending a Break Signal..................................................................................... 827
         16.7.5 Receive Data Sampling Timing and Receive Margin

                     (Asynchronous Mode)....................................................................................... 827
         16.7.6 Note on Using DTC .......................................................................................... 829
         16.7.7 Note on Using External Clock in Clock Synchronous Mode............................ 829
         16.7.8 Module Standby Mode Setting ......................................................................... 829

Section 17 Serial Communication Interface with FIFO (SCIF)........................ 831

17.1 Features............................................................................................................................. 831
17.2 Input/Output Pins.............................................................................................................. 833
17.3 Register Descriptions........................................................................................................ 834

Page xx of xxx
         17.3.1 Receive Shift Register (SCRSR)....................................................................... 834
         17.3.2 Receive FIFO Data Register (SCFRDR) .......................................................... 835
         17.3.3 Transmit Shift Register (SCTSR) ..................................................................... 835
         17.3.4 Transmit FIFO Data Register (SCFTDR) ......................................................... 836
         17.3.5 Serial Mode Register (SCSMR)........................................................................ 837
         17.3.6 Serial Control Register (SCSCR)...................................................................... 840
         17.3.7 Serial Status Register (SCFSR) ........................................................................ 844
         17.3.8 Bit Rate Register (SCBRR) .............................................................................. 852
         17.3.9 FIFO Control Register (SCFCR) ...................................................................... 859
         17.3.10 FIFO Data Count Register (SCFDR) ................................................................ 861
         17.3.11 Serial Port Register (SCSPTR) ......................................................................... 862
         17.3.12 Line Status Register (SCLSR) .......................................................................... 863
         17.3.13 Serial Extended Mode Register (SCSEMR) ..................................................... 865
17.4 Operation .......................................................................................................................... 866
         17.4.1 Overview........................................................................................................... 866
         17.4.2 Operation in Asynchronous Mode .................................................................... 868
         17.4.3 Operation in Clocked Synchronous Mode ........................................................ 878
17.5 SCIF Interrupts ................................................................................................................. 887
17.6 Usage Notes ...................................................................................................................... 888
         17.6.1 SCFTDR Writing and TDFE Flag .................................................................... 888
         17.6.2 SCFRDR Reading and RDF Flag ..................................................................... 888
         17.6.3 Restriction on DMAC and DTC Usage ............................................................ 889
         17.6.4 Break Detection and Processing ....................................................................... 889
         17.6.5 Sending a Break Signal..................................................................................... 889
         17.6.6 Receive Data Sampling Timing and Receive Margin

                     (Asynchronous Mode)....................................................................................... 890
         17.6.7 FER Flag and PER Flag of Serial Status Register (SCFSR)............................. 891

Section 18 Synchronous Serial Communication Unit (SSU) ............................893

18.1 Features............................................................................................................................. 893
18.2 Input/Output Pins.............................................................................................................. 895
18.3 Register Descriptions........................................................................................................ 896

         18.3.1 SS Control Register H (SSCRH) ...................................................................... 897
         18.3.2 SS Control Register L (SSCRL) ....................................................................... 899
         18.3.3 SS Mode Register (SSMR) ............................................................................... 900
         18.3.4 SS Enable Register (SSER) .............................................................................. 901
         18.3.5 SS Status Register (SSSR) ................................................................................ 903
         18.3.6 SS Control Register 2 (SSCR2) ........................................................................ 906
         18.3.7 SS Transmit Data Registers 0 to 3 (SSTDR0 to SSTDR3)............................... 908
         18.3.8 SS Receive Data Registers 0 to 3 (SSRDR0 to SSRDR3) ................................ 909

                                                                                                                                 Page xxi of xxx
         18.3.9 SS Shift Register (SSTRSR)............................................................................. 910
18.4 Operation .......................................................................................................................... 911

         18.4.1 Transfer Clock .................................................................................................. 911
         18.4.2 Relationship of Clock Phase, Polarity, and Data .............................................. 911
         18.4.3 Relationship between Data Input/Output Pins and Shift Register .................... 912
         18.4.4 Communication Modes and Pin Functions ....................................................... 914
         18.4.5 SSU Mode......................................................................................................... 916
         18.4.6 SCS Pin Control and Conflict Error.................................................................. 926
         18.4.7 Clock Synchronous Communication Mode ...................................................... 928
18.5 SSU Interrupt Sources and DTC or DMAC...................................................................... 935
18.6 Usage Notes ...................................................................................................................... 936
         18.6.1 Module Standby Mode Setting ......................................................................... 936
         18.6.2 Access to SSTDR and SSRDR Registers ......................................................... 936
         18.6.3 Continuous Transmission/Reception in SSU Slave Mode................................ 936
         18.6.4 Note for Reception Operations in SSU Slave Mode ......................................... 936
         18.6.5 Note on Master Transmission and Master Reception Operations in SSU

                     Mode ................................................................................................................. 937
         18.6.6 Note on DTC Transfers..................................................................................... 937

Section 19 I2C Bus Interface 3 (IIC3)................................................................ 939

19.1 Features............................................................................................................................. 939
19.2 Input/Output Pins.............................................................................................................. 941
19.3 Register Descriptions........................................................................................................ 942

         19.3.1 I2C Bus Control Register 1 (ICCR1)................................................................. 943
         19.3.2 I2C Bus Control Register 2 (ICCR2)................................................................. 946
         19.3.3 I2C Bus Mode Register (ICMR)........................................................................ 948
         19.3.4 I2C Bus Interrupt Enable Register (ICIER)....................................................... 950
         19.3.5 I2C Bus Status Register (ICSR)......................................................................... 952
         19.3.6 Slave Address Register (SAR).......................................................................... 955
         19.3.7 I2C Bus Transmit Data Register (ICDRT) ........................................................ 955
         19.3.8 I2C Bus Receive Data Register (ICDRR).......................................................... 956
         19.3.9 I2C Bus Shift Register (ICDRS)........................................................................ 956
         19.3.10 NF2CYC Register (NF2CYC).......................................................................... 957
19.4 Operation .......................................................................................................................... 958
         19.4.1 I2C Bus Format.................................................................................................. 958
         19.4.2 Master Transmit Operation............................................................................... 959
         19.4.3 Master Receive Operation ................................................................................ 961
         19.4.4 Slave Transmit Operation ................................................................................. 963
         19.4.5 Slave Receive Operation................................................................................... 966
         19.4.6 Clocked Synchronous Serial Format ................................................................ 968

Page xxii of xxx
         19.4.7 Noise Filter ....................................................................................................... 972
         19.4.8 Using the IICRST Bit to Reset I2C Bus Interface 3 .......................................... 973
         19.4.9 Example of Use................................................................................................. 974
19.5 Interrupt Requests ............................................................................................................. 978
19.6 Data Transfer Using DTC................................................................................................. 979
19.7 Bit Synchronous Circuit.................................................................................................... 980
19.8 Usage Notes ...................................................................................................................... 983
         19.8.1 Setting for Multi-Master Operation .................................................................. 983
         19.8.2 Note on Master Receive Mode.......................................................................... 983
         19.8.3 Note on Setting ACKBT in Master Receive Mode........................................... 983
         19.8.4 Note on the States of Bits MST and TRN when Arbitration Is Lost................. 983
         19.8.5 Access to ICE and IICRST Bits during I2C Bus Operations ............................. 984
         19.8.6 Using the IICRST Bit to Initialize the Registers............................................... 985
         19.8.7 Operation of I2C Bus Interface 3 while ICE = 0 ............................................... 985
         19.8.8 Note on Master Transmit Mode ........................................................................ 985

Section 20 A/D Converter (ADC)......................................................................987

20.1 Features............................................................................................................................. 987
20.2 Input/Output Pins.............................................................................................................. 990
20.3 Register Descriptions........................................................................................................ 991

         20.3.1 A/D Control Registers 0 to 2 (ADCR_0 to ADCR_2)...................................... 993
         20.3.2 A/D Status Registers 0 to 2 (ADSR_0 to ADSR_2) ......................................... 996
         20.3.3 A/D Start Trigger Select Registers 0 to 2 (ADSTRGR_0 to ADSTRGR_2).... 997
         20.3.4 A/D Analog Input Channel Select Registers 0 to 2

                     (ADANSR_0 to ADANSR_2) .......................................................................... 999
         20.3.5 A/D Bypass Control Registers 0 to 2 (ADBYPSCR_0 to ADBYPSCR_2) ... 1000
         20.3.6 A/D Data Registers 0 to 11 (ADDR0 to ADDR11) ........................................ 1001
20.4 Operation ........................................................................................................................ 1002
         20.4.1 Single-Cycle Scan Mode................................................................................. 1003
         20.4.2 Continuous Scan Mode ................................................................................... 1008
         20.4.3 Input Sampling and A/D Conversion Time .................................................... 1013
         20.4.4 A/D Converter Activation by MTU2 and MTU2S ......................................... 1016
         20.4.5 External Trigger Input Timing........................................................................ 1017
         20.4.6 Example of ADDR Auto-Clear Function........................................................ 1018
20.5 Interrupt Sources and DMAC or DTC Transfer Requests .............................................. 1020
20.6 Definitions of A/D Conversion Accuracy....................................................................... 1021
20.7 Usage Notes .................................................................................................................... 1023
         20.7.1 Analog Input Voltage Range .......................................................................... 1023
         20.7.2 Relationship between AVcc, AVss and Vcc, Vss........................................... 1023
         20.7.3 Range of AVREF Pin Settings........................................................................ 1023

                                                                                                                                Page xxiii of xxx
20.7.4            Notes on Board Design ................................................................................... 1023
20.7.5            Notes on Noise Countermeasures ................................................................... 1024
20.7.6            Permissible Signal Source Impedance ............................................................ 1024
20.7.7            Influences on Absolute Precision.................................................................... 1025
20.7.8            Notes when Two A/D Modules Run Simultaneously ..................................... 1025

Section 21 D/A Converter (DAC) (SH7286 Only) ......................................... 1029

21.1 Features........................................................................................................................... 1029
21.2 Input/Output Pins............................................................................................................ 1030
21.3 Register Descriptions...................................................................................................... 1031

         21.3.1 D/A Data Registers 0 and 1 (DADR0 and DADR1)....................................... 1031
         21.3.2 D/A Control Register (DACR) ....................................................................... 1032
21.4 Operation ........................................................................................................................ 1034
21.5 Usage Notes .................................................................................................................... 1035
         21.5.1 Module Standby Mode Setting ....................................................................... 1035
         21.5.2 D/A Output Hold Function in Software Standby Mode.................................. 1035
         21.5.3 Setting Analog Input Voltage ......................................................................... 1035

Section 22 Controller Area Network (RCAN-ET) (SH7286 Only) ................ 1037

22.1 Summary......................................................................................................................... 1037
         22.1.1 Overview ........................................................................................................ 1037
         22.1.2 Scope .............................................................................................................. 1037
         22.1.3 Audience......................................................................................................... 1037
         22.1.4 References....................................................................................................... 1038
         22.1.5 Features........................................................................................................... 1038

22.2 Architecture .................................................................................................................... 1039
22.3 Programming Model - Overview .................................................................................... 1042

         22.3.1 Memory Map .................................................................................................. 1042
         22.3.2 Mailbox Structure ........................................................................................... 1043
         22.3.3 RCAN-ET Control Registers .......................................................................... 1051
         22.3.4 RCAN-ET Mailbox Registers......................................................................... 1070
22.4 Application Note............................................................................................................. 1080
         22.4.1 Test Mode Settings ......................................................................................... 1080
         22.4.2 Configuration of RCAN-ET ........................................................................... 1081
         22.4.3 Message Transmission Sequence.................................................................... 1087
         22.4.4 Message Receive Sequence ............................................................................ 1090
         22.4.5 Reconfiguration of Mailbox............................................................................ 1092
22.5 Interrupt Sources............................................................................................................. 1094
22.6 DTC Interface ................................................................................................................. 1095
22.7 DMAC Interface ............................................................................................................. 1096

Page xxiv of xxx
22.8 CAN Bus Interface.......................................................................................................... 1097
22.9 Usage Notes .................................................................................................................... 1098

         22.9.1 Module Standby Mode.................................................................................... 1098
         22.9.2 Reset ............................................................................................................... 1098
         22.9.3 CAN Sleep Mode............................................................................................ 1098
         22.9.4 Register Access............................................................................................... 1098
         22.9.5 Interrupts......................................................................................................... 1099

Section 23 Pin Function Controller (PFC).......................................................1101

23.1 Register Descriptions...................................................................................................... 1126
         23.1.1 Port A I/O Registers H and L (PAIORH and PAIORL) ................................. 1128
         23.1.2 Port A Control Registers H2, L1 to L4 (PACRH2, PACRL1 to PACRL4).... 1129
         23.1.3 Port A Pull-Up MOS Control Registers H and L
                     (PAPCRH and PAPCRL)................................................................................ 1156
         23.1.4 Port B I/O Registers H and L (PBIORH and PBIORL).................................. 1161
         23.1.5 Port B Control Registers H1 and L1 to L4
                     (PBCRH1 and PBCRL1 to PBCRL4)............................................................. 1162
         23.1.6 Port B Pull-Up MOS Control Register H and L (PBPCRH and PBPCRL) .... 1186
         23.1.7 Port C I/O Register L (PCIORL) .................................................................... 1190
         23.1.8 Port C Control Register L1 to L4 (PCCRL1 to PCCRL4) .............................. 1190
         23.1.9 Port C Pull-Up MOS Control Register L (PCPCRL)...................................... 1208
         23.1.10 Port D I/O Registers H and L (PDIORH and PDIORL) ................................. 1209
         23.1.11 Port D Control Registers H1 to H4 and L1 to L4
                     (PDCRH1 to PDCRH4 and PDCRL1 to PDCRL4) ........................................ 1209
         23.1.12 Port D Pull-Up MOS Control Register H and L (PDPCRH and PDPCRL) ... 1255
         23.1.13 Port E I/O Register L (PEIORL)..................................................................... 1259
         23.1.14 Port E Control Register L1 to L4 (PECRL1 to PECRL4)............................... 1260
         23.1.15 Port E Pull-Up MOS Control Register L (PEPCRL) ...................................... 1286
         23.1.16 Large Current Port Control Register (HCPCR) .............................................. 1287
         23.1.17 IRQOUT Function Control Register (IFCR) .................................................. 1289

23.2 Pull-Up MOS Control by Pin Function........................................................................... 1290
23.3 Usage Notes .................................................................................................................... 1293

Section 24 I/O Ports .........................................................................................1295

24.1 Port A.............................................................................................................................. 1295
         24.1.1 Register Descriptions ...................................................................................... 1297
         24.1.2 Port A Data Registers H and L (PADRH and PADRL).................................. 1298
         24.1.3 Port A Port Registers H and L (PAPRH and PAPRL).................................... 1303

24.2 Port B .............................................................................................................................. 1308
         24.2.1 Register Descriptions ...................................................................................... 1309

                                                                                                                                 Page xxv of xxx
         24.2.2 Port B Data Registers H and L (PBDRH and PBDRL) .................................. 1310
         24.2.3 Port B Port Registers H and L (PBPRH and PBPRL) .................................... 1316
24.3 Port C.............................................................................................................................. 1320
         24.3.1 Register Descriptions...................................................................................... 1321
         24.3.2 Port C Data Register L (PCDRL) ................................................................... 1322
         24.3.3 Port C Port Register L (PCPRL)..................................................................... 1324
24.4 Port D.............................................................................................................................. 1325
         24.4.1 Register Descriptions...................................................................................... 1328
         24.4.2 Port D Data Registers H and L (PDDRH and PDDRL).................................. 1328
         24.4.3 Port D Port Registers H and L (PDPRH and PDPRL).................................... 1332
24.5 Port E .............................................................................................................................. 1336
         24.5.1 Register Descriptions...................................................................................... 1338
         24.5.2 Port E Data Register L (PEDRL).................................................................... 1338
         24.5.3 Port E Port Register L (PEPRL) ..................................................................... 1340
24.6 Port F .............................................................................................................................. 1341
         24.6.1 Register Descriptions...................................................................................... 1342
         24.6.2 Port F Data Register L (PFDRL) .................................................................... 1342
24.7 Usage Notes .................................................................................................................... 1345
         24.7.1 Handling of Unused Pins ................................................................................ 1345

Section 25 USB Function Module................................................................... 1347

25.1 Features........................................................................................................................... 1347
         25.1.1 Block Diagram................................................................................................ 1348

25.2 Pin Configuration............................................................................................................ 1349
25.3 Register Descriptions...................................................................................................... 1350

         25.3.1 USB Interrupt Flag Register 0 (USBIFR0)..................................................... 1351
         25.3.2 USB Interrupt Flag Register 1 (USBIFR1)..................................................... 1353
         25.3.3 USB Interrupt Select Register 0 (USBISR0) .................................................. 1354
         25.3.4 USB Interrupt Select Register 1 (USBISR1) .................................................. 1355
         25.3.5 USB Interrupt Enable Register 0 (USBIER0)................................................. 1356
         25.3.6 USB Interrupt Enable Register 1 (USBIER1)................................................. 1357
         25.3.7 USBEP0i Data Register (USBEPDR0i) ......................................................... 1358
         25.3.8 USBEP0o Data Register (USBEPDR0o)........................................................ 1358
         25.3.9 USBEP0s Data Register (USBEPDR0s)......................................................... 1359
         25.3.10 USBEP1 Data Register (USBEPDR1)............................................................ 1360
         25.3.11 USBEP2 Data Register (USBEPDR2)............................................................ 1361
         25.3.12 USBEP3 Data Register (USBEPDR3)............................................................ 1362
         25.3.13 USBEP0o Receive Data Size Register (USBEPSZ0o) ................................... 1362
         25.3.14 USBEP1 Receive Data Size Register (USBEPSZ1)....................................... 1363
         25.3.15 USB Trigger Register (USBTRG) .................................................................. 1364

Page xxvi of xxx
         25.3.16 USB Data Status Register (USBDASTS) ....................................................... 1366
         25.3.17 USBFIFO Clear Register (USBFCLR)........................................................... 1367
         25.3.18 USBDMA Transfer Setting Register (USBDMAR) ....................................... 1368
         25.3.19 USB Endpoint Stall Register (USBEPSTL) ................................................... 1370
25.4 Interrupt Sources............................................................................................................. 1371
25.5 Operation ........................................................................................................................ 1372
         25.5.1 Initial Settings ................................................................................................. 1372
         25.5.2 Cable Connection............................................................................................ 1373
         25.5.3 Cable Disconnection ....................................................................................... 1374
         25.5.4 Control Transfer.............................................................................................. 1375
         25.5.5 EP1 Bulk-OUT Transfer (Dual FIFOs)........................................................... 1381
         25.5.6 EP2 Bulk-IN Transfer (Dual FIFOs) .............................................................. 1382
         25.5.7 EP3 Interrupt-IN Transfer............................................................................... 1384
25.6 Processing of USB Standard Commands and Class/Vendor Commands ....................... 1385
         25.6.1 Processing of Commands Transmitted by Control Transfer ........................... 1385
25.7 Stall Operations............................................................................................................... 1386
         25.7.1 Forcible Stall by Application .......................................................................... 1386
         25.7.2 Automatic Stall by USB Function Module ..................................................... 1388
25.8 DMA Transfer................................................................................................................. 1389
         25.8.1 DMA Transfer for Endpoint 1 ........................................................................ 1389
         25.8.2 DMA Transfer for Endpoint 2 ........................................................................ 1392
25.9 DTC Transfer.................................................................................................................. 1395
         25.9.1 DTC Transfer for Endpoint 1.......................................................................... 1395
         25.9.2 DTC Transfer for Endpoint 2.......................................................................... 1398
25.10 Example of USB External Circuitry ............................................................................... 1401
25.11 Notes on Usage ............................................................................................................... 1402
         25.11.1 Receiving Setup Data...................................................................................... 1402
         25.11.2 Clearing FIFO ................................................................................................. 1402
         25.11.3 Overreading or Overwriting Data Register ..................................................... 1402
         25.11.4 Assigning Interrupt Source for EP0 ................................................................ 1403
         25.11.5 Clearing FIFO when Setting DMA/DTC Transfer ......................................... 1403
         25.11.6 Manual Reset for DMA/DTC Transfer ........................................................... 1403
         25.11.7 USB Clock ...................................................................................................... 1403
         25.11.8 Using TR Interrupt.......................................................................................... 1403
         25.11.9 Handling of Unused USB Pins ....................................................................... 1404

Section 26 Flash Memory (ROM) ...................................................................1405

26.1 Features........................................................................................................................... 1405
26.2 Overview......................................................................................................................... 1407

         26.2.1 Block Diagram................................................................................................ 1407

                                                                                                                               Page xxvii of xxx
         26.2.2 Operating Mode .............................................................................................. 1408
         26.2.3 Mode Comparison .......................................................................................... 1409
         26.2.4 Flash Memory Configuration.......................................................................... 1411
         26.2.5 Block Division ................................................................................................ 1412
         26.2.6 Programming/Erasing Interface ...................................................................... 1413
26.3 Input/Output Pins............................................................................................................ 1415
26.4 Register Descriptions...................................................................................................... 1416
         26.4.1 Registers ......................................................................................................... 1416
         26.4.2 Programming/Erasing Interface Registers ...................................................... 1418
         26.4.3 Programming/Erasing Interface Parameters ................................................... 1426
26.5 On-Board Programming Mode ....................................................................................... 1442
         26.5.1 Boot Mode ...................................................................................................... 1442
         26.5.2 USB Boot Mode (SH7286 and SH7285) ........................................................ 1446
         26.5.3 User Program Mode........................................................................................ 1449
         26.5.4 User Boot Mode (SH7286 and SH7285) ........................................................ 1461
26.6 Protection........................................................................................................................ 1466
         26.6.1 Hardware Protection ....................................................................................... 1466
         26.6.2 Software Protection......................................................................................... 1467
         26.6.3 Error Protection .............................................................................................. 1467
26.7 Usage Notes .................................................................................................................... 1469
         26.7.1 Switching between User MAT and User Boot MAT...................................... 1469
         26.7.2 Interrupts during Programming/Erasing ......................................................... 1470
         26.7.3 Other Notes..................................................................................................... 1472
26.8 Supplementary Information ............................................................................................ 1474
         26.8.1 Specifications of the Standard Serial Communications Interface in Boot

                     Mode ............................................................................................................... 1474
         26.8.2 Areas for Storage of the Procedural Program and Data for Programming...... 1505
26.9 Programmer Mode .......................................................................................................... 1512

Section 27 On-Chip RAM ............................................................................... 1513

27.1 Features........................................................................................................................... 1513
27.2 Usage Notes .................................................................................................................... 1515

         27.2.1 Page Conflict .................................................................................................. 1515
         27.2.2 RAME and RAMWE Bits .............................................................................. 1515

Section 28 Power-Down Modes...................................................................... 1517

28.1 Features........................................................................................................................... 1517
         28.1.1 Power-Down Modes ....................................................................................... 1517
         28.1.2 Reset ............................................................................................................... 1518

28.2 Input/Output Pins............................................................................................................ 1519

Page xxviii of xxx
28.3 Register Descriptions...................................................................................................... 1520
         28.3.1 Standby Control Register (STBCR)................................................................ 1521
         28.3.2 Standby Control Register 2 (STBCR2)........................................................... 1522
         28.3.3 Standby Control Register 3 (STBCR3)........................................................... 1523
         28.3.4 Standby Control Register 4 (STBCR4)........................................................... 1525
         28.3.5 Standby Control Register 5 (STBCR5)........................................................... 1526
         28.3.6 Standby Control Register 6 (STBCR6)........................................................... 1527
         28.3.7 System Control Register 1 (SYSCR1) ............................................................ 1529
         28.3.8 System Control Register 2 (SYSCR2) ............................................................ 1531

28.4 Operation ........................................................................................................................ 1533
         28.4.1 Sleep Mode ..................................................................................................... 1533
         28.4.2 Software Standby Mode.................................................................................. 1534
         28.4.3 Module Standby Function............................................................................... 1536

28.5 Usage Notes .................................................................................................................... 1537
         28.5.1 Current Consumption during Oscillation Settling Time ................................. 1537
         28.5.2 Notes on Writing to Registers......................................................................... 1537
         28.5.3 Notes on Canceling Software Standby Mode with an IRQx Interrupt
                     Request............................................................................................................ 1537

Section 29 User Debugging Interface (H-UDI) ...............................................1539

29.1 Features........................................................................................................................... 1539
29.2 Input/Output Pins............................................................................................................ 1540
29.3 Register Descriptions...................................................................................................... 1541

         29.3.1 Bypass Register (SDBPR) .............................................................................. 1541
         29.3.2 Instruction Register (SDIR) ............................................................................ 1541
29.4 Operation ........................................................................................................................ 1543
         29.4.1 TAP Controller ............................................................................................... 1543
         29.4.2 Reset Configuration ........................................................................................ 1544
         29.4.3 TDO Output Timing ....................................................................................... 1544
         29.4.4 H-UDI Reset ................................................................................................... 1545
         29.4.5 H-UDI Interrupt .............................................................................................. 1545
29.5 Usage Notes .................................................................................................................... 1546

Section 30 List of Registers .............................................................................1547

30.1 Register Addresses
         (by functional module, in order of the corresponding section numbers) ........................ 1548

30.2 Register Bits.................................................................................................................... 1572
30.3 Register States in Each Operating Mode ........................................................................ 1603

                                                                                                                                Page xxix of xxx
Section 31 Electrical Characteristics ............................................................... 1621

31.1 Absolute Maximum Ratings ........................................................................................... 1621
31.2 DC Characteristics .......................................................................................................... 1622
31.3 AC Characteristics .......................................................................................................... 1626

         31.3.1 Clock Timing .................................................................................................. 1627
         31.3.2 Control Signal Timing .................................................................................... 1630
         31.3.3 Bus Timing ..................................................................................................... 1633
         31.3.4 UBC Trigger Timing ...................................................................................... 1663
         31.3.5 DMAC Module Timing .................................................................................. 1664
         31.3.6 Multi Function Timer Pulse Unit 2 (MTU2) Timing...................................... 1665
         31.3.7 Multi Function Timer Pulse Unit 2S (MTU2S) Timing ................................. 1666
         31.3.8 POE2 Module Timing..................................................................................... 1667
         31.3.9 Watchdog Timer Timing ................................................................................ 1668
         31.3.10 SCI Module Timing ........................................................................................ 1669
         31.3.11 SCIF Module Timing...................................................................................... 1671
         31.3.12 Serial Communication Unit (SSU) Timing..................................................... 1673
         31.3.13 Controller Area Network (RCAN-ET) Timing............................................... 1676
         31.3.14 IIC3 Module Timing....................................................................................... 1677
         31.3.15 A/D Trigger Input Timing .............................................................................. 1678
         31.3.16 I/O Port Timing............................................................................................... 1679
         31.3.17 H-UDI Related Pin Timing............................................................................. 1680
         31.3.18 AC Characteristics Measurement Conditions ................................................. 1682
31.4 A/D Converter Characteristics........................................................................................ 1683
31.5 D/A Converter Characteristics........................................................................................ 1684
31.6 USB Characteristics........................................................................................................ 1685
31.7 Flash Memory Characteristics ........................................................................................ 1687
31.8 Usage Notes .................................................................................................................... 1688
         31.8.1 Notes on Connecting Capacitors..................................................................... 1688

Appendix ........................................................................................................... 1689

A. Pin States ........................................................................................................................ 1689
B. Product Code Lineup ...................................................................................................... 1709
C. Package Dimensions ....................................................................................................... 1710

Main Revisions and Additions in this Edition................................................... 1715

Index ................................................................................................................. 1769

Page xxx of xxx
SH7280 Group, SH7243 Group                      Section 1 Overview

                            Section 1 Overview

1.1 SH7286, SH7285, and SH7243 Features

This LSI is a single-chip RISC microprocessor that integrates a Renesas original RISC CPU core
with peripheral functions required for system configuration.

The CPU in this LSI has a RISC-type (Reduced Instruction Set Computer) instruction set and uses
a superscalar architecture and a Harvard architecture, which greatly improves instruction
execution speed. In addition, the 32-bit internal-bus architecture enhances data processing power.
With this CPU, it has become possible to assemble low-cost, high-performance, and high-
functioning systems, even for applications that were previously impossible with microprocessors,
such as realtime control, which demands high speeds.

In addition, this LSI includes on-chip peripheral functions necessary for system configuration,
such as a large-capacity ROM, a ROM cache, a RAM, a direct memory access controller
(DMAC), a data transfer controller (DTC), multi-function timer pulse units 2 (MTU2 and
MTU2S), a serial communication interface with FIFO (SCIF), a serial communication interface
(SCI), a synchronous serial communication interface (SSU), an A/D converter, a D/A converter,
an interrupt controller (INTC), I/O ports, I2C bus interface 3 (IIC3), a universal serial bus (USB),
and a controller area network (RCAN-ET).

This LSI also provides an external memory access support function to enable direct connection to
various memory devices or peripheral LSIs.

These on-chip functions significantly reduce costs of designing and manufacturing application
systems.

The features of this LSI are listed in table 1.1.

R01UH0229EJ0300 Rev.3.00                        Page 1 of 1778
Mar 23, 2011
Section 1 Overview                             SH7280 Group, SH7243 Group

Table 1.1 SH7286, SH7285, and SH7243 Features

Items               Specification
CPU
                     Renesas original SuperH architecture
Operating modes      Compatible with SH-1 and SH-2 at object code level
                     32-bit internal data bus
                     Support of an abundant register-set

                         Sixteen 32-bit general registers
                         Four 32-bit control registers
                         Four 32-bit system registers
                         Register bank for high-speed response to interrupts
                     RISC-type instruction set (upward compatible with SH series)
                         Instruction length: 16-bit fixed-length basic instructions for

                             improved code efficiency and 32-bit instructions for high
                             performance and usability
                         Load/store architecture
                         Delayed branch instructions
                         Instruction set based on C language
                     Superscalar architecture to execute two instructions at one time
                     Instruction execution time: Up to two instructions/cycle
                     Address space: 4 Gbytes
                     Internal multiplier
                     Five-stage pipeline
                     Harvard architecture
                     Operating modes
                        Extended ROM enabled mode
                        Single-chip mode
                     Processing states
                        Program execution state
                        Exception handling state
                        Bus mastership release state
                     Power-down modes
                        Sleep mode
                        Software standby mode
                        Module standby mode

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SH7280 Group, SH7243 Group                                                         Section 1 Overview

Items                     Specification

ROM cache                  Instruction/data separation system

                           Instruction prefetch cache: Full/set associative

                           Instruction prefetch miss cache: Full/set associative

                           Data cache: Full/set associative

                           Line size: 16 bytes

                           Hardware prefetch function (continuous/branch prefetch)

Interrupt controller       Nine external interrupt pins (NMI and IRQ7 to IRQ0)
(INTC)                     On-chip peripheral interrupts: Priority level set for each module

                           16 priority levels available

                           Register bank enabling fast register saving and restoring in interrupt
                              processing

Bus state controller       Address space divided into eight areas (0 to 7), each a maximum of 64
(BSC)                         Mbytes

                           External bus: 8, 16, or 32 bits (32-bit bus available only in SH7286)

                           The following features settable for each area independently

                             Supports both big endian and little endian for data access

                             Bus size (8, 16, or 32 bits): Available sizes depend on the area.

                             Number of access wait cycles (different wait cycles can be
                                specified for read and write access cycles in some areas)

                             Idle wait cycle insertion (between same area access cycles or
                                different area access cycles)

                             Direct connection to SRAM, SRAM interface with byte selection,
                                SDRAM burst ROM (clock synchronous or asynchronous) is
                                achieved by specifying the memory to be connected to each area.
                                Address/data multiplex I/O (MPX-I/O) interface is also supported.

                           SDRAM refresh
                              Auto refresh or self refresh mode selectable

                           SDRAM burst access

Direct memory access Eight channels; external request available for four (SH7286) and two

controller (DMAC)           (SH7285 and SH7243) of them

                           Can be activated by on-chip peripheral modules

                           Burst mode and cycle steal mode

                           Intermittent mode available (16 and 64 cycles supported)

                           Transfer information can be automatically reloaded

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Section 1 Overview  SH7280 Group, SH7243 Group

Items               Specification
Data transfer
controller (DTC)    Data transfer activated by an on-chip peripheral module interrupt can
                        be done independently of the CPU transfer.
Clock pulse
generator (CPG)      Transfer mode selectable for each interrupt source (transfer mode is
                        specified in memory)
Watchdog timer
(WDT)                Multiple data transfer enabled for one activation source
Power-down modes    Various transfer modes

                        Normal mode, repeat mode, or block transfer mode can be selected.
                     Data transfer size can be specified as byte, word, or longword
                     The interrupt that activated the DTC can be issued to the CPU.

                        A CPU interrupt can be requested after one data transfer completion.
                     A CPU interrupt can be requested after all specified data transfer

                        completion.
                     Clock mode: Input clock can be selected from external input (EXTAL)

                        or crystal resonator
                     Input clock can be multiplied by 8 (max.) by the internal PLL circuit
                     Five types of clocks generated:

                         CPU clock: Maximum 100 MHz
                         Bus clock: Maximum 50 MHz
                         Peripheral clock: Maximum 50 MHz
                         Timer clock: Maximum 100 MHz
                         AD clock: Maximum 50 MHz
                     On-chip one-channel watchdog timer
                     A counter overflow can reset the LSI
                     Three power-down modes provided to reduce the current consumption
                        in this LSI
                         Sleep mode
                         Software standby mode
                         Module standby mode

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SH7280 Group, SH7243 Group                                                 Section 1 Overview

Items                     Specification

Multi-function timer Maximum 16 lines of pulse input/output and 3 lines of pulse input

pulse unit 2 (MTU2)         based on six channels of 16-bit timers

                           21 output compare and input capture registers

                           Input capture function

                           Pulse output modes

                            Toggle, PWM, and complementary PWM

                           Synchronization of multiple counters

                           Complementary PWM output mode

                             Non-overlapping waveforms output for 3-phase inverter control

                             Automatic dead time setting

                             0% to 100% PWM duty value specifiable

                             A/D conversion delaying function

                             Interrupt skipping at crest or trough

                           Reset-synchronized PWM mode

                            Three-phase PWM waveforms in positive and negative phases can be
                            output with a required duty value

                           Phase counting mode

                            Two-phase encoder pulse counting available

Multi-function timer Subset of MTU2, included in channels 3 to 5
pulse unit 2S (MTU2S) Operating at 100 MHz max.

Port output enable 2 High-impedance control of high-current pins at a falling edge or low-

(POE2)                      level input on the POE pin

Compare match timer Two-channel 16-bit counters

(CMT)                      Four types of clock can be selected (P/8, P/32, P/128, and P/512)

                           DMA transfer request or interrupt request can be issued when a
                              compare match occurs

Serial communication Four channels (SH7285 and SH7286)

interface (SCI)             Two channels (SH7243)

                           Clocked synchronous or asynchronous mode selectable

                           Simultaneous transmission and reception (full-duplex communication)
                              supported

                           Dedicated baud rate generator

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Section 1 Overview                                                    SH7280 Group, SH7243 Group

Items                 Specification

Serial communication One channel

interface with FIFO    Clocked synchronous or asynchronous mode selectable
(SCIF)                Simultaneous transmission and reception (full-duplex communication)

                      supported

                      Dedicated baud rate generator

                      Separate 16-byte FIFO registers for transmission and reception

Synchronous serial    One channel
communication unit    Master mode or slave mode selectable
(SSU)                  Standard mode or bidirectional mode selectable
                      Transmit/receive data length can be selected from 8, 16, and 32 bits.
(only in SH7285 and    Simultaneous transmission and reception (full-duplex communication)
SH7286)
                          supported

                      Consecutive serial communication

Universal serial bus   USB 2.0 full-speed mode (12 Mbps) supported
(USB)                  Internal bus transceiver available
                      Standard commands automatically processed by hardware
(only in SH7285 and    Three transfer modes (control transfer, balk transfer, and interrupt
SH7286)
                          transfer)

                      16 types of interrupt sources available

                      DMA transfer interface

Controller area       CAN version: Bosch 2.0B active is supported
network (RCAN-ET)      Buffer size: 15 buffers for transmission/reception and one buffer for

(only in SH7286)          reception only

I2C bus interface 3    One channel
(IIC3)                One channel
                      Master mode and slave mode supported
(only in SH7285 and
SH7286)

I/O ports             Input or output can be selected for each bit

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SH7280 Group, SH7243 Group  Section 1 Overview

Items                     Specification
A/D converter
                           Three modules (SH7286)
D/A converter                 Two modules (SH7285 and SH7243)
(only in SH7286)
ASE break controller       12-bit resolution
(ABC)                      Eight input channels (SH7285 and SH7243) and twelve input channels
User break controller
(UBC)                         (SH7286)
User debugging             Sampling can be carried out simultaneously on three channels.
interface (H-UDI)          A/D conversion request by the external trigger or timer trigger
Advanced user             8-bit resolution
debugger (AUD)             Two output channels
                           Ten break channels
On-chip ROM                The cycle of the internal bus can be set as break conditions
On-chip RAM                Four break channels
                           Addresses, data values, type of access, and data size can all be set as

                              break conditions
                           E10A emulator support
                           JTAG-standard pin assignment
                           Realtime branch trace
                           Six input/output pins
                           Branch source address/destination address trace
                           Window data trace
                           Full trace

                              All trace data can be output by interrupting CPU operation
                           Realtime trace

                              Trace data can be output within the range where CPU operation is not
                              interrupted
                           256 Kbytes, 512 Kbytes, 768 Kbytes, or 1 Mbyte
                           Four pages
                           32 Kbytes (SH7286, SH7285)
                           24 Kbytes (SH7286, SH7285)
                           12 Kbytes (SH7243)
                           8 Kbytes (SH7243)

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Section 1 Overview                                                                    SH7280 Group, SH7243 Group

Items               Specification

Power supply voltage VCC: 3.0 to 5.5 V, AVCC: 4.5 to 5.5 V
                                    DrVCC: 3.0 to 3.6 V (when USB is used)
                                                 3.0 to 5.5 V (when USB is not used)

Packages             LQFP2020-144 (0.5 pitch): R5F72856, R5F72855

                     LQFP2424-176 (0.5 pitch): R5F72867, R5F72866, R5F72865

                     LQFP2020-176 (0.4 pitch): R5F72867, R5F72866, R5F72865

                     LQFP1414-100 (0.5 pitch): R5F72434, R5F72433

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SH7280 Group, SH7243 Group                                                                                        Section 1 Overview

1.2 Block Diagram

  SH-2A
CPU core

                                                                   CPU instruction fetch bus (F bus)

                                                                   CPU memory access bus (M bus)                  CPU bus
                                                                                                                  (C bus)
                                                                                                                  (I clock)

On-chip ROM        Internal     On-chip RAM                        User break
                bus controller                                  controller (UBC)

                                                                                  Internal bus (B clock) (I bus)

Bus state         Peripheral    Data transfer    Direct memory
controller      bus controller    controller    access controller
                                    (DTC)
  (BSC)                                              (DMAC)

                                                                   Peripheral bus (P clock) (P bus)

Pin function     I/O            Multi-function  Multi-function  Watchdog  12-bit A/D                              Port output
controller     ports            timer pulse     timer pulse       timer  converter                                enable 2
   (PFC)                            unit 2S          unit 2       (WDT)                                             (POE2)
                                  (MTU2S)          (MTU2)                   (ADC)

User debugging  Interrupt       Clock pulse     Power-down      Compare        Serial                                  Serial
    interface   controller       generator          mode          match   communication                           communication
    (H-UDI)                                        control        timer
                 (INTC)            (CPG)                         (CMT)        interface                               interface
                                                                                (SCI)                                with FIFO

                                                                                                                       (SCIF)

                                Figure 1.1 Block Diagram (SH7243)

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  SH-2A
CPU core

                                                                                 CPU instruction fetch bus (F bus)

                                                                                 CPU memory access bus (M bus)      CPU bus
                                                                                                                    (C bus)
                                                                                                                    (I clock)

On-chip ROM                Internal            On-chip RAM           User break
                        bus controller                            controller (UBC)

                                                                                    Internal bus (B clock) (I bus)

Bus state                 Peripheral           Data transfer   Direct memory
controller              bus controller           controller   access controller
                                                   (DTC)
  (BSC)                                                            (DMAC)

                                                                                 Peripheral bus (P clock) (P bus)

Pin function      I/O   Multi-function  Multi-function  Watchdog  12-bit A/D     Port output  Compare           Serial              Serial
controller      ports   timer pulse     timer pulse       timer  converter       enable 2      match      communication       communication
   (PFC)                                                  (WDT)                    (POE2)       timer
                           unit 2S          unit 2                  (ADC)                      (CMT)          interface           interface
                          (MTU2S)          (MTU2)                                                               (SCI)             with FIFO

                                                                                                                                    (SCIF)

   D/A                Controller   I2C bus     Universal      User debugging     Interrupt    Clock pulse  Power-down           Synchronous
converter                         interface 3  serial bus         interface      controller    generator       mode                 serial
                    area network                                  (H-UDI)                                     control
  (DAC) *           (RCAN-ET) *     (IIC3)       (USB)                            (INTC)         (CPG)                         communication
                                                                                                                                  interface
                                                                                                                                    (SSU)

Note: * Only in SH7286

                                  Figure 1.2 Block Diagram (SH7285, SH7286)

Page 10 of 1778                                                                                            R01UH0229EJ0300 Rev.3.00
                                                                                                                                 Mar 23, 2011
SH7280 Group, SH7243 Group                                                                                                                                                                                                                                                   Section 1 Overview

1.3 Pin Assignment

                                            PB14/CRx0
                                                PB13/CTx0
                                                    PB12/TXD2/CS7/CS1/IRQ1/CS3
                                                         PB11/RXD2/CS6/CS0/IRQ0/CS2
                                                               VSS
                                                                    VCC
                                                                         PE6/TIOC2A/TIOC3DS/SCK3
                                                                             PE5/TIOC1B/TIOC3BS/TXD3
                                                                                  PE4/TIOC1A/RXD3
                                                                                       PE3/TIOC0D/TIOC4DS/TEND1
                                                                                            PE2/TIOC0C/TIOC4CS/DREQ1
                                                                                                 PE1/TIOC0B/TIOC4BS/TEND0
                                                                                                      PE0/TIOC0A/TIOC4AS/DREQ0
                                                                                                           VCL
                                                                                                                PLLVSS
                                                                                                                     VSS
                                                                                                                         NMI
                                                                                                                              EXTAL
                                                                                                                                   VCC
                                                                                                                                        XTAL
                                                                                                                                             VSS
                                                                                                                                                  PB10
                                                                                                                                                       DrVss
                                                                                                                                                            USD-
                                                                                                                                                                 USD+
                                                                                                                                                                      DrVCC
                                                                                                                                                                          VBUS
                                                                                                                                                                               PB9/USPND
                                                                                                                                                                                    USBEXTAL
                                                                                                                                                                                         USBXTAL
                                                                                                                                                                                              VSS
                                                                                                                                                                                                   VCC
                                                                                                                                                                                                       PB19/RASU/A25/DREQ2
                                                                                                                                                                                                            PB18/RASL/A24/DACK2
                                                                                                                                                                                                                 PB17/CASU/A23/DREQ3
                                                                                                                                                                                                                      PB16/CASL/A22/DACK3
                                                                                                                                                                                                                           PB15/CKE/A21
                                                                                                                                                                                                                                VSS
                                                                                                                                                                                                                                     VCC
                                                                                                                                                                                                                                          TRST
                                                                                                                                                                                                                                               TMS
                                                                                                                                                                                                                                                    TCK
                                                                                                                                                                                                                                                         TDO
                                                                                                                                                                                                                                                              TDI

                                            132 131 130 129 128127126 125 124 123 122 121 120 119118117116115 114 113 112111110 109 108 107106 105 104 103102 101 100 99 98 97 96 95 94 93 92 91 90 89

                                      RES   133                                                                                                                                                                                                                          88  VSS
       FWE/ASEBRKAK/ASEBRK                                                                                                                                                                                                                                                   VCC
                                            134                                                                                                                                                                                                                          87  PA6/RASL/TCLKA
                                ASEMD0                                                                                                                                                                                                                                       PA7/CASL/TCLKB/SCK3
                                    AVSS    135                                                                                                                                                                                                                          86  PA8/TCLKC/TXD3/RDWR
                                    AVCC                                                                                                                                                                                                                                     PA9/CKE/TCLKD/RXD3
                                            136                                                                                                                                                                                                                          85  PA10/WRHL/DQMUL
                                PF0/AN0                                                                                                                                                                                                                                      PA11/WRHH/DQMUU/AH
                                PF1/AN1     137                                                                                                                                                                                                                          84  PA12/WRH/DQMLU/POE8
                                PF2/AN2                                                                                                                                                                                                                                      PA13/WRL/DQMLL
                                PF3/AN3     138                                                                                                                                                                                                                          83  PA14/RD
                                PF4/AN4                                                                                                                                                                                                                                      PA15/CK
                                PF5/AN5     139                                                                                                                                                                                                                          82  VSS
                                PF6/AN6                                                                                                                                                                                                                                      VCC
                                PF7/AN7     140                                                                                                                                                                                                                          81  PD31/D31/TIOC3AS/ADTRG
                                                                                                                                                                                                                                                                             PD30/D30/TIOC3CS/IRQOUT
                                  AVREF     141                                                                                                                                                                                                                          80  PD29/D29/TIOC3BS
                            AVREFVSS                                                                                                                                                                                                                                         PD28/D28/TIOC3DS
                                            142                                                                                                                                                                                                                          79  PD27/D27/TIOC4AS/DACK0
                                    AVCC                                                                                                                                                                                                                                     PD26/D26/TIOC4BS/DACK1
                                    AVSS    143                                                                                                                                                                                                                          78  PD25/D25/TIOC4CS/DREQ1
                                PF8/AN8                                                                                                                                                                                                                                      VSS
                                PF9/AN9     144                                                                                                                                                                                                                          77  VCC
                             PF10/AN10                                                                                                                                                                                                                                       PD24/D24/DREQ0/TIOC4DS/AUDCK
                             PF11/AN11      145                                                                                                                                                                                                                          76  PD23/D23
                                  AVREF                                                                                                                                                                                                                                      PD22/D22/IRQ6/TIC5US/RXD4/AUDSYNC
                            AVREFVSS        146                                                                                                                                                                                                                          75  PD21/D21/IRQ5/TIC5VS/TXD4
                                    AVCC                                                                                                                                                                                                                                     PD20/D20/IRQ4/TIC5WS/SCK4//POE8
                                    AVSS    147                                                                                                                                                                                                                          74  PD19/D19/IRQ3/POE7/RXD3/CS0/AUDATA3
                                                                                                                                                                                                                                                                             PD18/D18/IRQ2/POE6/TXD3/CS1/AUDATA2
                                       DA0  148                                                                                                                                                                                                                          73  PD17/D17/IRQ1/POE5/SCK3/CS2/AUDATA1
                                       DA1                                                                                                                                                                                                                                   PD16/D16/IRQ0/CS3/AUDATA0
                                      MD0   149                                                                                                                                                                                                                          72  VSS
                                      MD1                                                                                                                                                                                                                                    VCC
                               WDTOVF       150                                                                                                                                                                                                                          71  VCL
                       PA0/RXD0/CS0                                                                                                                                                                                                                                          PD15/D15/TIOC4DS
                       PA1/TXD0/CS1         151                                                                                                                                                                                                                          70  PD14/D14/TIOC4CS
                PA2/SCK0/SCS/CS2                                                                                                                                                                                                                                             PD13/D13/TIOC4BS
                 PA3/RXD1/SSI/CS3           152                                                                                                                                                                                                                          69  PD12/D12/TIOC4AS
                PA4/TXD1/SSO/CS4                                                                                                                                                                                                                                             PD11/D11/TIOC3DS
            PA5/SCK1/SSCK/CS5               153                                                                                                                                                                                                                          68  PD10/D10/TIOC3BS
PE7/TIOC2B/RXD2/BS/UBCTRG                                                                                                                                                                                                                                                    PD9/D9/TIOC3CS
                                      VSS   154  LQFP-176                                                                                                                                                                                                                67  PD8/D8/TIOC3AS
                  PE8/TIOC3A/SCK2                                                                                                                                                                                                                                            VSS
                 PE10/TIOC3C/TXD2           155  (Top view)                                                                                                                                                                                                              66
               PE9/TIOC3B/FRAME             156                                                                                                                                                                                                                          65
                         PE11/TIOC3D
                         PE12/TIOC4A        157                                                                                                                                                                                                                          64
                PE13/TIOC4B/MRES
                                            158                                                                                                                                                                                                                          63

                                            159                                                                                                                                                                                                                          62

                                            160                                                                                                                                                                                                                          61

                                            161                                                                                                                                                                                                                          60

                                            162                                                                                                                                                                                                                          59

                                            163                                                                                                                                                                                                                          58

                                            164                                                                                                                                                                                                                          57

                                            165                                                                                                                                                                                                                          56

                                            166                                                                                                                                                                                                                          55

                                            167                                                                                                                                                                                                                          54

                                            168                                                                                                                                                                                                                          53

                                            169                                                                                                                                                                                                                          52

                                            170                                                                                                                                                                                                                          51

                                            171                                                                                                                                                                                                                          50

                                            172                                                                                                                                                                                                                          49

                                            173                                                                                                                                                                                                                          48

                                            174                                                                                                                                                                                                                          47

                                            175                                                                                                                                                                                                                          46

                                            176                                                                                                                                                                                                                          45

                                                 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44

                                            PE14/DACK0/TIOC4C/AH
                                                PE15/DACK1/TIOC4D/IRQOUT

                                                      VCC
                                                           VCL
                                                                VSS
                                                                    PA23/CKE/TIC5W/POE0/IRQ1/AH
                                                                         PA22/CASU/CASL/TIC5V/POE4/IRQ2
                                                                              PA21/RASU/RASL/TIC5U/POE8/IRQ3
                                                                                   PC0/A0/POE0
                                                                                        PC1/A1
                                                                                             PC2/A2
                                                                                                  PC3/A3
                                                                                                       PC4/A4
                                                                                                            PC5/A5
                                                                                                                 PC6/A6
                                                                                                                     PC7/A7
                                                                                                                          PC8/A8
                                                                                                                               PC9/A9
                                                                                                                                    PC10/A10
                                                                                                                                         PC11/A11
                                                                                                                                              PC12/A12
                                                                                                                                                   VCC
                                                                                                                                                        VSS
                                                                                                                                                             PC13/A13/IRQ0
                                                                                                                                                                  PC14/A14/IRQ1
                                                                                                                                                                      PC15/A15/IRQ2
                                                                                                                                                                           PB0/A16/IRQ3
                                                                                                                                                                                PB1/A17/REFOUT/ADTRG/IRQ4
                                                                                                                                                                                     PB2/SCL/POE1/IRQ0
                                                                                                                                                                                          PB3/SDA/POE2/IRQ1
                                                                                                                                                                                              PB6/A18/BACK/POE3/IRQ5/RXD0
                                                                                                                                                                                                   PB7/A19/BREQ/POE4/IRQ6/TXD0
                                                                                                                                                                                                        PB8/A20/WAIT/POE8/IRQ7/SCK0
                                                                                                                                                                                                              VCC
                                                                                                                                                                                                                   VSS
                                                                                                                                                                                                                       PD0/D0
                                                                                                                                                                                                                            PD1/D1
                                                                                                                                                                                                                                 PD2/D2/TIC5U
                                                                                                                                                                                                                                      PD3/D3/TIC5V
                                                                                                                                                                                                                                           PD4/D4/TIC5W
                                                                                                                                                                                                                                                PD5/D5/TIC5US
                                                                                                                                                                                                                                                     PD6/D6/TIC5VS
                                                                                                                                                                                                                                                          PD7/D7/TIC5WS
                                                                                                                                                                                                                                                               VCC

                                                 Figure 1.3 SH7286 Pin Assignment

R01UH0229EJ0300 Rev.3.00                                                                                                                                                                                                                                                     Page 11 of 1778
Mar 23, 2011
Section 1 Overview                                                                                                                                                                                                                            SH7280 Group, SH7243 Group

                                                 PE6/TIOC2A/TIOC3DS/SCK3
                                                     PE5/TIOC1B/TIOC3BS/TXD3
                                                          PE4/TIOC1A/RXD3
                                                               PE3/TIOC0D/TIOC4DS/TEND1
                                                                    PE2/TIOC0C/TIOC4CS/DREQ1
                                                                         PE1/TIOC0B/TIOC4BS/TEND0
                                                                              PE0/TIOC0A/TIOC4AS/DREQ0
                                                                                   VCL
                                                                                        PLLVSS
                                                                                             VSS
                                                                                                 NMI
                                                                                                      EXTAL
                                                                                                           VCC
                                                                                                                XTAL
                                                                                                                     VSS
                                                                                                                          PB10
                                                                                                                               DrVSS
                                                                                                                                    USD-
                                                                                                                                         USD+
                                                                                                                                              DrVCC
                                                                                                                                                  VBUS
                                                                                                                                                       PB9/USPND
                                                                                                                                                            USBEXTAL
                                                                                                                                                                 USBXTAL
                                                                                                                                                                      VSS
                                                                                                                                                                          PA6/TCLKA/RASL
                                                                                                                                                                               PA7/TCLKB/SCK3/CASL
                                                                                                                                                                                    PA8/TCLKC/TXD3/RDWR
                                                                                                                                                                                         PA9/TCLKD/RXD3/CKE
                                                                                                                                                                                             PA12/WRH/DQMLU/POE8
                                                                                                                                                                                                  PA13/WRL/DQMLL
                                                                                                                                                                                                       PA14/RD
                                                                                                                                                                                                            PA15/CK
                                                                                                                                                                                                                 VSS
                                                                                                                                                                                                                      VCC
                                                                                                                                                                                                                          PD31/TIOC3AS/ADTRG

                                            108 107106 105 104 103102 101 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 74 73

                                      VCC   109                                                                                                                                                                                               72  PD30/TIOC3CS/IRQOUT
                                       VSS                                                                                                                                                                                                        PD29/TIOC3BS
PB11/RXD2/CS6/CS2/CS0/IRQ0                  110                                                                                                                                                                                               71  PD28/TIOC3DS
PB12/TXD2/CS7/CS3/CS1/IRQ1                                                                                                                                                                                                                        PD27/TIOC4AS/DACK0
                                      RES   111                                                                                                                                                                                               70  PD26/TIOC4BS/DACK1
       FWE/ASEBRKAK/ASEBRK                                                                                                                                                                                                                        PD25/TIOC4CS/DREQ1
                                ASEMD0      112                                                                                                                                                                                               69  VSS
                                    AVSS                                                                                                                                                                                                          VCC
                                    AVCC    113                                                                                                                                                                                               68  PD24/DREQ0/TIOC4DS/AUDCK
                                PF0/AN0                                                                                                                                                                                                           PD22/IRQ6/TIC5US/RXD4/AUDSYNC
                                PF1/AN1     114                                                                                                                                                                                               67  PD21/IRQ5/TIC5VS/TXD4
                                PF2/AN2                                                                                                                                                                                                           PD20/IRQ4/TIC5WS/SCK4/POE8
                                PF3/AN3     115                                                                                                                                                                                               66  PD19/IRQ3/POE7/RXD3/CS0/AUDATA3
                                PF4/AN4                                                                                                                                                                                                           PD18/IRQ2/POE6/TXD3/CS1/AUDATA2
                                PF5/AN5     116                                                                                                                                                                                               65  PD17/IRQ1/POE5/SCK3/CS2/AUDATA1
                                PF6/AN6                                                                                                                                                                                                           PD16/IRQ0/CS3/AUDATA0
                                PF7/AN7     117                                                                                                                                                                                               64  VSS
                                  AVREF                                                                                                                                                                                                           VCC
                            AVREFVSS        118                                                                                                                                                                                               63  VCL
                                      MD0                                                                                                                                                                                                         PD15/D15/TIOC4DS
                                      MD1   119                                                                                                                                                                                               62  PD14/D14/TIOC4CS
                               WDTOVF                                                                                                                                                                                                             PD13/D13/TIOC4BS
                 PA0/RXD0/CS0/TDI           120                                                                                                                                                                                               61  PD12/D12/TIOC4AS
                PA1/TXD0/CS1/TDO                                                                                                                                                                                                                  PD11/D11/TIOC3DS
         PA2/SCK0/SCS/CS2/TCK               121                                                                                                                                                                                               60  PD10/D10/TIOC3BS
          PA3/RXD1/SSI/CS3/TMS                                                                                                                                                                                                                    PD9/D9/TIOC3CS
       PA4/TXD1/SSO/CS4/TRST                122                                                                                                                                                                                               59  PD8/D8/TIOC3AS
             PA5/SCK1/SSCK/CS5                                                                                                                                                                                                                    VSS
PE7/TIOC2B/RXD2/BS/UBCTRG                   123                                                                                                                                                                                               58  VCC
                                       VSS                                                                                                                                                                                                        PD7/D7/TIC5WS
                  PE8/TIOC3A/SCK2           124                                                                                                                                                                                               57  PD6/D6/TIC5VS
                 PE10/TIOC3C/TXD2                                                                                                                                                                                                                 PD5/D5/TIC5US
                           PE9/TIOC3B       125  LQFP-144                                                                                                                                                                                     56  PD4/D4/TIC5W
                         PE11/TIOC3D                                                                                                                                                                                                              PD3/D3/TIC5V
                         PE12/TIOC4A        126  (Top view)                                                                                                                                                                                   55  PD2/D2/TIC5U
                PE13/TIOC4B/MRES                                                                                                                                                                                                                  PD1/D1
                                            127                                                                                                                                                                                               54

                                            128                                                                                                                                                                                               53

                                            129                                                                                                                                                                                               52

                                            130                                                                                                                                                                                               51

                                            131                                                                                                                                                                                               50

                                            132                                                                                                                                                                                               49

                                            133                                                                                                                                                                                               48

                                            134                                                                                                                                                                                               47

                                            135                                                                                                                                                                                               46

                                            136                                                                                                                                                                                               45

                                            137                                                                                                                                                                                               44

                                            138                                                                                                                                                                                               43

                                            139                                                                                                                                                                                               42

                                            140                                                                                                                                                                                               41

                                            141                                                                                                                                                                                               40

                                            142                                                                                                                                                                                               39

                                            143                                                                                                                                                                                               38

                                            144                                                                                                                                                                                               37

                                                 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36

                                            PE14/DACK0/TIOC4C/AH
                                                PE15/DACK1/TIOC4D/IRQOUT

                                                      VCC
                                                           VCL
                                                                VSS
                                                                    PA23/TIC5W/POE0/IRQ1/AH/CKE
                                                                         PA22/TIC5V/CASU/POE4/IRQ2/CASL
                                                                              PA21/TIC5U/RASU/POE8/IRQ3/RASL
                                                                                   PC0/A0/POE0
                                                                                        PC1/A1
                                                                                             PC2/A2
                                                                                                  PC3/A3
                                                                                                       PC4/A4
                                                                                                            PC5/A5
                                                                                                                 PC6/A6
                                                                                                                     PC7/A7
                                                                                                                          PC8/A8
                                                                                                                               PC9/A9
                                                                                                                                    PC10/A10
                                                                                                                                         PC11/A11
                                                                                                                                              PC12/A12
                                                                                                                                                   VCC
                                                                                                                                                        VSS
                                                                                                                                                             PC13/A13/IRQ0
                                                                                                                                                                  PC14/A14/IRQ1
                                                                                                                                                                      PC15/A15/IRQ2
                                                                                                                                                                           PB0/A16/IRQ3
                                                                                                                                                                                PB1/A17/REFOUT/ADTRG/IRQ4
                                                                                                                                                                                     PB2/SCL/POE1/IRQ0
                                                                                                                                                                                          PB3/SDA/POE2/IRQ1
                                                                                                                                                                                              PB6/A18/BACK/POE3/IRQ5/RXD0
                                                                                                                                                                                                   PB7/A19/BREQ/POE4/IRQ6/TXD0
                                                                                                                                                                                                        PB8/A20/WAIT/POE8/IRQ7/SCK0
                                                                                                                                                                                                              VCC
                                                                                                                                                                                                                   VSS
                                                                                                                                                                                                                       PD0/D0

                                                 Figure 1.4 SH7285 Pin Assignment

Page 12 of 1778                                                                                                                                                                                                                                   R01UH0229EJ0300 Rev.3.00
                                                                                                                                                                                                                                                                        Mar 23, 2011
SH7280 Group, SH7243 Group                                                                                                                                                         Section 1 Overview

                                                VSS
                                                    VCC
                                                         PB12/TXD2/CS7/CS1/IRQ1/CS3
                                                              PB11/RXD2/CS6/CS0/IRQ0/CS2
                                                                   PE6/TIOC2A/TIOC3DS/SCK3
                                                                        PE5/TIOC1B/TIOC3BS/TXD3
                                                                             PE4/TIOC1A/RXD3
                                                                                  PE3/TIOC0D/TIOC4DS/TEND1
                                                                                       PE2/TIOC0C/TIOC4CS/DREQ1
                                                                                            PE1/TIOC0B/TIOC4BS/TEND0
                                                                                                PE0/TIOC0A/TIOC4AS/DREQ0
                                                                                                     VCL
                                                                                                          PLLVSS
                                                                                                               NMI
                                                                                                                    EXTAL
                                                                                                                         VCC
                                                                                                                              XTAL
                                                                                                                                   VSS
                                                                                                                                       PA6/TCLKA/RASL
                                                                                                                                            PA7/TCLKB/SCK3/CASL
                                                                                                                                                 PA8/TCLKC/TXD3/RDWR
                                                                                                                                                      PA9/TCLKD/RXD3/CKE
                                                                                                                                                          PA12/WRH/DQMLU/POE8
                                                                                                                                                               PA13/WRL/DQMLL
                                                                                                                                                                    PA14/RD

                                               75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51

                                      RES  76                                                                                                                                  50  PA15/CK
       FWE/ASEBRKAK/ASEBRK                                                                                                                                                         VSS
                                           77                                                                                                                                  49  PD15/D15/TIOC4DS
                                ASEMD0                                                                                                                                             PD14/D14/TIOC4CS
                                    AVSS   78                                                                                                                                  48  PD13/D13/TIOC4BS
                                    AVCC                                                                                                                                           PD12/D12/TIOC4AS
                                           79                                                                                                                                  47  PD11/D11/TIOC3DS
                                PF0/AN0                                                                                                                                            PD10/D10/TIOC3BS
                                PF1/AN1    80                                                                                                                                  46  PD9/D9/TIOC3CS
                                PF2/AN2                                                                                                                                            PD8/D8/TIOC3AS/AUDCK
                                PF3/AN3    81                                                                                                                                  45  VSS
                                PF4/AN4                                                                                                                                            VCC
                                PF5/AN5    82                                                                                                                                  44  PD7/D7/TIC5WS/AUDATA3
                                PF6/AN6                                                                                                                                            PD6/D6/TIC5VS/AUDATA2
                                PF7/AN7    83                                                                                                                                  43  PD5/D5/TIC5US/AUDATA1
                                                                                                                                                                                   PD4/D4/TIC5W/AUDATA0
                                  AVREF    84                                                                                                                                  42  PD3/D3/TIC5V/AUDSYNC
                            AVREFVSS                                                                                                                                               PD2/D2/TIC5U
                                           85                                                                                                                                  41  PD1/D1
                                      MD0                                                                                                                                          PD0/D0
                                      MD1  86                                                                                                                                  40  PB8/A20/WAIT/POE8/IRQ7/SCK0
                               WDTOVF                                                                                                                                              PB7/A19/BREQ/POE4/IRQ6/TXD0
PE7/TIOC2B/RXD2/BS/UBCTRG                  87   LQFP-100                                                                                                                       39  PB6/A18/BACK/POE3/IRQ5/RXD0
                  PE8/TIOC3A/SCK2                                                                                                                                                  PB1/A17/ADTRG/REFOUT/IRQ4
                PE10/TIOC3C/TXD2           88                                                                                                                                  38  PB0/A16/IRQ3
                           PE9/TIOC3B
                         PE11/TIOC3D       89   (Top view)                                                                                                                     37
                         PE12/TIOC4A
                PE13/TIOC4B/MRES           90                                                                                                                                  36

                                           91                                                                                                                                  35

                                           92                                                                                                                                  34

                                           93                                                                                                                                  33

                                           94                                                                                                                                  32

                                           95                                                                                                                                  31

                                           96                                                                                                                                  30

                                           97                                                                                                                                  29

                                           98                                                                                                                                  28

                                           99                                                                                                                                  27

                                           100                                                                                                                                 26

                                                1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

                                               PE14/DACK0/TIOC4C
                                                   PE15/DACK1/TIOC4D/IRQOUT

                                                        VCC
                                                             VCL
                                                                  VSS
                                                                       PC0/A0/POE0/TDI
                                                                            PC1/A1/TDO
                                                                                 PC2/A2/TCK
                                                                                      PC3/A3/TMS
                                                                                          PC4/A4/TRST
                                                                                               PC5/A5
                                                                                                    PC6/A6
                                                                                                         PC7/A7
                                                                                                              VCC
                                                                                                                   VSS
                                                                                                                        PC8/A8
                                                                                                                             PC9/A9
                                                                                                                                  PC10/A10
                                                                                                                                       PC11/A11
                                                                                                                                            PC12/A12
                                                                                                                                                PC13/A13/IRQ0
                                                                                                                                                     PC14/A14/IRQ1
                                                                                                                                                          PC15/A15/IRQ2
                                                                                                                                                               VCC
                                                                                                                                                                    VSS

                                                Figure 1.5 SH7243 Pin Assignment

R01UH0229EJ0300 Rev.3.00                                                                                                                                                           Page 13 of 1778
Mar 23, 2011
Section 1 Overview                                              SH7280 Group, SH7243 Group

1.4 Pin Functions

Table 1.2 lists functions of each pin.

Table 1.2 Pin Functions

Classification      Symbol I/O Name                   Function
Power supply
                    VCC     Input       Power supply  Power supply pins. All the VCC pins
Clock                                                 must be connected to the system
                                                      power supply. This LSI does not
                                                      operate correctly if there is a pin left
                                                      open.

                    VSS     Input Ground              Ground pins. All the VSS pins must be
                                                      connected to the system power supply
                                                      (0 V). This LSI does not operate
                                                      correctly if there is a pin left open.

                    VCL     Input Internal step- External capacitance pins for internal

                                        down power step-down power supply. All the VCL

                                        supply        pins must be connected to VSS via a

                                                      0.47-F capacitor (should be placed

                                                      close to the pins).

                    PLLVSS  Input Ground for PLL Ground pin for the on-chip PLL
                                                              oscillator.

                    EXTAL   Input       External clock Connected to a crystal resonator.
                                                               An external clock signal may also be
                                                               input to the EXTAL pin.

                    XTAL    Output Crystal            Connected to a crystal resonator.

                    USBEXTAL Input Crystal for USB Connected to a resonator for the USB.

                    USBXTAL Output Crystal for USB Connected to a resonator for the USB.

                    CK      Output System clock Supplies the system clock to external

                                                      devices.

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SH7280 Group, SH7243 Group                                                  Section 1 Overview

Classification  Symbol I/O Name                     Function
Operating mode
control         MD1, MD0 Input Mode set             Sets the operating mode. Do not
                                                    change the signal levels on these pins
System control                                      during operation.

                ASEMD0 Input Debugging              Enables the E10A-USB emulator
                                            mode    functions.

                                                    Input a high level to operate the LSI in
                                                    normal mode (not in debugging
                                                    mode). To operate it in debugging
                                                    mode, apply a low level to this pin on
                                                    the user system board.

                FWE         Input Flash memory      Pin for flash memory. Flash memory
                                      write enable  can be protected against writing or
                RES                                 erasure through this pin.
                MRES
                WDTOVF      Input Power-on reset This LSI enters the power-on reset
                                                              state when this signal goes low.

                            Input Manual reset      This LSI enters the manual reset state
                                                    when this signal goes low.

                            Output Watchdog timer Outputs an overflow signal from the

                            overflow                WDT.

                BREQ        Input Bus-mastership A low level is input to this pin when an
                BACK
                            request                 external device requests the release

                                                    of the bus mastership.

                            Output Bus-mastership   Indicates that the bus mastership has
                                      request
                                      acknowledge   been released to an external device.
                                                    Reception of the BACK signal informs
                                                    the device which has output the
                                                    BREQ signal that it has acquired the
                                                    bus.

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Mar 23, 2011
Section 1 Overview                                                   SH7280 Group, SH7243 Group

Classification      Symbol        I/O Name                Function
Interrupts
                    NMI           Input Non-maskable Non-maskable interrupt request pin.
Address bus
Data bus                                 interrupt        Fix it high when not in use.
Bus control
                    IRQ7 to IRQ0  Input  Interrupt        Maskable interrupt request pins.
                    IRQOUT               requests 7 to 0  Level-input or edge-input detection
                                                          can be selected. When the edge-input
                                                          detection is selected, the rising edge,
                                                          falling edge, or both edges can also
                                                          be selected.

                                  Output Interrupt request Indicates that an interrupt has

                                         output           occurred, enabling external devices to

                                                          be informed of an interrupt occurrence

                                                          even while the bus mastership is

                                                          released.

                    A25 to A0     Output Address bus      Outputs addresses. (A25 to A21 are
                                                          available only in the SH7286.)

                    D31 to D0     I/O Data bus            Bidirectional data bus. (D31 to D16
                                                          are available only in the SH7286.)
                    CS7 to CS0    Output Chip select 7
                    RD                      to 0          Chip-select signals for external
                                                          memory or devices.
                                  Output Read
                                                          Indicates that data is read from an
                                                          external device.

                    RD/WR         Output Read/write       Read/write signal.
                    BS            Output Bus start        Bus-cycle start signal.

                    AH            Output Address hold     Address hold timing signal for the
                    FRAME         Output Frame signal     device that uses the address/data-
                                                          multiplexed bus.

                                                          In burst MPX-I/O interface mode,
                                                          negated before the last bus cycle to
                                                          indicate that the next bus cycle is the
                                                          last access (only in SH7286)

                    WAIT          Input Wait              Input signal for inserting a wait cycle
                    WRHH                                  into the bus cycles during access to
                    WRHL                                  the external space.

                                  Output Write to HH byte Indicates a write access to bits 31 to
                                                                    24 of data of external memory or
                                                                    device (only in SH7286).

                                  Output Write to HL byte Indicates a write access to bits 23 to
                                                                    16 of data of external memory or
                                                                    device (only in SH7286).

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SH7280 Group, SH7243 Group                                           Section 1 Overview

Classification Symbol             I/O     Name            Function

Bus control  WRH                  Output Write to upper Indicates a write access to bits 15 to 8

                                          byte            of data of external memory or device.

             WRL                  Output Write to lower Indicates a write access to bits 7 to 0

                                          byte            of data of external memory or device.

             DQMUU                Output HH byte          Selects bits D31 to D24 when SDRAM
                                              selection   is connected (only in SH7286).

             DQMUL                Output HL byte          Selects bits D23 to D16 when SDRAM
                                              selection   is connected (only in SH7286).

             DQMLU                Output Upper byte       Selects bits D15 to D8 when SDRAM
                                              selection   is connected.

             DQMLL                Output Lower byte       Selects bits D7 to D0 when SDRAM is
                                              selection   connected.

             RASU                 Output RAS              Connected to the RAS pin when
                                  Output CAS              SDRAM is connected (only in
             CASU                 Output RAS              SH7286).
                                  Output CAS
             RASL                                         Connected to the CAS pin when
             CASL                                         SDRAM is connected (only in
             CKE                                          SH7286).
             REFOUT
                                                          Connected to the RAS pin when
                                                          SDRAM is connected.

                                                          Connected to the CAS pin when
                                                          SDRAM is connected.

                                  Output CK enable        Connected to the CKE pin when
                                                          SDRAM is connected.

                                  Output Refresh request Request signal output for refresh

                                          output          execution while the bus mastership is

                                                          released.

Direct memory DREQ0 to            Input   DMA-transfer    Input pins to receive external requests
access controller DREQ3                   request         for DMA transfer (DREQ2 and DREQ3
(DMAC)                                                    are only in SH7286).

                        DACK0 to  Output  DMA-transfer    Output pins for signals indicating
                        DACK3             request accept  acceptance of external requests from
                                                          external devices (DACK2 and DACK3
                                                          are only in SH7286).

             TEND1,               Output DMA-transfer Output pins for DMA transfer end.
             TEND0                            end output

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Mar 23, 2011
Section 1 Overview                                                   SH7280 Group, SH7243 Group

Classification Symbol             I/O Name                 Function

Multi-function      TCLKA,        Input MTU2 timer clock External clock input pins for the
timer pulse unit    TCLKB,
2 (MTU2)            TCLKC,        input                    timer.
                    TCLKD

                    TIOC0A,       I/O MTU2 input           The TGRA_0 to TGRD_0 input
                    TIOC0B,                capture/output  capture input/output compare
                    TIOC0C,                compare         output/PWM output pins.
                    TIOC0D                 (channel 0)

                    TIOC1A,       I/O MTU2 input           The TGRA_1 and TGRB_1 input
                    TIOC1B                 capture/output  capture input/output compare
                                           compare         output/PWM output pins.
                                           (channel 1)

                    TIOC2A,       I/O MTU2 input           The TGRA_2 and TGRB_2 input
                    TIOC2B                 capture/output  capture input/output compare
                                           compare         output/PWM output pins.
                                           (channel 2)

                    TIOC3A,       I/O MTU2 input           The TGRA_3 to TGRD_3 input
                    TIOC3B,                capture/output  capture input/output compare
                    TIOC3C,                compare         output/PWM output pins.
                    TIOC3D                 (channel 3)

                    TIOC4A,       I/O MTU2 input           The TGRA_4 to TGRD_4 input
                    TIOC4B,                capture/output  capture input/output compare
                    TIOC4C,                compare         output/PWM output pins.
                    TIOC4D                 (channel 4)

Port output         TIC5U,        Input MTU2 input         The TGRU_5, TGRV_5, and
enable (POE)        TIC5V,                 capture         TGRW_5 input capture input/dead
                    TIC5W                  (channel 5)     time compensation input pins.

                    POE8 to POE0  Input Port output        Request signal input to place the
                                           control         MTU2 and MTU2S waveform output
                                                           pin in the high impedance state
                                                           (SH7243 has only POE8, POE4,
                                                           POE3, and POE0).

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SH7280 Group, SH7243 Group                            Section 1 Overview

Classification    Symbol    I/O Name                  Function
Multi-function                                        The TGRA_3S to TGRD_3S input
timer pulse unit  TIOC3AS,  I/O MTU2S input           capture input/output compare
2S (MTU2S)        TIOC3BS,            capture/output  output/PWM output pins.
                  TIOC3CS,            compare
Serial            TIOC3DS             (channel 3)     The TGRA_4S to TGRD_4S input
communication                                         capture input/output compare
interface (SCI)   TIOC4AS,  I/O MTU2S input           output/PWM output pins.
                  TIOC4BS,            capture/output
                  TIOC4CS,            compare         The TGRU_5S, TGRV_5S, and
                  TIOC4DS             (channel 4)     TGRW_5S input capture input/dead
                                                      time compensation input pins.
                  TIOC5US,  Input MTU2S input         Data output pins. Only TXD2 and
                  TIOC5VS,            capture         TXD0 are available in the SH7243.
                  TIOC5WS             (channel 5)     Data input pins. Only RXD2 and
                                                      RXD0 are available in the SH7243.
                  TXD4, TXD2 to Output Transmit data  Clock input/output pins. Only SCK2
                  TXD0                                and SCK0 are available in the
                                                      SH7243.
                  RXD4, RXD2 to Input Receive data    Data output pin.
                  RXD0                                Data input pin.
                                                      Clock input/output pin.
                  SCK4, SCK2 to I/O  Serial clock
                  SCK0                                Data input/output pin.
                                                      Data input/output pin.
Serial            TXD3      Output Transmit data      Clock input/output pin.
communication     RXD3      Input Receive data        Chip select input/output pin.
interface with    SCK3      I/O Serial clock
FIFO (SCIF)                 I/O Data
                            I/O Data
Synchronous       SSO       I/O Clock
serial            SSI       I/O Chip select
communication     SSCK
unit (SSU)        SCS

(only in SH7285
and SH7286)

R01UH0229EJ0300 Rev.3.00                              Page 19 of 1778
Mar 23, 2011
Section 1 Overview                                                 SH7280 Group, SH7243 Group

Classification Symbol         I/O    Name              Function
                              Input
Universal serial DrVCC               USB power         Power supply pin for the internal
bus (USB)                            supply            transceiver. Connect it to the 3.3-V
                                                       power supply.
(only in SH7285               Input USB ground
and SH7286) DrVSS                                      Ground pin for the internal
                                                       transceiver.
                    USD+,     I/O USB data
                    USD-                               USB data input/output pins.

                    VBUS      Input Cable connection USB cable connection monitor input

                                     monitor           pin.

                    USPND     Output Suspend state     Outputs a high level when the
                                        output         suspend state is entered.

Controller area     CTx0      Output Transmit data Transmit data pin for CAN bus.
network             CRx0
(RCAN-ET)                     Input Receive data       Receive data pin for CAN bus.

(only in SH7286)

I2C bus             SCL       I/O Serial clock pin Serial clock input/output pin.
                              I/O Serial data pin Serial data input/output pin.
interface 3 (IIC3) SDA

(only in SH7285

and SH7286)

A/D converter AN11 to AN0     Input  Analog input pins Analog input pins. Only AN7 to AN0
                              Input                           are available in the SH7285 and
                              Input                           SH7243.

                    ADTRG     Input  A/D conversion External trigger input pin for starting
                    AVCC      Input
                                     trigger input     A/D conversion.
                              Input
                                     Analog power      Power supply pin for the A/D
                                     supply            converter. Connect this pin to the
                                                       system power supply (VCC) when
                                                       the A/D converter is not used.

                    AVREF            Analog reference Reference voltage pin for the A/D
                    AVSS
                                     power supply      converter.

                                     Analog ground     Ground pin for the A/D converter.
                                                       Connect this pin to the system
                                                       power supply (VSS) when the A/D
                                                       converter is not used.

                    AVREFVSS         Analog reference  Reference ground pin for the A/D
                                     ground            converter. Connect this pin to the
                                                       system power supply (VSS) when
                                                       the A/D converter is not used.

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SH7280 Group, SH7243 Group                                                  Section 1 Overview

Classification Symbol       I/O Name                 Function

D/A converter DA1, DA0      Output Analog output     Analog output pins.
(only in SH7286)                      pins

I/O ports       PA23 to PA21, I/O  General port      19-bit general input/output port pins.
                PA15 to PA0
                                                     Only PA23 to PA21, PA15 to PA12,
                                                     and PA9 to PA0 are available in the
                                                     SH7285.

                                                     Only PA15 to PA12 and PA9 to PA6
                                                     are available in the SH7243.

                PB19 to PB6, I/O   General port      16-bit general input/output port pins.
                PB3 to PB0
                                                     Only PB12 to PB6 and PB3 to PB0
                                                     are available in the SH7285.

                                                     Only PB12, PB11, PB8 to PB6,
                                                     PB1, and PB0 are available in the
                                                     SH7243.

                PC15 to PC0 I/O General port         16-bit general input/output port pins.

                PD31 to PD0 I/O General port         32-bit general input/output port pins.

                                                     Only PD31 to PD24 and PD22 to
                                                     PD0 are available in the SH7285.

                                                     Only PD15 to PD0 are available in
                                                     the SH7243

                PE15 to PE0 I/O General port         16-bit general input/output port pins.

                PF11 to PF0 Input General port       12-bit general input port pins.

                                                     Only PF7 to PF0 are available in the
                                                     SH7285 and SH7243.

User debugging  TCK         Input  Test clock        Test-clock input pin.
interface       TMS         Input
(H-UDI)         TDI         Input  Test mode select Test-mode select signal input pin.

                                   Test data input Serial input pin for instructions and
                                                            data.

                TDO         Output Test data output  Serial output pin for instructions and
                TRST        Input Test reset         data.

                                                     Initialization-signal input pin. Input a
                                                     low level when not using the H-UDI.

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Section 1 Overview                                                SH7280 Group, SH7243 Group

Classification Symbol            I/O Name               Function

Advanced user AUDATA3 to         Output AUD data        Branch destination/source address
debugger (AUD) AUDATA0                                  output pin

                        AUDCK    Output AUD clock       Sync clock output pin
                        AUDSYNC
                                 Output AUD sync signal Data start-position acknowledge-
                                                                     signal output pin

Emulator            ASEBRKAK     Output Break mode      Indicates that the E10A-USB
interface                                  acknowledge  emulator has entered its break
                                                        mode.

                    ASEBRK       Input Break request E10A-USB emulator break input pin.

User break          UBCTRG       Output User break trigger Trigger output pin for UBC condition

controller (UBC)                 output                 match.

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                                Section 2 CPU

2.1 Register Configuration

The register set consists of sixteen 32-bit general registers, four 32-bit control registers, and four
32-bit system registers.

2.1.1 General Registers

Figure 2.1 shows the general registers.

The sixteen 32-bit general registers are numbered R0 to R15. General registers are used for data
processing and address calculation. R0 is also used as an index register. Several instructions have
R0 fixed as their only usable register. R15 is used as the hardware stack pointer (SP). Saving and
restoring the status register (SR) and program counter (PC) in exception handling is accomplished
by referencing the stack using R15.

                            31                                      0

                                R0*1

                                R1

                                R2

                                R3

                                R4

                                R5

                                R6

                                R7

                                R8

                                R9

                                R10

                                R11

                                R12

                                R13

                                                     R14
                                R15, SP (hardware stack pointer)*2

Notes: 1. R0 functions as an index register in the indexed register indirect addressing mode and indexed GBR indirect
                addressing mode. In some instructions, R0 functions as a fixed source register or destination register.

          2. R15 functions as a hardware stack pointer (SP) during exception processing.

                                        Figure 2.1 General Registers

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2.1.2 Control Registers

The control registers consist of four 32-bit registers: the status register (SR), the global base
register (GBR), the vector base register (VBR), and the jump table base register (TBR).

The status register indicates instruction processing states.

The global base register functions as a base address for the GBR indirect addressing mode to
transfer data to the registers of on-chip peripheral modules.

The vector base register functions as the base address of the exception handling vector area
(including interrupts).

The jump table base register functions as the base address of the function table area.

                  31      14 13 9 8 7 6 5 4 3 2 1 0

                          BO CS M Q I[3:0]                         S T Status register (SR)

                  31                                               0
                                                     GBR                Global base register (GBR)

                  31                                               0
                                                     VBR                Vector base register (VBR)

                  31                                               0
                                                     TBR                Jump table base register (TBR)

                             Figure 2.2 Control Registers

(1) Status Register (SR)

Bit: 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

-                 -   -   -  -                            -  -  -  -  -          -           -      -   -  -  -

Initial value: 0  0   0   0  0                            0  0  0  0  0          0           0      0   0  0  0

R/W: R            R   R   R  R                            R  R  R  R  R          R           R      R   R  R  R

Bit: 15 14 13 12 11 10 9                                        8  7  6          5           4      3   2  1  0

-                 BO CS   -  -                            -  M  Q        I[3:0]                     -   -  S  T

Initial value: 0  0   0   0  0                            0  -  -  1  1          1           1      0   0  -  -

R/W: R R/W R/W R             R                            R R/W R/W R/W R/W R/W R/W R                   R R/W R/W

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                Initial

Bit     Bit Name Value R/W       Description

31 to 15 --     All 0 R          Reserved
                                 These bits are always read as 0. The write value should
14      BO      0           R/W  always be 0.
                                 BO Bit
13      CS      0           R/W  Indicates that a register bank has overflowed.
                                 CS Bit
12 to 10 --     All 0 R          Indicates that, in CLIP instruction execution, the value
                                 has exceeded the saturation upper-limit value or fallen
9       M       --          R/W  below the saturation lower-limit value.
                                 Reserved
8       Q       --          R/W  These bits are always read as 0. The write value should
                                 always be 0.
7 to 4  I[3:0]  1111 R/W         M Bit
3, 2    --      All 0 R          Q Bit
                                 Used by the DIV0S, DIV0U, and DIV1 instructions.
1       S       --          R/W  Interrupt Mask Level
                                 Reserved
0       T       --          R/W  These bits are always read as 0. The write value should
                                 always be 0.
                                 S Bit
                                 Specifies a saturation operation for a MAC instruction.
                                 T Bit
                                 True/false condition or carry/borrow bit

(2) Global Base Register (GBR)

GBR is referenced as the base address in a GBR-referencing MOV instruction.
(3) Vector Base Register (VBR)

VBR is referenced as the branch destination base address in the event of an exception or an
interrupt.
(4) Jump Table Base Register (TBR)

TBR is referenced as the start address of a function table located in memory in a
JSR/N@@(disp8,TBR) table-referencing subroutine call instruction.

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2.1.3 System Registers

The system registers consist of four 32-bit registers: the high and low multiply and accumulate
registers (MACH and MACL), the procedure register (PR), and the program counter (PC). MACH
and MACL store the results of multiply or multiply and accumulate operations. PR stores the
return address from a subroutine procedure. PC indicates the program address being executed and
controls the flow of the processing.

31                                 0 Multiply and accumulate register high (MACH) and multiply
                            MACH         and accumulate register low (MACL):
                            MACL         Store the results of multiply or multiply and accumulate operations.

31                                 0 Procedure register (PR):
                               PR        Stores the return address from a subroutine procedure.

31                                 0 Program counter (PC):
                               PC        Indicates the four bytes ahead of the current instruction.

                                   Figure 2.3 System Registers

(1) Multiply and Accumulate Register High (MACH) and Multiply and Accumulate
      Register Low (MACL)

MACH and MACL are used as the addition value in a MAC instruction, and store the result of a
MAC or MUL instruction.

(2) Procedure Register (PR)

PR stores the return address of a subroutine call using a BSR, BSRF, or JSR instruction, and is
referenced by a subroutine return instruction (RTS).

(3) Program Counter (PC)

PC indicates the address of the instruction being executed.

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2.1.4 Register Banks

For the nineteen 32-bit registers comprising general registers R0 to R14, control register GBR, and
system registers MACH, MACL, and PR, high-speed register saving and restoration can be carried
out using a register bank. The register contents are automatically saved in the bank after the CPU
accepts an interrupt that uses a register bank. Restoration from the bank is executed by issuing a
RESBANK instruction in an interrupt processing routine.

For details, refer to section 6.8, Register Banks, and the SH-2A, SH2A-FPU Software Manual.

2.1.5 Initial Values of Registers

Table 2.1 lists the values of the registers after a reset.

Table 2.1 Initial Values of Registers

Classification              Register                        Initial Value
General registers           R0 to R14
                            R15 (SP)                        Undefined

Control registers           SR                              Value of the stack pointer in the vector
                                                            address table
System registers            GBR, TBR
                            VBR                             Bits I[3:0] are 1111 (H'F), BO and CS are
                            MACH, MACL, PR                  0, reserved bits are 0, and other bits are
                            PC                              undefined

                                                            Undefined

                                                            H'00000000

                                                            Undefined

                                                            Value of the program counter in the vector
                                                            address table

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2.2 Data Formats

2.2.1 Data Format in Registers

Register operands are always longwords (32 bits). If the size of memory operand is a byte (8 bits)
or a word (16 bits), it is changed into a longword by expanding the sign-part when loaded into a
register.

                 31                                           0

                                   Longword

                     Figure 2.4 Data Format in Registers

2.2.2 Data Formats in Memory

Memory data formats are classified into bytes, words, and longwords. Memory can be accessed in
8-bit bytes, 16-bit words, or 32-bit longwords. A memory operand of fewer than 32 bits is stored
in a register in sign-extended or zero-extended form.

A word operand should be accessed at a word boundary (an even address of multiple of two bytes:
address 2n), and a longword operand at a longword boundary (an even address of multiple of four
bytes: address 4n). Otherwise, an address error will occur. A byte operand can be accessed at any
address.

Only big-endian byte order can be selected for the data format.

Data formats in memory are shown in figure 2.5.

                                   Address m + 1        Address m + 3

                             Address m         Address m + 2

                             31         23     15       7           0

                             Byte        Byte     Byte        Byte

                 Address 2n        Word                 Word
                 Address 4n
                                            Longword

                     Figure 2.5 Data Formats in Memory

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2.2.3 Immediate Data Format

Byte (8-bit) immediate data is located in an instruction code. Immediate data accessed by the
MOV, ADD, and CMP/EQ instructions is sign-extended and handled in registers as longword
data. Immediate data accessed by the TST, AND, OR, and XOR instructions is zero-extended and
handled as longword data. Consequently, AND instructions with immediate data always clear the
upper 24 bits of the destination register.

20-bit immediate data is located in the code of a MOVI20 or MOVI20S 32-bit transfer instruction.
The MOVI20 instruction stores immediate data in the destination register in sign-extended form.
The MOVI20S instruction shifts immediate data by eight bits in the upper direction, and stores it
in the destination register in sign-extended form.

Word or longword immediate data is not located in the instruction code, but rather is stored in a
memory table. The memory table is accessed by an immediate data transfer instruction (MOV)
using the PC relative addressing mode with displacement.

See examples given in section 2.3.1 (10), Immediate Data.

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2.3 Instruction Features

2.3.1 RISC-Type Instruction Set

Instructions are RISC type. This section details their functions.

(1) 16-Bit Fixed-Length Instructions

Basic instructions have a fixed length of 16 bits, improving program code efficiency.

(2) 32-Bit Fixed-Length Instructions

The SH-2A additionally features 32-bit fixed-length instructions, improving performance and ease
of use.

(3) One Instruction per State

Each basic instruction can be executed in one cycle using the pipeline system.

(4) Data Length

Longword is the standard data length for all operations. Memory can be accessed in bytes, words,
or longwords. Byte or word data in memory is sign-extended and handled as longword data.
Immediate data is sign-extended for arithmetic operations or zero-extended for logic operations. It
is also handled as longword data.

Table 2.2 Sign Extension of Word Data

SH2-A CPU                 Description                              Example of Other CPU
                                                                   ADD.W #H'1234,R0
MOV.W          @(disp,PC),R1 Data is sign-extended to 32 bits,
ADD
               R1,R0      and R1 becomes H'00001234. It is
.DATA.W                   next operated upon by an ADD

               .........  instruction.

               H'1234

Note: @(disp, PC) accesses the immediate data.

(5) Load-Store Architecture

Basic operations are executed between registers. For operations that involve memory access, data
is loaded to the registers and executed (load-store architecture). Instructions such as AND that
manipulate bits, however, are executed directly in memory.

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(6) Delayed Branch Instructions

With the exception of some instructions, unconditional branch instructions, etc., are executed as
delayed branch instructions. With a delayed branch instruction, the branch is taken after execution
of the instruction immediately following the delayed branch instruction. This reduces disturbance
of the pipeline control when a branch is taken.

In a delayed branch, the actual branch operation occurs after execution of the slot instruction.
However, instruction execution such as register updating excluding the actual branch operation, is
performed in the order of delayed branch instruction  delay slot instruction. For example, even
though the contents of the register holding the branch destination address are changed in the delay
slot, the branch destination address remains as the register contents prior to the change.

Table 2.3 Delayed Branch Instructions

SH-2A CPU                   Description              Example of Other CPU

BRA  TRGET                  Executes the ADD before  ADD.W R1,R0
                            branching to TRGET.
ADD  R1,R0                                           BRA  TRGET

(7) Unconditional Branch Instructions with No Delay Slot

The SH-2A additionally features unconditional branch instructions in which a delay slot
instruction is not executed. This eliminates unnecessary NOP instructions, and so reduces the code
size.

(8) Multiply/Multiply-and-Accumulate Operations

16-bit 16-bit  32-bit multiply operations are executed in one to two cycles. 16-bit 16-bit +
64-bit  64-bit multiply-and-accumulate operations are executed in two to three cycles. 32-bit
32-bit  64-bit multiply and 32-bit 32-bit + 64-bit  64-bit multiply-and-accumulate
operations are executed in two to four cycles.

(9) T Bit

The T bit in the status register (SR) changes according to the result of the comparison. Whether a
conditional branch is taken or not taken depends upon the T bit condition (true/false). The number
of instructions that change the T bit is kept to a minimum to improve the processing speed.

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Mar 23, 2011
Section 2 CPU                                               SH7280 Group, SH7243 Group

Table 2.4 T Bit

SH-2A CPU                  Description                      Example of Other CPU
                                                            CMP.W R1,R0
CMP/GE R1,R0               T bit is set when R0  R1.        BGE TRGET0
                           The program branches to TRGET0   BLT TRGET1
BT             TRGET0      when R0  R1 and to TRGET1
                           when R0 < R1.                    SUB.W #1,R0
BF             TRGET1                                       BEQ TRGET
                           T bit is not changed by ADD.
ADD            #-1,R0      T bit is set when R0 = 0.
CMP/EQ         #0,R0       The program branches if R0 = 0.
BT             TRGET

(10) Immediate Data

Byte immediate data is located in an instruction code. Word or longword immediate data is not
located in instruction codes but in a memory table. The memory table is accessed by an immediate
data transfer instruction (MOV) using the PC relative addressing mode with displacement.

With the SH-2A, 17- to 28-bit immediate data can be located in an instruction code. However, for
21- to 28-bit immediate data, an OR instruction must be executed after the data is transferred to a
register.

Table 2.5 Immediate Data Accessing

Classification         SH-2A CPU                            Example of Other CPU
                                                            MOV.B #H'12,R0
8-bit immediate        MOV        #H'12,R0                  MOV.W #H'1234,R0
                                                            MOV.L #H'12345,R0
16-bit immediate       MOVI20     #H'1234,R0                MOV.L #H'1234567,R0

20-bit immediate       MOVI20     #H'12345,R0               MOV.L #H'12345678,R0

28-bit immediate       MOVI20S #H'12345,R0

                       OR         #H'67,R0

32-bit immediate       MOV.L      @(disp,PC),R0

                                  .................

                       .DATA.L H'12345678

Note: @(disp, PC) accesses the immediate data.

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SH7280 Group, SH7243 Group                                                 Section 2 CPU

(11) Absolute Address

When data is accessed by an absolute address, the absolute address value should be placed in the
memory table in advance. That value is transferred to the register by loading the immediate data
during the execution of the instruction, and the data is accessed in register indirect addressing
mode.

With the SH-2A, when data is referenced using an absolute address not exceeding 28 bits, it is also
possible to transfer immediate data located in the instruction code to a register and to reference the
data in register indirect addressing mode. However, when referencing data using an absolute
address of 21 to 28 bits, an OR instruction must be used after the data is transferred to a register.

Table 2.6 Absolute Address Accessing

Classification   SH-2A CPU                           Example of Other CPU
Up to 20 bits
21 to 28 bits    MOVI20 #H'12345,R1                  MOV.B @H'12345,R0

29 bits or more  MOV.B @R1,R0

                 MOVI20S #H'12345,R1                 MOV.B @H'1234567,R0

                 OR              #H'67,R1

                 MOV.B @R1,R0

                 MOV.L @(disp,PC),R1                 MOV.B @H'12345678,R0

                 MOV.B @R1,R0

                                 ..................

                 .DATA.L H'12345678

(12) 16-Bit/32-Bit Displacement

When data is accessed by 16-bit or 32-bit displacement, the displacement value should be placed
in the memory table in advance. That value is transferred to the register by loading the immediate
data during the execution of the instruction, and the data is accessed in the indexed indirect
register addressing mode.

Table 2.7 Displacement Accessing

Classification   SH-2A CPU                           Example of Other CPU

16-bit displacement MOV.W        @(disp,PC),R0       MOV.W @(H'1234,R1),R2

                 MOV.W           @(R0,R1),R2

                                 ..................

                 .DATA.W H'1234

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2.3.2 Addressing Modes

Addressing modes and effective address calculation are as follows:

Table 2.8 Addressing Modes and Effective Addresses

Addressing       Instruction
Mode
                 Format       Effective Address Calculation                        Equation

Register direct Rn            The effective address is register Rn. (The operand --
                              is the contents of register Rn.)

Register indirect @Rn         The effective address is the contents of register Rn. Rn

                              Rn                    Rn

Register indirect @Rn+        The effective address is the contents of register Rn. Rn
with post-
increment                     A constant is added to the contents of Rn after the  (After
                              instruction is executed. 1 is added for a byte       instruction
                              operation, 2 for a word operation, and 4 for a       execution)
                              longword operation.
                                                                                   Byte:

                              Rn                    Rn                             Rn + 1  Rn

                                  Rn + 1/2/4 +                                     Word:

                                                                                               Rn + 2  Rn

                              1/2/4

                                                                                               Longword:

                                                                                   Rn + 4  Rn

Register indirect @-Rn        The effective address is the value obtained by       Byte:
with pre-                     subtracting a constant from Rn. 1 is subtracted for  Rn 1  Rn
decrement                     a byte operation, 2 for a word operation, and 4 for
                              a longword operation.                                Word:
                                                                                   Rn 2  Rn
                              Rn                Rn 1/2/4
                                  Rn 1/2/4                                      Longword:
                                                                                   Rn 4  Rn
                              1/2/4                                                (Instruction is
                                                                                   executed with
                                                                                   Rn after this
                                                                                   calculation)

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SH7280 Group, SH7243 Group                                                               Section 2 CPU

Addressing    Instruction
Mode
              Format         Effective Address Calculation                            Equation

Register indirect @(disp:4,  The effective address is the sum of Rn and a 4-bit Byte:

with          Rn)            displacement (disp). The value of disp is zero- Rn + disp

displacement                 extended, and remains unchanged for a byte               Word:
                             operation, is doubled for a word operation, and is       Rn + disp 2
                             quadrupled for a longword operation.
                                                                                      Longword:
                                      Rn                                              Rn + disp 4

                                     disp                    +     Rn + disp 1/2/4
                             (zero-extended)

                                             

                                  1/2/4

Register indirect @(disp:12, The effective address is the sum of Rn and a 12-         Byte:
                                                                                      Rn + disp
with          Rn)            bit
                                                                                      Word:
displacement                 displacement (disp). The value of disp is zero-          Rn + disp

                             extended.                                                Longword:
                                                                                      Rn + disp
                                  Rn

                                                          +        Rn + disp

                                    disp
                             (zero-extended)

Indexed register @(R0,Rn) The effective address is the sum of Rn and R0.              Rn + R0
indirect

                                                               Rn

                                                 +                 Rn + R0

                                  R0

GBR indirect  @(disp:8,      The effective address is the sum of GBR value Byte:
with          GBR)
displacement                 and an 8-bit displacement (disp). The value of GBR + disp

                             disp is zero-extended, and remains unchanged for Word:
                             a byte operation, is doubled for a word operation, GBR + disp
                             and is quadrupled for a longword operation.
                                                                                      2

                                  GBR                                                 Longword:
                                                                                      GBR + disp
                                  disp                          +       GBR           4
                                                                   + disp 1/2/4
                             (zero-extended)

                                             

                                  1/2/4

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Section 2 CPU                                                            SH7280 Group, SH7243 Group

Addressing       Instruction
Mode
                 Format       Effective Address Calculation                       Equation
Indexed GBR                                                                       GBR + R0
indirect         @(R0, GBR) The effective address is the sum of GBR value
                                    and R0.

                              GBR

                                                  +     GBR + R0

                              R0

TBR duplicate    @@           The effective address is the sum of TBR value       Contents of
indirect with    (disp:8,     and an 8-bit displacement (disp). The value of      address (TBR
displacement     TBR)         disp is zero-extended, and is multiplied by 4.      + disp 4)

                              TBR

                              disp                +        TBR
                                                        + disp 4
                              (zero-extended)
                                                           (TBR
                                                       + disp 4)

                              4

PC indirect with @(disp:8,    The effective address is the sum of PC value and    Word:
displacement PC)              an 8-bit displacement (disp). The value of disp is  PC + disp 2
                              zero-extended, and is doubled for a word
                              operation, and quadrupled for a longword            Longword:
                              operation. For a longword operation, the lowest     PC &
                              two bits of the PC value are masked.                H'FFFFFFFC
                                                                                  + disp 4

                                      PC           (for longword)
                                               &
                               H'FFFFFFFC
                                     disp               PC + disp 2

                              (zero-extended)        +             or
                                                        PC & H'FFFFFFFC

                                                        + disp 4

                                               

                              2/4

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SH7280 Group, SH7243 Group                                                    Section 2 CPU

Addressing   Instruction
Mode
             Format         Effective Address Calculation                     Equation
PC relative                                                                   PC + disp 2
             disp:8         The effective address is the sum of PC value and
                            the value that is obtained by doubling the sign-
                            extended 8-bit displacement (disp).

                                 PC

                                 disp              +  PC + disp 2

                            (sign-extended)

                                             

                                 2

             disp:12        The effective address is the sum of PC value and  PC + disp 2
                            the value that is obtained by doubling the sign-
                            extended 12-bit displacement (disp).

                                 PC

                                 disp              +  PC + disp 2

                            (sign-extended)

                                             

                                 2

             Rn             The effective address is the sum of PC value and PC + Rn

                            Rn.

                                 PC

                                                +     PC + Rn

                                 Rn

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Addressing       Instruction
Mode
                 Format       Effective Address Calculation                      Equation
Immediate
                 #imm:20 The 20-bit immediate data (imm) for the MOVI20 --
                                   instruction is sign-extended.

                              31        19      0

                                Sign-   imm (20 bits)
                              extended

                              The 20-bit immediate data (imm) for the MOVI20S --
                              instruction is shifted by eight bits to the left, the
                              upper bits are sign-extended, and the lower bits are
                              padded with zero.

                              31 27          8         0

                                  imm (20 bits) 00000000

                              Sign-extended

                 #imm:8       The 8-bit immediate data (imm) for the TST, AND, --
                 #imm:8       OR, and XOR instructions is zero-extended.
                 #imm:8
                 #imm:3       The 8-bit immediate data (imm) for the MOV, ADD, --
                              and CMP/EQ instructions is sign-extended.

                              The 8-bit immediate data (imm) for the TRAPA       --

                              instruction is zero-extended and then quadrupled.

                              The 3-bit immediate data (imm) for the BAND, BOR, --
                              BXOR, BST, BLD, BSET, and BCLR instructions
                              indicates the target bit location.

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2.3.3 Instruction Format

The instruction formats and the meaning of source and destination operands are described below.
The meaning of the operand depends on the instruction code. The symbols used are as follows:

xxxx: Instruction code
mmmm: Source register
nnnn: Destination register
iiii: Immediate data
dddd: Displacement

Table 2.9 Instruction Formats

Instruction Formats            Source               Destination                 Example
                               Operand              Operand                     NOP
0 format
                               --                   --

15                          0

    xxxx xxxx xxxx xxxx

n format                       --                   nnnn: Register              MOVT Rn

15                          0                       direct

xxxx nnnn xxxx xxxx            Control register or nnnn: Register               STS      MACH,Rn

                               system register      direct

                               R0 (Register direct) nnnn: Register              DIVU R0,Rn
                                                           direct

                               Control register or  nnnn: Register              STC.L SR,@-Rn
                               system register      indirect with pre-
                                                    decrement

                               mmmm: Register       R15 (Register               MOVMU.L Rm,@-R15
                               direct               indirect with pre-
                                                    decrement)

                               R15 (Register        nnnn: Register              MOVMU.L @R15+,Rn
                               indirect with post-  direct
                               increment)

                               R0 (Register direct) nnnn: (Register             MOV.L R0,@Rn+
                                                           indirect with post-
                                                           increment)

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Instruction Formats         Source               Destination         Example
                            Operand              Operand

m format                    mmmm: Register Control register or LDC Rm,SR

15                       0  direct               system register

    xxxx mmmm xxxx xxxx     mmmm: Register       Control register or LDC.L @Rm+,SR
                            indirect with post-  system register
                            increment

                            mmmm: Register --                        JMP @Rm
                            indirect

                            mmmm: Register       R0 (Register direct) MOV.L @-Rm,R0
                            indirect with pre-
                            decrement

                            mmmm: PC relative --                     BRAF Rm
                            using Rm

nm format                   mmmm: Register nnnn: Register            ADD Rm,Rn

15                       0  direct               direct

    xxxx nnnn mmmm xxxx     mmmm: Register nnnn: Register            MOV.L Rm,@Rn

                            direct               indirect

                            mmmm: Register MACH, MACL                MAC.W @Rm+,@Rn+
                            indirect with post-
                            increment (multiply-
                            and-accumulate)

                            nnnn*: Register
                            indirect with post-
                            increment (multiply-
                            and-accumulate)

                            mmmm: Register       nnnn: Register      MOV.L @Rm+,Rn
                            indirect with post-  direct
                            increment

                            mmmm: Register       nnnn: Register      MOV.L Rm,@-Rn
                            direct               indirect with pre-
                                                 decrement

                            mmmm: Register nnnn: Indexed             MOV.L
                                                                     Rm,@(R0,Rn)
                            direct               register indirect

md format                   mmmmdddd:            R0 (Register direct) MOV.B
                            Register indirect                                @(disp,Rm),R0
15                       0  with displacement

    xxxx xxxx mmmm dddd

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Instruction Formats             Source             Destination                 Example
                                Operand            Operand

nd4 format                      R0 (Register direct) nnnndddd:                 MOV.B
                                                            Register indirect  R0,@(disp,Rn)
15                          0                               with displacement

    xxxx xxxx nnnn dddd

nmd format                      mmmm: Register     nnnndddd: Register MOV.L
                                direct
15                          0                      indirect with               Rm,@(disp,Rn)

    xxxx nnnn mmmm dddd                            displacement

                                mmmmdddd:          nnnn: Register              MOV.L
                                Register indirect  direct                      @(disp,Rm),Rn
                                with displacement

nmd12 format                    mmmm: Register     nnnndddd: Register MOV.L
                                direct
32                          16                     indirect with               Rm,@(disp12,Rn)

xxxx nnnn mmmm xxxx                                displacement

15                          0   mmmmdddd:          nnnn: Register              MOV.L
                                Register indirect  direct                      @(disp12,Rm),Rn
xxxx dddd dddd dddd             with displacement

d format                        dddddddd: GBR      R0 (Register direct) MOV.L
                                indirect with                                  @(disp,GBR),R0
15                          0   displacement

    xxxx xxxx dddd dddd

                                R0 (Register direct) dddddddd: GBR             MOV.L
                                                            indirect with      R0,@(disp,GBR)
                                                            displacement

                                dddddddd: PC       R0 (Register direct) MOVA
                                relative with                                  @(disp,PC),R0
                                displacement

                                dddddddd: TBR --                               JSR/N
                                duplicate indirect                             @@(disp8,TBR)
                                with displacement

                                dddddddd: PC       --                          BF       label

                                relative

d12 format                      dddddddddddd: PC --                            BRA label
                                relative
15                          0                                                  (label = disp +
                                                                               PC)
    xxxx dddd dddd dddd

nd8 format                      dddddddd: PC       nnnn: Register              MOV.L
                                relative with      direct                      @(disp,PC),Rn
15                          0   displacement

    xxxx nnnn dddd dddd

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Instruction Formats          Source                 Destination     Example
                             Operand                Operand
                             iiiiiiii: Immediate
i format                                            Indexed GBR     AND.B
                             iiiiiiii: Immediate    indirect        #imm,@(R0,GBR)
15                        0  iiiiiiii: Immediate
                             iiiiiiii: Immediate
    xxxx xxxx iiii iiii                             R0 (Register direct) AND #imm,R0

                                                    --              TRAPA #imm

ni format                                           nnnn: Register direct ADD #imm,Rn

15                        0

    xxxx nnnn iiii iiii

ni3 format                   nnnn: Register direct --               BLD        #imm3,Rn
                                                                               #imm3,Rn
15                        0  iii: Immediate

    xxxx xxxx nnnn x iii     --                     nnnn: Register direct BST

                                                    iii: Immediate

ni20 format                  iiiiiiiiiiiiiiiiiiii:  nnnn: Register direct MOVI20
                             Immediate                                           #imm20, Rn
32                   16

xxxx nnnn iiii xxxx

15                        0

iiii iiii iiii iiii

nid format                   nnnndddddddddddd: --                   BLD.B
                             Register indirect with                 #imm3,@(disp12,Rn
32                   16      displacement                           )

xxxx nnnn xiii xxxx

15                        0  iii: Immediate
                             --
xxxx dddd dddd dddd                                 nnnndddddddddddd: BST.B

                                                    Register indirect with #imm3,@(disp12,Rn

                                                    displacement    )

                                                    iii: Immediate

Note: * In multiply-and-accumulate instructions, nnnn is the source register.

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2.4 Instruction Set

2.4.1 Instruction Set by Classification

Table 2.10 lists the instructions according to their classification.

Table 2.10 Classification of Instructions

                            Operation                                              No. of
                                                                                   Instructions
Classification Types Code              Function

Data transfer 13            MOV        Data transfer                               62

                                       Immediate data transfer

                                       Peripheral module data transfer

                                       Structure data transfer

                                       Reverse stack transfer

                            MOVA       Effective address transfer

                            MOVI20 20-bit immediate data transfer

                            MOVI20S 20-bit immediate data transfer

                                       8-bit left-shit

                            MOVML      R0Rn register save/restore
                            MOVMU      RnR14 and PR register save/restore

                            MOVRT T bit inversion and transfer to Rn

                            MOVT       T bit transfer

                            MOVU Unsigned data transfer

                            NOTT       T bit inversion

                            PREF       Prefetch to operand cache

                            SWAP       Swap of upper and lower bytes

                            XTRCT Extraction of the middle of registers connected

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                     Operation                                                   No. of
                                                                                 Instructions
Classification Types Code       Function

Arithmetic       26  ADD        Binary addition                                  40

operations           ADDC       Binary addition with carry

                     ADDV       Binary addition with overflow check

                     CMP/cond Comparison

                     CLIPS      Signed saturation value comparison

                     CLIPU      Unsigned saturation value comparison

                     DIVS       Signed division (32 32)

                     DIVU       Unsigned division (32 32)

                     DIV1       One-step division

                     DIV0S      Initialization of signed one-step division

                     DIV0U      Initialization of unsigned one-step division

                     DMULS Signed double-precision multiplication

                     DMULU Unsigned double-precision multiplication

                     DT         Decrement and test

                     EXTS       Sign extension

                     EXTU       Zero extension

                     MAC        Multiply-and-accumulate, double-precision
                                multiply-and-accumulate operation

                     MUL        Double-precision multiply operation

                     MULR       Signed multiplication with result storage in Rn

                     MULS       Signed multiplication

                     MULU       Unsigned multiplication

                     NEG        Negation

                     NEGC       Negation with borrow

                     SUB        Binary subtraction

                     SUBC       Binary subtraction with borrow

                     SUBV       Binary subtraction with underflow

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SH7280 Group, SH7243 Group                                                        Section 2 CPU

                            Operation                                             No. of
                                                                                  Instructions
Classification Types Code              Function

Logic       6               AND        Logical AND                                14

operations                  NOT        Bit inversion

                            OR         Logical OR

                            TAS        Memory test and bit set

                            TST        Logical AND and T bit set

                            XOR        Exclusive OR

Shift       12              ROTL       One-bit left rotation                      16

                            ROTR       One-bit right rotation

                            ROTCL One-bit left rotation with T bit

                            ROTCR One-bit right rotation with T bit

                            SHAD       Dynamic arithmetic shift

                            SHAL       One-bit arithmetic left shift

                            SHAR       One-bit arithmetic right shift

                            SHLD       Dynamic logical shift

                            SHLL       One-bit logical left shift

                            SHLLn n-bit logical left shift

                            SHLR       One-bit logical right shift

                            SHLRn n-bit logical right shift

Branch      10              BF         Conditional branch, conditional delayed    15

                                       branch (branch when T = 0)

                            BT         Conditional branch, conditional delayed

                                       branch (branch when T = 1)

                            BRA        Unconditional delayed branch

                            BRAF       Unconditional delayed branch

                            BSR        Delayed branch to subroutine procedure

                            BSRF       Delayed branch to subroutine procedure

                            JMP        Unconditional delayed branch

                            JSR        Branch to subroutine procedure

                                       Delayed branch to subroutine procedure

                            RTS        Return from subroutine procedure

                                       Delayed return from subroutine procedure

                            RTV/N      Return from subroutine procedure with Rm
                                       R0 transfer

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Section 2 CPU                                                   SH7280 Group, SH7243 Group

                     Operation                                              No. of
                                                                            Instructions
Classification Types Code       Function

System           14  CLRT       T bit clear                                 36

control              CLRMAC MAC register clear

                     LDBANK Register restoration from specified register
                                     bank entry

                     LDC        Load to control register

                     LDS        Load to system register

                     NOP        No operation

                     RESBANK Register restoration from register bank

                     RTE        Return from exception handling

                     SETT       T bit set

                     SLEEP Transition to power-down mode

                     STBANK Register save to specified register bank entry

                     STC        Store control register data

                     STS        Store system register data

                     TRAPA Trap exception handling

Bit              10  BAND       Bit AND                                     14

manipulation         BCLR       Bit clear

                     BLD        Bit load

                     BOR        Bit OR

                     BSET       Bit set

                     BST        Bit store

                     BXOR       Bit exclusive OR

                     BANDNOT Bit NOT AND

                     BORNOT Bit NOT OR

                     BLDNOT Bit NOT load

Total:           91                                                         197

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The table below shows the format of instruction codes, operation, and execution states. They are
described by using this format according to their classification.

                                                                                  Execution

Instruction               Instruction Code Operation                              States           T Bit

Indicated by mnemonic.    Indicated in MSB            Indicates summary of        Value when no    Value of T bit after
                          LSB order.                  operation.                  wait states are  instruction is
                                                                                  inserted.*1      executed.

[Legend]                  [Legend]                    [Legend]                                     Explanation of
Rm: Source register                                   , : Transfer direction                       Symbols
Rn: Destination register  mmmm: Source register       (xx): Memory operand
imm: Immediate data                                   M/Q/T: Flag bits in SR                       --: No change
disp: Displacement*2      nnnn: Destination register  &: Logical AND of each bit
                            0000: R0                  |: Logical OR of each bit
                            0001: R1                  ^: Exclusive logical OR of
                            .........
                            1111: R15                       each bit

                          iiii: Immediate data

                          dddd: Displacement

                                                      ~: Logical NOT of each bit

                                                      <
                                                                              >>n: n-bit right shift

Notes: 1. Instruction execution cycles: The execution cycles shown in the table are minimums. In
               practice, the number of instruction execution states will be increased in cases such as
               the following:
               a. When there is a conflict between an instruction fetch and a data access
               b. When the destination register of a load instruction (memory  register) is the same
                    as the register used by the next instruction.

          2. Depending on the operand size, displacement is scaled by 1, 2, or 4. For details,
               refer to the SH-2A, SH2A-FPU Software Manual.

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2.4.2 Data Transfer Instructions

Table 2.11 Data Transfer Instructions

                                                                          Execu-  Compatibility

                                                                          tion    SH2,

Instruction           Instruction Code  Operation                         Cycles T Bit SH2E SH4 SH-2A

MOV    #imm,Rn        1110nnnniiiiiiii imm  sign extension  Rn 1                   Yes Yes Yes

MOV.W @(disp,PC),Rn   1001nnnndddddddd (disp 2 + PC)  sign              1        Yes Yes Yes
                                                      extension  Rn

MOV.L @(disp,PC),Rn   1101nnnndddddddd (disp 4 + PC)  Rn                1        Yes Yes Yes

MOV    Rm,Rn          0110nnnnmmmm0011 Rm  Rn                             1        Yes Yes Yes

MOV.B Rm,@Rn          0010nnnnmmmm0000 Rm  (Rn)                           1        Yes Yes Yes

MOV.W Rm,@Rn          0010nnnnmmmm0001 Rm  (Rn)                           1        Yes Yes Yes

MOV.L Rm,@Rn          0010nnnnmmmm0010 Rm  (Rn)                           1        Yes Yes Yes

MOV.B @Rm,Rn          0110nnnnmmmm0000 (Rm)  sign extension  Rn 1                  Yes Yes Yes

MOV.W @Rm,Rn          0110nnnnmmmm0001 (Rm)  sign extension  Rn 1                  Yes Yes Yes

MOV.L @Rm,Rn          0110nnnnmmmm0010 (Rm)  Rn                           1        Yes Yes Yes

MOV.B Rm,@-Rn         0010nnnnmmmm0100 Rn-1  Rn, Rm  (Rn)                 1        Yes Yes Yes

MOV.W Rm,@-Rn         0010nnnnmmmm0101 Rn-2  Rn, Rm  (Rn)                 1        Yes Yes Yes

MOV.L Rm,@-Rn         0010nnnnmmmm0110 Rn-4  Rn, Rm  (Rn)                 1        Yes Yes Yes

MOV.B @Rm+,Rn         0110nnnnmmmm0100 (Rm)  sign extension  Rn, 1                 Yes Yes Yes
                                                      Rm + 1  Rm

MOV.W @Rm+,Rn         0110nnnnmmmm0101 (Rm)  sign extension  Rn, 1                 Yes Yes Yes
                                                      Rm + 2  Rm

MOV.L @Rm+,Rn         0110nnnnmmmm0110 (Rm)  Rn, Rm + 4  Rm 1                      Yes Yes Yes
MOV.B R0,@(disp,Rn)
MOV.W R0,@(disp,Rn)   10000000nnnndddd R0  (disp + Rn)                    1        Yes Yes Yes
MOV.L Rm,@(disp,Rn)
MOV.B @(disp,Rm),R0   10000001nnnndddd R0  (disp 2 + Rn)                1        Yes Yes Yes

                      0001nnnnmmmmdddd Rm  (disp 4 + Rn)                1        Yes Yes Yes

                      10000100mmmmdddd (disp + Rm)  sign extension 1               Yes Yes Yes
                                                       R0

MOV.W @(disp,Rm),R0   10000101mmmmdddd (disp 2 + Rm)                    1        Yes Yes Yes
                                                      sign extension  R0

MOV.L  @(disp,Rm),Rn  0101nnnnmmmmdddd (disp 4 + Rm)  Rn                1        Yes Yes Yes
MOV.B  Rm,@(R0,Rn)
                      0000nnnnmmmm0100 Rm  (R0 + Rn)                      1        Yes Yes Yes

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Instruction                 Instruction Code  Operation                                      Execu-  T Bit       Compatibility
                                                                                             tion
                                                                                             Cycles         SH2,
                                                                                                            SH2E SH4 SH-2A

MOV.W Rm,@(R0,Rn) 0000nnnnmmmm0101 Rm  (R0 + Rn)                                             1        Yes Yes Yes

MOV.L Rm,@(R0,Rn) 0000nnnnmmmm0110 Rm  (R0 + Rn)                                             1        Yes Yes Yes

MOV.B @(R0,Rm),Rn           0000nnnnmmmm1100 (R0 + Rm)                                       1        Yes Yes Yes
                                                            sign extension  Rn

MOV.W @(R0,Rm),Rn           0000nnnnmmmm1101 (R0 + Rm)                                       1        Yes Yes Yes
                                                            sign extension  Rn

MOV.L @(R0,Rm),Rn 0000nnnnmmmm1110 (R0 + Rm)  Rn                                             1        Yes Yes Yes

MOV.B R0,@(disp,GBR) 11000000dddddddd R0  (disp + GBR)                                       1        Yes Yes Yes

MOV.W R0,@(disp,GBR) 11000001dddddddd R0  (disp 2 + GBR)                                   1        Yes Yes Yes

MOV.L R0,@(disp,GBR) 11000010dddddddd R0  (disp 4 + GBR)                                   1        Yes Yes Yes

MOV.B  @(disp,GBR),R0 11000100dddddddd (disp + GBR)                                          1        Yes Yes Yes
                                                                 sign extension  R0

MOV.W @(disp,GBR),R0 11000101dddddddd (disp 2 + GBR)                                       1        Yes Yes Yes
                                                                         sign extension  R0

MOV.L @(disp,GBR),R0 11000110dddddddd (disp 4 + GBR)  R0                                   1        Yes Yes Yes

MOV.B R0,@Rn+               0100nnnn10001011 R0  (Rn), Rn + 1  Rn                            1              Yes

MOV.W R0,@Rn+               0100nnnn10011011 R0  (Rn), Rn + 2  Rn                            1              Yes

MOV.L R0,@Rn+               0100nnnn10101011 R0  Rn), Rn + 4  Rn                             1              Yes

MOV.B @-Rm,R0               0100mmmm11001011 Rm-1  Rm, (Rm)                                  1              Yes
                                                            sign extension  R0

MOV.W @-Rm,R0               0100mmmm11011011 Rm-2  Rm, (Rm)                                  1              Yes
                                                            sign extension  R0

MOV.L @-Rm,R0               0100mmmm11101011 Rm-4  Rm, (Rm)  R0                              1              Yes

MOV.B Rm,@(disp12,Rn) 0011nnnnmmmm0001 Rm  (disp + Rn)                                       1              Yes

                            0000dddddddddddd

MOV.W Rm,@(disp12,Rn) 0011nnnnmmmm0001 Rm  (disp 2 + Rn)                                   1              Yes

                            0001dddddddddddd

MOV.L Rm,@(disp12,Rn) 0011nnnnmmmm0001 Rm  (disp 4 + Rn)                                   1              Yes

                            0010dddddddddddd

MOV.B  @(disp12,Rm),Rn 0011nnnnmmmm0001 (disp + Rm)                                          1              Yes
                                                                 sign extension  Rn

                                 0100dddddddddddd

R01UH0229EJ0300 Rev.3.00                                                                                    Page 49 of 1778
Mar 23, 2011
Section 2 CPU                                                                  SH7280 Group, SH7243 Group

                                                                       Execu-    Compatibility

                                                                       tion      SH2,

Instruction        Instruction Code  Operation                         Cycles T Bit SH2E SH4 SH-2A

MOV.W @(disp12,Rm),Rn 0011nnnnmmmm0001 (disp 2 + Rm)                 1               Yes

                                                   sign extension  Rn
                   0101dddddddddddd

MOV.L @(disp12,Rm),Rn 0011nnnnmmmm0001 (disp 4 + Rm)  Rn             1               Yes

                   0110dddddddddddd

MOVA @(disp,PC),R0 11000111dddddddd disp 4 + PC  R0                  1        Yes Yes Yes

MOVI20 #imm20,Rn   0000nnnniiii0000 imm  sign extension  Rn 1                          Yes

                   iiiiiiiiiiiiiiii

MOVI20S #imm20,Rn  0000nnnniiii0001 imm << 8  sign extension 1                         Yes

                                                    Rn
                   iiiiiiiiiiiiiiii

MOVML.L Rm,@-R15   0100mmmm11110001 R15-4  R15, Rm  (R15) 1 to 16                      Yes

                                     R15-4  R15, Rm-1  (R15)

                                                        :

                                     R15-4  R15, R0  (R15)

                                     Note: When Rm = R15, read
                                             Rm as PR

MOVML.L @R15+,Rn   0100nnnn11110101 (R15)  R0, R15 + 4  R15 1 to 16                    Yes

                                     (R15)  R1, R15 + 4  R15

                                                        :

                                     (R15)  Rn

                                     Note: When Rn = R15, read
                                             Rm as PR

MOVMU.L Rm,@-R15   0100mmmm11110000 R15-4  R15, PR  (R15) 1 to 16                      Yes

                                     R15-4  R15, R14  (R15)

                                                        :

                                     R15-4  R15, Rm  (R15)

                                     Note: When Rm = R15, read
                                             Rm as PR

MOVMU.L @R15+,Rn   0100nnnn11110100 (R15)  Rn, R15 + 4  R15 1 to 16                    Yes

                                     (R15)  Rn + 1, R15 + 4

                                     R15

                                                        :

                                     (R15)  R14, R15 + 4  R15

                                     (R15)  PR

                                     Note: When Rn = R15, read
                                             Rm as PR

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                                                                                                     Mar 23, 2011
SH7280 Group, SH7243 Group                                                                      Section 2 CPU

Instruction                 Instruction Code  Operation                         Execu-  T Bit        Compatibility
                                                                                tion
                                                                                Cycles          SH2,
                                                                                                SH2E SH4 SH-2A

MOVRT Rn                    0000nnnn00111001 ~T  Rn                             1               Yes

MOVT Rn                     0000nnnn00101001 T  Rn                              1        Yes Yes Yes

MOVU.B @(disp12,Rm),Rn 0011nnnnmmmm0001 (disp + Rm)                             1               Yes

                                                            zero extension  Rn
                            1000dddddddddddd

MOVU.W @(disp12,Rm),Rn 0011nnnnmmmm0001 (disp 2 + Rm)                         1               Yes

                                                            zero extension  Rn
                            1001dddddddddddd

NOTT                        0000000001101000 ~T  T                              1       Ope-    Yes

                                                                                        ration

                                                                                        result

PREF @Rn                    0000nnnn10000011 (Rn)  operand cache                1               Yes Yes

SWAP.B Rm,Rn                0110nnnnmmmm1000 Rm  swap lower 2 bytes  1                   Yes Yes Yes
                                                            Rn

SWAP.W Rm,Rn                0110nnnnmmmm1001 Rm  swap upper and lower 1                  Yes Yes Yes
                                                            words  Rn

XTRCT Rm,Rn                 0010nnnnmmmm1101 Middle 32 bits of Rm:Rn  Rn 1               Yes Yes Yes

R01UH0229EJ0300 Rev.3.00                                                                        Page 51 of 1778
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2.4.3 Arithmetic Operation Instructions

Table 2.12 Arithmetic Operation Instructions

Instruction      Instruction Code  Operation                       Execu-            Compatibility
                                                                   tion
                                                                   Cycles T Bit  SH2,
                                                                                 SH2E SH4 SH-2A

ADD  Rm,Rn       0011nnnnmmmm1100 Rn + Rm  Rn                      1             Yes Yes Yes

ADD  #imm,Rn     0111nnnniiiiiiii Rn + imm  Rn                     1             Yes Yes Yes

ADDC Rm,Rn       0011nnnnmmmm1110 Rn + Rm + T  Rn, carry  T 1         Carry Yes Yes Yes

ADDV Rm,Rn       0011nnnnmmmm1111 Rn + Rm  Rn, overflow  T 1          Over- Yes Yes Yes
                                                                      flow

CMP/EQ #imm,R0   10001000iiiiiiii When R0 = imm, 1  T              1  Com- Yes Yes Yes
                                                  Otherwise, 0  T
                                                                      parison

                                                                      result

CMP/EQ Rm,Rn     0011nnnnmmmm0000 When Rn = Rm, 1  T               1  Com- Yes Yes Yes
                                                  Otherwise, 0  T
                                                                      parison

                                                                      result

CMP/HS Rm,Rn     0011nnnnmmmm0010 When Rn  Rm (unsigned), 1           Com- Yes   Yes Yes
                                                  1T                  parison
                                                  Otherwise, 0  T     result

CMP/GE Rm,Rn     0011nnnnmmmm0011 When Rn  Rm (signed),            1  Com- Yes   Yes Yes
                                                                      parison
                                   1T                                 result

                                   Otherwise, 0  T

CMP/HI Rm,Rn     0011nnnnmmmm0110 When Rn > Rm (unsigned), 1          Com- Yes   Yes Yes
                                                  1T                  parison
                                                  Otherwise, 0  T     result

CMP/GT Rm,Rn     0011nnnnmmmm0111 When Rn > Rm (signed),           1  Com- Yes   Yes Yes
                                                                      parison
                                   1T                                 result

                                   Otherwise, 0  T

CMP/PL Rn        0100nnnn00010101 When Rn > 0, 1  T                1  Com- Yes Yes Yes
                                                  Otherwise, 0  T
                                                                      parison

                                                                      result

CMP/PZ Rn        0100nnnn00010001 When Rn  0, 1  T                 1  Com- Yes Yes Yes
                                                  Otherwise, 0  T
                                                                      parison

                                                                      result

CMP/STR Rm,Rn    0010nnnnmmmm1100 When any bytes are equal, 1         Com- Yes   Yes Yes
                                                  1T                  parison
                                                  Otherwise, 0  T     result

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SH7280 Group, SH7243 Group                                                        Section 2 CPU

Instruction    Instruction Code  Operation                         Execu-            Compatibility
CLIPS.B Rn                                                         tion
                                                                   Cycles T Bit  SH2,
                                                                                 SH2E SH4 SH-2A

               0100nnnn10010001 When Rn > (H'0000007F),            1              Yes

                                 (H'0000007F)  Rn, 1  CS

                                 when Rn < (H'FFFFFF80),

                                 (H'FFFFFF80)  Rn, 1  CS

CLIPS.W Rn     0100nnnn10010101 When Rn > (H'00007FFF), 1                         Yes

                                 (H'00007FFF)  Rn, 1  CS

                                 When Rn < (H'FFFF8000),

                                 (H'FFFF8000)  Rn, 1  CS

CLIPU.B Rn     0100nnnn10000001 When Rn > (H'000000FF), 1                         Yes

                                 (H'000000FF)  Rn, 1  CS

CLIPU.W Rn     0100nnnn10000101 When Rn > (H'0000FFFF), 1                         Yes

                                 (H'0000FFFF)  Rn, 1  CS

DIV1   Rm,Rn   0011nnnnmmmm0100 1-step division (Rn Rm)          1  Calcu- Yes  Yes Yes
                                                                      lation
                                                                      result

DIV0S Rm,Rn    0010nnnnmmmm0111 MSB of Rn  Q,                      1  Calcu- Yes  Yes Yes
                                                                      lation
                                 MSB of Rm  M, M ^ Q  T               result

DIV0U          0000000000011001 0  M/Q/T                           1  0          Yes Yes Yes
DIVS
       R0,Rn   0100nnnn10010100 Signed operation of Rn R0 36                    Yes

                                  Rn 32 32  32 bits

DIVU   R0,Rn   0100nnnn10000100 Unsigned operation of Rn R0 34                  Yes

                                  Rn 32 32  32 bits

DMULS.L Rm,Rn  0011nnnnmmmm1101 Signed operation of Rn Rm 2                    Yes Yes Yes
                                                 MACH, MACL
                                                32 32  64 bits

DMULU.L Rm,Rn  0011nnnnmmmm0101 Unsigned operation of Rn 2                     Yes Yes Yes
                                                Rm  MACH, MACL
                                                32 32  64 bits

DT     Rn      0100nnnn00010000 Rn 1  Rn                         1  Compa- Yes  Yes Yes
                                                                      rison
                                 When Rn is 0, 1  T                   result

                                 When Rn is not 0, 0  T

EXTS.B Rm,Rn   0110nnnnmmmm1110 Byte in Rm is                      1             Yes Yes Yes
EXTS.W Rm,Rn                                    sign-extended  Rn

               0110nnnnmmmm1111 Word in Rm is                      1             Yes Yes Yes
                                                sign-extended  Rn

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Instruction      Instruction Code  Operation          Execu-            Compatibility
EXTU.B Rm,Rn     0110nnnnmmmm1100                     tion
EXTU.W Rm,Rn     0110nnnnmmmm1101                     Cycles T Bit  SH2,
MAC.L @Rm+,@Rn+  0000nnnnmmmm1111                                   SH2E SH4 SH-2A

                 0100nnnnmmmm1111  Byte in Rm is      1             Yes Yes Yes
                                   zero-extended  Rn
                 0000nnnnmmmm0111
                 0100nnnn10000000  Word in Rm is      1             Yes Yes Yes
                 0010nnnnmmmm1111  zero-extended  Rn

                 0010nnnnmmmm1110  Signed operation of (Rn) 4     Yes Yes Yes
                                   (Rm) + MAC  MAC
                 0110nnnnmmmm1011  32 32 + 64  64 bits
                 0110nnnnmmmm1010
MAC.W @Rm+,@Rn+  0011nnnnmmmm1000  Signed operation of (Rn) 3     Yes Yes Yes
                 0011nnnnmmmm1010  (Rm) + MAC  MAC
                 0011nnnnmmmm1011  16 16 + 64  64 bits

MUL.L Rm,Rn                        Rn Rm  MACL      2             Yes Yes Yes
MULR R0,Rn                         32 32  32 bits
MULS.W Rm,Rn
                                   R0 Rn  Rn        2             Yes

                                   32 32  32 bits

                                   Signed operation of Rn Rm 1    Yes Yes Yes
                                    MACL
                                   16 16  32 bits

MULU.W Rm,Rn                       Unsigned operation of Rn 1     Yes Yes Yes
                                   Rm  MACL
                                   16 16  32 bits

NEG   Rm,Rn                        0-Rm  Rn           1             Yes Yes Yes
NEGC  Rm,Rn
SUB   Rm,Rn                        0-Rm-T  Rn, borrow  T 1        Borrow Yes Yes Yes
SUBC  Rm,Rn
SUBV  Rm,Rn                        Rn-Rm  Rn          1             Yes Yes Yes

                                   Rn-Rm-T  Rn, borrow  T 1       Borrow Yes Yes Yes

                                   Rn-Rm  Rn, underflow  T 1      Under- Yes Yes Yes
                                                                  flow

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SH7280 Group, SH7243 Group                                                               Section 2 CPU

2.4.4 Logic Operation Instructions

Table 2.13 Logic Operation Instructions

Instruction                 Instruction Code  Operation                   Execu-  T Bit       Compatibility
                                                                          tion
                                                                          Cycles         SH2,
                                                                                         SH2E SH4 SH-2A

AND    Rm,Rn                0010nnnnmmmm1001 Rn & Rm  Rn                  1        Yes Yes Yes

AND    #imm,R0              11001001iiiiiiii R0 & imm  R0                 1        Yes Yes Yes

AND.B #imm,@(R0,GBR) 11001101iiiiiiii (R0 + GBR) & imm                    3        Yes Yes Yes

                                              (R0 + GBR)

NOT    Rm,Rn                0110nnnnmmmm0111 ~Rm  Rn                      1        Yes Yes Yes

OR     Rm,Rn                0010nnnnmmmm1011 Rn | Rm  Rn                  1        Yes Yes Yes

OR     #imm,R0              11001011iiiiiiii R0 | imm  R0                 1        Yes Yes Yes

OR.B   #imm,@(R0,GBR) 11001111iiiiiiii (R0 + GBR) | imm                   3        Yes Yes Yes

                                              (R0 + GBR)

TAS.B @Rn                   0100nnnn00011011 When (Rn) is 0, 1  T         3       Test Yes Yes Yes
                                                                                  result
                                              Otherwise, 0  T,

                                              1  MSB of(Rn)

TST    Rm,Rn                0010nnnnmmmm1000  Rn & Rm                     1       Test Yes Yes Yes
                                                                                  result
                                              When the result is 0, 1  T

                                              Otherwise, 0  T

TST    #imm,R0              11001000iiiiiiii  R0 & imm                    1       Test Yes Yes Yes
                                                                                  result
                                              When the result is 0, 1  T

                                              Otherwise, 0  T

TST.B  #imm,@(R0,GBR)       11001100iiiiiiii  (R0 + GBR) & imm            3       Test Yes Yes Yes
                                                                                  result
                                              When the result is 0, 1  T

                                              Otherwise, 0  T

XOR    Rm,Rn                0010nnnnmmmm1010 Rn ^ Rm  Rn                  1        Yes Yes Yes

XOR    #imm,R0              11001010iiiiiiii R0 ^ imm  R0                 1        Yes Yes Yes

XOR.B #imm,@(R0,GBR) 11001110iiiiiiii (R0 + GBR) ^ imm                    3        Yes Yes Yes

                                              (R0 + GBR)

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Section 2 CPU                                                        SH7280 Group, SH7243 Group

2.4.5 Shift Instructions

Table 2.14 Shift Instructions

                                                             Execu-    Compatibility

                                                             tion      SH2,

Instruction      Instruction Code  Operation                 Cycles T Bit SH2E SH4 SH-2A
ROTL Rn          0100nnnn00000100
ROTR Rn          0100nnnn00000101  T  Rn  MSB                1       MSB Yes Yes Yes
ROTCL Rn         0100nnnn00100100
ROTCR Rn         0100nnnn00100101  LSB  Rn  T                1       LSB Yes Yes Yes
SHAD Rm,Rn       0100nnnnmmmm1100
                                   T  Rn  T                  1       MSB Yes Yes Yes
                 0100nnnn00100000
                 0100nnnn00100001  T  Rn  T                  1       LSB Yes Yes Yes
                 0100nnnnmmmm1101
                                   When Rm  0, Rn << Rm  Rn 1                Yes Yes
                 0100nnnn00000000
                 0100nnnn00000001  When Rm < 0, Rn >> |Rm|
                 0100nnnn00001000
                 0100nnnn00001001  [MSB  Rn]
                 0100nnnn00011000
SHAL  Rn         0100nnnn00011001  T  Rn  0                  1       MSB Yes Yes Yes
SHAR  Rn         0100nnnn00101000
SHLD  Rm,Rn      0100nnnn00101001  MSB  Rn  T                1       LSB Yes Yes Yes

                                   When Rm  0, Rn << Rm  Rn 1                Yes Yes

                                   When Rm < 0, Rn >> |Rm|

                                   [0  Rn]

SHLL  Rn                           T  Rn  0                  1       MSB Yes Yes Yes

SHLR Rn                            0  Rn  T                  1       LSB Yes Yes Yes

SHLL2 Rn                           Rn << 2  Rn               1        Yes Yes Yes

SHLR2 Rn                           Rn >> 2  Rn               1        Yes Yes Yes

SHLL8 Rn                           Rn << 8  Rn               1        Yes Yes Yes

SHLR8 Rn                           Rn >> 8  Rn               1        Yes Yes Yes

SHLL16 Rn                          Rn << 16  Rn              1        Yes Yes Yes

SHLR16 Rn                          Rn >> 16  Rn              1        Yes Yes Yes

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SH7280 Group, SH7243 Group                                                       Section 2 CPU

2.4.6 Branch Instructions

Table 2.15 Branch Instructions

Instruction   Instruction Code  Operation                         Execu-  T Bit       Compatibility
                                                                  tion
                                                                  Cycles         SH2,
                                                                                 SH2E SH4 SH-2A

BF     label  10001011dddddddd When T = 0, disp 2 + PC  3/1*  Yes Yes Yes
                                               PC,
                                               When T = 1, nop

BF/S   label  10001111dddddddd Delayed branch                     2/1*  Yes Yes Yes

                                When T = 0, disp 2 + PC

                                PC,

                                When T = 1, nop

BT     label  10001001dddddddd When T = 1, disp 2 + PC  3/1*  Yes Yes Yes
                                               PC,
                                               When T = 0, nop

BT/S   label  10001101dddddddd Delayed branch                     2/1*  Yes Yes Yes

                                When T = 1, disp 2 + PC

                                PC,

                                When T = 0, nop

BRA    label  1010dddddddddddd Delayed branch,                    2        Yes Yes Yes
                                               disp 2 + PC  PC

BRAF Rm       0000mmmm00100011 Delayed branch,                    2        Yes Yes Yes
                                               Rm + PC  PC

BSR    label  1011dddddddddddd Delayed branch, PC  PR, 2                   Yes Yes Yes
                                               disp 2 + PC  PC

BSRF Rm       0000mmmm00000011 Delayed branch, PC  PR, 2                   Yes Yes Yes
                                               Rm + PC  PC

JMP    @Rm    0100mmmm00101011 Delayed branch, Rm  PC 2                    Yes Yes Yes
JSR    @Rm
              0100mmmm00001011 Delayed branch, PC  PR, 2                   Yes Yes Yes
                                               Rm  PC

JSR/N @Rm     0100mmmm01001011 PC-2  PR, Rm  PC                   3              Yes

JSR/N @@(disp8,TBR) 10000011dddddddd PC-2  PR,                    5              Yes

                                (disp 4 + TBR)  PC

RTS           0000000000001011 Delayed branch, PR  PC 2                    Yes Yes Yes

RTS/N         0000000001101011 PR  PC                             3              Yes

RTV/N Rm      0000mmmm01111011 Rm  R0, PR  PC                     3              Yes

Note: * One cycle when the program does not branch.

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2.4.7 System Control Instructions

Table 2.16 System Control Instructions

                                                                     Execu-     Compatibility

                                                                     tion       SH2,

Instruction       Instruction Code  Operation                        Cycles T Bit SH2E SH4 SH-2A
CLRT              0000000000001000
CLRMAC            0000000000101000  0T                               1       0  Yes Yes Yes
LDBANK @Rm,R0     0100mmmm11100101
                                    0  MACH,MACL                     1        Yes Yes Yes
                  0100mmmm00001110
                  0100mmmm01001010  (Specified register bank entry) 6                 Yes
                  0100mmmm00011110
                  0100mmmm00101110   R0
                  0100mmmm00000111
LDC      Rm,SR    0100mmmm00010111  Rm  SR                           3       LSB Yes Yes Yes
                  0100mmmm00100111
LDC      Rm,TBR   0100mmmm00001010  Rm  TBR                          1                Yes
                  0100mmmm00011010
LDC      Rm,GBR   0100mmmm00101010  Rm  GBR                          1        Yes Yes Yes
                  0100mmmm00000110
LDC      Rm,VBR   0100mmmm00010110  Rm  VBR                          1        Yes Yes Yes
                  0100mmmm00100110
LDC.L @Rm+,SR     0000000000001001  (Rm)  SR, Rm + 4  Rm 5                   LSB Yes Yes Yes
                  0000000001011011
LDC.L @Rm+,GBR                      (Rm)  GBR, Rm + 4  Rm 1                   Yes Yes Yes
                  0000000000101011
LDC.L @Rm+,VBR                      (Rm)  VBR, Rm + 4  Rm 1                   Yes Yes Yes
                  0000000000011000
LDS      Rm,MACH  0000000000011011  Rm  MACH                         1        Yes Yes Yes
                  0100nnnn11100001
LDS      Rm,MACL                    Rm  MACL                         1        Yes Yes Yes
                  0000nnnn00000010
LDS      Rm,PR    0000nnnn01001010  Rm  PR                           1        Yes Yes Yes

LDS.L @Rm+,MACH                     (Rm)  MACH, Rm + 4  Rm 1                  Yes Yes Yes

LDS.L @Rm+,MACL                     (Rm)  MACL, Rm + 4  Rm 1                  Yes Yes Yes

LDS.L @Rm+,PR                       (Rm)  PR, Rm + 4  Rm 1                    Yes Yes Yes

NOP                                 No operation                     1        Yes Yes Yes

RESBANK                             Bank  R0 to R14, GBR,            9*               Yes

                                    MACH, MACL, PR

RTE                                 Delayed branch,                  6        Yes Yes Yes
                                    stack area  PC/SR

SETT                                1T                               1       1  Yes Yes Yes
SLEEP
STBANK R0,@Rn                       Sleep                            5        Yes Yes Yes

                                    R0                               7                Yes

                                    (specified register bank entry)

STC      SR,Rn                      SR  Rn                           2        Yes Yes Yes
STC      TBR,Rn
                                    TBR  Rn                          1                Yes

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SH7280 Group, SH7243 Group                                                                 Section 2 CPU

Instruction           Instruction Code  Operation                           Execu-  T Bit       Compatibility
                                                                            tion
                                                                            Cycles         SH2,
                                                                                           SH2E SH4 SH-2A

STC          GBR,Rn   0000nnnn00010010 GBR  Rn                              1        Yes Yes Yes

STC          VBR,Rn   0000nnnn00100010 VBR  Rn                              1        Yes Yes Yes

STC.L SR,@-Rn         0100nnnn00000011 Rn-4  Rn, SR  (Rn)                   2        Yes Yes Yes

STC.L GBR,@-Rn        0100nnnn00010011 Rn-4  Rn, GBR  (Rn)                  1        Yes Yes Yes

STC.L VBR,@-Rn        0100nnnn00100011 Rn-4  Rn, VBR  (Rn)                  1        Yes Yes Yes

STS          MACH,Rn  0000nnnn00001010 MACH  Rn                             1        Yes Yes Yes

STS          MACL,Rn  0000nnnn00011010 MACL  Rn                             1        Yes Yes Yes

STS          PR,Rn    0000nnnn00101010 PR  Rn                               1        Yes Yes Yes

STS.L MACH,@-Rn 0100nnnn00000010 Rn-4  Rn, MACH  (Rn) 1                              Yes Yes Yes

STS.L MACL,@-Rn 0100nnnn00010010 Rn-4  Rn, MACL  (Rn) 1                              Yes Yes Yes

STS.L PR,@-Rn         0100nnnn00100010 Rn-4  Rn, PR  (Rn)                   1        Yes Yes Yes

TRAPA #imm            11000011iiiiiiii PC/SR  stack area,                   5        Yes Yes Yes
                                                       (imm 4 + VBR)  PC

Notes:       Instruction execution cycles: The execution cycles shown in the table are minimums. In
          *  practice, the number of instruction execution states in cases such as the following:
             a. When there is a conflict between an instruction fetch and a data access
             b. When the destination register of a load instruction (memory  register) is the same

                 as the register used by the next instruction.

             In the event of bank overflow, the number of cycles is 19.

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2.4.8 Bit Manipulation Instructions

Table 2.17 Bit Manipulation Instructions

                                                                         Execu-          Compatibility

                                                                         tion            SH2,  SH-

Instruction                   Instruction Code Operation                 Cycles T Bit SH2E SH4 2A
BAND.B #imm3,@(disp12,Rn)
                              0011nnnn0iii1001 (imm of (disp + Rn)) & T  3       Ope-          Yes

                              0100dddddddddddd                                   ration
                                                                                 result

BANDNOT.B #imm3,@(disp12,Rn)  0011nnnn0iii1001 ~(imm of (disp + Rn)) & T  T 3    Ope-          Yes

                              1100dddddddddddd                                   ration
                                                                                 result

BCLR.B #imm3,@(disp12,Rn)     0011nnnn0iii1001 0  (imm of (disp + Rn))   3                     Yes

                              0000dddddddddddd

BCLR    #imm3,Rn              10000110nnnn0iii 0  imm of Rn              1                     Yes
BLD.B   #imm3,@(disp12,Rn)
                              0011nnnn0iii1001 (imm of (disp + Rn))      3       Ope-          Yes

                              0011dddddddddddd                                   ration
                                                                                 result

BLD     #imm3,Rn              10000111nnnn1iii imm of Rn  T              1       Ope-          Yes

                                                                                 ration

                                                                                 result

BLDNOT.B #imm3,@(disp12,Rn)   0011nnnn0iii1001 ~(imm of (disp + Rn))     3       Ope-          Yes

                              1011dddddddddddd  T                                ration

                                                                                 result

BOR.B   #imm3,@(disp12,Rn)    0011nnnn0iii1001 ( imm of (disp + Rn)) | T  T 3    Ope-          Yes

                              0101dddddddddddd                                   ration
                                                                                 result

BORNOT.B #imm3,@(disp12,Rn)   0011nnnn0iii1001 ~( imm of (disp + Rn)) | T  T 3   Ope-          Yes

                              1101dddddddddddd                                   ration
                                                                                 result

BSET.B  #imm3,@(disp12,Rn)    0011nnnn0iii1001 1  ( imm of (disp + Rn))  3                     Yes

                              0001dddddddddddd

BSET    #imm3,Rn              10000110nnnn1iii 1  imm of Rn              1                     Yes
BST.B   #imm3,@(disp12,Rn)
                              0011nnnn0iii1001 T  (imm of (disp + Rn))   3                     Yes

                              0010dddddddddddd

BST     #imm3,Rn              10000111nnnn0iii T  imm of Rn              1                     Yes
BXOR.B  #imm3,@(disp12,Rn)
                              0011nnnn0iii1001 (imm of (disp + Rn)) ^ T  T 3     Ope-          Yes

                              0110dddddddddddd                                   ration
                                                                                 result

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SH7280 Group, SH7243 Group                                                                     Section 2 CPU

2.5 Processing States

The CPU has five processing states: reset, exception handling, bus-released, program execution,
and power-down. Figure 2.6 shows the transitions between the states.

                            Power-on reset from any state   Manual reset from any processing state
                                                                  except software standby mode

                            Power-on reset state                           Manual reset state

                                                  Reset canceled            Reset state

Interrupt source or                                          Exception
DMA address error occurs                                   handling state

                            Bus request  Bus request
                            cleared      generated

                                                Exception   Exception                  Power-on reset
                                                  handling  handling
                                                    source  ends           STBY bit set
                                                    occurs                 for SLEEP
                                                                           instruction
Bus-released state                       Bus request
                                         cleared

                            Bus request           Program execution state
                            generated

Bus request Bus request

generated                   cleared      STBY bit cleared
                                         for SLEEP
                                         instruction

                          Sleep mode                                       Software standby mode

                                                                            Power-down state

                          Figure 2.6 Transitions between Processing States

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Section 2 CPU    SH7280 Group, SH7243 Group

(1) Reset State

In the reset state, the CPU is reset. There are two kinds of reset, power-on reset and manual reset.

(2) Exception Handling State

The exception handling state is a transient state that occurs when exception handling sources such
as resets or interrupts alter the CPU's processing state flow.

For a reset, the initial values of the program counter (PC) (execution start address) and stack
pointer (SP) are fetched from the exception handling vector table and stored; the CPU then
branches to the execution start address and execution of the program begins.

For an interrupt, the stack pointer (SP) is accessed and the program counter (PC) and status
register (SR) are saved to the stack area. The exception service routine start address is fetched
from the exception handling vector table; the CPU then branches to that address and the program
starts executing, thereby entering the program execution state.

(3) Program Execution State

In the program execution state, the CPU sequentially executes the program.

(4) Power-Down State

In the power-down state, the CPU stops operating to reduce power consumption. The SLEEP
instruction places the CPU in the sleep mode or the software standby mode.

(5) Bus-Released State

In the bus-released state, the CPU releases bus to a device that has requested it.

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SH7280 Group, SH7243 Group                                     Section 3 MCU Operating Modes

                   Section 3 MCU Operating Modes

3.1 Selection of Operating Modes

This LSI has four MCU operating modes and three on-chip flash memory programming modes.
The operating mode is determined by the setting of FWE, MD1, and MD0 pins. Table 3.1 shows
the allowable combinations of these pin settings; do not set these pins in the other way than the
shown combinations.

When power is applied to the system, be sure to conduct power-on reset.

The MCU operating mode can be selected from MCU extension modes 0 to 2 and single chip
mode. For the on-chip flash memory programming mode, boot mode, user boot mode, user
program mode, and USB boot mode (only in SH7285 and SH7286) which are on-chip
programming modes are available.

Table 3.1 Selection of Operating Modes

                Pin Setting                                              Bus Width of CS0 Space

Mode No. FWE MD1 MD0 Mode Name                   On-Chip ROM SH7286 SH7285 SH7284

Mode 0    0     0           0 MCU extension mode 0 Not active            32  16  16

Mode 1    0     0           1 MCU extension mode 1 Not active            16  8   8

Mode 2    0     1           0 MCU extension mode 2 Active                Set by CS0BCR in BSC

Mode 3    0     1           1 Single chip mode   Active                  

Mode 4*1  1     0           0 Boot mode          Active                  Set by CS0BCR in BSC

Mode 5*1  1     0           1 User boot mode     Active                  Set by CS0BCR in BSC

Mode 6*1  1     1           0 User program mode  Active                  Set by CS0BCR in BSC

Mode 7*1*2*3 1  1           1 USB boot mode      Active                  --

Mode 7*1*4 1    1           1 User program mode  Active                  --

Notes: 1. Flash memory programming mode.
          2. Setting mode is prohibited in the SH7243.
          3. When always FWE = 1, after the power has been on.
          4. If FWE = 0 starting from power-on and until power-on reset has been released, and if
               FWE = 1 when the MCU operation has been set to single-chip mode, transition to the
               user program mode is executed in a single chip state.

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Section 3 MCU Operating Modes                                         SH7280 Group, SH7243 Group

3.2 Input/Output Pins

Table 3.2 describes the configuration of operating mode related pin.

Table 3.2 Pin Configuration

Pin Name         Input/Output  Function
MD0              Input         Designates operating mode through the level applied to this pin
MD1              Input         Designates operating mode through the level applied to this pin
FWE              Input         Enables, by hardware, programming/erasing of the on-chip flash
                               memory

3.3 Operating Modes

3.3.1 Mode 0 (MCU Extension Mode 0)
In this mode, CS0 space becomes external memory spaces with 32-bit bus width (SH7286) or 16-
bit bus width (SH7285 and SH7243).

3.3.2 Mode 1 (MCU Extension Mode 1)
In this mode, CS0 space becomes external memory spaces with 16-bit bus width (SH7286) 8-bit
bus width (SH7285 and SH7243).

3.3.3 Mode 2 (MCU Extension Mode 2)
In this mode, the on-chip ROM (flash memory) is active and CS0 space can be used in this mode.

3.3.4 Mode 3 (Single Chip Mode)
All ports can be used in this mode, however the external address cannot be used.

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3.4 Address Map

The address map for the operating modes is shown in figure 3.1 to 3.7.

                      Modes 0 and 1                                Mode 2                                          Mode 3
             On-chip ROM disabled mode               On-chip ROM enabled mode                               Single chip mode

H'0000 0000                             H'0000 0000  On-chip flash memory (1024 Kbytes)  H'0000 0000  On-chip flash memory (1024 Kbytes)
                                        H'000F FFFF          Reserved area               H'000F FFFF
             CS0 space                  H'0010 0000            CS0 space                 H'0010 0000
                                        H'01FF FFFF            CS1 space
H'03FF FFFF  CS1 space                  H'0200 0000            CS2 space
H'0400 0000  CS2 space                  H'03FF FFFF            CS3 space
             CS3 space                  H'0400 0000            CS4 space
H'07FF FFFF  CS4 space                                         CS5 space
H'0800 0000  CS5 space                  H'07FF FFFF            CS6 space
             CS6 space                  H'0800 0000            CS7 space
H'0BFF FFFF  CS7 space
H'0C00 0000                             H'0BFF FFFF
                                        H'0C00 0000
H'0FFF FFFF
H'1000 0000                             H'0FFF FFFF
                                        H'1000 0000
H'13FF FFFF
H'1400 0000                             H'13FF FFFF
                                        H'1400 0000
H'17FF FFFF
H'1800 0000                             H'17FF FFFF
                                        H'1800 0000
H'1BFF FFFF
H'1C00 0000                             H'1BFF FFFF
                                        H'1C00 0000
H'1FFF FFFF
H'2000 0000                             H1FFF FFFF
                                        H'2000 0000

                                                                                                      Reserved area

             Reserved area                           Reserved area

H'FFF7 FFFF   On-chip RAM (32 Kbytes)   H'FFF7 FFFF   On-chip RAM (32 Kbytes)            H'FFF7 FFFF  On-chip RAM (32 Kbytes)
H'FFF8 0000          Reserved area      H'FFF8 0000          Reserved area               H'FFF8 0000

H'FFF8 7FFF  SDRAM mode setting space   H'FFF8 7FFF  SDRAM mode setting space            H'FFF8 7FFF
H'FFF8 8000                             H'FFF8 8000                                      H'FFF8 8000
H'FFFB FFFF          Reserved area                           Reserved area
H'FFFC 0000                             H'FFFB FFFF                                                   Reserved area
H'FFFC FFFF       On-chip peripheral    H'FFFC 0000
H'FFFD 0000           I/O registers
                                        H'FFFC FFFF
H'FFFD FFFF                             H'FFFD 0000
H'FFFE 0000
H'FFFF FFFF                             H'FFFD FFFF  On-chip peripheral                  H'FFFD FFFF  On-chip peripheral
                                        H'FFFE 0000      I/O registers                   H'FFFE 0000      I/O registers

                                        H'FFFF FFFF                                      H'FFFF FFFF

Figure 3.1 SH7286F (1 MB) Address Map for Each Operating Mode

R01UH0229EJ0300 Rev.3.00                                                                                             Page 65 of 1778
Mar 23, 2011
Section 3 MCU Operating Modes                                                               SH7280 Group, SH7243 Group

                          Modes 0 and 1                                Mode 2                                                  Mode 3
                 On-chip ROM disabled mode               On-chip ROM enabled mode                                        Single chip mode

H'0000 0000                                 H'0000 0000  On-chip flash memory (768 Kbytes)  H'0000 0000 On-chip flash memory (768 Kbytes)
                                            H'000B FFFF           Reserved area             H'000B FFFF
                 CS0 space                  H'000C 0000             CS0 space               H'000C 0000
                                            H'01FF FFFF             CS1 space
H'03FF FFFF      CS1 space                  H'0200 0000             CS2 space
H'0400 0000      CS2 space                  H'03FF FFFF             CS3 space
                 CS3 space                  H'0400 0000             CS4 space
H'07FF FFFF      CS4 space                                          CS5 space
H'0800 0000      CS5 space                  H'07FF FFFF             CS6 space
                 CS6 space                  H'0800 0000             CS7 space
H'0BFF FFFF      CS7 space
H'0C00 0000                                 H'0BFF FFFF
                                            H'0C00 0000
H'0FFF FFFF
H'1000 0000                                 H'0FFF FFFF
                                            H'1000 0000
H'13FF FFFF
H'1400 0000                                 H'13FF FFFF
                                            H'1400 0000
H'17FF FFFF
H'1800 0000                                 H'17FF FFFF
                                            H'1800 0000
H'1BFF FFFF
H'1C00 0000                                 H'1BFF FFFF
                                            H'1C00 0000
H'1FFF FFFF
H'2000 0000                                 H1FFF FFFF
                                            H'2000 0000

                                                                                                         Reserved area

                 Reserved area                           Reserved area

H'FFF7 FFFF       On-chip RAM (32 Kbytes)   H'FFF7 FFFF   On-chip RAM (32 Kbytes)           H'FFF7 FFFF  On-chip RAM (32 Kbytes)
H'FFF8 0000              Reserved area      H'FFF8 0000          Reserved area              H'FFF8 0000

H'FFF8 7FFF      SDRAM mode setting space   H'FFF8 7FFF  SDRAM mode setting space           H'FFF8 7FFF
H'FFF8 8000                                 H'FFF8 8000                                     H'FFF8 8000
H'FFFB FFFF              Reserved area
H'FFFC 0000                                 H'FFFB FFFF                                                  Reserved area
H'FFFC FFFF           On-chip peripheral    H'FFFC 0000
H'FFFD 0000               I/O registers
                                            H'FFFC FFFF
H'FFFD FFFF                                 H'FFFD 0000
H'FFFE 0000
H'FFFF FFFF                                              Reserved area

                                            H'FFFD FFFF  On-chip peripheral                 H'FFFD FFFF  On-chip peripheral
                                            H'FFFE 0000      I/O registers                  H'FFFE 0000      I/O registers

                                            H'FFFF FFFF                                     H'FFFF FFFF

Figure 3.2 SH7286F (768 KB) Address Map for Each Operating Mode

Page 66 of 1778                                                                                          R01UH0229EJ0300 Rev.3.00
                                                                                                                               Mar 23, 2011
SH7280 Group, SH7243 Group                                                              Section 3 MCU Operating Modes

                      Modes 0 and 1                                Mode 2                                                  Mode 3
             On-chip ROM disabled mode               On-chip ROM enabled mode                                        Single chip mode
                                                                                        H'0000 0000 On-chip flash memory (512 Kbytes)
H'0000 0000                             H'0000 0000  On-chip flash memory (512 Kbytes)  H'0007 FFFF
                                        H'0007 FFFF           Reserved area             H'0008 0000
             CS0 space                  H'0008 0000             CS0 space
                                        H'01FF FFFF             CS1 space                                             Reserved area
H'03FF FFFF  CS1 space                  H'0200 0000             CS2 space
H'0400 0000  CS2 space                  H'03FF FFFF             CS3 space
             CS3 space                  H'0400 0000             CS4 space
H'07FF FFFF  CS4 space                                          CS5 space
H'0800 0000  CS5 space                  H'07FF FFFF             CS6 space
             CS6 space                  H'0800 0000             CS7 space
H'0BFF FFFF  CS7 space
H'0C00 0000                             H'0BFF FFFF
                                        H'0C00 0000
H'0FFF FFFF
H'1000 0000                             H'0FFF FFFF
                                        H'1000 0000
H'13FF FFFF
H'1400 0000                             H'13FF FFFF
                                        H'1400 0000
H'17FF FFFF
H'1800 0000                             H'17FF FFFF
                                        H'1800 0000
H'1BFF FFFF
H'1C00 0000                             H'1BFF FFFF
                                        H'1C00 0000
H'1FFF FFFF
H'2000 0000                             H1FFF FFFF
                                        H'2000 0000

             Reserved area                           Reserved area

H'FFF7 FFFF   On-chip RAM (24 Kbytes)   H'FFF7 FFFF   On-chip RAM (24 Kbytes)           H'FFF7 FFFF  On-chip RAM (24 Kbytes)
H'FFF8 0000          Reserved area      H'FFF8 0000          Reserved area              H'FFF8 0000

H'FFF8 7FFF  SDRAM mode setting space   H'FFF8 5FFF  SDRAM mode setting space           H'FFF8 5FFF
H'FFF8 8000                             H'FFF8 6000                                     H'FFF8 6000
H'FFFB FFFF          Reserved area
H'FFFC 0000                             H'FFFB FFFF                                                  Reserved area
H'FFFC FFFF       On-chip peripheral    H'FFFC 0000
H'FFFD 0000           I/O registers
                                        H'FFFC FFFF
H'FFFD FFFF                             H'FFFD 0000
H'FFFE 0000
H'FFFF FFFF                                          Reserved area

                                        H'FFFD FFFF  On-chip peripheral                 H'FFFD FFFF  On-chip peripheral
                                        H'FFFE 0000      I/O registers                  H'FFFE 0000      I/O registers

                                        H'FFFF FFFF                                     H'FFFF FFFF

Figure 3.3 SH7286F (512 KB) Address Map for Each Operating Mode

R01UH0229EJ0300 Rev.3.00                                                                             Page 67 of 1778
Mar 23, 2011
Section 3 MCU Operating Modes                                                               SH7280 Group, SH7243 Group

                          Modes 0 and 1                                Mode 2                                                  Mode 3
                 On-chip ROM disabled mode               On-chip ROM enabled mode                                        Single chip mode
                                                                                            H'0000 0000 On-chip flash memory (768 Kbytes)
H'0000 0000                                 H'0000 0000  On-chip flash memory (768 Kbytes)  H'000B FFFF
                                            H'000B FFFF           Reserved area             H'000C 0000
                 CS0 space                  H'000C 0000             CS0 space
                                            H'01FF FFFF             CS1 space                                             Reserved area
H'03FF FFFF      CS1 space                  H'0200 0000             CS2 space
H'0400 0000      CS2 space                  H'03FF FFFF             CS3 space
                 CS3 space                  H'0400 0000             CS4 space
H'07FF FFFF      CS4 space                                          CS5 space
H'0800 0000      CS5 space                  H'07FF FFFF             CS6 space
                 CS6 space                  H'0800 0000             CS7 space
H'0BFF FFFF      CS7 space
H'0C00 0000                                 H'0BFF FFFF
                                            H'0C00 0000
H'0FFF FFFF
H'1000 0000                                 H'0FFF FFFF
                                            H'1000 0000
H'13FF FFFF
H'1400 0000                                 H'13FF FFFF
                                            H'1400 0000
H'17FF FFFF
H'1800 0000                                 H'17FF FFFF
                                            H'1800 0000
H'1BFF FFFF
H'1C00 0000                                 H'1BFF FFFF
                                            H'1C00 0000
H'1FFF FFFF
H'2000 0000                                 H1FFF FFFF
                                            H'2000 0000

                 Reserved area                           Reserved area

H'FFF7 FFFF       On-chip RAM (32 Kbytes)   H'FFF7 FFFF   On-chip RAM (32 Kbytes)           H'FFF7 FFFF  On-chip RAM (32 Kbytes)
H'FFF8 0000              Reserved area      H'FFF8 0000          Reserved area              H'FFF8 0000

H'FFF8 7FFF      SDRAM mode setting space   H'FFF8 7FFF  SDRAM mode setting space           H'FFF8 7FFF
H'FFF8 8000                                 H'FFF8 8000                                     H'FFF8 8000
H'FFFB FFFF              Reserved area                          Reserved area
H'FFFC 0000                                 H'FFFB FFFF                                                  Reserved area
H'FFFC FFFF           On-chip peripheral    H'FFFC 0000
H'FFFD 0000               I/O registers
                                            H'FFFC FFFF
H'FFFD FFFF                                 H'FFFD 0000
H'FFFE 0000
H'FFFF FFFF                                 H'FFFD FFFF  On-chip peripheral                 H'FFFD FFFF  On-chip peripheral
                                            H'FFFE 0000      I/O registers                  H'FFFE 0000      I/O registers

                                            H'FFFF FFFF                                     H'FFFF FFFF

Figure 3.4 SH7285F (768 KB) Address Map for Each Operating Mode

Page 68 of 1778                                                                                          R01UH0229EJ0300 Rev.3.00
                                                                                                                               Mar 23, 2011
SH7280 Group, SH7243 Group                                                              Section 3 MCU Operating Modes

                      Modes 0 and 1                                Mode 2                                          Mode 3
             On-chip ROM disabled mode               On-chip ROM enabled mode                               Single chip mode

H'0000 0000                             H'0000 0000  On-chip flash memory (512 Kbytes)  H'0000 0000  On-chip flash memory (512 Kbytes)
                                        H'0007 FFFF           Reserved area             H'0007 FFFF
             CS0 space                  H'0008 0000             CS0 space               H'0008 0000
                                        H'01FF FFFF             CS1 space
H'03FF FFFF  CS1 space                  H'0200 0000             CS2 space
H'0400 0000  CS2 space                  H'03FF FFFF             CS3 space
             CS3 space                  H'0400 0000             CS4 space
H'07FF FFFF  CS4 space                                          CS5 space
H'0800 0000  CS5 space                  H'07FF FFFF             CS6 space
             CS6 space                  H'0800 0000             CS7 space
H'0BFF FFFF  CS7 space
H'0C00 0000                             H'0BFF FFFF
                                        H'0C00 0000
H'0FFF FFFF
H'1000 0000                             H'0FFF FFFF
                                        H'1000 0000
H'13FF FFFF
H'1400 0000                             H'13FF FFFF
                                        H'1400 0000
H'17FF FFFF
H'1800 0000                             H'17FF FFFF
                                        H'1800 0000
H'1BFF FFFF
H'1C00 0000                             H'1BFF FFFF
                                        H'1C00 0000
H'1FFF FFFF
H'2000 0000                             H1FFF FFFF
                                        H'2000 0000

                                                                                                     Reserved area

             Reserved area                           Reserved area

H'FFF7 FFFF   On-chip RAM (24 Kbytes)   H'FFF7 FFFF   On-chip RAM (24 Kbytes)           H'FFF7 FFFF  On-chip RAM (24 Kbytes)
H'FFF8 0000          Reserved area      H'FFF8 0000          Reserved area              H'FFF8 0000

H'FFF8 7FFF  SDRAM mode setting space   H'FFF8 5FFF  SDRAM mode setting space           H'FFF8 5FFF
H'FFF8 8000                             H'FFF8 6000                                     H'FFF8 6000
H'FFFB FFFF          Reserved area                          Reserved area
H'FFFC 0000                             H'FFFB FFFF                                                  Reserved area
H'FFFC FFFF       On-chip peripheral    H'FFFC 0000
H'FFFD 0000           I/O registers
                                        H'FFFC FFFF
H'FFFD FFFF                             H'FFFD 0000
H'FFFE 0000
H'FFFF FFFF                             H'FFFD FFFF  On-chip peripheral                 H'FFFD FFFF  On-chip peripheral
                                        H'FFFE 0000      I/O registers                  H'FFFE 0000      I/O registers

                                        H'FFFF FFFF                                     H'FFFF FFFF

Figure 3.5 SH7285F (512 KB) Address Map for Each Operating Mode

R01UH0229EJ0300 Rev.3.00                                                                             Page 69 of 1778
Mar 23, 2011
Section 3 MCU Operating Modes                                                               SH7280 Group, SH7243 Group

                          Modes 0 and 1                                Mode 2                                                  Mode 3
                 On-chip ROM disabled mode               On-chip ROM enabled mode                                        Single chip mode
                                                                                            H'0000 0000 On-chip flash memory (256 Kbytes)
H'0000 0000                                 H'0000 0000  On-chip flash memory (256 Kbytes)  H'0003 FFFF
                                            H'0003 FFFF           Reserved area             H'0004 0000
                 CS0 space                  H'0004 0000             CS0 space
                                            H'01FF FFFF             CS1 space                                             Reserved area
H'03FF FFFF      CS1 space                  H'0200 0000             CS2 space
H'0400 0000      CS2 space                  H'03FF FFFF             CS3 space
                 CS3 space                  H'0400 0000             CS4 space
H'07FF FFFF      CS4 space                                          CS5 space
H'0800 0000      CS5 space                  H'07FF FFFF             CS6 space
                 CS6 space                  H'0800 0000             CS7 space
H'0BFF FFFF      CS7 space
H'0C00 0000                                 H'0BFF FFFF
                                            H'0C00 0000
H'0FFF FFFF
H'1000 0000                                 H'0FFF FFFF
                                            H'1000 0000
H'13FF FFFF
H'1400 0000                                 H'13FF FFFF
                                            H'1400 0000
H'17FF FFFF
H'1800 0000                                 H'17FF FFFF
                                            H'1800 0000
H'1BFF FFFF
H'1C00 0000                                 H'1BFF FFFF
                                            H'1C00 0000
H'1FFF FFFF
H'2000 0000                                 H1FFF FFFF
                                            H'2000 0000

                 Reserved area                           Reserved area

H'FFF7 FFFF       On-chip RAM (12 Kbytes)   H'FFF7 FFFF   On-chip RAM (12 Kbytes)           H'FFF7 FFFF  On-chip RAM (12 Kbytes)
H'FFF8 0000              Reserved area      H'FFF8 0000          Reserved area              H'FFF8 0000

H'FFF8 2FFF      SDRAM mode setting space   H'FFF8 2FFF  SDRAM mode setting space           H'FFF8 2FFF
H'FFF8 3000                                 H'FFF8 3000                                     H'FFF8 3000
                         Reserved area                           Reserved area
H'FFFB FFFF                                 H'FFFB FFFF                                                  Reserved area
H'FFFC 0000                                 H'FFFC 0000

H'FFFC FFFF                                 H'FFFC FFFF
H'FFFD 0000                                 H'FFFD 0000

H'FFFD FFFF      On-chip peripheral         H'FFFD FFFF  On-chip peripheral                 H'FFFD FFFF  On-chip peripheral
H'FFFE 0000          I/O registers          H'FFFE 0000      I/O registers                  H'FFFE 0000      I/O registers

H'FFFF FFFF                                 H'FFFF FFFF                                     H'FFFF FFFF

Figure 3.6 SH7243F (256 KB) Address Map for Each Operating Mode

Page 70 of 1778                                                                                          R01UH0229EJ0300 Rev.3.00
                                                                                                                               Mar 23, 2011
SH7280 Group, SH7243 Group                                                              Section 3 MCU Operating Modes

                      Modes 0 and 1                                Mode 2                                          Mode 3
             On-chip ROM disabled mode               On-chip ROM enabled mode                               Single chip mode

H'0000 0000                             H'0000 0000  On-chip flash memory (128 Kbytes)  H'0000 0000  On-chip flash memory (128 Kbytes)
                                        H'0001 FFFF           Reserved area             H'0001 FFFF
             CS0 space                  H'0002 0000             CS0 space               H'0002 0000
                                        H'01FF FFFF             CS1 space
H'03FF FFFF  CS1 space                  H'0200 0000             CS2 space
H'0400 0000  CS2 space                  H'03FF FFFF             CS3 space
             CS3 space                  H'0400 0000             CS4 space
H'07FF FFFF  CS4 space                                          CS5 space
H'0800 0000  CS5 space                  H'07FF FFFF             CS6 space
             CS6 space                  H'0800 0000             CS7 space
H'0BFF FFFF  CS7 space
H'0C00 0000                             H'0BFF FFFF
                                        H'0C00 0000
H'0FFF FFFF
H'1000 0000                             H'0FFF FFFF
                                        H'1000 0000
H'13FF FFFF
H'1400 0000                             H'13FF FFFF
                                        H'1400 0000
H'17FF FFFF
H'1800 0000                             H'17FF FFFF
                                        H'1800 0000
H'1BFF FFFF
H'1C00 0000                             H'1BFF FFFF
                                        H'1C00 0000
H'1FFF FFFF
H'2000 0000                             H1FFF FFFF
                                        H'2000 0000
                                                                                                     Reserved area

             Reserved area                           Reserved area

H'FFF7 FFFF    On-chip RAM (8 Kbytes)   H'FFF7 FFFF    On-chip RAM (8 Kbytes)           H'FFF7 FFFF  On-chip RAM (8 Kbytes)
H'FFF8 0000          Reserved area      H'FFF8 0000          Reserved area              H'FFF8 0000

H'FFF8 2FFF  SDRAM mode setting space   H'FFF8 1FFF  SDRAM mode setting space           H'FFF8 1FFF
H'FFF8 3000                             H'FFF8 2000                                     H'FFF8 2000
H'FFFB FFFF          Reserved area      H'FFFB FFFF          Reserved area
H'FFFC 0000                             H'FFFC 0000                                                  Reserved area
H'FFFC FFFF       On-chip peripheral    H'FFFC FFFF       On-chip peripheral
H'FFFD 0000           I/O registers     H'FFFD 0000           I/O registers             H'FFFD FFFF  On-chip peripheral
                                                                                        H'FFFE 0000      I/O registers
H'FFFD FFFF                             H'FFFD FFFF
H'FFFE 0000                             H'FFFE 0000                                     H'FFFF FFFF
H'FFFF FFFF                             H'FFFF FFFF

Figure 3.7 SH7243F (128 KB) Address Map for Each Operating Mode

R01UH0229EJ0300 Rev.3.00                                                                             Page 71 of 1778
Mar 23, 2011
Section 3 MCU Operating Modes                   SH7280 Group, SH7243 Group

3.5 Initial State in This LSI

In the initial state of this LSI, some of on-chip modules are set in module standby state for saving
power. When operating these modules, clear module standby state according to the procedure in
section 28, Power-Down Modes.

3.6 Note on Changing Operating Mode

When changing operating mode while power is applied to this LSI, make sure to do it in the
power-on reset state (that is, the low level is applied to the RES pin).

                               CK

                               MD1, MD0  tMDS*
                               RES

                                      Note: * See section 31.3.2, Control Signal Timing.

                 Figure 3.8 Reset Input Timing when Changing Operating Mode

Page 72 of 1778                                 R01UH0229EJ0300 Rev.3.00
                                                                      Mar 23, 2011
SH7280 Group, SH7243 Group  Section 4 Clock Pulse Generator (CPG)

Section 4 Clock Pulse Generator (CPG)

This LSI has a clock pulse generator (CPG) that generates an internal clock (I), a peripheral clock
(P), a bus clock (B), an MTU2S clock (M), and an AD clock (A). The CPG consists of a
crystal oscillator, a PLL circuit, and a divider circuit.

4.1 Features

Five clocks generated independently
    An internal clock (I) for the CPU and cache, a peripheral clock (P) for the peripheral
    modules, a bus clock (B = CK) for the external bus interface, an MTU2S clock (M) for the
    MTU2S module, and an AD clock (A) for the ADC module can be generated independently.

Frequency change function
    Internal and peripheral clock frequencies can be changed independently using the PLL (phase
    locked loop) circuit and divider circuit within the CPG. Frequencies are changed by software
    using frequency control register (FRQCR) settings.

Power-down mode control
    The clock can be stopped for sleep mode and software standby mode, and specific modules can
    be stopped using the module standby function. For details on clock control in the power-down
    modes, see section 28, Power-Down Modes.

Figure 4.1 shows a block diagram of the clock pulse generator.

R01UH0229EJ0300 Rev.3.00               Page 73 of 1778
Mar 23, 2011
Section 4 Clock Pulse Generator (CPG)                                               SH7280 Group, SH7243 Group

USBXTAL*                     On-chip oscillator                                     USB clock*
USBEXTAL*         Oscillator                                                        (U :48MHz)

                                                                     Divider        Internal clock
                                                                                    (I, Max. 100 MHz)
                                                                        1
                                                                        1/2        Bus clock
                                                                        1/4        (B = CK, Max. 50 MHz)
                                                                        1/8
                                                                                    Peripheral clock
XTAL               Crystal             PLL circuit                                  (P, Max. 50 MHz)
                  oscillator               (8)
                                                                                    MTU2S clock
EXTAL                                                                               (M, Max. 100 MHz)

Oscillation stop  Oscillation                                                       AD clock
detection         stop detection                                                    (A, Max. 50 MHz)
                  circuit

CK

                                                   CPG control unit                 Standby control circuit

                                  Clock frequency
                                   control circuit

           OSCCR FRQCR MCLKCR ACLKCR STBCR STBCR2 STBCR3 STBCR4 STBCR5 STBCR6

                                                                     Bus interface

[Legend]                                                                   HPB bus
FRQCR: Frequency control register
MCLKCR: MTU2S clock frequency control register                      STBCR3: Standby control register 3
ACLKCR: AD clock frequency control register                         STBCR4: Standby control register 4
STBCR: Standby control register                                     STBCR5: Standby control register 5
STBCR2: Standby control register 2                                  STBCR6: Standby control register 6
                                                                     OSCCR: Oscillation stop detection control register

Note: * Not applied to the SH7243

                  Figure 4.1 Block Diagram of Clock Pulse Generator

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SH7280 Group, SH7243 Group  Section 4 Clock Pulse Generator (CPG)

The clock pulse generator blocks function as follows:

(1) PLL Circuit

The PLL circuit multiplies the input clock frequency from the crystal oscillator or EXTAL pin by
8.

(2) Crystal Oscillator

The crystal oscillator is an oscillation circuit in which a crystal resonator is connected to the
XTAL pin or EXTAL pin. This can be used according to the clock operating mode.

(3) Divider

The divider generates a clock signal at the operating frequency used by the internal clock (I), bus
clock (B), peripheral clock (P), MTU2S clock (M), or AD clock (A). The operating
frequency can be 1, 1/2, 1/4, or 1/8 times the output frequency of the PLL circuit. The division
ratio is set in the frequency control register (FRQCR). USB clock (U) is set as fixed 1/2 and
when generating USB clock with a divider, set the crystal resonator to 12 MHz.

(4) Clock Frequency Control Circuit

The clock frequency control circuit controls the clock frequency using the frequency control
register (FRQCR).

(5) Standby Control Circuit

The standby control circuit controls the states of the clock pulse generator and other modules
during clock switching, or sleep or software standby mode.

(6) Frequency Control Register (FRQCR)

The frequency control register (FRQCR) has control bits assigned for the frequency division ratios
of the internal clock (I), bus clock (B), and peripheral clock (P).

(7) MTU2S Clock Frequency Control Register (MCLKCR)

The MTU2S clock frequency control register (MCLKCR) has control bits assigned for the
frequency division ratio of the MTU2S clock (M).

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Mar 23, 2011
Section 4 Clock Pulse Generator (CPG)  SH7280 Group, SH7243 Group

(8) AD Clock Frequency Control Register (ACLKCR)

The AD clock frequency control register (ACLKCR) has control bits assigned for the frequency
division ratio of the AD clock (A).
(9) Standby Control Register

The standby control register has bits for controlling the power-down modes and for selecting the
USB clock. See section 28, Power-Down Modes, for more information.

(10) Oscillation Stop Detection Control Register (OSCCR)

The oscillation stop detection control register (OSCCR) has an oscillation stop detection flag and a
bit for selecting flag status output through an external pin.

(11) USB-only oscillator (SH7285, SH7286)

The oscillator for USB clock only that is connected to the resonator of 48 MHz.

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4.2 Input/Output Pins

Table 4.1 lists the clock pulse generator pins and their functions.

Table 4.1 Pin Configuration and Functions of the Clock Pulse Generator

Pin Name              Symbol    I/O Function

Crystal input/output  XTAL      Output Connected to the crystal resonator. (Leave this pin open when the
pins (clock input     EXTAL               crystal resonator is not in use.)
pins)
                                Input Connected to the crystal resonator or used to input an external
                                          clock.

Clock output pin CK             Output Clock output pin. This pin can be placed in high-impedance state.

Crystal input/output USBXTAL    Output Connected to the crystal resonator for USB (equivalent for
pins for USB (clock                       CSTCZ48M0X11R). Leave this pin open when the crystal
input pins)                               resonator is not in use.

                      USBEXTAL  Input  Connected to the crystal resonator for USB (equivalent for
                                       CSTCZ48M0X11R). Connect this pin to Vss when the crystal
                                       resonator is not in use.

To use the clock output (CK) pin, appropriate settings may be needed in the pin function controller
(PFC) in some cases. For details, refer to section 23, Pin Function Controller (PFC).

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4.3 Clock Operating Modes

Table 4.2 shows the clock operating modes of this LSI.

Table 4.2 Clock Operating Modes

                      Clock I/O

Mode Source                            Output  PLL Circuit  Input to Divider

1  EXTAL input or                      CK*     On ( 8)     8

   crystal resonator

Note: * To output the clock through the CK pin, appropriate settings should be made in the
               PFC. For details, refer to section 23, Pin Function Controller (PFC).

The frequency of the external clock input from the EXTAL pin is multiplied by 8 in the PLL
circuit before it is supplied to the on-chip modules in this LSI, which eliminates the need to
generate a high-frequency clock outside the LSI. Since the input clock frequency ranging from 10
MHz to 12.5 MHz can be used, the internal clock (I) frequency ranges from 10 MHz to 100
MHz.

Maximum operating frequencies:
I = 100 MHz, B = 50 MHz, P = 50 MHz, M = 100 MHz, A = 50 MHz

Table 4.3 shows examples of the ranges of the frequency division ratios that can be specified with
FRQCR.

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Table 4.3 Clock Operating Modes and Settable Frequency Range Examples

PLL        FRQCR/MCLKCR/ACLKCR

Multipli-  Division Ratio Setting  Clock Ratio  Clock Frequency (MHz)*

cation

Ratio I B P M A I                  B P M A Input Clock I B P M A

8         1/4 1/4 1/8 1/4 1/4 2   2 1 2 2 10   20 20 10 20 20

           1/4 1/4 1/4 1/4 1/4 2   2222         20 20 20 20 20

           1/2 1/4 1/8 1/4 1/4 4   2122         40 20 10 20 20

           1/2 1/4 1/8 1/2 1/4 4   2142         40 20 10 40 20

           1/2 1/4 1/4 1/4 1/4 4   2222         40 20 20 20 20

           1/2 1/4 1/4 1/2 1/4 4   2242         40 20 20 40 20

           1/2 1/2 1/8 1/4 1/4 4   4122         40 40 10 20 20

           1/2 1/2 1/8 1/2 1/8 4   4142         40 40 10 40 20

           1/2 1/2 1/8 1/2 1/2 4   4144         40 40 10 40 40

           1/2 1/2 1/4 1/4 1/4 4   4222         40 40 20 20 20

           1/2 1/2 1/4 1/2 1/4 4   4242         40 40 20 40 20

           1/2 1/2 1/4 1/2 1/2 4   4244         40 40 20 40 40

           1/2 1/2 1/2 1/2 1/2 4   4444         40 40 40 40 40

           1/1 1/4 1/8 1/4 1/4 8   2122         80 20 10 20 20

           1/1 1/4 1/8 1/2 1/4 8   2142         80 20 10 40 20

           1/1 1/4 1/8 1/1 1/4 8   2182         80 20 10 80 20

           1/1 1/4 1/4 1/4 1/4 8   2222         80 20 20 20 20

           1/1 1/4 1/4 1/2 1/4 8   2242         80 20 20 40 20

           1/1 1/4 1/4 1/1 1/4 8   2282         80 20 20 80 20

           1/1 1/2 1/8 1/4 1/4 8   4122         80 40 10 20 20

           1/1 1/2 1/8 1/2 1/4 8   4142         80 40 10 40 20

           1/1 1/2 1/8 1/2 1/2 8   4144         80 40 10 40 40

           1/1 1/2 1/8 1/1 1/4 8   4182         80 40 10 80 20

           1/1 1/2 1/8 1/1 1/2 8   4184         80 40 10 80 40

           1/1 1/2 1/4 1/4 1/4 8   4222         80 40 20 20 20

           1/1 1/2 1/4 1/2 1/4 8   4242         80 40 20 40 20

           1/1 1/2 1/4 1/2 1/2 8   4244         80 40 20 40 40

           1/1 1/2 1/4 1/1 1/4 8   4282         80 40 20 80 20

           1/1 1/2 1/4 1/1 1/2 8   4284         80 40 20 80 40

           1/1 1/2 1/2 1/2 1/2 8   4444         80 40 40 40 40

           1/1 1/2 1/2 1/1 1/2 8   4484         80 40 40 80 40

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PLL        FRQCR/MCLKCR/ACLKCR

Multipli-  Division Ratio Setting      Clock Ratio  Clock Frequency (MHz)*

cation

Ratio I B P M A I                      B P M A Input Clock I B P M A

8         1/1 1/2 1/4 1/4 1/4 8 4 2 2 2 12.5       100 50 25 25 25

           1/1 1/2 1/4 1/2 1/4 8 4 2 4 2            100 50 25 50 25

           1/1 1/2 1/4 1/2 1/2 8 4 2 4 4            100 50 25 50 50

           1/1 1/2 1/4 1/1 1/4 8 4 2 8 2            100 50 25 100 25

           1/1 1/2 1/4 1/1 1/2 8 4 2 8 4            100 50 25 100 50

           1/1 1/2 1/2 1/2 1/2 8 4 4 4 4            100 50 50 50 50

           1/1 1/2 1/2 1/1 1/2 8 4 4 8 4            100 50 50 100 50

Notes:     * Clock frequencies when the input clock frequency is assumed to be the shown value.

           1. The PLL multiplication ratio is fixed at 8. The division ratio can be selected from 1, 1/2, 1/4,
                and 1/8 for each clock by the setting in the frequency control register.

           2. The output frequency of the PLL circuit is obtained by multiplication of the frequency of the input
                from the crystal resonator or EXTAL pin and the multiplication ratio (8) of the PLL circuit. This
                output frequency must be 100 MHz or lower.

           3. The input to the divider is always the output from the PLL circuit.

           4. The internal clock (I) frequency is obtained by multiplication of the frequency of the input from the
                crystal resonator or EXTAL pin, the multiplication ratio (8) of the PLL circuit, and the division ratio
                of the divider. The resultant frequency of the internal clock (I) must not exceed 100 MHz
                (maximum operating frequency) or lower.

           5. The bus clock (B) frequency is obtained by multiplication of the frequency of the input from the
                crystal resonator or EXTAL pin, the multiplication ratio (8) of the PLL circuit, and the division ratio
                of the divider. The resultant frequency of the bus clock (B) must not exceed 50 MHz or the
                internal clock (I) frequency.

           6. The peripheral clock (P) frequency is obtained by multiplication of the frequency of the input from
                the crystal resonator or EXTAL pin, the multiplication ratio (8) of the PLL circuit, and the division
                ratio of the divider. The resultant frequency of the peripheral clock (P) must not exceed 50 MHz or
                the bus clock (B) frequency.

           7. When using the MTU2S, the MTU2S clock (M) frequency must not exceed the internal clock (I)
                frequency and also be equal to or higher than P and B. The MTU2S clock (M) frequency is
                obtained by multiplication of the frequency of the input from the crystal resonator or EXTAL pin, the
                multiplication ratio (8) of the PLL circuit, and the division ratio of the divider.

           8. The frequency of the CK pin output is always equal to the bus clock (B) frequency.

           9. When using the AD, the AD clock (A) frequency must be equal to or higher than the peripheral
                 clock (P) frequency.

           10. When using the USB, the peripheral clock (P) frequency must be 13 MHz or higher.

           11. U must be fixed to 48 MHz. When generating U from the divider, input the clock 12 MHz or
                 connect the crystal resonator of 12MHz to the EXTAL or XTAL.

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4.4 Register Descriptions

The clock pulse generator has the following registers.

Table 4.4 Register Configuration

Register Name                  Abbreviation R/W         Initial Value Address Access Size

Frequency control register     FRQCR     R/W            H'0333      H'FFFE0010 16

MTU2S clock frequency          MCLKCR R/W               H'43        H'FFFE0410 8
control register
                               ACLKCR    R/W            H'43        H'FFFE0414 8
AD clock frequency control
register                       OSCCR     R/W            H'00        H'FFFE001C 8

Oscillation stop detection
control register

4.4.1 Frequency Control Register (FRQCR)

FRQCR is a 16-bit readable/writable register used to specify the frequency division ratios for the
internal clock (I), bus clock (B), and peripheral clock (P). FRQCR can be accessed only in
word units. After setting FRQCR to a new value, read it to confirm that it actually holds the new
value, then execute NOP instructions for 32 cycles of P. FRQCR should be modified by a
program in the on-chip ROM or on-chip RAM. Additionally, make settings for individual modules
after setting FRQCR*.

FRQCR is initialized to H'0333 only by a power-on reset. FRQCR retains its previous value by a
manual reset or in software standby mode. The previous value is also retained when an internal
reset is triggered by an overflow of the WDT.

When switching the division ratio of bus clock frequency, the CK pin is fixed at low level for a
cycle of an input clock so as to prevent a hazard of switching.

Note: * A register that is initialized in software standby mode is also initialized when the
             FRQCR setting is changed.

Bit: 15 14 13 12 11 10 9                           8    7     6  5         4  3  2  1         0

-                 -  -      -  -         STC[2:0]       -        IFC[2:0]     -     PFC[2:0]

Initial value: 0  0  0      0  0      0  1         1    0     0  1         1  0  0  1         1

R/W: R            R  R      R  R R/W R/W R/W R R/W R/W R/W R R/W R/W R/W

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                 Initial

Bit  Bit Name Value R/W Description

15 to 11         All 0                 R  Reserved

                                          These bits are always read as 0. The write value
                                          should always be 0.

10 to 8 STC[2:0] 011                   R/W Bus Clock (B) Frequency Division Ratio

                                          These bits specify the frequency division ratio of the
                                          bus clock.

                                          000: 1

                                          001: 1/2

                                          010: Setting prohibited

                                          011: 1/4

                                          100: Setting prohibited

                                          101: 1/8

                                          Others: Setting prohibited

7                0                     R  Reserved

                                          This bit is always read as 0. The write value should
                                          always be 0.

6 to 4 IFC[2:0]  011                   R/W Internal Clock (I) Frequency Division Ratio

                                          These bits specify the frequency division ratio of the
                                          internal clock.

                                          000: 1

                                          001: 1/2

                                          010: Setting prohibited

                                          011: 1/4

                                          100: Setting prohibited

                                          101: 1/8

                                          Others: Setting prohibited

3                0                     R  Reserved

                                          This bit is always read as 0. The write value should
                                          always be 0.

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                                                                                            Mar 23, 2011
SH7280 Group, SH7243 Group           Section 4 Clock Pulse Generator (CPG)

Bit     Bit Name            Initial  R/W Description
2 to 0  PFC[2:0]            Value    R/W Peripheral Clock (P) Frequency Division Ratio

                            011                  These bits specify the frequency division ratio of the
                                                 peripheral clock.
                                                 000: 1
                                                 001: 1/2
                                                 010: Setting prohibited
                                                 011: 1/4
                                                 100: Setting prohibited
                                                 101: 1/8
                                                 Others: Setting prohibited

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Mar 23, 2011
Section 4 Clock Pulse Generator (CPG)                                      SH7280 Group, SH7243 Group

4.4.2 MTU2S Clock Frequency Control Register (MCLKCR)

MCLKCR is an 8-bit readable/writable register. MCLKCR can be accessed only in byte units.

MCLKCR is initialized to H'43 only by a power-on reset. MCLKCR retains its previous value by
a manual reset or in software standby mode.

                        Bit: 7               6  5  4       3  2         1  0

                                       -     -  -  -       -  -         MSDIVS[1:0]

                 Initial value: 0            1  0  0       0  0         1  1

                    R/W: R                   RR R          R R R/W R/W

Bit                        Initial
7       Bit Name Value R/W Description
6
5 to 2           0                        R     Reserved
1, 0
                                                This bit is always read as 0. The write value should
                                                always be 0.

                 1                        R     Reserved

                                                This bit is always read as 1. The write value should
                                                always be 1.

                 All 0                    R     Reserved

                                                These bits are always read as 0. The write value
                                                should always be 0.

        MSDIVS[1:0] 11                    R/W Division Ratio Select

                                                These bits specify the frequency division ratio of the
                                                source clock. Set these bits so that the output clock is
                                                100 MHz or less, and also an integer multiple of the
                                                peripheral clock frequency (P).

                                                00: 1

                                                01: 1/2

                                                10: Setting prohibited

                                                11: 1/4

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                                                                                                           Mar 23, 2011
SH7280 Group, SH7243 Group                                           Section 4 Clock Pulse Generator (CPG)

4.4.3 AD Clock Frequency Control Register (ACLKCR)

ACLKCR is an 8-bit readable/writable register that can be accessed only in byte units. ACLKCR
is initialized to H'43 only by a power-on reset, but retains its previous value by a manual reset or
in software standby mode.

                               Bit: 7     6  5  4       3  2         1  0

                                   -      -  -  -       -  -         ASDIVS[1:0]

          Initial value: 0                10    0       0  0         1  1

                               R/W: R     RR    R       R  R R/W R/W

Bit                        Initial
7       Bit Name Value R/W Description
6
5 to 2                      0          R     Reserved
1, 0
                                             This bit is always read as 0. The write value should
                                             always be 0.

                            1          R     Reserved

                                             This bit is always read as 1. The write value should
                                             always be 1.

                            All 0      R     Reserved

                                             These bits are always read as 0. The write value
                                             should always be 0.

        ASDIVS[1:0] 11                 R/W Division Ratio Select

                                             These bits specify the frequency division ratio of the
                                             source clock. Set these bits so that the output clock is
                                             50 MHz or less, and also an integer multiple of the
                                             peripheral clock frequency (P).

                                             00: 1

                                             01: 1/2

                                             10: Setting prohibited

                                             11: 1/4

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4.4.4 Oscillation Stop Detection Control Register (OSCCR)

OSCCR is an 8-bit readable/writable register that has an oscillation stop detection flag and selects
flag status output to an external pin. OSCCR can be accessed only in byte units.

                    Bit: 7                   6  5  4      3  2        1  0

                                       -     -  -  -      -  OSC      -  OSC
                                                             STOP        ERS

                 Initial value: 0            0  0  0      0  0        0  0

                    R/W: R                   R  R  R      R  R        R R/W

Bit                        Initial
7 to 3  Bit Name Value R/W Description
2
                 All 0                    R     Reserved
1
0                                               These bits are always read as 0. The write value
                                                should always be 0.

        OSCSTOP 0                         R/W Oscillation Stop Detection Flag

                                                [Setting condition]

                                                 When a stop in the clock input is detected during
                                                    normal operation

                                                [Clearing condition]

                                                 By a power-on reset input through the RES pin

                 0                        R     Reserved

                                                This bit is always read as 0. The write value should
                                                always be 0.

        OSCERS 0                          R/W Oscillation Stop Detection Flag Output Select

                                                Selects whether to output the oscillation stop
                                                detection flag signal through the WDTOVF pin.

                                                0: Outputs only the WDT overflow signal through the
                                                    WDTOVF pin

                                                1: Outputs the WDT overflow signal and oscillation
                                                    stop detection flag signal through the WDTOVF

                                                    pin

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SH7280 Group, SH7243 Group  Section 4 Clock Pulse Generator (CPG)

4.5 Changing the Frequency

Selecting division ratios for the frequency divider can change the frequencies of the internal clock,
bus clock, peripheral clock, MTU2S clock, and AD clock under the software control through the
frequency control register (FRQCR), MTU2S clock frequency control register (MCKCR), and AD
clock frequency control register (ACLKCR). The following describes how to specify the
frequencies.

1. In the initial state, IFC2 to IFC0 = B'011 (1/4), STC2 to STC0 = B'011 (1/4), PFC2 to PFC0
    = B'011 (1/4), MSDIVS1 and MSDIVS0 = 11 (1/4), and ASDIVS1 and ASDIVS 0 = 11
    (1/4).

2. Stop all modules except the CPU, on-chip ROM, and on-chip RAM.
3. Set the desired values in bits IFC2 to IFC0, STC2 to STC0, PFC2 to PFC0, MSDIVS1,

    MSDIVS0, ASDIVS1, and ASDIVS 0. When specifying the frequencies, satisfy the following
    condition: internal clock (I)  bus clock (B)  peripheral clock (P). When using the
    MTU2S clock, specify the frequencies to satisfy the following condition: internal clock (I)
    MTU2S clock (MI)  peripheral clock (P).
4. The clock frequencies are immediately changed to the specified values after FRQCR setting is
    completed.

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Mar 23, 2011
Section 4 Clock Pulse Generator (CPG)                                SH7280 Group, SH7243 Group

4.6 Oscillator

The source of click supply can be selected from a connected crystal resonator or an external clock
input through a pin.

4.6.1 Connecting Crystal Resonator

A crystal resonator can be connected as shown in figure 4.2. Use the damping resistance (Rd)
shown in table 4.5. Use a crystal resonator that has a resonance frequency of 10 to 12.5 MHz.

It is recommended to consult the crystal resonator manufacturer concerning the compatibility of
the crystal resonator and the LSI.

                                                 CL1
                 EXTAL

                 XTAL                      CL2        CL1 = CL2 = 18 to 22 pF (reference value)
                               Rd

                 Figure 4.2 Example of Crystal Resonator Connection

Table 4.5 Damping Resistance Values (Reference Values)

Frequency (MHz)                        10                     12.5

Rd () (reference value)                0                      0

Figure 4.3 shows an equivalent circuit of the crystal resonator. Use a crystal resonator with the
characteristics shown in table 4.6.