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R5F72145HDFP#V1

器件型号:R5F72145HDFP#V1
器件类别:半导体    嵌入式处理器和控制器   
文件大小:98809.21KB,共44页
厂商名称:Renesas Electronics Corporation
厂商官网:https://www.renesas.com/
标准:  
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器件描述

IC mcu 32bit 512kb flash 176lqfp

参数
Datasheets:
SH7214/16 Group:
Standard Package : 1
Category: Integrated Circuits (ICs)
Family: Embedded - Microcontrollers
Series: SuperH® SH7214
Packaging : Tray
Core Processor: SH2A-FPU
Core Size: 32-Bit
Speed: 100MHz
Connectivity: CAN, Ethernet, I²C, SCI, SPI, USB
Peripherals: DMA, PWM, WDT
Number of I/O: 112
Program Memory Size: 512KB (512K x 8)
Program Memory Type: FLASH
EEPROM Size: -
RAM Size: 64K x 8
Voltage - Supply (Vcc/Vdd): 3 V ~ 3.6 V
Data Converters: A/D 8x12b
Oscillator Type: External
Operating Temperature: -40°C ~ 85°C
Package / Case: 176-LQFP
Supplier Device Package: 176-LQFP (24x24)

R5F72145HDFP#V1器件文档内容

User's Manual            The revision list summarizes the locations of
                         revisions and additions. Details should always
                         be checked by referring to the relevant text.

32 SH7214 Group, SH7216 Group
                                        User's Manual: Hardware
          Renesas 32-Bit RISC Microcomputer
          SuperHTM RISC engine family/SH7216 Series

               www.renesas.com  Rev.4.00 Jun 2013
Page ii of xxxiv
             Notice

1. All information included in this document is current as of the date this document is issued. Such information, however, is
      subject to change without any prior notice. Before purchasing or using any Renesas Electronics products listed herein, please
      confirm the latest product information with a Renesas Electronics sales office. Also, please pay regular and careful attention to
      additional and different information to be disclosed by Renesas Electronics such as that disclosed through our website.

2. Renesas Electronics does not assume any liability for infringement of patents, copyrights, or other intellectual property rights
      of third parties by or arising from the use of Renesas Electronics products or technical information described in this document.
      No license, express, implied or otherwise, is granted hereby under any patents, copyrights or other intellectual property rights
      of Renesas Electronics or others.

3. You should not alter, modify, copy, or otherwise misappropriate any Renesas Electronics product, whether in whole or in part.

4. Descriptions of circuits, software and other related information in this document are provided only to illustrate the operation of
      semiconductor products and application examples. You are fully responsible for the incorporation of these circuits, software,
      and information in the design of your equipment. Renesas Electronics assumes no responsibility for any losses incurred by
      you or third parties arising from the use of these circuits, software, or information.

5. When exporting the products or technology described in this document, you should comply with the applicable export control
      laws and regulations and follow the procedures required by such laws and regulations. You should not use Renesas
      Electronics products or the technology described in this document for any purpose relating to military applications or use by
      the military, including but not limited to the development of weapons of mass destruction. Renesas Electronics products and
      technology may not be used for or incorporated into any products or systems whose manufacture, use, or sale is prohibited
      under any applicable domestic or foreign laws or regulations.

6. Renesas Electronics has used reasonable care in preparing the information included in this document, but Renesas Electronics
      does not warrant that such information is error free. Renesas Electronics assumes no liability whatsoever for any damages
      incurred by you resulting from errors in or omissions from the information included herein.

7. Renesas Electronics products are classified according to the following three quality grades: "Standard", "High Quality", and
      "Specific". The recommended applications for each Renesas Electronics product depends on the product's quality grade, as
      indicated below. You must check the quality grade of each Renesas Electronics product before using it in a particular
      application. You may not use any Renesas Electronics product for any application categorized as "Specific" without the prior
      written consent of Renesas Electronics. Further, you may not use any Renesas Electronics product for any application for
      which it is not intended without the prior written consent of Renesas Electronics. Renesas Electronics shall not be in any way
      liable for any damages or losses incurred by you or third parties arising from the use of any Renesas Electronics product for an
      application categorized as "Specific" or for which the product is not intended where you have failed to obtain the prior written
      consent of Renesas Electronics. The quality grade of each Renesas Electronics product is "Standard" unless otherwise
      expressly specified in a Renesas Electronics data sheets or data books, etc.

"Standard":  Computers; office equipment; communications equipment; test and measurement equipment; audio and visual
             equipment; home electronic appliances; machine tools; personal electronic equipment; and industrial robots.

"High Quality": Transportation equipment (automobiles, trains, ships, etc.); traffic control systems; anti-disaster systems; anti-
                      crime systems; safety equipment; and medical equipment not specifically designed for life support.

"Specific":  Aircraft; aerospace equipment; submersible repeaters; nuclear reactor control systems; medical equipment or
             systems for life support (e.g. artificial life support devices or systems), surgical implantations, or healthcare
             intervention (e.g. excision, etc.), and any other applications or purposes that pose a direct threat to human life.

8. You should use the Renesas Electronics products described in this document within the range specified by Renesas Electronics,
      especially with respect to the maximum rating, operating supply voltage range, movement power voltage range, heat radiation
      characteristics, installation and other product characteristics. Renesas Electronics shall have no liability for malfunctions or
      damages arising out of the use of Renesas Electronics products beyond such specified ranges.

9. Although Renesas Electronics endeavors to improve the quality and reliability of its products, semiconductor products have
      specific characteristics such as the occurrence of failure at a certain rate and malfunctions under certain use conditions. Further,
      Renesas Electronics products are not subject to radiation resistance design. Please be sure to implement safety measures to
      guard them against the possibility of physical injury, and injury or damage caused by fire in the event of the failure of a
      Renesas Electronics product, such as safety design for hardware and software including but not limited to redundancy, fire
      control and malfunction prevention, appropriate treatment for aging degradation or any other appropriate measures. Because
      the evaluation of microcomputer software alone is very difficult, please evaluate the safety of the final products or system
      manufactured by you.

10. Please contact a Renesas Electronics sales office for details as to environmental matters such as the environmental
      compatibility of each Renesas Electronics product. Please use Renesas Electronics products in compliance with all applicable
      laws and regulations that regulate the inclusion or use of controlled substances, including without limitation, the EU RoHS
      Directive. Renesas Electronics assumes no liability for damages or losses occurring as a result of your noncompliance with
      applicable laws and regulations.

11. This document may not be reproduced or duplicated, in any form, in whole or in part, without prior written consent of Renesas
      Electronics.

12. Please contact a Renesas Electronics sales office if you have any questions regarding the information contained in this
      document or Renesas Electronics products, or if you have any other inquiries.

(Note 1) "Renesas Electronics" as used in this document means Renesas Electronics Corporation and also includes its majority-
            owned subsidiaries.

(Note 2) "Renesas Electronics product(s)" means any product developed or manufactured by or for Renesas Electronics.

                     Page iii of xxxiv
General Precautions in the Handling of MPU/MCU Products

The following usage notes are applicable to all MPU/MCU products from Renesas. For detailed usage notes
on the products covered by this manual, refer to the relevant sections of the manual. If the descriptions under
General Precautions in the Handling of MPU/MCU Products and in the body of the manual differ from each
other, the description in the body of the manual takes precedence.

  1. Handling of Unused Pins
       Handle unused pins in accord with the directions given under Handling of Unused Pins in the
       manual.
        The input pins of CMOS products are generally in the high-impedance state. In operation
            with an unused pin in the open-circuit state, extra electromagnetic noise is induced in the
            vicinity of LSI, an associated shoot-through current flows internally, and malfunctions occur
            due to the false recognition of the pin state as an input signal become possible. Unused
            pins should be handled as described under Handling of Unused Pins in the manual.

  2. Processing at Power-on
       The state of the product is undefined at the moment when power is supplied.
        The states of internal circuits in the LSI are indeterminate and the states of register
            settings and pins are undefined at the moment when power is supplied.
            In a finished product where the reset signal is applied to the external reset pin, the states
            of pins are not guaranteed from the moment when power is supplied until the reset
            process is completed.
            In a similar way, the states of pins in a product that is reset by an on-chip power-on reset
            function are not guaranteed from the moment when power is supplied until the power
            reaches the level at which resetting has been specified.

  3. Prohibition of Access to Reserved Addresses
       Access to reserved addresses is prohibited.
        The reserved addresses are provided for the possible future expansion of functions. Do
            not access these addresses; the correct operation of LSI is not guaranteed if they are
            accessed.

  4. Clock Signals
       After applying a reset, only release the reset line after the operating clock signal has become
       stable. When switching the clock signal during program execution, wait until the target clock
       signal has stabilized.
        When the clock signal is generated with an external resonator (or from an external
            oscillator) during a reset, ensure that the reset line is only released after full stabilization of
            the clock signal. Moreover, when switching to a clock signal produced with an external
            resonator (or by an external oscillator) while program execution is in progress, wait until
            the target clock signal is stable.

  5. Differences between Products
       Before changing from one product to another, i.e. to one with a different part number, confirm
       that the change will not lead to problems.

       The characteristics of MPU/MCU in the same group but having different part numbers may

            differ because of the differences in internal memory capacity and layout pattern. When
            changing to products of different part numbers, implement a system-evaluation test for
            each of the products.

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                   How to Use This Manual

1. Objective and Target Users
    This manual was written to explain the hardware functions and electrical characteristics of this
    LSI to the target users, i.e. those who will be using this LSI in the design of application
    systems. Target users are expected to understand the fundamentals of electrical circuits, logic
    circuits, and microcomputers.
    This manual is organized in the following items: an overview of the product, descriptions of
    the CPU, system control functions, and peripheral functions, electrical characteristics of the
    device, and usage notes.

        When designing an application system that includes this LSI, take all points to note into
        account. Points to note are given in their contexts and at the final part of each section, and
        in the section giving usage notes.

The list of revisions is a summary of major points of revision or addition for earlier versions.
It does not cover all revised items. For details on the revised points, see the actual locations
in the manual.

The following documents have been prepared for the SH7214 and SH7216 Groups. Before
using any of the documents, please visit our web site to verify that you have the most up-to-
date available version of the document.

Document Type      Contents                               Document Title          Document No.
Data Sheet
                   Overview of hardware and electrical                           
Users Manual:
Hardware           characteristics

Users Manual:      Hardware specifications (pin           SH7214 Group,           This users
Software           assignments, memory maps,              SH7216 Group            manual
Application Note   peripheral specifications, electrical  Users Manual: Hardware
                   characteristics, and timing charts)
Renesas Technical  and descriptions of operation
Update
                   Detailed descriptions of the CPU       SH-2A, SH2A-FPU         REJ09B0051
                   and instruction set                    Software Manual

                   Examples of applications and           The latest versions are available from our
                   sample programs                        web site.

                   Preliminary report on the
                   specifications of a product,
                   document, etc.

                                                                                    Page v of xxxiv
2. Description of Numbers and Symbols
    Aspects of the notations for register names, bit names, numbers, and symbolic names in this
    manual are explained below.

(1) Overall notation

     In descriptions involving the names of bits and bit fields within this manual, the modules and
     registers to which the bits belong may be clarified by giving the names in the forms
     "module name"."register name"."bit name" or "register name"."bit name".

(2) Register notation

     The style "register name"_"instance number" is used in cases where there is more than one
     instance of the same function or similar functions.
     [Example] CMCSR_0: Indicates the CMCSR register for the compare-match timer of channel 0.

(3) Number notation

Binary numbers are given as B'nnnn (B' may be omitted if the number is obviously binary),

hexadecimal numbers are given as H'nnnn or 0xnnnn, and decimal numbers are given as nnnn.

[Examples] Binary:          B'11 or 11

                  Hexadecimal: H'EFA0 or 0xEFA0

                  Decimal:  1234

(4) Notation for active-low

     An overbar on the name indicates that a signal or pin is active-low.
     [Example] WDTOVF

                            (4)                  (2)

         14.2.2 Compare Match Control/Status Register_0, _1 (CMCSR_0, CMCSR_1)
           CMCSR indicates compare match generation, enables or disables interrupts, and selects the counter
           input clock. Generation of a WDTOVF signal or interrupt initializes the TCNT value to 0.

        14.3 Operation
         14.3.1 Interval Count Operation

           When an internal clock is selected with the CKS1 and CKS0 bits in CMCSR and the STR bit in
           CMSTR is set to 1, CMCNT starts incrementing using the selected clock. When the values in
           CMCNT and the compare match constant register (CMCOR) match, CMCNT is cleared to H'0000
           and the CMF flag in CMCSR is set to 1. When the CKS1 and CKS0 bits are set to B'01 at this time,
           a f/4 clock is selected.

                                                                                                                                     Rev. 0.50, 10/04, page 416 of 914

                                                                                                                     (3)

Note: The bit names and sentences in the above figure are examples and have nothing to do
         with the contents of this manual.

Page vi of xxxiv
3. Description of Registers

    Each register description includes a bit chart, illustrating the arrangement of bits, and a table of
    bits, describing the meanings of the bit settings. The standard format and notation for bit charts
    and tables are described below.

[Bit Chart]                                                   9  8  7  6  5                          4  3      2  1  0
                      Bit: 15 14 13 12 11 10

                            ASID2 ASID1 ASID0                                                        Q ACMP2 ACMP1 ACMP0 IFE

Initial value: 0           0     0      0       0  0          1  0  0  0  0                          0  0      0  0  0

R/W: R/W R/W R/W R/W R/W R                                    R R/W R/W R/W R/W R/W R/W R/W R/W R/W

[Table of Bits]    (1)           (2)       (3)     (4)                                          (5)

                 Bit          Bit Name     Initial Value R/W     Description
                 15
                 14           -            0          R          Reserved
                 13 to 11     -                                  These bits are always read as 0.
                                           0          R

                              ASID2 to All 0          R/W Address Identifier
                              ASID0                            These bits enable or disable the pin function.

                 10           -            0          R Reserved

                                                                 This bit is always read as 0.

                 9            -            1          R Reserved

                                                                 This bit is always read as 1.

                              -            0

                 Note: The bit names and sentences in the above figure are examples, and have nothing to do with the contents of this
                           manual.

                 (1) Bit
                      Indicates the bit number or numbers.
                      In the case of a 32-bit register, the bits are arranged in order from 31 to 0. In the case
                      of a 16-bit register, the bits are arranged in order from 15 to 0.

                 (2) Bit name
                      Indicates the name of the bit or bit field.
                      When the number of bits has to be clearly indicated in the field, appropriate notation is
                      included (e.g., ASID[3:0]).
                      A reserved bit is indicated by "-".
                      Certain kinds of bits, such as those of timer counters, are not assigned bit names. In such
                      cases, the entry under Bit Name is blank.

                 (3) Initial value
                      Indicates the value of each bit immediately after a power-on reset, i.e., the initial value.
                      0: The initial value is 0
                      1: The initial value is 1
                      -: The initial value is undefined

                 (4) R/W
                      For each bit and bit field, this entry indicates whether the bit or field is readable or writable,
                      or both writing to and reading from the bit or field are impossible.
                      The notation is as follows:

                      R/W: The bit or field is readable and writable.
                      R/(W): The bit or field is readable and writable.

                               However, writing is only performed to flag clearing.
                      R: The bit or field is readable.

                               "R" is indicated for all reserved bits. When writing to the register, write
                               the value under Initial Value in the bit chart to reserved bits or fields.
                      W: The bit or field is writable.

                 (5) Description
                      Describes the function of the bit or field and specifies the values for writing.

                                                                                                                     Page vii of xxxiv
4. Description of Abbreviations
    The abbreviations used in this manual are listed below.

Abbreviations specific to this product

Abbreviation  Description
BSC           Bus controller
CPG           Clock pulse generator
DTC           Data transfer controller
INTC          Interrupt controller
SCI           Serial communication interface
WDT           Watchdog timer

Abbreviations other than those listed above

Abbreviation  Description
ACIA          Asynchronous communications interface adapter
bps           Bits per second
CRC           Cyclic redundancy check
DMA           Direct memory access
DMAC          Direct memory access controller
GSM           Global System for Mobile Communications
Hi-Z          High impedance
IEBus         Inter Equipment Bus
I/O           Input/output
IrDA          Infrared Data Association
LSB           Least significant bit
MSB           Most significant bit
NC            No connection
PLL           Phase-locked loop
PWM           Pulse width modulation
SFR           Special function register
SIM           Subscriber Identity Module
UART          Universal asynchronous receiver/transmitter
VCO           Voltage-controlled oscillator

All trademarks and registered trademarks are the property of their respective owners.

Page viii of xxxiv
                                Contents

Section 1 Overview..................................................................................................1

1.1 Features................................................................................................................................. 1
1.2 Block Diagram.................................................................................................................... 10
1.3 Pin Assignment ................................................................................................................... 11
1.4 Pin Functions ...................................................................................................................... 13

Section 2 CPU........................................................................................................23

2.1 Data Formats....................................................................................................................... 23
2.2 Register Descriptions.......................................................................................................... 24

         2.2.1 General Registers................................................................................................ 24
         2.2.2 Control Registers ................................................................................................ 25
         2.2.3 System Registers................................................................................................. 27
         2.2.4 Floating-Point Registers...................................................................................... 28
         2.2.5 Floating-Point System Registers......................................................................... 29
         2.2.6 Register Bank...................................................................................................... 32
         2.2.7 Initial Values of Registers................................................................................... 32
2.3 Data Formats....................................................................................................................... 33
         2.3.1 Data Format in Registers .................................................................................... 33
         2.3.2 Data Formats in Memory .................................................................................... 33
         2.3.3 Immediate Data Format ...................................................................................... 34
2.4 Instruction Features............................................................................................................. 35
         2.4.1 RISC-Type Instruction Set.................................................................................. 35
         2.4.2 Addressing Modes .............................................................................................. 39
         2.4.3 Instruction Format............................................................................................... 44
2.5 Instruction Set ..................................................................................................................... 48
         2.5.1 Instruction Set by Classification ......................................................................... 48
         2.5.2 Data Transfer Instructions................................................................................... 55
         2.5.3 Arithmetic Operation Instructions ...................................................................... 59
         2.5.4 Logic Operation Instructions .............................................................................. 62
         2.5.5 Shift Instructions................................................................................................. 63
         2.5.6 Branch Instructions ............................................................................................. 64
         2.5.7 System Control Instructions................................................................................ 66
         2.5.8 Floating-Point Operation Instructions................................................................. 68
         2.5.9 FPU-Related CPU Instructions ........................................................................... 70
         2.5.10 Bit Manipulation Instructions ............................................................................. 70
2.6 Processing States................................................................................................................. 72

                                                                                                                                 Page ix of xxxiv
Section 3 MCU Operating Modes ......................................................................... 75

3.1 Selection of Operating Modes ............................................................................................ 75
3.2 Input/Output Pins................................................................................................................ 76
3.3 Operating Modes ................................................................................................................ 76

         3.3.1 Mode 0 (MCU Extension Mode 0) ..................................................................... 76
         3.3.2 Mode 1 (MCU Extension Mode 1) ..................................................................... 76
         3.3.3 Mode 2 (MCU Extension Mode 2) ..................................................................... 76
         3.3.4 Mode 3 (Single Chip Mode) ............................................................................... 76
3.4 Address Map....................................................................................................................... 77
3.5 Initial State in This LSI....................................................................................................... 80
3.6 Note on Changing Operating Mode.................................................................................... 80

Section 4 Clock Pulse Generator (CPG) ............................................................... 81

4.1 Features............................................................................................................................... 81
4.2 Input/Output Pins................................................................................................................ 85
4.3 Clock Operating Modes ...................................................................................................... 86
4.4 Register Descriptions.......................................................................................................... 90

         4.4.1 Frequency Control Register (FRQCR) ............................................................... 90
         4.4.2 MTU2S Clock Frequency Control Register (MCLKCR) ................................... 93
         4.4.3 AD Clock Frequency Control Register (ACLKCR) ........................................... 94
         4.4.4 Oscillation Stop Detection Control Register (OSCCR) ...................................... 95
4.5 Changing the Frequency ..................................................................................................... 96
4.6 Oscillator ............................................................................................................................ 97
         4.6.1 Connecting Crystal Resonator ............................................................................ 97
         4.6.2 External Clock Input Method.............................................................................. 98
4.7 Oscillation Stop Detection .................................................................................................. 99
4.8 USB Operating Clock (48 MHz) ...................................................................................... 100
         4.8.1 Connecting a Ceramic Resonator...................................................................... 100
         4.8.2 Input of an External 48-MHz Clock Signal ...................................................... 101
         4.8.3 Handling of pins when a Ceramic Resonator is not Connected

                     (the Internal CPG is Selected or the USB is Not in Use).................................. 102
4.9 Notes on Board Design ..................................................................................................... 103

         4.9.1 Note on Using an External Crystal Resonator .................................................. 103

Section 5 Exception Handling ............................................................................. 105

5.1 Overview .......................................................................................................................... 105
         5.1.1 Types of Exception Handling and Priority ....................................................... 105
         5.1.2 Exception Handling Operations........................................................................ 107
         5.1.3 Exception Handling Vector Table .................................................................... 109

5.2 Resets................................................................................................................................ 111
         5.2.1 Types of Reset .................................................................................................. 111

Page x of xxxiv
         5.2.2 Power-On Reset ................................................................................................ 112
         5.2.3 Manual Reset .................................................................................................... 113
5.3 Address Errors .................................................................................................................. 115
         5.3.1 Address Error Sources ...................................................................................... 115
         5.3.2 Address Error Exception Handling ................................................................... 116
5.4 Register Bank Errors......................................................................................................... 117
         5.4.1 Register Bank Error Sources............................................................................. 117
         5.4.2 Register Bank Error Exception Handling ......................................................... 117
5.5 Interrupts........................................................................................................................... 118
         5.5.1 Interrupt Sources............................................................................................... 118
         5.5.2 Interrupt Priority Level ..................................................................................... 119
         5.5.3 Interrupt Exception Handling ........................................................................... 120
5.6 Exceptions Triggered by Instructions ............................................................................... 121
         5.6.1 Types of Exceptions Triggered by Instructions ................................................ 121
         5.6.2 Trap Instructions ............................................................................................... 122
         5.6.3 Slot Illegal Instructions ..................................................................................... 122
         5.6.4 General Illegal Instructions............................................................................... 123
         5.6.5 Integer Division Instructions............................................................................. 123
         5.6.6 Floating Point Operation Instruction................................................................. 124
5.7 When Exception Sources Are Not Accepted .................................................................... 125
5.8 Stack Status after Exception Handling Ends..................................................................... 126
5.9 Usage Notes ...................................................................................................................... 128
         5.9.1 Value of Stack Pointer (SP) .............................................................................. 128
         5.9.2 Value of Vector Base Register (VBR) .............................................................. 128
         5.9.3 Address Errors Caused by Stacking of Address Error Exception Handling ..... 128
         5.9.4 Note When Changing Interrupt Mask Level (IMASK) of

                     Status Register (SR) in CPU ............................................................................. 128

Section 6 Interrupt Controller (INTC) .................................................................129

6.1 Features............................................................................................................................. 129
6.2 Input/Output Pins.............................................................................................................. 131
6.3 Register Descriptions........................................................................................................ 132

         6.3.1 Interrupt Priority Registers 01, 02, 05 to 19 (IPR01, IPR02, IPR05 to IPR19) 133
         6.3.2 Interrupt Control Register 0 (ICR0).................................................................. 135
         6.3.3 Interrupt Control Register 1 (ICR1).................................................................. 136
         6.3.4 IRQ Interrupt Request Register (IRQRR)......................................................... 137
         6.3.5 Bank Control Register (IBCR).......................................................................... 139
         6.3.6 Bank Number Register (IBNR)......................................................................... 140
         6.3.7 USB-DTC Transfer Interrupt Request Register (USDTENDRR) .................... 141
6.4 Interrupt Sources............................................................................................................... 143
         6.4.1 NMI Interrupt.................................................................................................... 143
         6.4.2 User Break Interrupt ......................................................................................... 143

                                                                                                                                 Page xi of xxxiv
         6.4.3 H-UDI Interrupt ................................................................................................ 143
         6.4.4 IRQ Interrupts................................................................................................... 144
         6.4.5 Memory Error Interrupt .................................................................................... 144
         6.4.6 On-Chip Peripheral Module Interrupts ............................................................. 145
6.5 Interrupt Exception Handling Vector Table and Priority.................................................. 146
6.6 Operation .......................................................................................................................... 155
         6.6.1 Interrupt Operation Sequence ........................................................................... 155
         6.6.2 Stack after Interrupt Exception Handling ......................................................... 158
6.7 Interrupt Response Time................................................................................................... 159
6.8 Register Banks .................................................................................................................. 165
         6.8.1 Banked Register and Input/Output of Banks .................................................... 166
         6.8.2 Bank Save and Restore Operations................................................................... 166
         6.8.3 Save and Restore Operations after Saving to All Banks................................... 168
         6.8.4 Register Bank Exception .................................................................................. 169
         6.8.5 Register Bank Error Exception Handling ......................................................... 169
6.9 Data Transfer with Interrupt Request Signals................................................................... 170
         6.9.1 Handling Interrupt Request Signals as DTC Activating Sources and CPU
         Interrupt Sources but Not as DMAC Activating Sources ................................................. 172
         6.9.2 Handling Interrupt Request Signals as DMAC Activating Sources

                     but Not as CPU Interrupt Sources..................................................................... 172
         6.9.3 Handling Interrupt Request Signals as DTC Activating Sources but

                     Not as CPU Interrupt Sources or DMAC Activating Sources .......................... 172
         6.9.4 Handling Interrupt Request Signals as CPU Interrupt Sources but

                     Not as DTC Activating Sources or DMAC Activating Sources ....................... 173
6.10 Usage Notes ...................................................................................................................... 173

         6.10.1 Timing to Clear an Interrupt Source ................................................................. 173
         6.10.2 In Case the NMI Pin is not in Use .................................................................... 173
         6.10.3 Negate Timing of IRQOUT .............................................................................. 173
         6.10.4 Notes on Canceling Software Standby Mode with an IRQx Interrupt

                     Request ............................................................................................................. 174

Section 7 User Break Controller (UBC).............................................................. 175

7.1 Features............................................................................................................................. 175
7.2 Input/Output Pin ............................................................................................................... 177
7.3 Register Descriptions........................................................................................................ 178

         7.3.1 Break Address Register_0 (BAR_0)................................................................. 179
         7.3.2 Break Address Mask Register_0 (BAMR_0) ................................................... 180
         7.3.3 Break Bus Cycle Register_0 (BBR_0).............................................................. 181
         7.3.4 Break Address Register_1 (BAR_1)................................................................. 183
         7.3.5 Break Address Mask Register_1 (BAMR_1) ................................................... 184
         7.3.6 Break Bus Cycle Register_1 (BBR_1).............................................................. 185
         7.3.7 Break Address Register_2 (BAR_2)................................................................. 187

Page xii of xxxiv
         7.3.8 Break Address Mask Register_2 (BAMR_2) ................................................... 188
         7.3.9 Break Bus Cycle Register_2 (BBR_2).............................................................. 189
         7.3.10 Break Address Register_3 (BAR_3)................................................................. 191
         7.3.11 Break Address Mask Register_3 (BAMR_3) ................................................... 192
         7.3.12 Break Bus Cycle Register_3 (BBR_3).............................................................. 193
         7.3.13 Break Control Register (BRCR) ....................................................................... 195
7.4 Operation .......................................................................................................................... 199
         7.4.1 Flow of the User Break Operation .................................................................... 199
         7.4.2 Break on Instruction Fetch Cycle...................................................................... 200
         7.4.3 Break on Data Access Cycle............................................................................. 201
         7.4.4 Value of Saved Program Counter ..................................................................... 202
         7.4.5 Usage Examples................................................................................................ 203
7.5 Interrupt Source ................................................................................................................ 205
7.6 Usage Notes ...................................................................................................................... 206

Section 8 Data Transfer Controller (DTC) ..........................................................207

8.1 Features............................................................................................................................. 207
8.2 Register Descriptions........................................................................................................ 209

         8.2.1 DTC Mode Register A (MRA) ......................................................................... 210
         8.2.2 DTC Mode Register B (MRB).......................................................................... 211
         8.2.3 DTC Source Address Register (SAR)............................................................... 212
         8.2.4 DTC Destination Address Register (DAR)....................................................... 213
         8.2.5 DTC Transfer Count Register A (CRA) ........................................................... 214
         8.2.6 DTC Transfer Count Register B (CRB)............................................................ 215
         8.2.7 DTC Enable Registers A to E (DTCERA to DTCERE) ................................... 216
         8.2.8 DTC Control Register (DTCCR) ...................................................................... 217
         8.2.9 DTC Vector Base Register (DTCVBR)............................................................ 218
         8.2.10 Bus Function Extending Register (BSCEHR) .................................................. 219
8.3 Activation Sources............................................................................................................ 219
8.4 Location of Transfer Information and DTC Vector Table ................................................ 219
8.5 Operation .......................................................................................................................... 224
         8.5.1 Transfer Information Read Skip Function ........................................................ 229
         8.5.2 Transfer Information Write-Back Skip Function .............................................. 230
         8.5.3 Normal Transfer Mode ..................................................................................... 230
         8.5.4 Repeat Transfer Mode....................................................................................... 231
         8.5.5 Block Transfer Mode ........................................................................................ 233
         8.5.6 Chain Transfer .................................................................................................. 234
         8.5.7 Operation Timing.............................................................................................. 236
         8.5.8 Number of DTC Execution Cycles ................................................................... 239
         8.5.9 DTC Bus Release Timing ................................................................................. 242
         8.5.10 DTC Activation Priority Order ......................................................................... 244
8.6 DTC Activation by Interrupt............................................................................................. 246

                                                                                                                               Page xiii of xxxiv
8.7 Examples of Use of the DTC............................................................................................ 247
         8.7.1 Normal Transfer Mode ..................................................................................... 247
         8.7.2 Chain Transfer when Transfer Counter = 0 ...................................................... 248

8.8 Interrupt Sources............................................................................................................... 249
8.9 Usage Notes ...................................................................................................................... 249

         8.9.1 Module Standby Mode Setting ......................................................................... 249
         8.9.2 On-Chip RAM .................................................................................................. 250
         8.9.3 DTCE Bit Setting.............................................................................................. 250
         8.9.4 Chain Transfer .................................................................................................. 250
         8.9.5 Transfer Information Start Address, Source Address, and Destination

                     Address ............................................................................................................. 250
         8.9.6 Access to DTC Registers through DTC............................................................ 250
         8.9.7 Notes on IRQ Interrupt as DTC Activation Source .......................................... 250
         8.9.8 Note on SCI or SCIF as DTC Activation Sources ............................................ 251
         8.9.9 Clearing Interrupt Source Flag.......................................................................... 251
         8.9.10 Conflict between NMI Interrupt and DTC Activation ...................................... 251
         8.9.11 Note on USB as DTC Activation Sources ........................................................ 251
         8.9.12 Operation when a DTC Activation Request has been Cancelled...................... 251
         8.9.13 Note on Writing to DTCER .............................................................................. 251

Section 9 Bus State Controller (BSC) ................................................................. 253

9.1 Features............................................................................................................................. 253

9.2 Input/Output Pins.............................................................................................................. 256

9.3 Area Overview.................................................................................................................. 257

9.3.1 Address Map..................................................................................................... 257

9.3.2 Setting Operating Modes .................................................................................. 260

9.4 Register Descriptions........................................................................................................ 261

9.4.1 Common Control Register (CMNCR) .............................................................. 262

9.4.2 CSn Space Bus Control Register (CSnBCR) (n = 0 to 7) ................................. 265

9.4.3 CSn Space Wait Control Register (CSnWCR) (n = 0 to 7) .............................. 270

9.4.4 SDRAM Control Register (SDCR)................................................................... 299

9.4.5 Refresh Timer Control/Status Register (RTCSR)............................................. 303

9.4.6 Refresh Timer Counter (RTCNT)..................................................................... 305

9.4.7 Refresh Time Constant Register (RTCOR) ...................................................... 306

9.4.8 Bus Function Extending Register (BSCEHR) .................................................. 307

9.5 Operation .......................................................................................................................... 310

9.5.1 Endian/Access Size and Data Alignment.......................................................... 310

9.5.2 Normal Space Interface .................................................................................... 314

9.5.3              Access Wait Control ......................................................................................... 319
9.5.4              CSn Assert Period Expansion ........................................................................... 321

9.5.5 MPX-I/O Interface............................................................................................ 322

9.5.6 SDRAM Interface ............................................................................................. 327

Page xiv of xxxiv
         9.5.7 Burst ROM (Clock Asynchronous) Interface ................................................... 369
         9.5.8 SRAM Interface with Byte Selection................................................................ 371
         9.5.9 Burst ROM (Clock Synchronous) Interface...................................................... 376
         9.5.10 Wait between Access Cycles ............................................................................ 377
         9.5.11 Bus Arbitration ................................................................................................. 385
         9.5.12 Others................................................................................................................ 387
9.6 Interrupt Source ................................................................................................................ 395
9.7 Usage Note........................................................................................................................ 396
         9.7.1 Note on Connection of External LSI Circuits such as SDRAMs and ASICs.... 396

Section 10 Direct Memory Access Controller (DMAC) .....................................397

10.1 Features............................................................................................................................. 397
10.2 Input/Output Pins.............................................................................................................. 399
10.3 Register Descriptions........................................................................................................ 400

         10.3.1 DMA Source Address Registers (SAR)............................................................ 405
         10.3.2 DMA Destination Address Registers (DAR).................................................... 406
         10.3.3 DMA Transfer Count Registers (DMATCR) ................................................... 407
         10.3.4 DMA Channel Control Registers (CHCR) ....................................................... 408
         10.3.5 DMA Reload Source Address Registers (RSAR) ............................................. 416
         10.3.6 DMA Reload Destination Address Registers (RDAR) ..................................... 417
         10.3.7 DMA Reload Transfer Count Registers (RDMATCR)..................................... 418
         10.3.8 DMA Operation Register (DMAOR) ............................................................... 419
         10.3.9 DMA Extension Resource Selectors 0 to 3 (DMARS0 to DMARS3).............. 423
10.4 Operation .......................................................................................................................... 425
         10.4.1 Transfer Flow.................................................................................................... 425
         10.4.2 DMA Transfer Requests ................................................................................... 427
         10.4.3 Channel Priority................................................................................................ 431
         10.4.4 DMA Transfer Types........................................................................................ 434
         10.4.5 Number of Bus Cycles and DREQ Pin Sampling Timing ................................ 443
10.5 Interrupt Sources............................................................................................................... 447
         10.5.1 Interrupt Sources and Priority Order................................................................. 447
10.6 Usage Notes ...................................................................................................................... 449
         10.6.1 Setting of the Half-End Flag and the Half-End Interrupt.................................. 449
         10.6.2 Timing of DACK and TEND Outputs .............................................................. 449
         10.6.3 CHCR Setting ................................................................................................... 449
         10.6.4 Note on Activation of Multiple Channels ......................................................... 449
         10.6.5 Note on Transfer Request Input ........................................................................ 449
         10.6.6 Conflict between NMI Interrupt and DMAC Activation .................................. 450
         10.6.7 Number of On-Chip RAM Access Cycles from DMAC .................................. 450

                                                                                                                                Page xv of xxxiv
Section 11 Multi-Function Timer Pulse Unit 2 (MTU2)..................................... 451

11.1 Features............................................................................................................................. 451
11.2 Input/Output Pins.............................................................................................................. 457
11.3 Register Descriptions........................................................................................................ 458

         11.3.1 Timer Control Register (TCR).......................................................................... 462
         11.3.2 Timer Mode Register (TMDR)......................................................................... 466
         11.3.3 Timer I/O Control Register (TIOR).................................................................. 469
         11.3.4 Timer Compare Match Clear Register (TCNTCMPCLR)................................ 488
         11.3.5 Timer Interrupt Enable Register (TIER)........................................................... 489
         11.3.6 Timer Status Register (TSR)............................................................................. 494
         11.3.7 Timer Buffer Operation Transfer Mode Register (TBTM)............................... 501
         11.3.8 Timer Input Capture Control Register (TICCR)............................................... 503
         11.3.9 Timer Synchronous Clear Register S (TSYCRS) ............................................. 504
         11.3.10 Timer A/D Converter Start Request Control Register (TADCR) ..................... 506
         11.3.11 Timer A/D Converter Start Request Cycle Set Registers

                     (TADCORA_4 and TADCORB_4).................................................................. 509
         11.3.12 Timer A/D Converter Start Request Cycle Set Buffer Registers

                     (TADCOBRA_4 and TADCOBRB_4) ............................................................ 509
         11.3.13 Timer Counter (TCNT)..................................................................................... 510
         11.3.14 Timer General Register (TGR) ......................................................................... 510
         11.3.15 Timer Start Register (TSTR) ............................................................................ 511
         11.3.16 Timer Synchronous Register (TSYR)............................................................... 513
         11.3.17 Timer Counter Synchronous Start Register (TCSYSTR) ................................. 515
         11.3.18 Timer Read/Write Enable Register (TRWER) ................................................. 518
         11.3.19 Timer Output Master Enable Register (TOER) ................................................ 519
         11.3.20 Timer Output Control Register 1 (TOCR1)...................................................... 520
         11.3.21 Timer Output Control Register 2 (TOCR2)...................................................... 523
         11.3.22 Timer Output Level Buffer Register (TOLBR) ................................................ 526
         11.3.23 Timer Gate Control Register (TGCR) .............................................................. 527
         11.3.24 Timer Subcounter (TCNTS) ............................................................................. 529
         11.3.25 Timer Dead Time Data Register (TDDR)......................................................... 530
         11.3.26 Timer Cycle Data Register (TCDR) ................................................................. 530
         11.3.27 Timer Cycle Buffer Register (TCBR)............................................................... 531
         11.3.28 Timer Interrupt Skipping Set Register (TITCR)............................................... 531
         11.3.29 Timer Interrupt Skipping Counter (TITCNT)................................................... 533
         11.3.30 Timer Buffer Transfer Set Register (TBTER) .................................................. 534
         11.3.31 Timer Dead Time Enable Register (TDER) ..................................................... 536
         11.3.32 Timer Waveform Control Register (TWCR) .................................................... 537
         11.3.33 Bus Master Interface......................................................................................... 539
11.4 Operation .......................................................................................................................... 540
         11.4.1 Basic Functions................................................................................................. 540
         11.4.2 Synchronous Operation..................................................................................... 546

Page xvi of xxxiv
         11.4.3 Buffer Operation ............................................................................................... 548
         11.4.4 Cascaded Operation .......................................................................................... 552
         11.4.5 PWM Modes ..................................................................................................... 557
         11.4.6 Phase Counting Mode ....................................................................................... 562
         11.4.7 Reset-Synchronized PWM Mode...................................................................... 569
         11.4.8 Complementary PWM Mode............................................................................ 572
         11.4.9 A/D Converter Start Request Delaying Function.............................................. 614
         11.4.10 MTU2-MTU2S Synchronous Operation........................................................... 619
         11.4.11 External Pulse Width Measurement.................................................................. 625
         11.4.12 Dead Time Compensation................................................................................. 626
         11.4.13 TCNT Capture at Crest and/or Trough in Complementary PWM Operation ... 629
11.5 Interrupt Sources............................................................................................................... 630
         11.5.1 Interrupt Sources and Priorities......................................................................... 630
         11.5.2 DMAC and DTC Activation ............................................................................. 632
         11.5.3 A/D Converter Activation................................................................................. 633
11.6 Operation Timing.............................................................................................................. 635
         11.6.1 Input/Output Timing ......................................................................................... 635
         11.6.2 Interrupt Signal Timing..................................................................................... 642
11.7 Usage Notes ...................................................................................................................... 648
         11.7.1 Module Standby Mode Setting ......................................................................... 648
         11.7.2 Input Clock Restrictions ................................................................................... 648
         11.7.3 Caution on Period Setting ................................................................................. 649
         11.7.4 Contention between TCNT Write and Clear Operations.................................. 649
         11.7.5 Contention between TCNT Write and Increment Operations........................... 650
         11.7.6 Contention between TGR Write and Compare Match ...................................... 651
         11.7.7 Contention between Buffer Register Write and Compare Match ..................... 652
         11.7.8 Contention between Buffer Register Write and TCNT Clear ........................... 653
         11.7.9 Contention between TGR Read and Input Capture........................................... 654
         11.7.10 Contention between TGR Write and Input Capture.......................................... 655
         11.7.11 Contention between Buffer Register Write and Input Capture ......................... 656
         11.7.12 TCNT2 Write and Overflow/Underflow Contention in Cascade Connection .. 656
         11.7.13 Counter Value during Complementary PWM Mode Stop ................................ 658
         11.7.14 Buffer Operation Setting in Complementary PWM Mode ............................... 658
         11.7.15 Reset Sync PWM Mode Buffer Operation and Compare Match Flag .............. 659
         11.7.16 Overflow Flags in Reset Synchronous PWM Mode ......................................... 660
         11.7.17 Contention between Overflow/Underflow and Counter Clearing..................... 661
         11.7.18 Contention between TCNT Write and Overflow/Underflow............................ 662
         11.7.19 Cautions on Transition from Normal Operation or PWM Mode 1 to

                     Reset-Synchronized PWM Mode...................................................................... 662
         11.7.20 Output Level in Complementary PWM Mode and Reset-Synchronized

                     PWM Mode ...................................................................................................... 663
         11.7.21 Interrupts in Module Standby Mode ................................................................. 663

                                                                                                                               Page xvii of xxxiv
         11.7.22 Simultaneous Capture of TCNT_1 and TCNT_2 in Cascade Connection........ 663
         11.7.23 Note on Output Waveform Control at Synchronous Counter Clearing in

                     Complementary PWM Mode ............................................................................ 664
11.8 MTU2 Output Pin Initialization........................................................................................ 666

         11.8.1 Operating Modes .............................................................................................. 666
         11.8.2 Reset Start Operation ........................................................................................ 666
         11.8.3 Operation in Case of Re-Setting Due to Error during Operation, etc. .............. 667
         11.8.4 Overview of Initialization Procedures and Mode Transitions in Case of Error
         during Operation, etc. ....................................................................................................... 668

Section 12 Multi-Function Timer Pulse Unit 2S (MTU2S) ................................ 699

12.1 Input/Output Pins.............................................................................................................. 702
12.2 Register Descriptions........................................................................................................ 703

Section 13 Port Output Enable 2 (POE2) ............................................................ 707

13.1 Features............................................................................................................................. 707
13.2 Input/Output Pins.............................................................................................................. 709
13.3 Register Descriptions........................................................................................................ 711

         13.3.1 Input Level Control/Status Register 1 (ICSR1) ................................................ 712
         13.3.2 Output Level Control/Status Register 1 (OCSR1) ............................................ 716
         13.3.3 Input Level Control/Status Register 2 (ICSR2) ................................................ 717
         13.3.4 Output Level Control/Status Register 2 (OCSR2) ............................................ 718
         13.3.5 Input Level Control/Status Register 3 (ICSR3) ................................................ 720
         13.3.6 Software Port Output Enable Register (SPOER) .............................................. 722
         13.3.7 Port Output Enable Control Register 1 (POECR1)........................................... 723
         13.3.8 Port Output Enable Control Register 2 (POECR2)........................................... 725
13.4 Operation .......................................................................................................................... 731
         13.4.1 Input Level Detection Operation ...................................................................... 732
         13.4.2 Output-Level Compare Operation .................................................................... 734
         13.4.3 Release from High-Impedance State ................................................................ 734
13.5 Interrupts........................................................................................................................... 735
13.6 Usage Notes ...................................................................................................................... 736
         13.6.1 Pins States when the Watchdog Timer has Issued a Power-on Reset ............... 736
         13.6.2 Input Pins.......................................................................................................... 736

Section 14 Compare Match Timer (CMT) .......................................................... 737

14.1 Features............................................................................................................................. 737
14.2 Register Descriptions........................................................................................................ 738

         14.2.1 Compare Match Timer Start Register (CMSTR) .............................................. 739
         14.2.2 Compare Match Timer Control/Status Register (CMCSR) .............................. 740
         14.2.3 Compare Match Counter (CMCNT) ................................................................. 742

Page xviii of xxxiv
         14.2.4 Compare Match Constant Register (CMCOR) ................................................. 742
14.3 Operation .......................................................................................................................... 743

         14.3.1 Interval Count Operation .................................................................................. 743
         14.3.2 CMCNT Count Timing..................................................................................... 743
14.4 Interrupts........................................................................................................................... 744
         14.4.1 Interrupt Sources and DTC/DMAC Transfer Requests .................................... 744
         14.4.2 Timing of Compare Match Flag Setting ........................................................... 745
         14.4.3 Timing of Compare Match Flag Clearing......................................................... 745
14.5 Usage Notes ...................................................................................................................... 746
         14.5.1 Conflict between Write and Compare-Match Processes of CMCNT ............... 746
         14.5.2 Conflict between Word-Write and Count-Up Processes of CMCNT ............... 747
         14.5.3 Conflict between Byte-Write and Count-Up Processes of CMCNT................. 748
         14.5.4 Compare Match between CMCNT and CMCOR ............................................. 748

Section 15 Watchdog Timer (WDT)....................................................................749

15.1 Features............................................................................................................................. 749
15.2 Input/Output Pin ............................................................................................................... 750
15.3 Register Descriptions........................................................................................................ 751

         15.3.1 Watchdog Timer Counter (WTCNT)................................................................ 751
         15.3.2 Watchdog Timer Control/Status Register (WTCSR)........................................ 752
         15.3.3 Watchdog Reset Control/Status Register (WRCSR) ........................................ 754
         15.3.4 Notes on Register Access.................................................................................. 755
15.4 WDT Usage ...................................................................................................................... 757
         15.4.1 Canceling Software Standby Mode................................................................... 757
         15.4.2 Using Watchdog Timer Mode........................................................................... 757
         15.4.3 Using Interval Timer Mode .............................................................................. 759
15.5 Interrupt Sources............................................................................................................... 760
15.6 Usage Notes ...................................................................................................................... 761
         15.6.1 Timer Variation................................................................................................. 761
         15.6.2 Prohibition against Setting H'FF to WTCNT.................................................... 761
         15.6.3 Interval Timer Overflow Flag ........................................................................... 761
         15.6.4 System Reset by WDTOVF Signal................................................................... 762
         15.6.5 Manual Reset in Watchdog Timer Mode .......................................................... 762
         15.6.6 Connection of the WDTOVF Pin...................................................................... 762

Section 16 Serial Communication Interface (SCI) ..............................................763

16.1 Features............................................................................................................................. 763
16.2 Input/Output Pins.............................................................................................................. 765
16.3 Register Descriptions........................................................................................................ 766

         16.3.1 Receive Shift Register (SCRSR)....................................................................... 767
         16.3.2 Receive Data Register (SCRDR) ...................................................................... 767

                                                                                                                               Page xix of xxxiv
         16.3.3 Transmit Shift Register (SCTSR) ..................................................................... 768
         16.3.4 Transmit Data Register (SCTDR)..................................................................... 768
         16.3.5 Serial Mode Register (SCSMR)........................................................................ 768
         16.3.6 Serial Control Register (SCSCR)...................................................................... 772
         16.3.7 Serial Status Register (SCSSR) ........................................................................ 775
         16.3.8 Serial Port Register (SCSPTR) ......................................................................... 781
         16.3.9 Serial Direction Control Register (SCSDCR)................................................... 783
         16.3.10 Bit Rate Register (SCBRR) .............................................................................. 784
16.4 Operation .......................................................................................................................... 796
         16.4.1 Overview .......................................................................................................... 796
         16.4.2 Operation in Asynchronous Mode .................................................................... 798
         16.4.3 Clock Synchronous Mode................................................................................. 809
         16.4.4 Multiprocessor Communication Function ........................................................ 818
         16.4.5 Multiprocessor Serial Data Transmission ......................................................... 820
         16.4.6 Multiprocessor Serial Data Reception .............................................................. 821
16.5 SCI Interrupt Sources and DTC........................................................................................ 824
16.6 Serial Port Register (SCSPTR) and SCI Pins ................................................................... 825
16.7 Usage Notes ...................................................................................................................... 827
         16.7.1 SCTDR Writing and TDRE Flag...................................................................... 827
         16.7.2 Multiple Receive Error Occurrence .................................................................. 827
         16.7.3 Break Detection and Processing ....................................................................... 828
         16.7.4 Sending a Break Signal..................................................................................... 828
         16.7.5 Receive Data Sampling Timing and Receive Margin (Asynchronous Mode) .. 828
         16.7.6 Note on Using DTC .......................................................................................... 830
         16.7.7 Note on Using External Clock in Clock Synchronous Mode............................ 830
         16.7.8 Module Standby Mode Setting ......................................................................... 830

Section 17 Serial Communication Interface with FIFO (SCIF).......................... 831

17.1 Features............................................................................................................................. 831
17.2 Input/Output Pins.............................................................................................................. 833
17.3 Register Descriptions........................................................................................................ 833

         17.3.1 Receive Shift Register (SCRSR) ...................................................................... 834
         17.3.2 Receive FIFO Data Register (SCFRDR) .......................................................... 834
         17.3.3 Transmit Shift Register (SCTSR) ..................................................................... 835
         17.3.4 Transmit FIFO Data Register (SCFTDR)......................................................... 835
         17.3.5 Serial Mode Register (SCSMR)........................................................................ 836
         17.3.6 Serial Control Register (SCSCR)...................................................................... 839
         17.3.7 Serial Status Register (SCFSR) ........................................................................ 843
         17.3.8 Bit Rate Register (SCBRR) .............................................................................. 851
         17.3.9 FIFO Control Register (SCFCR) ...................................................................... 863
         17.3.10 FIFO Data Count Register (SCFDR)................................................................ 865
         17.3.11 Serial Port Register (SCSPTR) ......................................................................... 866

Page xx of xxxiv
         17.3.12 Line Status Register (SCLSR) .......................................................................... 868
         17.3.13 Serial Extended Mode Register (SCSEMR) ..................................................... 869
17.4 Operation .......................................................................................................................... 870
         17.4.1 Overview........................................................................................................... 870
         17.4.2 Operation in Asynchronous Mode .................................................................... 872
         17.4.3 Operation in Clocked Synchronous Mode ........................................................ 882
17.5 SCIF Interrupts ................................................................................................................. 891
17.6 Usage Notes ...................................................................................................................... 892
         17.6.1 SCFTDR Writing and TDFE Flag .................................................................... 892
         17.6.2 SCFRDR Reading and RDF Flag ..................................................................... 892
         17.6.3 Restriction on DMAC and DTC Usage ............................................................ 893
         17.6.4 Break Detection and Processing ....................................................................... 893
         17.6.5 Sending a Break Signal..................................................................................... 893
         17.6.6 Receive Data Sampling Timing and Receive Margin (Asynchronous Mode) .. 894
         17.6.7 FER Flag and PER Flag of Serial Status Register (SCFSR)............................. 895

Section 18 Renesas Serial Peripheral Interface (RSPI) .......................................897

18.1 Features............................................................................................................................. 897
         18.1.1 Internal Block Diagram..................................................................................... 899

18.2 Input/Output Pins.............................................................................................................. 901
18.3 Register Descriptions........................................................................................................ 902

         18.3.1 RSPI Control Register (SPCR) ......................................................................... 903
         18.3.2 RSPI Slave Select Polarity Register (SSLP)..................................................... 906
         18.3.3 RSPI Pin Control Register (SPPCR)................................................................. 907
         18.3.4 RSPI Status Register (SPSR) ............................................................................ 908
         18.3.5 RSPI Data Register (SPDR).............................................................................. 913
         18.3.6 RSPI Sequence Control Register (SPSCR)....................................................... 915
         18.3.7 RSPI Sequence Status Register (SPSSR).......................................................... 916
         18.3.8 RSPI Bit Rate Register (SPBR) ........................................................................ 918
         18.3.9 RSPI Data Control Register (SPDCR).............................................................. 919
         18.3.10 RSPI Clock Delay Register (SPCKD) .............................................................. 923
         18.3.11 SPI Slave Select Negation Delay Register (SSLND)........................................ 924
         18.3.12 RSPI Next-Access Delay Register (SPND) ...................................................... 925
         18.3.13 RSPI Command Register (SPCMD) ................................................................. 926
18.4 Operation .......................................................................................................................... 931
         18.4.1 Overview of RSPI Operations........................................................................... 931
         18.4.2 Controlling RSPI Pins....................................................................................... 933
         18.4.3 RSPI System Configuration Example............................................................... 935
         18.4.4 Transfer Format ................................................................................................ 944
         18.4.5 Data Format ...................................................................................................... 947
         18.4.6 Transmit Buffer Empty/Receive Buffer Full Flags........................................... 953
         18.4.7 Error Detection ................................................................................................. 955

                                                                                                                               Page xxi of xxxiv
         18.4.8 Initializing RSPI ............................................................................................... 960
         18.4.9 SPI Operation.................................................................................................... 961
         18.4.10 Clock Synchronous Operation .......................................................................... 973
         18.4.11 Error Processing................................................................................................ 980
         18.4.12 Loopback Mode ................................................................................................ 982
         18.4.13 Interrupt Request .............................................................................................. 983
18.5 Usage Notes ...................................................................................................................... 984
         18.5.1 DTC Block Transfer ......................................................................................... 984
         18.5.2 DMAC Burst Transfer ...................................................................................... 984
         18.5.3 Reading Receive Data....................................................................................... 984
         18.5.4 DTC/DMAC and Mode Fault Error.................................................................. 984
         18.5.5 Usage of the RSPI Output Pins as Open Drain Outputs ................................... 984

Section 19 I2C Bus Interface 3 (IIC3).................................................................. 985

19.1 Features............................................................................................................................. 985
19.2 Input/Output Pins.............................................................................................................. 987
19.3 Register Descriptions........................................................................................................ 988

         19.3.1 I2C Bus Control Register 1 (ICCR1)................................................................. 989
         19.3.2 I2C Bus Control Register 2 (ICCR2)................................................................. 992
         19.3.3 I2C Bus Mode Register (ICMR)........................................................................ 994
         19.3.4 I2C Bus Interrupt Enable Register (ICIER)....................................................... 996
         19.3.5 I2C Bus Status Register (ICSR)......................................................................... 998
         19.3.6 Slave Address Register (SAR)........................................................................ 1001
         19.3.7 I2C Bus Transmit Data Register (ICDRT) ...................................................... 1001
         19.3.8 I2C Bus Receive Data Register (ICDRR)........................................................ 1002
         19.3.9 I2C Bus Shift Register (ICDRS)...................................................................... 1002
         19.3.10 NF2CYC Register (NF2CYC)........................................................................ 1003
19.4 Operation ........................................................................................................................ 1004
         19.4.1 I2C Bus Format................................................................................................ 1004
         19.4.2 Master Transmit Operation............................................................................. 1005
         19.4.3 Master Receive Operation .............................................................................. 1007
         19.4.4 Slave Transmit Operation ............................................................................... 1009
         19.4.5 Slave Receive Operation................................................................................. 1012
         19.4.6 Clocked Synchronous Serial Format .............................................................. 1014
         19.4.7 Noise Filter ..................................................................................................... 1017
         19.4.8 Using the IICRST Bit to Reset I2C Bus Interface 3 ........................................ 1018
         19.4.9 Example of Use............................................................................................... 1019
19.5 Interrupt Requests........................................................................................................... 1023
19.6 Data Transfer Using DTC............................................................................................... 1024
19.7 Bit Synchronous Circuit.................................................................................................. 1025
19.8 Usage Notes .................................................................................................................... 1027
         19.8.1 Setting for Multi-Master Operation ................................................................ 1027

Page xxii of xxxiv
19.8.2  Note on Master Receive Mode........................................................................ 1027
19.8.3  Note on Setting ACKBT in Master Receive Mode......................................... 1027
19.8.4  Note on the States of Bits MST and TRN when Arbitration Is Lost............... 1028
19.8.5  Access to ICE and IICRST Bits during I2C Bus Operations ........................... 1028
19.8.6  Using the IICRST Bit to Initialize the Registers............................................. 1029
19.8.7  Operation of I2C Bus Interface 3 while ICE = 0 ............................................. 1029
19.8.8  Note on Master Transmit Mode ...................................................................... 1029

Section 20 A/D Converter (ADC)......................................................................1031

20.1 Features........................................................................................................................... 1031
20.2 Input/Output Pins............................................................................................................ 1033
20.3 Register Descriptions...................................................................................................... 1034

         20.3.1 A/D Control Registers 0 and 1 (ADCR_0 and ADCR_1)............................... 1035
         20.3.2 A/D Status Registers 0 to 1 (ADSR_0 and ADSR_1) .................................... 1038
         20.3.3 A/D Start Trigger Select Registers 0 and 1

                     (ADSTRGR_0 and ADSTRGR_1)................................................................. 1039
         20.3.4 A/D Analog Input Channel Select Registers 0 and 1

                     (ADANSR_0 and ADANSR_1) ..................................................................... 1041
         20.3.5 A/D Bypass Control Registers 0 and

                     1 (ADBYPSCR_0 and ADBYPSCR_1) ......................................................... 1042
         20.3.6 A/D Data Registers 0 to 7 (ADDR0 to ADDR7) ............................................ 1043
20.4 Operation ........................................................................................................................ 1044
         20.4.1 Single-Cycle Scan Mode................................................................................. 1044
         20.4.2 Continuous Scan Mode ................................................................................... 1047
         20.4.3 Input Sampling and A/D Conversion Time .................................................... 1050
         20.4.4 A/D Converter Activation by MTU2 and MTU2S ......................................... 1052
         20.4.5 External Trigger Input Timing........................................................................ 1052
         20.4.6 Example of ADDR Auto-Clear Function........................................................ 1053
20.5 Interrupt Sources and DMAC or DTC Transfer Requests .............................................. 1055
20.6 Definitions of A/D Conversion Accuracy....................................................................... 1056
20.7 Usage Notes .................................................................................................................... 1058
         20.7.1 Analog Input Voltage Range .......................................................................... 1058
         20.7.2 Relationship between AVcc, AVss and VccQ, Vss ........................................ 1058
         20.7.3 Range of AVREF Pin Settings........................................................................ 1058
         20.7.4 Notes on Board Design ................................................................................... 1058
         20.7.5 Notes on Noise Countermeasures ................................................................... 1059
         20.7.6 Notes on Register Setting................................................................................ 1059
         20.7.7 Permissible Signal Source Impedance ............................................................ 1060
         20.7.8 Influences on Absolute Precision.................................................................... 1060
         20.7.9 Notes when Two A/D Modules Run Simultaneously ..................................... 1060

        Page xxiii of xxxiv
Section 21 Controller Area Network (RCAN-ET)............................................ 1063

21.1 Summary......................................................................................................................... 1063
         21.1.1 Overview ........................................................................................................ 1063
         21.1.2 Scope .............................................................................................................. 1063
         21.1.3 Audience......................................................................................................... 1063
         21.1.4 References....................................................................................................... 1064
         21.1.5 Features........................................................................................................... 1064

21.2 Architecture .................................................................................................................... 1065
21.3 Programming Model - Overview .................................................................................... 1067

         21.3.1 Memory Map .................................................................................................. 1067
         21.3.2 Mailbox Structure ........................................................................................... 1068
         21.3.3 RCAN-ET Control Registers .......................................................................... 1075
         21.3.4 RCAN-ET Mailbox Registers......................................................................... 1095
21.4 Application Note............................................................................................................. 1106
         21.4.1 Test Mode Settings ......................................................................................... 1106
         21.4.2 Configuration of RCAN-ET ........................................................................... 1107
         21.4.3 Message Transmission Sequence.................................................................... 1113
         21.4.4 Message Receive Sequence ............................................................................ 1116
         21.4.5 Reconfiguration of Mailbox............................................................................ 1118
21.5 Interrupt Sources............................................................................................................. 1120
21.6 DTC Interface ................................................................................................................. 1121
21.7 DMAC Interface ............................................................................................................. 1122
21.8 CAN Bus Interface ......................................................................................................... 1123
21.9 Usage Notes .................................................................................................................... 1124
         21.9.1 Module Standby Mode.................................................................................... 1124
         21.9.2 Reset ............................................................................................................... 1124
         21.9.3 CAN Sleep Mode............................................................................................ 1124
         21.9.4 Register Access............................................................................................... 1124
         21.9.5 Interrupts......................................................................................................... 1125

Section 22 Pin Function Controller (PFC) ........................................................ 1127

22.1 Register Descriptions...................................................................................................... 1143
         22.1.1 Port A I/O Registers H and L (PAIORH and PAIORL) ................................. 1145
         22.1.2 Port A Control Registers H1 and H2, and L1 to L4
                     (PACRH1 and PACRH2, and PACRL1 to PACRL4) .................................... 1146
         22.1.3 Port A Pull-Up MOS Control Registers H and L (PAPCRH and PAPCRL).. 1158
         22.1.4 Port B I/O Register L (PBIORL) .................................................................... 1160
         22.1.5 Port B Control Registers L1 to L4 (PBCRL1 to PBCRL4) ............................ 1160
         22.1.6 Port B Pull-Up MOS Control Register L (PBPCRL)...................................... 1169
         22.1.7 Port C I/O Register L (PCIORL) .................................................................... 1170
         22.1.8 Port C Control Registers L1 to L4 (PCCRL1 to PCCRL4) ............................ 1170
         22.1.9 Port C Pull-Up MOS Control Register L (PCPCRL)...................................... 1179

Page xxiv of xxxiv
         22.1.10 Port D I/O Registers H and L (PDIORH and PDIORL) ................................. 1180
         22.1.11 Port D Control Registers H1 to H4 and L1 to L4

                     (PDCRH1 to PDCRH4 and PDCRL1 to PDCRL4)........................................ 1181
         22.1.12 Port D Pull-Up MOS Control Registers H and L (PDPCRH and PDPCRL) .. 1198
         22.1.13 Port E I/O Register L (PEIORL)..................................................................... 1200
         22.1.14 Port E Control Registers L1 to L4 (PECRL1 to PECRL4) ............................. 1201
         22.1.15 Port E Pull-Up MOS Control Register L (PEPCRL) ...................................... 1210
         22.1.16 Large Current Port Control Register (HCPCR) .............................................. 1211
         22.1.17 IRQOUT Function Control Register (IFCR) .................................................. 1213
         22.1.18 DACK Output Timing Control Register (PDACKCR)................................... 1214
22.2 Pull-Up MOS Control by Pin Function........................................................................... 1219
22.3 Usage Notes .................................................................................................................... 1223

Section 23 I/O Ports ...........................................................................................1225

23.1 Port A.............................................................................................................................. 1225
         23.1.1 Register Descriptions ...................................................................................... 1226
         23.1.2 Port A Data Registers H and L (PADRH and PADRL).................................. 1226
         23.1.3 Port A Port Registers H and L (PAPRH and PAPRL).................................... 1228

23.2 Port B .............................................................................................................................. 1230
         23.2.1 Register Descriptions ...................................................................................... 1230
         23.2.2 Port B Data Register L PBDRL)..................................................................... 1231
         23.2.3 Port B Port Register L (PBPRL) ..................................................................... 1232

23.3 Port C .............................................................................................................................. 1233
         23.3.1 Register Descriptions ...................................................................................... 1234
         23.3.2 Port C Data Register L (PCDRL) ................................................................... 1234
         23.3.3 Port C Port Register L (PCPRL) ..................................................................... 1236

23.4 Port D.............................................................................................................................. 1237
         23.4.1 Register Descriptions ...................................................................................... 1238
         23.4.2 Port D Data Registers H and L (PDDRH and PDDRL).................................. 1238
         23.4.3 Port D Port Registers H and L (PDPRH and PDPRL).................................... 1241

23.5 Port E .............................................................................................................................. 1243
         23.5.1 Register Descriptions ...................................................................................... 1243
         23.5.2 Port E Data Register L (PEDRL).................................................................... 1244
         23.5.3 Port E Port Register L (PEPRL) ..................................................................... 1245

23.6 Port F .............................................................................................................................. 1246
         23.6.1 Register Descriptions ...................................................................................... 1246
         23.6.2 Port F Data Register L (PFDRL) .................................................................... 1247

23.7 Usage Notes .................................................................................................................... 1248
         23.7.1 Handling of Unused pins ................................................................................ 1248

                                                                                                                              Page xxv of xxxiv
Section 24 USB Function Module (USB) ......................................................... 1249

24.1 Features........................................................................................................................... 1249
24.2 Pin Configuration............................................................................................................ 1251
24.3 Register Descriptions...................................................................................................... 1252

         24.3.1 USB Interrupt Flag Register 0 (USBIFR0)..................................................... 1254
         24.3.2 USB Interrupt Flag Register 1 (USBIFR1)..................................................... 1255
         24.3.3 USB Interrupt Flag Register 2 (USBIFR2)..................................................... 1257
         24.3.4 USB Interrupt Flag Register 3 (USBIFR3)..................................................... 1258
         24.3.5 USB Interrupt Flag Register 4 (USBIFR4)..................................................... 1260
         24.3.6 USB Interrupt Enable Register 0 (USBIER0)................................................. 1261
         24.3.7 USB Interrupt Enable Register 1 (USBIER1)................................................. 1262
         24.3.8 USB Interrupt Enable Register 2 (USBIER2)................................................. 1263
         24.3.9 USB Interrupt Enable Register 3 (USBIER3)................................................. 1264
         24.3.10 USB Interrupt Enable Register 4 (USBIER4)................................................. 1265
         24.3.11 USB Interrupt Select Register 0 (USBISR0) .................................................. 1266
         24.3.12 USB Interrupt Select Register 1 (USBISR1) .................................................. 1267
         24.3.13 USB Interrupt Select Register 2 (USBISR2) .................................................. 1268
         24.3.14 USB Interrupt Select Register 3 (USBISR3) .................................................. 1269
         24.3.15 USB Interrupt Select Register 4 (USBISR4) .................................................. 1270
         24.3.16 USBEP0i Data Register (USBEPDR0i) ......................................................... 1271
         24.3.17 USBEP0o Data Register (USBEPDR0o)........................................................ 1271
         24.3.18 USBEP0s Data Register (USBEPDR0s)......................................................... 1272
         24.3.19 USBEP1 Data Register (USBEPDR1)............................................................ 1273
         24.3.20 USBEP2 Data Register (USBEPDR2)............................................................ 1273
         24.3.21 USBEP3 Data Register (USBEPDR3)............................................................ 1274
         24.3.22 USBEP4 Data Register (USBEPDR4)............................................................ 1274
         24.3.23 USBEP5 Data Register (USBEPDR5)............................................................ 1275
         24.3.24 USBEP6 Data Register (USBEPDR6)............................................................ 1275
         24.3.25 USBEP7 Data Register (USBEPDR7)............................................................ 1276
         24.3.26 USBEP8 Data Register (USBEPDR8)............................................................ 1276
         24.3.27 USBEP9 Data Register (USBEPDR9)............................................................ 1277
         24.3.28 USBEP0o Receive Data Size Register (USBEPSZ0o) ................................... 1277
         24.3.29 USBEP1 Receive Data Size Register (USBEPSZ1)....................................... 1278
         24.3.30 USBEP4 Receive Data Size Register (USBEPSZ4)....................................... 1278
         24.3.31 USBEP7 Receive Data Size Register (USBEPSZ7)....................................... 1279
         24.3.32 USB Data Status Register 0 (USBDASTS0) .................................................. 1279
         24.3.33 USB Data Status Register 1 (USBDASTS1) .................................................. 1280
         24.3.34 USB Data Status Register 2 (USBDASTS2) .................................................. 1281
         24.3.35 USB Data Status Register 3 (USBDASTS3) .................................................. 1282
         24.3.36 USB Trigger Register 0 (USBTRG0) ............................................................. 1283
         24.3.37 USB Trigger Register 1 (USBTRG1) ............................................................. 1284
         24.3.38 USB Trigger Register 2 (USBTRG2) ............................................................. 1285

Page xxvi of xxxiv
         24.3.39 USB Trigger Register 3 (USBTRG3) ............................................................. 1286
         24.3.40 USB FIFO Clear Register 0 (USBFCLR0)..................................................... 1287
         24.3.41 USB FIFO Clear Register 1 (USBFCLR1)..................................................... 1288
         24.3.42 USB FIFO Clear Register 2 (USBFCLR2)..................................................... 1289
         24.3.43 USB FIFO Clear Register 3 (USBFCLR3)..................................................... 1290
         24.3.44 USB Endpoint Stall Register 0 (USBEPSTL0) .............................................. 1291
         24.3.45 USB Endpoint Stall Register 1 (USBEPSTL1) .............................................. 1292
         24.3.46 USB Endpoint Stall Register 2 (USBEPSTL2) .............................................. 1293
         24.3.47 USB Endpoint Stall Register 3 (USBEPSTL3) .............................................. 1294
         24.3.48 USB Stall Status Register 1 (USBSTLSR1) ................................................... 1296
         24.3.49 USB Stall Status Register 2 (USBSTLSR2) ................................................... 1298
         24.3.50 USB Stall Status Register 3 (USBSTLSR3) ................................................... 1300
         24.3.51 USB DMA Transfer Setting Register (USBDMAR) ...................................... 1302
         24.3.52 USB Configuration Value Register (USBCVR) ............................................. 1305
         24.3.53 USB Control Register (USBCTLR)................................................................ 1306
         24.3.54 USB Endpoint Information Register (USBEPIR)........................................... 1307
         24.3.55 USB Transceiver Test Register 0 (USBTRNTREG0) .................................... 1312
         24.3.56 USB Transceiver Test Register 1 (USBTRNTREG1) .................................... 1314
24.4 Interrupt Sources............................................................................................................. 1316
24.5 Operation ........................................................................................................................ 1319
         24.5.1 Initial Settings ................................................................................................. 1319
         24.5.2 Cable Connection............................................................................................ 1320
         24.5.3 Cable Disconnection ....................................................................................... 1321
         24.5.4 Control Transfer.............................................................................................. 1322
         24.5.5 EP1/EP4/EP7 Bulk-OUT Transfer.................................................................. 1330
         24.5.6 EP2/EP5/EP8 Bulk-IN Transfer...................................................................... 1332
         24.5.7 EP3/EP6/EP9 Interrupt-IN Transfer ............................................................... 1334
24.6 Processing of USB Standard Commands and Class/Vendor Commands ....................... 1335
         24.6.1 Processing of Commands Transmitted by Control Transfer ........................... 1335
24.7 Stall Operations............................................................................................................... 1336
         24.7.1 Overview......................................................................................................... 1336
         24.7.2 Forcible Stall by Application .......................................................................... 1336
         24.7.3 Automatic Stall by USB Function Module ..................................................... 1338
24.8 DMA Transfer................................................................................................................. 1339
         24.8.1 Overview......................................................................................................... 1339
         24.8.2 DMA Transfer for Endpoints 1 and 4 ............................................................. 1339
         24.8.3 DMA Transfer for Endpoints 2 and 5 ............................................................. 1342
24.9 DTC Transfer.................................................................................................................. 1346
         24.9.1 DTC Transfer for Endpoints 1 and 4 .............................................................. 1346
         24.9.2 DTC Transfer for Endpoints 2 and 5 .............................................................. 1350
24.10 Example of USB External Circuitry ............................................................................... 1353
24.11 Usage Notes .................................................................................................................... 1355

                                                                                                                             Page xxvii of xxxiv
24.11.1               Receiving Setup Data...................................................................................... 1355
24.11.2               Clearing FIFO................................................................................................. 1355
24.11.3               Overreading or Overwriting Data Registers ................................................... 1355
24.11.4               Assigning Interrupt Sources for EP0 .............................................................. 1356
24.11.5               Clearing FIFO when Setting DMAC/DTC Transfer....................................... 1356
24.11.6               Manual Reset for DMAC/DTC Transfer ........................................................ 1356
24.11.7               USB Clock ...................................................................................................... 1356
24.11.8               Using TR Interrupt.......................................................................................... 1357
24.11.9               Handling of Unused USB Pins ....................................................................... 1358

Section 25 Ethernet Controller (EtherC) (SH7216A, SH7214A, SH7216G, and
SH7214G only).................................................................................................. 1359

25.1 Features........................................................................................................................... 1359
25.2 Input/Output Pins............................................................................................................ 1361
25.3 Register Descriptions...................................................................................................... 1362

         25.3.1 EtherC Mode Register (ECMR)...................................................................... 1365
         25.3.2 EtherC Status Register (ECSR) ...................................................................... 1369
         25.3.3 EtherC Interrupt Enable Register (ECSIPR)................................................... 1371
         25.3.4 PHY Interface Register (PIR) ......................................................................... 1373
         25.3.5 MAC Address High Register (MAHR) .......................................................... 1374
         25.3.6 MAC Address Low Register (MALR)............................................................ 1375
         25.3.7 Receive Frame Length Register (RFLR) ........................................................ 1376
         25.3.8 PHY Status Register (PSR)............................................................................. 1377
         25.3.9 Transmit Retry Over Counter Register (TROCR) .......................................... 1378
         25.3.10 Delayed Collision Detect Counter Register (CDCR)...................................... 1379
         25.3.11 Lost Carrier Counter Register (LCCR)........................................................... 1380
         25.3.12 Carrier Not Detect Counter Register (CNDCR) ............................................. 1381
         25.3.13 CRC Error Frame Receive Counter Register (CEFCR).................................. 1382
         25.3.14 Frame Receive Error Counter Register (FRECR)........................................... 1383
         25.3.15 Too-Short Frame Receive Counter Register (TSFRCR)................................. 1384
         25.3.16 Too-Long Frame Receive Counter Register (TLFRCR)................................. 1385
         25.3.17 Residual-Bit Frame Receive Counter Register (RFCR) ................................. 1386
         25.3.18 Multicast Address Frame Receive Counter Register (MAFCR)..................... 1387
         25.3.19 IPG Register (IPGR)....................................................................................... 1388
         25.3.20 Automatic PAUSE Frame Register (APR) ..................................................... 1389
         25.3.21 Manual PAUSE Frame Register (MPR) ......................................................... 1390
         25.3.22 Automatic PAUSE Frame Retransmit Count Register (TPAUSER) .............. 1391
         25.3.23 Random Number Generation Counter Upper Limit Register (RDMLR)........ 1392
         25.3.24 PAUSE Frame Receive Counter Register (RFCF) ......................................... 1393
         25.3.25 PAUSE Frame Retransmit Counter Register (TPAUSECR) .......................... 1394
         25.3.26 Broadcast Frame Receive Count Register (BCFRR) ...................................... 1395
25.4 Operation ........................................................................................................................ 1396

Page xxviii of xxxiv
         25.4.1 Transmission................................................................................................... 1396
         25.4.2 Reception ........................................................................................................ 1399
         25.4.3 MII Frame Timing .......................................................................................... 1401
         25.4.4 Accessing MII Registers ................................................................................. 1403
         25.4.5 Magic Packet Detection .................................................................................. 1406
         25.4.6 Operation by IPG Setting................................................................................ 1407
         25.4.7 Flow Control ................................................................................................... 1408
25.5 Connection to the PHY-LSI............................................................................................ 1409
25.6 Usage Notes .................................................................................................................... 1410

Section 26 Ethernet Controller Direct Memory Access Controller (E-DMAC)
(SH7216A, SH7214A, SH7216G, and SH7214G only) ....................................1411

26.1 Features........................................................................................................................... 1411
26.2 Register Descriptions...................................................................................................... 1412

         26.2.1 E-DMAC Mode Register (EDMR) ................................................................. 1414
         26.2.2 E-DMAC Transmit Request Register (EDTRR)............................................. 1415
         26.2.3 E-DMAC Receive Request Register (EDRRR) .............................................. 1416
         26.2.4 Transmit Descriptor List Start Address Register (TDLAR) ........................... 1417
         26.2.5 Receive Descriptor List Start Address Register (RDLAR)............................. 1418
         26.2.6 EtherC/E-DMAC Status Register (EESR) ...................................................... 1419
         26.2.7 EtherC/E-DMAC Status Interrupt Enable Register (EESIPR)........................ 1424
         26.2.8 Transmit/Receive Status Copy Enable Register (TRSCER)........................... 1427
         26.2.9 Receive Missed-Frame Counter Register (RMFCR) ...................................... 1430
         26.2.10 Transmit FIFO Threshold Register (TFTR).................................................... 1431
         26.2.11 FIFO Depth Register (FDR) ........................................................................... 1433
         26.2.12 Receiving Method Control Register (RMCR) ................................................ 1435
         26.2.13 Transmit FIFO Underrun Counter Register (TFUCR).................................... 1437
         26.2.14 Receive FIFO Overflow Counter Register (RFOCR) ..................................... 1438
         26.2.15 Receive Buffer Write Address Register (RBWAR)........................................ 1439
         26.2.16 Receive Descriptor Fetch Address Register (RDFAR)................................... 1440
         26.2.17 Transmit Buffer Read Address Register (TBRAR) ........................................ 1441
         26.2.18 Transmit Descriptor Fetch Address Register (TDFAR) ................................. 1442
         26.2.19 Flow Control Start FIFO Threshold Setting Register (FCFTR)...................... 1443
         26.2.20 Transmit Interrupt Setting Register (TRIMD) ................................................ 1445
         26.2.21 Independent Output Signal Setting Register (IOSR) ...................................... 1446
         26.2.22 E-DMAC Operation Control Register (EDOCR) ........................................... 1447
26.3 Operation ........................................................................................................................ 1449
         26.3.1 Descriptor Lists and Data Buffers................................................................... 1449
         26.3.2 Transmission................................................................................................... 1458
         26.3.3 Reception ........................................................................................................ 1460
         26.3.4 Transmit/Receive Processing of Multi-Buffer Frame..................................... 1462
26.4 Usage Notes .................................................................................................................... 1463

                                                                                                                              Page xxix of xxxiv
Section 27 Flash Memory (ROM)..................................................................... 1465

27.1 Features........................................................................................................................... 1465
27.2 Input/Output Pins............................................................................................................ 1470
27.3 Register Descriptions...................................................................................................... 1471

         27.3.1 Flash Pin Monitor Register (FPMON)............................................................ 1472
         27.3.2 Flash Mode Register (FMODR) ..................................................................... 1473
         27.3.3 Flash Access Status Register (FASTAT)........................................................ 1474
         27.3.4 Flash Access Error Interrupt Enable Register (FAEINT) ............................... 1476
         27.3.5 ROM MAT Select Register (ROMMAT)....................................................... 1477
         27.3.6 FCU RAM Enable Register (FCURAME) ..................................................... 1478
         27.3.7 Flash Status Register 0 (FSTATR0) ............................................................... 1479
         27.3.8 Flash Status Register 1 (FSTATR1) ............................................................... 1483
         27.3.9 Flash P/E Mode Entry Register (FENTRYR)................................................. 1484
         27.3.10 Flash Protect Register (FPROTR) .................................................................. 1486
         27.3.11 Flash Reset Register (FRESETR)................................................................... 1487
         27.3.12 FCU Command Register (FCMDR) ............................................................... 1488
         27.3.13 FCU Processing Switch Register (FCPSR) .................................................... 1489
         27.3.14 Flash P/E Status Register (FPESTAT) ........................................................... 1490
         27.3.15 ROM Cache Control Register (RCCR)........................................................... 1491
         27.3.16 Peripheral Clock Notification Register (PCKAR) .......................................... 1492
27.4 Overview of ROM-Related Modes................................................................................. 1493
27.5 Boot Mode ...................................................................................................................... 1496
         27.5.1 System Configuration ..................................................................................... 1496
         27.5.2 State Transition in Boot Mode........................................................................ 1497
         27.5.3 Automatic Adjustment of Bit Rate ................................................................. 1499
         27.5.4 USB Boot Mode ............................................................................................. 1500
         27.5.5 Inquiry/Selection Host Command Wait State................................................. 1504
         27.5.6 Programming/Erasing Host Command Wait State ......................................... 1522
27.6 User Program Mode........................................................................................................ 1534
         27.6.1 FCU Command List........................................................................................ 1534
         27.6.2 Conditions for FCU Command Acceptance ................................................... 1537
         27.6.3 FCU Command Usage .................................................................................... 1541
         27.6.4 Suspending Operation..................................................................................... 1560
27.7 User Boot Mode.............................................................................................................. 1563
         27.7.1 User Boot Mode Initiation .............................................................................. 1563
         27.7.2 User MAT Programming ................................................................................ 1565
27.8 Programmer Mode .......................................................................................................... 1566
27.9 Protection........................................................................................................................ 1566
         27.9.1 Hardware Protection ....................................................................................... 1566
         27.9.2 Software Protection......................................................................................... 1567
         27.9.3 Error Protection .............................................................................................. 1568
27.10 Usage Notes .................................................................................................................... 1571

Page xxx of xxxiv
         27.10.1 Switching between User MAT and User Boot MAT...................................... 1571
         27.10.2 State in which Interrupts are Ignored .............................................................. 1573
         27.10.3 Programming-/Erasure-Suspended Area......................................................... 1573
         27.10.4 Compatibility with Programming/

                     Erasing Program of Conventional F-ZTAT SH Microcomputers................... 1573
         27.10.5 FWE Pin State................................................................................................. 1573
         27.10.6 Reset during Programming or Erasure............................................................ 1574
         27.10.7 Suspension by Programming/Erasure Suspension .......................................... 1574
         27.10.8 Prohibition of Additional Programming ......................................................... 1575
         27.10.9 Allocation of Interrupt Vectors during Programming and Erasure ................. 1575
         27.10.10 Items Prohibited during Programming and Erasure........................................ 1575
         27.10.11 Abnormal Ending of Programming or Erasure ............................................... 1575

Section 28 Data Flash (FLD) .............................................................................1577

28.1 Features........................................................................................................................... 1577
28.2 Input/Output Pins............................................................................................................ 1582
28.3 Register Descriptions...................................................................................................... 1582

         28.3.1 Flash Mode Register (FMODR) ..................................................................... 1584
         28.3.2 Flash Access Status Register (FASTAT)........................................................ 1585
         28.3.3 Flash Access Error Interrupt Enable Register (FAEINT) ............................... 1588
         28.3.4 FLD Read Enable Register 0 (EEPRE0)......................................................... 1590
         28.3.5 FLD Program/Erase Enable Register 0 (EEPWE0) ........................................ 1591
         28.3.6 Flash P/E Mode Entry Register (FENTRYR)................................................. 1592
         28.3.7 FLD Blank Check Register (EEPBCCNT) ..................................................... 1594
         28.3.8 FLD Blank Check Status Register (EEPBCSTAT) ........................................ 1595
28.4 Overview of FLD-Related Modes................................................................................... 1596
28.5 Boot Mode ...................................................................................................................... 1598
         28.5.1 Inquiry/Selection Host Commands ................................................................. 1598
         28.5.2 Programming/Erasing Host Commands.......................................................... 1601
28.6 User Mode, User Program Mode, and User Boot Mode ................................................. 1603
         28.6.1 FCU Command List........................................................................................ 1603
         28.6.2 Conditions for FCU Command Acceptance ................................................... 1605
         28.6.3 FCU Command Usage .................................................................................... 1609
28.7 Protection........................................................................................................................ 1614
         28.7.1 Hardware Protection ....................................................................................... 1614
         28.7.2 Software Protection......................................................................................... 1614
         28.7.3 Error Protection............................................................................................... 1615
28.8 Usage Notes .................................................................................................................... 1617
         28.8.1 Protection of Data MAT Immediately after a Reset ....................................... 1617
         28.8.2 State in which Interrupts are Ignored .............................................................. 1617
         28.8.3 Programming-/Erasure-Suspended Area......................................................... 1617

                                                                                                                              Page xxxi of xxxiv
28.8.4               Compatibility with Programming/Erasing Program of
                     Conventional F-ZTAT SH Microcontrollers .................................................. 1617
28.8.5               Reset during Programming or Erasure............................................................ 1618
28.8.6               Suspension by Programming/Erasure Suspension .......................................... 1618
28.8.7               Prohibition of Additional Programming ......................................................... 1618
28.8.8               Program for Reading....................................................................................... 1618
28.8.9               Items Prohibited during Programming and Erasure........................................ 1619
28.8.10              Abnormal Ending of Programming or Erasure ............................................... 1619
28.8.11              Handling when Erasure or Programming is Stopped...................................... 1619

Section 29 On-Chip RAM ................................................................................. 1621

29.1 Features........................................................................................................................... 1621
29.2 Register Descriptions...................................................................................................... 1623

         29.2.1 System Control Register 1 (SYSCR1) ............................................................ 1624
         29.2.2 System Control Register 2 (SYSCR2) ............................................................ 1626
29.3 Notes on Usage ............................................................................................................... 1628
         29.3.1 Page Conflict .................................................................................................. 1628

Section 30 Power-Down Modes........................................................................ 1629

30.1 Features........................................................................................................................... 1629
         30.1.1 Power-Down Modes ....................................................................................... 1629
         30.1.2 Reset ............................................................................................................... 1630

30.2 Input/Output Pins............................................................................................................ 1631
30.3 Register Descriptions...................................................................................................... 1632

         30.3.1 Standby Control Register (STBCR)................................................................ 1632
         30.3.2 Standby Control Register 2 (STBCR2)........................................................... 1633
         30.3.3 Standby Control Register 3 (STBCR3)........................................................... 1634
         30.3.4 Standby Control Register 4 (STBCR4)........................................................... 1636
         30.3.5 Standby Control Register 5 (STBCR5)........................................................... 1637
         30.3.6 Standby Control Register 6 (STBCR6)........................................................... 1638
30.4 Operation ........................................................................................................................ 1640
         30.4.1 Sleep Mode ..................................................................................................... 1640
         30.4.2 Software Standby Mode.................................................................................. 1640
         30.4.3 Application Example of Software Standy Mode ............................................ 1643
         30.4.4 Module Standby Function............................................................................... 1644
30.5 Usage Notes .................................................................................................................... 1645
         30.5.1 Current Consumption during Oscillation Settling Time ................................. 1645
         30.5.2 Notes on Writing to Registers......................................................................... 1645
         30.5.3 Notes on Canceling Software Standby Mode with an IRQx

                     Interrupt Request ............................................................................................ 1645

Page xxxii of xxxiv
Section 31 User Debugging Interface (H-UDI) .................................................1647

31.1 Features........................................................................................................................... 1647
31.2 Input/Output Pins............................................................................................................ 1649
31.3 Boundary Scan TAP Controller ...................................................................................... 1650
31.4 H-UDI TAP Controller ................................................................................................... 1653
31.5 Register Descriptions...................................................................................................... 1654

         31.5.1 Bypass Register (BSBPR)............................................................................... 1654
         31.5.2 Instruction Register (BSIR) ............................................................................ 1654
         31.5.3 ID Register (BSID) ......................................................................................... 1654
         31.5.4 Boundary Scan Register (BSBSR).................................................................. 1655
         31.5.5 Instruction Register (SDIR) ............................................................................ 1666
         31.5.6 ID Register (SDID)......................................................................................... 1666
31.6 Operation ........................................................................................................................ 1667
         31.6.1 TAP Controller ............................................................................................... 1667
         31.6.2 Reset Configuration ........................................................................................ 1668
         31.6.3 H-UDI Reset ................................................................................................... 1668
         31.6.4 H-UDI Interrupt .............................................................................................. 1669
         31.6.5 Boundary Scan Operation ............................................................................... 1669
31.7 Usage Notes .................................................................................................................... 1672

Section 32 List of Registers ...............................................................................1675

32.1 Register Addresses (by Functional Module, in Order of the
         Corresponding Section Numbers)................................................................................... 1676

32.2 Register Bits.................................................................................................................... 1704
32.3 Register States in Each Operating Mode ........................................................................ 1744

Section 33 Electrical Characteristics .................................................................1767

33.1 Absolute Maximum Ratings ........................................................................................... 1767
33.2 DC Characteristics .......................................................................................................... 1768
33.3 AC Characteristics .......................................................................................................... 1772

         33.3.1 Clock Timing .................................................................................................. 1773
         33.3.2 Control Signal Timing .................................................................................... 1776
         33.3.3 Bus Timing ..................................................................................................... 1780
         33.3.4 UBC Trigger Timing ...................................................................................... 1810
         33.3.5 DMAC Module Timing .................................................................................. 1811
         33.3.6 Multi Function Timer Pulse Unit 2 (MTU2) Timing...................................... 1812
         33.3.7 Multi Function Timer Pulse Unit 2S (MTU2S) Timing ................................. 1814
         33.3.8 POE2 Module Timing..................................................................................... 1815
         33.3.9 Watchdog Timer Timing................................................................................. 1816
         33.3.10 Serial Communication Interface (SCI) Timing............................................... 1817
         33.3.11 SCIF Module Timing...................................................................................... 1819

                                                                                                                            Page xxxiii of xxxiv
         33.3.12 RSPI Timing ................................................................................................... 1821
         33.3.13 Controller Area Network (RCAN-ET) Timing............................................... 1825
         33.3.14 IIC3 Module Timing....................................................................................... 1826
         33.3.15 A/D Trigger Input Timing .............................................................................. 1828
         33.3.16 I/O Port Timing............................................................................................... 1829
         33.3.17 EtherC Module Signal Timing........................................................................ 1830
         33.3.18 H-UDI Related Pin Timing............................................................................. 1834
         33.3.19 AC Characteristics Measurement Conditions ................................................. 1836
33.4 A/D Converter Characteristics........................................................................................ 1837
33.5 USB Characteristics........................................................................................................ 1838
33.6 Flash Memory Characteristics ........................................................................................ 1840
33.7 FLD Characteristics ........................................................................................................ 1842
33.8 Usage Notes .................................................................................................................... 1844
         33.8.1 Notes on Connecting Capacitors..................................................................... 1844

Appendix ........................................................................................................... 1845

A. Pin States ........................................................................................................................ 1845
B. Product Code Lineup ...................................................................................................... 1855
C. Package Dimensions ....................................................................................................... 1859

Main Revisions and Additions in this Edition................................................... 1863
Index ................................................................................................................. 1885

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SH7214 Group, SH7216 Group                      Section 1 Overview

                            Section 1 Overview

1.1 Features

This LSI is a single-chip RISC microprocessor that integrates a Renesas original RISC CPU core
with peripheral functions required for system configuration.

The CPU in this LSI has a RISC-type (Reduced Instruction Set Computer) instruction set and uses
a superscalar architecture and a Harvard architecture, which greatly improves instruction
execution speed. In addition, the 32-bit internal-bus architecture enhances data processing power.
With this CPU, it has become possible to assemble low-cost, high-performance, and high-
functioning systems, even for applications that were previously impossible with microprocessors,
such as realtime control, which demands high speeds. This LSI also includes the floating-point
unit (FPU).

In addition, this LSI includes on-chip peripheral functions necessary for system configuration,
such as a large-capacity ROM, a ROM cache, a RAM, a direct memory access controller
(DMAC), a data transfer controller (DTC), multi-function timer pulse units 2 (MTU2 and
MTU2S), a serial communication interface with FIFO (SCIF), a serial communication interface
(SCI), a Renesas serial peripheral interface (RSPI), an A/D converter, an interrupt controller
(INTC), I/O ports, I2C bus interface 3 (IIC3), a universal serial bus (USB), a controller area
network (RCAN-ET), an Ethernet controller (Ether-C), and data flash (FLD).

This LSI also provides an external memory access support function to enable direct connection to
various memory devices or peripheral LSIs.

These on-chip functions significantly reduce costs of designing and manufacturing application
systems.

The features of this LSI are listed in table 1.1.

R01UH0230EJ0400 Rev.4.00                        Page 1 of 1896
Jun 21, 2013
Section 1 Overview  SH7214 Group, SH7216 Group

Table 1.1 Features

Items               Specification
CPU
                     Renesas original SuperH architecture
                     Compatible with SH-1 and SH-2 at object code level
                     32-bit internal data bus
                     Support of an abundant register-set

                        Sixteen 32-bit general registers
                        Four 32-bit control registers
                        Four 32-bit system registers
                        Register bank for high-speed response to interrupts
                     RISC-type instruction set (upward compatible with SH series)
                        Instruction length: 16-bit fixed-length basic instructions for improved
                        code efficiency and 32-bit instructions for high performance and
                        usability
                        Load/store architecture
                        Delayed branch instructions
                        Instruction set based on C language
                     Superscalar architecture to execute two instructions at one time
                     Instruction execution time: Up to two instructions/cycle
                     Address space: 4 Gbytes
                     Internal multiplier
                     Five-stage pipeline
                     Harvard architecture

Page 2 of 1896      R01UH0230EJ0400 Rev.4.00
                                           Jun 21, 2013
SH7214 Group, SH7216 Group  Section 1 Overview

Items                       Specification
FPU
(SH7216 Group only)          On-chip floating-point coprocessor
                            Supports single-precision (32 bits) and double-precision (64 bits)
Operating modes             Supports IEEE 754-compliant data types and exceptions
                            Rounding mode: Round to Nearest and Round to Zero
                            Handling of denormalize numbers: Truncation to Zero
                            Floating-point registers

                                Sixteen 32-bit floating-point registers (single-precision x 16 words or
                                double-precision x 8 words)
                                Two 32-bit floating-point system registers
                            Supports FMAC (multiply and accumulate) instruction
                            Supports FDIV (division) and FSQRT (square root) instructions
                            Supports FLDI0/FLDI1 (load constant 0/1) instructions
                            Instruction execution times
                                Latency (FMAC/FADD/FSUB/FMUL): 3 cycles (single-precision), 8
                                cycles (double-precision)
                                Pitch (FMAC/FADD/FSUB/FMUL): 1 cycle (single-precision), 6 cycles
                                (double-precision)
                                Note: FMAC is supported for single-precision only.
                            Five-stage pipeline
                            Operating modes
                                Extended ROM enabled mode
                                Single-chip mode
                            Processing states
                                Program execution state
                                Exception handling state
                                Bus mastership release state
                            Power-down modes
                                Sleep mode
                                Software standby mode
                                Module standby mode

R01UH0230EJ0400 Rev.4.00    Page 3 of 1896
Jun 21, 2013
Section 1 Overview                                                        SH7214 Group, SH7216 Group

Items                 Specification

ROM cache             Instruction/data separation system

                      Instruction prefetch cache: Full/set associative

                      Instruction prefetch miss cache: Full/set associative

                      Data cache: Full/set associative

                      Line size: 16 bytes

                      Hardware prefetch function (continuous/branch prefetch)

Interrupt controller   Nine external interrupt pins (NMI and IRQ7 to IRQ0)
(INTC)                On-chip peripheral interrupts: Priority level set for each module

                      16 priority levels available

                      Register bank enabling fast register saving and restoring in interrupt
                          processing

Bus state controller   Address space divided into eight areas (0 to 7), each a maximum of 64
(BSC)                     Mbytes a Harvard architecture

                      External bus: 8, 16, or 32 bits

                      The following features settable for each area independently
                          Supports both big endian and little endian for data access
                          Bus size (8, 16, or 32 bits): Available sizes depend on the area.
                          Number of access wait cycles (different wait cycles can be specified
                          for read and write access cycles in some areas)
                          Idle wait cycle insertion (between same area access cycles or different
                          area access cycles)

                      SDRAM refresh

                      Auto refresh or self refresh mode selectable

                      SDRAM burst access

Direct memory access Eight channels; external request available for four channels of them

controller (DMAC)      Can be activated by on-chip peripheral modules

                      Burst mode and cycle steal mode

                      Intermittent mode available (16 and 64 cycles supported)

                      Transfer information can be automatically reloaded

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SH7214 Group, SH7216 Group  Section 1 Overview

Items                     Specification
Data transfer
controller (DTC)          Data transfer activated by an on-chip peripheral module interrupt can
                              be done independently of the CPU transfer.
Clock pulse
generator (CPG)            Transfer mode selectable for each interrupt source (transfer mode is
                              specified in memory)
Watchdog timer
(WDT)                      Multiple data transfer enabled for one activation source
Power-down modes          Various transfer modes

                              Normal mode, repeat mode, or block transfer mode can be selected.
                           Data transfer size can be specified as byte, word, or longword
                           The interrupt that activated the DTC can be issued to the CPU.

                              A CPU interrupt can be requested after one data transfer completion.
                           A CPU interrupt can be requested after all specified data transfer

                              completion.
                           Clock mode: Input clock can be selected from external input (EXTAL)

                              or crystal resonator
                           Input clock can be multiplied by 16 by the internal PLL circuit
                           Five types of clocks generated:

                              CPU clock: Maximum 200 MHz
                                              (SH7216A, SH7216B, SH7214A, and SH7214B)
                                              Maximum 100 MHz
                                              (SH7216G, SH7216H, SH7214G, and SH7214H)

                              Bus clock: Maximum 50 MHz
                              Peripheral clock: Maximum 50 MHz
                              Timer clock: Maximum 100 MHz
                              AD clock: Maximum 50 MHz
                           On-chip one-channel watchdog timer
                           A counter overflow can reset the LSI
                           Three power-down modes provided to reduce the current consumption
                              in this LSI
                              Sleep mode
                              Software standby mode
                              Module standby mode

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Jun 21, 2013
Section 1 Overview                                                    SH7214 Group, SH7216 Group

Items                Specification

Multi-function timer Maximum 16 lines of pulse input/output and 3 lines of pulse input

pulse unit 2 (MTU2)  based on six channels of 16-bit timers

                      21 output compare and input capture registers

                      Input capture function

                      Pulse output modes
                         Toggle, PWM, and complementary PWM

                      Synchronization of multiple counters

                      Complementary PWM output mode

                     Non-overlapping waveforms output for 3-phase inverter control
                     Automatic dead time setting
                     0% to 100% PWM duty value specifiable
                     A/D conversion delaying function
                     Interrupt skipping at crest or trough

                      Reset-synchronized PWM mode

                     Three-phase PWM waveforms in positive and negative phases can be
                     output with a required duty value

                      Phase counting mode

                     Two-phase encoder pulse counting available

Multi-function timer Subset of MTU2, included in channels 3 to 5
pulse unit 2S (MTU2S) Operating at 100 MHz max.

Port output enable 2 High-impedance control of high-current pins at a falling edge or low-

(POE2)               level input on the POE pin

Compare match timer Two-channel 16-bit counters

(CMT)                Four types of clock can be selected (P/8, P/32, P/128, and P/512)

                      DMA transfer request or interrupt request can be issued when a
                         compare match occurs

Serial communication Four channels

interface (SCI)       Clocked synchronous or asynchronous mode selectable

                      Simultaneous transmission and reception (full-duplex communication)
                         supported

                      Dedicated baud rate generator

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SH7214 Group, SH7216 Group                                                          Section 1 Overview

Items                     Specification

Serial communication One channel

interface with FIFO       Clocked synchronous or asynchronous mode selectable
(SCIF)                     Simultaneous transmission and reception (full-duplex communication)

                            supported

                           Dedicated baud rate generator

                           Separate 16-byte FIFO registers for transmission and reception

Renesas serial             Clock synchronous mode serial communications
peripheral interface       Master mode or slave mode selectable
(RSPI)                     Modifiable bit length, clock polarity, and clock phase

                           A transfer can be executed in sequential loops

                           Switchable MSB first/LSB first

                           Maximum transfer rate: 12.5 MHz

                           Up to four slaves can be controlled in single master mode (depends on
                              the PFC setting)

                           Up to three slaves can be controlled in multi-master mode (depends on
                              the PFC setting)

Universal serial bus       USB 2.0 full-speed mode (12 Mbps) supported
(USB)                      On-chip bus transceiver

                           Standard commands automatically processed by hardware

                           Three transfer modes (control transfer, balk transfer, and interrupt
                              transfer)

                           27 types of interrupt sources available

                           DMA transfer interface

                           EP1 to EP9: assigned to Bulk IN, Bulk OUT, or Interrupt IN

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Section 1 Overview                                                   SH7214 Group, SH7216 Group

Items                Specification

Ethernet controller              Media Access Control function (MAC)
(EtherC)                          Assembling or disassembling data frames (the format based on IEEE
(SH7216A, SH7214A,                802.3)
SH7216G, SH7214G)                 Link management using CSMA/CD (to prevent collision and process
                                  when a collision occurs)
                                  CRC processing
                                  FIFO (2 Kbytes each for transmission and reception)
                                  Full-duplex and half-duplex sending/receiving available
                                  Conforms to IEEE802.3x flow control (back pressure)

                      Supports the MII (Media Independent Interface) standard
                         Station management (STA function)
                         Transfer rate: 10/100 Mbps

                      Magic Packet (supports Wake On LAN (WOL) output)

DMAC for Ethernet                CPU load reduced by descriptor management
controller (E-DMAC)              One transfer channel from EtherC receive FIFO to the receive buffer
(SH7216A, SH7214A,                One transfer channel from the send buffer to EtherC transmit FIFO
SH7216G, SH7214G)                System bus efficiently used by 32-byte burst transfer

                              

                      Supports single-frame and multi-buffer operation

Controller area       CAN version: Bosch 2.0B active is supported
network (RCAN-ET)    Buffer size: 15 buffers for transmission/reception and one buffer for

                         reception only

I2C bus interface 3   One channel
(IIC3)                One channel
                      Master mode and slave mode supported

I/O ports             Input or output can be selected for each bit

A/D converter         Two modules

                      12-bit resolution

                      Eight input channels

                      Sampling can be carried out simultaneously on three channels.

                      A/D conversion request by the external trigger or timer trigger

ASE break controller Ten break channels

(ABC)                The cycle of the internal bus can be set as break conditions

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SH7214 Group, SH7216 Group                                                     Section 1 Overview

Items                     Specification

User break controller Four break channels

(UBC)                      Addresses, data values, type of access, and data size can all be set as

                             break conditions

User debugging             E10A emulator support
interface (H-UDI)          JTAG-standard pin assignment

                           Boundary scan test port conforming to IEEE 1149.1

                           Realtime branch trace

Advanced user             Six input/output pins
debugger (AUD)             Branch source address/destination address trace

                           Window data trace

                           Full trace
                              All trace data can be output by interrupting CPU operation

                           Realtime trace

                              Trace data can be output within the range where CPU operation is not
                              interrupted

On-chip ROM                1 Mbyte, 768 Kbytes, 512 Kbytes

On-chip RAM                Eight pages, six pages, four pages

                           128 Kbytes, 96 Kbytes, 64 Kbytes

Data flash (FLD)          32 Kbytes

                           Programmed in 8-byte units

Power supply voltage        V Q: 3.0 to 3.6 V, AV : 4.5 to 5.5 V
                             CC                CC

Packages                   PLQP0176KB-A (0.5-mm pitch)

                           PLQP0176LB-A (0.4-mm pitch)

                           PLBG0176GA-A (0.8-mm pitch)

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Section 1 Overview                                                                                        SH7214 Group, SH7216 Group

1.2 Block Diagram

    SH-2A                      SH-2A
  CPU core                    FPU core

On-chip ROM                                                                         CPU instruction fetch bus (F bus)

                                                                                    CPU memory access bus (M bus)             CPU bus
                                                                                                                              (C bus)
                                                                                                                              (I clock)

                              Internal bus    On-chip RAM                  User break
                               controller                               controller (UBC)

                                                                                              Internal bus (B clock) (I bus)

Bus state                       Peripheral    Data transfer    Direct memory        Ethernet controller      Ethernet
controller                    bus controller    controller    access controller       direct memory          controller
                                                  (DTC)                                                      (EtherC)
  (BSC)                                                            (DMAC)            access controller
                                                                                         (E-DMAC)

                                                                                    Peripheral bus (P clock) (P bus)

Pin function      I/O         Multi-function  Multi-function  Watchdog  12-bit A/D  Port output  Compare          Serial                      Serial
controller      ports         timer pulse     timer pulse       timer  converter    enable 2      match     communication               communication
   (PFC)                                                        (WDT)                 (POE2)       timer
                                 unit 2S          unit 2                  (ADC)                   (CMT)         interface                   interface
                                (MTU2S)          (MTU2)                                                           (SCI)                     with FIFO

                                                                                                                                              (SCIF)

  Controller      I2C bus     Universal       User debugging  Interrupt             Clock pulse  Power-down            Renesas serial    Data flash
area network     interface 3  serial bus          interface   controller             generator       mode                peripheral         (FLD)
(RCAN-ET)                                        (H-UDI)                                           control               interface
                   (IIC3)       (USB)                          (INTC)                  (CPG)                                (RSPI)

                                              Figure 1.1 Block Diagram

Page 10 of 1896                                                                                              R01UH0230EJ0400 Rev.4.00
                                                                                                                                    Jun 21, 2013
SH7214 Group, SH7216 Group                                                                                                                                                                                                                                                                                                    Section 1 Overview

1.3 Pin Assignment

                                                                      VCL
                                                                          VSS
                                                                               VCCQ
                                                                                    TRST
                                                                                         TMS
                                                                                              TCK
                                                                                                   TDO
                                                                                                        TDI
                                                                                                             PLLVCC
                                                                                                                  NMI
                                                                                                                      PLLVSS
                                                                                                                           EXTAL
                                                                                                                                VSS
                                                                                                                                     XTAL
                                                                                                                                          VBUS
                                                                                                                                               PB15/IRQ7
                                                                                                                                                    PB14/IRQ6
                                                                                                                                                         DrVSS
                                                                                                                                                              USD-
                                                                                                                                                                   USD+
                                                                                                                                                                       DrVCC (VCCQ)
                                                                                                                                                                            PB13/SDA/POE2/IRQ3
                                                                                                                                                                                 PB12/SCL/POE1/IRQ2
                                                                                                                                                                                      USBEXTAL
                                                                                                                                                                                           VSS
                                                                                                                                                                                                USBXTAL
                                                                                                                                                                                                     VCL
                                                                                                                                                                                                          VSS
                                                                                                                                                                                                               VCCQ
                                                                                                                                                                                                                   PA6/IRQ6/TCLKA/CS6/TX_ER/RSPCK/SCK1
                                                                                                                                                                                                                        PA7/IRQ5/TCLKB/CS5/MII_TXD3/MOSI/TXD1
                                                                                                                                                                                                                             PA8/IRQ4/TCLKC/CS4/MII_TXD2/MISO/RXD1
                                                                                                                                                                                                                                  PA9/IRQ3/TCLKD/CS3/MII_TXD1/SSL0/SCK0
                                                                                                                                                                                                                                       PA10/IRQ2/TIC5W/CS2/MII_TXD0/CTx0/TXD0
                                                                                                                                                                                                                                            PA11/IRQ1/TIC5V/CS1/TX_EN/CRx0/RXD0
                                                                                                                                                                                                                                                PA12/IRQ0/TIC5U/CS0/SSL1/TX_CLK
                                                                                                                                                                                                                                                      VSS
                                                                                                                                                                                                                                                           VCCQ
                                                                                                                                                                                                                                                                PD31/D31/TIOC3AS/SSL2/RX_DV
                                                                                                                                                                                                                                                                     PD30/D30/TIOC3CS/SSL3/RX_ER
                                                                                                                                                                                                                                                                         PD29/D29/TIOC3BS/MII_RXD3
                                                                                                                                                                                                                                                                              PD28/D28/TIOC3DS/MII_RXD2
                                                                                                                                                                                                                                                                                   PD27/D27/TIOC4AS/MII_RXD1
                                                                                                                                                                                                                                                                                        PD26/D26/TIOC4BS/MII_RXD0

                                                                 132 131 130 129 128127126 125 124 123 122 121 120 119118117116115 114 113 112111110 109 108 107106 105 104 103102 101 100 99 98 97 96 95 94 93 92 91 90 89

                                                            RES  133                                                                                                                                                                                                                                                      88  PD25/D25/TIOC4CS/RX_CLK
                             FWE/ASEBRKAK/ASEBRK                                                                                                                                                                                                                                                                              PD24/D24/TIOC4DS/CRS
                                                                 134                                                                                                                                                                                                                                                      87  VSS
                                                      ASEMD0                                                                                                                                                                                                                                                                  VCCQ
                                                  AVREFVSS       135                                                                                                                                                                                                                                                      86  PD23/D23/IRQ7/DACK1/COL
                                                                                                                                                                                                                                                                                                                              PD22/D22/IRQ6/DREQ1/WOL
                                                          AVSS   136                                                                                                                                                                                                                                                      85  PD21/D21/IRQ5/TEND1/AUDCK/EXOUT
                                                      PF0/AN0                                                                                                                                                                                                                                                                 PD20/D20/IRQ4/AUDSYNC/MDC
                                                      PF1/AN1    137                                                                                                                                                                                                                                                      84  PD19/D19/IRQ3/AUDATA3/LNKSTA
                                                      PF2/AN2                                                                                                                                                                                                                                                                 PD18/D18/IRQ2/AUDATA2/MDIO
                                                      PF3/AN3    138                                                                                                                                                                                                                                                      83  PD17/D17/IRQ1/POE4/ADTRG/AUDATA1
                                                                                                                                                                                                                                                                                                                              PD16/D16/IRQ0/POE0/UBCTRG/AUDATA0
                                                          AVCC   139                                                                                                                                                                                                                                                      82  VSS
                                                        AVREF                                                                                                                                                                                                                                                                 VCL
                                                        AVREF    140                                                                                                                                                                                                                                                      81  PD15/D15/TIOC4DS
                                                                                                                                                                                                                                                                                                                              PD14/D14/TIOC4CS
                                                          AVCC   141                                                                                                                                                                                                                                                      80  PD13/D13/TIOC4BS
                                                      PF4/AN4                                                                                                                                                                                                                                                                 PD12/D12/TIOC4AS
                                                      PF5/AN5    142                                                                                                                                                                                                                                                      79  PD11/D11/TIOC3DS
                                                      PF6/AN6                                                                                                                                                                                                                                                                 PD10/D10/TIOC3BS
                                                      PF7/AN7    143                                                                                                                                                                                                                                                      78  PD9/D9/TIOC3CS
                                                                                                                                                                                                                                                                                                                              PD8/D8/TIOC3AS
                                                          AVSS   144                                                                                                                                                                                                                                                      77  VSS
                                                  AVREFVSS                                                                                                                                                                                                                                                                    VCCQ
                                                                 145                                                                                                                                                                                                                                                      76  PD7/D7/TIC5WS
                                                            MD0                                                                                                                                                                                                                                                               PD6/D6/TIC5VS
                                                            MD1  146                                                                                                                                                                                                                                                      75  PD5/D5/TIC5US
                                                     WDTOVF                                                                                                                                                                                                                                                                   PD4/D4/TIC5W/SCK2
                                                            VCL  147                                                                                                                                                                                                                                                      74  PD3/D3/TIC5V/TXD2
                                                            VSS                                                                                                                                                                                                                                                               PD2/D2/TIC5U/RXD2
                PA0/RXD0/CS0/CRx0/IRQ4/RX_CLK                    148                                                                                                                                                                                                                                                      73  PD1/D1
              PA1/TXD0/CS1/CTx0/IRQ5/MII_RXD0                                                                                                                                                                                                                                                                                 PD0/D0
           PA2/SCK0/SSL0/CS2/TCLKD/MII_RXD1                      149                                                                                                                                                                                                                                                      72  VSS
           PA3/RXD1/MISO/CS3/TCLKC/MII_RXD2                                                                                                                                                                                                                                                                                   PB11/TXD2/CS7/CS3/CS1/IRQ1
           PA4/TXD1/MOSI/CS4/TCLKB/MII_RXD3                      150                                                                                                                                                                                                                                                      71  PB10/RXD2/CS6/CS2/CS0/IRQ0
            PA5/SCK1/RSPCK/CS5/TCLKA/RX_ER                                                                                                                                                                                                                                                                                    PB9/A25/CS3/TCLKA/DACK0/TXD4
                                                          VCCQ   151                                                                                                                                                                                                                                                      70  PB8/A24/CS2/TCLKB/DREQ0/RXD4
                                                            VSS                                                                                                                                                                                                                                                               VCCQ
       PE7/TIOC2B/UBCTRG/RXD2/SSL1/RX_DV                         152                                                                                                                                                                                                                                                      69  VSS
         PE8/TIOC3A/DREQ2/SCK2/SSL2/EXOUT                                                                                                                                                                                                                                                                                     VCL
       PE10/TIOC3C/DREQ3/TXD2/SSL3/TX_CLK                        153  TQFP-176 pin                                                                                                                                                                                                                                        68  PB7/A23/IRQ7/SCK4/TCLKC/TEND0/RD/WR
                           PE9/TIOC3B/DACK2/TX_EN                                                                                                                                                                                                                                                                             PB6/A22/IRQ6/TXD0/TCLKD/WAIT
                      PE11/TIOC3D/DACK3/MII_TXD0                 154                                                                                                                                                                                                                                                      67  PB5/A21/IRQ5/RXD0/BREQ
                                 PE12/TIOC4A/MII_TXD1                                                                                                                                                                                                                                                                         PB4/A20/IRQ4/SCK3/TIOC0D/WAIT/BACK/BS
                       PE13/TIOC4B/MRES/MII_TXD2                 155  (Top perspective view)                                                                                                                                                                                                                              66
                      PE14/DACK0/TIOC4C/MII_TXD3
PE15/DACK1/TIOC4D/IRQOUT/REFOUT/TX_ER                            156                                                                                                                                                                                                                                                      65
                                                          VCCQ
                                                            VSS  157                                                                                                                                                                                                                                                      64
           PE0/TIOC0A/TIOC4AS/DREQ0/LNKSTA
                                                                 158                                                                                                                                                                                                                                                      63

                                                                 159                                                                                                                                                                                                                                                      62

                                                                 160                                                                                                                                                                                                                                                      61

                                                                 161                                                                                                                                                                                                                                                      60

                                                                 162                                                                                                                                                                                                                                                      59

                                                                 163                                                                                                                                                                                                                                                      58

                                                                 164                                                                                                                                                                                                                                                      57

                                                                 165                                                                                                                                                                                                                                                      56

                                                                 166                                                                                                                                                                                                                                                      55

                                                                 167                                                                                                                                                                                                                                                      54

                                                                 168                                                                                                                                                                                                                                                      53

                                                                 169                                                                                                                                                                                                                                                      52

                                                                 170                                                                                                                                                                                                                                                      51

                                                                 171                                                                                                                                                                                                                                                      50

                                                                 172                                                                                                                                                                                                                                                      49

                                                                 173                                                                                                                                                                                                                                                      48

                                                                 174                                                                                                                                                                                                                                                      47

                                                                 175                                                                                                                                                                                                                                                      46

                                                                 176                                                                                                                                                                                                                                                      45

                                                                      1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44

                                                                 PE1/TIOC0B/TIOC4BS/TEND0/MDC
                                                                     PE2/TIOC0C/TIOC4CS/DREQ1/WOL
                                                                          PE3/TIOC0D/TIOC4DS/TEND1/COL
                                                                               PE4/TIOC1A/SCK3/POE8/IRQ4/CRS

                                                                                    PE5/TIOC1B/TIOC3BS/TXD3/MDIO
                                                                                         PE6/TIOC2A/TIOC3DS/RXD3
                                                                                              VCL
                                                                                                   VSS

                                                                                                       PA21/RD/CKE/BACK/POE3/IRQ5/SCK1/FRAME
                                                                                                            PA20/DQMLL/WRL/CASU/BREQ/POE4/IRQ6/TXD1/AH
                                                                                                                 PA19/DQMLU/WRH/RASU/WAIT/POE8/IRQ7/RXD1/BS

                                                                                                                      PA18/CK
                                                                                                                           VSS

                                                                                                                                PA17/RD
                                                                                                                                     PA16/WRL/DQMLL
                                                                                                                                          PA15/WRH/DQMLU
                                                                                                                                              PA14/WRHH/DQMUU/RASL
                                                                                                                                                   PA13/WRHL/DQMUL/CASL

                                                                                                                                                         VCCQ
                                                                                                                                                              VSS

                                                                                                                                                                  PC0/A0/POE0/IRQ4
                                                                                                                                                                       PC1/A1
                                                                                                                                                                            PC2/A2
                                                                                                                                                                                 PC3/A3
                                                                                                                                                                                      PC4/A4
                                                                                                                                                                                           PC5/A5
                                                                                                                                                                                                PC6/A6
                                                                                                                                                                                                     PC7/A7
                                                                                                                                                                                                          VSS

                                                                                                                                                                                                               PC8/A8/CRx0/RXD0
                                                                                                                                                                                                                   PC9/A9/CTx0/TXD0
                                                                                                                                                                                                                        PC10/A10/TIOC1A/CRx0/RXD0
                                                                                                                                                                                                                             PC11/A11/TIOC1B/CTx0/TXD0

                                                                                                                                                                                                                                  PC12/A12/TCLKA
                                                                                                                                                                                                                                       PC13/A13/IRQ0/TCLKB
                                                                                                                                                                                                                                            PC14/A14/IRQ1/TCLKC
                                                                                                                                                                                                                                                 PC15/A15/IRQ2/TCLKD

                                                                                                                                                                                                                                                      VCCQ
                                                                                                                                                                                                                                                           VSS
                                                                                                                                                                                                                                                                VCL

                                                                                                                                                                                                                                                                    PB0/A16/IRQ0/RD/WR/TIOC2A
                                                                                                                                                                                                                                                                         PB1/A17/ADTRG/TIOC0A/IRQ1/IRQOUT/REFOUT
                                                                                                                                                                                                                                                                              PB2/A18/RASL/IRQ2/RXD3/TIOC0B/BACK/FRAME

                                                                                                                                                                                                                                                                                   PB3/A19/CASL/IRQ3/TXD3/TIOC0C/BREQ/AH

                                                                      Figure 1.2 Pin Assignment (1)

R01UH0230EJ0400 Rev.4.00                                                                                                                                                                                                                                                                                                      Page 11 of 1896
Jun 21, 2013
Section 1 Overview                                                               SH7214 Group, SH7216 Group
INDEX

A PE1               VSS PE14 PE11    PE8   VSS    PA2    VSS    AVREF  PF5  AVREF PF3  PF0   AVREF  RES
                                                                VSS                          VSS

B PE3               PE0 VCCQ PE13    PE9   PE7    PA3    PA0    AVSS PF6 AVREF PF1 ASEMD0 VCL       VSS

C PE6               PE4   PE2 PE12 PE10    PA5    PA1    VCL    MD0 AVCC AVCC TRST FWE VCCQ TDO

D PA21              PE5   VCL   PE15 VCCQ  PA4 WDTOVF MD1       PF7    PF4  PF2 AVSS TCK     TMS    TDI

E PA18 PA19 PA20 VSS                 VSS   VCCQ_ VCCQ_ VCCQ_ VCCQ_ VCCQ_ VCCQ_ PLLVCC PLLVSS EXTAL  XTAL
                                           DDR    DDR    DDR    DDR    DDR  DDR

F PA16              PA15  PA17  VSS  VSS   VDD    VCCQ_  VSS    VCCQ_  VSS  VSS  PB14  NMI   PB15 VSS
                                                  DDR           DDR

G PA13              VSS VCCQ PA14    TDO   VSS    VSS    VSS    VSS    VSS  VSS DrVSS VBUS USD- USD+

                                                       BP-176V

H PC2               PC3   PC1   PC0 VCCQ VCCQ (ToVpCCpQersVpCeCcQtiveVvCiCeQw) VCCQ VCCQ PB12 PB13 DrVCC VSS

J PC6               PC7   PC5   PC4  VDD   VDD    VDD    VDD    VDD    VDD  VDD  VCL   VCCQ  USB    USB
                                                                                             EXTAL  XTAL

K PC9            PC10     PC8   VSS Reserved VSS  VSS    VSS    VSS    VSS  VSS  PA8   PA7   PA6    VSS

L PC12 PC13 PC11 PC14 OPEN VDD                    VDD    VDD    VDD VDD     VDD  VSS   PA11 PA10    PA9

M PC15 VSS VCCQ PB0                  PB8   VSS    PD4    PD5    VSS PD14 PD19 PD21 PD30 VCCQ PA12

N VCL               PB1   PB5   PB7  PB10  PD1 VCCQ PD10 PD11 VCL           PD16 VCCQ PD27 PD29 PD31

P PB2               PB3   VCL VCCQ PB11    PD3    PD7    PD9    PD13 VSS PD18 PD22 PD24 PD25 PD28

R PB4               PB6   VSS   PB9  PD0   PD2    PD6    PD8    PD12 PD15 PD17 PD20 PD23 VSS PD26

1                   2     3     4    5     6      7      8      9      10   11   12    13    14     15

                                     Figure 1.3 Pin Assignment (2)

Page 12 of 1896                                                                  R01UH0230EJ0400 Rev.4.00
                                                                                                        Jun 21, 2013
SH7214 Group, SH7216 Group                                         Section 1 Overview

1.4 Pin Functions

Table 1.2 lists functions of each pin.

Table 1.2 Pin Functions

Classification  Symbol I/O Name                       Function
Power supply
                VCL         Input Internal            External capacitance pins for internal
Clock
                                        step-down     step-down power supply. All the VCL

                                        power supply pins must be connected to the V pins
                                                                                                                                                                            SS

                                                      via a 0.1-F capacitor (should be

                                                      placed close to the pins). The system

                                                      power supply must not be directly

                                                      connected to the V pins.
                                                                                                        CL

                VSS         Input Ground              Ground pins. All the VSS pins must be

                                                      connected to the system power supply

                                                      (0 V). This LSI does not operate

                                                      correctly if there is a pin left open.

                VQ          Input       Power supply  Power supply pins. All the V Q pins
                    CC                                                                                                           CC

                                                      must be connected to the system
                                                      power supply. This LSI does not

                                                      operate if there is a pin left open.

                PLLVCC      Input       PLL power     Power supply for the on-chip PLL
                PLLVSS      Input
                                        supply        oscillator. Apply the same electric

                                                      potential as that on the VCCQ pin.

                                        Ground for PLL Ground pin for the on-chip PLL

                                                      oscillator.

                EXTAL       Input       External clock Connected to a crystal resonator.
                                                               An external clock signal may also be
                                                               input to the EXTAL pin.

                XTAL        Output Crystal            Connected to a crystal resonator.

                USBEXTAL Input Crystal for USB Connected to a resonator for the USB.

                USBXTAL Output Crystal for USB Connected to a resonator for the USB.

                CK          Output System clock Supplies the system clock to external

                                                      devices.

R01UH0230EJ0400 Rev.4.00                                                                                    Page 13 of 1896
Jun 21, 2013
Section 1 Overview                                              SH7214 Group, SH7216 Group

Classification      Symbol I/O Name                   Function
Operating mode
control             MD1, MD0 Input Mode set           Sets the operating mode. Do not
                                                      change the signal levels on these pins
System control      ASEMD0 Input Debugging            during operation.
                                                mode
                                                      Enables the E10A-USB emulator
                                                      functions.

                                                      Input a high level to operate the LSI in
                                                      normal mode (not in debugging
                                                      mode). To operate it in debugging
                                                      mode, apply a low level to this pin on
                                                      the user system board.

                    FWE     Input Flash memory        Pin for flash memory. Flash memory
                                      write enable    can be protected against writing or
                    RES                               erasure through this pin.
                    MRES
                    WDTOVF  Input Power-on reset This LSI enters the power-on reset
                                                              state when this signal goes low.

                            Input Manual reset        This LSI enters the manual reset state
                                                      when this signal goes low.

                            Output Watchdog timer Outputs an overflow signal from the

                            overflow                  WDT.

                                                      Use a resistor with a value of at least
                                                      1 M to pull this pin down.

                    BREQ    Input Bus-mastership A low level is input to this pin when an
                    BACK
                            request                   external device requests the release

                                                      of the bus mastership.

                            Output Bus-mastership     Indicates that the bus mastership has
                                      request
                                      acknowledge     been released to an external device.
                                                      Reception of the BACK signal informs
                                                      the device which has output the
                                                      BREQ signal that it has acquired the
                                                      bus.

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SH7214 Group, SH7216 Group                                           Section 1 Overview

Classification  Symbol        I/O Name                Function
Interrupts
                NMI           Input Non-maskable Non-maskable interrupt request pin.
Address bus
Data bus                             interrupt        Fix it high when not in use.
Bus control
                IRQ7 to IRQ0  Input  Interrupt        Maskable interrupt request pins.
                IRQOUT               requests 7 to 0  Level-input or edge-input detection
                                                      can be selected. When the edge-input
                                                      detection is selected, the rising edge,
                                                      falling edge, or both edges can also
                                                      be selected.

                              Output Interrupt request Indicates that an interrupt has

                                     output           occurred, enabling external devices to

                                                      be informed of an interrupt occurrence

                                                      even while the bus mastership is

                                                      released.

                A25 to A0     Output Address bus Outputs addresses.

                D31 to D0     I/O Data bus            Bidirectional data bus.
                CS7 to CS0
                              Output Chip select 7    Chip-select signals for external
                RD                      to 0          memory or devices.

                              Output Read             Indicates that data is read from an
                                                      external device.
                RD/WR         Output Read/write
                                                      Read/write signal.

                BS            Output Bus start        Bus-cycle start signal.
                AH            Output Address hold
                                                      Address hold timing signal for the
                WAIT          Input Wait              device that uses the address/data-
                                                      multiplexed bus.

                                                      Input signal for inserting a wait cycle
                                                      into the bus cycles during access to
                                                      the external space.

                FRAME         Output Frame signal     In burst MPX-I/O interface mode,
                                                      negated before the last bus cycle to
                                                      indicate that the next bus cycle is the
                                                      last access

                WRHH          Output Write to HH byte Indicates a write access to bits 31 to
                WRHL                                            24 of data of external memory or
                                                                device.

                              Output Write to HL byte Indicates a write access to bits 23 to
                                                                16 of data of external memory or
                                                                device.

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Jun 21, 2013
Section 1 Overview                                              SH7214 Group, SH7216 Group

Classification Symbol         I/O     Name           Function

Bus control         WRH       Output Write to upper Indicates a write access to bits 15 to 8

                                      byte           of data of external memory or device.

                    WRL       Output Write to lower Indicates a write access to bits 7 to 0

                                      byte           of data of external memory or device.

                    DQMUU     Output HH byte         Selects bits D31 to D24 when SDRAM
                                          selection  is connected.

                    DQMUL     Output HL byte         Selects bits D23 to D16 when SDRAM
                                          selection  is connected.

                    DQMLU     Output Upper byte      Selects bits D15 to D8 when SDRAM
                                          selection  is connected.

                    DQMLL     Output  Lower byte     Selects bits D7 to D0 when SDRAM is
                    RASU      Output  selection      connected.

                                      RAS            Connected to the RAS pin when
                                                     SDRAM is connected.
                    CASU      Output CAS
                                                     Connected to the CAS pin when
                    RASL      Output RAS             SDRAM is connected.

                                                     Connected to the RAS pin when
                                                     SDRAM is connected.

                    CASL      Output CAS             Connected to the CAS pin when
                                                     SDRAM is connected.

                    CKE       Output CK enable       Connected to the CKE pin when
                    REFOUT                           SDRAM is connected.

                              Output Refresh request Request signal output for refresh

                                      output         execution while the bus mastership is

                                                     released.

Direct memory DREQ0 to        Input   DMA-transfer Input pins to receive external requests

access controller DREQ3               request        for DMA transfer.

(DMAC)              DACK0 to  Output DMA-transfer Output pins for signals indicating
                                          request accept acceptance of external requests from
                    DACK3                                        external devices.

                    TEND1,    Output DMA-transfer Output pins for DMA transfer end.
                    TEND0                 end output

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SH7214 Group, SH7216 Group                                     Section 1 Overview

Classification Symbol       I/O Name                 Function

Multi-function  TCLKA,      Input MTU2 timer clock External clock input pins for the
timer pulse     TCLKB,
unit 2 (MTU2)   TCLKC,      input                    timer.
                TCLKD

                TIOC0A,     I/O MTU2 input           The TGRA_0 to TGRD_0 input
                TIOC0B,              capture/output  capture input/output compare
                TIOC0C,              compare         output/PWM output pins.
                TIOC0D               (channel 0)

                TIOC1A,     I/O MTU2 input           The TGRA_1 and TGRB_1 input
                TIOC1B               capture/output  capture input/output compare
                                     compare         output/PWM output pins.
                                     (channel 1)

                TIOC2A,     I/O MTU2 input           The TGRA_2 and TGRB_2 input
                TIOC2B               capture/output  capture input/output compare
                                     compare         output/PWM output pins.
                                     (channel 2)

                TIOC3A,     I/O MTU2 input           The TGRA_3 to TGRD_3 input
                TIOC3B,              capture/output  capture input/output compare
                TIOC3C,              compare         output/PWM output pins.
                TIOC3D               (channel 3)

                TIOC4A,     I/O MTU2 input           The TGRA_4 and TGRD_4 input
                TIOC4B,              capture/output  capture input/output compare
                TIOC4C,              compare         output/PWM output pins.
                TIOC4D               (channel 4)

                TIC5U,      Input MTU2 input         The TGRU_5, TGRV_5, and
                TIC5V,               capture         TGRW_5 input capture input/dead
                TIC5W                (channel 5)     time compensation input pins.

Port output     POE8, POE4 to Input Port output      Request signal input to place the
                                                     MTU2 and MTU2S waveform output
enable 2 (POE2) POE0        control                  pin in the high impedance state.

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Section 1 Overview                                      SH7214 Group, SH7216 Group

Classification Symbol         I/O Name                  Function
                                                        The TGRA_3S to TGRD_3S input
Multi-function TIOC3AS,       I/O MTU2S input           capture input/output compare
                                        capture/output  output/PWM output pins.
timer pulse         TIOC3BS,            compare
                                        (channel 3)     The TGRA_4S and TGRD_4S input
unit 2S (MTU2S) TIOC3CS,                                capture input/output compare
                                                        output/PWM output pins.
                    TIOC3DS
                                                        The TGRU_5S, TGRV_5S, and
                    TIOC4AS,  I/O MTU2S input           TGRW_5S input capture input/dead
                    TIOC4BS,            capture/output  time compensation input pins.
                    TIOC4CS,            compare         Data output pins.
                    TIOC4DS             (channel 4)
                                                        Data input pins.
                    TIOC5US,  Input MTU2S input
                    TIOC5VS,            capture         Clock input/output pins.
                    TIOC5WS             (channel 5)
                                                        Data output pin.
Serial              TXD4, TXD2 to Output Transmit data  Data input pin.
communication       TXD0                                Clock input/output pin.
interface (SCI)                                         Data input/output pin.
                    RXD4, RXD2 to Input Receive data    Data input/output pin.
                    RXD0                                Clock input/output pin.
                                                        Chip select input/output pin.
                    SCK4, SCK2 to I/O    Serial clock
                    SCK0

Serial              TXD3      Output Transmit data
communication       RXD3      Input Receive data
interface with      SCK3      I/O Serial clock
FIFO (SCIF)

Renesas serial      MOSI      I/O Data
peripheral          MISO      I/O Data
interface           RSPCK     I/O Clock
(RSPI)              SSL0      I/O Chip select

                    SSL1 to SSL3 Output

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SH7214 Group, SH7216 Group                                                        Section 1 Overview

Classification Symbol            I/O Name                        Function

Universal serial DrV (V Q) Input USB power                       Power supply pin for the internal
                                                          CC CC  transceiver. Connect it to the system
                                                                 power supply. Must be at same
bus (USB)                               supply                   potential as V Q.

                 DrVSS           Input USB ground                                                    CC

                                                                 Ground pin for the internal
                                                                 transceiver.

                 USD+,           I/O USB data                    USB data input/output pins.
                 USD-

                 VBUS            Input Cable connection USB cable connection monitor input

                                        monitor                  pin.

                 PUPD (PB15) Output Pull-up control              Use this pin for the pull-up control of
                                                                 USD+ signal

Controller area  CTx0            Output Transmit data            Transmit data pin for CAN bus.
network          CRx0            Input Receive data              Receive data pin for CAN bus.
(RCAN-ET)

I2C bus          SCL             I/O Serial clock pin Serial clock input/output pin.
                                 I/O Serial data pin Serial data input/output pin.
interface 3 (IIC3) SDA

A/D converter    AN7 to AN0      Input  Analog input pins Analog input pins.
                 ADTRG           Input
                                        A/D conversion External trigger input pin for starting

                                        trigger input            A/D conversion.

                 AV              Input Analog power              Power supply pin for the A/D
                         CC                supply                converter. Connect this pin to the
                                                                 system power supply (VCCQ) when
                                                                 the A/D converter is not used.

                 AV              Input  Analog reference Reference voltage pin for the A/D
                         REF     Input
                                        power supply             converter.
                 AVSS            Input
                                        Analog ground            Ground pin for the A/D converter.
                 AV V                                            Connect this pin to the system
                         REF SS                                  power supply (VSS) when the A/D
                                                                 converter is not used.

                                        Analog reference         Reference ground pin for the A/D
                                        ground                   converter. Connect this pin to the
                                                                 system power supply (VSS) when the
                                                                 A/D converter is not used.

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Section 1 Overview                                       SH7214 Group, SH7216 Group

Classification      Symbol       I/O    Name             Function
                    CRS          Input  Carrier sense    Carrier sense signal input.
Ethernet            COL          Input  Collision        Signal collision detection signal
controller          MII_TXD3 to                          input.
(EtherC)            MII_TXD0                             4-bit transmit data.
                    TX_EN
                    TX_CLK       Output Transmit data

                    TX_ER        Output Transmit enable  Indicates that transmit data is ready
                    MII_RXD3 to  Input Transmit clock    on MII_TXD3 to MII_TXD0 pins.
                    MII_RXD0
                    RX_DV        Output Transmit error   Timing input as reference for
                                 Input Receive data      TX_EN, TX_ER, and MII_TXD3 to
                    RX_CLK                               MII_TXD0.

                    RX_ER                                Notifies PHY_LSI of error during
                    MDC                                  transmission.
                    MDIO
                    WOL                                  4-bit receive data.
                    LNKSTA
                    EXOUT        Input Receive data      Indicates that there is valid receive
                                            valid        data on MII_RXD3 to MII_RXD0
                                                         pins.
                                 Input Receive clock
                                                         Timing input as reference for
                                 Input Receive error     RX_DV, RX_ER, and MII_RXD3 to
                                                         MII_RXD0.
                                 Output Management
                                            clock        Recognizes the error during
                                                         reception.
                                 I/O Management
                                            data         Clock signal for information transfer
                                                         via MDIO.
                                 Output MAGIC packet
                                            receive      Bidirectional data for exchange of
                                                         management information.
                                 Input Link status
                                 Output General output   Receives Magic packets.

                                                         Inputs link status from the PHY-LSI.

                                                         External output.

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SH7214 Group, SH7216 Group                                                      Section 1 Overview

Classification    Symbol         I/O Name                Function
I/O ports         PA21 to PA0
                  PB15 to PB0    I/O General port        22-bit general input/output port pins.

                                 I/O General port        14-bit general input/output port and
                                                         2-bit general input port pins.

                  PC15 to PC0    I/O General port        16-bit general input/output port pins.

                  PD31 to PD0    I/O General port        32-bit general input/output port pins.

                  PE15 to PE0    I/O General port        16-bit general input/output port pins.

                  PF7 to PF0     Input General port      8-bit general input port pins.

User debugging    TCK            Input Test clock        Test-clock input pin.
interface         TMS
(H-UDI)           TDI            Input Test mode select Test-mode select signal input pin.

                                 Input Test data input Serial input pin for instructions and
                                                                     data.

                  TDO            Output Test data output Serial output pin for instructions and
                                                                     data.

                  TRST           Input Test reset        Initialization-signal input pin. Input a
                                                         low level when not using the H-UDI.

Advanced user AUDATA3 to         Output AUD data         Branch destination/source address
debugger (AUD) AUDATA0                                   output pin

                        AUDCK    Output AUD clock        Sync clock output pin
                        AUDSYNC
                                 Output AUD sync signal Data start-position acknowledge-
                                                                     signal output pin

Emulator          ASEBRKAK       Output Break mode       Indicates that the E10A-USB
interface                                   acknowledge  emulator has entered its break
                                                         mode.

                  ASEBRK         Input Break request E10A-USB emulator break input pin.

User break        UBCTRG         Output User break trigger Trigger output pin for UBC condition

controller (UBC)                 output                  match.

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Section 1 Overview  SH7214 Group, SH7216 Group

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SH7214 Group, SH7216 Group                                                       Section 2 CPU

                            Section 2 CPU

2.1 Data Formats

Figure 2.1 shows the data formats supported by the SH-2A/SH2A-FPU.

The CPU of SH7216 Group products (SH7216A, SH7216B, SH7216G and SH7216H) is the
SH2A-FPU, and that of SH7214 Group products (SH7214A, SH7214B, SH7214G and SH7214H)
is the SH-2A.

                                                                                 70

Byte (8 bits)                                                                15        0

Word (16 bits)                                                     31                  0

Longword (32 bits)                                                 31 30 22            0

Single-precision floating-point (32 bits)                          s exp     fraction
                                                       63 62 51
                                                                                                      0
Double-precision floating-point (64 bits) s exp                    fraction

                                           Figure 2.1 Data Format

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2.2 Register Descriptions

2.2.1 General Registers

Figure 2.2 shows the general registers.

The general registers consist of 16 registers, numbered R0 to R15, and are used for data
processing and address calculation. R0 is also used as an index register. Several instructions have
R0 fixed as their only usable register. R15 is used as the hardware stack pointer (SP). Saving and
restoring the status register (SR) and program counter (PC) in exception handling is accomplished
by referencing the stack using R15.

31                      0

                 R0 *1

                 R1

                 R2

                 R3

                 R4

                 R5                 Notes: 1. R0 functions as an indexed register in the indexed

                 R6                 register indirect and indexed GBR indirect addressing

                 R7                 modes. Several instructions have R0 fixed as their

                 R8                 source or destination register.

                                    2. R15 is used as a hardware stack pointer (SP) in

                 R9                 exception handling.

                 R10

                 R11

                 R12

                 R13

                 R14

R15, SP (hardware stack pointer)*2

                        Figure 2.2 General Registers

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2.2.2 Control Registers

The control registers consist of four 32-bit registers: the status register (SR), the global base
register (GBR), the vector base register (VBR), and the jump table base register (TBR).

The status register indicates instruction processing states.

The global base register functions as a base address for the GBR indirect addressing mode to
transfer data to the registers of on-chip peripheral modules.

The vector base register functions as the base address of the exception handling vector area
(including interrupts).

The jump table base register functions as the base address of the function table area.

31                          14 13 9 8 7 6 5 4 3 2 1 0

                            BO CS M Q I[3:0]  S T Status register (SR)

31                                            0
                                   GBR             Global base register (GBR)

31                                            0
                                   VBR             Vector base register (VBR)

31                                            0
                                   TBR             Jump table base register (TBR)

                            Figure 2.3 Control Registers

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(1) Status Register (SR)

        Bit: 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

                 -  -  -      -     -     -  -    -    -  -          -  -  -           -  -       -

Initial value: 0    0  0      0     0     0  0    0    0  0          0  0  0  0           0       0

    R/W: R R R R R R R R R R R R R R R R

        Bit: 15 14 13 12 11 10 9                  8    7  6          5  4  3  2           1    0

               -    BO CS     -     -     -  M    Q          I[3:0]        -  -           S    T

Initial value: 0    0  0      0     0     0  -    -    1  1          1  1  0  0           -    -

    R/W: R R/W R/W R R R R/W R/W R/W R/W R/W R/W R                            R R/W R/W

Bit       Bit Name         Initial     R/W Description
31 to 15                   Value
                                       R     Reserved
                           All 0

                                             These bits are always read as 0. The write value
                                             should always be 0.

14        BO               0           R/W BO Bit

                                             Indicates the register bank has overflowed.

13        CS               0           R/W CS Bit

                                             Indicates, in CLIP instruction execution, the value
                                             has exceeded the saturation upper-limit value or
                                             fallen below the saturation lower-limit value.

12 to 10                   All 0       R     Reserved

                                             These bits are always read as 0. The write value
                                             should always be 0.

9         M                            R/W M Bit
                           
8         Q                            R/W Q Bit
                           1111                    Used by the DIV0S, DIV0U, and DIV1 instructions.
                           All 0
7 to 4    I[3:0]                       R/W Interrupt Mask Level
3, 2      
                                       R     Reserved

                                             These bits are always read as 0. The write value
                                             should always be 0.

1         S                            R/W S Bit

                                             Specifies a saturation operation for a MAC
                                             instruction.

0         T                            R/W T Bit

                                             True/false condition or carry/borrow bit

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(2) Global Base Register (GBR)

GBR is referenced as the base address in a GBR-referencing MOV instruction.
(3) Vector Base Register (VBR)

VBR is referenced as the branch destination base address when an exception or an interrupt
occurs.
(4) Jump Table Base Register (TBR)

TBR is referenced as the start address of a function table located in memory in a
JSR/N@@(disp8,TBR) table-referencing subroutine call instruction.

2.2.3 System Registers

The system registers consist of four 32-bit registers: the high and low multiply and accumulate
registers (MACH and MACL), the procedure register (PR), and the program counter (PC). MACH
and MACL store the results of multiply or multiply and accumulate operations. PR stores the
return address from a subroutine procedure. PC indicates the program address being executed and
controls the flow of the processing.

31                                  0 Multiply and accumulate register high (MACH) and multiply
                              MACH       and accumulate register low (MACL):
                              MACL       Store the results of multiply or multiply and accumulate operations.

31                                  0 Procedure register (PR):
                                PR       Stores the return address from a subroutine procedure.

31                                  0 Program counter (PC):
                                PC       Indicates the four bytes ahead of the current instruction.

                                         Figure 2.4 System Registers

(1) Multiply and Accumulate Register High (MACH) and Multiply and Accumulate
      Register Low (MACL)

MACH and MACL are used as the addition value in a MAC instruction, and store the result of a
MAC or MUL instruction.

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(2) Procedure Register (PR)

PR stores the return address of a subroutine call using a BSR, BSRF, or JSR instruction, and is
referenced by a subroutine return instruction (RTS).
(3) Program Counter (PC)

PC indicates the address four bytes farther from that of the instruction being executed.

2.2.4 Floating-Point Registers

Figure 2.5 shows the floating-point registers. There are sixteen 32-bit floating-point registers,
FPR0 to FPR15. These sixteen registers are referenced as FR0 to FR15, DR0, DR2, DR4, DR6,
DR8, DR10, DR12, and DR14. The correspondence between FPRn and the referenced name is
determined by the PR and SZ bits in FPSCR (see figure 2.5).

(1) Floating-Point Registers (FPRn: 16 registers)

FPR0, FPR1, FPR2, FPR3, FPR4, FPR5, FPR6, FPR7, FPR8, FPR9, FPR10, FPR11, FPR12,
FPR13, FPR14, and FPR15

(2) Single-Precision Floating-Point Registers (FRi: 16 registers)

FR0 to FR15 are allocated to FPR0 to FPR15.

(3) Double-Precision Floating-Point Registers or Single-Precision Floating-Point Register
      Pairs (DRi: 8 registers)

A DR register is composed of two FR registers.

DR0 = {FPR0, FPR1}, DR2 = {FPR2, FPR3}, DR4 = {FPR4, FPR5}, DR6 = {FPR4, FPR5},
DR8 = {FPR8, FPR9}, DR10 = {FPR10, FPR11}, DR12 = {FPR12, FPR13}, and DR14 =
{FPR14, FPR15}

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                            Referenced Name                Register Name

Transfer instruction:       FPSCR.SZ = 0 FPSCR.SZ = 1           FPR0
                                                                FPR1
Arithmetic/logical instruction: FPSCR.PR = 0 FPSCR.PR = 1       FPR2
                                                                FPR3
                            FR0              DR0                FPR4
                            FR1              DR2                FPR5
                            FR2              DR4                FPR6
                            FR3              DR6                FPR7
                            FR4              DR8                FPR8
                            FR5              DR10               FPR9
                            FR6              DR12               FPR10
                            FR7              DR14               FPR11
                            FR8                                 FPR12
                            FR9                                 FPR13
                            FR10                                FPR14
                            FR11                                FPR15
                            FR12
                            FR13
                            FR14
                            FR15

                                    Figure 2.5 Floating-Point Registers
Programming Note: The values of FPR0 to FPR15 are undefined after a reset.

2.2.5 Floating-Point System Registers
(1) Floating-Point Communication Register (FPUL)
Data is transferred between an FPU register and a CPU register via FPUL.

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(2) Floating Point Status/Control Register (FPSCR)

    Bit: 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17                                                  16

                 -  -         -     -     -     -  -       -  -  QIS   -    SZ PR DN       Cause

Initial value: 0 0            0     0     0     00         00    0     00         0    10               0

    R/W: R R R R R R R R R R/W R R/W R/W R/W R/W R/W

           Bit: 15  14 13            12 11      10 9       8    76      5     4     3  21              0
                                                                            Flag
Initial value: 0       Cause          00           Enable       00       0    0     0      RM[1:0]
         R/W: R/W                   R/W R/W                   R/W R/W  R/W  R/W   R/W
                    0         0                 0  0       0                           00              1

                    R/W R/W                     R/W R/W R/W                            R/W R/W R/W

Bit       Bit Name               Initial     R/W Description
31 to 23                         Value
                                             R     Reserved
                                 All 0

                                                   These bits are always read as 0. The write value
                                                   should always be 0.

22        QIS                    0           R/W sNaN is treated as qNaN or . Valid only when the
                                                         V bit in the FPU exception enable field (Enable) is
                                                         set to 1.

                                                   0: Processed as qNaN or

                                                   1: Exception generated (processed same as sNaN)

21                               0           R     Reserved

                                                   This bit is always read as 0. The write value should
                                                   always be 0.

20        SZ                     0           R/W Transfer Size Mode

                                                   0: Sets the size of an FMOV instruction to 32 bits.

                                                   1: Sets the size of an FMOV instruction to 32-bit pair
                                                      (64 bits).

19        PR                     0           R/W Precision Mode

                                                   0: Executes floating-point instructions in single
                                                      precision.

                                                   1: Executes floating-point instructions in double
                                                      precision (the result of an instruction with no
                                                      support for double-precision is undefined).

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                            Initial

Bit     Bit Name Value               R/W Description

18      DN                  1        R/W Denormalization Mode
                                                 This bit is always set to 1.
17 to 12 Cause              All 0                1: A denormalized number is treated as zero.

11 to 7 Enable              All 0    R/W FPU exception cause field
                                     R/W FPU exception enable field
6 to 2  Flag                All 0    R/W FPU exception flag field

1, 0    RM[1:0] 01                               When an FPU operation instruction is first executed,
                                                 the FPU exception cause field is set to 0; when an
                                                 FPU exception next occurs, the corresponding bit in
                                                 the FPU exception cause field and FPU exception
                                                 flag field is set to 1.
                                                 The FPU exception flag field retains the status of an
                                                 exception generated after that field was last cleared.
                                                 For bit allocation for each field, see table 2.1.

                                     R/W Round Mode
                                                 00: Round to nearest
                                                 01: Round to zero
                                                 10: Reserved
                                                 11: Reserved

Table 2.1 Bit Allocation for FPU Exception Handling

                                     Invalid

                            FPU Error Operation Division  Overflow  Underflow Incorrect
                                                          (O)
                            (E)      (V)      by 0 (Z)              (U)     (I)
                                                          Bit 14
Cause FPU                   Bit 17   Bit 16   Bit 15                Bit 13  Bit 12
            exception
            cause field

Enable FPU                  None     Bit 11   Bit 10      Bit 9     Bit 8   Bit 7
            exception
            enable field

Flag FPU                    None     Bit 6    Bit 5       Bit 4     Bit 3   Bit 2

        exception flag

        field

Note: In the SH-2A, no FPU errors occur.

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2.2.6 Register Bank

Using a register bank, high-speed register saving and restoration can be achieved for the 19 32-bit
registers: general registers R0 to R14, control register GBR, and system registers MACH, MACL,
and PR. The register contents are automatically saved in the bank after the CPU accepts an
interrupt that uses the bank. Restoration from the bank is executed by a RESBANK instruction
issued in an interrupt processing routine.

This LSI has 15 banks. For details, refer to the SH-2A, SH2A-FPU Software Manual.

2.2.7 Initial Values of Registers

Table 2.2 lists the values of the registers after a reset.

Table 2.2 Initial Values of Registers

Classification            Register                          Initial Value
General registers         R0 to R14
                          R15 (SP)                          Undefined

Control registers         SR                                Value of the stack pointer in the vector
                                                            address table
System registers          GBR, TBR                          Bits I[3:0] are 1111 (H'F), BO and CS are
                          VBR                               0, reserved bits are 0, and others are
                          MACH, MACL, PR                    undefined
                          PC
                                                            Undefined
Floating-point registers  FPR0 to FPR15
                                                            H'00000000
Floating-point system registers FPUL                        Undefined

                          FPSCR                             Value of the program counter in the
                                                            vector address table
                                                            Undefined
                                                            Undefined

                                                            H'00040001

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2.3 Data Formats

2.3.1 Data Format in Registers

Register operands are always longwords (32 bits). If the size of a memory operand is a byte (8
bits) or a word (16 bits), it is changed into a longword through sign extension or zero extension
when loaded into a register.

                          31                                               0

                                    Longword

                              Figure 2.6 Data Format in Registers

2.3.2 Data Formats in Memory

Memory data formats are classified into bytes, words, and longwords. Memory can be accessed in
8-bit bytes, 16-bit words, or 32-bit longwords. A memory operand of fewer than 32 bits is stored
in a register in sign-extended or zero-extended form.

A word operand should be accessed at a word boundary (an even address of multiple of two bytes:
address 2n), and a longword operand at a longword boundary (an even address of multiple of four
bytes: address 4n). Otherwise, an address error will occur. A byte operand can be accessed at any
address.

Only big-endian byte order can be selected for the data format.

Data formats in memory are shown in figure 2.7.

                                    Address m + 1        Address m + 3

                              Address m         Address m + 2

                              31         23     15       7                    0

                              Byte        Byte     Byte        Byte

Address 2n                          Word                 Word
Address 4n
                                             Longword

                                                               Big endian

                              Figure 2.7 Data Formats in Memory

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2.3.3 Immediate Data Format

Byte (8-bit) immediate data is located in an instruction code. Immediate data accessed by the
MOV, ADD, and CMP/EQ instructions is sign-extended and handled in registers as longword
data. Immediate data accessed by the TST, AND, OR, and XOR instructions is zero-extended and
handled as longword data. Consequently, AND instructions with immediate data always clear the
upper 24 bits of the destination register.

20-bit immediate data is located in the code of a MOVI20 or MOVI20S 32-bit transfer instruction.
The MOVI20 instruction stores immediate data in the destination register in sign-extended form.
The MOVI20S instruction shifts immediate data by eight bits in the upper direction, and stores it
in the destination register in sign-extended form.

Word or longword immediate data is not located in the instruction code, but rather is stored in a
memory table. The memory table is accessed by an immediate data transfer instruction (MOV)
using the PC relative addressing mode with displacement.

See examples given in section 2.4.1 (10), Immediate Data.

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2.4 Instruction Features

2.4.1 RISC-Type Instruction Set

The CPU has a RISC-type instruction set, which features following functions.
(1) 16-Bit Fixed-Length Instructions

Basic instructions have a fixed length of 16 bits, improving program code efficiency.
(2) 32-Bit Fixed-Length Instructions

The SH-2A/SH2A-FPU additionally features 32-bit fixed-length instructions, improving
performance and ease of use.

(3) One Instruction per Cycle

Each basic instruction can be executed in one cycle using the pipeline system.
(4) Data Length

The standard data length for all operations is a longword. Memory can be accessed in bytes,
words, or longwords. Byte or word data in memory is sign-extended and handled as longword
data. Immediate data is sign-extended for arithmetic operations or zero-extended for logic
operations. It is also handled as longword data.

Table 2.3 Sign Extension of Word Data

SH2-A/SH2A-FPU CPU          Description         Example of Other CPU

MOV.W @(disp,PC),R1         Data is sign-extended to 32 bits, and ADD.W #H'1234,R0
                            R1 becomes H'00001234. It is next
ADD  R1,R0                  operated upon by an ADD instruction.

.........

.DATA.W H'1234

Note: @(disp, PC) accesses the immediate data.

(5) Load-Store Architecture

Basic operations are executed between registers. For operations that involve memory access, data
is loaded to the registers and executed (load-store architecture). Instructions such as AND that
manipulate bits, however, are executed directly in memory.

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(6) Delayed Branch Instructions

With the exception of some instructions, unconditional branch instructions, etc., are executed as
delayed branch instructions. With a delayed branch instruction, the branch is taken after execution
of the instruction immediately following the delayed branch instruction. This reduces disturbance
of the pipeline control when a branch is taken.

In a delayed branch, the actual branch operation occurs after execution of the slot instruction.
However, instruction execution such as register updating excluding the actual branch operation, is
performed in the order of delayed branch instruction  delay slot instruction. For example, even
though the contents of the register holding the branch destination address are changed in the delay
slot, the branch destination address remains as the register contents prior to the change.

Table 2.4 Delayed Branch Instructions

SH2-A/SH2A-FPU CPU  Description        Example of Other CPU

BRA  TRGET          Executes the ADD before branching to ADD.W  R1,R0
                                                                TRGET
ADD  R1,R0          TRGET.             BRA

(7) Unconditional Branch Instructions with No Delay Slot

The SH-2A/SH2A-FPU additionally features unconditional branch instructions in which a delay
slot instruction is not executed. This eliminates unnecessary NOP instructions, and so reduces the
code size.

(8) Multiply/Multiply-and-Accumulate Operations

16-bit 16-bit  32-bit multiply operations are executed in one to two cycles. 16-bit 16-bit +
64-bit  64-bit multiply-and-accumulate operations are executed in two to three cycles. 32-bit
32-bit  64-bit multiply and 32-bit 32-bit + 64-bit  64-bit multiply-and-accumulate
operations are executed in two to four cycles.

(9) T Bit

The T bit in the status register (SR) changes according to the result of the comparison. Whether a
conditional branch is taken or not taken depends upon the T bit condition (true/false). The number
of instructions that change the T bit is kept to a minimum to improve the processing speed.

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Table 2.5 T Bit

SH2-A/SH2A-FPU CPU          Description                      Example of Other CPU
                                                             CMP.W R1,R0
CMP/GE R1,R0                T bit is set when R0  R1.        BGE TRGET0
                            The program branches to TRGET0   BLT TRGET1
BT      TRGET0              when R0  R1 and to TRGET1
                            when R0 < R1.                    SUB.W #1,R0
BF      TRGET1                                               BEQ TRGET
                            T bit is not changed by ADD.
ADD     #-1,R0              T bit is set when R0 = 0.
CMP/EQ  #0,R0               The program branches if R0 = 0.
BT      TRGET

(10) Immediate Data

Byte immediate data is located in an instruction code. Word or longword immediate data is not
located in instruction codes but in a memory table. The memory table is accessed by an immediate
data transfer instruction (MOV) using the PC relative addressing mode with displacement.

With the SH-2A/SH2A-FPU, 17- to 28-bit immediate data can be located in an instruction code.
However, for 21- to 28-bit immediate data, an OR instruction must be executed after the data is
transferred to a register.

Table 2.6 Immediate Data Accessing

Classification   SH-2A/SH2A-FPU CPU             Example of Other CPU
                                                MOV.B #H'12,R0
8-bit immediate MOV         #H'12,R0            MOV.W #H'1234,R0
                                                MOV.L #H'12345,R0
16-bit immediate MOVI20     #H'1234,R0          MOV.L #H'1234567,R0

20-bit immediate MOVI20     #H'12345,R0         MOV.L #H'12345678,R0

28-bit immediate MOVI20S #H'12345,R0

                 OR         #H'67,R0

32-bit immediate MOV.L      @(disp,PC),R0

                            .................

                 .DATA.L H'12345678

Note: @(disp, PC) accesses the immediate data.

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(11) Absolute Address

When data is accessed by an absolute address, the absolute address value should be placed in the
memory table in advance. That value is transferred to the register by loading the immediate data
during the execution of the instruction, and the data is accessed in register indirect addressing
mode.

With the SH-2A/SH2A-FPU, when data is referenced using an absolute address not exceeding 28
bits, it is also possible to transfer immediate data located in the instruction code to a register and to
reference the data in register indirect addressing mode. However, when referencing data using an
absolute address of 21 to 28 bits, an OR instruction must be used after the data is transferred to a
register.

Table 2.7 Absolute Address Accessing

Classification   SH-2A/SH2A-FPU CPU        Example of Other CPU
Up to 20 bits                              MOV.B @H'12345,R0
21 to 28 bits    MOVI20 #H'12345,R1        MOV.B @H'1234567,R0

29 bits or more  MOV.B @R1,R0              MOV.B @H'12345678,R0

                 MOVI20S #H'12345,R1

                 OR    #H'67,R1

                 MOV.B @R1,R0

                 MOV.L @(disp,PC),R1

                 MOV.B @R1,R0

                       ..................

                 .DATA.L H'12345678

(12) 16-Bit/32-Bit Displacement

When data is accessed by 16-bit or 32-bit displacement, the displacement value should be placed
in the memory table in advance. That value is transferred to the register by loading the immediate
data during the execution of the instruction, and the data is accessed in the indexed indirect
register addressing mode.

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SH7214 Group, SH7216 Group                                                        Section 2 CPU

Table 2.8 Displacement Accessing

Classification  SH-2A/SH2A-FPU CPU                  Example of Other CPU

16-bit displacement MOV.W    @(disp,PC),R0          MOV.W @(H'1234,R1),R2

                MOV.W        @(R0,R1),R2

                             ..................

                .DATA.W H'1234

2.4.2 Addressing Modes

The addressing modes and effective address calculation methods are listed below.

Table 2.9 Addressing Modes and Effective Addresses

Addressing      Instruction
Mode
                Format       Effective Address Calculation                        Equation

Register direct Rn           The effective address is register Rn. (The operand
                             is the contents of register Rn.)

Register indirect @Rn        The effective address is the contents of register Rn
                             Rn.

                                  Rn                Rn

Register indirect @Rn+       The effective address is the contents of register Rn
with post-
increment                    Rn.                                                  (After

                             A constant is added to the contents of Rn after the instruction
                             instruction is executed. 1 is added for a byte
                                                                                  execution)
                             operation, 2 for a word operation, and 4 for a
                                                                                  Byte:
                             longword operation.
                                                                                  Rn + 1  Rn

                                  Rn                Rn                            Word:
                                                                                  Rn + 2  Rn
                                      Rn + 1/2/4 +

                                  1/2/4                                           Longword:

                                                                                  Rn + 4  Rn

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Section 2 CPU                                                                      SH7214 Group, SH7216 Group

Addressing         Instruction
Mode
                   Format       Effective Address Calculation                        Equation

Register indirect @-Rn          The effective address is the value obtained by       Byte:
with pre-                       subtracting a constant from Rn. 1 is subtracted for  Rn 1  Rn
decrement                       a byte operation, 2 for a word operation, and 4 for
                                a longword operation.                                Word:
                                                                                     Rn 2  Rn
                                     Rn                         Rn 1/2/4
                                         Rn 1/2/4                                 Longword:
                                                                                     Rn 4  Rn
                                     1/2/4                                           (Instruction is
                                                                                     executed with
                                                                                     Rn after this
                                                                                     calculation)

Register indirect  @(disp:4, The effective address is the sum of Rn and a 4-bit      Byte:
with                                                                                 Rn + disp
displacement       Rn)          displacement (disp). The value of disp is zero-
                                                                                     Word:
                                extended, and remains unchanged for a byte           Rn + disp 2

                                operation, is doubled for a word operation, and is   Longword:
                                                                                     Rn + disp 4
                                quadrupled for a longword operation.

                                        Rn            +         Rn + disp 1/2/4
                                                
                                        disp
                                (zero-extended)

                                     1/2/4

Register indirect  @(disp:12 The effective address is the sum of Rn and a 12-        Byte:
with                                                                                 Rn + disp
displacement       ,Rn)         bit                                                  Word:
                                                                                     Rn + disp
                                displacement (disp). The value of disp is zero-      Longword:
                                                                                     Rn + disp
                                extended.
                                                                                     Rn + R0
                                     Rn

                                                             +  Rn + disp

                                       disp
                                (zero-extended)

Indexed register @(R0,Rn) The effective address is the sum of Rn and R0.
indirect

                                                               Rn

                                                 +              Rn + R0

                                     R0

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SH7214 Group, SH7216 Group                                                  Section 2 CPU

Addressing     Instruction
Mode
               Format       Effective Address Calculation                Equation

GBR indirect with @(disp:8, The effective address is the sum of GBR value and Byte:

displacement GBR)           an 8-bit displacement (disp). The value of disp is GBR + disp

                            zero-extended, and remains unchanged for a byte Word:
                            operation, is doubled for a word operation, and is GBR + disp
                            quadrupled for a longword operation.
                                                                         2

                            GBR                                          Longword:
                                                                         GBR + disp
                            disp                      +       GBR        4
                                                         + disp 1/2/4
                            (zero-extended)

                                                

                            1/2/4

Indexed GBR    @(R0,        The effective address is the sum of GBR value and GBR + R0
indirect       GBR)         R0.

                            GBR

                                                   +     GBR + R0

                            R0

TBR duplicate  @@           The effective address is the sum of TBR value and Contents of
indirect with
displacement   (disp:8, an 8-bit displacement (disp). The value of disp is address (TBR

               TBR)         zero-extended, and is multiplied by 4.       + disp 4)

                            TBR

                            disp                   +        TBR
                                                         + disp 4
                            (zero-extended)
                                                            (TBR
                                                        + disp 4)

                            4

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Addressing        Instruction
Mode
                  Format       Effective Address Calculation                       Equation
PC indirect with
displacement      @(disp:8, The effective address is the sum of PC value and       Word:
                                                                                   PC + disp 2
                  PC)          an 8-bit displacement (disp). The value of disp is
                                                                                   Longword:
                               zero-extended, and is doubled for a word            PC &
                                                                                   H'FFFFFFFC
                               operation, and quadrupled for a longword            + disp 4

                               operation. For a longword operation, the lowest

                               two bits of the PC value are masked.

                                       PC           (for longword)
                                                &
                                H'FFFFFFFC
                                      disp               PC + disp 2

                               (zero-extended)     +                or
                                                         PC & H'FFFFFFFC

                                                         + disp 4

                                                

                               2/4

PC relative       disp:8       The effective address is the sum of PC value and PC + disp 2
                               the value that is obtained by doubling the sign-
                               extended 8-bit displacement (disp).

                               PC

                               disp                   +  PC + disp 2

                               (sign-extended)

                                                

                               2

                  disp:12      The effective address is the sum of PC value and PC + disp 2
                               the value that is obtained by doubling the sign-
                               extended 12-bit displacement (disp).

                               PC

                               disp                   +  PC + disp 2

                               (sign-extended)

                                                

                               2

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SH7214 Group, SH7216 Group                                                         Section 2 CPU

Addressing   Instruction
Mode
PC relative  Format         Effective Address Calculation                    Equation

Immediate    Rn             The effective address is the sum of PC value and PC + Rn

                            Rn.

                                 PC

                                                     +   PC + Rn

                                 Rn

             #imm:20        The 20-bit immediate data (imm) for the MOVI20
                            instruction is sign-extended.

                            31        19      0

                              Sign-   imm (20 bits)
                            extended

                            The 20-bit immediate data (imm) for the MOVI20S
                            instruction is shifted by eight bits to the left, the
                            upper bits are sign-extended, and the lower bits
                            are padded with zero.

                            31 27          8         0

                                 imm (20 bits) 00000000

                            Sign-extended

             #imm:8         The 8-bit immediate data (imm) for the TST, AND,
             #imm:8         OR, and XOR instructions is zero-extended.
             #imm:8
             #imm:3         The 8-bit immediate data (imm) for the MOV, ADD,
                            and CMP/EQ instructions is sign-extended.

                            The 8-bit immediate data (imm) for the TRAPA
                            instruction is zero-extended and then quadrupled.

                            The 3-bit immediate data (imm) for the BAND,     

                            BOR, BXOR, BST, BLD, BSET, and BCLR

                            instructions indicates the target bit location.

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2.4.3 Instruction Format

The instruction formats and the meaning of source and destination operands are described below.
The meaning of the operand depends on the instruction code. The symbols used are as follows:

xxxx: Instruction code
mmmm: Source register
nnnn: Destination register
iiii: Immediate data
dddd: Displacement

Table 2.10 Instruction Formats

Instruction Formats                                      Destination  Example
                              Source Operand Operand
                                                                      NOP
0 format                                          

15                       0

    xxxx xxxx xxxx xxxx

n format                                           nnnn: Register direct MOVT Rn

15                       0    Control register or  nnnn: Register direct STS MACH,Rn
                              system register
xxxx nnnn xxxx xxxx

                              R0 (Register direct) nnnn: Register direct DIVU R0,Rn

                              Control register or  nnnn: Register indirect STC.L SR,@-Rn
                              system register      with pre-decrement

                              mmmm: Register direct R15 (Register indirect MOVMU.L Rm,@-R15
                                                            with pre-decrement)

                              R15 (Register indirect nnnn: Register direct MOVMU.L @R15+,Rn
                              with post-increment)

                              R0 (Register direct) nnnn: (Register indirect MOV.L R0,@Rn+
                                                            with post-increment)

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SH7214 Group, SH7216 Group                                                         Section 2 CPU

Instruction Formats                                       Destination         Example
                               Source Operand Operand

m format                       mmmm: Register direct Control register or      LDC Rm,SR
                                                             system register
15                          0

    xxxx mmmm xxxx xxxx        mmmm: Register        Control register or      LDC.L @Rm+,SR
                               indirect with post-   system register
                               increment

                               mmmm: Register                                 JMP @Rm

                               indirect

                               mmmm: Register        R0 (Register direct) MOV.L @-Rm,R0
                               indirect with pre-
                               decrement

                               mmmm: PC relative                              BRAF Rm
                               using Rm

nm format                      mmmm: Register direct nnnn: Register direct ADD Rm,Rn

15                          0  mmmm: Register direct nnnn: Register indirect MOV.L Rm,@Rn

    xxxx nnnn mmmm xxxx

                               mmmm: Register        MACH, MACL               MAC.W @Rm+,@Rn+
                               indirect with post-
                               increment (multiply-
                               and-accumulate)

                               nnnn*: Register
                               indirect with post-
                               increment (multiply-
                               and-accumulate)

                               mmmm: Register        nnnn: Register direct MOV.L @Rm+,Rn
                               indirect with post-
                               increment

                               mmmm: Register direct nnnn: Register indirect MOV.L Rm,@-Rn
                                                             with pre-decrement

                               mmmm: Register direct nnnn: Indexed register MOV.L

                                                     indirect                 Rm,@(R0,Rn)

md format                      mmmmdddd: Register R0 (Register direct)        MOV.B
                               indirect with                                  @(disp,Rm),R0
15                          0  displacement

    xxxx xxxx mmmm dddd

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Instruction Formats                                    Destination           Example
                            Source Operand Operand
                                                                             MOV.B
nd4 format                  R0 (Register direct)     nnnndddd:               R0,@(disp,Rn)
                                                     Register indirect with
15                       0                           displacement            MOV.L
                                                                             Rm,@(disp,Rn)
    xxxx xxxx nnnn dddd
                                                                             MOV.L
nmd format                  mmmm: Register direct nnnndddd: Register         @(disp,Rm),Rn
                                                          indirect with
15                       0                                displacement       MOV.L
                                                                             Rm,@(disp12,Rn)
    xxxx nnnn mmmm dddd
                                                                             MOV.L
                            mmmmdddd: Register nnnn: Register direct         @(disp12,Rm),Rn
                            indirect with
                            displacement                                     MOV.L
                                                                             @(disp,GBR),R0
nmd12 format                mmmm: Register direct nnnndddd: Register
                                                          indirect with      MOV.L
32                   16                                   displacement       R0,@(disp,GBR)

xxxx nnnn mmmm xxxx                                                          MOVA
                                                                             @(disp,PC),R0
15                       0  mmmmdddd: Register nnnn: Register direct
                            indirect with                                    JSR/N
xxxx dddd dddd dddd         displacement                                     @@(disp8,TBR)

d format                    dddddddd: GBR            R0 (Register direct)    BF label
                            indirect with
15                       0  displacement                                     BRA label
                                                                             (label = disp +
    xxxx xxxx dddd dddd                                                      PC)
                                                                             MOV.L
                            R0 (Register direct)     dddddddd: GBR           @(disp,PC),Rn
                                                     indirect with
                                                     displacement

                            dddddddd: PC             R0 (Register direct)
                            relative with
                            displacement

                            dddddddd: TBR            

                            duplicate indirect with

                            displacement

                            dddddddd: PC            

                            relative

d12 format                  dddddddddddd: PC
                            relative
15                       0

    xxxx dddd dddd dddd

nd8 format                  dddddddd: PC             nnnn: Register direct
                            relative with
15                       0  displacement

    xxxx nnnn dddd dddd

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Instruction Formats                                          Destination  Example
                                  Source Operand Operand
                                                                          AND.B
i format                          iiiiiiii:       Indexed GBR indirect    #imm,@(R0,GBR)
                                  Immediate                               AND #imm,R0
15                          0
                                                                          TRAPA #imm
    xxxx xxxx iiii iiii           iiiiiiii:       R0 (Register direct)
                                  Immediate                               ADD #imm,Rn

                                  iiiiiiii:      

                                  Immediate

ni format                         iiiiiiii:       nnnn: Register direct
                                  Immediate
15                             0
   xxxx nnnn  iiii iiii

ni3 format                        nnnn: Register direct                   BLD #imm3,Rn

15                          0     iii: Immediate                          BST #imm3,Rn

    xxxx xxxx nnnn x iii                          nnnn: Register direct   MOVI20
                                                                          #imm20, Rn
                                                  iii: Immediate

ni20 format                       iiiiiiiiiiii    nnnn: Register direct
                                  iiiiiiii:
32                          16    Immediate

xxxx nnnn iiii xxxx

15                          0

iiii iiii iiii iiii

nid format                        nnnndddddddd                            BLD.B
                                  dddd: Register
32                          16    indirect with                           #imm3,@(disp12,
                                  displacement
xxxx xxxx nnnn xxxx                                                       Rn)
                                  iii: Immediate
15                          0
                                 
xiii dddd dddd dddd

                                                  nnnndddddddddddd:       BST.B
                                                  Register indirect with  #imm3,@(disp12,
                                                  displacement            Rn)

                                                  iii: Immediate

Note: * In multiply-and-accumulate instructions, nnnn is the source register.

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2.5 Instruction Set

2.5.1 Instruction Set by Classification

Table 2.11 lists the instructions according to their classification.

Table 2.11 Classification of Instructions

Classification Types  Operation  Function                               No. of
Data transfer 13      Code       Data transfer                          Instructions
                      MOV        Immediate data transfer
                                 Peripheral module data transfer        62
                      MOVA       Structure data transfer
                      MOVI20     Reverse stack transfer
                      MOVI20S    Effective address transfer
                                 20-bit immediate data transfer
                      MOVML      20-bit immediate data transfer
                      MOVMU      8-bit left-shit
                      MOVRT      R0Rn register save/restore
                      MOVT       RnR14 and PR register save/restore
                      MOVU       T bit inversion and transfer to Rn
                      NOTT       T bit transfer
                      PREF       Unsigned data transfer
                      SWAP       T bit inversion
                      XTRCT      Prefetch to operand cache
                                 Swap of upper and lower bytes
                                 Extraction of the middle of registers
                                 connected

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Classification Types        Operation  Function                                      No. of
                            Code       Binary addition                               Instructions
Arithmetic  26              ADD        Binary addition with carry
                            ADDC       Binary addition with overflow check           40
                            ADDV       Comparison
operations                  CMP/cond   Signed saturation value comparison
                            CLIPS      Unsigned saturation value comparison
                            CLIPU      Signed division (32 32)
                            DIVS       Unsigned division (32 32)
                            DIVU       One-step division
                            DIV1       Initialization of signed one-step division
                            DIV0S      Initialization of unsigned one-step division
                            DIV0U      Signed double-precision multiplication
                            DMULS      Unsigned double-precision multiplication
                            DMULU      Decrement and test
                            DT         Sign extension
                            EXTS       Zero extension
                            EXTU       Multiply-and-accumulate, double-precision
                            MAC        multiply-and-accumulate operation
                                       Double-precision multiply operation
                            MUL        Signed multiplication with result storage in
                            MULR       Rn
                                       Signed multiplication
                            MULS       Unsigned multiplication
                            MULU       Negation
                            NEG        Negation with borrow
                            NEGC       Binary subtraction
                            SUB        Binary subtraction with borrow
                            SUBC       Binary subtraction with underflow
                            SUBV

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Section 2 CPU                                                       SH7214 Group, SH7216 Group

Classification Types  Operation  Function                           No. of
                      Code       Logical AND                        Instructions
Logic            6    AND        Bit inversion                      14
                      NOT        Logical OR
operations            OR         Memory test and bit set            16
                      TAS        Logical AND and T bit set
Shift            12   TST        Exclusive OR
                      XOR        One-bit left rotation
                      ROTL       One-bit right rotation
                      ROTR       One-bit left rotation with T bit
                      ROTCL      One-bit right rotation with T bit
                      ROTCR      Dynamic arithmetic shift
                      SHAD       One-bit arithmetic left shift
                      SHAL       One-bit arithmetic right shift
                      SHAR       Dynamic logical shift
                      SHLD       One-bit logical left shift
                      SHLL       n-bit logical left shift
                      SHLLn      One-bit logical right shift
                      SHLR       n-bit logical right shift
                      SHLRn

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                            Operation                                                No. of
                                                                                     Instructions
Classification Types Code              Function

Branch   10                 BF         Conditional branch, conditional delayed 15
                                       branch (branch when T = 0)

                            BT         Conditional branch, conditional delayed

                                       branch (branch when T = 1)

                            BRA        Unconditional delayed branch

                            BRAF       Unconditional delayed branch

                            BSR        Delayed branch to subroutine procedure

                            BSRF       Delayed branch to subroutine procedure

                            JMP        Unconditional delayed branch

                            JSR        Branch to subroutine procedure

                                       Delayed branch to subroutine procedure

                            RTS        Return from subroutine procedure

                                       Delayed return from subroutine procedure

                            RTV/N      Return from subroutine procedure with Rm
                                        R0 transfer

System   14                 CLRT       T bit clear                                   36

control                     CLRMAC MAC register clear

                            LDBANK     Register restoration from specified register
                                       bank entry

                            LDC        Load to control register

                            LDS        Load to system register

                            NOP        No operation

                            RESBANK Register restoration from register bank

                            RTE        Return from exception handling

                            SETT       T bit set

                            SLEEP      Transition to power-down mode

                            STBANK     Register save to specified register bank
                                       entry

                            STC        Store control register data

                            STS        Store system register data

                            TRAPA      Trap exception handling

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Section 2 CPU                                                     SH7214 Group, SH7216 Group

Classification Types  Operation  Function                                      No. of
                      Code                                                     Instructions
Floating-point 19     FABS
instructions          FADD       Floating-point absolute value                 48
                      FCMP
                      FCNVDS     Floating-point addition

                      FCNVSD     Floating-point comparison

                      FDIV       Conversion from double-precision to single-
                      FLDI0      precision
                      FLDI1
                      FLDS       Conversion from single-precision to double -
                                 precision
                      FLOAT
                      FMAC       Floating-point division

                      FMOV       Floating-point load immediate 0
                      FMUL
                      FNEG       Floating-point load immediate 1
                      FSCHG
                      FSQRT      Floating-point load into system register
                      FSTS       FPUL

                      FSUB       Conversion from integer to floating-point
                      FTRC
                                 Floating-point multiply and accumulate
                                 operation

                                 Floating-point data transfer

                                 Floating-point multiplication

                                 Floating-point sign inversion

                                 SZ bit inversion

                                 Floating-point square root

                                 Floating-point store from system register
                                 FPUL

                                 Floating-point subtraction

                                 Floating-point conversion with rounding to
                                 integer

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SH7214 Group, SH7216 Group                                                        Section 2 CPU

                            Operation                                             No. of
                                                                                  Instructions
Classification Types Code              Function                                   8
                                                                                  14
FPU-related 2               LDS        Load into floating-point system register
                                       Store from floating-point system register  253
CPU                         STS
instructions

Bit           10            BAND       Bit AND
                            BCLR       Bit clear
manipulation

                            BLD        Bit load

                            BOR        Bit OR

                            BSET       Bit set

                            BST        Bit store

                            BXOR       Bit exclusive OR

                            BANDNOT Bit NOT AND

                            BORNOT Bit NOT OR

                            BLDNOT Bit NOT load

Total:        112

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The table below shows the format of instruction codes, operation, and execution states. They are
described by using this format according to their classification.

Instruction             Instruction Code            Operation                Execution        T Bit
                                                                             Cycles
Indicated by mnemonic.  Indicated in MSB            Indicates summary of                      Value of T bit after
                        LSB order.                  operation.               Value when no    instruction is
                                                                             wait states are  executed.
                                                                             inserted.*1

[Legend]                [Legend]                    [Legend]                                  [Legend]

OP.Sz SRC, DEST         mmmm: Source register       , : Transfer direction                    --: No change
  OP: Operation code                                (xx): Memory operand
  Sz: Size              nnnn: Destination register  M/Q/T: Flag bits in SR
  SRC: Source             0000: R0                  &: Logical AND of each
  DEST: Destination       0001: R1                  bit
                          .........
Rm: Source register       1111: R15

Rn: Destination register iiii: Immediate data |: Logical OR of each bit

imm: Immediate data     dddd: Displacement          ^: Exclusive logical OR
disp: Displacement*2                                of

                                                          each bit

                                                    ~: Logical NOT of each
                                                    bit

                                                    <
                                                    >>n: n-bit right shift

Notes: 1. Instruction execution cycles: The execution cycles shown in the table are minimums. In
               practice, the number of instruction execution states will be increased in cases such as
               the following:

               a. When there is a conflict between an instruction fetch and a data access

               b. When the destination register of a load instruction (memory  register) is the same
                    as the register used by the next instruction.

          2. Depending on the operand size, displacement is scaled by 1, 2, or 4. For details,
               refer to the SH-2A, SH2A-FPU Software Manual.

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2.5.2 Data Transfer Instructions

Table 2.12 Data Transfer Instructions

                                                                               Compatibility

Instruction                 Instruction Code  Operation          Execu-        SH2E SH4  SH-2A/
                            1110nnnniiiiiiii                     tion                    SH2A-
                                                                 Cycles T Bit            FPU
                            1001nnnndddddddd
MOV    #imm, Rn                               imm  sign extension 1            Yes Yes
                            1101nnnndddddddd   Rn
                            0110nnnnmmmm0011
MOV.W @(disp, PC),Rn        0010nnnnmmmm0000  (disp 2 + PC)  sign 1          Yes Yes
                            0010nnnnmmmm0001  extension  Rn
                            0010nnnnmmmm0010
MOV.L  @(disp, PC),Rn       0110nnnnmmmm0000  (disp 4 + PC)  Rn 1            Yes Yes
MOV    Rm, Rn
MOV.B  Rm, @Rn              0110nnnnmmmm0001  Rm  Rn             1             Yes Yes
MOV.W  Rm, @Rn
MOV.L  Rm, @Rn              0110nnnnmmmm0010  Rm  (Rn)           1             Yes Yes
MOV.B  @Rm, Rn              0010nnnnmmmm0100
                            0010nnnnmmmm0101  Rm  (Rn)           1             Yes Yes
                            0010nnnnmmmm0110
                            0110nnnnmmmm0100  Rm  (Rn)           1             Yes Yes

                            0110nnnnmmmm0101  (Rm)  sign extension 1           Yes Yes
                                               Rn
                            0110nnnnmmmm0110
MOV.W @Rm, Rn                                 (Rm)  sign extension 1           Yes Yes
                            10000000nnnndddd   Rn
                            10000001nnnndddd
MOV.L  @Rm, Rn              0001nnnnmmmmdddd  (Rm)  Rn           1             Yes Yes
MOV.B  Rm, @-Rn             10000100mmmmdddd
MOV.W  Rm, @-Rn                               Rn-1  Rn, Rm  (Rn) 1             Yes Yes
MOV.L  Rm, @-Rn
MOV.B  @Rm+, Rn                               Rn-2  Rn, Rm  (Rn) 1             Yes Yes

                                              Rn-4  Rn, Rm  (Rn) 1             Yes Yes

                                              (Rm)  sign extension 1           Yes Yes
                                               Rn, Rm + 1  Rm

MOV.W @Rm+, Rn                                (Rm)  sign extension 1           Yes Yes
                                               Rn, Rm + 2  Rm

MOV.L @Rm+, Rn                                (Rm)  Rn, Rm + 4  1              Yes Yes
                                              Rm

MOV.B  R0, @(disp,Rn)                         R0  (disp + Rn)    1             Yes Yes
MOV.W  R0, @(disp,Rn)
MOV.L  Rm, @(disp,Rn)                         R0  (disp 2 + Rn) 1            Yes Yes
MOV.B  @(disp, Rm),R0
                                              Rm  (disp 4 + Rn) 1            Yes Yes

                                              (disp + Rm)  sign  1             Yes Yes

                                              extension  R0

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                                                                            Compatibility

Instruction             Instruction Code  Operation           Execu-        SH2E SH4  SH-2A/
MOV.W @(disp, Rm),R0    10000101mmmmdddd                      tion                    SH2A-
                                                              Cycles T Bit            FPU

                                          (disp 2 + Rm)     1             Yes Yes

                                          sign extension  R0

MOV.L  @(disp, Rm),Rn   0101nnnnmmmmdddd  (disp 4 + Rm)  Rn 1             Yes Yes
MOV.B  Rm,@(R0,Rn)      0000nnnnmmmm0100
MOV.W  Rm,@(R0,Rn)      0000nnnnmmmm0101  Rm  (R0 + Rn)       1             Yes Yes
MOV.L  Rm,@(R0,Rn)      0000nnnnmmmm0110
MOV.B  @(R0,Rm),Rn      0000nnnnmmmm1100  Rm  (R0 + Rn)       1             Yes Yes

                                          Rm  (R0 + Rn)       1             Yes Yes

                                          (R0 + Rm)           1             Yes Yes

                                          sign extension  Rn

MOV.W @(R0,Rm),Rn       0000nnnnmmmm1101  (R0 + Rm)           1             Yes Yes

                                          sign extension  Rn

MOV.L  @(R0,Rm),Rn      0000nnnnmmmm1110  (R0 + Rm)  Rn       1             Yes Yes
MOV.B  R0,@(disp,GBR)   11000000dddddddd
MOV.W  R0,@(disp,GBR)   11000001dddddddd  R0  (disp + GBR)    1             Yes Yes
MOV.L  R0,@(disp,GBR)   11000010dddddddd
MOV.B  @(disp,GBR),R0   11000100dddddddd  R0  (disp 2 + GBR) 1            Yes Yes

                                          R0  (disp 4 + GBR) 1            Yes Yes

                                          (disp + GBR)        1             Yes Yes

                                          sign extension  R0

MOV.W @(disp,GBR),R0 11000101dddddddd     (disp 2 + GBR)    1             Yes Yes

                                          sign extension  R0

MOV.L  @(disp,GBR),R0   11000110dddddddd  (disp 4 + GBR)  R0 1            Yes Yes
MOV.B  R0,@Rn+          0100nnnn10001011
                                          R0  (Rn), Rn + 1  1                         Yes
                                          Rn

MOV.W R0,@Rn+           0100nnnn10011011  R0  (Rn), Rn + 2  1                         Yes
                                          Rn

MOV.L  R0,@Rn+          0100nnnn10101011  R0  Rn), Rn + 4  Rn 1                       Yes
MOV.B  @-Rm,R0          0100mmmm11001011
                                          Rm-1  Rm, (Rm)  1                           Yes
                                          sign extension  R0

MOV.W @-Rm,R0           0100mmmm11011011  Rm-2  Rm, (Rm)  1                           Yes
                                          sign extension  R0

MOV.L @-Rm,R0           0100mmmm11101011  Rm-4  Rm, (Rm)  1                           Yes
                                          R0

MOV.B  Rm,@(disp12,Rn)  0011nnnnmmmm0001  Rm  (disp + Rn)     1                       Yes
MOV.W  Rm,@(disp12,Rn)  0000dddddddddddd
                        0011nnnnmmmm0001  Rm  (disp 2 + Rn) 1                       Yes
                        0001dddddddddddd

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SH7214 Group, SH7216 Group                                                         Section 2 CPU

                                                                                   Compatibility

Instruction                 Instruction Code  Operation              Execu-        SH2E SH4  SH-2A/
                                              Rm  (disp 4 + Rn)    tion                    SH2A-
                                                                     Cycles T Bit            FPU

MOV.L Rm,@(disp12,Rn) 0011nnnnmmmm0001                               1                       Yes

                            0010dddddddddddd

MOV.B @(disp12, Rm), Rn 0011nnnnmmmm0001      (disp + Rm)            1                       Yes

                            0100dddddddddddd  sign extension  Rn

MOV.W @(disp12, Rm), Rn 0011nnnnmmmm0001      (disp 2 + Rm)        1                       Yes

                            0101dddddddddddd  sign extension  Rn

MOV.L @(disp12, Rm), Rn 0011nnnnmmmm0001      (disp 4 + Rm)  Rn 1                          Yes

                            0110dddddddddddd

MOVA @(disp,PC),R0 11000111dddddddd           disp 4 + PC  R0      1             Yes Yes
                                                                                                          Yes
MOVI20 #imm20, Rn           0000nnnniiii0000  imm  sign extension 1                                       Yes
                                                                                                          Yes
                            iiiiiiiiiiiiiiii   Rn
                                                                                                          Yes
MOVI20S #imm20, Rn          0000nnnniiii0001  imm << 8  sign         1  
                                              extension  Rn
                            iiiiiiiiiiiiiiii

MOVML.L Rm, @-R15           0100mmmm11110001  R15-4  R15, Rm         1 to 16
                                              (R15)
                                              R15-4  R15, Rm-1
                                              (R15)

                                                      :
                                              R15-4  R15, R0
                                              (R15)

                                              Note: When Rm = R15,
                                                      read Rm as PR

MOVML.L @R15+, Rn           0100nnnn11110101  (R15)  R0, R15 + 4  1 to 16
                                              R15
                                              (R15)  R1, R15 + 4
                                              R15

                                                      :
                                              (R15)  Rn

                                              Note: When Rn = R15,
                                                      read Rm as PR

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                                                                                Compatibility

Instruction        Instruction Code        Operation              Execu-        SH2E SH4  SH-2A/
MOVMU.L Rm, @-R15  0100mmmm11110000                               tion                    SH2A-
                                                                  Cycles T Bit            FPU

                                           R15-4  R15, PR  1 to 16                        Yes

                                           (R15)

                                           R15-4  R15, R14

                                           (R15)

                                                  :

                                           R15-4  R15, Rm

                                           (R15)

                                           Note: When Rm = R15,
                                                   read Rm as PR

MOVMU.L @R15+, Rn  0100nnnn11110100        (R15)  Rn, R15 + 4  1 to 16                    Yes

                                           R15

                                           (R15)  Rn + 1, R15 +

                                           4  R15

                                                  :

                                           (R15)  R14, R15 + 4

                                            R15

                                           (R15)  PR

                                           Note: When Rn = R15,
                                                   read Rm as PR

MOVRT Rn           0000nnnn00111001        ~T  Rn                 1                       Yes

MOVT Rn            0000nnnn00101001        T  Rn                  1             Yes Yes

MOVU.B @(disp12, Rm), Rn 0011nnnnmmmm0001  (disp + Rm)            1                       Yes

                   1000dddddddddddd        zero extension  Rn

MOVU.W @(disp12, Rm), Rn 0011nnnnmmmm0001  (disp 2 + Rm)        1                       Yes

                   1001dddddddddddd        zero extension  Rn

NOTT               0000000001101000        ~T  T                  1   Ope-                Yes

                                                                      ration

                                                                      result

PREF @Rn           0000nnnn10000011        (Rn)  operand cache 1                Yes
SWAP.B Rm, Rn      0110nnnnmmmm1000
SWAP.W Rm, Rn      0110nnnnmmmm1001        Rm  swap lower 2       1             Yes Yes
XTRCT Rm, Rn       0010nnnnmmmm1101
                                           bytes  Rn

                                           Rm  swap upper and 1                 Yes Yes
                                           lower words  Rn

                                           Middle 32 bits of Rm:Rn 1            Yes Yes
                                            Rn

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2.5.3 Arithmetic Operation Instructions

Table 2.13 Arithmetic Operation Instructions

                                                                                 Compatibility

Instruction                 Instruction Code  Operation         Execu-           SH2E SH4  SH-2A/
                            0011nnnnmmmm1100                    tion                       SH2A-
                            0111nnnniiiiiiii                    Cycles T Bit               FPU
                            0011nnnnmmmm1110
ADD  Rm, Rn                 0011nnnnmmmm1111  Rn + Rm  Rn       1                Yes Yes
                            10001000iiiiiiii
ADD  #imm, Rn               0011nnnnmmmm0000  Rn + imm  Rn      1                Yes Yes
                            0011nnnnmmmm0010
ADDC Rm, Rn                                   Rn + Rm + T  Rn,  1       Carry Yes Yes
                            0011nnnnmmmm0011
                            0011nnnnmmmm0110  carry  T

ADDV Rm, Rn                 0011nnnnmmmm0111  Rn + Rm  Rn,      1       Over- Yes Yes
                            0100nnnn00010101  overflow  T
                            0100nnnn00010001                            flow

CMP/EQ #imm, R0                               When R0 = imm, 1  T 1     Com- Yes Yes
                                              Otherwise, 0  T           parison
                                                                        result

CMP/EQ Rm, Rn                                 When Rn = Rm, 1  T 1      Com- Yes Yes
                                              Otherwise, 0  T           parison
                                                                        result

CMP/HS Rm,Rn                                  When Rn  Rm       1       Com- Yes Yes
                                              (unsigned),
                                              1T                        parison
                                              Otherwise, 0  T
                                                                        result

CMP/GE Rm, Rn                                 When Rn  Rm (signed), 1   Com- Yes Yes
CMP/HI Rm, Rn                                 1T                        parison
                                              Otherwise, 0  T           result

                                              When Rn > Rm      1       Com- Yes Yes
                                              (unsigned),
                                              1T                        parison
                                              Otherwise, 0  T
                                                                        result

CMP/GT Rm,Rn                                  When Rn > Rm (signed), 1  Com- Yes Yes
CMP/PL Rn                                     1T                        parison
CMP/PZ Rn                                     Otherwise, 0  T           result

                                              When Rn > 0, 1  T 1       Com- Yes Yes
                                              Otherwise, 0  T           parison
                                                                        result

                                              When Rn  0, 1  T 1        Com- Yes Yes
                                              Otherwise, 0  T           parison
                                                                        result

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Instruction                                                           Compatibility
CMP/STR Rm, Rn
CLIPS.B Rn       Instruction Code  Operation            Execu-        SH2E SH4  SH-2A/
                 0010nnnnmmmm1100                       tion                    SH2A-
                 0100nnnn10010001                       Cycles T Bit            FPU

                 0100nnnn10010101  When any bytes are   1       Com- Yes Yes
                                                                parison
                 0100nnnn10000001  equal,                       result
                 0100nnnn10000101
                 0011nnnnmmmm0100  1T
                 0010nnnnmmmm0111
                 0000000000011001  Otherwise, 0  T
                 0100nnnn10010100
                                   When Rn >            1                       Yes

                                   (H'0000007F),

                                   (H'0000007F)  Rn, 1

                                    CS

                                   when Rn <

                                   (H'FFFFFF80),

                                   (H'FFFFFF80)  Rn, 1

                                    CS

CLIPS.W Rn                         When Rn >            1                       Yes

                                   (H'00007FFF),

                                   (H'00007FFF)  Rn, 1

                                    CS

                                   When Rn <

                                   (H'FFFF8000),

                                   (H'FFFF8000)  Rn, 1

                                    CS

CLIPU.B Rn                         When Rn >            1                       Yes

                                   (H'000000FF),

                                   (H'000000FF)  Rn, 1

                                    CS

CLIPU.W Rn                         When Rn >            1                       Yes

                                   (H'0000FFFF),

                                   (H'0000FFFF)  Rn, 1

                                    CS

DIV1   Rm, Rn                      1-step division (Rn 1      Calcu- Yes Yes
                                   Rm)                          lation
                                                                result

DIV0S Rm, Rn                       MSB of Rn  Q,        1       Calcu- Yes Yes
                                                                lation
                                   MSB of Rm  M, M ^ Q          result

                                   T

DIV0U                              0  M/Q/T             1       0     Yes Yes
DIVS
       R0, Rn                      Signed operation of Rn 36                  Yes

                                   R0  Rn 32 32  32

                                   bits

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SH7214 Group, SH7216 Group                                                          Section 2 CPU

                                                                                    Compatibility

Instruction                 Instruction Code  Operation               Execu-        SH2E SH4  SH-2A/
                            0100nnnn10000100                          tion                    SH2A-
                            0011nnnnmmmm1101                          Cycles T Bit            FPU
                            0011nnnnmmmm0101
DIVU  R0, Rn                                  Unsigned operation of 34                        Yes
                            0100nnnn00010000
                            0110nnnnmmmm1110  Rn R0  Rn 32 32
                            0110nnnnmmmm1111
                            0110nnnnmmmm1100   32 bits
                            0110nnnnmmmm1101
DMULS.L Rm, Rn              0000nnnnmmmm1111  Signed operation of Rn 2            Yes Yes
                            0100nnnnmmmm1111  Rm  MACH, MACL
                            0000nnnnmmmm0111  32 32  64 bits
                            0100nnnn10000000
DMULU.L Rm, Rn              0010nnnnmmmm1111  Unsigned operation of 2               Yes Yes
                                              Rn Rm  MACH,
                                              MACL
                                              32 32  64 bits

DT    Rn                                      Rn 1  Rn              1   Com- Yes Yes
                                                                          parison
                                              When Rn is 0, 1  T          result

                                              When Rn is not 0, 0  T

EXTS.B Rm, Rn                                 Byte in Rm is           1             Yes Yes
EXTS.W Rm, Rn
EXTU.B Rm, Rn                                 sign-extended  Rn
EXTU.W Rm, Rn
MAC.L @Rm+, @Rn+                              Word in Rm is           1             Yes Yes

                                              sign-extended  Rn

                                              Byte in Rm is           1             Yes Yes

                                              zero-extended  Rn

                                              Word in Rm is           1             Yes Yes

                                              zero-extended  Rn

                                              Signed operation of (Rn) 4            Yes Yes
                                              (Rm) + MAC  MAC
                                              32 32 + 64  64 bits

MAC.W @Rm+, @Rn+                              Signed operation of (Rn) 3            Yes Yes
                                              (Rm) + MAC  MAC
                                              16 16 + 64  64 bits

MUL.L Rm, Rn                                  Rn Rm  MACL           2             Yes Yes
MULR R0, Rn
MULS.W Rm, Rn                                 32 32  32 bits

                                              R0 Rn  Rn             2                       Yes

                                              32 32  32 bits

                                              Signed operation of Rn 1            Yes Yes
                                              Rm  MACL
                                              16 16  32 bits

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Section 2 CPU                                                     SH7214 Group, SH7216 Group

                                                                     Compatibility

Instruction      Instruction Code        Operation     Execu-        SH2E SH4     SH-2A/
MULU.W Rm, Rn    0010nnnnmmmm1110                      tion                       SH2A-
                                                       Cycles T Bit               FPU
                 0110nnnnmmmm1011
                 0110nnnnmmmm1010        Unsigned operation of 1     Yes Yes
                 0011nnnnmmmm1000        Rn Rm  MACL
                 0011nnnnmmmm1010        16 16  32 bits
                 0011nnnnmmmm1011
NEG   Rm, Rn                             0-Rm  Rn      1             Yes Yes
NEGC  Rm, Rn
                                         0-Rm-T  Rn, borrow 1     Borrow Yes Yes
                                         T

SUB   Rm, Rn                             Rn-Rm  Rn     1             Yes Yes
SUBC  Rm, Rn
                                         Rn-Rm-T  Rn, borrow 1    Borrow Yes Yes
                                         T

SUBV Rm, Rn                              Rn-Rm  Rn, underflow 1   Over- Yes Yes
                                         T                        flow

2.5.4 Logic Operation Instructions

Table 2.14 Logic Operation Instructions

                                                                     Compatibility

Instruction      Instruction Code        Operation     Execu-        SH2E SH4     SH-2A/
                                                       tion                       SH2A-
                                                       Cycles T Bit               FPU

AND   Rm, Rn     0010nnnnmmmm1001        Rn & Rm  Rn   1             Yes Yes

AND   #imm, R0   11001001iiiiiiii        R0 & imm  R0  1             Yes Yes

AND.B #imm, @(R0, GBR) 11001101iiiiiiii  (R0 + GBR) & imm  3         Yes Yes
                                         (R0 + GBR)

NOT   Rm, Rn     0110nnnnmmmm0111        ~Rm  Rn       1             Yes Yes
OR
OR    Rm, Rn     0010nnnnmmmm1011        Rn | Rm  Rn   1             Yes Yes
OR.B
      #imm, R0   11001011iiiiiiii        R0 | imm  R0  1             Yes Yes

      #imm, @(R0, GBR) 11001111iiiiiiii  (R0 + GBR) | imm  3         Yes Yes
                                         (R0 + GBR)

TAS.B @Rn        0100nnnn00011011        When (Rn) is 0, 1  T 3   Test Yes Yes
                                         Otherwise, 0  T,         result
                                         1  MSB of(Rn)

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SH7214 Group, SH7216 Group                                                           Section 2 CPU

                                                                                     Compatibility

Instruction                 Instruction Code  Operation                Execu-        SH2E SH4  SH-2A/
                            0010nnnnmmmm1000                           tion                    SH2A-
                                                                       Cycles T Bit            FPU

TST    Rm, Rn                                 Rn & Rm                  1  Test Yes Yes
                                                                          result
                                              When the result is 0, 1

                                              T

                                              Otherwise, 0  T

TST    #imm, R0             11001000iiiiiiii  R0 & imm                 1  Test Yes Yes
                                                                          result
                                              When the result is 0, 1

                                              T

                                              Otherwise, 0  T

TST.B #imm, @(R0, GBR) 11001100iiiiiiii       (R0 + GBR) & imm         3  Test Yes Yes
                                                                          result
                                              When the result is 0, 1

                                              T

                                              Otherwise, 0  T

XOR    Rm, Rn               0010nnnnmmmm1010  Rn ^ Rm  Rn              1             Yes Yes
XOR
XOR.B  #imm, R0             11001010iiiiiiii  R0 ^ imm  R0             1             Yes Yes

       #imm, @(R0, GBR) 11001110iiiiiiii      (R0 + GBR) ^ imm  3                    Yes Yes
                                              (R0 + GBR)

2.5.5 Shift Instructions

Table 2.15 Shift Instructions

                                                                                     Compatibility

Instruction                 Instruction Code  Operation                Execu-        SH2E SH4  SH-2A/
ROTL Rn                     0100nnnn00000100                           tion                    SH2A-
ROTR Rn                     0100nnnn00000101  T  Rn  MSB               Cycles T Bit            FPU
ROTCL Rn                    0100nnnn00100100
ROTCR Rn                    0100nnnn00100101  LSB  Rn  T               1  MSB Yes Yes
SHAD Rm, Rn                 0100nnnnmmmm1100
                                              T  Rn  T                 1  LSB Yes Yes

                                              T  Rn  T                 1  MSB Yes Yes

                                              When Rm  0, Rn <<        1  LSB Yes Yes
                                              Rm  Rn
                                              When Rm < 0, Rn >>       1             Yes
                                              |Rm|
                                              [MSB  Rn]

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Section 2 CPU                                                 SH7214 Group, SH7216 Group

                                                                         Compatibility

Instruction      Instruction Code  Operation               Execu-        SH2E SH4  SH-2A/
SHAL Rn          0100nnnn00100000                          tion                    SH2A-
SHAR Rn          0100nnnn00100001  T  Rn  0                Cycles T Bit            FPU
SHLD Rm, Rn      0100nnnnmmmm1101  MSB  Rn  T
                                   When Rm  0, Rn <<       1  MSB Yes Yes
                 0100nnnn00000000  Rm  Rn
                 0100nnnn00000001  When Rm < 0, Rn >>      1  LSB Yes Yes
                 0100nnnn00001000  |Rm|
                 0100nnnn00001001  [0  Rn]                 1             Yes
                 0100nnnn00011000  T  Rn  0
SHLL  Rn         0100nnnn00011001  0  Rn  T                1  MSB Yes Yes
                 0100nnnn00101000  Rn << 2  Rn
SHLR Rn          0100nnnn00101001  Rn >> 2  Rn             1  LSB Yes Yes
                                   Rn << 8  Rn
SHLL2 Rn                           Rn >> 8  Rn             1             Yes Yes
                                   Rn << 16  Rn
SHLR2 Rn                           Rn >> 16  Rn            1             Yes Yes

SHLL8 Rn                                                   1             Yes Yes

SHLR8 Rn                                                   1             Yes Yes

SHLL16 Rn                                                  1             Yes Yes

SHLR16 Rn                                                  1             Yes Yes

2.5.6 Branch Instructions

Table 2.16 Branch Instructions

                                                                         Compatibility

Instruction      Instruction Code  Operation               Execu-        SH2E SH4  SH-2A/
                 10001011dddddddd                          tion                    SH2A-
                 10001111dddddddd                          Cycles T Bit            FPU

BF    label      10001001dddddddd  When T = 0, disp 2 + 3/1*           Yes Yes
                                   PC  PC,
                                   When T = 1, nop

BF/S  label                        Delayed branch          2/1*          Yes Yes

                                   When T = 0, disp 2 +

                                   PC  PC,

                                   When T = 1, nop

BT    label                        When T = 1, disp 2 + 3/1*           Yes Yes
                                   PC  PC,
                                   When T = 0, nop

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SH7214 Group, SH7216 Group                                                          Section 2 CPU

                                                                                    Compatibility

Instruction                 Instruction Code  Operation               Execu-        SH2E SH4  SH-2A/
                                                                      tion                    SH2A-
                                                                      Cycles T Bit            FPU

BT/S   label                10001101dddddddd Delayed branch           2/1*          Yes Yes
                                                                                    Yes Yes
                                              When T = 1, disp 2 +

                                              PC  PC,

                                              When T = 0, nop

BRA    label                1010dddddddddddd Delayed branch,          2  

                                              disp 2 + PC  PC

BRAF Rm                     0000mmmm00100011  Delayed branch,         2             Yes Yes
                            1011dddddddddddd
                            0000mmmm00000011  Rm + PC  PC

BSR    label                                  Delayed branch, PC  2                 Yes Yes
                                              PR, disp 2 + PC  PC

BSRF Rm                                       Delayed branch, PC  2                 Yes Yes
                                              PR, Rm + PC  PC

JMP    @Rm                  0100mmmm00101011  Delayed branch, Rm  2                 Yes Yes
                                              PC

JSR    @Rm                  0100mmmm00001011  Delayed branch, PC  2                 Yes Yes
JSR/N                       0100mmmm01001011  PR, Rm  PC
JSR/N  @Rm                  10000011dddddddd
RTS    @@(disp8, TBR)       0000000000001011  PC-2  PR, Rm  PC 3                              Yes

                                              PC-2  PR,               5                       Yes

                                              (disp 4 + TBR)  PC

                                              Delayed branch, PR  2                 Yes Yes
                                              PC

RTS/N                       0000000001101011 PR  PC                   3                       Yes

RTV/N Rm                    0000mmmm01111011 Rm  R0, PR  PC 3                                 Yes

Note: * One cycle when the program does not branch.

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Section 2 CPU                                                          SH7214 Group, SH7216 Group

2.5.7 System Control Instructions

Table 2.17 System Control Instructions

                                                                         Compatibility

Instruction         Instruction Code    Operation          Execu-        SH2E SH4  SH-2A/
CLRT                0000000000001000                       tion                    SH2A-
CLRMAC              0000000000101000                       Cycles T Bit            FPU
LDBANK @Rm,R0       0100mmmm11100101
                                        0T                 1        0    Yes Yes
                    0100mmmm00001110
                    0100mmmm01001010    0  MACH,MACL       1             Yes Yes
                    0100mmmm00011110
                    0100mmmm00101110    (Specified register bank 6                 Yes
                    0100mmmm00000111
                                        entry)  R0
                    0100mmmm00010111
LDC      Rm,SR                          Rm  SR             3        LSB Yes Yes
LDC      Rm,TBR     0100mmmm00100111
LDC      Rm,GBR                         Rm  TBR            1                       Yes
LDC      Rm,VBR     0100mmmm00001010
LDC.L    @Rm+,SR    0100mmmm00011010    Rm  GBR            1             Yes Yes
                    0100mmmm00101010
                    0100mmmm00000110    Rm  VBR            1             Yes Yes

                    0100mmmm00010110    (Rm)  SR, Rm + 4  5         LSB Yes Yes
                                        Rm
                    0100mmmm00100110
LDC.L @Rm+,GBR                          (Rm)  GBR, Rm + 4  1             Yes Yes
                    0000000000001001    Rm
                    0000000001011011
LDC.L @Rm+,VBR                          (Rm)  VBR, Rm + 4  1             Yes Yes
                    0000000000101011    Rm

LDS      Rm,MACH                        Rm  MACH           1             Yes Yes
LDS      Rm,MACL
LDS      Rm,PR                          Rm  MACL           1             Yes Yes
LDS.L    @Rm+,MACH
                                        Rm  PR             1             Yes Yes

                                        (Rm)  MACH, Rm + 4 1             Yes Yes
                                         Rm

LDS.L @Rm+,MACL                         (Rm)  MACL, Rm + 4 1             Yes Yes
                                         Rm

LDS.L @Rm+,PR                           (Rm)  PR, Rm + 4  1              Yes Yes
                                        Rm

NOP                                     No operation       1             Yes Yes
RESBANK
                                        Bank  R0 to R14,   9*                      Yes

                                        GBR,

                                        MACH, MACL, PR

RTE                                     Delayed branch,    6             Yes Yes

                                        stack area  PC/SR

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                                                                                              Jun 21, 2013
SH7214 Group, SH7216 Group                                                            Section 2 CPU

                                                                                      Compatibility

Instruction                 Instruction Code  Operation                 Execu-        SH2E SH4  SH-2A/
                                                                        tion                    SH2A-
                                                                        Cycles T Bit            FPU

SETT                        0000000000011000 1  T                       1  1          Yes Yes

SLEEP                       0000000000011011 Sleep                      5             Yes Yes

STBANK R0,@Rn               0100nnnn11100001 R0                         7                       Yes

                                              (specified register bank

                                              entry)

STC     SR,Rn               0000nnnn00000010 SR  Rn                     2             Yes Yes

STC     TBR,Rn              0000nnnn01001010 TBR  Rn                    1                       Yes

STC     GBR,Rn              0000nnnn00010010 GBR  Rn                    1             Yes Yes

STC     VBR,Rn              0000nnnn00100010 VBR  Rn                    1             Yes Yes

STC.L SR,@-Rn               0100nnnn00000011 Rn-4  Rn, SR  (Rn) 2                     Yes Yes

STC.L GBR,@-Rn              0100nnnn00010011 Rn-4  Rn, GBR              1             Yes Yes

                                              (Rn)

STC.L VBR,@-Rn              0100nnnn00100011 Rn-4  Rn, VBR              1             Yes Yes

                                              (Rn)

STS     MACH,Rn             0000nnnn00001010 MACH  Rn                   1             Yes Yes

STS     MACL,Rn             0000nnnn00011010 MACL  Rn                   1             Yes Yes

STS     PR,Rn               0000nnnn00101010 PR  Rn                     1             Yes Yes

STS.L MACH,@-Rn             0100nnnn00000010 Rn-4  Rn, MACH  1                        Yes Yes
                                                              (Rn)

STS.L MACL,@-Rn             0100nnnn00010010 Rn-4  Rn, MACL  1                        Yes Yes
                                                              (Rn)

STS.L PR,@-Rn               0100nnnn00100010 Rn-4  Rn, PR  (Rn) 1                     Yes Yes

TRAPA #imm                  11000011iiiiiiii  PC/SR  stack area, 5                    Yes Yes
                                              (imm 4 + VBR)  PC

Notes:       Instruction execution cycles: The execution cycles shown in the table are minimums. In
             practice, the number of instruction execution states in cases such as the following:

             a. When there is a conflict between an instruction fetch and a data access

             b. When the destination register of a load instruction (memory  register) is the
             same as the register used by the next instruction.

        * In the event of bank overflow, the number of cycles is 19.

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Jun 21, 2013
Section 2 CPU                                              SH7214 Group, SH7216 Group

2.5.8 Floating-Point Operation Instructions

Table 2.18 Floating-Point Operation Instructions

                                                                    Compatibility

Instruction       Instruction Code  Operation         Execu-        SH2E SH4  SH-2A/
FABS FRn          1111nnnn01011101                    tion                    SH2A-
FABS DRn          1111nnn001011101                    Cycles T Bit            FPU
FADD FRm, FRn     1111nnnnmmmm0000
FADD DRm, DRn     1111nnn0mmm00000  |FRn|  FRn        1             Yes Yes
FCMP/EQ FRm, FRn  1111nnnnmmmm0100
                                    |DRn|  DRn        1             Yes
                  1111nnn0mmm00100
                                    FRn + FRm  FRn    1             Yes Yes
                  1111nnnnmmmm0101
                                    DRn + DRm  DRn    6             Yes
                  1111nnn0mmm00101
                                    (FRn = FRm)? 1:0  T 1  Compa- Yes Yes
                  1111mmm010111101
                  1111nnn010101101                         rison
                  1111nnnnmmmm0011                         result
                  1111nnn0mmm00011
FCMP/EQ DRm, DRn  1111nnnn10001101  (DRn = DRm)? 1:0  T 2  Compa-   Yes
                  1111nnnn10011101
                  1111mmmm00011101                         rison
                  1111nnnn00101101
                  1111nnn000101101                         result
                  1111nnnnmmmm1110
FCMP/GT FRm, FRn                    (FRn > FRm)? 1:0  T 1  Compa Yes Yes
                  1111nnnnmmmm1100
                  1111nnn0mmm01100                         -rison
                                                           result

FCMP/GT DRm, DRn                    (DRn > DRm)? 1:0  T 2  Compa-   Yes

                                                           rison

                                                           result

FCNVDS DRm, FPUL                    (float) DRm  FPUL 2             Yes

FCNVSD FPUL, DRn                    (double) FPUL  DRn 2            Yes

FDIV  FRm, FRn                      FRn/FRm  FRn      10            Yes Yes

FDIV  DRm, DRn                      DRn/DRm  DRn      23            Yes

FLDI0 FRn                           0 00000000  FRn 1             Yes Yes

FLDI1 FRn                           0 3F800000  FRn 1             Yes Yes

FLDS  FRm, FPUL                     FRm  FPUL         1             Yes Yes

FLOAT FPUL,FRn                      (float)FPUL  FRn  1             Yes Yes

FLOAT FPUL,DRn                      (double)FPUL  DRn 2             Yes

FMAC FR0,FRm,FRn                    FR0 FRm+FRn     1             Yes Yes

                                    FRn

FMOV  FRm, FRn                      FRm  FRn          1             Yes Yes
FMOV  DRm, DRn
                                    DRm  DRn          2             Yes

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                                                                                    Jun 21, 2013
SH7214 Group, SH7216 Group                                                    Section 2 CPU

                                                                              Compatibility

Instruction                 Instruction Code  Operation         Execu-        SH2E SH4  SH-2A/
                                                                tion                    SH2A-
                                                                Cycles T Bit            FPU

FMOV.S @(R0, Rm), FRn 1111nnnnmmmm0110        (R0 + Rm)  FRn    1             Yes Yes

FMOV.D @(R0, Rm), DRn 1111nnn0mmmm0110        (R0 + Rm)  DRn    2             Yes

FMOV.S @Rm+, FRn            1111nnnnmmmm1001  (Rm)  FRn, Rm+=4 1              Yes Yes

FMOV.D @Rm+, DRn            1111nnn0mmmm1001  (Rm)  DRn, Rm += 8 2            Yes

FMOV.S @Rm, FRn             1111nnnnmmmm1000  (Rm)  FRn         1             Yes Yes

FMOV.D @Rm, DRn             1111nnn0mmmm1000  (Rm)  DRn         2             Yes

FMOV.S @(disp12,Rm),FRn 0011nnnnmmmm0001      (disp 4 + Rm)  FRn 1                    Yes

                            0111dddddddddddd

FMOV.D @(disp12,Rm),DRn 0011nnn0mmmm0001      (disp 8 + Rm)  DRn 2                    Yes

                            0111dddddddddddd

FMOV.S FRm, @(R0,Rn) 1111nnnnmmmm0111         FRm  (R0 + Rn)    1             Yes Yes

FMOV.D DRm, @(R0,Rn) 1111nnnnmmm00111         DRm  (R0 + Rn)    2             Yes

FMOV.S FRm, @-Rn            1111nnnnmmmm1011  Rn-=4, FRm  (Rn)  1             Yes Yes

FMOV.D DRm, @-Rn            1111nnnnmmm01011  Rn-=8, DRm  (Rn) 2              Yes

FMOV.S FRm, @Rn             1111nnnnmmmm1010  FRm  (Rn)         1             Yes Yes

FMOV.D DRm, @Rn             1111nnnnmmm01010  DRm  (Rn)         2             Yes

FMOV.S FRm,                 0011nnnnmmmm0001  FRm  (disp 4 + Rn) 1                    Yes
@(disp12,Rn)                0011dddddddddddd

FMOV.D DRm,                 0011nnnnmmm00001  DRm  (disp 8 + Rn) 2                    Yes
@(disp12,Rn)                0011dddddddddddd

FMUL FRm, FRn               1111nnnnmmmm0010  FRn FRm  FRn    1             Yes Yes

FMUL DRm, DRn               1111nnn0mmm00010  DRn DRm  DRn    6             Yes

FNEG FRn                    1111nnnn01001101  -FRn  FRn         1             Yes Yes

FNEG DRn                    1111nnn001001101  -DRn  DRn         1             Yes

FSCHG                       1111001111111101  FPSCR.SZ=~FPSCR.S 1             Yes

                                              Z

FSQRT  FRn                  1111nnnn01101101  FRn  FRn          9             Yes
FSQRT  DRn                  1111nnn001101101
FSTS   FPUL,FRn             1111nnnn00001101  DRn  DRn          22            Yes
FSUB   FRm, FRn             1111nnnnmmmm0001
                                              FPUL  FRn         1             Yes Yes

                                              FRn-FRm  FRn      1             Yes Yes

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Section 2 CPU                                                           SH7214 Group, SH7216 Group

Instruction                                                                     Compatibility
FSUB DRm, DRn
FTRC FRm, FPUL     Instruction Code         Operation        Execu-             SH2E SH4  SH-2A/
FTRC DRm, FPUL     1111nnn0mmm00001         DRn-DRm  DRn     tion                         SH2A-
                   1111mmmm00111101         (long)FRm  FPUL  Cycles T Bit                 FPU
                   1111mmm000111101         (long)DRm  FPUL
                                                             6                  Yes

                                                             1                  Yes Yes

                                                             2                  Yes

2.5.9 FPU-Related CPU Instructions

Table 2.19 FPU-Related CPU Instructions

                                                                                Compatibility

Instruction        Instruction Code         Operation        Execu-             SH2E SH4  SH-2A/
                   0100mmmm01101010                          tion                         SH2A-
                   0100mmmm01011010                          Cycles T Bit                 FPU
                   0100mmmm01100110
LDS  Rm,FPSCR      0100mmmm01010110         Rm  FPSCR        1                  Yes Yes
                   0000nnnn01101010
LDS  Rm,FPUL       0000nnnn01011010         Rm  FPUL         1                  Yes Yes
                   0100nnnn01100010
LDS.L @Rm+, FPSCR  0100nnnn01010010         (Rm)  FPSCR, Rm+=4 1                Yes Yes

LDS.L @Rm+, FPUL                            (Rm)  FPUL, Rm+=4 1                 Yes Yes

STS  FPSCR, Rn                              FPSCR  Rn        1                  Yes Yes

STS  FPUL,Rn                                FPUL  Rn         1                  Yes Yes

STS.L FPSCR,@-Rn                            Rn-=4, FPCSR  (Rn) 1                Yes Yes

STS.L FPUL,@-Rn                             Rn-=4, FPUL  (Rn) 1                 Yes Yes

2.5.10 Bit Manipulation Instructions

Table 2.20 Bit Manipulation Instructions

                                                                                Compatibility

Instruction        Instruction Code         Operation        Execu-             SH2E SH4  SH-2A/
                                                             tion                         SH2A-
                                                             Cycles T Bit                 FPU

BAND.B #imm3,@(disp12,Rn) 0011nnnn0iii1001  (imm of (disp + Rn)) & T 3  Ope-              Yes

                   0100dddddddddddd         T                           ration

                                                                        result

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SH7214 Group, SH7216 Group                                                                        Section 2 CPU

                                                                                                  Compatibility

Instruction                    Instruction Code              Operation     Execu-                 SH2E SH4  SH-2A/
                               0011nnnn0iii1001                            tion                             SH2A-
BANDNOT.B                      1100dddddddddddd                            Cycles T Bit                     FPU
           #imm3,@(disp12,Rn)
                                                             ~(imm of (disp + Rn)) & 3    Ope-              Yes

                                                             TT                           ration

                                                                                          result

BCLR.B #imm3,@(disp12,Rn) 0011nnnn0iii1001                   0  (imm of (disp + Rn)) 3                      Yes

                               0000dddddddddddd

BCLR #imm3,Rn                  10000110nnnn0iii              0  imm of Rn  1                                Yes

BLD.B #imm3,@(disp12,Rn) 0011nnnn0iii1001                    (imm of (disp + Rn))  3      Ope-              Yes

                               0011dddddddddddd                                           ration

                                                                                          result

BLD #imm3,Rn                   10000111nnnn1iii              imm of Rn  T  1              Ope-              Yes

                                                                                          ration

                                                                                          result

BLDNOT.B                       0011nnnn0iii1001              ~(imm of (disp + Rn)) 3      Ope-              Yes
           #imm3,@(disp12,Rn)  1011dddddddddddd
                                                             T                            ration

                                                                                          result

BOR.B #imm3,@(disp12,Rn) 0011nnnn0iii1001                    ( imm of (disp + Rn)) | T 3  Ope-              Yes
                                           0101dddddddddddd
                                                             T                            ration

                                                                                          result

BORNOT.B                       0011nnnn0iii1001              ~( imm of (disp + Rn)) | 3   Ope-              Yes
           #imm3,@(disp12,Rn)  1101dddddddddddd
                                                             TT                           ration

                                                                                          result

BSET.B                         0011nnnn0iii1001              1  ( imm of (disp + 3                          Yes

        #imm3,@(disp12,Rn) 0001dddddddddddd                  Rn))

BSET #imm3,Rn                  10000110nnnn1iii              1  imm of Rn  1                                Yes

BST.B #imm3,@(disp12,Rn) 0011nnnn0iii1001                    T  (imm of (disp + Rn)) 3                      Yes

                               0010dddddddddddd

BST #imm3,Rn                   10000111nnnn0iii              T  imm of Rn  1                                Yes

BXOR.B                         0011nnnn0iii1001              (imm of (disp + Rn)) ^ T 3   Ope-              Yes

        #imm3,@(disp12,Rn) 0110dddddddddddd                  T                            ration

                                                                                          result

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Section 2 CPU                                                              SH7214 Group, SH7216 Group

2.6 Processing States

The CPU has four processing states: reset, exception handling, program execution, and power-
down. Figure 2.8 shows the transitions between the states.

                            Power-on reset from any state                  Manual reset from any state

                            Power-on reset state                           Manual reset state

                                                  Reset canceled            Reset state

Interrupt source or                                          Exception                     NMI or IRQ interrupt
DMA address error occurs                                   handling state                       source occurs

                            Bus request   Bus request                      STBY bit set
                            cleared       generated                        for SLEEP
                                                                           instruction
                                                 Exception   Exception
                                                   handling  handling
                                                     source  ends
                                                     occurs

                 Bus-released state       Bus request
                                          cleared

                            Bus request           Program execution state
                            generated

                 Bus request Bus request

                 generated  cleared       STBY bit cleared
                                          for SLEEP
                                          instruction

                            Sleep mode                                     Software standby mode

                                                                            Power-down state

                          Figure 2.8 Transitions between Processing States

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SH7214 Group, SH7216 Group                                                  Section 2 CPU

(1) Reset State

In this state, the CPU is reset. There are two kinds of reset, power-on reset and manual reset.
(2) Exception Handling State

The exception handling state is a transient state that occurs when exception handling sources such
as resets or interrupts alters the CPU's processing state flow.

For a reset, the initial values of the program counter (PC) (execution start address) and stack
pointer (SP) are fetched from the exception handling vector table and stored; the CPU then
branches to the execution start address and execution of the program begins.

For an interrupt, the stack pointer (SP) is accessed and the program counter (PC) and status
register (SR) are saved to the stack area. The exception service routine start address is fetched
from the exception handling vector table; the CPU then branches to that address and the program
starts executing, thereby entering the program execution state.

(3) Program Execution State

In the program execution state, the CPU sequentially executes the program.
(4) Power-Down State

In the power-down state, the CPU stops operating to reduce power consumption. The SLEEP
instruction places the CPU in the sleep mode or the software standby mode.

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Section 2 CPU    SH7214 Group, SH7216 Group

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                 Section 3 MCU Operating Modes

3.1 Selection of Operating Modes

This LSI has four MCU operating modes and three on-chip flash memory programming modes.
The operating mode is determined by the setting of FWE, MD1, and MD0 pins. Table 3.1 shows
the allowable combinations of these pin settings; do not set these pins in the other way than the
shown combinations.

When power is applied to the system, be sure to conduct power-on reset.

The MCU operating mode can be selected from MCU extension modes 0 to 2 and single chip
mode. For the on-chip flash memory programming mode, boot mode, user boot mode, and user
program mode which are on-chip programming modes are available.

Table 3.1 Selection of Operating Modes

              Pin Setting

Mode No. FWE MD1 MD0 Mode Name                       On-Chip ROM Bus Width of CS0 Space

Mode 0 0      0             0  MCU extension mode 0  Not active          32

Mode 1 0      0             1  MCU extension mode 1  Not active          16

Mode 2 0      1             0  MCU extension mode 2  Active              Set by CS0BCR in BSC

Mode 3 0      1             1  Single chip mode      Active              

Mode 4*1 1    0             0  Boot mode             Active              Set by CS0BCR in BSC

Mode 5*1 1    0             1  User boot mode        Active              Set by CS0BCR in BSC

Mode 6*1 1    1             0  User program mode     Active              Set by CS0BCR in BSC

Mode 7*1*2 1  1             1  USB boot mode         Active              

Mode 7*1*3 1  1             1  User program mode     Active              

Notes: 1. Flash memory programming mode.

          2. When always FWE = 1, after the power has been on.

          3. If FWE = 0 when power-on reset has been released, and if FWE = 1 when the MCU
               operation has been set, transition to the user program mode is executed in a single chip
               state.

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Section 3 MCU Operating Modes                                         SH7214 Group, SH7216 Group

3.2 Input/Output Pins

Table 3.2 describes the configuration of operating mode related pin.

Table 3.2 Pin Configuration

Pin Name         Input/Output  Function
MD0              Input         Designates operating mode through the level applied to this pin
MD1              Input         Designates operating mode through the level applied to this pin
FWE              Input         Enables, by hardware, programming/erasing of the on-chip flash
                               memory

3.3 Operating Modes

3.3.1 Mode 0 (MCU Extension Mode 0)
In this mode, CS0 space becomes external memory spaces with 32-bit bus width.
3.3.2 Mode 1 (MCU Extension Mode 1)
In this mode, CS0 space becomes external memory spaces with 16-bit bus width.
3.3.3 Mode 2 (MCU Extension Mode 2)
The on-chip ROM is active and CS0 space can be used in this mode.
3.3.4 Mode 3 (Single Chip Mode)
All ports can be used in this mode, however the external address cannot be used.

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SH7214 Group, SH7216 Group                                                                                  Section 3 MCU Operating Modes

3.4 Address Map

The address map for the operating modes is shown in figures 3.1 to 3.3.

                               Modes 0 and 1                           Mode 2                                            Mode 3
                On-chip flash memory disabled mode  On-chip flash memory enabled mode                             Single chip mode
                                                                                                               On-chip flash memory
H'0000 0000                                         H'0000 0000  On-chip flash memory          H'0000 0000
                                                                       (1024 Kbytes)           H'000F FFFF           (1024 Kbytes)
             CS0 space                              H'000F FFFF                                H'0010 0000
                                                    H'0010 0000      Reserved area             H'0040 1FFF          Reserved area
             CS1 space                                                                         H'0040 2000
             CS2 space                              H'0040 1FFF    FCU firmware area                        FCU firmware area (8 Kbytes)
             CS3 space                              H'0040 2000         (8 Kbytes)             H'0040 3FFF
             CS4 space                                                                         H'0040 4000
H'03FF FFFF  CS5 space                              H'0040 3FFF
H'0400 0000  CS6 space                              H'0040 4000
             CS7 space
H'07FF FFFF                                                      Reserved area
H'0800 0000
                                                    H'01FF FFFF
H'0BFF FFFF                                         H'0200 0000
H'0C00 0000
                                                                 CS0 space
H'0FFF FFFF
H'1000 0000                                         H'03FF FFFF
                                                    H'0400 0000
H'13FF FFFF
H'1400 0000                                                      CS1 space

H'17FF FFFF                                         H'07FF FFFF
H'1800 0000                                         H'0800 0000

H'1BFF FFFF                                         H'0BFF FFFF  CS2 space                                  Reserved area
H'1C00 0000                                         H'0C00 0000  CS3 space
                                                                 CS4 space
H'1FFF FFFF                                         H'0FFF FFFF
H'2000 0000                                         H'1000 0000

                                                    H'13FF FFFF
                                                    H'1400 0000

                                                    H'17FF FFFF  CS5 space
                                                    H'1800 0000  CS6 space

                                                    H'1BFF FFFF
                                                    H'1C00 0000

                                                                 CS7 space

             Reserved area                          H1FFF FFFF
                                                    H'2000 0000

                                                    H'800F FFFF       Reserved area            H'800F FFFF
                                                    H'8010 0000  Data flash (32 Kbytes)        H'8010 0000

                                                                                                            Data flash (32 Kbytes)

                                                    H'8010 7FFF                                H'8010 7FFF
                                                    H'8010 8000                                H'8010 8000

                                                                 Reserved area                              Reserved area

                                                    H'80FF 7FFF                                H'80FF 7FFF
                                                    H'80FF 8000                                H'80FF 8000

                                                                      FCURAM (8 Kbytes)                     FCURAM (8 Kbytes)

H'FFF7 FFFF    On-chip RAM (128 Kbytes)             H'80FF 9FFF           Reserved area        H'80FF 9FFF          Reserved area
H'FFF8 0000           Reserved area                 H'80FF A000    On-chip RAM (128 Kbytes)    H'80FF A000   On-chip RAM (128 Kbytes)

H'FFF9 FFFF  BSC, UBC, Etherc, and others           H'FFF7 FFFF           Reserved area        H'FFF7 FFFF         Reserved area
H'FFFA 0000                                         H'FFF8 0000  BSC, UBC, Etherc, and others  H'FFF8 0000  BSC, UBC, Etherc, and others

H'FFFB FFFF                                         H'FFF9 FFFF                                H'FFF9 FFFF
H'FFFC 0000                                         H'FFFA 0000                                H'FFFA 0000
                                                                                               H'FFFB FFFF
H'FFFC FFFF                                         H'FFFB FFFF                                H'FFFC 0000
H'FFFD 0000                                         H'FFFC 0000
                                                                                               H'FFFC FFFF
                                                    H'FFFC FFFF                                H'FFFD 0000
                                                    H'FFFD 0000

             Reserved area                                       Reserved area                              Reserved area

H'FFFD FFFF  On-chip peripheral                     H'FFFD FFFF  On-chip peripheral            H'FFFD FFFF  On-chip peripheral
H'FFFE 0000      I/O registers                      H'FFFE 0000      I/O registers             H'FFFE 0000      I/O registers

H'FFFF FFFF                                         H'FFFF FFFF                                H'FFFF FFFF

                            Figure 3.1 Address Map (1-Mbyte Version)

R01UH0230EJ0400 Rev.4.00                                                                                                            Page 77 of 1896
Jun 21, 2013
Section 3 MCU Operating Modes                                                                  SH7214 Group, SH7216 Group

                               Modes 0 and 1                           Mode 2                                            Mode 3
                On-chip flash memory disabled mode  On-chip flash memory enabled mode                             Single chip mode
                                                                                                               On-chip flash memory
H'0000 0000                                         H'0000 0000     On-chip flash memory       H'0000 0000
                                                                          (768 Kbytes)         H'000B FFFF           (768 Kbytes)
                 CS0 space                          H'000B FFFF                                H'000C 0000
                                                    H'000C 0000          Reserved area         H'0040 1FFF          Reserved area
                 CS1 space                                                                     H'0040 2000
                 CS2 space                          H'0040 1FFF  FCU firmware area (8 Kbytes)               FCU firmware area (8 Kbytes)
                 CS3 space                          H'0040 2000                                H'0040 3FFF
H'03FF FFFF      CS4 space                                                                     H'0040 4000
H'0400 0000      CS5 space                          H'0040 3FFF
                 CS6 space                          H'0040 4000
H'07FF FFFF      CS7 space
H'0800 0000                                                      Reserved area

H'0BFF FFFF                                         H'01FF FFFF
H'0C00 0000                                         H'0200 0000

H'0FFF FFFF                                                      CS0 space
H'1000 0000
                                                    H'03FF FFFF
H'13FF FFFF                                         H'0400 0000
H'1400 0000
                                                                 CS1 space
H'17FF FFFF
H'1800 0000                                         H'07FF FFFF
                                                    H'0800 0000
H'1BFF FFFF
H'1C00 0000                                         H'0BFF FFFF  CS2 space                                  Reserved area
                                                    H'0C00 0000  CS3 space
H'1FFF FFFF                                                      CS4 space
H'2000 0000                                         H'0FFF FFFF
                                                    H'1000 0000

                                                    H'13FF FFFF
                                                    H'1400 0000

                                                    H'17FF FFFF  CS5 space
                                                    H'1800 0000  CS6 space

                                                    H'1BFF FFFF
                                                    H'1C00 0000

                                                                 CS7 space

                 Reserved area                      H1FFF FFFF
                                                    H'2000 0000

                                                    H'800F FFFF       Reserved area            H'800F FFFF
                                                    H'8010 0000  Data flash (32 Kbytes)        H'8010 0000

                                                    H'8010 7FFF                                H'8010 7FFF     Data flash (32 Kbytes)
                                                    H'8010 8000                                H'8010 8000
                                                                                                                   Reserved area
                                                                 Reserved area                 H'80FF 7FFF
                                                                                               H'80FF 8000     FCURAM (8 Kbytes)
H'FFF7 FFFF      On-chip RAM (96 Kbytes)            H'80FF 7FFF      FCURAM (8 Kbytes)
H'FFF8 0000             Reserved area               H'80FF 8000                                H'80FF 9FFF         Reserved area
                                                                         Reserved area         H'80FF A000  On-chip RAM (96 Kbytes)
H'FFF9 7FFF      BSC, UBC, Etherc, and others       H'80FF 9FFF   On-chip RAM (96 Kbytes)
H'FFF9 8000                                         H'80FF A000                                H'FFF7 FFFF         Reserved area
H'FFFB FFFF             Reserved area                                    Reserved area         H'FFF8 0000  BSC, UBC, Etherc, and others
H'FFFC 0000                                         H'FFF7 FFFF  BSC, UBC, Etherc, and others  H'FFF9 7FFF
H'FFFC FFFF          On-chip peripheral             H'FFF8 0000                                H'FFF9 8000         Reserved area
H'FFFD 0000              I/O registers                                   Reserved area         H'FFFB FFFF      On-chip peripheral
                                                    H'FFF9 7FFF                                H'FFFC 0000
H'FFFD FFFF                                         H'FFF9 8000                                H'FFFC FFFF           I/O registers
H'FFFE 0000                                         H'FFFB FFFF                                H'FFFD 0000
H'FFFF FFFF                                         H'FFFC 0000
                                                    H'FFFC FFFF                                H'FFFD FFFF
                                                    H'FFFD 0000                                H'FFFE 0000
                                                                                               H'FFFF FFFF
                                                    H'FFFD FFFF  On-chip peripheral
                                                    H'FFFE 0000      I/O registers

                                                    H'FFFF FFFF

                 Figure 3.2 Address Map (768-Kbyte Version)

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                                                                                                                                   Jun 21, 2013
SH7214 Group, SH7216 Group                                                                     Section 3 MCU Operating Modes

                               Modes 0 and 1                           Mode 2                                        Mode 3
                On-chip flash memory disabled mode  On-chip flash memory enabled mode                          Single chip mode

H'0000 0000                                         H'0000 0000  On-chip flash memory          H'0000 0000  On-chip flash memory
                                                                       (512 Kbytes)            H'0007 FFFF        (512 Kbytes)
H'03FF FFFF  CS0 space                              H'0007 FFFF                                H'0008 0000
H'0400 0000                                         H'0008 0000      Reserved area             H'0040 1FFF      Reserved area
             CS1 space                                                                         H'0040 2000
H'07FF FFFF  CS2 space                              H'0040 1FFF     FCU firmware area                          FCU firmware area
H'0800 0000  CS3 space                              H'0040 2000          (8 Kbytes)            H'0040 3FFF          (8 Kbytes)
             CS4 space                                                                         H'0040 4000
H'0BFF FFFF  CS5 space                              H'0040 3FFF
H'0C00 0000  CS6 space                              H'0040 4000
             CS7 space
H'0FFF FFFF                                                      Reserved area
H'1000 0000
                                                    H'01FF FFFF
H'13FF FFFF                                         H'0200 0000
H'1400 0000
                                                                 CS0 space
H'17FF FFFF
H'1800 0000                                         H'03FF FFFF
                                                    H'0400 0000
H'1BFF FFFF
H'1C00 0000                                                      CS1 space

H'1FFF FFFF                                         H'07FF FFFF
H'2000 0000                                         H'0800 0000

                                                    H'0BFF FFFF  CS2 space                                  Reserved area
                                                    H'0C00 0000  CS3 space
                                                                 CS4 space
                                                    H'0FFF FFFF
                                                    H'1000 0000

                                                    H'13FF FFFF
                                                    H'1400 0000

                                                    H'17FF FFFF  CS5 space
                                                    H'1800 0000  CS6 space

                                                    H'1BFF FFFF
                                                    H'1C00 0000

             Reserved area                          H1FFF FFFF             CS7 space
                                                    H'2000 0000
H'FFF7 FFFF   On-chip RAM (64 Kbytes)                                   Reserved area          H'800F FFFF   Data flash (32 Kbytes)
H'FFF8 0000         Reserved area                   H'800F FFFF                                H'8010 0000
                                                    H'8010 0000    Data flash (32 Kbytes)                         Reserved area
H'FFF8 FFFF  BSC, UBC, Etherc, and others                                                      H'8010 7FFF
H'FFF9 0000                                         H'8010 7FFF         Reserved area          H'8010 8000    FCURAM (8 Kbytes)
H'FFFB FFFF         Reserved area                   H'8010 8000
H'FFFC 0000                                                         FCURAM (8 Kbytes)          H'80FF 7FFF        Reserved area
H'FFFC FFFF      On-chip peripheral                 H'80FF 7FFF         Reserved area          H'80FF 8000  On-chip RAM (64 Kbytes)
H'FFFD 0000           I/O registers                 H'80FF 8000
                                                                  On-chip RAM (64 Kbytes)      H'80FF 9FFF       Reserved area
H'FFFD FFFF                                         H'80FF 9FFF         Reserved area          H'80FF A000  BSC, UBC, Etherc, and others
H'FFFE 0000                                         H'80FF A000
H'FFFF FFFF                                                      BSC, UBC, Etherc, and others  H'FFF7 FFFF        Reserved area
                                                    H'FFF7 FFFF         Reserved area          H'FFF8 0000     On-chip peripheral
                                                    H'FFF8 0000                                H'FFF8 FFFF
                                                    H'FFF8 FFFF      On-chip peripheral        H'FFF9 0000          I/O registers
                                                    H'FFF9 0000           I/O registers
                                                    H'FFFB FFFF                                H'FFFB FFFF
                                                    H'FFFC 0000                                H'FFFC 0000
                                                    H'FFFC FFFF                                H'FFFC FFFF
                                                    H'FFFD 0000                                H'FFFD 0000

                                                    H'FFFD FFFF                                H'FFFD FFFF
                                                    H'FFFE 0000                                H'FFFE 0000
                                                    H'FFFF FFFF                                H'FFFF FFFF

                            Figure 3.3 Address Map (512-Kbyte Version)

R01UH0230EJ0400 Rev.4.00                                                                                    Page 79 of 1896
Jun 21, 2013
Section 3 MCU Operating Modes                   SH7214 Group, SH7216 Group

3.5 Initial State in This LSI

In the initial state of this LSI, some of on-chip modules are set in module standby state for saving
power. When operating these modules, clear module standby state according to the procedure in
section 30, Power-Down Modes.

3.6 Note on Changing Operating Mode

When changing operating mode while power is applied to this LSI, make sure to do it in the
power-on reset state (that is, the low level is applied to the RES pin).

                               CK

                               MD1, MD0  tMDS*
                               RES

                                      Note: * See section 33.3.2, Control Signal Timing.

                 Figure 3.4 Reset Input Timing when Changing Operating Mode

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                                                                       Jun 21, 2013
SH7214 Group, SH7216 Group  Section 4 Clock Pulse Generator (CPG)

Section 4 Clock Pulse Generator (CPG)

This LSI has a clock pulse generator (CPG) that generates an internal clock (I), a peripheral clock
(P), a bus clock (B), an MTU2S clock (M), and an AD clock (A). The CPG consists of a
crystal oscillator, a PLL circuit, and a divider circuit.

4.1 Features

Five clocks generated independently
    An internal clock (I) for the CPU and cache, a peripheral clock (P) for the peripheral
    modules, a bus clock (B = CK) for the external bus interface, an MTU2S clock (M) for the
    MTU2S module, and an AD clock (A) for the ADC module can be generated independently.

Frequency change function
    Internal and peripheral clock frequencies can be changed independently using the PLL (phase
    locked loop) circuit and divider circuit within the CPG. Frequencies are changed by software
    using frequency control register (FRQCR) settings.

Power-down mode control
    The clock can be stopped for sleep mode and software standby mode, and specific modules can
    be stopped using the module standby function. For details on clock control in the power-down
    modes, see section 30, Power-Down Modes.

R01UH0230EJ0400 Rev.4.00               Page 81 of 1896
Jun 21, 2013
Section 4 Clock Pulse Generator (CPG)                                                SH7214 Group, SH7216 Group

Figure 4.1 shows a block diagram of the clock pulse generator.

USBXTAL                      On-chip oscillator                                      USB clock
USBEXTAL          Oscillator                                                         (U :48MHz)*1

                                                                      Divider        Internal clock
                                                                                     (I, Max. 200 MHz/100 MHz)*2
                                                                         1
                                                                         1/2        Bus clock
                                                                         1/4        (B = CK, Max. 50 MHz)
                                                                         1/8
                                                                                     Peripheral clock
XTAL               Crystal        PLL circuit                                        (P, Max. 50 MHz)
                  oscillator         (16)
                                                                                     MTU2S clock
EXTAL                                                                                (M, Max. 100 MHz)

Oscillation stop  Oscillation                                                        AD clock
detection         stop detection                                                     (A, Max. 50 MHz)
                  circuit

CK

                                                    CPG control unit                 Standby control circuit

                                  Clock frequency
                                   control circuit

                 OSCCR FRQCR MCLKCR ACLKCR STBCR STBCR2 STBCR3 STBCR4 STBCR5 STBCR6

                                                                      Bus interface

[Legend]                                                                    HPB bus
FRQCR: Frequency control register
MCLKCR: MTU2S clock frequency control register                       STBCR3: Standby control register 3
ACLKCR: AD clock frequency control register                          STBCR4: Standby control register 4
STBCR: Standby control register                                      STBCR5: Standby control register 5
STBCR2: Standby control register 2                                   STBCR6: Standby control register 6
                                                                      OSCCR: Oscillation stop detection control register

Notes: 1. This clock is available only when a 12-MHz crystal oscillator is in use.
          2. Maximum I is 200 MHz for the SH7216A, SH7214A, SH7216B, and SH7214B.
               Maximum I is 100 MHz for the SH7216G, SH7214G, SH7216H, and SH7214H.

                  Figure 4.1 Block Diagram of Clock Pulse Generator

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SH7214 Group, SH7216 Group  Section 4 Clock Pulse Generator (CPG)

The clock pulse generator blocks function as follows:

(1) PLL Circuit

The PLL circuit multiplies the input clock frequency from the crystal oscillator or EXTAL pin by
16.

(2) Crystal Oscillator

The crystal oscillator is an oscillation circuit in which a crystal resonator is connected to the
XTAL pin or EXTAL pin. This can be used according to the clock operating mode.

(3) Divider

The divider generates a clock signal at the operating frequency used by the internal clock (I), bus
clock (B), peripheral clock (P), MTU2S clock (M), or AD clock (A). The operating
frequency can be 1, 1/2, 1/4, or 1/8 times the output frequency of the PLL circuit. The division
ratio is set in the frequency control register (FRQCR). USB clock (U) is set as fixed 1/4 and
when generating USB clock with a divider, set the crystal resonator to 12 MHz.

(4) Clock Frequency Control Circuit

The clock frequency control circuit controls the clock frequency using the frequency control
register (FRQCR).

(5) Standby Control Circuit

The standby control circuit controls the states of the clock pulse generator and other modules
during clock switching, or sleep or software standby mode.

(6) Frequency Control Register (FRQCR)

The frequency control register (FRQCR) has control bits assigned for the following functions:
the frequency division ratios of the internal clock (I), bus clock (B), and peripheral clock (P).

(7) MTU2S Clock Frequency Control Register (MCLKCR)

The MTU2S clock frequency control register (MCLKCR) has control bits assigned for the
following function: the frequency division ratio of the MTU2S clock (M).

R01UH0230EJ0400 Rev.4.00    Page 83 of 1896
Jun 21, 2013
Section 4 Clock Pulse Generator (CPG)  SH7214 Group, SH7216 Group

(8) AD Clock Frequency Control Register (ACLKCR)

The AD clock frequency control register (ACLKCR) has control bits assigned for the following
functions: the frequency division ratio of the AD clock (A).
(9) Standby Control Register

The standby control register has bits for controlling the power-down modes and for selecting the
USB clock. See section 30, Power-Down Modes, for more information.

(10) Oscillation Stop Detection Control Register (OSCCR)

The oscillation stop detection control register (OSCCR) has an oscillation stop detection flag and a
bit for selecting flag status output through an external pin.

(11) USB-only oscillator

The oscillator for USB clock only that is connected to the resonator of 48 MHz.

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4.2 Input/Output Pins

Table 4.1 lists the clock pulse generator pins and their functions.

Table 4.1 Pin Configuration and Functions of the Clock Pulse Generator

Pin Name              Symbol    I/O Function

Crystal input/output  XTAL      Output Connected to the crystal resonator. (Leave this pin open when the
pins (clock input     EXTAL               crystal resonator is not in use.)
pins)
                                Input Connected to the crystal resonator or used to input an external
                                          clock.

Clock output pin CK             Output Clock output pin. This pin can be placed in high-impedance state.

Crystal input/output USBXTAL    Output Connected to the crystal resonator for USB (equivalent for
pins for USB (clock                       CSTCZ48M0X11R). Leave this pin open when the crystal
input pins)                               resonator is not in use.

                      USBEXTAL  Input  Connected to the crystal resonator for USB (equivalent for
                                       CSTCZ48M0X11R). Connect this pin to Vss when the crystal
                                       resonator is not in use.

To use the clock output (CK) pin, appropriate settings may be needed in the pin function controller
(PFC) in some cases. For details, refer to section 22, Pin Function Controller (PFC).

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4.3 Clock Operating Modes

Table 4.2 shows the clock operating modes of this LSI.

Table 4.2 Clock Operating Modes

                      Clock I/O

Mode Source                            Output  PLL Circuit  Input to Divider

1  EXTAL input or                      CK*     On ( 16)    16

   crystal resonator

Note: * To output the clock through the CK pin, appropriate settings should be made in the
               PFC. For details, refer to section 22, Pin Function Controller (PFC).

The frequency of the external clock input from the EXTAL pin is multiplied by 16 in the PLL
circuit before it is supplied to the on-chip modules in this LSI, which eliminates the need to
generate a high-frequency clock outside the LSI. Since the input clock frequency ranging from 10
MHz to 12.5 MHz can be used, the internal clock (I) frequency ranges from 20 MHz to 200 MHz
or 100 MHz.

Maximum operating frequencies*:
I = 200 MHz/100 MHz, B = 50 MHz, P = 50 MHz, M = 100 MHz, A = 50 MHz

Table 4.3 shows an example of a range for the frequency division ratios that can be specified with
FRQCR.

Note: * The 200-MHz I applies to the SH7216A, SH7214A, SH7216B, and SH7214B.
             The 100-MHz I applies to the SH7216G, SH7214G, SH7216H, and SH7214H.

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Table 4.3 Example of Relationship between Clock Operating Mode and Frequency Range

PLL        FRQCR/MCLKCR/ACLKCR

Multipli-  Division Ratio Setting  Clock Ratio  Clock Frequency (MHz)*

cation

Ratio I B P M A I                  B P M A Input Clock I B P M A

16        1/4 1/8 1/8 1/4 1/4 4 2 2 4 4 10     40 20 20 40 40

           1/4 1/4 1/8 1/4 1/4 4 4 2 4 4        40 40 20 40 40

           1/4 1/4 1/4 1/4 1/4 4 4 4 4 4        40 40 40 40 40

           1/2 1/8 1/8 1/4 1/4 8 2 2 4 4        80 20 20 40 40

           1/2 1/8 1/8 1/2 1/4 8 2 2 8 4        80 20 20 80 40

           1/2 1/4 1/8 1/4 1/4 8 4 2 4 4        80 40 20 40 40

           1/2 1/4 1/8 1/2 1/4 8 4 2 8 4        80 40 20 80 40

           1/2 1/4 1/4 1/4 1/4 8 4 4 4 4        80 40 40 40 40

           1/2 1/4 1/4 1/2 1/4 8 4 4 8 4        80 40 40 80 40

           1/1 1/8 1/8 1/4 1/4 16 2 2 4 4       160 20 20 40 40

           1/1 1/8 1/8 1/2 1/4 16 2 2 8 4       160 20 20 80 40

           1/1 1/4 1/8 1/4 1/4 16 4 2 4 4       160 40 20 40 40

           1/1 1/4 1/8 1/2 1/4 16 4 2 8 4       160 40 20 80 40

           1/1 1/4 1/4 1/4 1/4 16 4 4 4 4       160 40 40 40 40

           1/1 1/4 1/4 1/2 1/4 16 4 4 8 4       160 40 40 80 40

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PLL        FRQCR/MCLKCR/ACLKCR

Multipli-  Division Ratio Setting      Clock Ratio  Clock Frequency (MHz)*

cation

Ratio I B P M A I                      B P M A Input Clock I B P M A

16        1/4 1/8 1/8 1/4 1/4 4 2 2 4 4 12.5       50 25 25 50 50

           1/4 1/4 1/8 1/4 1/4 4 4 2 4 4            50 50 25 50 50

           1/4 1/4 1/4 1/4 1/4 4 4 4 4 4            50 50 50 50 50

           1/2 1/8 1/8 1/4 1/4 8 2 2 4 4            100 25 25 50 50

           1/2 1/8 1/8 1/2 1/4 8 2 2 8 4            100 25 25 100 50

           1/2 1/4 1/8 1/4 1/4 8 4 2 4 4            100 50 25 50 50

           1/2 1/4 1/8 1/2 1/4 8 4 2 8 4            100 50 25 100 50

           1/2 1/4 1/4 1/4 1/4 8 4 4 4 4            100 50 50 50 50

           1/2 1/4 1/4 1/2 1/4 8 4 4 8 4            100 50 50 100 50

           1/1 1/8 1/8 1/4 1/4 16 2 2 4 4           200 25 25 50 50

           1/1 1/8 1/8 1/2 1/4 16 2 2 8 4           200 25 25 100 50

           1/1 1/4 1/8 1/4 1/4 16 4 2 4 4           200 50 25 50 50

           1/1 1/4 1/8 1/2 1/4 16 4 2 8 4           200 50 25 100 50

           1/1 1/4 1/4 1/4 1/4 16 4 4 4 4           200 50 50 50 50

           1/1 1/4 1/4 1/2 1/4 16 4 4 8 4           200 50 50 100 50

Notes:     * Clock frequencies when the input clock frequency is assumed to be the shown value.

           1. The PLL multiplication ratio is fixed at 16. The division ratio can be selected from 1, 1/2, 1/4,
                and 1/8 for each clock by the setting in the frequency control register.

           2. The output frequency of the PLL circuit is obtained by multiplication of the frequency of the input
                from the crystal resonator or EXTAL pin and the multiplication ratio (16) of the PLL circuit. This
                output frequency must be 200 MHz or lower.

           3. The input to the divider is always the output from the PLL circuit.

           4. The internal clock (I) frequency is obtained by multiplication of the frequency of the input from the
                crystal resonator or EXTAL pin, the multiplication ratio (16) of the PLL circuit, and the division
                ratio of the divider. The resultant frequency of the internal clock (I) must not exceed 200 MHz or
                100 MHz (maximum operating frequency) or lower.

           5. The bus clock (B) frequency is obtained by multiplication of the frequency of the input from the
                crystal resonator or EXTAL pin, the multiplication ratio (16) of the PLL circuit, and the division
                ratio of the divider. The resultant frequency of the bus clock (B) must not exceed 50 MHz or the
                internal clock (I) frequency.

           6. The peripheral clock (P) frequency is obtained by multiplication of the frequency of the input from
                the crystal resonator or EXTAL pin, the multiplication ratio (16) of the PLL circuit, and the division
                ratio of the divider. The resultant frequency of the peripheral clock (P) must not exceed 50 MHz or
                the bus clock (B) frequency.

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7. When using the MTU2S, the MTU2S clock (M) frequency must not exceed 100 MHz and exceed
     the P and B frequencies. The MTU2S clock (M) frequency is obtained by multiplication of the
     frequency of the input from the crystal resonator or EXTAL pin, the multiplication ratio (16) of the
     PLL circuit, and the division ratio of the divider.

8. The frequency of the CK pin output is always equal to the bus clock (B) frequency.
9. When using the AD, the AD clock (A) frequency must be equal to or higher than the peripheral

      clock (P) frequency.
10. When using the USB, the peripheral clock (P) frequency must be 13 MHz or higher.
11. U must be fixed to 48 MHz. When generating U from the divider, input the clock 12 MHz or

      connect the crystal resonator of 12MHz to the EXTAL or XTAL.

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4.4 Register Descriptions

The clock pulse generator has the following registers.

Table 4.4 Register Configuration

Register Name                  Abbreviation R/W           Initial Value Address Access Size

Frequency control register     FRQCR         R/W          H'0535      H'FFFE0010 16

MTU2S clock frequency          MCLKCR R/W                 H'43        H'FFFE0410 8
control register
                               ACLKCR        R/W          H'43        H'FFFE0414 8
AD clock frequency control
register                       OSCCR         R/W          H'00        H'FFFE001C 8

Oscillation stop detection
control register

4.4.1 Frequency Control Register (FRQCR)

FRQCR is a 16-bit readable/writable register used to specify the frequency division ratios for the
internal clock (I), bus clock (B), and peripheral clock (P). FRQCR is only accessible in word
units. After setting FRQCR to a new value, read it to confirm that it actually holds the new value,
then execute NOP instructions for 32 cycles of P. Additionally, make settings for individual
modules after setting FRQCR.

FRQCR is initialized to H'0535 only by a power-on reset. FRQCR retains its previous value by a
manual reset or in software standby mode. The previous value is also retained when an internal
reset is triggered by an overflow of the WDT.

When switching the division ratio of bus clock frequency, the CK pin is fixed at low level for a
cycle of an input clock so as to prevent a hazard of switching. To change the frequency, see
section 4.5, Changing the Frequency.

Bit: 15 14 13 12 11 10 9                               8  7     6  5         4  3  2  1         0

-                 -  -      -          -     STC[2:0]     -        IFC[2:0]     -     PFC[2:0]

Initial value: 0  0  0      0          0  1  0         1  0     0  1         1  0  1  0         1

R/W: R            R  R      R          R R/W R/W R/W R R/W R/W R/W R R/W R/W R/W

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                            Initial

Bit  Bit Name Value R/W Description

15 to 11                    All 0    R  Reserved

                                        These bits are always read as 0. The write value
                                        should always be 0.

10 to 8 STC[2:0] 101                 R/W Bus Clock (B) Frequency Division Ratio

                                        These bits specify the frequency division ratio of the
                                        bus clock.

                                        000: 1

                                        001: 1/2

                                        010: Setting prohibited

                                        011: 1/4

                                        100: Setting prohibited

                                        101: 1/8

                                        Others: Setting prohibited

7                           0        R  Reserved

                                        This bit is always read as 0. The write value should
                                        always be 0.

6 to 4 IFC[2:0]             011      R/W Internal Clock (I) Frequency Division Ratio

                                        These bits specify the frequency division ratio of the
                                        internal clock.

                                        000: 1

                                        001: 1/2

                                        010: Setting prohibited

                                        011: 1/4

                                        100: Setting prohibited

                                        101: 1/8

                                        Others: Setting prohibited

3                           0        R  Reserved

                                        This bit is always read as 0. The write value should
                                        always be 0.

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Bit     Bit Name  Initial              R/W  Description
2 to 0  PFC[2:0]  Value                R/W  Peripheral Clock (P) Frequency Division Ratio
                                            These bits specify the frequency division ratio of the
                  101                       peripheral clock.
                                            000: 1
                                            001: 1/2
                                            010: Setting prohibited
                                            011: 1/4
                                            100: Setting prohibited
                                            101: 1/8
                                            Others: Setting prohibited

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4.4.2 MTU2S Clock Frequency Control Register (MCLKCR)

MCLKCR is an 8-bit readable/writable register. MCLKCR can be accessed only in byte units.

MCLKCR is initialized to H'43 only by a power-on reset. MCLKCR retains its previous value by
a manual reset or in software standby mode.

                               Bit: 7     6  5  4       3  2         1  0

                                   -      -  -  -       -  -         MSDIVS[1:0]

          Initial value: 0                1  0  0       0  0         1  1

                               R/W: R/W R/W R   R       R  R R/W R/W

Bit                        Initial
7       Bit Name Value R/W Description
6
5 to 2                      0          R     Reserved
1, 0
                                             This bit is always read as 0. The write value should
                                             always be 0.

                            1          R     Reserved

                                             This bit is always read as 1. The write value should
                                             always be 1.

                            All 0      R     Reserved

                                             These bits are always read as 0. The write value
                                             should always be 0.

        MSDIVS[1:0] 11                 R/W Division Ratio Select

                                             These bits specify the frequency division ratio of the
                                             source clock. Set these bits so that the output clock is
                                             100 MHz or less, and also an integer multiple of the
                                             peripheral clock frequency (P).

                                             00: 1

                                             01: 1/2

                                             10: Setting prohibited

                                             11: 1/4

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4.4.3 AD Clock Frequency Control Register (ACLKCR)

ACLKCR is an 8-bit readable/writable register that can be accessed only in byte units. ACLKCR
is initialized to H'43 only by a power-on reset, but retains its previous value by a manual reset or
in software standby mode.

                        Bit: 7               6  5  4       3  2         1  0

                                       -     -  -  -       -  -         ASDIVS[1:0]

                  Initial value: 0           1  0  0       0  0         1  1

                     R/W: R/W R/W R                R       R  R R/W R/W

Bit     Bit Name  Initial                 R/W Description
7                 Value
6                                         R     Reserved
5 to 2            0
1, 0
                                                This bit is always read as 0. The write value should
                                                always be 0.

                  1                       R     Reserved

                                                This bit is always read as 1. The write value should
                                                always be 1.

                  All 0                   R     Reserved

                                                These bits are always read as 0. The write value
                                                should always be 0.

        ASDIVS[1:0] 11                    R/W Division Ratio Select

                                                These bits specify the frequency division ratio of the
                                                source clock. Set these bits so that the output clock is
                                                50 MHz or less, and also an integer multiple of the
                                                peripheral clock frequency (P).

                                                00: 1

                                                01: 1/2

                                                10: Setting prohibited

                                                11: 1/4

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4.4.4 Oscillation Stop Detection Control Register (OSCCR)

OSCCR is an 8-bit readable/writable register that has an oscillation stop detection flag and selects
flag status output to an external pin. OSCCR can be accessed only in byte units.

                               Bit: 7     6  5  4      3  2       1  0

                                   -      -  -  -      -  OSC     -  OSC
                                                          STOP       ERS

          Initial value: 0                0  0  0      0  0       0  0

                               R/W: R     R  R  R      R  R       R R/W

Bit                        Initial
7 to 3  Bit Name Value R/W Description
2
                            All 0      R     Reserved
1
0                                            These bits are always read as 0. The write value
                                             should always be 0.

        OSCSTOP 0                      R/W Oscillation Stop Detection Flag

                                             [Setting condition]

                                              When a stop in the clock input is detected during
                                                 normal operation

                                             [Clearing condition]
                                              By a power-on reset input through the RES pin

                            0          R     Reserved

                                             This bit is always read as 0. The write value should
                                             always be 0.

        OSCERS 0                       R/W Oscillation Stop Detection Flag Output Select

                                             Selects whether to output the oscillation stop
                                             detection flag signal through the WDTOVF pin.

                                             0: Outputs only the WDT overflow signal through the
                                                 WDTOVF pin

                                             1: Outputs the WDT overflow signal and oscillation
                                                 stop detection flag signal through the WDTOVF

                                                 pin

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4.5 Changing the Frequency

Selecting division ratios for the frequency divider can change the frequencies of the internal clock,
bus clock, peripheral clock, MTU2S clock, and AD clock under the software control through the
frequency control register (FRQCR), MTU2S clock frequency control register (MCKCR), and AD
clock frequency control register (ACLKCR). The following describes how to specify the
frequencies.

1. In the initial state, IFC2 to IFC0 = B'011 (1/4), STC2 to STC0 = B'101 (1/8), PFC2 to PFC0
    = B'101 (1/8), MSDIVS1 and MSDIVS0 = 11 (1/4), and ASDIVS1 and ASDIVS 0 = 11
    (1/4).

2. Stop all modules except the CPU, on-chip ROM, and on-chip RAM.

3. Set the desired values in bits IFC2 to IFC0, STC2 to STC0, PFC2 to PFC0, MSDIVS1,
    MSDIVS0, ASDIVS1, and ASDIVS 0. When specifying the frequencies, satisfy the following
    condition: internal clock (I)  bus clock (B)  peripheral clock (P). When using the
    MTU2S clock, specify the frequencies to satisfy the following condition: 100 MHz  MTU2S
    clock (MI)  peripheral clock (P).

4. The clock frequencies are immediately changed to the specified values after FRQCR setting is
    completed.

5. When changing the frequency division ratio for B after having set the ratios for B and P to
    1/4 or a higher value, follow the procedure below rather than simultaneously changing the
    ratios for I, B, and P.
    1. Change only the ratio of P to 1/8 (PFC in FRQCR = B'101).
    2. After switching the setting for P, set only the ratio for B to the desired value.
    3. Set the ratios for I and P to the desired values.
    The limitation only applies to changes to the ratio for B. No limitation applies to procedures
    for changing I and P. Furthermore, no limitation applies to procedures for changing the
    ratios for I, B, and P from the initial values to desired values. Simultaneously changing
    settings for I, B, and P is possible. Note that FRQCR values should be changed by program
    code in the on-chip RAM. Even if FRQCR values are changed from initial ones. It is also
    changed by program code in the on-chip RAM.

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4.6 Oscillator

The source of click supply can be selected from a connected crystal resonator or an external clock
input through a pin.

4.6.1 Connecting Crystal Resonator

A crystal resonator can be connected as shown in figure 4.2. Use the damping resistance (Rd)
shown in table 4.5. Use a crystal resonator that has a resonance frequency of 10 to 12.5 MHz.

It is recommended to consult the crystal resonator manufacturer concerning the compatibility of
the crystal resonator and the LSI.

                                                       CL1
                       EXTAL

                       XTAL                  CL2            CL1 = CL2 = 18 to 22 pF (reference value)
                                     Rd

                       Figure 4.2 Example of Crystal Resonator Connection

Table 4.5 Damping Resistance Values (Reference Values)

Frequency (MHz)                          10                         12.5

R      ()  (reference  value)            0                          0
    d

Figure 4.3 shows an equivalent circuit of the crystal resonator. Use a crystal resonator with the
characteristics shown in table 4.6.

                                                            CL

                                             L                  RS

                               XTAL                                 EXTAL

                                                                  C0

                       Figure 4.3 Crystal Resonator Equivalent Circuit

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Table 4.6 Crystal Resonator Characteristics  12.5
                                             50
Frequency (MHz)                        10    7

Rs max. () (reference value) 60
C0 max. (pF) (reference value) 7

4.6.2 External Clock Input Method

Figure 4.4 shows an example of an external clock input connection. Drive the external clock high
when it is stopped in software standby mode. During operation, input an external clock with a
frequency of 10 to 12.5 MHz. Make sure the parasitic capacitance of the XTAL pin is 10 pF or
less.

Even when inputting an external clock, be sure to wait at least for the oscillation settling time in
power-on sequence or in canceling software standby mode, in order to ensure the PLL settling
time.

                 EXTAL                                     External clock input
                   XTAL                      Open state

                 Figure 4.4 Example of External Clock Connection

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4.7 Oscillation Stop Detection

The CPG detects a stop in the clock input if any system abnormality halts the clock supply.

When no change has been detected in the EXTAL input for a certain period, the OSCSTOP bit in
OSCCR is set to 1 and this state is retained until a power-on reset is input through the RES pin is
canceled. If the OSCERS bit is 1 at this time, an oscillation stop detection flag signal is output
through the WDTOVF pin. In addition, the high-current ports (multiplexed pins to which the
TIOC3B, TIOC3D, and TIOC4A to TIOC4D signals in the MTU2, the TIOC3BS, TIOC3DS, and
TIOC4AS to TIOC4DS in the MTU2S are assigned) can be placed in high-impedance state
regardless of settings of the OSCERS bit and PFC.

Even in software standby mode, these pins can be placed in high-impedance state. For details,
refer to appendix A, Pin States. Under an abnormal condition where oscillation stops while the
LSI is not in software standby mode, LSI operations other than the oscillation stop detection
function become unpredictable. In this case, even after oscillation is restarted, LSI operations
including the above high-current pins become unpredictable.

Even while no change is detected in the EXTAL input, the PLL circuit in this LSI continues
oscillating at a frequency range from 100 kHz to 10 MHz (depending on the temperature and
operating voltage).

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4.8 USB Operating Clock (48 MHz)

Connection of a ceramic resonator for USB, input of an external 48-MHz clock signal, and
selection of the internal CPG are available as methods for supplying the USB operating clock.

4.8.1 Connecting a Ceramic Resonator
Figure 4.5 shows an example of the connections for a ceramic resonator.

       USBEXTAL

                                       Rf      Ceramic

                                               resonator

       USBXTAL

                                           Rd  Ceramic resonator: CSTCW48M0X11***-R0

                                                                 (Murata Manufacturing Co., Ltd.)

                                               Contact your Murata manufacturing sales agency for detailes

                                               of Rf and Rd values.

                                               Ta = 0 to +70 C

Note:  *** represents a three-digit alphanumeric which express " Individual Specification".
       Since the frequency for USB requires high accuracy, the official product name will be
       decided to match the frequency after evaluation of oscillation on the board that is
       actually to be used.
       Please contact your Renesas Electronics sales agency.

                  Figure 4.5 Example of Connecting a Ceramic Resonator

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4.8.2 Input of an External 48-MHz Clock Signal

Figure 4.6 shows an example of the connections for input of an external 48-MHz clock signal. The
USBXTAL pin must be left open.

                    USBEXTAL                                 Input external clock

                          USBXTAL                Open state

Figure 4.6 Example of Connecting an External 48-MHz Clock

Table 4.7 shows the input conditions for the external 48-MHz clock.

Table 4.7 Input Conditions for the External 48-MHz Clock

Item                        Symbol  Min.   Max.   Unit               Reference Figure
Frequency (48 MHz)                  47.88  48.12  MHz                Figure 4.7
Clock rise time             t              3      ns
Clock fall time              FREQ          3      ns
Duty (tHIGH/tFREQ)                  40     60     %
                            tR48
                            tF48
                            tDUTY

                                           tFREQ

                                    tHIGH         tLOW

                    90%

USBEXTAL                                                                           VCC5

                    10%

                            tR48           tF48

                    Figure 4.7 Input Timing of External 48-MHz Clock

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4.8.3  Handling of pins when a Ceramic Resonator is not Connected (the Internal CPG is
       Selected or the USB is Not in Use)

When a ceramic resonator is not connected, connect the USBEXTAL pin to ground (Vss) and
leave the USBEXTAL pin open-circuit as shown in figure 4.8. Possible clock frequencies for
input to EXTAL are fixed to 12 MHz. We recommend a 4-layer circuit board.

                  USBEXTAL

                  USBXTAL              Open state

       Figure 4.8 Handling of Pins when a Ceramic Resonator is not Connected

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4.9 Notes on Board Design

4.9.1 Note on Using an External Crystal Resonator

Place the crystal resonator and capacitors CL1 and CL2 as close to the XTAL and EXTAL pins as
possible. In addition, to minimize induction and thus obtain oscillation at the correct frequency,
the capacitors to be attached to the resonator must be grounded to the same ground. Do not bring
wiring patterns close to these components.

Signal lines prohibited

                          CL1  CL2       Reference value
                                         CL1 = 20 pF
                                         CL2 = 20 pF

EXTAL                          XTAL      Note:  The values for CL1 and CL2
                                                should be determined after
                               This LSI         consultation with the crystal
                                                resonator manufacturer.

                            Figure 4.9 Note on Using a Crystal Resonator

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A circuitry shown in figure 4.10 is recommended as an external circuitry around the PLL. PLLVCC,
PLLVSS, VCL, and VSS must be separated from the board power supply source to avoid an influence
from power supply noise. Be sure to insert bypass capacitors CB and CPB close to the VCL and VSS
pins. We recommend a 4-layer circuit board so that stable power-supply and ground levels are

supplied to the LSI.

                  PLLVCC               CB = 0.1 F*
                  PLLVSS                 CPB = 0.1 F*

                       VCL

                     VCCQ

                                                                                CB = 0.1 F*
                                       VSS

                                                                                     (Recommended values are shown.)
                  Note: * CB and CPB are laminated ceramic capacitors.

                  Figure 4.10 Recommended External Circuitry around PLL

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SH7214 Group, SH7216 Group                                Section 5 Exception Handling

                            Section 5 Exception Handling

5.1 Overview

5.1.1 Types of Exception Handling and Priority

Exception handling is started by sources, such as resets, address errors, register bank errors,
interrupts, and instructions. Table 5.1 shows their priorities. When several exception handling
sources occur at once, they are processed according to the priority shown.

Table 5.1 Types of Exception Handling and Priority Order

Type         Exception Handling