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R5F21227DFP

器件型号:R5F21227DFP
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Renesas Electronics Corporation
厂商官网:https://www.renesas.com/
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器件描述

16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP48

16位, FLASH, 20 MHz, 单片机, PQFP48

参数

R5F21227DFP功能数量 1
R5F21227DFP端子数量 48
R5F21227DFP最大工作温度 85 Cel
R5F21227DFP最小工作温度 -40 Cel
R5F21227DFP最大供电/工作电压 5.5 V
R5F21227DFP最小供电/工作电压 3 V
R5F21227DFP额定供电电压 5 V
R5F21227DFP外部数据总线宽度 0.0
R5F21227DFP输入输出总线数量 44
R5F21227DFP线速度 20 MHz
R5F21227DFP加工封装描述 7 × 7 MM, 0.50 MM PITCH, 塑料, LQFP-48
R5F21227DFP无铅 Yes
R5F21227DFP欧盟RoHS规范 Yes
R5F21227DFP状态 TRANSFERRED
R5F21227DFP工艺 CMOS
R5F21227DFP包装形状 SQUARE
R5F21227DFP包装尺寸 FLATPACK, 低 PROFILE, FINE PITCH
R5F21227DFP表面贴装 Yes
R5F21227DFP端子形式 GULL WING
R5F21227DFP端子间距 0.5000 mm
R5F21227DFP端子涂层 锡 BISMUTH
R5F21227DFP端子位置
R5F21227DFP包装材料 塑料/环氧树脂
R5F21227DFP温度等级 INDUSTRIAL
R5F21227DFPADC通道 Yes
R5F21227DFP地址总线宽度 0.0
R5F21227DFP位数 16
R5F21227DFP最大FCLK时钟频率 20 MHz
R5F21227DFP微处理器类型 单片机
R5F21227DFPROM编程 FLASH

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R5F21227DFP器件文档内容

REJ09B0251-0200

16               R8C/22 , Group R8C/23 Group

                                                            Hardware Manual

                                                                                 RENESAS MCU
                                                             R8C FAMILY / R8C/2x SERIES

    All information contained in these materials, including products and product specifications,
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    Rev.2.00                     www.renesas.com
    Revision Date: Aug 20, 2008
                                           Notes regarding these materials

1. This document is provided for reference purposes only so that Renesas customers may select the appropriate
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     application circuit examples, is current as of the date this document is issued. Such information, however, is
     subject to change without any prior notice. Before purchasing or using any Renesas products listed in this
     document, please confirm the latest product information with a Renesas sales office. Also, please pay regular
     and careful attention to additional and different information to be disclosed by Renesas such as that disclosed
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7. With the exception of products specified by Renesas as suitable for automobile applications, Renesas
     products are not designed, manufactured or tested for applications or otherwise in systems the failure or
     malfunction of which may cause a direct threat to human life or create a risk of human injury or which require
     especially high quality and reliability such as safety systems, or equipment or systems for transportation and
     traffic, healthcare, combustion control, aerospace and aeronautics, nuclear power, or undersea communication
     transmission. If you are considering the use of our products for such purposes, please contact a Renesas
     sales office beforehand. Renesas shall have no liability for damages arising out of the uses set forth above.

8. Notwithstanding the preceding paragraph, you should not use Renesas products for the purposes listed below:
      (1) artificial life support devices or systems
      (2) surgical implantations
      (3) healthcare intervention (e.g., excision, administration of medication, etc.)
      (4) any other purposes that pose a direct threat to human life

     Renesas shall have no liability for damages arising out of the uses set forth in the above and purchasers who
     elect to use Renesas products in any of the foregoing applications shall indemnify and hold harmless Renesas
     Technology Corp., its affiliated companies and their officers, directors, and employees against any and all
     damages arising out of such applications.
9. You should use the products described herein within the range specified by Renesas, especially with respect
     to the maximum rating, operating supply voltage range, movement power voltage range, heat radiation
     characteristics, installation and other product characteristics. Renesas shall have no liability for malfunctions or
     damages arising out of the use of Renesas products beyond such specified ranges.
10. Although Renesas endeavors to improve the quality and reliability of its products, IC products have specific
     characteristics such as the occurrence of failure at a certain rate and malfunctions under certain use
     conditions. Please be sure to implement safety measures to guard against the possibility of physical injury, and
     injury or damage caused by fire in the event of the failure of a Renesas product, such as safety design for
     hardware and software including but not limited to redundancy, fire control and malfunction prevention,
     appropriate treatment for aging degradation or any other applicable measures. Among others, since the
     evaluation of microcomputer software alone is very difficult, please evaluate the safety of the final products or
     system manufactured by you.
11. In case Renesas products listed in this document are detached from the products to which the Renesas
     products are attached or affixed, the risk of accident such as swallowing by infants and small children is very
     high. You should implement safety measures so that Renesas products may not be easily detached from your
     products. Renesas shall have no liability for damages arising out of such detachment.
12. This document may not be reproduced or duplicated, in any form, in whole or in part, without prior written
     approval from Renesas.
13. Please contact a Renesas sales office if you have any questions regarding the information contained in this
     document, Renesas semiconductor products, or if you have any other inquiries.
General Precautions in the Handling of MPU/MCU Products

The following usage notes are applicable to all MPU/MCU products from Renesas. For detailed usage notes

on the products covered by this manual, refer to the relevant sections of the manual. If the descriptions under

General Precautions in the Handling of MPU/MCU Products and in the body of the manual differ from each

other, the description in the body of the manual takes precedence.

  1. Handling of Unused Pins
       Handle unused pins in accord with the directions given under Handling of Unused Pins in the
       manual.
        The input pins of CMOS products are generally in the high-impedance state. In operation
            with an unused pin in the open-circuit state, extra electromagnetic noise is induced in the
            vicinity of LSI, an associated shoot-through current flows internally, and malfunctions occur
            due to the false recognition of the pin state as an input signal become possible. Unused
            pins should be handled as described under Handling of Unused Pins in the manual.

  2. Processing at Power-on
       The state of the product is undefined at the moment when power is supplied.
        The states of internal circuits in the LSI are indeterminate and the states of register
            settings and pins are undefined at the moment when power is supplied.
            In a finished product where the reset signal is applied to the external reset pin, the states
            of pins are not guaranteed from the moment when power is supplied until the reset
            process is completed.
            In a similar way, the states of pins in a product that is reset by an on-chip power-on reset
            function are not guaranteed from the moment when power is supplied until the power
            reaches the level at which resetting has been specified.

  3. Prohibition of Access to Reserved Addresses
       Access to reserved addresses is prohibited.
        The reserved addresses are provided for the possible future expansion of functions. Do
            not access these addresses; the correct operation of LSI is not guaranteed if they are
            accessed.

  4. Clock Signals
       After applying a reset, only release the reset line after the operating clock signal has become
       stable. When switching the clock signal during program execution, wait until the target clock
       signal has stabilized.
        When the clock signal is generated with an external resonator (or from an external
            oscillator) during a reset, ensure that the reset line is only released after full stabilization of
            the clock signal. Moreover, when switching to a clock signal produced with an external
            resonator (or by an external oscillator) while program execution is in progress, wait until
            the target clock signal is stable.

  5. Differences between Products
       Before changing from one product to another, i.e. to one with a different part number, confirm
       that the change will not lead to problems.

       The characteristics of MPU/MCU in the same group but having different part numbers may

            differ because of the differences in internal memory capacity and layout pattern. When
            changing to products of different part numbers, implement a system-evaluation test for
            each of the products.
             How to Use This Manual

1. Purpose and Target Readers

  This manual is designed to provide the user with an understanding of the hardware functions and electrical
  characteristics of the MCU. It is intended for users designing application systems incorporating the MCU. A basic
  knowledge of electric circuits, logical circuits, and MCUs is necessary in order to use this manual.
  The manual comprises an overview of the product; descriptions of the CPU, system control functions, peripheral
  functions, and electrical characteristics; and usage notes.

  Particular attention should be paid to the precautionary notes when using the manual. These notes occur
  within the body of the text, at the end of each section, and in the Usage Notes section.

The revision history summarizes the locations of revisions and additions. It does not list all revisions. Refer
to the text of the manual for details.

The following documents apply to the R8C/22 Group and R8C/23 Group. Make sure to refer to the latest versions of
these documents. The newest versions of the documents listed may be obtained from the Renesas Technology Web
site.

Document Type                   Description                         Document Title Document No.

Datasheet      Hardware overview and electrical characteristics R8C/22 Group, REJ03B0097

                                                                    R8C/23 Group

                                                                    Datasheet

Hardware manual Hardware specifications (pin assignments,           R8C/22 Group, This hardware

               memory maps, peripheral function                     R8C/23 Group manual

               specifications, electrical characteristics, timing Hardware Manual

               charts) and operation description

               Note: Refer to the application notes for details on

               using peripheral functions.

Software manual Description of CPU instruction set                  R8C/Tiny Series REJ09B0001

                                                                    Software Manual

Application note Information on using peripheral functions and Available from Renesas

               application examples                                 Technology Web site.

               Sample programs

               Information on writing programs in assembly

               language and C

Renesas        Product specifications, updates on documents,

technical update etc.
2. Notation of Numbers and Symbols

  The notation conventions for register names, bit names, numbers, and symbols used in this manual are described
  below.

      (1) Register Names, Bit Names, and Pin Names
            Registers, bits, and pins are referred to in the text by symbols. The symbol is accompanied by the word
            "register," "bit," or "pin" to distinguish the three categories.
            Examples the PM03 bit in the PM0 register
                           P3_5 pin, VCC pin

      (2) Notation of Numbers
            The indication "b" is appended to numeric values given in binary format. However, nothing is appended to the
            values of single bits. The indication "h" is appended to numeric values given in hexadecimal format. Nothing
            is appended to numeric values given in decimal format.
            Examples Binary: 11b
                           Hexadecimal: EFA0h
                           Decimal: 1234
3. Register Notation

  The symbols and terms used in register diagrams are described below.

XXX Register                          *1             Address                        After Reset
                                                       XXX                              00h
b7 b6 b5 b4 b3 b2 b1 b0                   Symbol
                                             XXX
                   0

                          Bit Symbol  Bit Name                                      Function     RW  *2

                          XXX0        XXX bits       b1 b0                                       RW

                          XXX1                       1 0: XXX                                    RW
                                                     0 1: XXX
                                                     1 0: Do not set.
                                                     1 1: XXX

                          (b2)        Nothing is assigned. If necessary, set to 0.

                                      When read, the content is undefined.                                 *3
                                                                                                 RW *4
                          (b3)        Reserved bits  Set to 0.                                   RW
                                                                                                 WO
                          XXX4        XXX bits       Function varies according to the operating  RW
                                                     mode.                                       RO

                          XXX5

                          XXX6

                          XXX7        XXX bit        0: XXX
                                                     1: XXX

*1
    Blank: Set to 0 or 1 according to the application.
    0: Set to 0.
    1: Set to 1.
    X: Nothing is assigned.

*2
    RW: Read and write.
    RO: Read only.
    WO: Write only.
    -: Nothing is assigned.

*3
    Reserved bit
        Reserved bit. Set to specified value.

*4
    Nothing is assigned
        Nothing is assigned to the bit. As the bit may be used for future functions, if necessary, set to 0.
    Do not set to a value
        Operation is not guaranteed when a value is set.
    Function varies according to the operating mode.
        The function of the bit varies with the peripheral function mode. Refer to the register diagram for information
        on the individual modes.
4. List of Abbreviations and Acronyms

        Abbreviation                                                Full Form
ACIA                  Asynchronous Communication Interface Adapter
bps                   bits per second
CRC                   Cyclic Redundancy Check
DMA                   Direct Memory Access
DMAC                  Direct Memory Access Controller
GSM                   Global System for Mobile Communications
Hi-Z                  High Impedance
IEBus                 Inter Equipment Bus
I/O                   Input / Output
IrDA                  Infrared Data Association
LSB                   Least Significant Bit
MSB                   Most Significant Bit
NC                    Non-Connect
PLL                   Phase Locked Loop
PWM                   Pulse Width Modulation
SIM                   Subscriber Identity Module
UART                  Universal Asynchronous Receiver / Transmitter
VCO                   Voltage Controlled Oscillator

All trademarks and registered trademarks are the property of their respective owners.
         Table of Contents

SFR Page Reference ........................................................................................................................... B - 1

1. Overview ......................................................................................................................................... 1

  1.1 Applications ............................................................................................................................................... 1
  1.2 Performance Overview .............................................................................................................................. 2
  1.3 Block Diagram .......................................................................................................................................... 4
  1.4 Product Information .................................................................................................................................. 5
  1.5 Pin Assignments ........................................................................................................................................ 7
  1.6 Pin Functions ............................................................................................................................................. 8

2. Central Processing Unit (CPU) ..................................................................................................... 10

2.1 Data Registers (R0, R1, R2 and R3) ....................................................................................................... 11
2.2 Address Registers (A0 and A1) ............................................................................................................... 11

2.3 Frame Base Register (FB) ....................................................................................................................... 11

2.4 Interrupt Table Register (INTB) .............................................................................................................. 11

2.5      Program Counter (PC) ............................................................................................................................. 11
2.6      User Stack Pointer (USP) and Interrupt Stack Pointer (ISP) .................................................................. 11
2.7      Static Base Register (SB) ........................................................................................................................ 11
2.8      Flag Register (FLG) ................................................................................................................................ 11

  2.8.1     Carry Flag (C) ..................................................................................................................................... 11
  2.8.2     Debug Flag (D) ................................................................................................................................... 11

2.8.3 Zero Flag (Z) ....................................................................................................................................... 11

2.8.4 Sign Flag (S) ....................................................................................................................................... 11

2.8.5 Register Bank Select Flag (B) ............................................................................................................ 11

2.8.6    Overflow Flag (O) .............................................................................................................................. 11
2.8.7    Interrupt Enable Flag (I) ..................................................................................................................... 12
2.8.8    Stack Pointer Select Flag (U) .............................................................................................................. 12
2.8.9    Processor Interrupt Priority Level (IPL) ............................................................................................. 12
2.8.10   Reserved Bit ........................................................................................................................................ 12

3. Memory ......................................................................................................................................... 13
  3.1 R8C/22 Group ......................................................................................................................................... 13
  3.2 R8C/23 Group ......................................................................................................................................... 14

4. Special Function Registers (SFRs) ............................................................................................... 15

5. Resets ........................................................................................................................................... 28

  5.1 Hardware Reset ....................................................................................................................................... 31
     5.1.1 When Power Supply is Stable ............................................................................................................. 31
     5.1.2 Power On ............................................................................................................................................ 31

  5.2 Power-On Reset Function ....................................................................................................................... 33
  5.3 Voltage Monitor 1 Reset ......................................................................................................................... 34
  5.4 Voltage Monitor 2 Reset ......................................................................................................................... 34
  5.5 Watchdog Timer Reset ............................................................................................................................ 34
  5.6 Software Reset ......................................................................................................................................... 34

6. Voltage Detection Circuit .............................................................................................................. 35
  6.1 VCC Input Voltage .................................................................................................................................. 41
     6.1.1 Monitoring Vdet1 ............................................................................................................................... 41

                                                                 A-1
     6.1.2 Monitoring Vdet2 ............................................................................................................................... 41
  6.2 Voltage Monitor 1 Reset ......................................................................................................................... 42
  6.3 Voltage Monitor 2 Interrupt and Voltage Monitor 2 Reset ..................................................................... 43

7. Programmable I/O Ports ............................................................................................................... 45
  7.1 Functions of Programmable I/O Ports ..................................................................................................... 45
  7.2 Effect on Peripheral Functions ................................................................................................................ 46
  7.3 Pins Other than Programmable I/O Ports ................................................................................................ 46
  7.4 Port Settings ............................................................................................................................................ 57
  7.5 Unassigned Pin Handling ........................................................................................................................ 68

8. Processor Mode ............................................................................................................................ 69
  8.1 Processor Modes ...................................................................................................................................... 69

9. Bus ................................................................................................................................................ 70

10. Clock Generation Circuit ............................................................................................................... 71
  10.1 XIN Clock ............................................................................................................................................... 79
  10.2 On-Chip Oscillator Clocks ...................................................................................................................... 80
     10.2.1 Low-Speed On-Chip Oscillator Clock ................................................................................................ 80
     10.2.2 High-Speed On-Chip Oscillator Clock ............................................................................................... 80
  10.3 CPU Clock and Peripheral Function Clock ............................................................................................. 81
     10.3.1 System Clock ...................................................................................................................................... 81
     10.3.2 CPU Clock .......................................................................................................................................... 81
     10.3.3 Peripheral Function Clock (f1, f2, f4, f8, f32, and fCAN0) ............................................................... 81
     10.3.4 fOCO ................................................................................................................................................... 81
     10.3.5 fOCO40M ........................................................................................................................................... 81
     10.3.6 fOCO-F ............................................................................................................................................... 81
     10.3.7 fOCO-S ............................................................................................................................................... 81
     10.3.8 fOCO128 ............................................................................................................................................. 82
  10.4 Power Control .......................................................................................................................................... 83
     10.4.1 Standard Operating Mode ................................................................................................................... 83
     10.4.2 Wait Mode .......................................................................................................................................... 84
     10.4.3 Stop Mode ........................................................................................................................................... 88
  10.5 Oscillation Stop Detection Function ....................................................................................................... 91
     10.5.1 How to Use Oscillation Stop Detection Function ............................................................................... 91
  10.6 Notes on Clock Generation Circuit ......................................................................................................... 94
     10.6.1 Stop Mode ........................................................................................................................................... 94
     10.6.2 Wait Mode .......................................................................................................................................... 94
     10.6.3 Oscillation Stop Detection Function ................................................................................................... 94
     10.6.4 Oscillation Circuit Constants .............................................................................................................. 94

11. Protection ...................................................................................................................................... 95

12. Interrupts ....................................................................................................................................... 96
  12.1 Interrupt Overview .................................................................................................................................. 96
     12.1.1 Types of Interrupts .............................................................................................................................. 96
     12.1.2 Software Interrupts ............................................................................................................................. 97
     12.1.3 Special Interrupts ................................................................................................................................ 98

                                                                 A-2
     12.1.4 Peripheral Function Interrupt .............................................................................................................. 98
     12.1.5 Interrupts and Interrupt Vector ........................................................................................................... 99
     12.1.6 Interrupt Control ............................................................................................................................... 101
  12.2 INT Interrupt ......................................................................................................................................... 110
     12.2.1 INTi Interrupt (i = 0 to 3) .................................................................................................................. 110
     12.2.2 INTi Input Filter (i = 0 to 3) .............................................................................................................. 112
  12.3 Key Input Interrupt ................................................................................................................................ 113
  12.4 CAN0 Wake-Up Interrupt ..................................................................................................................... 115
  12.5 Address Match Interrupt ........................................................................................................................ 116
  12.6 Timer RD Interrupt, Clock Synchronous Serial I/O with Chip Select Interrupts and I2C bus Interface

             Interrupts (Interrupts with Multiple Interrupt Request Sources) ........................................................... 118
  12.7 Notes on Interrupts ................................................................................................................................ 120

     12.7.1 Reading Address 00000h .................................................................................................................. 120
     12.7.2 SP Setting .......................................................................................................................................... 120
     12.7.3 External Interrupt and Key Input Interrupt ....................................................................................... 120
     12.7.4 Changing Interrupt Sources .............................................................................................................. 121
     12.7.5 Changing Interrupt Control Register Contents ................................................................................. 122

13. Watchdog Timer .......................................................................................................................... 123
  13.1 Count Source Protection Mode Disabled .............................................................................................. 126
  13.2 Count Source Protection Mode Enabled ............................................................................................... 127

14. Timers ......................................................................................................................................... 128
  14.1 Timer RA ............................................................................................................................................... 130
     14.1.1 Timer Mode ...................................................................................................................................... 134
     14.1.2 Pulse Output Mode ........................................................................................................................... 136
     14.1.3 Event Counter Mode ......................................................................................................................... 138
     14.1.4 Pulse Width Measurement Mode ...................................................................................................... 140
     14.1.5 Pulse Period Measurement Mode ..................................................................................................... 143
     14.1.6 Notes on Timer RA ........................................................................................................................... 146
  14.2 Timer RB ............................................................................................................................................... 147
     14.2.1 Timer Mode ...................................................................................................................................... 151
     14.2.2 Programmable Waveform Generation Mode .................................................................................... 154
     14.2.3 Programmable One-shot Generation Mode ...................................................................................... 157
     14.2.4 Programmable Wait One-shot Generation Mode ............................................................................. 161
     14.2.5 Notes on Timer RB ........................................................................................................................... 165
  14.3 Timer RD ............................................................................................................................................... 169
     14.3.1 Count Source ..................................................................................................................................... 174
     14.3.2 Buffer Operation ............................................................................................................................... 175
     14.3.3 Synchronous Operation ..................................................................................................................... 177
     14.3.4 Pulse Output Forced Cutoff .............................................................................................................. 178
     14.3.5 Input Capture Function ..................................................................................................................... 180
     14.3.6 Output Compare Function ................................................................................................................ 194
     14.3.7 PWM Mode ....................................................................................................................................... 210
     14.3.8 Reset Synchronous PWM Mode ....................................................................................................... 223
     14.3.9 Complementary PWM Mode ............................................................................................................ 233
     14.3.10 PWM3 Mode ..................................................................................................................................... 247
     14.3.11 Timer RD Interrupt ........................................................................................................................... 259
     14.3.12 Notes on Timer RD ........................................................................................................................... 261

                                                                 A-3
14.4 Timer RE ............................................................................................................................................... 267
  14.4.1 Output Compare Mode ..................................................................................................................... 268
  14.4.2 Notes on Timer RE ........................................................................................................................... 274

15. Serial Interface ............................................................................................................................ 275

  15.1 Clock Synchronous Serial I/O Mode ..................................................................................................... 281
     15.1.1 Polarity Select Function .................................................................................................................... 284
     15.1.2 LSB First/MSB First Select Function ............................................................................................... 284
     15.1.3 Continuous Receive Mode ................................................................................................................ 285

  15.2 Clock Asynchronous Serial I/O (UART) Mode .................................................................................... 286
     15.2.1 Bit Rate ............................................................................................................................................. 290

  15.3 Notes on Serial Interface ....................................................................................................................... 291

16. Clock Synchronous Serial Interface ............................................................................................ 292

16.1 Mode Selection ...................................................................................................................................... 292

16.2 Clock Synchronous Serial I/O with Chip Select (SSU) ........................................................................ 293

16.2.1 Transfer Clock .................................................................................................................................. 302

16.2.2 SS Shift Register (SSTRSR) ............................................................................................................. 304

16.2.3 Interrupt Requests ............................................................................................................................. 305

  16.2.4 Communication Modes and Pin Functions ....................................................................................... 306
  16.2.5 Clock Synchronous Communication Mode ...................................................................................... 307
  16.2.6 Operation in 4-Wire Bus Communication Mode .............................................................................. 314
  16.2.7 SCS Pin Control and Arbitration ...................................................................................................... 320
  16.2.8 Notes on Clock Synchronous Serial I/O with Chip Select ............................................................... 321
16.3 I2C Bus Interface ................................................................................................................................... 322
  16.3.1 Transfer Clock .................................................................................................................................. 332

16.3.2 Interrupt Requests ............................................................................................................................. 333
16.3.3 I2C Bus Interface Mode .................................................................................................................... 334

16.3.4 Clock Synchronous Serial Mode ...................................................................................................... 345

16.3.5 Noise Canceller ................................................................................................................................. 348

16.3.6  Bit Synchronization Circuit .............................................................................................................. 349
16.3.7  Examples of Register Setting ............................................................................................................ 350
16.3.8  Notes on I2C Bus Interface ............................................................................................................... 354

17. Hardware LIN .............................................................................................................................. 355

  17.1 Features ................................................................................................................................................. 355
  17.2 Input/Output Pins .................................................................................................................................. 356
  17.3 Register Configuration .......................................................................................................................... 357
  17.4 Functional Description .......................................................................................................................... 359

     17.4.1 Master Mode ..................................................................................................................................... 359
     17.4.2 Slave Mode ....................................................................................................................................... 362
     17.4.3 Bus Collision Detection Function ..................................................................................................... 366
     17.4.4 Hardware LIN End Processing ......................................................................................................... 367
  17.5 Interrupt Requests .................................................................................................................................. 368
  17.6 Notes on Hardware LIN ........................................................................................................................ 369

18. CAN Module ............................................................................................................................... 370
  18.1 CAN Module-Related Registers ............................................................................................................ 371
  18.2 CAN0 Message Box .............................................................................................................................. 372

        A-4
  18.3 Acceptance Mask Registers ................................................................................................................... 374
  18.4 CAN SFR Registers ............................................................................................................................... 375

     18.4.1 C0MCTLi Register (i = 0 to 15) ....................................................................................................... 375
     18.4.2 C0CTLR Register ............................................................................................................................. 376
     18.4.3 C0STR Register ................................................................................................................................ 377
     18.4.4 C0SSTR Register .............................................................................................................................. 378
     18.4.5 C0ICR Register ................................................................................................................................. 379
     18.4.6 C0IDR Register ................................................................................................................................. 379
     18.4.7 C0CONR Register ............................................................................................................................ 380
     18.4.8 C0RECR Register ............................................................................................................................. 381
     18.4.9 C0TECR Register ............................................................................................................................. 381
     18.4.10 C0AFS Register ................................................................................................................................ 382
  18.5 Operational Modes ................................................................................................................................ 383
     18.5.1 CAN Reset/Initialization Mode ........................................................................................................ 383
     18.5.2 CAN Operation Mode ....................................................................................................................... 384
     18.5.3 CAN Sleep Mode .............................................................................................................................. 384
     18.5.4 CAN Interface Sleep Mode ............................................................................................................... 384
     18.5.5 Bus-Off State .................................................................................................................................... 385
  18.6 Configuration of the CAN Module System Clock ................................................................................ 386
     18.6.1 Bit Timing Configuration ................................................................................................................. 386
     18.6.2 Baud Rate .......................................................................................................................................... 387
  18.7 Acceptance Filtering Function and Masking Function ......................................................................... 388
  18.8 Acceptance Filter Support Unit (ASU) ................................................................................................. 389
  18.9 Basic CAN Mode .................................................................................................................................. 390
  18.10 Return from Bus off Function ............................................................................................................... 390
  18.11 Listen-Only Mode ................................................................................................................................. 390
  18.12 Reception and Transmission ................................................................................................................. 391
     18.12.1 Reception .......................................................................................................................................... 392
     18.12.2 Transmission ..................................................................................................................................... 393
  18.13 CAN Interrupts ...................................................................................................................................... 394
  18.14 Notes on CAN Module .......................................................................................................................... 395
     18.14.1 Reading C0STR Register .................................................................................................................. 395
     18.14.2 Performing CAN Configuration ....................................................................................................... 397
     18.14.3 Suggestions to Reduce Power Consumption .................................................................................... 398

19. A/D Converter ............................................................................................................................. 399
  19.1 One-Shot Mode ..................................................................................................................................... 403
  19.2 Repeat Mode .......................................................................................................................................... 406
  19.3 Sample and Hold ................................................................................................................................... 409
  19.4 A/D Conversion Cycles ......................................................................................................................... 410
  19.5 Internal Equivalent Circuit of Analog Input .......................................................................................... 411
  19.6 Output Impedance of Sensor Under A/D Conversion ........................................................................... 412
  19.7 Notes on A/D Converter ........................................................................................................................ 413

20. Flash Memory ............................................................................................................................. 414
  20.1 Overview ............................................................................................................................................... 414
  20.2 Memory Map ......................................................................................................................................... 416
  20.3 Functions to Prevent Rewriting of Flash Memory ................................................................................ 419
     20.3.1 ID Code Check Function .................................................................................................................. 419

                                                                 A-5
     20.3.2 ROM Code Protect Function ............................................................................................................ 420
  20.4 CPU Rewrite Mode ............................................................................................................................... 421

     20.4.1 EW0 Mode ........................................................................................................................................ 422
     20.4.2 EW1 Mode ........................................................................................................................................ 422
     20.4.3 Software Commands ......................................................................................................................... 431
     20.4.4 Status Registers ................................................................................................................................. 436
     20.4.5 Full Status Check .............................................................................................................................. 437
  20.5 Standard Serial I/O Mode ...................................................................................................................... 439
     20.5.1 ID Code Check Function .................................................................................................................. 439
  20.6 Parallel I/O Mode .................................................................................................................................. 443
     20.6.1 ROM Code Protect Function ............................................................................................................ 443
  20.7 Notes on Flash Memory ........................................................................................................................ 444
     20.7.1 CPU Rewrite Mode ........................................................................................................................... 444

21. Electrical Characteristics ............................................................................................................ 447

22. Usage Notes ............................................................................................................................... 467
  22.1 Notes on Clock Generation Circuit ....................................................................................................... 467
     22.1.1 Stop Mode ......................................................................................................................................... 467
     22.1.2 Wait Mode ........................................................................................................................................ 467
     22.1.3 Oscillation Stop Detection Function ................................................................................................. 467
     22.1.4 Oscillation Circuit Constants ............................................................................................................ 467
  22.2 Notes on Interrupts ................................................................................................................................ 468
     22.2.1 Reading Address 00000h .................................................................................................................. 468
     22.2.2 SP Setting .......................................................................................................................................... 468
     22.2.3 External Interrupt and Key Input Interrupt ....................................................................................... 468
     22.2.4 Changing Interrupt Sources .............................................................................................................. 469
     22.2.5 Changing Interrupt Control Register Contents ................................................................................. 470
  22.3 Notes on Timers .................................................................................................................................... 471
     22.3.1 Notes on Timer RA ........................................................................................................................... 471
     22.3.2 Notes on Timer RB ........................................................................................................................... 472
     22.3.3 Notes on Timer RD ........................................................................................................................... 476
     22.3.4 Notes on Timer RE ........................................................................................................................... 482
  22.4 Notes on Serial Interface ....................................................................................................................... 483
  22.5 Clock Synchronous Serial Interface ...................................................................................................... 484
     22.5.1 Notes on Clock Synchronous Serial I/O with Chip Select ............................................................... 484
     22.5.2 Notes on I2C Bus Interface ............................................................................................................... 484
  22.6 Notes on Hardware LIN ........................................................................................................................ 485
  22.7 Notes on CAN Module .......................................................................................................................... 486
     22.7.1 Reading C0STR Register .................................................................................................................. 486
     22.7.2 Performing CAN Configuration ....................................................................................................... 488
     22.7.3 Suggestions to Reduce Power Consumption .................................................................................... 489
  22.8 Notes on A/D Converter ....................................................................................................................... 490
  22.9 Notes on Flash Memory ........................................................................................................................ 491
     22.9.1 CPU Rewrite Mode ........................................................................................................................... 491
  22.10 Notes on Noise ..................................................................................................................................... 494
     22.10.1 Inserting a Bypass Capacitor between VCC and VSS Pins as a Countermeasure against Noise and
                 Latch-up ............................................................................................................................................ 494
     22.10.2 Countermeasures against Noise Error of Port Control Registers ..................................................... 494

                                                                 A-6
23. Notes on On-Chip Debugger ...................................................................................................... 495
24. Notes on Emulator Debugger ..................................................................................................... 496
Appendix 1. Package Dimensions ........................................................................................................ 497
Appendix 2. Connection Examples between Serial Writer and On-Chip Debugging Emulator ............ 498
Appendix 3. Example of Oscillation Evaluation Circuit ......................................................................... 499
Index ..................................................................................................................................................... 500

                                                                 A-7
SFR Page Reference

Address                 Register                           Symbol  Page    Address                          Register                Symbol    Page
0000h                                                                      0040h
                                                                     69     0041h   CAN0 Wake Up Interrupt Control Register      C01WKIC      101
0001h                                                                69     0042h   CAN0 Successful Reception Interrupt Control  C0RECIC      101
                                                                     73     0043h   Register                                     C0TRMIC      101
0002h                                                                74     0044h   CAN0 Successful Transmission Interrupt       C01ERRIC     101
                                                                     95             Control Register
0003h                                                                75     0045h   CAN0 State/Error Interrupt Control Register  TRD0IC       102
                                                                    125                                                          TRD1IC       102
0004h    Processor Mode Register 0                         PM0      125     0046h   Timer RD0 Interrupt Control Register         TREIC        101
0005h    Processor Mode Register 1                         PM1      124     0047h   Timer RD1 Interrupt Control Register
0006h    System Clock Control Register 0                   CM0      117     0048h   Timer RE Interrupt Control Register          KUPIC        101
0007h    System Clock Control Register 1                   CM1      117     0049h                                                ADIC         101
0008h                                                               117     004Ah   Key Input Interrupt Control Register         SSUIC/IICIC  102
                                                                            004Bh   A/D Conversion Interrupt Control Register
0009h                                                               125     004Ch   SSU Interrupt Control Register/IIC Bus       S0TIC        101
                                                                            004Dh   Interrupt Control Register                   S0RIC        101
000Ah Protect Register                                     PRCR      76     004Eh                                                S1TIC        101
000Bh                                                                76     004Fh   UART0 Transmit Interrupt Control Register    S1RIC        101
                                                                     77             UART0 Receive Interrupt Control Register     INT2IC       103
000Ch    Oscillation Stop Detection Register               OCD              0050h   UART1 Transmit Interrupt Control Register    TRAIC        101
000Dh    Watchdog Timer Reset Register                     WDTR      38     0051h   UART1 Receive Interrupt Control Register
000Eh    Watchdog Timer Start Register                     WDTS    38, 77   0052h   INT2 Interrupt Control Register              TRBIC        101
000Fh    Watchdog Timer Control Register                   WDC              0053h   Timer RA Interrupt Control Register          INT1IC       103
0010h    Address Match Interrupt Register 0                RMAD0     39     0054h                                                INT3IC       103
0011h                                                                40     0055h   Timer RB Interrupt Control Register
                                                                            0056h   INT1 Interrupt Control Register              INT0IC       103
0012h                                                                       0057h   INT3 Interrupt Control Register
                                                                            0058h
0013h    Address Match Interrupt Enable Register           AIER             0059h   INT0 Interrupt Control Register
0014h    Address Match Interrupt Register 1                RMAD1            005Ah
0015h                                                                       005Bh
                                                                            005Ch
0016h                                                                       005Dh
                                                                            005Eh
0017h                                                                       005Fh
                                                                            0060h
0018h                                                                       0061h
                                                                            0062h
0019h                                                                       0063h
                                                                            0064h
001Ah                                                                       0065h
                                                                            0066h
001Bh                                                                       0067h
                                                                            0068h
001Ch Count Source Protect Mode Register                   CSPR             0069h
001Dh                                                                       006Ah
                                                                            006Bh
001Eh                                                                       006Ch
                                                                            006Dh
001Fh                                                                       006Eh
                                                                            006Fh
0020h                                                                       0070h
                                                                            0071h
0021h                                                                       0072h
                                                                            0073h
0022h                                                                       0074h
                                                                            0075h
0023h    High-Speed On-Chip Oscillator Control Register 0  FRA0             0076h
0024h    High-Speed On-Chip Oscillator Control Register 1  FRA1             0077h
0025h    High-Speed On-Chip Oscillator Control Register 2  FRA2             0078h
0026h                                                                       0079h
                                                                            007Ah
0027h                                                                       007Bh
                                                                            007Ch
0028h                                                                       007Dh
                                                                            007Eh
0029h                                                                       007Fh

002Ah

002Bh

002Ch

002Dh

002Eh

002Fh

0030h

0031h    Voltage Detection Register 1                      VCA1
0032h    Voltage Detection Register 2                      VCA2
0033h

0034h

0035h

0036h    Voltage Monitor 1 Circuit Control Register        VW1C
0037h    Voltage Monitor 2 Circuit Control Register        VW2C
0038h

0039h

003Ah

003Bh

003Ch

003Dh

003Eh

003Fh

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                                                                           B-1
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0080h                                                                             00C0h A/D Register                      AD         402
                                                                                   00C1h
0081h

0082h                                                                             00C2h

0083h                                                                             00C3h

0084h                                                                             00C4h

0085h                                                                             00C5h

0086h                                                                             00C6h

0087h                                                                             00C7h

0088h                                                                             00C8h

0089h                                                                             00C9h

008Ah                                                                             00CAh

008Bh                                                                             00CBh

008Ch                                                                             00CCh

008Dh                                                                             00CDh

008Eh                                                                             00CEh

008Fh                                                                             00CFh

0090h                                                                             00D0h

0091h                                                                             00D1h

0092h                                                                             00D2h

0093h                                                                             00D3h

0094h                                                                             00D4h A/D Control Register 2             ADCON2    402
                                                                                  00D5h
0095h

0096h                                                                             00D6h  A/D Control Register 0            ADCON0    401, 404, 407
                                                                                  00D7h  A/D Control Register 1            ADCON1    402, 405, 408
0097h                                                                             00D8h

0098h

0099h                                                                             00D9h

009Ah                                                                             00DAh

009Bh                                                                             00DBh

009Ch                                                                             00DCh

009Dh                                                                             00DDh

009Eh                                                                             00DEh

009Fh                                                                             00DFh

00A0h UART0 Transmit/Receive Mode Register                 U0MR         278       00E0h  Port P0 Register                  P0        55
                                                                                  00E1h  Port P1 Register
00A1h UART0 Bit Rate Register                              U0BRG        277       00E2h  Port P0 Direction Register        P1        55
                                                                                  00E3h  Port P1 Direction Register
00A2h UART0 Transmit Buffer Register                       U0TB         277       00E4h  Port P2 Register                  PD0       55
                                                                                  00E5h  Port P3 Register
00A3h                                                                             00E6h  Port P2 Direction Register        PD1       55
                                                                                  00E7h  Port P3 Direction Register
00A4h UART0 Transmit/Receive Control Register 0 U0C0                    279       00E8h  Port P4 Register                  P2        55
                                                                                  00E9h
00A5h UART0 Transmit/Receive Control Register 1 U0C1                    279                                                P3        55

00A6h UART0 Receive Buffer Register                        U0RB         277                                                PD2       55

00A7h                                                                                                                      PD3       55

00A8h UART1 Transmit/Receive Mode Register                 U1MR         278                                                P4        55

00A9h UART1 Bit Rate Register                              U1BRG        277

00AAh UART1 Transmit Buffer Register                       U1TB         277       00EAh Port P4 Direction Register         PD4       55
                                                                                  00EBh
00ABh

00ACh UART1 Transmit/Receive Control Register 0 U1C0                    279       00ECh Port P6 Register                   P6        55
                                                                                  00EDh
00ADh UART1 Transmit/Receive Control Register 1 U1C1                    279

00AEh UART1 Receive Buffer Register                        U1RB         277       00EEh Port P6 Direction Register         PD6       55
                                                                                  00EFh
00AFh

00B0h                                                                             00F0h

00B1h                                                                             00F1h

00B2h                                                                             00F2h

00B3h                                                                             00F3h

00B4h                                                                             00F4h

00B5h                                                                             00F5h UART1 Function Select Register     U1SR      280
                                                                                  00F6h
00B6h

00B7h                                                                             00F7h

00B8h    SS Control Register H/IIC Bus Control Register 1  SSCRH/ICCR1  295, 325  00F8h Port Mode Register                 PMR       56, 280, 301,
00B9h                                                      SSCRL/ICCR2  296, 326                                                           331
00BAh    SS Control Register L/IIC Bus Control Register 2  SSMR/ICMR    297, 327  00F9h  External Input Enable Register    INTEN           110
00BBh                                                      SSER/ICIER   298, 328  00FAh  INT Input Filter Select Register  INTF            111
         SS Mode Register/IIC Bus Mode Register 1                                 00FBh  Key Input Enable Register         KIEN            114
00BCh                                                      SSSR/ICSR    299, 329  00FCh  Pull-Up Control Register 0        PUR0             56
00BDh    SS Enable Register/IIC Bus Interrupt Enable       SSMR2/SAR    300, 330  00FDh  Pull-Up Control Register 1        PUR1             56
00BEh    Register                                          SSTDR/ICDRT  301, 330  00FEh
         SS Status Register/IIC Bus Status Register                               00FFh
00BFh                                                      SSRDR/       301, 331
         SS Mode Register 2/Slave Address Register         ICDRR

         SS Transmit Data Register/IIC Bus Transmit
         Data Register
         SS Receive Data Register/IIC Bus Receive
         Data Register

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                                                TRACR             131       0130h
0100h Timer RA Control Register                 TRAIOC     131, 134, 137,   0131h                                                      182, 196, 212,
                                                           139, 141, 144    0132h                                                      225, 235, 249
0101h Timer RA I/O Control Register             TRAMR             132       0133h                                                      182, 196, 213,
                                                TRAPRE            132       0134h                                                      226, 236, 250
0102h    Timer RA Mode Register                 TRA               133       0135h                                                      183, 197, 213
0103h    Timer RA Prescaler Register                                        0136h                                                      184, 198, 214,
0104h    Timer RA Register                      LINCR             357       0137h   Timer RD Start Register                  TRDSTR    226, 237, 250
0105h                                           LINST             358                                                                  199, 215, 227,
0106h    LIN Control Register                   TRBCR             148       0138h   Timer RD Mode Register                   TRDMR
0107h    LIN Status Register                    TRBOCR            148                                                                     238, 251
0108h    Timer RB Control Register              TRBIOC     149, 151, 155,   0139h   Timer RD PWM Mode Register               TRDPMR    199, 215, 227,
0109h    Timer RB One-Shot Control Register                   158, 163      013Ah   Timer RD Function Control Register       TRDFCR
010Ah    Timer RB I/O Control Register          TRBMR             149                                                                     238, 251
                                                TRBPRE            150       013Bh                                                      200, 216, 252
010Bh    Timer RB Mode Register                 TRBSC             150               Timer RD Output Master Enable Register 1 TRDOER1
010Ch    Timer RB Prescaler Register            TRBPR             150       013Ch                                                             185
010Dh    Timer RB Secondary Register                                                Timer RD Output Master Enable Register 2 TRDOER2
010Eh    Timer RB Primary                                                   013Dh                                                             185
010Fh                                                                       013Eh   Timer RD Output Control Register         TRDOCR
0110h    Timer RE Counter Data Register                                                                                      TRDDF0    186, 201, 216,
0111h    Timer RE Compare Data Register                                     013Fh   Timer RD Digital Filter Function Select  TRDDF1    228, 239, 253
0112h                                                                               Register 0                               TRDCR0
0113h    Timer RE Control Register 1                                        0140h   Timer RD Digital Filter Function Select               187, 202
0114h    Timer RE Control Register 2                                                Register 1                                            188, 203
0115h    Timer RE Count Source Select Register                              0141h   Timer RD Control Register 0                        189, 204, 217,
0116h                                                                       0142h                                                      229, 240, 254
0117h                                                                       0143h   Timer RD I/O Control Register A0         TRDIORA0  190, 205, 218,
0118h                                                                               Timer RD I/O Control Register C0         TRDIORC0  230, 241, 255
0119h                                                                       0144h   Timer RD Status Register 0               TRDSR0
011Ah                                                                                                                                         219
011Bh                                           TRESEC     270              0145h   Timer RD Interrupt Enable Register 0     TRDIER0
011Ch                                                                                                                                  190, 205, 219,
011Dh                                           TREMIN     270              0146h                                                      230, 242, 255
011Eh                                                                       0147h                                                      191, 206, 220,
011Fh                                                                       0148h   Timer RD PWM Mode Output Level Control TRDPOCR0    231, 242, 256
0120h                                                                       0149h   Register 0                                         191, 206, 220,
0121h                                                                       014Ah                                                      231, 242, 256
0122h                                           TRECR1     271              014Bh   Timer RD Counter 0                       TRD0      191, 206, 220,
0123h                                                                       014Ch
0124h                                           TRECR2     271              014Dh   Timer RD General Register A0             TRDGRA0      231, 256
0125h                                                                       014Eh                                                      191, 206, 220,
0126h                                           TRECSR     272              014Fh                                                      231, 242, 256
0127h                                                                       0150h                                                      186, 201, 216,
0128h                                                                               Timer RD General Register B0             TRDGRB0
0129h                                                                       0151h                                                             239
012Ah                                                                       0152h   Timer RD General Register C0             TRDGRC0      187, 202
012Bh                                                                       0153h                                                         188, 203
012Ch                                                                               Timer RD General Register D0             TRDGRD0   189, 204, 217,
012Dh                                                                       0154h                                                      229, 240, 254
012Eh                                                                               Timer RD Control Register 1              TRDCR1    190, 205, 218,
012Fh                                                                       0155h                                                      230, 241, 255
                                                                                    Timer RD I/O Control Register A1         TRDIORA1
                                                                            0156h   Timer RD I/O Control Register C1         TRDIORC1         219
                                                                            0157h   Timer RD Status Register 1               TRDSR1
                                                                            0158h                                                      190, 205, 219,
                                                                            0159h   Timer RD Interrupt Enable Register 1     TRDIER1          242
                                                                            015Ah
                                                                            015Bh   Timer RD PWM Mode Output Level Control TRDPOCR1    191, 206, 220,
                                                                            015Ch   Register 1                                         231, 242, 256
                                                                            015Dh                                                      191, 206, 220,
                                                                            015Eh   Timer RD Counter 1                       TRD1      231, 242, 256
                                                                            015Fh                                                      191, 206, 220,
                                                                                    Timer RD General Register A1             TRDGRA1   231, 242, 256
                                                                                                                                       191, 206, 220,
NOTE:                                                                               Timer RD General Register B1             TRDGRB1   231, 242, 256
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                                                                                    Timer RD General Register C1             TRDGRC1

                                                                                    Timer RD General Register D1             TRDGRD1

                                                                           019Fh

                                                                           B-3
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01A0h                                                                1340h                                             C0AFS         382
                                                                      1341h
01A1h                                                                                                                   CCLKR          78
                                                                                                                                   372, 373
01A2h                                                                 1342h    CAN0 Acceptance Filter Support Register
                                                                      1343h
01A3h                                                                 1344h

01A4h

01A5h                                                                 1345h
                                                                      1346h
01A6h                                                                 1347h

01A7h

01A8h                                                                 1348h
                                                                      1349h
01A9h                                                                 134Ah

01AAh

01ABh                                                                 134Bh
                                                                      134Ch
01ACh                                                                 134Dh

01ADh

01AEh                                                                 134Eh
                                                                      134Fh
01AFh                                                                 1350h

01B0h

01B1h                                                                 1351h
                                                                      1352h
01B2h                                                                 1353h

01B3h Flash Memory Control Register 4        FMR4      427

01B4h                                                                 1354h
                                                                      1355h
01B5h Flash Memory Control Register 1        FMR1      426            1356h

01B6h

01B7h Flash Memory Control Register 0        FMR0      425            1357h
                                                                      1358h
01B8h                                                                 1359h

01B9h

01BAh                                                                 135Ah
                                                                      135Bh
01BBh                                                                 135Ch

01FFh                                                                 135Dh
                                                                      135Eh
1300h    CAN0 Message Control Register 0     C0MCTL0   375            135Fh    CAN0 Clock Select Register
1301h    CAN0 Message Control Register 1
1302h    CAN0 Message Control Register 2     C0MCTL1   375            1360h    CAN0 Slot 0: Identifier/DLC
1303h    CAN0 Message Control Register 3                              1361h
1304h    CAN0 Message Control Register 4     C0MCTL2   375
1305h    CAN0 Message Control Register 5
1306h    CAN0 Message Control Register 6     C0MCTL3   375            1362h
1307h    CAN0 Message Control Register 7                              1363h
1308h    CAN0 Message Control Register 8     C0MCTL4   375            1364h
1309h    CAN0 Message Control Register 9
130Ah    CAN0 Message Control Register 10    C0MCTL5   375
130Bh    CAN0 Message Control Register 11
130Ch    CAN0 Message Control Register 12    C0MCTL6   375            1365h
130Dh    CAN0 Message Control Register 13                             1366h
130Eh    CAN0 Message Control Register 14    C0MCTL7   375            1367h    CAN0 Slot 0: Data Field
130Fh    CAN0 Message Control Register 15
1310h    CAN0 Control Register               C0MCTL8   375
1311h
1312h    CAN0 Status Register                C0MCTL9   375            1368h
1313h                                                                 1369h
1314h    CAN0 Slot Status Register           C0MCTL10  375            136Ah
1315h
1316h    CAN0 Interrupt Control Register     C0MCTL11  375
1317h
1318h    CAN0 Extended ID Register           C0MCTL12  375            136Bh
1319h                                                                 136Ch
131Ah    CAN0 Configuration Register         C0MCTL13  375            136Dh
131Bh
131Ch    CAN0 Receive Error Count Register   C0MCTL14  375
131Dh    CAN0 Transmit Error Count Register
131Eh                                        C0MCTL15  375            136Eh    CAN0 Slot 0: Time Stamp
131Fh                                                                 136Fh    CAN0 Slot 1: Identifier/DLC
                                             C0CTLR    376            1370h

                                             C0STR     377            1371h
                                                                      1372h
                                             C0SSTR    378            1373h

                                             C0ICR     379            1374h
                                                                      1375h
                                                                      1376h    CAN0 Slot 1: Data Field

                                             C0IDR     379            1377h
                                                                      1378h
                                             C0CONR    380            1379h

                                             C0RECR    381            137Ah
                                                                      137Bh

                                             C0TECR    381            137Ch
                                                                      137Dh
                                                                      137Eh    CAN0 Slot 1: Time Stamp

                                                                      137Fh

  133Fh

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                                                                      B-4
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1380h CAN0 Slot 2: Identifier/DLC                                     13C0h CAN0 Slot 6: Identifier/DLC

1381h                                                                 13C1h

1382h                                                                 13C2h

1383h                                                                 13C3h

1384h                                                                 13C4h

1385h                                                                 13C5h

1386h CAN0 Slot 2: Data Field                                         13C6h CAN0 Slot 6: Data Field

1387h                                                                 13C7h

1388h                                                                 13C8h

1389h                                                                 13C9h

138Ah                                                                 13CAh

138Bh                                                                 13CBh

138Ch                                                                 13CCh

138Dh                                                                 13CDh

138Eh CAN0 Slot 2: Time Stamp                                         13CEh CAN0 Slot 6: Time Stamp

138Fh                                                                 13CFh

1390h CAN0 Slot 3: Identifier/DLC                                     13D0h CAN0 Slot 7: Identifier/DLC

1391h                                                                 13D1h

1392h                                                                 13D2h

1393h                                                                 13D3h

1394h                                                                 13D4h

1395h                                                                 13D5h

1396h CAN0 Slot 3: Data Field                                         13D6h CAN0 Slot 7: Data Field

1397h                                                                 13D7h

1398h                                                                 13D8h

1399h                                                                 13D9h

139Ah                                                                 13DAh

139Bh                                                                 13DBh

139Ch                                                                 13DCh

139Dh                                                                 13DDh

139Eh CAN0 Slot 3: Time Stamp                                         13DEh CAN0 Slot 7: Time Stamp

139Fh                                      372, 373                   13DFh                                      372, 373

13A0h CAN0 Slot 4: Identifier/DLC                                     13E0h CAN0 Slot 8: Identifier/DLC

13A1h                                                                 13E1h

13A2h                                                                 13E2h

13A3h                                                                 13E3h

13A4h                                                                 13E4h

13A5h                                                                 13E5h

13A6h CAN0 Slot 4: Data Field                                         13E6h CAN0 Slot 8: Data Field

13A7h                                                                 13E7h

13A8h                                                                 13E8h

13A9h                                                                 13E9h

13AAh                                                                 13EAh

13ABh                                                                 13EBh

13ACh                                                                 13ECh

13ADh                                                                 13EDh

13AEh CAN0 Slot 4: Time Stamp                                         13EEh CAN0 Slot 8: Time Stamp

13AFh                                                                 13EFh

13B0h CAN0 Slot 5: Identifier/DLC                                     13F0h CAN0 Slot 9: Identifier/DLC

13B1h                                                                 13F1h

13B2h                                                                 13F2h

13B3h                                                                 13F3h

13B4h                                                                 13F4h

13B5h                                                                 13F5h

13B6h CAN0 Slot 5: Data Field                                         13F6h CAN0 Slot 9: Data Field

13B7h                                                                 13F7h

13B8h                                                                 13F8h

13B9h                                                                 13F9h

13BAh                                                                 13FAh

13BBh                                                                 13FBh

13BCh                                                                 13FCh

13BDh                                                                 13FDh

13BEh CAN0 Slot 5: Time Stamp                                         13FEh CAN0 Slot 9: Time Stamp

13BFh                                                                 13FFh

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                                                                      B-5
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1400h CAN0 Slot 10: Identifier/DLC                                    1440h CAN0 Slot 14: Identifier/DLC

1401h                                                                 1441h

1402h                                                                 1442h

1403h                                                                 1443h

1404h                                                                 1444h

1405h                                                                 1445h

1406h CAN0 Slot 10: Data Field                                        1446h CAN0 Slot 14: Data Field

1407h                                                                 1447h

1408h                                                                 1448h

1409h                                                                 1449h

140Ah                                                                 144Ah

140Bh                                                                 144Bh

140Ch                                                                 144Ch

140Dh                                                                 144Dh

140Eh CAN0 Slot 10: Time Stamp                                        144Eh CAN0 Slot 14: Time Stamp

140Fh                                                                 144Fh                                          372, 373

1410h CAN0 Slot 11: Identifier/DLC                                    1450h CAN0 Slot 15: Identifier/DLC

1411h                                                                 1451h

1412h                                                                 1452h

1413h                                                                 1453h

1414h                                                                 1454h

1415h                                                                 1455h

1416h CAN0 Slot 11: Data Field                                        1456h CAN0 Slot 15: Data Field

1417h                                                                 1457h

1418h                                                                 1458h

1419h                                                                 1459h

141Ah                                                                 145Ah

141Bh                                                                 145Bh

141Ch                                                                 145Ch

141Dh                                                                 145Dh

141Eh CAN0 Slot 11: Time Stamp                                        145Eh CAN0 Slot 15: Time Stamp

141Fh                                       372, 373                  145Fh

1420h CAN0 Slot 12: Identifier/DLC                                    1460h CAN0 Global Mask Register        C0GMR

1421h                                                                 1461h                                  C0LMAR
                                                                                                                                       374
1422h                                                                 1462h
                                                                                                             C0LMBR
1423h                                                                 1463h

1424h                                                                 1464h

1425h                                                                 1465h

1426h CAN0 Slot 12: Data Field                                        1466h CAN0 Local Mask A Register

1427h                                                                 1467h

1428h                                                                 1468h

1429h                                                                 1469h

142Ah                                                                 146Ah

142Bh                                                                 146Bh

142Ch                                                                 146Ch CAN0 Local Mask B Register

142Dh                                                                 146Dh

142Eh CAN0 Slot 12: Time Stamp                                        146Eh

142Fh                                                                 146Fh

1430h CAN0 Slot 13: Identifier/DLC                                    1470h

1431h                                                                 1471h
                                                                      1472h
1432h

1433h                                                                 1473h

1434h                                                                 1474h

1435h                                                                 1475h

1436h CAN0 Slot 13: Data Field

1437h                                                                 FFFFh Option Function Select Register  OFS     30, 124, 420

1438h

1439h

143Ah

143Bh

143Ch

143Dh

143Eh CAN0 Slot 13: Time Stamp

143Fh

NOTE:
      1. Blank columns are all reserved space. No access is allowed.

                                                                      B-6
R8C/22 Group, R8C/23 Group           REJ09B0251-0200
                                                  Rev.2.00
RENESAS MCU
                                            Aug 20, 2008

1. Overview

  This MCU is built using the high-performance silicon gate CMOS process using the R8C CPU core and is packaged
  in a 48-pin plastic molded LQFP. This MCU operates using sophisticated instructions featuring a high level of
  instruction efficiency. With 1 Mbyte of address space, it is capable of executing instructions at high speed. This MCU
  is equipped with one CAN module and suited to in-vehicle or FA networking.
  Furthermore, the data flash (1 KB x 2 blocks) is embedded in the R8C/23 Group.
  The difference between R8C/22 and R8C/23 Groups is only the existence of the data flash. Their peripheral functions
  are the same.

  1.1 Applications

      Automotive, etc.

Rev.2.00 Aug 20, 2008 Page 1 of 501
REJ09B0251-0200
R8C/22 Group, R8C/23 Group                                                                           1. Overview

1.2 Performance Overview

    Table 1.1 outlines the Functions and Specifications for R8C/22 Group and Table 1.2 outlines the Functions and
    Specifications for R8C/23 Group.

Table 1.1 Functions and Specifications for R8C/22 Group

                         Item                                               Specification

CPU              Number of fundamental instructions 89 instructions

                 Minimum instruction execution time 50 ns (f(XIN) = 20 MHz, VCC = 3.0 to 5.5 V)

                                                 100 ns (f(XIN) = 10 MHz, VCC = 2.7 to 5.5 V)

                 Operating mode                  Single-chip

                 Address space                   1 Mbyte

                 Memory capacity                 Refer to Table 1.3 Product Information for R8C/22 Group

Peripheral       Ports                           I/O ports: 41 pins, Input port: 3 pins

Function         Timers                          Timer RA: 8 bits x 1 channel,

                                                 Timer RB: 8 bits x 1 channel

                                                               (Each timer equipped with 8-bit prescaler)

                                                 Timer RD: 16 bits x 2 channel

                                                               (Circuits of input capture and output compare)

                                                 Timer RE: With compare match function

                 Serial interface                1 channel (UART0)

                                                 Clock synchronous I/O, UART

                                                 1 channel (UART1)

                                                 UART

                 Clock synchronous serial interface 1 channel

                                                 I2C bus interface(2), Clock synchronous serial I/O with chip

                                                 select

                 LIN module                      Hardware LIN: 1 channel

                                                 (timer RA, UART0)

                 CAN module                      1 channel with 2.0B specification: 16 slots

                 A/D converter                   10-bit A/D converter: 1 circuit, 12 channels

                 Watchdog timer                  15 bits x 1 channel (with prescaler)

                                                 Reset start selectable

                 Interrupt                       Internal: 14 sources, External: 6 sources, Software: 4 sources,

                                                 Priority level: 7 levels

                 Clock generation circuits       2 circuits

                                                 XIN clock generation circuit (with on-chip feedback resistor)

                                                 On-chip oscillator (high speed, low speed)

                                                 High-speed on-chip oscillator has frequency adjustment

                                                 function.

                 Oscillation stop detection      Stop detection of XIN clock oscillation

                 function

                 Voltage detection circuit       On-chip

                 Power-on reset circuit include  On-chip

Electric         Supply voltage                  VCC = 3.0 to 5.5 V (f(XIN) = 20 MHz)(D, J version)

Characteristics                                  VCC = 3.0 to 5.5 V (f(XIN) = 16 MHz)(K version)

                                                 VCC = 2.7 to 5.5 V (f(XIN) = 10 MHz)

                 Current consumption             Typ. 12.5 mA (VCC = 5 V, f(XIN) = 20 MHz, High-speed on-

                                                 chip oscillator stopping)

                                                 Typ. 6.0 mA (VCC = 5 V, f(XIN) = 10 MHz, High-speed on-chip

                                                 oscillator stopping)

Flash Memory Programming and erasure voltage VCC = 2.7 to 5.5 V

                 Programming and erasure         100 times

                 endurance

Operating Ambient Temperature                    -40 to 85C

                                                 -40 to 125C (option(1))

Package                                          48-pin mold-plastic LQFP

NOTES:
    1. When using options, be sure to inquire about the specification.
    2. I2C bus is a registered trademark of Koninklijke Philips Electronics N.V.

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R8C/22 Group, R8C/23 Group                                                                           1. Overview

Table 1.2 Functions and Specifications for R8C/23 Group

                         Item                                               Specification

CPU              Number of fundamental instructions 89 instructions

                 Minimum instruction execution time 50 ns (f(XIN) = 20 MHz, VCC = 3.0 to 5.5 V)

                                                 100 ns (f(XIN) = 10 MHz, VCC = 2.7 to 5.5 V)

                 Operating mode                  Single-chip

                 Address space                   1 Mbyte

                 Memory capacity                 Refer to Table 1.4 Product Information for R8C/23 Group

Peripheral       Ports                           I/O ports: 41 pins, Input port: 3 pins

Function         Timers                          Timer RA: 8 bits x 1 channel,

                                                 Timer RB: 8 bits x 1 channel

                                                               (Each timer equipped with 8-bit prescaler)

                                                 Timer RD: 16 bits x 2 channel

                                                               (Circuits of input capture and output compare)

                                                 Timer RE: With compare match function

                 Serial interface                1 channel (UART0)

                                                 Clock synchronous I/O, UART

                                                 1 channel (UART1)

                                                 UART

                 Clock synchronous serial interface 1 channel

                                                 I2C bus interface(2), Clock synchronous serial I/O with chip

                                                 select

                 LIN module                      Hardware LIN: 1 channel

                                                 (Timer RA, UART0)

                 CAN module                      1 channel with 2.0B specification: 16 slots

                 A/D converter                   10-bit A/D converter: 1 circuit, 12 channels

                 Watchdog timer                  15 bits x 1 channel (with prescaler)

                                                 Reset start selectable

                 Interrupts                      Internal: 14 sources, External: 6 sources, Software: 4 sources,

                                                 Priority level: 7 levels

                 Clock generation circuits       2 circuits

                                                 XIN clock generation circuit (with on-chip feedback resistor)

                                                 On-chip oscillator (high speed, low speed)

                                                 High-speed on-chip oscillator has frequency adjustment

                                                 function.

                 Oscillation stop detection      Stop detection of XIN clock oscillation

                 function

                 Voltage detection circuit       On-chip

                 Power-on reset circuit include  On-chip

Electric         Supply voltage                  VCC = 3.0 to 5.5 V (f(XIN) = 20 MHz)(D, J version)

Characteristics                                  VCC = 3.0 to 5.5 V (f(XIN) = 16 MHz)(K version)

                                                 VCC = 2.7 to 5.5 V (f(XIN) = 10 MHz)

                 Current consumption             Typ. 12.5 mA (VCC = 5 V, f(XIN) = 20 MHz, High-speed on-

                                                 chip oscillator stopping)

                                                 Typ. 6.0 mA (VCC = 5 V, f(XIN) = 10 MHz, High-speed on-chip

                                                 oscillator stopping)

Flash Memory Programming and erasure voltage VCC = 2.7 to 5.5 V

                 Programming and erasure         10,000 times (data flash)

                 endurance                       1,000 times (program ROM)

Operating Ambient Temperature                    -40 to 85C

                                                 -40 to 125C (option(1))

Package                                          48-pin mold-plastic LQFP

NOTES:
    1. When using options, be sure to inquire about the specification.
    2. I2C bus is a registered trademark of Koninklijke Philips Electronics N.V.

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REJ09B0251-0200
R8C/22 Group, R8C/23 Group                                                                                                1. Overview

   1.3 Block Diagram

        Figure 1.1 shows a Block Diagram.

                                               8  8              8                      6  33                          8

I/O port  Port P0                                 Port P1  Port P2              Port P3    Port P4  Port P6

                                 Timer                  A/D converter                           System clock
                            Timer RA (8 bits)                                                generation circuit
                            Timer RB (8 bits)     (10 bits 12 channels)
                                                                                                  XIN-XOUT
              Timer RD (16 bits 2 channels)                UART or                    High-speed on-chip oscillator
                                                  clock synchronous serial I/O          Low-speed on-chip oscillator
                            Timer RE (8 bits)
                                                      (8 bits 1 channel)                      CAN module
                           Watchdog timer                                                        (1 channel)
                                (15 bits)                    UART

Figure 1.1 Block Diagram                           (8 bits 1 channel)

                                                       I2C bus interface or
                                                  clock synchronous serial I/O

                                                          with chip select
                                                       (8 bits 1 channel)

                                                         LIN module
                                                          (1 channel)

                                                  R8C CPU core                   SB        Memory
                                                                                   USP
                                                    R0H R0L                        ISP               ROM(1)
                                                    R1H R1L                     INTB                 RAM(2)
                                                                                 PC
                                                            R2                     FLG              Multiplier
                                                            R3

                                                             A0
                                                             A1
                                                             FB

                                                                                NOTES:
                                                                                   1. ROM size depends on MCU type.
                                                                                   2. RAM size depends on MCU type.

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R8C/22 Group, R8C/23 Group                                        1. Overview

1.4 Product Information

    Table 1.3 lists Product Information for R8C/22 Group and Table 1.4 lists Product Information for R8C/23 Group.

Table 1.3 Product Information for R8C/22 Group                    Current of Aug. 2008

       Type No.   ROM Capacity       RAM Capacity Package Type               Remarks
R5F21226DFP      32 Kbytes                                      D version Flash memory
R5F21227DFP      48 Kbytes           2 Kbytes   PLQP0048KB-A
R5F21228DFP      64 Kbytes                                                         version
R5F21226JFP      32 Kbytes           2.5 Kbytes PLQP0048KB-A    J version
R5F21227JFP      48 Kbytes
R5F21228JFP      64 Kbytes           3 Kbytes   PLQP0048KB-A    K version
R5F2122AJFP      96 Kbytes
R5F2122CJFP      128 Kbytes(1)       2 Kbytes   PLQP0048KB-A
R5F21226KFP      32 Kbytes
R5F21227KFP      48 Kbytes           2.5 Kbytes PLQP0048KB-A
R5F21228KFP      64 Kbytes
R5F2122AKFP      96 Kbytes           3 Kbytes   PLQP0048KB-A
R5F2122CKFP      128 Kbytes(1)
                                     5 Kbytes   PLQP0048KB-A

                                     6 Kbytes   PLQP0048KB-A

                                     2 Kbytes   PLQP0048KB-A

                                     2.5 Kbytes PLQP0048KB-A

                                     3 Kbytes   PLQP0048KB-A

                                     5 Kbytes   PLQP0048KB-A

                                     6 Kbytes   PLQP0048KB-A

NOTE:
    1. Do not use addresses 20000h to 23FFFh because these areas are used for the emulator debugger.
        Refer to 24. Notes on Emulator Debugger.

Part number R 5 F 21 22 6 J XXX FP

                                                Package type:
                                                   FP: PLQP0048KB-A
                                                        (0.5 mm pin-pitch, 7 mm square body)

                                                ROM number

                                                Classification
                                                   D: Operating ambient temperature -40C to 85C (D version)
                                                   J: Operating ambient temperature -40C to 85C (J version)
                                                   K: Operating ambient temperature -40C to 125C (K version)

                                                ROM capacity
                                                   6: 32 KB
                                                   7: 48 KB
                                                   8: 64 KB
                                                   A: 96 KB
                                                   C: 128 KB

                                                R8C/22 Group

                                                R8C/2x Series

                                                Memory type
                                                   F: Flash memory version

                                                Renesas MCU

                                                Renesas semiconductors

Figure 1.2 Type Number, Memory Size, and Package of R8C/22 Group

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R8C/22 Group, R8C/23 Group                                             1. Overview

Table 1.4 Product Information for R8C/23 Group                         Current of Aug. 2008

       Type No.           ROM Capacity      RAM Capacity Package Type         Remarks
                 Program ROM Data Flash                                D version Flash
R5F21236DFP      32 Kbytes 1 Kbyte X 2      2 Kbytes    PLQP0048KB-A
R5F21237DFP      48 Kbytes 1 Kbyte X 2      2.5 Kbytes  PLQP0048KB-A                  memory
R5F21238DFP      64 Kbytes 1 Kbyte X 2      3 Kbytes    PLQP0048KB-A                  version
R5F21236JFP      32 Kbytes 1 Kbyte X 2      2 Kbytes    PLQP0048KB-A   J version
R5F21237JFP      48 Kbytes 1 Kbyte X 2      2.5 Kbytes  PLQP0048KB-A
R5F21238JFP      64 Kbytes 1 Kbyte X 2      3 Kbytes    PLQP0048KB-A   K version
R5F2123AJFP      96 Kbytes 1 Kbyte X 2      5 Kbytes    PLQP0048KB-A
R5F2123CJFP      128 Kbytes(1) 1 Kbyte X 2  6 Kbytes    PLQP0048KB-A
R5F21236KFP      32 Kbytes 1 Kbyte X 2      2 Kbytes    PLQP0048KB-A
R5F21237KFP      48 Kbytes 1 Kbyte X 2      2.5 Kbytes  PLQP0048KB-A
R5F21238KFP      64 Kbytes 1 Kbyte X 2      3 Kbytes    PLQP0048KB-A
R5F2123AKFP      96 Kbytes 1 Kbyte X 2      5 Kbytes    PLQP0048KB-A
R5F2123CKFP      128 Kbytes(1) 1 Kbyte X 2  6 Kbytes    PLQP0048KB-A

NOTE:
    1. Do not use addresses 20000h to 23FFFh because these areas are used for the emulator debugger.
        Refer to 24. Notes on Emulator Debugger.

Part number R 5 F 21 23 6 J XXX FP

                                                Package type:
                                                   FP: PLQP0048KB-A
                                                        (0.5 mm pin-pitch, 7 mm square body)

                                                ROM number

                                                Classification
                                                   D: Operating ambient temperature -40C to 85C (D version)
                                                   J: Operating ambient temperature -40C to 85C (J version)
                                                   K: Operating ambient temperature -40C to 125C (K version)

                                                ROM capacity
                                                   6: 32 KB
                                                   7: 48 KB
                                                   8: 64 KB
                                                   A: 96 KB
                                                   C: 128 KB

                                                R8C/23 Group

                                                R8C/2x Series

                                                Memory type
                                                   F: Flash memory version

                                                Renesas MCU

                                                Renesas semiconductors

Figure 1.3 Type Number, Memory Size, and Package of R8C/23 Group

Rev.2.00 Aug 20, 2008 Page 6 of 501
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R8C/22 Group, R8C/23 Group                                                                                                                                                                          1. Overview

   1.5 Pin Assignments                                                                                        P1_2/KI2/AN10  P6_7/INT3/RXD1  P6_6/INT2/TXD1

        Figure 1.4 shows Pin Assignments (Top View).

              Pin assignments (top view)

               P0_7/AN0       P6_3      P6_4          P6_5  P3_0/TRAO  P3_1/TRBO  P1_0/KI0/AN8  P1_1/KI1/AN9                                                 P4_5/INT0

               36             35        34            33    32         31         30            29            28             27              26              25

P0_6/AN1   37                                                                                                                                                              24  P1_3/KI3/AN11

P0_5/AN2   38                                                                                                                                                              23  P1_4/TXD0

P0_4/AN3   39                                                                                                                                                              22  P1_5/RXD0/(TRAIO)/(INT1)(2)

P4_2/VREF  40                                                                                                                                                              21  P1_6/CLK0

P6_0/TREO  41                                                                                                                                                              20  P1_7/TRAIO/INT1

P6_2/CRX0  42                                         R8C/22 Group,                                                                                                        19  P2_0/TRDIOA0/TRDCLK
                                                      R8C/23 Group
P6_1/CTX0  43                                                                                                                                                              18  P2_1/TRDIOB0

P0_3/AN4   44                                                                                                                                                              17  P2_2/TRDIOC0

P0_2/AN5   45                                                                                                                                                              16  P2_3/TRDIOD0

P0_1/AN6   46                                                                                                                                                              15  P2_4/TRDIOA1

P0_0/AN7   47                                                                                                                                                              14  P2_5/TRDIOB1

P3_7/SSO   48                                                                                                                                                              13  P2_6/TRDIOC1

               1              2         3             4     5          6          7             8             9              10              11              12

               P3_5/SCL/SSCK  P3_3/SSI  P3_4/SDA/SCS  MODE  P4_3       P4_4       RESET         (1)P4_7/XOUT  VSS/AVSS       P4_6/XIN        VCC/AVCC        P2_7/TRDIOD1

                                                                                                                             Package: PLQP0048KB-A

NOTES:                                                                                                                                                                     0.5 mm pin pitch, 7 mm square body

1. P4_7 is an input-only port.

2. Can be assigned to the pin in parentheses by a program.

3. Confirm the pin 1 position on the package by referring to the package dimensions.

Figure 1.4 Pin Assignments (Top View)

Rev.2.00 Aug 20, 2008 Page 7 of 501
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R8C/22 Group, R8C/23 Group                                                                          1. Overview

1.6 Pin Functions

    Table 1.5 lists the Pin Functions and Table 1.6 lists the Pin Name Information by Pin Number.

Table 1.5 Pin Functions

          Type                Symbol       I/O Type                           Description

Power Supply Input    VCC                  I         Apply 2.7 V to 5.5 V to the VCC pin. Apply 0 V to the
                      VSS
                                                     VSS pin.

Analog Power Supply AVCC, AVSS             I         Applies the power supply for the A/D converter. Connect
Input
                                                     a capacitor between AVCC and AVSS.

Reset Input           RESET                I         Input "L" on this pin resets the MCU.

MODE                  MODE                 I         Connect this pin to VCC via a resistor.

XIN Clock Input       XIN                  I         These pins are provided for the XIN clock generation
XIN Clock Output      XOUT
                                           O circuit I/O. Connect a ceramic resonator or a crystal
                                                    oscillator between the XIN and XOUT pins. To use an

                                                     externally derived clock, input it to the XIN pin and leave

                                                     the XOUT pin open.

INT Interrupt Input   INT0 to INT3         I         INT interrupt input pins.

                                                     INT0 Timer RD input pins.

                                                     INT1 Timer RA input pins.

Key Input Interrupt   KI0 to KI3           I         Key input interrupt input pins.

Timer RA              TRAIO                I/O Timer RA I/O pin.

                      TRAO                 O Timer RA output pin.

Timer RB              TRBO                 O Timer RB output pin.

Timer RD              TRDIOA0, TRDIOA1,    I/O Timer RD I/O ports.
                      TRDIOB0, TRDIOB1,
                      TRDIOC0, TRDIOC1,
                      TRDIOD0, TRDIOD1

                      TRDCLK               I         External clock input pin.

Timer RE              TREO                 O Divided clock output pin.

Serial Interface      CLK0                 I/O Transfer clock I/O pin.

                      RXD0, RXD1           I         Serial data input pins.

                      TXD0, TXD1           O Serial data output pins.

I2C Bus Interface     SCL                  I/O Clock I/O pin.

                      SDA                  I/O Data I/O pin.

Clock Synchronous     SSI                  I/O Data I/O pin.
Serial I/O with Chip  SCS                  I/O Chip-select signal I/O pin.
Select                SSCK                 I/O Clock I/O pin.

                      SSO                  I/O Data I/O pin.

CAN Module            CRX0                 I         CAN data input pin.

                      CTX0                 O CAN data output pin.

Reference Voltage Input VREF               I         Reference voltage input pin to A/D converter.

A/D Converter         AN0 to AN11          I         Analog input pins to A/D converter.

I/O Port              P0_0 to P0_7,        I/O CMOS I/O ports. Each port contains an input/output
                      P1_0 to P1_7,                  select direction register, allowing each pin in that port to
                      P2_0 to P2_7,                  be directed for input or output individually.
                      P3_0, P3_1,                    Any port set to input can select whether to use a pull-up
                      P3_3 to P3_5, P3_7,            resistor or not by a program.
                      P4_3 to P4_5,
                      P6_0 to P6_7

Input Port            P4_2, P4_6, P4_7     I         Input only ports.

I: Input O: Output            I/O: Input and output

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R8C/22 Group, R8C/23 Group                                                                         1. Overview

Table 1.6 Pin Name Information by Pin Number

                                       I/O Pin Functions for of Peripheral Modules

   Pin                                                          Clock
Number
        Control Pin  Port   Interrupt  Timer             Serial Synchronous I2C Bus CAN                A/D
                                                       Interface Serial I/O with Interface Module  Converter
                     P3_5     INT1
                     P3_3   (INT1)(1)                           Chip Select                          AN11
                     P3_4                                                                            AN10
1                              KI3                              SSCK         SCL                      AN9
2                    P4_3     INT0                                                                    AN8
3                    P4_4     INT2                              SSI
                              INT3                                                                    AN0
                     P4_7      KI2                              SCS          SDA                      AN1
                               KI1                                                                    AN2
4       MODE         P4_6      KI0                                                                    AN3

5                    P2_7                                                                             AN4
                     P2_6                                                                             AN5
6                    P2_5                                                                             AN6
                     P2_4                                                                             AN7
7       RESET        P2_3
                     P2_2
8       XOUT         P2_1
                     P2_0
9 VSS/AVSS           P1_7
                     P1_6
10      XIN          P1_5
                     P1_4
11 VCC/AVCC          P1_3
                     P4_5
12                   P6_6                  TRDIOD1
                     P6_7                  TRDIOC1
13                   P1_2                   TRDIOB1
                     P1_1                   TRDIOA1
14                   P1_0                  TRDIOD0
                     P3_1                  TRDIOC0
15                   P3_0                   TRDIOB0
                     P6_5              TRDIOA0/TRDCLK
16                   P6_4
                     P6_3                    TRAIO
17                   P0_7
                     P0_6                  (TRAIO)(1)
18                   P0_5
                     P0_4
19                   P4_2
                     P6_0
20                   P6_2
                     P6_1
21                   P0_3                              CLK0
22                   P0_2                              RXD0
                     P0_1
23                   P0_0                              TXD0
24                   P3_7

25                                     INT0

26                                                     TXD1
                                                       RXD1
27

28

29

30

31                                     TRBO
                                       TRAO
32

33

34

35

36

37

38

39

40      VREF

41                                     TREO

42                                                                                  CRX0
                                                                                    CTX0
43

44

45

46

47

48                                                              SSO

NOTE:
    1. Can be assigned to the pin in parentheses by a program.

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R8C/22 Group, R8C/23 Group                                                       2. Central Processing Unit (CPU)

2. Central Processing Unit (CPU)

  Figure 2.1 shows the CPU Registers. The CPU contains 13 registers. Of these, R0, R1, R2, R3, A0, A1, and FB
  comprise a register bank. Two sets of register banks are provided.

b31                                  b15         b8b7                    b0

                     R2              R0H(high-order of R0) R0L(low-order of R0)
                     R3
                                     R1H(high-order of R1) R1L(low-order of R1)

                                                 R2                               Data registers(1)

                                                 R3                              Address registers(1)
                                                 A0                              Frame base registers(1)

                                                 A1
                                                 FB

                            b19      b15                                 b0

                            INTBH                INTBL                           Interrupt table register
                                                                                 Program counter
                            The 4-high order bits of INTB are INTBH and
                            the 16-low order bits of INTB are INTBL.

                            b19                                          b0

                                          PC

                                     b15                                 b0

                                                 USP                             User stack pointer

                                                 ISP                             Interrupt stack pointer

                                                 SB                              Static base register

                                     b15                                 b0

                                                 FLG                             Flag register

                         b15              b8 b7                          b0      Carry flag
                                                                                 Debug flag
                                IPL       U I OB S ZDC                           Zero flag
                                                                                 Sign flag
                                                                                 Register bank select flag
                                                                                 Overflow flag
                                                                                 Interrupt enable flag
                                                                                 Stack pointer select flag
                                                                                 Reserved area
                                                                                 Processor interrupt priority level
                                                                                 Reserved area

NOTE:
    1. A register bank comprises these registers. Two sets of register banks are provided.

Figure 2.1 CPU Registers

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2.1 Data Registers (R0, R1, R2 and R3)

    R0 is a 16-bit register for transfer, arithmetic, and logic operations. The same applies to R1 to R3.
    R0 can be split into high-order bit (R0H) and low-order bit (R0L) to be used separately as 8-bit data registers. The
    same applies to R1H and R1L as R0H and R0L. R2 can be combined with R0 to be used as a 32-bit data register
    (R2R0). The same applies R3R1 as R2R0.

2.2 Address Registers (A0 and A1)

    A0 is a 16-bit register for address register indirect addressing and address register relative addressing. They also
    are used for transfer, arithmetic and logic operations. The same applies to A1 as A0.
    A1 can be combined with A0 to be used a 32-bit address register (A1A0).

2.3 Frame Base Register (FB)

    FB is a 16-bit register for FB relative addressing.

2.4 Interrupt Table Register (INTB)

    INTB, a 20-bit register, indicates the start address of an interrupt vector table.

2.5 Program Counter (PC)

    PC, 20 bits wide, indicates the address of an instruction to be executed.

2.6 User Stack Pointer (USP) and Interrupt Stack Pointer (ISP)

    The stack pointer (SP), USP and ISP, are 16 bits wide each.
    The U flag of FLG is used to switch between USP and ISP.

2.7 Static Base Register (SB)

    SB is a 16-bit register for SB relative addressing.

2.8 Flag Register (FLG)

    FLG is a 11-bit register indicating the CPU status.

2.8.1 Carry Flag (C)

        The C flag retains a carry, borrow, or shift-out bit that has occurred in the arithmetic and logic unit.

2.8.2 Debug Flag (D)

        The D flag is for debug only. Set to 0.

2.8.3 Zero Flag (Z)

        The Z flag is set to 1 when an arithmetic operation resulted in 0; otherwise, 0.

2.8.4 Sign Flag (S)

        The S flag is set to 1 when an arithmetic operation resulted in a negative value; otherwise, 0.

2.8.5 Register Bank Select Flag (B)

        The register bank 0 is selected when the B flag is 0. The register bank 1 is selected when this flag is set to 1.

2.8.6 Overflow Flag (O)

        The O flag is set to 1 when the operation resulted in an overflow; otherwise, 0.

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R8C/22 Group, R8C/23 Group            2. Central Processing Unit (CPU)

2.8.7 Interrupt Enable Flag (I)

      The I flag enables a maskable interrupt.
      An interrupt is disabled when the I flag is set to 0, and are enabled when the I flag is set to 1. The I flag is set to
      0 when an interrupt request is acknowledged.

2.8.8 Stack Pointer Select Flag (U)

      ISP is selected when the U flag is set to 0; USP is selected when the U flag is set to 1.
      The U flag is set to 0 when a hardware interrupt request is acknowledged or the INT instruction of software
      interrupt numbers. 0 to 31 is executed.

2.8.9 Processor Interrupt Priority Level (IPL)

      IPL, 3 bits wide, assigns processor interrupt priority levels from level 0 to level 7.
      If a requested interrupt has greater priority than IPL, the interrupt is enabled.

2.8.10 Reserved Bit

      If necessary, set to 0. When read, the content is undefined.

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R8C/22 Group, R8C/23 Group                                                                                                        3. Memory

3. Memory

  3.1 R8C/22 Group

      Figure 3.1 shows a Memory Map of R8C/22 Group. The R8C/22 Group has 1 Mbyte of address space from
      address 00000h to FFFFFh.
      The internal ROM is allocated lower addresses, beginning with address 0FFFFh. For example, a 48-Kbyte internal
      ROM is allocated addresses 04000h to 0FFFFh.
      The fixed interrupt vector table is allocated addresses 0FFDCh to 0FFFFh. They store the starting address of each
      interrupt routine.
      The internal RAM is allocated higher addresses, beginning with address 00400h. For example, a 2.5-Kbyte
      internal RAM is allocated addresses 00400h to 00DFFh. The internal RAM is used not only for storing data but
      also for calling subroutines and as stacks when interrupt requests are acknowledged.
      Special function registers (SFR) are allocated addresses 00000h to 002FFh and 01300h to 0147Fh (SFR area for
      CAN). The peripheral function control registers are allocated here. All addresses within the SFR, which have
      nothing allocated are reserved for future user and cannot be accessed by users.

00000h           SFR
002FFh   (Refer to 4. Special
         Function Registers

                 (SFRs))

00400h

                          Internal RAM

0XXXXh   Reserved area(1)                           0FFDCh                            Undefined instruction
01300h                                             0FFFFh                                    Overflow
02000h    Internal RAM
03000h                                                                                  BRK instruction
0SSSSh     Internal ROM                                                                   Address match
         (program ROM)
0YYYYh   Internal ROM(3)                                                                    Single step
         (program ROM)                                            Watchdog timeroscillation stop detectionvoltage detection
0FFFFh
ZZZZZh                                                                                    Address break
FFFFFh                                                                                      (Reserved)
                                                                                                Reset

NOTES:
   1. SFR area for CAN is allocated addresses 01300h to 0147Fh.
   2. The blank regions are reserved. Do not access locations in these regions.
   3. Do not use addresses 20000h to 23FFFh because these areas are used for the emulator debugger. Refer to 24. Notes on
       Emulator Debugger.

                                                    Internal ROM                      Internal RAM

Part Number                             Size Address 0YYYYh Address ZZZZZh Size Address 0XXXXh Address 0SSSSh

R5F21226DFP, R5F21226JFP, R5F21226KFP 32 Kbytes     08000h        -       2 Kbytes    00BFFh                                   -

R5F21227DFP, R5F21227JFP, R5F21227KFP 48 Kbytes     04000h        -       2.5 Kbytes  00DFFh                                   -

R5F21228DFP, R5F21228JFP, R5F21228KFP 64 Kbytes     04000h        13FFFh  3 Kbytes    00FFFh                                   -

R5F2122AJFP, R5F2122AKFP                96 Kbytes   04000h        1BFFFh  5 Kbytes    00FFFh                                   037FFh

R5F2122CJFP, R5F2122CKFP                128 Kbytes  04000h        23FFFh  6 Kbytes    00FFFh                                   03BFFh

Figure 3.1 Memory Map of R8C/22 Group

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R8C/22 Group, R8C/23 Group                                                                                                        3. Memory

3.2 R8C/23 Group

    Figure 3.2 shows a Memory Map of R8C/23 Group. The R8C/23 Group has 1 Mbyte of address space from
    address 00000h to FFFFFh.
    The internal ROM (program ROM) is allocated lower addresses, beginning with address 0FFFFh. For example, a
    48-Kbyte internal ROM is allocated addresses 04000h to 0FFFFh.
    The fixed interrupt vector table is allocated addresses 0FFDCh to 0FFFFh. They store the starting address of each
    interrupt routine.
    The internal ROM (data flash) is allocated addresses 02400h to 02BFFh.
    The internal RAM is allocated higher addresses, beginning with address 00400h. For example, a 2.5-Kbyte
    internal RAM is allocated addresses 00400h to 00DFFh. The internal RAM is used not only for storing data but
    also for calling subroutines and as stacks when interrupt requests are acknowledged.
    Special function registers (SFR) are allocated addresses 00000h to 002FFh and 01300h to 0147Fh (SFR area for
    CAN). The peripheral function control registers are allocated them. All addresses within the SFR, which have
    nothing allocated are reserved for future use and cannot be accessed by users.

00000h               SFR
002FFh       (Refer to 4. Special
             Function Registers

                     (SFRs))

00400h

                          Internal RAM

0XXXXh       Reserved area(2)                       0FFDCh                            Undefined instruction
01300h                                             0FFFFh                                    Overflow
02000h        Internal ROM
02400h        (data flash)(1)                                                           BRK instruction
                                                                                          Address match
02BFFh         Internal RAM
03000h                                                                                     Single step
0SSSSh         Internal ROM                                       Watchdog timeroscillation stop detectionvoltage detection
0YYYYh       (program ROM)
             Internal ROM(4)                                                              Address break
0FFFFh       (program ROM)                                                                  (Reserved)
                                                                                                Reset
ZZZZZh

FFFFFh

NOTES:
   1. Data flash block A (1 Kbyte) and B (1 Kbyte) are shown.
   2. SFR area for CAN is allocated addresses 01300h to 0147Fh.
   3. The blank regions are reserved. Do not access locations in these regions.
   4. Do not use addresses 20000h to 23FFFh because these areas are used for the emulator debugger. Refer to 24. Notes on
       Emulator Debugger.

                                                    Internal ROM                      Internal RAM

Part Number                             Size Address 0YYYYh Address ZZZZZh Size Address 0XXXXh Address 0SSSSh

R5F21236DFP, R5F21236JFP, R5F21236KFP 32 Kbytes     08000h        -       2 Kbytes    00BFFh                                   -

R5F21237DFP, R5F21237JFP, R5F21237KFP 48 Kbytes     04000h        -       2.5 Kbytes  00DFFh                                   -

R5F21238DFP, R5F21238JFP, R5F21238KFP 64 Kbytes     04000h        13FFFh  3 Kbytes    00FFFh                                   -

R5F2123AJFP, R5F2123AKFP                96 Kbytes   04000h        1BFFFh  5 Kbytes    00FFFh                                   037FFh

R5F2123CJFP, R5F2123CKFP                128 Kbytes  04000h        23FFFh  6 Kbytes    00FFFh                                   03BFFh

Figure 3.2 Memory Map of R8C/23 Group

Rev.2.00 Aug 20, 2008 Page 14 of 501
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R8C/22 Group, R8C/23 Group                                                             4. Special Function Registers (SFRs)

4. Special Function Registers (SFRs)

  An SFR (special function register) is a control register for a peripheral function.
  Table 4.1 to Table 4.13 list the SFR Information.

Table 4.1 SFR Information (1)(1)

Address                                                    Register                          Symbol  After reset
0000h
0001h   Processor Mode Register 0                                                     PM0           00h
0002h   Processor Mode Register 1                                                     PM1           00h
0003h   System Clock Control Register 0                                               CM0           01101000b
0004h   System Clock Control Register 1                                               CM1           00100000b
0005h
0006h   Protect Register                                                              PRCR          00h
0007h   Oscillation Stop Detection Register
0008h   Watchdog Timer Reset Register                                                 OCD           00000100b
0009h   Watchdog Timer Start Register                                                 WDTR          XXh
000Ah   Watchdog Timer Control Register                                               WDTS          XXh
000Bh   Address Match Interrupt Register 0                                            WDC           00X11111b
000Ch                                                                                 RMAD0         00h
000Dh   Address Match Interrupt Enable Register                                                     00h
000Eh   Address Match Interrupt Register 1                                            AIER          00h
000Fh                                                                                 RMAD1         00h
0010h   Count Source Protect Mode Register                                                          00h
0011h                                                                                               00h
0012h                                                                                               00h
0013h
0014h                                                                                 CSPR          00h
0015h                                                                                               10000000b(8)
0016h
0017h
0018h
0019h
001Ah
001Bh
001Ch

001Dh    High-Speed On-Chip Oscillator Control Register 0                              FRA0          00h
001Eh    High-Speed On-Chip Oscillator Control Register 1                              FRA1          When shipping
001Fh    High-Speed On-Chip Oscillator Control Register 2                              FRA2          00h
0020h
0021h
0022h
0023h
0024h
0025h
0026h

0030h    Voltage Detection Register 1(2)                                               VCA1          00001000b
0031h    Voltage Detection Register 2(6)                                               VCA2          00h(3)
0032h                                                                                                01000000b(4)
         Voltage Monitor 1 Circuit Control Register(7)                                 VW1C
0033h    Voltage Monitor 2 Circuit Control Register(5)                                 VW2C          0000X000b(3)
0034h                                                                                                0100X001b(4)
0035h                                                                                                00h
0036h

0037h
0038h
0039h

     003Fh

X: Undefined
NOTES:

     1. The blank regions are reserved. Do not access locations in these regions.
     2. Software reset, watchdog timer reset, and voltage monitor 2 reset do not affect this register.
     3. The LVD0ON bit in the OFS register is set to 1.
     4. Power-on reset, voltage monitor 1 reset or the LVD0ON bit in the OFS register is set to 0.
     5. Software reset, watchdog timer reset, and voltage monitor 2 reset do not affect b2 and b3.
     6. Software reset, watchdog timer reset, and voltage monitor 2 reset do not affect b7.
     7. Software reset, the watchdog timer rest, and the voltage monitor 2 reset do not affect other than the b0 and b6.
     8. The CSPROINI bit in the OFS register is 0.

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R8C/22 Group, R8C/23 Group                                                         4. Special Function Registers (SFRs)

Table 4.2 SFR Information (2)(1)

Address                                                    Register                Symbol       After reset
0040h
0041h   CAN0 Wake Up Interrupt Control Register                                   C01WKIC      XXXXX000b
0042h   CAN0 Successful Reception Interrupt Control Register                      C0RECIC      XXXXX000b
0043h   CAN0 Successful Transmission Interrupt Control Register                   C0TRMIC      XXXXX000b
0044h   CAN0 State/Error Interrupt Control Register                               C01ERRIC     XXXXX000b
0045h
0046h   Timer RD0 Interrupt Control Register                                      TRD0IC       XXXXX000b
0047h   Timer RD1 Interrupt Control Register                                      TRD1IC       XXXXX000b
0048h   Timer RE Interrupt Control Register                                       TREIC        XXXXX000b
0049h
004Ah   Key Input Interrupt Control Register                                      KUPIC        XXXXX000b
004Bh   A/D Conversion Interrupt Control Register                                 ADIC         XXXXX000b
004Ch   SSU Interrupt Control Register/IIC Bus Interrupt Control Register(2)      SSUIC/IICIC  XXXXX000b
004Dh
004Eh   UART0 Transmit Interrupt Control Register                                 S0TIC        XXXXX000b
004Fh   UART0 Receive Interrupt Control Register                                  S0RIC        XXXXX000b
         UART1 Transmit Interrupt Control Register                                 S1TIC        XXXXX000b
0050h   UART1 Receive Interrupt Control Register                                  S1RIC        XXXXX000b
0051h   INT2 Interrupt Control Register                                           INT2IC       XX00X000b
0052h   Timer RA Interrupt Control Register                                       TRAIC        XXXXX000b
0053h
0054h   Timer RB Interrupt Control Register                                       TRBIC        XXXXX000b
0055h   INT1 Interrupt Control Register                                           INT1IC       XX00X000b
0056h   INT3 Interrupt Control Register                                           INT3IC       XX00X000b
0057h
0058h   INT0 Interrupt Control Register                                           INT0IC       XX00X000b
0059h
005Ah
005Bh
005Ch
005Dh
005Eh
005Fh
0060h
0061h
0062h
0063h
0064h
0065h
0066h
0067h
0068h
0069h
006Ah
006Bh
006Ch
006Dh
006Eh
006Fh
0070h
0071h
0072h
0073h
0074h
0075h
0076h
0077h
0078h
0079h
007Ah
007Bh
007Ch
007Dh
007Eh
007Fh

X: Undefined
NOTES:

     1. The blank regions are reserved. Do not access locations in these regions.
     2. Selected by the IICSEL bit in the PMR register.

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R8C/22 Group, R8C/23 Group                                                         4. Special Function Registers (SFRs)

Table 4.3 SFR Information (3)(1)

Address                                                    Register                Symbol       After reset
0080h
0081h   UART0 Transmit/Receive Mode Register                                      U0MR         00h
0082h   UART0 Bit Rate Register                                                   U0BRG        XXh
0083h   UART0 Transmit Buffer Register                                            U0TB         XXh
0084h   UART0 Transmit/Receive Control Register 0                                              XXh
0085h   UART0 Transmit/Receive Control Register 1                                 U0C0         00001000b
0086h   UART0 Receive Buffer Register                                             U0C1         00000010b
0087h   UART1 Transmit/Receive Mode Register                                      U0RB         XXh
0088h   UART1 Bit Rate Register                                                                XXh
0089h   UART1 Transmit Buffer Register                                            U1MR         00h
008Ah   UART1 Transmit/Receive Control Register 0                                 U1BRG        XXh
008Bh   UART1 Transmit/Receive Control Register 1                                 U1TB         XXh
008Ch   UART1 Receive Buffer Register                                                          XXh
008Dh                                                                             U1C0         00001000b
008Eh   SS Control Register H/IIC Bus Control Register 1(2)                       U1C1         00000010b
008Fh   SS Control Register L/IIC Bus Control Register 2(2)                       U1RB         XXh
0090h   SS Mode Register/IIC Bus Mode Register 1(2)                                            XXh
0091h   SS Enable Register/IIC Bus Interrupt Enable Register(2)
0092h   SS Status Register/IIC Bus Status Register(2)                             SSCRH/ICCR1  00h
0093h   SS Mode Register 2/Slave Address Register(2)                              SSCRL/ICCR2  01111101b
0094h   SS Transmit Data Register/IIC Bus Transmit Data Register(2)               SSMR/ICMR    00011000b
0095h   SS Receive Data Register/IIC Bus Receive Data Register(2)                 SSER/ICIER   00h
0096h                                                                             SSSR/ICSR    00h/0000X000b
0097h                                                                             SSMR2/SAR    00h
0098h                                                                             SSTDR/ICDRT  FFh
0099h                                                                             SSRDR/ICDRR  FFh
009Ah
009Bh
009Ch
009Dh
009Eh
009Fh
00A0h
00A1h
00A2h
00A3h
00A4h
00A5h
00A6h
00A7h
00A8h
00A9h
00AAh
00ABh
00ACh
00ADh
00AEh
00AFh
00B0h
00B1h
00B2h
00B3h
00B4h
00B5h
00B6h
00B7h
00B8h

00B9h

00BAh

00BBh

00BCh

00BDh

00BEh

00BFh

X: Undefined
NOTES:

     1. The blank regions are reserved. Do not access locations in these regions.
     2. Selected by the IICSEL bit in the PMR register.

Rev.2.00 Aug 20, 2008 Page 17 of 501
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R8C/22 Group, R8C/23 Group                                                         4. Special Function Registers (SFRs)

Table 4.4 SFR Information (4)(1)

Address                                    Register                                         Symbol            After reset
00C0h                                                                             AD               XXh
00C1h   A/D Register                                                                               XXh
00C2h
00C3h   A/D Control Register 2                                                    ADCON2           00h
00C4h   A/D Control Register 0
00C5h   A/D Control Register 1                                                    ADCON0           00h
00C6h
00C7h   Port P0 Register                                                          ADCON1           00h
00C8h   Port P1 Register
00C9h   Port P0 Direction Register                                                P0               XXh
00CAh    Port P1 Direction Register
00CBh    Port P2 Register                                                          P1               XXh
00CCh    Port P3 Register
00CDh    Port P2 Direction Register                                                PD0              00h
00CEh    Port P3 Direction Register
00CFh   Port P4 Register                                                          PD1              00h
00D0h   Port P4 Direction Register
00D1h   Port P6 Register                                                          P2               XXh
00D2h   Port P6 Direction Register
00D3h                                                                             P3               XXh
00D4h   UART1 Function Select Register
00D5h   Port Mode Register                                                        PD2              00h
00D6h   External Input Enable Register
00D7h   INT Input Filter Select Register                                          PD3              00h
00D8h   Key Input Enable Register
00D9h   Pull-Up Control Register 0                                                P4               XXh
00DAh    Pull-Up Control Register 1
00DBh                                                                              PD4              00h
00DCh
00DDh                                                                              P6               XXh
00DEh
00DFh                                                                             PD6              00h
00E0h
00E1h                                                                             U1SR             XXh
00E2h
00E3h                                                                             PMR              00h
00E4h                                                                             INTEN            00h
00E5h                                                                             INTF             00h
00E6h                                                                             KIEN             00h
00E7h                                                                             PUR0             00h
00E8h                                                                             PUR1             XX00XX00b
00E9h
00EAh
00EBh
00ECh
00EDh
00EEh
00EFh
00F0h
00F1h
00F2h
00F3h
00F4h
00F5h
00F6h
00F7h
00F8h
00F9h
00FAh
00FBh
00FCh
00FDh
00FEh
00FFh

X: Undefined
NOTE:

     1. The blank regions are reserved. Do not access locations in these regions.

Rev.2.00 Aug 20, 2008 Page 18 of 501
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R8C/22 Group, R8C/23 Group                                                         4. Special Function Registers (SFRs)

Table 4.5 SFR Information (5)(1)

Address                                      Register                                       Symbol            After reset
0100h                                                                             TRACR            00h
0101h   Timer RA Control Register                                                 TRAIOC           00h
0102h   Timer RA I/O Control Register                                             TRAMR            00h
0103h   Timer RA Mode Register                                                    TRAPRE           FFh
0104h   Timer RA Prescaler Register                                               TRA              FFh
0105h   Timer RA Register
0106h                                                                             LINCR            00h
0107h   LIN Control Register                                                      LINST            00h
0108h   LIN Status Register                                                       TRBCR            00h
0109h   Timer RB Control Register                                                 TRBOCR           00h
010Ah   Timer RB One-Shot Control Register                                        TRBIOC           00h
010Bh   Timer RB I/O Control Register                                             TRBMR            00h
010Ch   Timer RB Mode Register                                                    TRBPRE           FFh
010Dh   Timer RB Prescaler Register                                               TRBSC            FFh
010Eh   Timer RB Secondary Register                                               TRBPR            FFh
010Fh   Timer RB Primary
0110h
0111h   Timer RE Counter Data Register                                            TRESEC           00h
0112h   Timer RE Compare Data Register                                            TREMIN           00h
0113h
0114h   Timer RE Control Register 1                                               TRECR1           00h
0115h   Timer RE Control Register 2                                               TRECR2           00h
0116h   Timer RE Count Source Select Register                                     TRECSR           00001000b
0117h
0118h   Timer RD Start Register                                                   TRDSTR           11111100b
0119h   Timer RD Mode Register                                                    TRDMR            00001110b
011Ah   Timer RD PWM Mode Register                                                TRDPMR           10001000b
011Bh   Timer RD Function Control Register                                        TRDFCR           10000000b
011Ch   Timer RD Output Master Enable Register 1                                  TRDOER1          FFh
011Dh   Timer RD Output Master Enable Register 2                                  TRDOER2          01111111b
011Eh   Timer RD Output Control Register                                          TRDOCR           00h
011Fh   Timer RD Digital Filter Function Select Register 0                        TRDDF0           00h
0120h   Timer RD Digital Filter Function Select Register 1                        TRDDF1           00h
0121h
0122h
0123h
0124h
0125h
0126h
0127h
0128h
0129h
012Ah
012Bh
012Ch
012Dh
012Eh
012Fh
0130h
0131h
0132h
0133h
0134h
0135h
0136h
0137h
0138h
0139h
013Ah
013Bh
013Ch
013Dh
013Eh
013Fh

X: Undefined
NOTE:

     1. The blank regions are reserved. Do not access locations in these regions.

Rev.2.00 Aug 20, 2008 Page 19 of 501
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R8C/22 Group, R8C/23 Group                                                         4. Special Function Registers (SFRs)

Table 4.6 SFR Information (6)(1)

Address                                                    Register                         Symbol            After reset
0140h   Timer RD Control Register 0                                               TRDCR0           00h
0141h   Timer RD I/O Control Register A0                                          TRDIORA0         10001000b
0142h   Timer RD I/O Control Register C0                                          TRDIORC0         10001000b
0143h   Timer RD Status Register 0                                                TRDSR0           11100000b
0144h   Timer RD Interrupt Enable Register 0                                      TRDIER0          11100000b
0145h   Timer RD PWM Mode Output Level Control Register 0                         TRDPOCR0         11111000b
0146h   Timer RD Counter 0                                                        TRD0             00h
0147h                                                                                              00h
0148h   Timer RD General Register A0                                              TRDGRA0          FFh
0149h                                                                                              FFh
014Ah   Timer RD General Register B0                                              TRDGRB0          FFh
014Bh                                                                                              FFh
014Ch   Timer RD General Register C0                                              TRDGRC0          FFh
014Dh                                                                                              FFh
014Eh   Timer RD General Register D0                                              TRDGRD0          FFh
014Fh                                                                                              FFh
0150h   Timer RD Control Register 1                                               TRDCR1           00h
0151h   Timer RD I/O Control Register A1                                          TRDIORA1         10001000b
0152h   Timer RD I/O Control Register C1                                          TRDIORC1         10001000b
0153h   Timer RD Status Register 1                                                TRDSR1           11000000b
0154h   Timer RD Interrupt Enable Register 1                                      TRDIER1          11100000b
0155h   Timer RD PWM Mode Output Level Control Register 1                         TRDPOCR1         11111000b
0156h   Timer RD Counter 1                                                        TRD1             00h
0157h                                                                                              00h
0158h   Timer RD General Register A1                                              TRDGRA1          FFh
0159h                                                                                              FFh
015Ah   Timer RD General Register B1                                              TRDGRB1          FFh
015Bh                                                                                              FFh
015Ch   Timer RD General Register C1                                              TRDGRC1          FFh
015Dh                                                                                              FFh
015Eh   Timer RD General Register D1                                              TRDGRD1          FFh
015Fh                                                                                              FFh
0160h
0161h
0162h
0163h
0164h
0165h
0166h
0167h
0168h
0169h
016Ah
016Bh
016Ch
016Dh
016Eh
016Fh
0170h
0171h
0172h
0173h
0174h
0175h
0176h
0177h
0178h
0179h
017Ah
017Bh
017Ch
017Dh
017Eh
017Fh

X: Undefined
NOTE:

     1. The blank regions are reserved. Do not access locations in these regions.

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R8C/22 Group, R8C/23 Group                                                         4. Special Function Registers (SFRs)

Table 4.7 SFR Information (7)(1)

Address                                   Register                                       Symbol  After reset
0180h
0181h   Flash Memory Control Register 4                                           FMR4          01000000b
0182h   Flash Memory Control Register 1                                           FMR1          1000000Xb
0183h   Flash Memory Control Register 0                                           FMR0          00000001b
0184h
0185h
0186h
0187h
0188h
0189h
018Ah
018Bh
018Ch
018Dh
018Eh
018Fh
0190h
0191h
0192h
0193h
0194h
0195h
0196h
0197h
0198h
0199h
019Ah
019Bh
019Ch
019Dh
019Eh
019Fh
01A0h
01A1h
01A2h
01A3h
01A4h
01A5h
01A6h
01A7h
01A8h
01A9h
01AAh
01ABh
01ACh
01ADh
01AEh
01AFh
01B0h
01B1h
01B2h
01B3h
01B4h
01B5h
01B6h
01B7h
01B8h
01B9h
01BAh
01BBh

     01FDh
     01FEh
     01FFh

X: Undefined
NOTE:

     1. The blank regions are reserved. Do not access locations in these regions.

Rev.2.00 Aug 20, 2008 Page 21 of 501
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R8C/22 Group, R8C/23 Group                                                         4. Special Function Registers (SFRs)

Table 4.8 SFR Information (8)(1)

Address                                                    Register                         Symbol            After reset
1300h   CAN0 Message Control Register 0                                           C0MCTL0          00h
1301h   CAN0 Message Control Register 1                                           C0MCTL1          00h
1302h   CAN0 Message Control Register 2                                           C0MCTL2          00h
1303h   CAN0 Message Control Register 3                                           C0MCTL3          00h
1304h   CAN0 Message Control Register 4                                           C0MCTL4          00h
1305h   CAN0 Message Control Register 5                                           C0MCTL5          00h
1306h   CAN0 Message Control Register 6                                           C0MCTL6          00h
1307h   CAN0 Message Control Register 7                                           C0MCTL7          00h
1308h   CAN0 Message Control Register 8                                           C0MCTL8          00h
1309h   CAN0 Message Control Register 9                                           C0MCTL9          00h
130Ah   CAN0 Message Control Register 10                                          C0MCTL10         00h
130Bh   CAN0 Message Control Register 11                                          C0MCTL11         00h
130Ch   CAN0 Message Control Register 12                                          C0MCTL12         00h
130Dh   CAN0 Message Control Register 13                                          C0MCTL13         00h
130Eh   CAN0 Message Control Register 14                                          C0MCTL14         00h
130Fh   CAN0 Message Control Register 15                                          C0MCTL15         00h
1310h   CAN0 Control Register                                                     C0CTLR           X0000001b
1311h                                                                                              XX0X0000b
1312h   CAN0 Status Register                                                      C0STR            00h
1313h                                                                                              X0000001b
1314h   CAN0 Slot Status Register                                                 C0SSTR           00h
1315h                                                                                              00h
1316h   CAN0 Interrupt Control Register                                           C0ICR            00h
1317h                                                                                              00h
1318h   CAN0 Extended ID Register                                                 C0IDR            00h
1319h                                                                                              00h
131Ah   CAN0 Configuration Register                                               C0CONR           XXh
131Bh                                                                                              XXh
131Ch   CAN0 Receive Error Count Register                                         C0RECR           00h
131Dh   CAN0 Transmit Error Count Register                                        C0TECR           00h
131Eh
131Fh
1320h
1321h
1322h
1323h
1324h
1325h
1326h
1327h
1328h
1329h
132Ah
132Bh
132Ch
132Dh
132Eh
132Fh
1330h
1331h
1332h
1333h
1334h
1335h
1336h
1337h
1338h
1339h
133Ah
133Bh
133Ch
133Dh
133Eh
133Fh

X: Undefined
NOTE:

     1. The blank regions are reserved. Do not access locations in these regions.

Rev.2.00 Aug 20, 2008 Page 22 of 501
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R8C/22 Group, R8C/23 Group                                                         4. Special Function Registers (SFRs)

Table 4.9 SFR Information (9)(1)

Address                                                    Register                         Symbol            After reset
1340h   CAN0 Acceptance Filter Support Register                                   C0AFS
1341h                                                                                              XXh
1342h   CAN0 Clock Select Register                                                                 XXh
1343h   CAN0 Slot 0: Identifier/DLC
1344h   CAN0 Slot 0: Data Field                                                   CCLKR            00h
1345h   CAN0 Slot 0: Time Stamp
1346h   CAN0 Slot 1: Identifier/DLC                                                                XXh
1347h   CAN0 Slot 1: Data Field
1348h   CAN0 Slot 1: Time Stamp                                                                    XXh
1349h
134Ah                                                                                              XXh
134Bh
134Ch                                                                                              XXh
134Dh
134Eh                                                                                              XXh
134Fh
1350h                                                                                              XXh
1351h
1352h                                                                                              XXh
1353h
1354h                                                                                              XXh
1355h
1356h                                                                                              XXh
1357h
1358h                                                                                              XXh
1359h
135Ah                                                                                              XXh
135Bh
135Ch                                                                                              XXh
135Dh
135Eh                                                                                              XXh
135Fh
1360h                                                                                              XXh
1361h
1362h                                                                                              XXh
1363h
1364h                                                                                              XXh
1365h
1366h                                                                                              XXh
1367h
1368h                                                                                              XXh
1369h
136Ah                                                                                              XXh
136Bh
136Ch                                                                                              XXh
136Dh
136Eh                                                                                              XXh
136Fh
1370h                                                                                              XXh
1371h
1372h                                                                                              XXh
1373h
1374h                                                                                              XXh
1375h
1376h                                                                                              XXh
1377h
1378h                                                                                              XXh
1379h
137Ah                                                                                              XXh
137Bh
137Ch                                                                                              XXh
137Dh
137Eh                                                                                              XXh
137Fh
                                                                                                    XXh

                                                                                                    XXh

                                                                                                    XXh

X: Undefined
NOTE:

     1. The blank regions are reserved. Do not access locations in these regions.

Rev.2.00 Aug 20, 2008 Page 23 of 501
REJ09B0251-0200
R8C/22 Group, R8C/23 Group                                                         4. Special Function Registers (SFRs)

Table 4.10 SFR Information (10)(1)

Address                               Register                                     Symbol            After reset
1380h                                                                                     XXh
1381h   CAN0 Slot 2: Identifier/DLC                                                       XXh
1382h   CAN0 Slot 2: Data Field                                                           XXh
1383h                                                                                     XXh
1384h   CAN0 Slot 2: Time Stamp                                                           XXh
1385h   CAN0 Slot 3: Identifier/DLC                                                       XXh
1386h   CAN0 Slot 3: Data Field                                                           XXh
1387h                                                                                     XXh
1388h   CAN0 Slot 3: Time Stamp                                                           XXh
1389h   CAN0 Slot 4: Identifier/DLC                                                       XXh
138Ah   CAN0 Slot 4: Data Field                                                           XXh
138Bh                                                                                     XXh
138Ch   CAN0 Slot 4: Time Stamp                                                           XXh
138Dh   CAN0 Slot 5: Identifier/DLC                                                       XXh
138Eh   CAN0 Slot 5: Data Field                                                           XXh
138Fh                                                                                     XXh
1390h   CAN0 Slot 5: Time Stamp                                                           XXh
1391h                                                                                     XXh
1392h                                                                                     XXh
1393h                                                                                     XXh
1394h                                                                                     XXh
1395h                                                                                     XXh
1396h                                                                                     XXh
1397h                                                                                     XXh
1398h                                                                                     XXh
1399h                                                                                     XXh
139Ah                                                                                     XXh
139Bh                                                                                     XXh
139Ch                                                                                     XXh
139Dh                                                                                     XXh
139Eh                                                                                     XXh
139Fh                                                                                     XXh
13A0h                                                                                     XXh
13A1h                                                                                     XXh
13A2h                                                                                     XXh
13A3h                                                                                     XXh
13A4h                                                                                     XXh
13A5h                                                                                     XXh
13A6h                                                                                     XXh
13A7h                                                                                     XXh
13A8h                                                                                     XXh
13A9h                                                                                     XXh
13AAh                                                                                     XXh
13ABh                                                                                     XXh
13ACh                                                                                      XXh
13ADh                                                                                      XXh
13AEh                                                                                     XXh
13AFh                                                                                     XXh
13B0h                                                                                     XXh
13B1h                                                                                     XXh
13B2h                                                                                     XXh
13B3h                                                                                     XXh
13B4h                                                                                     XXh
13B5h                                                                                     XXh
13B6h                                                                                     XXh
13B7h                                                                                     XXh
13B8h                                                                                     XXh
13B9h                                                                                     XXh
13BAh                                                                                     XXh
13BBh                                                                                     XXh
13BCh                                                                                      XXh
13BDh                                                                                      XXh
13BEh                                                                                     XXh
13BFh                                                                                     XXh

X: Undefined
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REJ09B0251-0200
R8C/22 Group, R8C/23 Group                                                         4. Special Function Registers (SFRs)

Table 4.11 SFR Information (11)(1)

Address                               Register                                     Symbol            After reset
13C0h                                                                                     XXh
13C1h   CAN0 Slot 6: Identifier/DLC                                                       XXh
13C2h   CAN0 Slot 6: Data Field                                                           XXh
13C3h                                                                                     XXh
13C4h   CAN0 Slot 6: Time Stamp                                                           XXh
13C5h   CAN0 Slot 7: Identifier/DLC                                                       XXh
13C6h   CAN0 Slot 7: Data Field                                                           XXh
13C7h                                                                                     XXh
13C8h   CAN0 Slot 7: Time Stamp                                                           XXh
13C9h   CAN0 Slot 8: Identifier/DLC                                                       XXh
13CAh    CAN0 Slot 8: Data Field                                                           XXh
13CBh                                                                                      XXh
13CCh    CAN0 Slot 8: Time Stamp                                                           XXh
13CDh    CAN0 Slot 9: Identifier/DLC                                                       XXh
13CEh    CAN0 Slot 9: Data Field                                                           XXh
13CFh                                                                                     XXh
13D0h   CAN0 Slot 9: Time Stamp                                                           XXh
13D1h                                                                                     XXh
13D2h                                                                                     XXh
13D3h                                                                                     XXh
13D4h                                                                                     XXh
13D5h                                                                                     XXh
13D6h                                                                                     XXh
13D7h                                                                                     XXh
13D8h                                                                                     XXh
13D9h                                                                                     XXh
13DAh                                                                                      XXh
13DBh                                                                                      XXh
13DCh                                                                                      XXh
13DDh                                                                                      XXh
13DEh                                                                                      XXh
13DFh                                                                                     XXh
13E0h                                                                                     XXh
13E1h                                                                                     XXh
13E2h                                                                                     XXh
13E3h                                                                                     XXh
13E4h                                                                                     XXh
13E5h                                                                                     XXh
13E6h                                                                                     XXh
13E7h                                                                                     XXh
13E8h                                                                                     XXh
13E9h                                                                                     XXh
13EAh                                                                                     XXh
13EBh                                                                                     XXh
13ECh                                                                                      XXh
13EDh                                                                                      XXh
13EEh                                                                                     XXh
13EFh                                                                                     XXh
13F0h                                                                                     XXh
13F1h                                                                                     XXh
13F2h                                                                                     XXh
13F3h                                                                                     XXh
13F4h                                                                                     XXh
13F5h                                                                                     XXh
13F6h                                                                                     XXh
13F7h                                                                                     XXh
13F8h                                                                                     XXh
13F9h                                                                                     XXh
13FAh                                                                                     XXh
13FBh                                                                                     XXh
13FCh                                                                                     XXh
13FDh                                                                                     XXh
13FEh                                                                                     XXh
13FFh                                                                                     XXh

X: Undefined
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R8C/22 Group, R8C/23 Group                                                         4. Special Function Registers (SFRs)

Table 4.12 SFR Information (12)(1)

Address                                Register                                    Symbol            After reset
1400h                                                                                     XXh
1401h   CAN0 Slot 10: Identifier/DLC                                                      XXh
1402h   CAN0 Slot 10: Data Field                                                          XXh
1403h                                                                                     XXh
1404h   CAN0 Slot 10: Time Stamp                                                          XXh
1405h   CAN0 Slot 11: Identifier/DLC                                                      XXh
1406h   CAN0 Slot 11: Data Field                                                          XXh
1407h                                                                                     XXh
1408h   CAN0 Slot 11: Time Stamp                                                          XXh
1409h   CAN0 Slot 12: Identifier/DLC                                                      XXh
140Ah   CAN0 Slot 12: Data Field                                                          XXh
140Bh                                                                                     XXh
140Ch   CAN0 Slot 12: Time Stamp                                                          XXh
140Dh   CAN0 Slot 13: Identifier/DLC                                                      XXh
140Eh   CAN0 Slot 13: Data Field                                                          XXh
140Fh                                                                                     XXh
1410h   CAN0 Slot 13: Time Stamp                                                          XXh
1411h                                                                                     XXh
1412h                                                                                     XXh
1413h                                                                                     XXh
1414h                                                                                     XXh
1415h                                                                                     XXh
1416h                                                                                     XXh
1417h                                                                                     XXh
1418h                                                                                     XXh
1419h                                                                                     XXh
141Ah                                                                                     XXh
141Bh                                                                                     XXh
141Ch                                                                                     XXh
141Dh                                                                                     XXh
141Eh                                                                                     XXh
141Fh                                                                                     XXh
1420h                                                                                     XXh
1421h                                                                                     XXh
1422h                                                                                     XXh
1423h                                                                                     XXh
1424h                                                                                     XXh
1425h                                                                                     XXh
1426h                                                                                     XXh
1427h                                                                                     XXh
1428h                                                                                     XXh
1429h                                                                                     XXh
142Ah                                                                                     XXh
142Bh                                                                                     XXh
142Ch                                                                                     XXh
142Dh                                                                                     XXh
142Eh                                                                                     XXh
142Fh                                                                                     XXh
1430h                                                                                     XXh
1431h                                                                                     XXh
1432h                                                                                     XXh
1433h                                                                                     XXh
1434h                                                                                     XXh
1435h                                                                                     XXh
1436h                                                                                     XXh
1437h                                                                                     XXh
1438h                                                                                     XXh
1439h                                                                                     XXh
143Ah                                                                                     XXh
143Bh                                                                                     XXh
143Ch                                                                                     XXh
143Dh                                                                                     XXh
143Eh                                                                                     XXh
143Fh                                                                                     XXh

X: Undefined
NOTE:

     1. The blank regions are reserved. Do not access locations in these regions.

Rev.2.00 Aug 20, 2008 Page 26 of 501
REJ09B0251-0200
R8C/22 Group, R8C/23 Group                       4. Special Function Registers (SFRs)

Table 4.13 SFR Information (13)(1)

Address                                Register           Symbol                                           After reset
1440h                                                                                           XXh
1441h   CAN0 Slot 14: Identifier/DLC            C0GMR                                           XXh
1442h   CAN0 Slot 14: Data Field                C0LMAR                                          XXh
1443h                                           C0LMBR                                          XXh
1444h   CAN0 Slot 14: Time Stamp                                                                XXh
1445h   CAN0 Slot 15: Identifier/DLC                                                            XXh
1446h   CAN0 Slot 15: Data Field                                                                XXh
1447h                                                                                           XXh
1448h   CAN0 Slot 15: Time Stamp                                                                XXh
1449h   CAN0 Global Mask Register                                                               XXh
144Ah   CAN0 Local Mask A Register                                                              XXh
144Bh   CAN0 Local Mask B Register                                                              XXh
144Ch                                                                                           XXh
144Dh                                                                                           XXh
144Eh                                                                                           XXh
144Fh                                                                                           XXh
1450h                                                                                           XXh
1451h                                                                                           XXh
1452h                                                                                           XXh
1453h                                                                                           XXh
1454h                                                                                           XXh
1455h                                                                                           XXh
1456h                                                                                           XXh
1457h                                                                                           XXh
1458h                                                                                           XXh
1459h                                                                                           XXh
145Ah                                                                                           XXh
145Bh                                                                                           XXh
145Ch                                                                                           XXh
145Dh                                                                                           XXh
145Eh                                                                                           XXh
145Fh                                                                                           XXh
1460h                                                                                           XXh
1461h                                                                                           XXh
1462h                                                                                           XXh
1463h                                                                                           XXh
1464h                                                                                           XXh
1465h                                                                                           XXh
1466h                                                                                           XXh
1467h                                                                                           XXh
1468h                                                                                           XXh
1469h                                                                                           XXh
146Ah                                                                                           XXh
146Bh                                                                                           XXh
146Ch                                                                                           XXh
146Dh                                                                                           XXh
146Eh                                                                                           XXh
146Fh                                                                                           XXh
1470h                                                                                           XXh
1471h                                                                                           XXh
1472h
1473h                                                                                           (Note 2)
1474h
1475h

FFFFh Option Function Select Register            OFS

X: Undefined
NOTES:

     1. The blank regions are reserved. Do not access locations in these regions.
     2. The OFS register cannot be changed by a program. Use a flash programmer to write to it.

Rev.2.00 Aug 20, 2008 Page 27 of 501
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R8C/22 Group, R8C/23 Group                                                                                                              5. Resets

5. Resets

  There are resets: hardware reset, power-on reset, voltage monitor 1 reset, voltage monitor 2 reset, watchdog timer
  reset, and software reset.
  Table 5.1 lists the Reset Names and Sources.

Table 5.1 Reset Names and Sources

            Reset Name                                                 Source

Hardware reset                         Input voltage of RESET pin is held "L"
Power-on reset(1)                      VCC rises
Voltage monitor 1 reset(1)             VCC falls (monitor voltage: Vdet1)
Voltage monitor 2 reset(1)             VCC falls (monitor voltage: Vdet2)
Watchdog timer reset                   Underflow of watchdog timer
Software reset                         Write 1 to PM03 bit in PM0 register

NOTE:
    1. Because this product is under development, specifications may be changed.

RESET                                                  Hardware reset          SFR
   VCC
                        Power-on reset Power-on reset                            VCA26,
                              circuit                                            VW1C0 and
                                                                                 VW1C6 bits

                            Voltage    Voltage monitor                         SFR
                            detection  1 reset
                                                                                 VCA13, VCA27,
                              circuit  Voltage monitor                           VW1C1,
                                       2 reset                                   VW1F0, VW1F1, VW1C7,
                                                                                 VW2C2 and VW2C3 bits

                            Watchdog   Watchdog timer
                               timer   reset

                            CPU        Software reset                          Pin, CPU and
                                                                               SFR bits other than
                                                                               those listed above

                                                                       VCA13: Bit in VCA1 register
                                                                       VCA26, VCA27: Bits in VCA2 register
                                                                       VW1C0, VW1C1, VW1F0, VW1F1, VW1C6, VW1C7: Bits in VW1C register
                                                                       VW2C2, VW2C3 bits: Bits in VW2C register

Figure 5.1  Block Diagram of Reset Circuit

Rev.2.00 Aug 20, 2008 Page 28 of 501
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R8C/22 Group, R8C/23 Group                                                                    5. Resets

Table 5.2 lists the Pin Functions after Reset, Figure 5.2 shows CPU Register Status after Reset, Figure 5.3 shows
Reset Sequence, and Figure 5.4 shows the OFS Register.

Table 5.2 Pin Functions after Reset

                Pin Name                      Pin Functions
P0, P1, P2                       Input port
P3_0, P3_1, P3_3 to P3_5, P3_7   Input port
P4_2 to P4_7                     Input port
P6                               Input port

                            b15                b0

                                        0000h                Data register (R0)
                                                             Data register (R1)
                                        0000h                Data register (R2)
                                                             Data register (R3)
                                        0000h                Address register (A0)
                                                             Address register (A1)
                                        0000h                Frame base register (FB)

                                        0000h                Interrupt table register (INTB)
                                        0000h                Program counter (PC)
                                        0000h

     b19                                       b0

                                 00000h

     Content of addresses 0FFFEh to 0FFFCh

                            b15                b0

                                        0000h                User stack pointer (USP)

                                        0000h                Interrupt stack pointer (ISP)

                                        0000h                Static base register (SB)

                            b15                b0

                                        0000h                Flag register (FLG)

b15                              b8 b7         b0

     IPL                         U I OB SZ DC

Figure 5.2 CPU Register Status after Reset

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fOCO-S

   RESET pin          10 cycles or more are needed(1)
                                fOCO-S clock 32 cycles(2)
Internal reset
signal

                         Start time of flash memory          CPU clock 28 cycles
                         (CPU clock 14 cycles)

CPU clock

                                                                       0FFFCh                 0FFFEh

Address
(internal address
signal)

                                                                                    0FFFDh            Content of reset vector

NOTES:
    1. Hardware reset.
    2. When the "L" input width to the RESET pin is set to fOCO-S clock 32 cycles or more, setting the RESET pin to "H" also sets the internal
        reset signal to "H" at the same.

Figure 5.3 Reset Sequence

Option Function Select Register(1)

b7 b6 b5 b4 b3 b2 b1 b0

11                 1     Symbol           Address                                   Before Shipment

                         OFS              0FFFFh                                    FFh(3)

                         Bit Symbol       Bit Name                                  Function                                                      RW

                                     Watchdog timer start 0 : Starts w atchdog timer automatically after reset
                         WDTON select bit                                                                                                         RW
                                                             1 : Watchdog timer is inactive after reset

                         --          Reserved bit            Set to 1                                                                             RW

                         (b1)

                                     ROM code protect        0 : ROM code protect disabled
                         ROMCR disabled bit                                                                                                       RW
                                                             1 : ROMCP1 enabled

                         ROMCP1      ROM code protect bit 0 : ROM code protect enabled                                                            RW

                                                             1 : ROM code protect disabled

                         --          Reserved bits           Set to 1                                                                             RW

                         (b5-b4)

                                     Voltage detection circuit 0 : Voltage monitor 1 reset enabled after reset                                    RW
                         LVD1ON start bit(2)
                                                             1 : Voltage monitor 1 reset disabled after reset

                                     Count source protect 0 : Count source protect mode enabled after reset

                         CSPROINI mode after reset select 1 : Count source protect mode disabled after reset                                      RW

                                     bit

NOTES:
   1. The OFS register is on the flash memory. Write to the OFS register w ith a program. After w riting is completed, do not
        w rite additions to the OFS register.
   2. To use the pow er-on reset, set the LVD1ON bit to 0 (voltage monitor 1 reset enabled after reset).
   3. If the block including the OFS register is erased, FFh is set to the OFS register.

Figure 5.4 OFS Register

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5.1 Hardware Reset

    A reset is applied using the RESET pin. When an "L" signal is applied to the RESET pin while the power supply
    voltage meets the recommended performance condition, the pins, CPU, and SFR are reset (refer to Table 5.2 Pin
    Functions after Reset). When the input level applied to the RESET pin changes "L" to "H", the program is
    executed beginning with the address indicated by the reset vector. After reset, the low-speed on-chip oscillator
    clock divided-by-8 is automatically selected for the CPU clock.
    Refer to 4. Special Function Registers (SFRs) for the status of the SFR after reset.
    The internal RAM is not reset. If the RESET pin is pulled "L" during writing to the internal RAM, the internal
    RAM will be in indeterminate state.
    Figure 5.5 shows the Example of Hardware Reset Circuit and Operation and Figure 5.6 shows the Example of
    Hardware Reset Circuit (Usage Example of External Supply Voltage Detection Circuit) and Operation.

5.1.1 When Power Supply is Stable

            (1) Apply "L" to the RESET pin.
            (2) Wait for 10s or more.
            (3) Apply "H" to the RESET pin.

5.1.2 Power On

            (1) Apply "L" to the RESET pin.
            (2) Let the power supply voltage increase until it meets the recommended performance condition.
            (3) Wait for td(P-R) or more to allow the internal power supply to stabilize (refer to 21. Electrical

                  Characteristics).
            (4) Wait for 10s or more.
            (5) Apply "H" to the RESET pin.

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                            VCC                                     2.7 V

                                                           VCC
                                                            0V

                            RESET

                                        RESET                                          0.2 VCC or below
                                           0V

                                                                    td(P-R) + 10 s or more

                                 NOTE:

                                   1. Refer to 21. Electrical Characteristics.

Figure 5.5  Example of Hardware Reset Circuit and Operation

                                        Power supply          5V                2.7 V
                                        voltage detection  VCC
                                        circuit

            RESET                  VCC

                                                                0V
                                                                5V
                                                           RESET

Figure 5.6                                                                        0V
                                                                                                  td(P-R) + 10 s or more

                                             Example when
                                                VCC = 5 V

                                         NOTE:
                                           1. Refer to 21. Electrical Characteristics.

            Example of Hardware Reset Circuit (Usage Example of External Supply Voltage
            Detection Circuit) and Operation

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5.2 Power-On Reset Function(1)

    When the RESET pin is connected to the VCC pin via a pull-up resistor, and the VCC pin voltage level rises, the
    power-on reset function is enabled and the MCU resets its pins, CPU, and SFR. When a capacitor is connected to
    the RESET pin, too, always keep the voltage to the RESET pin 0.8VCC or more.
    When the input voltage to the VCC pin reaches to the Vdet0 level or above, the low-speed on-chip oscillator clock
    starts counting. When the low-speed on-chip oscillator clock count reaches 32, the internal reset signal is held "H"
    and the MCU enters the reset sequence (refer to Figure 5.3). The low-speed on-chip oscillator clock divide-by-8 is
    automatically selected for the CPU after reset.
    Refer to 4. Special Function Registers (SFRs) for the status of the SFR after power-on reset.
    The voltage monitor 0 reset is enabled after power-on reset.
    Figure 5.7 shows the Example of Power-On Reset Circuit and Operation.

    NOTE:
        1. When using power-on reset function, set the LVD1ON bit to 0 (voltage monitor 1 reset enabled after reset).

     4.7 k                VCC
(reference)               RESET

Vdet1(3)                                                                                             Vdet1(3)
                                                                                         Vpor2
                                    trth                                     2.0 V trth

External power Vcc                                td(Vdet1-A)

Vpor1

                          tw(por1)

                                                        Sampling time(1, 2)

Internal reset signal
             ("L" valid)

                                              1    32                                       1    32
                                          fOCO-S                                         fOCO-S

NOTES:
  1. When using the voltage monitor 1 digital filter, ensure VCC is 2.0 V or higher during the sampling time.
  2. The sampling clock can be selected. Refer to 6. Voltage Detection Circuit for details.
  3. Vdet1 indicates the voltage detection level of the voltage detection 1 circuit. Refer to 6. Voltage Detection Circuit for details.
  4. Refer to 21. Electrical Characteristics.
  5. To use the power-on reset function, enable voltage monitor 1 reset by setting the LVD1ON bit in the OFS register to 0
     (voltage monitor 1 reset enabled after reset), bits VW1C0 and VW1C6 in the VW1C register to 1 (enable) and the VCA26 bit
     in the VCA2 register to 1 (voltage detection 1 circuit enabled).

Figure 5.7 Example of Power-On Reset Circuit and Operation

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5.3 Voltage Monitor 1 Reset

    A reset is applied using the on-chip voltage detection 1 circuit. The voltage detection 1 circuit monitors the input
    voltage to the VCC pin. The voltage to monitor is Vdet1.
    When the input voltage to the VCC pin reaches to the Vdet1 level or below, the pins, CPU, and SFR are reset.
    And when the input voltage to the VCC pin reaches to the Vdet1 level or above, count operation of the low-speed
    on-chip oscillator clock starts. When the operation counts the low-speed on-chip oscillator clock for 32 times, the
    internal reset signal is held "H" and the MCU enters the reset sequence (refer to Figure 5.3). The low-speed on-
    chip oscillator clock divide-by-8 is automatically selected for the CPU after reset.
    The LVD1ON bit in the OFS register can select to enable or disable voltage monitor 1 reset after a reset.
    To use the power-on reset function, enable voltage monitor 1 reset by setting the LVD1ON bit in the OFS register
    to 0, bits VW1C0 and VW1C6 in the VW1C register to 1, the VCA bit in the VCA2 register to 1.
    The LVD1ON bit cannot be changed by a program. When setting the LVD1ON bit, write 0 (voltage monitor 1
    reset enabled after reset) or 1 (voltage monitor 1 reset disabled after reset) to the bit 6 of address 0FFFFh using a
    flash programmer. Refer to Figure 5.4 OFS Register for details of the OFS register.
    Refer to 4. Special Function Registers (SFRs) for the status of the SFR after voltage monitor 1 reset.
    The internal RAM is not reset. When the input voltage to the VCC pin reaches to the Vdet1 level or below during
    writing to the internal RAM, the internal RAM is in indeterminate state.
    Refer to 6. Voltage Detection Circuit for details of voltage monitor 1 reset.

5.4 Voltage Monitor 2 Reset

    A reset is applied using the on-chip voltage detection 2 circuit. The voltage detection 2 circuit monitors the input
    voltage to the VCC pin. The voltage to monitor is Vdet2.
    When the input voltage to the VCC pin drops to the Vdet2 level or below, the pins, CPU, and SFR are reset and the
    program is executed beginning with the address indicated by the reset vector. After reset, the low-speed on-chip
    oscillator clock divide-by-8 is automatically selected for the CPU clock.
    The voltage monitor 2 does not reset some SFRs. Refer to 4. Special Function Registers (SFRs) for details.
    The internal RAM is not reset. When the input voltage to the VCC pin reaches to the Vdet2 level or below during
    writing to the internal RAM, the internal RAM is in indeterminate state.
    Refer to 6. Voltage Detection Circuit for details of voltage monitor 2 reset.

5.5 Watchdog Timer Reset

    When the PM12 bit in the PM1 register is set to 1 (reset when watchdog timer underflows), the MCU resets its
    pins, CPU, and SFR if the watchdog timer underflows. Then the program is executed beginning with the address
    indicated by the reset vector. After reset, the low-speed on-chip oscillator clock divide-by-8 is automatically
    selected for the CPU clock.
    The watchdog timer reset does not reset some SFRs. Refer to 4. Special Function Registers (SFRs) for details.
    The internal RAM is not reset. When the watchdog timer underflows, the internal RAM is in indeterminate state.
    Refer to 13. Watchdog Timer for watchdog timer.

5.6 Software Reset

    When the PM03 bit in the PM0 register is set to 1 (MCU reset), the MCU resets its pins, CPU, and SFR. The
    program is executed beginning with the address indicated by the reset vector. After reset, the low-speed on-chip
    oscillator clock divide-by-8 is automatically selected for the CPU clock.
    The software reset does not reset some SFRs. Refer to 4. Special Function Registers (SFRs) for details.
    The internal RAM is not reset.

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R8C/22 Group, R8C/23 Group                                         6. Voltage Detection Circuit

6. Voltage Detection Circuit

  The voltage detection circuit is a circuit to monitor the input voltage to the VCC pin. This circuit monitors the VCC
  input voltage by the program. And the voltage monitor 1 reset, voltage monitor 2 interrupt and voltage monitor 2 reset
  can be used.
  Table 6.1 lists the Specifications of Voltage Detection Circuit and Figures 6.1 to 6.3 show the Block Diagrams.
  Figures 6.4 to 6.6 show the Associated Registers.

Table 6.1 Specifications of Voltage Detection Circuit

                Item                          Voltage Detection 1  Voltage Detection 2
                   Voltage to monitor
VCC Monitor        Detection target           Vdet1                Vdet2

                   Monitor                    Whether passing      Whether passing

                                              through Vdet1 by rising through Vdet2 by rising

                                              or falling           or falling

                                              None                 VCA13 bit in VCA1

                                                                   register

                                                                   Whether VCC is higher

                                                                   or lower than Vdet2

Process When Voltage Is Reset                 Voltage monitor 1 reset Voltage monitor 2 reset
Detected
                                              Reset at Vdet1 > VCC; Reset at Vdet2 > VCC
                                   Interrupt
                                              Restart CPU operation at Restart CPU operation

                                              VCC > Vdet1          after a specified time

                                              None                 Voltage monitor 2

                                                                   interrupt

                                                                   Interrupt request at

                                                                   Vdet2 > VCC and VCC >

                                                                   Vdet2 when digital filter

                                                                   is enabled;

                                                                   Interrupt request at

                                                                   Vdet2 > VCC or VCC >

                                                                   Vdet2 when digital filter

                                                                   is disabled

Digital Filter              Switch            Available            Available
                            enabled/disabled
                            Sampling time     (Divide-by-n of fOCO-S) (Divide-by-n of fOCO-S)

                                              x4                   x4

                                              n: 1, 2, 4 and 8     n: 1, 2, 4 and 8

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R8C/22 Group, R8C/23 Group                                                                                                               6. Voltage Detection Circuit

VCC                                                             VCA27

                             Internal                             +                Noise filter                                                        Voltage detection 2
                             reference                            -  Vdet2                                                                             signal
                             voltage
                                                                VCA26                                                                                  VCA1 register

                                                                +                                                                                            b3
                                                                                                                                                        VCA13 bit
                                                                -
                                                                     Vdet1                                                                             Voltage detection 1
                                                                                                                                                       signal

Figure 6.1 Block Diagram of Voltage Detection Circuit

                                                                Voltage monitor 1 reset generation circuit

Voltage detection 1 circuit             fOCO-S                                    VW1F1 to VW1F0
               VCA26                                                                                = 00b
                                                                                                    = 01b
   VCC +                                           Voltage                                          = 10b
                                                   detection 1
Internal                                           signal       1/2 1/2 1/2 = 11b
reference -
voltage                      Voltage detection 1                                                                                  VW1C1
                             signal is held "H" when                                                                    Digital
                             VCA26 bit is set to "0"                                                                      filter                       Voltage
                             (disabled)                                                                                                                monitor 1
                                                                                                   VW1C1                                               reset signal

                                                                                                                                         VW1C0
                                                                                                                                                VW1C6

                                                                            VW1C7

                           VW1C0 to VW1C1, VW1F0 to VW1F1, VW1C6, VW1C7: Bits in VW1C register
                           VCA26: Bit in VCA2 register

Figure 6.2 Block Diagram of Voltage Monitor 1 Reset Generation Circuit

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R8C/22 Group, R8C/23 Group                                                                                                                                 6. Voltage Detection Circuit

                                                         Voltage monitor 2 interrupt/reset generation circuit

Voltage detection 2 circuit         fOCO-S                                   VW2F1 to VW2F0                       VW2C2 bit is set to 0 (not detected) by
              VCA27                                                                          = 00b                writing 0 by program.
                                                                                             = 01b                When VCA27 bit is set to 0 (voltage
                                                                                                                  detection 2 circuit disabled), VW2C2
                                                                                             = 10b                bit is set to 0

                                                         1/2 1/2 1/2 = 11b                                        VW2C1

                                    VCA13                                                                                                                  Watchdog timer
                                                                                                                                                            interrupt signal
  VCC +            Noise filter     Voltage                                                              Digital  VW2C2
             (Filter width: 200ns)  detection                                                             filter                                           Voltage monitor 2
Internal                            2 signal                                                                                                               interrupt signal Non-maskable
reference -
voltage                                                                                                                                                                              interrupt signal

                             Voltage detection 2 signal                                                                                                    Oscillation stop
                             is held "H" when VCA27 bit                                                                                                             detection
                             is set to 0 (disabled)
                                                                                                                                                            interrupt signal
                                                                   VW2C1
                                                                                                                                                                                        Voltage
Watchdog timer block                                                                                                                                                                    monitor 2
                                                                                                                                                                                        reset signal
                             Watchdog timer underflow    VW2C3 VW2C7                                              VW2C0
                             signal                                                                                       VW2C6
                                                         This bit is set to 0 (not detected) by writing
                                                         "0" by program.

VW2C0 to VW2C3, VW2F2, VW2F1, VW2C6, VW2C7: Bits in VW2C register
VCA13: Bit in VCA1 register
VCA27: Bit in VCA2 register

Figure 6.3 Block Diagram of Voltage Monitor 2 Interrupt/Reset Generation Circuit

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R8C/22 Group, R8C/23 Group                                                                6. Voltage Detection Circuit

Voltage Detection Register 1

b7 b6 b5 b4 b3 b2 b1 b0

0 0 0 0 0 0 0 Symbol                                Address                       After Reset(2)

                         VCA1                       0031h                         00001000b

                         Bit Symbol                 Bit Name                             Function                 RW

                         --          Reserved bits                      Set to 0                                  RW

                         (b2-b0)

                                     Voltage detection 2 signal monitor 0 : VCC < Vdet2

                         VCA13 flag(1)                                  1 : VCC  Vdet2 or voltage detection 2     RO

                                                                        circuit disabled

                         --          Reserved bits                      Set to 0                                  RW

                         (b7-b4)

NOTES:
   1. The VCA13 bit is enabled w hen the VCA27 bit in the VCA2 register is set to 1 (voltage detection 2 circuit enabled).
        The VCA13 bit is set to 1 (VCC  Vdet 2) w hen the VCA27 bit in the VCA2 register is set to 0 (voltage detection 2
        circuit disabled).
   2. The softw are reset, w atchdog timer reset and voltage monitor 2 reset do not affect the VCA1 register.

Voltage Detection Register 2(1)

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                     Address                                     After Reset(4)
                         VCA2                        0032h
      00000                                                             The LVD1ON bit in the OFS register is set to 1: 00h
                                                                        Power-on reset, v oltage monitor 1 reset or the LVD1ON
                                                                        bit in the OFS register is set to 0: 01000000b

                         Bit Symbol                 Bit Name                             Function                 RW

                                     Internal pow er low consumption    0 : Disables low consumption              RW
                         VCA20 enable bit(5)
                                                                        1 : Enables low consumption

                         --          Reserved bits                      Set to 0                                  RW

                         (b5-b1)

                         VCA26       Voltage detection 1 enable bit(2)  0 : Voltage detection 1 circuit disabled  RW

                                                                        1 : Voltage detection 1 circuit enabled

                         VCA27       Voltage detection 2 enable bit(3)  0 : Voltage detection 2 circuit disabled  RW

                                                                        1 : Voltage detection 2 circuit enabled

NOTES:
   1. Set the PRC3 bit in the PRCR register to 1 (enables w riting) before w riting to the VCA2 register.
   2. When using the voltage monitor 1 reset, set the VCA26 bit to 1.
        After the VCA26 bit is set f rom 0 to 1, the voltage detection circuit elapses f or td(E-A) bef ore starting operation.
   3. When using the voltage monitor 2 interrupt/reset or the VCA13 bit in the VCA1 register, set the VCA27 bit to 1.
        After the VCA27 bit is f rom 0 to 1, the voltage detection circuit elapses f or td(E-A) bef ore starting operation.
   4. The VCA27 bit remains unchanged after softw are reset, w atchdog timer reset, and voltage monitor 2 reset.
   5. Use the VCA20 bit only w hen entering to w ait mode. To set the VCA20 bit, follow the procedure show n in Figure
        10.11 Procedure for Enabling Reduced Internal Pow er Consum ption Using VCA20 bit.

Figure 6.4 Registers VCA1 and VCA2

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Voltage Monitor 1 Circuit Control Register (1)

b7 b6 b5 b4 b3 b2 b1 b0  Symbol            Address                                                After Reset(2)
                         VW1C               0036h
                0                                                        The LVD1ON bit in the OFS register is set to 1: 0000X000b
                                                                         Power-on reset, v oltage monitor 1 reset or the LVD1ON bit
                                                                         in the OFS register is set to 0: 0100X001b

                         Bit Symbol        Bit Name                                   Function                          RW

                                       Voltage monitor 1 reset enable    0 : Disable                                    RW
                         VW1C0 bit(3)
                                                                         1 : Enable

                                       Voltage monitor 1 digital filter  0 : Digital filter enabled mode
                                       disable mode select bit
                         VW1C1                                           (digital filter circuit enabled)               RW

                                                                         1 : Digital filter disabled mode

                                                                         (digital filter circuit disabled)

                         VW1C2       Reserved bit                        Set to 0                                       RW
                            --       Reserved bit
                           (b3)                                          When read, the content is undefined.
                                     Sampling clock select bits                                                                         RO
                         VW1F0
                                                                         b5 b4

                                                                         0 0 : fOCO-S divide-by-1                       RW

                                                                         0 1 : fOCO-S divide-by-2

                                                                         1 0 : fOCO-S divide-by-4

                         VW1F1                                           1 1 : fOCO-S divide-by-8                       RW

                                     Voltage monitor 1 circuit mode When the VW1C0 bit is set to 1 (enables
                         VW1C6 select bit                                                                               RW
                                                                         voltage monitor 1 reset), set to 1.

                                     Voltage monitor 1 reset generation When the VW1C1 bit is set to 1 (digital filter  RW
                         VW1C7 condition select bit(4)
                                                                         disabled mode), set to 1.

NOTES:
   1. Set the PRC3 bit in the PRCR register to 1 (w rite enable) before w riting to the VW1C register.
   2. The value other than the VW1CO and VW1C6 bits remains unchanged after softw are reset, w atchdog timer reset,
        and voltage monitor 2 reset.
   3. The VW1C0 bit is enabled w hen the VCA26 bit in the VCA2 register is set to 1 (voltage detection 1 circuit
        enabled). Set the VW1C0 bit to 0 (disable), w hen the VCA26 bit is set to 0 (voltage detection 1 circuit disabled).
   4. The VW1C7 bit is enabled w hen the VW1C1 bit is set to 1 (digital filter disabled mode).

Figure 6.5 VW1C Register

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R8C/22 Group, R8C/23 Group                                                                  6. Voltage Detection Circuit

Voltage Monitor 2 Circuit Control Register (1)

b7 b6 b5 b4 b3 b2 b1 b0

                         Symbol                Address                              After Reset(8)

                         VW2C                  0037h                                00h

                         Bit Symbol            Bit Name                             Function                RW

                                     Voltage monitor 2 interrupt/reset 0 : Disable
                         VW2C0 enable bit(6)                                                                RW
                                                                  1 : Enable

                                     Voltage monitor 2 digital filter 0 : Digital filter enabled mode

                         VW2C1       disabled mode select bit(2)         (digital filter circuit enabled)   RW

                                                                  1 : Digital filter disabled mode

                                                                         (digital filter circuit disabled)

                                     Voltage change detection     0 : Not detected
                         VW2C2 f lag(3,4,8)                                                                 RW
                                                                  1 : Vdet2 pass detected

                         VW2C3       WDT detection flag(4,8)      0 : Not detected                          RW

                                                                  1 : Detected

                                     Sampling clock select bits   b5 b4

                         VW2F0                                    0 0 : fOCO-S divide-by-1                  RW

                                                                  0 1 : fOCO-S divide-by-2

                                                                  1 0 : fOCO-S divide-by-4

                         VW2F1                                    1 1 : fOCO-S divide-by-8                  RW

                                     Voltage monitor 2 circuit mode 0 : Voltage monitor 2 interrupt mode
                         VW2C6 select bit(5)                                                                RW
                                                                  1 : Voltage monitor 2 reset mode

                                     Voltage monitor 2 interrupt/reset 0 : When VCC reaches Vdet2 or above

                         VW2C7 generation condition select        1 : When VCC reaches Vdet2 or below       RW

                                     bit(7,9)

NOTES:
   1. Set the PRC3 bit in the PRCR register to 1 (enables w riting) before w riting to the VW2C register. When w riting the
        VW2C register, the VW2C2 bit may be set to 1. Set the VW2C2 bit to 0 after w riting the VW2C register.

   2. When the voltage monitor 2 interrupt is used to exit stop mode and to return again, w rite 0 to the VW2C1 bit before
        w riting 1.

   3. This bit is enabled w hen the VCA27 bit in the VCA2 register is set to 1 (voltage detection 2 circuit enabled).
   4. Set this bit to 0 by a program. When w riting 0 by a program, it is set to 0 (it remains unchanged even if it is set to 1).
   5. This bit is enabled w hen the VW2C0 bit is set to 1 (voltage monitor 2 interrupt/enables reset).
   6. The VW2C0 bit is enabled w hen the VCA27 bit in the VCA2 register is set to 1 (voltage detection 2 circuit enabled).

        Set the VW2C0 bit to 0 (disable) w hen the VCA27 bit is set to 0 (voltage detection 2 circuit disabled).

   7. The VW2C7 bit is enabled w hen the VW2C1 bit is set to 1 (digital filter disabled mode).
   8. The VW2C2 and VW2C3 bits remain unchanged in the softw are reset, w atchdog timer reset and voltage monitor 2

        reset.

   9. When the VW2C6 bit is set to 1 (voltage monitor 2 reset mode), set the VW2C7 bit to 1 (w hen VCC reaches to Vdet2
        or below ) (do not set to 0).

Figure 6.6 VW2C Register

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6.1 VCC Input Voltage

6.1.1 Monitoring Vdet1

        Vdet1 cannot be monitored.

6.1.2 Monitoring Vdet2

        Set the VCA27 bit in the VCA2 register to 1 (voltage detection 2 circuit enabled). After td(E-A) has elapsed
        (refer to 21. Electrical Characteristics), Vdet2 can be monitored by the VCA13 bit in the VCA1 register.

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6.2 Voltage Monitor 1 Reset

    Table 6.2 lists the Procedure for Setting Bits Associated with Voltage Monitor 1 Reset and Figure 6.7 shows an
    Example of Voltage Monitor 1 Reset Operation. To use the voltage monitor 1 reset to exit stop mode, set the
    VW1C1 bit in the VW1C register to 1 (digital filter disabled).

Table 6.2 Procedure for Setting Bits Associated with Voltage Monitor 1 Reset

Step                            When Using Digital Filter                         When Not Using Digital Filter
  1
  2   Set the VCA26 bit in the VCA2 register to 1 (voltage detection 1 circuit enabled)

  3   Wait for td(E-A)

4(1)  Select the sampling clock of the digital filter Set the VW1C7 bit in the VW1C register to
5(1)
  6   by the VW1F0 to VW1F1 bits in the VW1C 1
  7
      register
  8
      Set the VW1C1 bit in the VW1C register to Set the VW1C1 bit in the VW1C register to
  9
      "0" (digital filter enabled)                                                1 (digital filter disabled)

      Set the VW1C6 bit in the VW1C register to 1 (voltage monitor 1 reset mode)

      Set the VW1C2 bit in the VW1C register to 0

      Set the CM14 bit in the CM1 register to 0 -

      (low-speed on-chip oscillator on)

      Wait for the sampling clock of the digital - (no wait time)

      filter x 4 cycles

      Set the VW1C0 bit in the VW1C register to 1 (enables voltage monitor 1 reset)

NOTE:
    1. When the VW1C0 bit is set to 0, procedures 3, 4 and 5 can be executed simultaneously (with 1
        instruction).

                                       VCC

                                Vdet1

                                                       Sampling clock of              1                        x  32
                                                       digital filter x 4 cycles  fOCO-S

When the VW1C1 bit is set       Internal reset signal
to 0 (digital filter enabled)

                                                                                      1                        x  32
                                                                                  fOCO-S

When the VW1C1 bit is set       Internal reset signal
to 1 (digital filter disabled)
and the VW1C7 bit is set
to 1

                     VW1C1 and VW1C7: Bits in VW1C register

                                                     The above applies to the following conditions.
                                                      VCA26 bit in VCA2 register = 1 (voltage detection 1 circuit enabled)
                                                      VW1C0 bit in VW1C register = 1 (enables voltage monitor 1 reset )
                                                      VW1C6 bit in VW1C register = 1 (voltage monitor 1 reset mode)

                                                     When the internal reset signal is held "L", the pins, CPU and SFR are reset.
                                                     The internal reset signal is changed from "L" to "H", the program is executed beginning with the address indicated by the
                                                     reset vector.
                                                     Refer to 4. Special Function Registers (SFRs) for the SFR status after reset.

Figure 6.7 Example of Voltage Monitor 1 Reset Operation

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R8C/22 Group, R8C/23 Group                                                6. Voltage Detection Circuit

6.3 Voltage Monitor 2 Interrupt and Voltage Monitor 2 Reset

    Table 6.3 lists the Procedure for Setting Bits Associated with Voltage Monitor 2 Interrupt and Reset. Figure 6.8
    shows an Example of Voltage Monitor 2 Interrupt and Voltage Monitor 2 Reset Operation. To use the voltage
    monitor 2 interrupt or voltage monitor 2 reset to exit stop mode, set the VW2C1 bit in the VW2C register to 1
    (digital filter disabled).

Table 6.3 Procedure for Setting Bits Associated with Voltage Monitor 2 Interrupt and Reset

                When Using Digital Filter          When Not Using Digital Filter

Step  Voltage Monitor 2 Voltage Monitor 2 Voltage Monitor 2 Voltage Monitor 2
  1
  2   Interrupt                       Reset        Interrupt              Reset
  3
      Set the VCA27 bit in the VCA2 register to 1 (voltage detection 2 circuit enabled)
4(2)
5(2)  Wait for td(E-A)

  6   Select the sampling clock of the digital filter Select the timing of the interrupt and reset
  7
  8   by the VW2F0 to VW2F1 bits in the VW2C request by the VW2C7 bit in the VW2C
  9
      register                               register(1)

      Set the VW2C1 bit in the VW2C register to 0 Set the VW2C1 bit in the VW2C register to 1

      (digital filter enabled)               (digital filter disabled)

      Set the VW2C6 bit in Set the VW2C6 bit in Set the VW2C6 bit in Set the VW2C6 bit in

      the VW2C register to the VW2C register to the VW2C register to the VW2C register to

      0 (voltage monitor 2 1 (voltage monitor 2 0 (voltage monitor 2 1 (voltage monitor 2

      interrupt mode)           reset mode)  interrupt mode)              reset mode)

      Set the VW2C2 bit in the VW2C register to 0 (passing of Vdet2 is not detected)

      Set the CM14 bit in the CM1 register to 0 -

      (low-speed on-chip oscillator on)

      Wait for the sampling clock of the digital filter - (no wait time)

      x 4 cycles

      Set the VW2C0 bit in the VW2C register to 1 (enables voltage monitor 2 interrupt/reset)

NOTES:
    1. Set the VW2C7 bit to 1 (when VCC reaches Vdet2 or below) for the voltage monitor 2 reset.
    2. When the VW2C0 bit is set to 0, steps 3, 4, and 5 can be executed simultaneously (with 1
        instruction).

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                                                      VCC

                               Vdet2

                               2.7 V(1)

                               VCA13 bit              1                                                   Sampling clock of digital filter
                               VW2C2 bit                                                                  x 4 cycles
                                                      0
                                                                                                      Set to 0 by a program
                                                          Sampling clock of digital filter  Set to 0 by interrupt request
                                                          x 4 cycles                        acknowledgement
                                                      1

                                                      0

When the VW2C1 bit is set      Voltage monitor 2
to 0 (digital filter enabled)  interrupt request
                               (VW2C6 = 0)

                               Internal reset signal
                               (VW2C6 = 1)

                                                      1                                                                              Set to 0 by a program

When the VW2C1 bit is          VW2C2 bit                                                                                                         Set to 0 by interrupt
                                                                                                                                                 request
set to 1 (digital filter                              0                                                                                          acknowledgement

disabled) and the

VW2C7 bit is set to 0          Voltage monitor 2
(Vdet2 or above)               interrupt request

                               (VW2C6 = 0)

When the VW2C1 bit is                                           1                               Set to 0 by a program
set to 1 (digital filter       VW2C2 bit
disabled) and the                                                                           Set to 0 by interrupt
VW2C7 bit is set to 1                                           0                           request acknowledgement
(Vdet2 or below)
                               Voltage monitor 2
                               interrupt request
                               (VW2C6 = 0)

                               Internal reset signal
                               (VW2C6 = 1)

VCA13 : Bit in VCA1 register
VW2C1, VW2C2, VW2C6, VW2C7 : Bit in VW2C register

                                The above applies to the following conditions.
                                  VCA27 bit in VCA2 register = 1 (voltage detection 2 circuit enabled)
                                  VW2C0 bit in VW2C register = 1 (enables voltage monitor 2 interrupt and voltage monitor 2 reset)

                                NOTE:
                                   1. When the voltage monitor 1 reset is not used, set the power supply to VCC  2.7.

Figure 6.8 Example of Voltage Monitor 2 Interrupt and Voltage Monitor 2 Reset Operation

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R8C/22 Group, R8C/23 Group                                                       7. Programmable I/O Ports

7. Programmable I/O Ports

  There are 41 programmable Input/Output ports (I/O ports) P0 to P2, P3_0, P3_1, P3_3 to P3_5, P3_7, P4_3 to P4_5,
  and P6. Also, P4_6 and P4_7 can be used as input-only ports if the XIN clock oscillation circuit is not used, and the
  P4_2 can be used as an input-only port if the A/D converter is not used.

Table 7.1 Overview of Programmable I/O Ports

          Ports      I/O    Type of Output            I/O Setting                Internal Pull-Up Resister
P0 to P2, P6                                   Set every bit                     Set every 4 bits(1)
P3_0, P3_1, P3_3 to  I/O CMOS3 state           Set every bit                     Set every 3 bits(1)
P3_5, P3_7
P4_3                 I/O CMOS3 state           Set every bit                     Set every bit(1)
P4_4, P4_5                                     Set every bit                     Set every 2 bits(1)
P4_2(2)              I/O CMOS3 state           None                              None
P4_6, P4_7(3)        I/O CMOS3 state

                      I (No output function)

NOTES:
    1. In input mode, whether the internal pull-up resistor is connected or not can be selected by the PUR0
        and PUR1 registers.
    2. When the A/D converter is not used, these ports can be used as the input port only.
    3. When the XIN clock oscillation circuit is not used, these ports can be used as the input port only.

7.1 Functions of Programmable I/O Ports

    The PDi_j (i = 0 to 4, 6, j = 0 to 7) bit in the PDi register controls I/O of the ports P0 to P2, P3_0, P3_1, P3_3 to
    P3_5, P3_7, P4_3 to P4_5, and P6. The Pi register consists of a port latch to hold output data and a circuit to read
    pin state.
    Figures 7.1 to 7.7 show the Configurations of Programmable I/O Ports. Table 7.2 lists the Functions of
    Programmable I/O Ports. Also, Figure 7.9 shows the PDi (i = 0 to 4 and 6) Registers. Figure 7.10 shows the Pi (i =
    0 to 4 and 6) Registers, Figure 7.11 shows the Registers PUR0 and PUR1 and Figure 7.12 shows the PMR Register.

Table 7.2 Functions of Programmable I/O Ports

Operation When                           Value of PDi_j Bit in PDi Register(1)
     Accessing
    Pi Register  When PDi_j bit is set to 0 (input mode) When PDi_j bit is set to 1 (output mode)

Reading          Read pin input level          Read the port latch
Writing          Write to the port latch       Write to the port latch. The value written in
                                               the port latch, it is output from the pin.

i = 0 to 4, 6, j = 0 to 7
NOTE:

    1. Nothing is assigned to bits PD3_2, PD3_6, PD4_0 to PD4_2, PD4_6, and PD4_7.

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R8C/22 Group, R8C/23 Group                                    7. Programmable I/O Ports

7.2 Effect on Peripheral Functions

    Programmable I/O ports function as I/O of peripheral functions (refer to Table 1.6 Pin Name Information by Pin
    Number).
    Table 7.3 lists the Setting of PDi_j Bit when Functioning as I/O Ports for Peripheral Functions (i = 0 to 4, 6 j = 0 to
    7). Refer to descriptions of each function for how to set peripheral functions.

Table 7.3  Setting of PDi_j Bit when Functioning as I/O Ports for Peripheral Functions (i = 0 to 4, 6 j = 0 to 7)

I/O of Peripheral Functions           PDi_j Bit Setting of Port shared with Pin

Input                        Set this bit to 0 (input mode).

Output                       This bit can be set to both 0 or 1 (output regardless of the port setting)

7.3 Pins Other than Programmable I/O Ports

    Figure 7.8 shows the Configuration of I/O Pins.

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R8C/22 Group, R8C/23 Group                                            7. Programmable I/O Ports

P0                                       Pull-up selection                                                      (1)
                            Direction                                                                           (1)
             Data bus        register
                                                                                                                (1)
                            Port latch                                                                          (1)

                            Analog input                                                                        (1)
                                                                                                                (1)
P1_0 to P1_3                             Pull-up selection

                            Direction
                            register

                                                       1

      Data bus         Output from each peripheral function
                                   Port latch

                       Input to each peripheral function
                                                 Analog input

P1_4                                     Pull-up selection

                            Direction
                            register

                                                       1

      Data bus         Output from each peripheral function
                                   Port latch

      NOTE:

      1.                    symbolizes a parasitic diode.

          Ensure the input voltage on each port will not exceed VCC.

Figure 7.1 Configuration of Programmable I/O Ports (1)

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R8C/22 Group, R8C/23 Group                                      7. Programmable I/O Ports

P1_5 and P1_7                            Pull-up selection                                                (1)
                                                                                                          (1)
                            Direction
                            register                                                                      (1)
                                                                                                          (1)
                                                      1

Data bus       Output from each peripheral function
                           Port latch

                            INT1 input  Digital
Input to each peripheral function        filter

P1_6 and P2                              Pull-up selection

                            Direction
                            register

                                                       1

Data bus       Output from each peripheral function
                           Port latch

               Input to each peripheral function

NOTE:

1.                          symbolizes a parasitic diode.

    Ensure the input voltage on each port will not exceed VCC.

Figure 7.2 Configuration of Programmable I/O Ports (2)

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R8C/22 Group, R8C/23 Group                                      7. Programmable I/O Ports

P3_0 and P3_1                            Pull-up selection                                                 (1)
                                                                                                           (1)
                            Direction
                            register                                                                       (1)
                                                                                                           (1)
                                                       1

Data bus       Output from each peripheral function
                           Port latch

P3_3 to P3_5 and P3_7                    Pull-up selection

                            Direction
                            register

                                                       1

Data bus       Output from each peripheral function
                            Port latch

               Input to each peripheral function

NOTE:

1.                          symbolizes a parasitic diode.

    Ensure the input voltage on each port will not exceed VCC.

Figure 7.3 Configuration of Programmable I/O Ports (3)

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R8C/22 Group, R8C/23 Group                                                 7. Programmable I/O Ports

P4_2/VREF                                                                  (1)
                                                                           (1)
                              Data bus
                                                                                                                           (1)
P4_3 and P4_4                              Pull-up selection                                                               (1)
                              Direction
                    Data bus   register

                              Port latch

NOTE:

           1.                 symbolizes a parasitic diode.

               Ensure the input voltage on each port will not exceed VCC.

Figure 7.4 Configuration of Programmable I/O Ports (4)

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R8C/22 Group, R8C/23 Group                                                                                                                                      7. Programmable I/O Ports

P4_5                                       Pull-up selection                                                                                                                                              (1)
                              Direction                                                                                                                                                                   (1)
                    Data bus   register

                              Port latch

            INT0 and input to each peripheral function        Digital
                                                               filter

P4_6/XIN                                                                              (1)

                              Data bus

                                                                                                                                                           (1)

                                 Clocked inverter(2)

P4_7/XOUT                                                                   (3)
                                                                                                                               (1)
                              Data bus
                                                                                                 (4)

                                                                                                                               (1)

            NOTES:

            1.                symbolizes a parasitic diode.

                Ensure the input voltage on each port will not exceed VCC.

            2. When CM05 = 1, CM10 = 1, or CM13 = 0, the clocked inverter is cutoff.

            3. When CM10 = 1 or CM13 = 0, the feedback resistor is unconnected.

            4. When CM05 = CM13 = 1 or CM10 = CM13 = 1, this pin is pulled up.

Figure 7.5  Configuration of Programmable I/O Ports (5)

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R8C/22 Group, R8C/23 Group                                                  7. Programmable I/O Ports

P6_0 and P6_1                           Pull-up selection                                                             (1)
                                                                                                                      (1)
                            Direction
                            register                                                                                  (1)
                                                                                                                      (1)
                                                       1
                                                                                                                      (1)
            Data bus  Output from each peripheral function                                                            (1)
                                  Port latch

P6_2                                    Pull-up selection

                            Direction
                            register

                                                       1

            Data bus  Output from each peripheral function
                                   Port latch

                      Input to each peripheral function

P6_3 to P6_5                            Pull-up selection

                            Direction
                            register

            Data bus        Port latch

            NOTE:

            1.              symbolizes a parasitic diode.

                Ensure the input voltage on each port will not exceed VCC.

Figure 7.6  Configuration of Programmable I/O Ports (6)

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R8C/22 Group, R8C/23 Group                                               7. Programmable I/O Ports

P6_6                                    Pull-up selection                                                          (1)
                                                                                                                   (1)
                            Direction
                            register                                                                               (1)
                                                                                                                   (1)
                                                       1

      Data bus         Output from each peripheral function
                                   Port latch

                                           INT2 input           Digital
                                                                 filter
                                         Pull-up selection
P6_7                        Direction
                             register
             Data bus
                            Port latch

                                                    INT3 input  Digital
                       Input to each peripheral function         filter

      NOTE:

      1.                    symbolizes a parasitic diode.

          Ensure the input voltage on each port will not exceed VCC.

Figure 7.7 Configuration of Programmable I/O Ports (7)

Rev.2.00 Aug 20, 2008 Page 53 of 501
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R8C/22 Group, R8C/23 Group                                             7. Programmable I/O Ports

MODE                                                                                       (1)

             MODE signal input

RESET

             RESET signal input

                                                                       (1)

      NOTE:

       1.                   symbolizes a parasitic diode.

           Ensure the input voltage on each port will not exceed VCC.

Figure 7.8 Configuration of I/O Pins

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R8C/22 Group, R8C/23 Group                                                                          7. Programmable I/O Ports

Port Pi Direction Register (i = 0 to 4, 6)(1,2)

b7 b6 b5 b4 b3 b2 b1 b0

                         Symbol                  Address                                 After Reset

                         PD0(3)                  00E2h                                         00h

                         PD1                     00E3h                                         00h

                         PD2                     00E6h                                         00h

                         PD3                     00E7h                                         00h

                         PD4                     00EAh                                         00h

                         PD6                     00EEh                                         00h

                         Bit Symbol              Bit Name                                 Function                   RW

                         PDi_0 Port Pi_0 direction bit                   0 : Input mode                              RW

                         PDi_1       Port Pi_1 direction bit             (functions as an input port)                RW
                         PDi_2       Port Pi_2 direction bit
                         PDi_3       Port Pi_3 direction bit             1 : Output mode                             RW

                                                                         (functions as an output port)               RW

                         PDi_4 Port Pi_4 direction bit                                                               RW

                         PDi_5 Port Pi_5 direction bit                                                               RW

                         PDi_6 Port Pi_6 direction bit                                                               RW

                         PDi_7 Port Pi_7 direction bit                                                               RW

NOTES:

1. Nothing is assigned to the PD3_2 and PD3_6 bits in the PD3 register.

When w riting to the PD3_2 and PD3_6 bits , w rite 0 (input mode). When read, its content is 0.

2. Nothing is assigned to the PD4_0 to PD4_2, PD4_6 and PD4_7 bits in the PD4 register.

When w riting to the PD4_0 to PD4_2, PD4_6 and PD4_7 bits in the PD4 register, w rite 0 (input mode). When read, its

    content is 0.
3. Write to the PD0 register w ith the next instruction after that used to set the PRC2 bit in the PRCR register to 1 (w rite

enabled).

Figure 7.9 PDi (i = 0 to 4 and 6) Registers

Port Pi Register (i = 0 to 4, 6)(1,2)

b7 b6 b5 b4 b3 b2 b1 b0

                         Symbol                  Address                                 After Reset

                         P0                      00E0h                                   Indeterminate

                         P1                      00E1h                                   Indeterminate

                         P2                      00E4h                                   Indeterminate

                         P3                      00E5h                                   Indeterminate

                         P4                      00E8h                                   Indeterminate

                         P6                      00ECh                                   Indeterminate

                         Bit Symbol              Bit Name                                 Function                   RW

                         Pi_0 Port Pi_0 bit                              The pin level on any I/O port w hich is set RW

                         Pi_1 Port Pi_1 bit                              for input mode can be read by reading the RW
                         Pi_2 Port Pi_2 bit
                         Pi_3 Port Pi_3 bit                              corresponding bit in this register. The pin RW
                         Pi_4 Port Pi_4 bit
                         Pi_5 Port Pi_5 bit                              level on any I/O port w hich is set for     RW
                         Pi_6 Port Pi_6 bit
                         Pi_7 Port Pi_7 bit                              output mode can be controlled by w riting RW
                                                                         to the corresponding bit in this register.
                                                                                                                     RW
                                                                         0 : "L" level
                                                                                                                     RW
                                                                         1 : "H" level
                                                                                                                     RW

NOTES:
   1. Nothing is assigned to the P3_2 and P3_6 bits in the P3 register.

When w riting to the P3_2 and P3_6 bits, w rite 0 ("L" level). When read, its content is 0.

2. Nothing is assigned to the P4_0 and P4_1 bits in the P4 register.
    When w rite to the P4_0 and P4_1 bits, w rite 0 ("L" level). When read, its content is 0.

Figure 7.10 Pi (i = 0 to 4 and 6) Registers

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Pull-Up Control Register 0

b7 b6 b5 b4 b3 b2 b1 b0

                         Symbol                       Address                      After Reset

                         PUR0                         00FCh                         00h

                         Bit Symbol                   Bit Name                      Function                            RW

                         PU00 P0_0 to P0_3 pull-up(1)            0 : Not pulled up                                      RW

                         PU01 P0_4 to P0_7 pull-up(1)            1 : Pulled up                                          RW

                         PU02 P1_0 to P1_3 pull-up(1)            0 : Not pulled up                                      RW

                         PU03 P1_4 to P1_7 pull-up(1)            1 : Pulled up                                          RW

                         PU04 P2_0 to P2_3 pull-up(1)            0 : Not pulled up                                      RW

                         PU05 P2_4 to P2_7 pull-up(1)            1 : Pulled up                                          RW

                         PU06 P3_0, P3_1, and P3_3 pull-up(1)    0 : Not pulled up                                      RW

                         PU07 P3_4 to P3_5, and P3_7 pull-up(1)  1 : Pulled up                                          RW

NOTE:

1. When this bit is set to 1 (pulled up), the pin w hose direct bit is set to 0 (input mode) is pulled up.

Pull-Up Control Register 1

b7 b6 b5 b4 b3 b2 b1 b0

       00                Symbol                       Address                      After Reset

                         PUR1                         00FDh                        XX00XX00b

                         Bit Symbol                   Bit Name                      Function                            RW

                         PU10        P4_3 pull-up(1)             0 : Not pulled up                                      RW

                                                                 1 : Pulled up

                         PU11        P4_4 and P4_5 pull-up(1)    0 : Not pulled up                                      RW

                                                                 1 : Pulled up

                         --          Reserved bits               Set to 0                                               RW

                         (b3-b2)

                         PU14 P6_0 to P6_3 pull-up(1)            0 : Not pulled up                                      RW

                         PU15 P6_4 to P6_7 pull-up(1)            1 : Pulled up                                          RW

                         --          Nothing is assigned. If necessary, set to 0.                                       --

                         (b7-b6) When read, the content is 0.

NOTE:

1. When this bit is set to 1 (pulled up) and the pin w hose direct bit is set to 0 (input mode), the pin is pulled up.

Figure 7.11 Registers PUR0 and PUR1

Port Mode Register

b7 b6 b5 b4 b3 b2 b1 b0

0 0 0 0 0 0 Symbol                                    Address                      After Reset

                         PMR                          00F8h                         00h

                         Bit Symbol                   Bit Name                      Function                            RW

                         --          Reserved bits               Set to 0                                               --

                         (b3-b0)

                         U1PINSEL    Port TXD1/RXD1 sw itch bit  0 : I/O port P6_6, P6_7                                RW

                                                                 1 : TXD1, RXD1

                         --          Reserved bits               Set to 0                                               --

                         (b6-b5)

                         IICSEL      SSU/I2C bus sw itch bit     0 : SSU function selects                               RW

                                                                 1 : I2C bus function selects

   Figure 7.12 PMR Register

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7.4 Port Settings

    Table 7.4 to Table 7.47 list the port settings.

Table 7.4 Port P0_0/AN7

Register  PD0                         ADCON0                                                             Function

Bit       PD0_0  CH2           CH1                   CH0              ADGSEL0  Input port(1)
                                                                            X  Output port
Setting   0                 X  X                     X                     X   A/D converter input (AN7)
value                                                                      0
          1                 X  X                     X

          0                 1  1                     1

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU00 bit in the PUR0 register to 1.

Table 7.5 Port P0_1/AN6

Register  PD0                         ADCON0                                                             Function

Bit       PD0_1  CH2           CH1                   CH0              ADGSEL0  Input port(1)
                                                                            X  Output port
Setting   0                 X  X                     X                     X   A/D converter input (AN6)
                                                                            0
value     1                 X  X                     X

          0                 1  1                     0

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU00 bit in the PUR0 register to 1.

Table 7.6 Port P0_2/AN5

Register  PD0                         ADCON0                                                             Function

Bit       PD0_2  CH2           CH1                   CH0              ADGSEL0  Input port(1)
                                                                            X  Output port
Setting   0                 X  X                     X                     X   A/D converter input (AN5)
value                                                                      0
          1                 X  X                     X

          0                 1  0                     1

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU00 bit in the PUR0 register to 1.

Table 7.7 Port P0_3/AN4

Register  PD0                         ADCON0                                                             Function

Bit       PD0_3  CH2           CH1                   CH0              ADGSEL0  Input port(1)
                                                                            X  Output port
Setting   0                 X  X                     X                     X   A/D converter input (AN4)
                                                                            0
value     1                 X  X                     X

          0                 1  0                     0

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU00 bit in the PUR0 register to 1.

Table 7.8 Port P0_4/AN3

Register  PD0                         ADCON0                                                             Function

Bit       PD0_4  CH2           CH1                   CH0              ADGSEL0  Input port(1)
                                                                            X  Output port
Setting   0                 X  X                     X                     X   A/D converter input (AN3)
                                                                            0
value     1                 X  X                     X

          0                 0  1                     1

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU01 bit in the PUR0 register to 1.

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Table 7.9 Port P0_5/AN2

Register  PD0                          ADCON0                                                                  Function

Bit       PD0_5  CH2              CH1       CH0                          ADGSEL0     Input port(1)
                                                                               X     Output port
Setting   0                 X       X          X                              X      A/D converter input (AN2)
value                                                                         0
          1                 X       X          X

          0                 0       1          0

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU01 bit in the PUR0 register to 1.

Table 7.10 Port P0_6/AN1

Register  PD0                          ADCON0                                                                  Function

Bit       PD0_6  CH2              CH1       CH0                          ADGSEL0     Input port(1)
                                                                               X     Output port
Setting   0                 X       X          X                              X      A/D converter input (AN1)
                                                                               0
value     1                 X       X          X

          0                 0       0          1

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU01 bit in the PUR0 register to 1.

Table 7.11 Port P0_7/AN0

Register  PD0                          ADCON0                                                                  Function

Bit       PD0_7  CH2              CH1       CH0                          ADGSEL0     Input port(1)
                                                                               X     Output port
Setting   0                 X       X          X                              X      A/D converter input (AN0)
                                                                               0
value     1                 X       X          X

          0                 0       0          0

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU01 bit in the PUR0 register to 1.

Table 7.12 Port P1_0/KI0/AN8

Register  PD1    KIEN                     ADCON0                                                    Function

Bit       PD1_0 KI0EN          CH2     CH1        CH0                    ADGSEL0

          0      X             X       X                              X  X           Input port(1)

Setting   1      X             X       X                              X  X           Output port

value     0      1             X       X                              X  X           KI0 input

          0      X             1       0                              0           1  A/D converter input (AN8)

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU02 bit in the PUR0 register to 1.

Table 7.13 Port P1_1/KI1/AN9

Register  PD1    KIEN                     ADCON0                                                    Function

Bit       PD1_1 KI1EN          CH2     CH1        CH0                    ADGSEL0

          0      X             X       X                              X  X           Input port(1)

Setting   1      X             X       X                              X  X           Output port

value     0      1             X       X                              X  X           KI1 input

          0      X             1       0                              1           1  A/D converter input (AN9)

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU02 bit in the PUR0 register to 1.

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R8C/22 Group, R8C/23 Group                                                                               7. Programmable I/O Ports

Table 7.14 Port P1_2/KI2/AN10

Register  PD1    KIEN                       ADCON0                                                       Function

Bit       PD1_2 KI2EN       CH2          CH1      CH0                    ADGSEL0

          0         X          X         X                            X     X             Input port(1)

Setting   1         X          X         X                            X     X             Output port

value     0         1          X         X                            X     X             KI2 input

          0         X          1         1                            0     1             A/D converter input (AN10)

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU02 bit in the PUR0 register to 1.

Table 7.15 Port P1_3/KI3/AN11

Register  PD1    KIEN                       ADCON0                                                       Function

Bit       PD1_3 KI3EN       CH2          CH1      CH0                    ADGSEL0

          0         X          X         X                            X     X             Input port(1)

Setting   1         X          X         X                            X     X             Output port

value     0         1          X         X                            X     X             KI3 input

          0         X          1         1                            1     1             A/D converter input (AN11)

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU02 bit in the PUR0 register to 1.

Table 7.16 Port P1_4/TXD0

Register  PD1                  U0MR                                                       Function

Bit       PD1_4  SMD2          SMD1      SMD0

          0         0             0         0     Input port(1)

          1         0             0         0     Output port

Setting             0             0         1

value               1             0         0     TXD0 output(2)

          X         1             0         1

                    1             1         0

X: 0 or 1
NOTES:

     1. Pulled up by setting the PU03 bit in the PUR0 register to 1.
     2. N-channel open drain output by setting the NCH bit in the U0C0 register to 1.

Table 7.17 Port P1_5/RXD0/(TRAIO)/(INT1)

Register  PD1       TRAIOC                     TRAMR                           INTEN                     Function
                                                                               INT1EN
Bit       PD1_5 TIOSEL TOPCR TMOD2 TMOD1 TMOD0

                 0          X         X        X                         X

          0      X          1         X        X                         X             X  Input port(1)

                 X          X            Other than 001b

                 0          X         X        X                         X

          1      X          1         X        X                         X             X Output port

Setting          X          X            Other than 001b

value            X          X            Other than 001b

          0      0          X         0        0                         1             X RXD0 input

          0      1          X            Other than 001b                               X TRAIO input

          0      1          X            Other than 001b                               1  TRAIO/INT1 input

          X      1          0         0        0                         1             X TRAIO pulse output

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU03 bit in the PUR0 register to 1.

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Table 7.18 Port P1_6/CLK0

Register      PD1                            U0MR                                                              Function

Bit           PD1_6     SMD2           SMD1        SMD0               CKDIR       Input port(1)
                                                                                  Output port
              0                  Other than 001b                         X        CLK0 (external clock) input
                                                                                  CLK0 (internal clock) output
Setting                    X              X          X                   1
value
              1                  Other than 001b                         X

              0            X              X          X                   1

              X            0              0          1                   0

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU03 bit in the PUR0 register to 1.

Table 7.19 Port P1_7/TRAIO/INT1

Register PD1               TRAIOC                    TRAMR                        INTEN                          Function
                                                                                  INT1EN
Bit           PD1_7 TIOSEL TOPCR TMOD2 TMOD1 TMOD0                                        Input port(1)
                                                                                      X
                        0           X        X          X                X                Output port
                                                                                      X   TRAIO input
              0         X           1        X          X                X                TRAIO/INT1 input
                                                                                      X   TRAIO pulse output
                        X           X           Other than 001b                       1
                                                                                      X
                        1           X        X          X                X

Setting       1         X           1        X          X                X

value                   X           X           Other than 001b

              0         0           X           Other than 001b

              0         0           X           Other than 001b

              X         0           0        0          0                1

X: 0 or 1

NOTE:

1. Pulled up by setting the PU03 bit in the PUR0 register to 1.

Table 7.20 Port P2_0/TRDIOA0/TRDCLK

Register PD2     TRDOER1                  TRDFCR                               TRDIORA0                           Function
                     EA0
Bit PD2_0              1      CMD1     CMD0 STCLK       PWM3             IOA2 IOA1 IOA0      Input port(1)
                       1         X                         X                                 Output port
           0           X         X        X       X        X                X     X       X  Timer mode (input capture function)
                       X         0                         1                                 External clock input (TRDCLK)
           1           0         X        X       X        1                X     X       X  PWM3 mode waveform output
                                 0                         0                                 Timer mode waveform output
Setting    0                              0       0                         1     X       X  (output compare function)

value      0                              X       1                         0     0       0

           X                              0       0                         X     X       X

           X         0           0        0       0        1                0     0       1

                                                                            0     1       X

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU04 bit in the PUR0 register to 1.

Table 7.21 Port P2_1/TRDIOB0

Register PD2 TRDOER1                TRDFCR           TRDPMR              TRDIORA0                     Function

Bit PD2_1 EB0 CMD1 CMD0 PWM3 PWMB0 IOB2 IOB1 IOB0

           0         1        X        X     X          X             X        X     X Input port(1)

           1         1        X        X     X          X             X X X Output port

           0         X        0        0     1          0             1        X     X Timer mode (input capture function)

           X         0        1        0     X          X             X        X     X Complementary PWM mode waveform output

Setting                       1        1

value      X         0        0        1     X          X             X X X Reset synchronous PWM mode waveform output

           X         0        0        0     0          X             X X X PWM3 mode waveform output

           X         0        0        0     1          1             X X X PWM mode waveform output

           X         0        0        0     1          0             0        0     1 Timer mode waveform output (output compare

                                                                      0        1     X function)

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU04 bit in the PUR0 register to 1.

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Table 7.22 Port P2_2/TRDIOC0

Register   PD2   TRDOER1       TRDFCR       TRDPMR                       TRDIORC0                                Function
   Bit    PD2_2      EC0
                       1    CMD1 CMD0 PWM3 PWMC0                      IOC2 IOC1 IOC0      Input port(1)
Setting      0         1                                                                  Output port
  value      1         X    X  X       X       X                      X  X         X      Timer mode (input capture function)
             0                                                                            Complementary PWM mode waveform
                       0    X  X       X       X                      X  X         X      output
             X                                                                            Reset synchronous PWM mode waveform
                       0    0  0       1       0                      1  X         X      output
             X                                                                            PWM mode waveform output
                            1  0       X       X                      X  X         X      Timer mode waveform output (output
                                                                                          compare function)
                            1  1

                            0  1       X       X                      X  X         X

          X      0          0  0       1       1                      X  X         X

          X      0          0  0       1       0                      0  0         1

                                                                      0  1         X

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU04 bit in the PUR0 register to 1.

Table 7.23 Port P2_3/TRDIOD0

Register   PD2   TRDOER1       TRDFCR       TRDPMR                       TRDIORC0                                Function
   Bit    PD2_3      ED0                    PWMD0
                       1    CMD1 CMD0 PWM3                            IOD2 IOD1 IOD0      Input port(1)
Setting      0         1                         X                                        Output port
  value      1         X    X  X       X         X                    X  X         X      Timer mode (input capture function)
             0                                   0                                        Complementary PWM mode waveform
                       0    X  X       X                              X  X         X      output
             X                                   X                                        Reset synchronous PWM mode waveform
                       0    0  0       1                              1  X         X      output
             X                                   X                                        PWM mode waveform output
                            1  0       X                              X  X         X      Timer mode waveform output (output
                                                                                          compare function)
                            1  1

                            0  1       X                              X  X         X

          X      0          0  0       1       1                      X  X         X

          X      0          0  0       1       0                      0  0         1

                                                                      0  1         X

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU04 bit in the PUR0 register to 1.

Table 7.24 Port P2_4/TRDIOA1

Register PD2 TRDOER1           TRDFCR          TRDIORA1                                   Function

Bit       PD2_4  EA1        CMD1 CMD0 PWM3 IOA2 IOA1 IOA0

          0      1          X  X       X    X     X                      X Input port(1)

          1      1          X  X       X    X     X                      X Output port

          0      X          0  0       1    1     X                      X Timer mode (input capture function)

Setting   X      0          1  0       X    X     X                      X Complementary PWM mode waveform output
value
                            1  1

          X      0          0  1       X    X     X                      X Reset synchronous PWM mode waveform output

          X      0          0  0       1    0     0                      1 Timer mode waveform output

                                            0     1                      X (output compare function)

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU05 bit in the PUR0 register to 1.

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Table 7.25 Port P2_5/TRDIOB1

Register PD2 TRDOER1           TRDFCR     TRDPMR                         TRDIORA1                       Function

Bit PD2_5 EB1 CMD1 CMD0 PWM3 PWMB1 IOB2 IOB1 IOB0

         0         1        X  X       X  X                           X  X         X Input port(1)

         1         1        X  X       X  X                           X  X         X Output port

         0         X        0  0       1  0                           1  X         X Timer mode (input capture function)

         X         0        1  0       X  X                           X  X         X Complementary PWM mode waveform output

Setting                     1  1

value              0        0  1       X  X                           X  X         X  Reset synchronous PWM mode waveform
                X                                                                     output

         X         0        0  0       1  1                           X  X         X PWM mode waveform output

         X         0        0  0       1  0                           0  0         1 Timer mode waveform output (output

                                                                      0  1         X compare function)

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU05 bit in the PUR0 register to 1.

Table 7.26 Port P2_6/TRDIOC1

Register PD2 TRDOER1           TRDFCR     TRDPMR                         TRDIORC1                       Function

Bit PD2_6 EC1 CMD1 CMD0 PWM3 PWMC1 IOC2 IOC1 IOC0

         0         1        X  X       X  X                           X  X         X Input port(1)

         1         1        X  X       X  X                           X  X         X Output port

         0         X        0  0       1  0                           1  X         X Timer mode (input capture function)

         X         0        1  0       X  X                           X  X         X Complementary PWM mode waveform output

Setting                     1  1

value              0        0  1       X  X                           X  X         X  Reset synchronous PWM mode waveform
                X                                                                     output

         X         0        0  0       1  1                           X  X         X PWM mode waveform output

         X         0        0  0       1  0                           0  0         1 Timer mode waveform output (output

                                                                      0  1         X compare function)

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU05 bit in the PUR0 register to 1.

Table 7.27 Port P2_7/TRDIOD1

Register PD2 TRDOER1           TRDFCR     TRDPMR                         TRDIORC1                       Function

Bit PD2_7 ED1 CMD1 CMD0 PWM3 PWMD1 IOD2 IOD1 IOD0

         0         1        X  X       X  X                           X  X         X Input port(1)

         1         1        X  X       X  X                           X  X         X Output port

         0         X        0  0       1  0                           1  X         X Timer mode (input capture function)

         X         0        1  0       X  X                           X  X         X Complementary PWM mode waveform output

Setting                     1  1

value              0        0  1       X  X                           X  X         X  Reset synchronous PWM mode waveform
                X                                                                     output

         X         0        0  0       1  1                           X  X         X PWM mode waveform output

         X         0        0  0       1  0                           0  0         1 Timer mode waveform output

                                                                      0  1         X (output compare function)

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU05 bit in the PUR0 register to 1.

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Table 7.28 Port P3_0/TRAO

Register     PD3                  TRAIOC                                                 Function

Bit       PD3_0                   TOENA

Setting        0                     0         Input port(1)
value
               1                     0         Output port

               X                     1         TRAO output

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU06 bit in the PUR0 register to 1.

Table 7.29 Port P3_1/TRBO

Register  PD3                     TRBMR           TRBIOC                                            Function

Bit       PD3_1      TMOD1               TMOD0       TOCNT

          0                 0             0                           X  Input port(1)
                                                                         Output port
Setting   1                 0             0                           X  TRBO output

value     X                       01b                                 1

          X                 Other than 00b                            0

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU06 bit in the PUR0 register to 1.

Table 7.30 Port P3_3/SSI

                  Clock Synchronous Serial I/O with Chip Select

Register  PD3     (Refer to Table 16.4 Association between               PMR                             Function

                  Communication Modes and I/O Pins.)

Bit       PD3_3   SSI output control           SSI input control         IICSEL

          0                    0                  0                      0               Input port(1)

          0                    X                  X                      1

Setting   1                    0                  0                      0               Output port(2)

value     1                    X                  X                      1

          X                    0                  1                      0               SSI input

          X                    1                  0                      0               SSI output(2)

X: 0 or 1
NOTES:

     1. Pulled up by setting the PU06 bit in the PUR0 register to 1.
     2. N-channel open drain output by setting the SOOS bit in the SSMR2 register to 1 when this pin functions as output.

Table 7.31 Port P3_4/SDA/SCS

Register   PD3          SSMR2              PMR    ICCR1                                  Function
   Bit    PD3_4   CSS1 CSS0               IICSEL    ICE

          0       0               0         0     X                      Input port(1)

          0       0               0         X     0

          1       0               0         0     X                      Output port(2)

Setting   1       0               0         X     0

value     X       0               1         0     X SCS input

          X       1               0         0     X                      SCS output(2)

                  1               1

          X       X               X         1     1 SDA input/output

X: 0 or 1
NOTES:

     1. Pulled up by setting the PU07 bit in the PUR0 register to 1.
     2. N-channel open drain output by setting the CSOS bit in the SSMR2 register to 1 when this pin functions as output.

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Table 7.32 Port P3_5/SCL/SSCK

Register              Clock Synchronous Serial I/O with Chip Select                             Function
            PD3 (Refer to Table 16.4 Association between PMR ICCR1

                           Communication Modes and I/O Pins.)

Bit         PD3_5 SSCK output control SSCK input control IICSEL ICE

            0               0                 0                       0      X  Input port(1)

            0               0                 0                       X      0

Setting     1               0                 0                       0      X  Output port(2)

value       1               0                 0                       X      0

            X               0                 1                       0      0 SSCK input

            X               1                 0                       0      0 SSCK output(2)

            X               1                 0                       1      1 SCL input/output

X: 0 or 1
NOTES:

     1. Pulled up by setting the PU07 bit in the PUR0 register to 1.
     2. N-channel open drain output by setting the CSOS bit in the SSMR2 register to 1 when this pin functions as output.

Table 7.33 Port P3_7/SSO

Register     PD3   Clock Synchronous Serial I/O with Chip Select      SSMR2     PMR              Function
   Bit               (Refer to Table 16.4 Association between
            PD3_7      Communication Modes and I/O Pins.)             SOOS
Setting        0                                                          X
  value        0   SSO output control  SSO input control                  X  IICSEL
               1                                                          0     0
               1            0                 0                           0     1      Input port(1)
               X                                                          0     0
               X            X                 X                           0     1      Output port
                                                                                0
                            0                 0                           1     0      SSO input
                                                                                       SSO output (CMOS output)
                            X                 X                                 0      SSO output (N-channel open-drain
                                                                                       output)
                            0                 1

                            1                 0

            X               1                 0

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU07 bit in the PUR0 register to 1.

Table 7.34  Port P4_2/VREF                                                   Function

  Register        ADCON1       Input port
      Bit           VCUT       Input port/VREF input
                        0
   Setting              1
    value

Table 7.35 Port P4_3

Register           PD4                                                       Function
                                                                             Function
Bit                PD4_3

Setting            0           Input port(1)
value
                   1           Output port

NOTE:
     1. Pulled up by setting the PU10 bit in the PUR0 register to 1.

Table 7.36 Port P4_4

Register           PD4

Bit                PD4_4

Setting            0           Input port(1)
value
                   1           Output port

NOTE:
     1. Pulled up by setting the PU11 bit in the PUR0 register to 1.

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R8C/22 Group, R8C/23 Group                                                                              7. Programmable I/O Ports

Table 7.37 Port P4_5/INT0

Register    PD4                   INTEN                                                       Function

Bit         PD4_5                 INT0EN

               0                  X       Input port(1)

Setting        1                  X       Output port

value

               0                  1       INT0 input

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU11 bit in the PUR0 register to 1.

Table 7.38  Port P4_6/XIN

  Register         CM1                    CM0                         Circuit specifications
      Bit
            CM13            CM10          CM05  Oscillation                   Feedback                         Function
   Setting                                         buffer                      resistor
    value                                    X                                                Input port
            0               X                0                        OFF     OFF             XIN-XOUT oscillation
X: 0 or 1                                    1                                                External XIN input
            1               0                0                        ON      ON              XIN-XOUT oscillation stop
                                             1                                                XIN-XOUT oscillation stop
            1               0                                         OFF     ON

            1               1                                         OFF     OFF

            1               1                                         OFF     OFF

Table 7.39  Port P4_7/XOUT

  Register         CM1                    CM0                         Circuit specifications
      Bit
            CM13            CM10          CM05  Oscillation                   Feedback                         Function
   Setting
    value                                    X                        buffer  resistor        Input port
                                             0                                                XIN-XOUT oscillation
X: 0 or 1   0               X                1                        OFF     OFF             XOUT is "H" pull-up
                                             0                                                XIN-XOUT oscillation stop
            1               0                1                        ON      ON              XIN-XOUT oscillation stop

            1               0                                         OFF     ON

            1               1                                         OFF     OFF

            1               1                                         OFF     OFF

Table 7.40 Port P6_0/TREO

Register    PD6                TRECR1                                                         Function

Bit         PD6_0                 TOENA

Setting        0                  0       Input port(1)
value
               1                  0       Output port

               X                  1       TREO output

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU14 bit in the PUR0 register to 1.

Table 7.41 Port P6_1/CTX0

Register    PD6                C0CTLR                                                         Function

Bit         PD6_1                 PortEn

Setting        0                  0       Input port(1)

value          1                  0       Output port

               X                  1       CTX0 output

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU14 bit in the PUR0 register to 1.

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R8C/22 Group, R8C/23 Group                                                                         7. Programmable I/O Ports

Table 7.42 Port P6_2/CRX0

Register     PD6            C0CTLR                                                  Function

Bit       PD6_2             PortEn

Setting       0                0          Input port(1)

value         1                0          Output port

              X                1          CRX0 input

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU14 bit in the PUR0 register to 1.

Table 7.43 Port P6_3

Register          PD6                                                               Function

Bit               PD6_3

Setting              0                   Input port(1)
value
                     1                   Output port

NOTE:
     1. Pulled up by setting the PU14 bit in the PUR0 register to 1.

Table 7.44 Port P6_4

Register          PD6                                                               Function

Bit               PD6_4

Setting              0                   Input port(1)
value
                     1                   Output port

NOTE:
     1. Pulled up by setting the PU15 bit in the PUR0 register to 1.

Table 7.45 Port P6_5

Register          PD6                                                               Function

Bit               PD6_5

Setting              0                   Input port(1)
value
                     1                   Output port

NOTE:
     1. Pulled up by setting the PU15 bit in the PUR0 register to 1.

Table 7.46 Port P6_6/INT2/TXD1

Register PD6      PMR               U1MR                              U1C0  INTEN                  Function
                                                                            INT2EN
Bit       PD6_6 U1PINSEL SMD2 SMD1 SMD0 NCH

          0       X         0         0   0                           X     X       Input port(1)

                  0         X         X   X

          1       X         0         0   0                           X     X Output port
                                                                            1 INT2 input
                  0         X         X   X

          0       X         X         X   X                           X

Setting                     0         0   1

value     X       1         1         0   0                           0     X TXD1 output (CMOS output)

                            1         0   1

                            1         1   0

                            0         0   1

          X       1         1         0   0                           1     X TXD1 output (N-channel open-drain output)

                            1         0   1

                            1         1   0

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU15 bit in the PUR0 register to 1.

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Table 7.47 Port P6_7/INT3/RXD1                                                       Function

Register  PD6               PMR       INTEN

Bit       PD6_7             U1PINSEL  INT3EN

          0                 X         X                               Input port(1)

Setting   1                 X         X                               Output port

value     0                 X         1                               INT3 input

          0                 1         X                               RXD1 input

X: 0 or 1
NOTE:

     1. Pulled up by setting the PU15 bit in the PUR0 register to 1.

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7.5 Unassigned Pin Handling

    Table 7.48 lists Unassigned Pin Handling.

Table 7.48 Unassigned Pin Handling

           Pin Name                                                    Connection
Ports P0 to P2, P3_0,       After setting to input mode, connect every pin to VSS via a resistor (pull-
P3_1, P3_3 to P3_7,
P4_3 to P4_5, P6             down) or connect every pin to VCC via a resistor (pull-up).(2)
                            After setting to output mode, leave these pins open.(1,2)
Ports P4_6, P4_7            Connect to VCC via a resistor (pull-up)(2)
Port P4_2/VREF              Connect to VCC
                            Connect to VCC via a resistor (pull-up)(2)
RESET(3)

NOTES:
    1. If these ports are set to output mode and left open, they remain input mode until they are switched to
        output mode by a program. The voltage level of these pins may be undefined and the power current
        may increase while the ports remain input mode.
        The content of the direction registers may change due to noise or program runaway caused by
        noise. In order to enhance program reliability, the program should periodically repeat the setting of
        the direction registers.
    2. Connect these unassigned pins to the MCU using the shortest wire length (2 cm or less) as
        possible.
    3. When power-on reset function is in use.

                                      MCU

                            Port P0 to P2, P3_0, (Input mode )                                            :
                                                         :                                                :
                            P3_1, P3_3 to P3_7,          :
                                P4_3 to P4_5, P6  (Input mode)                                           Open

                                                  (Output mode)

                                                                                      Port P4_6, P4_7
                                                                                               RESET(1)

                                                                                     Port P4_2/VREF

                                                       NOTE:
                                                            1. When power-on reset function is in use.

Figure 7.13 Unassigned Pin Handling

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8. Processor Mode

8.1 Processor Modes

    Single-chip mode can be selected as processor mode.
    Table 8.1 lists Features of Processor Mode. Figure 8.1 shows the PM0 Register and Figure 8.2 shows the PM1
    Register.

Table 8.1 Features of Processor Mode

      Processor Mode                 Accessible Areas                              Pins Assignable as I/O Port Pins
Single-chip mode
                                  SFR, internal RAM, internal ROM All pins are I/O ports or peripheral

                                                                      function I/O pins

Processor Mode Register 0(1)

b7 b6 b5 b4 b3 b2 b1 b0

   000                   Symbol                     Address                        After Reset
                          PM0                        0004h                              00h

                         Bit Symbol                 Bit Name                       Function                         RW

                         --          Reserved bits                    Set to 0                                      RW

                         (b2-b0)

                                      Softw are reset bit             The MCU is reset w hen this bit is set to 1.  RW
                         PM03
                                                                      When read, its content is 0.

                         --          Nothing is assigned. If necessary, set to 0.                                   --

                         (b7-b4) When read, the content is 0.

NOTE:
   1. Set the PRC1 bit in the PRCR register to 1 (enables w riting) before rew riting to the PM0 register.

Figure 8.1 PM0 Register

Processor Mode Register 1(1)

b7 b6 b5 b4 b3 b2 b1 b0

0  0 0 Symbol                                       Address                        After Reset
                                                     0005h                              00h
                         PM1

                         Bit Symbol                 Bit Name                       Function                         RW

                         --          Reserved bits                    Set to 0                                      RW

                         (b1-b0)

                         PM12        WDT interrupt/reset sw itch bit  0 : Watchdog timer interrupt                  RW

                                                                      1 : Watchdog timer reset(2)

                         --          Nothing is assigned. If necessary, set to 0.                                   --

                         (b6-b3) When read, the content is 0.

                         --          Reserved bit                     Set to 0                                      RW

                         (b7)

NOTES :
   1. Set the PRC1 bit in the PRCR register to 1 (enables w riting) before rew riting to the PM1 register.
   2. The PM12 bit is set to 1 by a program (it remains unchanged even if it is set to 0).
        When the CSPRO bit in the CSPR register is set to 1 (selects count source protect mode), the PM12 bit is
        automatically set to 1.

Figure 8.2 PM1 Register

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R8C/22 Group, R8C/23 Group                                                                    9. Bus

9. Bus

  The bus cycles differ when accessing ROM/RAM, and when accessing SFR.
  Table 9.1 lists Bus Cycles by Access Space of the R8C/22 Group and Table 9.2 lists Bus Cycles by Access Space of
  the R8C/23 Group.
  The ROM/RAM and SFR are connected to the CPU through an 8-bit bus. When accessing in word-(16 bits) unit, these
  area are accessed twice in 8-bit unit.
  Table 9.3 lists Access Unit and Bus Operations.

Table 9.1 Bus Cycles by Access Space of the R8C/22 Group

       Access Area                        Bus Cycle
SFR                         2 cycles of CPU clock
ROM/RAM                     1 cycle of CPU clock

Table 9.2 Bus Cycles by Access Space of the R8C/23 Group

       Access Area                        Bus Cycle
SFR/Data flash              2 cycles of CPU clock
Program ROM/RAM             1 cycle of CPU clock

Table 9.3 Access Unit and Bus Operations

Area                           SFR, data flash            ROM (program ROM), RAM

Even address        CPU clock            Even             CPU clock
byte access                                        Data
                     Address                                Address
                      Data               Odd                Data     Even
                                                    Data                  Data

Odd address         CPU clock                             CPU clock
byte access
                      Address                               Address
                      Data                                   Data    Odd
                                                          CPU clock      Data

Even address        CPU clock                               Address
word access                                                  Data
                     Address
                      Data     Even       Even + 1                   Even        Even + 1
                                    Data          Data                   Data           Data

Odd address         CPU clock                             CPU clock
word access
                      Address                               Address
                      Data     Odd        Odd + 1            Data    Odd         Odd + 1
                                    Data        Data                       Data        Data

However, only following SFRs are connected with the 16-bit bus:
Timer RD: registers TRDi (i = 0, 1), TRDGRAi, TRDGRBi, TRDGRCi, and TRDGRDi
Therefore, they are accessed once in 16-bit units. The bus operation is the same as "Area: SFR, data flash, even address
byte access" in Table 9.3 Access Unit and Bus Operations, and 16-bit data is accessed at a time.

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R8C/22 Group, R8C/23 Group                                                  10. Clock Generation Circuit

10. Clock Generation Circuit

  The clock generation circuit has:
       XIN clock oscillation circuit
       Low-speed on-chip oscillator
       High-speed on-chip oscillator

  Table 10.1 lists Specifications of Clock Generation Circuit. Figure 10.1 shows a Clock Generation Circuit. Figures
  10.2 to 10.8 show clock-associated registers.

Table 10.1 Specifications of Clock Generation Circuit

        Item             XIN Clock                             On-Chip Oscillator
Use of Clock
                   Oscillation Circuit High-Speed On-Chip Oscillator Low-Speed On-Chip Oscillator
Clock Frequency
Connectable         CPU clock source CPU clock source               CPU clock source
Oscillator
                   Peripheral          Peripheral function clock   Peripheral function clock
Oscillator          function clock
Connect Pins        source                  source                       source
Oscillation Stop,
Restart Function                         CPU and peripheral function CPU and peripheral function
Oscillator Status
After Reset                                 clock sources when XIN clock clock sources when XIN clock
Others
                                            stops oscillating            stops oscillating

                   0 to 20 MHz           Approx. 40 MHz(3)            Approx. 125 kHz

                   Ceramic             -                            -

                   resonator

                   Crystal oscillator

                   XIN, XOUT(1)          -(1)                         -(1)

                   Usable                Usable                       Usable

                   Stop                  Stop                         Oscillate

                   Externally            -                            -

                   generated clock

                   can be input(2)

NOTES:
    1. These pins can be used as P4_6 and P4_7 when using the on-chip oscillator clock as the CPU
        clock while the XIN clock oscillation circuit is not used.
    2. Set the CM05 bit in the CM0 register to 1 (main clock stops) and the CM13 bit in the CM1 register to
        1 (XIN-XOUT pin) when the external clock is input.
    3. The clock frequency is automatically set to up to 20 MHz by a driver when using the high-speed on-
        chip oscillator as the CPU clock source.

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R8C/22 Group, R8C/23 Group                                                                                                                                                      10. Clock Generation Circuit

                                                                               FRA1 register

                                                                 Frequency adjustable

                                               FRA00                           High-speed                                               fOCO40M
                                                                               on-chip                                                            Divider
                                                                               oscillator            FRA2 register                               (1/128)              fOCO128

                                                                                              Divider                        fOCO-F                                   Watchdog                 SSU/IIC
                                                                                                                                                                         timer

                                                                                       FRA01 = 1     fOCO                                                                                                                  A/D
                                                                                       FRA01 = 0                                               INT0 Timer RA Timer RB Timer RD Timer RE converter UART0 UART1
                                                                                                               On-chip oscillator
                                                                                                               clock

                                               CM14                            Low-speed      fOCO-S                            Power-on
                                                                               on-chip                                          reset
                                                                               oscillator
                                                                                                                                Voltage
                                         SQ                                                                                     detection
                                                                                                                                circuit

                   CM10 = 1 (stop mode)

                                                                                                                    b                      f1

            RESET                        R                                                                             c                   f2
                                         SQ
Power-on reset                                                                Oscillation                                d                f4
  Software reset                                                               stop
Interrupt request                                                              detection                                     e             f8

                                                                 XIN clock                        OCD2 = 1                      k          f16

                        WAIT             R

                        instruction                                                                                                g       f32

                                   CM13                                                                          a

                                                                                                                       Divider        h                                         CPU clock

                   XIN                   XOUT                                                 OCD2 = 0                                                                                                fCAN0

                                                                                                                                                                                               By CCLK0,
                                                                                                                                                                                               CCLK1, CCLK2

                                   CM13

CM05                                                                                   System clock

                                                      CM02

                                                                               b                  c                 d                      e                          k         g
                                                                                                                                                  1/2
                                                                            a          1/2                  1/2              1/2                                         1/2

CM02, CM05, CM06: Bits in CM0 register                                                                                                                      CM06 = 1     CM06 = 0
CM10, CM13, CM14, CM16, CM17: Bits in CM1 register                                                                                                                       CM17 to CM16 = 11b
OCD0, OCD1, OCD2: Bits in OCD register                                                                                          CM06 = 0
FRA00, FRA01: Bits in FRA0 register                                                                                             CM17 to CM16 = 10b                           h
CCLK0, CCLK1, CCLK2: Bits in CCLKR register                                                               CM06 = 0
                                                                                                          CM17 to CM16 = 01b                                              Details of divider
         Oscillation stop detection circuit
                                                                                  CM06 = 0
                                                                                  CM17 to CM16 = 00b

                                                                 Forcible discharge when OCD0 = 0

                        XIN clock        Pulse generation        Charge,                             Oscillation stop detection
                                         circuit for clock edge  discharge                           interrupt generation
                                         detection and           circuit                             circuit detection                                                Oscillation stop
                                         charge, discharge                                                                                                            detection,
                                         control circuit                    OCD1                               Watchdog                                               watchdog timer, voltage
                                                                                                               timer interrupt                                        monitor 2 interrupt
                                                                                                               Voltage watch
                                                                                                               2 interrupt

                                                                                                                      OCD2 bit switch signal

                                                                                                                      CM14 bit switch signal

Figure 10.1 Clock Generation Circuit

Rev.2.00 Aug 20, 2008 Page 72 of 501
REJ09B0251-0200
R8C/22 Group, R8C/23 Group                                                                       10. Clock Generation Circuit

System Clock Control Register 0(1)

b7 b6 b5 b4 b3 b2 b1 b0

0  0 1 0 0 Symbol                                   Address                        After Reset

                         CM0                        0006h                          01101000b

                         Bit Symbol                 Bit Name                            Function                      RW

                         --          Reserved bits                       Set to 0                                     RW

                         (b1-b0)

                                     WAIT peripheral function clock stop 0 : Peripheral function clock does not stop

                         CM02        bit                                 in w ait mode
                                                                         1 : Peripheral function clock stops in w ait RW

                                                                         mode

                         --          Reserved bit                        Set to 1                                     RW

                         (b3)

                         --          Reserved bit                        Set to 0                                     RW

                         (b4)

                         CM05        XIN clock (XIN-XOUT) stop bit(2,4)  0 : XIN clock oscillates                     RW

                                                                         1 : XIN clock stops(3)

                         CM06        System clock division select bit 0(5) 0 : Enables CM16, CM17                     RW

                                                                         1 : Divide-by-8 mode

                         --          Reserved bit                        Set to 0                                     RW

                         (b7)

NOTES:
   1. Set the PRC0 bit in the PRCR register to 1 (enables w riting) before rew riting to the CM0 register.
   2. The CM05 bit is to stop the XIN clock w hen the high-speed on-chip oscillator mode, low -speed on-chip oscillator
        mode is selected. Do not use this bit for w hether the XIN clock is stopped. To stop the XIN clock, set the bits in the
        follow ing orders:
        (a) Set the OCD0 and OCD1 bits in the OCD register to 00b.
        (b) Set the OCD2 bit to 1 (selects on-chip oscillator clock).

   3. During external clock input, only the clock oscillation buffer is turned off and clock input is acknow ledged.
   4. P4_6 and P4_7 can be used as input ports w hen the CM05 bit is set to 1 (XIN clock stops) and the CM13 bit in the

        CM1 register is set to 0 (P4_6, P4_7).
   5. When entering stop mode, the CM06 bit is set to 1 (divide-by-8 mode).

Figure 10.2 CM0 Register

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System Clock Control Register 1(1)

b7 b6 b5 b4 b3 b2 b1 b0

00                       Symbol                     Address                         After Reset

                         CM1                        0007h                           00100000b

                         Bit Symbol                 Bit Name                              Function             RW

                         CM10        All clock stop control bit(4,7,8)  0 : Oscillates clock                   RW

                                                                        1 : Stops all clocks (stop mode)

                         --          Reserved bits                      Set to 0                               RW

                         (b2-b1)

                         CM13        Port XIN-XOUT sw itch bit(7,9)     0 : Input ports P4_6, P4_7             RW

                                                                        1 : XIN-XOUT pin

                         CM14        Low -speed on-chip oscillation stop 0 : Low -speed on-chip oscillator on  RW

                                     bit(5,6,8)                         1 : Low -speed on-chip oscillator off

                         CM15        XIN-XOUT drive capacity select bit(2) 0 : Low                             RW

                                                                        1 : High

                                     System clock division select bits 1(3) b7 b6

                         CM16                                           0 0 : No division mode                 RW

                                                                        0 1 : Divide-by-2 mode

                                                                        1 0 : Divide-by-4 mode

                         CM17                                           1 1 : Divide-by-16 mode                RW

      NOTES:
         1. Set the PRC0 bit in the PRCR register to 1 (enables w riting) before rew riting to the CM1 register.
         2. When entering stop mode, the CM15 bit is set to 1 (drive capacity high).
         3. When the CM06 bit is set to 0 (CM16, CM17 bits enabled), the CM16 to CM17 bits become enabled.
         4. If the CM10 bit is 1 (stop mode), the internal feedback resistor becomes disabled.
         5. When the OCD2 bit is set to 0 (selects XIN clock), the CM14 bit is set to 1 (stops low -speed on-chip oscillator). When
              the OCD2 bit is set to 1 (selects on-chip oscillator clock), the CM14 bit is set to 0 (low -speed on-chip oscillator on). It
              remains unchanged even if it is set to 1.

         6. When using the low voltage 2 detection interrupt (w hen using the digital filter), set the CM14 bit to 0 (low -speed on-
              chip oscillator on).

         7. When the CM10 bit is set to 1 (stop mode) and the CM13 bit is set to 1 (XIN-XOUT pin), the XOUT
              (P4_7) pin becomes "H". When the CM13 bit is set to 0 (input ports, P4_6, P4_7), the P4_7 (XOUT) enters
              input mode.

         8. In count source protect mode (Refer to 13.2 Count Source Protection Mode Enabled), the value remains
              unchanged even if the CM10 and CM14 bits are set.

         9. Once the CM13 bit is set to 1, it can not to 0 in a program.

Figure 10.3 CM1 Register

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Oscillation Stop Detection Register(1)

b7 b6 b5 b4 b3 b2 b1 b0

0000                       Symbol       Address                                  After Reset
                            OCD          000Ch
                                                                                 00000100b
                         Bit Symbol     Bit Name
                                                                                      Function                    RW

                                     Oscillation stop detection enable 0 : Oscillation stop detection function

                         OCD0 bit(7)                             disabled(2)                                      RW

                                                                 1 : Oscillation stop detection function enabled

                                     Oscillation stop detection  0 : Disable(2)
                         OCD1 interrupt enable bit                                                                RW
                                                                 1 : Enable

                         OCD2        System clock select bit(4)  0 : Selects XIN clock(7)                         RW

                                                                 1 : Selects on-chip oscillator clock(3)

                         OCD3        Clock monitor bit(5,6)      0 : XIN clock oscillates                         RO

                                                                 1 : XIN clock stops

                         --          Reserved bits               Set to 0                                         RW

                         (b7-b4)

NOTES:
   1. Set the PRC0 bit in the PRCR register to 1 (enables w riting) before rew riting to the OCD register.
   2. Set the OCD1 to OCD0 bits to 00b before entering stop and high-speed on-chip oscillator mode, low -speed on-chip
        oscillator mode (XIN clock stops). Set the OCD1 to OCD0 bits to 00b w hen the FRA01 bit in the FRA0 register is set to
        1 (selects high-speed on-chip oscillator).
   3. The CM14 bit is set to 0 (low -speed on-chip oscillator on) if the OCD2 bit is set to 1 (selects on-chip oscillator clock).
   4. The OCD2 bit is automatically set to 1 (selects on-chip oscillator clock) if a XIN clock oscillation stop is detected w hile
        the OCD1 to OCD0 bits are set to 11b. If the OCD3 bit is set to 1 (XIN clock stops), the OCD2 bit remains unchanged
        w hen w riting 0 (selects XIN clock).
   5. The OCD3 bit is enabled w hen the OCD0 bit is set to 1 (oscillation stop detection function enabled).
   6. The OCD3 bit remains 0 (XIN clock oscillates) if the OCD1 to OCD0 bits are set to 00b.
   7. Refer to Figure 10.14 Procedure for Sw itching Clock Source from Low -Speed On-Chip Oscillator to XIN
        Clock for the sw itching procedure w hen the XIN clock re-oscillates after detecting an oscillation stop.

Figure 10.4 OCD Register

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High-Speed On-Chip Oscillator Control Register 0(1)

b7 b6 b5 b4 b3 b2 b1 b0

000000                     Symbol                   Address                       After Reset
                            FRA0                     0023h
                         Bit Symbol                                               00h
                                                    Bit Name
                                                                                  Function                              RW

                                     High-speed on-chip oscillator enable 0 : High-speed on-chip oscillator off
                         FRA00 bit                                                                                      RW
                                                                        1 : High-speed on-chip oscillator on

                                     High-speed on-chip oscillator select 0 : Selects low -speed on-chip oscillator(3)
                         FRA01 bit(2)                                   1 : Selects high-speed on-chip oscillator RW

                         --          Reserved bits                      Set to 0                                        RW

                         (b7-b2)

NOTES:
   1. Set the PRC0 bit in the PRCR register to 1 (enables w riting) before rew riting to the FRA0 register.

    2. Change the FRA01 bit under the follow ing conditions.

    FRA00 = 1 (high-speed on-chip oscillation)

    The CM14 bit in the CM1 register = 0 (low -speed on-chip oscillator on)

    Bits FRA22 to FRA20 in the FRA2 register

    All divide ratio mode settings are supported w hen VCC = 3.0 V to 5.5 V (D, J version) 000b to 111b

    Divide ratio of 4 or more w hen VCC = 2.7 V to 5.5 V and K version                                 010b to 111b

    3. When setting the FRA01 bit to 0 (selects low -speed on-chip oscillator), do not set the FRA00 bit to 0 (40MHz on-chip

    oscillator off) at the same time.

    Set the FRA00 bit to 0 after setting the FRA01 bit to 0.

High-Speed On-Chip Oscillator Control Register 1(1)

b7      b0

                         Symbol                     Address                       After Reset

                         FRA1                       0024h                         When Shipping

                                                              Function                                                  RW

                         The frequency of high-speed on-chip oscillator is adjusted w ith bits 0 to 7.

                         High-speed on-chip oscillator frequency = 40 MHz (FRA1 register = value w hen shipping)        RW

                         Set the value of the FRA1 register to smaller, the frequency w ill be higher

                         Set the value of the FRA1 register to larger, the frequency w ill be low er(2)

NOTES:
   1. Set the PRC0 bit in the PRCR register to 1 (w rite enable) before rew riting to the FRA1 register.
        When adjusting the FRA1 register, set the value of the FRA1 register to 40 MHz and below .
   2. When changing the values of the FRA1 register, adjust the FRA1 register so that the frequency of the high-speed
        on-chip oscillator clock w ill be 40 MHz or less.

Figure 10.5 Registers FRA0 and FRA1

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High-Speed On-Chip Oscillator Control Register 2(1)

b7 b6 b5 b4 b3 b2 b1 b0

00000                    Symbol                     Address                       After Reset

                         FRA2                       0025h                         00h

                         Bit Symbol                 Bit Name                      Function                        RW

                                     High-speed on-chip oscillator      The division of high-speed on-chip

                         FRA20       frequency sw itching bits(2)       oscillator clock can be selected.         RW

                                                                        b2 b1 b0

                                                                        0 0 0 : Divide-by-2 mode(3)

                                                                        0 0 1 : Divide-by-3 mode(3)

                                                                        0 1 0 : Divide-by-4 mode

                         FRA21                                          0 1 1 : Divide-by-5 mode                  RW

                                                                        1 0 0 : Divide-by-6 mode

                                                                        1 0 1 : Divide-by-7 mode

                                                                        1 1 0 : Divide-by-8 mode

                         FRA22                                          1 1 1 : Divide-by-9 mode                  RW

                         --          Reserved bits                      Set to 0                                  RW

                         (b7-b3)

NOTES:
   1. Set the PRC0 bit in the PRCR register to 1 (enables w riting) before rew riting to the FRA2 register.
   2. Since the value after reset is 000b, set 010b to 111b on the K version products.
   3. Do not set on the K version products.

Figure 10.6 FRA2 Register

Voltage Detection Register 2(1)

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                     Address                                     After Reset(4)
                         VCA2                        0032h
      00000                                                             The LVD1ON bit in the OFS register is set to 1: 00h
                                                                        Power-on reset, v oltage monitor 1 reset or the LVD1ON
                                                                        bit in the OFS register is set to 0: 01000000b

                         Bit Symbol                 Bit Name                      Function                        RW

                                     Internal pow er low consumption    0 : Disables low consumption
                         VCA20 enable bit(5)                                                                      RW
                                                                        1 : Enables low consumption

                         --          Reserved bits                      Set to 0                                  RW

                         (b5-b1)

                         VCA26       Voltage detection 1 enable bit(2)  0 : Voltage detection 1 circuit disabled  RW

                                                                        1 : Voltage detection 1 circuit enabled

                         VCA27       Voltage detection 2 enable bit(3)  0 : Voltage detection 2 circuit disabled  RW

                                                                        1 : Voltage detection 2 circuit enabled

NOTES:
   1. Set the PRC3 bit in the PRCR register to 1 (enables w riting) before w riting to the VCA2 register.
   2. When using the voltage monitor 1 reset, set the VCA26 bit to 1.
        After the VCA26 bit is set f rom 0 to 1, the voltage detection circuit elapses f or td(E-A) bef ore starting operation.
   3. When using the voltage monitor 2 interrupt/reset or the VCA13 bit in the VCA1 register, set the VCA27 bit to 1.
        After the VCA27 bit is f rom 0 to 1, the voltage detection circuit elapses f or td(E-A) bef ore starting operation.
   4. The VCA27 bit remains unchanged after softw are reset, w atchdog timer reset, and voltage monitor 2 reset.
   5. Use the VCA20 bit only w hen entering to w ait mode. To set the VCA20 bit, follow the procedure show n in Figure
        10.11 Procedure for Enabling Reduced Internal Pow er Consum ption Using VCA20 bit.

Figure 10.7 VCA2 Register

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CAN0 Clock Select Register(1)

b7 b6 b5 b4 b3 b2 b1 b0

                         Symbol       Address                                      After Reset

                         CCLKR        135Fh                                                00h

                         Bit Symbol   Bit Name                                     Function             RW

                                     CAN0 clock select bits(2)        b2 b1 b0

                         CCLK0                                        0 0 0 : No division               RW

                                                                      0 0 1 : Divide-by-2 mode

                                                                      0 1 0 : Divide-by-4 mode

                         CCLK1                                        0 1 1 : Divide-by-8 mode          RW

                                                                      1 0 0 : Divide-by-16 mode

                                                                      101:

                         CCLK2                                        1 1 0 : Do not set                RW

                                                                      111:

                         CCLK3       CAN0 CPU interface sleep bit(3)  0 : CAN0 CPU interface operating  RW

                                                                      1 : CAN0 CPU interface in sleep

                         --          Nothing is assigned. If necessary, set to 0.                       --

                         (b7-b4) When read, the content is 0.

NOTES:
   1. Set the PRC0 bit in the PRCR register to 1 (enables w riting) before rew riting to the CCLKR register.
   2. Set to the CCLK2, CCLK1, CCLK0 bits, only w hen the Reset bit in the C0CTLR register is 1 (reset/initialization mode).
   3. When set the CCLK3 bit to 1 (CAN0 CPU interface operating), set to the Sleep bit in the C0CTLR register to 1 before
        setting the CCLK3 bit.

Figure 10.8 CCLKR Register

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The following describes the clocks generated by the clock generation circuit.

10.1 XIN Clock

    This clock is supplied by a XIN clock oscillation circuit. This clock is used as the clock source for the CPU and
    peripheral function clocks. The XIN clock oscillation circuit is configured by connecting a resonator between the
    XIN and XOUT pins. The XIN clock oscillation circuit contains a feedback resistor, which is disconnected from
    the oscillation circuit in stop mode in order to reduce the amount of power consumed in the chip. The XIN clock
    oscillation circuit may also be configured by feeding an externally generated clock to the XIN pin.
    Figure 10.9 shows Examples of XIN Clock Connection Circuit. During or after reset, the XIN clock stops.
    The XIN clock starts oscillating when the CM05 bit in the CM0 register is set to 0 (XIN clock on) after setting the
    CM13 bit in the CM1 register to 1 (XIN- XOUT pin).
    To use the XIN clock for the CPU clock source, set the OCD2 bit in the OCD register to 0 (select XIN clock) after
    the XIN clock is oscillating stably.
    The power consumption can be reduced by setting the CM05 bit in the CM0 register to 1 (stop XIN clock) if the
    OCD2 bit is set to 1 (select on-chip oscillator clock).
    When the clocks externally generated to the XIN pin are input, a XIN clock does not stop if setting the CM05 bit
    to 1. If necessary, use an external circuit to stop the clock.
    In stop mode, all clocks including the XIN clock stop. Refer to 10.4 Power Control for details.

             MCU                                                   MCU
(built-in feedback resistor)                          (built-in feedback resistor)

XIN                         XOUT                      XIN  XOUT

          Rf(1)                                            Open

                                      Rd(1)

                                                      Externally derived clock

     CIN                              COUT            VCC

Ceramic resonator external circuit                    VSS
                                                         External clock input clock

NOTE:
   1. Insert a damping resistor if required. The resistance will vary depending on the oscillator and the oscillation drive
      capacity setting. Use the value recommended by the maker of the oscillator.
      Use high drive when oscillation starts and, if it is necessary to switch the oscillation drive capacity, do so after
      oscillation stabilizes.
      When the oscillation drive capacity is set to low, check that oscillation is stable. Also, if the oscillator manufacturer's
      data sheet specifies that a feedback resistor be added external to the chip, insert a feedback resistor between XIN
      and XOUT following the instruction.

Figure 10.9 Examples of XIN Clock Connection Circuit

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10.2 On-Chip Oscillator Clocks

    This clock is supplied by an on-chip oscillator. The on-chip oscillator contains a high-speed on-chip oscillator and
    a low-speed on-chip oscillator. Either an on-chip oscillator clock is selected by the FRA01 bit in the FRA0 register.

10.2.1 Low-Speed On-Chip Oscillator Clock

      The clock generated by the low-speed on-chip oscillator is used as the clock source for the CPU clock,
      peripheral function clock, fOCO, and fOCO-S.
      After reset, the on-chip oscillator clock generated by the low-speed on-chip oscillator by divide-by-8 is
      selected for the CPU clock.
      If the XIN clock stops oscillating when the OCD1 to OCD0 bits in the OCD register are set to 11b, the low-
      speed on-chip oscillator automatically starts operating, supplying the necessary clock for the MCU.
      The frequency of the low-speed on-chip oscillator varies depending on the supply voltage and the operating
      ambient temperature. The application products must be designed with sufficient margin to accommodate the
      frequency range.

10.2.2 High-Speed On-Chip Oscillator Clock

The clock generated by the high-speed on-chip oscillator is used as the clock source for the CPU clock,

peripheral function clock, fOCO, fOCO-F and fOCO40M.

To use the high-speed on-chip oscillator clock as the clock source of the CPU clock, peripheral clock, fOCO,

and fOCO-F, set bits FRA20 to FRA22 in the FRA2 register as follows;

All divide ratio mode settings are supported when VCC = 3.0 V to 5.5 V (D, J version)000b to 111b

Divide ratio of 4 or more when VCC = 2.7 V to 5.5 V and K version     010b to 111b

After reset, the on-chip oscillator clock generated by the high-speed on-chip oscillator stops. The oscillation

starts by setting the FRA00 bit in the FRA0 register to 1 (high-speed on-chip oscillator on). The frequency can

be adjusted by the FRA1 and FRA2 registers.

Since there are differences in the amount of frequency adjustment among the bits in the FRA1 register, make

adjustments by changing the settings of individual bits.

Adjust the amount of high-speed on-chip oscillator frequency to 40 MHz and below by setting the FRA1

register.

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10.3 CPU Clock and Peripheral Function Clock

    There are two type clocks: a CPU clock to operate the CPU and a peripheral function clock to operate the
    peripheral functions. Refer to Figure 10.1 Clock Generation Circuit.

10.3.1 System Clock

        The system clock is a clock source for the CPU and peripheral function clocks. The XIN clock or on-chip
        oscillator clock can be selected.

10.3.2 CPU Clock

        The CPU clock is an operating clock for the CPU and watchdog timer.
        The system clock can be the divide-by-1 (no division), 2, 4, 8 or 16 to produce the CPU clock. Use the CM06
        bit in the CM0 register and the CM16 to CM17 bits in the CM1 register to select the value of the division.
        After reset, the low-speed on-chip oscillator clock divided-by-8 provides the CPU clock.
        When entering stop mode, the CM06 bit is set to 1 (divide-by-8 mode).

10.3.3 Peripheral Function Clock (f1, f2, f4, f8, f32, and fCAN0)

        The peripheral function clock is operating clock for the peripheral functions.
        The clock fi (i = 1, 2, 4, 8, 32) is generated by the system clock divided-by-i. The clock fi is used for timers
        RA, RB, RD, RE, serial interface, A/D converter and CAN module.
        The clock fCAN0 is generated by the f1 clock divided-by-1(no-division), -2, -4, -8, or -16, and is used for CAN
        module.
        When the WAIT instruction is executed after setting the CM02 bit in the CM0 register to 1 (peripheral function
        clock stops in wait mode), the clock fi and fCAN0 stop.(1)

        NOTE:
            1. fCAN0 clock stops at high level in CAN0 sleep mode.

10.3.4 fOCO

        fOCO is operating clocks for the peripheral functions.
        The fOCO run at the same frequency as the on-chip oscillator clock and can be used as the source for the timer
        RA.
        When the WAIT instruction is executed, the clocks fOCO does not stop.

10.3.5 fOCO40M

        fOCO40M is used as the count source for the timer RD. The fOCO40M is generated by the high-speed on-chip
        oscillator and provided by setting the FRA00 bit to 1.
        When the WAIT instruction is executed, the clock fOCO40M does not stop.
        fOCO40M can be used with supply voltage VCC = 3.0 to 5.5V.

10.3.6 fOCO-F

        fOCO-F is used as the count source for the AD converter. The fOCO-F is generated by the high-speed on-chip
        oscillator and provided by setting the FRA00 bit to 1.
        When the WAIT instruction is executed, the clock fOCO-F does not stop.

10.3.7 fOCO-S

        fOCO-S is an operating clock for the watchdog timer and voltage detection circuit. When setting the CM14 bit
        to 0 (low-speed on-chip oscillator on) using the clock generated by the low-speed on-chip oscillator, the fOCO-
        S can be provided. When the WAIT instruction is executed or in count source protect mode of the watchdog
        timer, the clock fOCO-S does not stop.

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10.3.8 fOCO128

      fOCO128 is generated by fOCO divided-by-128. The clock fOCO128 is used for capture signal of timer RD
      (channel 0).

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10.4 Power Control

    There are three power control modes. All modes other than wait and stop modes are referred to as standard
    operating mode.

10.4.1 Standard Operating Mode

      Standard operating mode is further separated into three modes.
      In standard operating mode, the CPU clock and the peripheral function clock are supplied to operate the CPU
      and the peripheral function clocks. Power consumption control is enabled by controlling the CPU clock
      frequency. The higher the CPU clock frequency, the more processing power increases. The lower the CPU
      clock frequency, the more power consumption decreases. When unnecessary oscillator circuits stop, power
      consumption is further reduced.
      Before the clock sources for the CPU clock can be switched over, the new clock source after switching needs to
      be stabilized and oscillated. If the new clock source is the XIN clock, allow sufficient wait time in a program
      until an oscillation is stabilized before exiting.

Table 10.2 Settings and Modes of Clock Associated Bits

Modes                       OCD Register       CM1 Register        CM0 Register  FRA0 Register
                                 OCD2
                                    0     CM17, CM16 CM14    CM13  CM06 CM05     FRA01 FRA00
                                    0                           1
High-speed  No division             0     00b  -                1  0  0          -  -
clock mode  Divide-by-2             0                           1
            Divide-by-4             0     01b  -                1  0  0          -  -
High-speed  Divide-by-8             1                           1
on-chip     Divide-by-16            1     10b  -                -  0  0          -  -
oscillator  No division             1                           -
mode        Divide-by-2             1     -    -                -  1  0          -  -
            Divide-by-4             1                           -
Low-speed   Divide-by-8             1     11b  -                -  0  0          -  -
on-chip     Divide-by-16            1                           -
oscillator  No division             1     00b  -                -  0  -          1  1
mode        Divide-by-2             1                           -
            Divide-by-4             1     01b  -                -  0  -          1  1
            Divide-by-8                                         -
            Divide-by-16                  10b  -                   0  -          1  1

                                          -    -                   1  -          1  1

                                          11b  -                   0  -          1  1

                                          00b  0                   0  -          0  -

                                          01b  0                   0  -          0  -

                                          10b  0                   0  -          0  -

                                          -    0                   1  -          0  -

                                          11b  0                   0  -          0  -

-: can be 0 or 1, no change in outcome.

10.4.1.1 High-Speed Clock Mode

    The XIN clock divided-by-1 (no division), -2, -4, -8, or -16 provides the CPU clock. Set the CM06 bit to 1
    (divide-by-8 mode) when transiting to high-speed on-chip oscillator mode, low-speed on-chip oscillator mode.
    If the CM14 bit is set to 0 (low-speed on-chip oscillator on) or the FRA00 bit in the FRA0 register is set to 1
    (high-speed on-chip oscillator on), the fOCO can be used for timers RA.
    When the FRA00 bit is set to 1, fOCO40M can be used for timer RD.
    When the CM14 bit is set to 0 (low-speed on-chip oscillator on), fOCO-S can be used for the watchdog timer
    and voltage detection circuit.

10.4.1.2 High-Speed On-Chip Oscillator Mode

    The high-speed on-chip oscillator is used as the on-chip oscillator clock when the FRA00 bit in the FRA0
    register is set to 1 (high-speed on-chip oscillator on) and the FRA01 bit in the FRA0 register is set to 1. The on-
    chip oscillator divided-by-1 (no division), -2, -4, -8 or -16 provides the CPU clock. Set the CM06 bit to 1
    (divide-by-8) when transiting to high-speed clock mode.
    If the FRA00 bit is set to 1, fOCO40M can be used for timer RD.
    When the CM14 bit is set to 0 (low-speed on-chip oscillator on), fOCO-S can be used for the watchdog timer
    and voltage detection circuit.

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  10.4.1.3 Low-Speed On-Chip Oscillator Mode

      If the CM14 bit in the CM1 register is set to 0 (low-speed on-chip oscillator on) or the FRA01bit in the FRA0
      register is set to 0, the low-speed on-chip oscillator provides the on-chip oscillator clock.
      The on-chip oscillator clock divided-by-1 (no division), -2, -4, -8 or -16 provides the CPU clock. The on-chip
      oscillator clock is also the clock source for the peripheral function clocks. Set the CM06 bit to 1 (divide-by-8
      mode) when transiting to high-speed clock mode. When the FRA00 bit is set to 1, fOCO40M can be used for
      timer RD. When the CM14 bit is set to 0 (low-speed on-chip oscillator on), fOCO-S can be used for the
      watchdog timer and voltage detection circuit.
      In this mode, stopping the XIN clock and high-speed on-chip oscillator, and setting the FMR47 bit in the
      FMR4 register to 1 (flash memory low consumption current read mode enabled) enables low consumption
      operation.
      To enter wait mode from low-speed on-chip oscillator mode, setting the VCA20 bit in the VCA2 register to 1
      (internal power low consumption enabled) enables lower consumption current in wait mode.
      When enabling reduced internal power consumption using the VCA20 bit, follow Figure 10.11 Procedure for
      Enabling Reduced Internal Power Consumption Using VCA20 bit.

10.4.2 Wait Mode

      Since the CPU clock stops in wait mode, the CPU operated in the CPU clock and the watchdog timer when
      count source protection mode is disabled stops. The XIN clock and on-chip oscillator clock do not stop and the
      peripheral functions using these clocks maintain operating.

  10.4.2.1 Peripheral Function Clock Stop Function

      If the CM02 bit is set to 1 (peripheral function clock stops in wait mode), the f1, f2, f4, f8, f32, and fCAN0
      clocks stop in wait mode. The power consumption can be reduced.

  10.4.2.2 Entering Wait Mode

      The MCU enters wait mode when the WAIT instruction is executed.
      When the OCD2 bit in the OCD register is set to 1 (on-chip oscillator selected as system clock), set the
      OCD1bit in the OCD register to 0 (oscillation stop detection interrupt disabled) before executing the WAIT
      instruction.
      If the MCU enters wait mode while the OCD1 bit is set to 1 (oscillation stop detection interrupt enabled),
      current consumption is not reduced because the CPU clock does not stop.

  10.4.2.3 Pin Status in Wait Mode

      The I/O port is the status before wait mode was entered is maintained.

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10.4.2.4 Exiting Wait Mode

    The MCU exits wait mode by a hardware reset or peripheral function interrupt. When using a hardware reset to
    exit wait mode, set the ILVL2 to ILVL0 bits for the peripheral function interrupts to 000b (interrupts disabled)
    before executing the WAIT instruction.
    The peripheral function interrupts are affected by the CM02 bit. When the CM02 bit is set to 0 (peripheral
    function clock does not stop in wait mode), all peripheral function interrupts can be used to exit wait mode.
    When the CM02 bit is set to 1 (peripheral function clock stops in wait mode), the peripheral functions using the
    peripheral function clock stop operating and the peripheral functions operated by external signals can be used
    to exit wait mode.
    Table 10.3 lists Interrupts to Exit Wait Mode and Usage Conditions.

Table 10.3 Interrupts to Exit Wait Mode and Usage Conditions

Interrupt                             CM02 = 0                               CM02 = 1
                                                          Usable when operating with external
Serial Interface Interrupt    Usable when operating with  clock
                                                          - (Do not use)
                              internal or external clock
                                                          Usable
Clock Synchronous Serial I/O Usable in all modes          - (Do not use)
                                                          Can be used if there is no filter in event
with Chip Select Interrupt /                              counter mode.
                                                          Usable by selecting fOCO as count
I2C Bus Interface Interrupt                               source.
                                                          - (Do not use)
Key Input Interrupt           Usable                      Usable by selecting fOCO40M as
                                                          count source
A/D Conversion Interrupt      Usable in one-shot mode     - (Do not use)
                                                          Usable (INT0 to INT3 can be used if
Timer RA Interrupt            Usable in all modes         there is no filter.)
                                                          Usable
Timer RB Interrupt            Usable in all modes         - (Do not use)
Timer RD Interrupt            Usable in all modes
                                                          Usable in CAN sleep mode
Timer RE Interrupt            Usable in all modes
INT Interrupt                 Usable

Voltage Monitor 2 Interrupt   Usable
Oscillation Stop Detection    Usable
Interrupt
CAN0 Wake-Up Interrupt        Usable in CAN sleep mode

Figure 10.10 shows the Time from Wait Mode to Interrupt Routine Execution.
When using a peripheral function interrupt to exit wait mode, set up the following before executing the WAIT
instruction.

   (1) Set the interrupt priority level to the ILVL2 to ILVL0 bits in the interrupt control register of the
         peripheral function interrupts to use for exiting wait mode. Set the ILVL2 to ILVL0 bits of the
         peripheral function interrupts not to use for exiting wait mode to 000b (disables interrupt).

   (2) Set the I flag to 1.
   (3) Operate the peripheral function to use for exiting wait mode.

When exiting by a peripheral function interrupt, the time (number of cycles) between interrupt request
generation and interrupt routine execution is determined by the settings of the FMSTP bit in the FMR0 register
as described in Figure 10.10.
The CPU clock, when exiting wait mode by a peripheral function interrupt, is the same clock as the CPU clock
when the WAIT instruction is executed.

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R8C/22 Group, R8C/23 Group                                           10. Clock Generation Circuit

FMR0 Register  Time until Flash Memory is   Time until CPU Clock is   Time for Interrupt        Remarks
                       Activated (T1)             Supplied (T2)         Sequence (T3)
  FMSTP Bit                                                                               Following total
                 Period of system clock       Period of CPU clock    Period of CPU clock  time is the time
         0      12 cycles + 30 s (max.)             6 cycles            20 cycles     from wait mode
(flash memory                                                                             until an interrupt
                 Period of system clock          Same as above          Same as above     routine is
   operates)             12 cycles                                                      executed.

         1
(flash memory

      stops)

Wait mode                    T1                       T2                       T3
                                                                     Interrupt sequence
               Flash memory activation      CPU clock restart
                        sequence                 sequence

               Interrupt request generated

Figure 10.10 Time from Wait Mode to Interrupt Routine Execution

Rev.2.00 Aug 20, 2008 Page 86 of 501
REJ09B0251-0200
R8C/22 Group, R8C/23 Group                                                                 &nbs