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R5F10WLFAFA#30

器件型号:R5F10WLFAFA#30
器件类别:半导体    嵌入式处理器和控制器    微控制器 - MCU    16位微控制器 - MCU   
厂商名称:Renesas Electronics
标准:
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器件描述

16位微控制器 - MCU RL78/L13 96KB/6KB 64LQFP -40_+85C

参数

产品属性属性值
制造商:Renesas Electronics
产品种类:16位微控制器 - MCU
RoHS:详细信息
安装风格:SMD/SMT
封装 / 箱体:LQFP-64
系列:RL78
核心:RL78
数据总线宽度:16 bit
最大时钟频率:48 MHz
程序存储器大小:96 kB
数据 RAM 大小:6 kB
ADC分辨率:8 bit, 10 bit
输入/输出端数量:49 I/O
工作电源电压:1.6 V to 5.5 V
最小工作温度:- 40 C
最大工作温度:+ 85 C
接口类型:CSI, I2C, UART
封装:Tray
产品:MCU
程序存储器类型:Flash
商标:Renesas Electronics
数据 Ram 类型:RAM
模拟电源电压:1.6 V to 5.5 V
ADC通道数量:9 Channel
产品类型:16-bit Microcontrollers - MCU
工厂包装数量:119
子类别:Microcontrollers - MCU
电源电压-最大:5.5 V
电源电压-最小:1.6 V
看门狗计时器:Watchdog Timer, Windowed

R5F10WLFAFA#30器件文档内容

                                                                                                                                 Datasheet

        RL78/L13                                                                                                                 R01DS0168EJ0210

        RENESAS MCU                                                                                                                          Rev.2.10

                                                                                                                                            Aug 12, 2016

        Integrated  LCD   controller/driver,  True  Low   Power  Platform  (as  low  as  112.5   μA/MHz,  and  0.61     μA  for  RTC  +     LVD),

        1.6 V to 5.5 V operation, 16 to 128 Kbyte Flash, 31 DMIPS at 24 MHz, for All LCD Based Applications

     1.  OUTLINE

     1.1  Features

     Ultra-low power consumption technology                                     Serial interface

     •  VDD = single power supply voltage of 1.6 to 5.5 V which can             •    CSI:    2 channels

        operate a 1.8 V device at a low voltage                                 •    UART/UART (LIN-bus supported):         3, 4 channels/1 channel

     •  HALT mode                                                               •    I2C/Simplified I2C communication:      1 channel/2 channels

     •  STOP mode

     •  SNOOZE mode                                                             Timer

                                                                                •    16-bit timer: 8 channels (with remote control output function)

     RL78 CPU core                                                              •    16-bit timer KB20 (IH): 1 channel

     •  CISC architecture with 3-stage pipeline                                                           (IH-only PWM output function)

     •  Minimum instruction execution time: Can be changed from high            •    12-bit interval timer: 1 channel

        speed (0.04167 µs: @ 24 MHz operation with high-speed on-               •    Real-time clock 2: 1 channel (calendar for 99 years, alarm

        chip oscillator) to ultra-low speed (30.5 µs: @ 32.768 kHz                                        function, and clock correction function)

        operation with subsystem clock)                                         •    Watchdog timer: 1 channel (operable with the dedicated low-

     •  Address space: 1 MB                                                                              speed on- chip oscillator)

     •  General-purpose registers: (8-bit register × 8) × 4 banks

     •  On-chip RAM: 1 to 8 KB                                                  A/D converter

                                                                                •    8/10-bit resolution A/D converter (VDD = 1.6 to 5.5 V)

     Code flash memory                                                          •    Analog input: 9 to 12 channels

     •  Code flash memory: 16 to 128 KB                                         •    Internal reference voltage (1.45 V) and temperature sensorNote 1

     •  Block size: 1 KB

     •  Prohibition of block erase and rewriting (security function)            Comparator

     •  On-chip debug function                                                  •    2 channels

     •  Self-programming (with boot swap function/flash shield window           •    Operation mode: Comparator high-speed mode, comparator

        function)                                                                    low-speed mode, or window mode

                                                                                •    External reference voltage and internal reference       voltage are

     Data flash memory                                                               selectable

     •  Data flash memory: 4 KB

     •  Back ground operation (BGO): Instructions can be executed               LCD controller/driver

        from the program memory while rewriting the data flash memory.          •    Segment signal output: 36 (32)Note 2 to 51 (47)Note 2

     •  Number of rewrites: 1,000,000 times (TYP.)                              •    Common signal output: 4 (8)Note 2

     •  Voltage of rewrites: VDD = 1.8 to 5.5 V                                 •    Internal voltage boosting method, capacitor split method, and

                                                                                     external resistance division method are switchable

     High-speed on-chip oscillator

     •  Select from 48 MHz, 24 MHz, 16 MHz, 12 MHz, 8 MHz, 6 MHz,               I/O port

        4 MHz, 3 MHz, 2 MHz, and 1 MHz                                          •    I/O port: 49 to 65 (N-ch open drain I/O [withstand voltage of 6

     •  High accuracy: +/-1.0 % (VDD = 1.8 to 5.5 V, TA = -20 to +85°C)              V]: 2, N-ch open drain I/O [VDD withstand voltage]: 12 to 18)

                                                                                •    Can be set to N-ch open drain, TTL input buffer, and on-chip

     Operating ambient temperature                                                   pull-up resistor

     •  TA = -40 to +85°C (A: Consumer applications)                            •    Different potential interface: Can connect to a 1.8/2.5/3 V

     •  TA = -40 to +105°C (G: Industrial applications)                              device

     Power management and reset function                                        •    On-chip key interrupt function

     •  On-chip power-on-reset (POR) circuit                                    •    On-chip clock output/buzzer output controller

     •  On-chip voltage detector (LVD) (Select interrupt and reset from         Others

        14 levels)                                                              •    On-chip BCD (binary-coded decimal) correction circuit

     DMA (Direct Memory Access) controller                                      Notes 1.       Can be selected only in HS (high-speed main) mode

     •  4 channels                                                                         2.  The values in parentheses are the number of signal

     •  Number of clocks during transfer between 8/16-bit SFR and                              outputs when 8 com is used.

        internal RAM: 2 clocks

     Multiplier and divider/multiply-accumulator                                Remark         The functions mounted depend on the product.        See

     •  16 bits × 16 bits = 32 bits (Unsigned or signed)                                       1.6  Outline of Functions.

     •  32 bits ÷ 32 bits = 32 bits (Unsigned)

     •  16 bits × 16 bits + 32 bits = 32 bits (Unsigned or signed)

                                                                      * There are differences in specifications between every product.

                                                                         Please refer to specification for details.

     R01DS0168EJ0210            Rev.2.10                                                                                                    Page 1 of 123

     Aug 12, 2016
RL78/L13                                                                                        1.  OUTLINE

  ROM, RAM capacities

      Flash ROM         Data Flash  RAM                       RL78/L13

                                                    64 pins             80 pins

          128 KB            4 KB    8 KBNote        R5F10WLG            R5F10WMG

          96 KB             4 KB    6 KB            R5F10WLF            R5F10WMF

          64 KB             4 KB    4 KB            R5F10WLE            R5F10WME

          48 KB             4 KB    2 KB            R5F10WLD            R5F10WMD

          32 KB             4 KB    1.5 KB          R5F10WLC            R5F10WMC

          16 KB             4 KB    1 KB            R5F10WLA            R5F10WMA

Note  This is about 7 KB when the self-programming  function and data flash function are used.  (For details, see

      CHAPTER 3 in the RL78/L13 User’s Manual.)

R01DS0168EJ0210   Rev.2.10                                                                      Page 2 of 123

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RL78/L13                                                                                                     1.  OUTLINE

1.2  List of Part Numbers

                        Figure 1-1.  Part Number, Memory  Size, and Package of RL78/L13

              Part No.  R 5 F 1 0 W L E A x x x F B #30

                                                          Packaging specification

                                                          #30 : Tray (LFQFP, LQFP)

                                                          #50 : Embossed Tape (LFQFP, LQFP)

                                                          Package type:

                                                          FA : LQFP, 0.65 mm pitch

                                                          FB : LFQFP, 0.50 mm pitch

                                                          ROM number (Omitted with blank products)

                                                          Fields of application:

                                                          A : Consumer applications, TA = −40˚C to +85˚C

                                                          G : Industrial applications, TA = −40˚C to +105˚C

                                                          ROM capacity:

                                                          A:    16 KB

                                                          C:    32 KB

                                                          D:    48 KB

                                                          E:    64 KB

                                                          F:    96 KB

                                                          G : 128 KB

                                                          Pin count:

                                                          L  :  64-pin

                                                          M:    80-pin

                                                          RL78/L13 group

                                                          Memory type:

                                                          F : Flash memory

                                                          Renesas MCU

                                                          Renesas semiconductor product

R01DS0168EJ0210  Rev.2.10                                                                                    Page 3 of 123

Aug 12, 2016
RL78/L13                                                                                          1.              OUTLINE

Pin Count        Package            Data Flash     Fields of     Ordering Part Number

                                                ApplicationNote

64 pins       64-pin plastic LQFP   Mounted     A                R5F10WLAAFA#30, R5F10WLAAFA#50, R5F10WLCAFA#30,

              (12 × 12 mm, 0.65                                  R5F10WLCAFA#50, R5F10WLDAFA#30, R5F10WLDAFA#50,

              mm pitch)                                          R5F10WLEAFA#30, R5F10WLEAFA#50, R5F10WLFAFA#30,

                                                                 R5F10WLFAFA#50, R5F10WLGAFA#30, R5F10WLGAFA#50

              64-pin plastic LFQFP  Mounted     A                R5F10WLAAFB#30, R5F10WLAAFB#50, R5F10WLCAFB#30,

              (10 × 10 mm, 0.5                                   R5F10WLCAFB#50, R5F10WLDAFB#30, R5F10WLDAFB#50,

              mm pitch)                                          R5F10WLEAFB#30, R5F10WLEAFB#50, R5F10WLFAFB#30,

                                                                 R5F10WLFAFB#50, R5F10WLGAFB#30, R5F10WLGAFB#50,

                                                G                R5F10WLAGFB#30, R5F10WLAGFB#50, R5F10WLCGFB#30,

                                                                 R5F10WLCGFB#50, R5F10WLDGFB#30, R5F10WLDGFB#50,

                                                                 R5F10WLEGFB#30, R5F10WLEGFB#50, R5F10WLFGFB#30,

                                                                 R5F10WLFGFB#50, R5F10WLGGFB#30, R5F10WLGGFB#50

80 pins       80-pin plastic LQFP   Mounted     A                R5F10WMAAFA#30, R5F10WMAAFA#50, R5F10WMCAFA#30,

              (14 × 14 mm, 0.65                                  R5F10WMCAFA#50, R5F10WMDAFA#30, R5F10WMDAFA#50,

              mm pitch)                                          R5F10WMEAFA#30, R5F10WMEAFA#50, R5F10WMFAFA#30,

                                                                 R5F10WMFAFA#50, R5F10WMGAFA#30, R5F10WMGAFA#50

              80-pin plastic LFQFP  Mounted     A                R5F10WMAAFB#30, R5F10WMAAFB#50, R5F10WMCAFB#30,

              (12 × 12 mm, 0.5                                   R5F10WMCAFB#50, R5F10WMDAFB#30, R5F10WMDAFB#50,

              mm pitch)                                          R5F10WMEAFB#30, R5F10WMEAFB#50, R5F10WMFAFB#30,

                                                                 R5F10WMFAFB#50, R5F10WMGAFB#30, R5F10WMGAFB#50,

                                                G                R5F10WMAGFB#30, R5F10WMAGFB#50, R5F10WMCGFB#30,

                                                                 R5F10WMCGFB#50, R5F10WMDGFB#30, R5F10WMDGFB#50,

                                                                 R5F10WMEGFB#30, R5F10WMEGFB#50, R5F10WMFGFB#30,

                                                                 R5F10WMFGFB#50, R5F10WMGGFB#30, R5F10WMGGFB#50

Note     For the fields of application, see Figure 1-1        Part Number, Memory Size, and Package of RL78/L13.

Caution       The ordering part numbers represent the numbers at the time of publication.         For the latest ordering

              part numbers, refer to the target product page of the Renesas Electronics website.

R01DS0168EJ0210  Rev.2.10                                                                         Page 4 of 123

Aug 12, 2016
     RL78/L13                                                                                                                                                                                                                                                                                                                                                                                                             1.   OUTLINE

     1.3  Pin Configuration (Top View)

  1.3.1  64-pin products

     •    64-pin plastic LQFP (12 × 12 mm, 0.65 mm pitch)

     •    64-pin plastic LFQFP (10 × 10 mm, 0.5 mm pitch)

                                                        P03/RxD2/SEG46/VCOUT0  P04/TxD2/SEG47/VCOUT1       P05/SCK10/SCL10/SEG48                     P06/SI10/RxD1/SDA10/SEG49           P07/SO10/TxD1/(PCLBUZ0)/SEG50  COM0   COM1             COM2      COM3        COM4/SEG0      COM5/SEG1  COM6/SEG2  COM7/SEG3  P52/TI00/TO00/INTP1/SEG6  P53/INTP2/SEG7           P54/TI02/TO02/SEG8

                                                        48                     47                          46                                        45                                  44                             43 42 41 40 39 38 37 36 35 34 33

               P02/INTP7/PCLBUZ0/SEG45          49                                                                                                                                                                                                                                                                                                                                                32  P57/INTP6/SEG11

     P01/(TI05)/(TO05)/INTP5/PCLBUZ1/SEG44      50                                                                                                                                                                                                                                                                                                                                                31  P70/KR0/SEG12

          P00/SEG43/SO00/TxD0/TOOLTxD           51                                                                                                                                                                                                                                                                                                                                                30  P74/KR4/SEG16/TKBO00

     P17/SEG42/SI00/RxD0/TOOLRxD/SDA00          52                                                                                                                                                                                                                                                                                                                                                29  P75/KR5/SEG17/TKBO01-2

               P16/SEG41/SCK00/SCL00            53                                                                                                                                                                                                                                                                                                                                                28  P76/KR6/SEG18/TKBO01-1

                   P15/TI07/TO07/SEG40          54                                                                                                                                                                                                                                                                                                                                                27  P77/KR7/SEG19/TKBO01-0

                   P14/TI04/TO04/SEG39          55                                                                                                                                                                         RL78/L13                                                                                                                                                               26  P30/TI03/TO03/SEG20/REMOOUT

                       P13/ANI25/SEG38          56                                                                                                                                                                                                                                                                                                                                                25  P31/INTP3/RTC1HZ/SEG21

                       P12/ANI24/SEG37          57                                                                                                                                                                      (Top View)                                                                                                                                                                24  P32/TI01/TO01/SEG22

                       P11/ANI23/SEG36          58                                                                                                                                                                                                                                                                                                                                                23  P33/INTP4/SEG23

                       P10/ANI22/SEG35          59                                                                                                                                                                                                                                                                                                                                                22  P125/VL3/TI06/TO06

                       P27/ANI21/SEG34          60                                                                                                                                                                                                                                                                                                                                                21  VL4

                       P26/ANI20/SEG33          61                                                                                                                                                                                                                                                                                                                                                20  VL2

                       P22/ANI16/SEG29          62                                                                                                                                                                                                                                                                                                                                                19  VL1

                       P21/ANI0/AVREFP          63                                                                                                                                                                                                                                                                                                                                                18  P126/CAPL/(TI04)/(TO04)

                       P20/ANI1/AVREFM          64                                                                                                                                                                                                                                                                                                                                                17  P127/CAPH/(TI03)/(TO03)/(REMOOUT)

                                                        1                      2                           3                                         4                                   5                              6      7                8         9           10             11 12 13 14 15 16

                                                        P45/VREF0              P44/(SCK10)/(SCL10)/IVCMP0  P43/(INTP7)/(SI10)/(RxD1)/(SDA10)/IVCMP1  P42/TI05/TO05/(SO10)/(TxD1)/IVREF1  P40/TOOL0/(TI00)/(TO00)        RESET  P124/XT2/EXCLKS  P123/XT1  P137/INTP0  P122/X2/EXCLK  P121/X1    REGC       VSS        VDD                       P60/SCLA0/(TI01)/(TO01)  P61/SDAA0/(TI02)/(TO02)

     Caution       Connect the REGC pin to VSS via a capacitor (0.47 to 1 μF).

     Remarks       1.  For pin identification, see 1.4                         Pin Identification.

                   2.  Functions in parentheses in the above figure can be assigned via settings in the peripheral I/O redirection

                       register (PIOR).     See Figure 4-8                                                    Format of Peripheral I/O Redirection Register (PIOR) in the

                       RL78/L13 User’s Manual.

     .

     R01DS0168EJ0210   Rev.2.10                                                                                                                                                                                                                                                                                                                                                                                           Page 5 of 123

     Aug 12, 2016
     RL78/L13                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       1.      OUTLINE

  1.3.2  80-pin products

     •  80-pin plastic LQFP (14 ×             14 mm, 0.65 mm pitch)

     •  80-pin plastic LFQFP (12              × 12 mm, 0.5 mm pitch)

                                                  P04/TxD2/SEG47/VCOUT1     P05/SCK10/SCL10/SEG48            P06/SI10/RxD1/SDA10/SEG49  P07/SO10/TxD1/(PCLBUZ0)/SEG50  COM0                        COM1                                      COM2                                COM3               COM4/SEG0                COM5/SEG1  COM6/SEG2        COM7/SEG3  P50/SEG4    P51/SEG5       P52/TI00/TO00/INTP1/SEG6  P53/INTP2/SEG7  P54/TI02/TO02/SEG8  P55/INTP5/SEG9  P56/TI06/TO06/SEG10      P57/INTP6/SEG11

                                                  60                        59                               58                         57                             56                          55                                        54                                  53 52 51 50 49 48                                                                              47             46                        45              44                  43              42                       41

               P03/RxD2/SEG46/VCOUT0          61                                                                                                                                                                                                                                                                                                                                                                                                                                                                               40  P70/KR0/SEG12

               P02/INTP7/PCLBUZ0/SEG45        62                                                                                                                                                                                                                                                                                                                                                                                                                                                                               39  P71/KR1/SEG13

     P01/(TI05)/(TO05)/(INTP5)/PCLBUZ1/SEG44  63                                                                                                                                                                                                                                                                                                                                                                                                                                                                               38  P72/KR2/SEG14

        P00/SEG43/SO00/TxD0/TOOLTxD           64                                                                                                                                                                                                                                                                                                                                                                                                                                                                               37  P73/KR3/SEG15

     P17/SEG42/SI00/RxD0/TOOLRxD/SDA00        65                                                                                                                                                                                                                                                                                                                                                                                                                                                                               36  P74/KR4/SEG16/TKBO00

               P16/SEG41/SCK00/SCL00          66                                                                                                                                                                                                                                                                                                                                                                                                                                                                               35  P75/KR5/SEG17/TKBO01-2

                   P15/TI07/TO07/SEG40        67                                                                                                                                                                                                                                                                                                                                                                                                                                                                               34  P76/KR6/SEG18/TKBO01-1

                   P14/TI04/TO04/SEG39        68                                                                                                                                                                                                                                                                                                                                                                                                                                                                               33  P77/KR7/SEG19/TKBO01-0

                       P13/ANI25/SEG38        69                                                                                                                                                                                                                                                                                                                                                                                                                                                                               32  P30/TI03/TO03/SEG20/REMOOUT

                       P12/ANI24/SEG37        70                                                                                                                                                                                                                                 RL78/L13                                                                                                                                                                                                                                      31  P31/INTP3/RTC1HZ/SEG21

                       P11/ANI23/SEG36        71                                                                                                                                                                                                                                 (Top View)                                                                                                                                                                                                                                    30  P32/TI01/TO01/SEG22

                       P10/ANI22/SEG35        72                                                                                                                                                                                                                                                                                                                                                                                                                                                                               29  P33/INTP4/SEG23

                       P27/ANI21/SEG34        73                                                                                                                                                                                                                                                                                                                                                                                                                                                                               28  P34/RxD3/SEG24

                       P26/ANI20/SEG33        74                                                                                                                                                                                                                                                                                                                                                                                                                                                                               27  P35/TxD3/SEG25

                       P25/ANI19/SEG32        75                                                                                                                                                                                                                                                                                                                                                                                                                                                                               26  P125/VL3/(TI06)/(TO06)

                       P24/ANI18/SEG31        76                                                                                                                                                                                                                                                                                                                                                                                                                                                                               25  VL4

                       P23/ANI17/SEG30        77                                                                                                                                                                                                                                                                                                                                                                                                                                                                               24  VL2

                       P22/ANI16/SEG29        78                                                                                                                                                                                                                                                                                                                                                                                                                                                                               23  VL1

                       P21/ANI0/AVREFP        79                                                                                                                                                                                                                                                                                                                                                                                                                                                                               22  P126/CAPL/(TI04)/(TO04)

                       P20/ANI1/AVREFM        80                                                                                                                                                                                                                                                                                                                                                                                                                                                                               21  P127/CAPH/(TI03)/(TO03)/(REMOOUT)

                                                  1                         2                                3                          4                              5                           6                                         7                                   8                  9 10 11 12 13                                                               14             15                        16              17                  18              19                       20

                                                  P130/(SO00)/(TxD0)/SEG28  P47/(SI00)/(RxD0)/(SDA00)/SEG27  P46/(SCK00)/(SCL00)/SEG26  P45/IVREF0                     P44/(SCK10)/(SCL10)/IVCMP0  P43/(INTP7)/(SI10)/(RxD1)/(SDA10)/IVCMP1  P42/TI05/TO05/(SO10)/(TxD1)/IVREF1  P41/(TI07)/(TO07)  P40/TOOL0/(TI00)/(TO00)  RESET      P124/XT2/EXCLKS  P123/XT1   P137/INTP0  P122/X2/EXCLK  P121/X1                   REGC            VSS                 VDD             P60/SCLA0/(TI01)/(TO01)  P61/SDAA0/(TI02)/(TO02)

     Caution       Connect the REGC pin to VSS via a capacitor (0.47 to 1 μF).

     Remarks       1.  For pin identification, see 1.4                                                       Pin Identification.

                   2.  Functions in parentheses in the above figure can be assigned via settings in the peripheral I/O redirection

                       register (PIOR).       See Figure 4-8                                                                                                           Format of Peripheral I/O Redirection Register (PIOR) in the

                       RL78/L13 User’s Manual.

     R01DS0168EJ0210   Rev.2.10                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                     Page 6 of 123

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1.4  Pin Identification

ANI0, ANI1,                                  PCLBUZ0, PCLBUZ1:     Programmable Clock Output/

ANI16 to ANI25:  Analog Input                                      Buzzer Output

AVREFM:          Analog Reference Voltage    REGC:                 Regulator Capacitance

                 Minus                       REMOOUT:              Remote control Output

AVREFP:          Analog Reference Voltage    RESET:                Reset

                 Plus                        RTC1HZ:               Real-time Clock 2 Correction Clock

CAPH, CAPL:      Capacitor for LCD                                 (1 Hz) Output

COM0 to COM7:    LCD Common Output           RxD0 to RxD3:         Receive Data

EXCLK:           External Clock Input        SCK00, SCK10, SCLA0:  Serial Clock Input/Output

                 (Main System Clock)         SCL00, SCL10:         Serial Clock Output

EXCLKS:          External Clock Input        SDAA0, SDA00, SDA10:  Serial Data Input/Output

                 (Subsystem Clock)           SEG0 to SEG50:        LCD Segment Output

INTP0 to INTP7:  External Interrupt Input    SI00, SI10:           Serial Data Input

IVCMP0, IVCMP1:  Comparator Input            SO00, SO10:           Serial Data Output

IVREF0, IVREF1:  Comparator Reference Input  TI00 to TI07:         Timer Input

KR0 to KR7:      Key Return                  TO00 to TO07,

P00 to P07:      Port 0                      TKBO00, TKBO01-0,

P10 to P17:      Port 1                      TKBO01-1, TKBO01-2:   Timer Output

P20 to P27:      Port 2                      TOOL0:                Data Input/Output for Tool

P30 to P35:      Port 3                      TOOLRxD, TOOLTxD:     Data Input/Output for External Device

P40 to P47:      Port 4                      TxD0 to TxD3:         Transmit Data

P50 to P57:      Port 5                      VCOUT0, VCOUT1:       Comparator Output

P60, P61:        Port 6                      VDD:                  Power Supply

P70 to P77:      Port 7                      VL1 to VL4:           LCD Power Supply

P121 to P127:    Port 12                     VSS:                  Ground

P130, P137:      Port 13                     X1, X2:               Crystal Oscillator (Main System Clock)

                                             XT1, XT2:             Crystal Oscillator (Subsystem Clock)

R01DS0168EJ0210  Rev.2.10                                                                      Page 7 of 123

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1.5  Block Diagram

1.5.1  64-pin products

                                       TIMER ARRAY

                                       UNIT0 (8ch)                                                         PORT 0            8  P00 to P07

          TI00/TO00/P52                ch0

          (TI00/TO00/P40)                                                                                  PORT 1

                                                                                                                             8  P10 to P17

          TI01/TO01/P32                ch1

          (TI01/TO01/P60)

          TI02/TO02/P54                                                                                    PORT 2            5  P20 to P22,

          (TI02/TO02/P61)              ch2                                    2    ANI0/P21, ANI1/P20                           P26, P27

                                                                              3    ANI16/P22,              PORT 3            4

          TI03/TO03/P30                ch3                                         ANI20/P26, ANI21/P27                         P30 to P33

       (TI03/TO03/P127)                                   A/D CONVERTER       4    ANI22/P10 to ANI25/P13

          TI04/TO04/P14                ch4                                         AVREFP/P21              PORT 4            5  P40, P42 to P45

       (TI04/TO04/P126)                                                            AVREFM/P20

          TI05/TO05/P42                ch5                                                                 PORT 5            4  P52 to P54, P57

          (TI05/TO05/P01)

          TI06/TO06/P125               ch6                                                                 PORT 6

                                                                                                                             2  P60, P61

          TI07/TO07/P15                ch7                COMPARATOR

              RxD0/P17                                            (2ch)                                    PORT 7            5  P70, P74 to P77

                                                                                   VCOUT0/P03

          REMOOUT/P30                  Remote Carrier     COMPARATOR0              IVCMP0/P44                                4

       (REMOOUT/P127)                                                              IVREF0/P45              PORT 12              P121 to P124

                                                                                   VCOUT1/P04                                3  P125 to P127

                                                          COMPARATOR1              IVCMP1/P43

                                                                                   IVREF1/P42              PORT 13              P137

TKBO00/P74, TKBO01-0/P77,          4   16-bit TIMER KB20

TKBO01-1/P76, TKBO01-2/P75                                                                                 KEY RETURN        5  KR0/P70,

                                                                                                                                KR4/P74 to KR7/P77

                                       SERIAL ARRAY                                                        POWER ON RESET/      POR/LVD

                                       UNIT0 (4ch)                                                         VOLTAGE              CONTROL

                                                                                                           DETECTOR

              RxD0/P17                 UART0

              TxD0/P00                 LINSEL

       RxD1/P06(RxD1/P43)                                                                                  RESET CONTROL

       TxD1/P07(TxD0/P42)              UART1                      RL78             CODE FLASH MEMORY

              SCK00/P16                                           CPU

              SI00/P17                 CSI00                      CORE             DATA FLASH MEMORY       ON-CHIP DEBUG        TOOL0/P40

              SO00/P00

     SCK10/P05(SCK10/P44)                                                                                  SYSTEM               RESET

       SI10/P06(SI10/P43)              CSI10                                                               CONTROL              X1/P121

       SO10/P07(SO10/P42)                                                                                  HIGH-SPEED           X2/EXCLK/P122

              SCL00/P16                                                                                    ON-CHIP              XT1/P123

              SDA00/P17                IIC00                                                               OSCILLATOR           XT2/EXCLKS/P124

     SCL10/P05(SCL10/P44)                                         RAM

     SDA10/P06(SDA10/P43)              IIC10                                                               VOLTAGE              REGC

                                                                                                           REGULATOR

                                       SERIAL ARRAY                      VDD  VSS  TOOLRxD/P17,

                                       UNIT1 (4ch)                                 TOOLTxD/P00                                  RxD0/P17

              RxD2/P03                 UART2                                                                                    INTP0/P137

              TxD2/P04                                                                                                          INTP1/P52,

                                                                                                                             3  INTP2/P53,

                                                                                                           INTERRUPT            INTP6/P57

                                                          SERIAL                   SDAA0/P61               CONTROL              INTP3/P31,

                                                          INTERFACE IICA0                                                    2  INTP4/P33

                                                                                   SCLA0/P60

                                                                                                                             2  INTP5/P01,

                                                          BUZZER OUTPUT                                                         INTP7/P02(INTP7/P43)

SEG0 to SEG3, SEG6 to SEG8,                                                        PCLBUZ0/P02

                                                                              2    (PCLBUZ0/P07),

SEG11, SEG12, SEG16 to SEG23,      36  LCD                CLOCK OUTPUT             PCLBUZ1/P01

SEG29, SEG33 to SEG50                  CONTROLLER/        CONTROL

          COM0 to COM7             8   DRIVER             MULTIPLIER&

                       VL1 to VL4      RAM SPACE          DIVIDER,                 CRC

                       CAPH            FOR LCD DATA       MULITIPLY-                                       WINDOW

                       CAPL                               ACCUMULATOR                                      WATCHDOG

                                                                                                           TIMER

                                                          DIRECT MEMORY                                    12- BIT INTERVAL     LOW-SPEED

                                                          ACCESS CONTROL                                   TIMER                ON-CHIP

                                                                                                                                OSCILLATOR

                                                          BCD                                              REAL-TIME

                                                          ADJUSTMENT                                       CLOCK 2              RTC1HZ/P31

Remark        Functions in parentheses in the above figure can be assigned via settings in the peripheral I/O redirection

              register (PIOR).         See Figure 4-8     Format of Peripheral I/O Redirection Register (PIOR) in the RL78/L13

              User’s Manual.

R01DS0168EJ0210              Rev.2.10                                                                                           Page 8 of 123

Aug 12, 2016
RL78/L13                                                                                                                    1.       OUTLINE

1.5.2  80-pin products

                                TIMER ARRAY

                                UNIT0 (8ch)                                                            PORT 0            8  P00 to P07

       TI00/TO00/P52            ch0

       (TI00/TO00/P40)                                                                                 PORT     1        8  P10 to P17

       TI01/TO01/P32            ch1

       (TI01/TO01/P60)                                                                                 PORT     2        8  P20 to P27

       TI02/TO02/P54            ch2

       (TI02/TO02/P61)                                                    2    ANI0/P21, ANI1/P20

       TI03/TO03/P30                                                      6    ANI16/P22 to ANI21/P27  PORT     3        6  P30 to P35

       (TI03/TO03/P127)         ch3                   A/D CONVERTER

                                                                          4    ANI22/P10 to ANI25/P13

       TI04/TO04/P14            ch4                                            AVREFM/P20              PORT     4        8  P40 to P47

       (TI04/TO04/P126)                                                        AVREFP/P21

       TI05/TO05/P42            ch5                                                                    PORT     5        8  P50 to P57

       (TI05/TO05/P01)

       TI06/TO06/P56

       (TI06/TO06/P125)         ch6                                                                    PORT 6            2  P60, P61

       TI07/TO07/P15                                  COMPARATOR

       (TI07/TO07/P41)          ch7

          RxD0/P17                                            (2ch)                                    PORT 7            8  P70 to P77

          (RxD0/P47)                                                           VCOUT0/P03

       REMOOUT/P30              Remote Carrier        COMPARATOR0              IVCMP0/P44                                4  P121 to P124

(REMOOUT/P127)                                                                 IVREF0/P45              PORT 12

                                                                               VCOUT1/P04                                3  P125 to P127

TKBO00/P74, TKBO01-0/P77,                             COMPARATOR1              IVCMP1/P43                                   P130

                            4   16-bit TIMER KB20                              IVREF1/P42              PORT 13              P137

TKBO01-1/P76, TKBO01-2/P75

                                                                                                       KEY RETURN        8  KR0/P70 to

                                                                                                                            KR7/P77

                                SERIAL ARRAY

                                UNIT0 (4ch)

                                                                                                       POWER ON RESET/      POR/LVD

RxD0/P17(RxD0/P47)              UART0                                                                  VOLTAGE              CONTROL

TxD0/P00(TxD0/P130)             LINSEL                                                                 DETECTOR

RxD1/P06(RxD1/P43)              UART1

TxD1/P07(TxD0/P42)                                                                                     RESET CONTROL

SCK00/P16(SCK00/P46)                                          RL78             CODE FLASH MEMORY

SI00/P17(SI00/P47)              CSI00                         CPU

SO00/P00(SO00/P130)                                           CORE             DATA FLASH MEMORY       ON-CHIP DEBUG        TOOL0/P40

SCK10/P05(SCK10/P44)

SI10/P06(SI10/P43)              CSI10

SO10/P07(SO10/P42)                                                                                     SYSTEM               RESET

                                                                                                       CONTROL              X1/P121

SCL00/P16(SCL00/P46)            IIC00                                                                  HIGH-SPEED           X2/EXCLK/P122

SDA00/P17(SDA00/P47)                                                                                   ON-CHIP              XT1/P123

SCL10/P05(SCL10/P44)            IIC10                                                                  OSCILLATOR           XT2/EXCLKS/P124

SDA10/P06(SDA10/P43)                                          RAM

                                                                                                       VOLTAGE              REGC

                                                                                                       REGULATOR

                                SERIAL ARRAY

                                UNIT1 (4ch)

          RxD2/P03              UART2

          TxD2/P04                                                   VDD  VSS  TOOLRxD/P17,

                                                                               TOOLTxD/P00                                  RxD0/P17 (RxD0/P47)

          RxD3/P34              UART3                                                                                       INTP0/P137

          TxD3/P35                                                                                                          INTP1/P52,

                                                                                                                         4  INTP2/P53,

                                                                                                       INTERRUPT            INTP5/P55(INTP5/P01),

                                                      SERIAL                   SDAA0/P61               CONTROL              INTP6/P57

       SEG0 to SEG50        51        LCD             INTERFACE IICA0

                                CONTROLLER/                                    SCLA0/P60                                    INTP3/P31,

          COM0 to COM7      8   DRIVER                                                                                   2  INTP4/P33

              VL1 to VL4                              BUZZER OUTPUT            PCLBUZ0/P02                                  INTP7/P02(INTP7/P43)

                                RAM SPACE                                 2    (PCLBUZ0/P07),

              CAPH              FOR LCD DATA

              CAPL                                    CLOCK OUTPUT             PCLBUZ1/P01

                                                      CONTROL

                                                      MULTIPLIER&              CRC

                                                      DIVIDER,                                         WINDOW

                                                      MULITIPLY-                                       WATCHDOG

                                                      ACCUMULATOR                                      TIMER

                                                      DIRECT MEMORY                                    12- BIT INTERVAL     LOW-SPEED

                                                      ACCESS CONTROL                                   TIMER                ON-CHIP

                                                                                                                            OSCILLATOR

                                                      BCD                                              REAL-TIME

                                                      ADJUSTMENT                                       CLOCK 2              RTC1HZ/P31

Remark        Functions in parentheses in the above figure can be assigned via settings in the peripheral I/O redirection

              register (PIOR).        See Figure 4-8  Format of Peripheral I/O Redirection Register (PIOR) in the RL78/L13

              User’s Manual.

R01DS0168EJ0210             Rev.2.10                                                                                        Page 9 of 123

Aug 12, 2016
     RL78/L13                                                                                                                             1.  OUTLINE

     1.6    Outline of Functions

                                                                                                                                                   (1/2)

                      Item                                       64-pin                                                     80-pin

                                                        R5F10WLx (x = A, C-G)                                   R5F10WMx (x = A, C-G)

     Code flash memory (KB)                                      16 to 128                                                  16 to 128

     Data flash memory (KB)                                      4                                                          4

     RAM (KB)                                                    1 to 8Note 1                                               1 to 8Note 1

     Address space                                1 MB

  Main system      High-speed system clock     X1  (crystal/ceramic) oscillation, external main system clock input       (EXCLK)

     clock                                        HS  (High-speed main) mode: 1 to 20 MHz (VDD = 2.7 to 5.5 V),

                                                  HS  (High-speed main) mode: 1 to 16 MHz (VDD = 2.4 to 5.5 V),

                                                  LS  (Low-speed main) mode: 1 to 8 MHz (VDD = 1.8 to 5.5 V),

                                                  LV  (Low-voltage main) mode: 1 to 4 MHz (VDD = 1.6 to 5.5 V)

                      High-speed on-chip          HS  (High-speed main) mode:          1  to  24 MHz (VDD = 2.7 to 5.5 V),

                      oscillator                  HS  (High-speed main) mode:          1  to  16 MHz (VDD = 2.4 to 5.5 V),

                                                  LS  (Low-speed main) mode:           1  to  8 MHz (VDD = 1.8 to 5.5 V),

                                                  LV  (Low-voltage main) mode:         1  to  4 MHz (VDD = 1.6 to 5.5 V)

     Clock for 16-bit timer KB20                  48 MHz (TYP.): VDD = 2.7 to 5.5 V

     Subsystem clock                              XT1 (crystal) oscillation, external subsystem clock input (EXCLKS)

                                                  32.768 kHz (TYP.): VDD = 1.6 to 5.5 V

     Low-speed on-chip oscillator                 15 kHz (TYP.)

     General-purpose register                     (8-bit register × 8) × 4 banks

     Minimum instruction execution time           0.04167 μs (High-speed on-chip oscillator: fIH = 24 MHz operation)

                                                  0.05 μs (High-speed system clock: fMX = 20 MHz operation)

                                                  30.5 μs (Subsystem clock: fSUB = 32.768 kHz operation)

     Instruction set                              •  Data transfer (8/16 bits)

                                                  •  Adder and subtractor/logical operation (8/16 bits)

                                                  •  Multiplication (8 bits × 8 bits)

                                                  •  Rotate, barrel shift, and bit manipulation (Set, reset, test, and Boolean operation), etc.

     I/O port         Total                                      49                                                         65

                      CMOS I/O                                   42                                                         58

                                                     (N-ch O.D. I/O [VDD withstand voltage]: 12)          (N-ch O.D. I/O [VDD withstand voltage]:  18)

                      CMOS input                                 5                                                          5

                      CMOS output                                −                                                          −

                      N-ch O.D I/O                               2                                                          2

                      (withstand voltage: 6 V)

     Timer            16-bit timer TAU                                                             8 channels

                      16-bit timer KB20                                                            1 channel

                      Watchdog timer                                                               1 channel

                      12-bit interval timer (IT)                                                   1 channel

                      Real-time clock 2                                                            1 channel

                      RTC2 output                 1

                                                  •  1 Hz (subsystem clock: fSUB =        32.768   kHz)

                      Timer output                8  channels (PWM outputs: 7Note         2) (TAU  used)

                                                  1  channel (timer KB20 used)

                      Remote control output       1  (TAU used)

                      function

     Notes     1.     In the case of the 8 KB, this is about 7 KB when the self-programming function and data flash function are

                      used.

               2.     The number of outputs varies depending on the setting of the channels in use and the number of master

                      channels (see 6.9.3         Operation as multiple PWM output function in the RL78/L13 User’s Manual.).

     R01DS0168EJ0210            Rev.2.10                                                                                                  Page 10 of 123

     Aug 12, 2016
RL78/L13                                                                                                                     1.  OUTLINE

                                                                                                                                      (2/2)

                   Item                                    64-pin                                          80-pin

                                                   R5F10WLx (x = A, C-G)                             R5F10WMx (x = A, C-G)

Clock output/buzzer output controller                                                      2

                                       •  2.44 kHz, 4.88 kHz, 9.76 kHz, 1.25 MHz, 2.5 MHz, 5 MHz, 10 MHz

                                          (Main system clock: fMAIN = 20 MHz operation)

                                       •  256 Hz, 512 Hz, 1.024 kHz, 2.048 kHz, 4.096 kHz, 8.192 kHz, 16.384 kHz, 32.768 kHz

                                          (Subsystem clock: fSUB = 32.768 kHz operation)

8/10-bit resolution A/D converter      9 channels                                             12 channels

Comparator                             2 channels

Serial interface                       [64-pin]

                                       • CSI: 1 channel/UART (UART supporting LIN-bus): 1 channel/simplified      I2C:    1  channel

                                       • CSI: 1 channel/UART: 1 channel/simplified I2C: 1 channel

                                       • UART: 1 channel

                                       [80-pin]

                                       • CSI: 1 channel/UART (UART supporting LIN-bus): 1 channel/simplified      I2C:    1  channel

                                       • CSI: 1 channel/UART: 1 channel/simplified I2C: 1 channel

                                       • UART: 2 channels

                   I2C bus             1 channel

LCD controller/driver                  Internal voltage boosting method, capacitor split method, and external resistance division

                                       method are switchable.

          Segment signal output                            36 (32)Note 1                                   51 (47)Note 1

          Common signal output                                                       4 (8)Note 1

Multiplier and divider/multiply-       • 16 bits × 16 bits = 32 bits (Unsigned or signed)

accumulator                            • 32 bits ÷ 32 bits = 32 bits (Unsigned)

                                       • 16 bits × 16 bits + 32 bits = 32 bits (Unsigned or signed)

DMA controller                         4 channels

Vectored           Internal                                    32                                             35

interrupt sources  External                                    11                                             11

Key interrupt                                                  5                                              8

Reset                                  •  Reset by RESET pin

                                       •  Internal reset by watchdog timer

                                       •  Internal reset by power-on-reset

                                       •  Internal reset by voltage detector

                                       •  Internal reset by illegal instruction executionNote 2

                                       •  Internal reset by RAM parity error

                                       •  Internal reset by illegal-memory access

Power-on-reset circuit                 •  Power-on-reset:  1.51 V (TYP.)

                                       •  Power-down-reset: 1.50 V (TYP.)

Voltage detector                       •  Rising edge: 1.67 V to 4.06 V (14 steps)

                                       •  Falling edge: 1.63 V to 3.98 V (14 steps)

On-chip debug function                 Provided

Power supply voltage                   VDD = 1.6 to 5.5 V (TA = -40 to +85°C)

                                       VDD = 2.4 to 5.5 V (TA = -40 to +105°C)

Operating ambient temperature          Consumer applications: TA = −40 to +85°C

                                       Industrial applications: TA = −40 to +105°C

Notes     1.      The values in parentheses are the number of signal outputs when 8 com is used.

          2.      This reset occurs when instruction code FFH is executed.

                  This reset does not occur during emulation using an in-circuit emulator or an on-chip debugging emulator.

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RL78/L13                                               2.      ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

Target products   A: Consumer applications; TA = −40 to +85°C

                  R5F10WLAAFA, R5F10WLCAFA, R5F10WLDAFA,

                  R5F10WLEAFA, R5F10WLFAFA, R5F10WLGAFA,

                  R5F10WLAAFB, R5F10WLCAFB, R5F10WLDAFB,

                  R5F10WLEAFB, R5F10WLFAFB, R5F10WLGAFB,

                  R5F10WMAAFA, R5F10WMCAFA, R5F10WMDAFA,

                  R5F10WMEAFA, R5F10WMFAFA, R5F10WMGAFA,

                  R5F10WMAAFB, R5F10WMCAFB, R5F10WMDAFB,

                  R5F10WMEAFB, R5F10WMFAFB, R5F10WMGAFB

                  G: Industrial applications; when using TA = −40 to +105°C specification  products  at  TA  =  −40  to  +85°C

                  R5F10WLAGFB, R5F10WLCGFB, R5F10WLDGFB,

                  R5F10WLEGFB, R5F10WLFGFB, R5F10WLGGFB

                  R5F10WMAGFB, R5F10WMCGFB, R5F10WMDGFB,

                  R5F10WMEGFB, R5F10WMFGFB, R5F10WMGGFB

    Cautions  1.  The RL78 microcontrollers have an on-chip debug function, which is provided for development

                  and  evaluation.  Do  not  use  the  on-chip  debug    function  in      products  designated          for  mass

                  production, because the guaranteed number of rewritable times of the flash memory may be

                  exceeded when this function is used, and product reliability therefore cannot be guaranteed.

                  Renesas Electronics is not liable for problems occurring when the on-chip debug function is

                  used.

              2.  The pins mounted depend on the product.       See 2.1  Port Function to 2.2.1          With functions for

                  each product in the RL78/L13 User’s Manual.

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RL78/L13                                                              2.   ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

2.1  Absolute Maximum Ratings

Absolute Maximum        Ratings (1/3)

     Parameter                    Symbol                        Conditions                                   Ratings                   Unit

Supply voltage               VDD                                                                            −0.5 to +6.5               V

REGC pin input voltage       VIREGC            REGC                                                         −0.3 to +2.8               V

                                                                                                  and −0.3 to VDD +0.3Note 1

Input voltage                VI1               P00 to P07, P10 to P17, P20 to P27, P30 to P35,          −0.3 to VDD +0.3Note 2         V

                                               P40 to P47, P50 to P57, P60, P61, P70 to P77,

                                               P121 to P127, P130, P137

                             VI2               P60 and P61 (N-ch open-drain)                                −0.3 to +6.5               V

                             VI3               EXCLK, EXCLKS, RESET                                     −0.3 to VDD +0.3Note 2         V

Output voltage               VO1               P00 to P07, P10 to P17, P20 to P27, P30 to P35,          −0.3 to VDD +0.3Note 2         V

                                               P40 to P47, P50 to P57, P60, P61, P70 to P77,

                                               P121 to P127, P130, P137

Analog input voltage         VAI1              ANI0, ANI1, ANI16 to ANI26                                   −0.3 to VDD +0.3           V

                                                                                                  and −0.3 to AVREF(+) +0.3Notes 2, 3

Notes 1.  Connect       the  REGC         pin  to  Vss  via  a  capacitor  (0.47  to  1   μF).    This  value  regulates        the    absolute

          maximum rating of the REGC pin.                   Do not use this pin with voltage applied to it.

     2.   Must be 6.5 V or lower.

     3.   Do not exceed AVREF(+) + 0.3 V in case of A/D conversion target pin.

Caution   Product      quality     may    suffer   if  the  absolute  maximum     rating      is  exceeded  even  momentarily          for  any

          parameter.    That is, the absolute maximum ratings are rated values at which the product is on the verge

          of suffering physical damage, and therefore the product must be used under conditions that ensure that

          the absolute maximum ratings are not exceeded.

Remarks   1.    Unless specified otherwise, the characteristics of alternate-function pins are the same as those of the port

                pins.

          2.    AVREF (+): + side reference voltage of the A/D converter.

          3.    VSS: Reference voltage

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RL78/L13                                                        2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

Absolute Maximum      Ratings (2/3)

          Parameter           Symbol                            Conditions                        Ratings             Unit

LCD voltage                   VL1     VL1 voltageNote 1                                           −0.3 to +2.8 and    V

                                                                                                  −0.3 to VL4 +0.3

                              VL2     VL2 voltageNote 1                                       −0.3 to VL4 +0.3Note 2  V

                              VL3     VL3 voltageNote 1                                       −0.3 to VL4 +0.3Note 2  V

                              VL4     VL4 voltageNote 1                                           −0.3 to +6.5        V

                              VLCAP   CAPL, CAPH voltageNote 1                                −0.3 to VL4 +0.3Note 2  V

                              VOUT    COM0 to COM7       External resistance division method  −0.3 to VDD +0.3Note 2  V

                                      SEG0 to SEG50      Capacitor split method               −0.3 to VDD +0.3Note 2  V

                                      output voltage     Internal voltage boosting method     −0.3 to VL4 +0.3Note 2  V

Notes 1.  This value only indicates the absolute maximum ratings when applying voltage to the VL1, VL2, VL3, and VL4 pins;

          it does not mean that applying voltage to these pins is recommended.          When using the internal voltage boosting

          method or capacitance split method, connect these pins to VSS via a capacitor (0.47 μF ± 30%) and connect a

          capacitor (0.47 μF ± 30%) between the CAPL and CAPH pins.

2.        Must be 6.5 V or lower.

Caution   Product    quality  may    suffer  if  the  absolute  maximum     rating  is  exceeded  even  momentarily   for   any

          parameter.  That is, the absolute maximum ratings are rated values at which the product is on the verge

          of suffering physical damage, and therefore the product must be used under conditions that ensure that

          the absolute maximum ratings are not exceeded.

Remark    VSS: Reference voltage

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     RL78/L13                                                          2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

     Absolute Maximum      Ratings (3/3)

     Parameter                      Symbol                             Conditions                        Ratings            Unit

  Output current, high  IOH1             Per pin            P00 to P07, P10 to P17, P22 to P27,             −40                 mA

                                                               P30 to P35, P40 to P47,

                                                               P50 to P57, P60, P61,

                                                            P70 to P77, P125 to P127, P130

                                            Total of all pins  P00 to P07, P10 to P17, P22 to P27,       −170                      mA

                                            −170 mA            P30 to P35, P40 to P47,

                                                               P50 to P57, P60, P61,

                                                            P70 to P77, P125 to P127, P130

                        IOH2             Per pin            P20, P21                                        −0.5                mA

                                            Total of all pins                                                  −1                  mA

  Output current, low   IOL1             Per pin            P00 to P07, P10 to P17, P22 to P27,             40                  mA

                                                               P30 to P35, P40 to P47,

                                                               P50 to P57, P60, P61,

                                                               P70 to P77, P125 to P127, P130

                                            Total of all pins  P40 to P47, P130                                70                  mA

                                         170 mA             P00 to P07, P10 to P17, P22 to P27,             100                 mA

                                                               P30 to P35, P50 to P57,

                                                               P60, P61, P70 to P77,

                                                               P125 to P127

                        IOL2             Per pin            P20, P21                                        1                   mA

                                         Total of all pins                                                  2                   mA

     Operating ambient     TA               In normal operation mode                                     −40 to +85                °C

     temperature                            In flash memory programming mode

     Storage temperature   Tstg                                                                          −65 to +150               °C

     Caution   Product     quality  may     suffer  if  the  absolute  maximum     rating  is  exceeded  even  momentarily  for    any

               parameter.  That is, the absolute maximum ratings are rated values at which the product is on the verge

               of suffering physical damage, and therefore the product must be used under conditions that ensure that

               the absolute maximum ratings are not exceeded.

     Remark    Unless specified otherwise, the characteristics of alternate-function pins are the same as those of the port pins.

     R01DS0168EJ0210       Rev.2.10                                                                                   Page 15 of 123

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2.2    Oscillator Characteristics

2.2.1  X1 and XT1 oscillator characteristics

(TA = −40 to +85°C,        1.6 V ≤ VDD ≤ 5.5           V, VSS  = 0 V)

       Parameter                 Resonator                           Conditions                   MIN.      TYP.       MAX.                Unit

X1 clock oscillation       Ceramic resonator/          2.7 V   ≤ VDD ≤ 5.5 V                          1.0                 20.0             MHz

frequency (fX)Note         crystal resonator           2.4 V   ≤ VDD < 2.7 V                          1.0                 16.0

                                                       1.8 V   ≤ VDD < 2.4 V                          1.0                 8.0

                                                       1.6 V   ≤ VDD < 1.8 V                          1.0                 4.0

XT1 clock oscillation      Crystal resonator                                                          32    32.768        35               kHz

frequency (fXT)Note

Note   Indicates only permissible oscillator frequency ranges.                Refer to AC Characteristics for instruction execution time.

       Request       evaluation  by  the  manufacturer         of  the  oscillator  circuit    mounted      on  a  board  to    check  the   oscillator

       characteristics.

Caution   Since the CPU is started by the high-speed on-chip oscillator clock after a reset release, check the X1

          clock oscillation stabilization time using the oscillation stabilization time counter status register (OSTC)

          by     the   user.     Determine        the  oscillation   stabilization  time          of   the  OSTC   register     and   the  oscillation

          stabilization time select register (OSTS) after sufficiently evaluating the oscillation stabilization time

          with the resonator to be used.

Remark    When using the X1 oscillator and XT1 oscillator, see 5.4                  System Clock Oscillator in the RL78/L13 User’s

          Manual.

2.2.2  On-chip oscillator characteristics

(TA = −40 to +85°C, 1.6 V        ≤   VDD ≤ 5.5         V, VSS = 0 V)

         Parameter                        Symbol                              Conditions                            MIN.        TYP.   MAX.      Unit

High-speed on-chip oscillator        fIH                                                                            1                  24        MHz

clock frequencyNotes 1, 2

High-speed on-chip oscillator                          −20 to +85°C              1.8 V ≤  VDD  ≤  5.5  V            −1.0               +1.0      %

clock frequency accuracy                                                         1.6 V ≤  VDD  <  1.8  V            −5.0               +5.0      %

                                                       −40 to −20°C              1.8 V ≤  VDD  ≤  5.5  V            −1.5               +1.5      %

                                                                                 1.6 V ≤  VDD  <  1.8  V            −5.5               +5.5      %

Low-speed on-chip oscillator         fIL                                                                                        15               kHz

clock frequency

Low-speed on-chip oscillator                                                                                        −15                +15       %

clock frequency accuracy

Notes 1.      The high-speed on-chip oscillator frequency is selected by bits 0 to 4 of the option byte (000C2H/010C2H)

              and bits 0 to 2 of the HOCODIV register.

         2.   This indicates the oscillator characteristics only.             Refer to AC Characteristics for the instruction execution

              time.

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     2.3    DC Characteristics

     2.3.1  Pin characteristics

     (TA = −40 to     +85°C, 1.6    V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter              Symbol                            Conditions                                 MIN.  TYP.  MAX.         Unit

     Output current,        IOH1    Per pin for P00 to P07, P10 to P17,      1.6   V  ≤  VDD  ≤  5.5  V              −10.0Note 2  mA

     highNote 1                     P22 to P27, P30 to P35, P40 to P47,

                                    P50 to P57, P70 to P77, P125 to P127,

                                    P130

                                 Total of P00 to P07, P10 to P17,         4.0   V  ≤  VDD  ≤  5.5  V              −90.0        mA

                                    P22 to P27, P30 to P35, P40 to P47,      2.7   V  ≤  VDD  <  4.0  V              −15.0        mA

                                    P50 to P57, P70 to P77, P125 to P127,    1.8   V     VDD  <  2.7  V              −7.0         mA

                                    P130                                              ≤

                                    (When duty = 70%Note 3)                  1.6   V  ≤  VDD  <  1.8  V              −3.0         mA

                            IOH2    Per pin for P20 and P21                  1.6   V  ≤  VDD  ≤  5.5  V              −0.1Note 2   mA

                                    Total of all pins                        1.6   V  ≤  VDD  ≤  5.5  V              −0.2         mA

                                    (When duty = 70%Note 3)

     Notes       1.   Value of the current at which the device operation is guaranteed even if the current flows from the VDD pin

                      to an output pin

                 2.   Do not exceed the total current value.

                 3.   Output current value under conditions where the duty factor ≤ 70%.

                      The output current value that has changed to the duty factor > 70% the duty ratio can be calculated with the

                      following expression (when changing the duty factor from 70% to n%).

                      •     Total output current of pins = (IOH × 0.7)/(n × 0.01)

                            Where n = 80% and IOH = −90.0 mA

                                        Total output current of pins = (−90.0 × 0.7)/(80 × 0.01) ≅ −78.75 mA

                      However, the current that is allowed to flow into one pin does not vary depending on the duty factor.             A

                      current higher than the absolute maximum rating must not flow into one pin.

     Caution         P00, P04 to P07, P16, P17, P35, P42 to P44, P46, P47, P53 to P56, and P130 do not output high level in

                     N-ch open-drain mode.

     Remark          Unless specified otherwise, the characteristics of alternate-function pins are the same as those of the port

                     pins.

     R01DS0168EJ0210        Rev.2.10                                                                                 Page 17 of 123

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     (TA = −40 to +85°C, 1.6       V  ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter             Symbol                                Conditions                                MIN.  TYP.  MAX.        Unit

     Output current,       IOL1       Per pin for P00 to P07, P10 to P17,                                              20.0Note 2  mA

     lowNote 1                        P22 to P27, P30 to P35, P40 to P47,

                                      P50 to P57, P70 to P77,

                                      P125 to P127, P130

                                      Per pin for P60 and P61                                                          15.0Note 2  mA

                                      Total of P40 to P47, P130                 4.0  V  ≤  VDD  ≤  5.5  V              70.0        mA

                                      (When duty = 70%Note 3)                   2.7  V  ≤  VDD  <  4.0  V              15.0        mA

                                                                                1.8  V  ≤  VDD  <  2.7  V              9.0         mA

                                                                                1.6  V  ≤  VDD  <  1.8  V              4.5         mA

                                   Total of P00 to P07, P10 to P17,          4.0  V  ≤  VDD  ≤  5.5  V              90.0        mA

                                      P22 to P27,                               2.7  V  ≤  VDD  <  4.0  V              35.0        mA

                                      P30 to P35, P50 to P57, P70 to P77,       1.8  V     VDD  <  2.7  V              20.0        mA

                                      P125 to P127                                      ≤

                                      (When duty = 70%Note 3)                   1.6  V  ≤  VDD  <  1.8  V              10.0        mA

                                      Total of all pins                                                                160.0       mA

                                      (When duty = 70%Note 3)

                           IOL2       Per pin for P20 and P21                                                          0.4Note 2   mA

                                      Total of all pins                         1.6 V ≤ VDD ≤ 5.5 V                    0.8         mA

                                      (When duty = 70%Note 3)

     Notes      1.    Value of the current at which the device operation is guaranteed even if the current flows from an output pin

                      to the VSS pin

                2.    Do not exceed the total current value.

                3.    Output current value under conditions where the duty factor ≤ 70%.

                      The output current value that has changed to the duty factor > 70% the duty ratio can be calculated with the

                      following expression (when changing the duty factor from 70% to n%).

                      •  Total output current of pins = (IOL × 0.7)/(n × 0.01)

                         Where n = 80% and IOL = 70.0 mA

                                           Total output current of pins = (70.0 × 0.7)/(80 × 0.01) ≅ 61.25 mA

                      However, the current that is allowed to flow into one pin does not vary depending on the duty factor.              A

                      current higher than the absolute maximum rating must not flow into one pin.

     Remark         Unless specified otherwise, the characteristics of alternate-function pins are the same as those of the port

                    pins.

     R01DS0168EJ0210             Rev.2.10                                                                              Page 18 of 123

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RL78/L13                                                           2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(TA = −40 to    +85°C, 1.6     V  ≤ VDD ≤ 5.5 V, VSS = 0 V)

Parameter              Symbol                              Conditions                        MIN.    TYP.  MAX.    Unit

Input voltage,         VIH1       P00 to P07, P10 to P17, P22 to P27,  Normal input buffer   0.8VDD        VDD     V

high                              P30 to P35, P40 to P47, P50 to P57,

                                  P70 to P77, P125 to P127, P130,

                                  P137

                       VIH2       P03, P05, P06, P16, P17, P34, P43,   TTL input buffer      2.2           VDD     V

                                  P44, P46, P47, P53, P55              4.0 V ≤ VDD ≤ 5.5 V

                                                                       TTL input buffer      2.0           VDD     V

                                                                       3.3 V ≤ VDD < 4.0 V

                                                                       TTL input buffer      1.5           VDD     V

                                                                       1.6 V ≤ VDD < 3.3 V

                       VIH3       P20, P21                                                   0.7VDD        VDD     V

                       VIH4       P60, P61                                                   0.7VDD        6.0     V

                       VIH5       P121 to P124, P137, EXCLK, EXCLKS,   RESET                 0.8VDD        VDD     V

Input voltage, low     VIL1       P00 to P07, P10 to P17, P22 to P27,  Normal input buffer   0             0.2VDD  V

                                  P30 to P35, P40 to P47, P50 to P57,

                                  P70 to P77, P125 to P127, P130,

                                  P137

                       VIL2       P03, P05, P06, P16, P17, P34, P43,   TTL input buffer      0             0.8     V

                                  P44, P46, P47, P53, P55              4.0 V ≤ VDD ≤ 5.5  V

                                                                       TTL input buffer      0             0.5     V

                                                                       3.3 V ≤ VDD < 4.0  V

                                                                       TTL input buffer      0             0.32    V

                                                                       1.6 V ≤ VDD < 3.3  V

                       VIL3       P20, P21                                                   0             0.3VDD  V

                       VIL4       P60, P61                                                   0             0.3VDD  V

                       VIL5       P121 to P124, P137, EXCLK, EXCLKS,   RESET                 0             0.2VDD  V

Caution         The maximum value of VIH of pins P00, P04 to P07, P16, P17, P35, P42 to P44, P46, P47, P53 to P56,

                and P130 is VDD, even in the N-ch open-drain mode.

Remark          Unless specified otherwise, the characteristics of alternate-function pins are the same as those of the port

                pins.

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RL78/L13                                                       2.   ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(TA = −40 to     +85°C, 1.6    V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter         Symbol               Conditions                                        MIN.       TYP.  MAX.  Unit

Output voltage,        VOH1    P00 to P07, P10 to P17, P22 to P27,  4.0   V  ≤ VDD ≤ 5.5  V,  VDD − 1.5              V

high                           P30 to P35, P40 to P47, P50 to P57,  IOH1  =  −10.0 mA

                               P70 to P77, P125 to P127, P130       4.0   V  ≤ VDD ≤ 5.5  V,  VDD − 0.7              V

                                                                    IOH1  =  −3.0 mA

                                                                    2.7   V  ≤ VDD ≤ 5.5  V,  VDD − 0.6              V

                                                                    IOH1  =  −2.0 mA

                                                                    1.8   V  ≤ VDD ≤ 5.5  V,  VDD − 0.5              V

                                                                    IOH1  =  −1.5 mA

                                                                    1.6   V  ≤ VDD ≤ 5.5  V,  VDD − 0.5              V

                                                                    IOH1  =  −1.0 mA

                       VOH2    P20 and P21                          1.6   V  ≤ VDD ≤ 5.5  V,  VDD − 0.5              V

                                                                    IOH2  =  −100 μ A

Output voltage,        VOL1    P00 to P07, P10 to P17, P22 to P27,  4.0   V  ≤ VDD ≤ 5.5  V,                   1.3   V

low                            P30 to P35, P40 to P47, P50 to P57,  IOL1  =  20 mA

                               P70 to P77, P125 to P127, P130       4.0   V  ≤ VDD ≤ 5.5  V,                   0.7   V

                                                                    IOL1  =  8.5 mA

                                                                    2.7   V  ≤ VDD ≤ 5.5  V,                   0.6   V

                                                                    IOL1  =  3.0 mA

                                                                    2.7   V  ≤ VDD ≤ 5.5  V,                   0.4   V

                                                                    IOL1  =  1.5 mA

                                                                    1.8   V  ≤ VDD ≤ 5.5  V,                   0.4   V

                                                                    IOL1  =  0.6 mA

                                                                    1.6   V  ≤ VDD < 1.8  V,                   0.4   V

                                                                    IOL1  =  0.3 mA

                       VOL2    P20 and P21                          1.6   V  ≤ VDD ≤ 5.5  V,                   0.4   V

                                                                    IOL2  =  400 μA

                       VOL3    P60 and P61                          4.0   V  ≤ VDD ≤ 5.5  V,                   2.0   V

                                                                    IOL3  =  15.0 mA

                                                                    4.0   V  ≤ VDD ≤ 5.5  V,                   0.4   V

                                                                    IOL3  =  5.0 mA

                                                                    2.7   V  ≤ VDD ≤ 5.5  V,                   0.4   V

                                                                    IOL3  =  3.0 mA

                                                                    1.8   V  ≤ VDD ≤ 5.5  V,                   0.4   V

                                                                    IOL3  =  2.0 mA

                                                                    1.6   V  ≤ VDD < 1.8  V,                   0.4   V

                                                                    IOL3  =  1.0 mA

Caution         P00, P04 to P07, P16, P17, P35, P42 to P44, P46, P47, P53 to P56, and P130 do not output high level in

                N-ch open-drain mode.

Remark          Unless specified otherwise, the characteristics of alternate-function pins are the same as those of the port

                pins.

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RL78/L13                                                    2.          ELECTRICAL SPECIFICATIONS (TA               = −40 to +85°C)

(TA = −40 to     +85°C, 1.6   V  ≤ VDD ≤ 5.5 V, VSS = 0 V)

Parameter             Symbol                                Conditions                            MIN.     TYP.     MAX.       Unit

Input leakage         ILIH1      P00 to P07, P10 to P17,    VI =        VDD                                         1          μA

current, high                    P22 to P27, P30 to P35,

                                 P40 to P47, P50 to P57,

                                 P70 to P77, P125 to P127,

                                 P130, P137

                      ILIH2      P20 and P21, RESET         VI =        VDD                                         1          μA

                      ILIH3      P121 to P124               VI =        VDD  In input port mode                     1          μA

                                 (X1, X2, XT1, XT2, EXCLK,                   and when external

                                 EXCLKS)                                     clock is input

                                                                             Resonator                              10         μA

                                                                             connected

Input leakage         ILIL1      P00 to P07, P10 to P17,    VI  =       VSS                                         −1         μA

current, low                     P22 to P27, P30 to P35,

                                 P40 to P47, P50 to P57,

                                 P70 to P77, P125 to P127,

                                 P130, P137

                      ILIL2      P20 and P21, RESET         VI  =       VSS                                         −1         μA

                      ILIL3      P121 to P124               VI  =       VSS  In input port mode                     −1         μA

                                 (X1, X2, XT1, XT2, EXCLK,                   and when external

                                 EXCLKS)                                     clock is input

                                                                             Resonator                              −10        μA

                                                                             connected

On-chip pull-up       RU1        P00 to P07, P10 to P17,    VI =        VSS  2.4 V ≤ VDD < 5.5 V  10       20       100        kΩ

resistance                       P22 to P27, P30 to P35,                     1.6 V ≤ VDD < 2.4 V  10       30       100        kΩ

                                 P45 to P47, P50 to P57,

                                 P70 to P77, P125 to P127,

                                 P130

                      RU2        P40 to P44                 VI =        VSS                       10       20       100        kΩ

Remark         Unless specified otherwise, the characteristics of alternate-function pins         are the  same as  those  of  the port

               pins.

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RL78/L13                                                           2.   ELECTRICAL SPECIFICATIONS              (TA =  −40 to +85°C)

2.3.2   Supply current characteristics

(TA = −40    to +85°C, 1.6 V ≤  VDD ≤ 5.5 V, VSS = 0 V)                                                                     (1/2)

Parameter    Symbol                                    Conditions                                        MIN.  TYP.   MAX.  Unit

Supply       IDD1    Operating  HS (high-      fHOCO = 48 MHzNote 3,    Basic      VDD  =  5.0  V              2.0          mA

currentNote          mode       speed main)    fIH = 24 MHzNote 3       operation  VDD  =  3.0  V              2.0          mA

1                               modeNote 5

                                                                        Normal     VDD  =  5.0  V              3.8    6.5   mA

                                                                        operation  VDD  =  3.0  V              3.8    6.5   mA

                                               fHOCO = 24 MHzNote 3,    Basic      VDD  =  5.0  V              1.7          mA

                                               fIH = 24 MHzNote 3       operation  VDD  =  3.0  V              1.7          mA

                                                                        Normal     VDD  =  5.0  V              3.6    6.1   mA

                                                                        operation  VDD  =  3.0  V              3.6    6.1   mA

                                               fHOCO = 16 MHzNote 3,    Normal     VDD  =  5.0  V              2.7    4.7   mA

                                               fIH = 16 MHzNote 3       operation  VDD  =  3.0  V              2.7    4.7   mA

                                LS (low-       fHOCO = 8 MHzNote 3 ,    Normal     VDD  =  3.0  V              1.2    2.1   mA

                                speed main)    fIH = 8 MHzNote 3        operation  VDD  =  2.0  V              1.2    2.1   mA

                                modeNote 5

                                LV (low-       fHOCO = 4 MHzNote 3,     Normal     VDD = 3.0 V                 1.2    1.8   mA

                                voltage main)  fIH = 4 MHzNote 3        operation  VDD = 2.0 V                 1.2    1.8   mA

                                modeNote 5

                                HS (high-      fMX = 20 MHzNote 2,      Normal     Square wave input           3.0    5.1   mA

                                speed main)    VDD = 5.0 V              operation  Resonator connection        3.2    5.2   mA

                                modeNote 5     fMX = 20 MHzNote 2,      Normal     Square wave input           2.9    5.1   mA

                                               VDD = 3.0 V              operation  Resonator connection        3.2    5.2   mA

                                               fMX = 16 MHzNote 2,      Normal     Square wave input           2.5    4.4   mA

                                               VDD = 5.0 V              operation  Resonator connection        2.7    4.5   mA

                                               fMX = 16 MHzNote 2,      Normal     Square wave input           2.5    4.4   mA

                                               VDD = 3.0 V              operation  Resonator connection        2.7    4.5   mA

                                               fMX = 10 MHzNote 2,      Normal     Square wave input           1.9    3.0   mA

                                               VDD = 5.0 V              operation  Resonator connection        1.9    3.0   mA

                                               fMX = 10 MHzNote 2,      Normal     Square wave input           1.9    3.0   mA

                                               VDD = 3.0 V              operation  Resonator connection        1.9    3.0   mA

                                LS (low-       fMX = 8 MHzNote 2,       Normal     Square wave input           1.1    2.0   mA

                                speed main)    VDD = 3.0 V              operation  Resonator connection        1.1    2.0   mA

                                modeNote 5     fMX = 8 MHzNote 2,       Normal     Square wave input           1.1    2.0   mA

                                               VDD = 2.0 V              operation  Resonator connection        1.1    2.0   mA

                                Subsystem      fSUB = 32.768  kHzNote   Normal     Square wave input           4.0    5.4   μA

                                clock          4,                       operation  Resonator connection        4.3    5.4   μA

                                operation      TA = −40°C

                                               fSUB = 32.768  kHz Note  Normal     Square wave input           4.0    5.4   μA

                                               4,                       operation  Resonator connection        4.3    5.4   μA

                                               TA = +25°C

                                               fSUB = 32.768  kHzNote   Normal     Square wave input           4.1    7.1   μA

                                               4,                       operation  Resonator connection        4.4    7.1   μA

                                               TA = +50°C

                                               fSUB = 32.768  kHzNote   Normal     Square wave input           4.3    8.7   μA

                                               4,                       operation  Resonator connection        4.7    8.7   μA

                                               TA = +70°C

                                               fSUB = 32.768  kHzNote   Normal     Square wave input           4.7    12.0  μA

                                               4,                       operation  Resonator connection        5.2    12.0  μA

                                               TA = +85°C

(Notes and Remarks are listed   on the next    page.)

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RL78/L13                                          2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

Notes  1.  Total current flowing into VDD, including the input leakage current flowing when the level of the input pin is fixed

           to VDD or VSS.  The values below the MAX. column include the peripheral operation current.        However, not

           including the current flowing into the LCD controller/driver, A/D converter, LVD circuit, comparator, I/O port, on-

           chip pull-up/pull-down resistors, and the current flowing during data flash rewrite.

       2.  When high-speed on-chip oscillator and subsystem clock are stopped.

       3.  When high-speed system clock and subsystem clock are stopped.

       4.  When high-speed on-chip oscillator and high-speed system clock are stopped.           When setting ultra-low power

           consumption oscillation (AMPHS1 = 1).  The current flowing into the LCD controller/driver, 16-bit timer KB20,

           real-time clock 2, 12-bit interval timer, and watchdog timer is not included.

       5.  Relationship between operation voltage width, operation frequency of CPU and operation mode is as below.

               HS (high-speed main) mode: 2.7 V ≤ VDD ≤ 5.5 V@1 MHz to 24 MHz

                                            2.4 V ≤ VDD ≤ 5.5 V@1 MHz to 16 MHz

               LS (low-speed main) mode:    1.8 V ≤ VDD ≤ 5.5 V@1 MHz to 8 MHz

               LV (low-voltage main) mode:  1.6 V ≤ VDD ≤ 5.5 V@1 MHz to 4 MHz

Remarks 1.     fMX:    High-speed system clock frequency (X1 clock oscillation frequency or external   main  system              clock

                       frequency)

           2.  fHOCO:  High-speed on-chip oscillator clock frequency (48 MHz max.)

           3.  fIH:    High-speed on-chip oscillator clock frequency (24 MHz max.)

           4.  fSUB:   Subsystem clock frequency (XT1 clock oscillation frequency)

           5.  Except subsystem clock operation, temperature condition of the TYP. value is TA = 25°C

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RL78/L13                                                                2.   ELECTRICAL SPECIFICATIONS (TA            =  −40 to +85°C)

(TA = −40      to +85°C, 1.6 V   ≤     VDD ≤ 5.5 V, VSS = 0 V)                                                                 (2/2)

Parameter      Symbol                                       Conditions                                    MIN.  TYP.     MAX.  Unit

Supply         IDD2Note 2  HALT        HS (high-speed    fHOCO = 48 MHzNote     4,  VDD  =  5.0  V              0.71     1.95  mA

currentNote 1              mode        main) modeNote    fIH = 24 MHzNote 4         VDD  =  3.0  V              0.71     1.95

                                       7

                                                         fHOCO = 24 MHzNote     4,  VDD  =  5.0  V              0.49     1.64  mA

                                                         fIH = 24 MHzNote 4         VDD  =  3.0  V              0.49     1.64

                                                         fHOCO = 16 MHzNote 4,      VDD  =  5.0  V              0.43     1.11  mA

                                                         fIH = 16 MHzNote 4         VDD  =  3.0  V              0.43     1.11

                                       LS (low-speed     fHOCO = 8 MHz Note 4,      VDD  =  3.0  V              280      770   μA

                                       main) modeNote    fIH = 8 MHz Note 4         VDD  =  2.0  V              280      770

                                       7

                                       LV (low-voltage   fHOCO = 4 MHzNote 4,       VDD = 3.0 V                 430      700   μA

                                       main) modeNote 7  fIH = 4 MHzNote 4          VDD = 2.0 V                 430      700

                                       HS (high-speed    fMX = 20 MHzNote 3,        Square wave input           0.31     1.42  mA

                                       main) modeNote    VDD = 5.0 V                Resonator connection        0.48     1.42

                                       7

                                                         fMX = 20 MHzNote 3,        Square wave input           0.29     1.42  mA

                                                         VDD = 3.0 V                Resonator connection        0.48     1.42

                                                         fMX = 16 MHzNote 3,        Square wave input           0.26     0.86  mA

                                                         VDD = 5.0 V                Resonator connection        0.45     1.15

                                                         fMX = 16 MHzNote 3,        Square wave input           0.25     0.86  mA

                                                         VDD = 3.0 V                Resonator connection        0.44     1.15

                                                         fMX = 10 MHzNote 3,        Square wave input           0.20     0.63  mA

                                                         VDD = 5.0 V                Resonator connection        0.28     0.71

                                                         fMX = 10 MHzNote 3,        Square wave input           0.19     0.63  mA

                                                         VDD = 3.0 V                Resonator connection        0.28     0.71

                                       LS (low-speed     fMX = 8 MHzNote 3,         Square wave input           100      560   μA

                                       main) modeNote 7  VDD = 3.0 V                Resonator connection        160      560

                                                         fMX = 8 MHzNote 3,         Square wave input           100      560   μA

                                                         VDD = 2.0 V                Resonator connection        160      560

                                       Subsystem         fSUB = 32.768 kHzNote 5,   Square wave input           0.34     0.62  μA

                                       clock operation   TA = −40°C                 Resonator connection        0.51     0.80

                                                         fSUB = 32.768 kHzNote 5,   Square wave input           0.38     0.62  μA

                                                         TA = +25°C                 Resonator connection        0.57     0.80

                                                         fSUB = 32.768 kHzNote 5,   Square wave input           0.46     2.30  μA

                                                         TA = +50°C                 Resonator connection        0.67     2.49

                                                         fSUB = 32.768 kHzNote 5,   Square wave input           0.65     4.03  μA

                                                         TA = +70°C                 Resonator connection        0.91     4.22

                                                         fSUB = 32.768 kHzNote 5,   Square wave input           1.00     8.04  μA

                                                         TA = +85°C                 Resonator connection        1.31     8.23

               IDD3Note 6  STOP        TA = −40°C                                                               0.18     0.52  μA

                           modeNote 8  TA = +25°C                                                               0.24     0.52

                                       TA = +50°C                                                               0.33     2.21

                                       TA = +70°C                                                               0.53     3.94

                                       TA = +85°C                                                               0.93     7.95

(Notes  and    Remarks     are listed  on the next  page.)

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RL78/L13                                        2.             ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

Notes  1.  Total current flowing into VDD, including the input leakage current flowing when the level of the input pin is fixed

           to VDD or VSS.   The values below the MAX. column include the peripheral operation current.  However, not

           including the current flowing into the LCD controller/driver, A/D converter, LVD circuit, comparator, I/O port, on-

           chip pull-up/pull-down resistors, and the current flowing during data flash rewrite.

       2.  During HALT instruction execution by flash memory.

       3.  When high-speed on-chip oscillator and subsystem clock are stopped.

       4.  When high-speed system clock and subsystem clock are stopped.

       5.  When high-speed on-chip oscillator and high-speed system clock are stopped.

           When RTCLPC = 1 and setting ultra-low current consumption (AMPHS1 = 1).               The current flowing into the real-

           time clock 2 is included.  However, not including the current flowing into the clock output/buzzer output, 12-bit

           interval timer, and watchdog timer.

       6.  Not including the current flowing into the real-time clock 2, clock output/buzzer output, 12-bit interval timer, and

           watchdog timer.

       7.  Relationship between operation voltage width, operation frequency of CPU and operation mode is as below.

               HS (high-speed main) mode: 2.7 V ≤ VDD ≤ 5.5 V@1 MHz to 24 MHz

                                            2.4 V ≤ VDD ≤ 5.5 V@1 MHz to 16 MHz

               LS (low-speed main) mode:    1.8 V ≤ VDD ≤ 5.5 V@1 MHz to 8 MHz

               LV (low-voltage main) mode:  1.6 V ≤ VDD ≤ 5.5 V@1 MHz to 4 MHz

       8.  Regarding the value for current to operate the subsystem clock in STOP mode, refer to that in HALT mode.

Remarks 1.     fMX:    High-speed system clock frequency (X1 clock oscillation frequency or external main system clock

                       frequency)

           2.  fHOCO:  High-speed on-chip oscillator clock frequency (48 MHz max.)

           3.  fIH:    High-speed on-chip oscillator clock frequency (24 MHz max.)

           4.  fSUB:   Subsystem clock frequency (XT1 clock oscillation frequency)

           5.  Except subsystem clock operation and STOP mode, temperature condition of the TYP. value is TA = 25°C

R01DS0168EJ0210        Rev.2.10                                                                         Page 25 of 123

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RL78/L13                                                                    2.  ELECTRICAL SPECIFICATIONS (TA          =  −40 to  +85°C)

(TA = −40 to +85°C, 1.6 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

Parameter              Symbol                                  Conditions                                  MIN.  TYP.     MAX.    Unit

Low-speed on-      IFILNote 1                                                                                    0.20             μA

chip oscillator

operating current

RTC2 operating     IRTCNotes 1, 2,        fSUB = 32.768 kHz                                                      0.02             μA

current            3

12-bit interval    ITMKANotes 1, 2,                                                                              0.04             μA

timer operating    4

current

Watchdog timer     IWDTNotes 1, 2, 5      fIL = 15 kHz                                                           0.22             μA

operating current

A/D converter      IADCNotes 1, 6         When conversion      Normal mode, AVREFP = VDD = 5.0 V                 1.3      1.7     mA

operating current                         at maximum speed     Low voltage mode, AVREFP = VDD = 3.0     V        0.5      0.7     mA

A/D converter      IADREFNote 1                                                                                  75.0             μA

reference voltage

current

Temperature        ITMPSNote 1                                                                                   75.0             μA

sensor operating

current

LVD operating      ILVDNotes 1, 7                                                                                0.08             μA

current

Comparator         ICMPNotes 1, 11        VDD = 5.0 V,         Window mode                                       12.5             μA

operating current                         Regulator output     Comparator high-speed mode                        6.5              μA

                                          voltage = 2.1 V      Comparator low-speed mode                         1.7              μA

                                          VDD = 5.0 V,         Window mode                                       8.0              μA

                                          Regulator output     Comparator high-speed mode                        4.0              μA

                                          voltage = 1.8 V      Comparator low-speed mode                         1.3              μA

Self-              IFSPNotes 1, 9                                                                                2.00     12.20   mA

programming

operating current

BGO operating      IBGONotes 1, 8                                                                                2.00     12.20   mA

current

SNOOZE             ISNOZNote 1            ADC operation        While the mode is shiftingNote 10                 0.50     0.60    mA

operating current                                              During A/D conversion, in low voltage             1.20     1.44    mA

                                                               mode, AVREFP = VDD = 3.0 V

                                          CSI/UART operation                                                     0.70     0.84    mA

LCD operating      ILCD1Notes   1,   12,  External resistance  fLCD = fSUB      1/3 bias,  VDD = 5.0 V,          0.04     0.20    μA

current            13                     division method      LCD clock =      four time  VL4 = 5.0 V

                                                               128 Hz           slices

                   ILCD2Note   1,  12     Internal voltage     fLCD = fSUB      1/3 bias,  VDD = 3.0 V,          0.85     2.20    μA

                                          boosting method      LCD clock    =   four time  VL4 = 3.0 V

                                                               128 Hz           slices     (VLCD = 04H)

                                                                                           VDD = 5.0 V,          1.55     3.70    μA

                                                                                           VL4 = 5.1 V

                                                                                           (VLCD = 12H)

                   ILCD3Note   1,  12     Capacitor split      fLCD = fSUB      1/3 bias,  VDD = 3.0 V,          0.20     0.50    μA

                                          method               LCD clock    =   four time  VL4 = 3.0 V

                                                               128 Hz           slices

(Notes and Remarks are listed on the next page.)

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RL78/L13                                                                    2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

Notes  1.   Current flowing to VDD.

       2.   When high speed on-chip oscillator and high-speed system clock are stopped.

       3.   Current flowing only to the real-time clock 2 (excluding the operating current of the low-speed on-chip oscillator

            and the XT1 oscillator).          The value of the current for the RL78 microcontrollers is the sum of the values of either

            IDD1 or IDD2, and IRTC, when the real-time clock 2 operates in operation mode or HALT mode.                               When the low-

            speed       on-chip     oscillator  is   selected,  IFIL   should   be  added.     IDD2  subsystem   clock       operation  includes  the

            operational current of real-time clock 2.

       4.   Current        flowing  only  to    the  12-bit  interval  timer    (excluding  the  operating  current      of  the  low-speed  on-chip

            oscillator and the XT1 oscillator).              The value of the current for the RL78 microcontrollers is the sum of the

            values of either IDD1 or IDD2, and ITMKA, when the 12-bit interval timer operates in operation mode or HALT mode.

            When the low-speed on-chip oscillator is selected, IFIL should be added.

       5.   Current flowing only to the watchdog timer (including the operating current of the low-speed on-chip oscillator).

            The current value of the RL78 microcontrollers is the sum of IDD1, IDD2 or IDD3 and IWDT when the watchdog timer

            operates.

       6.   Current flowing only to the A/D converter.                 The current value of the RL78 microcontrollers is the sum of IDD1 or

            IDD2 and IADC when the A/D converter operates in an operation mode or the HALT mode.

       7.   Current flowing only to the LVD circuit.            The current value of the RL78 microcontrollers is the sum of IDD1, IDD2 or

            IDD3 and ILVD when the LVD circuit operates.

       8.   Current flowing only during data flash rewrite.

       9.   Current flowing only during self programming.

            10.  For shift time to the SNOOZE mode, see 21.3.3                      SNOOZE mode in the RL78/L13 User’s Manual.

.

       11.  Current flowing only to the comparator circuit.                 The current value of the RL78 microcontrollers is the sum of

            IDD1, IDD2 or IDD3 and ICMP when the comparator circuit operates.

       12.  Current flowing only to the LCD controller/driver.                  The value of the current for the RL78 microcontrollers is the

            sum        of  the  supply    current    (IDD1  or  IDD2)  and  LCD     operating  current  (ILCD1,  ILCD2,  or  ILCD3),  when   the  LCD

            controller/driver operates in operation mode or HALT mode.                         However, not including the current flowing into

            the LCD panel.          Conditions of the TYP. value and MAX. value are as follows.

            • Setting 20 pins as the segment function and blinking all

            • Selecting fSUB for system clock when LCD clock = 128 Hz (LCDC0 = 07H)

            • Setting four time slices and 1/3 bias

       13.  Not including the current flowing into the external division resistor when using the external resistance division

            method.

   Remarks 1.    fIL:      Low-speed on-chip oscillator clock frequency

            2.   fSUB:     Subsystem clock frequency (XT1 clock oscillation frequency)

            3.   fCLK:     CPU/peripheral hardware clock frequency

            4.   The temperature condition for the TYP. value is TA = 25°C.

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RL78/L13                                                               2.  ELECTRICAL SPECIFICATIONS (TA                    = −40 to +85°C)

2.4    AC Characteristics

(TA = −40 to +85°C, 1.6 V ≤ VDD ≤              5.5 V, VSS = 0 V)

           Parameter               Symbol                           Conditions                             MIN.       TYP.  MAX.  Unit

Instruction cycle (minimum         TCY         Main system     HS (high-speed   2.7  V  ≤  VDD  ≤  5.5  V  0.0417           1     μs

instruction execution time)                    clock (fMAIN)   main) mode       2.4  V  ≤  VDD  <  2.7  V  0.0625           1     μs

                                               operation       LS (low-speed    1.8  V     VDD     5.5  V  0.125            1     μs

                                                                                        ≤       ≤

                                                               main) mode

                                                               LV (low-voltage  1.6  V  ≤  VDD  ≤  5.5  V  0.25             1     μs

                                                               main) mode

                                               Subsystem clock (fSUB)           1.8  V  ≤  VDD  ≤  5.5  V  28.5       30.5  31.3  μs

                                               operationNote

                                               In the self     HS (high-speed   2.7  V  ≤  VDD  ≤  5.5  V  0.0417           1     μs

                                               programming     main) mode       2.4  V  ≤  VDD  <  2.7  V  0.0625           1     μs

                                               mode            LS (low-speed    1.8  V  ≤  VDD  ≤  5.5  V  0.125            1     μs

                                                               main) mode

                                                               LV (low-voltage  1.8  V  ≤  VDD  ≤  5.5  V  0.25             1     μs

                                                               main) mode

External system clock              fEX         2.7 V ≤ VDD ≤ 5.5 V                                         1.0              20.0  MHz

frequency                                      2.4 V ≤ VDD < 2.7 V                                         1.0              16.0  MHz

                                               1.8 V ≤ VDD < 2.4 V                                         1.0              8.0   MHz

                                               1.6 V ≤ VDD < 1.8 V                                         1.0              4.0   MHz

                                   fEXS                                                                    32               35    kHz

External system clock input        tEXH,       2.7 V ≤ VDD ≤ 5.5 V                                         24                     ns

high-level width, low-level        tEXL        2.4 V ≤ VDD < 2.7 V                                         30                     ns

width                                          1.8 V ≤ VDD < 2.4 V                                         60                     ns

                                               1.6 V ≤ VDD < 1.8 V                                         120                    ns

                                   tEXHS,                                                                  13.7                   μs

                                   tEXLS

TI00 to TI07 input high-level      tTIH,                                                                   1/fMCK+10              ns

width, low-level width             tTIL

TO00 to TO07, TKBO00,              fTO         HS (high-speed main) mode        4.0  V  ≤  VDD  ≤  5.5  V                   12    MHz

TKBO01-0 to TKBO01-2                                                            2.7  V  ≤  VDD  <  4.0  V                   8     MHz

output frequency                                                                2.4  V  ≤  VDD  <  2.7  V                   4     MHz

                                               LV (low-voltage main) mode       1.6  V  ≤  VDD  ≤  5.5  V                   2     MHz

                                               LS (low-speed main) mode         1.8  V  ≤  VDD  ≤  5.5  V                   4     MHz

PCLBUZ0, PCLBUZ1 output            fPCL        HS (high-speed main) mode        4.0  V  ≤  VDD  ≤  5.5  V                   16    MHz

frequency                                                                       2.7  V  ≤  VDD  <  4.0  V                   8     MHz

                                                                                2.4  V  ≤  VDD  <  2.7  V                   4     MHz

                                               LV (low-voltage main) mode       1.8  V  ≤  VDD  ≤  5.5  V                   4     MHz

                                                                                1.6  V  ≤  VDD  <  1.8  V                   2     MHz

                                               LS (low-speed main) mode         1.8  V  ≤  VDD  ≤  5.5  V                   4     MHz

Interrupt input high-level width,  tINTH,      INTP0 to INTP7                   1.6  V  ≤  VDD  ≤  5.5  V  1                      μs

low-level width                    tINTL

Key interrupt input high-level     tKRH, tKRL  KR0 to KR7                       1.8  V  ≤  VDD  ≤  5.5  V  250                    ns

width, low-level width                                                          1.6  V  ≤  VDD  <  1.8  V  1                      μs

IH-PWM output restart input        tIHR        INTP0 to INTP7                                              2                      fCLK

high-level width

TMKB2 forced output stop           tIHR        INTP0 to INTP2                                              2                      fCLK

input high-level width

RESET low-level width              tRSL                                                                    10                     μs

(Note and Remark are listed        on the next page.)

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RL78/L13                                                                     2.  ELECTRICAL SPECIFICATIONS (TA                = −40 to   +85°C)

Note  Operation is not possible if 1.6 V ≤ VDD < 1.8 V in LV (low-voltage main) mode while the system is                      operating  on the

      subsystem clock.

Remark                     fMCK: Timer array unit operation clock frequency

                           (Operation clock to be set by the CKSmn0, CKSmn1 bits of timer mode register mn (TMRmn)

                           m: Unit number (m = 0), n: Channel number (n = 0 to 7))

Minimum Instruction Execution Time during Main System Clock Operation

                                                          TCY vs VDD (HS (high-speed main) mode)

                           10

                           1.0                                                      When the high-speed on-chip oscillator clock is selected

      Cycle time TCY [s]                                                           During self programming

                                                                                    When high-speed system clock is selected

                           0.1

                           0.0625

                           0.05

                           0.0417

                           0.01

                                   0  1.0  2.0       3.0  4.0      5.0 5.5 6.0

                                                2.4  2.7

                                           Supply voltage VDD [V]

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                                                                                       TCY      vs  VDD  (LS  (low-speed main) mode)

                                          10

                                          1.0                                                                     When the high-speed on-chip oscillator clock  is selected

Cycle time TCY [s]                                                                                               During self programming

                                                                                                                  When high-speed system clock is selected

                                          0.125
                                          0.1

                                          0.01

                                                 0       1.0       2.0       3.0       4.0       5.0 5.5 6.0

                                                              1.8

                                                                   Supply   voltage    VDD [V]

                                                                                       TCY vs VDD (LV (low-voltage main) mode)

                                                 10

                                                 1.0                                                              When the high-speed on-chip oscillator clock is selected

                     Cycle time TCY [s]                                                                          During self programming

                                                                                                                  When high-speed system clock is selected

                                          0.25

                                                 0.1

                                          0.01

                                                      0       1.0       2.0       3.0       4.0     5.0 5.5 6.0

                                                                   1.6 1.8

                                                                   Supply voltage VDD [V]

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RL78/L13                                             2.  ELECTRICAL SPECIFICATIONS     (TA  =  −40 to +85°C)

AC Timing Test Points

                                     VIH/VOH  Test   points               VIH/VOH

                                     VIL/VOL                              VIL/VOL

External System Clock Timing

                                                           1/fEX/

                                                           1/fEXS

                                              tEXL/                tEXH/

                                              tEXLS                tEXHS

              EXCLK/EXCLKS

TI/TO Timing

                                                     tTIL                        tTIH

                       TI00 to TI07

                                                                   1/fTO

           TO00 to TO07, TKBO00,

              TKBO01-0, TKBO01-1,

                       TKBO01-2

Interrupt  Request Input Timing

                                              tINTL                       tINTH

              INTP0 to INTP7

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RL78/L13                                2.  ELECTRICAL  SPECIFICATIONS  (TA  =  −40 to +85°C)

Key Interrupt Input Timing

                                            tKR

                            KR0 to KR7

RESET Input Timing

                                            tRSL

                              RESET

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RL78/L13                                                  2.     ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

2.5    Peripheral Functions Characteristics

AC Timing Test Points

                                VIH/VOH                   Test points            VIH/VOH

                                VIL/VOL                                          VIL/VOL

2.5.1  Serial array unit

(1)  During communication at same potential (UART         mode)

     (TA = −40 to +85°C, 1.6 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter     Symbol       Conditions                HS (high-speed         LS (low-speed     LV (low-voltage  Unit

                                                          main) Mode             main) Mode        main) Mode

                                                          MIN.         MAX.      MIN.     MAX.     MIN.  MAX.

Transfer rateNote          2.4  V≤ VDD ≤ 5.5 V                         fMCK/6             fMCK/6         fMCK/6     bps

1                               Theoretical value of the               4.0                    1.3        0.6        Mbps

                                maximum transfer rate

                                fMCK = fCLKNote 2

                           1.8  V ≤ VDD ≤ 5.5 V                        −                  fMCK/6         fMCK/6     bps

                                Theoretical value of the               −                      1.3        0.6        Mbps

                                maximum transfer rate

                                fMCK = fCLKNote 2

                           1.6  V ≤ VDD ≤ 5.5 V                        −                      −          fMCK/6     bps

                                Theoretical value of the               −                      −          0.6        Mbps

                                maximum transfer rate

                                fMCK = fCLKNote 2

Notes 1.   Transfer rate in the SNOOZE mode is 4800 bps only.

       2.  The maximum operating frequencies of the CPU/peripheral hardware clock (fCLK) are:

           HS (high-speed main) mode:              24 MHz (2.7 V ≤ VDD ≤ 5.5 V)

                                                   16 MHz (2.4 V ≤ VDD ≤ 5.5 V)

           LS (low-speed main) mode:               8 MHz (1.8 V ≤ VDD ≤ 5.5 V)

           LV (low-voltage main) mode:             4 MHz (1.6 V ≤ VDD ≤ 5.5 V)

Caution    Select the normal input buffer for the RxDq pin and the normal output mode for the TxDq pin              by using

           port input mode register g (PIMg) and port output mode register g (POMg).

                   UART mode connection diagram (during communication at same potential)

                                                   TxDq                   Rx

                                        RL78                                     User device

                                microcontroller

                                                   RxDq                   Tx

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RL78/L13                                                    2.   ELECTRICAL     SPECIFICATIONS (TA      =  −40  to  +85°C)

                 UART  mode  bit  width  (during  communication at same         potential) (reference)

                                                            1/Transfer rate

                                                  High-/Low-bit width

                                                  Baud rate error tolerance

TxDq

RxDq

Remarks   1.  q: UART number (q = 0 to 3), g: PIM and POM number (g = 0, 1, 3)

          2.  fMCK: Serial array unit operation clock frequency

              (Operation clock to be set by the CKSmn bit of serial mode register mn (SMRmn).  m: Unit number,

              n: Channel number (mn = 00 to 03, 10 to 13))

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RL78/L13                                                                   2.      ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(2)  During communication at same potential (CSI mode) (master mode, SCKp... internal clock output)

     (TA = −40 to +85°C, 1.6 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

       Parameter      Symbol                       Conditions                      HS (high-speed    LS (low-speed     LV (low-voltage    Unit

                                                                                   main) Mode        main) Mode        main) Mode

                                                                                   MIN.        MAX.  MIN.        MAX.  MIN.         MAX.

SCKp cycle time       tKCY1     2.7  V  ≤  VDD  ≤  5.5  V                          167Note 1         500Note 1         1000Note 1         ns

                                2.4  V  ≤  VDD  ≤  5.5  V                          250Note 1         500Note 1         1000Note 1         ns

                                1.8  V  ≤  VDD  ≤  5.5  V                          −                 500Note 1         1000Note 1         ns

                                1.6  V  ≤  VDD  ≤  5.5  V                          −                 −                 1000Note 1         ns

SCKp high-/low-level  tKH1,     4.0  V  ≤  VDD  ≤  5.5  V                          tKCY1/2−12        tKCY1/2−50        tKCY1/2−50         ns

width                 tKL1      2.7  V  ≤  VDD  ≤  5.5  V                          tKCY1/2−18        tKCY1/2−50        tKCY1/2−50         ns

                                2.4  V  ≤  VDD  ≤  5.5  V                          tKCY1/2−38        tKCY1/2−50        tKCY1/2−50         ns

                                1.8  V  ≤  VDD  ≤  5.5  V                          −                 tKCY1/2−50        tKCY1/2−50         ns

                                1.6 V ≤ VDD ≤ 5.5 V                                −                 −                 tKCY1/2−100        ns

SIp setup time        tSIK1     2.7 V ≤ VDD ≤ 5.5 V                                44                110               110                ns

(to SCKp↑)Note 2                2.4 V ≤ VDD ≤ 5.5 V                                75                110               110                ns

                                1.8 V ≤ VDD ≤ 5.5 V                                −                 110               110                ns

                                1.8 V ≤ VDD ≤      5.5 V                           −                 −                 220                ns

SIp hold time         tKSI1     2.4 V ≤ VDD ≤      5.5 V                           19                19                19                 ns

(from SCKp↑)Note 3              1.8 V ≤ VDD ≤      5.5 V                           −                 19                19                 ns

                                1.6 V ≤ VDD ≤      5.5 V                           −                 −                 19                 ns

Delay time from       tKSO1     C = 30 pFNote      5    2.4  V  ≤  VDD  ≤  5.5  V              25                25                 25    ns

SCKp↓ to                                                1.8  V  ≤  VDD  ≤  5.5  V              −                 25                 25    ns

SOp outputNote 4                                        1.6  V  ≤  VDD  ≤  5.5  V              −                 −                  25    ns

Notes 1.   The value must also be equal to or more than 2/fCLK for CSI00 and equal to or more than 4/fCLK for CSI10.

       2.  When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.                                 The SIp setup time becomes “to SCKp↓”

           when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

       3.  When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.                                 The SIp hold time becomes “from SCKp↓”

           when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

       4.  When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.                                 The delay time to SOp output becomes

           “from SCKp↑” when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

       5.  C is the load capacitance of the SCKp and SOp output lines.

Caution    Select the normal input buffer for the SIp pin and the normal output mode for the SOp pin and SCKp                             pin

           by using port input mode register g (PIMg) and port output mode register g (POMg).

Remarks    1.     p: CSI number (p = 00, 10), m: Unit number (m = 0), n: Channel number (n = 0, 2),

                  g: PIM and POM numbers (g = 0, 1)

           2.     fMCK: Serial array unit operation clock frequency

                  (Operation clock to be set by the CKSmn bit of serial mode register mn (SMRmn).                      m: Unit number,

                  n: Channel number (mn = 00, 02))

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RL78/L13                                                                     2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(3)  During communication at same potential (CSI mode) (slave mode, SCKp... external clock input)

     (TA = −40 to +85°C, 1.6 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter    Symbol                       Conditions                        HS (high-speed     LS (low-speed           LV (low-voltage         Unit

                                                                                 main) Mode         main) Mode              main) Mode

                                                                                 MIN.    MAX.       MIN.        MAX.        MIN.        MAX.

SCKp cycle        tKCY2   4.0 V ≤ VDD ≤ 5.5 V          fMCK > 20 MHz             8/fMCK             −                       −                       ns

timeNote 5                                             fMCK ≤ 20 MHz             6/fMCK             6/fMCK                  6/fMCK                  ns

                          2.7 V ≤ VDD ≤ 5.5 V          fMCK > 16 MHz             8/fMCK             −                       −                       ns

                                                       fMCK ≤ 16 MHz             6/fMCK             6/fMCK                  6/fMCK                  ns

                          2.4 V ≤ VDD ≤ 5.5 V                                    6/fMCK             6/fMCK                  6/fMCK                  ns

                                                                             and 500

                          1.8      V≤  VDD ≤   5.5 V                             −                  6/fMCK                  6/fMCK                  ns

                          1.6      V≤  VDD ≤   5.5 V                             −                  −                       6/fMCK                  ns

SCKp high-/low-   tKH2,   4.0      V≤  VDD ≤   5.5 V                         tKCY2/2−7              tKCY2/2−7               tKCY2/2−7               ns

level width       tKL2    2.7      V≤  VDD ≤   5.5 V                         tKCY2/2−8              tKCY2/2−8               tKCY2/2−8               ns

                          2.4      V≤  VDD ≤   5.5 V                         tKCY2/2−18             tKCY2/2−18              tKCY2/2−18              ns

                          1.8      V≤  VDD ≤   5.5 V                             −                  tKCY2/2−18              tKCY2/2−18              ns

                          1.6      V≤  VDD ≤   5.5 V                             −                  −                       tKCY2/2−66              ns

SIp setup time    tSIK2   2.7      V≤  VDD ≤   5.5 V                         1/fMCK+20              1/fMCK+30               1/fMCK+30               ns

(to SCKp↑)Note 1          2.4      V≤  VDD ≤   5.5 V                         1/fMCK+30              1/fMCK+30               1/fMCK+30               ns

                          1.8      V≤  VDD ≤   5.5 V                             −                  1/fMCK+30               1/fMCK+30               ns

                          1.6      V≤  VDD ≤   5.5 V                             −                  −                       1/fMCK+40               ns

SIp hold time     tKSI2   2.4      V≤  VDD ≤   5.5 V                         1/fMCK+31              1/fMCK+31               1/fMCK+31               ns

(from                     1.8      V≤  VDD ≤   5.5 V                             −                  1/fMCK+31               1/fMCK+31               ns

SCKp↑)Note 2              1.6      V≤  VDD ≤   5.5 V                             −                  −                       1/fMCK+250              ns

Delay time from   tKSO2   C=       30  pFNote  4  2.7  V  ≤  VDD  ≤  5.5  V              2/fMCK+44              2/fMCK+110              2/fMCK+110  ns

SCKp↓ to SOp                                      2.4  V  ≤  VDD  ≤  5.5  V              2/fMCK+75              2/fMCK+110              2/fMCK+110  ns

outputNote 3                                      1.8  V  ≤  VDD  ≤  5.5  V              −                      2/fMCK+110              2/fMCK+110  ns

                                                  1.6  V  ≤  VDD  ≤  5.5  V              −                      −                       2/fMCK+220  ns

Notes  1.     When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.                             The SIp setup time becomes “to SCKp↓”

              when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

       2.     When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.                             The SIp hold time becomes “from SCKp↓”

              when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

       3.     When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.                             The delay time to SOp output becomes

              “from SCKp↑” when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

       4.     C is the load capacitance of the SOp output lines.

       5.     Transfer rate in SNOOZE mode: MAX. 1 Mbps

Caution       Select the normal input buffer for the SIp pin and SCKp pin and the normal output mode for the SOp pin

              by using port input mode register g (PIMg) and port output mode register g (POMg).

Remarks       1.  p: CSI number (p = 00, 10), m: Unit number (m = 0), n: Channel number (n = 0, 2),

                  g: PIM number (g = 0, 1)

              2.  fMCK: Serial array unit operation clock frequency

                  (Operation clock to be set by the CKSmn bit of serial mode register mn (SMRmn).                                   m: Unit number,

                  n: Channel number (mn = 00, 02))

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RL78/L13                                                     2.        ELECTRICAL SPECIFICATIONS (TA   =  −40 to +85°C)

                 CSI mode connection diagram (during communication at same potential)

                                            SCKp                                 SCK

                           RL78                     SIp                          SO       User device

                           microcontroller

                                                    SOp                          SI

                 CSI mode serial transfer timing (during communication at same potential)

                       (When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.)

                                                                       tKCY1, 2

                                                    tKL1, 2                      tKH1, 2

                 SCKp

                                                             tSIK1, 2  tKSI1, 2

                 SIp                                         Input data

                                          tKSO1, 2

                 SOp                                                   Output data

                 CSI mode serial transfer timing (during communication at same potential)

                       (When DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.)

                                                                       tKCY1, 2

                                                    tKH1, 2                      tKL1, 2

                 SCKp

                                                             tSIK1, 2  tKSI1, 2

                 SIp                                         Input data

                                          tKSO1, 2

                 SOp                                                   Output data

Remarks 1.    p: CSI number (p = 00, 10)

          2.  m: Unit number, n: Channel number (mn = 00, 02)

R01DS0168EJ0210  Rev.2.10                                                                                 Page 37 of 123

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RL78/L13                                                        2.     ELECTRICAL SPECIFICATIONS (TA = −40 to                     +85°C)

(4)  During communication at same potential (simplified I2C mode)

     (TA = −40 to +85°C, 1.6 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter   Symbol    Conditions                           HS (high-speed        LS (low-speed         LV (low-voltage       Unit

                                                                    main) Mode        main) Mode            main) Mode

                                                                MIN.       MAX.       MIN.       MAX.       MIN.       MAX.

SCLr clock       fSCL     2.7 V ≤ VDD ≤ 5.5 V,                             1000Note              400Note 1             400Note 1  kHz

frequency                 Cb = 50 pF, Rb = 2.7 kΩ                          1

                          1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V,               400Note 1             400Note 1             400Note 1  kHz

                          Cb = 100 pF, Rb = 3 kΩ

                          1.8 V (2.4 VNote 3) ≤ VDD < 2.7 V,               300Note 1             300Note 1             300Note 1  kHz

                          Cb = 100 pF, Rb = 5 kΩ

                          1.6 V ≤ VDD < 1.8 V,                             −                     –                     250Note 1  kHz

                          Cb = 100 pF, Rb = 5 kΩ

Hold time when   tLOW     2.7 V ≤ VDD ≤ 5.5 V,                  475                   1150                  1150                  ns

SCLr = “L”                Cb = 50 pF, Rb = 2.7 kΩ

                          1.8 V (2.4 VNote 3) ≤ VDD ≤  5.5  V,  1150                  1150                  1150                  ns

                          Cb = 100 pF, Rb = 3 kΩ

                          1.8 V (2.4 VNote 3) ≤ VDD <  2.7  V,  1550                  1550                  1550                  ns

                          Cb = 100 pF, Rb = 5 kΩ

                          1.6 V ≤ VDD < 1.8 V,                      –                 –                     1850                  ns

                          Cb = 100 pF, Rb = 5 kΩ

Hold time when   tHIGH    2.7 V ≤ VDD ≤ 5.5 V,                  475                   1150                  1150                  ns

SCLr = “H”                Cb = 50 pF, Rb = 2.7 kΩ

                          1.8 V (2.4 VNote 3) ≤ VDD ≤  5.5  V,  1150                  1150                  1150                  ns

                          Cb = 100 pF, Rb = 3 kΩ

                          1.8 V (2.4 VNote 3) ≤ VDD < 2.7 V,    1550                  1550                  1550                  ns

                          Cb = 100 pF, Rb = 5 kΩ

                          1.6 V ≤ VDD < 1.8 V,                      –                 –                     1850                  ns

                          Cb = 100 pF, Rb = 5 kΩ

Data setup time  tSU:DAT  2.7 V ≤ VDD ≤ 5.5 V,                  1/fMCK+               1/fMCK+               1/fMCK+               ns

(reception)               Cb = 50 pF, Rb = 2.7 kΩ               85Note 2              145Note 2             145Note 2

                          1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V,    1/fMCK+               1/fMCK+               1/fMCK+               ns

                          Cb = 100 pF, Rb = 3 kΩ                145Note 2             145Note 2             145Note 2

                          1.8 V (2.4 VNote 3) ≤ VDD <  2.7  V,  1/fMCK+               1/fMCK+               1/fMCK+               ns

                          Cb = 100 pF, Rb = 5 kΩ                230Note 2             230Note 2             230Note 2

                          1.6 V ≤ VDD < 1.8 V,                      –                 –                     1/fMCK+               ns

                          Cb = 100 pF, Rb = 5 kΩ                                                            290Note 2

Data hold time   tHD:DAT  2.7 V ≤ VDD ≤ 5.5 V,                      0      305        0          305        0          305        ns

(transmission)            Cb = 50 pF, Rb = 2.7 kΩ

                          1.8 V (2.4 VNote 3) ≤ VDD ≤  5.5  V,      0      355        0          355        0          355        ns

                          Cb = 100 pF, Rb = 3 kΩ

                          1.8 V (2.4 VNote 3) ≤ VDD <  2.7  V,      0      405        0          405        0          405        ns

                          Cb = 100 pF, Rb = 5 kΩ

                          1.6 V ≤ VDD < 1.8 V,                      –      –          –          –          0          405        ns

                          Cb = 100 pF, Rb = 5 kΩ

(Notes, Caution, and Remarks are listed on the next page.)

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     RL78/L13                                                  2.     ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

     Notes     1.  The value must also be equal to or less than fMCK/4.

               2.  Set the fMCK value to keep the hold time of SCLr = “L” and SCLr = “H”.

               3.  Condition in the HS (high-speed main) mode

     Caution   Select the normal input buffer and the N-ch open drain output (VDD tolerance) mode for the                 SDAr pin

               and the normal output mode for the SCLr pin by using port input mode register g (PIMg)                     and port

               output mode register g (POMg).

                   Simplified I2C mode connection diagram (during communication at same potential)

                                                               VDD

                                                                      Rb

                                               SDAr                               SDA

                                RL78                                                   User device

                                microcontroller

                                               SCLr                               SCL

                   Simplified I2C mode serial transfer timing (during communication at same potential)

                                                                          1/fSCL

                                                     tLOW                              tHIGH

     SCLr

     SDAr

                                                                                                    tHD : DAT  tSU : DAT

     Remarks   1.  Rb[Ω]: Communication line (SDAr) pull-up resistance, Cb[F]: Communication line (SDAr, SCLr) load

                   capacitance

               2.  r: IIC number (r = 00, 10), g: PIM and POM number (g = 0, 1)

            3.  fMCK: Serial array unit operation clock frequency

                   (Operation clock to be set by the CKSmn bit of serial mode register mn (SMRmn).  m: Unit number (m = 0),

                   n: Channel number (n = 0-3), mn = 00-03, 10-13)

     R01DS0168EJ0210  Rev.2.10                                                                                 Page 39 of 123

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RL78/L13                                                           2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(5)  Communication at different potential (1.8 V, 2.5 V, 3 V) (UART mode) (1/2)

     (TA = −40 to +85°C, 1.8 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

Parameter      Symbol                  Conditions                      HS (high-speed    LS (low-speed     LV (low-voltage   Unit

                                                                       main) Mode        main) Mode        main) Mode

                                                                       MIN.  MAX.        MIN.  MAX.        MIN.  MAX.

Transfer rate          Reception  4.0 V ≤ VDD ≤ 5.5 V,                       fMCK/6Note        fMCK/6Note        fMCK/6Note  bps

                                  2.7 V ≤ Vb ≤ 4.0 V                               1           1                 1

                                       Theoretical value of the              4.0               1.3               0.6         Mbps

                                       maximum transfer rate

                                       fMCK = fCLKNote 3

                                  2.7  V ≤ VDD < 4.0 V,                      fMCK/6Note        fMCK/6Note        fMCK/6Note  bps

                                  2.3  V ≤ Vb ≤ 2.7 V                              1           1                 1

                                       Theoretical value of the              4.0               1.3               0.6         Mbps

                                       maximum transfer rate

                                       fMCK = fCLKNote 3

                                  1.8 V (2.4 VNote 4) ≤ VDD < 3.3            fMCK/6            fMCK/6            fMCK/6      bps

                                  V,                                         Note s1, 2        Notes 1, 2        Notes 1, 2

                                  1.6 V ≤ Vb ≤ 2.0 V

                                       Theoretical value of the              4.0               1.3               0.6         Mbps

                                       maximum transfer rate

                                       fMCK = fCLKNote 3

Notes 1.  Transfer rate in SNOOZE mode is 4800 bps only.

     2.   Use it with VDD ≥ Vb.

     3.   The maximum operating frequencies of the CPU/peripheral hardware clock (fCLK) are:

          HS (high-speed main) mode:   24 MHz (2.7 V ≤ VDD ≤ 5.5 V)

                                       16 MHz (2.4 V ≤ VDD ≤ 5.5 V)

          LS (low-speed main) mode:    8 MHz (1.8 V ≤ VDD ≤ 5.5 V)

          LV (low-voltage main) mode:  4 MHz (1.6 V ≤ VDD ≤ 5.5 V)

     4.   Condition in the HS (high-speed main) mode

Caution   Select the TTL input buffer for the RxDq pin and the N-ch open drain output (VDD tolerance) mode for

          the TxDq pin by using port input mode register g (PIMg) and port output mode register g (POMg).                    For

          VIH and VIL, see the DC characteristics with TTL input buffer selected.

Remarks 1.     Vb[V]: Communication line voltage

          2.   q: UART number (q = 0 to 3), g: PIM and POM number (g = 0, 1, 3)

          3.   fMCK: Serial array unit operation clock frequency

               (Operation clock to be set by the CKSmn bit of serial mode register mn (SMRmn). m: Unit number,

               n: Channel number (mn = 00 to 03, 10 to 13)

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(5)  Communication at different potential (1.8 V, 2.5 V, 3 V) (UART mode) (2/2)

     (TA = −40 to +85°C, 1.8 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

Parameter      Symbol                   Conditions                                     HS (high-speed    LS (low-speed         LV (low-voltage   Unit

                                                                                       main) Mode        main) Mode            main) Mode

                                                                                       MIN.  MAX.        MIN.       MAX.       MIN.       MAX.

Transfer rate          Trans          4.0 V ≤ VDD ≤ 5.5 V,                                   Note 1                 Note 1           Note 1      bps

                       mission        2.7 V ≤ Vb ≤ 4.0 V

                                      Theoretical value of the maximum                       2.8Note 2              2.8Note 2        2.8Note 2   Mbps

                                      transfer rate

                                      (Cb = 50 pF, Rb = 1.4 kΩ, Vb = 2.7 V)

                                      2.7 V ≤ VDD < 4.0 V,                                   Note 3                 Note 3           Note 3      bps

                                      2.3 V ≤ Vb ≤ 2.7 V

                                      Theoretical value of the maximum                       1.2Note 4              1.2Note 4        1.2Note 4   Mbps

                                      transfer rate

                                      (Cb = 50 pF, Rb = 2.7 kΩ, Vb = 2.3 V)

                                      1.8 V (2.4 VNote 8) ≤ VDD < 3.3 V,                     Notes                  Notes                 Notes  bps

                                      1.6 V ≤ Vb ≤ 2.0 V                                         5, 6               5, 6                  5, 6

                                      Theoretical value of the maximum                       0.43Note 7          0.43Note 7          0.43Note 7  Mbps

                                      transfer rate

                                      (Cb = 50 pF, Rb = 5.5 kΩ, Vb = 1.6 V)

Notes  1.      The smaller maximum transfer rate derived by using fMCK/6 or the following                        expression is the   valid  maximum

               transfer rate.

               Expression for calculating the transfer rate when 4.0 V ≤ VDD ≤ 5.5 V and 2.7                     V ≤ Vb ≤ 4.0 V

               Maximum transfer rate =                         1                          [bps]

                                        {−Cb × Rb × ln (1 −               2.2  )} × 3

                                                                          Vb

                                                                          1               − {−Cb × Rb × ln (1 −  2.2    )}

               Baud rate error (theoretical value) =        Transfer rate × 2                                    Vb            × 100 [%]

                                                            (             1         )  ×  Number  of   transferred  bits

                                                               Transfer       rate

                 * This value is the theoretical value of the relative difference between the transmission and reception sides.

       2.      This value as an example is calculated when the conditions described in the “Conditions” column are met.

               Refer to Note 1 above to calculate the maximum transfer rate under conditions of the customer.

       3.      The smaller maximum transfer rate derived by using fMCK/6 or the following expression is the valid maximum

               transfer rate.

               Expression for calculating the transfer rate when 2.7 V ≤ VDD < 4.0 V and 2.3 V ≤ Vb ≤ 2.7 V

               Maximum transfer rate =                         1                          [bps]

                                        {−Cb × Rb × ln (1 −               2.0  )} × 3

                                                                          Vb

                                                                          1               − {−Cb × Rb × ln (1 −  2.0    )}

               Baud rate error (theoretical value) =        Transfer rate × 2                                       Vb         × 100 [%]

                                                            (             1         )  ×  Number  of   transferred  bits

                                                               Transfer       rate

                 * This value is the theoretical value of the relative difference between the transmission and reception sides.

       4.      This value as an example is calculated when the conditions described in the “Conditions” column are met.

               Refer to Note 3 above to calculate the maximum transfer rate under conditions of the customer.

       5.      Use it with VDD ≥ Vb.

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RL78/L13                                                      2.     ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

Notes  6.  The smaller maximum transfer rate derived by using fMCK/6 or the following expression is the valid maximum

           transfer rate.

           Expression for calculating the transfer rate when 1.8 V (2.4 VNote 8) ≤ VDD < 3.3 V and 1.6 V ≤ Vb ≤ 2.0 V

           Maximum transfer rate =                         1                     [bps]

                                    {−Cb × Rb × ln (1 −       1.5    )} × 3

                                                              Vb

                                                              1                  − {−Cb × Rb × ln (1 −  1.5  )}

           Baud rate error (theoretical value) =        Transfer rate × 2                               Vb       × 100 [%]

                                                        (     1            )  ×  Number  of  transferred  bits

                                                           Transfer  rate

                 * This value is the theoretical value of the relative difference between the transmission and reception sides.

       7.  This value as an example is calculated when the conditions described in the “Conditions” column are met.

           Refer to Note 6 above to calculate the maximum transfer rate under conditions of the customer.

       8.  Condition in the HS (high-speed main) mode

Caution    Select the TTL input buffer for the RxDq pin and the N-ch open drain output (VDD tolerance) mode                 for  the

           TxDq pin by using port input mode register g (PIMg) and port output mode register g (POMg).                      For  VIH

           and VIL, see the DC characteristics with TTL input buffer selected.

                 UART mode connection diagram (during communication at different potential)

                                                                 Vb

                                                                     Rb

                                                  TxDq                           Rx

                                    RL78                                                User device

                           microcontroller

                                                  RxDq                           Tx

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Aug 12, 2016
RL78/L13                                          2.             ELECTRICAL SPECIFICATIONS (TA             =     −40  to  +85°C)

                 UART  mode  bit  width  (during  communication at different potential) (reference)

                                                                                1/Transfer rate

                                                                                Low-bit width

                                                                                High-bit width

                                                                                Baud rate error tolerance

TxDq

                                                  1/Transfer rate

                                                  High-/Low-bit width

                                                  Baud rate error tolerance

RxDq

Remarks   1.  Rb[Ω]: Communication line (TxDq) pull-up resistance, Cb[F]: Communication line (TxDq)        load  capacitance,

              Vb[V]: Communication line voltage

          2.  q: UART number (q = 0 to 3), g: PIM and POM number (g = 0, 1, 3)

          3.  fMCK: Serial array unit operation clock frequency

              (Operation clock to be set by the CKSmn bit of serial mode register mn (SMRmn).

              m: Unit number, n: Channel number (mn = 00 to 03, 10 to 13))

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RL78/L13                                                            2.  ELECTRICAL SPECIFICATIONS (TA = −40 to                 +85°C)

(6)  Communication       at  different  potential  (2.5  V,  3  V)  (CSI  mode)    (master  mode, SCKp...    internal clock    output,

     corresponding CSI00 only)

     (TA = −40 to +85°C, 2.7 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter    Symbol                     Conditions                   HS (high-speed    LS (low-speed    LV (low-voltage   Unit

                                                                          main) Mode        main) Mode       main) Mode

                                                                          MIN.        MAX.  MIN.       MAX.  MIN.        MAX.

SCKp cycle time   tKCY1      tKCY1 ≥ 2/fCLK  4.0 V ≤ VDD ≤ 5.5 V,         200               1150             1150              ns

                                             2.7 V ≤ Vb ≤ 4.0 V,

                                             Cb = 20 pF, Rb = 1.4 kΩ

                                             2.7 V ≤ VDD < 4.0 V,         300               1150             1150              ns

                                             2.3 V ≤ Vb ≤ 2.7 V,

                                             Cb = 20 pF, Rb = 2.7 kΩ

SCKp high-level   tKH1       4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,     tKCY1/2  −        tKCY1/2 −        tKCY1/2  −        ns

width                        Cb = 20 pF, Rb = 1.4 kΩ                      50                50               50

                             2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,     tKCY1/2  −        tKCY1/2 −        tKCY1/2  −        ns

                             Cb = 20 pF, Rb = 2.7 kΩ                      120               120              120

SCKp low-level    tKL1       4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,     tKCY1/2  −        tKCY1/2 −        tKCY1/2  −        ns

width                        Cb = 20 pF, Rb = 1.4 kΩ                      7                 50               50

                             2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,     tKCY1/2  −        tKCY1/2 −        tKCY1/2  −        ns

                             Cb = 20 pF, Rb = 2.7 kΩ                      10                50               50

SIp setup time    tSIK1      4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,     58                479              479               ns

(to SCKp↑)Note 1             Cb = 20 pF, Rb = 1.4 kΩ

                             2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,     121               479              479               ns

                             Cb = 20 pF, Rb = 2.7 kΩ

SIp hold time     tKSI1      4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,     10                10               10                ns

(from SCKp↑)Note             Cb = 20 pF, Rb = 1.4 kΩ

1                            2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,     10                10               10                ns

                             Cb = 20 pF, Rb = 2.7 kΩ

Delay time from   tKSO1      4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,                 60               60                60    ns

SCKp↓ to                     Cb = 20 pF, Rb = 1.4 kΩ

SOp outputNote 1             2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,                 130              130               130   ns

                             Cb = 20 pF, Rb = 2.7 kΩ

SIp setup time    tSIK1      4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,     23                110              110               ns

(to SCKp↓)Note 2             Cb = 20 pF, Rb = 1.4 kΩ

                             2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,     33                110              110               ns

                             Cb = 20 pF, Rb = 2.7 kΩ

SIp hold time     tKSI1      4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,     10                10               10                ns

(from SCKp↓)Note             Cb = 20 pF, Rb = 1.4 kΩ

2                            2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,     10                10               10                ns

                             Cb = 20 pF, Rb = 2.7 kΩ

Delay time from   tKSO1      4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,                 10               10                10    ns

SCKp↑ to                     Cb = 20 pF, Rb = 1.4 kΩ

SOp outputNote 2             2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,                 10               10                10    ns

                             Cb = 20 pF, Rb = 2.7 kΩ

(Notes, Caution   and Remarks are listed on the next page.)

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RL78/L13                                                          2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

Notes  1.  When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.

       2.  When DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

Caution    Select the TTL input buffer for the SIp pin and the N-ch open drain output (VDD tolerance) mode for the

           SOp pin and SCKp pin by using port input mode register g (PIMg) and port output mode register g

           (POMg).  For VIH and VIL, see the DC characteristics with TTL input buffer selected.

Remarks    1.  Rb[Ω]: Communication line (SCKp, SOp) pull-up resistance, Cb[F]: Communication line (SCKp, SOp) load

               capacitance, Vb[V]: Communication line voltage

           2.  p: CSI number (p = 00), m: Unit number (m = 0), n: Channel number (n = 0),

               g: PIM and POM number (g = 1)

           3.  fMCK: Serial array unit operation clock frequency

               (Operation  clock  to  be  set  by  the  CKSmn     bit  of  serial  mode  register  mn  (SMRmn).  m:  Unit  number,

               n: Channel number (mn = 00))

           4.  This specification is valid only when CSI00’s peripheral I/O redirect function is not used.

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RL78/L13                                                             2.    ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(7)  Communication at different potential (1.8 V, 2.5 V, 3 V) (CSI         mode) (master mode, SCKp... internal clock output)         (1/2)

     (TA = −40 to +85°C, 1.8 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter    Symbol                  Conditions                       HS (high-speed       LS (low-speed        LV (low-voltage  Unit

                                                                           main) Mode           main) Mode           main) Mode

                                                                           MIN.           MAX.  MIN.       MAX.      MIN.       MAX.

SCKp cycle time   tKCY1   tKCY1 ≥ 4/fCLK  4.0 V ≤ VDD ≤ 5.5 V,             300                  1150                 1150             ns

                                          2.7 V ≤ Vb ≤ 4.0 V,

                                          Cb = 30 pF, Rb = 1.4 kΩ

                                          2.7 V ≤ VDD < 4.0 V,             500                  1150                 1150             ns

                                          2.3 V ≤ Vb ≤ 2.7 V,

                                          Cb = 30 pF, Rb = 2.7 kΩ

                                          1.8 V (2.4 VNote 1) ≤ VDD < 3.3  1150                 1150                 1150             ns

                                          V,

                                          1.6 V ≤ Vb ≤ 1.8 VNote 2,

                                          Cb = 30 pF, Rb = 5.5 kΩ

SCKp high-level   tKH1    4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,         tKCY1/2 −            tKCY1/2 −            tKCY1/2 −        ns

width                     Cb = 30 pF, Rb = 1.4 kΩ                          75                   75                   75

                          2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,         tKCY1/2 −            tKCY1/2 −            tKCY1/2 −        ns

                          Cb = 30 pF, Rb = 2.7 kΩ                          170                  170                  170

                          1.8 V (2.4 VNote 1) ≤ VDD < 3.3 V,               tKCY1/2 −            tKCY1/2 −            tKCY1/2 −        ns

                          1.6 V ≤ Vb ≤ 2.0 VNote 2,                        458                  458                  458

                          Cb = 30 pF, Rb = 5.5 kΩ

SCKp low-level    tKL1    4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,         tKCY1/2 −            tKCY1/2 −            tKCY1/2 −        ns

width                     Cb = 30 pF, Rb = 1.4 kΩ                          12                   50                   50

                          2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,         tKCY1/2 −            tKCY1/2 −            tKCY1/2 −        ns

                          Cb = 30 pF, Rb = 2.7 kΩ                          18                   50                   50

                          1.8 V (2.4 VNote 1) ≤ VDD < 3.3 V,               tKCY1/2 −            tKCY1/2 −            tKCY1/2 −        ns

                          1.6 V ≤ Vb ≤ 2.0 VNote 2,                        50                   50                   50

                          Cb = 30 pF, Rb = 5.5 kΩ

SIp setup time    tSIK1   4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,         81                   479                  479              ns

(to SCKp↑)Note 3          Cb = 30 pF, Rb = 1.4 kΩ

                          2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,         177                  479                  479              ns

                          Cb = 30 pF, Rb = 2.7 kΩ

                          1.8 V (2.4 VNote 1) ≤ VDD < 3.3 V,               479                  479                  479              ns

                          1.6 V ≤ Vb ≤ 2.0 VNote 2,

                          Cb = 30 pF, Rb = 5.5 kΩ

SIp hold time     tKSI1   4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,         19                   19                   19               ns

(from SCKp↑)Note          Cb = 30 pF, Rb = 1.4 kΩ

3                         2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,         19                   19                   19               ns

                          Cb = 30 pF, Rb = 2.7 kΩ

                          1.8 V (2.4 VNote 1) ≤ VDD < 3.3 V,               19                   19                   19               ns

                          1.6 V ≤ Vb ≤ 2.0 VNote 2,

                          Cb = 30 pF, Rb = 5.5 kΩ

Delay time from   tKSO1   4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,                        100              100                  100   ns

SCKp↓ to                  Cb = 30 pF, Rb = 1.4 kΩ

SOp outputNote 3          2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,                        195              195                  195   ns

                          Cb = 30 pF, Rb = 2.7 kΩ

                          1.8 V (2.4 VNote 1) ≤ VDD < 3.3 V,                              483              483                  483   ns

                          1.6 V ≤ Vb ≤ 2.0 VNote 2,

                          Cb = 30 pF, Rb = 5.5 kΩ

(Notes and Caution are    listed on the next page, and Remarks             are listed on  the page after   the next  page.)

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Aug 12, 2016
RL78/L13                                                            2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(7)  Communication at different potential (1.8 V, 2.5 V, 3 V) (CSI mode) (master mode, SCKp... internal clock output)         (2/2)

     (TA = −40 to +85°C, 1.8 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter      Symbol                  Conditions                      HS (high-speed    LS (low-speed  LV (low-voltage  Unit

                                                                                main) Mode    main) Mode     main) Mode

                                                                            MIN.        MAX.  MIN.   MAX.    MIN.  MAX.

SIp setup time    tSIK1     4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,            44            110            110              ns

(to SCKp↓)Note 4            Cb = 30 pF, Rb = 1.4 kΩ

                            2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,            44            110            110              ns

                            Cb = 30 pF, Rb = 2.7 kΩ

                            1.8 V (2.4 VNote 1) ≤ VDD < 3.3 V,                  110           110            110              ns

                            1.6 V ≤ Vb ≤ 2.0 VNote 2,

                            Cb = 30 pF, Rb = 5.5 kΩ

SIp hold time     tKSI1     4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,            19            19             19               ns

(from SCKp↓)Note            Cb = 30 pF, Rb = 1.4 kΩ

4                           2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,            19            19             19               ns

                            Cb = 30 pF, Rb = 2.7 kΩ

                            1.8 V (2.4 VNote 1) ≤ VDD < 3.3 V,                  19            19             19               ns

                            1.6 V ≤ Vb ≤ 2.0 VNote 2,

                            Cb = 30 pF, Rb = 5.5 kΩ

Delay time from   tKSO1     4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V,                    25           25                25     ns

SCKp↑ to                    Cb = 30 pF, Rb = 1.4 kΩ

SOp outputNote 4            2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V,                    25           25                25     ns

                            Cb = 30 pF, Rb = 2.7 kΩ

                            1.8 V (2.4 VNote 1) ≤ VDD < 3.3 V,                          25           25                25     ns

                            1.6 V ≤ Vb ≤ 2.0 VNote 2,

                            Cb = 30 pF, Rb = 5.5 kΩ

Notes  1.  Condition in HS (high-speed main) mode

       2.  Use it with VDD ≥ Vb.

       3.  When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.

       4.  When DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

Caution    Select the TTL input buffer for the SIp pin and the N-ch open drain output (VDD tolerance) mode for the

           SOp pin and SCKp pin by using port input mode register g (PIMg) and port output mode register g

           (POMg).  For VIH and VIL, see the DC characteristics with TTL input buffer selected.

                    CSI mode connection diagram (during communication at different potential)

                                                        Vb      Vb

                                                                    Rb      Rb

                                                   SCKp                         SCK

                                  RL78                 SIp                          SO  User device

                                  microcontroller

                                                       SOp                          SI

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RL78/L13                                                         2.     ELECTRICAL SPECIFICATIONS (TA = −40               to  +85°C)

              CSI  mode  serial transfer timing (master mode) (during communication at different potential)

                         (When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.)

                                                                        tKCY1

                                                tKL1                                          tKH1

              SCKp

                                                                 tSIK1           tKSI1

                   SIp                                           Input data

                                                tKSO1

                   SOp                                                           Output data

              CSI mode   serial transfer timing (master mode)           (during communication at different  potential)

                         (When DAPmn = 0 and CKPmn = 1,                 or DAPmn = 1 and CKPmn = 0.)

                                                                                 tKCY1

                                                       tKH1                             tKL1

              SCKp

                                                             tSIK1               tKSI1

                   SIp                                               Input data

                                                tKSO1

                   SOp                                                           Output data

Remarks   1.  Rb[Ω]: Communication line (SCKp, SOp) pull-up resistance, Cb[F]: Communication                line  (SCKp,  SOp)  load

              capacitance, Vb[V]: Communication line voltage

          2.  p: CSI number (p = 00, 10), m: Unit number , n: Channel number (mn = 00, 02),

              g: PIM and POM number (g = 0, 1)

          3.  fMCK: Serial array unit operation clock frequency

              (Operation clock to be set by the CKSmn bit of serial mode register mn (SMRmn).

              m: Unit number, n: Channel number (mn = 00)

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RL78/L13                                                                  2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(8)  Communication at different potential (1.8 V, 2.5 V, 3 V) (CSI mode) (slave mode, SCKp... external clock input)

     (TA = −40 to +85°C, 1.8 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter    Symbol                          Conditions                  HS (high-speed   LS (low-speed    LV (low-voltage  Unit

                                                                              main) Mode       main) Mode       main) Mode

                                                                              MIN.     MAX.    MIN.     MAX.    MIN.     MAX.

SCKp cycle        tKCY2   4.0  V   ≤  VDD ≤  5.5  V,  20 MHz < fMCK           12/fMCK          –                –                ns

timeNote 1                2.7  V   ≤  Vb ≤            8 MHz < fMCK ≤ 20 MHz   10/fMCK          –                –                ns

                          4.0  V                      4 MHz < fMCK ≤ 8 MHz    8/fMCK           16/fMCK          –                ns

                                                      fMCK ≤ 4 MHz            6/fMCK           10/fMCK          10/fMCK          ns

                          2.7  V   ≤  VDD <  4.0  V,  20 MHz < fMCK           16/fMCK          –                –                ns

                          2.3  V   ≤  Vb ≤            16 MHz < fMCK ≤ 20 MHz  14/fMCK          –                –                ns

                          2.7  V                      8 MHz < fMCK ≤ 16 MHz   12/fMCK          –                –                ns

                                                      4 MHz < fMCK ≤ 8 MHz    8/fMCK           16/fMCK          –                ns

                                                      fMCK ≤ 4 MHz            6/fMCK           10/fMCK          10/fMCK          ns

                          1.8  V (2.4 VNote 2)    ≤   20 MHz < fMCK           36/fMCK          –                –                ns

                          VDD  < 3.3 V,               16 MHz < fMCK ≤ 20 MHz  32/fMCK          –                –                ns

                          1.6  V ≤ Vb ≤               8 MHz < fMCK ≤ 16 MHz   26/fMCK          –                –                ns

                          2.0  VNote 3

                                                      4 MHz < fMCK ≤ 8 MHz    16/fMCK          16/fMCK          –                ns

                                                      fMCK ≤ 4 MHz            10/fMCK          10/fMCK          10/fMCK          ns

SCKp high-        tKH2,   4.0  V ≤ VDD ≤ 5.5      V,  2.7 V ≤ Vb ≤ 4.0 V      tKCY2/2          tKCY2/2          tKCY2/2          ns

/low-level width  tKL2                                                        − 12             − 50             − 50

                          2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V             tKCY2/2          tKCY2/2          tKCY2/2          ns

                                                                              − 18             − 50             − 50

                          1.8 V (2.4 VNote 2) ≤ VDD < 3.3 V,                  tKCY2/2          tKCY2/2          tKCY2/2          ns

                          1.6 V ≤ Vb ≤ 2.0 VNote 3                            − 50             − 50             − 50

SIp setup time    tSIK2   4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V             1/fMCK           1/fMCK           1/fMCK           ns

(to SCKp↑)Note 4                                                              + 20             + 30             + 30

                          2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V             1/fMCK           1/fMCK           1/fMCK           ns

                                                                              + 20             + 30             + 30

                          1.8 V (2.4 VNote 2) ≤ VDD < 3.3 V,                  1/fMCK           1/fMCK           1/fMCK           ns

                          1.6 V ≤ Vb ≤ 2.0 VNote 3                            + 30             + 30             + 30

SIp hold time     tKSI2   4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤ 4.0 V             1/fMCK           1/fMCK           1/fMCK           ns

(from                                                                         + 31             + 31             + 31

SCKp↑)Note 5              2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤ 2.7 V             1/fMCK           1/fMCK           1/fMCK           ns

                                                                              + 31             + 31             + 31

                          1.8 V (2.4 VNote 2) ≤ VDD < 3.3 V,                  1/fMCK           1/fMCK           1/fMCK           ns

                          1.6 V ≤ Vb ≤ 2.0 VNote 3                            + 31             + 31             + 31

Delay time        tKSO2   4.0 V ≤ VDD ≤ 5.5 V, 2.7 V ≤ Vb ≤   4.0    V,                2/fMCK           2/fMCK           2/fMCK  ns

from SCKp↓ to             Cb = 30 pF, Rb = 1.4 kΩ                                      + 120            + 573            + 573

SOp outputNote 6          2.7 V ≤ VDD < 4.0 V, 2.3 V ≤ Vb ≤   2.7    V,                2/fMCK           2/fMCK           2/fMCK  ns

                          Cb = 30 pF, Rb = 2.7 kΩ                                      + 214            + 573            + 573

                          1.8 V (2.4 VNote 2) ≤ VDD < 3.3 V,                           2/fMCK           2/fMCK           2/fMCK  ns

                          1.6 V ≤ Vb ≤ 2.0 VNote 3,                                    + 573            + 573            + 573

                          Cb = 30 pF, Rb = 5.5 kΩ

(Notes and Caution are listed on the next page, and Remarks are listed on the page after the next page.)

R01DS0168EJ0210          Rev.2.10                                                                                        Page 49 of 123

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RL78/L13                                                     2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

Notes  1.  Transfer rate in SNOOZE mode: MAX. 1 Mbps

       2.  Condition in HS (high-speed main) mode

       3.  Use it with VDD ≥ Vb.

       4.  When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.  The SIp setup time becomes “to SCKp↓”

           when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

       5.  When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.  The SIp hold time becomes “from SCKp↓”

           when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

       6.  When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.  The delay time to SOp output becomes

           “from SCKp↑” when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

Caution    Select the TTL input buffer for the SIp pin and SCKp pin and the N-ch open drain output (VDD tolerance)

           mode for the SOp pin by using port input mode register g (PIMg) and port output mode register g

           (POMg).  For VIH and VIL, see the DC characteristics with TTL input buffer selected.

                    CSI mode connection diagram (during communication at different potential)

                                                  Vb

                                                             Rb

                                                   SCKp          SCK

                                  RL78             SIp           SO   User device

                                  microcontroller

                                                   SOp           SI

R01DS0168EJ0210     Rev.2.10                                                                     Page 50 of 123

Aug 12, 2016
RL78/L13                                                2.       ELECTRICAL SPECIFICATIONS         (TA = −40   to  +85°C)

              CSI  mode  serial transfer timing (slave mode) (during communication at different    potential)

                         (When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.)

                                                                 tKCY2

                                                 tKL2                               tKH2

              SCKp

                                                        tSIK2                tKSI2

                   SIp                                           Input data

                                                 tKSO2

              SOp                                                            Output data

              CSI mode   serial transfer timing (slave mode) (during communication at different    potential)

                         (When DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.)

                                                                 tKCY2

                                                 tKH2                               tKL2

              SCKp

                                                        tSIK2                tKSI2

                   SIp                                           Input data

                                                 tKSO2

              SOp                                                            Output data

Remarks   1.  Rb[Ω]: Communication line (SOp) pull-up resistance, Cb[F]: Communication line (SOp)  load  capacitance,

              Vb[V]: Communication line voltage

          2.  p: CSI number (p = 00, 10), m: Unit number, n: Channel number (mn = 00, 02),

              g: PIM and POM number (g = 0, 1)

          3.  fMCK: Serial array unit operation clock frequency

              (Operation clock to be set by the CKSmn bit of serial mode register mn (SMRmn)

              m: Unit number, n: Channel number (mn = 00, 02))

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RL78/L13                                                       2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(9)  Communication at different potential (1.8 V, 2.5 V, 3 V) (simplified I2C     mode) (1/2)

     (TA = −40 to +85°C, 1.8 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter   Symbol    Conditions                          HS (high-speed     LS (low-speed        LV (low-voltage           Unit

                                                                   main) Mode     main) Mode           main) Mode

                                                               MIN.  MAX.         MIN.         MAX.    MIN.         MAX.

SCLr clock       fSCL    4.0 V ≤ VDD ≤ 5.5 V,                        1000Note               300Note 1               300Note  1   kHz

frequency                2.7 V ≤ Vb ≤ 4.0 V,                         1

                         Cb = 50 pF, Rb = 2.7 kΩ

                         2.7 V ≤ VDD < 4.0 V,                        1000Note               300Note 1               300Note  1   kHz

                         2.3 V ≤ Vb ≤ 2.7 V,                         1

                         Cb = 50 pF, Rb = 2.7 kΩ

                         4.0 V ≤ VDD ≤ 5.5 V,                        400Note   1            300Note 1               300Note  1   kHz

                         2.7 V ≤ Vb ≤ 4.0 V,

                         Cb = 100 pF, Rb = 2.8 kΩ

                         2.7 V ≤ VDD < 4.0 V,                        400Note   1            300Note 1               300Note  1   kHz

                         2.3 V ≤ Vb ≤ 2.7 V,

                         Cb = 100 pF, Rb = 2.7 kΩ

                         1.8 V (2.4 VNote 2) ≤ VDD <  3.3  V,        300Note   1            300Note 1               300Note  1   kHz

                         1.6 V ≤ Vb ≤ 2.0 VNote 3,

                         Cb = 100 pF, Rb = 5.5 kΩ

Hold time when   tLOW    4.0 V ≤ VDD ≤ 5.5 V,                  475                1550                 1550                      ns

SCLr = “L”               2.7 V ≤ Vb ≤ 4.0 V,

                         Cb = 50 pF, Rb = 2.7 kΩ

                         2.7 V ≤ VDD < 4.0 V,                  475                1550                 1550                      ns

                         2.3 V ≤ Vb ≤ 2.7 V,

                         Cb = 50 pF, Rb = 2.7 kΩ

                         4.0 V ≤ VDD ≤ 5.5 V,                  1150               1550                 1550                      ns

                         2.7 V ≤ Vb ≤ 4.0 V,

                         Cb = 100 pF, Rb = 2.8 kΩ

                         2.7 V ≤ VDD < 4.0 V,                  1150               1550                 1550                      ns

                         2.3 V ≤ Vb ≤ 2.7 V,

                         Cb = 100 pF, Rb = 2.7 kΩ

                         1.8 V (2.4 VNote 2) ≤ VDD <  3.3  V,  1550               1550                 1550                      ns

                         1.6 V ≤ Vb ≤ 2.0 VNote 3,

                         Cb = 100 pF, Rb = 5.5 kΩ

Hold time when   tHIGH   4.0 V ≤ VDD ≤ 5.5 V,                  245                610                  610                       ns

SCLr = “H”               2.7 V ≤ Vb ≤ 4.0 V,

                         Cb = 50 pF, Rb = 2.7 kΩ

                         2.7 V ≤ VDD < 4.0 V,                  200                610                  610                       ns

                         2.3 V ≤ Vb ≤ 2.7 V,

                         Cb = 50 pF, Rb = 2.7 kΩ

                         4.0 V ≤ VDD ≤ 5.5 V,                  675                610                  610                       ns

                         2.7 V ≤ Vb ≤ 4.0 V,

                         Cb = 100 pF, Rb = 2.8 kΩ

                         2.7 V ≤ VDD < 4.0 V,                  600                610                  610                       ns

                         2.3 V ≤ Vb ≤ 2.7 V,

                         Cb = 100 pF, Rb = 2.7 kΩ

                         1.8 V (2.4 VNote 2) ≤ VDD < 3.3 V,    610                610                  610                       ns

                         1.6 V ≤ Vb ≤ 2.0 VNote 3,

                         Cb = 100 pF, Rb = 5.5 kΩ

(Notes and Caution are listed on the next page, and Remarks are listed on         the page  after the  next page.)

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RL78/L13                                                        2.     ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(9)  Communication at different potential (1.8 V, 2.5 V, 3      V) (simplified I2C  mode) (2/2)

     (TA = −40 to +85°C, 1.8 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

Parameter        Symbol                 Conditions                 HS (high-speed    LS (low-speed     LV (low-voltage  Unit

                                                                    main) Mode       main) Mode        main) Mode

                                                                   MIN.    MAX.      MIN.        MAX.  MIN.       MAX.

Data setup time  tSU:DAT  4.0 V ≤ VDD ≤ 5.5 V,                  1/fMCK+              1/fMCK+           1/fMCK+          ns

(reception)               2.7 V ≤ Vb ≤ 4.0 V,                   135Note 4            190Note 4         190Note 4

                          Cb = 50 pF, Rb = 2.7 kΩ

                          2.7 V ≤ VDD < 4.0 V,                  1/fMCK+              1/fMCK+           1/fMCK+          ns

                          2.3 V ≤ Vb ≤ 2.7 V,                   135Note 4            190Note 4         190Note 4

                          Cb = 50 pF, Rb = 2.7 kΩ

                          4.0 V ≤ VDD ≤ 5.5 V,                  1/fMCK+              1/fMCK+           1/fMCK+          ns

                          2.7 V ≤ Vb ≤ 4.0 V,                   190Note 4            190Note 4         190Note 4

                          Cb = 100 pF, Rb = 2.8 kΩ

                          2.7 V ≤ VDD < 4.0 V,                  1/fMCK+              1/fMCK+           1/fMCK+          ns

                          2.3 V ≤ Vb ≤ 2.7 V,                   190Note 4            190Note 4         190Note 4

                          Cb = 100 pF, Rb = 2.7 kΩ

                          1.8 V (2.4 VNote 2) ≤ VDD <  3.3  V,  1/fMCK+              1/fMCK+           1/fMCK+          ns

                          1.6 V ≤ Vb ≤ 2.0 VNote 3,             190Note 4            190Note 4         190Note 4

                          Cb = 100 pF, Rb = 5.5 kΩ

Data hold time   tHD:DAT  4.0 V ≤ VDD ≤ 5.5 V,                      0      305       0           305   0          305   ns

(transmission)            2.7 V ≤ Vb ≤ 4.0 V,

                          Cb = 50 pF, Rb = 2.7 kΩ

                          2.7 V ≤ VDD < 4.0 V,                      0      305       0           305   0          305   ns

                          2.3 V ≤ Vb ≤ 2.7 V,

                          Cb = 50 pF, Rb = 2.7 kΩ

                          4.0 V ≤ VDD ≤ 5.5 V,                      0      355       0           355   0          355   ns

                          2.7 V ≤ Vb ≤ 4.0 V,

                          Cb = 100 pF, Rb = 2.8 kΩ

                          2.7 V ≤ VDD < 4.0 V,                      0      355       0           355   0          355   ns

                          2.3 V ≤ Vb ≤ 2.7 V,

                          Cb = 100 pF, Rb = 2.7 kΩ

                          1.8 V (2.4 VNote 2) ≤ VDD <  3.3  V,      0      405       0           405   0          405   ns

                          1.6 V ≤ Vb ≤ 2.0 VNote 3,

                          Cb = 100 pF, Rb = 5.5 kΩ

Notes 1.     The value must also be equal to or less than fMCK/4.

     2.      Condition in HS (high-speed main) mode

     3.      Use it with VDD ≥ Vb.

     4.      Set the fMCK value to keep the hold time of SCLr = “L” and SCLr = “H”.

Caution      Select the TTL input buffer and the N-ch open drain output (VDD tolerance) mode for the SDAr pin and

             the N-ch open drain output (VDD tolerance) mode for the SCLr pin by using port input mode register g

             (PIMg) and port output mode register g (POMg).              For VIH and VIL, see the DC characteristics with TTL

             input buffer selected.

(Remarks are listed on the next page.)

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RL78/L13                                                  2.     ELECTRICAL SPECIFICATIONS (TA = −40               to  +85°C)

              Simplified  I2C  mode connection  diagram          (during  communication at  different  potential)

                                                      Vb         Vb

                                                          Rb         Rb

                                     SDAr                                 SDA

                               RL78                                            User device

                               microcontroller

                                     SCLr                                 SCL

              Simplified I2C mode serial transfer timing (during communication at different potential)

                                                                 1/fSCL

                                                tLOW                           tHIGH

SCLr

SDAr

                                                                                            tHD : DAT  tSU : DAT

Remarks   1.  Rb[Ω]: Communication line (SDAr, SCLr) pull-up resistance, Cb[F]: Communication line (SDAr, SCLr) load

              capacitance, Vb[V]: Communication line voltage

          2.  r: IIC number (r = 00, 10), g: PIM, POM number (g = 0, 1)

          3.  fMCK: Serial array unit operation clock frequency

              (Operation clock to be set by the CKSmn bit of serial mode register mn (SMRmn).

              m: Unit number, n: Channel number (mn = 00, 02)

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RL78/L13                                                       2.  ELECTRICAL  SPECIFICATIONS (TA = −40 to     +85°C)

2.5.2  Serial interface IICA

(1)  I2C standard mode (1/2)

     (TA = −40 to +85°C, 1.6 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter     Symbol               Conditions             HS (high-speed  LS (low-speed  LV (low-voltage  Unit

                                                                   main) Mode  main) Mode     main) Mode

                                                               MIN.   MAX.     MIN.  MAX.     MIN.  MAX.

SCLA0 clock        fSCL     Normal      2.7 V ≤ VDD ≤ 5.5 V        0  100      0     100      0     100        kHz

frequency                   mode: fCLK  1.8 V (2.4 VNote 3) ≤      0  100      0     100      0     100        kHz

                            ≥ 1 MHz     VDD ≤ 5.5 V

                                        1.6 V ≤ VDD ≤ 5.5 V        –  –        –     –        0     100        kHz

Setup time of      tSU:STA  2.7 V ≤ VDD ≤ 5.5 V                4.7             4.7            4.7              μs

restart condition           1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V  4.7             4.7            4.7              μs

                            1.6 V ≤ VDD ≤ 5.5 V                    –  –        –     –        4.7              μs

Hold timeNote 1    tHD:STA  2.7 V ≤ VDD ≤ 5.5 V                4.0             4.0            4.0              μs

                            1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V  4.0             4.0            4.0              μs

                            1.6 V ≤ VDD ≤ 5.5 V                    –  –        –     –        4.0              μs

Hold time when     tLOW     2.7 V ≤ VDD ≤ 5.5 V                4.7             4.7            4.7              μs

SCLA0 = “L”                 1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V  4.7             4.7            4.7              μs

                            1.6 V ≤ VDD ≤ 5.5 V                    –  –        –     –        4.7              μs

Hold time when     tHIGH    2.7 V ≤ VDD ≤ 5.5 V                4.0             4.0            4.0              μs

SCLA0 = “H”                 1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V  4.0             4.0            4.0              μs

                            1.6 V ≤ VDD ≤ 5.5 V                    –  –        –     –        4.0              μs

(Notes, Caution    and Remark are listed on the next page.)

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Aug 12, 2016
RL78/L13                                                           2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(1)  I2C standard mode (2/2)

     (TA = −40 to +85°C, 1.6 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter        Symbol            Conditions                 HS (high-speed        LS (low-speed         LV (low-voltage           Unit

                                                                       main) Mode        main) Mode                main) Mode

                                                                   MIN.        MAX.      MIN.     MAX.         MIN.   MAX.

Data setup time       tSU:DAT   2.7 V ≤ VDD ≤ 5.5 V                250                   250                   250                       ns

(reception)                     1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V  250                   250                   250                       ns

                                1.6 V ≤ VDD ≤ 5.5 V                    –       –         –        –            250                       ns

Data hold time        tHD:DAT   2.7 V ≤ VDD ≤ 5.5 V                    0       3.45      0        3.45             0  3.45               μs

(transmission)Note 2            1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V      0       3.45      0        3.45             0  3.45               μs

                                1.6 V ≤ VDD ≤ 5.5 V                    –       –         –        –                0  3.45               μs

Setup time of stop    tSU:STO   2.7 V ≤ VDD ≤ 5.5 V                    4.0               4.0                   4.0                       μs

condition                       1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V      4.0               4.0                   4.0                       μs

                                1.6 V ≤ VDD ≤ 5.5 V                    –       –         –        –            4.0                       μs

Bus-free time         tBUF      2.7 V ≤ VDD ≤ 5.5 V                    4.7               4.7                   4.7                       μs

                                1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V      4.7               4.7                   4.7                       μs

                                1.6 V ≤ VDD ≤ 5.5 V                    –       –         –        –            4.7                       μs

Notes  1.    The first clock pulse is generated after this period when the start/restart condition is detected.

       2.    The      maximum  value  (MAX.)  of  tHD:DAT  is  during  normal  transfer  and   a  wait  state  is     inserted  in  the  ACK

             (acknowledge) timing.

       3.    Condition in HS (high-speed main) mode

Caution      The values in the above table are applied even when bit 2 (PIOR2) in the peripheral I/O redirection

             register (PIOR) is 1.    At this time, the pin characteristics (IOH1, IOL1, VOH1, VOL1) must satisfy the values in

             the redirect destination.

Remark       The maximum value of Cb (communication line capacitance) and the value of Rb (communication line pull-up

             resistor) at that time in each mode are as follows.

             Standard mode: Cb = 400 pF, Rb = 2.7 kΩ

R01DS0168EJ0210       Rev.2.10                                                                                        Page 56 of 123

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RL78/L13                                                          2.      ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(2)  I2C fast mode

     (TA = −40 to +85°C, 1.6 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter        Symbol               Conditions             HS (high-speed            LS (low-speed         LV (low-voltage           Unit

                                                                          main) Mode        main) Mode            main) Mode

                                                                  MIN.            MAX.      MIN.     MAX.         MIN.   MAX.

SCLA0 clock           fSCL     Fast        2.7 V ≤ VDD ≤                  0       400       0        400              0  400                kHz

frequency                      mode: fCLK  5.5 V

                               ≥ 3.5 MHz   1.8 V (2.4 VNote 3)            0       400       0        400              0  400                kHz

                                           ≤ VDD ≤ 5.5 V

Setup time of         tSU:STA  2.7 V ≤ VDD ≤ 5.5 V                    0.6                   0.6                   0.6                       μs

restart condition              1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V      0.6                   0.6                   0.6                       μs

Hold timeNote 1       tHD:STA  2.7 V ≤ VDD ≤ 5.5 V                    0.6                   0.6                   0.6                       μs

                               1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V      0.6                   0.6                   0.6                       μs

Hold time when        tLOW     2.7 V ≤ VDD ≤ 5.5 V                    1.3                   1.3                   1.3                       μs

SCLA0 =“L”                     1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V      1.3                   1.3                   1.3                       μs

Hold time when        tHIGH    2.7 V ≤ VDD ≤ 5.5 V                    0.6                   0.6                   0.6                       μs

SCLA0 =“H”                     1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V      0.6                   0.6                   0.6                       μs

Data setup time       tSU:DAT  2.7 V ≤ VDD ≤ 5.5 V                100                       100                   100                       ns

(reception)                    1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V  100                       100                   100                       ns

Data hold time        tHD:DAT  2.7 V ≤ VDD ≤ 5.5 V                        0       0.9       0        0.9              0  0.9                μs

(transmission)Note 2           1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V          0       0.9       0        0.9              0  0.9                μs

Setup time of stop    tSU:STO  2.7 V ≤ VDD ≤ 5.5 V                    0.6                   0.6                   0.6                       μs

condition                      1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V      0.6                   0.6                   0.6                       μs

Bus-free time         tBUF     2.7 V ≤ VDD ≤ 5.5 V                    1.3                   1.3                   1.3                       μs

                               1.8 V (2.4 VNote 3) ≤ VDD ≤ 5.5 V      1.3                   1.3                   1.3                       μs

Notes  1.    The first clock pulse is generated after this period when the start/restart condition is detected.

       2.    The      maximum  value  (MAX.)  of    tHD:DAT  is   during  normal  transfer  and   a  wait  state  is     inserted  in  the  ACK

             (acknowledge) timing.

       3.    Condition in HS (high-speed main) mode

Caution      The values in the above table are applied even when bit 2 (PIOR2) in the peripheral I/O redirection

             register (PIOR) is 1.    At this time, the pin characteristics (IOH1, IOL1, VOH1, VOL1) must satisfy the values in

             the redirect destination.

Remark       The maximum value of Cb (communication line capacitance) and the value of Rb (communication line pull-up

             resistor) at that time in each mode are as follows.

             Fast mode: Cb = 320 pF, Rb = 1.1 kΩ

R01DS0168EJ0210       Rev.2.10                                                                                           Page 57 of 123

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RL78/L13                                                                         2.   ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(3)  I2C fast mode plus

     (TA = −40 to +85°C, 1.6 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter              Symbol                Conditions                     HS (high-speed  LS (low-speed          LV (low-voltage              Unit

                                                                                 main) Mode               main) Mode           main) Mode

                                                                                 MIN.  MAX.      MIN.             MAX.  MIN.          MAX.

SCLA0 clock                 fSCL       Fast mode       2.7 V ≤ VDD ≤             0     1000                    –                   –                 kHz

frequency                              plus: fCLK ≥    5.5 V

                                       10 MHz

Setup time of restart       tSU:STA    2.7 V ≤ VDD ≤ 5.5 V                       0.26                          –                   –                 μs

condition

Hold timeNote 1             tHD:STA    2.7 V ≤ VDD ≤ 5.5 V                       0.26                          –                   –                 μs

Hold time when              tLOW       2.7 V ≤ VDD ≤ 5.5 V                       0.5                           –                   –                 μs

SCLA0 =“L”

Hold time when              tHIGH      2.7 V ≤ VDD ≤ 5.5 V                       0.26                          –                   –                 μs

SCLA0 =“H”

Data setup time             tSU:DAT    2.7 V ≤ VDD ≤ 5.5 V                       50                            –                   –                 ns

(reception)

Data hold time              tHD:DAT    2.7 V ≤ VDD ≤ 5.5 V                       0     0.45                    –                   –                 μs

(transmission)Note 2

Setup time of stop          tSU:STO    2.7 V ≤ VDD ≤ 5.5 V                       0.26                          –                   –                 μs

condition

Bus-free time               tBUF       2.7 V ≤ VDD ≤ 5.5 V                       0.5                           –                   –                 μs

Notes  1.    The first clock pulse is generated after this period when the start/restart condition is detected.

       2.    The      maximum        value    (MAX.)   of  tHD:DAT  is  during         normal   transfer  and  a  wait  state  is  inserted    in  the ACK

             (acknowledge) timing.

Caution      The values in the above table are applied even when bit 2                           (PIOR2) in the         peripheral I/O redirection

             register (PIOR) is 1.            At this time, the pin characteristics (IOH1,       IOL1, VOH1, VOL1)      must satisfy the values in

             the redirect destination.

Remark       The maximum value of Cb (communication line capacitance) and                        the value of Rb        (communication line pull-up

             resistor) at that time in each mode are as follows.

             Fast mode plus: Cb = 120 pF, Rb = 1.1 kΩ

                                                              IICA serial transfer timing

                                       tLOW   tR

SCLA0

                                              tHD:DAT         tHIGH          tF        tSU:STA            tHD:STA                     tSU:STO

                                     tHD:STA                        tSU:DAT

SDAA0

                      tBUF

             Stop           Start                                                                Restart                                       Stop

             condition      condition                                                            condition                                     condition

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RL78/L13                                                                 2.   ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

2.6    Analog Characteristics

2.6.1    A/D converter characteristics

Classification of A/D converter characteristics

               Reference Voltage         Reference voltage (+) = AVREFP          Reference voltage (+) = VDD          Reference voltage (+) = VBGR

Input channel                         Reference voltage (−) = AVREFM             Reference voltage (−) = VSS          Reference voltage (−) = AVREFM

ANI0, ANI1                                           –                              See 2.6.1 (2).                         See 2.6.1 (3).

ANI16 to ANI25                              See 2.6.1 (1).

Internal reference voltage                  See 2.6.1 (1).                                                                              –

Temperature sensor output

voltage

(1)  When reference voltage (+) = AVREFP/ANI0 (ADREFP1 = 0, ADREFP0 = 1), reference voltage (−) = AVREFM/ANI1

     (ADREFM = 1), target pins: ANI16 to ANI25, internal reference voltage, and temperature sensor output voltage

(TA = −40 to +85°C, 1.6 V ≤ VDD ≤ 5.5       V, VSS = 0 V, Reference voltage (+) = AVREFP, Reference                   voltage (−)    =  AVREFM  =  0 V)

         Parameter                  Symbol                        Conditions                                  MIN.    TYP.              MAX.       Unit

Resolution                          RES                                                                       8                         10         bit

Overall errorNote 1                 AINL    10-bit resolution            1.8 V ≤ AVREFP ≤ 5.5 V                       1.2               ±5.0       LSB

                                            AVREFP = VDDNote 3           1.6 V ≤ AVREFP ≤ 5.5 VNote 4                 1.2               ±8.5       LSB

Conversion time                     tCONV   10-bit resolution            3.6 V ≤ VDD ≤ 5.5 V                  2.125                     39         μs

                                            Target pin:                  2.7 V ≤ VDD ≤ 5.5 V                  3.1875                    39         μs

                                            ANI16 to ANI25               1.8 V ≤ VDD ≤ 5.5 V                  17                        39         μs

                                                                         1.6 V ≤ VDD ≤ 5.5 V                  57                        95         μs

                                            10-bit resolution            3.6 V ≤ VDD ≤ 5.5 V                  2.375                     39         μs

                                            Target pin: Internal         2.7 V ≤ VDD ≤ 5.5 V                  3.5625                    39         μs

                                            reference voltage,           2.4 V ≤ VDD ≤ 5.5 V                  17                        39         μs

                                            and temperature

                                            sensor output

                                            voltage

                                            (HS (high-speed

                                            main) mode)

Zero-scale errorNotes 1, 2          EZS     10-bit resolution            1.8 V ≤ AVREFP ≤ 5.5 V                                         ±0.35   %FSR

                                            AVREFP = VDDNote 3           1.6 V ≤ AVREFP ≤ 5.5 VNote 4                                   ±0.60   %FSR

Full-scale errorNotes 1, 2          EFS     10-bit resolution            1.8  V  ≤  AVREFP  ≤  5.5  V                                   ±0.35   %FSR

                                            AVREFP = VDDNote 3           1.6  V  ≤  AVREFP  ≤  5.5  VNote  4                            ±0.60   %FSR

Integral linearity errorNote 1      ILE     10-bit resolution            1.8  V  ≤  AVREFP  ≤  5.5  V                                   ±3.5       LSB

                                            AVREFP = VDDNote 3           1.6  V  ≤  AVREFP  ≤  5.5  VNote  4                            ±6.0       LSB

Differential linearity errorNote 1  DLE     10-bit resolution            1.8  V  ≤  AVREFP  ≤  5.5  V                                   ±2.0       LSB

                                            AVREFP = VDDNote 3           1.6  V  ≤  AVREFP  ≤  5.5  VNote  4                            ±2.5       LSB

Analog input voltage                VAIN    ANI16 to ANI25                                                    0                      AVREFP        V

                                            Internal reference voltage                                                VBGRNote 5                   V

                                            (2.4 V ≤ VDD ≤ 5.5 V, HS (high-speed main) mode))

                                            Temperature sensor output voltage                                         VTMPS25Note 5                V

                                            (2.4 V ≤ VDD ≤ 5.5 V, HS (high-speed main) mode))

(Notes are listed on the next page.)

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RL78/L13                                                               2.      ELECTRICAL SPECIFICATIONS (TA = −40 to                             +85°C)

Notes  1.   Excludes quantization error (±1/2 LSB).

       2.   This value is indicated as a ratio (%FSR) to the full-scale value.

       3.   When AVREFP < VDD, the MAX. values are as follows.

            Overall error:                                             Add ±4 LSB to the MAX. value when AVREFP = VDD.

            Zero-scale error/Full-scale error:                         Add ±0.2%FSR to the MAX. value when AVREFP = VDD.

            Integral linearity error/ Differential linearity error:    Add ±2 LSB to the MAX. value when AVREFP = VDD.

       4.   Values when the conversion time is set to 57 μs (min.) and 95 μs (max.).

       5.   See 2.6.2       Temperature sensor/internal reference voltage characteristics.

(2)  When reference voltage (+) = VDD (ADREFP1 = 0, ADREFP0 = 0), reference voltage (−) = VSS (ADREFM =                                           0),

     target pins: ANI0, ANI1, ANI16 to ANI25, internal reference voltage, and temperature sensor output voltage

(TA = −40 to +85°C, 1.6 V ≤ VDD ≤ 5.5 V, VSS = 0 V, Reference voltage (+) = VDD, Reference voltage                              (−) =  VSS)

       Parameter                   Symbol                        Conditions                              MIN.    TYP.           MAX.   Unit

Resolution                         RES                                                                   8                      10           bit

Overall errorNotes 1, 2            AINL    10-bit resolution           1.8  V  ≤  VDD  ≤  5.5  V                 1.2            ±7.0   LSB

                                                                       1.6  V  ≤  VDD  ≤  5.5  VNote  3          1.2            ±10.5  LSB

Conversion time                    tCONV   10-bit resolution           3.6  V  ≤  VDD  ≤  5.5  V         2.125                  39           μs

                                           Target pin:                 2.7  V  ≤  VDD  ≤  5.5  V         3.1875                 39           μs

                                           ANI0, ANI1,                 1.8  V  ≤  VDD  ≤  5.5  V         17                     39           μs

                                           ANI16 to ANI25Note 3

                                                                       1.6  V  ≤  VDD  ≤  5.5  V         57                     95           μs

                                           10-bit resolution           3.6  V  ≤  VDD  ≤  5.5  V         2.375                  39           μs

                                           Target pin: Internal        2.7  V  ≤  VDD  ≤  5.5  V         3.5625                 39           μs

                                           reference voltage, and      2.4  V  ≤  VDD  ≤  5.5  V         17                     39           μs

                                           temperature sensor

                                           output voltage

                                           (HS (high-speed main)

                                           mode)

Zero-scale errorNotes 1, 2         EZS     10-bit resolution           1.8  V  ≤  VDD  ≤  5.5  V                                ±0.60  %FSR

                                                                       1.6  V  ≤  VDD  ≤  5.5  VNote  3                         ±0.85  %FSR

Full-scale errorNotes 1, 2         EFS     10-bit resolution           1.8  V  ≤  VDD  ≤  5.5  V                                ±0.60  %FSR

                                                                       1.6 V ≤ VDD ≤ 5.5 VNote 3                                ±0.85  %FSR

Integral linearity errorNote 1     ILE     10-bit resolution           1.8 V ≤ VDD ≤ 5.5 V                                      ±4.0   LSB

                                                                       1.6 V ≤ VDD ≤ 5.5 VNote 3                                ±6.5   LSB

Differential linearity error Note  DLE     10-bit resolution           1.8 V ≤ VDD ≤ 5.5 V                                      ±2.0   LSB

1                                                                      1.6 V ≤ VDD ≤ 5.5 VNote 3                                ±2.5   LSB

Analog input voltage               VAIN    ANI0, ANI1, ANI16 to ANI25                                    0                      VDD          V

                                           Internal reference voltage                                            VBGRNote 4                  V

                                           (2.4 V ≤ VDD ≤ 5.5 V, HS (high-speed main) mode))

                                           Temperature sensor output voltage                                     VTMPS25Note 4               V

                                           (2.4 V ≤ VDD ≤ 5.5 V, HS (high-speed main) mode))

Notes  1.   Excludes quantization error (±1/2 LSB).

       2.   This value is indicated as a ratio (%FSR) to the full-scale value.

       3.   Values when the conversion time is set to 57 μs (min.) and 95 μs (max.).

       4.   See 2.6.2       Temperature sensor/internal reference voltage characteristics.

R01DS0168EJ0210             Rev.2.10                                                                                                   Page 60 of 123

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RL78/L13                                                              2.   ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(3)  When reference voltage (+) = Internal reference voltage (ADREFP1 = 1, ADREFP0                        = 0),  reference      voltage  (−)   =

     AVREFM/ANI1 (ADREFM = 1), target pins: ANI0, ANI16 to ANI25

(TA = −40 to +85°C, 2.4 V ≤ VDD ≤ 5.5 V, VSS = 0 V, Reference voltage (+) = VBGRNote 3,

Reference voltage (−) = AVREFMNote 4 = 0 V, HS (high-speed main) mode)

            Parameter                  Symbol                         Conditions                MIN.      TYP.        MAX.        Unit

Resolution                             RES                                                                8                       bit

Conversion time                        tCONV        8-bit resolution       2.4 V ≤ VDD ≤ 5.5 V  17                    39          μs

Zero-scale errorNotes 1, 2             EZS          8-bit resolution       2.4 V ≤ VDD ≤ 5.5 V                        ±0.60       %FSR

Integral linearity errorNote 1         ILE          8-bit resolution       2.4 V ≤ VDD ≤ 5.5 V                        ±2.0        LSB

Differential linearity error Note 1    DLE          8-bit resolution       2.4 V ≤ VDD ≤ 5.5 V                        ±1.0        LSB

Analog input voltage                   VAIN                                                     0                VBGRNote 3       V

Notes  1.   Excludes quantization error (±1/2 LSB).

       2.   This value is indicated as a ratio (%FSR) to the full-scale value.

       3.   See 2.6.2       Temperature sensor/internal reference voltage characteristics.

       4.   When reference voltage (−) = VSS, the MAX. values are as follows.

            Zero-scale error:                 Add ±0.35%FSR to the AVREFM MAX. value.

            Integral linearity error:         Add ±0.5 LSB to the AVREFM MAX. value.

            Differential linearity error:     Add ±0.2 LSB to the AVREFM MAX. value.

2.6.2  Temperature sensor /internal reference voltage characteristics

(TA = −40 to +85°C, 2.4 V ≤ VDD        ≤   5.5 V, VSS  = 0 V, HS (high-speed main)      mode)

            Parameter                      Symbol                     Conditions                    MIN.     TYP.           MAX.        Unit

Temperature sensor output voltage          VTMPS25     ADS register = 80H, TA = +25°C                           1.05                     V

Internal reference output voltage          VBGR        ADS register = 81H                           1.38        1.45         1.5         V

Temperature coefficient                    FVTMPS      Temperature sensor that depends  on the                  −3.6                    mV/°C

                                                       temperature

Operation stabilization wait time          tAMP                                                                              5          μs

R01DS0168EJ0210             Rev.2.10                                                                                         Page 61 of 123

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RL78/L13                                                        2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

2.6.3  Comparator characteristics

(TA = −40 to +85°C, 1.6 V ≤ VDD ≤ 5.5 V, VSS = 0 V )

       Parameter         Symbol                                Conditions                        MIN.     TYP.     MAX.     Unit

Input voltage range      Ivref                                                                   0                 VDD −    V

                                                                                                                   1.4

                         Ivcmp                                                                   −0.3              VDD +    V

                                                                                                                   0.3

Output delay             td        VDD = 3.0 V                  Comparator high-speed mode,                        1.2      μs

                                   Input slew rate > 50 mV/μs   standard mode

                                                                Comparator high-speed mode,                        2.0      μs

                                                                window mode

                                                                Comparator low-speed mode,                3.0      5.0      μs

                                                                standard mode

High-electric-potential  VTW+      Comparator high-speed mode,                                   0.66VDD  0.76VDD  0.86VDD  V

reference voltage                  window mode

Low-electric-potential   VTW−      Comparator high-speed mode,                                   0.14VDD  0.24VDD  0.34VDD  V

reference voltage                  window mode

Operation stabilization  tCMP                                                                    100                        μs

wait time

Internal reference       VBGR      2.4 V ≤ VDD ≤ 5.5 V, HS (high-speed main) mode                1.38     1.45     1.50     V

output voltageNote

Note       Cannot be used in       LS (low-speed main) mode, LV (low-voltage main) mode, subsystem clock           operation, and

           STOP mode.

2.6.4  POR circuit characteristics

(TA = −40 to +85°C, VSS = 0 V)

              Parameter            Symbol                      Conditions               MIN.     TYP.     MAX.     Unit

Detection voltage                  VPOR         When power supply rises                 1.47        1.51  1.55          V

                                   VPDR         When power supply falls                 1.46        1.50  1.54          V

Minimum pulse widthNote            TPW                                                      300                    μs

Note       This is the time required for the POR circuit to execute a reset operation when VDD falls below VPDR.         When the

           microcontroller enters STOP mode and when the main system clock (fMAIN) has been stopped by setting bit 0

           (HIOSTOP) and bit 7 (MSTOP) of the clock operation status control register (CSC), this is the time required for

           the POR circuit to execute a reset operation between when VDD falls below 0.7 V and when VDD rises to VPOR or

           higher.

                                                                                   TPW

       Supply voltage (VDD)

                                                                                                          VPOR

                     VPDR or 0.7 V

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RL78/L13                                               2.  ELECTRICAL  SPECIFICATIONS (TA  = −40  to  +85°C)

2.6.5    LVD circuit characteristics

LVD Detection Voltage         of Reset Mode and Interrupt Mode

(TA = −40 to +85°C, VPDR ≤    VDD ≤ 5.5 V, VSS = 0 V)

              Parameter              Symbol            Conditions      MIN.  TYP.          MAX.       Unit

Detection     Supply voltage  level  VLVD0   When power supply rises   3.98  4.06          4.14       V

voltage                                      When power supply falls   3.90  3.98          4.06       V

                                     VLVD1   When power supply rises   3.68  3.75          3.82       V

                                             When power supply falls   3.60  3.67          3.74       V

                                     VLVD2   When power supply rises   3.07  3.13          3.19       V

                                             When power supply falls   3.00  3.06          3.12       V

                                     VLVD3   When power supply rises   2.96  3.02          3.08       V

                                             When power supply falls   2.90  2.96          3.02       V

                                     VLVD4   When power supply rises   2.86  2.92          2.97       V

                                             When power supply falls   2.80  2.86          2.91       V

                                     VLVD5   When power supply rises   2.76  2.81          2.87       V

                                             When power supply falls   2.70  2.75          2.81       V

                                     VLVD6   When power supply rises   2.66  2.71          2.76       V

                                             When power supply falls   2.60  2.65          2.70       V

                                     VLVD7   When power supply rises   2.56  2.61          2.66       V

                                             When power supply falls   2.50  2.55          2.60       V

                                     VLVD8   When power supply rises   2.45  2.50          2.55       V

                                             When power supply falls   2.40  2.45          2.50       V

                                     VLVD9   When power supply rises   2.05  2.09          2.13       V

                                             When power supply falls   2.00  2.04          2.08       V

                                     VLVD10  When power supply rises   1.94  1.98          2.02       V

                                             When power supply falls   1.90  1.94          1.98       V

                                     VLVD11  When power supply rises   1.84  1.88          1.91       V

                                             When power supply falls   1.80  1.84          1.87       V

                                     VLVD12  When power supply rises   1.74  1.77          1.81       V

                                             When power supply falls   1.70  1.73          1.77       V

                                     VLVD13  When power supply rises   1.64  1.67          1.70       V

                                             When power supply falls   1.60  1.63          1.66       V

Minimum pulse width                  tLW                               300                            μs

Detection delay time                                                                       300        μs

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RL78/L13                                             2.         ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

LVD Detection Voltage of Interrupt & Reset Mode

(TA = −40 to +85°C, VPDR ≤ VDD ≤ 5.5 V, VSS = 0 V)

Parameter            Symbol                         Conditions                                MIN.      TYP.         MAX.  Unit

Interrupt and reset  VLVD13     VPOC2, VPOC1, VPOC0 = 0, 0, 0, falling reset voltage          1.60      1.63         1.66  V

mode                 VLVD12     LVIS1, LVIS0 = 1, 0  Rising release reset voltage             1.74      1.77         1.81  V

                                                     Falling interrupt voltage                1.70      1.73         1.77  V

                     VLVD11     LVIS1, LVIS0 = 0, 1  Rising release reset voltage             1.84      1.88         1.91  V

                                                     Falling interrupt voltage                1.80      1.84         1.87  V

                     VLVD4      LVIS1, LVIS0 = 0, 0  Rising release reset voltage             2.86      2.92         2.97  V

                                                     Falling interrupt voltage                2.80      2.86         2.91  V

                     VLVD11     VPOC2, VPOC1, VPOC0 = 0, 0, 1, falling reset voltage          1.80      1.84         1.87  V

                     VLVD10     LVIS1, LVIS0 = 1, 0  Rising release reset voltage             1.94      1.98         2.02  V

                                                     Falling interrupt voltage                1.90      1.94         1.98  V

                     VLVD9      LVIS1, LVIS0 = 0, 1  Rising release reset voltage             2.05      2.09         2.13  V

                                                     Falling interrupt voltage                2.00      2.04         2.08  V

                     VLVD2      LVIS1, LVIS0 = 0, 0  Rising release reset voltage             3.07      3.13         3.19  V

                                                     Falling interrupt voltage                3.00      3.06         3.12  V

                     VLVD8      VPOC2, VPOC1, VPOC0 = 0, 1, 0, falling reset voltage          2.40      2.45         2.50  V

                     VLVD7      LVIS1, LVIS0 = 1, 0  Rising release reset voltage             2.56      2.61         2.66  V

                                                     Falling interrupt voltage                2.50      2.55         2.60  V

                     VLVD6      LVIS1, LVIS0 = 0, 1  Rising release reset voltage             2.66      2.71         2.76  V

                                                     Falling interrupt voltage                2.60      2.65         2.70  V

                     VLVD1      LVIS1, LVIS0 = 0, 0  Rising release reset voltage             3.68      3.75         3.82  V

                                                     Falling interrupt voltage                3.60      3.67         3.74  V

                     VLVD5      VPOC2, VPOC1, VPOC0 = 0, 1, 1, falling reset voltage          2.70      2.75         2.81  V

                     VLVD4      LVIS1, LVIS0 = 1, 0  Rising release reset voltage             2.86      2.92         2.97  V

                                                     Falling interrupt voltage                2.80      2.86         2.91  V

                     VLVD3      LVIS1, LVIS0 = 0, 1  Rising release reset voltage             2.96      3.02         3.08  V

                                                     Falling interrupt voltage                2.90      2.96         3.02  V

                     VLVD0      LVIS1, LVIS0 = 0, 0  Rising release reset voltage             3.98      4.06         4.14  V

                                                     Falling interrupt voltage                3.90      3.98         4.06  V

2.6.6  Supply voltage rising slope characteristics

(TA = −40 to +85°C, VSS = 0 V)

                  Parameter     Symbol                          Conditions                    MIN.      TYP.         MAX.  Unit

VDD rising slope                SVDD                                                                                 54    V/ms

Caution       Make sure to keep the internal reset state by the LVD circuit           or  an  external  reset until  VDD reaches the

              operating voltage range shown in 2.4  AC Characteristics.

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RL78/L13                                                      2.  ELECTRICAL  SPECIFICATIONS (TA  = −40  to  +85°C)

2.7    LCD Characteristics

2.7.1  External resistance division method

(1)  Static display mode

     (TA = −40 to +85°C, VL4 (MIN.) ≤ VDD ≤ 5.5 V, VSS  =  0  V)

          Parameter             Symbol                        Conditions      MIN.  TYP.          MAX.       Unit

LCD drive voltage               VL4                                           2.0                 VDD        V

(2)  1/2 bias method, 1/4 bias method

     (TA = −40 to +85°C, VL4 (MIN.) ≤ VDD ≤ 5.5 V, VSS  =  0  V)

          Parameter             Symbol                        Conditions      MIN.  TYP.          MAX.       Unit

LCD drive voltage               VL4                                           2.7                 VDD        V

(3)  1/3 bias method

     (TA = −40 to +85°C, VL4 (MIN.) ≤ VDD ≤ 5.5 V, VSS  =  0  V)

          Parameter             Symbol                        Conditions      MIN.  TYP.          MAX.       Unit

LCD drive voltage               VL4                                           2.5                 VDD        V

R01DS0168EJ0210       Rev.2.10                                                                    Page 65 of 123

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RL78/L13                                                           2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

2.7.2  Internal voltage boosting method

(1)  1/3 bias method

     (TA = −40 to +85°C, 1.8 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

           Parameter                Symbol                Conditions              MIN.          TYP.         MAX.          Unit

LCD output voltage variation range  VL1      C1 to C4Note 1        VLCD = 04H     0.90          1.00         1.08          V

                                             = 0.47 μFNote 2       VLCD = 05H     0.95          1.05         1.13          V

                                                                   VLCD = 06H     1.00          1.10         1.18          V

                                                                   VLCD = 07H     1.05          1.15         1.23          V

                                                                   VLCD = 08H     1.10          1.20         1.28          V

                                                                   VLCD = 09H     1.15          1.25         1.33          V

                                                                   VLCD = 0AH     1.20          1.30         1.38          V

                                                                   VLCD = 0BH     1.25          1.35         1.43          V

                                                                   VLCD = 0CH     1.30          1.40         1.48          V

                                                                   VLCD = 0DH     1.35          1.45         1.53          V

                                                                   VLCD = 0EH     1.40          1.50         1.58          V

                                                                   VLCD = 0FH     1.45          1.55         1.63          V

                                                                   VLCD = 10H     1.50          1.60         1.68          V

                                                                   VLCD = 11H     1.55          1.65         1.73          V

                                                                   VLCD = 12H     1.60          1.70         1.78          V

                                                                   VLCD = 13H     1.65          1.75         1.83          V

Doubler output voltage              VL2      C1 to C4Note 1 = 0.47 μF             2 VL1 − 0.10  2 VL1        2 VL1         V

Tripler output voltage              VL4      C1 to C4Note 1 = 0.47 μF             3 VL1 − 0.15  3 VL1        3 VL1         V

Reference voltage setup timeNote 2  tVWAIT1                                       5                                        ms

Voltage boost wait timeNote 3       tVWAIT2  C1 to C4Note 1 = 0.47 μF             500                                      ms

Notes  1.  This is a capacitor that is connected between voltage pins used to drive the LCD.

           C1: A capacitor connected between CAPH and CAPL

           C2: A capacitor connected between VL1 and GND

           C3: A capacitor connected between VL2 and GND

           C4: A capacitor connected between VL4 and GND

           C1 = C2 = C3 = C4 = 0.47 μF ± 30 %

       2.  This is the time required to wait from when the reference voltage is specified by using the VLCD register (or

           when  the    internal    voltage  boosting  method  is  selected  (by  setting  the  MDSET1  and  MDSET0  bits  of  the

           LCDM0 register to 01B) if the default value reference voltage is used) until voltage boosting starts (VLCON =

           1).

       3.  This is the wait time from when voltage boosting is started (VLCON = 1) until display is enabled (LCDON = 1).

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RL78/L13                                                           2.  ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

(2)  1/4 bias method

     (TA = −40 to +85°C, 1.8 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

             Parameter              Symbol                Conditions                         MIN.         TYP.           MAX.          Unit

LCD output voltage variation range  VL1      C1 to C5Note 1        VLCD = 04H                0.90             1.00       1.08          V

                                             = 0.47 μFNote 2       VLCD = 05H                0.95             1.05       1.13          V

                                                                   VLCD = 06H                1.00             1.10       1.18          V

                                                                   VLCD = 07H                1.05             1.15       1.23          V

                                                                   VLCD = 08H                1.10             1.20       1.28          V

                                                                   VLCD = 09H                1.15             1.25       1.33          V

                                                                   VLCD = 0AH                1.20             1.30       1.38          V

Doubler output voltage              VL2      C1 to C5Note 1 = 0.47 μF               2 VL1−0.08            2 VL1          2 VL1         V

Tripler output voltage              VL3      C1 to C5Note 1 = 0.47 μF               3 VL1−0.12            3 VL1          3 VL1         V

Quadruply output voltage            VL4      C1 to C5Note 1 = 0.47 μF               4 VL1−0.16            4 VL1          4 VL1         V

Reference voltage setup timeNote 2  tVWAIT1                                                  5                                         ms

Voltage boost wait timeNote 3       tVWAIT2  C1 to C5Note 1 = 0.47 μF                        500                                       ms

Notes  1.    This is a capacitor that is connected between voltage pins used to drive the LCD.

             C1: A capacitor connected between CAPH and CAPL

             C2: A capacitor connected between VL1 and GND

             C3: A capacitor connected between VL2 and GND

             C4: A capacitor connected between VL3 and GND

             C5: A capacitor connected between VL4 and GND

             C1 = C2 = C3 = C4 = C5 = 0.47 μF ± 30%

       2.    This is the time required to wait from when the reference voltage is specified by using the VLCD register (or

             when  the  internal    voltage  boosting  method  is  selected    (by  setting  the   MDSET1      and       MDSET0  bits  of  the

             LCDM0 register to 01B) if the default value reference voltage is used) until voltage boosting starts (VLCON =

             1).

       3.    This is the wait time from when voltage boosting is started (VLCON = 1) until display is enabled (LCDON = 1).

2.7.3  Capacitor split method

(1)  1/3 bias method

     (TA = −40 to +85°C, 2.2 V ≤ VD ≤ 5.5 V, VSS = 0 V)

             Parameter              Symbol                         Conditions                      MIN.        TYP.      MAX.          Unit

VL4 voltage                         VL4      C1 to C4 = 0.47 μFNote 2                                               VDD                V

VL2 voltage                         VL2      C1 to C4 = 0.47 μFNote 2                              2/3 VL4 −   2/3 VL4   2/3 VL4 +     V

                                                                                                   0.1                   0.1

VL1 voltage                         VL1      C1 to C4 = 0.47 μFNote 2                              1/3 VL4 −   1/3 VL4   1/3 VL4 +     V

                                                                                                   0.1                   0.1

Capacitor split wait timeNote 1     tVWAIT                                                         100                                 ms

Notes  1.    This is the wait time from when voltage bucking is started (VLCON      = 1)        until display  is enabled (LCDON       = 1).

       2.    This is a capacitor that is connected between voltage pins used to     drive       the LCD.

             C1: A capacitor connected between CAPH and CAPL

             C2: A capacitor connected between VL1 and GND

             C3: A capacitor connected between VL2 and GND

             C4: A capacitor connected between VL4 and GND

             C1 = C2 = C3 = C4 = 0.47 μF ± 30%

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     RL78/L13                                                            2.     ELECTRICAL SPECIFICATIONS (TA = −40 to +85°C)

  2.8   RAM Data Retention Characteristics

     (TA = −40 to +85°C)

                    Parameter                    Symbol                  Conditions                 MIN.       TYP.       MAX.       Unit

     Data retention supply voltage               VDDDR                                              1.46Note              5.5        V

  Note  This depends on the POR detection voltage. For a falling voltage, data in RAM are retained until the voltage

           reaches the level that triggers a POR reset but not once it reaches the level at which a POR reset is generated.

  Caution    Data  in  RAM       are  not     retained  if  the  CPU  operates     outside  the  specified  operating  voltage    range.

                Therefore, place the CPU in STOP mode before the operating voltage drops below the specified range.

                                                                    STOP mode                                  Operation mode

                                                               RAM data retention mode

           VDD                                                 VDDDR

                    STOP instruction execution

           Standby release signal

               (interrupt request)

     2.9   Flash Memory Programming Characteristics

     (TA = −40 to +85°C, 1.8 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

                    Parameter                    Symbol                  Conditions                 MIN.       TYP.       MAX.       Unit

     System clock frequency                      fCLK      1.8 V ≤ VDD ≤ 5.5 V                      1                     24         MHz

     Number of code flash rewritesNotes 1, 2, 3  Cerwr     Retained for 20 years                    1,000                            Times

                                                           TA = 85°C

     Number of data flash rewritesNotes 1, 2, 3            Retained for 1 year                                 1,000,000

                                                           TA = 25°C

                                                           Retained for 5 years                     100,000

                                                           TA = 85°C

                                                           Retained for 20 years                    10,000

                                                           TA = 85°C

     Notes 1.   1 erase + 1 write after the erase is regarded as 1 rewrite.             The retaining years are until next rewrite after the

                rewrite.

           2.   When using flash memory programmer and Renesas Electronics self programming library

           3.   This characteristic indicates the flash memory characteristic and based on Renesas Electronics reliability test.

     Remark     When updating data multiple times, use the flash memory as one for updating data.

     2.10     Dedicated Flash Memory Programmer Communication (UART)

     (TA = −40 to +85°C, 1.8 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

                    Parameter                    Symbol                  Conditions                 MIN.       TYP.       MAX.       Unit

     Transfer rate                                         During serial programming                115,200               1,000,000  bps

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RL78/L13                                                             2.    ELECTRICAL SPECIFICATIONS                  (TA = −40 to +85°C)

2.11    Timing Specifications for Switching Flash Memory Programming Modes

(TA = −40 to +85°C, 1.8 V ≤ VDD        ≤ 5.5 V,    VSS = 0 V)

           Parameter                      Symbol                     Conditions                      MIN.       TYP.  MAX.  Unit

Time to complete the                      tSUINIT  POR and LVD reset must be released  before                         100   ms

communication for the initial setting              the external reset is released.

after the external reset is released

Time to release the external reset        tSU      POR and LVD reset must be released  before        10                     μs

after the TOOL0 pin is set to the                  the external reset is released.

low level

Time to hold the TOOL0 pin at the         tHD      POR and LVD reset must be released  before        1                      ms

low level after the external reset is              the external reset is released.

released

(excluding the processing time of

the firmware to control the flash

memory)

                                                   <1>          <2>              <3>                       <4>

                      RESET

                                                                723 s + tHD

                                                                     processing       00H reception

                                                                     time        (TOOLRxD, TOOLTxD mode)

                      TOOL0

                                                           tSU                        tSUINIT

                      <1>              The low level is input to the TOOL0 pin.

                      <2>              The external reset is released (POR and LVD reset must be released before the external

                                       reset is released.).

                      <3>              The TOOL0 pin is set to the high level.

                      <4>              Setting of the flash memory programming mode by UART reception and completion the

                                       baud rate setting.

Remark     tSUINIT:  Communication for the initial setting must be completed within 100 ms after the external reset is released

                     during this period.

           tSU:      Time to release the external reset after the TOOL0 pin is set to the low level

           tHD:      Time to hold the TOOL0 pin at the low level after the external reset is released (excluding the processing

                     time of the firmware to control the flash memory)

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Aug 12, 2016
     RL78/L13          3.     ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

     3.  ELECTRICAL           SPECIFICATIONS              (G:         INDUSTRIAL   APPLICATIONS               TA  =  −40    to

         +105°C)

     This chapter describes the following electrical specifications.

     Target products G: Industrial applications TA = −40 to +105°C

                       R5F10WLAGFB, R5F10WLCGFB, R5F10WLDGFB,

                       R5F10WLEGFB, R5F10WLFGFB, R5F10WLGGFB

                       R5F10WMAGFB, R5F10WMCGFB, R5F10WMDGFB,

                       R5F10WMEGFB, R5F10WMFGFB, R5F10WMGGFB

         Cautions  1.  The    RL78/L13  microcontrollers  have        an  on-chip  debug  function,    which  is  provided  for

                       development and evaluation.  Do not use the on-chip debug function in products designated for

                       mass production, because the guaranteed number of rewritable times of the flash memory may

                       be exceeded when this function is used, and product reliability therefore cannot be guaranteed.

                       Renesas Electronics is not liable for problems occurring when the on-chip debug function is

                       used.

                   2.  The pins mounted depend on the product.        See 2.1  Port Function to 2.2.1  With functions for

                       each product in the RL78/L13 User’s Manual.

                   3.  Consult Renesas salesperson and distributor for derating when the product is used at TA = +85°C

                       to +105°C.  Note that derating means “systematically lowering the load from the rated value to

                       improve reliability”.

      Remark    When RL78/L13 is used in the range of TA = -40 to +85°C, see CHAPTER 2 ELECTRICAL

                   SPECIFICATIONS (TA = -40 to +85°C).

     R01DS0168EJ0210   Rev.2.10                                                                                   Page 70 of 123

     Aug 12, 2016
RL78/L13               3.     ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

“G: Industrial applications (TA = −40 to +105°C) differ from “A: Consumer applications” in function as follows:

Fields of Application                         A: Consumer applications                                     G: Industrial applications

Operating ambient             TA = −40 to +85°C                                           TA = −40 to +105°C

temperature

Operation mode                HS (high-speed main) mode:                                  HS (high-speed main) mode only:

operating voltage             2.7 V ≤ VDD ≤ 5.5 V@1 MHz to 24 MHz                         2.7 V ≤ VDD ≤ 5.5 V@1 MHz to 24 MHz

range                         2.4 V ≤ VDD ≤ 5.5 V@1 MHz to 16 MHz                         2.4 V ≤ VDD ≤ 5.5 V@1 MHz to 16 MHz

                              LS (low-speed main) mode:

                              1.8 V ≤ VDD ≤ 5.5 V@1 MHz to 8 MHz

                              LV (low-voltage main) mode:

                              1.6 V ≤ VDD ≤ 5.5 V@1 MHz to 4 MHz

High-speed on-chip            1.8 V ≤ VDD ≤ 5.5 V:                                        2.4 V ≤ VDD ≤ 5.5 V:

oscillator clock              ±1.0 % @ TA = −20 to +85°C                                  ±2.0 % @ TA = +85 to +105°C

accuracy                      ±1.5 % @ TA = −40 to −20°C                                  ±1.0 % @ TA = −20 to +85°C

                              1.6 V ≤ VDD < 1.8 V:                                        ±1.5 % @ TA = −40 to −20°C

                              ±5.0 % @ TA = −20 to +85°C

                              ±5.5 % @ TA = −40 to −20°C

Serial array unit             UART                                                        UART

                              CSI: fCLK/2 (16 Mbps supported), fCLK/4                     CSI: fCLK/4

                              Simplified I2C                                              Simplified I2C

IICA                          Standard mode                                               Standard mode

                              Fast mode                                                   Fase mode

                              Fast mode plus

Voltage detector              • Rising: 1.67 V to 4.06 V (14 levels)                      • Rising: 2.61 V to 4.06 V (8 levels)

                              • Falling: 1.63 V to 3.98 V (14 levels)                     • Falling: 2.55 V to 3.98 V (8 levels)

Remark            Electrical  specifications     of  G:  Industrial    applications  (TA  =  −40       to  +105°C)  differ  from       “A:  Consumer

                  applications”.  For details, see 3.1 to 3.11 below.

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RL78/L13               3.  ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

3.1  Absolute Maximum Ratings

Absolute Maximum           Ratings (1/3)

     Parameter                    Symbol                        Conditions                                   Ratings                   Unit

Supply voltage               VDD                                                                             −0.5 to +6.5                   V

REGC pin input voltage       VIREGC            REGC                                                          −0.3 to +2.8                   V

                                                                                                  and −0.3 to VDD +0.3Note 1

Input voltage                VI1               P00 to P07, P10 to P17, P20 to P27, P30 to P35,          −0.3 to VDD +0.3Note 2              V

                                               P40 to P47, P50 to P57, P60, P61, P70 to P77,

                                               P121 to P127, P130, P137

                             VI2               P60 and P61 (N-ch open-drain)                                 −0.3 to +6.5                   V

                             VI3               EXCLK, EXCLKS, RESET                                     −0.3 to VDD +0.3Note 2              V

Output voltage               VO1               P00 to P07, P10 to P17, P20 to P27, P30 to P35,          −0.3 to VDD +0.3Note 2              V

                                               P40 to P47, P50 to P57, P60, P61, P70 to P77,

                                               P121 to P127, P130, P137

Analog input voltage         VAI1              ANI0, ANI1, ANI16 to ANI26                                   −0.3 to VDD +0.3                V

                                                                                                  and −0.3 to AVREF(+) +0.3Notes 2, 3

Notes 1.  Connect       the  REGC         pin  to  Vss  via  a  capacitor  (0.47  to  1   μF).    This  value  regulates        the    absolute

          maximum rating of the REGC pin.                   Do not use this pin with voltage applied to it.

     2.   Must be 6.5 V or lower.

     3.   Do not exceed AVREF(+) + 0.3 V in case of A/D conversion target pin.

Caution   Product      quality     may    suffer   if  the  absolute  maximum     rating      is  exceeded  even  momentarily          for     any

          parameter.       That is, the absolute maximum ratings are rated values at which the product is on the verge

          of suffering physical damage, and therefore the product must be used under conditions that ensure that

          the absolute maximum ratings are not exceeded.

Remarks   1.    Unless specified otherwise, the characteristics of alternate-function pins are the same as those of the port

                pins.

          2.    AVREF :(+) + side reference voltage of the A/D converter.

          3.    VSS: Reference voltage

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RL78/L13             3.  ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

Absolute Maximum         Ratings (2/3)

          Parameter           Symbol                            Conditions                        Ratings               Unit

LCD voltage                   VL1       VL1 voltageNote 1                                         −0.3 to +2.8 and      V

                                                                                                  −0.3 to VL4 +0.3

                              VL2       VL2 voltageNote 1                                       −0.3 to VL4 +0.3Note 2  V

                              VL3       VL3 voltageNote 1                                       −0.3 to VL4 +0.3Note 2  V

                              VL4       VL4 voltageNote 1                                         −0.3 to +6.5          V

                              VLCAP     CAPL, CAPH voltageNote 1                                −0.3 to VL4 +0.3Note 2  V

                              VOUT      COM0 to COM7       External resistance division method  −0.3 to VDD +0.3Note 2  V

                                        SEG0 to SEG50      Capacitor split method               −0.3 to VDD +0.3Note 2  V

                                        output voltage     Internal voltage boosting method     −0.3 to VL4 +0.3Note 2  V

Notes 1.  This value only indicates the absolute maximum ratings when applying voltage to the VL1, VL2, VL3, and VL4 pins;

          it does not mean that applying voltage to these pins is recommended.          When using the internal voltage boosting

          method or capacitance split method, connect these pins to VSS via a capacitor (0.47 μF ± 30%) and connect a

          capacitor (0.47 μF ± 30%) between the CAPL and CAPH pins.

2.        Must be 6.5 V or lower.

Caution   Product    quality  may    suffer  if  the  absolute  maximum     rating  is  exceeded  even  momentarily     for   any

          parameter.     That is, the absolute maximum ratings are rated values at which the product is on the verge

          of suffering physical damage, and therefore the product must be used under conditions that ensure that

          the absolute maximum ratings are not exceeded.

Remark    VSS: Reference voltage

R01DS0168EJ0210      Rev.2.10                                                                                       Page 73 of 123

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     RL78/L13              3.  ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

     Absolute Maximum      Ratings (TA =    25°C) (3/3)

     Parameter                      Symbol                             Conditions                        Ratings                   Unit

  Output current, high      IOH1         Per pin            P00 to P07, P10 to P17, P22 to P27,             −40                 mA

                                                               P30 to P35, P40 to P47,

                                                               P50 to P57, P60, P61,

                                                            P70 to P77, P125 to P127, P130

                                            Total of all pins  P00 to P07, P10 to P17, P22 to P27,             −170                mA

                                            −170 mA            P30 to P35, P40 to P47,

                                                               P50 to P57, P60, P61,

                                                               P70 to P77, P125 to P127, P130

                            IOH2         Per pin            P20, P21                                        −0.5                mA

                                            Total of all pins                                                  −1                  mA

  Output current, low       IOL1         Per pin            P00 to P07, P10 to P17, P22 to P27,             40                  mA

                                                               P30 to P35, P40 to P47,

                                                               P50 to P57, P60, P61,

                                                               P70 to P77, P125 to P127, P130

                                            Total of all pins  P40 to P47, P130                                70                  mA

                                         170 mA             P00 to P07, P10 to P17, P22 to P27,             100                 mA

                                                               P30 to P35, P50 to P57, P60, P61,

                                                               P70 to P77, P125 to P127

                            IOL2         Per pin            P20, P21                                        1                   mA

                                         Total of all pins                                                  2                   mA

     Operating ambient         TA           In normal operation mode                                     −40 to +105               °C

     temperature                            In flash memory programming mode                                                       °C

     Storage temperature       Tstg                                                                      −65 to +150               °C

     Caution   Product     quality   may    suffer  if  the  absolute  maximum     rating  is  exceeded  even  momentarily  for    any

               parameter.      That is, the absolute maximum ratings are rated values at which the product is on the verge

               of suffering physical damage, and therefore the product must be used under conditions that ensure that

               the absolute maximum ratings are not exceeded.

     Remark    Unless specified otherwise, the characteristics of alternate-function pins are the same as those of the port pins.

     R01DS0168EJ0210       Rev.2.10                                                                                   Page 74 of 123

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RL78/L13                   3.  ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

3.2    Oscillator Characteristics

3.2.1  X1 and XT1 oscillator characteristics

(TA = −40 to +105°C, 2.4 V ≤ VDD ≤ 5.5                  V, VSS = 0 V)

       Parameter                 Resonator                             Conditions             MIN.      TYP.        MAX.               Unit

X1 clock oscillation           Ceramic resonator/       2.7 V ≤ VDD ≤ 5.5 V                       1.0                 20.0             MHz

frequency (fX)Note             crystal resonator        2.4 V ≤ VDD < 2.7 V                       1.0                 16.0

XT1 clock oscillation          Crystal resonator                                                  32    32.768        35               kHz

frequency (fXT)Note

Note   Indicates only permissible oscillator frequency ranges.               Refer to AC Characteristics for instruction execution time.

       Request       evaluation  by  the  manufacturer       of  the     oscillator  circuit  mounted   on  a  board  to    check  the   oscillator

       characteristics.

Caution   Since the CPU is started by the high-speed on-chip oscillator clock after a reset release, check the X1

          clock oscillation stabilization time using the oscillation stabilization time counter status register (OSTC)

          by     the   user.     Determine         the  oscillation     stabilization  time   of  the   OSTC   register     and   the  oscillation

          stabilization time select register (OSTS) after sufficiently evaluating the oscillation stabilization time

          with the resonator to be used.

Remark    When using the X1 oscillator and XT1 oscillator, see 5.4                       System Clock Oscillator in the RL78/L13 User’s

          Manual.

3.2.2  On-chip oscillator characteristics

(TA = −40 to +105°C, 2.4         V   ≤ VDD ≤       5.5 V,    VSS = 0 V)

         Parameter                        Symbol                             Conditions                         MIN.        TYP.   MAX.      Unit

High-speed on-chip oscillator        fIH                                                                        1                  24        MHz

clock frequencyNotes 1, 2

High-speed on-chip oscillator                           +85  to +105°C             2.4 V ≤ VDD ≤ 5.5 V          −2                 +2        %

clock frequency accuracy                                −20  to +85°C              2.4 V ≤ VDD ≤ 5.5 V          −1                 +1        %

                                                        −40  to −20°C              2.4 V ≤ VDD ≤ 5.5 V          −1.5               +1.5      %

Low-speed on-chip oscillator         fIL                                                                                    15               kHz

clock frequency

Low-speed on-chip oscillator                                                                                    −15                +15       %

clock frequency accuracy

Notes 1.      The high-speed on-chip oscillator frequency is selected by bits 0 to 4 of the option byte (000C2H/010C2H)

              and bits 0 to 2 of the HOCODIV register.

         2.   This indicates the oscillator characteristics only.            Refer to AC Characteristics for the instruction execution

              time.

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Aug 12, 2016
     RL78/L13               3.    ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

     3.3    DC Characteristics

     3.3.1  Pin characteristics

     (TA = −40 to     +105°C, 2.4 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter              Symbol                            Conditions                                      MIN.  TYP.  MAX.        Unit

     Output current,        IOH1    Per pin for P00 to P07, P10 to P17,            2.4  V  ≤  VDD  ≤  5.5  V              −3.0Note 2  mA

     highNote 1                     P22 to P27, P30 to P35, P40 to P47, P50

                                    to P57, P70 to P77, P125 to P127, P130

                                 Total of P00 to P07, P10 to P17,               4.0  V  ≤  VDD  ≤  5.5  V              −45.0       mA

                                    P22 to P27, P30 to P35, P40 to P47, P50        2.7  V  ≤  VDD  <  4.0  V              −15.0       mA

                                    to P57, P70 to P77, P125 to P127, P130         2.4  V  ≤  VDD  <  2.7  V              −7.0        mA

                                    (When duty = 70%Note 3)

                            IOH2    Per pin for P20 and P21                        2.4  V  ≤  VDD  ≤  5.5  V              −0.1Note 2  mA

                                    Total of all pins                              2.4  V  ≤  VDD  ≤  5.5  V              −0.2        mA

                                    (When duty = 70%Note 3)

     Notes       1.   Value of the current at which the device operation is guaranteed even if the current flows from the VDD pin

                      to an output pin

                 2.   Do not exceed the total current value.

                 3.   Output current value under conditions where the duty factor ≤ 70%.

                      The output current value that has changed to the duty factor > 70% the duty ratio can be calculated with the

                      following expression (when changing the duty factor from 70% to n%).

                      •     Total output current of pins = (IOH × 0.7)/(n × 0.01)

                            Where n = 80% and IOH = −45.0 mA

                                        Total output current of pins = (−45.0 × 0.7)/(80 × 0.01) = −39.375 mA

                      However, the current that is allowed to flow into one pin does not vary depending on the duty factor.                 A

                      current higher than the absolute maximum rating must not flow into one pin.

     Caution         P00, P04 to P07, P16, P17, P35, P42 to P44, P46, P47, P53 to P56, and P130 do not output high level in

                     N-ch open-drain mode.

     Remark          Unless specified otherwise, the characteristics of alternate-function pins are the same as those of the port

                     pins.

     R01DS0168EJ0210        Rev.2.10                                                                                      Page 76 of 123

     Aug 12, 2016
RL78/L13                 3.  ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

(TA = −40 to +105°C, 2.4         V ≤ VDD ≤ 5.5 V, VSS = 0 V)

Parameter                Symbol                             Conditions                        MIN.       TYP.  MAX.        Unit

Output current,       IOL1       Per pin for P00 to P07, P10 to P17,                                           8.5Note 2   mA

lowNote 1                        P22 to P27, P30 to P35, P40 to P47,

                                 P50 to P57, P70 to P77,

                                 P125 to P127, P130

                                 Per pin for P60 and P61                                                       15.0Note 2  mA

                                 Total of P40 to P47, P130              4.0 V ≤ VDD ≤ 5.5 V                    40.0        mA

                                 (When duty = 70%Note 3)                2.7 V ≤ VDD < 4.0 V                    15.0        mA

                                                                        2.4 V ≤ VDD < 2.7 V                    9.0         mA

                                 Total of P00 to P07, P10 to P17,       4.0 V ≤ VDD ≤ 5.5 V                    60.0        mA

                                 P22 to P27, P30 to P35, P50 to P57,    2.7 V ≤ VDD < 4.0 V                    35.0        mA

                                 P70 to P77, P125 to P127               2.4 V ≤ VDD < 2.7 V                    20.0        mA

                                 (When duty = 70%Note 3)

                                 Total of all pins                                                             100.0       mA

                                 (When duty = 70%Note 3)

                      IOL2       Per pin for P20 and P21                                                       0.4Note 2   mA

                                 Total of all pins                      2.4 V ≤ VDD ≤ 5.5 V                    0.8         mA

                                 (When duty = 70%Note 3)

Notes      1.    Value of the current at which the device operation is guaranteed even if the current flows from an output pin

                 to the VSS pin

           2.    Do not exceed the total current value.

           3.    Output current value under conditions where the duty factor ≤ 70%.

                 The output current value that has changed to the duty factor > 70% the duty ratio can be calculated with the

                 following expression (when changing the duty factor from 70% to n%).

                      •  Total output current of pins = (IOL × 0.7)/(n × 0.01)

                      Where n = 80% and IOL = 40.0 mA

                                      Total output current of pins = (40.0 × 0.7)/(80 × 0.01) = 35.0 mA

                 However, the current that is allowed to flow into one pin does not vary depending on the duty factor.           A

                 current higher than the absolute maximum rating must not flow into one pin.

Remark         Unless specified otherwise, the characteristics of alternate-function pins are the same as those of the port

               pins.

R01DS0168EJ0210             Rev.2.10                                                                           Page 77 of 123

Aug 12, 2016
RL78/L13               3.    ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

(TA = −40 to    +105°C, 2.4    V ≤ VDD ≤ 5.5 V, VSS = 0 V)

Parameter              Symbol                           Conditions                        MIN.    TYP.  MAX.    Unit

Input voltage,         VIH1    P00 to P07, P10 to P17, P22 to P27,  Normal input buffer   0.8VDD        VDD     V

high                           P30 to P35, P40 to P47, P50 to P57,

                               P70 to P77, P125 to P127, P130,

                               P137

                       VIH2    P03, P05, P06, P16, P17, P34, P43,   TTL input buffer      2.2           VDD     V

                               P44, P46, P47, P53, P55              4.0 V ≤ VDD ≤ 5.5 V

                                                                    TTL input buffer      2.0           VDD     V

                                                                    3.3 V ≤ VDD < 4.0 V

                                                                    TTL input buffer      1.5           VDD     V

                                                                    2.4 V ≤ VDD < 3.3 V

                       VIH3    P20, P21                                                   0.7VDD        VDD     V

                       VIH4    P60, P61                                                   0.7VDD        6.0     V

                       VIH5    P121 to P124, P137, EXCLK, EXCLKS,   RESET                 0.8VDD        VDD     V

Input voltage, low     VIL1    P00 to P07, P10 to P17, P22 to P27,  Normal input buffer   0             0.2VDD  V

                               P30 to P35, P40 to P47, P50 to P57,

                               P70 to P77, P125 to P127, P130,

                               P137

                       VIL2    P03, P05, P06, P16, P17, P34, P43,   TTL input buffer      0             0.8     V

                               P44, P46, P47, P53, P55              4.0 V ≤ VDD ≤ 5.5  V

                                                                    TTL input buffer      0             0.5     V

                                                                    3.3 V ≤ VDD < 4.0  V

                                                                    TTL input buffer      0             0.32    V

                                                                    2.4 V ≤ VDD < 3.3  V

                       VIL3    P20, P21                                                   0             0.3VDD  V

                       VIL4    P60, P61                                                   0             0.3VDD  V

                       VIL5    P121 to P124, P137, EXCLK, EXCLKS,   RESET                 0             0.2VDD  V

Caution         The maximum value of VIH of pins P00, P04 to P07, P16, P17, P35, P42 to P44, P46, P47, P53 to P56,

                and P130 is VDD, even in the N-ch open-drain mode.

Remark          Unless specified otherwise, the characteristics of alternate-function pins are the same as those of the port

                pins.

R01DS0168EJ0210              Rev.2.10                                                                   Page 78 of 123

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RL78/L13               3.    ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

(TA = −40 to +105°C, 2.4       V ≤ VDD ≤ 5.5 V, VSS = 0 V)

     Parameter         Symbol               Conditions                                        MIN.       TYP.  MAX.  Unit

Output voltage,        VOH1    P00 to P07, P10 to P17, P22 to P27,  4.0   V  ≤ VDD ≤ 5.5  V,  VDD − 0.7              V

high                           P30 to P35, P40 to P47, P50 to P57,  IOH1  =  −3.0 mA

                               P70 to P77, P125 to P127, P130       2.7   V  ≤ VDD ≤ 5.5  V,  VDD − 0.6              V

                                                                    IOH1  =  −2.0 mA

                                                                    2.4   V  ≤ VDD ≤ 5.5  V,  VDD − 0.5              V

                                                                    IOH1  =  −1.5 mA

                       VOH2    P20 and P21                          2.4   V  ≤ VDD ≤ 5.5  V,  VDD − 0.5              V

                                                                    IOH2  =  −100 μ A

Output voltage,        VOL1    P00 to P07, P10 to P17, P22 to P27,  4.0   V  ≤ VDD ≤ 5.5  V,                   0.7   V

low                            P30 to P35, P40 to P47, P50 to P57,  IOL1  =  8.5 mA

                               P70 to P77, P125 to P127, P130       2.7   V  ≤ VDD ≤ 5.5  V,                   0.6   V

                                                                    IOL1  =  3.0 mA

                                                                    2.7   V  ≤ VDD ≤ 5.5  V,                   0.4   V

                                                                    IOL1  =  1.5 mA

                                                                    2.4   V  ≤ VDD ≤ 5.5  V,                   0.4   V

                                                                    IOL1  =  0.6 mA

                       VOL2    P20 and P21                          2.4   V  ≤ VDD ≤ 5.5  V,                   0.4   V

                                                                    IOL2  =  400 μA

                       VOL3    P60 and P61                          4.0   V  ≤ VDD ≤ 5.5  V,                   2.0   V

                                                                    IOL3  =  15.0 mA

                                                                    4.0   V  ≤ VDD ≤ 5.5  V,                   0.4   V

                                                                    IOL3  =  5.0 mA

                                                                    2.7   V  ≤ VDD ≤ 5.5  V,                   0.4   V

                                                                    IOL3  =  3.0 mA

                                                                    2.4   V  ≤ VDD ≤ 5.5  V,                   0.4   V

                                                                    IOL3  =  2.0 mA

Caution         P00, P04 to P07, P16, P17, P35, P42 to P44, P46, P47, P53 to P56, and P130 do not output high level in

                N-ch open-drain mode.

Remark          Unless specified otherwise, the characteristics of alternate-function pins are the same as those of the port

                pins.

R01DS0168EJ0210        Rev.2.10                                                                                Page 79 of 123

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RL78/L13              3.     ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

(TA = −40 to     +105°C, 2.4  V ≤ VDD ≤ 5.5 V, VSS = 0 V)

Parameter             Symbol                           Conditions                          MIN.       TYP.      MAX.       Unit

Input leakage         ILIH1   P00 to P07, P10 to P17,          VI  =  VDD                                       1          μA

current, high                 P22 to P27, P30 to P35,

                              P40 to P47, P50 to P57,

                              P70 to P77, P125 to P127, P130,

                              P137

                      ILIH2   P20 and P21, RESET               VI  =  VDD                                       1          μA

                      ILIH3   P121 to P124                     VI  =  VDD  In input port                        1          μA

                              (X1, X2, XT1, XT2, EXCLK,                    mode and

                              EXCLKS)                                      when external

                                                                           clock is input

                                                                           Resonator                            10         μA

                                                                           connected

Input leakage         ILIL1   P00 to P07, P10 to P17,          VI  =  VSS                                       −1         μA

current, low                  P22 to P27, P30 to P35,

                              P40 to P47, P50 to P57,

                              P70 to P77, P125 to P127, P130,

                              P137

                      ILIL2   P20 and P21, RESET               VI  =  VSS                                       −1         μA

                      ILIL3   P121 to P124                     VI  =  VSS  In input port                        −1         μA

                              (X1, X2, XT1, XT2, EXCLK,                    mode and

                              EXCLKS)                                      when external

                                                                           clock is input

                                                                           Resonator                            −10        μA

                                                                           connected

On-chip pull-up       RU1     P00 to P07, P10 to P17,          VI  =  VSS                  10         20        100        kΩ

resistance                    P22 to P27, P30 to P35,

                              P45 to P47, P50 to P57,

                              P70 to P77, P125 to P127,

                              P130

                      RU2     P40 to P44                       VI  =  VSS                  10         20        100        kΩ

Remark         Unless specified otherwise, the characteristics of alternate-function pins  are   the  same  as  those  of  the port

               pins.

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RL78/L13                  3.  ELECTRICAL SPECIFICATIONS                      (G: INDUSTRIAL APPLICATIONS TA =             −40 to  +105°C)

3.3.2    Supply current characteristics

(TA = −40 to +105°C, 2.4 V ≤ VDD ≤ 5.5 V, VSS = 0 V)                                                                              (1/2)

Parameter     Symbol                                            Conditions                                    MIN.  TYP.  MAX.    Unit

Supply        IDD1Note 1  Operating        HS (high-    fHOCO = 48 MHzNote   Basic      VDD  =  5.0  V              2.0           mA

current                   mode             speed main)  3,                   operation  VDD  =  3.0  V              2.0           mA

                                           modeNote 5   fIH = 24 MHzNote 3   Normal     VDD  =  5.0  V              3.8   7.0     mA

                                                                             operation  VDD  =  3.0  V              3.8   7.0     mA

                                                        fHOCO = 24 MHzNote   Basic      VDD  =  5.0  V              1.7           mA

                                                        3,                   operation  VDD  =  3.0  V              1.7           mA

                                                        fIH = 24 MHzNote 3   Normal     VDD  =  5.0  V              3.6   6.5     mA

                                                                             operation  VDD  =  3.0  V              3.6   6.5     mA

                                                        fHOCO = 16 MHzNote   Normal     VDD  =  5.0  V              2.7   5.0     mA

                                                        3,                   operation  VDD  =  3.0  V              2.7   5.0     mA

                                                        fIH = 16 MHzNote 3

                                           HS (high-    fMX = 20 MHzNote 2,  Normal     Square wave input           3.0   5.4     mA

                                           speed main)  VDD = 5.0 V          operation  Resonator connection        3.2   5.6     mA

                                           modeNote 5   fMX = 20 MHzNote 2,  Normal     Square wave input           2.9   5.4     mA

                                                        VDD = 3.0 V          operation  Resonator connection        3.2   5.6     mA

                                                        fMX = 10 MHzNote 2,  Normal     Square wave input           1.9   3.2     mA

                                                        VDD = 5.0 V          operation  Resonator connection        1.9   3.2     mA

                                                        fMX = 10 MHzNote 2,  Normal     Square wave input           1.9   3.2     mA

                                                        VDD = 3.0 V          operation  Resonator connection        1.9   3.2     mA

                                           Subsystem    fSUB =               Normal     Square wave input           4.0   5.4     μA

                                           clock        32.768 kHzNote 4,    operation  Resonator connection        4.3   5.4     μA

                                           operation    TA = −40°C

                                                        fSUB =               Normal     Square wave input           4.0   5.4     μA

                                                        32.768 kHz Note 4,   operation  Resonator connection        4.3   5.4     μA

                                                        TA = +25°C

                                                        fSUB =               Normal     Square wave input           4.1   7.1     μA

                                                        32.768 kHzNote 4,    operation  Resonator connection        4.4   7.1     μA

                                                        TA = +50°C

                                                        fSUB =               Normal     Square wave input           4.3   8.7     μA

                                                        32.768 kHzNote 4,    operation  Resonator connection        4.7   8.7     μA

                                                        TA = +70°C

                                                        fSUB =               Normal     Square wave input           4.7   12.0    μA

                                                        32.768 kHzNote 4,    operation  Resonator connection        5.2   12.0    μA

                                                        TA = +85°C

                                                        fSUB =               Normal     Square wave input           6.4   35.0    μA

                                                        32.768 kHzNote 4,    operation  Resonator connection        6.6   35.0    μA

                                                        TA = +105°C

(Notes   and  Remarks         are  listed  on the next  page.)

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RL78/L13               3.  ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

Notes  1.  Total current flowing into VDD, including the input leakage current flowing when the level of the input pin is fixed

           to VDD or VSS.  The values below the MAX. column include the peripheral operation current.        However, not

           including the current flowing into the LCD controller/driver, A/D converter, LVD circuit, comparator, I/O port, on-

           chip pull-up/pull-down resistors, and the current flowing during data flash rewrite.

       2.  When high-speed on-chip oscillator and subsystem clock are stopped.

       3.  When high-speed system clock and subsystem clock are stopped.

       4.  When high-speed on-chip oscillator and high-speed system clock are stopped.           When setting ultra-low power

           consumption oscillation (AMPHS1 = 1).  The current flowing into the LCD controller/driver, 16-bit timer KB20,

           real-time clock 2, 12-bit interval timer, and watchdog timer is not included.

       5.  Relationship between operation voltage width, operation frequency of CPU and operation mode is as below.

               HS (high-speed main) mode: 2.7 V ≤ VDD ≤ 5.5 V@1 MHz to 24 MHz

                                   2.4 V ≤ VDD ≤ 5.5 V@1 MHz to 16 MHz

Remarks 1.     fMX:    High-speed system clock frequency (X1 clock oscillation frequency or external   main  system              clock

                       frequency)

           2.  fHOCO:  High-speed on-chip oscillator clock frequency (48 MHz max.)

           3.  fIH:    High-speed on-chip oscillator clock frequency (24 MHz max.)

           4.  fSUB:   Subsystem clock frequency (XT1 clock oscillation frequency)

           5.  Except subsystem clock operation, temperature condition of the TYP. value is TA = 25°C

R01DS0168EJ0210        Rev.2.10                                                                        Page 82 of 123

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RL78/L13                    3.  ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA =                            −40 to  +105°C)

(TA = −40 to +105°C, 2.4          V     ≤   VDD ≤ 5.5 V,  VSS = 0 V)                                                          (2/2)

Parameter       Symbol                                          Conditions                                MIN.  TYP.  MAX.    Unit

Supply          IDD2Note 2  HALT            HS (high-     fHOCO = 48 MHzNote 4,     VDD = 5.0 V                 0.71  2.55    mA

current Note 1              mode            speed main)   fIH = 24 MHzNote 4        VDD = 3.0 V                 0.71  2.55    mA

                                            modeNote 7

                                                          fHOCO = 24 MHzNote 4,     VDD = 5.0 V                 0.49  1.95    mA

                                                          fIH = 24 MHzNote 4        VDD = 3.0 V                 0.49  1.95    mA

                                                          fHOCO = 16 MHzNote 4,     VDD = 5.0 V                 0.43  1.50    mA

                                                          fIH = 16 MHzNote 4        VDD = 3.0 V                 0.43  1.50    mA

                                            HS (high-     fMX = 20 MHzNote 3,       Square wave input           0.31  1.76    mA

                                            speed main)   VDD = 5.0 V               Resonator connection        0.48  1.92    mA

                                            modeNote 7

                                                          fMX = 20 MHzNote 3,       Square wave input           0.29  1.76    mA

                                                          VDD = 3.0 V               Resonator connection        0.48  1.92    mA

                                                          fMX = 10 MHzNote 3,       Square wave input           0.20  0.96    mA

                                                          VDD = 5.0 V               Resonator connection        0.28  1.07    mA

                                                          fMX = 10 MHzNote 3,       Square wave input           0.19  0.96    mA

                                                          VDD = 3.0 V               Resonator connection        0.28  1.07    mA

                                            Subsystem     fSUB = 32.768 kHzNote 5,  Square wave input           0.34  0.62    μA

                                            clock         TA = −40°C                Resonator connection        0.51  0.80    μA

                                            operation     fSUB = 32.768 kHzNote 5,  Square wave input           0.38  0.62    μA

                                                          TA = +25°C                Resonator connection        0.57  0.80    μA

                                                          fSUB = 32.768 kHzNote 5,  Square wave input           0.46  2.30    μA

                                                          TA = +50°C                Resonator connection        0.67  2.49    μA

                                                          fSUB = 32.768 kHzNote 5,  Square wave input           0.65  4.03    μA

                                                          TA = +70°C                Resonator connection        0.91  4.22    μA

                                                          fSUB = 32.768 kHzNote 5,  Square wave input           1.00  8.04    μA

                                                          TA = +85°C                Resonator connection        1.31  8.23    μA

                                                          fSUB = 32.768 kHzNote 5,  Square wave input           3.05  27.00   μA

                                                          TA = +105°C               Resonator connection        3.24  27.00   μA

                IDD3Note 6  STOP            TA = −40°C                                                          0.18  0.52    μA

                            modeNote 8      TA = +25°C                                                          0.24  0.52    μA

                                            TA = +50°C                                                          0.33  2.21    μA

                                            TA = +70°C                                                          0.53  3.94    μA

                                            TA = +85°C                                                          0.93  7.95    μA

                                            TA = +105°C                                                         2.91  25.00   μA

(Notes  and     Remarks         are listed  on the next page.)

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RL78/L13               3.  ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

Notes  1.  Total current flowing into VDD, including the input leakage current flowing when the level of the input pin is fixed

           to VDD or VSS.  The values below the MAX. column include the peripheral operation current.  However, not

           including the current flowing into the LCD controller/driver, A/D converter, LVD circuit, comparator, I/O port, on-

           chip pull-up/pull-down resistors, and the current flowing during data flash rewrite.

       2.  During HALT instruction execution by flash memory.

       3.  When high-speed on-chip oscillator and subsystem clock are stopped.

       4.  When high-speed system clock and subsystem clock are stopped.

       5.  When high-speed on-chip oscillator and high-speed system clock are stopped.

           When RTCLPC = 1 and setting ultra-low current consumption (AMPHS1 = 1).               The current flowing into the real-

           time clock 2 is included.  The current flowing into the clock output/buzzer output, 12-bit interval timer, and

           watchdog timer is not included.

       6.  The current flowing into the real-time clock 2, clock output/buzzer output, 12-bit interval timer, and watchdog

           timer is not included.

       7.  Relationship between operation voltage width, operation frequency of CPU and operation mode is as below.

               HS (high-speed main) mode: 2.7 V ≤ VDD ≤ 5.5 V@1 MHz to 24 MHz

                                            2.4 V ≤ VDD ≤ 5.5 V@1 MHz to 16 MHz

       8.  Regarding the value for current to operate the subsystem clock in STOP mode, refer to that in HALT mode.

Remarks 1.     fMX:    High-speed system clock frequency (X1 clock oscillation frequency or external main system clock

                       frequency)

           2.  fHOCO:  High-speed on-chip oscillator clock frequency (48 MHz max.)

           3.  fIH:    High-speed on-chip oscillator clock frequency (24 MHz max.)

           4.  fSUB:   Subsystem clock frequency (XT1 clock oscillation frequency)

           5.  Except subsystem clock operation and STOP mode, temperature condition of the TYP. value is TA = 25°C

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RL78/L13               3.  ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA =                                    −40 to  +105°C)

(TA = −40 to +105°C, 2.4 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

Parameter              Symbol                                    Conditions                                  MIN.  TYP.  MAX.    Unit

Low-speed on-      IFILNote 1                                                                                      0.20          μA

chip oscillator

operating current

RTC2 operating     IRTCNotes 1, 2, 3        fSUB = 32.768 kHz                                                      0.02          μA

current

12-bit interval    ITMKANotes 1, 2, 4                                                                              0.04          μA

timer operating

current

Watchdog timer     IWDTNotes 1, 2, 5        fIL = 15 kHz                                                           0.22          μA

operating current

A/D converter      IADCNotes 1, 6           When conversion      Normal mode, AVREFP = VDD = 5.0 V                 1.3   1.7     mA

operating current                           at maximum speed     Low voltage mode, AVREFP = VDD = 3.0     V        0.5   0.7     mA

A/D converter      IADREFNote 1                                                                                    75.0          μA

reference

voltage current

Temperature        ITMPSNote 1                                                                                     75.0          μA

sensor operating

current

LVD operating      ILVDNotes 1, 7                                                                                  0.08          μA

current

Comparator         ICMPNotes 1, 11          VDD = 5.0 V,         Window mode                                       12.5          μA

operating current                           Regulator output     Comparator high-speed mode                        6.5           μA

                                            voltage = 2.1 V      Comparator low-speed mode                         1.7           μA

                                            VDD = 5.0 V,         Window mode                                       8.0           μA

                                            Regulator output     Comparator high-speed mode                        4.0           μA

                                            voltage = 1.8 V      Comparator low-speed mode                         1.3           μA

Self-              IFSPNotes 1, 9                                                                                  2.00  12.20   mA

programming

operating current

BGO operating      IBGONotes 1, 8                                                                                  2.00  12.20   mA

current

SNOOZE             ISNOZNote 1              ADC operation        While the mode is shiftingNote 10                 0.50  0.60    mA

operating current                                                During A/D conversion, in low voltage             1.20  1.44    mA

                                                                 mode, AVREFP = VDD = 3.0 V

                                            CSI/UART operation                                                     0.70  0.84    mA

LCD operating      ILCD1Notes      1,  12,  External resistance  fLCD = fSUB  1/3 bias,      VDD = 5.0 V,          0.04  0.20.   μA

current            13                       division method      LCD clock    four time      VL4 = 5.0 V

                                                                 = 128 Hz     slices

                   ILCD2Note   1,  12       Internal voltage     fLCD = fSUB  1/3 bias,      VDD = 3.0 V,          0.85  2.20    μA

                                            boosting method      LCD clock    four time      VL4 = 3.0 V

                                                                 = 128 Hz     slices         (VLCD = 04H)

                                                                                             VDD = 5.0 V,          1.55  3.70    μA

                                                                                             VL4 = 5.1 V

                                                                                             (VLCD = 12H)

                   ILCD3Note   1,  12       Capacitor split      fLCD = fSUB  1/3 bias,      VDD = 3.0 V,          0.20  0.50    μA

                                            method               LCD clock    four time      VL4 = 3.0 V

                                                                 = 128 Hz     slices

(Notes and Remarks are listed on the next page.)

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RL78/L13                  3.   ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

Notes  1.   Current flowing to VDD.

       2.   When high speed on-chip oscillator and high-speed system clock are stopped.

       3.   Current flowing only to the real-time clock 2 (excluding the operating current of the low-speed on-chip oscillator

            and the XT1 oscillator).         The value of the current for the RL78 microcontrollers is the sum of the values of either

            IDD1 or IDD2, and IRTC, when the real-time clock 2 operates in operation mode or HALT mode.                             When the low-

            speed      on-chip     oscillator  is   selected,  IFIL   should  be  added.     IDD2  subsystem   clock       operation  includes  the

            operational current of real-time clock 2.

       4.   Current       flowing  only  to    the  12-bit  interval  timer   (excluding  the  operating  current      of  the  low-speed  on-chip

            oscillator and the XT1 oscillator).             The value of the current for the RL78 microcontrollers is the sum of the

            values of either IDD1 or IDD2, and ITMKA, when the 12-bit interval timer operates in operation mode or HALT mode.

            When the low-speed on-chip oscillator is selected, IFIL should be added.

       5.   Current flowing only to the watchdog timer (including the operating current of the low-speed on-chip oscillator).

            The current value of the RL78 microcontrollers is the sum of IDD1, IDD2 or IDD3 and IWDT when the watchdog timer

            operates.

       6.   Current flowing only to the A/D converter.                The current value of the RL78 microcontrollers is the sum of IDD1 or

            IDD2 and IADC when the A/D converter operates in an operation mode or the HALT mode.

       7.   Current flowing only to the LVD circuit.           The current value of the RL78 microcontrollers is the sum of IDD1, IDD2 or

            IDD3 and ILVD when the LVD circuit operates.

       8.   Current flowing only during data flash rewrite.

       9.   Current flowing only during self programming.

       10.  For shift time to the SNOOZE mode, see 21.3.3                    SNOOZE mode in the RL78/L13 User’s Manual.

       11. Current flowing only to the comparator circuit.                 The current value of the RL78 microcontrollers is the sum of

            IDD1, IDD2 or IDD3 and ICMP when the comparator circuit operates.

       12. Current flowing only to the LCD controller/driver.                 The value of the current for the RL78 microcontrollers is the

            sum       of  the  supply    current    (IDD1  or  IDD2)  and  LCD    operating  current  (ILCD1,  ILCD2,  or  ILCD3),  when   the  LCD

            controller/driver operates in operation mode or HALT mode.                       However, not including the current flowing into

            the LCD panel.         Conditions of the TYP. value and MAX. value are as follows.

            • Setting 20 pins as the segment function and blinking all

            • Selecting fSUB for system clock when LCD clock = 128 Hz (LCDC0 = 07H)

            • Setting four time slices and 1/3 bias

       13. Not including the current flowing into the external division resistor when using the external resistance division

            method.

Remarks 1.      fIL:      Low-speed on-chip oscillator clock frequency

            2.  fSUB:     Subsystem clock frequency (XT1 clock oscillation frequency)

            3.  fCLK:     CPU/peripheral hardware clock frequency

            4.  The temperature condition for the TYP. value is TA = 25°C.

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RL78/L13                3.   ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA                                   =  −40 to  +105°C)

3.4    AC Characteristics

(TA = −40 to +105°C, 2.4 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

           Parameter              Symbol                            Conditions                           MIN.     TYP.     MAX.    Unit

Instruction cycle (minimum      TCY            Main system     HS (high-speed   2.7  V ≤ VDD  ≤  5.5  V  0.0417            1       μs

instruction execution time)                    clock (fMAIN)   main) mode       2.4  V ≤ VDD  <  2.7  V  0.0625            1       μs

                                               operation

                                               Subsystem clock (fSUB)           2.4  V ≤ VDD  ≤  5.5  V  28.5     30.5     31.3    μs

                                               operation

                                               In the self     HS (high-speed   2.7  V ≤ VDD  ≤  5.5  V  0.0417            1       μs

                                               programming     main) mode       2.4  V ≤ VDD  <  2.7  V  0.0625            1       μs

                                               mode

External system clock           fEX            2.7 V ≤ VDD ≤ 5.5 V                                       1.0               20.0    MHz

frequency                                      2.4 V ≤ VDD < 2.7 V                                       1.0               16.0    MHz

                                fEXS                                                                     32                35      kHz

External system clock input     tEXH, tEXL     2.7 V ≤ VDD ≤ 5.5 V                                       24                        ns

high-level width, low-level                    2.4 V ≤ VDD < 2.7 V                                       30                        ns

width                           tEXHS, tEXLS                                                             13.7                      μs

TI00 to TI07 input high-level   tTIH, tTIL                                                               1/fMCK+                   ns

width, low-level width                                                                                   10

TO00 to TO07, TKBO00Note,       fTO            HS (high-speed main)    4.0 V ≤  VDD  ≤ 5.5 V                               12      MHz

TKBO01-0 to TKBO01-2Note                       mode                    2.7 V ≤  VDD  < 4.0 V                               8       MHz

output frequency                                                       2.4 V ≤  VDD  < 2.7 V                               4       MHz

PCLBUZ0, PCLBUZ1 output         fPCL           HS (high-speed main)    4.0 V ≤  VDD  ≤ 5.5 V                               16      MHz

frequency                                      mode                    2.7 V ≤  VDD  < 4.0 V                               8       MHz

                                                                       2.4 V ≤  VDD  < 2.7 V                               4       MHz

Interrupt input high-level      tINTH,  tINTL  INTP0 to INTP7          2.4 V ≤  VDD  ≤ 5.5 V             1                         μs

width, low-level width

Key interrupt input high-level  tKRH, tKRL     KR0 to KR7              2.4 V ≤  VDD  ≤ 5.5 V             250                       ns

width, low-level width

IH-PWM output restart input     tIHR           INTP0 to INTP7                                            2                         fCLK

high-level width

TMKB2 forced output stop        tIHR           INTP0 to INTP2                                            2                         fCLK

input high-level width

RESET low-level width           tRSL                                                                     10                        μs

(Note and Remark are listed on the next page.)

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Aug 12, 2016
RL78/L13                              3.  ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA =                                      −40  to  +105°C)

Note  Specification under conditions where the duty factor is 50%.

Remark                     fMCK: Timer array unit operation clock frequency

                           (Operation clock to be set by the CKSmn0, CKSmn1 bits of timer mode register              mn  (TMRmn)

                           m: Unit number (m = 0), n: Channel number (n = 0 to 7))

Minimum Instruction Execution Time during Main System Clock Operation

                                                          TCY vs VDD (HS (high-speed main) mode)

                           10

                           1.0

      Cycle time TCY [s]                                                                   When the high-speed on-chip oscillator clock  is   selected

                                                                                            During self programming

                                                                                            When high-speed system clock is selected

                           0.1

                           0.0625

                           0.05

                           0.0417

                           0.01

                                   0      1.0  2.0   3.0      4.0      5.0 5.5 6.0

                                                2.4  2.7

                                               Supply voltage VDD [V]

AC Timing Test Points

                                                     VIH/VOH                 Test   points  VIH/VOH

                                                     VIL/VOL                                VIL/VOL

External System Clock Timing

                                                                                    1/fEX/

                                                                                    1/fEXS

                                                                       tEXL/                tEXH/

                                                                       tEXLS                tEXHS

                                      EXCLK/EXCLKS

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RL78/L13         3.  ELECTRICAL         SPECIFICATIONS  (G:   INDUSTRIAL   APPLICATIONS  TA  =  −40 to +105°C)

TI/TO Timing

                                                        tTIL                      tTIH

                     TI00 to TI07

                                                                    1/fTO

          TO00 to TO07, TKBO00,

              TKBO01-0, TKBO01-1,

                     TKBO01-2

Interrupt Request Input Timing

                                        tINTL                              tINTH

              INTP0 to INTP7

Key Interrupt Input Timing

                                                              tKR

                            KR0 to KR7

RESET Input Timing

                                                              tRSL

                              RESET

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RL78/L13           3.  ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

3.5    Peripheral Functions Characteristics

AC Timing Test Points

                               VIH/VOH                      Test points                VIH/VOH

                               VIL/VOL                                                 VIL/VOL

3.5.1  Serial array unit

(1)   During communication at same potential (UART mode)

      (TA = −40 to +105°C, 2.4 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

       Parameter       Symbol                               Conditions                          HS (high-speed main) Mode   Unit

                                                                                                    MIN.  MAX.

Transfer rateNote                                                                                         fMCK/12           bps

                               Theoretical value of the maximum          transfer      rate               2.0               Mbps

                               fCLK = 24 MHz, fMCK = fCLK

     Note  Transfer rate in the SNOOZE mode is 4800 bps only.

     Caution   Select the normal input buffer for the RxDq pin and the normal output mode for             the      TxDq     pin   by

               using port input mode register g (PIMg) and port output mode register g (POMg).

                   UART mode connection diagram (during communication at same potential)

                                                TxDq                              Rx

                               RL78                                                    User device

                               microcontroller

                                        RxDq                                      Tx

                   UART mode bit width (during communication at same potential) (reference)

                                                                 1/Transfer rate

                                                            High-/Low-bit width

                                                            Baud rate error tolerance

TxDq

RxDq

Remarks    1.      q: UART number (q = 0 to 3), g: PIM and POM number (g = 0, 1, 3)

           2.      fMCK: Serial array unit operation clock frequency

                   (Operation clock to be set by the CKSmn bit of serial mode register mn (SMRmn).        m: Unit  number,

                   n: Channel number (mn = 00 to 03, 10 to 13))

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RL78/L13          3.      ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

(2)  During communication         at  same potential (CSI mode) (master         mode,  SCKp... internal clock output)

     (TA = −40 to +105°C, 2.4     V   ≤ VDD ≤ 5.5 V, VSS = 0 V)

              Parameter               Symbol                        Conditions         HS (high-speed  main) Mode       Unit

                                                                                       MIN.            MAX.

SCKp cycle time                       tKCY1         2.7  V  ≤  VDD  ≤  5.5  V          334Note 1                        ns

                                                    2.4  V  ≤  VDD  ≤  5.5  V          500Note 1                        ns

SCKp high-/low-level width            tKH1,         4.0  V  ≤  VDD  ≤  5.5  V          tKCY1/2 − 24                     ns

                                      tKL1          2.7  V  ≤  VDD  ≤  5.5  V          tKCY1/2 − 36                     ns

                                                    2.4  V  ≤  VDD  ≤  5.5  V          tKCY1/2 − 76                     ns

SIp setup time (to SCKp↑)Note 2       tSIK1         4.0  V  ≤  VDD  ≤  5.5  V          66                               ns

                                                    2.7  V  ≤  VDD  ≤  5.5  V          66                               ns

                                                    2.4  V  ≤  VDD  ≤  5.5  V          113                              ns

SIp hold time (from SCKp↑)Note 3      tKSI1                                            38                               ns

Delay time from SCKp↓ to              tKSO1         C = 30 pFNote      5                               50               ns

SOp outputNote 4

Notes 1.  The value must also be equal to or more than 4/fCLK.

     2.   When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.                    The SIp setup time becomes “to SCKp↓”

          when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

     3.   When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.                    The SIp hold time becomes “from SCKp↓”

          when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

     4.   When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.                    The delay time to SOp output becomes

          “from SCKp↑” when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

     5.   C is the load capacitance of the SCKp and SOp output lines.

Caution   Select the normal input buffer for the SIp pin and the normal output mode for the SOp pin and SCKp pin

          by using port input mode register g (PIMg) and port output mode register g (POMg).

Remarks   1.      p: CSI number (p = 00, 10), m: Unit number (m = 0), n: Channel number (n = 0, 2),

                  g: PIM and POM numbers (g = 0, 1)

          2.      fMCK: Serial array unit operation clock frequency

                  (Operation clock to be set by the CKSmn bit of serial mode register mn (SMRmn).      m: Unit number,

                  n: Channel number (mn = 00, 02))

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RL78/L13               3.   ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

(3)  During communication at same potential (CSI mode) (slave mode, SCKp... external clock input)

     (TA = −40 to +105°C, 2.4 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

         Parameter          Symbol                        Conditions               HS (high-speed main) Mode           Unit

                                                                                   MIN.              MAX.

SCKp cycle timeNote 5       tKCY2        4.0 V ≤ VDD ≤ 5.5 V  fMCK > 20 MHz        16/fMCK                             ns

                                                              fMCK ≤ 20 MHz        12/fMCK                             ns

                                         2.7 V ≤ VDD ≤ 5.5 V  fMCK > 16 MHz        16/fMCK                             ns

                                                              fMCK ≤ 16 MHz        12/fMCK                             ns

                                         2.4 V ≤ VDD ≤ 5.5 V                       12/fMCK and 1000                    ns

SCKp high-/low-level width  tKH2,  tKL2  4.0 V ≤ VDD ≤ 5.5 V                       tKCY2/2−14                          ns

                                         2.7 V ≤ VDD ≤ 5.5 V                       tKCY2/2−16                          ns

                                         2.4 V ≤ VDD ≤ 5.5 V                       tKCY2/2−36                          ns

SIp setup time              tSIK2        2.7 V ≤ VDD ≤ 5.5 V                       1/fMCK+40                           ns

(to SCKp↑)Note 1                         2.4 V ≤ VDD ≤ 5.5 V                       1/fMCK+60                           ns

SIp hold time               tKSI2                                                  1/fMCK+62                           ns

(from SCKp↑)Note 2

Delay time from SCKp↓ to    tKSO2        C = 30 pFNote 4      2.7 V ≤ VDD ≤ 5.5 V                    2/fMCK+66         ns

SOp outputNote 3                                              2.4 V ≤ VDD ≤ 5.5 V                    2/fMCK+113        ns

Notes  1.  When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.               The SIp setup time becomes “to SCKp↓”

           when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

       2.  When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.               The SIp hold time becomes “from SCKp↓”

           when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

       3.  When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.               The delay time to SOp output becomes

           “from SCKp↑” when DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.

       4.  C is the load capacitance of the SOp output lines.

       5.  Transfer rate in SNOOZE mode: MAX. 1 Mbps

Caution    Select the normal input buffer for the SIp pin and SCKp pin and the normal output mode for the              SOp pin

           by using port input mode register g (PIMg) and port output mode register g (POMg).

Remarks    1.     p: CSI number (p = 00, 10), m: Unit number (m = 0), n: Channel number (n = 0, 2),

                  g: PIM number (g = 0, 1)

           2.     fMCK: Serial array unit operation clock frequency

                  (Operation clock to be set by the CKSmn bit of serial mode register mn (SMRmn).             m: Unit  number,

                  n: Channel number (mn = 00, 02))

R01DS0168EJ0210        Rev.2.10                                                                                  Page 92 of 123

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RL78/L13         3.  ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA                          =  −40 to  +105°C)

                     CSI mode connection diagram (during communication at same potential)

                                            SCKp                                 SCK

                           RL78             SIp                                  SO       User device

                           microcontroller

                                            SOp                                  SI

                     CSI mode serial transfer timing (during communication at same potential)

                     (When DAPmn = 0 and CKPmn = 0, or DAPmn = 1 and CKPmn = 1.)

                                                                       tKCY1, 2

                                                    tKL1, 2                      tKH1, 2

                     SCKp

                                                             tSIK1, 2  tKSI1, 2

                     SIp                                     Input data

                                          tKSO1, 2

                     SOp                                               Output data

                     CSI mode serial transfer timing (during communication at same potential)

                     (When DAPmn = 0 and CKPmn = 1, or DAPmn = 1 and CKPmn = 0.)

                                                                       tKCY1, 2

                                                    tKH1, 2                      tKL1, 2

                     SCKp

                                                             tSIK1, 2  tKSI1, 2

                     SIp                                     Input data

                                          tKSO1, 2

                     SOp                                               Output data

Remarks 1.    p: CSI number (p = 00, 10)

          2.  m: Unit number, n: Channel number (mn = 00, 02)

R01DS0168EJ0210  Rev.2.10                                                                                 Page    93 of 123

Aug 12, 2016
RL78/L13              3.   ELECTRICAL SPECIFICATIONS (G: INDUSTRIAL APPLICATIONS TA = −40 to +105°C)

(4)  During communication at same potential (simplified I2C mode)

     (TA = −40 to +105°C, 2.4 V ≤ VDD ≤ 5.5 V, VSS = 0 V)

           Parameter            Symbol                     Conditions                      HS (high-speed  main) Mode  Unit

                                                                                           MIN.            MAX.

SCLr clock frequency            fSCL       2.7 V ≤ VDD ≤ 5.5 V,                                            400Note 1   kHz

                                           Cb = 50 pF, Rb = 2.7 kΩ

                 &nbs