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PSD834F4V-90

器件型号:PSD834F4V-90
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V

PSD834F4V-90器件文档内容

                           PSD813F2, PSD833F2
           PSD834F2, PSD853F2, PSD854F2

                   Flash In-System Programmable (ISP)
                             Peripherals for 8-bit MCUs, 5V

                                                                                           PRELIMINARY DATA

FEATURES SUMMARY                                    Figure 1. Packages

FLASH IN-SYSTEM PROGRAMMABLE (ISP)                                               PQFP52 (M)
     PERIPHERAL FOR 8-BIT MCUS
                                                                                  PLCC52 (J)
DUAL BANK FLASH MEMORIES
                                                                                  TQFP64 (U)
      UP TO 2 Mbit OF PRIMARY FLASH
          MEMORY (8 Uniform Sectors, 32K x8)         HIGH ENDURANCE:
                                                          100,000 Erase/WRITE Cycles of Flash
      UP TO 256 Kbit SECONDARY FLASH                         Memory
          MEMORY (4 Uniform Sectors)                      1,000 Erase/WRITE Cycles of PLD
                                                          15 Year Data Retention
      Concurrent operation: READ from one
          memory while erasing and writing the       5V10% SINGLE SUPPLY VOLTAGE
          other                                      STANDBY CURRENT AS LOW AS 50A

UP TO 256 Kbit BATTERY-BACKED SRAM

27 RECONFIGURABLE I/O PORTS

ENHANCED JTAG SERIAL PORT

PLD WITH MACROCELLS

      Over 3000 Gates of PLD: CPLD and
          DPLD

      CPLD with 16 Output Macrocells (OMCs)
          and 24 Input Macrocells (IMCs)

      DPLD - user defined internal chip select
          decoding

27 INDIVIDUALLY CONFIGURABLE I/O
     PORT PINS

     The can be used for the following functions:

      MCU I/Os

      PLD I/Os

      Latched MCU address output

      Special function I/Os.

      16 of the I/O ports may be configured as
          open-drain outputs.

IN-SYSTEM PROGRAMMING (ISP) WITH
     JTAG

      Built-in JTAG compliant serial port allows
          full-chip In-System Programmability

      Efficient manufacturing allow easy
          product testing and programming

      Use low cost FlashLINK cable with PC

PAGE REGISTER

      Internal page register that can be used to
          expand the microcontroller address space
          by a factor of 256

PROGRAMMABLE POWER MANAGEMENT

June 2004                                           1/110

This is preliminary information on a new product now in development or undergoing evaluation. Details are subject to change without notice.
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

TABLE OF CONTENTS

FEATURES SUMMARY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

SUMMARY DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

PIN DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

PSD ARCHITECTURAL OVERVIEW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Page Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     PLDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     I/O Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     MCU Bus Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     JTAG Port. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     In-System Programming (ISP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     Power Management Unit (PMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

DEVELOPMENT SYSTEM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

PSD Register Description and Address Offset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

DETAILED OPERATION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
     Memory Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
     Primary Flash Memory and Secondary Flash memory Description . . . . . . . . . . . . . . . . . . . . . 20
     Memory Block Select Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

INSTRUCTIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Power-up Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     READ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Read Memory Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Read Primary Flash Identifier. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Read Memory Sector Protection Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Reading the Erase/Program Status Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Data Polling Flag (DQ7). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Toggle Flag (DQ6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Error Flag (DQ5). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Erase Time-out Flag (DQ3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

PROGRAMMING FLASH MEMORY. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
     Data Polling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
     Data Toggle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
     Unlock Bypass (PSD833F2x, PSD834F2x, PSD853F2x, PSD854F2x) . . . . . . . . . . . . . . . . . . . . 26

ERASING FLASH MEMORY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Flash Bulk Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

2/110
                                            PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

     Flash Sector Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Suspend Sector Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Resume Sector Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

SPECIFIC FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
     Flash Memory Sector Protect. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
     Reset Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
     Reset (RESET) Signal (on the PSD83xF2 and PSD85xF2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

SECTOR SELECT AND SRAM SELECT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
     Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
     Memory Select Configuration for MCUs with Separate Program and Data Spaces . . . . . . . . 30
     Configuration Modes for MCUs with Separate Program and Data Spaces . . . . . . . . . . . . . . . 30

PAGE REGISTER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

PLDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
     The Turbo Bit in PSD. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
     Decode PLD (DPLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
     Complex PLD (CPLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
     Output Macrocell (OMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
     Product Term Allocator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
     Loading and Reading the Output Macrocells (OMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
     The OMC Mask Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
     The Output Enable of the OMC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
     Input Macrocells (IMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

MCU BUS INTERFACE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
     PSD Interface to a Multiplexed 8-Bit Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
     PSD Interface to a Non-Multiplexed 8-Bit Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
     Data Byte Enable Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
     MCU Bus Interface Examples. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
     80C31 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
     80C251 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
     80C51XA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
     68HC11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

I/O PORTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
     General Port Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
     Port Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
     MCU I/O Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
     PLD I/O Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
     Address Out Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
     Address In Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

                                                                                                                                                         3/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

     Data Port Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
     Peripheral I/O Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
     JTAG In-System Programming (ISP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
     Port Configuration Registers (PCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
     Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
     Direction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
     Drive Select Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
     Port Data Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
     Data In. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
     Data Out Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
     OMC Mask Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
     Input Macrocells (IMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
     Enable Out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
     Ports A and B Functionality and Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
     Port C Functionality and Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
     Port D Functionality and Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
     External Chip Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

POWER MANAGEMENT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
     Automatic Power-down (APD) Unit and Power-down Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
     For Users of the HC11 (or compatible) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
     Other Power Saving Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
     PLD Power Management. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
     PSD Chip Select Input (CSI, PD2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
     Input Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
     Input Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

RESET TIMING AND DEVICE STATUS AT RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
     Power-Up Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
     Warm Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
     I/O Pin, Register and PLD Status at Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
     Reset of Flash Memory Erase and Program Cycles (on the PSD834Fx) . . . . . . . . . . . . . . . . . 67

PROGRAMMING IN-CIRCUIT USING THE JTAG SERIAL INTERFACE . . . . . . . . . . . . . . . . . . . . . . 69
     Standard JTAG Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
     JTAG Extensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
     Security and Flash memory Protection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

INITIAL DELIVERY STATE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

AC/DC PARAMETERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

MAXIMUM RATING. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

DC AND AC PARAMETERS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

PACKAGE MECHANICAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

4/110
                                            PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

PART NUMBERING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
APPENDIX A.PQFP52 PIN ASSIGNMENTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
APPENDIX B.PLCC52 PIN ASSIGNMENTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
APPENDIX C.TQFP64 PIN ASSIGNMENTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
REVISION HISTORY. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

                                                                                                                                                         5/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

SUMMARY DESCRIPTION                                      The innovative PSD8XXFX family solves key
                                                         problems faced by designers when managing dis-
The PSD8XXFX family of memory systems for mi-            crete Flash memory devices, such as:
crocontrollers (MCUs) brings In-System-Program-
mability (ISP) to Flash memory and programmable          First-time In-System Programming (ISP)
logic. The result is a simple and flexible solution for
embedded designs. PSD devices combine many                Complex address decoding
of the peripheral functions found in MCU based
applications.                                             Simultaneous read and write to the device.

Table 1 summarizes all the devices in the                The JTAG Serial Interface block allows In-System
PSD834F2, PSD853F2, PSD854F2.                            Programming (ISP), and eliminates the need for
                                                         an external Boot EPROM, or an external program-
The CPLD in the PSD devices features an opti-            mer. To simplify Flash memory updates, program
mized macrocell logic architecture. The PSD mac-         execution is performed from a secondary Flash
rocell was created to address the unique                 memory while the primary Flash memory is being
requirements of embedded system designs. It al-          updated. This solution avoids the complicated
lows direct connection between the system ad-            hardware and software overhead necessary to im-
dress/data bus, and the internal PSD registers, to       plement IAP.
simplify communication between the MCU and
other supporting devices.                                ST makes available a software development tool,
                                                         PSDsoft Express, that generates ANSI-C compli-
The PSD device includes a JTAG Serial Program-           ant code for use with your target MCU. This code
ming interface, to allow In-System Programming           allows you to manipulate the non-volatile memory
(ISP) of the entire device. This feature reduces de-     (NVM) within the PSD. Code examples are also
velopment time, simplifies the manufacturing flow,       provided for:
and dramatically lowers the cost of field upgrades.
Using ST's special Fast-JTAG programming, a de-          Flash memory IAP via the UART of the host
sign can be rapidly programmed into the PSD in as             MCU
little as seven seconds.
                                                          Memory paging to execute code across
                                                              several PSD memory pages

                                                          Loading, reading, and manipulation of PSD
                                                              macrocells by the MCU.

Table 1. Product Range

                Primary Flash    Secondary                               Number of    Serial   Turbo
                               Flash Memory SRAM(2) I/O Ports            Macrocells     ISP    Mode
Part Number(1)  Memory
                                 4 Sectors)                           Input Output    JTAG/
                (8 Sectors)                                                          ISC Port

PSD813F2        1 Mbit         256 Kbit                  16 Kbit  27  24  16         yes       yes

PSD813F3        1 Mbit         none                      16 Kbit  27  24  16         yes       yes

PSD813F4        1 Mbit         256 Kbit                  none     27  24  16         yes       yes

PSD813F5        1 Mbit         none                      none     27  24  16         yes       yes

PSD833F2        1 Mbit         256 Kbit                  64 Kbit  27  24  16         yes       yes

PSD834F2        2 Mbit         256 Kbit                  64 Kbit  27  24  16         yes       yes

PSD853F2        1 Mbit         256 Kbit  256 Kbit 27                  24  16         yes       yes

PSD854F2        2 Mbit         256 Kbit  256 Kbit 27                  24  16         yes       yes

Note: 1. All products support: JTAG serial ISP, MCU parallel ISP, ISP Flash memory, ISP CPLD, Security features, Power Management
             Unit (PMU), Automatic Power-down (APD)

        2. SRAM may be backed up using an external battery.

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                                            PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 2. PQFP52 Connections

        52 PB0
             51 PB1
                  50 PB2
                       49 PB3
                             48 PB4
                                  47 PB5
                                       46 GND
                                             45 PB6
                                                  44 PB7
                                                       43 CNTL1
                                                             42 CNTL2
                                                                  41 RESET
                                                                       40 CNTLO

PD2 1                                                                            39 AD15
PD1 2                                                                            38 AD14
PD0 3                                                                            37 AD13
PC7 4                                                                            36 AD12
PC6 5                                                                            35 AD11
PC5 6                                                                            34 AD10
PC4 7                                                                            33 AD9
VCC 8                                                                            32 AD8
GND 9                                                                            31 VCC
PC3 10                                                                           30 AD7
PC2 11                                                                           29 AD6
PC1 12                                                                           28 AD5
PC0 13                                                                           27 AD4

        PA7 14                                                                                         AI02858
             PA6 15
                  PA5 16
                       PA4 17
                             PA3 18
                                  GND 19
                                       PA2 20
                                             PA1 21
                                                  PA0 22
                                                       AD0 23
                                                             AD1 24
                                                                  AD2 25
                                                                       AD3 26

                                                                                                                7/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 3. PLCC52 Connections

                PB0
                     PB1
                          PB2
                               PB3
                                    PB4
                                         PB5
                                              GND
                                                   PB6
                                                        PB7
                                                             CNTL1
                                                                   CNTL2
                                                                        RESET
                                                                             CNTL0

            8                                                                47
                                                                        48
                                                                   49
                                                             50
                                                        51
                                                   52

                                              1
                                         2
                                    3
                               4
                          5
                    6
                7

       PD2                                                                          46  AD15

       PD1  9                                                                       45  AD14

       PD0  10                                                                      44  AD13

       PC7  11                                                                      43  AD12

       PC6  12                                                                      42  AD11

       PC5  13                                                                      41  AD10

       PC4  14                                                                      40  AD9

       VCC  15                                                                      39  AD8

       GND  16                                                                      38  VCC

       PC3  17                                                                      37  AD7

       PC2  18                                                                      36  AD6

       PC1  19                                                                      35  AD5

       PC0  20                                                                      34  AD4

                21   22   23   24   25   26   27   28   29   30   31   32   33

                PA7  PA6  PA5  PA4  PA3  GND  PA2  PA1  PA0  AD0  AD1  AD2  AD3         AI02857

8/110
                                            PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 4. TQFP64 Connections

        64 NC
             63 NC
                  62 PB0
                       61 PB1
                             60 PB2
                                  59 PB3
                                       58 PB4
                                             57 PB5
                                                  56 GND
                                                       55 GND
                                                             54 PB6
                                                                  53 PB7
                                                                       52 CNTL1
                                                                            51 CNTL2
                                                                                  50 RESET
                                                                                       49 NC

PD2 1                                                                                          48 CNTL0
PD1 2                                                                                          47 AD15
PD0 3                                                                                          46 AD14
PC7 4                                                                                          45 AD13
PC6 5                                                                                          44 AD12
PC5 6                                                                                          43 AD11
VCC 7                                                                                          42 AD10
VCC 8                                                                                          41 AD9
VCC 9                                                                                          40 AD8
GND 10                                                                                         39 VCC
GND 11                                                                                         38 VCC
PC3 12                                                                                         37 AD7
PC2 13                                                                                         36 AD6
PC1 14                                                                                         35 AD5
PC0 15                                                                                         34 AD4
NC 16                                                                                          33 AD3

        NC 17                                                                                    AI09645
             NC 18
                  PA7 19
                       PA6 20
                             PA5 21
                                  PA4 22
                                       PA3 23
                                             GND 24
                                                  GND 25
                                                       PA2 26
                                                             PA1 27
                                                                  PA0 28
                                                                       AD0 29
                                                                            AD1 30
                                                                                  ND 31
                                                                                       AD2 32

                                                                                                          9/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

PIN DESCRIPTION

Table 2. Pin Description (for the PLCC52 package - Note 1)

Pin Name Pin Type                                      Description

                   This is the lower Address/Data port. Connect your MCU address or address/data bus
                   according to the following rules:
                   If your MCU has a multiplexed address/data bus where the data is multiplexed with the
                   lower address bits, connect AD0-AD7 to this port.

                                     If your MCU does not have a multiplexed address/data bus, or you are using an 80C251
ADIO0-7 30-37 I/O in page mode, connect A0-A7 to this port.

                   If you are using an 80C51XA in burst mode, connect A4/D0 through A11/D7 to this port.

                   ALE or AS latches the address. The PSD drives data out only if the READ signal is active
                   and one of the PSD functional blocks was selected. The addresses on this port are
                   passed to the PLDs.

                   This is the upper Address/Data port. Connect your MCU address or address/data bus
                   according to the following rules:
                   If your MCU has a multiplexed address/data bus where the data is multiplexed with the
                   lower address bits, connect A8-A15 to this port.

                   If your MCU does not have a multiplexed address/data bus, connect A8-A15 to this port.

ADIO8-15 39-46 I/O If you are using an 80C251 in page mode, connect AD8-AD15 to this port.

                   If you are using an 80C51XA in burst mode, connect A12/D8 through A19/D15 to this
                   port.

                   ALE or AS latches the address. The PSD drives data out only if the READ signal is active
                   and one of the PSD functional blocks was selected. The addresses on this port are
                   passed to the PLDs.

                   The following control signals can be connected to this port, based on your MCU:
                   WR active Low Write Strobe input.

CNTL0 47    I R_W active High READ/active Low write input.

                   This port is connected to the PLDs. Therefore, these signals can be used in decode and
                   other logic equations.

                   The following control signals can be connected to this port, based on your MCU:
                   RD active Low Read Strobe input.

                   E E clock input.

                   DS active Low Data Strobe input.

CNTL1   50  I

                   PSEN connect PSEN to this port when it is being used as an active Low READ signal.

                   For example, when the 80C251 outputs more than 16 address bits, PSEN is actually the

                   READ signal.

                   This port is connected to the PLDs. Therefore, these signals can be used in decode and
                   other logic equations.

                   This port can be used to input the PSEN (Program Select Enable) signal from any MCU

CNTL2   49  I      that uses this signal for code exclusively. If your MCU does not output a Program Select
                   Enable signal, this port can be used as a generic input. This port is connected to the

                   PLDs.

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                               PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Pin Name Pin Type                                     Description

Reset  48  I       Resets I/O Ports, PLD macrocells and some of the Configuration Registers. Must be Low
                   at Power-up.

                   These pins make up Port A. These port pins are configurable and can have the following
                   functions:
                   MCU I/O write to or read from a standard output or input port.

                   CPLD macrocell (McellAB0-7) outputs.

PA0    29          Inputs to the PLDs.

PA1    28          Latched address outputs (see Table 6).

PA2    27

PA3    25  I/O Address inputs. For example, PA0-3 could be used for A0-A3 when using an 80C51XA in
PA4    24          burst mode.
PA5    23

PA6    22          As the data bus inputs D0-D7 for non-multiplexed address/data bus MCUs.

PA7    21

                   D0/A16-D3/A19 in M37702M2 mode.

                   Peripheral I/O mode.

                   Note: PA0-PA3 can only output CMOS signals with an option for high slew rate. However,
                   PA4-PA7 can be configured as CMOS or Open Drain Outputs.

                   These pins make up Port B. These port pins are configurable and can have the following

                   functions:

PB0    7           MCU I/O write to or read from a standard output or input port.

PB1    6

PB2    5           CPLD macrocell (McellAB0-7 or McellBC0-7) outputs.

PB3    4   I/O Inputs to the PLDs.
PB4    3

PB5    2

PB6    52          Latched address outputs (see Table 6).

PB7    51

                   Note: PB0-PB3 can only output CMOS signals with an option for high slew rate.

                   However, PB4-PB7 can be configured as CMOS or Open Drain Outputs.

                   PC0 pin of Port C. This port pin can be configured to have the following functions:
                   MCU I/O write to or read from a standard output or input port.

                   CPLD macrocell (McellBC0) output.

PC0    20 I/O Input to the PLDs.

                   TMS Input2 for the JTAG Serial Interface.

                   This pin can be configured as a CMOS or Open Drain output.

                   PC1 pin of Port C. This port pin can be configured to have the following functions:
                   MCU I/O write to or read from a standard output or input port.

                   CPLD macrocell (McellBC1) output.

PC1    19 I/O Input to the PLDs.

                   TCK Input2 for the JTAG Serial Interface.

                   This pin can be configured as a CMOS or Open Drain output.

                                                                                                        11/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Pin Name Pin Type                                     Description

                   PC2 pin of Port C. This port pin can be configured to have the following functions:
                   MCU I/O write to or read from a standard output or input port.

                   CPLD macrocell (McellBC2) output.

PC2     18 I/O Input to the PLDs.

                   VSTBY SRAM stand-by voltage input for SRAM battery backup.

                   This pin can be configured as a CMOS or Open Drain output.

                   PC3 pin of Port C. This port pin can be configured to have the following functions:
                   MCU I/O write to or read from a standard output or input port.

                   CPLD macrocell (McellBC3) output.

PC3     17 I/O     Input to the PLDs.

                   TSTAT output2 for the JTAG Serial Interface.

                   Ready/Busy output for parallel In-System Programming (ISP).

                   This pin can be configured as a CMOS or Open Drain output.

                   PC4 pin of Port C. This port pin can be configured to have the following functions:
                   MCU I/O write to or read from a standard output or input port.

                   CPLD macrocell (McellBC4) output.

                   Input to the PLDs.

PC4     14 I/O

                   TERR output2 for the JTAG Serial Interface.

                   Battery-on Indicator (VBATON). Goes High when power is being drawn from the external
                   battery.

                   This pin can be configured as a CMOS or Open Drain output.

                   PC5 pin of Port C. This port pin can be configured to have the following functions:
                   MCU I/O write to or read from a standard output or input port.

                   CPLD macrocell (McellBC5) output.

PC5     13 I/O Input to the PLDs.

                   TDI input2 for the JTAG Serial Interface.

                   This pin can be configured as a CMOS or Open Drain output.

                   PC6 pin of Port C. This port pin can be configured to have the following functions:
                   MCU I/O write to or read from a standard output or input port.

                   CPLD macrocell (McellBC6) output.

PC6     12 I/O Input to the PLDs.

                   TDO output2 for the JTAG Serial Interface.

                   This pin can be configured as a CMOS or Open Drain output.

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                   PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Pin Name Pin Type                                       Description

                   PC7 pin of Port C. This port pin can be configured to have the following functions:
                   MCU I/O write to or read from a standard output or input port.

                   CPLD macrocell (McellBC7) output.

PC7  11      I/O Input to the PLDs.

                   DBE active Low Data Byte Enable input from 68HC912 type MCUs.

                   This pin can be configured as a CMOS or Open Drain output.

                   PD0 pin of Port D. This port pin can be configured to have the following functions:
                   ALE/AS input latches address output from the MCU.

PD0  10 I/O MCU I/O write or read from a standard output or input port.

                   Input to the PLDs.

                   CPLD output (External Chip Select).

                   PD1 pin of Port D. This port pin can be configured to have the following functions:
                   MCU I/O write to or read from a standard output or input port.

                   Input to the PLDs.

PD1  9 I/O

                   CPLD output (External Chip Select).

                   CLKIN clock input to the CPLD macrocells, the APD Unit's Power-down counter, and
                   the CPLD AND Array.

                   PD2 pin of Port D. This port pin can be configured to have the following functions:
                   MCU I/O - write to or read from a standard output or input port.

                   Input to the PLDs.

PD2  8 I/O

                   CPLD output (External Chip Select).

                   PSD Chip Select Input (CSI). When Low, the MCU can access the PSD memory and I/O.
                   When High, the PSD memory blocks are disabled to conserve power.

VCC  15, 38        Supply Voltage

GND  1, 16,        Ground pins
       26

Note: 1. The pin numbers in this table are for the PLCC package only. See the package information from Table 74., page 102 onwards, for
             pin numbers on other package types.

        2. These functions can be multiplexed with other functions.

                                                                                                        13/110
14/110                                                                                                                                                 PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

                                                             ADDRESS/DATA/CONTROL BUS                                                           Figure 5. PSD Block Diagram

                                            PLD       PAGE                                      1 OR 2 MBIT PRIMARY
                                           INPUT  REGISTER                                         FLASH MEMORY
                                            BUS
                                                  8                                                      8 SECTORS
                                                             EMBEDDED
                                                             ALGORITHM

        CNTL0,                                                              SECTOR                256 KBIT SECONDARY         POWER   VSTDBY
        CNTL1,                                                              SELECTS             NON-VOLATILE MEMORY         MANGMT    (PC2)
        CNTL2
                                                                                                      (BOOT OR DATA)           UNIT
                                                                                                          4 SECTORS
                                PROG.                        FLASH DECODE
                              MCU BUS                           PLD (DPLD)

                                INTRF.

                                                  73                        SECTOR

                                                                            SELECTS

                                                                            SRAM SELECT         256 KBIT BATTERY            PROG.
                                                                                                  BACKUP SRAM               PORT PA0 PA7

                  AD0 AD15                                                PERIP I/O MODE SELECTS                          PORT
                                                                                                                               A
                                                                            CSIOP
                              ADIO                                                                       RUNTIME CONTROL
                              PORT                                                                       AND I/O REGISTERS

                                                         73  FLASH ISP CPLD                   3 EXT CS TO PORT D
                                                                                           16 OUTPUT MACROCELLS
                                                             (CPLD)
                                                                                                     PORT A ,B & C
                                                                                                                            PROG.    PB0 PB7
                                                                                                                            PORT
                                                                                           24 INPUT MACROCELLS
                                                                                                  PORT A ,B & C             PORT
                                                                                                                               B

                                                  CLKIN

                                                                                                                            PROG.    PC0 PC7
                                                                                                                            PORT
                               GLOBAL                    MACROCELL FEEDBACK OR PORT INPUT
                              CONFIG. &                                           CLKIN                                     PORT
                              SECURITY                                                                                         C

                                    CLKIN                                                                                   PROG.    PD0 PD2
                                    (PD1)                                                                                   PORT
                                                                            PLD, CONFIGURATION     JTAG
                                                                              & FLASH MEMORY     SERIAL                     PORT
                                                                                      LOADER    CHANNEL                        D

        AI02861E
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

PSD ARCHITECTURAL OVERVIEW                            The DPLD is used to decode addresses and to
                                                      generate Sector Select signals for the PSD inter-
PSD devices contain several major functional          nal memory and registers. The DPLD has combi-
blocks. Figure 5 shows the architecture of the PSD    natorial outputs. The CPLD has 16 Output
device family. The functions of each block are de-    Macrocells (OMC) and 3 combinatorial outputs.
scribed briefly in the following sections. Many of    The PSD also has 24 Input Macrocells (IMC) that
the blocks perform multiple functions and are user    can be configured as inputs to the PLDs. The
configurable.                                         PLDs receive their inputs from the PLD Input Bus
                                                      and are differentiated by their output destinations,
Memory                                                number of product terms, and macrocells.

Each of the memory blocks is briefly discussed in     The PLDs consume minimal power. The speed
the following paragraphs. A more detailed discus-     and power consumption of the PLD is controlled
sion can be found in the section entitled Memory      by the Turbo Bit in PMMR0 and other bits in the
Blocks, page 19.                                      PMMR2. These registers are set by the MCU at
                                                      run-time. There is a slight penalty to PLD propaga-
The 1 Mbit or 2 Mbit (128K x 8, or 256K x 8) Flash    tion time when invoking the power management
memory is the primary memory of the PSD. It is di-    features.
vided into 8 equally-sized sectors that are individ-
ually selectable.                                     I/O Ports

The optional 256 Kbit (32K x 8) secondary Flash       The PSD has 27 individually configurable I/O pins
memory is divided into 4 equally-sized sectors.       distributed over the four ports (Port A, B, C, and
Each sector is individually selectable.               D). Each I/O pin can be individually configured for
                                                      different functions. Ports can be configured as
The optional SRAM is intended for use as a            standard MCU I/O ports, PLD I/O, or latched ad-
scratch-pad memory or as an extension to the          dress outputs for MCUs using multiplexed ad-
MCU SRAM. If an external battery is connected to      dress/data buses.
Voltage Stand-by (VSTBY, PC2), data is retained in
the event of power failure.                           The JTAG pins can be enabled on Port C for In-
                                                      System Programming (ISP).
Each sector of memory can be located in a differ-
ent address space as defined by the user. The ac-     Ports A and B can also be configured as a data
cess times for all memory types includes the          port for a non-multiplexed bus.
address latching and DPLD decoding time.
                                                      MCU Bus Interface
Page Register
                                                      PSD interfaces easily with most 8-bit MCUs that
The 8-bit Page Register expands the address           have either multiplexed or non-multiplexed ad-
range of the MCU by up to 256 times. The paged        dress/data buses. The device is configured to re-
address can be used as part of the address space      spond to the MCU's control signals, which are also
to access external memory and peripherals, or in-     used as inputs to the PLDs. For examples, please
ternal memory and I/O. The Page Register can          see the section entitled MCU Bus Interface
also be used to change the address mapping of         Examples, page 45.
sectors of the Flash memories into different mem-
ory spaces for IAP.                                   Table 3. PLD I/O

PLDs                                                  Name              Inputs  Outputs  Product
                                                                                          Terms
The device contains two PLDs, the Decode PLD
(DPLD) and the Complex PLD (CPLD), as shown           Decode PLD (DPLD) 73      17       42
in Table 3, each optimized for a different function.
The functional partitioning of the PLDs reduces
power consumption, optimizes cost/performance,
and eases design entry.

                                                      Complex PLD (CPLD) 73     19       140

                                                                                             15/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

JTAG Port                                            MCU inactivity. The APD Unit has a Power-down
                                                     mode that helps reduce power consumption.
In-System Programming (ISP) can be performed
through the JTAG signals on Port C. This serial in-  The PSD also has some bits that are configured at
terface allows complete programming of the entire    run-time by the MCU to reduce power consump-
PSD device. A blank device can be completely         tion of the CPLD. The Turbo Bit in PMMR0 can be
programmed. The JTAG signals (TMS, TCK,              reset to '0' and the CPLD latches its outputs and
TSTAT, TERR, TDI, TDO) can be multiplexed with       goes to sleep until the next transition on its inputs.
other functions on Port C. Table 4 indicates the
JTAG pin assignments.                                Additionally, bits in PMMR2 can be set by the
                                                     MCU to block signals from entering the CPLD to
In-System Programming (ISP)                          reduce power consumption. Please see the sec-
                                                     tion entitled POWER MANAGEMENT, page 62 for
Using the JTAG signals on Port C, the entire PSD     more details.
device can be programmed or erased without the
use of the MCU. The primary Flash memory can         Table 4. JTAG SIgnals on Port C
also be programmed in-system by the MCU exe-
cuting the programming algorithms out of the sec-    Port C Pins         JTAG Signal
ondary memory, or SRAM. The secondary
memory can be programmed the same way by ex-         PC0          TMS
ecuting out of the primary Flash memory. The PLD
or other PSD Configuration blocks can be pro-        PC1          TCK
grammed through the JTAG port or a device pro-
grammer. Table 5 indicates which programming         PC3          TSTAT
methods can program different functional blocks
of the PSD.                                          PC4          TERR

Power Management Unit (PMU)                          PC5          TDI

The Power Management Unit (PMU) gives the            PC6          TDO
user control of the power consumption on selected
functional blocks based on system requirements.
The PMU includes an Automatic Power-down
(APD) Unit that turns off device functions during

Table 5. Methods of Programming Different Functional Blocks of the PSD

        Functional Block   JTAG Programming Device Programmer                         IAP

Primary Flash Memory       Yes                            Yes            Yes

Secondary Flash Memory     Yes                            Yes            Yes

PLD Array (DPLD and CPLD)  Yes                            Yes            No

PSD Configuration          Yes                            Yes            No

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                     PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

DEVELOPMENT SYSTEM                                 PSDsoft Express directly supports two low cost
                                                   device programmers form ST: PSDpro and
The PSD8XXFX family is supported by PSDsoft        FlashLINK (JTAG). Both of these programmers
Express, a Windows-based software development      may be purchased through your local distributor/
tool. A PSD design is quickly and easily produced  representative, or directly from our web site using
in a point and click environment. The designer     a credit card. The PSD is also supported by third
does not need to enter Hardware Description Lan-   party device programmers. See our web site for
guage (HDL) equations, unless desired, to define   the current list.
PSD pin functions and memory map information.
The general design flow is shown in Figure 6. PS-
Dsoft Express is available from our web site (the
address is given on the back page of this data
sheet) or other distribution channels.

Figure 6. PSDsoft Express Development Tool

           PSDabel

        PLD DESCRIPTION
MODIFY ABEL TEMPLATE FILE

   OR GENERATE NEW FILE

PSD Configuration                                                     PSD TOOLS

CONFIGURE MCU BUS                                                  GENERATE C CODE
INTERFACE AND OTHER                                                  SPECIFIC TO PSD
                                                                         FUNCTIONS
    PSD ATTRIBUTES

       PSD Fitter                                       FIRMWARE     USER'S CHOICE OF
                                                                    MICROCONTROLLER
    LOGIC SYNTHESIS                                HEX OR S-RECORD   COMPILER/LINKER
         AND FITTING                                      FORMAT

ADDRESS TRANSLATION
AND MEMORY MAPPING

                      *.OBJ FILE

  PSD Simulator      PSD Programmer                  *.OBJ AND *.SVF
                                                    FILES AVAILABLE
       PSDsilos III         PSDPro, or
DEVICE SIMULATION      FlashLINK (JTAG)               FOR 3rd PARTY
                                                     PROGRAMMERS
      (OPTIONAL)                                   (CONVENTIONAL or

                                                         JTAG-ISC)

                                                                                       AI04918

                                                                                                17/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

PSD REGISTER DESCRIPTION AND ADDRESS OFFSET

Table 6 shows the offset addresses to the PSD                          Table 7 provides brief descriptions of the registers
registers relative to the CSIOP base address. The                      in CSIOP space. The following section gives a
CSIOP space is the 256 bytes of address that is al-                    more detailed description.
located by the user to the internal PSD registers.

Table 6. I/O Port Latched Address Output Assignments (Note1)

              MCU                                             Port A                                 Port B

                                  Port A (3:0)                         Port A (7:4)  Port B (3:0)                 Port B (7:4)

8051XA (8-bit)               N/A                                  Address a7-a4      Address a11-a8          N/A

80C251 (page mode)           N/A                                  N/A                Address a11-a8          Address a15-a12

All other 8-bit multiplexed  Address a3-a0                        Address a7-a4      Address a3-a0           Address a7-a4

8-bit non-multiplexed bus    N/A                                  N/A                Address a3-a0           Address a7-a4

Note: 1. See the section entitled I/O PORTS, page 51, on how to enable the Latched Address Output function.
        2. N/A = Not Applicable

Table 7. Register Address Offset

Register Name Port A Port B Port C Port D Other1                                          Description

Data In             00       01   10                          11           Reads Port pin as input, MCU I/O input mode

Control             02       03                                            Selects mode between MCU I/O or Address Out

Data Out            04       05   12                          13           Stores data for output to Port pins, MCU I/O
                                                                           output mode

Direction           06       07   14                          15           Configures Port pin as input or output

Drive Select        08       09   16                          17           Configures Port pins as either CMOS or Open
                                                                           Drain on some pins, while selecting high slew rate
                                                                           on other pins.

Input Macrocell     0A       0B   18                                       Reads Input Macrocells

Enable Out          0C       0D   1A                          1B           Reads the status of the output enable to the I/O
                                                                           Port driver

Output Macrocells   20       20                                            READ reads output of macrocells AB
AB                                                                         WRITE loads macrocell flip-flops

Output Macrocells            21   21                                       READ reads output of macrocells BC
BC                                                                         WRITE loads macrocell flip-flops

Mask Macrocells AB 22        22                                            Blocks writing to the Output Macrocells AB

Mask Macrocells BC           23   23                                       Blocks writing to the Output Macrocells BC

Primary Flash                                                          C0  Read only Primary Flash Sector Protection
Protection

Secondary Flash                                                        C2  Read only PSD Security and Secondary Flash
memory Protection                                                          memory Sector Protection

JTAG Enable                                                            C7  Enables JTAG Port

PMMR0                                                                  B0  Power Management Register 0

PMMR2                                                                  B4  Power Management Register 2

Page                                                                   E0  Page Register

VM                                                                     E2  Places PSD memory areas in Program and/or
                                                                           Data space on an individual basis.

Note: 1. Other registers that are not part of the I/O ports.

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                  PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

DETAILED OPERATION                                     Memory Blocks
                                                       The PSD has the following memory blocks:
As shown in Figure 5., page 14, the PSD consists       Primary Flash memory
of six major types of functional blocks:                Optional Secondary Flash memory
Memory Blocks                                          Optional SRAM

PLD Blocks                                            The Memory Select signals for these blocks origi-
MCU Bus Interface                                     nate from the Decode PLD (DPLD) and are user-
I/O Ports                                             defined in PSDsoft Express.
Power Management Unit (PMU)
JTAG Interface
The functions of each block are described in the
following sections. Many of the blocks perform
multiple functions, and are user configurable.

Table 8. Memory Block Size and Organization

         Primary Flash Memory  Secondary Flash Memory                      SRAM

Sector  Sector Size Sector Select Sector Size Sector Select      SRAM Size SRAM Select
Number
         (Bytes)  Signal       (Bytes)                 Signal     (Bytes)        Signal

0        32K      FS0                             16K  CSBOOT0    256K           RS0

1        32K      FS1                             16K  CSBOOT1

2        32K      FS2                             16K  CSBOOT2

3        32K      FS3                             16K  CSBOOT3

4        32K      FS4

5        32K      FS5

6        32K      FS6

7        32K      FS7

Total    512K     8 Sectors                       64K  4 Sectors  256K

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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Primary Flash Memory and Secondary Flash              Memory Operation. The primary Flash memory
memory Description                                    and secondary Flash memory are addressed
                                                      through the MCU Bus Interface. The MCU can ac-
The primary Flash memory is divided evenly into       cess these memories in one of two ways:
eight equal sectors. The secondary Flash memory
is divided into four equal sectors. Each sector of    The MCU can execute a typical bus WRITE or
either memory block can be separately protected            READ operation just as it would if accessing a
from Program and Erase cycles.                             RAM or ROM device using standard bus
                                                           cycles.
Flash memory may be erased on a sector-by-sec-
tor basis. Flash sector erasure may be suspended       The MCU can execute a specific instruction
while data is read from other sectors of the block         that consists of several WRITE and READ
and then resumed after reading.                            operations. This involves writing specific data
                                                           patterns to special addresses within the Flash
During a Program or Erase cycle in Flash memory,           memory to invoke an embedded algorithm.
the status can be output on Ready/Busy (PC3).              These instructions are summarized in Table
This pin is set up using PSDsoft Express Configu-          9., page 21.
ration.
                                                      Typically, the MCU can read Flash memory using
Memory Block Select Signals                           READ operations, just as it would read a ROM de-
                                                      vice. However, Flash memory can only be altered
The DPLD generates the Select signals for all the     using specific Erase and Program instructions. For
internal memory blocks (see the section entitled      example, the MCU cannot write a single byte di-
PLDS, page 33). Each of the eight sectors of the      rectly to Flash memory as it would write a byte to
primary Flash memory has a Select signal (FS0-        RAM. To program a byte into Flash memory, the
FS7) which can contain up to three product terms.     MCU must execute a Program instruction, then
Each of the four sectors of the secondary Flash       test the status of the Program cycle. This status
memory has a Select signal (CSBOOT0-                  test is achieved by a READ operation or polling
CSBOOT3) which can contain up to three product        Ready/Busy (PC3).
terms. Having three product terms for each Select
signal allows a given sector to be mapped in differ-  Flash memory can also be read by using special
ent areas of system memory. When using a MCU          instructions to retrieve particular Flash device in-
with separate Program and Data space, these           formation (sector protect status and ID).
flexible Select signals allow dynamic re-mapping
of sectors from one memory space to the other.

Ready/Busy (PC3). This signal can be used to
output the Ready/Busy status of the PSD. The out-
put on Ready/Busy (PC3) is a 0 (Busy) when Flash
memory is being written to, or when Flash memory
is being erased. The output is a 1 (Ready) when
no WRITE or Erase cycle is in progress.

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Table 9. Instructions

Instruction       FS0-FS7 or  Cycle 1  Cycle 2 Cycle 3  Cycle 4        Cycle 5 Cycle 6 Cycle 7
                  CSBOOT0-
                  CSBOOT3

READ5             1           "READ"
                              RD @ RA

Read Main         1           AAh@     55h@ 90h@ Read identifier
Flash ID6                     X555h    XAAAh X555h (A6,A1,A0 = 0,0,1)

Read Sector       1           AAh@     55h@ 90h@ Read identifier
Protection6,8,13              X555h    XAAAh X555h (A6,A1,A0 = 0,1,0)

Program a         1           AAh@     55h@ A0h@        PD@ PA
Flash Byte13                  X555h    XAAAh X555h

Flash Sector      1           AAh@     55h@ 80h@        AAh@ X555h     55h@ 30h@    30h7@
Erase7,13                     X555h    XAAAh X555h                     XAAAh SA     next SA

Flash Bulk        1           AAh@     55h@ 80h@        AAh@ X555h     55h@ 10h@
Erase13                       X555h    XAAAh X555h                     XAAAh X555h

Suspend           1           B0h@
Sector Erase11                XXXXh

Resume            1           30h@
Sector Erase12                XXXXh

Reset6            1           F0h@
                              XXXXh

Unlock Bypass     1           AAh@     55h@ 20h@
                              X555h    XAAAh X555h
Unlock Bypass
Program9          1           A0h@     PD@ PA
                              XXXXh

Unlock Bypass     1           90h@ 00h@
Reset10                       XXXXh XXXXh

Note: 1. All bus cycles are WRITE bus cycles, except the ones with the "READ" label
        2. All values are in hexadecimal:
             X = Don't Care. Addresses of the form XXXXh, in this table, must be even addresses
             RA = Address of the memory location to be read
             RD = Data read from location RA during the READ cycle
             PA = Address of the memory location to be programmed. Addresses are latched on the falling edge of Write Strobe (WR, CNTL0).
             PA is an even address for PSD in word programming mode.
             PD = Data word to be programmed at location PA. Data is latched on the rising edge of Write Strobe (WR, CNTL0)
             SA = Address of the sector to be erased or verified. The Sector Select (FS0-FS7 or CSBOOT0-CSBOOT3) of the sector to be
             erased, or verified, must be Active (High).
        3. Sector Select (FS0 to FS7 or CSBOOT0 to CSBOOT3) signals are active High, and are defined in PSDsoft Express.
        4. Only address bits A11-A0 are used in instruction decoding.
        5. No Unlock or instruction cycles are required when the device is in the READ Mode
        6. The Reset instruction is required to return to the READ Mode after reading the Flash ID, or after reading the Sector Protection Sta-
             tus, or if the Error Flag Bit (DQ5/DQ13) goes High.
        7. Additional sectors to be erased must be written at the end of the Sector Erase instruction within 80s.
        8. The data is 00h for an unprotected sector, and 01h for a protected sector. In the fourth cycle, the Sector Select is active, and
             (A1,A0)=(1,0)
        9. The Unlock Bypass instruction is required prior to the Unlock Bypass Program instruction.

       10. The Unlock Bypass Reset Flash instruction is required to return to reading memory data when the device is in the Unlock Bypass
             mode.

       11. The system may perform READ and Program cycles in non-erasing sectors, read the Flash ID or read the Sector Protection Status
             when in the Suspend Sector Erase mode. The Suspend Sector Erase instruction is valid only during a Sector Erase cycle.

       12. The Resume Sector Erase instruction is valid only during the Suspend Sector Erase mode.
       13. The MCU cannot invoke these instructions while executing code from the same Flash memory as that for which the instruction is

             intended. The MCU must fetch, for example, the code from the secondary Flash memory when reading the Sector Protection Status
             of the primary Flash memory.

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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

INSTRUCTIONS                                          for maximum security of the data contents and to
                                                      remove the possibility of a byte being written on
An instruction consists of a sequence of specific     the first edge of Write Strobe (WR, CNTL0). Any
operations. Each received byte is sequentially de-    WRITE cycle initiation is locked when VCC is be-
coded by the PSD and not executed as a standard       low VLKO.
WRITE operation. The instruction is executed
when the correct number of bytes are properly re-     READ
ceived and the time between two consecutive
bytes is shorter than the time-out period. Some in-   Under typical conditions, the MCU may read the
structions are structured to include READ opera-      primary Flash memory or the secondary Flash
tions after the initial WRITE operations.             memory using READ operations just as it would a
                                                      ROM or RAM device. Alternately, the MCU may
The instruction must be followed exactly. Any in-     use READ operations to obtain status information
valid combination of instruction bytes or time-out    about a Program or Erase cycle that is currently in
between two consecutive bytes while addressing        progress. Lastly, the MCU may use instructions to
Flash memory resets the device logic into READ        read special data from these memory blocks. The
Mode (Flash memory is read like a ROM device).        following sections describe these READ functions.

The PSD supports the instructions summarized in       Read Memory Contents
Table 9., page 21:
                                                      Primary Flash memory and secondary Flash
Flash memory:                                         memory are placed in the READ Mode after Pow-
                                                      er-up, chip reset, or a Reset Flash instruction (see
Erase memory by chip or sector                       Table 9., page 21). The MCU can read the memo-
                                                      ry contents of the primary Flash memory or the
Suspend or resume sector erase                       secondary Flash memory by using READ opera-
                                                      tions any time the READ operation is not part of an
Program a Byte                                       instruction.

Reset to READ Mode                                   Read Primary Flash Identifier

Read primary Flash Identifier value                  The primary Flash memory identifier is read with
                                                      an instruction composed of 4 operations: 3 specific
Read Sector Protection Status                        WRITE operations and a READ operation (see Ta-
                                                      ble 9., page 21). During the READ operation, ad-
Bypass (on the PSD833F2, PSD834F2,                   dress bits A6, A1, and A0 must be '0,0,1,'
     PSD853F2 and PSD854F2)                           respectively, and the appropriate Sector Select
                                                      (FS0-FS7) must be High. The identifier for the
These instructions are detailed in Table              PSD813F2/3/4/5 is E4h, and for the PSD83xF2 or
9., page 21. For efficient decoding of the instruc-   PSD85xF2 it is E7h.
tions, the first two bytes of an instruction are the
coded cycles and are followed by an instruction       Read Memory Sector Protection Status
byte or confirmation byte. The coded cycles con-
sist of writing the data AAh to address X555h dur-    The primary Flash memory Sector Protection Sta-
ing the first cycle and data 55h to address XAAAh     tus is read with an instruction composed of 4 oper-
during the second cycle. Address signals A15-A12      ations: 3 specific WRITE operations and a READ
are Don't Care during the instruction WRITE cy-       operation (see Table 9., page 21). During the
cles. However, the appropriate Sector Select          READ operation, address Bits A6, A1, and A0
(FS0-FS7 or CSBOOT0-CSBOOT3) must be se-              must be '0,1,0,' respectively, while Sector Select
lected.                                               (FS0-FS7 or CSBOOT0-CSBOOT3) designates
                                                      the Flash memory sector whose protection has to
The primary and secondary Flash memories have         be verified. The READ operation produces 01h if
the same instruction set (except for Read Primary     the Flash memory sector is protected, or 00h if the
Flash Identifier). The Sector Select signals deter-   sector is not protected.
mine which Flash memory is to receive and exe-
cute the instruction. The primary Flash memory is     The sector protection status for all NVM blocks
selected if any one of Sector Select (FS0-FS7) is     (primary Flash memory or secondary Flash mem-
High, and the secondary Flash memory is selected      ory) can also be read by the MCU accessing the
if any one of Sector Select (CSBOOT0-                 Flash Protection registers in PSD I/O space. See
CSBOOT3) is High.                                     the section entitled Flash Memory Sector
                                                      Protect, page 28 for register definitions.
Power-up Mode

The PSD internal logic is reset upon Power-up to
the READ Mode. Sector Select (FS0-FS7 and
CSBOOT0-CSBOOT3) must be held Low, and
Write Strobe (WR, CNTL0) High, during Power-up

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                       PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Reading the Erase/Program Status Bits                              For Flash memory, the MCU can perform a READ
                                                                   operation to obtain these status bits while an
The PSD provides several status bits to be used                    Erase or Program instruction is being executed by
by the MCU to confirm the completion of an Erase                   the embedded algorithm. See the section entitled
or Program cycle of Flash memory. These status                     PROGRAMMING FLASH MEMORY, page 25 for
bits minimize the time that the MCU spends per-                    details.
forming these tasks and are defined in Table 10.
The status bits can be read as many times as
needed.

Table 10. Status Bit

Functional Block  FS0-FS7/CSBOOT0-  DQ7                            DQ6  DQ5   DQ4   DQ3    DQ2   DQ1   DQ0
                         CSBOOT3                                             X            X     X     X
                                                                                   Erase
Flash Memory      VIH               Data Toggle Error                              Time-
                                    Polling Flag Flag                              out

Note: 1. X = Not guaranteed value, can be read either '1' or '0.'
        2. DQ7-DQ0 represent the Data Bus bits, D7-D0.
        3. FS0-FS7 and CSBOOT0-CSBOOT3 are active High.

                                                                                                      23/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Data Polling Flag (DQ7)                                  The Toggle Flag Bit (DQ6) is effective after the
                                                             fourth WRITE pulse (for a Program instruction)
When erasing or programming in Flash memory,                 or after the sixth WRITE pulse (for an Erase
the Data Polling Flag Bit (DQ7) outputs the com-             instruction).
plement of the bit being entered for programming/
writing on the DQ7 Bit. Once the Program instruc-       If the byte to be programmed belongs to a
tion or the WRITE operation is completed, the true           protected Flash memory sector, the
logic value is read on the Data Polling Flag Bit             instruction is ignored.
(DQ7, in a READ operation).
                                                         If all the Flash memory sectors selected for
Data Polling is effective after the fourth WRITE           erasure are protected, the Toggle Flag Bit
     pulse (for a Program instruction) or after the          (DQ6) toggles to '0' for about 100s and then
     sixth WRITE pulse (for an Erase instruction). It        returns to the previous addressed byte.
     must be performed at the address being
     programmed or at an address within the Flash       Error Flag (DQ5)
     memory sector being erased.
                                                        During a normal Program or Erase cycle, the Error
During an Erase cycle, the Data Polling Flag          Flag Bit (DQ5) is to '0.' This bit is set to '1' when
     Bit (DQ7) outputs a '0.' After completion of the   there is a failure during Flash memory Byte Pro-
     cycle, the Data Polling Flag Bit (DQ7) outputs     gram, Sector Erase, or Bulk Erase cycle.
     the last bit programmed (it is a '1' after
     erasing).                                          In the case of Flash memory programming, the Er-
                                                        ror Flag Bit (DQ5) indicates the attempt to program
If the byte to be programmed is in a protected        a Flash memory bit from the programmed state,
     Flash memory sector, the instruction is            '0,' to the erased state, '1,' which is not valid. The
     ignored.                                           Error Flag Bit (DQ5) may also indicate a Time-out
                                                        condition while attempting to program a byte.
If all the Flash memory sectors to be erased
     are protected, the Data Polling Flag Bit (DQ7)     In case of an error in a Flash memory Sector Erase
     is reset to '0' for about 100s, and then returns  or Byte Program cycle, the Flash memory sector in
     to the previous addressed byte. No erasure is      which the error occurred or to which the pro-
     performed.                                         grammed byte belongs must no longer be used.
                                                        Other Flash memory sectors may still be used.
Toggle Flag (DQ6)                                       The Error Flag Bit (DQ5) is reset after a Reset
                                                        Flash instruction.
The PSD offers another way for determining when
the Flash memory Program cycle is completed.            Erase Time-out Flag (DQ3)
During the internal WRITE operation and when ei-
ther the FS0-FS7 or CSBOOT0-CSBOOT3 is true,            The Erase Time-out Flag Bit (DQ3) reflects the
the Toggle Flag Bit (DQ6) toggles from '0' to '1' and   time-out period allowed between two consecutive
'1' to '0' on subsequent attempts to read any byte      Sector Erase instructions. The Erase Time-out
of the memory.                                          Flag Bit (DQ3) is reset to '0' after a Sector Erase
                                                        cycle for a time period of 100s + 20% unless an
When the internal cycle is complete, the toggling       additional Sector Erase instruction is decoded. Af-
stops and the data read on the Data Bus D0-D7 is        ter this time period, or when the additional Sector
the addressed memory byte. The device is now            Erase instruction is decoded, the Erase Time-out
accessible for a new READ or WRITE operation.           Flag Bit (DQ3) is set to '1.'
The cycle is finished when two successive READs
yield the same output data.

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PROGRAMMING FLASH MEMORY                               ming algorithm has completed, to compare the
                                                       byte that was written to the Flash memory with the
Flash memory must be erased prior to being pro-        byte that was intended to be written.
grammed. A byte of Flash memory is erased to all       When using the Data Polling method during an
1s (FFh), and is programmed by setting selected        Erase cycle, Figure 7 still applies. However, the
bits to '0.' The MCU may erase Flash memory all        Data Polling Flag Bit (DQ7) is '0' until the Erase cy-
at once or by-sector, but not byte-by-byte. Howev-     cle is complete. A 1 on the Error Flag Bit (DQ5) in-
er, the MCU may program Flash memory byte-by-          dicates a time-out condition on the Erase cycle; a
byte.                                                  0 indicates no error. The MCU can read any loca-
                                                       tion within the sector being erased to get the Data
The primary and secondary Flash memories re-           Polling Flag Bit (DQ7) and the Error Flag Bit
quire the MCU to send an instruction to program a      (DQ5).
byte or to erase sectors (see Table 9., page 21).      PSDsoft Express generates ANSI C code func-
                                                       tions which implement these Data Polling algo-
Once the MCU issues a Flash memory Program or          rithms.
Erase instruction, it must check for the status bits
for completion. The embedded algorithms that are       Figure 7. Data Polling Flowchart
invoked inside the PSD support several means to
provide status to the MCU. Status may be checked                                          START
using any of three methods: Data Polling, Data
Toggle, or Ready/Busy (PC3).                                                      READ DQ5 & DQ7
                                                                                 at VALID ADDRESS
Data Polling
                                                       DQ7                 YES
Polling on the Data Polling Flag Bit (DQ7) is a          =
method of checking whether a Program or Erase          DATA
cycle is in progress or has completed. Figure 7
shows the Data Polling algorithm.                      NO

When the MCU issues a Program instruction, the         NO DQ5
embedded algorithm within the PSD begins. The                     =1
MCU then reads the location of the byte to be pro-                    YES
grammed in Flash memory to check status. The
Data Polling Flag Bit (DQ7) of this location be-            READ DQ7
comes the complement of b7 of the original data
byte to be programmed. The MCU continues to            DQ7                 YES
poll this location, comparing the Data Polling Flag      =
Bit (DQ7) and monitoring the Error Flag Bit (DQ5).     DATA
When the Data Polling Flag Bit (DQ7) matches b7
of the original data, and the Error Flag Bit (DQ5)     NO
remains '0,' the embedded algorithm is complete.
If the Error Flag Bit (DQ5) is '1,' the MCU should     FAIL                     PASS
test the Data Polling Flag Bit (DQ7) again since
the Data Polling Flag Bit (DQ7) may have changed                                    AI01369B
simultaneously with the Error Flag Bit (DQ5, see
Figure 7).

The Error Flag Bit (DQ5) is set if either an internal
time-out occurred while the embedded algorithm
attempted to program the byte or if the MCU at-
tempted to program a '1' to a bit that was not
erased (not erased is logic '0').

It is suggested (as with all Flash memories) to read
the location again after the embedded program-

                                                                                25/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Data Toggle                                            The Flash memory then enters the Unlock Bypass
                                                       mode. A two-cycle Unlock Bypass Program in-
Checking the Toggle Flag Bit (DQ6) is a method of      struction is all that is required to program in this
determining whether a Program or Erase cycle is        mode. The first cycle in this instruction contains
in progress or has completed. Figure 8 shows the       the Unlock Bypass Program code, A0h. The sec-
Data Toggle algorithm.                                 ond cycle contains the program address and data.
                                                       Additional data is programmed in the same man-
When the MCU issues a Program instruction, the         ner. These instructions dispense with the initial
embedded algorithm within the PSD begins. The          two Unlock cycles required in the standard Pro-
MCU then reads the location of the byte to be pro-     gram instruction, resulting in faster total Flash
grammed in Flash memory to check status. The           memory programming.
Toggle Flag Bit (DQ6) of this location toggles each
time the MCU reads this location until the embed-      During the Unlock Bypass mode, only the Unlock
ded algorithm is complete. The MCU continues to        Bypass Program and Unlock Bypass Reset Flash
read this location, checking the Toggle Flag Bit       instructions are valid.
(DQ6) and monitoring the Error Flag Bit (DQ5).
When the Toggle Flag Bit (DQ6) stops toggling          To exit the Unlock Bypass mode, the system must
(two consecutive reads yield the same value), and      issue the two-cycle Unlock Bypass Reset Flash in-
the Error Flag Bit (DQ5) remains '0,' the embed-       struction. The first cycle must contain the data
ded algorithm is complete. If the Error Flag Bit       90h; the second cycle the data 00h. Addresses are
(DQ5) is '1,' the MCU should test the Toggle Flag      Don't Care for both cycles. The Flash memory
Bit (DQ6) again, since the Toggle Flag Bit (DQ6)       then returns to READ Mode.
may have changed simultaneously with the Error
Flag Bit (DQ5, see Figure 8).                          Figure 8. Data Toggle Flowchart

The Error Flag Bit (DQ5) is set if either an internal                                     START
time-out occurred while the embedded algorithm
attempted to program the byte, or if the MCU at-          READ
tempted to program a '1' to a bit that was not         DQ5 & DQ6
erased (not erased is logic '0').
                                                       DQ= 6               NO
It is suggested (as with all Flash memories) to read
the location again after the embedded program-         TOGGLE
ming algorithm has completed, to compare the
byte that was written to Flash memory with the         YES
byte that was intended to be written.
                                                       NO DQ5
When using the Data Toggle method after an                        =1
Erase cycle, Figure 8 still applies. the Toggle Flag                  YES
Bit (DQ6) toggles until the Erase cycle is complete.
A '1' on the Error Flag Bit (DQ5) indicates a time-         READ DQ6
out condition on the Erase cycle; a '0' indicates no
error. The MCU can read any location within the        DQ= 6               NO
sector being erased to get the Toggle Flag Bit
(DQ6) and the Error Flag Bit (DQ5).                    TOGGLE

PSDsoft Express generates ANSI C code func-            YES
tions which implement these Data Toggling algo-
rithms.                                                FAIL                    PASS

Unlock Bypass (PSD833F2x, PSD834F2x,                                               AI01370B
PSD853F2x, PSD854F2x)

The Unlock Bypass instructions allow the system
to program bytes to the Flash memories faster
than using the standard Program instruction. The
Unlock Bypass mode is entered by first initiating
two Unlock cycles. This is followed by a third
WRITE cycle containing the Unlock Bypass code,
20h (as shown in Table 9., page 21).

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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

ERASING FLASH MEMORY                                    During execution of the Erase cycle, the Flash
                                                        memory accepts only Reset and Suspend Sector
Flash Bulk Erase                                        Erase instructions. Erasure of one Flash memory
                                                        sector may be suspended, in order to read data
The Flash Bulk Erase instruction uses six WRITE         from another Flash memory sector, and then re-
operations followed by a READ operation of the          sumed.
status register, as described in Table 9., page 21.
If any byte of the Bulk Erase instruction is wrong,     Suspend Sector Erase
the Bulk Erase instruction aborts and the device is
reset to the Read Flash memory status.                  When a Sector Erase cycle is in progress, the Sus-
                                                        pend Sector Erase instruction can be used to sus-
During a Bulk Erase, the memory status may be           pend the cycle by writing 0B0h to any address
checked by reading the Error Flag Bit (DQ5), the        when an appropriate Sector Select (FS0-FS7 or
Toggle Flag Bit (DQ6), and the Data Polling Flag        CSBOOT0-CSBOOT3) is High. (See Table
Bit (DQ7), as detailed in the section entitled PRO-     9., page 21). This allows reading of data from an-
GRAMMING FLASH MEMORY, page 25. The Er-                 other Flash memory sector after the Erase cycle
ror Flag Bit (DQ5) returns a '1' if there has been an   has been suspended. Suspend Sector Erase is
Erase Failure (maximum number of Erase cycles           accepted only during an Erase cycle and defaults
have been executed).                                    to READ Mode. A Suspend Sector Erase instruc-
                                                        tion executed during an Erase time-out period, in
It is not necessary to program the memory with          addition to suspending the Erase cycle, terminates
00h because the PSD automatically does this be-         the time out period.
fore erasing to 0FFh.
                                                        The Toggle Flag Bit (DQ6) stops toggling when the
During execution of the Bulk Erase instruction, the     PSD internal logic is suspended. The status of this
Flash memory does not accept any instructions.          bit must be monitored at an address within the
                                                        Flash memory sector being erased. The Toggle
Flash Sector Erase                                      Flag Bit (DQ6) stops toggling between 0.1s and
                                                        15s after the Suspend Sector Erase instruction
The Sector Erase instruction uses six WRITE op-         has been executed. The PSD is then automatically
erations, as described in Table 9., page 21. Addi-      set to READ Mode.
tional Flash Sector Erase codes and Flash
memory sector addresses can be written subse-           If an Suspend Sector Erase instruction was exe-
quently to erase other Flash memory sectors in          cuted, the following rules apply:
parallel, without further coded cycles, if the addi-
tional bytes are transmitted in a shorter time than      Attempting to read from a Flash memory
the time-out period of about 100s. The input of a           sector that was being erased outputs invalid
new Sector Erase code restarts the time-out peri-            data.
od.
                                                         Reading from a Flash sector that was not
The status of the internal timer can be monitored            being erased is valid.
through the level of the Erase Time-out Flag Bit
(DQ3). If the Erase Time-out Flag Bit (DQ3) is '0,'      The Flash memory cannot be programmed,
the Sector Erase instruction has been received               and only responds to Resume Sector Erase
and the time-out period is counting. If the Erase            and Reset Flash instructions (READ is an
Time-out Flag Bit (DQ3) is '1,' the time-out period          operation and is allowed).
has expired and the PSD is busy erasing the Flash
memory sector(s). Before and during Erase time-          If a Reset Flash instruction is received, data in
out, any instruction other than Suspend Sector               the Flash memory sector that was being
Erase and Resume Sector Erase instructions                   erased is invalid.
abort the cycle that is currently in progress, and re-
set the device to READ Mode. It is not necessary        Resume Sector Erase
to program the Flash memory sector with 00h as
the PSD does this automatically before erasing          If a Suspend Sector Erase instruction was previ-
(byte = FFh).                                           ously executed, the erase cycle may be resumed
                                                        with this instruction. The Resume Sector Erase in-
During a Sector Erase, the memory status may be         struction consists of writing 030h to any address
checked by reading the Error Flag Bit (DQ5), the        while an appropriate Sector Select (FS0-FS7 or
Toggle Flag Bit (DQ6), and the Data Polling Flag        CSBOOT0-CSBOOT3) is High. (See Table
Bit (DQ7), as detailed in the section entitled PRO-     9., page 21.)
GRAMMING FLASH MEMORY, page 25.

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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

SPECIFIC FEATURES                                     On the PSD813F2/3/4/5, the Reset Flash instruc-
                                                      tion puts the Flash memory back into normal
Flash Memory Sector Protect                           READ Mode. It may take the Flash memory up to
                                                      a few milliseconds to complete the Reset cycle.
Each primary and secondary Flash memory sector        The Reset Flash instruction is ignored when it is is-
can be separately protected against Program and       sued during a Program or Bulk Erase cycle of the
Erase cycles. Sector Protection provides addition-    Flash memory. The Reset Flash instruction aborts
al data security because it disables all Program or   any on-going Sector Erase cycle, and returns the
Erase cycles. This mode can be activated through      Flash memory to the normal READ Mode within a
the JTAG Port or a Device Programmer.                 few milliseconds.

Sector protection can be selected for each sector     On the PSD83xF2 or PSD85xF2, the Reset Flash
using the PSDsoft Express Configuration pro-          instruction puts the Flash memory back into nor-
gram. This automatically protects selected sectors    mal READ Mode. If an Error condition has oc-
when the device is programmed through the JTAG        curred (and the device has set the Error Flag Bit
Port or a Device Programmer. Flash memory sec-        (DQ5) to '1') the Flash memory is put back into nor-
tors can be unprotected to allow updating of their    mal READ Mode within 25s of the Reset Flash in-
contents using the JTAG Port or a Device Pro-         struction having been issued. The Reset Flash
grammer. The MCU can read (but cannot change)         instruction is ignored when it is issued during a
the sector protection bits.                           Program or Bulk Erase cycle of the Flash memory.
                                                      The Reset Flash instruction aborts any on-going
Any attempt to program or erase a protected Flash     Sector Erase cycle, and returns the Flash memory
memory sector is ignored by the device. The Verify    to the normal READ Mode within 25s.
operation results in a READ of the protected data.
This allows a guarantee of the retention of the Pro-  Reset (RESET) Signal (on the PSD83xF2 and
tection status.                                       PSD85xF2)

The sector protection status can be read by the       A pulse on Reset (RESET) aborts any cycle that is
MCU through the Flash memory protection and           in progress, and resets the Flash memory to the
PSD/EE protection registers (in the CSIOP block).     READ Mode. When the reset occurs during a Pro-
See Tables 11 and 12.                                 gram or Erase cycle, the Flash memory takes up
                                                      to 25s to return to the READ Mode. It is recom-
Reset Flash                                           mended that the Reset (RESET) pulse (except for
                                                      Power On Reset, as described on RESET TIMING
The Reset Flash instruction consists of one           AND DEVICE STATUS AT RESET, page 67) be
WRITE cycle (see Table 9., page 21). It can also      at least 25s so that the Flash memory is always
be optionally preceded by the standard two            ready for the MCU to fetch the bootstrap instruc-
WRITE decoding cycles (writing AAh to 555h and        tions after the Reset cycle is complete.
55h to AAAh). It must be executed after:

Reading the Flash Protection Status or Flash
     ID

An Error condition has occurred (and the
     device has set the Error Flag Bit (DQ5) to '1')
     during a Flash memory Program or Erase
     cycle.

Table 11. Sector Protection/Security Bit Definition Flash Protection Register

Bit 7   Bit 6          Bit 5     Bit 4                Bit 3                             Bit 2  Bit 1            Bit 0
                                                                                                                Sec0_Prot
Sec7_Prot Sec6_Prot Sec5_Prot Sec4_Prot Sec3_Prot Sec2_Prot Sec1_Prot

Note: 1. Bit Definitions:
             Sec_Prot 1 = Primary Flash memory or secondary Flash memory Sector is write protected.
             Sec_Prot 0 = Primary Flash memory or secondary Flash memory Sector is not write protected.

Table 12. Sector Protection/Security Bit Definition PSD/EE Protection Register

Bit 7   Bit 6          Bit 5     Bit 4                Bit 3                             Bit 2  Bit 1            Bit 0
                                                                                                                Sec0_Prot
Security_Bit not used  not used  not used             Sec3_Prot Sec2_Prot Sec1_Prot

Note: 1. Bit Definitions:
             Sec_Prot 1 = Secondary Flash memory Sector is write protected.
             Sec_Prot 0 = Secondary Flash memory Sector is not write protected.
             Security_Bit 0 = Security Bit in device has not been set.
             1 = Security Bit in device has been set.

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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

SRAM                                                   PC4 can be configured as an output that indicates
                                                       when power is being drawn from the external bat-
The SRAM is enabled when SRAM Select (RS0)             tery. Battery-on Indicator (VBATON, PC4) is High
from the DPLD is High. SRAM Select (RS0) can           with the supply voltage falls below the battery volt-
contain up to two product terms, allowing flexible     age and the battery on Voltage Stand-by (VSTBY,
memory mapping.                                        PC2) is supplying power to the internal SRAM.

The SRAM can be backed up using an external            SRAM Select (RS0), Voltage Stand-by (VSTBY,
battery. The external battery should be connected      PC2) and Battery-on Indicator (VBATON, PC4)
to Voltage Stand-by (VSTBY, PC2). If you have an       are all configured using PSDsoft Express Configu-
external battery connected to the PSD, the con-        ration.
tents of the SRAM are retained in the event of a
power loss. The contents of the SRAM are re-
tained so long as the battery voltage remains at
2 V or greater. If the supply voltage falls below the
battery voltage, an internal power switch-over to
the battery occurs.

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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

SECTOR SELECT AND SRAM SELECT                        This is controlled through manipulation of the VM
                                                     register that resides in the CSIOP space.
Sector Select (FS0-FS7, CSBOOT0-CSBOOT3)
and SRAM Select (RS0) are all outputs of the         The VM register is set using PSDsoft Express to
DPLD. They are setup by writing equations for        have an initial value. It can subsequently be
them in PSDabel. The following rules apply to the    changed by the MCU so that memory mapping
equations for these signals:                         can be changed on-the-fly.

1. Primary Flash memory and secondary Flash          For example, you may wish to have SRAM and pri-
     memory Sector Select signals must not be        mary Flash memory in the Data space at Boot-up,
     larger than the physical sector size.           and secondary Flash memory in the Program
                                                     space at Boot-up, and later swap the primary and
2. Any primary Flash memory sector must not be       secondary Flash memories. This is easily done
     mapped in the same memory space as              with the VM register by using PSDsoft Express
     another Flash memory sector.                    Configuration to configure it for Boot-up and hav-
                                                     ing the MCU change it when desired. Table
3. A secondary Flash memory sector must not be       13., page 31 describes the VM Register.
     mapped in the same memory space as
     another secondary Flash memory sector.          Figure 9. Priority Level of Memory and I/O
                                                     Components
4. SRAM, I/O, and Peripheral I/O spaces must
     not overlap.                                    Highest Priority

5. A secondary Flash memory sector may                                           Level 1
     overlap a primary Flash memory sector. In                              SRAM, I /O, or
     case of overlap, priority is given to the                              Peripheral I /O
     secondary Flash memory sector.
                                                                                 Level 2
6. SRAM, I/O, and Peripheral I/O spaces may                                    Secondary
     overlap any other memory sector. Priority is                       Non-Volatile Memory
     given to the SRAM, I/O, or Peripheral I/O.
                                                                                 Level 3
Example                                                                Primary Flash Memory

FS0 is valid when the address is in the range of     Lowest Priority                         AI02867D
8000h to BFFFh, CSBOOT0 is valid from 8000h to
9FFFh, and RS0 is valid from 8000h to 87FFh.         Configuration Modes for MCUs with Separate
Any address in the range of RS0 always accesses      Program and Data Spaces
the SRAM. Any address in the range of CSBOOT0
greater than 87FFh (and less than 9FFFh) auto-       Separate Space Modes. Program space is sep-
matically addresses secondary Flash memory           arated from Data space. For example, Program
segment 0. Any address greater than 9FFFh ac-        Select Enable (PSEN, CNTL2) is used to access
cesses the primary Flash memory segment 0. You       the program code from the primary Flash memory,
can see that half of the primary Flash memory seg-   while Read Strobe (RD, CNTL1) is used to access
ment 0 and one-fourth of secondary Flash memory      data from the secondary Flash memory, SRAM
segment 0 cannot be accessed in this example.        and I/O Port blocks. This configuration requires
Also note that an equation that defined FS1 to any-  the VM register to be set to 0Ch (see Figure
where in the range of 8000h to BFFFh would not       10., page 31).
be valid.
                                                     Combined Space Modes. The Program and
Figure 9 shows the priority levels for all memory    Data spaces are combined into one memory
components. Any component on a higher level can      space that allows the primary Flash memory, sec-
overlap and has priority over any component on a     ondary Flash memory, and SRAM to be accessed
lower level. Components on the same level must       by either Program Select Enable (PSEN, CNTL2)
not overlap. Level one has the highest priority and  or Read Strobe (RD, CNTL1). For example, to
level 3 has the lowest.                              configure the primary Flash memory in Combined
                                                     space, Bits b2 and b4 of the VM register are set to
Memory Select Configuration for MCUs with            '1' (see Figure 11., page 31).
Separate Program and Data Spaces

The 8031 and compatible family of MCUs, which
includes the 80C51, 80C151, 80C251, and
80C51XA, have separate address spaces for Pro-
gram memory (selected using Program Select En-
able (PSEN, CNTL2)) and Data memory (selected
using Read Strobe (RD, CNTL1)). Any of the
memories within the PSD can reside in either
space or both spaces.

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                                            PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 10. 8031 Memory Modules Separate Space

                 DPLD   RS0                     Primary             Secondary         SRAM
                        CSBOOT0-3                Flash                 Flash
                        FS0-FS7                                                    CS
                                               Memory                Memory             OE

                                              CS                    CS                                               AI02869C
                                                   OE                    OE

                        PSEN
                        RD

Figure 11. 8031 Memory Modules Combined Space

                        DPLD       RS0                     Primary                 Secondary           SRAM
                                   CSBOOT0-3                Flash                     Flash
RD                                 FS0-FS7                                                          CS
                                                          Memory                    Memory               OE
VM REG BIT 3
VM REG BIT 4                                             CS                        CS
                                                              OE                        OE

PSEN

VM REG BIT 1

VM REG BIT 2                                                                   RD

VM REG BIT 0

                                                                                                    AI02870C

Table 13. VM Register

  Bit 7  Bit 6   Bit 5        Bit 4               Bit 3                Bit 2           Bit 1             Bit 0
PIO_EN                      Primary           Secondary             Primary        Secondary        SRAM_Code
                           FL_Data                                  FL_Code         EE_Code
                                               EE_Data
                            0 = RD
0 = disable not  not     can't access            0 = RD can't        0 = PSEN       0 = PSEN can't   0 = PSEN
                        Flash memory                access          can't access         access     can't access
PIO mode used used
                            1 = RD            Secondary Flash           Flash      Secondary Flash     SRAM
                        access Flash               memory             memory            memory

1= enable not    not        memory             1 = RD access        1 = PSEN       1 = PSEN access  1 = PSEN
                                              Secondary Flash         access       Secondary Flash    access
PIO mode used used                                                     Flash                          SRAM
                                                   memory            memory              memory

                                                                                                             31/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

PAGE REGISTER                                        If memory paging is not needed, or if not all 8 page
                                                     register bits are needed for memory paging, then
The 8-bit Page Register increases the addressing     these bits may be used in the CPLD for general
capability of the MCU by a factor of up to 256. The  logic. See Application Note AN1154.
contents of the register can also be read by the
MCU. The outputs of the Page Register (PGR0-         Figure 12 shows the Page Register. The eight flip-
PGR7) are inputs to the DPLD decoder and can be      flops in the register are connected to the internal
included in the Sector Select (FS0-FS7,              data bus D0-D7. The MCU can write to or read
CSBOOT0-CSBOOT3), and SRAM Select (RS0)              from the Page Register. The Page Register can be
equations.                                           accessed at address location CSIOP + E0h.

Figure 12. Page Register

                          RESET

                                 D0  Q0              PGR0        INTERNAL
                                                     PGR1        SELECTS
                                 D1  Q1              PGR2        AND LOGIC
                                                     PGR3
                          D0- D7 D2  Q2              PGR4                                     AI02871B
                                                     PGR5
                                 D3  Q3              PGR6  DPLD
                                                     PGR7  AND
                                 D4  Q4                    CPLD

                                 D5  Q5                    PLD

                                 D6  Q6

                          R/W    D7  Q7

                                    PAGE
                                 REGISTER

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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

PLDS                                                 Additionally, five bits are available in PMMR2 to
                                                     block MCU control signals from entering the PLDs.
The PLDs bring programmable logic functionality      This reduces power consumption and can be used
to the PSD. After specifying the logic for the PLDs  only when these MCU control signals are not used
using the PSDabel tool in PSDsoft Express, the       in PLD logic equations.
logic is programmed into the device and available
upon Power-up.                                       Each of the two PLDs has unique characteristics
                                                     suited for its applications. They are described in
The PSD contains two PLDs: the Decode PLD            the following sections.
(DPLD), and the Complex PLD (CPLD). The PLDs
are briefly discussed in the next few paragraphs,    Table 14. DPLD and CPLD Inputs
and in more detail in the section entitled Decode
PLD (DPLD), page 35 and the section entitled         Input Source      Input Name     Number
Complex PLD (CPLD), page 36. Figure                                                       of
13., page 34 shows the configuration of the PLDs.
                                                                                      Signals
The DPLD performs address decoding for Select
signals for internal components, such as memory,     MCU Address Bus1  A15-A0         16
registers, and I/O ports.
                                                     MCU Control Signals CNTL2-CNTL0  3
The CPLD can be used for logic functions, such as
loadable counters and shift registers, state ma-     Reset             RST            1
chines, and encoding and decoding logic. These
logic functions can be constructed using the 16      Power-down        PDN            1
Output Macrocells (OMC), 24 Input Macrocells
(IMC), and the AND Array. The CPLD can also be       Port A Input      PA7-PA0        8
used to generate External Chip Select (ECS0-         Macrocells
ECS2) signals.
                                                     Port B Input      PB7-PB0        8
The AND Array is used to form product terms.         Macrocells
These product terms are specified using PSDabel.
An Input Bus consisting of 73 signals is connected   Port C Input      PC7-PC0        8
to the PLDs. The signals are shown in Table 14.      Macrocells

The Turbo Bit in PSD                                 Port D Inputs     PD2-PD0        3

The PLDs in the PSD can minimize power con-          Page Register     PGR7-PGR0      8
sumption by switching off when inputs remain un-
changed for an extended time of about 70ns.          Macrocell AB      MCELLAB.FB7-   8
Resetting the Turbo Bit to '0' (Bit 3 of PMMR0) au-  Feedback                  FB0
tomatically places the PLDs into standby if no in-
puts are changing. Turning the Turbo mode off        Macrocell BC      MCELLBC.FB7-   8
increases propagation delays while reducing pow-     Feedback                  FB0
er consumption. See the section entitled POWER
MANAGEMENT, page 62 on how to set the Turbo          Secondary Flash   Ready/Busy     1
Bit.                                                 memory Program
                                                     Status Bit

                                                     Note: 1. The address inputs are A19-A4 in 80C51XA mode.

                                                                                      33/110
                                                                                                                                                                                          PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2DATA8
BUS
                                                                                                                                                                                                         Figure 13. PLD DiagramPAGE

34/110                REGISTER

                                                                  8  PRIMARY FLASH MEMORY SELECTS
                                                                     SECONDARY NON-VOLATILE MEMORY SELECTS
                      DECODE PLD                                     SRAM SELECT
                                                                     CSIOP SELECT
      73                                                             PERIPHERAL SELECTS
                                                                  4  JTAG SELECT
                                                                  1

                                                                  1
                                                                  2

                                                                  1

      PLD INPUT BUS                                                             DIRECT MACROCELL ACCESS FROM MCU DATA BUS
                                                                                                                                             I/O PORTS
          16 OUTPUT MACROCELL FEEDBACK

              CPLD                                                   16 OUTPUT                                                                                       MCELLAB
                                                                                                                                                                 TO PORT A OR B 8
                                                                     MACROCELL           MACROCELL
                                                                                                                                                                     MCELLBC
                                PT                                                       ALLOC.                                                                  TO PORT B OR C 8

      73                        ALLOC.                                                                                                                                                           3
                                                                                                                                                        EXTERNAL CHIP SELECTS
                                                                     24 INPUT MACROCELL
                                                                           (PORT A,B,C)                                                                            TO PORT D

      DIRECT MACROCELL INPUT TO MCU DATA BUS

          24  INPUT MACROCELL & INPUT PORTS

          3   PORT D INPUTS

                                                                                                                                                        AI02872C
                                             PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Decode PLD (DPLD)                                    1 internal SRAM Select (RS0) signal (two
The DPLD, shown in Figure 14, is used for decod-         product terms)
ing the address for internal and external compo-
nents. The DPLD can be used to generate the          1 internal CSIOP Select (PSD Configuration
following decode signals:                                Register) signal
8 Sector Select (FS0-FS7) signals for the
                                                     1 JTAG Select signal (enables JTAG on Port
     primary Flash memory (three product terms           C)
     each)
4 Sector Select (CSBOOT0-CSBOOT3)                   2 internal Peripheral Select signals
     signals for the secondary Flash memory (three       (Peripheral I/O mode).
     product terms each)

Figure 14. DPLD Logic Array

                                                    3  CSBOOT 0

                                                    3  CSBOOT 1

                                                    3  CSBOOT 2

                                                    3  CSBOOT 3

                              (INPUTS)              3         FS0
                                 (24)
I /O PORTS (PORT A,B,C)

                                                    3         FS1

MCELLAB.FB [7:0] (FEEDBACKS)  (8)

                                                    3         FS2

MCELLBC.FB [7:0] (FEEDBACKS)  (8)

                                                    3         FS3

PGR0 - PGR7                   (8)                                                    8 PRIMARY FLASH

                                                    3                      MEMORY SECTOR SELECTS
                                                              FS4
                              (16)
A[15:0] *
                                                    3
                                                              FS5
                              (3)
PD[2:0] (ALE,CLKIN,CSI)

                              (1)                   3
                                                                                FS6

PDN (APD OUTPUT)

                                                    3         FS7

CNTRL[2:0] (READ/WRITE CONTROL SIGNALS) (3)

RESET                         (1)

                                                    2  RS0                           SRAM SELECT

RD_BSY                        (1)

                                                    1  CSIOP                         I/O DECODER

                                                                                     SELECT

                                                    1  PSEL0

                                                                                     PERIPHERAL I/O MODE

                                                    1  PSEL1                         SELECT

                                                    1  JTAGSEL

                                                                                                      AI02873D

                                                                                                          35/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Complex PLD (CPLD)                                                                                   Product Term Allocator

The CPLD can be used to implement system logic                                                       AND Array capable of generating up to 137
functions, such as loadable counters and shift reg-                                                      product terms
isters, system mailboxes, handshaking protocols,
state machines, and random logic. The CPLD can                                                       Four I/O Ports.
also be used to generate three External Chip Se-
lect (ECS0-ECS2), routed to Port D.                                                                 Each of the blocks are described in the sections
                                                                                                    that follow.
Although External Chip Select (ECS0-ECS2) can
be produced by any Output Macrocell (OMC),                                                          The Input Macrocells (IMC) and Output Macrocells
these three External Chip Select (ECS0-ECS2) on                                                     (OMC) are connected to the PSD internal data bus
Port D do not consume any Output Macrocells                                                         and can be directly accessed by the MCU. This
(OMC).                                                                                              enables the MCU software to load data into the
                                                                                                    Output Macrocells (OMC) or read data from both
As shown in Figure 13., page 34, the CPLD has                                                       the Input and Output Macrocells (IMC and OMC).
the following blocks:
                                                                                                    This feature allows efficient implementation of sys-
24 Input Macrocells (IMC)                                                                          tem logic and eliminates the need to connect the
                                                                                                    data bus to the AND Array as required in most
16 Output Macrocells (OMC)                                                                         standard PLD macrocell architectures.

Macrocell Allocator

Figure 15. Macrocell and I/O Port

PLD INPUT BUS             PRODUCT TERMS                         MCU ADDRESS / DATA BUS
                             FROM OTHER
                            MACROCELLS                                                                                          TO OTHER I/O PORTS

                          CPLD MACROCELLS                                                                               I/O PORTS

                                          PT PRESET                                                    DATA                LATCHED
                                                                                                       LOAD             ADDRESS OUT
                                                     MCU DATA IN                                    CONTROL
                                                           MCU LOAD
                          PRODUCT TERM                                                                                  DATA                                  I/O PIN
                            ALLOCATOR                                                                                    WR

                                                                                                                                DQ

                                                                                                                                            MUX

               AND ARRAY         UP TO 10                                                           MACROCELL           CPLD OUTPUT
                           PRODUCT TERMS                                                               OUT TO
                                          MUX                                                             MCU
                                  POLARITY                                               MUX
                                  SELECT    PR DI LD

                          PT                D/T      Q                                                                                      SELECT
                          CLOCK
                          GLOBAL                     D/T/JK FF                              COMB.                 CPLD  PDR          INPUT
                          CLOCK                       SELECT                                  /REG            OUTPUT
                                                                                            SELECT
PLD INPUT BUS             CLOCK                                                                     MACROCELL
                          SELECT            CK                                                             TO                   DQ
                                                       CL
                          PT CLEAR                                                                     I/O PORT
                                                                                                        ALLOC.

                                                                                                                                     DIR

                                                                                                                        WR      REG.

                          PT OUTPUT ENABLE (OE)                                                                         INPUT MACROCELLSMUX
                          MACROCELL FEEDBACK
                                                                                                                                                          QD
                              I/O PORT INPUT

                          PT INPUT LATCH GATE/CLOCK                                                                                         QD
                                                                                                                                                G
                                                                                                                        ALE/AS  MUX

                                                                                                                                                              AI02874

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                        PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Output Macrocell (OMC)                              trolled by the XOR gate. The Output Macrocell
                                                    (OMC) can implement either sequential logic, us-
Eight of the Output Macrocells (OMC) are con-       ing the flip-flop element, or combinatorial logic.
nected to Ports A and B pins and are named as       The multiplexer selects between the sequential or
McellAB0-McellAB7. The other eight macrocells       combinatorial logic outputs. The multiplexer output
are connected to Ports B and C pins and are         can drive a port pin and has a feedback path to the
named as McellBC0-McellBC7. If an McellAB out-      AND Array inputs.
put is not assigned to a specific pin in PSDabel,
the Macrocell Allocator block assigns it to either  The flip-flop in the Output Macrocell (OMC) block
Port A or B. The same is true for a McellBC output  can be configured as a D, T, JK, or SR type in the
on Port B or C. Table 15 shows the macrocells and   PSDabel program. The flip-flop's clock, preset,
port assignment.                                    and clear inputs may be driven from a product
                                                    term of the AND Array. Alternatively, CLKIN (PD1)
The Output Macrocell (OMC) architecture is          can be used for the clock input to the flip-flop. The
shown in Figure 16., page 39. As shown in the fig-  flip-flop is clocked on the rising edge of CLKIN
ure, there are native product terms available from  (PD1). The preset and clear are active High inputs.
the AND Array, and borrowed product terms avail-    Each clear input can use up to two product terms.
able (if unused) from other Output Macrocells
(OMC). The polarity of the product term is con-

Table 15. Output Macrocell Port and Data Bit Assignments

  Output        Port    Native Product Terms        Maximum Borrowed  Data Bit for Loading or
Macrocell  Assignment                                  Product Terms            Reading
                                                                                    D0
McellAB0   Port A0, B0  3                                 6                         D1
                                                                                    D2
McellAB1   Port A1, B1  3                                 6                         D3
                                                                                    D4
McellAB2   Port A2, B2  3                                 6                         D5
                                                                                    D6
McellAB3   Port A3, B3  3                                 6                         D7
                                                                                    D0
McellAB4   Port A4, B4  3                                 6                         D1
                                                                                    D2
McellAB5   Port A5, B5  3                                 6                         D3
                                                                                    D4
McellAB6   Port A6, B6  3                                 6                         D5
                                                                                    D6
McellAB7   Port A7, B7  3                                 6                         D7

McellBC0   Port B0, C0  4                                 5

McellBC1   Port B1, C1  4                                 5

McellBC2   Port B2, C2  4                                 5

McellBC3   Port B3, C3  4                                 5

McellBC4   Port B4, C4  4                                 6

McellBC5   Port B5, C5  4                                 6

McellBC6   Port B6, C6  4                                 6

McellBC7   Port B7, C7  4                                 6

                                                                      37/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Product Term Allocator                                  Data can be loaded to the Output Macrocells
                                                        (OMC) on the trailing edge of Write Strobe (WR,
The CPLD has a Product Term Allocator. The PS-          CNTL0) (edge loading) or during the time that
Dabel compiler uses the Product Term Allocator to       Write Strobe (WR, CNTL0) is active (level load-
borrow and place product terms from one macro-          ing). The method of loading is specified in PSDsoft
cell to another. The following list summarizes how      Express Configuration.
product terms are allocated:
                                                        The OMC Mask Register
McellAB0-McellAB7 all have three native
     product terms and may borrow up to six more        There is one Mask Register for each of the two
                                                        groups of eight Output Macrocells (OMC). The
McellBC0-McellBC3 all have four native                 Mask Registers can be used to block the loading
     product terms and may borrow up to five more       of data to individual Output Macrocells (OMC).
                                                        The default value for the Mask Registers is 00h,
McellBC4-McellBC7 all have four native                 which allows loading of the Output Macrocells
     product terms and may borrow up to six more.       (OMC). When a given bit in a Mask Register is set
                                                        to a 1, the MCU is blocked from writing to the as-
Each macrocell may only borrow product terms            sociated Output Macrocells (OMC). For example,
from certain other macrocells. Product terms al-        suppose McellAB0-McellAB3 are being used for a
ready in use by one macrocell are not available for     state machine. You would not want a MCU write to
another macrocell.                                      McellAB to overwrite the state machine registers.
                                                        Therefore, you would want to load the Mask Reg-
If an equation requires more product terms than         ister for McellAB (Mask Macrocell AB) with the val-
are available to it, then "external" product terms      ue 0Fh.
are required, which consume other Output Macro-
cells (OMC). If external product terms are used,        The Output Enable of the OMC
extra delay is added for the equation that required
the extra product terms.                                The Output Macrocells (OMC) block can be con-
                                                        nected to an I/O port pin as a PLD output. The out-
This is called product term expansion. PSDsoft          put enable of each port pin driver is controlled by
Express performs this expansion as needed.              a single product term from the AND Array, ORed
                                                        with the Direction Register output. The pin is en-
Loading and Reading the Output Macrocells               abled upon Power-up if no output enable equation
(OMC)                                                   is defined and if the pin is declared as a PLD out-
                                                        put in PSDsoft Express.
The Output Macrocells (OMC) block occupies a
memory location in the MCU address space, as            If the Output Macrocell (OMC) output is declared
defined by the CSIOP block (see the section enti-       as an internal node and not as a port pin output in
tled I/O PORTS, page 51). The flip-flops in each of     the PSDabel file, the port pin can be used for other
the 16 Output Macrocells (OMC) can be loaded            I/O functions. The internal node feedback can be
from the data bus by a MCU. Loading the Output          routed as an input to the AND Array.
Macrocells (OMC) with data from the MCU takes
priority over internal functions. As such, the preset,
clear, and clock inputs to the flip-flop can be over-
ridden by the MCU. The ability to load the flip-flops
and read them back is useful in such applications
as loadable counters and shift registers, mailbox-
es, and handshaking protocols.

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                                                                                                                                                                                          PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2MASKINTERNAL DATA BUSD[ 7:0]
                                              REG.
                                                                                                                                                                                                         Figure 16. CPLD Output Macrocell
                               MACROCELL CS
39/110                                          RD

                                                         WR                                                   DIRECTION
                                      PT                                                                      REGISTER
                               ALLOCATOR
PLD INPUT BUS                                                                              COMB/REG
                    AND ARRAY                                        ENABLE (.OE)            SELECT
                                                                     PRESET(.PR)
                                          PT

                                         PT

                                                                                   DIN PR

                                                                                           MUX                                   I/O PIN

                                  PT                                               LD  Q                 MACROCELL
                                                                                                         ALLOCATOR
                               PT CLK  POLARITY
                               CLKIN    SELECT                                     IN
                                                  CLEAR (.RE)
                                                                                   CLR                                   PORT
                                                        MUX                             PROGRAMMABLE                     DRIVER
                                                                                        FF (D/T/JK /SR)

                                       FEEDBACK (.FB)                                                                         INPUT
                                         PORT INPUT                                                                      MACROCELL

                                                                                                                                                       AI02875B
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Input Macrocells (IMC)                               Input Macrocells (IMC) can use Address Strobe
                                                     (ALE/AS, PD0) to latch address bits higher than
The CPLD has 24 Input Macrocells (IMC), one for      A15. Any latched addresses are routed to the
each pin on Ports A, B, and C. The architecture of   PLDs as inputs.
the Input Macrocells (IMC) is shown in Figure
17., page 41. The Input Macrocells (IMC) are indi-   Input Macrocells (IMC) are particularly useful with
vidually configurable, and can be used as a latch,   handshaking communication applications where
register, or to pass incoming Port signals prior to  two processors pass data back and forth through
driving them onto the PLD input bus. The outputs     a common mailbox. Figure 18., page 42 shows a
of the Input Macrocells (IMC) can be read by the     typical configuration where the Master MCU writes
MCU through the internal data bus.                   to the Port A Data Out Register. This, in turn, can
                                                     be read by the Slave MCU via the activation of the
The enable for the latch and clock for the register  "Slave-Read" output enable product term.
are driven by a multiplexer whose inputs are a
product term from the CPLD AND Array or the          The Slave can also write to the Port A Input Mac-
MCU Address Strobe (ALE/AS). Each product            rocells (IMC) and the Master can then read the In-
term output is used to latch or clock four Input     put Macrocells (IMC) directly.
Macrocells (IMC). Port inputs 3-0 can be con-
trolled by one product term and 7-4 by another.      Note that the "Slave-Read" and "Slave-Wr" signals
                                                     are product terms that are derived from the Slave
Configurations for the Input Macrocells (IMC) are    MCU inputs Read Strobe (RD, CNTL1), Write
specified by equations written in PSDabel (see Ap-   Strobe (WR, CNTL0), and Slave_CS.
plication Note AN1171). Outputs of the Input Mac-
rocells (IMC) can be read by the MCU via the IMC
buffer. See the section entitled I/O
PORTS, page 51.

40/110
                                                                                 INTERNAL DATA BUS  D[7: 0]                      Figure 17. Input Macrocell

                                                      INPUT MACROCELL _ RD                          DIRECTION
                                                                                                    REGISTER

                                        ENABLE (.OE)

                                                      OUTPUT                                                                                                 PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

                                        PT            MACROCELLS BC

        PLD INPUT BUS                                 AND
                             AND ARRAY
                                                      MACROCELL AB

                                        PT                                                                      PORT   I/O PIN
                                        FEEDBACK                                                               DRIVER  AI02876B

                                                      MUX             QD                   PT
                                                                                 MUX ALE/AS
                                                                     D FF
                                                                      QD         INPUT MACROCELL
                                                                              G

                                                                     LATCH

41/110
                                                                                                                                                                                          PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2PSDSLAVE CS
                                                     RD
                                                                                                                                                                                                         Figure 18. Handshaking Communication Using Input MacrocellsMCU- RDWR
MASTER MCU- WR
42/110                                           SLAVE READ
  MCU
                   D[ 7:0]                                   PORT A             SLAVE
                                                           DATA OUT              MCU
                                                           REGISTER

                                       CPLD                DQ         D [ 7:0]
                                                                     PORT A

                                                 MCU - WR

                                                 SLAVE WR

                                                            PORT A
                                                             INPUT
                                                        MACROCELL

                                                              QD

                                       MCU - RD

                                                                                AI02877C
                           PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

MCU BUS INTERFACE                                  bus types and control signals, are shown in Table
                                                   16. The interface type is specified using the PSD-
The "no-glue logic" MCU Bus Interface block can    soft Express Configuration.
be directly connected to most popular MCUs and
their control signals. Key 8-bit MCUs, with their

Table 16. MCUs and their Control Signals

        MCU  Data Bus  CNTL0  CNTL1                CNTL2  PC7  PD02 ADIO0 PA3-PA0 PA7-PA3
               Width

8031         8         WR     RD          PSEN (Note 1) ALE      A0      (Note 1) (Note 1)

80C51XA      8         WR     RD          PSEN (Note 1) ALE      A4      A3-A0  (Note 1)

80C251       8         WR     PSEN (Note 1) (Note 1) ALE         A0      (Note 1) (Note 1)

80C251       8         WR     RD          PSEN (Note 1) ALE      A0      (Note 1) (Note 1)

80198        8         WR     RD          (Note 1) (Note 1) ALE  A0      (Note 1) (Note 1)

68HC11       8         R/W E              (Note 1) (Note 1) AS   A0      (Note 1) (Note 1)

68HC912      8         R/W E              (Note 1) DBE AS        A0      (Note 1) (Note 1)

Z80          8         WR     RD          (Note 1) (Note 1) (Note 1) A0  D3-D0 D7-D4

Z8           8         R/W DS             (Note 1) (Note 1) AS   A0      (Note 1) (Note 1)

68330        8         R/W DS             (Note 1) (Note 1) AS   A0      (Note 1) (Note 1)

M37702M2     8         R/W E              (Note 1) (Note 1) ALE  A0      D3-D0 D7-D4

Note: 1. Unused CNTL2 pin can be configured as CPLD input. Other unused pins (PC7, PD0, PA3-0) can be configured for other I/O func-
             tions.

        2. ALE/AS input is optional for MCUs with a non-multiplexed bus

                                                                                43/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

PSD Interface to a Multiplexed 8-Bit Bus           B. The PSD drives the ADIO data bus only when
                                                   one of its internal resources is accessed and Read
Figure 19 shows an example of a system using a     Strobe (RD, CNTL1) is active. Should the system
MCU with an 8-bit multiplexed bus and a PSD. The   address bus exceed sixteen bits, Ports A, B, C, or
ADIO port on the PSD is connected directly to the  D may be used as additional address inputs.
MCU address/data bus. Address Strobe (ALE/AS,
PD0) latches the address signals internally.
Latched addresses can be brought out to Port A or

Figure 19. An Example of a Typical 8-bit Multiplexed Bus Interface

        MCU                                        PSD

                              WR  AD[ 7:0]          ADIO            PORT     A[7: 0]
                              RD  A[ 15:8]         PORT                A  (OPTIONAL)
                            BHE
                             ALE                   WR (CNTRL0)      PORT     A[15: 8]
        RESET                                      RD (CNTRL1)         B  (OPTIONAL)
                                                   BHE (CNTRL2)
                                                   RST              PORT              AI02878C
                                                                       C

                                                   ALE (PD0)

                                                   PORT D

44/110
                               PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

PSD Interface to a Non-Multiplexed 8-Bit Bus          MCU Bus Interface Examples

Figure 20 shows an example of a system using a        Figure 21 through 25 show examples of the basic
MCU with an 8-bit non-multiplexed bus and a           connections between the PSD and some popular
PSD. The address bus is connected to the ADIO         MCUs. The PSD Control input pins are labeled as
Port, and the data bus is connected to Port A. Port   to the MCU function for which they are configured.
A is in tri-state mode when the PSD is not access-    The MCU bus interface is specified using the PS-
ed by the MCU. Should the system address bus          Dsoft Express Configuration.
exceed sixteen bits, Ports B, C, or D may be used
for additional address inputs.                        Table 17. Eight-Bit Data Bus

Data Byte Enable Reference                            BHE               A0                 D7-D0
                                                                                    Even Byte
MCUs have different data byte orientations. Table     X                 0           Odd Byte
17 shows how the PSD interprets byte/word oper-
ations in different bus WRITE configurations.         X                 1
Even-byte refers to locations with address A0
equal to '0' and odd byte as locations with A0 equal
to '1.'

Figure 20. An Example of a Typical 8-bit Non-Multiplexed Bus Interface

MCU                            PSD

                     D[ 7:0]       ADIO                    PORT         D [ 7:0]
                                  PORT                        A             A[ 23:16]
                     A[ 15:0]
                               WR (CNTRL0)                 PORT           (OPTIONAL)
       WR                      RD (CNTRL1)                    B
        RD                     BHE (CNTRL2)                                                              AI02879C
       BHE                     RST                         PORT
                                                              C
                               ALE (PD0)
       ALE                     PORT D

RESET

                                                                                    45/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

80C31                                             CNTL1), and Write Strobe (WR, CNTL0) may be
Figure 21 shows the bus interface for the 80C31,  used for accessing the internal memory and I/O
which has an 8-bit multiplexed address/data bus.  Ports blocks. Address Strobe (ALE/AS, PD0)
The lower address byte is multiplexed with the    latches the address.
data bus. The MCU control signals Program Se-
lect Enable (PSEN, CNTL2), Read Strobe (RD,

Figure 21. Interfacing the PSD with an 80C31

                                                           AD7-AD0              AD[ 7:0]

               80C31                                       PSD

        31                  39           AD0      AD0  30  ADIO0        PA0  29
               EA/VP                     AD1      AD1  31  ADIO1             28
                      P0.0               AD2      AD2      ADIO2        PA1 27
        19 X1         P0.1  38           AD3      AD3  32  ADIO3        PA2 25
                      P0.2  37           AD4      AD4  33               PA3
                      P0.3  36           AD5      AD5  34               PA4  24
                      P0.4  35           AD6      AD6  35 ADIO4              23
        18 X2                            AD7               ADIO5        PA5
                                                  AD7      ADIO6        PA6  22
RESET      9 RESET   P0.5  34           A8            36  ADIO7        PA7  21
RESET                 P0.6  33           A9            37
                      P0.7  32           A10
                                         A11
        12     INT0   P2.0 21            A12           39 ADIO8              7
        13                               A13                                 6
               INT1   P2.1 22            A14                            PB0
        14     T0                        A15           40
        15     T1     P2.2 23                          41  ADIO9        PB1  5
                                         RD                ADIO10       PB2
                      P2.3 24                          42  ADIO11            4
                                         WR                                  3
            1         P2.4 25                          43 ADIO12        PB3  2
                            26           PSEN          44 ADIO13        PB4
            2 P1.0          27           ALE
               P1.1   P2.5  28                         45  ADIO14       PB5  52
            3  P1.2                                    46  ADIO15       PB6
            4  P1.3   P2.6                                              PB7 51
            5  P1.4   P2.7
            6
               P1.5                17                  47 CNTL0 (WR)    PC0  20
            7  P1.6        RD                          50 CNTL1(RD)     PC1  19
                                                       49 CNTL2 (PSEN)  PC2  18
            8 P1.7        WR 16                        10 PD0-ALE       PC3  17
                                     29                                 PC4  14
                                                        9 PD1           PC5  13
                      PSEN                              8 PD2           PC6  12
                                     30                                 PC7  11
                                                       48
                      ALE/P                                   RESET
                         TXD 11
                         RXD 10

                      RESET

                                                                                 AI02880C

46/110
                                          PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

80C251                                                         The 80C251 has two major operating modes:
                                                               Page mode and Non-page mode. In Non-page
The Intel 80C251 MCU features a user-config-                   mode, the data is multiplexed with the lower ad-
urable bus interface with four possible bus config-            dress byte, and Address Strobe (ALE/AS, PD0) is
urations, as shown in Table 18., page 48.                      active in every bus cycle. In Page mode, data (D7-
                                                               D0) is multiplexed with address (A15-A8). In a bus
The first configuration is 80C31-compatible, and               cycle where there is a Page hit, Address Strobe
the bus interface to the PSD is identical to that              (ALE/AS, PD0) is not active and only addresses
shown in Figure 21., page 46. The second and                   (A7-A0) are changing. The PSD supports both
third configurations have the same bus connection              modes. In Page Mode, the PSD bus timing is iden-
as shown in Figure 22. There is only one Read                  tical to Non-Page Mode except the address hold
Strobe (PSEN) connected to CNTL1 on the PSD.                   time and setup time with respect to Address
The A16 connection to PA0 allows for a larger ad-              Strobe (ALE/AS, PD0) is not required. The PSD
dress input to the PSD. The fourth configuration is            access time is measured from address (A7-A0)
shown in Figure 23., page 48. Read Strobe (RD) is              valid to data in valid.
connected to CNTL1 and Program Select Enable
(PSEN) is connected to CNTL2.

Figure 22. Interfacing the PSD with the 80C251, with One READ Input

           80C251SB                                                      PSD

       2   P1.0       P0.0 43             A0                   A0    30  ADIO0                 A161
           P1.1                           A1                   A1    31  ADIO1                      A171
       3   P1.2       P0.1  42            A2                   A2    32  ADIO2             29
       4   P1.3       P0.2  41            A3                   A3                     PA0 28
       5                                  A4                   A4                     PA1
       6              P0.3 40             A5                   A5    33 ADIO3         PA2 27
                      P0.4 39             A6                   A6    34 ADIO4              25
       7   P1.4       P0.5 38             A7                   A7    35 ADIO5         PA3  24
       8   P1.5       P0.6 37                                        36 ADIO6         PA4  23
       9   P1.6                           AD8                  AD8                    PA5
           P1.7       P0.7 36             AD9                  AD9   37 ADIO7              22
                                          AD10                 AD10                   PA6  21
                                          AD11                 AD11                   PA7
       21 X1          P2.0 24             AD12                 AD12
                      P2.1 25             AD13                 AD13  39
       20 X2          P2.2 26             AD14                 AD14  40  ADIO8             7
                      P2.3 27             AD15                 AD15      ADIO9        PB0 6
                      P2.4 28                                        41 ADIO10
       11             P2.5 29             ALE                        42               PB1 5
       13             P2.6 30             RD                         43               PB2
           P3.0/RXD   P2.7 31             WR                             ADIO11            4
                                          A16                            ADIO12       PB3  3
       14  P3.1/TXD                                                  44 ADIO13        PB4

       15 P3.2/INT0                                                  45 ADIO14        PB5 2
           P3.3/INT1                                                                  PB6 52
       16  P3.4/T0                                                   46 ADIO15        PB7 51
       17
           P3.5/T1        ALE 33                                     47 CNTL0 (WR)
                                      32                             50 CNTL1(RD)
RESET  10 RST                                                                              20
                        PSEN                                                               19
       35                             18                             49 CNTL 2(PSEN)  PC0
             EA                                                                       PC1
                           WR                                                         PC2 18
                                      19

                      RD/A16

                                                                     10  PD0- ALE     PC3  17
                                                                      9  PD1          PC4  14
                                                                                           13
                                                                                      PC5
                                                                     8 PD2            PC6  12
                                                                                      PC7  11

RESET                       RESET                                    48
                                                                           RESET

                                                                                               AI02881C

Note: 1. The A16 and A17 connections are optional.
        2. In non-Page-Mode, AD7-AD0 connects to ADIO7-ADIO0.

                                                                                               47/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 23. Interfacing the PSD with the 80C251, with RD and PSEN Inputs

                   80C251SB                                                       PSD

               2   P1.0             P0.0  43          A0           A0         30  ADIO0
                   P1.1             P0.1  42          A1           A1         31  ADIO1
               3   P1.2                               A2           A2                                  PA0  29
               4   P1.3                               A3           A3                                  PA1
               5                    P0.2 41           A4           A4         32 ADIO2                 PA2  28
                                    P0.3 40           A5           A5         33 ADIO3                      27
                                                      A6           A6
               6   P1.4             P0.4 39           A7           A7         34 ADIO4                 PA3  25
               7   P1.5             P0.5 38                                   35 ADIO5                 PA4  24
               8                    P0.6 37           AD8          AD8        36                       PA5  23
                   P1.6                               AD9          AD9        37  ADIO6
               9   P1.7             P0.7 36           AD10         AD10           ADIO7                PA6 22
                                                      AD11         AD11
               21                   P2.0 24           AD12         AD12                                PA7 21
                     X1             P2.1 25           AD13         AD13
                                    P2.2 26           AD14         AD14       39
               20 X2                P2.3 27           AD15         AD15       40  ADIO8                     7
                                    P2.4 28                                       ADIO9                PB0 6
                                    P2.5 29           ALE                     41 ADIO10
               11                   P2.6 30           RD                      42                       PB1 5
               13                   P2.7 31           WR                      43                       PB2
                   P3.0/RXD                           PSEN                    44  ADIO11                    4
                                                                                  ADIO12               PB3  3
               14 P3.1/TXD                                                        ADIO13               PB4
                   P3.2/INT0                                                                                2
               15 P3.3/INT1                                                   45 ADIO14                PB5  52
                                                                              46 ADIO15                PB6
               16 P3.4/T0                                                                              PB7 51
               17 P3.5/T1
                                      ALE 33                                  47 CNTL0 (WR)
RESET          10 RST                             32                          50 CNTL1(RD)                  20
                                                                                                            19
               35                   PSEN                                      49 CNTL 2(PSEN)          PC0
                     EA                           18                                                   PC1  18
                                                                                                            17
                                       WR 19                                                           PC2  14
                                  RD/A16                                                               PC3  13
                                                                                                       PC4  12
                                                                              10  PD0- ALE             PC5  11
                                                                               9  PD1                  PC6
                                                                               8  PD2                  PC7

RESET                                     RESET                               48
                                                                                     RESET

                                                                                                       AI02882C

Table 18. 80C251 Configurations

Configuration      80C251 READ/WRITE                  Connecting to PSD Pins                Page Mode
                               Pins

                              WR                            CNTL0             Non-Page Mode, 80C31 compatible A7-
                                                            CNTL1             A0 multiplex with D7-D0
        1                     RD                            CNTL2
                                                                              Non-Page Mode
                            PSEN                            CNTL0             A7-A0 multiplex with D7-D0
                                                            CNTL1
        2                    WR                                               Page Mode
                         PSEN only                          CNTL0             A15-A8 multiplex with D7-D0
                                                            CNTL1
        3                    WR                                               Page Mode
                         PSEN only                          CNTL0             A15-A8 multiplex with D7-D0
                                                            CNTL1
                              WR                            CNTL2

        4                     RD

                            PSEN

48/110
                                 PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

80C51XA                                             es. In Burst Mode, address A19-A4 are latched
                                                    internally by the PSD, while the 80C51XA changes
The Philips 80C51XA MCU family supports an 8-       the A3-A0 signals to fetch up to 16 bytes of code.
or 16-bit multiplexed bus that can have burst cy-   The PSD access time is then measured from ad-
cles. Address bits (A3-A0) are not multiplexed,     dress A3-A0 valid to data in valid. The PSD bus
while (A19-A4) are multiplexed with data bits       timing requirement in Burst Mode is identical to the
(D15-D0) in 16-bit mode. In 8-bit mode, (A11-A4)    normal bus cycle, except the address setup and
are multiplexed with data bits (D7-D0).             hold time with respect to Address Strobe (ALE/AS,
                                                    PD0) does not apply.
The 80C51XA can be configured to operate in
eight-bit data mode (as shown in Figure 24).

The 80C51XA improves bus throughput and per-
formance by executing burst cycles for code fetch-

Figure 24. Interfacing the PSD with the 80C51X, 8-bit Data Bus

           80C51XA                                                  PSD

       21  XTAL1                 2    A0            A4D0        30
           XTAL2     A0/WRH      3    A1            A5D1        31 ADIO0
       20                    A1  4    A2            A6D2            ADIO1        PA0  29 A0
                             A2       A3            A7D3            ADIO2        PA1
                                                    A8D4        32  ADIO3             28  A1
                                      A4D0          A9D5        33
                     A3 5             A5D1          A10D6                        PA2 27 A2
                                 43   A6D2          A11D7       34                    25  A3
       11 RXD0       A4D0        42   A7D3                      35  AD104        PA3  24
                     A5D1        41   A8D4                          AD105        PA4  23
       13            A6D2        40   A9D5                      36               PA5
        6  TXD0                       A10D6                     37  ADIO6        PA6 22
        7  RXD1      A7D3        39   A11D7                         ADIO7
           TXD1                       A12                                        PA7 21
                        A8D4
       9   T2EX         A9D5     38   A13           A12         39  ADIO8             7
       8   T2         A10D6      37   A14           A13         40
                      A11D7      36   A15                           ADIO9        PB0  6
       16 T0          A12D8      24   A16           A14         41  ADIO10       PB1  5
                      A13D9      25   A17           A15         42  ADIO11       PB2  4
                     A14D10      26   A18           A16         43  AD1012       PB3
                                 27   A19           A17         44  AD1013            3
                     A15D11                         A18         45  ADIO14       PB4  2
                     A16D12                         A19         46  ADIO15
       10 RST                    28                                              PB5
       14 INT0                                                                   PB6
RESET  15            A17D13      29                                              PB7  52
                     A18D14      30                                                   51
               INT1              31
                     A19D15

                                                                47 CNTL0 (WR)    PC0  20
                                                                50 CNTL1(RD)     PC1
                                                                                 PC2  19
       35 EA/WAIT    PSEN 32          PSEN                      49 CNTL 2(PSEN)  PC3  18
       17 BUSW          RD 19                                                    PC4  17
                                         RD                                           14
                      WRL 18             WR
                                  33    ALE                     10                    13
                                                                8 PD0-ALE             12
                       ALE                                          PD1          PC5  11
                                                                9   PD2          PC6
                                                                                 PC7

                                                                48
                                                                      RESET

                     RESET

                                                                                          AI02883C

                                                                                              49/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

68HC11                                            used to generate the READ and WR signals for
                                                  external devices.
Figure 25 shows a bus interface to a 68HC11
where the PSD is configured in 8-bit multiplexed
mode with E and R/W settings. The DPLD can be

Figure 25. Interfacing the PSD with a 68HC11

                                                                AD7-AD0

                                                                         AD7-AD0

                                                           PSD

                                                  AD0  30 ADIO0          PA0  29
                                                  AD1                    PA1
            68HC11                                AD2  31 ADIO1          PA2  28
                                                  AD3  32                     27
                    PA3 31                        AD4  33  ADIO2         PA3  25
                                                  AD5      ADIO3
        8                30                       AD6  34                     24
             XT     PA4  29                       AD7  35  AD104         PA4  23
                    PA5  28                            36  AD105         PA5  22
        7           PA6                           A8                     PA6
             EX                                   A9
                                                  A10
        17          PA7 27                        A11  37 ADIO6          PA7 21
                                                  A12      ADIO7
RESET   19 RESET                                  A13
                                                  A14
        18  IRQ          42                       A15  39                     7
            XIRQ         41                                                   6
                    PB0  40                            40  ADIO8         PB0  5
        2           PB1                                41  ADIO9         PB1  4
             MODB   PB2                                42  ADIO10        PB2  3
                                                       43  ADIO11        PB3  2
        34  PA0     PB3  39                            44  AD1012        PB4
        33  PA1     PB4  38                            45  AD1013        PB5  52
        32  PA2     PB5  37                            46  ADIO14             51
                    PB6                                    ADIO15        PB6
                    PB7  36                                              PB7
                         35

                         9           AD0
        43          PC0 10           AD1
        44  PE0     PC1 11           AD2               47                PC0  20
                                     AD3               50  CNTL0 (R_W)   PC1  19
        45  PE1     PC2              AD4                                 PC2  18
        46  PE2     PC3  12          AD5                   CNTL1(E)      PC3  17
                         13          AD6                                 PC4  14
        47 PE3      PC4              AD7               49 CNTL 2
        48 PE4      PC5  14
            PE5     PC6  15                                              PC5  13
            PE6     PC7  16                                              PC6
        49  PE7                                        10  PD0 AS           12
        50                                              9                     11
                                                           PD1
                                                       8   PD2           PC7

        52          PD0  20
                    PD1
        51  VRH     PD2  21                            48
            VRL     PD3  22                                   RESET
                         23
                         24
                    PD4 25
                    PD5

                                  3  E
                    MODA             AS
                                     R/W
                                  5
                           E

                                  4
                         AS

                                  6
                       R/W

                    RESET

                                                                              AI02884C

50/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

I/O PORTS                                               The Port pin's tri-state output driver enable is con-
                                                        trolled by a two input OR gate whose inputs come
There are four programmable I/O ports: Ports A, B,      from the CPLD AND Array enable product term
C, and D. Each of the ports is eight bits except Port   and the Direction Register. If the enable product
D, which is 3 bits. Each port pin is individually user  term of any of the Array outputs are not defined
configurable, thus allowing multiple functions per      and that port pin is not defined as a CPLD output
port. The ports are configured using PSDsoft Ex-        in the PSDabel file, then the Direction Register has
press Configuration or by the MCU writing to on-        sole control of the buffer that drives the port pin.
chip registers in the CSIOP space.
                                                        The contents of these registers can be altered by
The topics discussed in this section are:               the MCU. The Port Data Buffer (PDB) feedback
                                                        path allows the MCU to check the contents of the
General Port architecture                              registers.

Port operating modes                                   Ports A, B, and C have embedded Input Macro-
                                                        cells (IMC). The Input Macrocells (IMC) can be
Port Configuration Registers (PCR)                     configured as latches, registers, or direct inputs to
                                                        the PLDs. The latches and registers are clocked
Port Data Registers                                    by Address Strobe (ALE/AS, PD0) or a product
                                                        term from the PLD AND Array. The outputs from
Individual Port functionality.                         the Input Macrocells (IMC) drive the PLD input bus
                                                        and can be read by the MCU. See the section en-
General Port Architecture                               titled Input Macrocell, page 41.

The general architecture of the I/O Port block is       Port Operating Modes
shown in Figure 26., page 52. Individual Port ar-
chitectures are shown in Figure 28., page 58 to         The I/O Ports have several modes of operation.
Figure 31., page 61. In general, once the purpose       Some modes can be defined using PSDabel,
for a port pin has been defined, that pin is no long-   some by the MCU writing to the Control Registers
er available for other purposes. Exceptions are         in CSIOP space, and some by both. The modes
noted.                                                  that can only be defined using PSDsoft Express
                                                        must be programmed into the device and cannot
As shown in Figure 26., page 52, the ports contain      be changed unless the device is reprogrammed.
an output multiplexer whose select signals are          The modes that can be changed by the MCU can
driven by the configuration bits in the Control Reg-    be done so dynamically at run-time. The PLD I/O,
isters (Ports A and B only) and PSDsoft Express         Data Port, Address Input, and Peripheral I/O
Configuration. Inputs to the multiplexer include the    modes are the only modes that must be defined
following:                                              before programming the device. All other modes
                                                        can be changed by the MCU at run-time. See Ap-
Output data from the Data Out register                 plication Note AN1171 for more detail.

Latched address outputs                                Table 19., page 53 summarizes which modes are
                                                        available on each port. Table 22., page 56 shows
CPLD macrocell output                                  how and where the different modes are config-
                                                        ured. Each of the port operating modes are de-
External Chip Select (ECS0-ECS2) from the              scribed in the following sections.
     CPLD.

The Port Data Buffer (PDB) is a tri-state buffer that
allows only one source at a time to be read. The
Port Data Buffer (PDB) is connected to the Internal
Data Bus for feedback and can be read by the
MCU. The Data Out and macrocell outputs, Direc-
tion and Control Registers, and port pin input are
all connected to the Port Data Buffer (PDB).

                                                        51/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 26. General I/O Port Architecture

                                             DATA OUT            DATA OUT
                                                 REG.            ADDRESS

                                               DQ
                   WR

                   ADDRESS  DQ                                             OUTPUT                         PORT PIN
                   ALE      G                                                 MUX                           AI02885

                   MACROCELL OUTPUTS                                       OUTPUT
                   EXT CS                                                  SELECT

INTERNAL DATA BUS           READ MUX                                                ENABLE OUT

                            P                                                                      INPUT
                                                                                              MACROCELL
                            D                           DATA IN

                            B

                                         CONTROL REG.
                                               DQ

                   WR

                                              DIR REG.
                                               DQ
                   WR

                   ENABLE PRODUCT TERM (.OE)

                            CPLD- INPUT

52/110
                                PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

MCU I/O Mode                                           corresponding bit in the Direction Register to '0.'
                                                       The corresponding bit in the Direction Register
In the MCU I/O mode, the MCU uses the I/O Ports        must not be set to '1' if the pin is defined for a PLD
block to expand its own I/O ports. By setting up the   input signal in PSDabel. The PLD I/O mode is
CSIOP space, the ports on the PSD are mapped           specified in PSDabel by declaring the port pins,
into the MCU address space. The addresses of           and then writing an equation assigning the PLD I/
the ports are listed in Table 7., page 18.             O to a port.

A port pin can be put into MCU I/O mode by writing     Address Out Mode
a 0 to the corresponding bit in the Control Regis-
ter. The MCU I/O direction may be changed by           For MCUs with a multiplexed address/data bus,
writing to the corresponding bit in the Direction      Address Out Mode can be used to drive latched
Register, or by the output enable product term.        addresses on to the port pins. These port pins can,
See the section entitled Peripheral I/O                in turn, drive external devices. Either the output
Mode, page 55. When the pin is configured as an        enable or the corresponding bits of both the Direc-
output, the content of the Data Out Register drives    tion Register and Control Register must be set to
the pin. When configured as an input, the MCU          a 1 for pins to use Address Out Mode. This must
can read the port input through the Data In buffer.    be done by the MCU at run-time. See Table 21 for
See Figure 26., page 52.                               the address output pin assignments on Ports A
                                                       and B for various MCUs.
Ports C and D do not have Control Registers, and
are in MCU I/O mode by default. They can be used       For non-multiplexed 8-bit bus mode, address sig-
for PLD I/O if equations are written for them in PS-   nals (A7-A0) are available to Port B in Address Out
Dabel.                                                 Mode.

PLD I/O Mode                                           Note: Do not drive address signals with Address
                                                       Out Mode to an external memory device if it is in-
The PLD I/O Mode uses a port as an input to the        tended for the MCU to Boot from the external de-
CPLD's Input Macrocells (IMC), and/or as an out-       vice. The MCU must first Boot from PSD memory
put from the CPLD's Output Macrocells (OMC).           so the Direction and Control register bits can be
The output can be tri-stated with a control signal.    set.
This output enable control signal can be defined
by a product term from the PLD, or by resetting the

Table 19. Port Operating Modes

         Port Mode             Port A                           Port B           Port C           Port D
                                                       Yes              Yes              Yes
MCU I/O             Yes
                                                       Yes              No               No
PLD I/O                                                Yes              Yes              No
                                                       No               No               Yes
McellAB Outputs     Yes                                Yes              Yes              Yes
                                                       Yes (A7 0)
McellBC Outputs     No                                 or (A15 8)     No               No
                                                       Yes
Additional Ext. CS Outputs No                          No               Yes              Yes
                                                       No               No               No
PLD Inputs          Yes                                                 No               No
                                                       No               Yes1             No
Address Out         Yes (A7 0)

Address In          Yes

Data Port           Yes (D7 0)

Peripheral I/O      Yes

JTAG ISP            No

Note: 1. Can be multiplexed with other I/O functions.

                                                                                                          53/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 20. Port Operating Mode Settings

        Mode                    Defined in  Defined in PSD  Control Direction     VM     JTAG Enable
                                 PSDabel    Configuration   Register Register  Register
                                                            Setting Setting    Setting

                                                                  1 = output,

MCU I/O              Declare pins only N/A1                 0     0 = input N/A          N/A

                                                                  (Note 2)

PLD I/O              Logic equations N/A                    N/A   (Note 2) N/A           N/A

Data Port (Port A) N/A                      Specify bus type N/A  N/A          N/A       N/A

Address Out          Declare pins only N/A                  1     1 (Note 2) N/A         N/A
(Port A,B)

Address In           Logic for equation     N/A             N/A   N/A          N/A       N/A
(Port A,B,C,D)       Input Macrocells

Peripheral I/O       Logic equations        N/A             N/A   N/A          PIO bit = 1 N/A
(Port A)             (PSEL0 & 1)

JTAG ISP (Note 3) JTAGSEL                   JTAG            N/A   N/A          N/A       JTAG_Enable
                                            Configuration

Note: 1. N/A = Not Applicable
        2. The direction of the Port A,B,C, and D pins are controlled by the Direction Register ORed with the individual output enable product
             term (.oe) from the CPLD AND Array.
        3. Any of these three methods enables the JTAG pins on Port C.

Table 21. I/O Port Latched Address Output Assignments

         MCU         Port A (PA3-PA0) Port A (PA7-PA4)              Port B (PB3-PB0)    Port B (PB7-PB4)
                                                                  Address a11-a8      N/A
8051XA (8-Bit)       N/A1                   Address a7-a4         Address a11-a8      Address a15-a12
                                                                  Address a3-a0       Address a7-a4
80C251               N/A                    N/A                   Address a3-a0       Address a7-a4
(Page Mode)

All Other            Address a3-a0          Address a7-a4
8-Bit Multiplexed

8-Bit                N/A                    N/A
Non-Multiplexed Bus

Note: 1. N/A = Not Applicable.

54/110
                                PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Address In Mode                                      Peripheral I/O Mode

For MCUs that have more than 16 address sig-         Peripheral I/O mode can be used to interface with
nals, the higher addresses can be connected to       external peripherals. In this mode, all of Port A
Port A, B, C, and D. The address input can be        serves as a tri-state, bi-directional data buffer for
latched in the Input Macrocell (IMC) by Address      the MCU. Peripheral I/O Mode is enabled by set-
Strobe (ALE/AS, PD0). Any input that is included     ting Bit 7 of the VM Register to a '1.' Figure 27
in the DPLD equations for the SRAM, or primary or    shows how Port A acts as a bi-directional buffer for
secondary Flash memory is considered to be an        the MCU data bus if Peripheral I/O Mode is en-
address input.                                       abled. An equation for PSEL0 and/or PSEL1 must
                                                     be written in PSDabel. The buffer is tri-stated
Data Port Mode                                       when PSEL0 or PSEL1 is not active.

Port A can be used as a data bus port for a MCU
with a non-multiplexed address/data bus. The
Data Port is connected to the data bus of the MCU.
The general I/O functions are disabled in Port A if
the port is configured as a Data Port.

Figure 27. Peripheral I/O Mode

RD                              PSEL
PSEL0
PSEL1

VM REGISTER BIT 7                                    D0 - D7   PA0 - PA7
                                                     DATA BUS

WR
                                                                                                                                                         AI02886

                                                                          55/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

JTAG In-System Programming (ISP)                         Drive Select Register

Port C is JTAG compliant, and can be used for In-        The Drive Select Register configures the pin driver
System Programming (ISP). You can multiplex              as Open Drain or CMOS for some port pins, and
JTAG operations with other functions on Port C           controls the slew rate for the other port pins. An
because In-System Programming (ISP) is not per-          external pull-up resistor should be used for pins
formed in normal Operating mode. For more infor-         configured as Open Drain.
mation on the JTAG Port, see the section entitled
PROGRAMMING IN-CIRCUIT USING THE JTAG                    A pin can be configured as Open Drain if its corre-
SERIAL INTERFACE, page 69.                               sponding bit in the Drive Select Register is set to a
                                                         '1.' The default pin drive is CMOS.
Port Configuration Registers (PCR)
                                                         Note that the slew rate is a measurement of the
Each Port has a set of Port Configuration Regis-         rise and fall times of an output. A higher slew rate
ters (PCR) used for configuration. The contents of       means a faster output response and may create
the registers can be accessed by the MCU through         more electrical noise. A pin operates in a high slew
normal READ/WRITE bus cycles at the addresses            rate when the corresponding bit in the Drive Reg-
given in Table 7., page 18. The addresses in Ta-         ister is set to '1.' The default rate is slow slew.
ble 7 are the offsets in hexadecimal from the base
of the CSIOP register.                                   Table 26., page 57 shows the Drive Register for
                                                         Ports A, B, C, and D. It summarizes which pins can
The pins of a port are individually configurable and     be configured as Open Drain outputs and which
each bit in the register controls its respective pin.    pins the slew rate can be set for.
For example, Bit 0 in a register refers to Bit 0 of its
port. The three Port Configuration Registers             Table 22. Port Configuration Registers (PCR)
(PCR), shown in Table 22, are used for setting the
Port configurations. The default Power-up state for      Register Name              Port       MCU Access
each register in Table 22 is 00h.
                                                         Control           A,B                 WRITE/READ
Control Register
                                                         Direction         A,B,C,D             WRITE/READ
Any bit reset to '0' in the Control Register sets the
corresponding port pin to MCU I/O Mode, and a '1'        Drive Select1     A,B,C,D             WRITE/READ
sets it to Address Out Mode. The default mode is
MCU I/O. Only Ports A and B have an associated           Note: 1. See Table 26., page 57 for Drive Register bit definition.
Control Register.
                                                         Table 23. Port Pin Direction Control, Output
Direction Register                                       Enable P.T. Not Defined

The Direction Register, in conjunction with the out-        Direction Register Bit         Port Pin Mode
put enable (except for Port D), controls the direc-
tion of data flow in the I/O Ports. Any bit set to '1'   0                          Input
in the Direction Register causes the correspond-
ing pin to be an output, and any bit set to '0' causes   1                          Output
it to be an input. The default mode for all port pins
is input.                                                Table 24. Port Pin Direction Control, Output
                                                         Enable P.T. Defined
Figure 28., page 58 and Figure 29., page 59 show
the Port Architecture diagrams for Ports A/B and             Direction     Output Enable       Port Pin Mode
C, respectively. The direction of data flow for Ports       Register Bit          P.T.
A, B, and C are controlled not only by the direction
register, but also by the output enable product          0                 0                   Input
term from the PLD AND Array. If the output enable
product term is not active, the Direction Register       0                 1                   Output
has sole control of a given pin's direction.
                                                         1                 0                   Output
An example of a configuration for a Port with the
three least significant bits set to output and the re-   1                 1                   Output
mainder set to input is shown in Table 25. Since
Port D only contains three pins (shown in Figure         Table 25. Port Direction Assignment Example
31., page 61), the Direction Register for Port D
has only the three least significant bits active.        Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

                                                         0  0           0     0     0       1  1          1

56/110
                                      PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 26. Drive Register Pin Assignment

  Drive          Bit 7         Bit 6         Bit 5     Bit 4  Bit 3  Bit 2  Bit 1                        Bit 0
Register

Port A    Open                 Open   Open          Open      Slew   Slew   Slew                         Slew
          Drain                Drain  Drain         Drain     Rate   Rate   Rate                         Rate

Port B    Open                 Open   Open          Open      Slew   Slew   Slew                         Slew
          Drain                Drain  Drain         Drain     Rate   Rate   Rate                         Rate

Port C    Open                 Open   Open          Open      Open   Open   Open                         Open
          Drain                Drain  Drain         Drain     Drain  Drain  Drain                        Drain

Port D    NA1                  NA1    NA1           NA1       NA1    Slew   Slew                         Slew
                                                                     Rate   Rate                         Rate

Note: 1. NA = Not Applicable.

Port Data Registers                                           Output Macrocells (OMC). The CPLD Output
                                                              Macrocells (OMC) occupy a location in the MCU's
The Port Data Registers, shown in Table 27, are               address space. The MCU can read the output of
used by the MCU to write data to or read data from            the Output Macrocells (OMC). If the OMC Mask
the ports. Table 27 shows the register name, the              Register bits are not set, writing to the macrocell
ports having each register type, and MCU access               loads data to the macrocell flip-flops. See the sec-
for each register type. The registers are described           tion entitled PLDS, page 33.
below.
                                                              OMC Mask Register
Data In
                                                              Each OMC Mask Register bit corresponds to an
Port pins are connected directly to the Data In buff-         Output Macrocell (OMC) flip-flop. When the OMC
er. In MCU I/O input mode, the pin input is read              Mask Register bit is set to a 1, loading data into the
through the Data In buffer.                                   Output Macrocell (OMC) flip-flop is blocked. The
                                                              default value is 0 or unblocked.
Data Out Register

Stores output data written by the MCU in the MCU
I/O output mode. The contents of the Register are
driven out to the pins if the Direction Register or
the output enable product term is set to '1.' The
contents of the register can also be read back by
the MCU.

Table 27. Port Data Registers

         Register Name                Port                                            MCU Access
                                                    READ input on pin
Data In                               A,B,C,D       WRITE/READ

Data Out                              A,B,C,D       READ outputs of macrocells
                                                    WRITE loading macrocells flip-flop
Output Macrocell                      A,B,C
                                                    WRITE/READ prevents loading into a given
Mask Macrocell                        A,B,C         macrocell
Input Macrocell                       A,B,C
Enable Out                            A,B,C         READ outputs of the Input Macrocells
                                                    READ the output enable control of the port driver

                                                                                                               57/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Input Macrocells (IMC)                                         Ports A and B Functionality and Structure

The Input Macrocells (IMC) can be used to latch or             Ports A and B have similar functionality and struc-
store external inputs. The outputs of the Input                ture, as shown in Figure 28. The two ports can be
Macrocells (IMC) are routed to the PLD input bus,              configured to perform one or more of the following
and can be read by the MCU. See the section en-                functions:
titled PLDS, page 33.
                                                                MCU I/O Mode
Enable Out
                                                                CPLD Output Macrocells McellAB7-
The Enable Out register can be read by the MCU.                     McellAB0 can be connected to Port A or Port
It contains the output enable values for a given                    B. McellBC7-McellBC0 can be connected to
port. A 1 indicates the driver is in output mode. A                 Port B or Port C.
0 indicates the driver is in tri-state and the pin is in
input mode.                                                     CPLD Input Via the Input Macrocells (IMC).

                                                                Latched Address output Provide latched
                                                                    address output as per Table 21., page 54.

                                                                Address In Additional high address inputs
                                                                    using the Input Macrocells (IMC).

                                                                Open Drain/Slew Rate pins PA3-PA0 and
                                                                    PB3-PB0 can be configured to fast slew rate,
                                                                    pins PA7-PA4 and PB7-PB4 can be
                                                                    configured to Open Drain Mode.

                                                                Data Port Port A to D7-D0 for 8 bit non-
                                                                    multiplexed bus

                                                                Multiplexed Address/Data port for certain
                                                                    types of MCU bus interfaces.

                                                                Peripheral Mode Port A only

Figure 28. Port A and Port B Structure

                                    DATA OUT                   DATA OUT
                                        REG.
                           WR         DQ                            ADDRESS                                PORT
                           ADDRESS                             A[ 7:0] OR A[15:8]                      A OR B PIN
                           ALE        DQ
                                      G                                            OUTPUT
                                                                                     MUX

                           MACROCELL OUTPUTS

        INTERNAL DATA BUS           READ MUX

                                    P                                              OUTPUT
                                    D                                              SELECT
                                    B
                                                               DATA IN

                                                CONTROL REG.                       ENABLE OUT
                                                      DQ

                           WR

                                                     DIR REG.
                                                       DQ

                           WR

                           ENABLE PRODUCT TERM (.OE)

                                                                                                INPUT
                                                                                           MACROCELL

                                    CPLD - INPUT

                                                                                                                   AI02887

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                   PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Port C Functionality and Structure                                                             Open Drain Port C pins can be configured in
                                                                                                     Open Drain Mode
Port C can be configured to perform one or more
of the following functions (see Figure 29):                                                      Battery Backup features PC2 can be
                                                                                                     configured for a battery input supply, Voltage
MCU I/O Mode                                                                                        Stand-by (VSTBY).

CPLD Output McellBC7-McellBC0 outputs                                                           PC4 can be configured as a Battery-on Indicator
     can be connected to Port B or Port C.                                                         (VBATON), indicating when VCC is less than
                                                                                                   VBAT.
CPLD Input via the Input Macrocells (IMC)
                                                                                                Port C does not support Address Out mode, and
Address In Additional high address inputs                                                    therefore no Control Register is required.
     using the Input Macrocells (IMC).
                                                                                                Pin PC7 may be configured as the DBE input in
In-System Programming (ISP) JTAG port                                                        certain MCU bus interfaces.
     can be enabled for programming/erase of the
     PSD device. (See the section entitled
     PROGRAMMING IN-CIRCUIT USING THE
     JTAG SERIAL INTERFACE, page 69 for
     more information on JTAG programming.)

Figure 29. Port C Structure                                                                     DATA OUT

                                                                            DATA OUT                                1                                        PORT C PIN
                                                                                REG.   SPECIAL FUNCTION
                                                                                                                       OUTPUT
                                                                              DQ                                         MUX
                                                  WR
INTERNAL DATA BUS                                                                      DATA IN                         OUTPUT
                                                  MCELLBC[ 7:0]                                                        SELECT
                                                                           READ MUX
                                                                                   P                                            ENABLE OUT
                                                                                   D
                                                                                   B                                                                  INPUT  CONFIGURATION
                                                                                                                                                MACROCELL
                                                                             DIR REG.
                                                                              DQ                                                                    1
                                                  WR                                                                   SPECIAL FUNCTION
                                                  ENABLE PRODUCT TERM (.OE)

                                                                         CPLD - INPUT

                                                                                                                                                             BIT            AI02888B

                                                                                                                                                                            59/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Port D Functionality and Structure                              Slew rate pins can be set up for fast slew
                                                                      rate
Port D has three I/O pins. See Figure 30 and Fig-
ure 31., page 61. This port does not support Ad-                 Port D pins can be configured in PSDsoft Express
dress Out mode, and therefore no Control                         as input pins for other dedicated functions:
Register is required. Port D can be configured to
perform one or more of the following functions:                   Address Strobe (ALE/AS, PD0)

MCU I/O Mode                                                     CLKIN (PD1) as input to the macrocells flip-
                                                                      flops and APD counter
CPLD Output External Chip Select (ECS0-
     ECS2)                                                        PSD Chip Select Input (CSI, PD2). Driving this
                                                                      signal High disables the Flash memory, SRAM
CPLD Input direct input to the CPLD, no                            and CSIOP.
     Input Macrocells (IMC)

Figure 30. Port D Structure

                                              DATA OUT  DATA OUT                                      PORT D PIN
                                                  REG.
                                                                                OUTPUT
                                                DQ                                 MUX
                            WR
        INTERNAL DATA BUS                                        OUTPUT
                           ECS[ 2:0]                             SELECT
                                              READ MUX
                                                        DATA IN
                                                     P
                                                     D
                                                     B

                                              DIR REG.                              ENABLE PRODUCT
                                                                                          TERM (.OE)
                                                DQ
                           WR                                    CPLD - INPUT

                                                                                                      AI02889

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                                         PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

External Chip Select                                                term that can be configured active High or Low.
                                                                    The output enable of the pin is controlled by either
The CPLD also provides three External Chip Se-                      the output enable product term or the Direction
lect (ECS0-ECS2) outputs on Port D pins that can                    Register. (See Figure 31.)
be used to select external devices. Each External
Chip Select (ECS0-ECS2) consists of one product

Figure 31. Port D External Chip Select Signals

                                                      ENABLE (.OE)        DIRECTION
                                                                          REGISTER

                                    PT0                             ECS0             PD0 PIN

PLD INPUT BUS                            POLARITY
                    CPLD AND ARRAY           BIT

                                                      ENABLE (.OE)        DIRECTION
                                                                          REGISTER

                                    PT1                             ECS1             PD1 PIN

                                         POLARITY
                                             BIT

                                                      ENABLE (.OE)        DIRECTION
                                                                          REGISTER

                                    PT2                             ECS2             PD2 PIN
                                                                                                         AI02890
                                            POLARITY
                                                BIT

                                                                                                                  61/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

POWER MANAGEMENT                                          remain in standby mode even if the address/
                                                          data signals are changing state externally
All PSD devices offer configurable power saving           (noise, other devices on the MCU bus, etc.).
options. These options may be used individually or        Keep in mind that any unblocked PLD input
in combinations, as follows:                              signals that are changing states keeps the PLD
                                                          out of Stand-by mode, but not the memories.
All memory blocks in a PSD (primary and
     secondary Flash memory, and SRAM) are              PSD Chip Select Input (CSI, PD2) can be
     built with power management technology. In             used to disable the internal memories, placing
     addition to using special silicon design               them in standby mode even if inputs are
     methodology, power management technology               changing. This feature does not block any
     puts the memories into standby mode when               internal signals or disable the PLDs. This is a
     address/data inputs are not changing (zero             good alternative to using the APD Unit. There
     DC current). As soon as a transition occurs on         is a slight penalty in memory access time
     an input, the affected memory "wakes up",              when PSD Chip Select Input (CSI, PD2)
     changes and latches its outputs, then goes             makes its initial transition from deselected to
     back to standby. The designer does not have            selected.
     to do anything special to achieve memory
     standby mode when no inputs are changing--         The PMMRs can be written by the MCU at run-
     it happens automatically.                              time to manage power. All PSD supports
                                                            "blocking bits" in these registers that are set to
   The PLD sections can also achieve Stand-by               block designated signals from reaching both
   mode when its inputs are not changing, as                PLDs. Current consumption of the PLDs is
   described in the sections on the Power                   directly related to the composite frequency of
   Management Mode Registers (PMMR).                        the changes on their inputs (see Figure 35 and
                                                            Figure 36., page 72). Significant power
As with the Power Management mode, the                     savings can be achieved by blocking signals
     Automatic Power Down (APD) block allows                that are not used in DPLD or CPLD logic
     the PSD to reduce to stand-by current                  equations.
     automatically. The APD Unit can also block
     MCU address/data signals from reaching the           PSD devices have a Turbo Bit in PMMR0. This
     memories and PLDs. This feature is available         bit can be set to turn the Turbo mode off (the
     on all the devices of the PSD family. The APD        default is with Turbo mode turned on). While
     Unit is described in more detail in the sections     Turbo mode is off, the PLDs can achieve
     entitled Automatic Power-down (APD) Unit             standby current when no PLD inputs are
     and Power-down Mode, page 63.                        changing (zero DC current). Even when inputs
                                                          do change, significant power can be saved at
   Built in logic monitors the Address Strobe of the      lower frequencies (AC current), compared to
   MCU for activity. If there is no activity for a        when Turbo mode is on. When the Turbo mode
   certain time period (MCU is asleep), the APD           is on, there is a significant DC current
   Unit initiates Power-down mode (if enabled).           component and the AC component is higher.
   Once in Power-down mode, all address/data
   signals are blocked from reaching PSD memory
   and PLDs, and the memories are deselected
   internally. This allows the memory and PLDs to

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                                PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Automatic Power-down (APD) Unit and Power-down Mode

The APD Unit, shown in Figure 32, puts the PSD                                                      registers. The blocked signals include MCU
into Power-down mode by monitoring the activity                                                     control signals and the common CLKIN (PD1).
of Address Strobe (ALE/AS, PD0). If the APD Unit                                                    Note that blocking CLKIN (PD1) from the
is enabled, as soon as activity on Address Strobe                                                   PLDs does not block CLKIN (PD1) from the
(ALE/AS, PD0) stops, a four bit counter starts                                                      APD Unit.
counting. If Address Strobe (ALE/AS, PD0) re-
mains inactive for fifteen clock periods of CLKIN                                              All PSD memories enter Standby mode and
(PD1), Power-down (PDN) goes High, and the                                                          are drawing standby current. However, the
PSD enters Power-down mode, as discussed                                                            PLD and I/O ports blocks do not go into
next.                                                                                               Standby Mode because you don't want to
                                                                                                    have to wait for the logic and I/O to "wake-up"
Power-down Mode. By default, if you enable the                                                      before their outputs can change. See Table 28
APD Unit, Power-down mode is automatically en-                                                      for Power-down mode effects on PSD ports.
abled. The device enters Power-down mode if Ad-
dress Strobe (ALE/AS, PD0) remains inactive for                                                 Typical standby current is of the order of
fifteen periods of CLKIN (PD1).                                                                     microamperes. These standby current values
                                                                                                    assume that there are no transitions on any
The following should be kept in mind when the                                                       PLD input.
PSD is in Power-down mode:

If Address Strobe (ALE/AS, PD0) starts                                                       Table 28. Power-down Mode's Effect on Ports
     pulsing again, the PSD returns to normal
     Operating mode. The PSD also returns to                                                   Port Function                               Pin Level
     normal Operating mode if either PSD Chip
     Select Input (CSI, PD2) is Low or the Reset                                               MCU I/O                             No Change
     (RESET) input is High.
                                                                                               PLD Out                             No Change

The MCU address/data bus is blocked from all                                                 Address Out                         Undefined
     memory and PLDs.                                                                          Data Port                           Tri-State
                                                                                               Peripheral I/O                      Tri-State
Various signals can be blocked (prior to
     Power-down mode) from entering the PLDs by
     setting the appropriate bits in the PMMR

Figure 32. APD Unit                                                                            DISABLE BUS
                                                                                               INTERFACE
                                          APD EN
                                          PMMR0 BIT 1=1                                                             EEPROM SELECT
                                                                                                                     FLASH SELECT
                                                              TRANSITION
                                                               DETECTION                                    PLD SRAM SELECT
                                                                                                                     POWER DOWN
                                          ALE                                                                        (PDN) SELECT

      RESET   EDGE                                                                CLR PD
      CSI    DETECT                                                                  APD
      CLKIN
                                                                                  COUNTER

                                                                                           PD

             DISABLE                                                                                                               AI02891
             FLASH/EEPROM/SRAM

Table 29. PSD Timing and Stand-by Current during Power-down Mode

      PLD Propagation                                                     Memory       Access Recovery Time      Typical Stand-by Current
              Delay
Mode                                                                      Access Time          to Normal Access                    5V VCC     3V VCC

Power-down Normal tPD (Note 1)                                            No Access            tLVDV             75A (Note 2) 25A (Note 2)

Note: 1. Power-down does not affect the operation of the PLD. The PLD operation in this mode is based only on the Turbo Bit.
        2. Typical current consumption assuming no PLD inputs are changing state and the PLD Turbo Bit is '0.'

                                                                                                                                                      63/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

For Users of the HC11 (or compatible)                       PLD Power Management
The HC11 turns off its E clock when it sleeps.
Therefore, if you are using an HC11 (or compati-            The power and speed of the PLDs are controlled
ble) in your design, and you wish to use the Pow-           by the Turbo Bit (Bit 3) in PMMR0. By setting the
er-down mode, you must not connect the E clock              bit to '1,' the Turbo mode is off and the PLDs con-
to CLKIN (PD1). You should instead connect a                sume the specified stand-by current when the in-
crystal oscillator to CLKIN (PD1). The crystal oscil-       puts are not switching for an extended time of
lator frequency must be less than 15 times the fre-         70ns. The propagation delay time is increased by
quency of AS. The reason for this is that if the            10ns after the Turbo Bit is set to '1' (turned off)
frequency is greater than 15 times the frequency            when the inputs change at a composite frequency
of AS, the PSD keeps going into Power-down                  of less than 15 MHz. When the Turbo Bit is reset
mode.                                                       to '0' (turned on), the PLDs run at full power and
Other Power Saving Options                                  speed. The Turbo Bit affects the PLD's DC power,
The PSD offers other reduced power saving op-               AC power, and propagation delay.
tions that are independent of the Power-down
mode. Except for the SRAM Stand-by and PSD                  Blocking MCU control signals with the bits of
Chip Select Input (CSI, PD2) features, they are en-         PMMR2 can further reduce PLD AC power con-
abled by setting bits in PMMR0 and PMMR2.                   sumption.

Figure 33. Enable Power-down Flow Chart                     SRAM Standby Mode (Battery Backup). The
                                                            PSD supports a battery backup mode in which the
                                           RESET            contents of the SRAM are retained in the event of
                                                            a power loss. The SRAM has Voltage Stand-by
                                        Enable APD          (VSTBY, PC2) that can be connected to an external
                                   Set PMMR0 Bit 1 = 1      battery. When VCC becomes lower than VSTBY
                                                            then the PSD automatically connects to Voltage
                                OPTIONAL                    Stand-by (VSTBY, PC2) as a power source to the
                                                            SRAM. The SRAM Standby Current (ISTBY) is typ-
                             Disable desired inputs to PLD  ically 0.5A. The SRAM data retention voltage is
                            by setting PMMR0 bits 4 and 5   2V minimum. The Battery-on Indicator (VBATON)
                             and PMMR2 bits 2 through 6.    can be routed to PC4. This signal indicates when
                                                            the VCC has dropped below VSTBY.

        No  ALE/AS idle

            for 15 CLKIN

            clocks?

                      Yes  AI02892

            PSD in Power
             Down Mode

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                              PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 30. Power Management Mode Registers PMMR0 (Note 1)

Bit 0 X               0       Not used, and should be set to zero.

Bit 1  APD Enable     0 = off Automatic Power-down (APD) is disabled.
                      1 = on Automatic Power-down (APD) is enabled.

Bit 2 X               0       Not used, and should be set to zero.

Bit 3 PLD Turbo       0 = on PLD Turbo mode is on
                      1 = off PLD Turbo mode is off, saving power.

                      0 = on  CLKIN (PD1) input to the PLD AND Array is connected. Every change of CLKIN
                              (PD1) Powers-up the PLD when Turbo Bit is '0.'
Bit 4  PLD Array clk

                      1 = off CLKIN (PD1) input to PLD AND Array is disconnected, saving power.

Bit 5                        0 = on CLKIN (PD1) input to the PLD macrocells is connected.
       PLD MCell clk

                             1 = off CLKIN (PD1) input to PLD macrocells is disconnected, saving power.

Bit 6 X               0       Not used, and should be set to zero.

Bit 7 X               0       Not used, and should be set to zero.

Note: 1. The bits of this register are cleared to zero following Power-up. Subsequent Reset (RESET) pulses do not clear the registers.

Table 31. Power Management Mode Registers PMMR2 (Note 1)

Bit 0 X               0       Not used, and should be set to zero.

Bit 1 X               0       Not used, and should be set to zero.

Bit 2  PLD Array      0 = on Cntl0 input to the PLD AND Array is connected.
       CNTL0          1 = off Cntl0 input to PLD AND Array is disconnected, saving power.

Bit 3  PLD Array      0 = on Cntl1 input to the PLD AND Array is connected.
       CNTL1          1 = off Cntl1 input to PLD AND Array is disconnected, saving power.

Bit 4  PLD Array      0 = on Cntl2 input to the PLD AND Array is connected.
       CNTL2          1 = off Cntl2 input to PLD AND Array is disconnected, saving power.

Bit 5  PLD Array      0 = on ALE input to the PLD AND Array is connected.
       ALE            1 = off ALE input to PLD AND Array is disconnected, saving power.

Bit 6  PLD Array      0 = on DBE input to the PLD AND Array is connected.
       DBE            1 = off DBE input to PLD AND Array is disconnected, saving power.

Bit 7 X               0       Not used, and should be set to zero.

Note: 1. The bits of this register are cleared to zero following Power-up. Subsequent Reset (RESET) pulses do not clear the registers.

                                                                                                         65/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

PSD Chip Select Input (CSI, PD2)                   Input Clock

PD2 of Port D can be configured in PSDsoft Ex-     The PSD provides the option to turn off CLKIN
press as PSD Chip Select Input (CSI). When Low,    (PD1) to the PLD to save AC power consumption.
the signal selects and enables the internal Flash  CLKIN (PD1) is an input to the PLD AND Array and
memory, EEPROM, SRAM, and I/O blocks for           the Output Macrocells (OMC).
READ or WRITE operations involving the PSD. A
High on PSD Chip Select Input (CSI, PD2) dis-      During Power-down mode, or, if CLKIN (PD1) is
ables the Flash memory, EEPROM, and SRAM,          not being used as part of the PLD logic equation,
and reduces the PSD power consumption. How-        the clock should be disabled to save AC power.
ever, the PLD and I/O signals remain operational   CLKIN (PD1) is disconnected from the PLD AND
when PSD Chip Select Input (CSI, PD2) is High.     Array or the Macrocells block by setting Bits 4 or 5
                                                   to a 1 in PMMR0.
There may be a timing penalty when using PSD
Chip Select Input (CSI, PD2) depending on the      Input Control Signals
speed grade of the PSD that you are using. See
the timing parameter tSLQV in Table 61., page 94   The PSD provides the option to turn off the input
or Table 62., page 95.                             control signals (CNTL0, CNTL1, CNTL2, Address
                                                   Strobe (ALE/AS, PD0) and DBE) to the PLD to
                                                   save AC power consumption. These control sig-
                                                   nals are inputs to the PLD AND Array. During
                                                   Power-down mode, or, if any of them are not being
                                                   used as part of the PLD logic equation, these con-
                                                   trol signals should be disabled to save AC power.
                                                   They are disconnected from the PLD AND Array
                                                   by setting Bits 2, 3, 4, 5, and 6 to a 1 in PMMR2.

Table 32. APD Counter Operation

APD Enable Bit ALE PD Polarity   ALE Level                                      APD Counter
                                       X           Not Counting
        0  X                                       Not Counting
                                   Pulsing         Counting (Generates PDN after 15 Clocks)
        1  X                           1           Counting (Generates PDN after 15 Clocks)
                                       0
        1  1

        1  0

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RESET TIMING AND DEVICE STATUS AT RESET

Power-Up Reset

Upon Power-up, the PSD requires a Reset (RE-          The same tOPR period is needed before the device
SET) pulse of duration tNLNH-PO after VCC is          is operational after warm reset. Figure 34 shows
steady. During this period, the device loads inter-   the timing of the Power-up and warm reset.
nal configurations, clears some of the registers
and sets the Flash memory into Operating mode.        I/O Pin, Register and PLD Status at Reset
After the rising edge of Reset (RESET), the PSD
remains in the Reset mode for an additional peri-     Table 33., page 68 shows the I/O pin, register and
od, tOPR, before the first memory access is al-       PLD status during Power On Reset, warm reset
lowed.                                                and Power-down mode. PLD outputs are always
                                                      valid during warm reset, and they are valid in Pow-
The Flash memory is reset to the READ Mode            er On Reset once the internal PSD Configuration
upon Power-up. Sector Select (FS0-FS7 and             bits are loaded. This loading of PSD is completed
CSBOOT0-CSBOOT3) must all be Low, Write               typically long before the VCC ramps up to operat-
Strobe (WR, CNTL0) High, during Power On Re-          ing level. Once the PLD is active, the state of the
set for maximum security of the data contents and     outputs are determined by the PSDabel equa-
to remove the possibility of a byte being written on  tions.
the first edge of Write Strobe (WR, CNTL0). Any
Flash memory WRITE cycle initiation is prevented      Reset of Flash Memory Erase and Program
automatically when VCC is below VLKO.                 Cycles (on the PSD834Fx)

Warm Reset                                            A Reset (RESET) also resets the internal Flash
                                                      memory state machine. During a Flash memory
Once the device is up and running, the device can     Program or Erase cycle, Reset (RESET) termi-
be reset with a pulse of a much shorter duration,     nates the cycle and returns the Flash memory to
tNLNH.                                                the Read Mode within a period of tNLNH-A.

Figure 34. Reset (RESET) Timing

VCC               VCC(min)       tOPR                    tNLNH    tOPR
RESET                                                   tNLNH-A
                    tNLNH-PO                          Warm Reset
                Power-On Reset

                                                                  AI02866b

                                                                        67/110
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Table 33. Status During Power-On Reset, Warm Reset and Power-down Mode

Port Configuration           Power-On Reset                     Warm Reset          Power-down Mode

MCU I/O                      Input mode                  Input mode                 Unchanged

PLD Output                   Valid after internal PSD    Valid                      Depends on inputs to PLD
                             configuration bits are                                 (addresses are blocked in
                             loaded                                                 PD mode)

Address Out                  Tri-stated                  Tri-stated                 Not defined

Data Port                    Tri-stated                  Tri-stated                 Tri-stated

Peripheral I/O               Tri-stated                  Tri-stated                 Tri-stated

         Register            Power-On Reset                     Warm Reset          Power-down Mode

PMMR0 and PMMR2              Cleared to '0'              Unchanged                  Unchanged

Macrocells flip-flop status  Cleared to '0' by internal  Depends on .re and .pr     Depends on .re and .pr
                             Power-On Reset              equations                  equations

VM Register1                 Initialized, based on the   Initialized, based on the  Unchanged
                             selection in PSDsoft        selection in PSDsoft
                             Configuration menu          Configuration menu

All other registers          Cleared to '0'              Cleared to '0'             Unchanged

Note: 1. The SR_cod and PeriphMode bits in the VM Register are always cleared to '0' on Power-On Reset or Warm Reset.

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PROGRAMMING IN-CIRCUIT USING THE JTAG SERIAL INTERFACE

The JTAG Serial Interface block can be enabled             This dedicates the pins for JTAG at all
on Port C (see Table 34., page 70). All memory             times (compliant with IEEE 1149.1 */
blocks (primary and secondary Flash memory),         Microcontroller_enabled +
PLD logic, and PSD Configuration Register bits            /* The microcontroller can set a bit at
may be programmed through the JTAG Serial In-              run-time by writing to the PSD
terface block. A blank device can be mounted on            register, JTAG Enable. This register is
a printed circuit board and programmed using               located at address CSIOP + offset C7h.
JTAG.                                                      Setting the JTAG_ENABLE bit in this
                                                           register will enable the pins for JTAG
The standard JTAG signals (IEEE 1149.1) are                use. This bit is cleared by a PSD reset
TMS, TCK, TDI, and TDO. Two additional signals,            or the microcontroller. See Table
TSTAT and TERR, are optional JTAG extensions               35., page 71 for bit definition. */
used to speed up Program and Erase cycles.           PSD_product_term_enabled;
                                                          /* A dedicated product term (PT) inside
By default, on a blank PSD (as shipped from the            the PSD can be used to enable the JTAG
factory or after erasure), four pins on Port C are         pins. This PT has the reserved name
enabled for the basic JTAG signals TMS, TCK,               JTAGSEL. Once defined as a node in
TDI, and TDO.                                              PSDabel, the designer can write an
                                                           equation for JTAGSEL. This method is
See Application Note AN1153 for more details on            used when the Port C JTAG pins are
JTAG In-System Programming (ISP).                          multiplexed with other I/O signals. It
                                                           is recommended to logically tie the
Standard JTAG Signals                                      node JTAGSEL to the JEN\ signal on the
                                                           Flashlink cable when multiplexing JTAG
The standard JTAG signals (TMS, TCK, TDI, and              signals. See Application Note 1153 for
TDO) can be enabled by any of three different con-         details. */
ditions that are logically ORed. When enabled,
TDI, TDO, TCK, and TMS are inputs, waiting for a     The state of the PSD Reset (RESET) signal does
JTAG serial command from an external JTAG con-       not interrupt (or prevent) JTAG operations if the
troller device (such as FlashLINK or Automated       JTAG pins are dedicated by an NVM configuration
Test Equipment). When the enabling command is        bit (via PSDsoft Express). However, Reset (RE-
received, TDO becomes an output and the JTAG         SET) will prevent or interrupt JTAG operations if
channel is fully functional inside the PSD. The      the JTAG enable register is used to enable the
same command that enables the JTAG channel           JTAG pins.
may optionally enable the two additional JTAG sig-
nals, TSTAT and TERR.                                The PSD supports JTAG In-System-Configuration
                                                     (ISC) commands, but not Boundary Scan. The PS-
The following symbolic logic equation specifies the  Dsoft Express software tool and FlashLINK JTAG
conditions enabling the four basic JTAG signals      programming cable implement the JTAG In-Sys-
(TMS, TCK, TDI, and TDO) on their respective         tem-Configuration (ISC) commands. A definition
Port C pins. For purposes of discussion, the logic   of these JTAG In-System-Configuration (ISC)
label JTAG_ON is used. When JTAG_ON is true,         commands and sequences is defined in a supple-
the four pins are enabled for JTAG. When             mental document available from ST. This docu-
JTAG_ON is false, the four pins can be used for      ment is needed only as a reference for designers
general PSD I/O.                                     who use a FlashLINK to program their PSD.

JTAG_ON = PSDsoft_enabled +

     /* An NVM configuration bit inside the

      PSD is set by the designer in the

      PSDsoft Express Configuration utility.

                                                        69/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

JTAG Extensions                                      Security and Flash memory Protection

TSTAT and TERR are two JTAG extension signals        When the security bit is set, the device cannot be
enabled by an "ISC_ENABLE" command received          read on a Device Programmer or through the
over the four standard JTAG signals (TMS, TCK,       JTAG Port. When using the JTAG Port, only a Full
TDI, and TDO). They are used to speed Program        Chip Erase command is allowed.
and Erase cycles by indicating status on PSD sig-
nals instead of having to scan the status out seri-  All other Program, Erase and Verify commands
ally using the standard JTAG channel. See            are blocked. Full Chip Erase returns the part to a
Application Note AN1153.                             non-secured blank state. The Security Bit can be
                                                     set in PSDsoft Express Configuration.
TERR indicates if an error has occurred when
erasing a sector or programming a byte in Flash      All primary and secondary Flash memory sectors
memory. This signal goes Low (active) when an        can individually be sector protected against era-
Error condition occurs, and stays Low until an       sures. The sector protect bits can be set in PSD-
"ISC_CLEAR" command is executed or a chip Re-        soft Express Configuration.
set (RESET) pulse is received after an
"ISC_DISABLE" command.                               Table 34. JTAG Port Signals  Description

TSTAT behaves the same as Ready/Busy de-               Port C Pin JTAG Signals
scribed in the section entitled Ready/Busy
(PC3), page 20. TSTAT is High when the PSD de-       PC0  TMS                     Mode Select
vice is in READ Mode (primary and secondary
Flash memory contents can be read). TSTAT is         PC1  TCK                     Clock
Low when Flash memory Program or Erase cycles
are in progress, and also when data is being writ-   PC3  TSTAT                   Status
ten to the secondary Flash memory.
                                                     PC4  TERR                    Error Flag
TSTAT and TERR can be configured as open-
drain type signals during an "ISC_ENABLE" com-       PC5  TDI                     Serial Data In
mand. This facilitates a wired-OR connection of
TSTAT signals from multiple PSD devices and a        PC6  TDO                     Serial Data Out
wired-OR connection of TERR signals from those
same devices. This is useful when several PSD
devices are "chained" together in a JTAG environ-
ment.

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INITIAL DELIVERY STATE                                          programming procedure. Information for program-
                                                                ming the device is available directly from ST.
When delivered from ST, the PSD device has all                  Please contact your local sales representative.
bits in the memory and PLDs set to '1.' The PSD
Configuration Register bits are set to '0.' The code,
configuration, and PLD logic are loaded using the

Table 35. JTAG Enable Register

                                0 = off JTAG port is disabled.
Bit 0 JTAG_Enable

                                1 = on JTAG port is enabled.

Bit 1  X  0 Not used, and should be set to zero.

Bit 2  X  0 Not used, and should be set to zero.

Bit 3  X  0 Not used, and should be set to zero.

Bit 4  X  0 Not used, and should be set to zero.

Bit 5  X  0 Not used, and should be set to zero.

Bit 6  X  0 Not used, and should be set to zero.

Bit 7  X  0 Not used, and should be set to zero.

Note: 1. The state of Reset (RESET) does not interrupt (or prevent) JTAG operations if the JTAG signals are dedicated by an NVM Config-
             uration bit (via PSDsoft Express). However, Reset (RESET) prevents or interrupts JTAG operations if the JTAG enable register is
             used to enable the JTAG signals.

                                                                71/110
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AC/DC PARAMETERS                                                Power-down and Reset Timing

These tables describe the AD and DC parameters            The following are issues concerning the parame-
of the PSD:                                               ters presented:
DC Electrical Specification
AC Timing Specification                                  In the DC specification the supply current is
PLD Timing                                                    given for different modes of operation. Before
                                                               calculating the total power consumption,
      Combinatorial Timing                                    determine the percentage of time that the PSD
      Synchronous Clock Mode                                  is in each mode. Also, the supply power is
      Asynchronous Clock Mode                                 considerably different if the Turbo Bit is '0.'
      Input Macrocell Timing
MCU Timing                                                The AC power component gives the PLD,
      READ Timing                                             Flash memory, and SRAM mA/MHz
      WRITE Timing                                            specification. Figures 35 and 36 show the PLD
      Peripheral Mode Timing                                  mA/MHz as a function of the number of
                                                               Product Terms (PT) used.

                                                          In the PLD timing parameters, add the
                                                               required delay when Turbo Bit is '0.'

Figure 35. PLD ICC /Frequency Consumption (5V range)

                                         110

        100     VCC  = 5V                 ON (100%)
         90          TURBO
         80

        70
        ICC (mA)
                                             TURBO60          TURBO ON (25%)
        50
                                                     OFF
        40

        30

        20                                TURBO OFF                       PT 100%
        10                                                                PT 25%

        0

             0             5              10              15              20       25

                HIGHEST COMPOSITE FREQUENCY AT PLD INPUTS (MHz)                        AI02894

Figure 36. PLD ICC /Frequency Consumption (3V range)

        60                                           TURBO ON (100%)
                 VCC = 3V

        50

        40
        ICC (mA)
                             TURBO30                      TURBO ON (25%)

                                     OFF20

        10                                                                PT 100%

                     TURBO OFF                                            PT 25%

        0

             0             5              10              15              20       25

                HIGHEST COMPOSITE FREQUENCY AT PLD INPUTS (MHz)                        AI03100

72/110
                                       PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 36. Example of PSD Typical Power Calculation at VCC = 5.0V (Turbo Mode On)

                                                                        Conditions

Highest Composite PLD input frequency

           (Freq PLD)                  = 8 MHz

MCU ALE frequency (Freq ALE)           = 4 MHz

           % Flash memory Access = 80%

           % SRAM access               = 15%

           % I/O access                = 5% (no additional power above base)

Operational Modes

           % Normal                    = 10%

           % Power-down Mode           = 90%

Number of product terms used

           (from fitter report)        = 45 PT

           % of total product terms = 45/182 = 24.7%

           Turbo Mode                  = ON

                                       Calculation (using typical values)

ICC total                              = Ipwrdown x %pwrdown + %normal x (ICC (ac) + ICC (dc))

                                       = Ipwrdown x %pwrdown + % normal x (%flash x 2.5mA/MHz x Freq ALE

                                                            + %SRAM x 1.5mA/MHz x Freq ALE

                                                            + % PLD x 2mA/MHz x Freq PLD

                                                            + #PT x 400A/PT)

                                       = 50A x 0.90 + 0.1 x (0.8 x 2.5mA/MHz x 4 MHz

                                                            + 0.15 x 1.5mA/MHz x 4 MHz

                                                            + 2mA/MHz x 8 MHz

                                                            + 45 x 0.4mA/PT)

                                       = 45A + 0.1 x (8 + 0.9 + 16 + 18mA)

                                       = 45A + 0.1 x 42.9

                                       = 45A + 4.29mA

                                       = 4.34mA

This is the operating power with no EEPROM WRITE or Flash memory Erase cycles in progress. Calculation is based
on IOUT = 0mA.

                                                                                                73/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 37. Example of PSD Typical Power Calculation at VCC = 5.0V (Turbo Mode Off)

                                                                        Conditions

Highest Composite PLD input frequency

           (Freq PLD)                  = 8 MHz

MCU ALE frequency (Freq ALE)           = 4 MHz

           % Flash memory Access = 80%

           % SRAM access               = 15%

           % I/O access                = 5% (no additional power above base)

Operational Modes

           % Normal                    = 10%

           % Power-down Mode           = 90%

Number of product terms used

           (from fitter report)        = 45 PT

           % of total product terms = 45/182 = 24.7%

           Turbo Mode                  = Off

                                       Calculation (using typical values)

ICC total                              = Ipwrdown x %pwrdown + %normal x (ICC (ac) + ICC (dc))

                                       = Ipwrdown x %pwrdown + % normal x (%flash x 2.5mA/MHz x Freq ALE

                                                            + %SRAM x 1.5mA/MHz x Freq ALE

                                                            + % PLD x (from graph using Freq PLD))

                                       = 50A x 0.90 + 0.1 x (0.8 x 2.5mA/MHz x 4 MHz

                                                            + 0.15 x 1.5mA/MHz x 4 MHz

                                                            + 24mA)

                                       = 45A + 0.1 x (8 + 0.9 + 24)

                                       = 45A + 0.1 x 32.9

                                       = 45A + 3.29mA

                                       = 3.34mA

This is the operating power with no EEPROM WRITE or Flash memory Erase cycles in progress. Calculation is based
on IOUT = 0mA.

74/110
                             PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

MAXIMUM RATING                                        plied. Exposure to Absolute Maximum Rating con-
                                                      ditions for extended periods may affect device
Stressing the device above the rating listed in the   reliability. Refer also to the STMicroelectronics
Absolute Maximum Ratings" table may cause per-        SURE Program and other relevant quality docu-
manent damage to the device. These are stress         ments.
ratings only and operation of the device at these or
any other conditions above those indicated in the
Operating sections of this specification is not im-

Table 38. Absolute Maximum Ratings

Symbol                       Parameter                            Min.   Max.  Unit

TSTG    Storage Temperature                                       65    125   C

TLEAD   Lead Temperature during Soldering (20 seconds max.)1             235   C

VIO     Input and Output Voltage (Q = VOH or Hi-Z)                0.6   7.0   V

VCC     Supply Voltage                                            0.6   7.0   V

VPP     Device Programmer Supply Voltage                          0.6   14.0  V

VESD    Electrostatic Discharge Voltage (Human Body model) 2      2000  2000  V

Note: 1. IPC/JEDEC J-STD-020A
        2. JEDEC Std JESD22-A114A (C1=100 pF, R1=1500 , R2=500 )

                                                                               75/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

DC AND AC PARAMETERS                                            ment Conditions summarized in the relevant
                                                                tables. Designers should check that the operating
This section summarizes the operating and mea-                  conditions in their circuit match the measurement
surement conditions, and the DC and AC charac-                  conditions when relying on the quoted parame-
teristics of the device. The parameters in the DC               ters.
and AC Characteristic tables that follow are de-
rived from tests performed under the Measure-

Table 39. Operating Conditions (5V devices)

Symbol                         Parameter                                             Min.         Max.              Unit

VCC     Supply Voltage                                                               4.5               5.5          V

              Ambient Operating Temperature (industrial)                             40               85           C

TA                                                                                   0                 70           C
              Ambient Operating Temperature (commercial)

Table 40. Operating Conditions (3V devices)

Symbol                         Parameter                                             Min.         Max.              Unit

VCC     Supply Voltage                                                               3.0               3.6          V

              Ambient Operating Temperature (industrial)                             40               85           C

TA                                                                                   0                 70           C
              Ambient Operating Temperature (commercial)

Table 41. AC Signal Letters for PLD Timing                      Table 42. AC Signal Behavior Symbols for PLD
                                                                Timing
A       Address Input

C       CEout Output                                                              t  Time

D       Input Data                                                                L  Logic Level Low or ALE

E       E Input                                                                   H  Logic Level High

G       Internal WDOG_ON signal                                                   V  Valid

I       Interrupt Input                                                           X  No Longer a Valid Logic Level

L       ALE Input                                                                 Z  Float

N       RESET Input or Output                                   PW                   Pulse Width

                                                                Note: Example: tAVLX = Time from Address Valid to ALE Invalid.

P       Port Signal Output

Q       Output Data

R       WR, UDS, LDS, DS, IORD, PSEN Inputs

S       Chip Select Input

T       R/W Input

W       Internal PDN Signal

B       VSTBY Output

M       Output Macrocell

Note: Example: tAVLX = Time from Address Valid to ALE Invalid.

Table 43. AC Measurement Conditions

Symbol                         Parameter                                             Min.         Max.              Unit

CL      Load Capacitance                                                                    30                      pF

Note: 1. Output Hi-Z is defined as the point where data out is no longer driven.

76/110
                                  PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 44. Capacitance

Symbol                 Parameter                                           Test Condition         Typ.2          Max.            Unit
                                                                                                    4              6              pF
CIN    Input Capacitance (for input pins)                                  VIN = 0V                8             12              pF
COUT                                                                       VOUT = 0V                18            25
        Output Capacitance (for input/                                                                                            pF
        output pins)

CVPP    Capacitance (for CNTL2/VPP)                                        VPP = 0V

Note: 1. Sampled only, not 100% tested.
        2. Typical values are for TA = 25C and nominal supply voltages.

Figure 37. AC Measurement I/O Waveform                                     Figure 38. AC Measurement Load Circuit

3.0V    Test Point                1.5V                                                   Device          2.01 V
  0V                                  AI03103b                                        Under Test
                                                                                                               195

                                                                                                                  CL = 30 pF
                                                                                                                  (Including Scope and
                                                                                                                  Jig Capacitance)

                                                                                                                                                     AI03104b

Figure 39. Switching Waveforms Key                                       INPUTS                 OUTPUTS
                                                                           STEADY INPUT           STEADY OUTPUT
                                                                WAVEFORMS

                                                                           MAY CHANGE FROM        WILL BE CHANGING
                                                                           HI TO LO               FROM HI TO LO

                                                                           MAY CHANGE FROM        WILL BE CHANGING
                                                                           LO TO HI               LO TO HI

                                                                           DON'T CARE             CHANGING, STATE
                                                                           OUTPUTS ONLY           UNKNOWN

                                                                                                  CENTER LINE IS
                                                                                                  TRI-STATE

                                                                                                                        AI03102

                                                                                                                                 77/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 45. DC Characteristics (5V devices)

Symbol               Parameter                 Test Condition          Min.         Typ.                         Max.      Unit
                                          (in addition to those in

                                            Table 39., page 76)

VIH       Input High Voltage              4.5 V < VCC < 5.5 V          2                                         VCC +0.5  V

VIL       Input Low Voltage               4.5 V < VCC < 5.5 V          0.5                                      0.8       V

VIH1      Reset High Level Input Voltage   (Note 1)                    0.8VCC                                    VCC +0.5  V

VIL1      Reset Low Level Input Voltage    (Note 1)                    0.5                                      0.2VCC 0.1 V

VHYS      Reset Pin Hysteresis                                         0.3                                                 V

VLKO      VCC (min) for Flash Erase and                                2.5                                       4.2       V
          Program

                                          IOL = 20A, VCC = 4.5 V                   0.01                         0.1       V
                                          IOL = 8mA, VCC = 4.5 V
VOL       Output Low Voltage

                                                                                    0.25                         0.45      V

VOH       Output High Voltage Except      IOH = 20A, VCC = 4.5 V     4.4          4.49                                   V
          VSTBY On                        IOH = 2mA, VCC = 4.5 V      2.4          3.9                                    V

VOH1      Output High Voltage VSTBY On     IOH1 = 1A                  VSTBY 0.8                                         V

VSTBY SRAM Stand-by Voltage                                            2.0                                       VCC       V

ISTBY     SRAM Stand-by Current            VCC = 0 V                                0.5                          1         A

IIDLE     Idle Current (VSTBY input)       VCC > VSTBY                 0.1                                      0.1       A

VDF       SRAM Data Retention Voltage      Only on VSTBY               2                                                   V

ISB       Stand-by Supply Current         CSI >VCC 0.3 V (Notes 2,3)               50                           200       A
          for Power-down Mode

ILI       Input Leakage Current            VSS < VIN < VCC             1           0.1                         1         A

ILO       Output Leakage Current          0.45 < VOUT < VCC            10          5                           10        A

                                           PLD_TURBO = Off,                         0                                      A/PT
                                            f = 0 MHz (Note 5)
          Operating     PLD Only                                                    400                          700       A/PT
          Supply        Flash memory       PLD_TURBO = On,
ICC (DC)  Current                                 f = 0 MHz                         15                           30        mA
(Note 5)
                                          During Flash memory
                                           WRITE/Erase Only                         0                            0         mA

                                          Read only, f = 0 MHz

                        SRAM               f = 0 MHz                                0                            0         mA

          PLD AC Adder                                                                                           note 4

ICC (AC) Flash memory AC Adder                                                      2.5                          3.5       mA/
(Note 5)                                                                                                                   MHz

              SRAM AC Adder                                                         1.5                          3.0       mA/
                                                                                                                           MHz

Note: 1. Reset (RESET) has hysteresis. VIL1 is valid at or below 0.2VCC 0.1. VIH1 is valid at or above 0.8VCC.
        2. CSI deselected or internal Power-down mode is active.
        3. PLD is in non-Turbo mode, and none of the inputs are switching.
        4. Please see Figure 35., page 72 for the PLD current calculation.
        5. IOUT = 0mA

78/110
                                      PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 46. DC Characteristics (3V devices)

Symbol               Parameter             Conditions                  Min.         Typ.                         Max.      Unit

VIH       High Level Input Voltage        3.0 V < VCC < 3.6 V          0.7VCC                                    VCC +0.5  V

VIL       Low Level Input Voltage         3.0 V < VCC < 3.6 V          0.5                                      0.8       V

VIH1      Reset High Level Input Voltage   (Note 1)                    0.8VCC                                    VCC +0.5  V

VIL1      Reset Low Level Input Voltage    (Note 1)                    0.5                                      0.2VCC 0.1 V

VHYS      Reset Pin Hysteresis                                         0.3                                                 V

VLKO      VCC (min) for Flash Erase and                                1.5                                       2.2       V
          Program

                                          IOL = 20A, VCC = 3.0 V                   0.01                         0.1       V
                                          IOL = 4mA, VCC = 3.0 V
VOL       Output Low Voltage

                                                                                    0.15                         0.45      V

VOH       Output High Voltage Except      IOH = 20A, VCC = 3.0 V     2.9          2.99                                   V
          VSTBY On                        IOH = 1mA, VCC = 3.0 V      2.7          2.8                                    V

VOH1      Output High Voltage VSTBY On     IOH1 = 1A                  VSTBY 0.8                                         V

VSTBY SRAM Stand-by Voltage                                            2.0                                       VCC       V

ISTBY     SRAM Stand-by Current            VCC = 0 V                                0.5                          1         A

IIDLE     Idle Current (VSTBY input)       VCC > VSTBY                 0.1                                      0.1       A

VDF       SRAM Data Retention Voltage      Only on VSTBY               2                                                   V

ISB       Stand-by Supply Current         CSI >VCC 0.3 V (Notes 2,3)               25                           100       A
          for Power-down Mode

ILI       Input Leakage Current            VSS < VIN < VCC             1           0.1                         1         A

ILO       Output Leakage Current          0.45 < VIN < VCC             10          5                           10        A

                                           PLD_TURBO = Off,                         0                                      A/PT
                                            f = 0 MHz (Note 3)
          Operating     PLD Only                                                    200                          400       A/PT
          Supply        Flash memory       PLD_TURBO = On,
ICC (DC)  Current                                 f = 0 MHz                         10                           25        mA
(Note 5)
                                          During Flash memory
                                           WRITE/Erase Only                         0                            0         mA

                                          Read only, f = 0 MHz

                        SRAM               f = 0 MHz                                0                            0         mA

          PLD AC Adder                                                              note 4

ICC (AC) Flash memory AC Adder                                                      1.5                          2.0       mA/
(Note 5)                                                                                                                   MHz

              SRAM AC Adder                                                         0.8                          1.5       mA/
                                                                                                                           MHz

Note: 1. Reset (RESET) has hysteresis. VIL1 is valid at or below 0.2VCC 0.1. VIH1 is valid at or above 0.8VCC.
        2. CSI deselected or internal PD is active.
        3. PLD is in non-Turbo mode, and none of the inputs are switching.
        4. Please see Figure 36., page 72 for the PLD current calculation.
        5. IOUT = 0mA

                                                                                                                           79/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 40. Input to Output Disable / Enable

                         INPUT

                                                 tER               tEA

                    INPUT TO
                      OUTPUT

        ENABLE/DISABLE

                                                                            AI02863

Table 47. CPLD Combinatorial Timing (5V devices)

Symbol  Parameter               Conditions      -70           -90      -15  Fast  Turbo                      Slew   Unit
                                            Min Max       Min Max  Min Max   PT     Off                      rate1
                                                                            Aloc

        CPLD Input Pin/

tPD     Feedback to CPLD                              20      25        32 + 2 + 10 2 ns

        Combinatorial Output

tEA     CPLD Input to CPLD                            21      26        32           + 10 2 ns
        Output Enable

tER     CPLD Input to CPLD                            21      26        32           + 10 2 ns
        Output Disable

tARP    CPLD Register Clear                           21      26        33           + 10 2 ns
        or Preset Delay

tARPW   CPLD Register Clear                  10           20       29                + 10                           ns
        or Preset Pulse Width

tARD    CPLD Array Delay           Any                11      16        22 + 2                                      ns
                                macrocell

Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.

Table 48. CPLD Combinatorial Timing (3V devices)

Symbol  Parameter               Conditions      -12           -15      -20   PT   Turbo                      Slew   Unit
                                            Min Max       Min Max  Min Max  Aloc    Off                      rate1

        CPLD Input Pin/

tPD     Feedback to CPLD                              40      45        50 + 4 + 20 6 ns

        Combinatorial Output

tEA     CPLD Input to CPLD                            43      45        50           + 20 6 ns
        Output Enable

tER     CPLD Input to CPLD                            43      45        50           + 20 6 ns
        Output Disable

tARP    CPLD Register Clear                           40      43        48           + 20 6 ns
        or
        Preset Delay

tARPW   CPLD Register Clear                  25           30       35                + 20                           ns
        or
        Preset Pulse Width

tARD    CPLD Array Delay           Any                25      29        33 + 4                                      ns
                                macrocell

Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.

80/110
                                      PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 41. Synchronous Clock Mode Timing PLD

                                          tCH           tCL

                      CLKIN

                                                                 tS  tH

                INPUT                                                    tCO

      REGISTERED
             OUTPUT

                                                                                     AI02860

Table 49. CPLD Macrocell Synchronous Clock Mode Timing (5V devices)

                                               -70          -90            -15       Fast     Turbo          Slew
                                                                     Min Max          PT        Off          rate1
Symbol Parameter             Conditions                                              Aloc                           Unit

                                          Min Max Min Max

      Maximum                1/(tS+tCO)        40.0          30.30            25.00                                 MHz
      Frequency
      External
      Feedback

fMAX  Maximum          1/(tS+tCO10)           66.6          43.48            31.25                                 MHz
      Frequency
      Internal
      Feedback
      (fCNT)

      Maximum                1/(tCH+tCL)       83.3          50.00            35.71                                 MHz
      Frequency
      Pipelined Data

tS    Input Setup                         12            15           20              + 2 + 10                       ns
      Time

tH    Input Hold Time                     0             0                0                                          ns

tCH   Clock High Time Clock Input 6                     10           15                                             ns

tCL   Clock Low Time Clock Input 6                      10           15                                             ns

tCO   Clock to Output        Clock Input            13           18           22                              2 ns
      Delay

tARD  CPLD Array       Any macrocell                11           16           22 + 2                                ns
      Delay

tMIN  Minimum Clock          tCH+tCL      12            20           30                                             ns
      Period 2

Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
        2. CLKIN (PD1) tCLCL = tCH + tCL.

                                                                                                                    81/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 50. CPLD Macrocell Synchronous Clock Mode Timing (3V devices)

Symbol  Parameter          Conditions         -12       -15       -20    PT   Turbo Slew                     Unit
                                          Min Max   Min Max   Min Max   Aloc    Off rate1

        Maximum            1/(tS+tCO)         22.2      18.8      15.8                                       MHz
        Frequency
        External Feedback

fMAX    Maximum            1/(tS+tCO10)      28.5      23.2      18.8                                       MHz
        Frequency
        Internal Feedback
        (fCNT)

        Maximum            1/(tCH+tCL)        40.0      33.3      31.2                                       MHz
        Frequency
        Pipelined Data

tS      Input Setup Time                  20        25        30        + 4 + 20                             ns

tH      Input Hold Time                   0         0         0                                              ns

tCH     Clock High Time    Clock Input 15           15        16                                             ns

tCL     Clock Low Time     Clock Input 10           15        16                                             ns

tCO     Clock to Output    Clock Input        25        28        33                                          6 ns
        Delay

tARD    CPLD Array Delay Any macrocell        25        29        33 + 4                                     ns

tMIN    Minimum Clock      tCH+tCL        25        29        32                                             ns

        Period2

Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
        2. CLKIN (PD1) tCLCL = tCH + tCL.

82/110
                 PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 42. Asynchronous Reset / Preset                                  tARPW
                                                                 tARP
                                            RESET/PRESET
                                                          INPUT

                                                    REGISTER
                                                       OUTPUT

                                                                                              AI02864

Figure 43. Asynchronous Clock Mode Timing (product term clock)

                 tCHA                                            tCLA

CLOCK

                                                                               tSA tHA

          INPUT                                                                         tCOA

REGISTERED
       OUTPUT

                                                                                              AI02859

                                                                                                       83/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 51. CPLD Macrocell Asynchronous Clock Mode Timing (5V devices)

                                           -70          -90            -15   PT Turbo Slew
                                                                 Min Max    Aloc Off Rate
Symbol Parameter      Conditions                                                            Unit

                                       Min Max Min Max

        Maximum       1/(tSA+tCOA)         38.4         26.32        21.27                  MHz
        Frequency
        External
        Feedback

fMAXA   Maximum       1/(tSA+tCOA10)      62.5         35.71        27.78                  MHz
        Frequency
        Internal
        Feedback
        (fCNTA)

        Maximum       1/(tCHA+tCLA)        71.4         41.67        35.71                  MHz
        Frequency
        Pipelined
        Data

tSA     Input Setup                    7            8            12         + 2 + 10        ns
        Time

tHA     Input Hold                     8            12           14                         ns
        Time

tCHA    Clock Input                    9            12           15          + 10           ns
        High Time

tCLA    Clock Input                    9            12           15          + 10           ns
        Low Time

tCOA    Clock to                                21           30      37      + 10 2 ns
        Output Delay

tARDA   CPLD Array    Any macrocell             11           16      22 + 2                 ns
        Delay

tMINA   Minimum       1/fCNTA          16           28           39                         ns
        Clock Period

84/110
                        PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 52. CPLD Macrocell Asynchronous Clock Mode Timing (3V devices)

Symbol Parameter        Conditions            -12       -15       -20   PT Turbo Slew  Unit
                                         Min Max   Min Max   Min Max   Aloc Off Rate

       Maximum          1/(tSA+tCOA)         21.7      19.2      16.9                  MHz
       Frequency
       External
       Feedback

fMAXA  Maximum          1/(tSA+tCOA10)      27.8      23.8      20.4                  MHz
       Frequency
       Internal
       Feedback
       (fCNTA)

       Maximum

       Frequency        1/(tCHA+tCLA)        33.3      27        24.4                  MHz

       Pipelined Data

tSA    Input Setup                       10        12        13        + 4 + 20        ns
       Time

tHA    Input Hold Time                   12        15        17                        ns

tCHA   Clock High Time                   17        22        25          + 20          ns

tCLA   Clock Low Time                    13        15        16          + 20          ns

tCOA   Clock to Output                       36        40        46      + 20 6 ns
       Delay

tARD   CPLD Array       Any macrocell        25        29        33 + 4                ns
       Delay

tMINA  Minimum Clock    1/fCNTA          36        42        49                        ns
       Period

                                                                                       85/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 44. Input Macrocell Timing (product term clock)

                                    tINH            tINL

        PT CLOCK

                                                    tIS       tIH

        INPUT

        OUTPUT                                                     tINO
         AI03101

Table 53. Input Macrocell Timing (5V devices)

                                                    -70       -90            -15   PT   Turbo
                                                Min Max                           Aloc    Off
Symbol  Parameter                   Conditions                                                                                        Unit

                                                          Min Max Min Max

tIS     Input Setup Time            (Note 1)    0         0              0                                                            ns

tIH     Input Hold Time             (Note 1)    15        20             26             + 10 ns

tINH    NIB Input High Time         (Note 1)    9         12             18                                                           ns

tINL    NIB Input Low Time          (Note 1)    9         12             18                                                           ns

tINO    NIB Input to Combinatorial  (Note 1)        34             46             59 + 2 + 10 ns
        Delay

Note: 1. Inputs from Port A, B, and C relative to register/ latch clock from the PLD. ALE/AS latch timings refer to tAVLX and tLXAX.

Table 54. Input Macrocell Timing (3V devices)

                                                    -12       -15            -20   PT   Turbo
                                                Min Max                           Aloc    Off
Symbol  Parameter                   Conditions                                                                                        Unit

                                                          Min Max Min Max

tIS     Input Setup Time            (Note 1)    0         0              0                                                            ns

tIH     Input Hold Time             (Note 1)    25        25             30             + 20 ns

tINH    NIB Input High Time         (Note 1)    12        13             15                                                           ns

tINL    NIB Input Low Time          (Note 1)    12        13             15                                                           ns

tINO    NIB Input to Combinatorial  (Note 1)        46             62             70 + 4 + 20 ns
        Delay

Note: 1. Inputs from Port A, B, and C relative to register/latch clock from the PLD. ALE latch timings refer to tAVLX and tLXAX.

86/110
                                            PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 45. READ Timing                      tAVLX  tLXAX1

                               ALE /AS      tLVLX                                               DATA
                                                                                                VALID
                                      A/D           ADDRESS
                      MULTIPLEXED                     VALID

                                     BUS                            tAVQV

                             ADDRESS                                           ADDRESS
              NON-MULTIPLEXED                                                     VALID

                                     BUS                                                        DATA
                                   DATA                                                         VALID
              NON-MULTIPLEXED
                                                             tSLQV
                                     BUS
                                                                                 tRLQV          tRHQX
                                       CSI                                       tRLRH

                                        RD                                                             tRHQZ
                            (PSEN, DS)

                                                                                         tEHEL

E

                                                                          tTHEH                 tELTL

R/W

     tAVPV

                                                             ADDRESS OUT

                                                                                                              AI02895

Note: 1. tAVLX and tLXAX are not required for 80C251 in Page Mode or 80C51XA in Burst Mode.

                                                                                                                       87/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 55. READ Timing (5V devices)

                                                     -70      -90                                              -15      Turbo
                                                 Min Max  Min Max
Symbol  Parameter                    Conditions                    Min Max Off                                                 Unit

tLVLX   ALE or AS Pulse Width                    15       20       28                                                          ns

tAVLX   Address Setup Time           (Note 3)    4        6        10                                                          ns

tLXAX   Address Hold Time            (Note 3)    7        8        11                                                          ns

tAVQV   Address Valid to Data Valid  (Note 3)        70       90                                               150 + 10 ns

tSLQV   CS Valid to Data Valid                       75       100                                              150             ns

        RD to Data Valid 8-Bit Bus   (Note 5)        24       32                                                    40         ns

tRLQV   RD or PSEN to Data Valid     (Note 2)
        8-Bit Bus, 8031, 80251
                                                     31       38                                                    45         ns

tRHQX RD Data Hold Time              (Note 1)    0        0                                                 0                  ns

tRLRH   RD Pulse Width               (Note 1)    27       32       38                                                          ns

tRHQZ RD to Data High-Z              (Note 1)        20       25                                                    30         ns

tEHEL   E Pulse Width                            27       32       38                                                          ns

tTHEH R/W Setup Time to Enable                   6        10       18                                                          ns

tELTL   R/W Hold Time After Enable               0        0                                                 0                  ns

tAVPV   Address Input Valid to       (Note 4)        20       25                                                    30         ns
        Address Output Delay

Note: 1. RD timing has the same timing as DS, LDS, UDS, and PSEN signals.
        2. RD and PSEN have the same timing.
        3. Any input used to select an internal PSD function.
        4. In multiplexed mode, latched addresses generated from ADIO delay to address output on any Port.
        5. RD timing has the same timing as DS, LDS, and UDS signals.

88/110
                                     PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 56. READ Timing (3V devices)

                                                             -12      -15                                    -20      Turbo
                                                         Min Max  Min Max
Symbol  Parameter                            Conditions                                                  Min Max Off         Unit

tLVLX   ALE or AS Pulse Width                            26       26                                     30                  ns

tAVLX   Address Setup Time                   (Note 3)    9        10                                     12                  ns

tLXAX   Address Hold Time                    (Note 3)    9        12                                     14                  ns

tAVQV   Address Valid to Data Valid          (Note 3)        120      150                                    200 + 20 ns

tSLQV   CS Valid to Data Valid                               120      150                                    200             ns

        RD to Data Valid 8-Bit Bus           (Note 5)        35       35                                          40         ns

tRLQV   RD or PSEN to Data Valid 8-Bit Bus,  (Note 2)
        8031, 80251
                                                             45       50                                          55         ns

tRHQX RD Data Hold Time                      (Note 1)    0        0                                      0                   ns

tRLRH   RD Pulse Width                                   38       40                                     45                  ns

tRHQZ RD to Data High-Z                      (Note 1)        38       40                                          45         ns

tEHEL   E Pulse Width                                    40       45                                     52                  ns

tTHEH R/W Setup Time to Enable                           15       18                                     20                  ns

tELTL   R/W Hold Time After Enable                       0        0                                      0                   ns

tAVPV   Address Input Valid to               (Note 4)        33       35                                     40              ns
        Address Output Delay

Note: 1. RD timing has the same timing as DS, LDS, UDS, and PSEN signals.
        2. RD and PSEN have the same timing for 8031.
        3. Any input used to select an internal PSD function.
        4. In multiplexed mode latched address generated from ADIO delay to address output on any Port.
        5. RD timing has the same timing as DS, LDS, and UDS signals.

                                                                                                                             89/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 46. WRITE Timing                    tAVLX  t LXAX

                               ALE / AS             t LVLX                                         DATA
                                           ADDRESS                                                 VALID
                                      A/D
                      MULTIPLEXED            VALID                                                 DATA
                                                                                                   VALID
                                     BUS            tAVWL
                                                                                             tDVWH
                            ADDRESS                  ADDRESS
              NON-MULTIPLEXED                           VALID

                                     BUS          tSLWL
                                   DATA
              NON-MULTIPLEXED

                                     BUS

                                      CSI

         WR                                                                  t WLWH                              t WHDX
        (DS)                                                                                                 t WHAX

                                                                                     t EHEL

             E                                                        tTHEH                                  t ELTL
        R/ W
                                                                                                               STANDARD
                                           tAVPV                                     t WLMV                  MCU I/O OUT
                                                                                                     t WHPV

                                                         ADDRESS OUT

                                                                                                                         AI02896

90/110
                                  PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 57. WRITE Timing (5V devices)

                                                                -70          -90          -15

Symbol  Parameter                              Conditions                                      Unit

                                                            Min Max Min Max Min Max

tLVLX   ALE or AS Pulse Width                               15           20           28       ns

tAVLX   Address Setup Time                     (Note 1)     4            6            10       ns

tLXAX   Address Hold Time                      (Note 1)     7            8            11       ns

tAVWL   Address Valid to Leading               (Notes 1,3)  8            15           20       ns
        Edge of WR

tSLWL   CS Valid to Leading Edge of WR         (Note 3)     12           15           20       ns

tDVWH WR Data Setup Time                       (Note 3)     25           35           45       ns

tWHDX WR Data Hold Time                        (Note 3)     4            5            5        ns

tWLWH WR Pulse Width                           (Note 3)     31           35           45       ns

tWHAX1 Trailing Edge of WR to Address Invalid  (Note 3)     6            8            10       ns

tWHAX2  Trailing Edge of WR to DPLD Address    (Note 3,6)   0            0            0        ns
        Invalid

tWHPV   Trailing Edge of WR to Port Output     (Note 3)              27           30           38 ns
        Valid Using I/O Port Data Register

tDVMV   Data Valid to Port Output Valid        (Notes 3,5)           42           55           65 ns
        Using Macrocell Register
        Preset/Clear

tAVPV   Address Input Valid to Address         (Note 2)              20           25           30 ns
        Output Delay

tWLMV   WR Valid to Port Output Valid Using    (Notes 3,4)           48           55           65 ns
        Macrocell Register Preset/Clear

Note: 1. Any input used to select an internal PSD function.
        2. In multiplexed mode, latched address generated from ADIO delay to address output on any port.
        3. WR has the same timing as E, LDS, UDS, WRL, and WRH signals.
        4. Assuming data is stable before active WRITE signal.
        5. Assuming WRITE is active before data becomes valid.
        6. TWHAX2 is the address hold time for DPLD inputs that are used to generate Sector Select signals for internal PSD memory.

                                                                                               91/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 58. WRITE Timing (3V devices)

                                                                 -12          -15                                        -20

Symbol  Parameter                              Conditions                                                                     Unit

                                                             Min Max Min Max Min Max

tLVLX   ALE or AS Pulse Width                                26           26                                         30

tAVLX   Address Setup Time                     (Note 1)      9            10                                         12       ns

tLXAX   Address Hold Time                      (Note 1)      9            12                                         14       ns

tAVWL   Address Valid to Leading               (Notes 1,3)   17           20                                         25       ns
        Edge of WR

tSLWL   CS Valid to Leading Edge of WR         (Note 3)      17           20                                         25       ns

tDVWH WR Data Setup Time                       (Note 3)      45           45                                         50       ns

tWHDX WR Data Hold Time                        (Note 3)      7            8                                          10       ns

tWLWH WR Pulse Width                           (Note 3)      46           48                                         53       ns

tWHAX1 Trailing Edge of WR to Address Invalid  (Note 3)      10           12                                         17       ns

tWHAX2  Trailing Edge of WR to DPLD Address    (Note 3,6)    0            0                                          0        ns
        Invalid

tWHPV   Trailing Edge of WR to Port Output     (Note 3)               33              35                                      40 ns
        Valid Using I/O Port Data Register

tDVMV   Data Valid to Port Output Valid        (Notes 3,5)            70              70                                      80 ns
        Using Macrocell Register Preset/Clear

tAVPV   Address Input Valid to Address         (Note 2)               33              35                                      40 ns
        Output Delay

tWLMV   WR Valid to Port Output Valid Using    (Notes 3,4)            70              70                                      80 ns
        Macrocell Register Preset/Clear

Note: 1. Any input used to select an internal PSD function.
        2. In multiplexed mode, latched address generated from ADIO delay to address output on any port.
        3. WR has the same timing as E, LDS, UDS, WRL, and WRH signals.
        4. Assuming data is stable before active WRITE signal.
        5. Assuming WRITE is active before data becomes valid.
        6. TWHAX2 is the address hold time for DPLD inputs that are used to generate Sector Select signals for internal PSD memory.

Table 59. Program, WRITE and Erase Times (5V devices)

Symbol                            Parameter                  Min.         Typ.                                       Max.      Unit
                                                                                                                                 s
        Flash Program                                                     8.5                                                    s
                                                                                                                                 s
        Flash Bulk Erase1 (pre-programmed)                                3                                          30          s
                                                                                                                                 s
        Flash Bulk Erase (not pre-programmed)                             5                                                     s

tWHQV3  Sector Erase (pre-programmed)                                             1                                   30      cycles
tWHQV2  Sector Erase (not pre-programmed)                                        2.2                                 1200       s
tWHQV1  Byte Program                                                             14                                             ns
        Program / Erase Cycles (per Sector)                  100,000

tWHWLO  Sector Erase Time-Out                                             100
tQ7VQV  DQ7 Valid to Output (DQ7-DQ0) Valid (Data Polling)2                                30

Note: 1. Programmed to all zero before erase.
        2. The polling status, DQ7, is valid tQ7VQV time units before the data byte, DQ0-DQ7, is valid for reading.

92/110
                               PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 60. Program, WRITE and Erase Times (3V devices)

Symbol                 Parameter                             Min.     Typ.                                           Max.   Unit
                                                                                                                              s
        Flash Program                                                 8.5                                                     s
                                                                                                                              s
        Flash Bulk Erase1 (pre-programmed)                            3                                              30       s
                                                                                                                              s
        Flash Bulk Erase (not pre-programmed)                         5                                                      s

tWHQV3  Sector Erase (pre-programmed)                                 1                                              30    cycles
                                                                                                                             s
tWHQV2  Sector Erase (not pre-programmed)                             2.2                                                    ns

tWHQV1  Byte Program                                                  14                                             1200

        Program / Erase Cycles (per Sector)                  100,000

tWHWLO  Sector Erase Time-Out                                         100

tQ7VQV  DQ7 Valid to Output (DQ7-DQ0) Valid (Data Polling)2                                                          30

Note: 1. Programmed to all zero before erase.
        2. The polling status, DQ7, is valid tQ7VQV time units before the data byte, DQ0-DQ7, is valid for reading.

                                                                                                                           93/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 47. Peripheral I/O READ Timing

                                             ALE /AS

          A/D BUS                  ADDRESS                              DATA VALID
                CSI
                RD                          tAVQV (PA)                                                tQXRH (PA)
                                            tSLQV (PA)                                                tRHQZ (PA)

                                                        tRLQV (PA)
                                                        tRLRH (PA)

                                                                                tDVQV (PA)
                                                                    DATA ON PORT A

                                                                                                                  AI02897

Table 61. Port A Peripheral Data Mode READ Timing (5V devices)

                                                             -70            -90                     -15               Turbo
                                                         Min Max        Min Max
Symbol               Parameter              Conditions                                          Min Max Off                  Unit

tAVQVPA  Address Valid to Data             (Note 3)                37                      39                    45 + 10 ns
          Valid

tSLQVPA  CSI Valid to Data Valid                                   27                      35                    45 + 10 ns

          RD to Data Valid                  (Notes 1,4)             21                      32                    40         ns

tRLQVPA

          RD to Data Valid 8031 Mode                                32                      38                    45         ns

tDVQVPA  Data In to Data Out Valid                                 22                      30                    38         ns

tQXRHPA  RD Data Hold Time                              0              0                       0                            ns

tRLRHPA  RD Pulse Width                    (Note 1)     27             32                      38                           ns

tRHQZPA  RD to Data High-Z                 (Note 1)                23                      25                    30         ns

94/110
                                     PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 62. Port A Peripheral Data Mode READ Timing (3V devices)

                                                             -12                        -15           -20        Turbo
                                                         Min Max                    Min Max
Symbol             Parameter                Conditions                                           Min Max Off            Unit

tAVQVPA  Address Valid to Data Valid       (Note 3)              50                         50              50 + 20 ns

tSLQVPA  CSI Valid to Data Valid                                 37                         45              50 + 20 ns

          RD to Data Valid                  (Notes 1,4)           37                         40              45         ns

tRLQVPA

          RD to Data Valid 8031 Mode                              45                         45              50         ns

tDVQVPA  Data In to Data Out Valid                               38                         40              45         ns

tQXRHPA  RD Data Hold Time                              0                          0            0                      ns

tRLRHPA  RD Pulse Width                    (Note 1)     36                         36           46                     ns

tRHQZPA  RD to Data High-Z                 (Note 1)              36                         40              45         ns

Figure 48. Peripheral I/O WRITE Timing

          ALE /AS

          A/D BUS                  ADDRESS                        DATA OUT

                                                      tWLQV (PA)                                 tWHQZ (PA)

          WR

                                                                  tDVQV (PA)

                                                                          PORT A
                                                                       DATA OUT

                                                                                                             AI02898

Table 63. Port A Peripheral Data Mode WRITE Timing (5V devices)

                                                                                    -70          -90             -15

Symbol             Parameter                     Conditions                                                             Unit

                                                                  Min Max Min Max Min Max

tWLQVPA  WR to Data Propagation Delay                (Note 2)                           25           35              40 ns

tDVQVPA  Data to Port A Data Propagation Delay       (Note 5)                           22           30              38 ns

tWHQZPA WR Invalid to Port A Tri-state               (Note 2)                           20           25              33 ns

Note: 1. RD has the same timing as DS, LDS, UDS, and PSEN (in 8031 combined mode).
        2. WR has the same timing as the E, LDS, UDS, WRL, and WRH signals.
        3. Any input used to select Port A Data Peripheral mode.
        4. Data is already stable on Port A.
        5. Data stable on ADIO pins to data on Port A.

                                                                                                                        95/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 64. Port A Peripheral Data Mode WRITE Timing (3V devices)

                                                                                    -12               -15      -20

Symbol    Parameter                              Conditions                                                          Unit

                                                             Min Max Min Max Min Max

tWLQVPA  WR to Data Propagation Delay           (Note 2)                                42                45        55 ns

tDVQVPA  Data to Port A Data Propagation Delay  (Note 5)                                38                40        45 ns

tWHQZPA WR Invalid to Port A Tri-state          (Note 2)                                33                33        35 ns

Note: 1. RD has the same timing as DS, LDS, UDS, and PSEN (in 8031 combined mode).
        2. WR has the same timing as the E, LDS, UDS, WRL, and WRH signals.
        3. Any input used to select Port A Data Peripheral mode.
        4. Data is already stable on Port A.
        5. Data stable on ADIO pins to data on Port A.

Figure 49. Reset (RESET) Timing

VCC         VCC(min)                      tOPR                                                  tNLNH          tOPR
RESET                                                                                          tNLNH-A
              tNLNH-PO                                                                       Warm Reset
          Power-On Reset

                                                                                                                    AI02866b

Table 65. Reset (RESET) Timing (5V devices)

Symbol    Parameter                              Conditions                                  Min               Max   Unit

tNLNH     RESET Active Low Time 1                                                            150                              ns

tNLNHPO  Power On Reset Active Low Time                                                     1                                ms

tNLNHA   Warm Reset (on the PSD834Fx) 2                                                     25                               s

tOPR      RESET High to Operational Device                                                                     120            ns

Note: 1. Reset (RESET) does not reset Flash memory Program or Erase cycles.
        2. Warm reset aborts Flash memory Program or Erase cycles, and puts the device in READ Mode.

Table 66. Reset (RESET) Timing (3V devices)

Symbol    Parameter                              Conditions                                  Min               Max   Unit

tNLNH     RESET Active Low Time 1                                                            300                              ns

tNLNHPO  Power On Reset Active Low Time                                                     1                                ms

tNLNHA   Warm Reset (on the PSD834Fx) 2                                                     25                               s

tOPR      RESET High to Operational Device                                                                     300            ns

Note: 1. Reset (RESET) does not reset Flash memory Program or Erase cycles.
        2. Warm reset aborts Flash memory Program or Erase cycles, and puts the device in READ Mode.

96/110
        PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 67. VSTBYON Timing (5V devices)

Symbol  Parameter                                              Conditions  Min  Typ  Max Unit
                                                                 (Note 1)
tBVBH   VSTBY Detection to VSTBYON Output High                   (Note 1)       20   s

tBXBL   VSTBY Off Detection to VSTBYON Output                  Conditions       20   s
        Low                                                      (Note 1)
                                                                 (Note 1)
Note: 1. VSTBYON timing is measured at VCC ramp rate of 2 ms.

Table 68. VSTBYON Timing (3V devices)

Symbol  Parameter                                                          Min  Typ  Max Unit

tBVBH   VSTBY Detection to VSTBYON Output High                                  20   s

tBXBL   VSTBY Off Detection to VSTBYON Output                                   20   s
        Low

Note: 1. VSTBYON timing is measured at VCC ramp rate of 2 ms.

                                                                                     97/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 50. ISC Timing          tISCCH

                          TCK

                                          t ISCCL
                                                 t ISCPSU tISCPH

         TDI/TMS

                                                                                    t ISCPZV
                                                                                    t ISCPCO

         ISC OUTPUTS/TDO

                                                                                    tISCPVZ

         ISC OUTPUTS/TDO

                                                                                                           AI02865

Table 69. ISC Timing (5V devices)

                                                                               -70                -90          -15

Symbol                         Parameter         Conditions                                                         Unit

                                                                           Min Max Min Max Min Max

tISCCF   Clock (TCK, PC1) Frequency (except for                  (Note 1)           20                 18           14 MHz
         PLD)

tISCCH   Clock (TCK, PC1) High Time (except for                  (Note 1)  23                 26           31       ns
         PLD)

tISCCL   Clock (TCK, PC1) Low Time (except for                   (Note 1)  23                 26           31       ns
         PLD)

tISCCFP Clock (TCK, PC1) Frequency (PLD only)                    (Note 2)           2                  2            2 MHz

tISCCHP Clock (TCK, PC1) High Time (PLD only)                    (Note 2)  240          240                240      ns

tISCCLP Clock (TCK, PC1) Low Time (PLD only)                     (Note 2)  240          240                240      ns

tISCPSU ISC Port Set Up Time                                               7                  8            10       ns

tISCPH ISC Port Hold Up Time                                               5                  5            5        ns

tISCPCO ISC Port Clock to Output                                                    21                 23           25 ns

tISCPZV ISC Port High-Impedance to Valid Output                                     21                 23           25 ns

tISCPVZ  ISC Port Valid Output to                                                   21                 23           25 ns
         High-Impedance

Note: 1. For non-PLD Programming, Erase or in ISC by-pass mode.
        2. For Program or Erase PLD only.

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                                              PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 70. ISC Timing (3V devices)

                                                                               -12          -15          -20

Symbol   Parameter                               Conditions                                                   Unit

                                                                           Min Max Min Max Min Max

tISCCF   Clock (TCK, PC1) Frequency (except for                  (Note 1)           12           10           9 MHz
         PLD)

tISCCH   Clock (TCK, PC1) High Time (except for                  (Note 1)  40           45           51       ns
         PLD)

tISCCL   Clock (TCK, PC1) Low Time (except for                   (Note 1)  40           45           51       ns
         PLD)

tISCCFP Clock (TCK, PC1) Frequency (PLD only)                    (Note 2)           2            2            2 MHz

tISCCHP Clock (TCK, PC1) High Time (PLD only)                    (Note 2)  240          240          240      ns

tISCCLP Clock (TCK, PC1) Low Time (PLD only)                     (Note 2)  240          240          240      ns

tISCPSU ISC Port Set Up Time                                               12           13           15       ns

tISCPH ISC Port Hold Up Time                                               5            5            5        ns

tISCPCO ISC Port Clock to Output                                                    30           36           40 ns

tISCPZV ISC Port High-Impedance to Valid Output                                     30           36           40 ns

tISCPVZ  ISC Port Valid Output to                                                   30           36           40 ns
         High-Impedance

Note: 1. For non-PLD Programming, Erase or in ISC by-pass mode.
        2. For Program or Erase PLD only.

Table 71. Power-down Timing (5V devices)

                                                                               -70          -90          -15

Symbol   Parameter                               Conditions                                                   Unit

                                                                           Min Max Min Max Min Max

tLVDV    ALE Access Time from Power-down                                            80           90       150 ns

tCLWH    Maximum Delay from                      Using CLKIN                            15 * tCLCL1           s
         APD Enable to Internal PDN Valid            (PD1)
         Signal

Note: 1. tCLCL is the period of CLKIN (PD1).

Table 72. Power-down Timing (3V devices)

                                                                               -12          -15          -20

Symbol   Parameter                               Conditions                                                   Unit

                                                                           Min Max Min Max Min Max

tLVDV    ALE Access Time from Power-down                                        145          150          200 ns

tCLWH    Maximum Delay from APD Enable to        Using CLKIN                            15 * tCLCL1           s
         Internal PDN Valid Signal                   (PD1)

Note: 1. tCLCL is the period of CLKIN (PD1).

                                                                                                              99/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

PACKAGE MECHANICAL

Figure 51. PQFP52 - 52-pin Plastic, Quad, Flat Package Mechanical Drawing
                                           D

                                         D1

                                         D2                                A2

         Ne                                  E2 E1 E                   e

                       N                                                b
                          1
                                                          A
                                  Nd                                  CP

                                                      L1

                                  QFP-A                                            c
Note: Drawing is not to scale.                        A1  L

100/110
              PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 73. PQFP52 - 52-pin Plastic, Quad, Flat Package Mechanical Dimensions

Symb.         mm                   inches
              Min.                  Min.
       Typ.          Max.   Typ.                                             Max.
                                                                             0.093
A                    2.35                                                    0.010
                                                                             0.083
A1                   0.25                                                    0.015
                                                                             0.009
A2     2.00   1.80   2.10   0.079  0.077                                     0.522
                                                                             0.396
b             0.22   0.38          0.009
                                                                                
c             0.11   0.23          0.004                                     0.522
                                                                             0.396
D      13.20  13.15  13.25  0.520  0.518
                                                                                
D1     10.00  9.95   10.05  0.394  0.392
                                                                             0.041
D2     7.80               0.307  
                                                                               7
E      13.20  13.15  13.25  0.520  0.518
                                                                             0.004
E1     10.00  9.95   10.05  0.394  0.392

E2     7.80               0.307  

e      0.65               0.026

L      0.88   0.73   1.03   0.035  0.029

L1     1.60               0.063

              0     7            0

N             52                   52

Nd            13                   13

Ne            13                   13

CP                   0.10

                                                                             101/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 52. PLCC52 - 52-lead Plastic Lead, Chip Carrier Package Mechanical Drawing

         D                                                                           A1
                                                                                          M1
         D1                                                               A2
                                                                                             b1
M

         1N

                                        E1 E         D2/E2 D3/E3                                   e

                                                                          b

                                                               L1
                                              L

                                                                                                C
                                                                                       A
                                                                              CP

                             PLCC-B
Note: Drawing is not to scale.

Table 74. PLCC52 - 52-lead Plastic Lead, Chip Carrier Package Mechanical Dimensions

Symbol                               mm                                   inches
                                     Min.                                  Min.
         Typ.                                 Max.                 Typ.              Max.

A                                    4.19     4.57                        0.165      0.180

A1                                   2.54     2.79                        0.100      0.110

A2                                           0.91                                  0.036

B                                    0.33     0.53                        0.013      0.021

B1                                   0.66     0.81                        0.026      0.032

C                                    0.246    0.261                       0.0097     0.0103

D                                    19.94    20.19                       0.785      0.795

D1                                   19.05    19.15                       0.750      0.754

D2                                   17.53    18.54                       0.690      0.730

E                                    19.94    20.19                       0.785      0.795

E1                                   19.05    19.15                       0.750      0.754

E2                                   17.53    18.54                       0.690      0.730

   e     1.27                                                    0.050           

R        0.89                                                    0.035           

N                                    52                                   52

Nd                                   13                                   13

Ne                                   13                                   13

102/110
                                              PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Figure 53. TQFP64 - 64-lead Thin Quad Flatpack, Package Outline

                                          D

                                          D1

                                          D2                     A2

Ne                                            E2 E1 E                             e

              N                                                                    b
                 1
                                                                     A
                         Nd                                                      CP

                                                                 L1

                                   QFP-A                                            c
Note: Drawing is not to scale.                         A1  L

                                                                                       103/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

Table 75. TQFP64 - 64-lead Thin Quad Flatpack, Package Mechanical Data

Symb.               mm                                                  inches
                    Min.                                                 Min.
             Typ.          Max.   Typ.                                          Max.
                                                                                0.061
         A          1.42   1.54                                         0.056   0.005
                                                                                0.057
         A1  0.10   0.07   0.14   0.004                                 0.003    7.0
                                                                                0.015
         A2  1.40   1.36   1.44   0.055                                 0.054   0.006
                                                                                0.634
             3.5   0.0   7.0   3.5                                  0.0    0.552
                                                                                0.474
         b   0.35   0.33   0.38   0.014                                 0.013   0.634
                                                                                0.552
         c                 0.17                                                 0.474
                                                                                0.033
         D   16.00  15.90  16.10  0.630                                 0.626   0.030
                                                                                0.042
         D1  14.00  13.98  14.03  0.551                                 0.550

         D2  12.00  11.95  12.05  0.472                                 0.470

         E   16.00  15.90  16.10  0.630                                 0.626

         E1  14.00  13.98  14.03  0.551                                 0.550

         E2  12.00  11.95  12.05  0.472                                 0.470

         e   0.80   0.75   0.85   0.031                                 0.030

         L   0.60   0.45   0.75   0.024                                 0.018

         L1  1.00   0.94   1.06   0.039                                 0.037

         CP  0.10                 0.004

         N          64                                                  64

         Nd         16                                                  16

         Ne         16                                                  16

104/110
                                       PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

PART NUMBERING

Table 76. Ordering Information Scheme

Example:                                   PSD8 1  3F2  V 15 J  1  T

Device Type
PSD8 = 8-bit PSD with Register Logic
PSD9 = 8-bit PSD with Combinatorial Logic

SRAM Capacity
1 = 16 Kbit
3 = 64 Kbit
5 = 256 Kbit

Flash Memory Capacity
3 = 1 Mbit (128K x 8)
4 = 2 Mbit (256K x 8)

2nd Flash Memory
2 = 256 Kbit Flash memory + SRAM
3 = SRAM but no Flash memory
4 = 256 Kbit Flash memory but no SRAM
5 = no Flash memory + no SRAM

Operating Voltage
blank = VCC = 4.5 to 5.5V
V = VCC = 3.0 to 3.6V

Speed
70 = 70ns
90 = 90ns
12 = 120ns
15 = 150ns
20 = 200ns

Package
J = PLCC52
M = PQFP52
U = TQFP64

Temperature Range
blank = 0 to 70C (commercial)
I = 40 to 85C (industrial)

Option
T = Tape & Reel Packing

For a list of available options (e.g., speed, package) or for further information on any aspect of this device,
please contact your nearest ST Sales Office.

                                                                     105/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

APPENDIX A. PQFP52 PIN ASSIGNMENTS

Table 77. PQFP52 Connections (Figure 2)

Pin Number   Pin Assignments             Pin Number  Pin Assignments
                                               27             AD4
         1   PD2                               28             AD5
                                               29             AD6
         2   PD1                               30             AD7
                                               31             VCC
         3   PD0                               32             AD8
                                               33             AD9
         4   PC7                               34            AD10
                                               35            AD11
         5   PC6                               36            AD12
                                               37            AD13
         6   PC5                               38            AD14
                                               39            AD15
         7   PC4                               40
                                               41           CNTL0
         8   VCC                               42           RESET
                                               43           CNTL2
         9   GND                               44           CNTL1
                                               45
         10  PC3                               46             PB7
                                               47             PB6
         11  PC2                               48             GND
                                               49             PB5
         12  PC1                               50             PB4
                                               51             PB3
         13  PC0                               52             PB2
                                                              PB1
         14  PA7                                              PB0

         15  PA6

         16  PA5

         17  PA4

         18  PA3

         19  GND

         20  PA2

         21  PA1

         22  PA0

         23  AD0

         24  AD1

         25  AD2

         26  AD3

106/110
            PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

APPENDIX B. PLCC52 PIN ASSIGNMENTS

Table 78. PLCC52 Connections (Figure 3)

Pin Number  Pin Assignments              Pin Number  Pin Assignments
                                               27             PA2
1           GND                                28             PA1
                                               29             PA0
2           PB5                                30             AD0
                                               31             AD1
3           PB4                                32             AD2
                                               33             AD3
4           PB3                                34             AD4
                                               35             AD5
5           PB2                                36             AD6
                                               37             AD7
6           PB1                                38             VCC
                                               39             AD8
7           PB0                                40             AD9
                                               41            AD10
8           PD2                                42            AD11
                                               43            AD12
9           PD1                                44            AD13
                                               45            AD14
10          PD0                                46            AD15
                                               47
11          PC7                                48           CNTL0
                                               49           RESET
12          PC6                                50           CNTL2
                                               51           CNTL1
13          PC5                                52
                                                              PB7
14          PC4                                               PB6

15          VCC

16          GND

17          PC3

18          PC2 (VSTBY)

19          PC1

20          PC0

21          PA7

22          PA6

23          PA5

24          PA4

25          PA3

26          GND

                                                     107/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

APPENDIX C. TQFP64 PIN ASSIGNMENTS

Table 79. TQFP64 Connections (Figure 4)

Pin Number   Pin Assignments             Pin Number  Pin Assignments
                                               33             AD3
         1   PD2                               34             AD4
                                               35             AD5
         2   PD1                               36             AD6
                                               37             AD7
         3   PD0                               38             VCC
                                               39             VCC
         4   PC7                               40             AD8
                                               41             AD9
         5   PC6                               42            AD10
                                               43            AD11
         6   PC5                               44            AD12
                                               45            AD13
         7   VCC                               46            AD14
                                               47            AD15
         8   VCC                               48
                                               49           CNTL0
         9   VCC                               50              NC
                                               51
         10  GND                               52           RESET
                                               53           CNTL2
         11  GND                               54           CNTL1
                                               55
         12  PC3                               56             PB7
                                               57             PB6
         13  PC2                               58            GND
                                               59            GND
         14  PC1                               60             PB5
                                               61             PB4
         15  PC0                               62             PB3
                                               63             PB2
         16  NC                                64             PB1
                                                              PB0
         17  NC                                                NC
                                                               NC
         18  NC

         19  PA7

         20  PA6

         21  PA5

         22  PA4

         23  PA3

         24  GND

         25  GND

         26  PA2

         27  PA1

         28  PA0

         29  AD0

         30  AD1

         31  N/D

         32  AD2

108/110
                  PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

REVISION HISTORY

Table 80. Document Revision History

Date       Rev.                                  Description of Revision

15-Oct-99 1.0 Initial release as a WSI document

27-Oct-00 1.1 Port A Peripheral Data Mode Read Timing, changed to 50

30-Nov-00 1.2 PSD85xF2 added

23-Oct-01 2.0 Document rewritten using the ST template

07-Apr-03 3.0 v2.2 Template applied; voltage correction (Table 76)

12-Jun-03 3.1 Fix errors in PQFQ52 Connections (Table 77)

02-Oct-03 3.2 Correct Instructions (Table 9); update disclaimer, Title for EDOCS application

17-Nov-03 3.3 Correct package references (Figure 1)

04-Jun-04  4.0   Reformatted (adjust RPN list); added Table 8; added `U' package (64-pin) (Figure 1, 4, 53;
                 Table 75, 76, 79); 5V split from original

                                                                                              109/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2

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by implication or otherwise under any patent or patent rights of STMicroelectronics. Specifications mentioned in this publication are s
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                                     Hong Kong - India - Israel - Italy - Japan - Malaysia - Malta - Morocco - Singapore -
                                                   Spain - Sweden - Switzerland - United Kingdom - United States
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如何抑制直接耦合放大电路中零点漂移
0引言 直接耦合是级与级连接方式中最简单的,就是将后级的输入与前级输出直接连接在一起,一个放大电路的输出端与另一个放大电路的输入端直接连接的耦合方式称为直接耦合。另外直接耦合放大电路既能对交流信号进行放大,也可以放大变化缓慢的信号;并且由于电路中没有大容量电容,所以易于将全部电路集成在一片硅片上,构成集成放大电路。由于电子工业的飞速发展,使集成放大电路的性能越来越好,种类越来越多,价格也越来越便宜,所以直接耦合...
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编程修养(推荐阅读)
什么是好的程序员?是不是懂得很多技术细节?还是懂底层编程?还是编程速度比较快?我觉得都不是。对于一些技术细节来说和底层的技术,只要看帮助,查资料就能找到,对于速度快,只要编得多也就熟能生巧了。 我认为好的程序员应该有以下几方面的素质:  1、有专研精神,勤学善问、举一反三。  2、积极向上的态度,有创造性思维。  3、与人积极交流沟通的能力,有团队精神。  4、谦虚谨慎,戒骄戒燥。  5、写出的代码质量高。包括:代码的稳定、易读、规范、易维护、专业。 这些都是程序员的修养,这里我想...
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PCB叠层设计宝典 总的来说叠层设计主要要遵从两个规矩: 1.每个走线层都必须有一个邻近的参考层(电源或地层);2.邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容;下面列出从两层板到十层板的叠层: 一、单面PCB板和双面PCB板的叠层 对于两层板来说,由于板层数量少,已经不存在叠层的问题。控制EMI辐射主要从布线和布局来考虑; 单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要原因就是因是信号回路面积过大,不仅产生了较强的电磁辐射,而且使电路对外界干扰敏感。要...
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TouchGFX 设计”+graph波形绘制2
目前demo是基于PC平台模拟,由于自己开发板内存太小,只进行了基础移植。 Screen1,是借鉴简书那位大神搭建的类似于旋转拨号的功能,增加了按键入口,根据不同的图标进入响应的界面 Clock和screen2页都是直接移植的官方例程,目的是实现Screen1的切页功能 EasingEquation页是自己从官方demo移植出来的graph功能,并进行修改,增加了接口 对graph功能进行了改写,实现了实时刷新的效果,应用于医疗心电的试用,增加了数据和图标的及时显示 这个graph是一...
邵少少 stm32/stm8

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