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PSD813F1V-90UT

器件型号:PSD813F1V-90UT
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 3.3V

PSD813F1V-90UT器件文档内容

                                   PSD813F1V

           Flash In-System Programmable (ISP)
                 Peripherals for 8-bit MCUs, 3.3V

FEATURES SUMMARY                                     Figure 1. Packages

DUAL BANK FLASH MEMORIES                                                          PQFP52 (M)

      1 Mbit of Primary Flash Memory (8                                           PLCC52 (J)
          Uniform Sectors)
                                                                                  TQFQ64 (U)
      256 Kbit Secondary EEPROM (4 Uniform
          Sectors)                                    HIGH ENDURANCE:
                                                          100,000 Erase/WRITE Cycles of Flash
      Concurrent operation: read from one                     Memory
          memory while erasing and writing the             10,000 Erase/WRITE Cycles of EEPROM
          other                                           1,000 Erase/WRITE Cycles of PLD
                                                          Data Retention: 15-year minimum at 90C
16 Kbit SRAM (BATTERY-BACKED)                                 (for Main Flash, Boot, PLD and
                                                               Configuration bits).
PLD WITH MACROCELLS
                                                      SINGLE SUPPLY VOLTAGE:
      Over 3,000 Gates Of PLD: DPLD and                   3.3V10% for PSD813F1V
          CPLD
                                                      STANDBY CURRENT AS LOW AS 50A
      DPLD - User-defined Internal chip-select
          decoding

      CPLD with 16 Output Macrocells (OMCs)
          and 24 Input Macrocells (IMCs)

27 RECONFIGURABLE I/Os

      27 individually configurable I/O port pins
          that can be used for the following
          functions:

          MCU I/Os;

          PLD I/Os;

          Latched MCU address output; and

          Special function I/Os.

          Note: 16 of the I/O ports may be
          configured as open-drain outputs.

ENHANCED JTAG SERIAL PORT

      Built-in JTAG-compliant serial port allows
          full-chip In-System Programmability (ISP)

      Efficient manufacturing allows for easy
          product testing and programming

PAGE REGISTER

      Internal page register that can be used to
          expand the microcontroller address space
          by a factor of 256.

PROGRAMMABLE POWER MANAGEMENT

June 2004                                            1/110
PSD813F1V

TABLE OF CONTENTS

Features Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

SUMMARY DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     In-System Programming (ISP) via JTAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     In-Application Programming (IAP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     PSDsoft Express . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

PIN DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

PSD ARCHITECTURAL OVERVIEW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     PLDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     I/O Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     Microcontroller Bus Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     JTAG Port. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     In-System Programming (ISP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Page Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Power Management Unit (PMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

DEVELOPMENT SYSTEM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

PSD Register Description and Address Offset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

DETAILED OPERATION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     MEMORY BLOCKS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     Primary Flash Memory and Secondary EEPROM Description . . . . . . . . . . . . . . . . . . . . . . . . . 18
     Memory Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

INSTRUCTIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
     Power-down Instruction and Power-up Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
     READ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Data Polling Flag (DQ7). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Toggle Flag (DQ6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Error Flag (DQ5). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Erase Time-out Flag DQ3 (Flash Memory only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Writing to the EEPROM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Writing the OTP Row . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

PROGRAMMING FLASH MEMORY. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Data Polling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Data Toggle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

ERASING FLASH MEMORY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
     Flash Bulk Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

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                                                                                                             PSD813F1V

     Flash Erase Suspend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
     Flash Erase Resume . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

FLASH AND EEPROM MEMORY SPECIFIC FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
     Flash Memory and EEPROM Sector Protect. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
     Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

MEMORY SELECT SIGNALS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     Memory Select Configuration for MCUs with Separate Program and Data Spaces . . . . . . . . 31
     Separate Space Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
     Combined Space Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

PAGE REGISTER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

PLD'S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
     The Turbo Bit in PSD. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

DECODE PLD (DPLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

COMPLEX PLD (CPLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
     Output Macrocell (OMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
     Product Term Allocator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
     The OMC Mask Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
     The Output Enable of the OMC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
     Input Macrocells (IMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

MCU BUS INTERFACE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
     PSD Interface to a Multiplexed 8-Bit Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
     PSD Interface to a Non-Multiplexed 8-Bit Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
     Data Byte Enable Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
     MCU Bus Interface Examples. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
     80C31 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
     80C251 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
     80C51XA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
     68HC11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

I/O PORTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
     General Port Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
     Port Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
     MCU I/O Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
     PLD I/O Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
     Address Out Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
     Address In Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

                                                                                                                                                         3/110
PSD813F1V

     Data Port Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
     Peripheral I/O Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
     JTAG In-System Programming (ISP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
     Port Configuration Registers (PCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
     Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
     Direction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
     Drive Select Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
     Port Data Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
     Data In. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
     Data Out Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
     Output Macrocells (OMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
     Mask Macrocell Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
     Input Macrocells (IMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
     Enable Out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
     Ports A and B Functionality and Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
     Port C Functionality and Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
     Port D Functionality and Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
     External Chip Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

POWER MANAGEMENT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
     Automatic Power-down (APD) Unit and Power-down Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
     Power-down Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
     For Users of the HC11 (or compatible) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
     Other Power Saving Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
     PLD Power Management. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
     SRAM Standby Mode (Battery Backup). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
     PSD Chip Select Input (CSI, PD2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
     Input Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
     Input Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

RESET TIMING AND DEVICE STATUS AT RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
     Power-On Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
     Warm Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
     I/O Pin, Register and PLD Status at Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

PROGRAMMING IN-CIRCUIT USING THE JTAG SERIAL INTERFACE . . . . . . . . . . . . . . . . . . . . . . 71
     Standard JTAG Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
     JTAG Extensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
     Security, Flash memory and EEPROM Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

INITIAL DELIVERY STATE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

AC/DC PARAMETERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

MAXIMUM RATING. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

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                                                                                                             PSD813F1V

DC AND AC PARAMETERS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
PACKAGE MECHANICAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
PART NUMBERING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
APPENDIX A.PQFP52 PIN ASSIGNMENTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
APPENDIX B.PLCC52 PIN ASSIGNMENTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
APPENDIX C.TQFP64 PIN ASSIGNMENTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
REVISION HISTORY. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

                                                                                                                                                         5/110
PSD813F1V

SUMMARY DESCRIPTION                                      In-Application Programming (IAP)

The PSD family of Programmable Microcontroller           Two independent memory arrays (Flash and EE-
(MCU) Peripherals brings In-System Programma-            PROM) are included so the MCU can execute
bility (ISP) to Flash memory and programmable            code from one memory while erasing and pro-
logic. The result is a simple and flexible solution for  gramming the other. Robust product firmware up-
embedded designs. PSD devices combine many               dates in the field are possible over any
of the peripheral functions found in MCU based           communication channel (CAN, Ethernet, UART,
applications.                                            J1850, etc.) using this unique architecture. De-
                                                         signers are relieved of these problems:
PSD devices integrate an optimized "microcontrol-
ler macrocell" logic architecture. The Macrocell         Simultaneous read and write to Flash memo-
was created to address the unique requirements           ry. How can the MCU program the same memory
of embedded system designs. It allows direct con-        from which it is executing code? It cannot. The
nection between the system address/data bus and          PSD allows the MCU to operate the two memories
the internal PSD registers to simplify communica-        concurrently, reading code from one while erasing
tion between the MCU and other supporting devic-         and programming the other during IAP.
es.
                                                         Complex memory mapping. I have only a 64K-
The PSD family offers two methods to program             byte address space to start with. How can I map
PSD Flash memory while the PSD is soldered to a          these two memories efficiently? A Programmable
circuit board.                                           Decode PLD is the answer. The concurrent PSD
                                                         memories can be mapped anywhere in MCU ad-
In-System Programming (ISP) via JTAG                     dress space, segment by segment with extremely
                                                         high address resolution. As an option, the second-
An IEEE 1149.1 compliant JTAG interface is in-           ary Flash memory can be swapped out of the sys-
cluded on the PSD enabling the entire device             tem memory map when IAP is complete. A built-in
(Flash memory, EEPROM, the PLD, and all con-             page register breaks the 64K-byte address limit.
figuration) to be rapidly programmed while sol-
dered to the circuit board. This requires no MCU         Separate program and data space. How can I
participation, which means the PSD can be pro-           write to Flash or EEPROM memory while it resides
grammed anytime, even while completely blank.            in "program" space during field firmware updates,
                                                         my MCU won't allow it! The Flash PSD provides
The innovative JTAG interface to Flash memories          means to "reclassify" Flash or EEPROM memory
is an industry first, solving key problems faced by      as "data" space during IAP, then back to "program"
designers and manufacturing houses, such as:             space when complete.

First time programming. How do I get firmware            PSDsoft Express
into the Flash the very first time? JTAG is the an-
swer, program the PSD while blank with no MCU            PSDsoft Express, a software development tool
involvement.                                             from ST, guides you through the design process
                                                         step-by-step making it possible to complete an
Inventory build-up of pre-programmed devic-              embedded MCU design capable of ISP/IAP in just
es. How do I maintain an accurate count of pre-          hours. Select your MCU and PSDsoft Express
programmed Flash memory and PLD devices                  takes you through the remainder of the design with
based on customer demand? How many and what              point and click entry, covering PSD selection, pin
version? JTAG is the answer, build your hardware         definitions, programmable logic inputs and out-
with blank PSDs soldered directly to the board and       puts, MCU memory map definition, ANSI-C code
then custom program just before they are shipped         generation for your MCU, and merging your MCU
to customer. No more labels on chips and no more         firmware with the PSD design. When complete,
wasted inventory.                                        two different device programmers are supported
                                                         directly from PSDsoft Express: FlashLINK (JTAG)
Expensive sockets. How do I eliminate the need           and PSDpro.
for expensive and unreliable sockets? JTAG is the
answer. Solder the PSD directly to the circuit
board. Program first time and subsequent times
with JTAG. No need to handle devices and bend
the fragile leads.

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Figure 2. PQFP52 Connections                 52 PB0                                                                                 PSD813F1V
                                                  51 PB1
                                     PD2 1             50 PB2                                                         39 AD15
                                     PD1 2                  49 PB3                                                    38 AD14
                                     PD0 3                        48 PB4                                              37 AD13
                                     PC7 4                             47 PB5                                         36 AD12
                                     PC6 5                                  46 GND                                    35 AD11
                                     PC5 6                                        45 PB6                              34 AD10
                                     PC4 7                                             44 PB7                         33 AD9
                                     VCC 8                                                  43 CNTL1                  32 AD8
                                     GND 9                                                        42 CNTL2            31 VCC
                                     PC3 10                                                            41 RESET       30 AD7
                                     PC2 11                                                                 40 CNTLO  29 AD6
                                     PC1 12                                                                           28 AD5
                                     PC0 13                                                                           27 AD4

                                             PA7 14                                                                                         AI02858
                                                  PA6 15
                                                       PA5 16
                                                            PA4 17
                                                                  PA3 18
                                                                       GND 19
                                                                            PA2 20
                                                                                  PA1 21
                                                                                       PA0 22
                                                                                            AD0 23
                                                                                                  AD1 24
                                                                                                       AD2 25
                                                                                                            AD3 26

                                                                                                                      7/110
PSD813F1V

Figure 3. PLCC52 Connections

                PB0
                     PB1
                          PB2
                               PB3
                                    PB4
                                         PB5
                                              GND
                                                   PB6
                                                        PB7
                                                             CNTL1
                                                                   CNTL2
                                                                        RESET
                                                                             CNTL0

            8                                                                47
                                                                        48
                                                                   49
                                                             50
                                                        51
                                                   52

                                              1
                                         2
                                    3
                               4
                          5
                    6
                7

       PD2                                                                                46  AD15

       PD1  9                                                                             45  AD14

       PD0  10                                                                            44  AD13

       PC7  11                                                                            43  AD12

       PC6  12                                                                            42  AD11

       PC5  13                                                                            41  AD10

       PC4  14                                                                            40  AD9

       VCC  15                                                                            39  AD8

       GND  16                                                                            38  VCC

       PC3  17                                                                            37  AD7

       PC2  18                                                                            36  AD6

       PC1  19                                                                            35  AD5

       PC0  20                                                                            34  AD4

                21            22   23   24   25   26   27   28   29   30   31   32   33

                PA7           PA6  PA5  PA4  PA3  GND  PA2  PA1  PA0  AD0  AD1  AD2  AD3      AI02857

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Figure 4. TQFP64 Connections     64 NC                                                                                            PSD813F1V
                                      63 NC
                           PD2 1           62 PB0                                                                       48 CNTL0
                           PD1 2                61 PB1                                                                  47 AD15
                           PD0 3                      60 PB2                                                            46 AD14
                           PC7 4                           59 PB3                                                       45 AD13
                           PC6 5                                58 PB4                                                  44 AD12
                           PC5 6                                      57 PB5                                            43 AD11
                           VCC 7                                           56 GND                                       42 AD10
                           VCC 8                                                55 GND                                  41 AD9
                           VCC 9                                                      54 PB6                            40 AD8
                           GND 10                                                          53 PB7                       39 VCC
                           GND 11                                                               52 CNTL1                38 VCC
                           PC3 12                                                                    51 CNTL2           37 AD7
                           PC2 13                                                                          50 RESET     36 AD6
                           PC1 14                                                                               49 NC   35 AD5
                           PC0 15                                                                                       34 AD4
                           NC 16                                                                                        33 AD3

                                 NC 17                                                                                    AI09644
                                      NC 18
                                           PA7 19
                                                PA6 20
                                                      PA5 21
                                                           PA4 22
                                                                PA3 23
                                                                      GND 24
                                                                           GND 25
                                                                                PA2 26
                                                                                      PA1 27
                                                                                           PA0 28
                                                                                                AD0 29
                                                                                                     AD1 30
                                                                                                           ND 31
                                                                                                                AD2 32

                                                                                                                        9/110
PSD813F1V

PIN DESCRIPTION

Table 1. Pin Description (for the PLCC52 package)

Pin Name Pin Type                                       Description(1)

ADIO0-7 30-37           This is the lower Address/Data port. Connect your MCU address or address/data bus
                        according to the following rules:
                        1. If your MCU has a multiplexed address/data bus where the data is multiplexed with the
                        lower address bits, connect AD0-AD7 to this port.
                        2. If your MCU does not have a multiplexed address/data bus, or you are using an
                I/O 80C251 in page mode, connect A0-A7 to this port.
                        3. If you are using an 80C51XA in burst mode, connect A4/D0 through A11/D7 to this
                        port.
                        ALE or AS latches the address. The PSD drives data out only if the READ signal is active
                        and one of the PSD functional blocks was selected. The addresses on this port are
                        passed to the PLDs.

                     This is the upper Address/Data port. Connect your MCU address or address/data bus

                     according to the following rules:

                     1. If your MCU has a multiplexed address/data bus where the data is multiplexed with the

                     lower address bits, connect A8-A15 to this port.

                     2. If your MCU does not have a multiplexed address/data bus, connect A8-A15 to this

ADIO8-15 39-46  I/O  port.
                     3. If you are using an 80C251 in page mode, connect AD8-AD15 to this port.

                     4. If you are using an 80C51XA in burst mode, connect A12/D8 through A19/D15 to this

                     port.

                     ALE or AS latches the address. The PSD drives data out only if the READ signal is active

                     and one of the PSD functional blocks was selected. The addresses on this port are

                     passed to the PLDs.

CNTL0 47              The following control signals can be connected to this port, based on your MCU:
                      1. WR active Low Write Strobe input.
                I 2. R_W active High READ/active Low write input.
                      This port is connected to the PLDs. Therefore, these signals can be used in decode and
                      other logic equations.

CNTL1 50              The following control signals can be connected to this port, based on your MCU:
                      1. RD active Low Read Strobe input.
                      2. E E clock input.
                      3. DS active Low Data Strobe input.
                I 4. PSEN connect PSEN to this port when it is being used as an active Low READ
                      signal. For example, when the 80C251 outputs more than 16 address bits, PSEN is
                      actually the READ signal.
                      This port is connected to the PLDs. Therefore, these signals can be used in decode and
                      other logic equations.

                     This port can be used to input the PSEN (Program Select Enable) signal from any MCU

CNTL2 49        I    that uses this signal for code exclusively. If your MCU does not output a Program Select
                     Enable signal, this port can be used as a generic input. This port is connected to the

                     PLDs.

Reset 48        I    Active Low Reset input. Resets I/O Ports, PLD macrocells and some of the Configuration
                     Registers. Must be Low at Power-up.

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                                                                                         PSD813F1V

Pin Name Pin  Type              Description(1)

    PA0 29            These pins make up Port A. These port pins are configurable and can have the following
    PA1 28            functions:
    PA2 27            1. MCU I/O write to or read from a standard output or input port.
    PA3 25            2. CPLD macrocell (McellAB0-7) outputs.
    PA4 24            3. Inputs to the PLDs.
    PA5 23            4. Latched address outputs (see Table 5).
    PA6 22    I/O 5. Address inputs. For example, PA0-3 could be used for A0-A3 when using an 80C51XA
    PA7 21            in burst mode.
                      6. As the data bus inputs D0-D7 for non-multiplexed address/data bus MCUs.
    PB0 7             7. D0/A16-D3/A19 in M37702M2 mode.
    PB1 6             8. Peripheral I/O mode.
    PB2 5             Note: PA0-PA3 can only output CMOS signals with an option for high slew rate. However,
    PB3 4             PA4-PA7 can be configured as CMOS or Open Drain Outputs.
    PB4 3
    PB5 2           These pins make up Port B. These port pins are configurable and can have the following
    PB6 52
    PB7 51          functions:

    PC0 20          1. MCU I/O write to or read from a standard output or input port.

    PC1 19    I/O   2. CPLD macrocell (McellAB0-7 or McellBC0-7) outputs.
                    3. Inputs to the PLDs.
    PC2 18
                    4. Latched address outputs (see Table 5).
    PC3 17
                    Note: PB0-PB3 can only output CMOS signals with an option for high slew rate. However,
    PC4 14
                    PB4-PB7 can be configured as CMOS or Open Drain Outputs.

                      PC0 pin of Port C. This port pin can be configured to have the following functions:
                      1. MCU I/O write to or read from a standard output or input port.
                      2. CPLD macrocell (McellBC0) output.
              I/O 3. Input to the PLDs.
                      4. TMS Input2 for the JTAG Interface.
                      This pin can be configured as a CMOS or Open Drain output.

                      PC1 pin of Port C. This port pin can be configured to have the following functions:
                      1. MCU I/O write to or read from a standard output or input port.
                      2. CPLD macrocell (McellBC1) output.
              I/O 3. Input to the PLDs.
                      4. TCK Input2 for the JTAG Interface.
                      This pin can be configured as a CMOS or Open Drain output.

                    PC2 pin of Port C. This port pin can be configured to have the following functions:

                    1. MCU I/O write to or read from a standard output or input port.

              I/O   2. CPLD macrocell (McellBC2) output.
                    3. Input to the PLDs.

                    4. VSTBY SRAM stand-by voltage input for SRAM battery backup.

                    This pin can be configured as a CMOS or Open Drain output.

                      PC3 pin of Port C. This port pin can be configured to have the following functions:
                      1. MCU I/O write to or read from a standard output or input port.
                      2. CPLD macrocell (McellBC3) output.
              I/O 3. Input to the PLDs.
                      4. TSTAT output2 for the JTAG Serial Interface.
                      5. Ready/Busy output for In-System parallel programming.
                      This pin can be configured as a CMOS or Open Drain output.

                      PC4 pin of Port C. This port pin can be configured to have the following functions:
                      1. MCU I/O write to or read from a standard output or input port.
                      2. CPLD macrocell (McellBC4) output.
                      3. Input to the PLDs.
              I/O 4. TERR output2 for the JTAG Interface.
                      5. Battery-on Indicator output (VBATON). Goes High when power is being drawn from an
                      external battery.
                      This pin can be configured as a CMOS or Open Drain output.

                                                                                                           11/110
PSD813F1V

Pin Name Pin Type                         Description(1)

PC5 13                  PC5 pin of Port C. This port pin can be configured to have the following functions:
                        1. MCU I/O write to or read from a standard output or input port.
                        2. CPLD macrocell (McellBC5) output.
                I/O 3. Input to the PLDs.
                        4. TDI input2 for the JTAG Interface.
                        This pin can be configured as a CMOS or Open Drain output.

PC6 12                  PC6 pin of Port C. This port pin can be configured to have the following functions:
                        1. MCU I/O write to or read from a standard output or input port.
                        2. CPLD macrocell (McellBC6) output.
                I/O 3. Input to the PLDs.
                        4. TDO output2 for the JTAG Interface.
                        This pin can be configured as a CMOS or Open Drain output.

                     PC7 pin of Port C. This port pin can be configured to have the following functions:

                     1. MCU I/O write to or read from a standard output or input port.

PC7 11          I/O  2. CPLD macrocell (McellBC7) output.
                     3. Input to the PLDs.

                     4. DBE active Low Data Byte Enable input from 68HC912 type MCUs.

                     This pin can be configured as a CMOS or Open Drain output.

PD0 10                  PD0 pin of Port D. This port pin can be configured to have the following functions:
                        1. ALE/AS input latches address output from the MCU.
                I/O 2. MCU I/O write or read from a standard output or input port.
                        3. Input to the PLDs.
                        4. CPLD output (External Chip Select).

                     PD1 pin of Port D. This port pin can be configured to have the following functions:

                     1. MCU I/O write to or read from a standard output or input port.

PD1 9           I/O  2. Input to the PLDs.
                     3. CPLD output (External Chip Select).

                     4. CLKIN clock input to the CPLD macrocells, the APD Unit's Power-down counter, and

                     the CPLD AND Array.

                     PD2 pin of Port D. This port pin can be configured to have the following functions:

                     1. MCU I/O write to or read from a standard output or input port.

PD2 8           I/O  2. Input to the PLDs.
                     3. CPLD output (External Chip Select).

                     4. PSD Chip Select Input (CSI). When Low, the MCU can access the PSD memory and I/

                     O. When High, the PSD memory blocks are disabled to conserve power.

VCC     15, 38       Supply Voltage

GND     1, 16,       Ground pins
        26

Note: 1. The pin numbers in this table are for the PLCC package only. See the Figure 2., page 7, for pin numbers on other package type.
        2. These functions can be multiplexed with other functions.

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                                                                                                                              ADDRESS/DATA/CONTROL BUS                                                           Figure 5. Block Diagram

                                                                                                             PLD      PAGE                                          1 MBIT MAIN
                                                                                                            INPUT  REGISTER                                      FLASH MEMORY
                                                                                                             BUS
                                                                                                                                                                      8 SECTORS
                                                                                                                              EMBEDDED
                                                                                                                              ALGORITHM

CNTL0,                                                                                                                                       SECTOR                 256 KBIT SECONDARY        POWER   VSTDBY
CNTL1,                                                                                                                                       SELECTS             MEMORY (BOOT OR DATA)       MANGMT    (PC2)
CNTL2
                                                                                                                                                                            4 SECTORS           UNIT
                                                                                                                                                                            EEPROM - F1
                                                                                                 PROG.                        FLASH DECODE
                                                                                               MCU BUS                           PLD (DPLD)

                                                                                                 INTRF.

                                                                                                                   73                        SECTOR

                                                                                                                                             SELECTS

                                                                                                                                             SRAM SELECT         16 KBIT BATTERY             PROG.
                                                                                                                                                                   BACKUP SRAM               PORT PA0 PA7

                                                                                   AD0 AD15                                                PERIP I/O MODE SELECTS                          PORT
                                                                                                                                                                                                A
                                                                                                                                             CSIOP
                                                                                               ADIO                                                                       RUNTIME CONTROL
                                                                                               PORT                                                                       AND I/O REGISTERS

                                                                                                                          73  FLASH ISP CPLD                   3 EXT CS TO PORT D
                                                                                                                                                            16 OUTPUT MACROCELLS
                                                                                                                              (CPLD)
                                                                                                                                                                      PORT A ,B & C
                                                                                                                                                                                             PROG.    PB0 PB7
                                                                                                                                                                                             PORT
                                                                                                                                                            24 INPUT MACROCELLS
                                                                                                                                                                   PORT A ,B & C             PORT
                                                                                                                                                                                                B

                                                                                                                   CLKIN

                                                                                                                                                                                             PROG.    PC0 PC7
                                                                                                                                                                                             PORT
                                                                                                GLOBAL                    MACROCELL FEEDBACK OR PORT INPUT
                                                                                               CONFIG. &                                           CLKIN                                     PORT
                                                                                               SECURITY                                                                                         C

                                                                                                     CLKIN                                                                                   PROG.    PD0 PD2
                                                                                                                                                                                             PORT
                                                                                                                                             PLD, CONFIGURATION     JTAG
                                                                                                                                               & FLASH MEMORY     SERIAL                     PORT
                                                                                                                                                       LOADER    CHANNEL                        D

                                                                         AI02861F                                                                                                                                                         PSD813F1V

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PSD813F1V

PSD ARCHITECTURAL OVERVIEW                             The PLDs consume minimal power by using Zero-
                                                       Power design techniques. The speed and power
PSD devices contain several major functional           consumption of the PLD is controlled by the Turbo
blocks. Figure 5 shows the architecture of the PSD     Bit (ZPSD only) in the PMMR0 register and other
device. The functions of each block are described      bits in the PMMR2 registers. These registers are
briefly in the following sections. Many of the blocks  set by the microcontroller at runtime. There is a
perform multiple functions and are user config-        slight penalty to PLD propagation time when in-
urable.                                                voking the ZPSD features.

Memory                                                 I/O Ports

The PSD contains the following memories:               The PSD has 27 I/O pins divided among four ports
                                                       (Port A, B, C, and D). Each I/O pin can be individ-
a 1 Mbit Flash memory                                 ually configured for different functions. Ports A, B,
                                                       C and D can be configured as standard MCU I/O
a secondary 256 Kbit EEPROM memory                    ports, PLD I/O, or latched address outputs for mi-
                                                       crocontrollers using multiplexed address/data
a 16 Kbit SRAM                                        busses.

Each of the memory blocks is briefly discussed in      The JTAG pins can be enabled on Port C for In-
the following paragraphs. A more detailed discus-      System Programming (ISP).
sion can be found in the section entitled MEMORY
BLOCKS, page 18.                                       Ports A and B can also be configured as a data
                                                       port for a n on-multiplexed bus or multiplexed Ad-
The 1 Mbit Flash memory is the main memory of          dress/Data buses for certain types of 16-bit micro-
the PSD. It is divided into 8 equally-sized sectors    controllers.
that are individually selectable.
                                                       Microcontroller Bus Interface
The 256 Kbit EEPROM or Flash memory is divided
into 4 equally-sized sectors. Each sector is individ-  The PSD easily interfaces with most 8-bit micro-
ually selectable.                                      controllers that have either multiplexed or non-
                                                       multiplexed address/data busses. The device is
The 16 Kbit SRAM is intended for use as a              configured to respond to the microcontroller's con-
scratchpad memory or as an extension to the mi-        trol signals, which are also used as inputs to the
crocontroller SRAM. If an external battery is con-     PLDs. Where there is a requirement to use a 16-
nected to the PSD's VSTBY pin, data will be            bit data bus to interface to a 16-bit microcontroller,
retained in the event of a power failure.              two PSDs must be used. For examples, please
                                                       see the section entitled MCU Bus Interface
Each sector of memory can be located in a differ-      Examples, page 47.
ent address space as defined by the user. The ac-
cess times for all memory types includes the           Table 2. PLD I/O
address latching and DPLD decoding time.
                                                       Name              Inputs  Outputs  Product
PLDs                                                                                       Terms

The device contains two PLD blocks, each opti-         Decode PLD (DPLD) 73      17       42
mized for a different function, as shown in Table 2.
The functional partitioning of the PLDs reduces        Complex PLD (CPLD) 73     19       140
power consumption, optimizes cost/performance,
and eases design entry.

The Decode PLD (DPLD) is used to decode ad-
dresses and generate chip selects for the PSD in-
ternal memory and registers. The CPLD can
implement user-defined logic functions. The DPLD
has combinatorial outputs. The CPLD has 16 Out-
put macrocells and 3 combinatorial outputs. The
PSD also has 24 Input macrocells that can be con-
figured as inputs to the PLDs. The PLDs receive
their inputs from the PLD Input Bus and are differ-
entiated by their output destinations, number of
Product Terms, and macrocells.

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                                                                                        PSD813F1V

JTAG Port                                            Power Management Unit (PMU)

In-System Programming can be performed               The Power Management Unit (PMU) in the PSD
through the JTAG pins on Port C. This serial inter-  gives the user control of the power consumption
face allows complete programming of the entire       on selected functional blocks based on system re-
PSD device. A blank device can be completely         quirements. The PMU includes an Automatic Pow-
programmed. The JTAG signals (TMS, TCK,              er Down unit (APD) that will turn off device
TSTAT, TERR, TDI, TDO) can be multiplexed with       functions due to microcontroller inactivity. The
other functions on Port C. Table 3 indicates the     APD unit has a Power Down Mode that helps re-
JTAG signals pin assignments.                        duce power consumption.

In-System Programming (ISP)                          The PSD also has some bits that are configured at
                                                     run-time by the MCU to reduce power consump-
Using the JTAG signals on Port C, the entire PSD     tion of the CPLD. The turbo bit in the PMMR0 reg-
device can be programmed or erased without the       ister can be turned off and the CPLD will latch its
use of the microcontroller. The main Flash memo-     outputs and go to sleep until the next transition on
ry can also be programmed in-system by the mi-       its inputs.
crocontroller executing the programming
algorithms out of the EEPROM or SRAM. The EE-        Additionally, bits in the PMMR2 register can be set
PROM can be programmed the same way by exe-
cuting out of the main Flash memory. The PLD         by the MCU to block signals from entering the
logic or other PSD configuration can be pro-
grammed through the JTAG port or a device pro-       CPLD to reduce power consumption. Please see
grammer. Table 4 indicates which programming
methods can program different functional blocks      the  section             entitled     POWER
of the PSD.
                                                     MANAGEMENT, page 64 for more details.
Page Register
                                                     Table 3. JTAG SIgnals on Port C
The 8-bit Page Register expands the address
range of the microcontroller by up to 256 times.          Port C Pins         JTAG Signal
The paged address can be used as part of the ad-
dress space to access external memory and pe-        PC0               TMS
ripherals, or internal memory and I/O. The Page
Register can also be used to change the address      PC1               TCK
mapping of blocks of Flash memory into different
memory spaces for in-circuit programming.            PC3               TSTAT

                                                     PC4               TERR

                                                     PC5               TDI

                                                     PC6               TDO

Table 4. Methods of Programming Different Functional Blocks of the PSD

Functional Block           JTAG Programming Device Programmer                 In-System Parallel
                                                                                 Programming

Main Flash Memory          Yes                            Yes                 Yes

EEPROM Memory              Yes                            Yes                 Yes

PLD Array (DPLD and CPLD)  Yes                            Yes                 No

PSD Configuration          Yes                            Yes                 No

Optional OTP Row           No                             Yes                 Yes

                                                                                            15/110
PSD813F1V                                          PSDsoft Express directly supports two low cost
                                                   device programmers from ST, PSDpro and
DEVELOPMENT SYSTEM                                 FlashLINK (JTAG). Both of these programmers
                                                   may be purchased through your local distributor/
The PSD is supported by PSDsoft Express a Win-     representative, or directly from our web site using
dows-based (95, 98, NT) software development       a credit card. The PSD is also supported by third
tool. A PSD design is quickly and easily produced  party device programmers, see web site for cur-
in a point and click environment. The designer     rent list.
does not need to enter Hardware Definition Lan-
guage (HDL) equations (unless desired) to define
PSD pin functions and memory map information.
The general design flow is shown in Figure 6 be-
low. PSDsoft Express is available from our web
site (www.st.com/psm) or other distribution chan-
nels.

Figure 6. PSDsoft Express Development Tool

         Choose MCU and PSD

        Automatically configures MCU
             bus interface and other
                   PSD attributes

              Define PSD Pin and                                    C Code Generation
                 Node functions
                                                                        Generate C Code
            Point and click definition of                                Specific to PSD
        PSD pin functions, internal nodes,
                                                                             Functions
           and MCU system memory map

          Define General Purpose                    MCU Firmware               User's choice of
                 Logic in CPLD                                                  Microcontroller
                                                   Hex or S-Record             Compiler/Linker
            Point and click definition of                 format
        combinatorial and registered logic

             in CPLD. Access to HDL is
                   available if needed

          Merge MCU Firmware
         with PSD Configuration

        A composite object file is created
          containing MCU firmware and
                  PSD configuration.

        *.OBJ FILE

        ST PSD Programmer                                       *.OBJ file
                                                                available
                   PSDPro, or                                 for 3rd party
             FlashLINK (JTAG)                                programmers
                                                   (Conventional or JTAG-ISC)

                                                                                                 AI09215

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                                                                                                                  PSD813F1V

PSD REGISTER DESCRIPTION AND ADDRESS OFFSET

Table 5 shows the offset addresses to the PSD                            Table 6 provides brief descriptions of the registers
registers relative to the CSIOP base address. The                        in CSIOP space. The following section gives a
CSIOP space is the 256 bytes of address that is al-                      more detailed description.
located by the user to the internal PSD registers.

Table 5. I/O Port Latched Address Output Assignments

            MCU(1)                                            Port A(2)                                Port B(2)

                                  Port A (3:0)                           Port A (7:4)  Port B (3:0)               Port B (7:4)

8051XA (8-bit)               N/A                              Address a7-a4            Address a11-a8        N/A

80C251 (page mode)           N/A                              N/A                      Address a11-a8        Address a15-a12

All other 8-bit multiplexed  Address a3-a0                    Address a7-a4            Address a3-a0         Address a7-a4

8-bit non-multiplexed bus    N/A                              N/A                      Address a3-a0         Address a7-a4

Note: 1. See the section entitled I/O PORTS, page 52, on how to enable the Latched Address Output function.
        2. N/A = Not Applicable

Table 6. Register Address Offset

Register Name       Port     Port Port Port                   Other(1)                 Description
                     A
                             B    C         D

Data In             00       01   10  11                                 Reads Port pin as input, MCU I/O input mode

Control             02       03                                          Selects mode between MCU I/O or Address Out

Data Out            04       05   12  13                                 Stores data for output to Port pins, MCU I/O output
                                                                         mode
Direction           06       07   14  15
                                                                         Configures Port pin as input or output
Drive Select        08       09   16  17
                                                                         Configures Port pins as either CMOS or Open Drain
Input Macrocell     0A 0B 18                                             on some pins, while selecting high slew rate on other
                                                                         pins.
Enable Out          0C 0D 1A 1B
                                                                         Reads Input Macrocells
Output Macrocells   20       20
AB                                                                       Reads the status of the output enable to the I/O Port
                                                                         driver
Output Macrocells            21   21
BC                                                                       READ reads output of macrocells AB
                                                                         WRITE loads macrocell flip-flops

                                                                         READ reads output of macrocells BC
                                                                         WRITE loads macrocell flip-flops

Mask Macrocells     22       22                                          Blocks writing to the Output Macrocells AB
AB

Mask Macrocells              23   23                                     Blocks writing to the Output Macrocells BC
BC

Primary Flash                                                 C0 Read only Flash Sector Protection
Protection

Secondary Flash                                               C2         Read only PSD Security and EEPROM Sector
memory                                                                   Protection
Protection

JTAG Enable                                                   C7 Enables JTAG Port

PMMR0                                                         B0 Power Management Register 0

PMMR2                                                         B4 Power Management Register 2

Page                                                          E0 Page Register

VM                                                            E2         Places PSD memory areas in Program and/or Data
                                                                         space on an individual basis.

Note: 1. Other registers that are not part of the I/O ports.

                                                                                                                     17/110
PSD813F1V

DETAILED OPERATION                                     transparent. The integrity of the data can be se-
                                                       cured with the help of Software Data Protection
As shown in Figure 5., page 13, the PSD consists       (SDP). Any write operation to the EEPROM is in-
of six major types of functional blocks:               hibited during the first five milliseconds following
                                                       power-up.
Memory Blocks
                                                       During a program or erase of Flash, or during a
PLD Blocks                                            write of the EEPROM, the status can be output on
                                                       the Ready/Busy (PC3) pin of Port C3. This pin is
MCU Bus Interface                                     set up using PSDsoft Express Configuration.

I/O Ports                                             Memory Block Select Signals. The decode
                                                       PLD in the PSD generates the chip selects for all
Power Management Unit (PMU)                           the internal memory blocks (refer to the section
                                                       entitled PLD'S, page 34). Each of the eight Flash
JTAG Interface                                        memory sectors have a Flash Select signal (FS0-
                                                       FS7) which can contain up to three product terms.
The functions of each block are described in the       Each of the four EEPROM memory sectors have a
following sections. Many of the blocks perform         Select signal (EES0-3 or CSBOOT0-3) which can
multiple functions, and are user configurable.         contain up to three product terms. Having three
                                                       product terms for each sector select signal allows
MEMORY BLOCKS                                          a given sector to be mapped in different areas of
                                                       system memory. When using a microcontroller
The PSD has the following memory blocks (see           with separate Program and Data space, these
Table 7):                                              flexible select signals allow dynamic re-mapping of
                                                       sectors from one space to the other.
The Main Flash memory
                                                       Ready/Busy Pin (PC3). Pin PC3 can be used to
Secondary EEPROM memory                              output the Ready/Busy status of the PSD. The out-
                                                       put on the pin will be a `0' (Busy) when Flash or
SRAM                                                 EEPROM memory blocks are being written to, or
                                                       when the Flash memory block is being erased.
The Memory Select signals for these blocks origi-      The output will be a `1' (Ready) when no write or
nate from the Decode PLD (DPLD) and are user-          erase operation is in progress.
defined in PSDsoft Express.
                                                       Table 7. Memory Blocks
Primary Flash Memory and Secondary
EEPROM Description                                     Device    Main Flash    EEPROM  SRAM
                                                                                 32KB   2KB
The 1Mb primary Flash memory is divided evenly         PSD813F1  128KB
into eight 16-KByte sectors. The EEPROM memo-
ry is divided into four sectors of eight KBytes each.
Each sector of either memory can be separately
protected from Program and Erase operations.

Flash memory may be erased on a sector-by-sec-
tor basis and programmed byte-by-byte. Flash
sector erasure may be suspended while data is
read from other sectors of memory and then re-
sumed after reading.

EEPROM may be programmed byte-by-byte or
sector-by-sector, and erasing is automatic and

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                                                     PSD813F1V

Memory Operation                                     into Flash memory, the microcontroller must exe-
                                                     cute a program instruction sequence, then test the
The main Flash and EEPROM memory are ad-             status of the programming event. This status test
dressed through the microcontroller interface on     is achieved by a READ operation or polling the
the PSD device. The microcontroller can access       Ready/Busy pin (PC3).
these memories in one of two ways:
                                                     The Flash memory can also be read by using spe-
The microcontroller can execute a typical bus      cial instructions to retrieve particular Flash device
     WRITE or READ operation just as it would if     information (sector protect status and ID).
     accessing a RAM or ROM device using
     standard bus cycles.                            The EEPROM is a bit different. Data can be written
                                                     to EEPROM memory using write operations, like
The microcontroller can execute a specific         writing to a RAM device, but the status of each
     instruction that consists of several WRITE and  WRITE event must be checked by the microcon-
     READ operations. This involves writing          troller. A WRITE event can be one to 64 contigu-
     specific data patterns to special addresses     ous bytes. The status test is very similar to that
     within the Flash or EEPROM to invoke an         used for Flash memory (READ operation or
     embedded algorithm. These instructions are      Ready/Busy). Optionally, the EEPROM memory
     summarized in Table 8., page 20.                may be put into a Software Data Protect (SDP)
                                                     mode where it requires instructions, rather than
Typically, Flash memory can be read by the micro-    operations, to alter its contents. SDP mode makes
controller using READ operations, just as it would   writing to EEPROM much like writing to Flash
read a ROM device. However, Flash memory can         memory.
only be erased and programmed with specific in-
structions. For example, the microcontroller can-
not write a single byte directly to Flash memory as
one would write a byte to RAM. To program a byte

                                                     19/110
PSD813F1V

Table 8. Instructions

Instruction    EEPROM Flash Sector
               Sector Select                   Cycle 1  Cycle 2  Cycle 3  Cycle 4     Cycle 5 Cycle 6 Cycle 7
                    (EESi)    Select (FSi)(2)

                                                                          Read

Read Flash     0              1                AAh@     55h@ 90h@         Identifier
                                               X555h    XAAAh X555h       with
Identifier3,5                                                             (A6,A1,A0

                                                                          at 0,0,1)

Read OTP       1              0                AAh@ 55h@ 90h@ Read byte Read                       Read
                                                                                                   byte N
row4                                           X555h XAAAh X555h 1                    byte 2

                                                                          Read

Read Sector                                    AAh@     55h@ 90h@         identifier
                                               X555h    XAAAh X555h       with (A6,
Protection     0              1                                           A1; A0 =

Status3,5

                                                                          0,1,0)

Program a      0              1                AAh@ 55h@ A0h@ Data@
                                               X555h XAAAh X555h address
Flash Byte5

Erase one      0              1                AAh@ 55h@ 80h@ AAh@                    55h@    30h@ 30h@
                                               X555h XAAAh X555h X555h                XAAAh   Sector Sector
Flash Sector5                                                                                 address address1

Erase the      0              1                AAh@ 55h@ 80h@ AAh@                    55h@ 10h@
                                               X555h XAAAh X555h X555h                XAAAh X555h
Whole Flash5

Suspend        0              1                B0h@
                                               XXXXh
Sector Erase5

Resume         0              1                30h@
                                               XXXXh
Sector Erase5

EEPROM         1              0                AAh@ 55h@ 30h@
                                               X555h XAAAh X555h
Power Down4

SDP Enable/                                    AAh@ 55h@ A0h@ Write byte Write                     Write
                                                                                                   byte N
EEPROM         1              0                X555h XAAAh X555h 1                    byte 2

Write4

SDP Disable4   1              0                AAh@ 55h@ 80h@ AAh@                    55h@ 20h@
                                               X555h XAAAh X555h X555h                XAAAh X555h

Write in OTP   1              0                AAh@ 55h@ B0h@ Write byte Write                     Write
                                                                                                   byte N
Row4,6                                         X555h XAAAh X555h 1                    byte 2

Return (from

OTP Read or    1              0                F0h@
                                               XXXX
EEPROM

Power-Down)4

Reset3.5       0              1                AAh@ 55h@ F0h@
                                               X555h XAAAh XXXX

Reset (short   0              1                F0h@
                                               XXXX
instruction)5

Note: 1. Additional sectors to be erased must be entered within 80 s. A Sector Address is any address within the Sector.
        2. Flash and EEPROM Sector Selects are active high. Addresses A15-A12 are don't cares in Instruction Bus Cycles.
        3. The Reset instruction is required to return to the normal READ mode if DQ5 goes high or after reading the Flash Identifier or Pro-
             tection status.
        4. The MCU cannot invoke these instructions while executing code from EEPROM. The MCU must be operating from some other
             memory when these instructions are performed.
        5. The MCU cannot invoke these instructions while executing code from the same Flash memory for which the instruction is intended.
             The MCU must operate from some other memory when these instructions are executed.
        6. Writing to OTP Row is allowed only when SDP mode is disabled.

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INSTRUCTIONS                                                                                     PSD813F1V

An instruction is defined as a sequence of specific   These instructions are detailed in Table
operations. Each received byte is sequentially de-    8., page 20. For efficient decoding of the instruc-
coded by the PSD and not executed as a standard       tions, the first two bytes of an instruction are the
write operation. The instruction is executed when     coded cycles and are followed by a command byte
the correct number of bytes are properly received     or confirmation byte. The coded cycles consist of
and the time between two consecutive bytes is         writing the data AAh to address X555h during the
shorter than the time-out value. Some instructions    first cycle and data 55h to address XAAAh during
are structured to include READ operations after       the second cycle. Address lines A15-A12 are don't
the initial WRITE operations.                         cares during the instruction WRITE cycles. How-
                                                      ever, the appropriate sector select signal (FSi or
The sequencing of any instruction must be fol-        EESi) must be selected.
lowed exactly. Any invalid combination of instruc-
tion bytes or time-out between two consecutive        Power-down Instruction and Power-up Mode
bytes while addressing Flash memory will reset
the device logic into READ mode (Flash memory         EEPROM Power Down Instruction. The EE-
reads like a ROM device). An invalid combination      PROM can enter power down mode with the help
or time-out while addressing the EEPROM block         of the EEPROM power down instruction (see Ta-
will cause the offending byte to be interpreted as a  ble 8., page 20). Once the EEPROM power down
single operation.                                     instruction is decoded, the EEPROM memory can-
                                                      not be accessed unless a Return instruction (also
The PSD supports these instructions (see Table        in Table 8., page 20) is decoded. Alternately, this
8., page 20):                                         power down mode will automatically occur when
                                                      the APD circuit is triggered (see section entitled
Flash memory:                                         Automatic Power-down (APD) Unit and Power-
                                                      down Mode, page 65). Therefore, this instruction
Erase memory by chip or sector                       is not required if the APD circuit is used.

Suspend or resume sector erase                       Power-up Mode. The PSD internal logic is reset
                                                      upon power-up to the READ mode. Any write op-
Program a Byte                                       eration to the EEPROM is inhibited during the first
                                                      5ms following power-up. The FSi and EESi select
Reset to READ mode                                   signals, along with the write strobe signal, must be
                                                      in the false state during power-up for maximum se-
Read Flash Identifier value                          curity of the data contents and to remove the pos-
                                                      sibility of a byte being written on the first edge of a
Read Sector Protection Status                        write strobe signal. Any write cycle initiation is
                                                      locked when VCC is below VLKO.
EEPROM:

Write data to OTP Row

Read data from OTP Row

Power down memory

Enable Software Data Protect (SDP)

Disable SDP

Return from read OTP Row read mode or
     power down mode.

                                                      21/110
PSD813F1V

READ                                                           Reading the OTP Row. There are 64 bytes of
                                                               One-Time-Programmable (OTP) memory that re-
Under typical conditions, the microcontroller may              side in EEPROM. These 64 bytes are in addition
read the Flash or EEPROM memory using READ                     to the 32 Kbytes of EEPROM memory. A READ of
operations just as it would a ROM or RAM device.               the OTP row is done with an instruction composed
Alternately, the microcontroller may use READ op-              of at least 4 operations: 3 specific WRITE opera-
erations to obtain status information about a Pro-             tions and one to 64 READ operations (see Table
gram or Erase operation in progress. Lastly, the               8., page 20). During the READ operation(s), ad-
microcontroller may use instructions to read spe-              dress bit A6 must be zero, while address bits A5-
cial data from these memories. The following sec-              A0 define the OTP Row byte to be read while any
tions describe these READ functions.                           EEPROM sector select signal (EESi) is active. Af-
                                                               ter reading the last byte, an EEPROM Return in-
Read Memory Contents. Main Flash is placed in                  struction must be executed (see Table
the READ mode after power-up, chip reset, or a                 8., page 20).
Reset Flash instruction (see Table 8., page 20).
The microcontroller can read the memory contents               Reading the Erase/Program Status Bits. The
of main Flash or EEPROM by using READ opera-                   PSD provides several status bits to be used by the
tions any time the READ operation is not part of an            microcontroller to confirm the completion of an
instruction sequence.                                          erase or programming instruction of Flash memo-
                                                               ry. Bits are also available to show the status of
Read Main Flash Memory Identifier. The main                    WRITES to EEPROM. These status bits minimize
Flash memory identifier is read with an instruction            the time that the microcontroller spends perform-
composed of 4 operations:                                      ing these tasks and are defined in Table 9. The
                                                               status bits can be read as many times as needed.
3 specific write operations and a READ operation
(see Table 8). During the READ operation, ad-                  For Flash memory, the microcontroller can per-
dress bits A6, A1, and A0 must be 0,0,1, respec-               form a READ operation to obtain these status bits
tively, and the appropriate sector select signal               while an Erase or Program instruction is being ex-
(FSi) must be active. The Flash ID is E3h for the              ecuted by the embedded algorithm. See the sec-
PSD. The MCU can read the ID only when it is ex-               tion entitled PROGRAMMING FLASH
ecuting from the EEPROM.                                       MEMORY, page 27 for details.

Read Main Flash Memory Sector Protection                       For EEPROM not in SDP mode, the microcontrol-
Status. The main Flash memory sector protection                ler can perform a READ operation to obtain these
status is read with an instruction composed of 4               status bits just after a data WRITE operation. The
operations: 3 specific WRITE operations and a                  microcontroller may write one to 64 bytes before
READ operation (see Table 8., page 20). During                 reading the status bits. See the section entitled
the READ operation, address bits A6, A1, and A0                Writing to the EEPROM, page 24 for details.
must be 0,1,0, respectively, while the chip select
FSi designates the Flash sector whose protection               For EEPROM in SDP mode, the microcontroller
has to be verified. The READ operation will pro-               will perform a READ operation to obtain these sta-
duce 01h if the Flash sector is protected, or 00h if           tus bits while an SDP write instruction is being ex-
the sector is not protected.                                   ecuted by the embedded algorithm. See section
                                                               entitled EEPROM Software Data Protect
The sector protection status for all NVM blocks                (SDP), page 24 for details.
(main Flash or EEPROM) can be read by the mi-
crocontroller accessing the Flash Protection and
PSD/EE Protection registers in PSD I/O space.
See Flash Memory and EEPROM Sector
Protect, page 30 for register definitions.

Table 9. Status Bit

Device      FSi/     EESi       DQ7                             DQ6    DQ5 DQ4 DQ3 DQ2 DQ1 DQ0
        CSBOOTi            Data Polling
                                                               Toggle
Flash      VIH       VIL                                        Flag   Error  X   Erase   X  X  X
                                                                       Flag      Timeout
                                                               Toggle
EEPROM     VIL       VIH   Data Polling                         Flag   X      X  X        X  X  X

Note: 1. X = not guaranteed value, can be read either 1 or 0.
        2. DQ7-DQ0 represent the Data Bus Bits, D7-D0.
        3. FSi and EESi are active High.

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                                                         PSD813F1V

Data Polling Flag (DQ7)                                  The operation is finished when two successive
                                                         reads yield the same output data. Flash memory
When Erasing or Programming the Flash memory             specific features:
(or when Writing into the EEPROM memory), bit
DQ7 outputs the complement of the bit being en-           The Toggle bit is effective after the fourth
tered for Programming/Writing on DQ7. Once the                WRITE pulse (for programming) or after the
Program instruction or the WRITE operation is                 sixth WRITE pulse (for Erase).
completed, the true logic value is read on DQ7 (in
a Read operation). Flash memory specific fea-             If the byte to be programmed belongs to a
tures:                                                        protected Flash sector, the instruction is
                                                              ignored.
Data Polling is effective after the fourth WRITE
     pulse (for programming) or after the sixth           If all the Flash sectors selected for erasure are
     WRITE pulse (for Erase). It must be performed            protected, DQ6 will toggle to `0' for about 100
     at the address being programmed or at an                 s and then return to the previous addressed
     address within the Flash sector being erased.            byte.

During an Erase instruction, DQ7 outputs a `0.'        Error Flag (DQ5)
     After completion of the instruction, DQ7 will
     output the last bit programmed (it is a `1' after   During a correct Program or Erase, the Error bit
     erasing).                                           will set to `0.' This bit is set to `1' when there is a
                                                         failure during Flash byte programming, Sector
If the byte to be programmed is in a protected         erase, or Bulk Erase.
     Flash sector, the instruction is ignored.
                                                         In the case of Flash programming, the Error Bit in-
If all the Flash sectors to be erased are              dicates the attempt to program a Flash bit(s) from
     protected, DQ7 will be set to `0' for about         the programmed state ('0') to the erased state ('1'),
     100s, and then return to the previous              which is not a valid operation. The Error bit may
     addressed byte. No erasure will be performed.       also indicate a timeout condition while attempting
                                                         to program a byte.
Toggle Flag (DQ6)
                                                         In case of an error in Flash sector erase or byte
The PSD offers another way for determining when          program, the Flash sector in which the error oc-
the EEPROM write or the Flash memory Program             curred or to which the programmed byte belongs
instruction is completed. During the internal            must no longer be used. Other Flash sectors may
WRITE operation and when either the FSi or EESi          still be used. The Error bit resets after the Reset in-
is true, the DQ6 will toggle from `0' to `1' and `1' to  struction.
`0' on subsequent attempts to read any byte of the
memory.                                                  Erase Time-out Flag DQ3 (Flash Memory only)

When the internal cycle is complete, the toggling        The Erase Timer bit reflects the time-out period al-
will stop and the data read on the Data Bus D0-7         lowed between two consecutive Sector Erase in-
is the addressed memory byte. The device is now          structions. The Erase timer bit is set to `0' after a
accessible for a new READ or WRITE operation.            Sector Erase instruction for a time period of 100s
                                                         + 20% unless an additional Sector Erase instruc-
                                                         tion is decoded. After this time period or when the
                                                         additional Sector Erase instruction is decoded,
                                                         DQ3 is set to `1.'

                                                         23/110
PSD813F1V

Writing to the EEPROM                                   EEPROM Software Data Protect (SDP). The
                                                        SDP feature is useful for protecting the contents of
Data may be written a byte at a time to the EE-         EEPROM from inadvertent write cycles that may
PROM using simple write operations, much like           occur during uncontrolled MCU bus conditions.
writing to an SRAM. Unlike SRAM though, the             These may happen if the application software gets
completion of each byte write must be checked be-       lost or when VCC is not within normal operating
fore the next byte is written. To speed up this pro-    range.
cess, the PSD offers a Page write feature to allow
writing of several bytes before checking status.        Instructions from the MCU are used to enable and
                                                        disable SDP mode (see Table 8., page 20). Once
To prevent inadvertent writes to EEPROM, the            enabled, the MCU must write an instruction se-
PSD offers a Software Data Protect (SDP) mode.          quence to EEPROM before writing data (much like
Once enabled, SDP forces the MCU to "unlock"            writing to Flash memory). SDP mode can be used
the EEPROM before altering its contents, much           for both byte and page writes to EEPROM. The
like Flash memory programming.                          device will remain in SDP mode until the MCU is-
                                                        sues a valid SDP disable instruction.
Writing a Byte to EEPROM. A write operation is
initiated when an EEPROM select signal (EESi) is        PSD devices are shipped with SDP mode dis-
true and the write strobe signal (WR) into the PSD      abled. However, within PSDsoft Express, SDP
is true. If the PSD detects no additional writes with-  mode may be enabled as part of programming the
in 120sec, an internal storage operation is initiat-   device with a device programmer (PSDpro).
ed. Internal storage to EEPROM memory
technology typically takes a few milliseconds to        To enable SDP mode at run time, the MCU must
complete.                                               write three specific data bytes at three specific
                                                        memory locations, as shown in Figure 7., page 25.
The status of the write operation is obtained by the    Any further writes to EEPROM when SDP is set
MCU reading the Data Polling or Toggle bits (as         will require this same sequence, followed by the
detailed in section entitled READ, page 22), or the     byte(s) to write. The first SDP enable sequence
Ready/Busy output pin (section Ready/Busy Pin           can be followed directly by the byte(s) to be writ-
(PC3), page 18).                                        ten.

Keep in mind that the MCU does not need to erase        To disable SDP mode, the MCU must write specif-
a location in EEPROM before writing it. Erasure is      ic bytes to six specific locations, as shown in Fig-
performed automatically as an internal process.         ure 8., page 26.

Writing a Page to EEPROM. Writing data to EE-           The MCU must not be executing code from EE-
PROM using page mode is more efficient than             PROM when these instructions are invoked. The
writing one byte at a time. The PSD EEPROM has          MCU must be operating from some other memory
a 64 byte volatile buffer that the MCU may fill be-     when enabling or disabling SDP mode.
fore an internal EEPROM storage operation is ini-
tiated. Page mode timing approaches a 64:1              The state of SDP mode is not changed by power
advantage over the time it takes to write individual    on/off sequences (nonvolatile). When either the
bytes.                                                  SDP enable or SDP disable instructions are is-
                                                        sued from the MCU, the MCU must use the Toggle
To invoke page mode, the MCU must write to EE-          bit (status bit DQ6) or the Ready/Busy output pin
PROM locations within a single page, with no            to check programming status. The Ready/Busy
more than 120s between individual byte writes. A       output is driven low from the first write of AAh @
single page means that address lines A14 to A6          555h until the completion of the internal storage
must remain constant. The MCU may write to the          sequence. Data Polling (status bit DQ7) is not sup-
64 locations on a page in any order, which is de-       ported when issuing the SDP enable or SDP dis-
termined by address lines A5 to A0. As soon as          able commands.
120s have expired after the last page write, the
internal EEPROM storage process begins and the          Note: Using the SDP sequence (enabling, dis-
MCU checks programming status. Status is                abling, or writing data) is initiated when specific
checked the same way it is for byte writes, de-         bytes are written to addresses on specific "pages"
scribed above.                                          of EEPROM memory, with no more than 120s
                                                        between WRITES. The addresses 555h and
Note: Be aware that if the upper address bits (A14      AAAh are located on different pages of EEPROM.
to A6) change during page write operations, loss        This is how the PSD distinguishes these instruc-
of data may occur. Ensure that all bytes for a given    tion sequences from ordinary writes to EEPROM,
page have been successfully stored in the EE-           which are expected to be within a single EEPROM
PROM before proceeding to the next page. Cor-           page.
rect management of MCU interrupts during
EEPROM page write operations is essential.

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                                                                                          PSD813F1V

Writing the OTP Row                                    During the WRITE operations, address bit A6 must
Writing to the OTP row (64 bytes) can only be          be zero, while address bits A5-A0 define the OTP
done once per byte, and is enabled by an instruc-      Row byte to be written while any EEPROM Sector
tion. This instruction is composed of three specific   Select signal (EESi) is active. Writing the OTP
WRITE operations of data bytes at three specific       Row is allowed only when SDP mode is not en-
memory locations followed by the data to be            abled.
stored in the OTP row (refer to Table 8., page 20).
                                                            SDP SDP
Figure 7. EEPROM SDP Enable Flowcharts                       Set not Set

                                        WRITE AAh to      WRITE AAh to
                                         Address 555h      Address 555h

Page Write   WRITE 55h to                              WRITE 55h to
Instruction  Address AAAh                              Address AAAh

             WRITE A0h to           Page Write
             Address 555h           Instruction

                        SDP is set                     WRITE A0h to           WRITE
             SDP ENABLE ALGORITHM                      Address 555h           is enabled

                                                       WRITE Data to
                                                        be Written in
                                                        any Address

                                                       Write      Write Data

                                                       in Memory  +

                                                                  SDP Set

                                                                  after tWC

                                                              (Write Cycle Time)

                                                                                          ai09219

                                                                                          25/110
PSD813F1V

Figure 8. Software Data Protection Disable Flowchart

                     WRITE AAh to
                     Address 555h

                     WRITE 55h to
                     Address AAAh

        Page Write   WRITE 80h to
        Instruction  Address 555h

                     WRITE AAh to
                     Address 555h

                     WRITE 55h to
                     Address AAAh

                     WRITE 20h to
                     Address 555h

                        Unprotected State
                                 after

                     tWC (Write Cycle time)

                                                      ai09220

26/110
                                                                                 PSD813F1V

PROGRAMMING FLASH MEMORY                                It is suggested (as with all Flash memories) to read
                                                        the location again after the embedded program-
Flash memory must be erased prior to being pro-         ming algorithm has completed to compare the byte
grammed. The MCU may erase Flash memory all             that was written to Flash with the byte that was in-
at once or by-sector, but not byte-by-byte. A byte      tended to be written.
of Flash memory erases to all logic ones (FF hex),      When using the Data Polling method after an
and its bits are programmed to logic zeros. Al-         erase instruction, Figure 9 still applies. However,
though erasing Flash memory occurs on a sector          DQ7 will be `0' until the erase operation is com-
basis, programming Flash memory occurs on a             plete. A `1' on DQ5 will indicate a timeout failure of
byte basis.                                             the erase operation, a `0' indicates no error. The
                                                        MCU can read any location within the sector being
The PSD main Flash and optional boot Flash re-          erased to get DQ7 and DQ5.
quire the MCU to send an instruction to program a       PSDsoft Express will generate ANSI C code func-
byte or perform an erase function (see Table            tions which implement these Data Polling algo-
8., page 20). This differs from EEPROM, which           rithms.
can be programmed with simple MCU bus write
operations (unless EEPROM SDP mode is en-               Figure 9. Data Polling Flowchart
abled).
                                                                                           START
Once the MCU issues a Flash memory program or
erase instruction, it must check for the status of                                 READ DQ5 & DQ7
completion. The embedded algorithms that are in-                                  at VALID ADDRESS
voked inside the PSD support several means to
provide status to the MCU. Status may be checked        DQ7                 YES
using any of three methods: Data Polling, Data            =
Toggle, or the Ready/Busy output pin.                   DATA

Data Polling                                            NO

Polling on DQ7 is a method of checking whether a        NO DQ5
Program or Erase instruction is in progress or has                 =1
completed. Figure 9 shows the Data Polling algo-                       YES
rithm.
                                                             READ DQ7
When the MCU issues a programming instruction,
the embedded algorithm within the PSD begins.           DQ7                 YES
The MCU then reads the location of the byte to be         =
programmed in Flash to check status. Data bit           DATA
DQ7 of this location becomes the compliment of
data bit 7of the original data byte to be pro-          NO
grammed. The MCU continues to poll this location,
comparing DQ7 and monitoring the Error bit on           FAIL                     PASS
DQ5. When the DQ7 matches data bit 7 of the
original data, and the Error bit at DQ5 remains `0',                                 AI01369B
then the embedded algorithm is complete. If the
Error bit at DQ5 is `1', the MCU should test DQ7
again since DQ7 may have changed simulta-
neously with DQ5 (see Figure 9).

The Error bit at DQ5 will be set if either an internal
timeout occurred while the embedded algorithm
attempted to program the byte or if the MCU at-
tempted to program a `1' to a bit that was not
erased (not erased is logic `0').

                                                                                 27/110
PSD813F1V

Data Toggle                                             PSDsoft Express will generate ANSI C code func-
                                                        tions which implement these Data Toggling algo-
Checking the Data Toggle bit on DQ6 is a method         rithms.
of determining whether a Program or Erase in-
struction is in progress or has completed. Figure       Figure 10. Data Toggle Flowchart
10 shows the Data Toggle algorithm.
                                                        START
When the MCU issues a programming instruction,
the embedded algorithm within the PSD begins.              READ
The MCU then reads the location of the byte to be       DQ5 & DQ6
programmed in Flash to check status. Data bit
DQ6 of this location will toggle each time the MCU      DQ= 6               NO
reads this location until the embedded algorithm is
complete. The MCU continues to read this loca-          TOGGLE
tion, checking DQ6 and monitoring the Error bit on
DQ5. When DQ6 stops toggling (two consecutive           YES
reads yield the same value), and the Error bit on
DQ5 remains `0', then the embedded algorithm is         NO DQ5
complete. If the Error bit on DQ5 is `1', the MCU                  =1
should test DQ6 again, since DQ6 may have                              YES
changed simultaneously with DQ5 (see Figure
10).                                                         READ DQ6

The Error bit at DQ5 will be set if either an internal  DQ= 6               NO
timeout occurred while the embedded algorithm
attempted to program the byte, or if the MCU at-        TOGGLE
tempted to program a `1' to a bit that was not
erased (not erased is logic `0').                       YES

It is suggested (as with all Flash memories) to read    FAIL                    PASS
the location again after the embedded program-
ming algorithm has completed to compare the byte                                    AI01370B
that was written to Flash with the byte that was in-
tended to be written.

When using the Data Toggle method after an
erase instruction, Figure 10 still applies. DQ6 will
toggle until the erase operation is complete. A `1'
on DQ5 will indicate a timeout failure of the erase
operation, a `0' indicates no error. The MCU can
read any location within the sector being erased to
get DQ6 and DQ5.

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                                                        PSD813F1V

ERASING FLASH MEMORY                                    Suspend instructions. Erasure of one Flash sector
                                                        may be suspended, in order to read data from an-
Flash Bulk Erase                                        other Flash sector, and then resumed.

The Flash Bulk Erase instruction uses six write op-     Flash Erase Suspend
erations followed by a Read operation of the status
register, as described in Table 8., page 20. If any     When a Flash Sector Erase operation is in
byte of the Bulk Erase instruction is wrong, the        progress, the Erase Suspend instruction will sus-
Bulk Erase instruction aborts and the device is re-     pend the operation by writing 0B0h to any address
set to the Read Flash memory status.                    when an appropriate Chip Select (FSi) is true.
                                                        (See Table 8., page 20). This allows reading of
During a Bulk Erase, the memory status may be           data from another Flash sector after the Erase op-
checked by reading status bits DQ5, DQ6, and            eration has been suspended. Erase suspend is
DQ7, as detailed in section entitled PROGRAM-           accepted only during the Flash Sector Erase in-
MING FLASH MEMORY, page 27. The Error bit               struction execution and defaults to READ mode.
(DQ5) returns a `1' if there has been an Erase Fail-    An Erase Suspend instruction executed during an
ure (maximum number of erase cycles have been           Erase timeout will, in addition to suspending the
executed).                                              erase, terminate the time out.

It is not necessary to program the array with 00h       The Toggle Bit DQ6 stops toggling when the PSD
because the PSD will automatically do this before       internal logic is suspended. The toggle Bit status
erasing to 0FFh.                                        must be monitored at an address within the Flash
                                                        sector being erased. The Toggle Bit will stop tog-
During execution of the Bulk Erase instruction, the     gling between 0.1 s and 15 s after the Erase
Flash memory will not accept any instructions.          Suspend instruction has been executed. The PSD
                                                        will then automatically be set to Read Flash Block
Flash Sector Erase. The Sector Erase instruc-           Memory Array mode.
tion uses six write operations, as described in Ta-
ble 8., page 20. Additional Flash Sector Erase          If an Erase Suspend instruction was executed, the
confirm commands and Flash sector addresses             following rules apply:
can be written subsequently to erase other Flash
sectors in parallel, without further coded cycles, if    Attempting to read from a Flash sector that
the additional instruction is transmitted in a shorter       was being erased will output invalid data.
time than the timeout period of about 100 s. The
input of a new Sector Erase instruction will restart     Reading from a Flash sector that was not
the time-out period.                                         being erased is valid.

The status of the internal timer can be monitored        The Flash memory cannot be programmed,
through the level of DQ3 (Erase time-out bit). If            and will only respond to Erase Resume and
DQ3 is `0', the Sector Erase instruction has been            Reset instructions (READ is an operation and
received and the timeout is counting. If DQ3 is `1',         is OK).
the timeout has expired and the PSD is busy eras-
ing the Flash sector(s). Before and during Erase         If a Reset instruction is received, data in the
timeout, any instruction other than Erase suspend            Flash sector that was being erased will be
and Erase Resume will abort the instruction and              invalid.
reset the device to READ mode. It is not neces-
sary to program the Flash sector with 00h as the        Flash Erase Resume
PSD will do this automatically before erasing
(byte=FFh).                                             If an Erase Suspend instruction was previously ex-
                                                        ecuted, the erase operation may be resumed by
During a Sector Erase, the memory status may be         this instruction. The Erase Resume instruction
checked by reading status bits DQ5, DQ6, and            consists of writing 030h to any address while an
DQ7, as detailed in section entitled PROGRAM-           appropriate Chip Select (FSi) is true. (See Table
MING FLASH MEMORY, page 27.                             8., page 20.)

During execution of the erase instruction, the
Flash block logic accepts only Reset and Erase

                                                        29/110
PSD813F1V

FLASH AND EEPROM MEMORY SPECIFIC FEATURES

Flash Memory and EEPROM Sector Protect

Each Flash and EEPROM sector can be separate-                   Any attempt to program or erase a protected Flash
ly protected against Program and Erase functions.               or EEPROM sector will be ignored by the device.
Sector Protection provides additional data security             The Verify operation will result in a READ of the
because it disables all program or erase opera-                 protected data. This allows a guarantee of the re-
tions. This mode can be activated through the                   tention of the Protection status.
JTAG Port or a Device Programmer.
                                                                The sector protection status can be read by the
Sector protection can be selected for each sector               MCU through the Flash protection and PSD/EE
using the PSDsoft Configuration program. This will              protection registers (CSIOP). See Table 10.
automatically protect selected sectors when the
device is programmed through the JTAG Port or a                 Reset
Device Programmer. Flash and EEPROM sectors
can be unprotected to allow updating of their con-              The Reset instruction resets the internal memory
tents using the JTAG Port or a Device Program-                  logic state machine in a few milliseconds. Reset is
mer. The microcontroller can read (but cannot                   an instruction of either one write operation or three
change) the sector protection bits.                             write operations (refer to Table 8., page 20).

Table 10. Sector Protection/Security Bit Definition Flash Protection Register

Bit 7   Bit 6          Bit 5     Bit 4                          Bit 3        Bit 2  Bit 1      Bit 0
                                                                                               Sec0_Prot
Sec7_Prot Sec6_Prot Sec5_Prot Sec4_Prot Sec3_Prot Sec2_Prot Sec1_Prot

Note: 1. Bit Definitions:
             Sec_Prot 1 = Flash is write protected.
             Sec_Prot 0 = Flash is not write protected.

Table 11. Sector Protection/Security Bit Definition PSD/EE Protection Register

Bit 7   Bit 6          Bit 5     Bit 4                          Bit 3        Bit 2  Bit 1      Bit 0
                                                                                               Sec0_Prot
Security_Bit not used  not used  not used                       Sec3_Prot Sec2_Prot Sec1_Prot

Note: 1. Bit Definitions:
             Sec_Prot 1 = EEPROM Boot Sector is write protected.
             Sec_Prot 0 = EEPROM Boot Sector is not write protected.
             Security_Bit 0 = Security Bit in device has not been set.
             1 = Security Bit in device has been set.

SRAM                                                            If the supply voltage falls below the battery volt-
                                                                age, an internal power switchover to the battery
The SRAM is a 16 Kbit (2K x 8) memory. The                      occurs.
SRAM is enabled when RS0--the SRAM chip se-
lect output from the DPLD--is high. RS0 can con-                Pin PC4 can be configured as an output that indi-
tain up to two product terms, allowing flexible                 cates when power is being drawn from the exter-
memory mapping.                                                 nal battery. This VBATON signal will be high with
                                                                the supply voltage falls below the battery voltage
The SRAM can be backed up using an external                     and the battery on PC2 is supplying power to the
battery. The external battery should be connected               internal SRAM.
to the VSTBY pin (PC2). If you have an external
battery connected to the PSD, the contents of the               The chip select signal (RS0) for the SRAM, VSTBY,
SRAM will be retained in the event of a power loss.             and VBATON are all configured using PSDsoft Ex-
The contents of the SRAM will be retained so long               press Configuration.
as the battery voltage remains at 2V or greater.

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                                                                                               PSD813F1V

MEMORY SELECT SIGNALS                                  Components on the same level must not overlap.
                                                       Level one has the highest priority and level 3 has
The main Flash (FSi), EEPROM (EESi), and               the lowest.
SRAM (RS0) memory select signals are all out-
puts of the DPLD. They are setup by entering           Memory Select Configuration for MCUs with
equations for them in PSDsoft Express. The fol-        Separate Program and Data Spaces
lowing rules apply to the equations for the internal
chip select signals:                                   The 8031 and compatible family of microcontrol-
                                                       lers, which includes the 80C51, 80C151, 80C251,
1. Flash memory and EEPROM sector select               80C51XA, and the C500 family, have separate ad-
     signals must not be larger than the physical      dress spaces for code memory (selected using
     sector size.                                      PSEN) and data memory (selected using RD). Any
                                                       of the memories within the PSD can reside in ei-
2. Any main Flash memory sector must not be            ther space or both spaces. This is controlled
     mapped in the same memory space as                through manipulation of the VM register that re-
     another Flash sector.                             sides in the PSD's CSIOP space.

3. An EEPROM sector must not be mapped in              The VM register is set using PSDsoft Express to
     the same memory space as another EEPROM           have an initial value. It can subsequently be
     sector.                                           changed by the microcontroller so that memory
                                                       mapping can be changed on-the-fly. For example,
4. SRAM, I/O, and Peripheral I/O spaces must           I may wish to have SRAM and Flash in Data
     not overlap.                                      Space at boot, and EEPROM in Program Space at
                                                       boot, and later swap EEPROM and Flash. This is
5. An EEPROM sector may overlap a main Flash           easily done with the VM register by using PSDsoft
     memory sector. In case of overlap, priority will  Express to configure it for boot up and having the
     be given to the EEPROM.                           microcontroller change it when desired. Table 12
                                                       describes the VM Register.
6. SRAM, I/O, and Peripheral I/O spaces may
     overlap any other memory sector. Priority will    Figure 11. Priority Level of Memory and I/O
     be given to the SRAM, I/O, or Peripheral I/O.
                                                       Components
Example
                                                          Highest Priority
FS0 is valid when the address is in the range of
8000h to BFFFh, EES0 is valid from 8000h to                                       Level 1
9FFFh, and RS0 is valid from 8000h to 87FFh.                                  SRAM, I /O, or
Any address in the range of RS0 will always ac-                               Peripheral I /O
cess the SRAM. Any address in the range of EES0
greater than 87FFh (and less than 9FFFh) will au-                                  Level 2
tomatically address EEPROM segment 0. Any ad-                                    Secondary
dress greater than 9FFFh will access the Flash                              EEPROM Memory
memory segment 0. You can see that half of the
Flash memory segment 0 and one-fourth of EE-                                       Level 3
PROM segment 0 can not be accessed in this ex-                                Flash Memory
ample. Also note that an equation that defined FS1
to anywhere in the range of 8000h to BFFFh would        Lowest Priority                        AI09221
not be valid.

Figure 11 shows the priority levels for all memory
components. Any component on a higher level can
overlap and has priority over any component on a
lower level.

Table 12. VM Register

  Bit 7      Bit 6     Bit 5       Bit 4         Bit 3           Bit 2         Bit 1                Bit 0
PIO_EN                           FL_Data       EE_Data        FL_Code       EE_Code            SRAM_Code

0 = disable  not used  not used  0 = RD can't  0 = RD can't   0 = PSEN      0 = PSEN can't     0 = PSEN
PIO mode                         access        access EEPROM  can't access  access EEPROM      can't access
                                 Flash                        Flash                            SRAM
                                 memory                       memory

1= enable    not used  not used  1 = RD        1 = RD access  1 = PSEN      1 = PSEN           1 = PSEN
PIO mode                         access        EEPROM         access        access EEPROM      access
                                 Flash                        Flash                            SRAM
                                 memory                       memory

                                                                                               31/110
PSD813F1V

Separate Space Modes                                 Combined Space Modes

Code memory space is separated from data mem-        The program and data memory spaces are com-
ory space. For example, the PSEN signal is used      bined into one space that allows the main Flash
to access the program code from the Flash Mem-       Memory, EEPROM, and SRAM to be accessed by
ory, while the RD signal is used to access data      either PSEN or RD. For example, to configure the
from the EEPROM, SRAM and I/O Ports. This            main Flash memory in combined space mode, bits
configuration requires the VM register to be set to  2 and 4 of the VM register are set to "1" (see Figure
0Ch. See Figure 12.                                  13).

Figure 12. 80C31 Memory Modes - Separate Space

                      DPLD  RS0           Flash      EEPROM       SRAM
                            EES0-EES3   Memory        Memory
                            FS0-FS7                            CS
                                       CS            CS             OE
                                            OE           OE

                            PSEN
                            RD

                                                                        AI09222

Figure 13. 80C31 Memory Mode - Combined Space

                            DPLD       RS0              Flash  EEPROM      SRAM
                                       EES0-EES3      Memory    Memory
        RD                             FS0-FS7                          CS
                                                     CS        CS            OE
        VM REG BIT 3                                      OE       OE
        VM REG BIT 4
        PSEN                                                   RD
        VM REG BIT 1                                                                                                 AI09223
        VM REG BIT 2
        VM REG BIT 0

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                                                                          PSD813F1V

PAGE REGISTER                                           Figure 14 shows the Page Register. The eight flip
                                                        flops in the register are connected to the internal
The 8-bit Page Register increases the addressing        data bus D0-D7. The microcontroller can write to
capability of the microcontroller by a factor of up to  or read from the Page Register. The Page Regis-
256. The contents of the register can also be read      ter can be accessed at address location CSIOP +
by the microcontroller. The outputs of the Page         E0h.
Register (PGR0-PGR7) are inputs to the DPLD
decoder and can be included in the Flash Memory,
EEPROM, and SRAM chip select equations.

If memory paging is not needed, or if not all 8 page
register bits are needed for memory paging, then
these bits may be used in the CPLD for general
logic.

Figure 14. Page Register

                          RESET

                                 D0   Q0                PGR0              INTERNAL
                                                        PGR1              SELECTS
                                 D1   Q1                PGR2              AND LOGIC
                                                        PGR3
                          D0 - D7 D2  Q2                PGR4                                             AI09224
                                                        PGR5
                                 D3   Q3                PGR6  Flash DPLD
                                                        PGR7       AND
                                 D4   Q4
                                                              Flash CPLD
                                 D5   Q5
                                                                   PLD
                                 D6   Q6

                          R/W    D7   Q7

                                    PAGE
                                 REGISTER

                                                                          33/110
PSD813F1V

PLD'S                                                the PLDs. This reduces power consumption and
                                                     can be used only when these MCU control signals
The PLDs bring programmable logic functionality      are not used in PLD logic equations.
to the PSD. After specifying the logic for the PLDs
using the PSDabel tool in PSDsoft Express, the       The PLDs in the PSD can minimize power con-
logic is programmed into the device and available    sumption by switching off when inputs remain un-
upon power-up.                                       changed for an extended time of about 70ns. Each
                                                     of the two PLDs has unique characteristics suited
The PSD contains two PLDs: the Decode PLD            for its applications. They are described in the fol-
(DPLD), and the Complex PLD (CPLD). The PLDs         lowing sections.
are briefly discussed in the next few paragraphs,
and in more detail in the sections entitled DE-      Table 13. DPLD and CPLD Inputs
CODE PLD (DPLD) and COMPLEX PLD (CPLD).
Figure 15., page 35 shows the configuration of the   Input Source    Input Name       Number
PLDs.                                                                                     of

The DPLD performs address decoding for internal                                       Signals
and external components, such as memory, regis-
ters, and I/O port selects.                          MCU Address Bus1 A15-A0          16

The CPLD can be used for logic functions, such as    MCU Control Signals CNTL2-CNTL0  3
loadable counters and shift registers, state ma-
chines, and encoding and decoding logic. These       Reset           RST              1
logic functions can be constructed using the 16
Output macrocells (OMCs), 24 Input macrocells        Power-down      PDN              1
(IMCs), and the AND array. The CPLD can also be
used to generate external chip selects.              Port A Input    PA7-PA0          8
                                                     Macrocells
The AND array is used to form product terms.
These product terms are specified using PSDabel.     Port B Input    PB7-PB0          8
An Input Bus consisting of 73 signals is connected   Macrocells
to the PLDs. The signals are shown in Table 13.
                                                     Port C Input    PC7-PC0          8
The Turbo Bit in PSD                                 Macrocells

The PLDs in the PSD can minimize power con-          Port D Inputs   PD2-PD0          3
sumption by switching off when inputs remain un-
changed for an extended time of about 70ns.          Page Register   PGR7-PGR0        8
Setting the Turbo mode bit to off (Bit 3 of the
PMMR0 register) automatically places the PLDs        Macrocell AB    MCELLAB.FB7-     8
into standby if no inputs are changing. Turbo-off    Feedback        FB0
mode increases propagation delays while reduc-
ing power consumption. See the section entitled      Macrocell BC    MCELLBC.FB7-     8
POWER MANAGEMENT, page 64, on how to set             Feedback        FB0
the Turbo Bit.
                                                     EEPROM Program  Ready/Busy       1
Additionally, five bits are available in the PMMR2   Status Bit
register to block MCU control signals from entering
                                                     Note: 1. The address inputs are A19-A4 in 80C51XA mode.

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        DATA      8                                                                                                                                                                                                  Figure 15. PLD Diagram
         BUS
                                 PAGE

                              REGISTER

                                                                          8  FLASH MEMORY SELECTS
                                                                             EEPROM SELECTS
                              DECODE PLD                                     SRAM SELECT
                                                                             CSIOP SELECT
              73                                                             PERIPHERAL SELECTS
                                                                          4  JTAG SELECT
                                                                          1

                                                                          1
                                                                          2

                                                                          1

              PLD INPUT BUS                                                             DIRECT MACROCELL ACCESS FROM MCU DATA BUS
                                                                                                                                                     I/O PORTS
                  16 OUTPUT MACROCELL FEEDBACK

                      CPLD                                                   16 OUTPUT                                                                                       MCELLAB
                                                                                                                                                                         TO PORT A OR B 8
                                                                             MACROCELL           MACROCELL
                                                                                                                                                                             MCELLBC
                                        PT                                                       ALLOC.                                                                  TO PORT B OR C 8

              73                        ALLOC.                                                                                                                                                           3
                                                                                                                                                                EXTERNAL CHIP SELECTS
                                                                             24 INPUT MACROCELL
                                                                                   (PORT A,B,C)                                                                            TO PORT D

              DIRECT MACROCELL INPUT TO MCU DATA BUS

                  24  INPUT MACROCELL & INPUT PORTS

                  3   PORT D INPUTS                                                                                                                                                                                                          PSD813F1V

                                                                                                                                                                                                            AI09225

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PSD813F1V                                                 1 internal SRAM select signal (two product
                                                              terms)
DECODE PLD (DPLD)
                                                          1 internal CSIOP (PSD configuration register)
The DPLD, shown in Figure 16, is used for decod-              select signal
ing the address for internal and external compo-
nents. The DPLD can be used to generate the               1 JTAG select signal (enables JTAG on Port
following decode signals:                                     C)
8 sector selects for the main Flash memory
                                                          2 internal peripheral select signals (peripheral
     (three product terms each)                               I/O mode).
4 sector selects for the EEPROM (three

     product terms each)

Figure 16. DPLD Logic Array

                                                         3  EES 0

                                                         3  EES 1

                                                                                    EEPROM

                                                         3  EES 2                   SELECTS

                                                         3  EES 3

                              (INPUTS)                   3  FS0
                                 (24)
I /O PORTS (PORT A,B,C)

                                                         3  FS1

MCELLAB.FB [7:0] (FEEDBACKS)  (8)

                                                         3  FS2

MCELLBC.FB [7:0] (FEEDBACKS)  (8)

                                                         3  FS3 8 FLASH MEMORY

PGR0 - PGR7                   (8)                                      SECTOR SELECTS
                                                            FS4
                                                         3

A[15:0](1)                    (16)

                                                         3  FS5

PD[2:0] (ALE,CLKIN,CSI)       (3)

                              (1)                        3
                                                                               FS6

PDN (APD OUTPUT)

                                                         3  FS7

CNTRL[2:0] (READ/WRITE CONTROL SIGNALS) (3)

RESET                         (1)

                                                         2  RS0
                                                                            SRAM SELECT
                              (1)
RD_BSY

                                                         1  CSIOP                   I/O DECODER

                                                                                    SELECT

                                                         1  PSEL0

                                                                                    PERIPHERAL I/O

                                                         1  PSEL1                   MODE SELECT

                                                         1  JTAGSEL

                                                                                             AI09226

Note: 1. The address inputs are A19-A4 in 80C51XA mode.

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                                                                                                                                                              PSD813F1V

COMPLEX PLD (CPLD)                                                                                   AND array capable of generating up to 137
                                                                                                         product terms
The CPLD can be used to implement system logic
functions, such as loadable counters and shift reg-                                                  Four I/O ports.
isters, system mailboxes, handshaking protocols,
state machines, and random logic. The CPLD can                                                      Each of the blocks are described in the subsec-
also be used to generate 3 external chip selects,                                                   tions that follow.
routed to Port D.
                                                                                                    The Input Macrocells (IMC) and Output Macrocells
Although external chip selects can be produced by                                                   (OMC) are connected to the PSD internal data bus
any Output Macrocell, these three external chip                                                     and can be directly accessed by the microcontrol-
selects on Port D do not consume any Output                                                         ler. This enables the MCU software to load data
macrocells.                                                                                         into the Output Macrocells (OMC) or read data
                                                                                                    from both the Input and Output Macrocells (IMC
As shown in Figure 15., page 35, the CPLD has                                                       and OMC).
the following blocks:
                                                                                                    This feature allows efficient implementation of sys-
24 Input macrocells (IMCs)                                                                         tem logic and eliminates the need to connect the
                                                                                                    data bus to the AND logic array as required in
16 Output macrocells (OMCs)                                                                        most standard PLD macrocell architectures.

Macrocell Allocator

Product Term Allocator

Figure 17. Macrocell and I/O Port

PLD INPUT BUS             PRODUCT TERMS                         MCU ADDRESS / DATA BUS
                             FROM OTHER
                            MACROCELLS                                                                                          TO OTHER I/O PORTS

                          CPLD MACROCELLS                                                                               I/O PORTS

                                          PT PRESET                                                    DATA                LATCHED
                                                                                                       LOAD             ADDRESS OUT
                                                     MCU DATA IN                                    CONTROL
                                                           MCU LOAD
                          PRODUCT TERM                                                                                  DATA                                  I/O PIN
                            ALLOCATOR                                                                                    WR

                                                                                                                                DQ

                                                                                                                                            MUX

               AND ARRAY         UP TO 10                                                           MACROCELL           CPLD OUTPUT
                           PRODUCT TERMS                                                               OUT TO
                                          MUX                                                             MCU
                                  POLARITY                                               MUX
                                  SELECT    PR DI LD

                          PT                D/T      Q                                                                                      SELECT
                          CLOCK
                          GLOBAL                     D/T/JK FF                              COMB.                 CPLD  PDR          INPUT
                          CLOCK                       SELECT                                  /REG            OUTPUT
                                                                                            SELECT
PLD INPUT BUS             CLOCK                                                                     MACROCELL
                          SELECT            CK                                                             TO

                          PT CLEAR                   CL                                                I/O PORT                 DQ
                                                                                                        ALLOC.

                                                                                                                                     DIR

                                                                                                                        WR      REG.

                          PT OUTPUT ENABLE (OE)                                                                         INPUT MACROCELLSMUX
                          MACROCELL FEEDBACK
                                                                                                                                                          QD
                              I/O PORT INPUT

                          PT INPUT LATCH GATE/CLOCK                                                                                         QD
                                                                                                                                                G
                                                                                                                        ALE/AS  MUX

                                                                                                                                                              AI02874

                                                                                                                                                                       37/110
PSD813F1V

Output Macrocell (OMC)                                 The OMC can implement either sequential logic,
                                                       using the flip-flop element, or combinatorial logic.
Eight of the Output Macrocells (OMC) are con-          The multiplexer selects between the sequential or
nected to Ports A and B pins and are named as          combinatorial logic outputs. The multiplexer output
McellAB0-McellAB7. The other eight macrocells          can drive a Port pin and has a feedback path to the
are connected to Ports B and C pins and are            AND array inputs.
named as McellBC0-McellBC7. If an McellAB out-
put is not assigned to a specific pin in PSDabel,      The flip-flop in the OMC can be configured as a D,
the Macrocell Allocator will assign it to either Port  T, JK, or SR type in the PSDabel program. The
A or B. The same is true for a McellBC output on       flip-flop's clock, preset, and clear inputs may be
Port B or C. Table 14 shows the macrocells and         driven from a product term of the AND array. Alter-
Port assignment.                                       natively, the external CLKIN signal can be used for
                                                       the clock input to the flip-flop. The flip-flop is
The Output Macrocell (OMC) architecture is             clocked on the rising edge of the clock input. The
shown in Figure 18., page 40. As shown in the fig-     preset and clear are active-high inputs. Each clear
ure, there are native product terms available from     input can use up to two product terms.
the AND array, and borrowed product terms avail-
able (if unused) from other OMCs. The polarity of
the product term is controlled by the XOR gate.

Table 14. Output Macrocell Port and Data Bit Assignments

  Output        Port    Native Product Terms           Maximum Borrowed  Data Bit for Loading or
Macrocell  Assignment                                     Product Terms            Reading
                                                                                       D0
McellAB0   Port A0, B0  3                                 6                            D1
                                                                                       D2
McellAB1   Port A1, B1  3                                 6                            D3
                                                                                       D4
McellAB2   Port A2, B2  3                                 6                            D5
                                                                                       D6
McellAB3   Port A3, B3  3                                 6                            D7
                                                                                       D0
McellAB4   Port A4, B4  3                                 6                            D1
                                                                                       D2
McellAB5   Port A5, B5  3                                 6                            D3
                                                                                       D4
McellAB6   Port A6, B6  3                                 6                            D5
                                                                                       D6
McellAB7   Port A7, B7  3                                 6                            D7

McellBC0   Port B0, C0  4                                 5

McellBC1   Port B1, C1  4                                 5

McellBC2   Port B2, C2  4                                 5

McellBC3   Port B3, C3  4                                 5

McellBC4   Port B4, C4  4                                 6

McellBC5   Port B5, C5  4                                 6

McellBC6   Port B6, C6  4                                 6

McellBC7   Port B7, C7  4                                 6

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                                                       PSD813F1V

Product Term Allocator                                 and shift registers, mailboxes, and handshaking
                                                       protocols.
The CPLD has a Product Term Allocator. The PS-
Dabel compiler uses the Product Term Allocator to      Data can be loaded to the OMCs on the trailing
borrow and place product terms from one macro-         edge of the WR signal (edge loading) or during the
cell to another. The following list summarizes how     time that the WR signal is active (level loading).
product terms are allocated:                           The method of loading is specified in PSDsoft Ex-
                                                       press Configuration.
McellAB0-McellAB7 all have three native
     product terms and may borrow up to six more       The OMC Mask Register

McellBC0-McellBC3 all have four native                There is one Mask Register for each of the two
     product terms and may borrow up to five more      groups of eight OMCs. The Mask Registers can be
                                                       used to block the loading of data to individual
McellBC4-McellBC7 all have four native                OMCs. The default value for the Mask Registers is
     product terms and may borrow up to six more.      00h, which allows loading of the OMCs. When a
                                                       given bit in a Mask Register is set to a `1', the MCU
Each macrocell may only borrow product terms           will be blocked from writing to the associated
from certain other macrocells. Product terms al-       OMC. For example, suppose McellAB0-3 are be-
ready in use by one macrocell are not available for    ing used for a state machine. You would not want
another macrocell.                                     a MCU write to McellAB to overwrite the state ma-
                                                       chine registers. Therefore, you would want to load
If an equation requires more product terms than        the Mask Register for McellAB (Mask Macrocell
are available to it, then "external" product terms     AB) with the value 0Fh.
are required, which will consume other Output
Macrocells (OMC). If external product terms are        The Output Enable of the OMC
used, extra delay will be added for the equation
that required the extra product terms.                 The OMC can be connected to an I/O port pin as
                                                       a PLD output. The output enable of each Port pin
This is called product term expansion. PSDsoft         driver is controlled by a single product term from
Express will perform this expansion as needed.         the AND array, ORed with the Direction Register
                                                       output. The pin is enabled upon power up if no out-
Loading and Reading the Output Macrocells              put enable equation is defined and if the pin is de-
(OMC). The OMCs occupy a memory location in            clared as a PLD output in PSDsoft Express.
the MCU address space, as defined by the CSIOP
(refer to the I/O section). The flip-flops in each of  If the OMC output is declared as an internal node
the 16 OMCs can be loaded from the data bus by         and not as a Port pin output in the PSDabel file,
a microcontroller. Loading the OMCs with data          then the Port pin can be used for other I/O func-
from the MCU takes priority over internal func-        tions. The internal node feedback can be routed as
tions. As such, the preset, clear, and clock inputs    an input to the AND array.
to the flip-flop can be overridden by the MCU. The
ability to load the flip-flops and read them back is
useful in such applications as loadable counters

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                                              REG.
                                                                                                                                                                                                         Figure 18. CPLD Output Macrocell
                               MACROCELL CS
40/110                                          RD
                                                                                           INTERNAL DATA BUS

                                                         WR                                                   DIRECTION
                                      PT                                                                      REGISTER
                               ALLOCATOR
PLD INPUT BUS                                                                              COMB/REG
                    AND ARRAY                                        ENABLE (.OE)            SELECT
                                                                     PRESET(.PR)
                                          PT

                                         PT

                                                                                   DIN PR

                                                                                           MUX                                   I/O PIN

                                  PT                                               LD  Q                 MACROCELL
                                                                                                         ALLOCATOR
                               PT CLK  POLARITY
                               CLKIN    SELECT                                     IN
                                                  CLEAR (.RE)
                                                                                   CLR                                   PORT
                                                        MUX                             PROGRAMMABLE                     DRIVER
                                                                                        FF (D/T/JK /SR)

                                       FEEDBACK (.FB)                                                                         INPUT
                                         PORT INPUT                                                                      MACROCELL

                                                                                                                                                       AI02875B
                                                      PSD813F1V

Input Macrocells (IMC)                                the IMC buffer. See the I/O Port section on how to
                                                      read the IMCs.
The CPLD has 24 IMCs, one for each pin on Ports
A, B, and C. The architecture of the IMC is shown     IMCs can use the address strobe to latch address
in Figure 19., page 42. The IMCs are individually     bits higher than A15. Any latched addresses are
configurable, and can be used as a latch, register,   routed to the PLDs as inputs.
or to pass incoming Port signals prior to driving
them onto the PLD input bus. The outputs of the       IMCs are particularly useful with handshaking
IMCs can be read by the microcontroller through       communication applications where two proces-
the internal data bus.                                sors pass data back and forth through a common
                                                      mailbox. Figure 20., page 43 shows a typical con-
The enable for the latch and clock for the register   figuration where the Master MCU writes to the Port
are driven by a multiplexer whose inputs are a        A Data Out Register. This, in turn, can be read by
product term from the CPLD AND array or the           the Slave MCU via the activation of the "Slave-
MCU address strobe (ALE/AS). Each product term        Read" output enable product term.
output is used to latch or clock four IMCs. Port in-
puts 3-0 can be controlled by one product term        The Slave can also write to the Port A IMCs and
and 7-4 by another.                                   the Master can then read the IMCs directly.

Configurations for the IMCs are specified by equa-    Note that the "Slave-Read" and "Slave-wr" signals
tions written in PSDabel (see Application Note 55).   are product terms that are derived from the Slave
Outputs of the IMCs can be read by the MCU via        MCU inputs RD, WR, and Slave_CS.

                                                      41/110
                                                                                                                                                                                          PSD813F1VD[ 7: 0]

                                                                                                                                                                                                         Figure 19. Input Macrocell

42/110
                                                                         INTERNAL DATA BUS

                                              INPUT MACROCELL _ RD                          DIRECTION
                                                                                            REGISTER

                                ENABLE (.OE)

                                              OUTPUT

                                PT            MACROCELLS BC

PLD INPUT BUS                                 AND
                     AND ARRAY
                                              MACROCELL AB

                                PT                                                                      PORT   I/O PIN
                                FEEDBACK                                                               DRIVER  AI02876B

                                              MUX             QD                   PT
                                                                         MUX ALE/AS
                                                             D FF
                                                              QD         INPUT MACROCELL
                                                                      G

                                                             LATCH
                                          PSD            SLAVE CS                                Figure 20. Handshaking Communication Using Input Macrocells
                                                             RD
                        MCU- RD                              WR
        MASTER MCU- WR
                                                         SLAVE READ
          MCU
                           D[ 7:0]                                   PORT A             SLAVE
                                                                   DATA OUT              MCU
                                                                   REGISTER

                                               CPLD                DQ         D [ 7:0]
                                                                             PORT A

                                                         MCU - WR

                                                         SLAVE WR

                                                                    PORT A
                                                                     INPUT
                                                                MACROCELL

                                                                      QD

                                               MCU - RD

                                                                                        AI02877C

43/110                                                                                                                                                         PSD813F1V
PSD813F1V

MCU BUS INTERFACE                                Key 8-bit MCUs, with their bus types and control
                                                 signals, are shown in Table 15. The interface type
The "no-glue logic" PSD MCU Bus Interface block  is specified using the PSDsoft Express Configura-
can be directly connected to most popular MCUs   tion.
and their control signals.

Table 15. MCUs and their Control Signals

        MCU  Data Bus  CNTL0  CNTL1              CNTL2  PC7  PD02 ADIO0 PA3-PA0 PA7-PA3
               Width

8031         8         WR     RD          PSEN (Note 1) ALE      A0      (Note 1) (Note 1)

80C51XA      8         WR     RD          PSEN (Note 1) ALE      A4      A3-A0  (Note 1)

80C251       8         WR     PSEN (Note 1) (Note 1) ALE         A0      (Note 1) (Note 1)

80C251       8         WR     RD          PSEN (Note 1) ALE      A0      (Note 1) (Note 1)

80198        8         WR     RD          (Note 1) (Note 1) ALE  A0      (Note 1) (Note 1)

68HC11       8         R/W E              (Note 1) (Note 1) AS   A0      (Note 1) (Note 1)

68HC912      8         R/W E              (Note 1) DBE AS        A0      (Note 1) (Note 1)

Z80          8         WR     RD          (Note 1) (Note 1) (Note 1) A0  D3-D0 D7-D4

Z8           8         R/W DS             (Note 1) (Note 1) AS   A0      (Note 1) (Note 1)

68330        8         R/W DS             (Note 1) (Note 1) AS   A0      (Note 1) (Note 1)

M37702M2     8         R/W E              (Note 1) (Note 1) ALE  A0      D3-D0 D7-D4

Note: 1. Unused CNTL2 pin can be configured as CPLD input. Other unused pins (PC7, PD0, PA3-0) can be configured for other I/O func-
             tions.

        2. ALE/AS input is optional for MCUs with a non-multiplexed bus

44/110
                                                                          PSD813F1V

PSD Interface to a Multiplexed 8-Bit Bus           B. The PSD drives the ADIO data bus only when
                                                   one of its internal resources is accessed and Read
Figure 21 shows an example of a system using a     Strobe (RD, CNTL1) is active. Should the system
MCU with an 8-bit multiplexed bus and a PSD. The   address bus exceed sixteen bits, Ports A, B, C, or
ADIO port on the PSD is connected directly to the  D may be used as additional address inputs.
MCU address/data bus. Address Strobe (ALE/AS,
PD0) latches the address signals internally.
Latched addresses can be brought out to Port A or

Figure 21. An Example of a Typical 8-bit Multiplexed Bus Interface

MCU                                                PSD

                      WR  AD[ 7:0]                  ADIO            PORT     A[ 7: 0]
                      RD  A[ 15:8]                 PORT                A  (OPTIONAL)
                    BHE
                     ALE                           WR (CNTRL0)      PORT     A[15: 8]
RESET                                              RD (CNTRL1)         B  (OPTIONAL)
                                                   BHE (CNTRL2)
                                                   RST              PORT              AI02878C
                                                                       C

                                                   ALE (PD0)

                                                   PORT D

                                                                          45/110
PSD813F1V

PSD Interface to a Non-Multiplexed 8-Bit Bus       A. Port A is in tri-state mode when the PSD is not
                                                   accessed by the microcontroller. Should the sys-
Figure 22 shows an example of a system using a     tem address bus exceed sixteen bits, Ports B, C,
microcontroller with an 8-bit non-multiplexed bus  or D may be used for additional address inputs.
and a PSD. The address bus is connected to the
ADIO Port, and the data bus is connected to Port

Figure 22. An Example of a Typical 8-bit Non-Multiplexed Bus Interface

        MCU                            PSD

                             D[ 7:0]       ADIO      PORT               D[ 7:0]
                                          PORT          A                   A[ 23:16]
                             A[ 15:0]
                                       WR (CNTRL0)   PORT                 (OPTIONAL)
               WR                      RD (CNTRL1)      B
                RD                     BHE (CNTRL2)                                                      AI02879C
               BHE                     RST           PORT
                                                        C
                                       ALE (PD0)
               ALE                     PORT D

        RESET

46/110
                                                                             PSD813F1V

Data Byte Enable Reference                             MCU Bus Interface Examples

Microcontrollers have different data byte orienta-     Figure 23 to 26 show examples of the basic con-
tions. The following table shows how the PSD in-       nections between the PSD and some popular
terprets byte/word operations in different bus         MCUs. The PSD Control input pins are labeled as
WRITE configurations. Even-byte refers to loca-        to the MCU function for which they are configured.
tions with address A0 equal to zero and odd byte       The MCU bus interface is specified using the PS-
as locations with A0 equal to one.                     Dsoft Express Configuration.

Table 16. Eight-Bit Data Bus                           The first configuration is 80C31-compatible, and
                                                       the bus interface to the PSD is identical to that
BHE            A0                    D7-D0             shown in Figure 23. The second and third configu-
                              Even Byte                rations have the same bus connection as shown in
X              0              Odd Byte                 Table 17., page 48. There is only one READ input
                                                       (PSEN) connected to the CNTL1 pin on the PSD.
X              1                                       The A16 connection to the PA0 pin allows for a
                                                       larger address input to the PSD. Configuration 4 is
                                                       shown in Figure 24., page 49. The RD signal is
                                                       connected to Cntl1 and the PSEN signal is con-
                                                       nected to the CNTL2.

                                                       80C31

                                                       Figure 23 shows the bus interface for the 80C31,
                                                       which has an 8-bit multiplexed address/data bus.
                                                       The lower address byte is multiplexed with the
                                                       data bus. The MCU control signals Program Se-
                                                       lect Enable (PSEN, CNTL2), Read Strobe (RD,
                                                       CNTL1), and Write Strobe (WR, CNTL0) may be
                                                       used for accessing the internal memory and I/O
                                                       Ports. The ALE input (pin PD0) latches the ad-
                                                       dress.

Figure 23. Interfacing the PSD with an 80C31

                                                                AD7-AD0              AD[ 7:0]

               80C31                                            PSD

        31                          39           AD0   AD0  30  ADIO0        PA0  29
               EA/VP                             AD1   AD1  31  ADIO1             28
                              P0.0               AD2   AD2      ADIO2        PA1 27
        19 X1                 P0.1  38           AD3   AD3  32  ADIO3        PA2
                                    37           AD4   AD4  33               PA3  25
                              P0.2               AD5   AD5  34               PA4  24
                              P0.3  36           AD6   AD6  35 ADIO4              23
        18 X2                 P0.4  35           AD7            ADIO5        PA5
                                                       AD7      ADIO6        PA6
                              P0.5  34           A8         36  ADIO7             22
                              P0.6  33           A9         37
RESET      9 RESET           P0.7  32           A10                         PA7 21
RESET                                            A11
        12                                       A12
        13 INT0               P2.0 21            A13
               INT1           P2.1 22            A14        39 ADIO8         PB0  7
               T0                                A15        40                    6
        14     T1                                           41  ADIO9        PB1
        15                    P2.2 23            RD             ADIO10       PB2  5
                                                            42  ADIO11
                              P2.3 24            WR                               4
                              P2.4 25                       43 ADIO12        PB3  3
            1                       26           PSEN       44 ADIO13        PB4  2
               P1.0                 27           ALE
            2  P1.1           P2.5  28                      45  ADIO14       PB5  52
            3  P1.2                                         46  ADIO15       PB6
            4  P1.3           P2.6                                           PB7 51
            5  P1.4           P2.7
            6
               P1.5                RD 17                    47 CNTL0 (WR)    PC0  20
            7  P1.6                                         50 CNTL1(RD)     PC1  19
                                  WR 16                     49 CNTL2 (PSEN)  PC2  18
            8 P1.7            PSEN 29                       10 PD0-ALE       PC3  17
                                                                             PC4  14
                                             30              9 PD1           PC5  13
                              ALE/P                          8 PD2           PC6  12
                                                                             PC7  11
                                           11               48
                                 TXD                               RESET
                                 RXD 10

                              RESET

                                                                                      AI02880C

                                                                                      47/110
PSD813F1V

80C251                                                         In Page Mode, data D[7:0] is multiplexed with ad-
                                                               dress A[15:8]. In a bus cycle where there is a Page
The Intel 80C251 MCU features a user-config-                   hit, the ALE signal is not active and only addresses
urable bus interface with four possible bus config-            A[7:0] are changing. The PSD supports both
urations, as shown in Table 18., page 49.                      modes. In Page Mode, the PSD bus timing is iden-
                                                               tical to Non-Page Mode except the address hold
The 80C251 has two major operating modes:                      time and setup time with respect to ALE is not re-
Page Mode and Non-Page Mode. In Non-Page                       quired. The PSD access time is measured from
Mode, the data is multiplexed with the lower ad-               address A[7:0] valid to data in valid.
dress byte, and ALE is active in every bus cycle.

Table 17. Interfacing the PSD with the 80C251, with One READ Input

            80C251SB                                                     PSD

        2   P1.0       P0.0 43             A0                  A0    30  ADIO0                 A161
            P1.1                           A1                  A1    31  ADIO1                      A171
        3   P1.2       P0.1 42             A2                  A2    32  ADIO2             29
        4   P1.3                           A3                  A3                     PA0 28
        5              P0.2  41            A4                  A4                     PA1
                       P0.3  40            A5                  A5    33 ADIO3         PA2 27
                                           A6                  A6
        6   P1.4       P0.4 39             A7                  A7    34 ADIO4         PA3  25
        7   P1.5       P0.5 38                                       35 ADIO5         PA4  24
        8   P1.6       P0.6 37             AD8                 AD8   36 ADIO6         PA5  23
        9   P1.7                           AD9                 AD9
                       P0.7 36             AD10                AD10  37 ADIO7         PA6  22
                                           AD11                AD11                   PA7  21
                                           AD12                AD12
        21 X1          P2.0 24             AD13                AD13  39
                       P2.1 25             AD14                AD14  40
                       P2.2 26             AD15                AD15      ADIO8             7
        20 X2                                                            ADIO9        PB0 6
                       P2.3 27             ALE                       41 ADIO10
        11             P2.4 28             RD                        42               PB1  5
        13  P3.0/RXD         29            WR                        43  ADIO11       PB2  4
                             30            A16                           ADIO12       PB3  3
        14  P3.1/TXD   P2.5                                          44 ADIO13        PB4
                       P2.6
        15 P3.2/INT0   P2.7 31                                       45 ADIO14        PB5 2
            P3.3/INT1                                                                 PB6 52
        16  P3.4/T0                                                  46 ADIO15        PB7 51

        17  P3.5/T1        ALE 33                                    47 CNTL0 (WR)
                                       32                            50 CNTL1(RD)
RESET   10 RST                                                                             20
                         PSEN                                                              19
        35                             18                            49 CNTL 2(PSEN)  PC0
              EA                                                                      PC1
                            WR                                                        PC2 18
                                       19

                       RD/A16

                                                                     10  PD0- ALE     PC3  17
                                                                      9  PD1          PC4  14
                                                                      8  PD2          PC5  13
                                                                                      PC6  12
                                                                                      PC7  11

RESET                        RESET                                   48
                                                                           RESET

                                                                                               AI02881C

Note: 1. The A16 and A17 connections are optional.
        2. In non-Page-Mode, AD7-AD0 connects to ADIO7-ADIO0.

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                                                                                               PSD813F1V

Figure 24. Interfacing the PSD with the 80C251, with RD and PSEN Inputs

                   80C251SB                                                       PSD

               2   P1.0             P0.0  43          A0    A0                30  ADIO0
                   P1.1             P0.1  42          A1    A1                31  ADIO1
               3   P1.2                               A2    A2                                 PA0  29
               4   P1.3                               A3    A3                                 PA1
               5                    P0.2 41           A4    A4                32 ADIO2         PA2  28
                                    P0.3 40           A5    A5                33 ADIO3              27
                                                      A6    A6
               6   P1.4             P0.4 39           A7    A7                34 ADIO4         PA3  25
               7   P1.5             P0.5 38                                   35 ADIO5         PA4  24
               8                    P0.6 37           AD8   AD8               36               PA5  23
                   P1.6                               AD9   AD9               37  ADIO6
               9   P1.7             P0.7 36           AD10  AD10                  ADIO7        PA6 22
                                                      AD11  AD11
               21                   P2.0 24           AD12  AD12                               PA7 21
                     X1             P2.1 25           AD13  AD13
                                    P2.2 26           AD14  AD14              39
               20 X2                P2.3 27           AD15  AD15              40  ADIO8             7
                                    P2.4 28                                       ADIO9        PB0 6
                                    P2.5 29           ALE                     41 ADIO10
               11                   P2.6 30           RD                      42               PB1 5
               13                   P2.7 31           WR                      43               PB2
                   P3.0/RXD                           PSEN                    44  ADIO11            4
                                                                                  ADIO12       PB3  3
               14 P3.1/TXD                                                        ADIO13       PB4
                   P3.2/INT0                                                                        2
               15 P3.3/INT1                                                   45 ADIO14        PB5  52
                                                                              46 ADIO15        PB6
               16 P3.4/T0                                                                      PB7 51
               17 P3.5/T1
                                      ALE 33                                  47 CNTL0 (WR)
RESET          10 RST                             32                          50 CNTL1(RD)          20
                                                                                                    19
               35                   PSEN                                      49 CNTL 2(PSEN)  PC0
                     EA                           18                                           PC1  18
                                                                                                    17
                                       WR 19                                                   PC2  14
                                  RD/A16                                                       PC3  13
                                                                                               PC4  12
                                                                              10  PD0- ALE     PC5  11
                                                                               9  PD1          PC6
                                                                               8  PD2          PC7

RESET                                     RESET                               48
                                                                                     RESET

                                                                                               AI02882C

Table 18. 80C251 Configurations

Configuration      80C251 READ/WRITE                  Connecting to PSD Pins                   Page Mode
                               Pins
                                                                  CNTL0           Non-Page Mode, 80C31
                              WR                                  CNTL1           compatible A7-A0 multiplex with
                                                                  CNTL2           D7-D0
1                             RD
                                                                  CNTL0           Non-Page Mode
                            PSEN                                  CNTL1           A7-A0 multiplex with D7-D0

2                            WR                                   CNTL0           Page Mode
                         PSEN only                                CNTL1           A15-A8 multiplex with D7-D0

3                            WR                                   CNTL0           Page Mode
                         PSEN only                                CNTL1           A15-A8 multiplex with D7-D0
                                                                  CNTL2
                              WR

4                             RD

                            PSEN

                                                                                                       49/110
PSD813F1V

80C51XA                                              The 80C51XA improves bus throughput and per-
                                                     formance by executing Burst cycles for code fetch-
The Philips 80C51XA microcontroller family sup-      es. In Burst Mode, address A19-A4 are latched
ports an 8- or 16-bit multiplexed bus that can have  internally by the PSD, while the 80C51XA changes
burst cycles. Address bits (A3-A0) are not multi-    the A3-A0 lines to fetch up to 16 bytes of code. The
plexed, while (A19-A4) are multiplexed with data     PSD access time is then measured from address
bits (D15-D0) in 16-bit mode. In 8-bit mode, (A11-   A3-A0 valid to data in valid. The PSD bus timing
A4) are multiplexed with data bits (D7-D0).          requirement in Burst Mode is identical to the nor-
                                                     mal bus cycle, except the address setup and hold
The 80C51XA can be configured to operate in          time with respect to ALE does not apply.
eight-bit data mode. (shown in Figure 25).

Figure 25. Interfacing the PSD with the 80C51X, 8-bit Data Bus

               80C51XA                                              PSD

           21  XTAL1                 2    A0         A4D0       30
               XTAL2     A0/WRH      3    A1         A5D1       31 ADIO0
           20                    A1  4    A2         A6D2           ADIO1        PA0  29 A0
                                 A2       A3         A7D3           ADIO2        PA1
                                                     A8D4       32  ADIO3             28  A1
                                          A4D0       A9D5       33
                         A3 5             A5D1       A10D6                       PA2 27 A2
                                     43   A6D2       A11D7      34                    25  A3
           11 RXD0       A4D0        42   A7D3                  35  AD104        PA3  24
                         A5D1        41   A8D4                      AD105        PA4  23
           13            A6D2        40   A9D5                  36               PA5
            6  TXD0                       A10D6                 37  ADIO6        PA6 22
            7  RXD1      A7D3        39   A11D7                     ADIO7
               TXD1                       A12                                    PA7 21
                            A8D4
           9   T2EX         A9D5     38   A13        A12        39  ADIO8             7
           8   T2         A10D6      37   A14        A13        40
                          A11D7      36   A15                       ADIO9        PB0  6
           16 T0          A12D8      24   A16        A14        41  ADIO10       PB1  5
                          A13D9      25   A17        A15        42  ADIO11       PB2  4
                         A14D10      26   A18        A16        43  AD1012       PB3
                                     27   A19        A17        44  AD1013            3
                         A15D11                      A18        45  ADIO14       PB4  2
                         A16D12                      A19        46  ADIO15
           10 RST                    28                                          PB5
           14 INT0                                                               PB6
RESET      15            A17D13      29                                          PB7  52
                         A18D14      30                                               51
                   INT1              31
                         A19D15

                                                                47 CNTL0 (WR)    PC0  20
                                                                50 CNTL1(RD)     PC1
                                                                                 PC2  19
           35 EA/WAIT    PSEN 32          PSEN                  49 CNTL 2(PSEN)  PC3  18
           17 BUSW          RD 19                                                PC4  17
                                             RD                                       14
                          WRL 18             WR
                                      33    ALE                 10                    13
                                                                8 PD0-ALE             12
                           ALE                                      PD1          PC5  11
                                                                9   PD2          PC6
                                                                                 PC7

                                                                48
                                                                      RESET

                         RESET

                                                                                          AI02883C

50/110
                                                                        PSD813F1V

68HC11                                           with E and R/W settings. The DPLD can generate
                                                 the READ and WR signals for external devices.
Figure 26 shows an interface to a 68HC11 where
the PSD is configured in 8-bit multiplexed mode

Figure 26. Interfacing the PSD with a 68HC11

                                                               AD7-AD0

                                                                        AD7-AD0

                                                          PSD

                                                 AD0  30  ADIO0         PA0  29
                                                 AD1  31  ADIO1         PA1
           68HC11                                AD2                    PA2  28
                                                 AD3  32                PA3  27
       8           PA3  31                       AD4  33  ADIO2         PA4  25
            XT     PA4                           AD5      ADIO3         PA5  24
                   PA5  30                       AD6  34  AD104         PA6  23
       7           PA6  29                       AD7  35  AD105         PA7  22
            EX          28                            36                     21
                                                 A8
       17          PA7 27                        A9   37 ADIO6
                                                 A10      ADIO7
RESET  19  RESET                                 A11
       18  IRQ                                   A12
           XIRQ         42                       A13  39                     7
                   PB0  41                       A14      ADIO8         PB0
       2           PB1  40                       A15  40  ADIO9         PB1  6
            MODB   PB2                                41  ADIO10        PB2  5
                                                      42  ADIO11        PB3  4
       34  PA0     PB3  39                            43  AD1012        PB4  3
           PA1     PB4  38                            44  AD1013        PB5  2
       33  PA2     PB5  37                            45  ADIO14        PB6
       32                                             46  ADIO15        PB7  52
                   PB6  36                                                   51
                   PB7  35

                        9           AD0
       43          PC0 10           AD1
       44  PE0     PC1 11           AD2               47                PC0  20
       45          PC2              AD3               50  CNTL0 (R_W)   PC1  19
       46  PE1     PC3              AD4                                 PC2  18
           PE2     PC4  12          AD5                   CNTL1(E)      PC3  17
                        13          AD6                                 PC4  14
       47 PE3           14          AD7               49 CNTL 2              13
       48 PE4
       49 PE5      PC5  15                                              PC5 12
           PE6     PC6  16                            10  PD0 AS      PC6 11
       50  PE7     PC7                                 9
                                                          PD1
                                                      8   PD2           PC7

       52  VRH     PD0  20
           VRL     PD1  21
       51          PD2  22                            48
                   PD3  23                                   RESET
                        24
                   PD4
                   PD5  25

                                 3  E
                   MODA             AS
                                    R/W
                                 5
                          E

                                 4
                        AS

                                 6
                      R/W

                   RESET

                                                                                AI02884C

                                                                                 51/110
PSD813F1V                                               The Port pin's tri-state output driver enable is con-
                                                        trolled by a two input OR gate whose inputs come
I/O PORTS                                               from the CPLD AND array enable product term
                                                        and the Direction Register. If the enable product
There are four programmable I/O ports: Ports A, B,      term of any of the array outputs are not defined
C, and D. Each of the ports is eight bits except Port   and that port pin is not defined as a CPLD output
D, which is 3 bits. Each port pin is individually user  in the PSDabel file, then the Direction Register has
configurable, thus allowing multiple functions per      sole control of the buffer that drives the port pin.
port. The ports are configured using PSDsoft Ex-
press Configuration or by the MCU writing to on-        The contents of these registers can be altered by
chip registers in the CSIOP address space.              the microcontroller. The PDB feedback path al-
                                                        lows the microcontroller to check the contents of
The topics discussed in this section are:               the registers.

General Port architecture                              Ports A, B, and C have embedded Input Macro-
                                                        cells (IMCs). The IMCs can be configured as latch-
Port Operating Modes                                   es, registers, or direct inputs to the PLDs. The
                                                        latches and registers are clocked by the address
Port Configuration Registers (PCR)                     strobe (AS/ALE) or a product term from the PLD
                                                        AND array. The outputs from the IMCs drive the
Port Data Registers                                    PLD input bus and can be read by the microcon-
                                                        troller. See the section entitled Input
Individual Port Functionality.                         Macrocell, page 42.

General Port Architecture                               Port Operating Modes

The general architecture of the I/O Port is shown       The I/O Ports have several modes of operation.
in Figure 27., page 53. Individual Port architec-       Some modes can be defined using PSDabel,
tures are shown in Figure 29., page 60 to Figure        some by the microcontroller writing to the Control
32., page 63. In general, once the purpose for a        Registers in CSIOP space, and some by both. The
port pin has been defined, that pin will no longer be   modes that can only be defined using PSDsoft Ex-
available for other purposes. Exceptions will be        press must be programmed into the device and
noted.                                                  cannot be changed unless the device is repro-
                                                        grammed. The modes that can be changed by the
As shown in Figure 27., page 53, the ports contain      microcontroller can be done so dynamically at run-
an output multiplexer whose selects are driven by       time. The PLD I/O, Data Port, Address Input, and
the configuration bits in the Control Registers         Peripheral I/O modes are the only modes that
(Ports A and B only) and PSDsoft Express Config-        must be defined before programming the device.
uration. Inputs to the multiplexer include the fol-     All other modes can be changed by the microcon-
lowing:                                                 troller at run-time.

Output data from the Data Out Register                 Table 19., page 54 summarizes which modes are
                                                        available on each port. Table 22., page 57 shows
Latched address outputs                                how and where the different modes are config-
                                                        ured. Each of the port operating modes are de-
CPLD Macrocell output                                  scribed in the following subsections.

External Chip Select from CPLD.

The Port Data Buffer (PDB) is a tri-state buffer that
allows only one source at a time to be read. The
PDB is connected to the Internal Data Bus for
feedback and can be read by the microcontroller.
The Data Out and Macrocell outputs, Direction
and Control Registers, and port pin input are all
connected to the PDB.

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                                                                                                PSD813F1V

Figure 27. General I/O Port Architecture

                                             DATA OUT            DATA OUT
                                                 REG.            ADDRESS

                                               DQ
                   WR

                   ADDRESS  DQ                                                                  PORT PIN
                   ALE      G
                                                                           OUTPUT
INTERNAL DATA BUS  MACROCELL OUTPUTS                                          MUX
                   EXT CS
                                                                           OUTPUT
                                             READ MUX                      SELECT

                            P                                                       ENABLE OUT

                            D                           DATA IN

                            B

                                         CONTROL REG.
                                               DQ

                   WR

                                              DIR REG.
                                               DQ
                   WR

                   ENABLE PRODUCT TERM (.OE)

                                                                                INPUT
                                                                           MACROCELL

                            CPLD- INPUT

                                                                                                AI02885

                                                                                                53/110
PSD813F1V

MCU I/O Mode                                           from the PLD, or by setting the corresponding bit
                                                       in the Direction Register to `0.' The corresponding
In the MCU I/O Mode, the microcontroller uses the      bit in the Direction Register must not be set to `1' if
PSD ports to expand its own I/O ports. By setting      the pin is defined as a PLD input pin in PSDabel.
up the CSIOP space, the ports on the PSD are           The PLD I/O Mode is specified in PSDabel by de-
mapped into the microcontroller address space.         claring the port pins, and then writing an equation
The addresses of the ports are listed in Table         assigning the PLD I/O to a port.
6., page 17.
                                                       Address Out Mode
A port pin can be put into MCU I/O mode by writing
a `0' to the corresponding bit in the Control Regis-   For microcontrollers with a multiplexed address/
ter. The MCU I/O direction may be changed by           data bus, Address Out Mode can be used to drive
writing to the corresponding bit in the Direction      latched addresses onto the port pins. These port
Register, or by the output enable product term.        pins can, in turn, drive external devices. Either the
See the section entitled Peripheral I/O                output enable or the corresponding bits of both the
Mode, page 56. When the pin is configured as an        Direction Register and Control Register must be
output, the content of the Data Out Register drives    set to a `1' for pins to use Address Out Mode. This
the pin. When configured as an input, the micro-       must be done by the MCU at run-time. See Table
controller can read the port input through the Data    21., page 55 for the address output pin assign-
In buffer. See Figure 27., page 53.                    ments on Ports A and B for various MCUs.

Ports C and D do not have Control Registers, and       For non-multiplexed 8-bit bus mode, address lines
are in MCU I/O mode by default. They can be used       A7-A0 are available to Port B in Address Out
for PLD I/O if equation are written for them in PS-    Mode.
Dabel.
                                                       Note: do not drive address lines with Address Out
PLD I/O Mode                                           Mode to an external memory device if it is intended
                                                       for the MCU to boot from the external device. The
The PLD I/O Mode uses a port as an input to the        MCU must first boot from PSD memory so the Di-
CPLD's Input Macrocells, and/or as an output from      rection and Control register bits can be set.
the CPLD's Output Macrocells. The output can be
tri-stated with a control signal. This output enable
control signal can be defined by a product term

Table 19. Port Operating Modes

         Port Mode             Port A                           Port B           Port C           Port D
                                                       Yes              Yes              Yes
MCU I/O             Yes
                                                       Yes              No               No
PLD I/O                                                Yes              Yes              No
                                                       No               No               Yes
McellAB Outputs     Yes                                Yes              Yes              Yes
                                                       Yes (A7-A0)
McellBC Outputs     No                                 or (A15-A8)      No               No
                                                       Yes
Additional Ext. CS Outputs No                          No               Yes              Yes
                                                       No               No               No
PLD Inputs          Yes                                                 No               No
                                                       No               Yes1             No
Address Out         Yes (A7-A0

Address In          Yes

Data Port           Yes (D7-D0)

Peripheral I/O      Yes

JTAG ISP            No

Note: 1. Can be multiplexed with other I/O functions.

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Table 20. Port Operating Mode Settings

                                Defined in  Defined in PSD     Control Direction        VM
                                 PSDabel     Configuration
         Mode                                               Register Register Register JTAG Enable

                                                               Setting Setting Setting

                                                                    1 = output,

MCU I/O              Declare pins only N/A1                 0       0 = input N/A           N/A

                                                                    (Note 2)

PLD I/O              Logic equations N/A                    N/A     (Note 2) N/A            N/A

Data Port (Port A)   N/A                    Specify bus type N/A    N/A           N/A       N/A

Address Out (Port A,B) Declare pins only N/A                1       1 (Note 2) N/A          N/A

Address In           Logic equation for     N/A             N/A     N/A           N/A       N/A
(Port A,B,C,D)       Input Macrocells

Peripheral I/O       Logic equations        N/A             N/A     N/A           PIO bit = 1 N/A
(Port A)             (PSEL0 & 1)

JTAG ISP (Note 3)    JTAGSEL                JTAG Configuration N/A  N/A           N/A       JTAG_Enable

Note: 1. N/A = Not Applicable
        2. The direction of the Port A,B,C, and D pins are controlled by the Direction Register ORed with the individual output enable product
             term (.oe) from the CPLD AND Array.
        3. Any of these three methods enables the JTAG pins on Port C.

Table 21. I/O Port Latched Address Output Assignments

         MCU         Port A (PA3-PA0) Port A (PA7-PA4)                Port B (PB3-PB0)    Port B (PB7-PB4)
                                                                    Address A11-A8      N/A
8051XA (8-Bit)       N/A1                   Address a7-a4           Address A11-A8      Address A15-A12
                                                                    Address A3-A0       Address A7-A4
80C251               N/A                    N/A                     Address A3-A0       Address A7-A4
(Page Mode)

All Other            Address A3-A0          Address A7-A4
8-Bit Multiplexed

8-Bit                N/A                    N/A
Non-Multiplexed Bus

Note: 1. N/A = Not Applicable.

                                                                                                   55/110
PSD813F1V

Address In Mode                                     Peripheral I/O Mode

For microcontrollers that have more than 16 ad-     Peripheral I/O Mode can be used to interface with
dress lines, the higher addresses can be connect-   external peripherals. In this mode, all of Port A
ed to Port A, B, C, and D. The address input can    serves as a tri-stateable, bi-directional data buffer
be latched in the Input Macrocell by the address    for the microcontroller. Peripheral I/O Mode is en-
strobe (ALE/AS). Any input that is included in the  abled by setting Bit 7 of the VM Register to a `1.'
DPLD equations for the PLD's Flash, EEPROM, or      Figure 28 shows how Port A acts as a bi-direction-
SRAM is considered to be an address input.          al buffer for the microcontroller data bus if Periph-
                                                    eral I/O Mode is enabled. An equation for PSEL0
Data Port Mode                                      and/or PSEL1 must be written in PSDabel. The
                                                    buffer is tri-stated when PSEL 0 or PSEL1 is not
Port A can be used as a data bus port for a micro-  active.
controller with a non-multiplexed address/data
bus. The Data Port is connected to the data bus of
the microcontroller. The general I/O functions are
disabled in Port A if the port is configured as a
Data Port.

Figure 28. Peripheral I/O Mode

           RD                   PSEL
           PSEL0
           PSEL1

           VM REGISTER BIT 7                        D0 - D7   PA0 - PA7
                                                    DATA BUS

           WR
                                                                                                                                                                    AI02886

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JTAG In-System Programming (ISP)                     The pins of a port are individually configurable and
                                                     each bit in the register controls its respective pin.
Port C is JTAG compliant, and can be used for In-    For example, Bit 0 in a register refers to Bit 0 of its
System Programming (ISP). You can multiplex          port. The three Port Configuration Registers
JTAG operations with other functions on Port C       (PCR), shown in Table 22, are used for setting the
because ISP is not performed during normal sys-      Port configurations. The default Power-up state for
tem operation. For more information on the JTAG      each register in Table 22 is 00h.
Port, see the section entitled PROGRAMMING IN-
CIRCUIT USING THE JTAG SERIAL                        Control Register
INTERFACE, page 71.
                                                     Any bit reset to `0' in the Control Register sets the
Port Configuration Registers (PCR)                   corresponding port pin to MCU I/O Mode, and a `1'
                                                     sets it to Address Out Mode. The default mode is
Each Port has a set of Port Configuration Regis-     MCU I/O. Only Ports A and B have an associated
ters (PCR) used for configuration. The contents of   Control Register.
the registers can be accessed by the MCU through
normal READ/WRITE bus cycles at the addresses        Table 22. Port Configuration Registers (PCR)
given in Table 6., page 17. The addresses in Ta-
ble 6., page 17 are the offsets in hexadecimal from
the base of the CSIOP register.

                                                     Register Name       Port  MCU Access

                                                     Control        A,B        WRITE/READ

                                                     Direction      A,B,C,D    WRITE/READ

                                                     Drive Select1  A,B,C,D    WRITE/READ

                                                     Note: 1. See Table 26., page 58 for Drive Register bit definition.

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Direction Register                                      more electrical noise. A pin operates in a high slew
                                                        rate when the corresponding bit in the Drive Reg-
The Direction Register, in conjunction with the out-    ister is set to `1.' The default rate is slow slew.
put enable (except for Port D), controls the direc-
tion of data flow in the I/O Ports. Any bit set to `1'  Table 26 shows the Drive Register for Ports A, B,
in the Direction Register will cause the corre-         C, and D. It summarizes which pins can be config-
sponding pin to be an output, and any bit set to `0'    ured as Open Drain outputs and which pins the
will cause it to be an input. The default mode for all  slew rate can be set for.
port pins is input.
                                                        Table 23. Port Pin Direction Control, Output
Figure 29., page 60 and Figure 30., page 61 show        Enable P.T. Not Defined
the Port Architecture diagrams for Ports A/B and
C, respectively. The direction of data flow for Ports      Direction Register Bit          Port Pin Mode
A, B, and C are controlled not only by the direction
register, but also by the output enable product         0                           Input
term from the PLD AND array. If the output enable
product term is not active, the Direction Register      1                           Output
has sole control of a given pin's direction.
                                                        Table 24. Port Pin Direction Control, Output
An example of a configuration for a port with the       Enable P.T. Defined
three least significant bits set to output and the re-
mainder set to input is shown in Table 25. Since            Direction    Output Enable            Port Pin Mode
Port D only contains three pins (shown in Figure           Register Bit         P.T.
32., page 63), the Direction Register for Port D
has only the three least significant bits active.       0                0                     Input

Drive Select Register                                   0                1                     Output

The Drive Select Register configures the pin driver     1                0                     Output
as Open Drain or CMOS for some port pins, and
controls the slew rate for the other port pins. An      1                1                     Output
external pull-up resistor should be used for pins
configured as Open Drain.                               Table 25. Port Direction Assignment Example

A pin can be configured as Open Drain if its corre-     Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
sponding bit in the Drive Select Register is set to a
`1.' The default pin drive is CMOS.                     0  0          0     0       0       1     1       1

Aside: the slew rate is a measurement of the rise
and fall times of an output. A higher slew rate
means a faster output response and may create

Table 26. Drive Register Pin Assignment

  Drive    Bit 7               Bit 6  Bit 5      Bit 4         Bit 3         Bit 2         Bit 1          Bit 0
Register
                                             Open          Slew          Slew          Slew           Slew
Port A    Open                 Open   Open   Drain         Rate          Rate          Rate           Rate
          Drain                Drain  Drain  Open          Slew
                                             Drain         Rate          Slew          Slew           Slew
Port B    Open                 Open   Open   Open          Open          Rate          Rate           Rate
          Drain                Drain  Drain  Drain         Drain
                                                                         Open          Open           Open
Port C    Open                 Open   Open   NA1           NA1           Drain         Drain          Drain
          Drain                Drain  Drain
                                                                         Slew          Slew           Slew
Port D    NA1                  NA1    NA1                                Rate          Rate           Rate

Note: 1. NA = Not Applicable.

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Port Data Registers                                    Output Macrocells (OMC)

The Port Data Registers, shown in Table 27, are        The CPLD Output Macrocells (OMC) occupy a lo-
used by the MCU to write data to or read data from     cation in the microcontroller's address space. The
the ports. Table 27 shows the register name, the       microcontroller can read the output of the OMCs.
ports having each register type, and MCU access        If the Mask Macrocell Register bits are not set,
for each register type. The registers are described    writing to the Macrocell loads data to the Macrocell
below.                                                 flip flops. See the section entitled PLD'S, page 34.

Data In                                                Mask Macrocell Register

Port pins are connected directly to the Data In buff-  Each Mask Register bit corresponds to an OMC
er. In MCU I/O input mode, the pin input is read       flip flop. When the Mask Register bit is set to a "1",
through the Data In buffer.                            loading data into the OMC flip flop is blocked. The
                                                       default value is "0" or unblocked.
Data Out Register
                                                       Input Macrocells (IMC)
Stores output data written by the MCU in the MCU
I/O output mode. The contents of the Register are      The IMCs can be used to latch or store external in-
driven out to the pins if the Direction Register or    puts. The outputs of the IMCs are routed to the
the output enable product term is set to `1.' The      PLD input bus, and can be read by the microcon-
contents of the register can also be read back by      troller. Refer to the section entitled
the MCU.                                               PLD'S, page 34 for a detailed description.

Table 27. Port Data Registers    Port                                     MCU Access
                               A,B,C,D  READ input on pin
             Register Name     A,B,C,D
Data In                                WRITE/READ
Data Out                       A,B,C   READ outputs of macrocells
                                        WRITE loading macrocell flip-flop
Output Macrocell                       WRITE/READ prevents loading into a given
                                        macrocell
Mask Macrocell                 A,B,C    READ outputs of the Input Macrocells
Input Macrocell                A,B,C    READ the output enable control of the port driver
Enable Out                     A,B,C

                                                                                             59/110
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Enable Out                                                      CPLD Input Via the Input Macrocells (IMC).

The Enable Out register can be read by the micro-               Latched Address output Provide latched
controller. It contains the output enable values for                address output as per Table 21., page 55.
a given port. A `1' indicates the driver is in output
mode. A `0' indicates the driver is in tri-state and            Address In Additional high address inputs
the pin is in input mode.                                           using the Input Macrocells (IMC).

Ports A and B Functionality and Structure                     Open Drain/Slew Rate pins PA3-PA0 and
                                                                    PB3-PB0 can be configured to fast slew rate,
Ports A and B have similar functionality and struc-                 pins PA7-PA4 and PB7-PB4 can be
ture, as shown in Figure 29. The two ports can be                   configured to Open Drain Mode.
configured to perform one or more of the following
functions:                                                      Data Port Port A to D7-D0 for 8 bit non-
                                                                    multiplexed bus
MCU I/O Mode
                                                                Multiplexed Address/Data port for certain
CPLD Output Macrocells McellAB7-                                 types of MCU bus interfaces.
     McellAB0 can be connected to Port A or Port
     B. McellBC7-McellBC0 can be connected to                   Peripheral Mode Port A only
     Port B or Port C.

Figure 29. Port A and Port B Structure

                                    DATA OUT                   DATA OUT
                                        REG.
                           WR         DQ                            ADDRESS                                PORT
                           ADDRESS                             A[ 7:0] OR A[15:8]                      A OR B PIN
                           ALE        DQ
                                      G                                            OUTPUT
                                                                                     MUX

                           MACROCELL OUTPUTS

        INTERNAL DATA BUS           READ MUX

                                    P                                              OUTPUT
                                    D                                              SELECT
                                    B
                                                               DATA IN

                                                CONTROL REG.                       ENABLE OUT
                                                      DQ

                           WR

                                                     DIR REG.
                                                       DQ

                           WR

                           ENABLE PRODUCT TERM (.OE)

                                                                                                INPUT
                                                                                           MACROCELL

                                    CPLD - INPUT

                                                                                                                   AI02887

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                                                                                                                                                PSD813F1V

Port C Functionality and Structure                                                                 JTAG SERIAL INTERFACE, page 71, for
                                                                                                     more information on JTAG programming.)
Port C can be configured to perform one or more
of the following functions (see Figure 30):                                                      Open Drain Port C pins can be configured in
                                                                                                     Open Drain Mode
MCU I/O Mode
                                                                                                 Battery Backup features PC2 can be
CPLD Output McellBC7-McellBC0 outputs                                                             configured as a battery input pin (VSTBY).
     can be connected to Port B or Port C.
                                                                                                     PC4 can be configured as a Battery-on Indica-
CPLD Input via the Input Macrocells (IMC)                                                         tor output pin (VBATON), indicating when VCC
                                                                                                     is less than VBAT.
Address In Additional high address inputs
     using the Input Macrocells (IMC).                                                          Port C does not support Address Out mode, and
                                                                                                therefore no Control Register is required.
In-System Programming (ISP) JTAG port
     can be enabled for programming/erase of the                                                Pin PC7 may be configured as the DBE input in
     PSD device. (See the section entitled                                                      certain MCU interfaces.
     PROGRAMMING IN-CIRCUIT USING THE

Figure 30. Port C Structure                                                                     DATA OUT

                                                                            DATA OUT   SPECIAL FUNCTION1                                        PORT C PIN
                                                                                REG.
                                                                                                          OUTPUT
                                                                              DQ                            MUX
                                                  WR
INTERNAL DATA BUS                                                                      DATA IN            OUTPUT
                                                  MCELLBC[ 7:0]                                           SELECT
                                                                           READ MUX
                                                                                   P                               ENABLE OUT
                                                                                   D
                                                                                   B                                                     INPUT  CONFIGURATION
                                                                                                                                   MACROCELL
                                                                             DIR REG.
                                                                              DQ                                                       1
                                                  WR                                                      SPECIAL FUNCTION
                                                  ENABLE PRODUCT TERM (.OE)
                                                                                                                                                BIT            AI02888B
                                                                         CPLD - INPUT

Note: 1. ISP or battery back-up.

                                                                                                                                                               61/110
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Port D Functionality and Structure                                Port D pins can be configured in PSDsoft Express
                                                                    as input pins for other dedicated functions:
Port D has three I/O pins. See Figure 31 and Fig-
ure 32., page 63. This port does not support Ad-                     PD0 ALE, as address strobe input
dress Out mode, and therefore no Control
Register is required. Port D can be configured to                    PD1 CLKIN, as clock input to the macrocells
perform one or more of the following functions:                          flip-flops and APD counter

MCU I/O Mode                                                        PD2 CSI, as active Low chip select input. A
                                                                         High input will disable the Flash memory,
CPLD Output External Chip Select (ECS0-                               EEPROM, SRAM and CSIOP.
     ECS2)

CPLD Input direct input to the CPLD, no
     Input Macrocells (IMC)

Slew rate pins can be set up for fast slew
     rate

Figure 31. Port D Structure

                                                 DATA OUT  DATA OUT                                      PORT D PIN
                                                     REG.
                                                                                   OUTPUT
                                                   DQ                                 MUX
                               WR
           INTERNAL DATA BUS                                        OUTPUT
                              ECS[ 2:0]                             SELECT
                                                 READ MUX
                                                           DATA IN
                                                        P
                                                        D
                                                        B

                                                 DIR REG.                              ENABLE PRODUCT
                                                                                             TERM (.OE)
                                                   DQ
                              WR                                    CPLD - INPUT

                                                                                                         AI02889

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                                                                                                                  PSD813F1V

External Chip Select                                                term that can be configured active High or Low.
                                                                    The output enable of the pin is controlled by either
The CPLD also provides three External Chip Se-                      the output enable product term or the Direction
lect (ECS0-ECS2) outputs on Port D pins that can                    Register. (See Figure 32.)
be used to select external devices. Each External
Chip Select (ECS0-ECS2) consists of one product

Figure 32. Port D External Chip Select Signals

                                                      ENABLE (.OE)        DIRECTION
                                                                          REGISTER

                                    PT0                             ECS0             PD0 PIN

PLD INPUT BUS                            POLARITY
                    CPLD AND ARRAY           BIT

                                                      ENABLE (.OE)        DIRECTION
                                                                          REGISTER

                                    PT1                             ECS1             PD1 PIN

                                         POLARITY
                                             BIT

                                                      ENABLE (.OE)        DIRECTION
                                                                          REGISTER

                                    PT2                             ECS2             PD2 PIN
                                                                                                         AI02890
                                            POLARITY
                                                BIT

                                                                                                                  63/110
PSD813F1V                                                      changing state externally (noise, other
                                                               devices on the MCU bus, etc.). Keep in mind
POWER MANAGEMENT                                               that any unblocked PLD input signals that are
                                                               changing states keeps the PLD out of standby
The PSD offers configurable power saving op-                   mode, but not the memories.
tions. These options may be used individually or in
combinations, as follows:                                  The PSD Chip Select Input (CSI) on all
                                                               families can be used to disable the internal
All memory types in a PSD (Flash, EEPROM,                    memories, placing them in standby mode
     and SRAM) are built with Zero-Power                       even if inputs are changing. This feature does
     technology. In addition to using special silicon          not block any internal signals or disable the
     design methodology, Zero-Power technology                 PLDs. This is a good alternative to using the
     puts the memories into standby mode when                  APD logic, especially if your MCU has a chip
     address/data inputs are not changing (zero                select output. There is a slight penalty in
     DC current). As soon as a transition occurs on            memory access time when the CSI signal
     an input, the affected memory "wakes up",                 makes its initial transition from deselected to
     changes and latches its outputs, then goes                selected.
     back to standby. The designer does not have
     to do anything special to achieve memory             The PMMR registers can be written by the
     standby mode when no inputs are changing--                MCU at run-time to manage power. PSD
     it happens automatically.                                 supports "blocking bits" in these registers that
                                                               are set to block designated signals from
     The PLD sections can also achieve standby                 reaching both PLDs. Current consumption of
     mode when its inputs are not changing, as de-             the PLDs is directly related to the composite
     scribed in the section entitled PLD Power                 frequency of the changes on their inputs (see
     Management, page 66.                                      Figure 36., page 73 and Figure 37., page 73).
                                                               Significant power savings can be achieved by
Like the Zero-Power feature, the Automatic                   blocking signals that are not used in DPLD or
     Power Down (APD) logic allows the PSD to                  CPLD logic equations.
     reduce to standby current automatically. The
     APD will block MCU address/data signals from              The PSD has a Turbo Bit in the PMMR0
     reaching the memories and PLDs. This                      register. This bit can be set to disable the
     feature is available on all PSD devices. The              Turbo Mode feature (default is Turbo Mode
     APD Unit is described in more detail in the               on). While Turbo Mode is disabled, the PLDs
     sections entitled Automatic Power-down                    can achieve standby current when no PLD
     (APD) Unit and Power-down Mode, page 65.                  inputs are changing (zero DC current). Even
                                                               when inputs do change, significant power can
     Built in logic will monitor the address strobe of         be saved at lower frequencies (AC current),
     the MCU for activity. If there is no activity for a       compared to when Turbo Mode is enabled.
     certain time period (MCU is asleep), the APD              When the Turbo Mode is enabled, there is a
     logic initiates Power Down Mode (if enabled).             significant DC current component and the AC
     Once in Power Down Mode, all address/data                 component is higher.
     signals are blocked from reaching PSD
     memories and PLDs, and the memories are
     deselected internally. This allows the
     memories and PLDs to remain in standby
     mode even if the address/data lines are

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                                                                                                                                              PSD813F1V

Automatic Power-down (APD) Unit and Power-down Mode

The APD Unit, shown in Figure 33, puts the PSD                                                      setting the appropriate bits in the PMMR
into Power-down mode by monitoring the activity                                                     registers. The blocked signals include MCU
of Address Strobe (ALE/AS, PD0). If the APD Unit                                                    control signals and the common clock
is enabled, as soon as activity on Address Strobe                                                   (CLKIN). Note that blocking CLKIN from the
(ALE/AS, PD0) stops, a four bit counter starts                                                      PLDs will not block CLKIN from the APD unit.
counting. If Address Strobe (ALE/AS, PD0) re-
mains inactive for fifteen clock periods of CLKIN                                              All PSD memories enter Standby Mode and
(PD1), the Power-down (PDN) signal becomes ac-                                                      are drawing standby current. However, the
tive, and the PSD enters Power-down mode, as                                                        PLDs and I/O ports do not go into Standby
discussed next.                                                                                     Mode because you don't want to have to wait
                                                                                                    for the logic and I/O to "wake-up" before their
Power-down Mode                                                                                     outputs can change. See Table 28 for Power
                                                                                                    Down Mode effects on PSD ports.
By default, if you enable the PSD APD unit, Power
Down Mode is automatically enabled. The device                                                 Typical standby current are of the order of the
will enter Power Down Mode if the address strobe                                                    microampere (see Table 29). These standby
(ALE/AS) remains inactive for fifteen CLKIN (pin                                                    current values assume that there are no
PD1) clock periods.                                                                                 transitions on any PLD input.

The following should be kept in mind when the                                                  Table 28. Power-down Mode's Effect on Ports
PSD is in Power Down Mode:
                                                                                               Port Function                       Pin Level
If the address strobe starts pulsing again, the
     PSD will return to normal operation. The PSD                                              MCU I/O                             No Change
     will also return to normal operation if either the
     CSI input returns low or the Reset input                                                  PLD Out                             No Change
     returns high.

The MCU address/data bus is blocked from all                                                 Address Out                         Undefined
     memories and PLDs.                                                                        Data Port                           Tri-State
                                                                                               Peripheral I/O                      Tri-State
Various signals can be blocked (prior to Power
     Down Mode) from entering the PLDs by

Figure 33. APD Unit                                                                            DISABLE BUS
                                                                                               INTERFACE
                                          APD EN
                                          PMMR0 BIT 1=1                                                             EEPROM SELECT
                                                                                                                     FLASH SELECT
                                                              TRANSITION
                                                               DETECTION                                    PLD SRAM SELECT
                                                                                                                     POWER DOWN
                                          ALE                                                                        (PDN) SELECT

            RESET           EDGE                                                  CLR PD
            CSI            DETECT                                                    APD
            CLKIN
                                                                                  COUNTER

                                                                                           PD

                   DISABLE                                                                                                         AI02891
                   FLASH/EEPROM/SRAM

Table 29. PSD Timing and Stand-by Current during Power-down Mode

            PLD Propagation                                               Memory  Access Recovery Time         Typical Stand-by Current

Mode        Delay            Access Time                                          to Normal Access

                                                                                                               5V VCC                         3V VCC

Power-down  Normal tPD(1)          No Access                                                   tLVDV           50A(2)                        25A(2)

Note: 1. Power-down does not affect the operation of the PLD. The PLD operation in this mode is based only on the Turbo bit.
        2. Typical current consumption assuming no PLD inputs are changing state and the PLD Turbo bit is 0.

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PSD813F1V

For Users of the HC11 (or compatible)                    PSD Chip Select Input (CSI, PD2)
                                                         Pin PD2 of Port D can be configured in PSDsoft
The HC11 turns off its E clock when it sleeps.           Express as the CSI input. When low, the signal se-
Therefore, if you are using an HC11 (or compati-         lects and enables the internal Flash, EEPROM,
ble) in your design, and you wish to use the Pow-        SRAM, and I/O for READ or WRITE operations in-
er-down mode, you must not connect the E clock           volving the PSD. A high on the CSI pin will disable
to CLKIN (PD1). You should instead connect an            the Flash memory, EEPROM, and SRAM, and re-
independent clock signal to the CLKIN input              duce the PSD power consumption. However, the
(PD1). The clock frequency must be less than 15          PLD and I/O pins remain operational when CSI is
times the frequency of AS. The reason for this is        High.
that if the frequency is greater than 15 times the       Note: There may be a timing penalty when using
frequency of AS, the PSD will keep going into            the CSI pin depending on the speed grade of the
Power-down mode.                                         PSD that you are using. See the timing parameter
                                                         tSLQV in Table 63., page 95 or Table 64., page 95.
Other Power Saving Options                               Input Clock
                                                         The PSD provides the option to turn off the CLKIN
The PSD offers other reduced power saving op-            input to the PLD to save AC power consumption.
tions that are independent of the Power-down             The CLKIN is an input to the PLD AND array and
mode. Except for the SRAM Stand-by and Chip              the Output Macrocells. During Power Down Mode,
Select Input (CSI, PD2) features, they are enabled       or, if the CLKIN input is not being used as part of
by setting bits in the PMMR0 and PMMR2 regis-            the PLD logic equation, the clock should be dis-
ters.                                                    abled to save AC power. The CLKIN will be dis-
                                                         connected from the PLD AND array or the
PLD Power Management                                     Macrocells by setting bits 4 or 5 to a `1' in PMMR0.

The power and speed of the PLDs are controlled           Figure 34. Enable Power-down Flow Chart
by the Turbo bit (bit 3) in the PMMR0. By setting
the bit to `1', the Turbo mode is disabled and the                                                  RESET
PLDs consume Zero Power current when the in-
puts are not switching for an extended time of                                                   Enable APD
70ns. The propagation delay time will be in-                                                Set PMMR0 Bit 1 = 1
creased by 10ns after the Turbo bit is set to `1'
(turned off) when the inputs change at a composite                                       OPTIONAL
frequency of less than 15 MHz. When the Turbo bit
is set to a `0' (turned on), the PLDs run at full power                               Disable desired inputs to PLD
and speed. The Turbo bit affects the PLD's D.C.                                      by setting PMMR0 bits 4 and 5
power, AC power, and propagation delay.                                               and PMMR2 bits 2 through 6.

Note: Blocking MCU control signals with PMMR2            No  ALE/AS idle
bits can further reduce PLD AC power consump-
tion.                                                        for 15 CLKIN

SRAM Standby Mode (Battery Backup)                           clocks?

The PSD supports a battery backup operation that                       Yes  AI02892
retains the contents of the SRAM in the event of a
power loss. The SRAM has a VSTBY pin (PC2) that              PSD in Power
can be connected to an external battery. When                 Down Mode
VCC becomes lower than VSTBY then the PSD will
automatically connect to VSTBY as a power source
to the SRAM. The SRAM Standby Current (ISTBY)
is typically 0.5A. The SRAM data retention volt-
age is 2 V minimum. The battery-on indicator (VBA-
TON) can be routed to PC4. This signal indicates
when the VCC has dropped below the VSTBY volt-
age.

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Table 30. Power Management Mode Registers PMMR0 (Note 1)

Bit 0 X               0       Not used, and should be set to zero.

Bit 1  APD Enable     0 = off Automatic Power-down (APD) is disabled.
                      1 = on Automatic Power-down (APD) is enabled.

Bit 2 X               0       Not used, and should be set to zero.

Bit 3 PLD Turbo       0 = on PLD Turbo mode is on
                      1 = off PLD Turbo mode is off, saving power.

                      0 = on  CLKIN (PD1) input to the PLD AND Array is connected. Every change of CLKIN
                              (PD1) Powers-up the PLD when Turbo bit is 0.
Bit 4  PLD Array clk

                      1 = off CLKIN (PD1) input to PLD AND Array is disconnected, saving power.

Bit 5                        0 = on CLKIN (PD1) input to the PLD macrocells is connected.
       PLD MCell clk

                             1 = off CLKIN (PD1) input to PLD macrocells is disconnected, saving power.

Bit 6 X               0       Not used, and should be set to zero.

Bit 7 X               0       Not used, and should be set to zero.

Note: 1. The bits of this register are cleared to zero following Power-up. Subsequent Reset (RESET) pulses do not clear the registers.

Table 31. Power Management Mode Registers PMMR2 (Note 1)

Bit 0 X               0       Not used, and should be set to zero.

Bit 1 X               0       Not used, and should be set to zero.

Bit 2  PLD Array      0 = on Cntl0 input to the PLD AND Array is connected.
       CNTL0          1 = off Cntl0 input to PLD AND Array is disconnected, saving power.

Bit 3  PLD Array      0 = on Cntl1 input to the PLD AND Array is connected.
       CNTL1          1 = off Cntl1 input to PLD AND Array is disconnected, saving power.

Bit 4  PLD Array      0 = on Cntl2 input to the PLD AND Array is connected.
       CNTL2          1 = off Cntl2 input to PLD AND Array is disconnected, saving power.

Bit 5  PLD Array      0 = on ALE input to the PLD AND Array is connected.
       ALE            1 = off ALE input to PLD AND Array is disconnected, saving power.

Bit 6  PLD Array      0 = on DBE input to the PLD AND Array is connected.
       DBE            1 = off DBE input to PLD AND Array is disconnected, saving power.

Bit 7 X               0       Not used, and should be set to zero.

Note: 1. The bits of this register are cleared to zero following Power-up. Subsequent Reset (RESET) pulses do not clear the registers.

                                                                                                         67/110
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Input Control Signals                              During Power Down Mode, or, if any of them are
                                                   not being used as part of the PLD logic equation,
The PSD provides the option to turn off the input  these control signals should be disabled to save
control signals (CNTL0, CNTL1, CNTL2, ALE, and     AC power. They will be disconnected from the
DBE) to the PLD to save AC power consumption.      PLD AND array by setting bits 2, 3, 4, 5, and 6 to
These control signals are inputs to the PLD AND    a `1' in the PMMR2.
array.

Table 32. APD Counter Operation

APD Enable Bit ALE PD Polarity   ALE Level                                      APD Counter
                                       X           Not Counting
        0  X                                       Not Counting
                                   Pulsing         Counting (Generates PDN after 15 Clocks)
        1  X                           1           Counting (Generates PDN after 15 Clocks)
                                       0
        1  1

        1  0

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RESET TIMING AND DEVICE STATUS AT RESET

Power-On Reset                                        Warm Reset

Upon Power-up, the PSD requires a Reset (RE-          Once the device is up and running, the device can
SET) pulse of duration tNLNH-PO (See Tables 67        be reset with a much shorter pulse of tNLNH (See
and 68 for values) after VCC is steady. During this   Tables 67 and 68 for values). The same tOPR time
period, the device loads internal configurations,     is needed before the device is operational after
clears some of the registers and sets the Flash       warm reset. Figure 35 shows the timing of the
memory or EEPROM into Operating mode. After           power on and warm reset.
the rising edge of Reset (RESET), the PSD re-
mains in the Reset mode for an additional period,     I/O Pin, Register and PLD Status at Reset
tOPR (See Tables 67 and 68 for values), before the
first memory access is allowed.                       Table 33., page 70 shows the I/O pin, register and
                                                      PLD status during Power On Reset, Warm reset
The PSD Flash or EEPROM memory is reset to            and Power-down mode. PLD outputs are always
the READ mode upon power up. The FSi and              valid during warm reset, and they are valid in Pow-
EESi select signals along with the write strobe sig-  er On Reset once the internal PSD Configuration
nal must be in the false state during power-up re-    bits are loaded. This loading of PSD is completed
set for maximum security of the data contents and     typically long before the VCC ramps up to operat-
to remove the possibility of a byte being written on  ing level. Once the PLD is active, the state of the
the first edge of a write strobe signal. The PSD au-  outputs are determined by the PSDabel equa-
tomatically prevents write strobes from reaching      tions.
the EEPROM memory array for about 5ms (tEEH-
WL). Any Flash memory WRITE cycle initiation is
prevented automatically when VCC is below VLKO.

Figure 35. Reset (RESET) Timing

VCC               VCC(min)       tOPR                                tNLNH    tOPR
RESET                                                               tNLNH-A
                    tNLNH-PO                                      Warm Reset
                Power-On Reset

                                                                              AI02866b

                                                                                    69/110
PSD813F1V

Table 33. Status During Power-On Reset, Warm Reset and Power-down Mode

Port Configuration           Power-On Reset                     Warm Reset          Power-down Mode

MCU I/O                      Input mode                  Input mode                 Unchanged

PLD Output                   Valid after internal PSD    Valid                      Depends on inputs to PLD
                             configuration bits are                                 (addresses are blocked in
                             loaded                                                 PD mode)

Address Out                  Tri-stated                  Tri-stated                 Not defined

Data Port                    Tri-stated                  Tri-stated                 Tri-stated

Peripheral I/O               Tri-stated                  Tri-stated                 Tri-stated

         Register            Power-On Reset                     Warm Reset          Power-down Mode

PMMR0 and PMMR2              Cleared to `0'              Unchanged                  Unchanged

Macrocells flip-flop status  Cleared to `0' by internal  Depends on .re and .pr     Depends on .re and .pr
                             Power-On Reset              equations                  equations

VM Register1                 Initialized, based on the   Initialized, based on the  Unchanged
                             selection in PSDsoft        selection in PSDsoft
                             Express                     Express
                             Configuration menu          Configuration menu

All other registers          Cleared to `0'              Cleared to `0'             Unchanged

Note: 1. The SR_cod and PeriphMode bits in the VM Register are always cleared to `0' on Power-On Reset or Warm Reset.

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                                                     PSD813F1V

PROGRAMMING IN-CIRCUIT USING THE JTAG SERIAL INTERFACE

The JTAG interface on the PSD can be enabled on      JTAG_ON = PSDsoft_enabled +
Port C (see Table 34., page 72). All memory          /* An NVM configuration bit inside the PSD
(Flash and EEPROM), PLD logic, and PSD config-
uration bits may be programmed through the                 is set by the designer in the PSDsoft
JTAG interface. A blank part can be mounted on a           Express Configuration utility. This
printed circuit board and programmed using                 dedicates the pins for JTAG at all
JTAG.                                                      times (compliant with IEEE 1149.1) */
                                                     Microcontroller_enabled +
The standard JTAG signals (IEEE 1149.1) are          /* The microcontroller can set a bit at run-
TMS, TCK, TDI, and TDO. Two additional signals,            time by writing to the PSD register,
TSTAT and TERR, are optional JTAG extensions               JTAG Enable. This register is located
used to speed up program and erase operations.             at address CSIOP + offset C7h. Setting
                                                           the JTAG_ENABLE bit in this register
Note: By default, on a blank PSD (as shipped from          will enable the pins for JTAG use. This
factory or after erasure), four pins on Port C are         bit is cleared by a PSD reset or the
enabled for the basic JTAG signals TMS, TCK,               microcontroller. See Table
TDI, and TDO.                                              35., page 72 for bit definition. */
                                                     PSD_product_term_enabled;
Standard JTAG Signals

The standard JTAG signals (TMS, TCK, TDI, and        /* A dedicated product term (PT) inside the
TDO) can be enabled by any of three different con-         PSD can be used to enable the JTAG pins.
ditions that are logically ORed. When enabled,             This PT has the reserved name JTAGSEL.
TDI, TDO, TCK, and TMS are inputs, waiting for a
serial command from an external JTAG controller            Once defined as a node in PSDabel, the
device (such as FlashLink or Automated Test                designer can write an equation for
Equipment). When the enabling command is re-               JTAGSEL. This method is used when the
ceived from the external JTAG controller, TDO be-          Port C JTAG pins are multiplexed with
comes an output and the JTAG channel is fully
functional inside the PSD. The same command                other I/O signals. It is recommended to
that enables the JTAG channel may optionally en-           logically tie the node JTAGSEL to the
able the two additional JTAG pins, TSTAT and               JEN\ signal on the Flashlink cable when
TERR.                                                      multiplexing JTAG signals. (AN1153)

The following symbolic logic equation specifies the  The PSD supports JTAG In-System-Configuration
conditions enabling the four basic JTAG pins         (ISC) commands, but not Boundary Scan. A defi-
(TMS, TCK, TDI, and TDO) on their respective         nition of these JTAG-ISC commands and se-
Port C pins. For purposes of discussion, the logic   quences are defined in a supplemental document
label JTAG_ON will be used. When JTAG_ON is          available from ST. ST's PSDsoft Express software
true, the four pins are enabled for JTAG. When       tool and FlashLink JTAG programming cable im-
JTAG_ON is false, the four pins can be used for      plement these JTAG-ISC commands. This docu-
general PSD I/O.                                     ment is needed only as a reference for designers
                                                     who use a FlashLink to program their PSD.

                                                        71/110
PSD813F1V

JTAG Extensions                                                 Security, Flash memory and EEPROM
                                                                Protection
TSTAT and TERR are two JTAG extension signals
enabled by an "ISC_ENABLE" command received                     When the security bit is set, the device cannot be
over the four standard JTAG pins (TMS, TCK, TDI,                read on a device programmer or through the JTAG
and TDO). They are used to speed programming                    Port. When using the JTAG Port, only a full chip
and erase functions by indicating status on PSD                 erase command is allowed. All other program/
pins instead of having to scan the status out seri-             erase/verify commands are blocked. Full chip
ally using the standard JTAG channel.                           erase returns the part to a non-secured blank
                                                                state. The Security Bit can be set in PSDsoft Ex-
TERR will indicate if an error has occurred when                press Configuration.
erasing a sector or programming a byte in Flash
memory. This signal will go Low (active) when an                All Flash Memory and EEPROM sectors can indi-
error condition occurs, and stay Low until an                   vidually be sector protected against erasures. The
"ISC_CLEAR" command is executed or a chip re-                   sector protect bits can be set in PSDsoft Express
set pulse is received after an "ISC-DISABLE" com-               Configuration.
mand. TERR does not apply to EEPROM.
                                                                Table 34. JTAG Port Signals
TSTAT behaves the same as the Ready/Busy sig-
nal described in the section entitled Ready/Busy                Port C Pin JTAG Signals      Description
Pin (PC3), page 18. TSTAT will be High when the
PSD device is in READ mode (Flash memory and                    PC0  TMS                     Mode Select
EEPROM contents can be read). TSTAT will be
Low when Flash memory programming or erase                      PC1  TCK                     Clock
cycles are in progress, and also when data is be-
ing written to EEPROM.                                          PC3  TSTAT                   Status

TSTAT and TERR can be configured as open-                       PC4  TERR                    Error Flag
drain type signals during an "ISC_ENABLE" com-
mand. This facilitates a wired-OR connection of                 PC5  TDI                     Serial Data In
TSTAT signals from several PSD devices and a
wired-OR connection of TERR signals from those                  PC6  TDO                     Serial Data Out
same devices. This is useful when several PSD
devices are "chained" together in a JTAG environ-
ment.

INITIAL DELIVERY STATE                                          programming procedure. Information for program-
                                                                ming the device is available directly from ST.
When delivered from ST, the PSD device has all                  Please contact your local sales representative.
bits in the memory and PLDs set to '1.' The PSD
Configuration Register bits are set to '0.' The code,
configuration, and PLD logic are loaded using the

Table 35. JTAG Enable Register

                                0 = off JTAG port is disabled.
Bit 0 JTAG_Enable

                                1 = on JTAG port is enabled.

Bit 1      X  0 Not used, and should be set to zero.

Bit 2      X  0 Not used, and should be set to zero.

Bit 3      X  0 Not used, and should be set to zero.

Bit 4      X  0 Not used, and should be set to zero.

Bit 5      X  0 Not used, and should be set to zero.

Bit 6      X  0 Not used, and should be set to zero.

Bit 7      X  0 Not used, and should be set to zero.

Note: The state of Reset (RESET) does not interrupt (or prevent) JTAG operations if the JTAG signals are dedicated by an NVM Configura-
        tion bit (via PSDsoft Express). However, Reset (RESET) prevents or interrupts JTAG operations if the JTAG enable register is used
        to enable the JTAG signals.

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AC/DC PARAMETERS                                  The following are issues concerning the parame-
                                                  ters presented:
The following tables describe the AD and DC pa-
rameters of the PSD:                               In the DC specification the supply current is
DC Electrical Specification                           given for different modes of operation. Before
AC Timing Specification                               calculating the total power consumption,
                                                       determine the percentage of time that the PSD
     PLD Timing                                        is in each mode. Also, the supply power is
      Combinatorial Timing                            considerably different if the Turbo bit is `0.'
      Synchronous Clock Mode
      Asynchronous Clock Mode                     The AC power component gives the PLD,
      Input Macrocell Timing                          EEPROM and SRAM mA/MHz specification.
     MCU Timing                                        Figures 36 and 37 show the PLD mA/MHz as
      READ Timing                                     a function of the number of Product Terms
      WRITE Timing                                    (PT) used.
      Peripheral Mode Timing
      Power-down and Reset Timing                 In the PLD timing parameters, add the
                                                       required delay when Turbo bit is `0.'

Figure 36. PLD ICC /Frequency Consumption (5V range)

110

100     VCC  = 5V               ON (100%)
90          TURBO
80

70
ICC (mA)
                                     TURBO60          TURBO ON (25%)
50
                                             OFF
40

30

20                              TURBO OFF                         PT 100%
10                                                                PT 25%

0

     0             5            10                15              20       25

        HIGHEST COMPOSITE FREQUENCY AT PLD INPUTS (MHz)                        AI02894

Figure 37. PLD ICC /Frequency Consumption (3V range)

60

         VCC = 3V               TURBO ON (100%)
50

40
ICC (mA)
                     TURBO OFF30                  TURBO ON (25%)

20

10                                                                PT 100%

             TURBO OFF                                            PT 25%

0

    0              5            10                15              20       25

        HIGHEST COMPOSITE FREQUENCY AT PLD INPUTS (MHz)                        AI03100

                                                                                        73/110
PSD813F1V

Table 36. Example of PSD Typical Power Calculation at VCC = 5.0V (Turbo Mode On)

                                                                        Conditions

Highest Composite PLD input frequency

           (Freq PLD)                  = 8MHz

MCU ALE frequency (Freq ALE)           = 4MHz

           % Flash memory Access = 80%

           % SRAM access               = 15%

           % I/O access                = 5% (no additional power above base)

Operational Modes

           % Normal                    = 10%

           % Power-down Mode           = 90%

Number of product terms used

           (from fitter report)        = 45 PT

           % of total product terms = 45/182 = 24.7%

           Turbo Mode                  = ON

                                       Calculation (using typical values)

ICC total                              = Ipwrdown x %pwrdown + %normal x (ICC (ac) + ICC (dc))

                                       = Ipwrdown x %pwrdown + % normal x (%flash x 2.5mA/MHz x Freq ALE

                                                            + %SRAM x 1.5mA/MHz x Freq ALE

                                                            + % PLD x 2mA/MHz x Freq PLD

                                                            + #PT x 400A/PT)

                                       = 50A x 0.90 + 0.1 x (0.8 x 2.5mA/MHz x 4MHz

                                                            + 0.15 x 1.5mA/MHz x 4MHz

                                                            + 2mA/MHz x 8MHz

                                                            + 45 x 0.4mA/PT)

                                       = 45A + 0.1 x (8 + 0.9 + 16 + 18mA)

                                       = 45A + 0.1 x 42.9

                                       = 45A + 4.29mA

                                       = 4.34mA

This is the operating power with no EEPROM WRITE or Flash memory Erase cycles. Calculation is based on IOUT =
0mA.

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                                                                                                PSD813F1V

Table 37. Example of PSD Typical Power Calculation at VCC = 5.0V (Turbo Mode Off)

                                                                        Conditions

Highest Composite PLD input frequency

           (Freq PLD)                  = 8MHz

MCU ALE frequency (Freq ALE)           = 4MHz

           % Flash memory Access = 80%

           % SRAM access               = 15%

           % I/O access                = 5% (no additional power above base)

Operational Modes

           % Normal                    = 10%

           % Power-down Mode           = 90%

Number of product terms used

           (from fitter report)        = 45 PT

           % of total product terms = 45/182 = 24.7%

           Turbo Mode                  = Off

                                       Calculation (using typical values)

ICC total                              = Ipwrdown x %pwrdown + %normal x (ICC (ac) + ICC (dc))

                                       = Ipwrdown x %pwrdown + % normal x (%flash x 2.5mA/MHz x Freq ALE

                                                            + %SRAM x 1.5mA/MHz x Freq ALE

                                                            + % PLD x (from graph using Freq PLD))

                                       = 50A x 0.90 + 0.1 x (0.8 x 2.5mA/MHz x 4MHz

                                                            + 0.15 x 1.5mA/MHz x 4MHz

                                                            + 24mA)

                                       = 45A + 0.1 x (8 + 0.9 + 24)

                                       = 45A + 0.1 x 32.9

                                       = 45A + 3.29mA

                                       = 3.34mA

This is the operating power with no EEPROM WRITE or Flash memory Erase cycles. Calculation is based on IOUT =
0mA.

                                                                                                    75/110
PSD813F1V

MAXIMUM RATING                                           plied. Exposure to Absolute Maximum Rating con-
                                                         ditions for extended periods may affect device
Stressing the device above the rating listed in the      reliability. Refer also to the STMicroelectronics
Absolute Maximum Ratings" table may cause per-           SURE Program and other relevant quality docu-
manent damage to the device. These are stress            ments.
ratings only and operation of the device at these or
any other conditions above those indicated in the
Operating sections of this specification is not im-

Table 38. Absolute Maximum Ratings

Symbol                            Parameter                        Min.   Max.  Unit

TSTG         Storage Temperature                                   65    125   C

TLEAD        Lead Temperature during Soldering (20 seconds max.)1         235   C

        VIO  Input and Output Voltage (Q = VOH or Hi-Z)            0.6   7.0   V

VCC          Supply Voltage                                        0.6   7.0   V

VPP          Device Programmer Supply Voltage                      0.6   14.0  V

VESD         Electrostatic Discharge Voltage (Human Body model) 2  2000  2000  V

Note: 1. IPC/JEDEC J-STD-020A
        2. JEDEC Std JESD22-A114A (C1=100 pF, R1=1500 , R2=500 )

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                                                                                            PSD813F1V

DC AND AC PARAMETERS                                            ment Conditions summarized in the relevant
                                                                tables. Designers should check that the operating
This section summarizes the operating and mea-                  conditions in their circuit match the measurement
surement conditions, and the DC and AC charac-                  conditions when relying on the quoted parame-
teristics of the device. The parameters in the DC               ters.
and AC Characteristic tables that follow are de-
rived from tests performed under the Measure-

Table 39. Operating Conditions (5V devices)

Symbol                         Parameter                            Min.         Max.              Unit

VCC     Supply Voltage                                              4.5               5.5          V

              Ambient Operating Temperature (Industrial)            40               85           C

TA                                                                  0                 70           C
              Ambient Operating Temperature (Commercial)

Table 40. Operating Conditions (3V devices)

Symbol                         Parameter                            Min.         Max.              Unit

VCC     Supply Voltage                                              3.0               3.6          V

              Ambient Operating Temperature (Industrial)            40               85           C
TA
                                                                    0                 70           C
              Ambient Operating Temperature (Commercial)

Table 41. AC Signal Letters for PLD Timings                     Table 42. AC Signal Behavior Symbols for PLD
                                                                Timings
A       Address Input

C       CEout Output                                            t   Time

D       Input Data                                              L   Logic Level Low or ALE

E       E Input                                                 H   Logic Level High

G       Internal WDOG_ON signal                                 V   Valid

I       Interrupt Input                                         X   No Longer a Valid Logic Level

L       ALE Input                                               Z   Float

N       Reset Input or Output                                   PW  Pulse Width

                                                                Note: Example: tAVLX = Time from Address Valid to ALE Invalid.

P       Port Signal Output

Q       Output Data

R       WR, UDS, LDS, DS, IORD, PSEN Inputs

S       Chip Select Input

T       R/W Input

W       Internal PDN Signal

B       VSTBY Output

M       Output Macrocell

Note: Example: tAVLX = Time from Address Valid to ALE Invalid.

                                                                                                      77/110
PSD813F1V

Table 43. AC Measurement Conditions

Symbol                       Parameter                                                            Min.           Max.            Unit
                                                                                                                                  pF
CL         Load Capacitance                                                                              30

Note: 1. Output Hi-Z is defined as the point where data out is no longer driven.

Table 44. Capacitance

Symbol     Parameter                                                       Test Condition         Typ.2          Max.            Unit
                                                                                                    4              6              pF
CIN    Input Capacitance (for input pins)                                  VIN = 0V                8             12              pF
COUT                                                                       VOUT = 0V                18            25
        Output Capacitance (for input/                                                                                            pF
        output pins)

CVPP    Capacitance (for CNTL2/VPP)                                        VPP = 0V

Note: 1. Sampled only, not 100% tested.
        2. Typical values are for TA = 25C and nominal supply voltages.

Figure 38. AC Measurement I/O Waveform                                     Figure 39. AC Measurement Load Circuit

3.0V       Test Point        1.5V                                                        Device          2.01 V
  0V                             AI03103b                                             Under Test
                                                                                                               195

                                                                                                                  CL = 30 pF
                                                                                                                  (Including Scope and
                                                                                                                  Jig Capacitance)

                                                                                                                                                     AI03104b

Figure 40. Switching Waveforms Key                                       INPUTS                 OUTPUTS
                                                                           STEADY INPUT           STEADY OUTPUT
                                                                WAVEFORMS

                                                                           MAY CHANGE FROM        WILL BE CHANGING
                                                                           HI TO LO               FROM HI TO LO

                                                                           MAY CHANGE FROM        WILL BE CHANGING
                                                                           LO TO HI               LO TO HI

                                                                           DON'T CARE             CHANGING, STATE
                                                                           OUTPUTS ONLY           UNKNOWN

                                                                                                  CENTER LINE IS
                                                                                                  TRI-STATE

                                                                                                                        AI03102

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                                                                                                                 PSD813F1V

Table 45. DC Characteristics (5V devices)

Symbol               Parameter            Test Condition (in addition  Min.         Typ.                         Max.      Unit
                                              to those in Table 39)

VIH       Input High Voltage              4.5V < VCC < 5.5V            2                                         VCC +0.5  V

VIL       Input Low Voltage               4.5V < VCC < 5.5V            0.5                                      0.8       V

VIH1      Reset High Level Input Voltage   (Note 1)                    0.8VCC                                    VCC +0.5  V

VIL1      Reset Low Level Input Voltage    (Note 1)                    0.5                                      0.2VCC 0.1 V

VHYS      Reset Pin Hysteresis                                         0.3                                                 V

VLKO      VCC (min) for Flash Erase and                                2.5                                       4.2       V
          Program

                                          IOL = 20A, VCC = 4.5V                    0.01                         0.1       V
                                          IOL = 8mA, VCC = 4.5V
VOL       Output Low Voltage

                                                                                    0.25                         0.45      V

          Output High Voltage Except      IOH = 20A, VCC = 4.5V      4.4          4.49                                   V
          VSTBY On                        IOH = 2mA, VCC = 4.5V                                                           V
VOH

                                                                       2.4          3.9

VOH1      Output High Voltage VSTBY On     IOH1 = 1A                  VSTBY 0.8                                         V

VSTBY SRAM Stand-by Voltage                                            2.0                                       VCC       V

ISTBY     SRAM Stand-by Current            VCC = 0V                                 0.5                          1         A

IIDLE     Idle Current (VSTBY input)       VCC > VSTBY                 0.1                                      0.1       A

VDF       SRAM Data Retention Voltage      Only on VSTBY               2                                                   V

ISB       Stand-by Supply Current         CSI >VCC 0.3V (Notes 2,3)                50                           200       A
          for Power-down Mode

ILI       Input Leakage Current            VSS < VIN < VCC             1           0.1                         1         A

ILO       Output Leakage Current          0.45 < VOUT < VCC            10          5                           10        A

                                            ZPLD_TURBO = Off,                       0                                      mA
                                              f = 0MHz (Note 5)
                     ZPLD Only                                                      400                          700       A/PT
                                            ZPLD_TURBO = On,
ICC (DC)  Operating  Flash memory                   f = 0MHz                        15                           30        mA
(Note 5)  Supply     or EEPROM
          Current                         During Flash memory or
                                          EEPROM WRITE/Erase
                                                                                    0                            0         mA
                                                       Only

                                            Read only, f = 0MHz

                     SRAM                  f = 0MHz                                 0                            0         mA

              ZPLD AC Adder                                            See Figure                                3.5       mA/
                                                                       36, note 4                                          MHz
ICC (AC) Flash memory or EEPROM AC
(Note 5) Adder                                                                             2.5

          SRAM AC Adder                                                             1.5                          3.0       mA/
                                                                                                                           MHz

Note: 1. Reset (RESET) has hysteresis. VIL1 is valid at or below 0.2VCC 0.1. VIH1 is valid at or above 0.8VCC.
        2. CSI deselected or internal Power-down mode is active.
        3. PLD is in non-Turbo mode, and none of the inputs are switching.
        4. Please see Figure 36., page 73 for the PLD current calculation.
        5. IOUT = 0mA

                                                                                                                           79/110
PSD813F1V

Table 46. DC Characteristics (3V devices)

Symbol               Parameter             Conditions               Min.         Typ.                            Max.      Unit

VIH       High Level Input Voltage        3.0V < VCC < 3.6V         0.7VCC                                       VCC +0.5  V

VIL       Low Level Input Voltage         3.0V < VCC < 3.6V         0.5                                         0.8       V

VIH1      Reset High Level Input Voltage   (Note 1)                 0.8VCC                                       VCC +0.5  V

VIL1      Reset Low Level Input Voltage    (Note 1)                 0.5                                         0.2VCC 0.1 V

VHYS      Reset Pin Hysteresis                                      0.3                                                    V

VLKO      VCC (min) for Flash Erase and                             1.5                                          2.2       V
          Program

                                          IOL = 20A, VCC = 3.0V                 0.01                            0.1       V
                                          IOL = 4mA, VCC = 3.0V
VOL       Output Low Voltage

                                                                                 0.15                            0.45      V

          Output High Voltage Except      IOH = 20A, VCC = 3.0V   2.9          2.99                                      V
          VSTBY On                        IOH = 1mA, VCC = 3.0V                                                           V
VOH

                                                                    2.7          2.8

VOH1      Output High Voltage VSTBY On     IOH1 = 1A               VSTBY 0.8                                            V

VSTBY SRAM Stand-by Voltage                                         2.0                                          VCC       V

ISTBY     SRAM Stand-by Current            VCC = 0V                              0.5                             1         A

IIDLE     Idle Current (VSTBY input)       VCC > VSTBY              0.1                                         0.1       A

VDF       SRAM Data Retention Voltage      Only on VSTBY            2                                                      V

ISB       Stand-by Supply Current         CSI >VCC 0.3V (Notes 2)               25                              100       A
          for Power-down Mode

ILI       Input Leakage Current            VSS < VIN < VCC          1           0.1                            1         A

ILO       Output Leakage Current          0.45 < VIN < VCC          10          5                              10        A

                                            ZPLD_TURBO = Off,                    0                                         A/PT
                                              f = 0MHz (Note 3)
                         ZPLD Only                                               200                             400       A/PT
                                            ZPLD_TURBO = On,
ICC (DC)  Operating      Flash memory               f = 0MHz                     10                              25        mA
(Note 3)  Supply         or EEPROM
          Current                         During Flash memory or
                                          EEPROM WRITE/Erase
                                                                                 0                               0         mA
                                                       Only

                                            Read only, f = 0MHz

                         SRAM              f = 0MHz                              0                               0         mA

          ZPLD AC Adder                   See Figure 37., page 73

ICC (AC)  Flash memory or EEPROM AC                                              1.5                             2.0       mA/
(Note 3)  Adder                                                                                                            MHz

          SRAM AC Adder                                                          0.8                             1.5       mA/
                                                                                                                           MHz

Note: 1. Reset (RESET) has hysteresis. VIL1 is valid at or below 0.2VCC 0.1. VIH1 is valid at or above 0.8VCC.
        2. CSI deselected or internal PD is active.

        3. IOUT = 0mA

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Figure 41. Input to Output Disable / Enable                                                                                                                  PSD813F1V

                                                            INPUT                                                                   tEA
                                                                                                              tER                                            AI02863

                                                       INPUT TO
                                                        OUTPUT

                                          ENABLE/DISABLE

Figure 42. Combinatorial Timing PLD

        CPLD INPUT
                                                             tPD

               CPLD
            OUTPUT

                                                                                                                                                           ai09228

Table 47. CPLD Combinatorial Timing (5V devices)

                                               -90                                                                         -12          -15      Fast Turbo Slew

Symbol  Parameter              Conditions                                                       PT                                                   Off2  rate1 Unit
                                           Min Max Min Max Min Max Aloc

        CPLD Input Pin/

tPD     Feedback to CPLD                                                                                           25           30           32 + 2 + 10 2 ns

        Combinatorial Output

tEA     CPLD Input to CPLD                                                                                         26           30           32      + 10 2 ns
        Output Enable

tER     CPLD Input to CPLD                                                                                         26           30           32      + 10 2 ns
        Output Disable

tARP    CPLD Register Clear                                                                                        26           30           33      + 10 2 ns
        or Preset Delay

tARPW   CPLD Register Clear                20                                                                          24           29               + 10         ns
        or Preset Pulse Width

tARD    CPLD Array Delay          Any                                                                              16           18           22 + 2               ns
                               macrocell

Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
        2. ZPSD versions only.

                                                                                                                                                                  81/110
PSD813F1V

Table 48. CPLD Combinatorial Timing (3V devices)

                                                   -15          -20      PT  Turbo                           Slew
                                                                              Off2                           rate1
Symbol          Parameter          Conditions  Min Max Min Max Aloc                                                 Unit
                                                                                                              6
        CPLD Input Pin/Feedback                                                                                      ns
                                                                                                              6     ns
tPD     to CPLD Combinatorial                           48           55 + 4 + 20                              6     ns
                                                                                                              6     ns
        Output                                                                                                       ns
                                                                                                                     ns
tEA     CPLD Input to CPLD Output                       43           50           + 20
        Enable

tER     CPLD Input to CPLD Output                       43           50           + 20
        Disable

tARP    CPLD Register Clear or                          48           55           + 20
        Preset Delay

tARPW   CPLD Register Clear or                 30           35                    + 20
        Preset Pulse Width

tARD    CPLD Array Delay              Any               29           33 + 4
                                   macrocell

Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
        2. ZPSD versions only.

Figure 43. Synchronous Clock Mode Timing PLD

                                   tCH             tCL

                         CLKIN                          tS  tH

                          INPUT                                 tCO
                REGISTERED

                       OUTPUT

                                                                         AI02860

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                                                                                                             PSD813F1V

Table 49. CPLD Macrocell Synchronous Clock Mode Timing (5V devices)

                                          -90          -12            -15  Fast  Turbo                       Slew
                                                                Min Max     PT     Off                       rate1
Symbol Parameter       Conditions                                          Aloc                                     Unit

                                      Min Max Min Max

      Maximum          1/(tS+tCO)         30.3         26.3         23.8                                            MHz
      Frequency                             0
      External
      Feedback

fMAX  Maximum          1/(tS+tCO10)      43.4         35.7         31.25                                           MHz
      Frequency                             8
      Internal
      Feedback
      (fCNT)

      Maximum          1/(tCH+tCL)        50.0         41.67        33.3                                            MHz
      Frequency                             0
      Pipelined Data

tS    Input Setup                     15           18           20         + 2 + 10                                 ns
      Time

tH    Input Hold Time                 0            0            0                                                   ns

tCH   Clock High Time Clock Input 10               12           15                                                  ns

tCL   Clock Low Time Clock Input 10                12           15                                                  ns

tCO   Clock to Output  Clock Input             18           20      22                                        2 ns
      Delay

tARD  CPLD Array       Any macrocell           16           18      22 + 2                                          ns
      Delay

tMIN  Minimum Clock    tCH+tCL        20           24           30                                                  ns
      Period 2

Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
        2. CLKIN (PD1) tCLCL = tCH + tCL.

                                                                                                                    83/110
PSD813F1V

Table 50. CPLD Macrocell Synchronous Clock Mode Timing (3V devices)

                                                         -15                    -20       PT   Turbo    Slew
                                                                                         Aloc    Off    rate1
Symbol     Parameter              Conditions                                                                   Unit

                                                 Min Max Min Max

        Maximum Frequency         1/(tS+tCO)                17.8                14.7                           MHz
        External Feedback

fMAX    Maximum Frequency         1/(tS+tCO10)             19.6                17.2                           MHz
        Internal Feedback (fCNT)

        Maximum Frequency         1/(tCH+tCL)               33.3                31.2                             MHz
        Pipelined Data
                                                                                                                   ns
tS      Input Setup Time                             27                     35           +4       + 20             ns
                                                                                                                   ns
tH      Input Hold Time                              0                      0                                      ns
                                                                                                         6 ns
tCH     Clock High Time           Clock Input 15                            16                                     ns
                                                                                                                   ns
tCL     Clock Low Time            Clock Input 15                            16

tCO     Clock to Output Delay     Clock Input                 35                     39

tARD    CPLD Array Delay          Any macrocell               29                     33 + 4

tMIN    Minimum Clock Period2     tCH+tCL            29                     32

Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0.
        2. CLKIN (PD1) tCLCL = tCH + tCL.

Figure 44. Asynchronous Reset / Preset

                                                     tARPW

           RESET/PRESET                        tARP
                         INPUT

                  REGISTER
                     OUTPUT

                                                                                             AI02864

Figure 45. Asynchronous Clock Mode Timing (Product Term Clock)

                                  tCHA                   tCLA

           CLOCK

                                                               tSA tHA

                     INPUT                                                      tCOA

           REGISTERED
                  OUTPUT

                                                                                         AI02859

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                                                                                                PSD813F1V

Table 51. CPLD Macrocell Asynchronous Clock Mode Timing (5V devices)

                                                   -90          -12            -15   PT   Turbo  Slew
                                                                         Min Max    Aloc   Off1  Rate
Symbol Parameter              Conditions                                                               Unit

                                               Min Max Min Max

       Maximum                1/(tSA+tCOA)         26.3         23.25        20.4                      MHz
       Frequency                                     2
       External
       Feedback

fMAXA  Maximum                1/(tSA+tCOA10)      35.7         30.30        25.64                     MHz
       Frequency                                     1
       Internal
       Feedback
       (fCNTA)

       Maximum                1/(tCHA+tCLA)        41.6         35.71        33.3                      MHz
       Frequency                                     7
       Pipelined
       Data

tSA    Input Setup                             8            10           12         + 2 + 10           ns
       Time

tHA    Input Hold                              12           14           14                            ns
       Time

tCHA   Clock Input                             12           14           15               + 10         ns
       High Time

tCLA   Clock Input                             12           14           15               + 10         ns
       Low Time

tCOA   Clock to                                         30           33      37           + 10 2 ns
       Output Delay

tARDA  CPLD Array             Any macrocell             16           18      22 + 2                    ns
       Delay

tMINA  Minimum                1/fCNTA          28           33           39                            ns
       Clock Period

Note: 1. ZPSD versions only.

                                                                                                       85/110
PSD813F1V

Table 52. CPLD Macrocell Asynchronous Clock Mode Timing (3V devices)

Symbol     Parameter           Conditions             -15        -20   PT   Turbo  Slew  Unit
                                                Min Max    Min Max    Aloc   Off1  Rate

        Maximum Frequency      1/(tSA+tCOA)         19.2       16.9                      MHz
        External Feedback

fMAXA   Maximum Frequency      1/(tSA+tCOA10)      23.8       20.4                      MHz
        Internal Feedback
        (fCNTA)

        Maximum Frequency      1/(tCHA+tCLA)        27         24.4                      MHz
        Pipelined Data

tSA     Input Setup Time                        12         13         + 4 + 20           ns

tHA     Input Hold Time                         15         17                            ns

tCHA    Clock High Time                         22         25               + 20         ns

tCLA    Clock Low Time                          15         16               + 20         ns

tCOA    Clock to Output Delay                       40         46           + 20 6 ns

tARD    CPLD Array Delay       Any macrocell        29         33 + 4                    ns

tMINA   Minimum Clock Period   1/fCNTA          42         49                            ns

Note: 1. ZPSD Versions only.

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                                                                                                      PSD813F1V

Figure 46. Input Macrocell Timing (product term clock)

                                          tINH               tINL

        PT CLOCK

                                                                  tIS      tIH

        INPUT

        OUTPUT                                                                  tINO
         AI03101

Table 53. Input Macrocell Timing (5V devices)

                                                             -90           -12             -15   PT   Turbo
                                                                                                Aloc   Off2
Symbol  Parameter                   Conditions                                                                                        Unit

                                                    Min Max Min Max Min Max

tIS     Input Setup Time                  (Note 1)        0            0                0                                             ns

tIH     Input Hold Time                   (Note 1)  20                 22              26             + 10 ns

tINH    NIB Input High Time               (Note 1)  12                 15              18                                             ns

tINL    NIB Input Low Time                (Note 1)  12                 15              18                                             ns

tINO    NIB Input to Combinatorial        (Note 1)                46            50              59 + 2 + 10 ns
        Delay

Note: 1. Inputs from Port A, B, and C relative to register/ latch clock from the PLD. ALE/AS latch timings refer to tAVLX and tLXAX.
        2. ZPSD versions only.

Table 54. Input Macrocell Timing (3V Devices)

Symbol  Parameter                               Conditions             -15               -20     PT   Turbo                           Unit
                                                                  Min Max           Min Max     Aloc   Off2

tIS     Input Setup Time                        (Note 1)           0                0                                                 ns

tIH     Input Hold Time                         (Note 1)           25               30                + 20 ns

tINH    NIB Input High Time                     (Note 1)           13               15                                                ns

tINL    NIB Input Low Time                      (Note 1)           13               15                                                ns

tINO    NIB Input to Combinatorial Delay        (Note 1)                  62               70 + 4 + 20 ns

Note: 1. Inputs from Port A, B, and C relative to register/latch clock from the PLD. ALE latch timings refer to tAVLX and tLXAX.
        2. ZPSD Versions only.

                                                                                                                                      87/110
PSD813F1V                                   tAVLX  tLXAX1

Figure 47. READ Timing                      tLVLX                                               DATA
                                                                                                VALID
                               ALE /AS              ADDRESS
                                                      VALID
                                      A/D
                      MULTIPLEXED                                   tAVQV

                                     BUS                                       ADDRESS
                                                                                  VALID
                             ADDRESS
              NON-MULTIPLEXED                                                                   DATA
                                                                                                VALID
                                     BUS
                                   DATA                      tSLQV
              NON-MULTIPLEXED
                                                                                 tRLQV          tRHQX
                                     BUS                                         tRLRH

                                       CSI                                                             tRHQZ

                                        RD
                            (PSEN, DS)

                                                                                         tEHEL

        E

                                                                          tTHEH                 tELTL

        R/W

             tAVPV

                                                             ADDRESS OUT

                                                                                                              AI02895

Note: 1. tAVLX and tLXAX are not required for 80C251 in Page Mode or 80C51XA in Burst Mode.

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                                                                                                                        PSD813F1V

Table 55. READ Timing (5V devices)

                                                      -90      -12                                             -15      Turbo
                                                  Min Max  Min Max
Symbol  Parameter                    Conditions                     Min Max Off                                                Unit

tLVLX   ALE or AS Pulse Width                     20       22       28                                                         ns

tAVLX   Address Setup Time           (Note 3)     6        8        10                                                         ns

tLXAX   Address Hold Time            (Note 3)     8        9        11                                                         ns

tAVQV   Address Valid to Data Valid  (Notes 3,6)      90       120                                             150 + 10 ns

tSLQV   CS Valid to Data Valid                        100      135                                             150             ns

        RD to Data Valid 8-Bit Bus   (Note 5)         32       35                                                   40         ns

tRLQV   RD or PSEN to Data Valid     (Note 2)
        8-Bit Bus, 8031, 80251
                                                      38       42                                                   45         ns

tRHQX RD Data Hold Time              (Note 1)     0        0                                                0                  ns

tRLRH   RD Pulse Width               (Note 1)     32       35       38                                                         ns

tRHQZ RD to Data High-Z              (Note 1)         25       35                                                   38         ns

tEHEL   E Pulse Width                             32       36       38                                                         ns

tTHEH R/W Setup Time to Enable                    10       13       18                                                         ns

tELTL   R/W Hold Time After Enable                0        0                                                0                  ns

tAVPV   Address Input Valid to       (Note 4)         25       28                                                   32         ns
        Address Output Delay

Note: 1. RD timing has the same timing as DS, LDS, UDS, and PSEN signals.
        2. RD and PSEN have the same timing.
        3. Any input used to select an internal PSD function.
        4. In multiplexed mode, latched addresses generated from ADIO delay to address output on any Port.
        5. RD timing has the same timing as DS, LDS, and UDS signals.
        6. In Turbo Off mode, add 10ns to tAVQV.

                                                                                                                               89/110
PSD813F1V

Table 56. READ Timing (3V devices)

Symbol                 Parameter              Conditions        -15        -20                                Turbo  Unit
                                                          Min Max    Min Max                                    Off

tLVLX   ALE or AS Pulse Width                             26         30                                              ns

tAVLX   Address Setup Time                    (Note 3)    10         12                                              ns

tLXAX   Address Hold Time                     (Note 3)    12         14                                              ns

tAVQV   Address Valid to Data Valid           (Note 3,6)      150                                        200 + 20 ns

tSLQV   CS Valid to Data Valid                                150                                        200         ns

        RD to Data Valid 8-Bit Bus            (Note 5)        35                                         40          ns
                                              (Note 2)
tRLQV   RD or PSEN to Data Valid 8-Bit Bus,
        8031, 80251
                                                              50                                         55          ns

tRHQX RD Data Hold Time                       (Note 1)    0          0                                               ns

        RD Pulse Width (also DS, LDS, UDS)                40         45                                              ns

tRLRH   RD or PSEN Pulse Width (8031, 80251)              55         60                                              ns

tRHQZ RD to Data High-Z                       (Note 1)        40                                         45          ns

tEHEL   E Pulse Width                                     45         52                                              ns

tTHEH R/W Setup Time to Enable                            18         20                                              ns

tELTL   R/W Hold Time After Enable                        0          0                                               ns

tAVPV   Address Input Valid to                (Note 4)        35                                         40          ns
        Address Output Delay

Note: 1. RD timing has the same timing as DS, LDS, UDS, and PSEN signals.
        2. RD and PSEN have the same timing for 8031.
        3. Any input used to select an internal PSD function.
        4. In multiplexed mode latched address generated from ADIO delay to address output on any Port.
        5. RD timing has the same timing as DS, LDS, and UDS signals.
        6. In Turbo Off mode, add 20ns to tAVQV.

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                                                                                                        PSD813F1V

Figure 48. WRITE Timing                      tAVLX  t LXAX

                               ALE / AS               t LVLX                            DATA
                                             ADDRESS                                    VALID
                                      A/D
                      MULTIPLEXED              VALID                                    DATA
                                                      tAVWL                             VALID
                                     BUS
                                                       ADDRESS
                            ADDRESS                       VALID
              NON-MULTIPLEXED
                                                  tSLWL
                                     BUS
                                   DATA                                                 tDVWH               t WHDX
              NON-MULTIPLEXED                                                                           t WHAX
                                                                        t WLWH
                                     BUS                                                                         t ELTL
                                                                                t EHEL
                                      CSI
                                                                 tTHEH
                                       WR
                                      (DS)

                                          E

                                     R/ W

                                             tAVPV                              t WLMV
                                                                                                t WHPV

                                                    ADDRESS OUT                                          STANDARD
                                                                                                        MCU I/O OUT

                                                                                                        AI02896

                                                                                                                         91/110
PSD813F1V

Table 57. WRITE, Erase and Program Timing (5V devices)

                                                                -90          -12          -15

Symbol     Parameter                           Conditions                                      Unit

                                                            Min Max Min Max Min Max

tLVLX   ALE or AS Pulse Width                               20           22           28                                             ns

tAVLX   Address Setup Time                     (Note 1)     6            8            10                                             ns

tLXAX   Address Hold Time                      (Note 1)     8            9            11                                             ns

tAVWL   Address Valid to Leading               (Notes 1,3)  15           18           20                                             ns
        Edge of WR

tSLWL   CS Valid to Leading Edge of WR         (Note 3)     15           18           20                                             ns

tDVWH WR Data Setup Time                       (Note 3)     35           40           45                                             ns

tWHDX WR Data Hold Time                        (Note 3)     5            5            5                                              ns

tWLWH WR Pulse Width                           (Note 3)     35           40           45                                             ns

tWHAX1 Trailing Edge of WR to Address Invalid  (Note 3)     8            9            10                                             ns

tWHAX2  Trailing Edge of WR to DPLD Address    (Note 3,6)   0            0            0                                              ns
        Invalid

tWHPV   Trailing Edge of WR to Port Output     (Note 3)              30           35           38 ns
        Valid Using I/O Port Data Register

tDVMV   Data Valid to Port Output Valid        (Notes 3,5)           55           60           65 ns
        Using Macrocell Register
        Preset/Clear

tAVPV   Address Input Valid to Address         (Note 2)              25           28           30 ns
        Output Delay

tWLMV   WR Valid to Port Output Valid Using    (Notes 3,4)           55           60           65 ns
        Macrocell Register Preset/Clear

Note: 1. Any input used to select an internal PSD function.
        2. In multiplexed mode, latched address generated from ADIO delay to address output on any port.
        3. WR has the same timing as E, LDS, UDS, WRL, and WRH signals.
        4. Assuming data is stable before active WRITE signal.
        5. Assuming WRITE is active before data becomes valid.
        6. TWHAX2 is the address hold time for DPLD inputs that are used to generate Sector Select signals for internal PSD memory.

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                                                                                                                         PSD813F1V

Table 58. WRITE Timing (3V devices)

Symbol                Parameter                     Conditions         -15                                                 -20
                                                                 Min Max                                                                   Unit

                                                                                                                     Min Max

tLVLX   ALE or AS Pulse Width                                    26                                                  30

tAVLX   Address Setup Time                          (Note 1)     10                                                  12       ns

tLXAX   Address Hold Time                           (Note 1)     12                                                  14       ns

tAVWL   Address Valid to Leading                    (Notes 1,3)  20                                                  25       ns
        Edge of WR

tSLWL   CS Valid to Leading Edge of WR              (Note 3)     20                                                  25       ns

tDVWH WR Data Setup Time                            (Note 3)     45                                                  50       ns

tWHDX WR Data Hold Time                             (Note 3)           8                                             10       ns

tWLWH WR Pulse Width                                (Note 3)     48                                                  53       ns

tWHAX1 Trailing Edge of WR to Address Invalid       (Note 3)     12                                                  17       ns

tWHAX2 Trailing Edge of WR to DPLD Address Invalid  (Note 3,6)         0                                             0        ns

tWHPV   Trailing Edge of WR to Port Output          (Note 3)              45                                                  50 ns
        Valid Using I/O Port Data Register

tDVMV   Data Valid to Port Output Valid             (Notes 3,5)           90                                                  100 ns
        Using Macrocell Register Preset/Clear

tAVPV   Address Input Valid to Address              (Note 2)              48                                                  55 ns
        Output Delay

tWLMV   WR Valid to Port Output Valid Using         (Notes 3,4)           90                                                  100 ns
        Macrocell Register Preset/Clear

Note: 1. Any input used to select an internal PSD function.
        2. In multiplexed mode, latched address generated from ADIO delay to address output on any port.
        3. WR has the same timing as E, LDS, UDS, WRL, and WRH signals.
        4. Assuming data is stable before active WRITE signal.
        5. Assuming WRITE is active before data becomes valid.
        6. TWHAX2 is the address hold time for DPLD inputs that are used to generate Sector Select signals for internal PSD memory.

Table 59. Flash Program, WRITE and Erase Times (5V devices)

Symbol                            Parameter                      Min.     Typ.                                          Max.   Unit
                                                                                                                         30      s
        Flash Program                                                     8.5                                            30      s
                                                                                                                                 s
        Flash Bulk Erase1 (pre-programmed)                                3                                             1200     s
                                                                                                                                 s
        Flash Bulk Erase (not pre-programmed)                             10                                             30     s

tWHQV3  Sector Erase (pre-programmed)                                                 1                                       cycles
tWHQV2  Sector Erase (not pre-programmed)                                            2.2                                        s
tWHQV1  Byte Program                                                                 14                                         ns
        Program / Erase Cycles (per Sector)                      100,000

tWHWLO  Sector Erase Time-Out                                             100

tQ7VQV  DQ7 Valid to Output (DQ7-DQ0) Valid (Data Polling)2

Note: 1. Programmed to all zero before erase.
        2. The polling status, DQ7, is valid tQ7VQV time units before the data byte, DQ0-DQ7, is valid for reading.

                                                                                                                              93/110
PSD813F1V

Table 60. Flash Program, WRITE and Erase Times (3V devices)

Symbol                 Parameter                             Min.     Typ.                                           Max.   Unit
                                                                                                                      30      s
        Flash Program                                                 8.5                                             30      s
                                                                                                                              s
        Flash Bulk Erase1 (pre-programmed)                               3                                           1200     s
                                                                                                                              s
        Flash Bulk Erase (not pre-programmed)                         10                                              30     s

tWHQV3  Sector Erase (pre-programmed)                                    1                                                 cycles
                                                                                                                             s
tWHQV2  Sector Erase (not pre-programmed)                             2.2                                                    ns

tWHQV1  Byte Program                                                  14

        Program / Erase Cycles (per Sector)                  100,000

tWHWLO  Sector Erase Time-Out                                         100

tQ7VQV  DQ7 Valid to Output (DQ7-DQ0) Valid (Data Polling)2

Note: 1. Programmed to all zero before erase.
        2. The polling status, DQ7, is valid tQ7VQV time units before the data byte, DQ0-DQ7, is valid for reading.

Table 61. EEPROM WRITE Times (5V devices)

Symbol                 Parameter                             Min      Typ                                            Max   Unit

tEEHWL     Write Protect After Power Up                               5                                                    ms

tBLC       EEPROM Byte Load Cycle Timing (Note 1)            0.2                                                     120   s

tWCB       EEPROM Byte Write Cycle Time                               4                                              10    ms

tWCP       EEPROM Page Write Cycle Time (Note 2)                      6                                              30    ms

           Program/Erase Cycles (Per Sector)                 10,000                                                        cycles

Note: 1. If the maximum time has elapsed between successive WRITE cycles to an EEPROM page, the transfer of this data to EEPROM
             cells will begin. Also, bytes cannot be written (loaded) to a page any faster than the indicated minimum type.

        2. These specifications are for writing a page to EEPROM cells.

Table 62. EEPROM WRITE Times (3V devices)

Symbol                 Parameter                             Min      Typ                                            Max   Unit

tEEHWL     Write Protect After Power Up                               5                                                    ms

tBLC       EEPROM Byte Load Cycle Timing (Note 1)            0.2                                                     120   s

tWCB       EEPROM Byte Write Cycle Time                               4                                              10    ms

tWCP       EEPROM Page Write Cycle Time (Note 2)                      6                                              30    ms

           Program/Erase Cycles (Per Sector)                 10,000                                                        cycles

Note: 1. If the maximum time has elapsed between successive WRITE cycles to an EEPROM page, the transfer of this data to EEPROM
             cells will begin. Also, bytes cannot be written (loaded) to a page any faster than the indicated minimum type.

        2. These specifications are for writing a page to EEPROM cells.

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                                                                                                                                PSD813F1V

Figure 49. Peripheral I/O Read Timing

                                             ALE /AS

          A/D BUS                  ADDRESS                                        DATA VALID
                CSI
                RD                                    tAVQV (PA)                                                tQXRH (PA)
                                                      tSLQV (PA)                                                tRHQZ (PA)

                                                                  tRLQV (PA)
                                                                  tRLRH (PA)

                                                                                          tDVQV (PA)
                                                                              DATA ON PORT A

                                                                                                                            AI02897

Table 63. Port A Peripheral Data Mode READ Timing (5V devices)

                                                                       -90            -12                        -15            Turbo
                                                                   Min Max        Min Max
Symbol               Parameter                        Conditions                                             Min Max Off               Unit

tAVQVPA  Address Valid to Data Valid                 (Note 3)                40                      45                    45 + 10 ns

tSLQVPA  CSI Valid to Data Valid                                             35                      40                    45 + 10 ns

tRLQVPA  RD to Data Valid                            (Notes 1,4)             32                      35                    40         ns

          RD to Data Valid 8031 Mode                                          38                      42                    45         ns

tDVQVPA  Data In to Data Out Valid                                           30                      35                    38         ns

tQXRHPA  RD Data Hold Time                                        0              0                          0                         ns

tRLRHPA  RD Pulse Width                              (Note 1)     32             35                         38                        ns

tRHQZPA  RD to Data High-Z                           (Note 1)                25                      28                    30         ns

Table 64. Port A Peripheral Data Mode READ Timing (3V devices)

Symbol               Parameter                        Conditions                   -15                     -20                  Turbo  Unit
                                                                              Min Max                 Min Max                     Off

tAVQVPA  Address Valid to Data Valid                 (Note 3)                    55                             60 + 20 ns

tSLQVPA  CSI Valid to Data Valid                                                 45                             50 + 20 ns

          RD to Data Valid                            (Notes 1,4)                 40                             45                    ns

tRLQVPA

          RD to Data Valid 8031 Mode                                              45                             50                    ns

tDVQVPA  Data In to Data Out Valid                                               60                             65                    ns

tQXRHPA  RD Data Hold Time                                                   0                           0                            ns

tRLRHPA  RD Pulse Width                              (Note 1)                36                      46                               ns

tRHQZPA  RD to Data High-Z                           (Note 1)                    40                             45                    ns

                                                                                                                                       95/110
PSD813F1V

Figure 50. Peripheral I/O WRITE Timing

                                           ALE /AS

          A/D BUS  ADDRESS                                                         DATA OUT
                                                    tWLQV (PA)
                                                                                                 tWHQZ (PA)

          WR

                                                                tDVQV (PA)

                                                                        PORT A
                                                                     DATA OUT

                                                                                                             AI02898

Table 65. Port A Peripheral Data Mode WRITE Timing (5V devices)

                                                                                    -90          -12         -15

Symbol             Parameter                        Conditions                                                        Unit

                                                                Min Max Min Max Min Max

tWLQVPA  WR to Data Propagation Delay              (Note 2)                                 35       38              40 ns

tDVQVPA  Data to Port A Data Propagation Delay     (Note 5)                                 30       35              38 ns

tWHQZPA WR Invalid to Port A Tri-state             (Note 2)                                 25       30              33 ns

Note: 1. RD has the same timing as DS, LDS, UDS, and PSEN (in 8031 combined mode).
        2. WR has the same timing as the E, LDS, UDS, WRL, and WRH signals.
        3. Any input used to select Port A Data Peripheral mode.
        4. Data is already stable on Port A.
        5. Data stable on ADIO pins to data on Port A.

Table 66. Port A Peripheral Data Mode WRITE Timing (3V devices)

Symbol             Parameter                        Conditions                           -15                       -20
                                                                                    Min Max                                       Unit

tWLQVPA  WR to Data Propagation Delay              (Note 2)                                     45          Min Max

tDVQVPA  Data to Port A Data Propagation Delay     (Note 5)                                     40                      55 ns

tWHQZPA WR Invalid to Port A Tri-state             (Note 2)                                     33                      45 ns

                                                                                                                         35 ns

Note: 1. RD has the same timing as DS, LDS, UDS, and PSEN (in 8031 combined mode) signals.
        2. WR has the same timing as the E, LDS, UDS, WRL, and WRH signals.
        3. Any input used to select Port A Data Peripheral mode.
        4. Data is already stable on Port A.
        5. Data stable on ADIO pins to data on Port A.

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                                                                                                           PSD813F1V

Figure 51. Reset (RESET) Timing

VCC         VCC(min)                      tOPR                                  tNLNH                      tOPR
RESET                                                                          tNLNH-A
              tNLNH-PO                                                       Warm Reset
          Power-On Reset

                                                                                                                AI02866b

Table 67. Reset (RESET) Timing (5V devices)

Symbol    Parameter                               Conditions                 Min                           Max   Unit

tNLNH     RESET Active Low Time 1                                            150                                          ns

tNLNHPO  Power On Reset Active Low Time                                          1                                       ms

tOPR      RESET High to Operational Device                                                                 120            ns

Note: 1. Reset (RESET) does not reset Flash memory Program or Erase cycles.
        2. Warm reset aborts Flash memory Program or Erase cycles, and puts the device in READ Mode.

Table 68. Reset (RESET) Timing (3V devices)

Symbol    Parameter                               Conditions                 Min                           Max   Unit

tNLNH     RESET Active Low Time 1                                            300                                          ns

tNLNHPO  Power On Reset Active Low Time2                                         1                                       ms

tOPR      RESET High to Operational Device                                                                 300            ns

Note: 1. Reset (RESET) does not reset Flash memory Program or Erase cycles.
        2. tNLNH-PO is 10ms for devices manufactured before the rev.A.

Table 69. VSTBYON Timing (5V devices)

Symbol    Parameter                               Conditions                 Min                      Typ  Max Unit
                                                    (Note 1)
tBVBH     VSTBY Detection to VSTBYON Output High    (Note 1)                                          20                  s

tBXBL     VSTBY Off Detection to VSTBYON Output                                                       20                  s
          Low

Table 70. VSTBYON Timing (3V devices)

Symbol    Parameter                               Conditions                 Min                      Typ  Max Unit
                                                    (Note 1)
tBVBH     VSTBY Detection to VSTBYON Output High    (Note 1)                                          2.0                 s

tBXBL     VSTBY Off Detection to VSTBYON Output                                                       2.0                 s
          Low

                                                                                                                 97/110
PSD813F1V                      tISCCH

Figure 52. ISC Timing

                          TCK

                                          t ISCCL
                                                 t ISCPSU tISCPH

         TDI/TMS

                                                                                    t ISCPZV
                                                                                    t ISCPCO

         ISC OUTPUTS/TDO

                                                                                    tISCPVZ

         ISC OUTPUTS/TDO

                                                                                                           AI02865

Table 71. ISC Timing (5V devices)

                                                                               -90                -12          -15

Symbol                         Parameter         Conditions                                                         Unit

                                                                           Min Max Min Max Min Max

tISCCF   Clock (TCK, PC1) Frequency (except for                  (Note 1)           18                 16           14 MHz
         PLD)

tISCCH   Clock (TCK, PC1) High Time (except for                  (Note 1)  26                 29           31       ns
         PLD)

tISCCL   Clock (TCK, PC1) Low Time (except for                   (Note 1)  26                 29           31       ns
         PLD)

tISCCFP Clock (TCK, PC1) Frequency (PLD only)                    (Note 2)           2                  2            2 MHz

tISCCHP Clock (TCK, PC1) High Time (PLD only)                    (Note 2)  240          240                240      ns

tISCCLP Clock (TCK, PC1) Low Time (PLD only)                     (Note 2)  240          240                240      ns

tISCPSU ISC Port Set Up Time                                               8                  10           10       ns

tISCPH ISC Port Hold Up Time                                               5                  5            5        ns

tISCPCO ISC Port Clock to Output                                                    23                 24           25 ns

tISCPZV ISC Port High-Impedance to Valid Output                                     23                 24           25 ns

tISCPVZ  ISC Port Valid Output to                                                   23                 24           25 ns
         High-Impedance

Note: 1. For non-PLD Programming, Erase or in ISC by-pass mode.
        2. For Program or Erase PLD only.

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                                                                                                         PSD813F1V

Table 72. ISC Timing (3V devices)

Symbol   Parameter                                               Conditions        -15                    -20
                                                                             Min Max                                      Unit

                                                                                                    Min Max

tISCCF   Clock (TCK, PC1) Frequency (except for                  (Note 1)             10                 9 MHz
         PLD)
                                                                 (Note 1)
tISCCH Clock (TCK, PC1) High Time (except for PLD)               (Note 1)    45                     51        ns
                                                                 (Note 2)
tISCCL Clock (TCK, PC1) Low Time (except for PLD)                (Note 2)    45                     51        ns
                                                                 (Note 2)
tISCCFP Clock (TCK, PC1) Frequency (PLD only)                                         2                  2 MHz

tISCCHP Clock (TCK, PC1) High Time (PLD only)                                240                    240       ns

tISCCLP Clock (TCK, PC1) Low Time (PLD only)                                 240                    240       ns

tISCPSU ISC Port Set Up Time                                                 13                     15        ns

tISCPH ISC Port Hold Up Time                                                 10                     10        ns

tISCPCO ISC Port Clock to Output                                                      36                 40 ns

tISCPZV ISC Port High-Impedance to Valid Output                                       36                 40 ns

tISCPVZ  ISC Port Valid Output to                                                     36                 40 ns
         High-Impedance

Note: 1. For non-PLD Programming, Erase or in ISC by-pass mode.
        2. For Program or Erase PLD only.

Table 73. Power-down Timing (5V devices)

                                                                             -90               -12       -15

Symbol   Parameter                               Conditions                                                   Unit

                                                                             Min Max Min Max Min Max

tLVDV    ALE Access Time from Power-down                                          90           120       150 ns

tCLWH    Maximum Delay from                      Using CLKIN                          15 * tCLCL1             s
         APD Enable to Internal PDN Valid            (PD1)
         Signal

Note: 1. tCLCL is the period of CLKIN (PD1).

Table 74. Power-down Timing (3V devices)

Symbol   Parameter                               Conditions                        -15                    -20
                                                                             Min Max                                       Unit
tLVDV    ALE Access Time from Power-down
                                                                                          150       Min Max

                                                                                                                 200 ns

tCLWH    Maximum Delay from APD Enable to        Using CLKIN                          15 * tCLCL1             s
         Internal PDN Valid Signal                   (PD1)

Note: 1. tCLCL is the period of CLKIN (PD1).

                                                                                                              99/110
PSD813F1V

PACKAGE MECHANICAL

Figure 53. PQFP52 - 52-pin Plastic, Quad, Flat Package Mechanical Drawing
                                           D

                                         D1

                                         D2                                A2

         Ne                                  E2 E1 E                   e

                       N                                                b
                          1
                                                          A
                                  Nd                                  CP

                                                      L1

                                  QFP-A                                            c
Note: Drawing is not to scale.                        A1  L

100/110
                                                                             PSD813F1V

Table 75. PQFP52 - 52-pin Plastic, Quad, Flat Package Mechanical Dimensions

Symb.         mm                   inches
              Min.                  Min.
       Typ.          Max.   Typ.                                             Max.
                                                                             0.093
A                    2.35                                                    0.010
                                                                             0.083
A1                   0.25                                                    0.015
                                                                             0.009
A2     2.00   1.80   2.10   0.079  0.077                                     0.522
                                                                             0.396
b             0.22   0.38          0.009
                                                                                
c             0.11   0.23          0.004                                     0.522
                                                                             0.396
D      13.20  13.15  13.25  0.520  0.518
                                                                                
D1     10.00  9.95   10.05  0.394  0.392
                                                                             0.041
D2     7.80               0.307  
                                                                               7
E      13.20  13.15  13.25  0.520  0.518
                                                                             0.004
E1     10.00  9.95   10.05  0.394  0.392

E2     7.80               0.307  

e      0.65               0.026

L      0.88   0.73   1.03   0.035  0.029

L1     1.60               0.063

              0     7            0

N             52                   52

Nd            13                   13

Ne            13                   13

CP                   0.10

                                                                             101/110
PSD813F1V

Figure 54. PLCC52 - 52-lead Plastic Lead, Chip Carrier Package Mechanical Drawing

           D                                                                         A1
                                                                                          M1
           D1                                                             A2
                                                                                             b1
M

           1N

                                        E1 E         D2/E2 D3/E3                                   e

                                                                          b

                                                               L1
                                              L

                                                                                                C
                                                                                       A
                                                                              CP

                             PLCC-B
Note: Drawing is not to scale.

Table 76. PLCC52 - 52-lead Plastic Lead, Chip Carrier Package Mechanical Dimensions

Symbol                               mm                                   inches
                                     Min.                                  Min.
           Typ.                               Max.                 Typ.              Max.

A                                    4.19     4.57                        0.165      0.180

A1                                   2.54     2.79                        0.100      0.110

A2                                           0.91                                  0.036

B                                    0.33     0.53                        0.013      0.021

B1                                   0.66     0.81                        0.026      0.032

C                                    0.246    0.261                       0.0097     0.0103

D                                    19.94    20.19                       0.785      0.795

D1                                   19.05    19.15                       0.750      0.754

D2                                   17.53    18.54                       0.690      0.730

E                                    19.94    20.19                       0.785      0.795

E1                                   19.05    19.15                       0.750      0.754

E2                                   17.53    18.54                       0.690      0.730

   e       1.27                                                  0.050           

R          0.89                                                  0.035           

N                                    52                                   52

Nd                                   13                                   13

Ne                                   13                                   13

102/110
Figure 55. TQFP64 - 64-lead Thin Quad Flatpack, Package Outline      PSD813F1V
                                           D
                                           D1                    A2
                                           D2

Ne                                        E2 E1 E                                 e

              N                                                                    b
                 1
                                                                     A
                         Nd                                                      CP

                                                                 L1

                                   QFP-A                                        c
Note: Drawing is not to scale.                     A1  L

                                                                                      103/110
PSD813F1V

Table 77. TQFP64 - 64-lead Thin Quad Flatpack, Package Mechanical Data

Symb.               mm                                                  inches
                    Min.                                                 Min.
             Typ.          Max.   Typ.                                          Max.
                                                                                0.061
         A          1.42   1.54                                         0.056   0.005
                                                                                0.057
         A1  0.10   0.07   0.14   0.004                                 0.003    7.0
                                                                                0.015
         A2  1.40   1.36   1.44   0.055                                 0.054   0.006
                                                                                0.634
             3.5   0.0   7.0   3.5                                  0.0    0.552
                                                                                0.474
         b   0.35   0.33   0.38   0.014                                 0.013   0.634
                                                                                0.552
         c                 0.17                                                 0.474
                                                                                0.033
         D   16.00  15.90  16.10  0.630                                 0.626   0.030
                                                                                0.042
         D1  14.00  13.98  14.03  0.551                                 0.550

         D2  12.00  11.95  12.05  0.472                                 0.470

         E   16.00  15.90  16.10  0.630                                 0.626

         E1  14.00  13.98  14.03  0.551                                 0.550

         E2  12.00  11.95  12.05  0.472                                 0.470

         e   0.80   0.75   0.85   0.031                                 0.030

         L   0.60   0.45   0.75   0.024                                 0.018

         L1  1.00   0.94   1.06   0.039                                 0.037

         CP  0.10                 0.004

         N          64                                                  64

         Nd         16                                                  16

         Ne         16                                                  16

104/110
                                                             PSD813F1V

PART NUMBERING

Table 78. Ordering Information Scheme

Example:                              PSD8 1  3F1A   15  J  1  T

Device Type
PSD8 = 8-bit PSD with Register Logic

SRAM Capacity
1 = 16 Kbit

Flash Memory Capacity
3 = 1 Mbit (128Kb x 8)

2nd Flash Memory
1 = 256 Kbit EEPROM

Operating Voltage
V = VCC = 3.0 to 3.6V

Speed
70 = 70ns
90 = 90ns
12 = 120ns

Package
J = PLCC52
M = PQFP52
U = TQFP64

Temperature Range
blank = 0 to 70C (commercial)
I = 40 to 85C (industrial)

Option
T = Tape & Reel Packing

For other options, or for more information on any aspect of this device, please contact the ST Sales Office
nearest you.

                                                                                                                                                      105/110
PSD813F1V

APPENDIX A. PQFP52 PIN ASSIGNMENTS

Table 79. PQFP52 Connections (Figure 2)

Pin Number   Pin Assignments             Pin Number  Pin Assignments
                                               27             AD4
         1   PD2                               28             AD5
                                               29             AD6
         2   PD1                               30             AD7
                                               31             VCC
         3   PD0                               32             AD8
                                               33             AD9
         4   PC7                               34            AD10
                                               35            AD11
         5   PC6                               36            AD12
                                               37            AD13
         6   PC5                               38            AD14
                                               39            AD15
         7   PC4                               40
                                               41           CNTL0
         8   VCC                               42           RESET
                                               43           CNTL2
         9   GND                               44           CNTL1
                                               45
         10  PC3                               46             PB7
                                               47             PB6
         11  PC2                               48             GND
                                               49             PB5
         12  PC1                               50             PB4
                                               51             PB3
         13  PC0                               52             PB2
                                                              PB1
         14  PA7                                              PB0

         15  PA6

         16  PA5

         17  PA4

         18  PA3

         19  GND

         20  PA2

         21  PA1

         22  PA0

         23  AD0

         24  AD1

         25  AD2

         26  AD3

106/110
APPENDIX B. PLCC52 PIN ASSIGNMENTS                          PSD813F1V

Table 80. PLCC52 Connections (Figure 3)              Pin Assignments
                                                              PA2
Pin Number  Pin Assignments              Pin Number           PA1
                                               27             PA0
1           GND                                28             AD0
                                               29             AD1
2           PB5                                30             AD2
                                               31             AD3
3           PB4                                32             AD4
                                               33             AD5
4           PB3                                34             AD6
                                               35             AD7
5           PB2                                36             VCC
                                               37             AD8
6           PB1                                38             AD9
                                               39            AD10
7           PB0                                40            AD11
                                               41            AD12
8           PD2                                42            AD13
                                               43            AD14
9           PD1                                44            AD15
                                               45
10          PD0                                46           CNTL0
                                               47           RESET
11          PC7                                48           CNTL2
                                               49           CNTL1
12          PC6                                50
                                               51             PB7
13          PC5                                52             PB6

14          PC4

15          VCC

16          GND

17          PC3

18          PC2 (VSTBY)

19          PC1

20          PC0

21          PA7

22          PA6

23          PA5

24          PA4

25          PA3

26          GND

                                                     107/110
PSD813F1V

APPENDIX C. TQFP64 PIN ASSIGNMENTS

Table 81. TQFP64 Connections (Figure 4)

Pin Number   Pin Assignments             Pin Number  Pin Assignments
                                               33             AD3
         1   PD2                               34             AD4
                                               35             AD5
         2   PD1                               36             AD6
                                               37             AD7
         3   PD0                               38             VCC
                                               39             VCC
         4   PC7                               40             AD8
                                               41             AD9
         5   PC6                               42            AD10
                                               43            AD11
         6   PC5                               44            AD12
                                               45            AD13
         7   VCC                               46            AD14
                                               47            AD15
         8   VCC                               48
                                               49           CNTL0
         9   VCC                               50              NC
                                               51
         10  GND                               52           RESET
                                               53           CNTL2
         11  GND                               54           CNTL1
                                               55
         12  PC3                               56             PB7
                                               57             PB6
         13  PC2                               58            GND
                                               59            GND
         14  PC1                               60             PB5
                                               61             PB4
         15  PC0                               62             PB3
                                               63             PB2
         16  NC                                64             PB1
                                                              PB0
         17  NC                                                NC
                                                               NC
         18  NC

         19  PA7

         20  PA6

         21  PA5

         22  PA4

         23  PA3

         24  GND

         25  GND

         26  PA2

         27  PA1

         28  PA0

         29  AD0

         30  AD1

         31  N/D

         32  AD2

108/110
                                                                                         PSD813F1V

REVISION HISTORY

Table 82. Document Revision History

Date       Rev.                                  Description of Revision

August-2000 1.0 Document written in WSI format.

04-Jan-03          Front page, and back two pages, in ST format, added to the PDF file. References to
           1.1 Waferscale, WSI, EasyFLASH and PSDsoft 2000 updated to ST, ST, Flash+PSD and PSDsoft

                   Express.

06-Dec-03 2.0 Document converted to ST format. Package references corrected (Figure 1).

3-Jun-04   3.0   Document reformatted for DMS; Ordering Information corrected (Table 78); added TQFP64
                 package (Figure 1, 55; Table 77)

                                                                                         109/110
PSD813F1V

Information furnished is believed to be accurate and reliable. However, STMicroelectronics assumes no responsibility for the consequ
of use of such information nor for any infringement of patents or other rights of third parties which may result from its use. No license is g
by implication or otherwise under any patent or patent rights of STMicroelectronics. Specifications mentioned in this publication are s
to change without notice. This publication supersedes and replaces all information previously supplied. STMicroelectronics products a

     authorized for use as critical components in life support devices or systems without express written approval of STMicroelectron
                                                    The ST logo is a registered trademark of STMicroelectronics.
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                                     Hong Kong - India - Israel - Italy - Japan - Malaysia - Malta - Morocco - Singapore -
                                                   Spain - Sweden - Switzerland - United Kingdom - United States
                                                                                    www.st.com

110/110
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