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PPC5553AVR132R2

器件型号:PPC5553AVR132R2
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:FREESCALE (NXP )
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器件描述

IC,MICROCONTROLLER,32-BIT,CMOS,BGA,324PIN,PLASTIC

IC,单片机,32位,CMOS,BGA,324PIN,塑料

参数
PPC5553AVR132R2端子数量 324
PPC5553AVR132R2最小工作温度 -40 Cel
PPC5553AVR132R2最大工作温度 125 Cel
PPC5553AVR132R2线速度 132 MHz
PPC5553AVR132R2reach_compliant Yes
PPC5553AVR132R2状态 Contact Mfr
PPC5553AVR132R2位数 32
PPC5553AVR132R2jesd_30_code S-PBGA-B324
PPC5553AVR132R2jesd_609_code e0
PPC5553AVR132R2moisture_sensitivity_level 3
PPC5553AVR132R2包装材料 PLASTIC/EPOXY
PPC5553AVR132R2package_code BGA
PPC5553AVR132R2package_equivalence_code BGA324,22X22,40
PPC5553AVR132R2包装形状 SQUARE
PPC5553AVR132R2包装尺寸 GRID ARRAY
PPC5553AVR132R2peak_reflow_temperature__cel_ 245
PPC5553AVR132R2power_supplies 1.5,3.3,5
PPC5553AVR132R2qualification_status COMMERCIAL
PPC5553AVR132R2ram__bytes_ 65536
PPC5553AVR132R2ROM编程 FLASH
PPC5553AVR132R2rom__words_ 1572864
PPC5553AVR132R2sub_category Microcontrollers
PPC5553AVR132R2表面贴装 YES
PPC5553AVR132R2工艺 CMOS
PPC5553AVR132R2温度等级 Automotive
PPC5553AVR132R2端子涂层 TIN LEAD SILVER
PPC5553AVR132R2端子形式 BALL
PPC5553AVR132R2端子间距 1 mm
PPC5553AVR132R2端子位置 BOTTOM
PPC5553AVR132R2time_peak_reflow_temperature_max__s_ NOT SPECIFIED

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PPC5553AVR132R2器件文档内容

Freescale Semiconductor                                    Document Number: MPC5553
Data Sheet: Product Preview                                                   Rev. 0, 06/2006

MPC5553 Microcontroller
Data Sheet

by: Microcontroller Division

This document provides electrical specifications, pin                                       Contents

assignments, and package diagrams for the MPC5553 1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

microcontroller device. For functional characteristics, 2 Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

refer to the MPC5553/MPC5554 Microcontroller               3 Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . 4
Reference Manual.                                               3.1 Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . 4
                                                                3.2 Thermal Characteristics. . . . . . . . . . . . . . . . . . . . . . 5

                                                           3.3 Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

1 Overview                                                 3.4 EMI (Electromagnetic Interference) Characteristics 9
                                                           3.5 ESD Characteristics . . . . . . . . . . . . . . . . . . . . . . . . 9
                                                           3.6 VRC/POR Electrical Specifications . . . . . . . . . . . . 10

The MPC5553 microcontroller (MCU) is a member of           3.7 Power Up/Down Sequencing. . . . . . . . . . . . . . . . . 11
the MPC5500 family of microcontrollers based on the        3.8 DC Electrical Specifications. . . . . . . . . . . . . . . . . . 13
                                                           3.9 Oscillator & FMPLL Electrical Characteristics . . . . 19

PowerPCTM Book E architecture. This family of parts        3.10 eQADC Electrical Characteristics . . . . . . . . . . . . . 20
contains many new features coupled with high               3.11 H7Fa Flash Memory Electrical Characteristics . . . 21
                                                           3.12 AC Specifications . . . . . . . . . . . . . . . . . . . . . . . . . 23

performance CMOS technology to provide substantial         3.13 AC Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

reduction of cost per feature and significant performance  3.14 Fast Ethernet AC Timing Specifications . . . . . . . . 45

improvement over the MPC500 family.                        4 Mechanicals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
                                                                4.1 Pinouts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

                                                                                                               4.2 Package Dimensions. . . . . . . . . . . . . . . . . . . . . . . 55

The host processor core of this device is compatible with 5 Revision History. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
the PowerPC Book E architecture. It is 100% user mode

compatible (with floating point library) with the classic

PowerPC instruction set. The Book E architecture has

enhancements that improve the PowerPC architecture's

fit in embedded applications. This core also has

additional instructions, including digital signal

processing (DSP) instructions, beyond the classic

This document contains information on a new product. Specifications and information herein
are subject to change without notice.

Freescale Semiconductor, Inc., 2006. All rights reserved.

Preliminary--Subject to Change Without Notice
Overview

PowerPC instruction set. This family of parts contains many new features coupled with high performance
CMOS technology to provide significant performance improvement over the MPC565.

The MPC5553 of the MPC5500 family has two levels of memory hierarchy. The fastest accesses are to the
8-kilobyte unified cache. The next level in the hierarchy contains the 64-kilobyte on-chip internal SRAM
and 1.5 Mbyte internal Flash memory. Both the internal SRAM and the Flash memory can hold
instructions and data. The external bus interface has been designed to support most of the standard
memories used with the MPC5xx family.

The complex I/O timer functions of the MPC5500 family are performed by an enhanced time processor
unit engine (eTPU). The eTPU engine controls 32 hardware channels. The eTPU has been enhanced over
the TPU by providing 24-bit timers, double action hardware channels, variable number of parameters per
channel, angle clock hardware, and additional control and arithmetic instructions. The eTPU can be
programmed using a high-level programming language.

The less complex timer functions of the MPC5500 family are performed by the enhanced modular
input/output system (eMIOS). The eMIOS' 24 hardware channels are capable of single action, double
action, pulse width modulation (PWM), and modulus counter operation. Motor control capabilities include
edge-aligned and center-aligned PWM.

Off-chip communication is performed by a suite of serial protocols including controller area networks
(FlexCANs), enhanced deserial/serial peripheral interfaces (DSPI), and enhanced serial communications
interfaces (eSCIs). The DSPIs support pin reduction through hardware serialization and deserialization of
timer channels and general-purpose input/output (GPIO) signals.

The MCU of the MPC5553 has an on-chip 40-channel enhanced queued dual analog-to-digital converter
(eQADC).

The system integration unit (SIU) performs several chip-wide configuration functions. Pad configuration
and general-purpose input and output (GPIO) are controlled from the SIU. External interrupts and reset
control are also found in the SIU. The internal multiplexer submodule (SIU_DISR) provides multiplexing
of eQADC trigger sources, daisy chaining the DSPIs and external interrupt signal multiplexing.

   MPC5553 Microcontroller Data Sheet, Rev. 0

2  Preliminary--Subject to Change Without Notice  Freescale Semiconductor
                                                                                            Ordering Information

2 Ordering Information

                                                          M PC 5553 M ZP 80 R2

                                    Qualification Status
                                               Core Code

                                         Device Number

                                   Temperature Range
                                      Package Identifier

                         Operating Frequency (MHz)
                                 Tape and Reel Status

Temperature Range        Package Identifier               Operating Frequency   Tape and Reel Status
M = -40 C to 125 C     ZP = 416PBGA SnPb                80 = 80MHz            R2 = Tape and Reel
A = -55 C to 125 C     VR = 416PBGA Pb-free             112 = 112MHz          (blank) = Trays
                         VF = 208MAPBGA SnPb              132 = 132MHz
                         VM = 208MAPBGA Pb-free                                 Qualification Status
                         ZQ = 324PBGA SnPb                                      P = Pre Qualification
                         VZ = 324PBGA Pb-free                                   M = Full Spec Qualified

Note: Not all options are available on all devices. Refer to Table 1.

                         Figure 1. MPC5500 Family Part Number Example

                         Table 1. Orderable Part Numbers

  Freescale Part                       Description                     Speed  Max Speed1      Temperature
       Number                                                          (MHz)  (MHz) (fMAX)
                         MPC5553 Lead free 416 package                                      -40 C to 125 C
MPC5553MVR132               MPC5553 Lead 416 package                    132         132     -40 C to 125 C
MPC5553MZP132                                                            132        132     -40 C to 125 C
MPC5553MVZ132            MPC5553 Lead free 324 package                  132         132     -40 C to 125 C
MPC5553MZQ132               MPC5553 Lead 324 package                    132         132     -40 C to 125 C
MPC5553MVF132               MPC5553 Lead 208 package                     132        132     -40 C to 125 C
MPC5553MVM132                                                            132        132     -40 C to 125 C
MPC5553MVR112            MPC5553 Lead free 208 package                  112         114     -40 C to 125 C
MPC5553MZP112            MPC5553 Lead free 416 package                   112        114     -40 C to 125 C
MPC5553MVZ112                                                            112        114     -40 C to 125 C
MPC5553MZQ112               MPC5553 Lead 416 package                     112        114     -40 C to 125 C
MPC5553MVF112            MPC5553 Lead free 324 package                   112        114     -40 C to 125 C
MPC5553MVM112                                                            112        114     -40 C to 125 C
MPC5553MVR80               MPC5553 Lead 324 package                     80          82     -40 C to 125 C
MPC5553MZP80               MPC5553 Lead 208 package                     80          82     -40 C to 125 C
MPC5553MVZ80            MPC5553 Lead free 208 package                   80          82     -40 C to 125 C
MPC5553MZQ80            MPC5553 Lead free 416 package                   80          82
                            MPC5553 Lead 416 package
                         MPC5553 Lead free 324 package
                            MPC5553 Lead 324 package

                         MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice                                        3
Electrical Characteristics

                                 Table 1. Orderable Part Numbers (continued)

   MPC5553MVF80                 MPC5553 Lead 208 package   80                    82      -40 C to 125 C

   MPC5553MVM80             MPC5553 Lead free 208 package  80                    82      -40 C to 125 C

   1 Speed is the nominal maximum frequency. Max Speed is the maximum speed allowed including any frequency
      modulation. 80-MHz parts allow for 80 MHz + 2% modulation. However, 132-MHz allows only 128 MHz + 2% FM.

3 Electrical Characteristics

This section contains detailed information on power considerations, DC/AC electrical characteristics, and
AC timing specifications for the MCU.

3.1 Maximum Ratings

                                  Table 2. Absolute Maximum Ratings1

Num                           Characteristic                   Symbol              Min   Max2                   Unit
                                                                 VDD               0.3    1.7                   V
   1 1.5V Core Supply Voltage 3                                  VPP               0.3    6.5                   V
                                                                 VDDF             0.3    1.7                   V
   2 Flash Program/Erase Voltage                                                   0.3    4.6                   V
                                                               VFLASH             0.3    1.7                   V
   3 Flash Core Voltage                                         VSTBY             0.3    4.6                   V
                                                               VDDSYN             0.3     4.6                   V
   4 Flash Read Voltage                                         VDD33             0.3     4.6                   V
                                                                VRC33             0.3    5.5                   V
   5 SRAM Standby Voltage                                        VDDA             0.3    4.6                   V
                                                                 VDDE             0.3    6.5                   V
   6 Clock Synthesizer Voltage                                  VDDEH
                                                                                  1.06   6.58                   V
   7 3.3V I/O Buffer Voltage                                      VIN
                                                                                  0.37   6.58                   V
   8 Voltage Regulator Control Input Voltage                     VRH              1.06   4.69                   V
                                                            VSS VSSA             0.3    5.5                   V
   9 Analog Supply Voltage (reference to VSSA)              VDD VDDA             0.1    0.1                   V
   10 I/O Supply Voltage (Fast I/O Pads) 4                   VRH VRL            VDDA   VDD                    V
                                                            VRH VDDA             0.3    5.5                   V
   11 I/O Supply Voltage (Slow/Medium I/O Pads) 4           VRL VSSA             5.5    5.5                   V
                                                           VDDEH VDDA            0.3    0.3                   V
   12 DC Input Voltage5                                     VDDF VDD           VDDA   VDDEH
              VDDEH powered I/O Pads, except eTPUB15 and                          0.3     0.3
                  SINB (DSPI_B_SIN)                        VSSSYN VSS
              VDDEH powered I/O Pads (eTPUB15 and SINB)                           0.1
              VDDE powered I/O Pads

   13 Analog Reference High Voltage (reference to VRL)

   14 VSS Differential Voltage

   15 VDD Differential Voltage

   16 VREF Differential Voltage
   17 VRH to VDDA Differential Voltage
   18 VRL to VSSA Differential Voltage
   19 VDDEH to VDDA Differential Voltage
   20 VDDF to VDD Differential Voltage
   21 This spec has been moved to Table 9, spec 43a.

   22 VSSSYN to VSS Differential Voltage                                                 0.1                    V

                                  MPC5553 Microcontroller Data Sheet, Rev. 0

4                                 Preliminary--Subject to Change Without Notice          Freescale Semiconductor
                                                                                         Electrical Characteristics

                         Table 2. Absolute Maximum Ratings1 (continued)

Num                      Characteristic                          Symbol            Min          Max2       Unit

23 VRCVSS to VSS Differential Voltage                            VRCVSS VSS      0.1         0.1        V
                                                                      IMAXD         2
24 Maximum DC Digital Input Current 10 (per pin, applies to all                                 2          mA
       digital pins)5

25 Maximum DC Analog Input Current 11 (per pin, applies to all   IMAXA             3           3          mA
       analog pins)

26 Maximum Operating Temperature Range 12 -- Die Junction        TJ                40.0       150.0      oC

     Temperature

27 Storage Temperature Range                                     TSTG               55.0       150.0      oC
28 Maximum Solder Temperature 13                                 TSDR                --
29 Moisture Sensitivity Level 14                                 MSL                 --         260.0      oC

                                                                                                3

1 Functional operating conditions are given in the DC electrical specifications. Absolute maximum ratings are stress ratings only,
   and functional operation at the maxima is not guaranteed. Stress beyond the listed maxima may affect device reliability or
   cause permanent damage to the device.

2 Absolute maximum voltages are currently maximum burn-in voltages. Absolute maximum specifications for device stress have
   not yet been determined.

3 1.5V +/ 10% for proper operation. This parameter is specified at a maximum junction temperature of 150C.
4 All functional non-supply I/O pins are clamped to VSS and VDDE or VDDEH.
5 AC signal over and undershoot of the input voltages of up to +/ 2.0 volts is permitted for a cumulative duration of 60 hours

   over the complete lifetime of the device (injection current does not need to be limited for this duration).
6 Internal structures will hold the voltage above 1.0 volt if the injection current limit of 1 mA is met.
7 Internal structures will not clamp to a safe voltage. External protection must be used to ensure that voltage on the pin stays

   above 0.3 volts.
8 Internal structures hold the input voltage below this maximum voltage on all pads powered by VDDEH supplies, if the maximum

   injection current specification is met (1 mA for all pins) and VDDEH is within Operating Voltage specifications.
9 Internal structures hold the input voltage below this maximum voltage on all pads powered by VDDE supplies, if the maximum

   injection current specification is met (1 mA for all pins) and VDDE is within Operating Voltage specifications.
10 Total injection current for all pins (including both digital and analog) must not exceed 25mA.
11 Total injection current for all analog input pins must not exceed 15mA.
12 Lifetime operation at these specification limits is not guaranteed.
13 Solder profile per CDF-AEC-Q100.
14 Moisture sensitivity per JEDEC test method A112.

3.2 Thermal Characteristics

                                         Table 3. Thermal Characteristics

                                                                                         Value

     Num                 Characteristic  Symbol                  Unit
                                           RJA                   C/W
                                                                           208 MAPBGA 324 PBGA 416 PBGA

     1 Junction to Ambient 1, 2                                                41          30          29
                Natural Convection
                (Single layer board)     RJA                     C/W          25          21          21

     2 Junction to Ambient 1, 3
                Natural Convection
                (Four layer board 2s2p)

                         MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice                                           5
Electrical Characteristics

                            Table 3. Thermal Characteristics (continued)

   Num                      Characteristic  Symbol                                  Value
                                                    Unit

                                                              208 MAPBGA 324 PBGA 416 PBGA

   3 Junction to Ambient 1, 3               RJMA    C/W                33    24  23
              (@200 ft./min.,
              Single layer board)           RJMA    C/W                22    17  18

   4 Junction to Ambient 1, 3
              (@200 ft./min.,
              Four layer board 2s2p)

   5 Junction to Board 4                    RJB     C/W                15    12  13
              (Four layer board 2s2p)

   6 Junction to Case 5                     RJC     C/W                   7  8   9

   7 Junction to Package Top 6              JT      C/W                   2  2   2
              Natural Convection

   1 Junction temperature is a function of on-chip power dissipation, package thermal resistance, mounting site (board)
      temperature, ambient temperature, air flow, power dissipation of other components on the board, and board thermal
      resistance.

   2 Per JEDEC JESD51-2 with the single layer board horizontal. Board meets JESD51-9 specification.
   3 Per JEDEC JESD51-6 with the board horizontal.
   4 Thermal resistance between the die and the printed circuit board per JEDEC JESD51-8. Board temperature is

      measured on the top surface of the board near the package.
   5 Indicates the average thermal resistance between the die and the case top surface as measured by the cold plate

      method (MIL SPEC-883 Method 1012.1) with the cold plate temperature used for the case temperature.
   6 Thermal characterization parameter indicating the temperature difference between package top and the junction

      temperature per JEDEC JESD51-2.

3.2.1 General Notes for Specifications at Maximum Junction Temperature

An estimation of the chip junction temperature, TJ, can be obtained from the equation:
                 TJ = TA + (RJA PD)

             where:
                 TA = ambient temperature for the package (oC)
                 RJA = junction to ambient thermal resistance (oC/W)
                 PD = power dissipation in the package (W)

The supplied thermal resistances are provided based on JEDEC JESD51 series of standards to provide
consistent values for estimations and comparisons. The difference between the values determined on the
single-layer (1s) board and on the four-layer board with two signal layers and a power and a ground plane
(2s2p) clearly demonstrate that the effective thermal resistance of the component is not a constant. It
depends on the construction of the application board (number of planes), the effective size of the board
which cools the component, how well the component is thermally and electrically connected to the planes,
and the power being dissipated by adjacent components.

Connect all the ground and power balls to the respective planes with one via per ball. Using fewer vias to
connect the package to the planes reduces the thermal performance. Thinner planes also reduce the thermal

                            MPC5553 Microcontroller Data Sheet, Rev. 0

6                           Preliminary--Subject to Change Without Notice     Freescale Semiconductor
                                                                                                                                     Electrical Characteristics

performance. When the clearance between through vias leave the planes virtually disconnected, the
thermal performance is also greatly reduced.

As a general rule, the value obtained on a single layer board is appropriate for the tightly packed printed
circuit board. The value obtained on the board with the internal planes is usually appropriate if the
application board has one oz (35 micron nominal thickness) internal planes, the components are well
separated, and the overall power dissipation on the board is less than 0.02 W/cm2.

The thermal performance of any component depends strongly on the power dissipation of surrounding
components. In addition, the ambient temperature varies widely within the application. For many natural
convection and especially closed box applications, the board temperature at the perimeter (edge) of the
package is approximately the same as the local air temperature near the device. Specifying the local
ambient conditions explicitly as the board temperature provides a more precise description of the local
ambient conditions that determine the temperature of the device.

At a known board temperature, the junction temperature is estimated using the following equation:

                 TJ = TB + (RJB PD)
             where:

                 TJ = junction temperature (oC)
                 TB = board temperature at the package perimeter (oC/W)
                 RJB = junction to board thermal resistance (oC/W) per JESD51-8
                 PD = power dissipation in the package (W)

When the heat loss from the package case to the air can be ignored, acceptable predictions of junction
temperature can be made. The application board should be similar to the thermal test condition, with the
component soldered to a board with internal planes.

Historically, the thermal resistance has frequently been expressed as the sum of a junction to case thermal
resistance and a case to ambient thermal resistance:

                 RJA = RJC + RCA
             where:

                 RJA = junction to ambient thermal resistance (oC/W)
                 RJC = junction to case thermal resistance (oC/W)
                 RCA = case to ambient thermal resistance (oC/W)

RJC is device related and cannot be influenced by the user. The user controls the thermal environment to
change the case to ambient thermal resistance, RCA. For instance, the user can change the air flow around
the device, add a heat sink, change the mounting arrangement on printed circuit board, or change the
thermal dissipation on the printed circuit board surrounding the device. This description is most useful for
packages with heat sinks where some 90% of the heat flow is through the case to the heat sink to ambient.
For most packages, a better model is required.

A more accurate two-resistor thermal model can be constructed from the junction to board thermal
resistance and the junction to case thermal resistance. The junction to case covers the situation where a
heat sink will be used or where a substantial amount of heat is dissipated from the top of the package. The
junction to board thermal resistance describes the thermal performance when most of the heat is conducted

                         MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice  7
Electrical Characteristics

to the printed circuit board. This model can be used for either hand estimations or for a computational fluid
dynamics (CFD) thermal model.

To determine the junction temperature of the device in the application after prototypes are available, the
Thermal Characterization Parameter (JT) can be used to determine the junction temperature with a
measurement of the temperature at the top center of the package case using the following equation:

                 TJ = TT + (JT PD)
             where:

                 TT = thermocouple temperature on top of the package (oC)
                 JT = thermal characterization parameter (oC/W)
                 PD = power dissipation in the package (W)

The thermal characterization parameter is measured per JESD51-2 specification using a 40-gauge type T
thermocouple epoxied to the top center of the package case. The thermocouple should be positioned so
that the thermocouple junction rests on the package. A small amount of epoxy is placed over the
thermocouple junction and over about 1 mm of wire extending from the junction. The thermocouple wire
is placed flat against the package case to avoid measurement errors caused by cooling effects of the
thermocouple wire.

References:

Semiconductor Equipment and Materials International
805 East Middlefield Rd
Mountain View, CA 94043
(415) 964-5111

MIL-SPEC and EIA/JESD (JEDEC) specifications are available from Global Engineering Documents at
800-854-7179 or 303-397-7956.

JEDEC specifications are available on the WEB at http://www.jedec.org.
    1. C.E. Triplett and B. Joiner, "An Experimental Characterization of a 272 PBGA Within an
         Automotive Engine Controller Module," Proceedings of SemiTherm, San Diego, 1998, pp. 4754.
    2. G. Kromann, S. Shidore, and S. Addison, "Thermal Modeling of a PBGA for Air-Cooled
         Applications," Electronic Packaging and Production, pp. 5358, March 1998.
    3. B. Joiner and V. Adams, "Measurement and Simulation of Junction to Board Thermal
         Resistance and Its Application in Thermal Modeling," Proceedings of SemiTherm, San Diego,
         1999, pp. 212220.

3.3 Package

The MPC5553 is available in packaged form. Package options are listed in Section 2, "Ordering
Information."

Refer to Section 4, "Mechanicals," for pinouts and package drawings.

   MPC5553 Microcontroller Data Sheet, Rev. 0

8  Preliminary--Subject to Change Without Notice  Freescale Semiconductor
                                                                                      Electrical Characteristics

3.4 EMI (Electromagnetic Interference) Characteristics

                                                  Table 4. EMI Testing Specifications1

Num                        Characteristic                Min. Value Typ. Value Max. Value           Unit

1 Scan Range                                             0.15                  --       1000        MHz

2 Operating Frequency                                        --                --       132         MHz

3 VDD Operating Voltages                                     --                1.5      --            V

4 VDDSYN, VRC33, VDD33, VFLASH, VDDE Operating Voltages      --                3.3      --            V

5 VPP, VDDEH, VDDA Operating Voltages                        --                5.0      --            V

6 Maximum Amplitude                                          --                --       142         dBuV

                                                                                        323

7 Operating Temperature                                      --                --       25            oC

1 EMI testing and I/O port waveforms per SAE J1752/3 issued 1995-03. Qualification testing is performed on the MPC5554 and
   applied to MPC5500 family as generic EMI performance data.

2 As measured with "single-chip" EMI program.
3 As measured with "expanded" EMI program.

3.5 ESD Characteristics

                                           Table 5. ESD Ratings1, 2

                         Characteristic                  Symbol                Value          Unit

ESD for Human Body Model (HBM)                                                 2000           V

HBM Circuit Description                                  R1                    1500           Ohm

                                                         C                     100            pF

ESD for Field Induced Charge Model (FDCM)                            500 (all pins)

                                                                     750 (corner pins)        V

Number of Pulses per pin:                                --                    1              --
    Positive Pulses (HBM)
    Negative Pulses (HBM)                                --                    1              --

Interval of Pulses                                       --                    1              second

1 All ESD testing is in conformity with CDF-AEC-Q100 Stress Test Qualification for Automotive Grade Integrated Circuits.
2 A device will be defined as a failure if after exposure to ESD pulses the device no longer meets the device specification

   requirements. Complete DC parametric and functional testing shall be performed per applicable device specification at room
   temperature followed by hot temperature, unless specified otherwise in the device specification

                                MPC5553 Microcontroller Data Sheet, Rev. 0

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Electrical Characteristics

3.6 VRC/POR Electrical Specifications

                                    Table 6. VRC/POR Electrical Specifications

Num             Characteristic                                              Symbol      Min Max Units

    1 1.5V (VDD) POR Negated (Ramp Up)                                      V_POR15     1.1 1.35 V
           1.5V (VDD) POR Asserted (Ramp Down)                                          1.1 1.35

    2 3.3V (VDDSYN) POR Negated (Ramp Up)                                   V_POR33     2.0 2.85 V
           3.3V (VDDSYN) POR Asserted (Ramp Down)                                       2.0 2.85

    3 RESET Pin Supply (VDDEH6) POR Negated (Ramp Up)                       V_POR5      2.0 2.85 V
           RESET Pin Supply (VDDEH6) POR Asserted (Ramp Down)                           2.0 2.85

    4 VRC33 voltage before regulator controller allows the pass transistor  V_TRANS_    1.0    2.0  V
           to start turning on                                                 START

    5 VRC33 voltage when regulator controller allows the pass transistor V_TRANS_ON     2.0 2.85 V
           to completely turn on1, 2

    6 VRC33 voltage above which the regulator controller will keep the      V_VRC33REG  3.0    --   V

     1.5V supply in regulation3, 4

    7 Current which can be sourced by VRCCTL                                I_VRCCTL5               mA

      40C                                                                              11.0   --   mA

     25C                                                                                9.0    -- mA

     150C (Tj)                                                                          7.5    -- mA

    8 Voltage differential during power up that VDD33 can lag VDDSYN or     VDD33_LAG   --     1.0  V
           VDDEH6 before VDDSYN and VDDEH6 reach V_POR33 and
           V_POR5 minimums respectively

    9 Absolute value of Slew Rate on power supply pins                                  --     50 V/ms

    10 Required Gain:                                                       BETA7
                Idd / I_VRCCTL (@vdd = 1.35v, fsys = 132MHz)4, 6
                                                                                        55.08  --   --
                40C

     25C                                                                                58.08  --   --

     150C (Tj)                                                                          70.08 500   --

1 User must be able to supply full operating current for the 1.5V supply when the 3.3V supply reaches this range.
2 Current limit may be reached during ramp up and should not be treated as short circuit current.
3 At peak current for device.
4 Assumes that the Freescale recommended board requirements and transistor recommendations are met. Board signal

   traces/routing from the VRCCTL package signal to the base of the external pass transistor and between the emitter of the pass
   transistor to the VDD package signals should have a maximum of 100 nH inductance and minimal resistance (<1 ohm).
   VRCCTL should have a nominal 1F phase compensation capacitor to ground. VDD should have a 20 F (nominal) bulk
   capacitor (> 4 F over all conditions, including lifetime). High frequency bypass capacitors consisting of eight 0.01 F, two 0.1
   F, and one 1 F capacitors should be place around the package on the VDD supply signals.
5 I_VRCCTL measured at the following conditions: VDD=1.35V, VRC33=3.1V, V_VRCCTL=2.2V.
6 Values are based on IDD from high use applications as explained in the IDD Electrical Specification.
7 BETA is measured on a per part basis and is calculated as IDD / I_VRCCTL and represents the worst case external transistor
   BETA.
8 Preliminary value. Final specification pending characterization.

                                    MPC5553 Microcontroller Data Sheet, Rev. 0

10                                  Preliminary--Subject to Change Without Notice       Freescale Semiconductor
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3.7 Power Up/Down Sequencing

Power sequencing between the 1.5-V power supply and VDDSYN or the RESET power supplies is
required if the user provides an external 1.5-V power supply and ties VRC33 to ground. To avoid this
power sequencing requirement, power up VRC33 within the specified operating range, even if not using
the on-chip voltage regulator controller. Refer to Section 3.7.1, "Power Up Sequence (If VRC33
Grounded)" and Section 3.7.2, "Power Down Sequence (If VRC33 Grounded)."

Another power sequencing requirement is that VDD33 must be of sufficient voltage before POR negates,
so that the values on certain pins are treated as 1s when POR does negate. Refer to Section 3.7.3, "Input
Value of Pins During POR Dependent on VDD33."

Although there is no power sequencing required between VRC33 and VDDSYN during power up, for the
VRC stage turn-on to operate within specification, VRC33 must not lead VDDSYN by more than 600 mV
or lag by more than 100 mV. Higher spikes in the emitter current of the pass transistor will occur if VRC33
leads or lags VDDSYN by more than these amounts. The value of that higher spike in current depends on
the board power supply circuitry and the amount of board level capacitance.

Furthermore, when all of the PORs negate, the system clock will start to toggle, adding another large
increase of the current consumption from VRC33. If VRC33 lags VDDSYN by more than 100 mV, this
increased current consumption can drop VDD low enough to assert the 1.5-V POR again. Oscillations are
even possible because when the 1.5-V POR asserts, the system clock stops, causing the voltage on VDD
to rise until the 1.5-V POR negates again. Any oscillations stop when VRC33 is powered sufficiently.

When powering down, VRC33 and VDDSYN do not have a delta requirement to each other, because the
bypass capacitors internal and external to the device are already charged.

When not powering up or down, VRC33 and VDDSYN do not have a delta requirement to each other for
the VRC to operate within specification.

Although there are no power up/down sequencing requirements to prevent issues like latch-up, excessive
current spikes, etc., the state of the I/O pins during power up/down varies depending on power. Table 7
gives the pin state for the sequence cases for all pins with pad type pad_fc (fast type), and Table 8 for all
pins with pad type pad_mh (medium type) and pad_sh (slow type).

                         Table 7. Power Sequence Pin States (Fast Pads)

VDDE  VDD33              VDD   pad_fc (Fast)                                   Comment
                               Output Driver  Functional I/O pins are clamped to VSS and VDDE
LOW      X                 X
VDDE   LOW                 X         State    POR asserted.
VDDE  VDD33              LOW                  No POR asserted
VDDE  VDD33              VDD          Low
                                     High
                              High Impedance
                                  Functional

                              MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor       Preliminary--Subject to Change Without Notice                    11
Electrical Characteristics

            Table 8. Power Sequence Pin States (Medium and Slow Pads)

VDDEH  VDD                    pad_mh/pad_sh                                        Comment
                            (Medium and Slow)
LOW     X                                     Functional I/O pins are clamped to VSS and VDDEH
VDDEH  LOW                     Output Driver   POR asserted
VDDEH  VDD                                     No POR asserted
                                      Low

                              High Impedance

                                  Functional

3.7.1 Power Up Sequence (If VRC33 Grounded)

In this case, the 1.5-V VDD supply must rise to 1.35-V before the 3.3-V VDDSYN and the RESET power
supplies rises above 2.0 V. This ensures that digital logic in the PLL on the 1.5-V supply will not begin to
operate below the specified operation range lower limit of 1.35 V. Since the internal 1.5-V POR is disabled,
the internal 3.3-V POR or the RESET power POR must be depended on to hold the device in reset. Since
they may negate as low as 2.0 V, it is necessary for VDD to be within spec before the 3.3-V POR and the
RESET POR negate.

                                                                                                         VDDSYN and RESET Power

                                                                           VDD

            2.0V

                            1.35V

       VDD must reach 1.35V before VDDSYN and the RESET power reach 2.0V
                        Figure 2. Power Up Sequence if VRC33 Grounded

3.7.2 Power Down Sequence (If VRC33 Grounded)

In this case, the only requirement is that if VDD falls below its operating range, VDDSYN or the RESET
power must fall below 2.0 V before VDD is allowed to rise back into its operating range. This ensures that
digital 1.5-V logic that is only reset by ORed_POR, which may have been affected by the 1.5V supply
falling below spec, is reset properly.

3.7.3 Input Value of Pins During POR Dependent on VDD33

In order to avoid accidentally selecting the bypass clock because PLLCFG[0:1] and RSTCFG are not
treated as 1s when POR negates, VDD33 must not lag VDDSYN and the RESET pin power (VDDEH6)
when powering the device by more than the VDD33 lag specification in Table 6. VDD33 individually can
lag either VDDSYN or the RESET pin power (VDDEH6) by more than the VDD33 lag specification.
VDD33 can lag one of the VDDSYN or VDDEH6 supplies, but cannot lag both by more than the VDD33
lag specification. This VDD33 lag specification only applies during power up. VDD33 has no lead or lag
requirements when powering down.

                            MPC5553 Microcontroller Data Sheet, Rev. 0

12                          Preliminary--Subject to Change Without Notice       Freescale Semiconductor
                                                                              Electrical Characteristics

3.8 DC Electrical Specifications

                                     Table 9. DC Electrical Specifications

Num                            Characteristic            Symbol               Min    Max Unit

1 Core Supply Voltage (average DC RMS voltage)              VDD               1.35   1.65       V
2 I/O Supply Voltage (Fast I/O)                            VDDE
3 I/O Supply Voltage (Slow/Medium I/O)                    VDDEH               1.62   3.6        V
4 3.3V I/O Buffer Voltage                                  VDD33
5 Voltage Regulator Control Input Voltage                  VRC33              3.0    5.25       V
6 Analog Supply Voltage1                                   VDDA
8 Flash Programming Voltage2                                VPP               3.0    3.6        V
9 Flash Read Voltage                                     VFLASH
10 SRAM Standby Voltage3                                  VSTBY               3.0    3.6        V
11 Clock Synthesizer Operating Voltage                   VDDSYN
12 Fast I/O Input High Voltage                             VIH_F              4.5    5.25       V

                                                                              4.5    5.25       V

                                                                              3.0    3.6        V

                                                                              0.8    1.2        V

                                                                              3.0    3.6        V

                                                                              0.65 * VDDE + 0.3 V
                                                                              VDDE

13 Fast I/O Input Low Voltage                            VIL_F                VSS 0.3 0.35 *  V

                                                                                     VDDE

14 Medium/Slow I/O Input High Voltage                    VIH_S                0.65 * VDDEH + V

                                                                              VDDEH  0.3

15 Medium/Slow I/O Input Low Voltage                     VIL_S                VSS 0.3 0.35 *  V

                                                                                     VDDEH

16 Fast I/O Input Hysteresis                             VHYS_F               0.1 * VDDE        V
17 Medium/Slow I/O Input Hysteresis                      VHYS_S
18 Analog Input Voltage                                   VINDC               0.1 * VDDEH       V

                                                                              VSSA VDDA + V

                                                                              0.3    0.3

19 Fast I/O Output High Voltage (IOH_F = 2.0mA)         VOH_F                0.8 * VDDE --     V
20 Slow/Medium I/O Output High Voltage (IOH_S = 2.0mA)  VOH_S
                                                                              0.8 *  --         V

                                                                              VDDEH

21 Fast I/O Output Low Voltage (IOL_F = 2.0mA)           VOL_F                -- 0.2 * VDDE V
22 Slow/Medium I/O Output Low Voltage (IOL_S = 2.0mA)    VOL_S
                                                                              --     0.2 *      V
23 Load Capacitance (Fast I/O)4                            CL
          DSC(SIU_PCR[8:9]) = 0b00                                                   VDDEH
          DSC(SIU_PCR[8:9]) = 0b01                        CIN
          DSC(SIU_PCR[8:9]) = 0b10                       CIN_A                --     10         pF
          DSC(SIU_PCR[8:9]) = 0b11
                                                                              --     20         pF
24 Input Capacitance (Digital Pins)
                                                                              --     30         pF
25 Input Capacitance (Analog Pins)
                                                                                     50         pF

                                                                              --          7     pF

                                                                              --     10         pF

                               MPC5553 Microcontroller Data Sheet, Rev. 0

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Electrical Characteristics

                            Table 9. DC Electrical Specifications (continued)

Num                         Characteristic                          Symbol     Min  Max Unit
                                                                     CIN_M
26 Input Capacitance (Shared digital and analog pins AN12_MA0_SDS,             --   12           pF
       AN12_MA1_SDO, AN14_MA2_SDI, and AN15_FCK)                       IDD
                                                                       IDD
27a Operating Current5 1.5V Supplies @ 132MHz:                         IDD
                                                                       IDD
       VDD (including VDDF max current)6, 7 @1.65V Typical Use                 --   5509         mA
       VDD (including VDDF max current)6, 7 @1.35V Typical Use         IDD
       VDD (including VDDF max current) 7, 8 @1.65V High Use           IDD     --   4509         mA
       VDD (including VDDF max current)7, 8@1.35V High Use             IDD
                                                                       IDD     --   6009         mA
27b Operating Current 51.5V Supplies @ 114MHz:
                                                                       IDD     --   4909         mA
                                                                       IDD
       VDD (including VDDF max current)6, 7@1.65V Typical Use          IDD     --   4609         mA
       VDD (including VDDF max current)6, 7@1.35V Typical Use          IDD
       VDD (including VDDF max current)7, 8 @1.65V High Use                    --   3809         mA
       VDD (including VDDF max current)7, 8 @1.35V High Use         IDDSTBY
                                                                    IDDSTBY    --   5209         mA
27c Operating Current5 1.5V Supplies @ 82MHz:                       IDDSTBY
                                                                               --   4209         mA
                                                                    IDDSTBY
       VDD (including VDDF max current)6, 7 @1.65V Typical Use      IDDSTBY    --   3509         mA
       VDD (including VDDF max current)6, 7 @1.35V Typical Use      IDDSTBY
       VDD (including VDDF max current)7, 8 @1.65V High Use                    --   2909         mA
       VDD (including VDDF max current)7, 8 @1.35V High Use         IDDSTBY
                                                                    IDDSTBY    --   4009         mA
27d                                                                 IDDSTBY
       IDDSTBY @ 25C                                                           --   3309         mA
           VSTBY @ 0.8V                                              IDD33
           VSTBY @ 1.0V                                                        --   20           A
           VSTBY @ 1.2V
                                                                               --   30           A

                                                                               --   50           A

     IDDSTBY @ 60C                                                             --   70           A
         VSTBY @ 0.8V
                                                                               --   100          A
         VSTBY @ 1.0V
                                                                               --   200          A
         VSTBY @ 1.2V

      IDDSTBY @ 150C (Tj)                                                      --   1200         A
          VSTBY @ 0.8V
          VSTBY @ 1.0V                                                         --   1500         A
          VSTBY @ 1.2V
                                                                               --   2000         A
28 Operating Current 3.3V Supplies @ 132MHz:
                                                                               --   2 + values mA
          VDD3310

                                                                                    derived

                                                                                    from

                                                                                    procedure

                                                                                    of Footnote

                                                                                           10

     VFLASH                                                         IVFLASH    --   10           mA
     VDDSYN                                                         IDDSYN
                                                                               --   15           mA

                            MPC5553 Microcontroller Data Sheet, Rev. 0

14                          Preliminary--Subject to Change Without Notice      Freescale Semiconductor
                                                                            Electrical Characteristics

                         Table 9. DC Electrical Specifications (continued)

Num                      Characteristic                     Symbol          Min    Max Unit

29 Operating Current 5.0V Supplies @ 132MHz (12MHz ADCLK):

                                                                            --

     VDDA (VDDA0 + VDDA1)                                   IDDA            --     20.0  mA
     Analog Reference Supply Current (VRH, VRL)
     VPP                                                    IREF            --     1.0   mA

                                                            IPP             --     25    mA

30 Operating Current VDDE11 Supplies:                       IDD1            --     See   mA
           VDDEH1                                           IDD2
           VDDE2                                            IDD3            --     Footnote mA
           VDDE3                                            IDD4
           VDDEH4                                           IDD5            --     11    mA
           VDDE5                                            IDD6
           VDDEH6                                           IDD7            --           mA
           VDDE7                                            IDD8
           VDDEH8                                           IDD9            --           mA
           VDDEH9
                                                                            --           mA
31 Fast I/O Weak Pull Up Current12
           1.62V 1.98V                                                    --           mA
           2.25V 2.75V
           3.0V 3.6V                                                      --           mA

       Fast I/O Weak Pull Down Current12                                    --           mA
           1.62V 1.98V
           2.25V 2.75V                                    IACT_F          10     110   A
           3.0V 3.6V
                                                                            20     130   A
32 Slow/Medium I/O Weak Pull Up/Down Current13
           3.0V 3.6V                                                      20     170   A
           4.5V 5.5V
                                                                             10    100   A
33 I/O Input Leakage Current14                                               20
                                                                             20    130   A
34 DC Injection Current (per pin)
35 Analog Input Current, Channel Off15                                       10    170   A
                                                                             20
35a Analog Input Current, Shared Analog/Digital pins          IACT_S         2.5  150   A
       (AN12, AN13, AN14, AN15)                                              2.0
                                                            IINACT_D        150   170   A
36 VSS Differential Voltage16                                   IIC          2.5
                                                                                   2.5   A
37 Analog Reference Low Voltage                             IINACT_A
                                                            IINACT_AD              2.0   mA
38 VRL Differential Voltage
                                                                                   150   nA
39 Analog Reference High Voltage
                                                                                   2.5   A
40 VREF Differential Voltage
                                                            VSS VSSA       100  100   mV
41 VSSSYN to VSS Differential Voltage
                                                            VRL             VSSA VSSA + V
42 VRCVSS to VSS Differential Voltage
43 VDDF to VDD Differential Voltage2                                        0.1    0.1

                                                            VRL VSSA      100   100   mV

                                                            VRH             VDDA VDDA + V

                                                                            0.1    0.1

                                                            VRH VRL       4.5    5.25  V

                                                            VSSSYN VSS 50       50    mV

                                                            VRCVSS VSS 50       50    mV

                                                            VDDF VDD      100   100   mV

                         MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice                       15
Electrical Characteristics

                            Table 9. DC Electrical Specifications (continued)

Num                         Characteristic                         Symbol          Min     Max Unit

43a VRC33 to VDDSYN Differential Voltage                           VRC33 VDDSYN  0.1    0.117  V

44 Analog Input Differential Signal Range (with common mode 2.5V)    VIDIFF         2.5   2.5    V
45 Operating Temperature Range -- Ambient (Packaged)                               40.0
                                                                       TA                  125.0  C
                                                                   (TL to TH)

46 Slew rate on power supply pins                                  --              --      50     V/ms

1 | VDDA0VDDA1 | must be < 0.1V
2 VPP can drop to 3.0 volts during read operations.
3 During standby operation. If standby operation is not required, VSTBY can be connected to ground.
4 Applies to CLKOUT, external bus pins, and Nexus pins.
5 Maximum average RMS DC current.
6 Average current measured on Automotive benchmark.
7 Peak currents may be higher on specialized code.
8 High use current measured while running optimized SPE assembly code with all code and data 100% locked in cache (0%

   miss rate) with all channels of the eMIOS and eTPU running autonomously, plus the eDMA transferring data continuously from
   SRAM to SRAM. Higher currents could be seen if an "idle" loop that crosses cache lines is run from cache. Code should be
   written to avoid this condition.
9 Preliminary. Final specification pending characterization.
10 Power requirements for the VDD33 supply are dependent on the frequency of operation and load of all I/O pins, and the
   voltages on the I/O segments. See Table 11 for values to calculate power dissipation for specific operation.
11 Power requirements for each I/O segment are dependent on the frequency of operation and load of the I/O pins on a particular
   I/O segment, and the voltage of the I/O segment. See Table 10 for values to calculate power dissipation for specific operation.
   The total power consumption of an I/O segment is the sum of the individual power consumptions for each pin on the segment.
12 Absolute value of current, measured at VIL and VIH.
13 Absolute value of current, measured at VIL and VIH.
14 Weak pull up/down inactive. Measured at VDDE = 3.6 V and VDDEH = 5.25 V. Applies to pad types: pad_fc, pad_sh, and
   pad_mh.
15 Maximum leakage occurs at maximum operating temperature. Leakage current decreases by approximately one-half for each
   8 to 12 oC, in the ambient temperature range of 50 to 125 oC. Applies to pad types: pad_a and pad_ae.
16 VSSA refers to both VSSA0 and VSSA1. | VSSA0VSSA1 | must be < 0.1V
17 Up to 0.6 volts during power up and power down.

3.8.1 I/O Pad Current Specifications

The power consumption of an I/O segment depends on the usage of the pins on a particular segment. The
power consumption is the sum of all output pin currents for a particular segment. The output pin current
can be calculated from Table 10 based on the voltage, frequency, and load on the pin. Use linear scaling to
calculate pin currents for voltage, frequency, and load parameters that fall outside the values given in
Table 10.

                                   MPC5553 Microcontroller Data Sheet, Rev. 0

16                          Preliminary--Subject to Change Without Notice          Freescale Semiconductor
                                                                                     Electrical Characteristics

                                  Table 10. I/O Pad Average DC Current1

Num Pad Type             Symbol   Frequency  Load2  Voltage (V)                  Drive Select /       Current (mA)
                                     (MHz)    (pF)                                 Slew Rate
                                                                                     Control                 8.0
                                                                                                             3.2
1   Slow                 IDRV_SH  25         50     5.25                         11                          0.7
                                                                                                             2.4
2                                 10         50     5.25                         01                         17.3
                                                                                                             6.5
3                                 2          50     5.25                         00                          1.1
                                                                                                             3.9
4                                 2          200    5.25                         00                          2.8
                                                                                                             5.2
5   Medium               IDRV_MH  50         50     5.25                         11                          8.5
                                                                                                            11.0
6                                 20         50     5.25                         01                          1.6
                                                                                                             2.9
7                                 3.33       50     5.25                         00                          4.2
                                                                                                             6.7
8                                 3.33       200    5.25                         00                          2.4
                                                                                                             4.4
9   Fast                 IDRV_FC  66         10     3.6                          00                          7.2
                                                                                                             9.3
10                                66         20     3.6                          01                          1.3
                                                                                                             2.5
11                                66         30     3.6                          10                          3.5
                                                                                                             5.7
12                                66         50     3.6                          11                          1.7
                                                                                                             3.1
13                                66         10     1.98                         00                          5.1
                                                                                                             6.6
14                                66         20     1.98                         01                          1.0
                                                                                                             1.8
15                                66         30     1.98                         10                          2.5
                                                                                                             4.0
16                                66         50     1.98                         11

17                                56         10     3.6                          00

18                                56         20     3.6                          01

19                                56         30     3.6                          10

20                                56         50     3.6                          11

21                                56         10     1.98                         00

22                                56         20     1.98                         01

23                                56         30     1.98                         10

24                                56         50     1.98                         11

25                                40         10     3.6                          00

26                                40         20     3.6                          01

27                                40         30     3.6                          10

28                                40         50     3.6                          11

29                                40         10     1.98                         00

30                                40         20     1.98                         01

31                                40         30     1.98                         10

32                                40         50     1.98                         11

1 These values are estimated from simulation and are not tested. Currents apply to output pins only.
2 All loads are lumped.

3.8.2 I/O Pad VDD33 Current Specifications

The power consumption of the VDD33 supply dependents on the usage of the pins on all I/O segments.
The power consumption is the sum of all input and output pin VDD33 currents for all I/O segments. The
output pin VDD33 current can be calculated from Table 11 based on the voltage, frequency, and load on
all fast (pad_fc) pins. The input pin VDD33 current can be calculated from Table 11 based on the voltage,

                                  MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor           Preliminary--Subject to Change Without Notice                                     17
Electrical Characteristics

frequency, and load on all pad_sh and pad_sh pins. Use linear scaling to calculate pin currents for voltage,
frequency, and load parameters that fall outside the values given in Table 11.

                                    Table 11. VDD33 Pad Average DC Current1

Num     Pad Type  Symbol            Frequency  Load2    VDD33 (V) VDDE (V)         Drive   Current (mA)
                                       (MHz)    (pF)                               Select

                                               Inputs

    1   Slow                I33_SH  66         0.5      3.6  5.5                   NA      0.003
                                                                                           0.003
    2   Medium              I33_MH  66         0.5      3.6  5.5                   NA

                                               Outputs

    3   Fast                I33_FC  66         10       3.6  3.6                   00      0.35
                                                                                           0.53
    4                               66         20       3.6  3.6                   01

    5                               66         30       3.6  3.6                   10      0.62

    6                               66         50       3.6  3.6                   11      0.79

    7                               66         10       3.6  1.98                  00      0.35

    8                               66         20       3.6  1.98                  01      0.44

    9                               66         30       3.6  1.98                  10      0.53

    10                              66         50       3.6  1.98                  11      0.7

    11                              56         10       3.6  3.6                   00      0.30

    12                              56         20       3.6  3.6                   01      0.45

    13                              56         30       3.6  3.6                   10      0.52

    14                              56         50       3.6  3.6                   11      0.67

    15                              56         10       3.6  1.98                  00      0.30

    16                              56         20       3.6  1.98                  01      0.37

    17                              56         30       3.6  1.98                  10      0.45

    18                              56         50       3.6  1.98                  11      0.60

    19                              40         10       3.6  3.6                   00      0.21

    20                              40         20       3.6  3.6                   01      0.31

    21                              40         30       3.6  3.6                   10      0.37

    22                              40         50       3.6  3.6                   11      0.48

    23                              40         10       3.6  1.98                  00      0.21

    24                              40         20       3.6  1.98                  01      0.27

    25                              40         30       3.6  1.98                  10      0.32

    26                              40         50       3.6  1.98                  11      0.42

1 These values are estimated from simulation and not tested. Currents apply to output pins only for the fast pads and to input
   pins only for the slow and medium pads.

2 All loads are lumped.

                                    MPC5553 Microcontroller Data Sheet, Rev. 0

18                                  Preliminary--Subject to Change Without Notice  Freescale Semiconductor
                                                                                      Electrical Characteristics

3.9 Oscillator & FMPLL Electrical Characteristics

                            Table 12. HiP7 FMPLL Electrical Specifications
                         (VDDSYN = 3.0V to 3.6 V, VSS = VSSSYN = 0 V, TA = TL to TH)

Num  Characteristic                             Symbol              Min.               Max.               Unit
                                                                   Value              Value               MHz
1 PLL Reference Frequency Range:                fref_crystal
            Crystal reference                    fref_ext             8                 20                MHz
            External reference                   fref_1:1             8                 20                 ns
            Dual Controller (1:1 mode)             fsys               24               fsys/2             kHz
                                                   tCYC       fico(min) 2RFD        fMAX 2              MHz
2 System Frequency 1                               fLOR               --              1 / fsys              V
                                                  fSCM               100               1000
3 System Clock Period                                                7.4               17.5
4 Loss of Reference Frequency 3                  VIHEXT
5 Self Clocked Mode (SCM) Frequency 4                          Vxtal + 0.4v              --

6 EXTAL Input High Voltage
            Crystal Mode 5

     All other modes (Dual Controller (1:1),    VIHEXT        ((VDDE5/2) + 0.4v)      --                  V

     Bypass, External Reference)

7 EXTAL Input Low Voltage                       VILEXT        --                      Vxtal 0.4v        V
            Crystal Mode 6

     All other modes (Dual Controller (1:1),    VILEXT              --                ((VDDE5/2) 0.4v)  V
     Bypass, External Reference)
                                                                    0.8
8 XTAL Current 7                                IXTAL               --                3                   mA
                                                                    --
9 Total On-chip stray capacitance on XTAL       CS_XTAL       See crystal             1.5                 pF
                                                              specification
10 Total On-chip stray capacitance on EXTAL CS_EXTAL                --                1.5                 pF

11 Crystal manufacturer's recommended           CL                  --                See crystal         pF

     capacitive load                                                --                specification
                                                                    2
12 Discrete load capacitance to be connected CL_EXTAL                                 2*CL CS_EXTAL    pF
         to EXTAL                                                   40
                                                                   4.0               CPCB_EXTAL8
                                                                   2.0
13 Discrete load capacitance to be connected    CL_XTAL                               2*CL CS_XTAL     pF
         to XTAL                                                    --
                                                   tlpll            --                CPCB_XTAL8
14 PLL Lock Time9                                 tskew
                                                                                      750                 s
15 Dual Controller (1:1) Clock Skew (between
         CLKOUT and EXTAL) 10, 11                                                     2                   ns

16 Duty Cycle of reference                       tdc                                  60                  %
                                                 fUL
17 Frequency un-LOCK Range                      fLCK                                  4.0                 % fsys
                                                Cjitter
18 Frequency LOCK Range                                                               2.0                 % fsys

19 CLKOUT Period Jitter,12, 13                                                                           % fclkout
         Measured at fSYS Max                                                         5.0
             Peak-to-peak Jitter
                 (Clock edge to clock edge)                                           .01
             Long Term Jitter
                 (Averaged over 2 ms interval)

                                  MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor     Preliminary--Subject to Change Without Notice                                       19
Electrical Characteristics

                            Table 12. HiP7 FMPLL Electrical Specifications (continued)
                                  (VDDSYN = 3.0V to 3.6 V, VSS = VSSSYN = 0 V, TA = TL to TH)

Num                    Characteristic          Symbol                      Min.                Max.                        Unit
                                                                           Value               Value

    20 Frequency Modulation Range Limit 14     Cmod                        0.8                 2.4                         %fsys

     (fsysMax must not be exceeded)

    21 ICO Frequency.                          fico                        48                  fsys                        MHz

     fico=[fref*(MFD+4)]/(PREDIV+1)15

    22 Predivider Output Frequency (to PLL)    fPREDIV                     4                   fMAX                        MHz

1 All internal registers retain data at 0 Hz.

2 Up to the maximum frequency rating of the device (see Table 1).

3 "Loss of Reference Frequency" is the reference frequency detected internally, which transitions the PLL into self clocked mode.

4 Self clocked mode (SCM) frequency is the frequency that the PLL operates at when the reference frequency falls below fLOR.
   This frequency is measured on the CLKOUT pin with the divider set to divide-by-2 of the system clock. NOTE: In SCM, the

MFD and PREDIV have no effect and the RFD is bypassed.

5 This parameter is meant for those who do not use quartz crystals or resonators, but CAN osc, in crystal mode. In that case,

   Vextal Vxtal >= 400mV criteria has to be met for oscillator's comparator to produce output clock.
6 This parameter is meant for those who do not use quartz crystals or resonators, but CAN osc, in crystal mode. In that case,

   Vxtal Vextal >= 400mV criteria has to be met for oscillator's comparator to produce output clock.
7 Ixtal is the oscillator bias current out of the XTAL pin with both EXTAL and XTAL pins grounded.
8 CPCB_EXTAL and CPCB_XTAL are the measured PCB stray capacitances on EXTAL and XTAL, respectively
9 This specification applies to the period required for the PLL to relock after changing the MFD frequency control bits in the

synthesizer control register (SYNCR). From power up with crystal oscillator reference, the lock time will also include the crystal

startup time.

10 PLL is operating in 1:1 PLL mode.

11 VDDE = 3.0 to 3.6V

12 Jitter is the average deviation from the programmed frequency measured over the specified interval at maximum fsys.
   Measurements are made with the device powered by filtered supplies and clocked by a stable external clock signal. Noise

injected into the PLL circuitry via VDDSYN and VSSSYN and variation in crystal oscillator frequency increase the jitter percentage
for a given interval. CLKOUT divider set to divide-by-2.

13 Values are with frequency modulation disabled. If frequency modulation is enabled, jitter is the sum of jitter + Cmod.

14 Modulation depth selected must not result in fsys value greater than the fsys maximum specified value.
15 fsys = fico / (2RFD)

3.10 eQADC Electrical Characteristics

                            Table 13. eQADC Conversion Specifications (Operating)

Num                         Characteristic                         Symbol         Min          Max           Unit
                                                                   FADCLK                                    MHz
    1 ADC Clock (ADCLK) Frequency1                                                1            12          ADCLK
                                                                      CC                                    cycles
    2 Conversion Cycles                                                    13+2 (or 15)  13+128 (or 141)
              Differential                                           TSR   14+2 (or 16)  14+128 (or 142)      s
              Single Ended                                            --                                      mV
                                                                     INL6        10               --       Counts3
    3 Stop Mode Recovery Time2                                      INL12       1.25              --       Counts
                                                                                 4               4
    4 Resolution3                                                                8               8

    5 INL: 6 MHz ADC Clock

    6 INL: 12 MHz ADC Clock

                                       MPC5553 Microcontroller Data Sheet, Rev. 0

20                                    Preliminary--Subject to Change Without Notice            Freescale Semiconductor
                                                                                                Electrical Characteristics

     Table 13. eQADC Conversion Specifications (Operating) (continued)

Num                      Characteristic                      Symbol       Min                   Max      Unit

7 DNL: 6 MHz ADC Clock                                       DNL6         3 4                  34       Counts

8 DNL: 12 MHz ADC Clock                                      DNL12        6 4                  64       Counts

9 Offset Error with Calibration                              OFFWC        4 5                  45       Counts

10 Full Scale Gain Error with Calibration                    GAINWC       8 6                  86       Counts

11 Disruptive Input Injection Current 7, 8, 9, 10            IINJ         1                    1        mA

12 Incremental Error due to injection current. All channels have EINJ     4                    4        Counts

     same 10k < Rs <100k

     Channel under test has Rs=10k,

     IINJ=IINJMAX,IINJMIN

13 Total Unadjusted Error for single ended conversions with  TUE          4                    4        Counts

     calibration11, 12, 13, 14, 15

1 Conversion characteristics vary with FADCLK rate. Reduced conversion accuracy occurs at maximum FADCLK rate. The
   maximum value is based on 800KS/s and the minimum value is based on 20MHz oscillator clock frequency divided by a
   maximum 16 factor.

2 Stop mode recovery time is the time from the setting of either of the enable bits in the ADC Control Register to the time that
   the ADC is ready to perform conversions.

3 At VRH VRL = 5.12 V, one lsb = 1.25 mV = one count
4 Guaranteed 10-bit monotonicity
5 The absolute value of the offset error without calibration  100 counts.
6 The absolute value of the full scale gain error without calibration  120 counts.
7 Below disruptive current conditions, the channel being stressed has conversion values of 0x3FF for analog inputs greater than

   VRH and 0x000 for values less than VRL. This assumes that VRH  VDDA and VRL  VSSA due to the presence of the sample
   amplifier. Other channels are not affected by non-disruptive conditions.
8 Exceeding limit may cause conversion error on stressed channels and on unstressed channels. Transitions within the limit do
   not affect device reliability or cause permanent damage.
9 Input must be current limited to the value specified. To determine the value of the required current-limiting resistor, calculate
   resistance values using VPOSCLAMP = VDDA + 0.5V and VNEGCLAMP = 0.3 V, then use the larger of the calculated values.
10 Condition applies to two adjacent pads on the internal pad.
11 The TUE specification will always be better than the sum of the INL, DNL, offset, and gain errors due to canceling errors.
12 TUE does not apply to differential conversions.
13 Measured at 6 MHz ADC clock. TUE with a 12 MHz ADC clock is: 16 counts < TUE < 16 counts.
14 TUE includes all internal device error such as internal reference variation (75% Ref, 25% Ref)
15 Depending on the customer input impedance, the Analog Input Leakage current (DC Electrical specification 35a) may affect
   the actual TUE measured on analog channels AN12, AN13, AN14, AN15.

3.11 H7Fa Flash Memory Electrical Characteristics

                                        Table 14. Flash Program and Erase Specifications1

Num                      Characteristic                      Symbol       Min              Typ  Initial  Max3 Unit
                                                                                                Max2
3 Double Word (64 bits) Program Time4                        Tdwprogram   --               10             500 s
4 Page Program Time4                                                                              --      500 s
7 16 Kbyte Block Pre-program and Erase Time                  Tpprogram    --               22    445     5000 ms
9 48 Kbyte Block Pre-program and Erase Time                                                      400     5000 ms
                                                             T16kpperase  --               265   400

                                                             T48kpperase  --               340

                                    MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor             Preliminary--Subject to Change Without Notice                                21
Electrical Characteristics

                  Table 14. Flash Program and Erase Specifications1 (continued)

Num                         Characteristic                   Symbol              Min       Typ  Initial       Max3 Unit
                                                                                                Max2

    10 64 Kbyte Block Pre-program and Erase Time             T64kpperase         --        400            500 5000 ms

    8 128 Kbyte Block Pre-program and Erase Time             T128kpperase        --        500 1250 15,000 ms

    11 Minimum operating frequency for program and erase           --            25        --             --  -- MHz

     operations6

1 Typical program and erase times assume nominal supply values and operation at 25 oC.
2 Initial factory condition:  100 program/erase cycles, 25 oC, typical supply voltage, 80MHz minimum system frequency.
3 The maximum erase time occurs after the specified number of program/erase cycles. This maximum value is characterized

   but not guaranteed.
4 Actual hardware programming times. This does not include software overhead.
5 Page size is 256 bits (8 words).
6 Read frequency of the flash can be up to the maximum operating frequency of the device. There is no minimum read frequency

   condition.

                  Table 15. Flash EEPROM Module Life (Full Temperature Range)

Num                         Characteristic                                       Symbol         Min Typical1 Unit

    1a Number of Program/Erase cycles per block for 16 Kbyte, 48 Kbyte, and 64   P/E           100,000 -- cycles

     Kbyte blocks over the operating temperature range (TJ)

    1b Number of Program/Erase cycles per block for 128 Kbyte blocks over the    P/E            10,000 100,000 cycles

     operating temperature range (TJ)

    2 Data retention                                                             Retention                    -- years
               Blocks with 0 1,000 P/E cycles                                                       20
               Blocks with 1,001 100,000 P/E cycles                                                  5

1 Typical endurance is evaluated at 25C. Product qualification is performed to the minimum specification. For additional
   information on the Freescale definition of Typical Endurance, please refer to Engineering Bulletin EB619 "Typical Endurance
   for Nonvolatile Memory."

Table 16 shows the FLASH_BIU settings versus frequency of operation. Refer to the device Reference
Manual for definitions of these bit-fields.

                                  Table 16. FLASH_BIU Settings vs. Frequency of Operation

     Maximum Frequency (MHz) APC                       RWSC WWSC DPFEN IPFEN                    PFLIM           BFEN
                                                                                                              0b0, 0b14
     up to and including 82 MHz1 0b001 0b001                 0b01       0b00,     0b00,         0b000-
     up to and including 102 MHz5 0b001 0b010                0b01      0b01, or  0b01, or       0b1103
     up to and including132 MHz6 0b010 0b011                 0b01       0b112     0b112
                                                                                                0b000- 0b0, 0b14
                                                                        0b00,     0b00,         0b1103
                                                                       0b01, or  0b01, or
                                                                        0b112     0b112         0b000- 0b0, 0b14
                                                                                                0b1103
                                                                        0b00,     0b00,
                                                                       0b01, or  0b01, or
                                                                        0b112     0b112

     Default Setting after Reset 0b111 0b111                 0b11      0b00          0b00       0b000         0b0

    1 This setting allows for 80 MHz system clock with 2% frequency modulation.

                            MPC5553 Microcontroller Data Sheet, Rev. 0

22                          Preliminary--Subject to Change Without Notice                       Freescale Semiconductor
                                                                                       Electrical Characteristics

   2 For maximum flash performance, this should be set to 0b11.
   3 For maximum flash performance, this should be set to 0b110.
   4 For maximum flash performance, this should be set to 0b1.
   5 This setting allows for 100 MHz system clock with 2% frequency modulation.
   6 This setting allows for 128 MHz system clock with 2% frequency modulation.

3.12 AC Specifications

3.12.1 Pad AC Specifications

                         Table 17. Pad AC Specifications (VDDEH = 5.0V, VDDE = 1.8V)1

Num  Pad                       SRC/DSC  Out Delay2, 3, 4                         Rise/Fall4, 5  Load Drive
                                                (ns)                                  (ns)          (pF)

1    Slow High Voltage (SH)    11       26                                       15             50

                                        82                                       60             200

                               01       75                                       40             50

                                        137                                      80             200

                               00       377                                      200            50

                                        476                                      260            200

2    Medium High Voltage (MH)  11       16                                       8              50

                                        43                                       30             200

                               01       34                                       15             50

                                        61                                       35             200

                               00       192                                      100            50

                                        239                                      125            200

3    Fast                      00       3.1                                      2.7            10

                               01                                                2.5            20

                               10                                                2.4            30

                               11                                                2.3            50

4    Pull Up/Down (3.6V max)   --       --                                       7500           50

5    Pull Up/Down (5.5V max)   --       --                                       9000           50

1 These are worst case values that are estimated from simulation and not tested. The values in the table are simulated at

   FSYS = 132MHz, VDD = 1.35V to 1.65V, VDDE = 1.62V to 1.98V, VDDEH = 4.5V to 5.5V, VDD33 and VDDSYN = 3.0V to 3.6V,
   TA = TL to TH.
2 This parameter is supplied for reference and is not guaranteed by design and not tested.

3 Out delay is shown in Figure 3. Add a maximum of one system clock to the output delay for delay with respect to system clock.

4 Delay and rise/fall are measured to 20% or 80% of the respective signal.

5 This parameter is guaranteed by characterization before qualification rather than 100% tested.

                             MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice                                      23
Electrical Characteristics

         Table 18. De-rated Pad AC Specifications (VDDEH = 3.3V, VDDE = 3.3V)1

    Num                     Pad    SRC/DSC  Out Delay2, 3, 4                     Rise/Fall3, 5  Load Drive
                                                    (ns)                              (ns)          (pF)

    1    Slow High Voltage (SH)    11       39                                   23             50

                                            120                                  87             200

                                   01       101                                  52             50

                                            188                                  111            200

                                   00       507                                  248            50

                                            597                                  312            200

    2    Medium High Voltage (MH)  11       23                                   12             50

                                            64                                   44             200

                                   01       50                                   22             50

                                            90                                   50             200

                                   00       261                                  123            50

                                            305                                  156            200

    3                       Fast   00       3.2                                  2.4            10

                                   01                                            2.2            20

                                   10                                            2.1            30

                                   11                                            2.1            50

    4    Pull Up/Down (3.6V max)   --       --                                   7500           50

    5    Pull Up/Down (5.5V max)   --       --                                   9500           50

1 These are worst case values that are estimated from simulation and not tested. The values in the table are simulated at

   FSYS = 132MHz, VDD = 1.35V to 1.65V, VDDE = 3.0V to 3.6V, VDDEH = 3.0V to 3.6V, VDD33 and VDDSYN = 3.0V to 3.6V,
   TA = TL to TH.
2 This parameter is supplied for reference and is not guaranteed by design and not tested.

3 Delay and rise/fall are measured to 20% or 80% of the respective signal.

4 Out delay is shown in Figure 3. Add a maximum of one system clock to the output delay for delay with respect to system clock.

5 This parameter is guaranteed by characterization before qualification rather than 100% tested.

                                  MPC5553 Microcontroller Data Sheet, Rev. 0

24                                Preliminary--Subject to Change Without Notice        Freescale Semiconductor
                                                                                          Electrical Characteristics

                  Pad                    Rising  Falling                                                VDD/2
     Internal Data Input Signal          Edge    Edge                                                    VOH
                                         Out     Out
                                         Delay   Delay

                                 Pad                                                                        VOL
                                 Output

                                         Figure 3. Pad Output Delay

3.13 AC Timing

3.13.1 Reset and Configuration Pin Timing

                                           Table 19. Reset and Configuration Pin Timing1

Num                              Characteristic                      Symbol Min                         Max      Unit

1 RESET Pulse Width                                                          tRPW         10            --       tCYC
                                                                                                                 tCYC
2 RESET Glitch Detect Pulse Width                                            tGPW         2             --       tCYC
                                                                                                                 tCYC
3 PLLCFG, BOOTCFG, WKPCFG, RSTCFG Setup Time to RSTOUT Valid                 tRCSU        10            --

4 PLLCFG, BOOTCFG, WKPCFG, RSTCFG Hold Time from RSTOUT Valid                tRCH         0             --

1 Reset timing specified at FSYS = 132MHz, VDDEH = 3.0V to 5.25V, VDD = 1.35V to 1.65V, TA = TL to TH.

                                 MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor          Preliminary--Subject to Change Without Notice                                         25
Electrical Characteristics

                                                                                                                                  2

RESET                                1

RSTOUT

                            3

PLLCFG
BOOTCFG

RSTCFG
WKPCFG

                                                                                                                        4
                                 Figure 4. Reset and Configuration Pin Timing

3.13.2   IEEE 1149.1 Interface Timing

                                Table 20. JTAG Pin AC Electrical Characteristics1

Num                              Characteristic            Symbol                    Min                                      Max Unit

    1 TCK Cycle Time                                       tJCYC                     100                                      --     ns

    2 TCK Clock Pulse Width (Measured at VDDE/2)                               tJDC  40                                       60     ns

    3 TCK Rise and Fall Times (40% 70%)                  tTCKRISE                  --                                       3      ns

    4 TMS, TDI Data Setup Time                             tTMSS, tTDIS                                                    5  --     ns

    5 TMS, TDI Data Hold Time                              tTMSH, tTDIH              25                                       --     ns

    6 TCK Low to TDO Data Valid                            tTDOV                     --                                       20     ns

    7 TCK Low to TDO Data Invalid                          tTDOI                                                           0  --     ns

    8 TCK Low to TDO High Impedance                        tTDOHZ                    --                                       20     ns

    9 JCOMP Assertion Time                                 tJCMPPW                   100                                      --     ns

10 JCOMP Setup Time to TCK Low                             tJCMPS                    40                                       --     ns

11 TCK Falling Edge to Output Valid                        tBSDV                     --                                       50     ns

12 TCK Falling Edge to Output Valid out of High Impedance  tBSDVZ                    --                                       50     ns

13 TCK Falling Edge to Output High Impedance               tBSDHZ                    --                                       50     ns

14 Boundary Scan Input Valid to TCK Rising Edge            tBSDST                    50                                       --     ns

15 TCK Rising Edge to Boundary Scan Input Invalid          tBSDHT                    50                                       --     ns

1 These specifications apply to JTAG boundary scan only. JTAG timing specified at VDD = 1.35V to 1.65V, VDDE = 3.0V to 3.6V,

VDD33 and VDDSYN = 3.0V to 3.6V, TA = TL to TH, and CL = 30pF with DSC = 0b10, SRC = 0b11. See Table 21 for functional
specifications.

                                   MPC5553 Microcontroller Data Sheet, Rev. 0

26                                 Preliminary--Subject to Change Without Notice     Freescale Semiconductor
                                                                        Electrical Characteristics

TCK                                                       2
        3                                                                               2

TCK                        1                             3
TMS, TDI
                         Figure 5. JTAG Test Clock Input Timing
TDO
                         4
                                                       5

                                                          6

                         7                                                                 8

                         Figure 6. JTAG Test Access Port Timing

                         MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice                        27
Electrical Characteristics

       TCK
                                                                                                                                        10

       JCOMP

                                                                                   9
                                                      Figure 7. JTAG JCOMP Timing

    MPC5553 Microcontroller Data Sheet, Rev. 0

28  Preliminary--Subject to Change Without Notice  Freescale Semiconductor
                                                                            Electrical Characteristics

TCK                      11  13

Output                   12
Signals
                                                                         14
Output                                                                                                                             15
Signals
                                 Figure 8. JTAG Boundary Scan Timing
  Input
Signals

                             MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor      Preliminary--Subject to Change Without Notice                                                             29
Electrical Characteristics

3.13.3  Nexus Timing

                                   Table 21. Nexus Debug Port Timing1

Num                         Characteristic                       Symbol             Min   Max  Unit

1 MCKO Cycle Time                                                tMCYC              12    8    tCYC
2 MCKO Duty Cycle
3 MCKO Low to MDO Data Valid3                                    tMDC               40    60   %
4 MCKO Low to MSEO Data Valid3
5 MCKO Low to EVTO Data Valid3                                   tMDOV              1.5  3.0  ns
6 EVTI Pulse Width
7 EVTO Pulse Width                                               tMSEOV             1.5  3.0  ns
8 TCK Cycle Time
9 TCK Duty Cycle                                                 tEVTOV             1.5  3.0  ns
10 TDI, TMS Data Setup Time
11 TDI, TMS Data Hold Time                                       tEVTIPW            4.0   --   tTCYC
12 TCK Low to TDO Data Valid
                                                                 tEVTOPW            1          tMCYC
         VDDE = 2.25 to 3.0 volts                                 tTCYC
                                                                                    44    --   tCYC

                                                                 tTDC               40    60   %

                                                                 tNTDIS, tNTMSS     8     --   ns

                                                                 tNTDIH, tNTMSH     5     --   ns

                                                                 tJOV

                                                                                    0     12   ns

     VDDE = 3.0 to 3.6 volts                                                        0     9    ns

13 RDY Valid to MCKO5                                            --                 --    --   --

1 JTAG specifications in this table apply when used for debug functionality. All Nexus timing relative to MCKO is measured from

   50% of MCKO and 50% of the respective signal. Nexus timing specified at VDD = 1.35V to 1.65V, VDDE = 2.25V to 3.6V,

   VDD33 and VDDSYN = 3.0V to 3.6V, TA = TL to TH, and CL = 30pF with DSC = 0b10.
2 The Nexus AUX port can only run up to 82MHz. The NPC_PCR[MCKO_DIV] must be set to divide by 2 if the system frequency

   is above 82MHz
3 MDO, MSEO, and EVTO data is held valid until next MCKO low cycle.
4 The maximum frequency must be limited to approximately 16 MHz (VDDE= 2.25 to 3.0 volts) or 22 MHz (VDDE= 3.0 to 3.6

   volts) to meet the timing specification for tJOV of 0.2 x tJCYC as outlined in the IEEE-ISTO 5001-2003 specification.
5 The RDY pin timing is asynchronous to MCKO. The timing is guaranteed by design to function correctly.

                                            1
                                                           2

        MCKO                       4                          3

        MDO                        5
        MSEO
        EVTO                                                     Output Data Valid

                                      Figure 9. Nexus Output Timing

                              MPC5553 Microcontroller Data Sheet, Rev. 0

30                            Preliminary--Subject to Change Without Notice               Freescale Semiconductor
TCK                                                                                                      Electrical Characteristics
TMS, TDI
                         10
   TDO                                                 11

                                                                                12
                          Figure 10. Nexus TDI, TMS, TDO Timing

                         MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice  31
Electrical Characteristics

3.13.4 External Bus Interface (EBI) Timing

                                   Table 22. Bus Operation Timing1

                                                                     40 MHz    56 MHz       66 MHz                Notes
    # Characteristic/Description Symbol (ext. bus)2                          (ext. bus)2  (ext. bus)2 Unit

                                         Min Max Min Max Min Max

    1 CLKOUT Period                TC 25.0 -- 17.9 -- 15.2 -- ns Signals are
                                                                                                                         measured at 50%

                                                                                                                         VDDE.

    2 CLKOUT duty cycle            tCDC  45%    55%                          45%    55%   45%    55%  TC
                                                --3                                 --3          --3
    3 CLKOUT rise time             tCRT    --   --3                           --    --3    --    --3  ns
                                                 --                                  --           --
    4 CLKOUT fall time             tCFT    --                                 --           --         ns
                                         1.06/                               1.06/        1.06/
    5 CLKOUT Positive Edge to      tCOH   1.5                                 1.5          1.5        ns Hold time
                                                                                                            selectable via
    Output Signal Invalid or High                                                                           SIU_ECCR[EBTS]
                                                                                                            bit:
    Z (Hold Time)                                                                                           EBTS=0/EBTS=1

    ADDR[8:31]
    BDIP
    BG4
    BR5
    CS[0:3]
    DATA[0:31]
    OE
    RD_WR
    TA
    TEA
    TS
    TSIZ[0:1]
    WE[0:3]/BE[0:3]

    6 CLKOUT Posedge to Output tCOV      -- 10.06/ -- 7.56/ -- 6.06/ ns Output valid time
          Signal Valid (Output Delay)
                                                11.0                                8.5          7.0        selectable via
          ADDR[8:31]
          BDIP                                                                                              SIU_ECCR[EBTS]
          BG4
          BR5                                                                                               bit:
          CS[0:3]
          DATA[0:31]                                                                                        EBTS=0/EBTS=1
          OE
          RD_WR
          TA
          TEA
          TS
          TSIZ[0:1]
          WE[0:3]/BE[0:3]

                                   MPC5553 Microcontroller Data Sheet, Rev. 0

32                                 Preliminary--Subject to Change Without Notice                      Freescale Semiconductor
                                                                                                        Electrical Characteristics

                           Table 22. Bus Operation Timing1 (continued)

                                                                 40 MHz    56 MHz        66 MHz          Notes
# Characteristic/Description Symbol (ext. bus)2                          (ext. bus)2   (ext. bus)2 Unit

                                                              Min Max    Min Max      Min Max

7 Input Signal Valid to CLKOUT tCIS 10.0 --                              7.0  --      5.0  -- ns
      Posedge (Setup Time)

ADDR[8:31]

BB
BG5
BR5

DATA[0:31]
RD_WR
TA

TEA
TS
TSIZ[0:1]

8 CLKOUT Posedge to Input  tCIH   1.0  --                                1.0  --      1.0  -- ns

Signal Invalid

(Hold Time)

          ADDR[8:31]
          BB
          BG5
          BR5
          DATA[0:31]
          RD_WR
          TA
          TEA
          TS
          TSIZ[0:1]

1 EBI timing specified at VDD = 1.35V to 1.65V, VDDE = 1.6V to 3.6V (unless stated otherwise), VDD33 and VDDSYN = 3.0V
   to 3.6V, TA = TL to TH, and CL = 30pF with DSC = 0b10.

2 The external bus is limited to half the speed of the internal bus.
3 Refer to Fast Pad timing in Table 17 and Table 18 (different values for 1.8V vs 3.3V).
4 Internal Arbitration
5 External Arbitration
6 The EBTS=0 timings are only valid/ tested at VDDE=2.25-3.6V, whereas EBTS=1 timings are valid/tested at 1.63.6V.

                           Voh_f

CLKOUT          Vol_f                                                                                    VDDE/2
                                                                                                                                33
                               3                                              2
                           4                                                                         2

                                                                                       1

                                  Figure 11. CLKOUT Timing

Freescale Semiconductor      MPC5553 Microcontroller Data Sheet, Rev. 0
                           Preliminary--Subject to Change Without Notice
Electrical Characteristics

    CLKOUT                  VDDE/2

                                                      6                                                 VDDE/2
                                                                                                     5          VDDE/2

                            5

    OUTPUT  VDDE/2
    BUS

                                                    6
                                                                                                   5

                            5

    OUTPUT  VDDE/2
    SIGNAL

    OUTPUT                                                                         6
    SIGNAL                  Figure 12. Synchronous Output Timing

                            MPC5553 Microcontroller Data Sheet, Rev. 0

34                          Preliminary--Subject to Change Without Notice                               Freescale Semiconductor
CLKOUT                                      VDDE/2                                         Electrical Characteristics
                                 7                                           8
    INPUT
    BUS                                       VDDE/2

                                 7
                                                                                             8

INPUT                    VDDE/2
SIGNAL

                                 Figure 13. Synchronous Input Timing

                                 MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice                          35
Electrical Characteristics

3.13.5 External Interrupt Timing (IRQ Pin)

                                                   Table 23. External Interrupt Timing1

Num                         Characteristic     Symbol                                    Min  Max  Unit

1 IRQ Pulse Width Low                          tIPWL                                     3    --   tCYC

2 IRQ Pulse Width High                         TIPWH                                     3    --   tCYC

3 IRQ Edge to Edge Time2                       tICYC                                     6    --   tCYC

1 IRQ timing specified at FSYS = 132MHz, VDD = 1.35V to 1.65V, VDDEH = 3.0V to 5.5V, VDD33 and VDDSYN = 3.0V to 3.6V,
   TA = TL to TH, and CL = 200pF with SRC = 0b11.

2 Applies when IRQ pins are configured for rising edge or falling edge events, but not both.

     IRQ

                            1                  2

                                            3

                                     Figure 14. External Interrupt Timing

     CLKOUT
                                  4

     IRQ
                                   Figure 15. External Interrupt Setup Timing

                                     MPC5553 Microcontroller Data Sheet, Rev. 0

36                                   Preliminary--Subject to Change Without Notice            Freescale Semiconductor
                                                                                Electrical Characteristics

3.13.6 eTPU Timing

                                      Table 24. eTPU Timing1

Num                      Characteristic                                 Symbol  Min  Max Unit

1 eTPU Input Channel Pulse Width                                        tICPW   4    --  tCYC

2 eTPU Output Channel Pulse Width                                       tOCPW   2    --  tCYC

1 eTPU timing specified at FSYS = 132MHz, VDD = 1.35V to 1.65V, VDDEH = 3.0V to 5.5V, VDD33 and VDDSYN = 3.0V to 3.6V,
   TA = TL to TH, and CL = 200pF with SRC = 0b11.

                                                              2

     eTPU
     OUTPUT

     eTPU INPUT                                                      1
     AND TCRCLK                       Figure 16. eTPU Timing

     CLKOUT                             4

     eTPU
     OUTPUT

                                   3

     eTPU INPUT
     AND TCRCLK

                                  Figure 17. eTPU Input/Output Timing

                         MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice                         37
Electrical Characteristics

3.13.7 eMIOS (MTS) Timing

                                                            Table 25. MTS Timing1

Num                                    Characteristic                                  Symbol Min   Max Unit

    1 eMIOS (MTS) Input Pulse Width                                                    tMIPW   4           --  tCYC

    2 eMIOS (MTS) Output Pulse Width                                                   tMOPW   1           --  tCYC

1 MTS timing specified at FSYS = 132MHz, VDD = 1.35V to 1.65V, VDDEH = 3.0V to 5.5V, VDD33 and VDDSYN = 3.0V to 3.6V,
   TA = TL to TH, and CL = 50pF with SRC = 0b11.

3.13.8 DSPI Timing

                                           Table 26. DSPI Timing1

                                                          80 MHz                      112 MHz     132 MHz
                                                       Min Max                     Min Max
Num  Characteristic                        Symbol                                                              Unit

                                                                                               Min  Max

    1 SCK Cycle TIme2,3                    tSCK 25ns 2.9ms 17.9ns 2.0ms 15.2ns 1.7ms                           --
    2 PCS to SCK Delay4
    3 After SCK Delay5                     tCSC        23  --                      15  --      13   --         ns

    4 SCK Duty Cycle                       tASC        22  --                      14  --      12   --         ns

                                           tSDC tSCK/2 tSCK/2                      --  --      --   --         ns

                                                       2ns + 2ns

    5 Slave Access Time                    tA          --  25                      --  25      --   25         ns
           (SS active to SOUT driven)

    6 Slave SOUT Disable Time              tDIS        --  25                      --  25      --   25         ns
           (SS inactive to SOUT High-Z or
           invalid)

    7 PCSx to PCSS time                    tPCSC       4   --                      4   --      4    --         ns

    8 PCSS to PCSx time                    tPASC       5   --                      5   --      5    --         ns

    9 Data Setup Time for Inputs           tSUI
               Master (MTFE = 0)
                                                       20  --                      20  --      20   --         ns

     Slave                                             2   --                      2   --      2    --         ns
     Master (MTFE = 1, CPHA = 0)6
                                                       4  --                      3   --      6    --         ns

     Master (MTFE = 1, CPHA = 1)                       20  --                      20  --      20   --         ns

    10 Data Hold Time for Inputs           tHI
                Master (MTFE = 0)
                                                       4  --                      4  --      4   --         ns

     Slave                                             7   --                      7   --      7    --         ns
     Master (MTFE = 1, CPHA = 0)6
                                                       21  --                      14  --      12   --         ns

     Master (MTFE = 1, CPHA = 1)                       4  --                      4  --      4   --         ns

                                       MPC5553 Microcontroller Data Sheet, Rev. 0

38                                     Preliminary--Subject to Change Without Notice           Freescale Semiconductor
                                                                                        Electrical Characteristics

                                     Table 26. DSPI Timing1 (continued)

                                                    80 MHz              112 MHz            132 MHz
                                                 Min Max             Min Max
Num         Characteristic              Symbol                                                         Unit

                                                                                        Min  Max

11 Data Valid (after SCK edge)          tSUO
            Master (MTFE = 0)
                                                    --        5      --             5   --          5  ns

     Slave                                          --        25     --             25  --   25        ns

     Master (MTFE = 1, CPHA=0)                      --        18     --             14  --   13        ns

     Master (MTFE = 1, CPHA=1)                      --        5      --             5   --          5  ns

12 Data Hold Time for Outputs           tHO
            Master (MTFE = 0)
                                                 5           --     5             --  5   --        ns

     Slave                                       5.5          --     5.5            --  5.5  --        ns

     Master (MTFE = 1, CPHA = 0)                    8         --     4              --  3    --        ns

     Master (MTFE = 1, CPHA = 1)                 5           --     5             --  5   --        ns

1 DSPI timing specified at VDD = 1.35V to 1.65V, VDDEH = 3.0V to 5.5V, VDD33 and VDDSYN = 3.0V to 3.6V, TA = TL to TH,
   and CL = 50pF with SRC = 0b11.

2 The minimum SCK Cycle Time restricts the baud rate selection for given system clock rate. These numbers are calculated
   based on two MPC55xx devices communicating over a DSPI link.

3 The actual minimum SCK Cycle Time is limited by pad performance.
4 The maximum value is programmable in DSPI_CTARx[PSSCK] and DSPI_CTARx[CSSCK]
5 The maximum value is programmable in DSPI_CTARx[PASC] and DSPI_CTARx[ASC]
6 This number is calculated assuming the SMPL_PT bit field in DSPI_MCR is set to 0b10.

                                     2                                           3

                         PCSx

                                                 4                1

                         SCK Output

                         (CPOL=0)       4

                         SCK Output          10         Data      Last Data
                         (CPOL=1)     9

                             SIN     First Data

                         SOUT        First Data  12                11
                                                    Data          Last Data

                         Figure 18. DSPI Classic SPI Timing -- Master, CPHA = 0

                                     MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor              Preliminary--Subject to Change Without Notice                         39
Electrical Characteristics

                            PCSx

    SCK Output
    (CPOL=0)

                                                                                     10

    SCK Output
    (CPOL=1)

                                     9

                            SIN      First Data                Data            Last Data

                            SOUT     First Data                12               11
                                                                  Data         Last Data

                            Figure 19. DSPI Classic SPI Timing -- Master, CPHA = 1

           SS                     2                                         3
                                                      4                 1
    SCK Input
    (CPOL=0)                                 4

    SCK Input
    (CPOL=1)

                                  5              12                     11                6

                            SOUT  First Data             Data           Last Data

                                  9  10

                            SIN   First Data             Data           Last Data

                            Figure 20. DSPI Classic SPI Timing -- Slave, CPHA = 0

                                  MPC5553 Microcontroller Data Sheet, Rev. 0

40                                Preliminary--Subject to Change Without Notice              Freescale Semiconductor
                                                                                                Electrical Characteristics

                                SS

                         SCK Input
                         (CPOL=0)

                         SCK Input        11
                         (CPOL=1)    5

                                                                             12              6

                         SOUT                       First Data         Data  Last Data

                                                 9           10

                         SIN                     First Data            Data  Last Data

                         Figure 21. DSPI Classic SPI Timing -- Slave, CPHA = 1

                               PCSx                       4                           3
                                              2                                  1
                         SCK Output                                          4
                         (CPOL=0)
                         SCK Output
                         (CPOL=1)

                                              9                                          10

                           SIN        First Data                 Data        Last Data
                         SOUT              12
                                                                       11
                                     First Data
                                                                 Data        Last Data

Figure 22. DSPI Modified Transfer Format Timing -- Master, CPHA = 0

                                     MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor              Preliminary--Subject to Change Without Notice              41
Electrical Characteristics
                                         PCSx

    SCK Output
    (CPOL=0)

    SCK Output
    (CPOL=1)

                                                                                   10
                                         9

     SIN                                          First Data          Data           Last Data
    SOUT                                          First Data        12               11
                                                                                   Last Data
                                                                      Data

    Figure 23. DSPI Modified Transfer Format Timing -- Master, CPHA = 1

                                                                            3
                       2
    SS

                                                                                1

    SCK Input
    (CPOL=0)

                                                           4                4

    SCK Input                                                       11      12                  6
    (CPOL=1)

                        5

    SOUT                                       First Data     Data      Last Data
    SIN                                                                 10
                                               9                        Last Data

                                               First Data     Data

    Figure 24. DSPI Modified Transfer Format Timing -- Slave, CPHA =0

                                               MPC5553 Microcontroller Data Sheet, Rev. 0

42                                             Preliminary--Subject to Change Without Notice       Freescale Semiconductor
                                                                                    Electrical Characteristics

       SS

SCK Input
(CPOL=0)

SCK Input                          11
(CPOL=1)                       5

                                                          12                     6

                         SOUT          First Data   Data  Last Data

                                       9
                                                10

                         SIN           First Data   Data  Last Data

Figure 25. DSPI Modified Transfer Format Timing -- Slave, CPHA =1

                               7                                              8

                         PCSS

                         PCSx

                               Figure 26. DSPI PCS Strobe (PCSS) Timing

                               MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor        Preliminary--Subject to Change Without Notice        43
Electrical Characteristics

3.13.9 eQADC SSI Timing

     Table 27. EQADC SSI Timing Characteristics (pads at 3.3V or at 5.0V) 1

CLOAD = 25pF on all outputs. Pad drive strength set to maximum.

Num  Rating                                   Symbol                Min            Typ                    Max          Unit

1 FCK Frequency 2, 3                             fFCK               1/17                  --              1/2          fSYS_CLK

2 FCK Period (tFCK = 1/ fFCK)                    tFCK               2                     --              17           tSYS_CLK

3 Clock (FCK) High Time                       tFCKHT             tSYS_CLK - 6.5           --        9* tSYS_CLK + 6.5  ns

4 Clock (FCK) Low Time                        tFCKLT             tSYS_CLK - 6.5           --        8* tSYS_CLK + 6.5  ns

5 SDS Lead/Lag Time                           tSDS_LL               7.5                  --              +7.5         ns

6 SDO Lead/Lag Time                           tSDO_LL               7.5                  --              +7.5         ns

7 EQADC Data Setup Time (Inputs)              tEQ_SU                22                    --              --           ns

8 EQADC Data Hold Time (Inputs)               tEQ_HO                1                     --              --           ns

1 SS timing specified at FSYS = 132MHz, VDD = 1.35V to 1.65V, VDDEH = 3.0V to 5.5V, VDD33 and VDDSYN = 3.0V to 3.6V,

   TA = TL to TH, and CL = 50pF with SRC = 0b11.
2 Maximum operating frequency is highly dependent on track delays, master pad delays, and slave pad delays.

3 FCK duty is not 50% when it is generated through the division of the system clock by an odd number.

                                                       2

                                                 3        4

                                        FCK   5                                                           4

                                        SDS   6                                    25th                   5
                                                       1st (MSB)
                                        SDO                               2nd                       26th
    External Device Data Sample at
                                                                       8
                       FCK Falling Edge
                                                                 7
                                         SDI
              EQADC Data Sample at                                  1st (MSB) 2nd             25th              26th

                       FCK Rising Edge

                                              Figure 27. EQADC SSI Timing

                                              MPC5553 Microcontroller Data Sheet, Rev. 0

44                                            Preliminary--Subject to Change Without Notice               Freescale Semiconductor
                                                                                                                                     Electrical Characteristics

3.14 Fast Ethernet AC Timing Specifications

MII signals use TTL signal levels compatible with devices operating at 3.3 V. Note that the timing
specifications for the MII signals are independent of system clock frequency (part speed designation).

3.14.1 MII Receive Signal Timing (RXD[3:0], RX_DV, RX_ER, and RX_CLK)

The receiver functions correctly up to a RX_CLK maximum frequency of 25 MHz +1%. There is no
minimum frequency requirement. In addition, the processor clock frequency must exceed 4 the RX_CLK
frequency.

Table 28 lists MII receive channel timings.

                                                   Table 28. MII Receive Signal Timing

Num                                        Characteristic            Min  Max         Unit
  1  RXD[3:0], RX_DV, RX_ER to RX_CLK setup                            5   --          ns
  2  RX_CLK to RXD[3:0], RX_DV, RX_ER hold                             5   --          ns
  3  RX_CLK pulse width high                                              65%  RX_CLK period
  4  RX_CLK pulse width low                                          35%  65%  RX_CLK period
                                                                     35%

Figure 28 shows MII receive signal timings listed in Table 28.

                                                           M3

     RX_CLK (input)

     RXD[3:0] (inputs)                                          M4
                  RX_DV
                  RX_ER

                         M1  M2

                         Figure 28. MII Receive Signal Timing Diagram

                         MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice         45
Electrical Characteristics

3.14.2 MII Transmit Signal Timing (TXD[3:0], TX_EN, TX_ER, TX_CLK)

The transmitter functions correctly up to a TX_CLK maximum frequency of 25 MHz +1%. There is no
minimum frequency requirement. In addition, the processor clock frequency must exceed twice the
TX_CLK frequency.

The transmit outputs (TXD[3:0], TX_EN, TX_ER) can be programmed to transition from either the rising
or falling edge of TX_CLK, and the timing is the same in either case. This options allows the use of
non-compliant MII PHYs.

Refer to the ethernet chapter of the device Reference Manual for details of this option and how to enable it.

Table 29 lists MII transmit channel timings.

                                                  Table 29. MII Transmit Signal Timing

    Num                                    Characteristic        Min                       Max         Unit
      5  TX_CLK to TXD[3:0], TX_EN, TX_ER invalid                  5                        --          ns
      6  TX_CLK to TXD[3:0], TX_EN, TX_ER valid                   --                        25          ns
      7  TX_CLK pulse width high                                                           65%  TX_CLK period
      8  TX_CLK pulse width low                                  35%                       65%  TX_CLK period
                                                                 35%

Figure 29 shows MII transmit signal timings listed in Table 29.

                                                           M7

            TX_CLK (input)                           M5
                                                                                       M8
         TXD[3:0] (outputs)
                       TX_EN                           M6
                       TX_ER  Figure 29. MII Transmit Signal Timing Diagram

                              MPC5553 Microcontroller Data Sheet, Rev. 0

46                            Preliminary--Subject to Change Without Notice                     Freescale Semiconductor
                                                                                              Electrical Characteristics

3.14.3 MII Async Inputs Signal Timing (CRS and COL)

Table 30 lists MII asynchronous inputs signal timing.

                                               Table 30. MII Async Inputs Signal Timing

Num                                    Characteristic                   Min              Max             Unit
  9  CRS, COL minimum pulse width                                                                 TX_CLK period
                                                                        1.5              --

Figure 30 shows MII asynchronous input timings listed in Table 30.

     CRS, COL
                                                            M9

                   Figure 30. MII Async Inputs Timing Diagram

3.14.4 MII Serial Management Channel Timing (MDIO and MDC)

Table 31 lists MII serial management channel timings. The FEC functions correctly with a maximum
MDC frequency of 2.5 MHz.

                                         Table 31. MII Serial Management Channel Timing

Num                      Characteristic                                                      Min  Max       Unit
                                                                                               0   --        ns
10 MDC falling edge to MDIO output invalid (minimum propagation delay)                        --   25        ns
11 MDC falling edge to MDIO output valid (max prop delay)                                     10   --        ns
12 MDIO (input) to MDC rising edge setup                                                       0   --        ns
13 MDIO (input) to MDC rising edge hold                                                           60%  MDC period
14 MDC pulse width high                                                                      40%  60%  MDC period
15 MDC pulse width low                                                                       40%

Figure 31 shows MII serial management channel timings listed in Table 31.

                         MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice                                           47
Electrical Characteristics           M14
                    MDC (output)                                M15
                   MDIO (output)
                                                        M10

                                                                                           M11
            MDIO (input)

                                  M12 M13
            Figure 31. MII Serial Management Channel Timing Diagram

    CLKOUT

                                  5  5

    RESET

                                  6     6

    RSTOUT

                                  Figure 32. Reset and Configuration Pin Timing

                                  MPC5553 Microcontroller Data Sheet, Rev. 0

48                                Preliminary--Subject to Change Without Notice                 Freescale Semiconductor
                                                                        Mechanicals

4 Mechanicals

4.1 Pinouts

4.1.1 MPC5553 416 PBGA Pinout

Figure 33, Figure 34, and Figure 35 show the pinout for the MPC5553 416 PBGA package. While the
MPC5553 and the MPC5554/MPC5565/MPC5566 are pin-compatible, the MPC5553 ball map is shown
here to highlight the balls that are not connected to any signal on the MCP5553 (the eTPUB[0:31] and
TSIZ[0:1]). The alternate Ethernet signals that are multiplexed with the data bus are not shown for the
MPC5553.

                                                           NOTE

                  Some pins have names that include functions that are not available on all
                  family members. For example, ball R25 of the 416 BGA package is named
                  `SINA,' but the MPC5553 does not have a DSPI_A module. In this case, the
                  SINA pin can only be used for its alternate functions of GPIO94 or PCSC2.
                  See the specific device reference manual for functions available on each
                  device in the family.

                         MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice  49
Mechanicals

    1      2      3      4      5      6     7     8      9      10    11     12    13     14     15     16     17     18     19     20     21     22     23     24     25     26

A VSS VSTBY AN37 AN11 VDDA1 AN16 AN1               AN5    VRH    AN23  AN27   AN28  AN35   VSSA0  AN15   ETRIG  NC_1   NC_2   NC_3   NC_4   GPIO   MDO11  MDO8   VDD VDD33 VSS A
                                                                                                            1                                205

B VDD VSS AN36 AN39 AN19 AN20 AN0                  AN4     REF   AN22  AN26   AN31  AN32   VSSA0  AN14   ETRIG  NC_5   NC_6   NC_7   NC_8 MDO10 MDO7 MDO4 MDO0          VSS VDDE7 B
                                                          BYPC                                              0

C VDD33 VDD VSS AN8 AN17 VSSA1 AN21 AN3 AN7 VRL AN25 AN30 AN33 VDDA0 AN13 NC_9 NC_10 NC_11 NC_12 MDO9 MDO6 MDO3 MDO1 VSS VDDE7 VDD C

D   ETPUA  ETPUA  VDD    VSS    AN38   AN9   AN10 AN18    AN2    AN6   AN24   AN29  AN34   VDDEH  AN12   NC_13 NC_14 NC_15 NC_16 MDO5       MDO2   VDDEH  VSS    VDDE7  TCK    TDI D
       30     31                                                                               9                                                       8

E   ETPUA  ETPUA  VDDEH  VDD                                                                                                                              VDDE7 TMS TDO TEST E
       28     29      1

F   ETPUA  ETPUA  ETPUA  VDDEH                                                                                                                            MSEO0 JCOMP EVTI EVTO F
       24     27     26      1

G   ETPUA  ETPUA  ETPUA  ETPUA                                                                                                                            MSEO1 MCKO    GPIO   NC_17 G
       23     22     25     21                                                                                                                                           204

H   ETPUA  ETPUA  ETPUA  ETPUA                                         Version 2.1 13 July 2004                                                         RDY    GPIO   NC_18 NC_19 H
       20     19     18     17                                                                                                                                    203

J   ETPUA  ETPUA  ETPUA  ETPUA                                                                                                                            VDDEH  NC_20  NC_21  NC_22  J
       16     15     14     13                                                                                                                                6

K   ETPUA  ETPUA  ETPUA  ETPUA                                   VSS VSS VSS VSS VDDE7 VDDE7 VDDE7 VDDE7                                                  NC_23 NC_24 NC_25 NC_26 K
       12     11     10     9

L   ETPUA  ETPUA  ETPUA  ETPUA                                   VSS VSS VSS VSS VSS VSS VSS VDDE7                                                        NC_27 NC_28 NC_29 NC_30 L
       8      7      6      5

M   ETPUA  ETPUA  ETPUA  ETPUA                                   VDDE2 VDDE2 VSS VSS VSS VSS VSS VDDE7                                                    NC_31 NC_32 NC_33 SINB M
       4      3      2      1

N BDIP     TEA    ETPUA TCRCLK                                   VDDE2 VDDE2 VSS VSS VSS VSS VSS VDDE7                                                    SOUTB PCSB3 PCSB0 PCSB1 N

                  0      A

P CS3 CS2 CS1 CS0                                                VDDE2 VDDE2 VSS VSS VSS VSS VSS VSS                                                      PCSA3 PCSB4 SCKB PCSB2 P

R WE3 WE2 WE1 WE0                                                VDDE2 VDDE2 VSS VSS VSS VSS VSS VSS                                                      PCSB5 SOUTA SINA SCKA R

T VDDE2 NC_34 RD_WR VDDE2                                        VDDE2 VSS VDDE2 VDDE2 VDDE2 VDDE2 VSS VSS                                                PCSA1 PCSA0 PCSA2 VPP T

U   ADDR   NC_35  TA     VDD33                                   VSS VDDE2 VDDE2 VDDE2 VDDE2 VDDE2 VSS VSS                                                PCSA4 TXDA PCSA5 VFLASH U
      16

V   ADDR   ADDR   TS     ADDR                                                                                                                             CNTXC  RXDA RSTOUT   RST    V
      18     17             8                                                                                                                                                  CFG

W   ADDR   ADDR   ADDR   ADDR                             Note: NC_X No connects (x = 1 to 38)                                                            RXDB CNRXC TXDB RESET W
      20     19      9     10                                        NC_36 NC_37 No connect. AC22 & AD23 reserved

Y   ADDR   ADDR   ADDR   VDDE2                                                                                                                             WKP BOOT     VRC    VSS    Y
      22     21     11                                                                                                                                     CFG CFG1      VSS   SYN

AA  ADDR   ADDR   ADDR   ADDR                                                                                                                             VDDEH PLL     BOOT   EXTAL AA
      24     23     13     12                                                                                                                                 6 CFG1    CFG0

AB  VDDE2  ADDR   ADDR   ADDR                                                                                                                             VDD    VRC     PLL   XTAL AB
             25     15     14                                                                                                                                    CTL    CFG0

AC  ADDR   ADDR   ADDR   VSS    VDD    DATA  DATA  VDDE2  DATA   DATA  DATA   DATA  VDDE2  DATA   DATA   EMIOS  EMIOS  EMIOS  EMIOS  VDDEH  VDDE5  NC_36  VSS    VDD    VRC33  VDD    AC
      26     27     31                  26    28           30     31     8     10           12     14       2      8     12     21       4                                     SYN

AD  ADDR   ADDR   VSS    VDD    DATA DATA    DATA  DATA   VDD33  GPIO  DATA   DATA  DATA   DATA   EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  CNTXA VDDE5   NC_37  VSS    VDD VDD33 AD
      28     30                               27    29            207    9      11   13     15       3      6     10     15     17     22
                                24     25

AE  ADDR   VSS    VDD    DATA DATA DATA      DATA DATA DATA DATA DATA         OE    BR     BG     EMIOS EMIOS EMIOS EMIOS EMIOS      EMIOS  EMIOS  CNRXA  VDDE5 CLKOUT  VSS    VDD AE
      29                                                                                                                               19     23
                         17     19     21    23    0      2      4     6                          1      5      9      13     16

AF VSS     VDD    DATA   DATA   VDDE2  DATA  DATA  GPIO   DATA   DATA  VDDE2  DATA  DATA   NC_38  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  CNTXB CNRXB   VDDE5  ENG    VSS AF
                   16     18            20    22    206     1      3            5     7              0      4      7      11    14     18     20                        CLK

    1      2      3      4      5      6     7     8      9      10    11     12    13     14     15     16     17     18     19     20     21     22     23     24     25     26

                                                                Figure 33. MPC5553 416 Package

                                                          MPC5553 Microcontroller Data Sheet, Rev. 0

50                                                    Preliminary--Subject to Change Without Notice                                                Freescale Semiconductor
                                                                                                       Mechanicals

    1                    2  3      4      5      6     7     8      9      10     11     12    13

A VSS VSTBY AN37 AN11 VDDA1 AN16 AN1 AN5 VRH AN23 AN27 AN28 AN35

B VDD      VSS AN36 AN39 AN19 AN20 AN0                       AN4     REF   AN22   AN26   AN31 AN32
                                                                    BYPC

C VDD33 VDD VSS AN8 AN17 VSSA1 AN21 AN3 AN7 VRL AN25 AN30 AN33

D   ETPUA  ETPUA            VDD    VSS AN38 AN9 AN10 AN18 AN2              AN6 AN24 AN29 AN34
       30     31

E   ETPUA  ETPUA            VDDEH  VDD
       28     29                1

F   ETPUA  ETPUA            ETPUA  VDDEH
       24     27               26      1

G   ETPUA  ETPUA            ETPUA  ETPUA                                   Version 2.1 13 July 2004
       23     22               25     21

H   ETPUA  ETPUA            ETPUA  ETPUA
       20     19               18     17

J   ETPUA  ETPUA            ETPUA  ETPUA
       16     15               14     13

K   ETPUA  ETPUA            ETPUA  ETPUA                                   VSS VSS VSS VSS
       12     11               10     9

L   ETPUA  ETPUA            ETPUA  ETPUA                                   VSS VSS VSS VSS
       8      7                6      5

M   ETPUA  ETPUA            ETPUA  ETPUA                                   VDDE2 VDDE2 VSS VSS
       4      3                2      1

N BDIP     TEA              ETPUA TCRCLK                                   VDDE2 VDDE2 VSS VSS

                            0      A

P CS3 CS2 CS1 CS0                                                          VDDE2 VDDE2 VSS VSS

R WE3 WE2 WE1 WE0                                                          VDDE2 VDDE2 VSS VSS

T VDDE2 NC_34 RD_WR VDDE2                                                  VDDE2 VSS VDDE2 VDDE2

U   ADDR   NC_35            TA     VDD33                                   VSS VDDE2 VDDE2 VDDE2
      16

V   ADDR   ADDR             TS     ADDR
      18     17                       8

W   ADDR   ADDR             ADDR   ADDR   Note:     NC_X No connects (x = 1 to 38)
      20     19                9     10

Y   ADDR   ADDR             ADDR   VDDE2            NC_36 NC_37 No connect. AC22 & AD23 reserved
      22     21               11

AA  ADDR   ADDR             ADDR   ADDR
      24     23               13     12

AB  VDDE2  ADDR             ADDR   ADDR
             25               15     14

AC  ADDR   ADDR             ADDR   VSS    VDD    DATA  DATA  VDDE2  DATA   DATA   DATA   DATA  VDDE2
      26     27               31                   26    28           30     31     8      10

AD  ADDR   ADDR             VSS    VDD    DATA   DATA  DATA  DATA   VDD33  GPIO   DATA   DATA  DATA
      28     30                             24     25    27    29           207     9      11    13

AE  ADDR   VSS              VDD    DATA   DATA   DATA  DATA  DATA   DATA   DATA   DATA   OE    BR
      29                             17     19     21    23    0      2      4      6

AF VSS     VDD              DATA   DATA   VDDE2  DATA  DATA  GPIO   DATA   DATA   VDDE2  DATA  DATA
                              16     18            20    22   206     1      3             5     7

    1                    2  3      4      5      6     7     8      9      10     11     12    13

                                   Figure 34. MPC5553 416 Package, Left Side

                                   MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor            Preliminary--Subject to Change Without Notice                       51
Mechanicals

               14    15      16     17     18     19   20     21     22     23     24     25     26
             VSSA0  AN15          NC_1   NC_2   NC_3
             VSSA0  AN14   ETRIG  NC_5   NC_6   NC_7   NC_4   GPIO   MDO11  MDO8   VDD VDD33     VSS    A
                              1                                205

                           ETRIG                       NC_8 MDO10 MDO7 MDO4 MDO0 VSS VDDE7 B
                              0

    VDDA0 AN13 NC_9 NC_10 NC_11 NC_12 MDO9 MDO6 MDO3 MDO1 VSS VDDE7 VDD C

    VDDEH           AN12   NC_13 NC_14 NC_15    NC_16  MDO5   MDO2   VDDEH  VSS    VDDE7  TCK    TDI D
        9                                                                8

                                                                            VDDE7 TMS TDO TEST E

                                                                            MSEO0 JCOMP EVTI EVTO F

                                                                            MSEO1 MCKO    GPIO   NC_17 G
                                                                                           204

                                                                            RDY    GPIO   NC_18 NC_19 H
                                                                                    203

                                                                            VDDEH  NC_20  NC_21  NC_22  J
                                                                                6

    VDDE7 VDDE7 VDDE7 VDDE7                                                 NC_23 NC_24 NC_25 NC_26 K

             VSS VSS VSS VDDE7                                              NC_27 NC_28 NC_29 NC_30 L

             VSS VSS VSS VDDE7                                              NC_31 NC_32 NC_33 SINB M

             VSS VSS VSS VDDE7                                              SOUTB PCSB3 PCSB0 PCSB1 N

             VSS VSS VSS VSS                                                PCSA3 PCSB4 SCKB PCSB2 P

             VSS VSS VSS VSS                                                PCSB5 SOUTA SINA SCKA R

    VDDE2 VDDE2 VSS VSS                                                     PCSA1 PCSA0 PCSA2 VPP T

    VDDE2 VDDE2 VSS VSS                                                     PCSA4 TXDA PCSA5 VFLASH U

                                                                            CNTXC  RXDA RSTOUT   RST    V
                                                                                                 CFG

                                                                            RXDB CNRXC TXDB RESET W

                                                                            WKP BOOT VRC         VSS    Y
                                                                            CFG CFG1 VSS         SYN

                                                                            VDDEH PLL     BOOT   EXTAL  AA
                                                                                6 CFG1    CFG0

                                                                            VDD    VRC     PLL   XTAL AB
                                                                                   CTL    CFG0

             DATA   DATA   EMIOS  EMIOS  EMIOS  EMIOS  VDDEH  VDDE5  NC_36  VSS    VDD    VRC33  VDD    AC
               12     14      2      8     12     21       4                                     SYN

             DATA   EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  CNTXA VDDE5   NC_37  VSS    VDD VDD33 AD
               15      3      6     10     15     17     22

             BG     EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  CNRXA  VDDE5 CLKOUT  VSS    VDD AE
                       1      5      9     13     16     19     23

             NC_38  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  CNTXB CNRXB VDDE5    ENG    VSS AF
                       0      4      7     11     14     18     20                        CLK

             14     15     16     17     18     19     20     21     22     23     24     25     26

                                  Figure 35. MPC5553 416 Package, Right Side

                                  MPC5553 Microcontroller Data Sheet, Rev. 0

52                                Preliminary--Subject to Change Without Notice                Freescale Semiconductor
                                                                                                                                              Mechanicals

4.1.2 MPC5553 324 PBGA Pinout

Figure 36 is a pinout for the MPC5553 324 PBGA package.

    1      2       3      4      5      6      7     8     9     10     11     12     13     14     15     16     17     18     19     20     21     22

A VSS VDD VSTBY AN37 AN11 VDDA1 VSSA1 AN1 AN5 VRH VRL AN27 AN28 AN35 VSSA0 AN12 MDO11 MDO10 MDO8 VDD VDD33 VSS A

B VDD33 VSS VDD AN36 AN39               AN19   AN16  AN0   AN4   REF    AN23   AN26   AN31   AN32 VSSA0 AN13      MDO9 MDO7 MDO4 MDO0 VSS VDDE7 B
                                        AN17   AN20              BYPC
                                        AN38   AN9
C   ETPUA  ETPUA   VSS    VDD    AN8                 AN21 AN3 AN7 AN22 AN25 AN30 AN33 VDDA0 AN14                  MDO5 MDO2 MDO1 VSS VDDE7 VDD C
       30     31

D   ETPUA  ETPUA   ETPUA  VSS    VDD                 AN10 AN18 AN2      AN6    AN24   AN29   AN34   VDDEH  AN15   MDO6 MDO3 VSS VDDE7 TCK TDI D
       28     29      26                                                                                9

E   ETPUA  ETPUA   ETPUA  ETPUA                                                                                                 VDDE7 TMS TDO TEST E
       24     27      25     21

F   ETPUA  ETPUA   ETPUA  ETPUA                                                                                                 VDDE7 JCOMP EVTI EVTO F
       23     22      17     18

G   ETPUA  ETPUA   ETPUA  ETPUA                             Version 2.2p 13 July 2004                                         RDY MCKO MSEO0 MSEO1 G
       20     19      14     13
                                                            VSS VSS VSS VSS VSS VDDE7
H   ETPUA  ETPUA   ETPUA  VDDEH                             VSS VSS VSS VSS VSS VSS                                             VDDEH GPIO    GPIO   SINB H
       16     15      10      1                             VSS VSS VSS VSS VSS VSS                                                10 203      204
                                                           VDDE2 VDDE2 VSS VSS VSS VSS
J   ETPUA  ETPUA   ETPUA  ETPUA                                                                                                 SOUTB PCSB3 PCSB0 PCSB1 J
       12     11      6      9

K   ETPUA  ETPUA   ETPUA  ETPUA                                                                                                 PCSA3 PCSB4 SCKB PCSB2 K
       8      7       2      5

L   ETPUA  ETPUA   ETPUA  ETPUA                                                                                                 PCSB5 SOUTA SINA SCKA L
       4      3       0      1

M   BDIP   TCRCLK  CS1    CS0                                                                                                   PCSA1 PCSA0 PCSA2 VPP M
               A

N CS3 CS2 WE1 WE0                                          VSS VSS VDDE2 VSS VSS VSS                                            PCSA4 TXDA PCSA5 VFLASH N

P   ADDR   ADDR    RD_WR VDD33                             VSS VSS VDDE2 VSS VSS VSS                                            CNTXC  RXDA RSTOUT   RST    P
      16     17                                                                                                                                      CFG

R   ADDR   ADDR    VDDE2  TA                                                                                                    WKP    CNRXC  TXDB   RESET R
      18     19                                                                                                                 CFG

T   ADDR   ADDR    ADDR     TS                                                                                                  RXDB   BOOT   VRC    VSS    T
      20     21      12                                                                                                                CFG1   VSS    SYN
                          ADDR      Note:      NC No connect. Reserved (W18 & Y19 are shorted to each other)
    ADDR   ADDR    ADDR     14                                                                                                  VDDEH PLL     BOOT
U     22     23      13                                                                                                             6 CFG1    CFG0   EXTAL  U

V   ADDR   ADDR    ADDR   ADDR                                                                                                  VDD    VRC     PLL   XTAL V
      24     25      15     31                                                                                                         CTL    CFG0

W   ADDR   VDDE2   ADDR   VSS    VDD    VDDE2 VDD33 VDDE2  DATA  DATA   DATA   EMIOS  EMIOS  VDDEH EMIOS   EMIOS  VDDE5  NC     VSS    VDD    VRC33  VDD    W
      26             30                                      11    12     14      2      8                   21                                      SYN
                                                                                             4      12

Y   ADDR   ADDR    VSS    VDD    VDDE2  DATA   DATA  DATA  GPIO  DATA   DATA   EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  CNTXA  VDDE5  NC     VSS VDD VDD33 Y
      28     27                           8      9     10   207    13     15      6     10     15     17     22

AA  ADDR   VSS     VDD    VDDE2  DATA   VDDE2  GPIO  DATA  DATA  VDDE2  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  CNRXA VDDE5 CLKOUT   VSS    VDD AA
      29                           1            206    5     7             3      5      9     13     16     19     23

AB VSS     VDD     VDDE2  DATA   DATA   DATA   DATA  DATA  OE    EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  CNTXB CNRXB VDDE5    ENG    VSS AB
                            0      2      3      4     6            0      1      4      7     11     14     18     20                        CLK

    1      2       3      4      5      6      7     8     9     10     11     12     13     14     15     16     17     18     19     20     21     22

                                                     Figure 36. MPC5553 324 Package

                                                  MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor                        Preliminary--Subject to Change Without Notice                                                                53
Mechanicals

4.1.3 MPC5553 208 MAP BGA Pinout

Figure 37 is a pinout for the MPC5553 208 MAP BGA package.

                                                           NOTE
                  VDDEH10 and VDDEH6 are connected internally on the 208-ball package
                  and are listed as VDDEH6.

    1        2    3      4      5      6      7      8      9      10     11      12    13     14    15    16

A VSS AN9 AN11 VDDA1 VSSA1 AN1 AN5 VRH VRL AN27 VSSA0 AN12 MDO2 MDO0 VDD33 VSS A

B VDD      VSS AN38 AN21 AN0           AN4     REF   AN22   AN25   AN28 VDDA0 AN13 MDO3 MDO1         VSS   VDD B
                                              BYPC

C VSTBY VDD VSS AN17 AN34 AN16 AN3 AN7 AN23 AN32 AN33 AN14 AN15 VSS MSEO0 TCK C

D VDD33 AN39 VDD         VSS AN18 AN2         AN6    AN24   AN30   AN31   AN35   VDDEH  VSS    TMS EVTO TEST D
                                                                                     9

E   ETPUA  ETPUA  AN37   VDD                                                            VDDE7 TDI EVTI MSEO1 E
       30     31

F   ETPUA  ETPUA  ETPUA  AN36                       8 June 2005p                        VDDEH  TDO   MCKO JCOMP F
       28     29     26                                                                     6

G   ETPUA  ETPUA  ETPUA  ETPUA                VSS VSS VSS VSS                           SOUTB PCSB3 SINB PCSB0 G
       24     27     25     21

H   ETPUA  ETPUA  ETPUA  ETPUA                VSS VSS VSS VSS                           PCSA3 PCSB4 PCSB2 PCSB1 H
       23     22     17     18

J   ETPUA  ETPUA  ETPUA  ETPUA                VSS VSS VSS VSS                           PCSB5 TXDA PCSA2 SCKB J
       20     19     14     13

K   ETPUA  ETPUA  ETPUA  VDDEH                VSS VSS VSS VSS                           CNTXC RXDA RSTOUT VPP K
       16     15     7       1

L   ETPUA  ETPUA  ETPUA TCRCLK                                                          TXDB CNRXC   WKP   RESET L
       12     11                                                                                     CFG
                  6      A      Note:       CS0 No connect. R1 reserved for CS0

M   ETPUA  ETPUA  ETPUA  ETPUA                                                          RXDB    PLL  BOOT  VSS  M
       10     9      1      5                                                                  CFG0  CFG1  SYN

N   ETPUA  ETPUA  ETPUA  VSS    VDD    VDD33  EMIOS  EMIOS  VDDEH  EMIOS  EMIOS  VDD33  VSS    VRC    PLL  EXTAL N
       8      4      0                           2     10       4    12     21                 CTL   CFG1

P   ETPUA  ETPUA  VSS    VDD    GPIO   VDDE2  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  CNTXA  VDD    VSS VRC33 XTAL P
       3      2                  207             6      8     16     17     22

R CS0      VSS    VDD    GPIO   EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  CNRXA CNRXB   VDD   VSS   VDD  R
                          206      4      3      9     11     14     19     23                             SYN

T VSS VDD         OE     EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  EMIOS  CNTXB  VDDE5  ENG   VDD   VSS T
                            0      1      5      7     13     15     18     20                 CLK    15    16

    1        2    3      4      5      6      7      8      9      10     11      12    13     14

                                       Figure 37. MPC5553 208 Package

                                      MPC5553 Microcontroller Data Sheet, Rev. 0

54                                 Preliminary--Subject to Change Without Notice               Freescale Semiconductor
                                                                        Mechanicals

4.2 Package Dimensions

4.2.1 MPC5553 416-Pin Package

Figure 38 is a package drawing of the MPC5553 416 pin TEPBGA package.

                         Figure 38. MPC5553 416 TEPBGA Package

                         MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice  55
Mechanicals

4.2.2 MPC5553 324-Pin Package

Figure 39 is a package drawing of the MPC5553 324-pin TEPBGA package.

    Figure 39. MPC5553 324 TEPBGA Package

    MPC5553 Microcontroller Data Sheet, Rev. 0

56  Preliminary--Subject to Change Without Notice                      Freescale Semiconductor
                                                                        Mechanicals

4.2.3 MPC5553 208-Pin Package

Figure 40 is a package drawing of the MPC5553 208-pin MAP BGA package.

                         Figure 40. MPC5553 208 MAP BGA Package

                         MPC5553 Microcontroller Data Sheet, Rev. 0

Freescale Semiconductor  Preliminary--Subject to Change Without Notice  57
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