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PIC32MZ2048EFH064T-250I/MR

器件型号:PIC32MZ2048EFH064T-250I/MR
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Microchip
厂商官网:https://www.microchip.com
标准:
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器件描述

32-bit Microcontrollers - MCU 32 Bit MCU, FPU, 2MB Flash, 512KB RAM, 252MHz, 64Pin, USB-HS, ENET, CAN, SQI

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Microchip
产品种类:
Product Category:
32-bit Microcontrollers - MCU
RoHS:YES
系列:
Series:
PIC32MZxxxxEFH
封装:
Packaging:
Reel
商标:
Brand:
Microchip Technology
产品类型:
Product Type:
32-bit Microcontrollers - MCU
工厂包装数量:
Factory Pack Quantity:
3300
子类别:
Subcategory:
Microcontrollers - MCU
商标名:
Tradename:
MIPS32

PIC32MZ2048EFH064T-250I/MR器件文档内容

                                                  PIC32MZ Embedded Connectivity

                                          with Floating Point Unit (EF) Family

      32-bit MCUs (up to 2 MB Live-Update Flash and 512 KB SRAM) with FPU,

      Audio and Graphics Interfaces, HS USB, Ethernet, and Advanced Analog

Operating Conditions                                                      Advanced Analog Features

•  2.1V to 3.6V, -40ºC to +85ºC, DC to 252 MHz                            •  12-bit ADC module:

•  2.1V to 3.6V, -40ºC to +125ºC, DC to 180 MHz                              -  18 Msps with up to six Sample and Hold (S&H) circuits

Core: 252 MHz (up to 415 DMIPS) M-Class                                         (five dedicated and one shared)

•  16 KB I-Cache, 4 KB D-Cache                                               -  Up to 48 analog inputs

•  FPU for 32-bit and 64-bit floating point math                             -  Can operate during Sleep and Idle modes

•  MMU for optimum embedded OS execution                                     -  Multiple trigger sources

•  microMIPS™ mode for up to 35% smaller code size                           -  Six Digital Comparators and six Digital Filters

                                                                          •  Two comparators with 32 programmable voltage

•  DSP-enhanced core:                                                        references

   -  Four 64-bit accumulators                                            •  Temperature sensor with ±2ºC accuracy

   -  Single-cycle MAC, saturating, and fractional math                   Communication Interfaces

   -  IEEE 754-compliant

•  Code-efficient (C and Assembly) architecture                           •  Two CAN modules (with dedicated DMA channels):

Clock Management                                                             -  2.0B Active with DeviceNet™ addressing support

                                                                          •  Six UART modules (25 Mbps):

•  Programmable PLLs and oscillator clock sources                            -  Supports up to LIN 2.1 and IrDA® protocols

•  Fail-Safe Clock Monitor (FSCM)                                         •  Six 4-wire SPI modules (up to 50 MHz)

•  Independent Watchdog Timers (WDT) and Deadman                          •  SQI configurable as an additional SPI module (50 MHz)

   Timer (DMT)                                                            •  Five I2C modules (up to 1 Mbaud) with SMBus support

•  Fast wake-up and start-up                                              •  Parallel Master Port (PMP)

Power Management                                                          •  Peripheral Pin Select (PPS) to enable function remap

•  Low-power modes (Sleep and Idle)                                       Timers/Output Compare/Input Capture

•  Integrated Power-on Reset (POR) and Brown-out Reset                    •  Nine 16-bit or up to four 32-bit timers/counters

   (BOR)                                                                  •  Nine Output Compare (OC) modules

Memory Interfaces                                                         •  Nine Input Capture (IC) modules

                                                                          •  Real-Time Clock and Calendar (RTCC) module

•  50 MHz External Bus Interface (EBI)                                    Input/Output

•  50 MHz Serial Quad Interface (SQI)

Audio and Graphics Interfaces                                             •  5V-tolerant pins with up to 32 mA source/sink

                                                                          •  Selectable open drain, pull-ups, pull-downs, and slew rate

•  Graphics interfaces: EBI or PMP                                           controls

•  Audio data communication: I2S, LJ, and RJ                              •  External interrupts on all I/O pins

•  Audio control interfaces: SPI and I2C                                  •  PPS to enable function remap

•  Audio master clock: Fractional clock frequencies with USB              Qualification and Class B Support

   synchronization                                                        •  AEC-Q100 REVH (Grade 1 -40ºC to +125ºC)

High-Speed (HS) Communication Interfaces                                 •  Class B Safety Library, IEC 60730 (planned)

(with Dedicated DMA)                                                      •  Back-up internal oscillator

•  USB 2.0-compliant Hi-Speed On-The-Go (OTG) controller                  Debugger Development Support

•  10/100 Mbps Ethernet MAC with MII and RMII interface                   •  In-circuit and in-application programming

Security Features                                                         •  4-wire MIPS® Enhanced JTAG interface

•  Crypto Engine with RNG for data encryption/decryption and              •  Unlimited software and 12 complex breakpoints

   authentication (AES, 3DES, SHA, MD5, and HMAC)                         •  IEEE 1149.2-compatible (JTAG) boundary scan

•  Advanced memory protection:                                            •  Non-intrusive hardware-based instruction trace

   -  Peripheral and memory region access control                         Software and Tools Support

Direct Memory Access (DMA)                                                •  C/C++ compiler with native DSP/fractional and FPU support

•  Eight channels with automatic data size detection                      •  MPLAB® Harmony Integrated Software Framework

•  Programmable Cyclic Redundancy Check (CRC)                             •  TCP/IP, USB, Graphics, and mTouch™ middleware

                                                                          •  MFi, Android™, and Bluetooth® audio frameworks

                                                                          •  RTOS Kernels: Express Logic ThreadX, FreeRTOS™,

                                                                             OPENRTOS®, Micriµm® µC/OS™, and SEGGER embOS®

Packages

      Type           QFN                                   TQFP                               TFBGA(1)            VTLA                        LQFP

      Pin Count        64           64                     100               144         100            144       124                         144

   I/O Pins (up to)    53           53                     78                120         78             120       98                          120

Contact/Lead Pitch   0.50 mm     0.50 mm          0.40 mm        0.50 mm  0.40 mm      0.65 mm   0.50 mm          0.50 mm                     0.50 mm

      Dimensions     9x9x0.9 mm  10x10x1 mm   12x12x1 mm   14x14x1 mm     16x16x1 mm 7x7x1.2 mm  7x7x1.2 mm       9x9x0.9 mm   20x20x1.40 mm

Note  1:  Contact your local Microchip Sales Office for information on the availability of devices in the 100-pin and 144-pin TFBGA packages

 2015-2016 Microchip Technology Inc.                                                                             DS60001320D-page 1
DS60001320D-page 2                     TABLE 1:           PIC32MZ EF FAMILY FEATURES                                                                                                                                                                                                                                                                                                                               PIC32MZ Embedded

                                                                                                                                                              Remappable                         Peripherals                                                                                                        Analog Comparators

                                                 Device   Progra m  Memory (KB)  Data  Memory (KB)  Pins  Packages  Boot Flash  Memory (KB)  Remappable Pins  Timers/  Capture/Compare(1)  UART  SPI/I2S  External  Interrupts(2)  CAN 2.0B  Crypto  RNG  DMA Channels  (Programmable/  Dedicated)  ADC (Channels)                      USB 2.0 HS OTG  I2C  PMP  EBI  SQI  RTCC  Ethernet  I/O Pins  JTAG  Trace

                                       PIC32MZ0512EFE064                                                                                                                                                                           0         N       Y    8/12

                                       PIC32MZ0512EFF064  512                    128                                                                                                                                               2         N       Y    8/16

                                       PIC32MZ0512EFK064                                            64    TQFP,     160                      34               9/9/9                        6     4        5                        2         Y       Y    8/18                                      24              2                   Y               4    Y    N    Y    Y     Y         46        Y     Y

                                       PIC32MZ1024EFE064                                                  QFN                                                                                                                      0         N       Y    8/12                                                                                                                                                     Connectivity

                                       PIC32MZ1024EFF064  1024                   256                                                                                                                                               2         N       Y    8/16

                                       PIC32MZ1024EFK064                                                                                                                                                                           2         Y       Y    8/18

                                       PIC32MZ0512EFE100                                                                                                                                                                           0         N       Y    8/12

                                       PIC32MZ0512EFF100  512                    128                                                                                                                                               2         N       Y    8/16

                                       PIC32MZ0512EFK100                                            100   TQFP      160                      51               9/9/9                        6     6        5                        2         Y       Y    8/18                                      40              2                   Y               5    Y    Y    Y    Y     Y         78        Y     Y

                                       PIC32MZ1024EFE100                                                                                                                                                                           0         N       Y    8/12

                                       PIC32MZ1024EFF100  1024                   256                                                                                                                                               2         N       Y    8/16                                                                                                                                                     with

                                       PIC32MZ1024EFK100                                                                                                                                                                           2         Y       Y    8/18

                                       PIC32MZ0512EFE124                                                                                                                                                                           0         N       Y    8/12

                                       PIC32MZ0512EFF124  512                    128                                                                                                                                               2         N       Y    8/16                                                                                                                                                     Floating

                                       PIC32MZ0512EFK124                                            124   VTLA      160                      53               9/9/9                        6     6        5                        2         Y       Y    8/18                                      48              2                   Y               5    Y    Y    Y    Y     Y         97        Y     Y

                                       PIC32MZ1024EFE124                                                                                                                                                                           0         N       Y    8/12

                                       PIC32MZ1024EFF124  1024                   256                                                                                                                                               2         N       Y    8/16

                                       PIC32MZ1024EFK124                                                                                                                                                                           2         Y       Y    8/18

                                       PIC32MZ0512EFE144                                                                                                                                                                           0         N       Y    8/12                                                                                                                                                     Point Unit (EF) Family

 2015-2016 Microchip Technology Inc.  PIC32MZ0512EFF144  512                    128                                                                                                                                               2         N       Y    8/16

                                       PIC32MZ0512EFK144                                            144   LQFP,     160                      53               9/9/9                        6     6        5                        2         Y       Y    8/18                                      48              2                   Y               5    Y    Y    Y    Y     Y         120       Y     Y

                                       PIC32MZ1024EFE144                                                  TQFP                                                                                                                     0         N       Y    8/12

                                       PIC32MZ1024EFF144  1024                   256                                                                                                                                               2         N       Y    8/16

                                       PIC32MZ1024EFK144                                                                                                                                                                           2         Y       Y    8/18

                                       Note  1:          Eight out of nine timers are remappable.

                                             2:          Four out of five external interrupts are remappable.

                                             3:          This device is available with a 252 MHz speed rating.
 2015-2016 Microchip Technology Inc.  TABLE 1:          PIC32MZ EF FAMILY FEATURES                                                                              (CONTINUED)                                                                                                                                                                                                                                          PIC32MZ Embedded

                                                                                                                                                                 Remappable Peripherals                                                                                                                                Analog Comparators

                                                 Device      Progra m  Memory (KB)  Data  Memory (KB)  Pins  Packages  Boot Flash  Memory (KB)  Remappable Pins  Timers/  Capture/Compare(1)  UART  SPI/I2S  External  Interrupts(2)  CAN 2.0B  Crypto  RNG  DMA Channels  (Programmable/  Dedicated)  ADC (Channels)                      USB 2.0 HS OTG  I2C  PMP  EBI  SQI  RTCC  Ethernet  I/O Pins  JTAG  Trace

                                       PIC32MZ1024EFG064                                                                                                                                                                              0         N       Y    8/12

                                       PIC32MZ1024EFH064     1024                                                                                                                                                                     2         N       Y    8/16

                                       PIC32MZ1024EFM064                            512                64    TQFP,     160                      34               9/9/9                        6     4        5                        2         Y       Y    8/18                                      24              2                   Y               4    Y    N    Y    Y     Y         46        Y     Y

                                       PIC32MZ2048EFG064                                                     QFN                                                                                                                      0         N       Y    8/12

                                       PIC32MZ2048EFH064(3)  2048                                                                                                                                                                     2         N       Y    8/16                                                                                                                                                     Connectivity

                                       PIC32MZ2048EFM064                                                                                                                                                                              2         Y       Y    8/18

                                       PIC32MZ1024EFG100                                                                                                                                                                              0         N       Y    8/12

                                       PIC32MZ1024EFH100     1024                                                                                                                                                                     2         N       Y    8/16

                                       PIC32MZ1024EFM100                            512                100   TQFP      160                      51               9/9/9                        6     6        5                        2         Y       Y    8/18                                      40              2                   Y               5    Y    Y    Y    Y     Y         78        Y     Y

                                       PIC32MZ2048EFG100                                                                                                                                                                              0         N       Y    8/12

                                       PIC32MZ2048EFH100(3)  2048                                                                                                                                                                     2         N       Y    8/16

                                       PIC32MZ2048EFM100                                                                                                                                                                              2         Y       Y    8/18                                                                                                                                                     with

                                       PIC32MZ1024EFG124                                                                                                                                                                              0         N       Y    8/12

                                       PIC32MZ1024EFH124     1024                                                                                                                                                                     2         N       Y    8/16

                                       PIC32MZ1024EFM124                            512                124   VTLA      160                      53               9/9/9                        6     6        5                        2         Y       Y    8/18                                      48              2                   Y               5    Y    Y    Y    Y     Y         97        Y     Y      Floating

                                       PIC32MZ2048EFG124                                                                                                                                                                              0         N       Y    8/12

                                       PIC32MZ2048EFH124     2048                                                                                                                                                                     2         N       Y    8/16

                                       PIC32MZ2048EFM124                                                                                                                                                                              2         Y       Y    8/18

                                       PIC32MZ1024EFG144                                                                                                                                                                              0         N       Y    8/12

                                       PIC32MZ1024EFH144     1024                                                                                                                                                                     2         N       Y    8/16                                                                                                                                                     Point

                                       PIC32MZ1024EFM144                            512                144   LQFP,     160                      53               9/9/9                        6     6        5                        2         Y       Y    8/18                                      48              2                   Y               5    Y    Y    Y    Y     Y         120       Y     Y

                                       PIC32MZ2048EFG144                                                     TQFP                                                                                                                     0         N       Y    8/12

                                       PIC32MZ2048EFH144(3)  2048                                                                                                                                                                     2         N       Y    8/16                                                                                                                                                     Unit (EF) Family

                                       PIC32MZ2048EFM144                                                                                                                                                                              2         Y       Y    8/18

DS60001320D-page 3                     Note  1:          Eight out of nine timers are remappable.

                                             2:          Four out of five external interrupts are remappable.

                                             3:          This device is available with a 252 MHz speed rating.
PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

Device Pin Tables

TABLE 2:     PIN NAMES FOR 64-PIN DEVICES

64-PIN QFN(4) AND TQFP (TOP VIEW)

PIC32MZ0512EF(E/F/K)064

PIC32MZ1024EF(G/H/M)064

PIC32MZ1024EF(E/F/K)064

PIC32MZ2048EF(G/H/M)064

                                             64               1              64              1

                                                 QFN(4)                          TQFP

Pin #                       Full Pin Name        Pin #                       Full Pin Name

1      AN17/ETXEN/RPE5/PMD5/RE5                  33      VBUS

2      AN16/ETXD0/PMD6/RE6                       34      VUSB3V3

3      AN15/ETXD1/PMD7/RE7                       35      VSS

4      AN14/C1IND/RPG6/SCK2/PMA5/RG6             36      D-

5      AN13/C1INC/RPG7/SDA4/PMA4/RG7             37      D+

6      AN12/C2IND/RPG8/SCL4/PMA3/RG8             38      RPF3/USBID/RF3

7      VSS                                       39      VDD

8      VDD                                       40      VSS

9      MCLR                                      41      RPF4/SDA5/PMA9/RF4

10     AN11/C2INC/RPG9/PMA2/RG9                  42      RPF5/SCL5/PMA8/RF5

11     AN45/C1INA/RPB5/RB5                       43      AERXD0/ETXD2/RPD9/SDA1/PMCS2/PMA15/RD9

12     AN4/C1INB/RB4                             44      ECOL/RPD10/SCL1/SCK4/RD10

13     AN3/C2INA/RPB3/RB3                        45      AERXCLK/AEREFCLK/ECRS/RPD11/PMCS1/PMA14/RD11

14     AN2/C2INB/RPB2/RB2                        46      AERXD1/ETXD3/RPD0/RTCC/INT0/RD0

15     PGEC1/VREF-/CVREF-/AN1/RPB1/RB1           47      SOSCI/RPC13/RC13

16     PGED1/VREF+/CVREF+/AN0/RPB0/PMA6/RB0      48      SOSCO/RPC14/T1CK/RC14

17     PGEC2/AN46/RPB6/RB6                       49      EMDIO/AEMDIO/RPD1/SCK1/RD1

18     PGED2/AN47/RPB7/RB7                       50      ETXERR/AETXEN/RPD2/SDA3/RD2

19     AVDD                                      51      AERXERR/ETXCLK/RPD3/SCL3/RD3

20     AVss                                      52      SQICS0/RPD4/PMWR/RD4

21     AN48/RPB8/PMA10/RB8                       53      SQICS1/RPD5/PMRD/RD5

22     AN49/RPB9/PMA7/RB9                        54      VDD

23     TMS/CVREFOUT/AN5/RPB10/PMA13/RB10         55      VSS

24     TDO/AN6/PMA12/RB11                        56      ERXD3/AETXD1/RPF0/RF0

25     VSS                                       57      TRCLK/SQICLK/ERXD2/AETXD0/RPF1/RF1

26     VDD                                       58      TRD0/SQID0/ERXD1/PMD0/RE0

27     TCK/AN7/PMA11/RB12                        59      VSS

28     TDI/AN8/RB13                              60      VDD

29     AN9/RPB14/SCK3/PMA1/RB14                  61      TRD1/SQID1/ERXD0/PMD1/RE1

30     AN10/EMDC/AEMDC/RPB15/OCFB/PMA0/RB15      62      TRD2/SQID2/ERXDV/ECRSDV/AECRSDV/PMD2/RE2

31     OSC1/CLKI/RC12                            63      TRD3/SQID3/ERXCLK/EREFCLK/RPE3/PMD3/RE3

32     OSC2/CLKO/RC15                            64      AN18/ERXERR/PMD4/RE4

Note   1:   The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.4 “Peripheral Pin

            Select (PPS)” for restrictions.

       2:   Every I/O port pin (RBx-RGx) can be used as a change notification pin (CNBx-CNGx). See Section 12.0 “I/O Ports” for more information.

       3:   Shaded pins are 5V tolerant.

       4:   The metal plane at the bottom of the device is not connected to any pins and is recommended to be connected to VSS externally.

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TABLE 3:     PIN NAMES FOR 100-PIN DEVICES

100-PIN TQFP (TOP VIEW)

             PIC32MZ0512EF(E/F/K)100

             PIC32MZ1024EF(G/H/M)100

             PIC32MZ1024EF(E/F/K)100

             PIC32MZ2048EF(G/H/M)100

                                                             100

                                                                                    1

Pin #                      Full Pin Name         Pin #                         Full Pin Name

1      AN23/AERXERR/RG15                         36     VSS

2      EBIA5/AN34/PMA5/RA5                       37     VDD

3      EBID5/AN17/RPE5/PMD5/RE5                  38     TCK/EBIA19/AN29/RA1

4      EBID6/AN16/PMD6/RE6                       39     TDI/EBIA18/AN30/RPF13/SCK5/RF13

5      EBID7/AN15/PMD7/RE7                       40     TDO/EBIA17/AN31/RPF12/RF12

6      EBIA6/AN22/RPC1/PMA6/RC1                  41     EBIA11/AN7/ERXD0/AECRS/PMA11/RB12

7      EBIA12/AN21/RPC2/PMA12/RC2                42     AN8/ERXD1/AECOL/RB13

8      EBIWE/AN20/RPC3/PMWR/RC3                  43     EBIA1/AN9/ERXD2/AETXD3/RPB14/SCK3/PMA1/RB14

9      EBIOE/AN19/RPC4/PMRD/RC4                  44     EBIA0/AN10/ERXD3/AETXD2/RPB15/OCFB/PMA0/RB15

10     AN14/C1IND/ECOL/RPG6/SCK2/RG6             45     VSS

11     EBIA4/AN13/C1INC/ECRS/RPG7/SDA4/PMA4/RG7  46     VDD

       EBIA3/AN12/C2IND/ERXDV/ECRSDV/AERXDV/

12     AECRSDV/RPG8/SCL4/PMA3/RG8                47     AN32/AETXD0/RPD14/RD14

13     VSS                                       48     AN33/AETXD1/RPD15/SCK6/RD15

14     VDD                                       49     OSC1/CLKI/RC12

15     MCLR                                      50     OSC2/CLKO/RC15

       EBIA2/AN11/C2INC/ERXCLK/EREFCLK/AERXCLK/

16     AEREFCLK/RPG9/PMA2/RG9                    51     VBUS

17     TMS/EBIA16/AN24/RA0                       52     VUSB3V3

18     AN25/AERXD0/RPE8/RE8                      53     VSS

19     AN26/AERXD1/RPE9/RE9                      54     D-

20     AN45/C1INA/RPB5/RB5                       55     D+

21     AN4/C1INB/RB4                             56     RPF3/USBID/RF3

22     AN3/C2INA/RPB3/RB3                        57     EBIRDY3/RPF2/SDA3/RF2

23     AN2/C2INB/RPB2/RB2                        58     EBIRDY2/RPF8/SCL3/RF8

24     PGEC1/AN1/RPB1/RB1                        59     EBICS0/SCL2/RA2

25     PGED1/AN0/RPB0/RB0                        60     EBIRDY1/SDA2/RA3

26     PGEC2/AN46/RPB6/RB6                       61     EBIA14/PMCS1/PMA14/RA4

27     PGED2/AN47/RPB7/RB7                       62     VDD

28     VREF-/CVREF-/AN27/AERXD2/RA9              63     VSS

29     VREF+/CVREF+/AN28/AERXD3/RA10             64     EBIA9/RPF4/SDA5/PMA9/RF4

30     AVDD                                      65     EBIA8/RPF5/SCL5/PMA8/RF5

31     AVSS                                      66     AETXCLK/RPA14/SCL1/RA14

32     EBIA10/AN48/RPB8/PMA10/RB8                67     AETXEN/RPA15/SDA1/RA15

33     EBIA7/AN49/RPB9/PMA7/RB9                  68     EBIA15/RPD9/PMCS2/PMA15/RD9

34     EBIA13/CVREFOUT/AN5/RPB10/PMA13/RB10      69     RPD10/SCK4/RD10

35     AN6/ERXERR/AETXERR/RB11                   70     EMDC/AEMDC/RPD11/RD11

Note   1:    The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.4 “Peripheral  Pin

             Select (PPS)” for restrictions.

       2:    Every I/O port pin (RAx-RGx) can be used as a change notification pin (CNAx-CNGx). See Section 12.0 “I/O Ports” for more

             information.

       3:    Shaded pins are 5V tolerant.

 2015-2016 Microchip Technology Inc.                                                         DS60001320D-page 5
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TABLE 3:    PIN NAMES FOR 100-PIN DEVICES (CONTINUED)

100-PIN TQFP (TOP VIEW)

            PIC32MZ0512EF(E/F/K)100

            PIC32MZ1024EF(G/H/M)100

            PIC32MZ1024EF(E/F/K)100

            PIC32MZ2048EF(G/H/M)100

                                                                                    100

                                                                                                    1

Pin #                     Full Pin Name                             Pin #                           Full Pin Name

71     EMDIO/AEMDIO/RPD0/RTCC/INT0/RD0                              86         EBID10/ETXD0/RPF1/PMD10/RF1

72     SOSCI/RPC13/RC13                                             87         EBID9/ETXERR/RPG1/PMD9/RG1

73     SOSCO/RPC14/T1CK/RC14                                        88         EBID8/RPG0/PMD8/RG0

74     VDD                                                          89         TRCLK/SQICLK/RA6

75     VSS                                                          90         TRD3/SQID3/RA7

76     RPD1/SCK1/RD1                                                91         EBID0/PMD0/RE0

77     EBID14/ETXEN/RPD2/PMD14/RD2                                  92         VSS

78     EBID15/ETXCLK/RPD3/PMD15/RD3                                 93         VDD

79     EBID12/ETXD2/RPD12/PMD12/RD12                                94         EBID1/PMD1/RE1

80     EBID13/ETXD3/PMD13/RD13                                      95         TRD2/SQID2/RG14

81     SQICS0/RPD4/RD4                                              96         TRD1/SQID1/RG12

82     SQICS1/RPD5/RD5                                              97         TRD0/SQID0/RG13

83     VDD                                                          98         EBID2/PMD2/RE2

84     VSS                                                          99         EBID3/RPE3/PMD3/RE3

85     EBID11/ETXD1/RPF0/PMD11/RF0                                  100        EBID4/AN18/PMD4/RE4

Note   1:   The RPn pins can be used by remappable    peripherals.  See Table  1 for the available peripherals and Section  12.4 “Peripheral  Pin

            Select (PPS)” for restrictions.

       2:   Every I/O port pin (RAx-RGx) can be used  as a change notification pin (CNAx-CNGx). See Section 12.0 “I/O       Ports” for more

            information.

       3:   Shaded pins are 5V tolerant.

DS60001320D-page 6                                                                                   2015-2016 Microchip Technology Inc.
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TABLE 4:         PIN NAMES FOR 124-PIN DEVICES

      124-PIN VTLA (BOTTOM VIEW)                                                                  A34

                                                A17                                 B29

                                                                           B13

                 PIC32MZ0512EF(E/F/K)124                                   B1                B41

                 PIC32MZ1024EF(G/H/M)124                                        B56                          A51

                 PIC32MZ1024EF(E/F/K)124

                 PIC32MZ2048EF(G/H/M)124             A1

                                                Polarity Indicator               A68

Package                     Full Pin Name            Package                                  Full Pin Name

Pin #                                                               Pin #

A1         No Connect                                               A35    VBUS

A2         AN23/RG15                                                A36    VUSB3V3

A3         EBID5/AN17/RPE5/PMD5/RE5                                 A37    D-

A4         EBID7/AN15/PMD7/RE7                                      A38    RPF3/USBID/RF3

A5         AN35/ETXD0/RJ8                                           A39    EBIRDY2/RPF8/SCL3/RF8

A6         EBIA12/AN21/RPC2/PMA12/RC2                               A40    ERXD3/RH9

A7         EBIOE/AN19/RPC4/PMRD/RC4                                 A41    EBICS0/SCL2/RA2

A8         EBIA4/AN13/C1INC/RPG7/SDA4/PMA4/RG7                      A42    EBIA14/PMCS1/PMA14/RA4

A9         VSS                                                      A43    VSS

A10        MCLR                                                     A44    EBIA8/RPF5/SCL5/PMA8/RF5

A11        TMS/EBIA16/AN24/RA0                                      A45    RPA15/SDA1/RA15

A12        AN26/RPE9/RE9                                            A46    RPD10/SCK4/RD10

A13        AN4/C1INB/RB4                                            A47    ECRS/RH12

A14        AN3/C2INA/RPB3/RB3                                       A48    RPD0/RTCC/INT0/RD0

A15        VDD                                                      A49    SOSCO/RPC14/T1CK/RC14

A16        AN2/C2INB/RPB2/RB2                                       A50    VDD

A17        PGEC1/AN1/RPB1/RB1                                       A51    VSS

A18        PGED1/AN0/RPB0/RB0                                       A52    RPD1/SCK1/RD1

A19        PGED2/AN47/RPB7/RB7                                      A53    EBID15/RPD3/PMD15/RD3

A20        VREF+/CVREF+/AN28/RA10                                   A54    EBID13/PMD13/RD13

A21        AVSS                                                     A55    EMDIO/RJ1

A22        AN39/ETXD3/RH1                                           A56    SQICS0/RPD4/RD4

A23        EBIA7/AN49/RPB9/PMA7/RB9                                 A57    ETXEN/RPD6/RD6

A24        AN6/RB11                                                 A58    VDD

A25        VDD                                                      A59    EBID11/RPF0/PMD11/RF0

A26        TDI/EBIA18/AN30/RPF13/SCK5/RF13                          A60    EBID9/RPG1/PMD9/RG1

A27        EBIA11/AN7/PMA11/RB12                                    A61    TRCLK/SQICLK/RA6

A28        EBIA1/AN9/RPB14/SCK3/PMA1/RB14                           A62    RJ4

A29        VSS                                                      A63    VSS

A30        AN40/ERXERR/RH4                                          A64    EBID1/PMD1/RE1

A31        AN42/ERXD2/RH6                                           A65    TRD1/SQID1/RG12

A32        AN33/RPD15/SCK6/RD15                                     A66    EBID2/SQID2/PMD2/RE2

A33        OSC2/CLKO/RC15                                           A67    EBID4/AN18/PMD4/RE4

A34        No Connect                                               A68    No Connect

Note   1:  The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.4 “Peripheral Pin

           Select (PPS)” for restrictions.

       2:  Every I/O port pin (RAx-RJx) can be used as a change notification pin (CNAx-CNJx). See Section 12.0 “I/O Ports” for more information.

       3:  Shaded pins are 5V tolerant.

       4:  The metal plane at the bottom of the device is not connected to any pins and is recommended to be connected to VSS externally.

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PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

TABLE 4:         PIN NAMES FOR 124-PIN DEVICES (CONTINUED)

      124-PIN VTLA (BOTTOM VIEW)                                                                   A34

                                                 A17                             B29

                                                                            B13

                PIC32MZ0512EF(E/F/K)124                                     B1                B41

                PIC32MZ1024EF(G/H/M)124                                          B56                         A51

                PIC32MZ1024EF(E/F/K)124

                PIC32MZ2048EF(G/H/M)124               A1

                                                 Polarity Indicator              A68

Package                    Full Pin Name              Package                                 Full Pin Name

Pin #                                                                Pin #

B1         EBIA5/AN34/PMA5/RA5                                       B29    VSS

B2         EBID6/AN16/PMD6/RE6                                       B30    D+

B3         EBIA6/AN22/RPC1/PMA6/RC1                                  B31    RPF2/SDA3/RF2

B4         AN36/ETXD1/RJ9                                            B32    ERXD0/RH8

B5         EBIWE/AN20/RPC3/PMWR/RC3                                  B33    ECOL/RH10

B6         AN14/C1IND/RPG6/SCK2/RG6                                  B34    EBIRDY1/SDA2/RA3

B7         EBIA3/AN12/C2IND/RPG8/SCL4/PMA3/RG8                       B35    VDD

B8         VDD                                                       B36    EBIA9/RPF4/SDA5/PMA9/RF4

B9         EBIA2/AN11/C2INC/RPG9/PMA2/RG9                            B37    RPA14/SCL1/RA14

B10        AN25/RPE8/RE8                                             B38    EBIA15/RPD9/PMCS2/PMA15/RD9

B11        AN45/C1INA/RPB5/RB5                                       B39    EMDC/RPD11/RD11

B12        AN37/ERXCLK/EREFCLK/RJ11                                  B40    ERXDV/ECRSDV/RH13

B13        VSS                                                       B41    SOSCI/RPC13/RC13

B14        PGEC2/AN46/RPB6/RB6                                       B42    EBID14/RPD2/PMD14/RD2

B15        VREF-/CVREF-/AN27/RA9                                     B43    EBID12/RPD12/PMD12/RD12

B16        AVDD                                                      B44    ETXERR/RJ0

B17        AN38/ETXD2/RH0                                            B45    EBIRDY3/RJ2

B18        EBIA10/AN48/RPB8/PMA10/RB8                                B46    SQICS1/RPD5/RD5

B19        EBIA13/CVREFOUT/AN5/RPB10/PMA13/RB10                      B47    ETXCLK/RPD7/RD7

B20        VSS                                                       B48    VSS

B21        TCK/EBIA19/AN29/RA1                                       B49    EBID10/RPF1/PMD10/RF1

B22        TDO/EBIA17/AN31/RPF12/RF12                                B50    EBID8/RPG0/PMD8/RG0

B23        AN8/RB13                                                  B51    TRD3/SQID3/RA7

B24        EBIA0/AN10/RPB15/OCFB/PMA0/RB15                           B52    EBID0/PMD0/RE0

B25        VDD                                                       B53    VDD

B26        AN41/ERXD1/RH5                                            B54    TRD2/SQID2/RG14

B27        AN32/AETXD0/RPD14/RD14                                    B55    TRD0/SQID0/RG13

B28        OSC1/CLKI/RC12                                            B56    EBID3/RPE3/PMD3/RE3

Note   1:  The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.4 “Peripheral Pin

           Select (PPS)” for restrictions.

       2:  Every I/O port pin (RAx-RJx) can be used as a change notification pin (CNAx-CNJx). See Section 12.0 “I/O Ports” for more information.

       3:  Shaded pins are 5V tolerant.

       4:  The metal plane at the bottom of the device is not connected to any pins and is recommended to be connected to VSS externally.

DS60001320D-page 8                                                                       2015-2016 Microchip Technology Inc.
PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

TABLE 5:           PIN NAMES FOR 144-PIN DEVICES

144-PIN LQFP AND TQFP (TOP VIEW)

                  PIC32MZ0512EF(E/F/K)144

                  PIC32MZ1024EF(G/H/M)144

                  PIC32MZ1024EF(E/F/K)144

                  PIC32MZ2048EF(G/H/M)144

                                                                          144

                                                                                                        1

Pin                              Full Pin Name                                      Pin                       Full Pin Name

Number                                                                           Number

      1      AN23/RG15                                                              37       PGEC2/AN46/RPB6/RB6

      2      EBIA5/AN34/PMA5/RA5                                                    38       PGED2/AN47/RPB7/RB7

      3      EBID5/AN17/RPE5/PMD5/RE5                                               39       VREF-/CVREF-/AN27/RA9

      4      EBID6/AN16/PMD6/RE6                                                    40       VREF+/CVREF+/AN28/RA10

      5      EBID7/AN15/PMD7/RE7                                                    41       AVDD

      6      EBIA6/AN22/RPC1/PMA6/RC1                                               42       AVSS

      7      AN35/ETXD0/RJ8                                                         43       AN38/ETXD2/RH0

      8      AN36/ETXD1/RJ9                                                         44       AN39/ETXD3/RH1

      9      EBIBS0/RJ12                                                            45       EBIRP/RH2

10           EBIBS1/RJ10                                                            46       RH3

11           EBIA12/AN21/RPC2/PMA12/RC2                                             47       EBIA10/AN48/RPB8/PMA10/RB8

12           EBIWE/AN20/RPC3/PMWR/RC3                                               48       EBIA7/AN49/RPB9/PMA7/RB9

13           EBIOE/AN19/RPC4/PMRD/RC4                                               49       CVREFOUT/AN5/RPB10/RB10

14           AN14/C1IND/RPG6/SCK2/RG6                                               50       AN6/RB11

15           AN13/C1INC/RPG7/SDA4/RG7                                               51       EBIA1/PMA1/RK1

16           AN12/C2IND/RPG8/SCL4/RG8                                               52       EBIA3/PMA3/RK2

17           VSS                                                                    53       EBIA17/RK3

18           VDD                                                                    54       VSS

19           EBIA16/RK0                                                             55       VDD

20           MCLR                                                                   56       TCK/AN29/RA1

21           EBIA2/AN11/C2INC/RPG9/PMA2/RG9                                         57       TDI/AN30/RPF13/SCK5/RF13

22           TMS/AN24/RA0                                                           58       TDO/AN31/RPF12/RF12

23           AN25/RPE8/RE8                                                          59       AN7/RB12

24           AN26/RPE9/RE9                                                          60       AN8/RB13

25           AN45/C1INA/RPB5/RB5                                                    61       AN9/RPB14/SCK3/RB14

26           AN4/C1INB/RB4                                                          62       AN10/RPB15/OCFB/RB15

27           AN37/ERXCLK/EREFCLK/RJ11                                               63       VSS

28           EBIA13/PMA13/RJ13                                                      64       VDD

29           EBIA11/PMA11/RJ14                                                      65       AN40/ERXERR/RH4

30           EBIA0/PMA0/RJ15                                                        66       AN41/ERXD1/RH5

31           AN3/C2INA/RPB3/RB3                                                     67       AN42/ERXD2/RH6

32           VSS                                                                    68       EBIA4/PMA4/RH7

33           VDD                                                                    69       AN32/RPD14/RD14

34           AN2/C2INB/RPB2/RB2                                                     70       AN33/RPD15/SCK6/RD15

35           PGEC1/AN1/RPB1/RB1                                                     71       OSC1/CLKI/RC12

36           PGED1/AN0/RPB0/RB0                                                     72       OSC2/CLKO/RC15

Note     1:  The RPn pins can be used by remappable    peripherals.  See  Table  1  for the  available peripherals and Section 12.4  “Peripheral  Pin

             Select (PPS)” for restrictions.

         2:  Every I/O port pin (RAx-RKx) can be used  as a change   notification pin (CNAx-CNKx). See Section 12.0 “I/O Ports” for more

             information.

         3:  Shaded pins are 5V tolerant.

 2015-2016 Microchip Technology Inc.                                                                                    DS60001320D-page              9
PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

TABLE 5:           PIN NAMES FOR 144-PIN DEVICES (CONTINUED)

144-PIN LQFP AND TQFP (TOP VIEW)

                PIC32MZ0512EF(E/F/K)144

                PIC32MZ1024EF(G/H/M)144

                PIC32MZ1024EF(E/F/K)144

                PIC32MZ2048EF(G/H/M)144

                                                                     144

                                                                                         1

Pin                         Full Pin Name                                   Pin                        Full Pin Name

Number                                                                      Number

73        VBUS                                                              109     RPD1/SCK1/RD1

74        VUSB3V3                                                           110     EBID14/RPD2/PMD14/RD2

75        VSS                                                               111     EBID15/RPD3/PMD15/RD3

76        D-                                                                112     EBID12/RPD12/PMD12/RD12

77        D+                                                                113     EBID13/PMD13/RD13

78        RPF3/USBID/RF3                                                    114     ETXERR/RJ0

79        SDA3/RPF2/RF2                                                     115     EMDIO/RJ1

80        SCL3/RPF8/RF8                                                     116     EBIRDY3/RJ2

81        ERXD0/RH8                                                         117     EBIA22/RJ3

82        ERXD3/RH9                                                         118     SQICS0/RPD4/RD4

83        ECOL/RH10                                                         119     SQICS1/RPD5/RD5

84        EBIRDY2/RH11                                                      120     ETXEN/RPD6/RD6

85        SCL2/RA2                                                          121     ETXCLK/RPD7/RD7

86        EBIRDY1/SDA2/RA3                                                  122     VDD

87        EBIA14/PMCS1/PMA14/RA4                                            123     VSS

88        VDD                                                               124     EBID11/RPF0/PMD11/RF0

89        VSS                                                               125     EBID10/RPF1/PMD10/RF1

90        EBIA9/RPF4/SDA5/PMA9/RF4                                          126     EBIA21/RK7

91        EBIA8/RPF5/SCL5/PMA8/RF5                                          127     EBID9/RPG1/PMD9/RG1

92        EBIA18/RK4                                                        128     EBID8/RPG0/PMD8/RG0

93        EBIA19/RK5                                                        129     TRCLK/SQICLK/RA6

94        EBIA20/RK6                                                        130     TRD3/SQID3/RA7

95        RPA14/SCL1/RA14                                                   131     EBICS0/RJ4

96        RPA15/SDA1/RA15                                                   132     EBICS1/RJ5

97        EBIA15/RPD9/PMCS2/PMA15/RD9                                       133     EBICS2/RJ6

98        RPD10/SCK4/RD10                                                   134     EBICS3/RJ7

99        EMDC/RPD11/RD11                                                   135     EBID0/PMD0/RE0

100       ECRS/RH12                                                         136     VSS

101       ERXDV/ECRSDV/RH13                                                 137     VDD

102       RH14                                                              138     EBID1/PMD1/RE1

103       EBIA23/RH15                                                       139     TRD2/SQID2/RG14

104       RPD0/RTCC/INT0/RD0                                                140     TRD1/SQID1/RG12

105       SOSCI/RPC13/RC13                                                  141     TRD0/SQID0/RG13

106       SOSCO/RPC14/T1CK/RC14                                             142     EBID2/PMD2/RE2

107       VDD                                                               143     EBID3/RPE3/PMD3/RE3

108       VSS                                                               144     EBID4/AN18/PMD4/RE4

Note  1:  The RPn pins can be used by remappable peripherals.   See  Table  1 for the available peripherals and Section 12.4 “Peripheral  Pin

          Select (PPS)” for restrictions.

      2:  Every I/O port pin (RAx-RKx) can be used as a change  notification pin (CNAx-CNKx). See Section 12.0 “I/O Ports” for more

          information.

      3:  Shaded pins are 5V tolerant.

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PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

Table of Contents

1.0   Device Overview ........................................................................................................................................................................ 15

2.0   Guidelines for Getting Started with 32-bit Microcontrollers ........................................................................................................ 37

3.0   CPU............................................................................................................................................................................................ 43

4.0   Memory Organization ................................................................................................................................................................. 61

5.0   Flash Program Memory.............................................................................................................................................................. 99

6.0   Resets ...................................................................................................................................................................................... 109

7.0   CPU Exceptions and Interrupt Controller ................................................................................................................................. 115

8.0   Oscillator Configuration ............................................................................................................................................................ 153

9.0   Prefetch Module ....................................................................................................................................................................... 169

10.0  Direct Memory Access (DMA) Controller ................................................................................................................................. 173

11.0  Hi-Speed USB with On-The-Go (OTG) .................................................................................................................................... 197

12.0  I/O Ports ................................................................................................................................................................................... 247

13.0  Timer1 ...................................................................................................................................................................................... 283

14.0  Timer2/3, Timer4/5, Timer6/7, and Timer8/9............................................................................................................................ 287

15.0  Deadman Timer (DMT) ............................................................................................................................................................ 293

16.0  Watchdog Timer (WDT) ........................................................................................................................................................... 301

17.0  Input Capture............................................................................................................................................................................ 305

18.0  Output Compare....................................................................................................................................................................... 309

19.0  Serial Peripheral Interface (SPI) and Inter-IC Sound (I2S)....................................................................................................... 315

20.0  Serial Quad Interface (SQI)...................................................................................................................................................... 325

21.0  Inter-Integrated Circuit (I2C) ..................................................................................................................................................... 353

22.0  Universal Asynchronous Receiver Transmitter (UART) ........................................................................................................... 361

23.0  Parallel Master Port (PMP)....................................................................................................................................................... 369

24.0  External Bus Interface (EBI)..................................................................................................................................................... 383

25.0  Real-Time Clock and Calendar (RTCC)................................................................................................................................... 391

26.0  Crypto Engine........................................................................................................................................................................... 401

27.0  Random Number Generator (RNG) ......................................................................................................................................... 421

28.0  12-bit High-Speed Successive Approximation Register (SAR) Analog-to-Digital Converter (ADC)......................................... 427

29.0  Controller Area Network (CAN) ................................................................................................................................................ 485

30.0  Ethernet Controller ................................................................................................................................................................... 523

31.0  Comparator .............................................................................................................................................................................. 567

32.0  Comparator Voltage Reference (CVREF) ................................................................................................................................. 571

33.0  Power-Saving Features ........................................................................................................................................................... 575

34.0  Special Features ...................................................................................................................................................................... 581

35.0  Instruction Set .......................................................................................................................................................................... 605

36.0  Development Support............................................................................................................................................................... 607

37.0  Electrical Characteristics .......................................................................................................................................................... 611

38.0  Extended Temperature Electrical Characteristics .................................................................................................................... 663

39.0  252 MHz Electrical Characteristics........................................................................................................................................... 669

40.0  AC and DC Characteristics Graphs.......................................................................................................................................... 675

41.0  Packaging Information.............................................................................................................................................................. 677

The Microchip Web Site ..................................................................................................................................................................... 733

Customer Change Notification Service .............................................................................................................................................. 733

Customer Support .............................................................................................................................................................................. 733

Product Identification System ............................................................................................................................................................ 734

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PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

                              TO OUR VALUED CUSTOMERS

It is our intention to provide our valued customers with the best documentation possible to ensure successful use of your Microchip

products. To this end, we will continue to improve our publications to better suit your needs. Our publications will be refined and

enhanced as new volumes and updates are introduced.

If you have any questions or comments regarding this publication, please contact the Marketing Communications Department via

E-mail at docerrors@microchip.com. We welcome your feedback.

Most Current Data Sheet

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   http://www.microchip.com

You can determine the version of a data sheet by examining its literature number found on the bottom outside corner of any page.

The last character of the literature number is the version number, (e.g., DS30000000A is version A of document DS30000000).

Errata

An errata sheet, describing minor operational differences from the data sheet and recommended workarounds, may exist for current

devices. As device/documentation issues become known to us, we will publish an errata sheet. The errata will specify the revision

of silicon and revision of document to which it applies.

To determine if an errata sheet exists for a particular device, please check with one of the following:

•  Microchip’s Worldwide Web site; http://www.microchip.com

•  Your local Microchip sales office (see last page)

When contacting a sales office, please specify which device, revision of silicon and data sheet (include literature number) you are

using.

Customer Notification System

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   PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

Referenced Sources

This  device  data    sheet    is  based  on  the  following

individual  sections  of  the  “PIC32     Family  Reference

Manual”. These documents should be considered as

the general reference for the operation of a particular

module or device feature.

   Note:    To  access       the   following  documents,

            browse the documentation section of the

            Microchip              web             site

            (www.microchip.com).

•  Section 1. “Introduction” (DS60001127)

•  Section 7. “Resets” (DS60001118)

•  Section 8. “Interrupt Controller” (DS60001108)

•  Section 9. “Watchdog, Deadman, and Power-up Timers” (DS60001114)

•  Section 10. “Power-Saving Features” (DS60001130)

•  Section 12. “I/O Ports” (DS60001120)

•  Section 13. “Parallel Master Port (PMP)” (DS60001128)

•  Section 14. “Timers” (DS60001105)

•  Section 15. “Input Capture” (DS60001122)

•  Section 16. “Output Compare” (DS60001111)

•  Section 19. “Comparator” (DS60001110)

•  Section 20. “Comparator Voltage Reference (CVREF)” (DS60001109)

•  Section 21. “Universal Asynchronous Receiver Transmitter (UART)” (DS60001107)

•  Section 22. “12-bit High-Speed Successive Approximation Register (SAR) Analog-to-Digital Converter

   (ADC)” (DS60001344)

•  Section 23. “Serial Peripheral Interface (SPI)” (DS60001106)

•  Section 24. “Inter-Integrated Circuit (I2C)” (DS60001116)

•  Section 29. “Real-Time Clock and Calendar (RTCC)” (DS60001125)

•  Section 31. “Direct Memory Access (DMA) Controller” (DS60001117)

•  Section 32. “Configuration” (DS60001124)

•  Section 33. “Programming and Diagnostics” (DS60001129)

•  Section 34. “Controller Area Network (CAN)” (DS60001154)

•  Section 35. “Ethernet Controller” (DS60001155)

•  Section 41. “Prefetch Module for Devices with L1 CPU Cache” (DS60001183)

•  Section 42. “Oscillators with Enhanced PLL” (DS60001250)

•  Section 46. “Serial Quad Interface (SQI)” (DS60001244)

•  Section 47. “External Bus Interface (EBI)” (DS60001245)

•  Section 48. “Memory Organization and Permissions” (DS60001214)

•  Section 49. “Crypto Engine (CE) and Random Number Generator (RNG)” (DS60001246)

•  Section 50. “CPU for Devices with MIPS32® microAptiv™ and M-Class Cores” (DS60001192)

•  Section 51. “Hi-Speed USB with On-The-Go (OTG)” (DS60001326)

•  Section 52. “Flash Program Memory with Support for Live Update” (DS60001193)

 2015-2016 Microchip Technology Inc.                                                     DS60001320D-page 13
PIC32MZ Embedded     Connectivity  with  Floating  Point Unit (EF) Family

NOTES:

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PIC32MZ Embedded Connectivity                                                     with Floating Point Unit (EF) Family

1.0     DEVICE OVERVIEW                                                                        This data sheet contains device-specific information for

Note:      This data sheet summarizes the features                                             PIC32MZ EF devices.

           of the PIC32MZ EF family of devices. It is                                          Figure 1-1 illustrates a general block diagram of the

           not intended to be a comprehensive refer-                                           core and peripheral modules in the PIC32MZ EF family

           ence source. To complement the informa-                                             of devices.

           tion in this data sheet, refer to the “PIC32                                        Table 1-21                     through                      Table 1-22  list   the     pinout      I/O

           Family Reference Manual”, which is avail-                                           descriptions for the pins shown in the device pin tables

           able          from      the  Microchip                 web site                     (see Table 2 through Table 5).

           (www.microchip.com/PIC32).

FIGURE     1-1:          PIC32MZ        EF FAMILY                 BLOCK DIAGRAM

           OSC2/CLKO                    POSC/SOSC

           OSC1/CLKI                    Oscillators                                                                                     Power-up                       VDD, VSS

                                        FRC/LPRC                                          Voltage                                                   Timer              MCLR

                                                                                          Regulator

                                        Oscillators                                                                                     Oscillator

                                                                                                                                   Start-up Timer

                                                    PLL                                   Precision                                     Power-on

                                                                                          Band Gap                                                  Reset

                                        DIVIDERS                                          Reference                                                                                   PORTA

                                                                            SYSCLK                                                      Watchdog                                      PORTB

                                               PLL-USB            6                                                                                 Timer

                                                                            PBCLKx                                                      Brown-out                                     PORTC

                                               Timing                                                                                               Reset                             PORTD

                                        Generation

                                                                                                                                                                                      PORTE

                                                                                                                                                                                      PORTF

                         EVIC                                                                                                                                                         PORTG

                 EJTAG             INT                                                                                                                                                PORTH

                         MIPS32®                          CRYPTO                  HS USB                                      Ethernet  Controller                                    PORTJ

                      M-Class Core             DMAC                    SQI                         CAN2            CAN1                                                               PORTK

                 I-Cache       D-Cache                                                                                                                  Peripheral     Peripheral

                      System Bus I/F                                                                                                                       Bus 5       Bus 4

                               I1,             I3,   I5,  I14     T12  I12, T11   I7      T10            I11             I10       I8               I9     T9                T8

                               I2              I4    I6

                                                                            System        Bus

                         T5             I13               T1                T2                 T3             T4              T13                          T6                T7

     Peripheral  Bus  1                                   Flash                                                                                         Peripheral     Peripheral

                                        Flash        Prefetch               Data          Data                                RNG                          Bus 2       Bus 3

     CFG                            Controller            Cache             Ram           Ram                 EBI

                                                                       Bank 1             Bank 2

                                        128                                                                                                                                           Timer1-9

     PPS                                                          128

                                        PFM Flash Wrapper                                                                     SPI1-6                                                  OC1-9

     ICD                                       and ECC

                                                                            JTAG                                              I2C1-5                                                  IC1-9

     WDT                                140-bit wide                        BSCAN

                                        Dual Panel                                                                                                                                    Comparator

                                        Flash Memory                                                                          UART1-6                                                 1-2

     DMT

                                                                                                                                   PMP                                                6 S&H

     RTCC                               CVREF                                                                                                                                         SAR ADC

Note:      Not all features are available on all devices. Refer to TABLE 1: “PIC32MZ                          EF         Family Features” for the                   list of features  by device.

 2015-2016 Microchip Technology Inc.                                                                                                                                  DS60001320D-page 15
PIC32MZ Embedded Connectivity with Floating Point Unit (EF)                                                    Family

TABLE 1-1:      ADC PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                       Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

AN0         16       25       A18      36                 I     Analog      Analog Input Channels

AN1         15       24       A17      35                 I     Analog

AN2         14       23       A16      34                 I     Analog

AN3         13       22       A14      31                 I     Analog

AN4         12       21       A13      26                 I     Analog

AN5         23       34       B19      49                 I     Analog

AN6         24       35       A24      50                 I     Analog

AN7         27       41       A27      59                 I     Analog

AN8         28       42       B23      60                 I     Analog

AN9         29       43       A28      61                 I     Analog

AN10        30       44       B24      62                 I     Analog

AN11        10       16       B9       21                 I     Analog

AN12        6        12       B7       16                 I     Analog

AN13        5        11       A8       15                 I     Analog

AN14        4        10       B6       14                 I     Analog

AN15        3        5        A4       5                  I     Analog

AN16        2        4        B2       4                  I     Analog

AN17        1        3        A3       3                  I     Analog

AN18        64       100      A67      144                I     Analog

AN19        —        9        A7       13                 I     Analog

AN20        —        8        B5       12                 I     Analog

AN21        —        7        A6       11                 I     Analog

AN22        —        6        B3       6                  I     Analog

AN23        —        1        A2       1                  I     Analog

AN24        —        17       A11      22                 I     Analog

AN25        —        18       B10      23                 I     Analog

AN26        —        19       A12      24                 I     Analog

AN27        —        28       B15      39                 I     Analog

AN28        —        29       A20      40                 I     Analog

AN29        —        38       B21      56                 I     Analog

AN30        —        39       A26      57                 I     Analog

AN31        —        40       B22      58                 I     Analog

AN32        —        47       B27      69                 I     Analog

AN33        —        48       A32      70                 I     Analog

AN34        —        2        B1       2                  I     Analog

AN35        —        —        A5       7                  I     Analog

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input              P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                         I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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PIC32MZ Embedded Connectivity                                   with Floating Point Unit (EF)                  Family

TABLE 1-1:      ADC PINOUT I/O DESCRIPTIONS                     (CONTINUED)

                    Pin Number

Pin Name    64-pin                           144-pin      Pin   Buffer                       Description

            QFN/    100-pin  124-pin         TQFP/        Type  Type

            TQFP    TQFP               VTLA  LQFP

AN36        —       —                  B4    8            I     Analog      Analog Input Channels

AN37        —       —                  B12   27           I     Analog

AN38        —       —                  B17   43           I     Analog

AN39        —       —                  A22   44           I     Analog

AN40        —       —                  A30   65           I     Analog

AN41        —       —                  B26   66           I     Analog

AN42        —       —                  A31   67           I     Analog

AN45        11      20                 B11   25           I     Analog

AN46        17      26                 B14   37           I     Analog

AN47        18      27                 A19   38           I     Analog

AN48        21      32                 B18   47           I     Analog

AN49        22      33                 A23   48           I     Analog

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input              P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                         I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

TABLE 1-2:      OSCILLATOR PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                          Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

CLKI        31       49       B28      71                 I     ST/CMOS     External clock source input. Always associated with

                                                                            OSC1 pin function.

CLKO        32       50       A33      72                 O     —           Oscillator crystal output. Connects to crystal or reso-

                                                                            nator in Crystal Oscillator mode. Optionally functions

                                                                            as CLKO in RC and EC modes. Always associated

                                                                            with OSC2 pin function.

OSC1        31       49       B28      71                 I     ST/CMOS     Oscillator crystal input. ST buffer when configured in

                                                                            RC mode; CMOS otherwise.

OSC2        32       50       A33      72                 O     —           Oscillator crystal output. Connects to crystal or reso-

                                                                            nator in Crystal Oscillator mode. Optionally functions

                                                                            as CLKO in RC and EC modes.

SOSCI       47       72       B41      105                I     ST/CMOS     32.768 kHz low-power oscillator crystal input; CMOS

                                                                            otherwise.

SOSCO       48       73       A49      106                O     —           32.768 low-power oscillator crystal output.

REFCLKI1    PPS      PPS      PPS      PPS                I     —           Reference Clock Generator Inputs 1-4

REFCLKI3    PPS      PPS      PPS      PPS                I     —

REFCLKI4    PPS      PPS      PPS      PPS                I     —

REFCLKO1    PPS      PPS      PPS      PPS                O     —           Reference Clock Generator Outputs 1-4

REFCLKO3    PPS      PPS      PPS      PPS                O     —

REFCLKO4    PPS      PPS      PPS      PPS                O     —

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                 P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                            I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-3:      IC1 THROUGH IC9 PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                          Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

                                                          Input Capture

IC1         PPS      PPS      PPS      PPS                I     ST          Input Capture Inputs 1-9

IC2         PPS      PPS      PPS      PPS                I     ST

IC3         PPS      PPS      PPS      PPS                I     ST

IC4         PPS      PPS      PPS      PPS                I     ST

IC5         PPS      PPS      PPS      PPS                I     ST

IC6         PPS      PPS      PPS      PPS                I     ST

IC7         PPS      PPS      PPS      PPS                I     ST

IC8         PPS      PPS      PPS      PPS                I     ST

IC9         PPS      PPS      PPS      PPS                I     ST

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                 P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                            I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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TABLE 1-4:      OC1 THROUGH OC9 PINOUT I/O DESCRIPTIONS

                    Pin Number

Pin Name    64-pin                           144-pin      Pin   Buffer                               Description

            QFN/    100-pin  124-pin         TQFP/        Type  Type

            TQFP    TQFP               VTLA  LQFP

                                                          Output Compare

OC1         PPS     PPS                PPS   PPS          O     —              Output Compare Outputs 1-9

OC2         PPS     PPS                PPS   PPS          O     —

OC3         PPS     PPS                PPS   PPS          O     —

OC4         PPS     PPS                PPS   PPS          O     —

OC5         PPS     PPS                PPS   PPS          O     —

OC6         PPS     PPS                PPS   PPS          O     —

OC7         PPS     PPS                PPS   PPS          O     —

OC8         PPS     PPS                PPS   PPS          O     —

OC9         PPS     PPS                PPS   PPS          O     —

OCFA        PPS     PPS                PPS   PPS          I     ST             Output Compare Fault A Input

OCFB        30      44                 B24   62           I     ST             Output Compare Fault B Input

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                           I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-5:      EXTERNAL INTERRUPTS PINOUT I/O DESCRIPTIONS

                    Pin Number

Pin Name    64-pin                           144-pin      Pin   Buffer                               Description

            QFN/    100-pin  124-pin         TQFP/        Type  Type

            TQFP    TQFP               VTLA  LQFP

                                                          External Interrupts

INT0        46      71                 A48   104          I     ST             External Interrupt 0

INT1        PPS     PPS                PPS   PPS          I     ST             External Interrupt 1

INT2        PPS     PPS                PPS   PPS          I     ST             External Interrupt 2

INT3        PPS     PPS                PPS   PPS          I     ST             External Interrupt 3

INT4        PPS     PPS                PPS   PPS          I     ST             External Interrupt 4

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                           I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

 2015-2016 Microchip Technology Inc.                                                                        DS60001320D-page 19
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TABLE 1-6:      PORTA THROUGH PORTK PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                       Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

                                                               PORTA

RA0         —        17       A11      22                 I/O         ST    PORTA is a bidirectional I/O port

RA1         —        38       B21      56                 I/O         ST

RA2         —        59       A41      85                 I/O         ST

RA3         —        60       B34      86                 I/O         ST

RA4         —        61       A42      87                 I/O         ST

RA5         —        2        B1       2                  I/O         ST

RA6         —        89       A61      129                I/O         ST

RA7         —        90       B51      130                I/O         ST

RA9         —        28       B15      39                 I/O         ST

RA10        —        29       A20      40                 I/O         ST

RA14        —        66       B37      95                 I/O         ST

RA15        —        67       A45      96                 I/O         ST

                                                               PORTB

RB0         16       25       A18      36                 I/O         ST    PORTB is a bidirectional I/O port

RB1         15       24       A17      35                 I/O         ST

RB2         14       23       A16      34                 I/O         ST

RB3         13       22       A14      31                 I/O         ST

RB4         12       21       A13      26                 I/O         ST

RB5         11       20       B11      25                 I/O         ST

RB6         17       26       B14      37                 I/O         ST

RB7         18       27       A19      38                 I/O         ST

RB8         21       32       B18      47                 I/O         ST

RB9         22       33       A23      48                 I/O         ST

RB10        23       34       B19      49                 I/O         ST

RB11        24       35       A24      50                 I/O         ST

RB12        27       41       A27      59                 I/O         ST

RB13        28       42       B23      60                 I/O         ST

RB14        29       43       A28      61                 I/O         ST

RB15        30       44       B24      62                 I/O         ST

                                                               PORTC

RC1         —        6        B3       6                  I/O         ST    PORTC is a bidirectional I/O port

RC2         —        7        A6       11                 I/O         ST

RC3         —        8        B5       12                 I/O         ST

RC4         —        9        A7       13                 I/O         ST

RC12        31       49       B28      71                 I/O         ST

RC13        47       72       B41      105                I/O         ST

RC14        48       73       A49      106                I/O         ST

RC15        32       50       A33      72                 I/O         ST

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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TABLE 1-6:      PORTA THROUGH PORTK PINOUT I/O DESCRIPTIONS (CONTINUED)

                    Pin Number

Pin Name    64-pin                           144-pin      Pin   Buffer                       Description

            QFN/    100-pin  124-pin         TQFP/        Type  Type

            TQFP    TQFP               VTLA  LQFP

                                                               PORTD

RD0         46      71                 A48   104          I/O         ST    PORTD is a bidirectional I/O port

RD1         49      76                 A52   109          I/O         ST

RD2         50      77                 B42   110          I/O         ST

RD3         51      78                 A53   111          I/O         ST

RD4         52      81                 A56   118          I/O         ST

RD5         53      82                 B46   119          I/O         ST

RD6         —       —                  A57   120          I/O         ST

RD7         —       —                  B47   121          I/O         ST

RD9         43      68                 B38   97           I/O         ST

RD10        44      69                 A46   98           I/O         ST

RD11        45      70                 B39   99           I/O         ST

RD12        —       79                 B43   112          I/O         ST

RD13        —       80                 A54   113          I/O         ST

RD14        —       47                 B27   69           I/O         ST

RD15        —       48                 A32   70           I/O         ST

                                                               PORTE

RE0         58      91                 B52   135          I/O         ST    PORTE is a bidirectional I/O port

RE1         61      94                 A64   138          I/O         ST

RE2         62      98                 A66   142          I/O         ST

RE3         63      99                 B56   143          I/O         ST

RE4         64      100                A67   144          I/O         ST

RE5         1       3                  A3    3            I/O         ST

RE6         2       4                  B2    4            I/O         ST

RE7         3       5                  A4    5            I/O         ST

RE8         —       18                 B10   23           I/O         ST

RE9         —       19                 A12   24           I/O         ST

                                                               PORTF

RF0         56      85                 A59   124          I/O         ST    PORTF is a bidirectional I/O port

RF1         57      86                 B49   125          I/O         ST

RF2         —       57                 B31   79           I/O         ST

RF3         38      56                 A38   78           I/O         ST

RF4         41      64                 B36   90           I/O         ST

RF5         42      65                 A44   91           I/O         ST

RF8         —       58                 A39   80           I/O         ST

RF12        —       40                 B22   58           I/O         ST

RF13        —       39                 A26   57           I/O         ST

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

 2015-2016 Microchip Technology Inc.                                                        DS60001320D-page 21
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TABLE 1-6:      PORTA THROUGH PORTK PINOUT I/O DESCRIPTIONS (CONTINUED)

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                       Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

                                                          PORTG

RG0         —        88       B50      128                I/O         ST    PORTG is a bidirectional I/O port

RG1         —        87       A60      127                I/O         ST

RG6         4        10       B6       14                 I/O         ST

RG7         5        11       A8       15                 I/O         ST

RG8         6        12       B7       16                 I/O         ST

RG9         10       16       B9       21                 I/O         ST

RG12        —        96       A65      140                I/O         ST

RG13        —        97       B55      141                I/O         ST

RG14        —        95       B54      139                I/O         ST

RG15        —        1        A2       1                  I/O         ST

                                                               PORTH

RH0         —        —        B17      43                 I/O         ST    PORTH is a bidirectional I/O port

RH1         —        —        A22      44                 I/O         ST

RH2         —        —        —        45                 I/O         ST

RH3         —        —        —        46                 I/O         ST

RH4         —        —        A30      65                 I/O         ST

RH5         —        —        B26      66                 I/O         ST

RH6         —        —        A31      67                 I/O         ST

RH7         —        —        —        68                 I/O         ST

RH8         —        —        B32      81                 I/O         ST

RH9         —        —        A40      82                 I/O         ST

RH10        —        —        B33      83                 I/O         ST

RH11        —        —        —        84                 I/O         ST

RH12        —        —        A47      100                I/O         ST

RH13        —        —        B40      101                I/O         ST

RH14        —        —        —        102                I/O         ST

RH15        —        —        —        103                I/O         ST

                                                               PORTJ

RJ0         —        —        B44      114                I/O         ST    PORTJ is a bidirectional I/O port

RJ1         —        —        A55      115                I/O         ST

RJ2         —        —        B45      116                I/O         ST

RJ3         —        —        —        117                I/O         ST

RJ4         —        —        A62      131                I/O         ST

RJ5         —        —        —        132                I/O         ST

RJ6         —        —        —        133                I/O         ST

RJ7         —        —        —        134                I/O         ST

RJ8         —        —        A5       7                  I/O         ST

RJ9         —        —        B4       8                  I/O         ST

RJ10        —        —        —        10                 I/O         ST

RJ11        —        —        B12      27                 I/O         ST

RJ12        —        —        —        9                  I/O         ST

RJ13        —        —        —        28                 I/O         ST

RJ14        —        —        —        29                 I/O         ST

RJ15        —        —        —        30                 I/O         ST

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001320D-page 22                                                                     2015-2016 Microchip Technology Inc.
PIC32MZ Embedded Connectivity with Floating Point Unit (EF)                                                       Family

TABLE 1-6:     PORTA THROUGH PORTK PINOUT I/O DESCRIPTIONS (CONTINUED)

                    Pin Number

Pin Name    64-pin                           144-pin      Pin   Buffer                       Description

            QFN/    100-pin  124-pin         TQFP/        Type  Type

            TQFP    TQFP               VTLA  LQFP

                                                               PORTK

RK0         —       —                  —     19           I/O         ST    PORTK is a bidirectional  I/O port

RK1         —       —                  —     51           I/O         ST

RK2         —       —                  —     52           I/O         ST

RK3         —       —                  —     53           I/O         ST

RK4         —       —                  —     92           I/O         ST

RK5         —       —                  —     93           I/O         ST

RK6         —       —                  —     94           I/O         ST

RK7         —       —                  —     126          I/O         ST

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                 P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                            I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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TABLE 1-7:      TIMER1 THROUGH TIMER9 AND RTCC PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                       Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

                                                  Timer1 through Timer9

T1CK        48       73       A49      106                I     ST          Timer1 External Clock Input

T2CK        PPS      PPS      PPS      PPS                I     ST          Timer2 External Clock Input

T3CK        PPS      PPS      PPS      PPS                I     ST          Timer3 External Clock Input

T4CK        PPS      PPS      PPS      PPS                I     ST          Timer4 External Clock Input

T5CK        PPS      PPS      PPS      PPS                I     ST          Timer5 External Clock Input

T6CK        PPS      PPS      PPS      PPS                I     ST          Timer6 External Clock Input

T7CK        PPS      PPS      PPS      PPS                I     ST          Timer7 External Clock Input

T8CK        PPS      PPS      PPS      PPS                I     ST          Timer8 External Clock Input

T9CK        PPS      PPS      PPS      PPS                I     ST          Timer9 External Clock Input

                                       Real-Time Clock and Calendar

RTCC        46       71       A48      104                O     —           Real-Time Clock Alarm/Seconds Output

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001320D-page 24                                                                     2015-2016 Microchip Technology Inc.
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TABLE 1-8:  UART1 THROUGH UART6 PINOUT I/O DESCRIPTIONS

                    Pin Number

Pin Name    64-pin                           144-pin      Pin   Buffer                           Description

            QFN/    100-pin  124-pin         TQFP/        Type  Type

            TQFP    TQFP               VTLA  LQFP

                                       Universal Asynchronous Receiver Transmitter 1

U1RX        PPS     PPS                PPS   PPS          I     ST          UART1 Receive

U1TX        PPS     PPS                PPS   PPS          O     —           UART1 Transmit

U1CTS       PPS     PPS                PPS   PPS          I     ST          UART1 Clear to Send

U1RTS       PPS     PPS                PPS   PPS          O     —           UART1 Ready to Send

                                       Universal Asynchronous Receiver Transmitter 2

U2RX        PPS     PPS                PPS   PPS          I     ST          UART2 Receive

U2TX        PPS     PPS                PPS   PPS          O     —           UART2 Transmit

U2CTS       PPS     PPS                PPS   PPS          I     ST          UART2 Clear To Send

U2RTS       PPS     PPS                PPS   PPS          O     —           UART2 Ready To Send

                                       Universal Asynchronous Receiver Transmitter 3

U3RX        PPS     PPS                PPS   PPS          I     ST          UART3 Receive

U3TX        PPS     PPS                PPS   PPS          O     —           UART3 Transmit

U3CTS       PPS     PPS                PPS   PPS          I     ST          UART3 Clear to Send

U3RTS       PPS     PPS                PPS   PPS          O     —           UART3 Ready to Send

                                       Universal Asynchronous Receiver Transmitter 4

U4RX        PPS     PPS                PPS   PPS          I     ST          UART4 Receive

U4TX        PPS     PPS                PPS   PPS          O     —           UART4 Transmit

U4CTS       PPS     PPS                PPS   PPS          I     ST          UART4 Clear to Send

U4RTS       PPS     PPS                PPS   PPS          O     —           UART4 Ready to Send

                                       Universal Asynchronous Receiver Transmitter 5

U5RX        PPS     PPS                PPS   PPS          I     ST          UART5 Receive

U5TX        PPS     PPS                PPS   PPS          O     —           UART5 Transmit

U5CTS       PPS     PPS                PPS   PPS          I     ST          UART5 Clear to Send

U5RTS       PPS     PPS                PPS   PPS          O     —           UART5 Ready to Send

                                       Universal Asynchronous Receiver Transmitter 6

U6RX        PPS     PPS                PPS   PPS          I     ST          UART6 Receive

U6TX        PPS     PPS                PPS   PPS          O     —           UART6 Transmit

U6CTS       PPS     PPS                PPS   PPS          I     ST          UART6 Clear to Send

U6RTS       PPS     PPS                PPS   PPS          O     —           UART6 Ready to Send

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input            P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                       I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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TABLE 1-9:      SPI1 THROUGH SPI 6 PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                       Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

                                       Serial Peripheral Interface 1

SCK1        49       76       A52      109                I/O   ST          SPI1 Synchronous Serial Clock Input/Output

SDI1        PPS      PPS      PPS      PPS                I     ST          SPI1 Data In

SDO1        PPS      PPS      PPS      PPS                O     —           SPI1 Data Out

SS1         PPS      PPS      PPS      PPS                I/O   ST          SPI1 Slave Synchronization Or Frame Pulse   I/O

                                       Serial Peripheral Interface 2

SCK2        4        10       B6       14                 I/O   ST          SPI2 Synchronous Serial Clock Input/output

SDI2        PPS      PPS      PPS      PPS                I     ST          SPI2 Data In

SDO2        PPS      PPS      PPS      PPS                O     —           SPI2 Data Out

SS2         PPS      PPS      PPS      PPS                I/O   ST          SPI2 Slave Synchronization Or Frame Pulse   I/O

                                       Serial Peripheral Interface 3

SCK3        29       43       A28      61                 I/O   ST          SPI3 Synchronous Serial Clock Input/Output

SDI3        PPS      PPS      PPS      PPS                I     ST          SPI3 Data In

SDO3        PPS      PPS      PPS      PPS                O     —           SPI3 Data Out

SS3         PPS      PPS      PPS      PPS                I/O   ST          SPI3 Slave Synchronization Or Frame Pulse   I/O

                                       Serial Peripheral Interface 4

SCK4        44       69       A46      98                 I/O   ST          SPI4 Synchronous Serial Clock Input/Output

SDI4        PPS      PPS      PPS      PPS                I     ST          SPI4 Data In

SDO4        PPS      PPS      PPS      PPS                O     —           SPI4 Data Out

SS4         PPS      PPS      PPS      PPS                I/O   ST          SPI4 Slave Synchronization Or Frame Pulse   I/O

                                       Serial Peripheral Interface 5

SCK5        —        39       A26      57                 I/O   ST          SPI5 Synchronous Serial Clock Input/Output

SDI5        —        PPS      PPS      PPS                I     ST          SPI5 Data In

SDO5        —        PPS      PPS      PPS                O     —           SPI5 Data Out

SS5         —        PPS      PPS      PPS                I/O   ST          SPI5 Slave Synchronization Or Frame Pulse   I/O

                                       Serial Peripheral Interface 6

SCK6        —        48       A32      70                 I/O   ST          SPI6 Synchronous Serial Clock Input/Output

SDI6        —        PPS      PPS      PPS                I     ST          SPI6 Data In

SDO6        —        PPS      PPS      PPS                O     —           SPI6 Data Out

SS6         —        PPS      PPS      PPS                I/O   ST          SPI6 Slave Synchronization Or Frame Pulse   I/O

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001320D-page 26                                                                         2015-2016 Microchip Technology Inc.
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TABLE 1-10:      I2C1 THROUGH I2C5 PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                           Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

                                                 Inter-Integrated Circuit 1

SCL1         44    66                  B37   95           I/O   ST          I2C1 Synchronous  Serial Clock Input/Output

SDA1         43    67                  A45   96           I/O   ST          I2C1 Synchronous  Serial Data Input/Output

                                                 Inter-Integrated Circuit 2

SCL2         —     59                  A41   85           I/O   ST          I2C2 Synchronous  Serial Clock Input/Output

SDA2         —     60                  B34   86           I/O   ST          I2C2 Synchronous  Serial Data Input/Output

                                                 Inter-Integrated Circuit 3

SCL3         51    58                  A39   80           I/O   ST          I2C3 Synchronous  Serial Clock Input/Output

SDA3         50    57                  B31   79           I/O   ST          I2C3 Synchronous  Serial Data Input/Output

                                                 Inter-Integrated Circuit 4

SCL4         6     12                  B7    16           I/O   ST          I2C4 Synchronous  Serial Clock Input/Output

SDA4         5     11                  A8    15           I/O   ST          I2C4 Synchronous  Serial Data Input/Output

                                                 Inter-Integrated Circuit 5

SCL5         42    65                  A44   91           I/O   ST          I2C5 Synchronous  Serial Clock Input/Output

SDA5         41    64                  B36   90           I/O   ST          I2C5 Synchronous  Serial Data Input/Output

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input            P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                       I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-11:      COMPARATOR 1, COMPARATOR 2 AND CVREF PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                           Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

                                             Comparator Voltage Reference

CVREF+       16    29                  A20   40           I     Analog      Comparator Voltage Reference (High) Input

CVREF-       15    28                  B15   39           I     Analog      Comparator Voltage Reference (Low) Input

CVREFOUT     23    34                  B19   49           O     Analog      Comparator Voltage Reference Output

                                                          Comparator 1

C1INA        11    20                  B11   25           I     Analog      Comparator 1 Positive Input

C1INB        12    21                  A13   26           I     Analog      Comparator 1 Selectable Negative Input

C1INC        5     11                  A8    15           I     Analog

C1IND        4     10                  B6    14           I     Analog

C1OUT        PPS   PPS                 PPS   PPS          O     —           Comparator 1 Output

                                                          Comparator 2

C2INA        13    22                  A14   31           I     Analog      Comparator 2 Positive Input

C2INB        14    23                  A16   34           I     Analog      Comparator 2 Selectable Negative Input

C2INC        10    16                  B9    21           I     Analog

C2IND        6     12                  B7    16           I     Analog

C2OUT        PPS   PPS                 PPS   PPS          O     —           Comparator 2 Output

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input            P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                       I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

 2015-2016 Microchip Technology Inc.                                                                    DS60001320D-page 27
PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

TABLE 1-12:      PMP PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin                       144-pin            Pin   Buffer                       Description

             QFN/    100-pin  124-pin  TQFP/              Type  Type

             TQFP    TQFP     VTLA     LQFP

PMA0         30      44       B24      30                 I/O   TTL/ST      Parallel Master Port Address bit 0 Input (Buffered

                                                                            Slave modes) and Output (Master modes)

PMA1         29      43       A28      51                 I/O   TTL/ST      Parallel Master Port Address bit 1 Input (Buffered

                                                                            Slave modes) and Output (Master modes)

PMA2         10      16       B9       21                 O     —           Parallel Master Port Address (Demultiplexed Master

PMA3         6       12       B7       52                 O     —           modes)

PMA4         5       11       A8       68                 O     —

PMA5         4       2        B1       2                  O     —

PMA6         16      6        B3       6                  O     —

PMA7         22      33       A23      48                 O     —

PMA8         42      65       A44      91                 O     —

PMA9         41      64       B36      90                 O     —

PMA10        21      32       B18      47                 O     —

PMA11        27      41       A27      29                 O     —

PMA12        24      7        A6       11                 O     —

PMA13        23      34       B19      28                 O     —

PMA14        45      61       A42      87                 O     —

PMA15        43      68       B38      97                 O     —

PMCS1        45      61       A42      87                 O     —           Parallel Master Port Chip Select 1 Strobe

PMCS2        43      68       B38      97                 O     —           Parallel Master Port Chip Select 2 Strobe

PMD0         58      91       B52      135                I/O   TTL/ST      Parallel Master Port Data (Demultiplexed Master

PMD1         61      94       A64      138                I/O   TTL/ST      mode) or Address/Data (Multiplexed Master modes)

PMD2         62      98       A66      142                I/O   TTL/ST

PMD3         63      99       B56      143                I/O   TTL/ST

PMD4         64      100      A67      144                I/O   TTL/ST

PMD5         1       3        A3       3                  I/O   TTL/ST

PMD6         2       4        B2       4                  I/O   TTL/ST

PMD7         3       5        A4       5                  I/O   TTL/ST

PMD8         —       88       B50      128                I/O   TTL/ST

PMD9         —       87       A60      127                I/O   TTL/ST

PMD10        —       86       B49      125                I/O   TTL/ST

PMD11        —       85       A59      124                I/O   TTL/ST

PMD12        —       79       B43      112                I/O   TTL/ST

PMD13        —       80       A54      113                I/O   TTL/ST

PMD14        —       77       B42      110                I/O   TTL/ST

PMD15        —       78       A53      111                I/O   TTL/ST

PMALL        30      44       B24      30                 O     —           Parallel Master Port Address Latch Enable Low Byte

                                                                            (Multiplexed Master modes)

PMALH        29      43       A28      51                 O     —           Parallel Master Port Address Latch Enable High Byte

                                                                            (Multiplexed Master modes)

PMRD         53      9        A7       13                 O     —           Parallel Master Port Read Strobe

PMWR         52      8        B5       12                 O     —           Parallel Master Port Write Strobe

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001320D-page 28                                                                     2015-2016 Microchip Technology Inc.
PIC32MZ Embedded Connectivity                                   with Floating Point Unit (EF) Family

TABLE 1-13:     EBI PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                       Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

EBIA0        —     44                  B24   30           O     —           External Bus Interface Address Bus

EBIA1        —     43                  A28   51           O     —

EBIA2        —     16                  B9    21           O     —

EBIA3        —     12                  B7    52           O     —

EBIA4        —     11                  A8    68           O     —

EBIA5        —     2                   B1    2            O     —

EBIA6        —     6                   B3    6            O     —

EBIA7        —     33                  A23   48           O     —

EBIA8        —     65                  A44   91           O     —

EBIA9        —     64                  B36   90           O     —

EBIA10       —     32                  B18   47           O     —

EBIA11       —     41                  A27   29           O     —

EBIA12       —     7                   A6    11           O     —

EBIA13       —     34                  B19   28           O     —

EBIA14       —     61                  A42   87           O     —

EBIA15       —     68                  B38   97           O     —

EBIA16       —     17                  A11   19           O     —

EBIA17       —     40                  B22   53           O     —

EBIA18       —     39                  A26   92           O     —

EBIA19       —     38                  B21   93           O     —

EBIA20       —     —                   —     94           O     —

EBIA21       —     —                   —     126          O     —

EBIA22       —     —                   —     117          O     —

EBIA23       —     —                   —     103          O     —

EBID0        —     91                  B52   135          I/O   ST          External Bus Interface Data I/O Bus

EBID1        —     94                  A64   138          I/O   ST

EBID2        —     98                  A66   142          I/O   ST

EBID3        —     99                  B56   143          I/O   ST

EBID4        —     100                 A67   144          I/O   ST

EBID5        —     3                   A3    3            I/O   ST

EBID6        —     4                   B2    4            I/O   ST

EBID7        —     5                   A4    5            I/O   ST

EBID8        —     88                  B50   128          I/O   ST

EBID9        —     87                  A60   127          I/O   ST

EBID10       —     86                  B49   125          I/O   ST

EBID11       —     85                  A59   124          I/O   ST

EBID12       —     79                  B43   112          I/O   ST

EBID13       —     80                  A54   113          I/O   ST

EBID14       —     77                  B42   110          I/O   ST

EBID15       —     78                  A53   111          I/O   ST

EBIBS0       —     —                   —     9            O     —           External Bus Interface Byte Select

EBIBS1       —     —                   —     10           O     —

EBICS0       —     59                  A41   131          O     —           External Bus Interface Chip Select

EBICS1       —     —                   —     132          O     —

EBICS2       —     —                   —     133          O     —

EBICS3       —     —                   —     134          O     —

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

 2015-2016 Microchip Technology Inc.                                                        DS60001320D-page    29
PIC32MZ Embedded Connectivity with Floating Point Unit (EF)                                                         Family

TABLE 1-13:     EBI PINOUT I/O DESCRIPTIONS (CONTINUED)

                     Pin Number

Pin Name  64-pin                       144-pin            Pin   Buffer                       Description

             QFN/    100-pin  124-pin  TQFP/              Type  Type

             TQFP    TQFP     VTLA     LQFP

EBIOE        —       9        A7       13                 O     —           External Bus Interface Output Enable

EBIRDY1      —       60       B34      86                 I     ST          External Bus Interface Ready Input

EBIRDY2      —       58       A39      84                 I     ST

EBIRDY3      —       57       B45      116                I     ST

EBIRP        —       —        —        45                 O     —           External Bus Interface Flash Reset Pin

EBIWE        —       8        B5       12                 O     —           External Bus Interface Write Enable

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001320D-page 30                                                                     2015-2016 Microchip Technology Inc.
PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

TABLE 1-14:      USB PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                         Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

VBUS         33    51                  A35   73           I     Analog      USB bus power monitor

VUSB3V3      34    52                  A36   74           P     —           USB internal transceiver supply. If the USB module is

                                                                            not used, this pin must be connected to VSS. When

                                                                            connected, the shared pin functions on USBID will not

                                                                            be available.

D+           37    55                  B30   77           I/O   Analog      USB D+

D-           36    54                  A37   76           I/O   Analog      USB D-

USBID        38    56                  A38   78           I     ST          USB OTG ID detect

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input              P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                         I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-15:      CAN1 AND CAN2 PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                         Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

C1TX         PPS   PPS                 PPS   PPS          O     —           CAN1 Bus Transmit Pin

C1RX         PPS   PPS                 PPS   PPS          I     ST          CAN1 Bus Receive Pin

C2TX         PPS   PPS                 PPS   PPS          O     —           CAN2 Bus Transmit Pin

C2RX         PPS   PPS                 PPS   PPS          I     ST          CAN2 Bus Receive Pin

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input              P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                         I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

 2015-2016 Microchip Technology Inc.                                                              DS60001320D-page 31
PIC32MZ Embedded Connectivity with Floating Point Unit (EF)                                                           Family

TABLE 1-16:      ETHERNET MII I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin                       144-pin            Pin   Buffer                       Description

             QFN/    100-pin  124-pin  TQFP/              Type  Type

             TQFP    TQFP     VTLA     LQFP

ERXD0        61      41       B32      81                 I     ST             Ethernet Receive Data 0

ERXD1        58      42       B26      66                 I     ST             Ethernet Receive Data 1

ERXD2        57      43       A31      67                 I     ST             Ethernet Receive Data 2

ERXD3        56      44       A40      82                 I     ST             Ethernet Receive Data 3

ERXERR       64      35       A30      65                 I     ST             Ethernet Receive Error Input

ERXDV        62      12       B40      101                I     ST             Ethernet Receive Data Valid

ERXCLK       63      16       B12      27                 I     ST             Ethernet Receive Clock

ETXD0        2       86       A5       7                  O     —              Ethernet Transmit Data 0

ETXD1        3       85       B4       8                  O     —              Ethernet Transmit Data 1

ETXD2        43      79       B17      43                 O     —              Ethernet Transmit Data 2

ETXD3        46      80       A22      44                 O     —              Ethernet Transmit Data 3

ETXERR       50      87       B44      114                O     —              Ethernet Transmit Error

ETXEN        1       77       A57      120                O     —              Ethernet Transmit Enable

ETXCLK       51      78       B47      121                I     ST             Ethernet Transmit Clock

ECOL         44      10       B33      83                 I     ST             Ethernet Collision Detect

ECRS         45      11       A47      100                I     ST             Ethernet Carrier Sense

EMDC         30      70       B39      99                 O     —              Ethernet Management Data Clock

EMDIO        49      71       A55      115                I/O   —              Ethernet Management Data

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                     P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                                I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-17:      ETHERNET RMII PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin                       144-pin            Pin   Buffer                       Description

             QFN/    100-pin  124-pin  TQFP/              Type  Type

             TQFP    TQFP     VTLA     LQFP

                                                  Ethernet      MII Interface

ERXD0        61      41       B32      81                 I     ST             Ethernet Receive Data 0

ERXD1        58      42       B26      66                 I     ST             Ethernet Receive Data 1

ERXERR       64      35       A30      65                 I     ST             Ethernet Receive Error Input

ETXD0        2       86       A5       7                  O     —              Ethernet Transmit Data 0

ETXD1        3       85       B4       8                  O     —              Ethernet Transmit Data 1

ETXEN        1       77       A57      120                O     —              Ethernet Transmit Enable

EMDC         30      70       B39      99                 O     —              Ethernet Management Data Clock

EMDIO        49      71       A55      115                I/O   —              Ethernet Management Data

EREFCLK      63      16       B12      27                 I     ST             Ethernet Reference Clock

ECRSDV       62      12       B40      101                I     ST             Ethernet Carrier Sense Data Valid

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                     P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                                I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001320D-page 32                                                                     2015-2016 Microchip Technology Inc.
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TABLE 1-18:      ALTERNATE ETHERNET MII PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                          Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

AERXD0       —     18                  —     —            I     ST          Alternate Ethernet Receive Data 0

AERXD1       —     19                  —     —            I     ST          Alternate Ethernet Receive Data 1

AERXD2       —     28                  —     —            I     ST          Alternate Ethernet Receive Data 2

AERXD3       —     29                  —     —            I     ST          Alternate Ethernet Receive Data 3

AERXERR      —     1                   —     —            I     ST          Alternate Ethernet Receive Error Input

AERXDV       —     12                  —     —            I     ST          Alternate Ethernet Receive Data Valid

AERXCLK      —     16                  —     —            I     ST          Alternate Ethernet Receive Clock

AETXD0       —     47                  —     —            O     —           Alternate Ethernet Transmit Data 0

AETXD1       —     48                  —     —            O     —           Alternate Ethernet Transmit Data 1

AETXD2       —     44                  —     —            O     —           Alternate Ethernet Transmit Data 2

AETXD3       —     43                  —     —            O     —           Alternate Ethernet Transmit Data 3

AETXERR      —     35                  —     —            O     —           Alternate Ethernet Transmit Error

AECOL        —     42                  —     —            I     ST          Alternate Ethernet Collision Detect

AECRS        —     41                  —     —            I     ST          Alternate Ethernet Carrier Sense

AETXCLK      —     66                  —     —            I     ST          Alternate Ethernet Transmit Clock

AEMDC        —     70                  —     —            O     —           Alternate Ethernet Management Data Clock

AEMDIO       —     71                  —     —            I/O   —           Alternate Ethernet Management Data

AETXEN       —     67                  —     —            O     —           Alternate Ethernet Transmit Enable

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input           P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                      I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-19:      ALTERNATE ETHERNET RMII PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                          Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

AERXD0       43    18                  —     —            I     ST          Alternate Ethernet  Receive Data 0

AERXD1       46    19                  —     —            I     ST          Alternate Ethernet  Receive Data 1

AERXERR      51    1                   —     —            I     ST          Alternate Ethernet  Receive Error Input

AETXD0       57    47                  —     —            O     —           Alternate Ethernet  Transmit Data 0

AETXD1       56    48                  —     —            O     —           Alternate Ethernet  Transmit Data 1

AEMDC        30    70                  —     —            O     —           Alternate Ethernet  Management Data Clock

AEMDIO       49    71                  —     —            I/O   —           Alternate Ethernet  Management Data

AETXEN       50    67                  —     —            O     —           Alternate Ethernet  Transmit Enable

AEREFCLK     45    16                  —     —            I     ST          Alternate Ethernet  Reference Clock

AECRSDV      62    12                  —     —            I     ST          Alternate Ethernet  Carrier Sense Data Valid

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input           P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                      I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

 2015-2016 Microchip Technology Inc.                                                           DS60001320D-page 33
PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

TABLE 1-20:      SQI1 PINOUT I/O DESCRIPTIONS

                      Pin Number

Pin Name  64-pin                            144-pin       Pin   Buffer                       Description

             QFN/     100-pin     124-pin   TQFP/         Type  Type

             TQFP     TQFP        VTLA      LQFP

SQICLK       57       89          A61       129           O     —            Serial Quad Interface Clock

SQICS0       52       81          A56       118           O     —            Serial Quad Interface Chip Select 0

SQICS1       53       82          B46       119           O     —            Serial Quad Interface Chip Select 1

SQID0        58       97          B55       141           I/O   ST           Serial Quad Interface Data 0

SQID1        61       96          A65       140           I/O   ST           Serial Quad Interface Data 1

SQID2        62       95          B54       139           I/O   ST           Serial Quad Interface Data 2

SQID3        63       90          B51       130           I/O   ST           Serial Quad Interface Data 3

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                   P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                              I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-21:      POWER, GROUND, AND VOLTAGE REFERENCE PINOUT I/O DESCRIPTIONS

                      Pin Number

Pin Name  64-pin                            144-pin       Pin   Buffer                       Description

             QFN/     100-pin     124-pin   TQFP/         Type  Type

             TQFP     TQFP        VTLA      LQFP

                                                          Power and Ground

AVDD         19       30          B16       41            P     P            Positive supply for analog modules. This pin must be

                                                                             connected at all times.

AVSS         20       31          A21       42            P     P            Ground reference for analog modules. This pin must

                                                                             be connected at all times

VDD       8, 26, 39,  14, 37,     B8, A15,  18, 33,       P     —            Positive supply for peripheral logic and I/O pins. This

             54, 60   46, 62,     A25,      55, 64,                          pin must be connected at all times.

                      74, 83, 93  B25,      88, 107,

                                  B35,      122, 137

                                  A50,

                                  A58, B53

VSS       7, 25, 35,  13, 36,     A9, B13,  17, 32,       P     —            Ground reference for logic, I/O pins, and USB. This pin

          40, 55, 59  45, 53,     B20,      54, 63,                          must be connected at all times.

                      63, 75,     B29,      75, 89,

                      84, 92      A29,      108,

                                  A43,      123, 136

                                  A51,

                                  B48, A63

                                                          Voltage Reference

VREF+        16       29          A20       40            I     Analog       Analog Voltage Reference (High) Input

VREF-        15       28          B15       39            I     Analog       Analog Voltage Reference (Low) Input

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                   P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                              I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001320D-page 34                                                                     2015-2016 Microchip Technology Inc.
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TABLE 1-22:      JTAG, TRACE, AND PROGRAMMING/DEBUGGING PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                            Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

                                                                JTAG

TCK          27    38                  B21   56           I            ST   JTAG Test Clock Input Pin

TDI          28    39                  A26   57           I            ST   JTAG Test Data Input Pin

TDO          24    40                  B22   58           O            —    JTAG Test Data Output Pin

TMS          23    17                  A11   22           I            ST   JTAG Test Mode Select Pin

                                                                Trace

TRCLK        57    89                  A61   129          O            —    Trace Clock

TRD0         58    97                  B55   141          O            —    Trace Data bits 0-3

TRD1         61    96                  A65   140          O            —

TRD2         62    95                  B54   139          O            —

TRD3         63    90                  B51   130          O            —

                                                 Programming/Debugging

PGED1        16    25                  A18   36           I/O          ST   Data I/O pin for Programming/Debugging

                                                                            Communication Channel 1

PGEC1        15    24                  A17   35           I            ST   Clock input pin for Programming/Debugging

                                                                            Communication Channel 1

PGED2        18    27                  A19   38           I/O          ST   Data I/O pin for Programming/Debugging

                                                                            Communication Channel 2

PGEC2        17    26                  B14   37           I            ST   Clock input pin for Programming/Debugging

                                                                            Communication Channel 2

MCLR         9     15                  A10   20           I/P          ST   Master Clear (Reset) input. This pin is an active-low

                                                                            Reset to the device.

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                  P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                             I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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PIC32MZ Embedded     Connectivity  with  Floating  Point Unit (EF) Family

NOTES:

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   PIC32MZ Embedded Connectivity                                       with Floating Point Unit (EF) Family

2.0        GUIDELINES FOR GETTING                                      2.2       Decoupling Capacitors

           STARTED WITH 32-BIT                                         The  use  of  decoupling  capacitors  on  power      supply

           MICROCONTROLLERS                                            pins, such as VDD, VSS, AVDD and AVSS is required.

                                                                       See Figure 2-1.

   Note    1:  This    data       sheet         summarizes        the  Consider the following criteria when using decoupling

               features    of  the    PIC32MZ        EF   family  of   capacitors:

               devices.    It     is  not  intended       to  be   a

               comprehensive              reference  source.      To   •  Value and type of capacitor: A value of 0.1 µF

               complement the information in this data                    (100 nF), 10-20V is recommended. The capacitor

               sheet,      refer      to   the  “PIC32        Family      should be a low Equivalent Series Resistance (low-

               Reference       Manual”,     which    is   available       ESR) capacitor and have resonance frequency in

               from        the            Microchip       web site        the range of 20 MHz and higher. It is further

               (www.microchip.com/PIC32).                                 recommended that ceramic capacitors be used.

                                                                       •  Placement on the printed circuit board: The

2.1        Basic Connection Requirements                                  decoupling capacitors should be placed as close to

Getting started with the PIC32MZ EF family of 32-bit                      the pins as possible. It is recommended that the

Microcontrollers (MCUs) requires attention to a minimal                   capacitors be placed on the same side of the board

set of device pin connections before proceeding with                      as the device. If space is constricted, the capacitor

development. The following is a list of pin names, which                  can be placed on another layer on the PCB using a

must always be connected:                                                 via; however, ensure that the trace length from the

                                                                          pin to the capacitor is within one-quarter inch

•  All VDD and VSS pins (see 2.2 “Decoupling                              (6 mm) in length.

   Capacitors”)                                                        •  Handling high frequency noise: If the board is

•  All AVDD and AVSS pins, even if the ADC module                         experiencing high frequency noise, upward of tens

   is not used (see 2.2 “Decoupling Capacitors”)                          of MHz, add a second ceramic-type capacitor in par-

•  MCLR pin (see 2.3 “Master Clear (MCLR) Pin”)                           allel to the above described decoupling capacitor.

•  PGECx/PGEDx pins, used for In-Circuit Serial                           The value of the second capacitor can be in the

   Programming™ (ICSP™) and debugging pur-                                range of 0.01 µF to 0.001 µF. Place this second

   poses (see 2.4 “ICSP Pins”)                                            capacitor next to the primary decoupling capacitor.

•  OSC1 and OSC2 pins, when external oscillator                           In high-speed circuit designs, consider implement-

   source is used (see 2.7 “External Oscillator                           ing a decade pair of capacitances as close to the

   Pins”)                                                                 power and ground pins as possible. For example,

                                                                          0.1 µF in parallel with 0.001 µF.

The following pin(s) may be required as well:                          •  Maximizing performance: On the board layout

   VREF+/VREF-      pins,  used       when      external  voltage         from the power supply circuit, run the power and

   reference for the ADC module is implemented.                           return traces to the decoupling capacitors first, and

   Note:       The   AVDD      and        AVSS      pins  must    be      then to the device pins. This ensures that the decou-

               connected,      regardless       of  ADC   use   and       pling capacitors are first in the power chain. Equally

               the ADC voltage reference source.                          important is to keep the trace length between the

                                                                          capacitor and the power pins to a minimum thereby

                                                                          reducing PCB track inductance.

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PIC32MZ Embedded Connectivity                                                                   with Floating Point Unit (EF) Family

FIGURE 2-1:                                 RECOMMENDED                                         2.3             Master Clear (MCLR) Pin

                                            MINIMUM CONNECTION                                  The      MCLR        pin       provides      for    two     specific   device

VDD                                                                           0.1 µF            functions:

                                                                              Ceramic           •  Device Reset

R                                                                                               •  Device programming and debugging

          R1                      VSS              VDD         VDD       VSS  VDD

                    MCLR                                                                        Pulling The MCLR pin low generates either a device

                                                                              VSS               Reset       or  a    POR,      depending          on    the  setting   of      the

       C                                                                      VDD               SMCLR bit (DEVCFG0<15>). Figure 2-2 illustrates a

                                                                                                typical         MCLR      circuit.     During       device   programming

                    VSS                            PIC32                      VSS               and debugging, the resistance and capacitance that

                                                                    VUSB3V3(1)                  can be added to the pin must be considered. Device

                    VDD                                                       VDD               programmers               and  debuggers          drive  the      MCLR         pin.

                    VSS                                                                         Consequently,             specific     voltage      levels   (VIH  and     VIL)

                            AVDD            AVSS                              VSS               and   fast      signal    transitions          must     not  be    adversely

0.1 µF              VDD                                             VDD       VSS      0.1 µF   affected.       Therefore,         specific    values    of  R    and  C       will

Ceramic                                                                                Ceramic

              Connect(2)                                                                        need        to  be   adjusted       based       on  the     application    and

                                                            0.1 µF                 0.1 µF       PCB requirements.

                                                   Ceramic                         Ceramic      For   example,            as       illustrated      in  Figure 2-2,        it  is

                    L1(2)                                                                       recommended that the capacitor C be isolated from the

                                                                                                MCLR            pin  during        programming           and      debugging

Note      1:  If the USB module is not used, this pin must be                                   operations.

              connected to VSS.                                                                 Place the components illustrated in Figure 2-2 within

          2:  As an option, instead of a hard-wired connection, an                              one-quarter inch (6 mm) from the MCLR pin.

              inductor (L1) can be substituted between VDD and

              AVDD to improve ADC noise rejection. The inductor

              impedance should be less than 1 and the inductor                                 FIGURE 2-2:                         EXAMPLE OF MCLR                    PIN

              capacity greater than 10 mA.                                                                                         CONNECTIONS

              

              Where:                                                                                                 VDD

                 f  =    -F----C---N----V-                  (i.e., ADC conversion rate/2)                            R    10k      R1(1)
                            2

                         -----------1------------                                                                                                 MCLR

                 f  =                                                                                 0.1 µF(2)           C        1 k

                         2                LC                                                                                                         PIC32

                           ---2-------f1------C-----  2                                               1

              L     =                                                                                      5                                     PGECx(3)

                                                                                                     ICSP™  4                                     PGEDx(3)

                                                                                                            2        VDD

                                                                                                            3        VSS

2.2.1         BULK CAPACITORS                                                                               6        NC

The use of a bulk capacitor is recommended to improve

power supply stability. Typical values range from 4.7 µF                                           Note     1:  470 R1  1k will limit any current flowing into

to 47 µF. This capacitor should be located as close to                                                          MCLR from the external capacitor C, in the event of

the device as possible.                                                                                         MCLR pin breakdown, due to Electrostatic Discharge

                                                                                                                (ESD) or Electrical Overstress (EOS). Ensure that the

                                                                                                                MCLR pin VIH and VIL specifications are met without

                                                                                                                interfering with the Debug/Programmer tools.

                                                                                                            2:  The capacitor can be sized to prevent unintentional

                                                                                                                Resets from brief glitches or to extend the device

                                                                                                                Reset period during POR.

                                                                                                            3:  No       pull-ups  or  bypass   capacitors   are  allowed  on

                                                                                                                active debug/program PGECx/PGEDx pins.

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2.4         ICSP Pins                                                       2.6     Trace

The PGECx and PGEDx pins are used for ICSP and                              The  trace   pins  can  be     connected  to      a  hardware

debugging purposes. It is recommended to keep the                           trace-enabled programmer to provide a compressed

trace   length   between       the    ICSP     connector        and    the  real-time instruction trace. When used for trace, the

ICSP pins on the device as short as possible. If the                        TRD3, TRD2, TRD1, TRD0 and TRCLK pins should

ICSP    connector     is  expected        to  experience        an    ESD   be   dedicated     for  this   use.  The  trace      hardware

event,  a    series   resistor    is  recommended,              with   the  requires a 22 Ohm series resistor between the trace

value   in  the  range    of   a    few   tens     of    Ohms,    not  to   pins and the trace connector.

exceed 100 Ohms.

Pull-up resistors, series diodes and capacitors on the                      2.7     External Oscillator Pins

PGECx and PGEDx pins are not recommended as they                            Many MCUs have options for at least two oscillators: a

will interfere with the programmer/debugger communi-                        high-frequency primary oscillator and a low-frequency

cations to the device. If such discrete components are                      secondary oscillator (refer to Section 8.0 “Oscillator

an application requirement, they should be removed                          Configuration” for details).

from the circuit during programming and debugging.

Alternatively, refer to the AC/DC characteristics and                       The oscillator circuit should be placed on the same side

timing  requirements           information      in     the    respective    of the board as the device. Also, place the oscillator cir-

device Flash programming specification for information                      cuit close to the respective oscillator pins, not exceed-

on capacitive loading limits and pin input voltage high                     ing one-half inch (12 mm) distance between them. The

(VIH) and input low (VIL) requirements.                                     load capacitors should be placed next to the oscillator

Ensure that the “Communication Channel Select” (i.e.,                       itself, on the same side of the board. Use a grounded

PGECx/PGEDx           pins)    programmed             into  the   device    copper pour around the oscillator circuit to isolate them

matches     the  physical      connections          for  the    ICSP   to   from surrounding circuits. The grounded copper pour

MPLAB® ICD 3 or MPLAB REAL ICE™.                                            should be routed directly to the MCU ground. Do not

For    more     information     on    ICD      3    and     REAL      ICE   run any signal traces or power traces inside the ground

connection       requirements,        refer       to     the    following   pour. Also, if using a two-sided board, avoid any traces

documents that are available from the Microchip web                         on the other side of the board where the crystal is

site.                                                                       placed. A suggested layout is illustrated in Figure 2-3.

•  “Using MPLAB® ICD 3” (poster) (DS50001765)                               FIGURE 2-3:             SUGGESTED OSCILLATOR

•  “MPLAB® ICD 3 Design Advisory” (DS50001764)                                                      CIRCUIT PLACEMENT

•  “MPLAB® REAL ICE™ In-Circuit Debugger

   User’s Guide” (DS50001616)

•  “Using MPLAB® REAL ICE™ Emulator” (poster)

   (DS50001749)

2.5         JTAG                                                                                                          Oscillator

                                                                                                                      Secondary

The TMS, TDO, TDI and TCK pins are used for testing

and    debugging      according       to  the     Joint     Test  Action                                              Guard Trace

Group (JTAG) standard. It is recommended to keep the

trace   length   between       the    JTAG     connector         and   the                                            Guard Ring

JTAG pins on the device as short as possible. If the

JTAG connector is expected to experience an ESD                                                                       Main Oscillator

event, a series resistor is recommended, with the value

in the range of a few tens of Ohms, not to exceed 100

Ohms.

Pull-up resistors, series diodes and capacitors on the                      2.8     Unused I/Os

TMS, TDO, TDI and TCK pins are not recommended                              Unused  I/O  pins      should  not   be  allowed     to  float  as

as they will interfere with the programmer/debugger                         inputs. They can be configured as outputs and driven

communications        to     the    device.       If   such       discrete  to a logic-low state.

components       are  an       application      requirement,          they  Alternatively, inputs can be reserved by connecting the

should      be   removed          from        the      circuit    during    pin to VSS through a 1k to 10k resistor and configuring

programming and debugging. Alternatively, refer to the                      the pin as an input.

AC/DC       characteristics       and         timing     requirements

information      in       the     respective           device       Flash

programming          specification        for       information        on

capacitive loading limits and pin input voltage high (VIH)

and input voltage low (VIL) requirements.

 2015-2016 Microchip Technology Inc.                                                                            DS60001320D-page 39
PIC32MZ Embedded Connectivity                                   with Floating Point Unit (EF) Family

2.9        Designing for High-Speed                             2.9.1.2           PCB Layout Recommendations

           Peripherals                                          The following list contains recommendations that will

The PIC32MZ EF family devices have peripherals that             help  ensure      the  PCB  layout  will  promote  the  goals

operate at frequencies much higher than typical for an          previously listed.

embedded environment. Table 2-1 lists the peripherals           •  Component Placement

that produce high-speed signals on their external pins:            -  Place bypass capacitors as close to their

                                                                      component power and ground pins as possible,

TABLE 2-1:        PERIPHERALS THAT                                    and place them on the same side of the PCB

                  PRODUCE HS SIGNALS ON                            -  Devices on the same bus that have larger setup

                  EXTERNAL PINS                                       times should be placed closer to the PIC32MZ EF

                                            Maximum                   device

     Peripheral         High-Speed          Speed on            •  Power and Ground

                        Signal Pins         Signal Pin             -  Multi-layer PCBs will allow separate power and

           EBI          EBIAx,                  50 MHz                ground planes

                        EBIDx                                      -  Each ground pin should be connected to the

                                                                      ground plane individually

       SQI1             SQICLK,                 50 MHz             -  Place bypass capacitor vias as close to the pad

                        SQICSx,                                       as possible (preferably inside the pad)

                        SQIDx                                      -  If power and ground planes are not used,

     HS USB             D+, D-                  480 MHz               maximize width for power and ground traces

Due    to  these  high-speed  signals,  it  is  important   to     -  Use low-ESR, surface-mount bypass capacitors

consider several factors when designing a product that          •  Clocks and Oscillators

uses these peripherals, as well as the PCB on which                -  Place crystals as close as possible to the

these components will be placed. Adhering to these                    PIC32MZ EF device OSC/SOSC pins

recommendations will help achieve the following goals:             -  Do not route high-speed signals near the clock or

•  Minimize the effects of electromagnetic interference               oscillator

   to the proper operation of the product                          -  Avoid via usage and branches in clock lines

•  Ensure signals arrive at their intended destination at             (SQICLK)

   the same time                                                   -  Place termination resistors at the end of clock

•  Minimize crosstalk                                                 lines

•  Maintain signal integrity                                    •  Traces

•  Reduce system noise                                             -  Higher-priority signals should have the shortest

•  Minimize ground bounce and power sag                               traces

2.9.1           SYSTEM DESIGN                                      -  Match trace lengths for parallel buses (EBIAx,

                                                                      EBIDx, SQIDx)

2.9.1.1         Impedance Matching                                 -  Avoid long run lengths on parallel traces to reduce

                                                                      coupling

When selecting parts to place on high-speed buses,                 -  Make the clock traces as straight as possible

particularly the SQI bus, if the impedance of the periph-          -  Use rounded turns rather than right-angle turns

eral device does not match the impedance of the pins

on the PIC32MZ EF device to which it is connected,                 -  Have traces on different layers intersect on right

signal reflections could result, thereby degrading the                angles to minimize crosstalk

quality of the signal.                                             -  Maximize the distance between traces, preferably

If it is not possible to select a product that matches                no less than three times the trace width

impedance, place a series resistor at the load to create           -  Power traces should be as short and as wide as

the  matching     impedance.  See       Figure 2-4     for  an        possible

example.                                                           -  High-speed traces should be placed close to the

                                                                      ground plane

FIGURE 2-4:             SERIES RESISTOR

                                                SQI

     PIC32MZ                                    Flash

                              50           Device

DS60001320D-page 40                                                                     2015-2016 Microchip Technology Inc.
PIC32MZ Embedded Connectivity                                                     with  Floating  Point  Unit (EF) Family

2.9.1.3          EMI/EMC/EFT (IEC 61000-4-4 and

                 IEC 61000-4-2) Suppression

                 Considerations

The  use     of  LDO          regulators     is   preferred      to       reduce

overall  system       noise             and  provide        a   cleaner   power

source. However, when utilizing switching Buck/Boost

regulators as the local power source for PIC32MZ EF

devices, as well as in electrically noisy environments or

test conditions required for IEC 61000-4-4 and IEC

61000-4-2, users should evaluate the use of T-Filters

(i.e., L-C-L) on the power pins, as shown in Figure 2-5.

In addition to a more stable power source, use of this

type of T-Filter can greatly reduce susceptibility to EMI

sources and events.

FIGURE 2-5:                          EMI/EMC/EFT

                                     SUPPRESSION CIRCUIT

                               Ferrite Chip SMD

                               DCR = 0.15ȍ(max)

                               600 ma ISAT

                               300ȍ@ 100 MHz

                               PN#: 

     VDD

             Ferrite           0.01 μF

             Chips

                 0.1 μF                                0.1  μF

                         VDD  VSS            VSS  VDD       VSS

                      VSS                                   VDD

                      VDD

     0.1 μF                                                 VSS  0.1 μF

                                        PIC32MZ             VDD

                      VSS                                   VSS  0.1 μF

                      VDD                         VUSB3V3

     0.1 μF              AVDD  AVSS

                                             VSS  VDD            0.1 μF

                                   0.1  μF             0.1 μF    Ferrite

                                                                 Chips

                                                            VDD

                                                                 0.01 μF

 2015-2016 Microchip Technology Inc.                                                                    DS60001320D-page 41
PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

2.10  Typical Application Connection

      Examples

Examples of typical application connections are shown

in Figure 2-6 and Figure 2-7.

FIGURE 2-6:          AUDIO PLAYBACK APPLICATION

                                                            PMD<7:0>

             USB                  USB           PMP

             Host                                                     Display

                                                            PMWR

                                        PIC32          I2S  3                                  Stereo Headphones

                                                                      Audio

                                                            REFCLKO   Codec

                                                       SPI  3                                  Speaker

                                                                  3

                                                                      MMC SD

                                                            SDI

FIGURE 2-7:          LOW-COST CONTROLLERLESS (LCC)                    GRAPHICS  APPLICATION WITH

                     PROJECTED CAPACITIVE TOUCH

                                                PIC32

                     Microchip                              ANx

                     mTouch™            ADC

                     Library

                     Microchip          Render

                     GFX Library                                               LCD Display

                               Refresh

                     DMA                EBI                                     Projected Capacitive

                                                                                Touch Overlay

                                                                      SRAM     External Frame Buffer

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   PIC32MZ Embedded Connectivity                                      with Floating Point Unit (EF) Family

3.0   CPU                                                             •  Separate L1 data and instruction caches:

                                                                         -  16 KB 4-way Instruction Cache (I-Cache)

      Note 1:  This   data      sheet     summarizes   the      fea-     -  4 KB 4-way Data Cache (D-Cache)

               tures   of   the      PIC32MZ       EF  family   of    •  Autonomous Multiply/Divide Unit (MDU):

               devices.     It  is   not  intended     to   be  a        -  Maximum issue rate of one 32x32 multiply per clock

               comprehensive           reference       source.  To       -  Early-in iterative divide. Minimum 12 and

               complement the information in this data                      maximum 38 clock latency (dividend (rs) sign

               sheet,  refer     to  Section    50.    “CPU     for         extension-dependent)

               Devices      with     MIPS32®       microAptiv™

               and M-Class Cores” (DS60001192) of                     •  Power Control:

               the   “PIC32     Family    Reference    Manual”,          -  Minimum frequency: 0 MHz

               which   is   available     from    the  Microchip         -  Low-Power mode (triggered by WAIT instruction)

               web site (www.microchip.com/PIC32).                       -  Extensive use of local gated clocks

      2:       The Series 5 Warrior M-class CPU core                  •  EJTAG Debug and Instruction Trace:

               resources             are      available         at:      -  Support for single stepping

               www.imgtec.com.                                           -  Virtual instruction and data address/value

The   MIPS32®       M-Class      Core     is  the  heart    of  the         breakpoints

PIC32MZ        EF   family  device        processor.   The      CPU      -  Hardware breakpoint supports both address

fetches instructions, decodes each instruction, fetches                     match and address range triggering.

source operands, executes each instruction and writes                    -  Eight instruction and four data complex

the   results  of   instruction      execution     to  the  proper          breakpoints

destinations.                                                         •  iFlowtrace® version 2.0 support:

Key features include:                                                    -  Real-time instruction program counter

•  5-stage pipeline                                                      -  Special events trace capability

•  32-bit address and data paths                                         -  Two performance counters with 34 user-

•  MIPS32 Enhanced Architecture (Release 5):                                selectable countable events

   -  Multiply-accumulate and multiply-subtract                          -  Disabled if the processor enters Debug mode

      instructions                                                       -  Program Counter sampling

   -  Targeted multiply instruction                                   •  Four Watch registers:

   -  Zero/One detect instructions                                       -  Instruction, Data Read, Data Write options

   -  WAIT instruction                                                   -  Address match masking options

   -  Conditional move instructions (MOVN, MOVZ)                      •  DSP ASE Extension:

   -  Vectored interrupts                                                -  Native fractional format data type operations

   -  Programmable exception vector base                                 -  Register Single Instruction Multiple Data (SIMD)

   -  Atomic interrupt enable/disable                                       operations (add, subtract, multiply, shift)

   -  GPR shadow registers to minimize latency for                       -  GPR-based shift

      interrupt handlers                                                 -  Bit manipulation

   -  Bit field manipulation instructions                                -  Compare-Pick

   -  Virtual memory support                                             -  DSP Control Access

•  microMIPS™ compatible instruction set:                                -  Indexed-Load

   -  Improves code size density over MIPS32, while                      -  Branch

      maintaining MIPS32 performance.                                    -  Multiplication of complex operands

   -  Supports all MIPS32 instructions (except branch-                   -  Variable bit insertion and extraction

      likely instructions)                                               -  Virtual circular buffers

   -  Fifteen additional 32-bit instructions and 39 16-bit               -  Arithmetic saturation and overflow handling

      instructions corresponding to commonly-used                        -  Zero-cycle overhead saturation and rounding

      MIPS32 instructions                                                   operations

   -  Stack pointer implicit in instruction                           •  Floating Point Unit (FPU):

   -  MIPS32 assembly and ABI compatible                                 -  1985 IEEE-754 compliant Floating Point Unit

•  MMU with Translation Lookaside Buffer (TLB)                           -  Supports single and double precision datatypes

   mechanism:                                                            -  2008 IEEE-754 compatibility control of NaN

   -  16 dual-entry fully associative Joint TLB                             handling and Abs/Neg instructions

   -  4-entry fully associative Instruction and Data TLB                 -  Runs at 1:1 core/FPU clock ratio

   -  4 KB pages

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PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

A block diagram of the PIC32MZ EF family processor

core is shown in Figure 3-1.

FIGURE 3-1:          PIC32MZ EF FAMILY MICROPROCESSOR CORE BLOCK DIAGRAM

                                              M-Class Microprocessor Core

PBCLK7                        Decode          microMIPS™                        I-Cache

                     (MIPS32®/microMIPS™)                           I-Cache

                                                                    Controller

                                                    GPR

                                              (8 sets)

                              Execution Unit  Enhanced MDU          MMU         BIU

                                              (with DSP ASE)        (TLB)                System Bus

                              ALU/Shift

                              Atomic/LdSt           FPU

                              DSP ASE         (Single & Double)

                                                                    D-Cache

                                                                    Controller

                                                                                D-Cache

                                              Debug/Profiling

System                        System          Break Points

Interface                     Coprocessor     iFlowtrace®

                                              Fast Debug Channel

Interrupt                                     Performance Counters  Power

Interface                                     Sampling              Management

                                              Secure Debug

                              2-wire Debug    EJTAG

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   PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

3.1    Architecture Overview                                         •  Leading Zero/One detect unit for implementing

                                                                        the CLZ and CLO instructions

The MIPS32 M-Class Microprocessor core in PIC32MZ                    •  Arithmetic Logic Unit (ALU) for performing arithmetic

EF family devices contains several logic blocks working                 and bitwise logical operations

together in parallel, providing an efficient high-perfor-            •  Shifter and store aligner

mance  computing     engine.   The  following   blocks  are          •  DSP ALU and logic block for performing DSP

included with the core:                                                 instructions, such as arithmetic/shift/compare

•  Execution unit                                                       operations

•  General Purpose Register (GPR)                                    3.1.2          MULTIPLY/DIVIDE UNIT (MDU)

•  Multiply/Divide Unit (MDU)                                        The  processor  core     includes    a   Multiply/Divide      Unit

•  System control coprocessor (CP0)                                  (MDU) that contains a separate pipeline for multiply

•  Floating Point Unit (FPU)                                         and divide operations, and DSP ASE multiply instruc-

•  Memory Management Unit (MMU)                                      tions. This pipeline operates in parallel with the Integer

•  Instruction/Data cache controllers                                Unit (IU) pipeline and does not stall when the IU pipe-

•  Power Management                                                  line stalls. This allows MDU operations to be partially

•  Instructions and data caches                                      masked     by  system    stalls  and/or      other  integer   unit

•  microMIPS support                                                 instructions.

•  Enhanced JTAG (EJTAG) controller                                  The high-performance MDU consists of a 32x32 booth

                                                                     recoded    multiplier,  four  pairs  of  result/accumulation

3.1.1        EXECUTION UNIT                                          registers (HI and LO), a divide state machine, and the

The processor core execution unit implements a load/                 necessary multiplexers and control logic. The first num-

store  architecture  with   single-cycle  ALU   operations           ber shown (‘32’ of 32x32) represents the rs operand.

(logical, shift, add, subtract) and an autonomous multi-             The second number (‘32’ of 32x32) represents the rt

ply/divide unit. The core contains thirty-two 32-bit Gen-            operand.

eral   Purpose   Registers     (GPRs)     used  for   integer        The    MDU     supports  execution       of  one    multiply  or

operations and address calculation. Seven additional                 multiply-accumulate operation every clock cycle.

register file shadow sets (containing thirty-two regis-              Divide operations are implemented with a simple 1-bit-

ters) are added to minimize context switching overhead               per-clock   iterative   algorithm.   An      early-in     detection

during interrupt/exception processing. The register file             checks the sign extension of the dividend (rs) oper-

consists of two read ports and one write port and is fully           and. If rs is 8 bits wide, 23 iterations are skipped. For

bypassed to minimize operation latency in the pipeline.              a 16-bit wide rs, 15 iterations are skipped and for a

The execution unit includes:                                         24-bit wide rs, 7 iterations are skipped. Any attempt to

                                                                     issue a subsequent MDU instruction while a divide is

•  32-bit adder used for calculating the data address                still active causes an IU pipeline stall until the divide

•  Address unit for calculating the next instruction                 operation has completed.

   address                                                           Table 3-1 lists the repeat rate (peak issue rate of cycles

•  Logic for branch determination and branch target                  until the operation can be reissued) and latency (num-

   address calculation                                               ber of cycles until a result is available) for the processor

•  Load aligner                                                      core multiply and divide instructions. The approximate

•  Trap condition comparator                                         latency and repeat rates are listed in terms of pipeline

•  Bypass multiplexers used to avoid stalls when                     clocks.

   executing instruction streams where data

   producing instructions are followed closely by

   consumers of their results

TABLE 3-1:           MIPS32® M-CLASS MICROPROCESSOR CORE HIGH-PERFORMANCE INTEGER

                     MULTIPLY/DIVIDE UNIT LATENCIES AND REPEAT RATES

                 Opcode                   Operand Size (mul rt) (div rs)                     Latency              Repeat Rate

   MULT/MULTU,     MADD/MADDU,                              16 bits                           5                             1

   MSUB/MSUBU (HI/LO destination)                           32 bits                           5                             1

   MUL (GPR destination)                                    16 bits                           5                             1

                                                            32 bits                           5                             1

   DIV/DIVU                                                 8 bits                            12/14                      12/14

                                                            16 bits                           20/22                      20/22

                                                            24 bits                           28/30                      28/30

                                                            32 bits                           36/38                      36/38

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PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

The    MIPS      architecture    defines  that  the  result   of  a   Table 3-2 lists the latencies and repeat rates for the

multiply or divide operation be placed in one of four                 DSP multiply and dot-product operations. The approxi-

pairs of HI and LO registers. Using the Move-From-HI                  mate latencies and repeat rates are listed in terms of

(MFHI) and Move-From-LO (MFLO) instructions, these                    pipeline clocks.

values     can   be  transferred   to     the  General  Purpose

Register file.                                                        TABLE 3-2:          DSP-RELATED LATENCIES

In   addition    to  the    HI/LO  targeted     operations,     the                       AND REPEAT RATES

MIPS32 architecture also defines a multiply instruc-                                                                     Repeat

tion, MUL, which places the least significant results in                            Op code             Latency          Rate

the primary register file instead of the HI/LO register

pair.     By   avoiding     the    explicit    MFLO  instruction      Multiply and dot-product without            5         1

required when using the LO register, and by support-                  saturation after accumulation

ing    multiple  destination     registers,    the  throughput    of  Multiply and dot-product with               5         1

multiply-intensive operations is increased.                           saturation after accumulation

Two    other     instructions,     Multiply-Add      (MADD)   and     Multiply without accumulation               5         1

Multiply-Subtract       (MSUB),    are    used  to   perform    the

multiply-accumulate and multiply-subtract operations.                 3.1.3         SYSTEM CONTROL 

The MADD instruction multiplies two numbers and then                                COPROCESSOR (CP0)

adds the product to the current contents of the HI and                In the MIPS architecture, CP0 is responsible for the

LO registers. Similarly, the MSUB instruction multiplies              virtual-to-physical address translation and cache proto-

two operands and then subtracts the product from the                  cols,  the  exception  control   system,    the  processor’s

HI and LO registers. The MADD and MSUB operations                     diagnostics   capability,  the   operating  modes  (Kernel,

are commonly used in DSP algorithms.                                  User and Debug) and whether interrupts are enabled or

The MDU also implements various shift instructions                    disabled.   Configuration  information,     such  as  cache

operating on the HI/LO register and multiply instruc-                 size and set associativity, and the presence of options

tions as defined in the DSP ASE. The MDU supports all                 like microMIPS is also available by accessing the CP0

of the data types required for this purpose and includes              registers, listed in Table 3-3.

three extra HI/LO registers as defined by the ASE.

TABLE 3-3:              COPROCESSOR 0 REGISTERS

Register             Register                                                Function

Number               Name

       0         Index             Index into the TLB array (MPU only).

       1         Random            Randomly generated index into the TLB array (MPU only).

       2         EntryLo0          Low-order portion of the TLB entry for even-numbered virtual pages (MPU only).

       3         EntryLo1          Low-order portion of the TLB entry for odd-numbered virtual pages (MPU only).

       4         Context/         Pointer to the page table entry in memory (MPU only).

                 UserLocal         User information that can be written by privileged software and read via the RDHWR

                                   instruction.

       5         PageMask/        PageMask controls the variable page sizes in TLB entries. PageGrain enables support

                 PageGrain         of 1 KB pages in the TLB (MPU only).

       6         Wired             Controls the number of fixed (i.e., wired) TLB entries (MPU only).

       7         HWREna            Enables access via the RDHWR instruction to selected hardware registers in 

                                   Non-privileged mode.

       8         BadVAddr          Reports the address for the most recent address-related exception.

                 BadInstr          Reports the instruction that caused the most recent exception.

                 BadInstrP         Reports the branch instruction if a delay slot caused the most recent exception.

       9         Count             Processor cycle count.

       10        EntryHi           High-order portion of the TLB entry (MPU only).

       11        Compare           Core timer interrupt control.

DS60001320D-page 46                                                                        2015-2016 Microchip Technology Inc.
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TABLE 3-3:        COPROCESSOR 0 REGISTERS (CONTINUED)

Register    Register                                                Function

Number            Name

12        Status          Processor status and control.

          IntCtl          Interrupt control of vector spacing.

          SRSCtl          Shadow register set control.

          SRSMap          Shadow register mapping control.

          View_IPL        Allows the Priority Level to be read/written without

                          extracting or inserting that bit from/to the Status register.

          SRSMAP2         Contains two 4-bit fields that provide the mapping from a vector number to the shadow

                          set number to use when servicing such an interrupt.

13        Cause           Describes the cause of the last exception.

          NestedExc       Contains the error and exception level status bit values that existed prior to the current

                          exception.

          View_RIPL       Enables read access to the RIPL bit that is available in the Cause register.

14        EPC             Program counter at last exception.

          NestedEPC       Contains the exception program counter that existed prior to the current exception.

15        PRID            Processor identification and revision

          Ebase           Exception base address of exception vectors.

          CDMMBase        Common device memory map base.

16        Config          Configuration register.

          Config1         Configuration register 1.

          Config2         Configuration register 2.

          Config3         Configuration register 3.

          Config4         Configuration register 4.

          Config5         Configuration register 5.

          Config7         Configuration register 7.

17        LLAddr          Load link address (MPU only).

18        WatchLo         Low-order watchpoint address (MPU only).

19        WatchHi         High-order watchpoint address (MPU only).

20-22     Reserved        Reserved in the PIC32 core.

23        Debug           EJTAG debug register.

          TraceControl    EJTAG trace control.

          TraceControl2   EJTAG trace control 2.

          UserTraceData1  EJTAG user trace data 1 register.

          TraceBPC        EJTAG trace breakpoint register.

          Debug2          Debug control/exception status 1.

24        DEPC            Program counter at last debug exception.

          UserTraceData2  EJTAG user trace data 2 register.

25        PerfCtl0        Performance counter 0 control.

          PerfCnt0        Performance counter 0.

          PerfCtl1        Performance counter 1 control.

          PerfCnt1        Performance counter 1.

26        ErrCtl          Software test enable of way-select and data RAM arrays for I-Cache and D-Cache

                          (MPU only).

27        Reserved        Reserved in the PIC32 core.

28        TagLo/DataLo    Low-order portion of cache tag interface (MPU only).

29        Reserved        Reserved in the PIC32 core.

30        ErrorEPC        Program counter at last error exception.

31        DeSave          Debug exception save.

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PIC32MZ Embedded Connectivity                                           with Floating Point Unit (EF) Family

3.1.4          FLOATING POINT UNIT (FPU)                                TABLE 3-4:       FPU INSTRUCTION

The   Floating      Point  Unit  (FPU),     Coprocessor         (CP1),                   LATENCIES AND REPEAT

implements the MIPS Instruction Set Architecture for                                     RATES

floating  point     computation.      The   implementation        sup-                                        Repeat

ports the ANSI/IEEE Standard 754 (IEEE for Binary                                                    Latency  Rate

Floating Point Arithmetic) for 32-bit and 64-bit floating                         Op code            (FPU     (FPU

point data formats. The FPU can be programmed to                                                     Cycles)  Cycles)

have thirty-two 32-bit or 64-bit floating point registers

used for floating point operations.                                     ABS.[S,D],   NEG.[S,D],      4                     1

The performance is optimized for 32-bit formats. Most                   ADD.[S,D],   SUB.[S,D],

instructions have one FPU cycle throughput and four                     C.cond.[S,D],    MUL.S

FPU cycle latency. The FPU implements the multiply-                     MADD.S,   MSUB.S,            4                     1

add (MADD) and multiply-sub (MSUB) instructions with                    NMADD.S,    NMSUB.S,

intermediate rounding after the multiply function. The                  CABS.cond.[S,D]

result is guaranteed to be the same as executing a                      CVT.D.S,    CVT.PS.PW,       4                     1

MUL     and    an   ADD     instruction       separately,    but  the   CVT.[S,D].[W,L]

instruction    latency,    instruction    fetch,   dispatch     band-   CVT.S.D,                     4                     1

width, and the total number of register accesses are                    CVT.[W,L].[S,D],

improved.                                                               CEIL.[W,L].[S,D],

IEEE    denormalized       input    operands       and  results   are   FLOOR.[W,L].[S,D],

supported      by   hardware     for  some      instructions.   IEEE    ROUND.[W,L].[S,D],

denormalized results are not supported by hardware in                   TRUNC.[W,L].[S,D]

general, but a fast flush-to-zero mode is provided to                   MOV.[S,D],   MOVF.[S,D],     4                     1

optimize performance. The fast flush-to-zero mode is                    MOVN.[S,D],

enabled through the FCCR register, and use of this                      MOVT.[S,D],     MOVZ.[S,D]

mode    is   recommended         for  best    performance       when    MUL.D                        5                     2

denormalized results are generated.                                     MADD.D,   MSUB.D,            5                     2

The   FPU      has  a  separate       pipeline  for   floating  point   NMADD.D,    NMSUB.D

instruction execution. This pipeline operates in parallel               RECIP.S                      13                    10

with the integer core pipeline and does not stall when

the   integer  pipeline    stalls.    This    allows    long-running    RECIP.D                      26                    21

FPU operations, such as divide or square root, to be                    RSQRT.S                      17                    14

partially masked by system stalls and/or other integer                  RSQRT.D                      36                    31

unit  instructions.    Arithmetic     instructions      are    always   DIV.S,   SQRT.S              17                    14

dispatched     and     completed      in   order,  but  loads     and

stores can complete out of order. The exception model                   DIV.D,   SQRT.D              32                    29

is “precise” at all times.                                              MTC1,   DMTC1,   LWC1,       4                     1

Table 3-4 contains the floating point instruction laten-                LDC1,   LDXC1,   LUXC1,

cies and repeat rates for the processor core. In this                   LWXC1

table, 'Latency' refers to the number of FPU cycles nec-                MFC1,   DMFC1,   SWC1,       1                     1

essary    for  the  first  instruction    to  produce      the  result  SDC1,   SDXC1,   SUXC1,

needed by the second instruction. The “Repeat Rate”                     SWXC1

refers to the maximum rate at which an instruction can                  Legend:   S = Single (32-bit) D = Double (64-bit)      

be executed per FPU cycle.                                                        W = Word (32-bit)  L = Long word (64-bit)

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The    FPU   implements    a   high-performance       7-stage    3.3        L1 Instruction and Data Caches

pipeline:

•  Decode, register read and unpack (FR stage)                   3.3.1           INSTRUCTION CACHE (I-CACHE)

•  Multiply tree, double pumped for double (M1                   The I-Cache is an on-core memory block of 16 Kbytes.

   stage)                                                        Because the I-Cache is virtually indexed, the virtual-to-

•  Multiply complete (M2 stage)                                  physical address translation occurs in parallel with the

                                                                 cache access rather than having to wait for the physical

•  Addition first step (A1 stage)                                address translation. The tag holds 22 bits of physical

•  Addition second and final step (A2 stage)                     address,     a  valid     bit,      and  a   lock   bit.   The    LRU

•  Packing to IEEE format (FP stage)                             replacement bits are stored in a separate array.

•  Register writeback (FW stage)                                 The  I-Cache       block    also    contains  and   manages         the

The FPU implements a bypass mechanism that allows                instruction line fill buffer. Besides accumulating data to

the result of an operation to be forwarded directly to the       be written to the cache, instruction fetches that refer-

instruction  that   needs  it  without  having  to   write  the  ence data in the line fill buffer are serviced either by a

result to the FPU register and then read it back.                bypass of that data, or data coming from the external

Table 3-5    lists  the  Coprocessor    1  Registers  for   the  interface. The I-Cache control logic controls the bypass

FPU.                                                             function.

                                                                 The processor core supports I-Cache locking. Cache

TABLE 3-5:               FPU (CP1) REGISTERS                     locking    allows   critical    code     or  data   segments    to  be

                                                                 locked into the cache on a per-line basis, enabling the

   Register  Register                   Function                 system programmer to maximize the efficiency of the

   Number    Name                                                system cache.

     0              FIR    Floating Point implementation         The cache locking function is always available on all

                           register. Contains information        I-Cache    entries.    Entries         can   then   be    marked    as

                           that identifies the FPU.              locked   or    unlocked     on      a  per   entry  basis  using    the

     25      FCCR          Floating Point condition codes        CACHE instruction.

                           register.                             3.3.2           DATA CACHE (D-CACHE)

     26      FEXR          Floating Point exceptions

                           register.                             The D-Cache is an on-core memory block of 4 Kbytes.

     28      FENR          Floating Point enables register.      This virtually indexed, physically tagged cache is pro-

                                                                 tected. Because the D-Cache is virtually indexed, the

     31      FCSR          Floating Point Control and            virtual-to-physical address translation occurs in parallel

                           Status register.                      with the cache access. The tag holds 22 bits of physical

                                                                 address, a valid bit, and a lock bit. There is an addi-

3.2        Power Management                                      tional array holding dirty bits and LRU replacement

                                                                 algorithm bits for each set of the cache.

The processor core offers a number of power manage-              In addition to I-Cache locking, the processor core also

ment features, including low-power design, active power          supports a D-Cache locking mechanism identical to the

management and power-down modes of operation. The                I-Cache.     Critical  data     segments      are   locked  into    the

core is a static design that supports slowing or halting         cache on a per-line basis. The locked contents can be

the clocks, which reduces system power consumption               updated    on   a   store     hit,  but  cannot     be  selected    for

during Idle periods.                                             replacement on a cache miss.

3.2.1        INSTRUCTION-CONTROLLED                              The D-Cache locking function is always available on

             POWER MANAGEMENT                                    all D-Cache entries. Entries can then be marked as

The   mechanism       for  invoking   Power-Down      mode   is  locked   or    unlocked     on      a  per-entry    basis  using    the

through execution of the WAIT instruction. For more              CACHE instruction.

information on power management, see Section 33.0                3.3.3           ATTRIBUTES

“Power-Saving Features”.                                         The processor core I-Cache and D-Cache attributes

3.2.2        LOCAL CLOCK GATING                                  are    listed   in     the      Configuration       registers     (see

The majority of the power consumed by the processor              Register 3-1 through Register 3-4).

core is in the clock tree and clocking registers. The

PIC32MZ family makes extensive use of local gated-

clocks to reduce this dynamic power consumption.

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3.4       EJTAG Debug Support                                          3.6     microMIPS ISA

The processor core provides for an Enhanced JTAG                       The     processor    core  supports       the  microMIPS       ISA,

(EJTAG) interface for use in the software debug of                     which contains all MIPS32 ISA instructions (except for

application and kernel code. In addition to standard                   branch-likely  instructions)     in    a  new  32-bit    encoding

User mode and Kernel modes of operation, the proces-                   scheme, with some of the commonly used instructions

sor core provides a Debug mode that is entered after a                 also    available    in  16-bit  encoded       format.   This  ISA

debug exception (derived from a hardware breakpoint,                   improves code density through the additional 16-bit

single-step exception, etc.) is taken and continues until              instructions while maintaining a performance similar to

a  Debug       Exception     Return       (DERET)    instruction   is  MIPS32 mode. In microMIPS mode, 16-bit or 32-bit

executed. During this time, the processor executes the                 instructions   will  be    fetched     and    recoded    to  legacy

debug exception handler routine.                                       MIPS32 instruction opcodes in the pipeline’s I stage, so

The EJTAG interface operates through the Test Access                   that the processor core can have the same microAptiv

Port (TAP), a serial communication port used for trans-                UP microarchitecture. Because the microMIPS instruc-

ferring test data in and out of the core. In addition to the           tion stream can be intermixed with 16-bit halfword or

standard       JTAG        instructions,   special      instructions   32-bit  word   size      instructions     on   halfword  or    word

defined   in      the  EJTAG        specification  specify   which     boundaries, additional logic is in place to address the

registers are selected and how they are used.                          word    misalignment             issues,       thus     minimizing

                                                                       performance loss.

3.5       MIPS DSP ASE Extension

The     MIPS       DSP     Application-Specific          Extension

Revision 2 is an extension to the MIPS32 architecture.

This extension comprises new integer instructions and

states   that     include  new      HI/LO  accumulator      register

pairs   and    a  DSP      control  register.  This     extension  is

crucial in a wide range of DSP, multimedia, and DSP-

like algorithms covering Audio and Video processing

applications. The extension supports native fractional

format data type operations, register Single Instruction

Multiple     Data      (SIMD)   operations,        such  as  add,

subtract, multiply, and shift. In addition, the extension

includes    the   following    features    that    are  essential  in

making DSP algorithms computationally efficient:

•  Support for multiplication of complex operands

•  Variable bit insertion and extraction

•  Implementation and use of virtual circular buffers

•  Arithmetic saturation and overflow handling

   support

•  Zero cycle overhead saturation and rounding

   operations

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3.7       M-Class Core Configuration

Register 3-1  through     Register 3-4  show    the  default

configuration of the M-Class core, which is included on

the PIC32MZ EF family of devices.

REGISTER 3-1:             CONFIG: CONFIGURATION REGISTER; CP0 REGISTER 16, SELECT 0

     Bit      Bit              Bit              Bit           Bit        Bit                  Bit           Bit              Bit

Range         31/23/15/7   30/22/14/6     29/21/13/5        28/20/12/4  27/19/11/3  26/18/10/2       25/17/9/1         24/16/8/0

31:24         r-1              U-0              U-0           U-0        U-0                  U-0           U-0              R-0

              —                —                —             —          —                    —             —             ISP

23:16         R-0              R-0              R-1           R-0        U-0                  R-1           R-0              R-0

              DSP              UDI              SB            MDU        —                         MM<1:0>                BM

15:8          R-0              R-0              R-0           R-0        R-0                  R-1           R-0              R-0

              BE                       AT<1:0>                          AR<2:0>                                  MT<2:1>

7:0           R-1              U-0              U-0           U-0        U-0        R/W-0                   R/W-1      R/W-0

              MT<0>            —                —             —          —                           K0<2:0>

Legend:                                   r = Reserved bit

R = Readable bit                          W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                         ‘1’ = Bit is set              ‘0’ = Bit is cleared         x = Bit is unknown

bit 31     Reserved: This bit is hardwired to ‘1’ to indicate the presence of the Config1 register.

bit 30-25  Unimplemented: Read as ‘0’

bit 24     ISP: Instruction Scratch Pad RAM bit

           0 = Instruction Scratch Pad RAM is not implemented

bit 23     DSP: Data Scratch Pad RAM bit

           0 = Data Scratch Pad RAM is not implemented

bit 22     UDI: User-defined bit

           0 = CorExtend User-Defined Instructions are not implemented

bit 21     SB: SimpleBE bit

           1 = Only Simple Byte Enables are allowed on the internal bus interface

bit 20     MDU: Multiply/Divide Unit bit

           0 = Fast, high-performance MDU

bit 19     Unimplemented: Read as ‘0’

bit 18-17  MM<1:0>: Merge Mode bits

           10 = Merging is allowed

bit 16     BM: Burst Mode bit

           0 = Burst order is sequential

bit 15     BE: Endian Mode bit

           0 = Little-endian

bit 14-13  AT<1:0>: Architecture Type bits

           00 = MIPS32

bit 12-10  AR<2:0>: Architecture Revision Level bits

           001 = MIPS32 Release 2

bit 9-7    MT<2:0>: MMU Type bits

           001 = M-Class MPU Microprocessor core uses a TLB-based MMU

bit 6-3    Unimplemented: Read as ‘0’

bit 2-0    K0<2:0>: Kseg0 Coherency Algorithm bits

           011 = Cacheable, non-coherent, write-back, write allocate

           010 = Uncached

           001 = Cacheable, non-coherent, write-through, write allocate

           000 = Cacheable, non-coherent, write-through, no write allocate

           All other values are not used and mapped to other values. 100, 101, and 110 are mapped                  to  010.  111  is

           mapped to 010.

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PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

REGISTER 3-2:          CONFIG1: CONFIGURATION REGISTER 1; CP0                      REGISTER      16, SELECT 1

Bit        Bit                Bit              Bit          Bit           Bit               Bit  Bit                   Bit

Range      31/23/15/7  30/22/14/6       29/21/13/5        28/20/12/4  27/19/11/3   26/18/10/2    25/17/9/1    24/16/8/0

31:24      r-1                R-0              R-0          R-1           R-1               R-1  R-1                   R-0

           —                                                MMU Size<5:0>                                      IS<2>

23:16      R-1                R-0              R-0          R-1           R-1               R-0  R-1                   R-1

                     IS<1:0>                              IL<2:0>                                IA<2:0>

15:8       R-0                R-0              R-0          R-0           R-1               R-1  R-0                   R-1

                       DS<2:0>                                        DL<2:0>                                 DA<2:1>

7:0        R-1                U-0              U-0          R-1           R-1               R-0  R-1                   R-1

           DA<0>              —                —            PC            WR                CA   EP                    FP

Legend:                                 r = Reserved bit

R = Readable bit                        W = Writable bit              U = Unimplemented bit,     read as ‘0’

-n = Value at POR                       ‘1’ = Bit is set              ‘0’ = Bit is cleared       x = Bit is   unknown

bit 31     Reserved: This bit is hardwired to a ‘1’ to indicate the presence   of  the  Config2  register.

bit 30-25  MMU Size<5:0>: Contains the number of TLB entries minus 1

           001111 = 16 TLB entries

bit 24-22  IS<2:0>: Instruction Cache Sets bits

           010 = Contains 256 instruction cache sets per way

bit 21-19  IL<2:0>: Instruction-Cache Line bits

           011 = Contains instruction cache line size of 16 bytes

bit 18-16  IA<2:0: Instruction-Cache Associativity bits

           011 = Contains 4-way instruction cache associativity

bit 15-13  DS<2:0>: Data-Cache Sets bits

           000 = Contains 64 data cache sets per way

bit 12-10  DL<2:0>: Data-Cache Line bits

           011 = Contains data cache line size of 16 bytes

bit 9-7    DA<2:0>: Data-Cache Associativity bits

           011 = Contains the 4-way set associativity for the data cache

bit 6-5    Unimplemented: Read as ‘0’

bit 4      PC: Performance Counter bit

           1 = The processor core contains Performance Counters

bit 3      WR: Watch Register Presence bit

           1 = No Watch registers are present

bit 2      CA: Code Compression Implemented bit

           0 = No MIPS16e® present

bit 1      EP: EJTAG Present bit

           1 = Core implements EJTAG

bit 0      FP: Floating Point Unit bit

           1 = Floating Point Unit is present

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REGISTER 3-3:            CONFIG3: CONFIGURATION REGISTER 3; CP0 REGISTER 16, SELECT 3

Bit          Bit              Bit               Bit          Bit        Bit                  Bit      Bit             Bit

Range        31/23/15/7  30/22/14/6      29/21/13/5        28/20/12/4  27/19/11/3  26/18/10/2     25/17/9/1  24/16/8/0

31:24        r-1               U-0              U-0          U-0        U-0                  U-0      U-0             U-0

             —                    —             —            —          —                    —        —               —

23:16        U-0               R-0              R-1          R-0        R-0                  R-0      R-1            R/W-y

             —                       IPLW<1:0>                         MMAR<2:0>                      MCU    ISAONEXC(1)

15:8         R-y               R-y              R-1          R-1        R-1                  R-1      U-0             R-1

                  ISA<1:0>(1)               ULRI             RXI       DSP2P       DSPP               —               ITL

7:0          U-0               R-1              R-1          R-0        R-1                  U-0      U-0             R-0

             —                VEIC          VINT             SP        CDMM                  —        —               TL

Legend:                                  r = Reserved bit              y = Value set from Configuration bits on POR

R = Readable bit                         W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                        ‘1’ = Bit is set              ‘0’ = Bit is cleared       x = Bit is unknown

bit 31       Reserved: This bit is hardwired as ‘1’ to indicate the presence of the Config4 register

bit 30-23    Unimplemented: Read as ‘0’

bit 22-21    IPLW<1:0>: Width of the Status IPL and Cause RIPL bits

             01 = IPL and RIPL bits are 8-bits in width

bit 20-18    MMAR<2:0>: microMIPS Architecture Revision Level bits

             000 = Release 1

bit 17       MCU: MIPS® MCU™ ASE Implemented bit

             1 = MCU ASE is implemented

bit 16       ISAONEXC: ISA on Exception bit(1)

             1 = microMIPS is used on entrance to an exception vector

             0 = MIPS32 ISA is used on entrance to an exception vector

bit 15-14    ISA<1:0>: Instruction Set Availability bits(1)

             11 = Both MIPS32 and microMIPS are implemented; microMIPS is used when coming out of reset

             10 = Both MIPS32 and microMIPS are implemented; MIPS32 ISA used when coming out of reset

bit 13       ULRI: UserLocal Register Implemented bit

             1 = UserLocal Coprocessor 0 register is implemented

bit 12       RXI: RIE and XIE Implemented in PageGrain bit

             1 = RIE and XIE bits are implemented

bit 11       DSP2P: MIPS DSP ASE Revision 2 Presence bit

             1 = DSP Revision 2 is present

bit 10       DSPP: MIPS DSP ASE Presence bit

             1 = DSP is present

bit 9        Unimplemented: Read as ‘0’

bit 8        ITL: Indicates that iFlowtrace® hardware is present

             1 = The iFlowtrace® is implemented in the core

bit 7        Unimplemented: Read as ‘0’

bit 6        VEIC: External Vector Interrupt Controller bit

             1 = Support for an external interrupt controller is implemented

bit 5        VINT: Vector Interrupt bit

             1 = Vector interrupts are implemented

bit 4        SP: Small Page bit

             0 = 4 KB page size

bit 3        CDMM: Common Device Memory Map bit

             1 = CDMM is implemented

bit 2-1      Unimplemented: Read as ‘0’

bit 0        TL: Trace Logic bit

             0 = Trace logic is not implemented

Note     1:  These bits are set based on the value of the BOOTISA Configuration bit (DEVCFG0<6>).

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REGISTER 3-4:         CONFIG5: CONFIGURATION REGISTER 5; CP0                 REGISTER              16, SELECT 5

Bit       Bit         Bit             Bit            Bit         Bit                   Bit         Bit           Bit

Range     31/23/15/7  30/22/14/6      29/21/13/5     28/20/12/4  27/19/11/3  26/18/10/2            25/17/9/1  24/16/8/0

          U-0         U-0             U-0            U-0         U-0                   U-0         U-0           U-0

31:24     —                     —     —              —           —                     —           —                   —

          U-0         U-0             U-0            U-0         U-0                   U-0         U-0           U-0

23:16     —                     —     —              —           —                     —           —                   —

          U-0         U-0             U-0            U-0         U-0                   U-0         U-0           U-0

15:8      —                     —     —              —           —                     —           —                   —

          U-0         U-0             U-0            U-0         U-0                   U-0         U-0           R-1

7:0       —                     —     —              —           —                     —           —             NF

Legend:                            r = Reserved

R = Readable bit                   W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                  ‘1’ = Bit is set              ‘0’ = Bit is cleared              x = Bit is unknown

bit 31-1  Unimplemented: Read as ‘0’

bit 0     NF: Nested Fault bit

          1 = Nested Fault feature is implemented

REGISTER 3-5:         CONFIG7: CONFIGURATION REGISTER 7; CP0                 REGISTER              16, SELECT 7

Bit       Bit         Bit             Bit            Bit         Bit                   Bit         Bit           Bit

Range     31/23/15/7  30/22/14/6      29/21/13/5     28/20/12/4  27/19/11/3  26/18/10/2            25/17/9/1  24/16/8/0

          R-1         U-0             U-0            U-0         U-0                   U-0         U-0           U-0

31:24     WII                   —     —              —           —                     —           —                   —

          U-0         U-0             U-0            U-0         U-0                   U-0         U-0           U-0

23:16     —                     —     —              —           —                     —           —                   —

          U-0         U-0             U-0            U-0         U-0                   U-0         U-0           U-0

15:8      —                     —     —              —           —                     —           —                   —

          U-0         U-0             U-0            U-0         U-0                   U-0         U-0           U-0

7:0       —                     —     —              —           —                     —           —                   —

Legend:

R = Readable bit                   W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                  ‘1’ = Bit is set              ‘0’ = Bit is cleared              x = Bit is unknown

bit 31    WII: Wait IE Ignore bit

          1 = Indicates that this processor will allow an interrupt to unblock a WAIT instruction

bit 30-0  Unimplemented: Read as ‘0’

DS60001320D-page 54                                                           2015-2016 Microchip Technology Inc.
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REGISTER 3-6:          FIR: FLOATING POINT IMPLEMENTATION REGISTER; CP1                           REGISTER 0

Bit        Bit                  Bit           Bit           Bit             Bit              Bit  Bit         Bit

Range      31/23/15/7  30/22/14/6        29/21/13/5        28/20/12/4  27/19/11/3  26/18/10/2     25/17/9/1   24/16/8/0

31:24      U-0                  U-0           U-0           R-1             U-0              U-0  U-0         R-1

           —                    —             —            UFRP             —                —    —           FC

23:16      R-1                  R-1           R-1           R-1             R-0              R-0  R-1         R-1

           HAS2008              F64           L             W          MIPS3D                PS   D                   S

15:8       R-1                  R-0           R-1           R-0             R-0              R-1  R-1         R-1

                                                                 PRID<7:0>

7:0        R-x                  R-x           R-x           R-x             R-x              R-x  R-x         R-x

                                                           REVISION<7:0>

Legend:

R = Readable bit                         W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                        ‘1’ = Bit is set              ‘0’ = Bit is cleared       x = Bit is unknown

bit 31-29  Unimplemented: Read as ‘0’

bit 28     UFRP: User Mode FR Switching Instruction bit

           1 = User mode FR switching instructions are supported

           0 = User mode FR switching instructions are not supported

bit 27-25  Unimplemented: Read as ‘0’

bit 24     FC: Full Convert Ranges bit

           1 = Full convert ranges are implemented (all numbers can be converted to another type by the FPU)

           0 = Full convert ranges are not implemented

bit 23     HAS008: IEEE-754-2008 bit

           1 = MAC2008, ABS2008, NAN2008 bits exist within the FCSR register

           0 = MAC2009, ABS2008, and NAN2008 bits do not exist within the FCSR register

bit 22     F64: 64-bit FPU bit

           1 = This is a 64-bit FPU

           0 = This is not a 64-bit FPU

bit 21     L: Long Fixed Point Data Type bit

           1 = Long fixed point data types are implemented

           0 = Long fixed point data types are not implemented

bit 20     W: Word Fixed Point data type bit

           1 = Word fixed point data types are implemented

           0 = Word fixed point data types are not implemented

bit 19     MIPS3D: MIPS-3D ASE bit

           1 = MIPS-3D is implemented

           0 = MIPS-3D is not implemented

bit 18     PS: Paired Single Floating Point data bit

           1 = PS floating point is implemented

           0 = PS floating point is not implemented

bit 17     D: Double-precision (64-bit) Floating Point Data bit

           1 = Double-precision floating point data types are implemented

           0 = Double-precision floating point data types are not implemented

bit 16     S: Single-precision (32-bit) Floating Point Data bit

           1 = Single-precision floating point data types are implemented

           0 = Single-precision floating point data types are not implemented

bit 15-8   PRID<7:0>: Processor Identification bits

           These bits allow software to distinguish between the various types of MIPS processors. For

           PIC32 devices with the M-Class core, this value is 0xA7.

bit 7-0    REVISION<7:0>: Processor Revision Identification bits

           These bits allow software to distinguish between one revision and another of the same processor type. This

           number is increased on major revisions of the processor core

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REGISTER 3-7:         FCCR: FLOATING POINT          CONDITION CODES         REGISTER;      CP1 REGISTER 25

Bit       Bit         Bit             Bit               Bit       Bit                 Bit  Bit        Bit

Range     31/23/15/7  30/22/14/6      29/21/13/5    28/20/12/4  27/19/11/3  26/18/10/2     25/17/9/1  24/16/8/0

          U-0         U-0             U-0               U-0       U-0                 U-0  U-0        U-0

31:24     —           —               —                 —         —                   —    —                   —

          U-0         U-0             U-0               U-0       U-0                 U-0  U-0        U-0

23:16     —           —               —                 —         —                   —    —                   —

          U-0         U-0             U-0               U-0       U-0                 U-0  U-0        U-0

15:8      —           —               —                 —         —                   —    —                   —

          R/W-x       R/W-x           R/W-x             R/W-x     R/W-x     R/W-x          R/W-x      R/W-x

7:0                                                     FCC<7:0>

Legend:

R = Readable bit                  W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                 ‘1’ = Bit is set              ‘0’ = Bit is cleared       x = Bit is unknown

bit 31-8  Unimplemented: Read as ‘0’

bit 7-0   FCC<7:0>: Floating Point Condition Code bits

          These bits record the results of floating point compares and are tested for floating point conditional branches

          and conditional moves.

DS60001320D-page 56                                                          2015-2016 Microchip Technology Inc.
PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

REGISTER 3-8:          FEXR: FLOATING POINT EXCEPTIONS                 STATUS REGISTER;           CP1 REGISTER 26

Bit        Bit                    Bit         Bit          Bit         Bit                   Bit  Bit        Bit

Range      31/23/15/7        30/22/14/6  29/21/13/5        28/20/12/4  27/19/11/3  26/18/10/2     25/17/9/1  24/16/8/0

                  U-0             U-0         U-0          U-0         U-0                   U-0  U-0        U-0

31:24             —               —           —            —           —                     —    —          —

                  U-0             U-0         U-0          U-0         U-0                   U-0  R/W-x      R/W-x

23:16             —               —           —            —           —                     —    CAUSE<5:4>

                                                                                                  E                   V

           R/W-x             R/W-x         R/W-x           U-0         U-0                   U-0  U-0        U-0

15:8                              CAUSE<3:0>                           —                     —    —          —

                  Z                 O         U            I

                  U-0        R/W-x         R/W-x           R/W-x       R/W-x       R/W-x          U-0        U-0

7:0               —                                  FLAGS<4:0>                                   —          —

                                    V         Z            O           U                     I

Legend:

R = Readable bit                         W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                        ‘1’ = Bit is set              ‘0’ = Bit is cleared       x = Bit is unknown

bit 31-18  Unimplemented: Read as ‘0’

bit 17-12  CAUSE<5:0>: FPU Exception Cause bits

           These bits indicated the exception conditions that arise during execution of an FPU arithmetic instruction.

bit 17     E: Unimplemented Operation bit

bit 16     V: Invalid Operation bit

bit 15     Z: Divide-by-Zero bit

bit 14     O: Overflow bit

bit 13     U: Underflow bit

bit 12     I: Inexact bit

bit 11-7   Unimplemented: Read as ‘0’

bit 6-2    FLAGS<4:0>: FPU Flags bits

           These bits show any exception conditions that have occurred for completed instructions since the flag was

           last reset by software.

bit 6      V: Invalid Operation bit

bit 4      Z: Divide-by-Zero bit

bit 4      O: Overflow bit

bit 3      U: Underflow bit

bit 2      I: Inexact bit

bit 1-0    Unimplemented: Read as ‘0’

 2015-2016 Microchip Technology Inc.                                                             DS60001320D-page 57
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REGISTER 3-9:          FENR: FLOATING POINT EXCEPTIONS                  AND MODES ENABLE REGISTER; 

                       CP1 REGISTER 28

Bit        Bit                    Bit     Bit               Bit         Bit                   Bit  Bit               Bit

Range      31/23/15/7        30/22/14/6   29/21/13/5        28/20/12/4  27/19/11/3  26/18/10/2     25/17/9/1     24/16/8/0

                  U-0             U-0     U-0               U-0         U-0                   U-0  U-0               U-0

31:24             —               —       —                 —           —                     —    —                   —

                  U-0             U-0     U-0               U-0         U-0                   U-0  U-0               U-0

23:16             —               —       —                 —           —                     —    —                   —

                  U-0             U-0     U-0               U-0         R/W-x       R/W-x          R/W-x         R/W-x

15:8              —               —       —                 —                                 ENABLES<4:1>

                                                                        V                     Z    O                   U

           R/W-x                  U-0     U-0               U-0         U-0                   R-x  R/W-x         R/W-x

7:0        ENABLES<0>             —       —                 —           —                     FS            RM<1:0>

                  I

Legend:

R = Readable bit                          W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                         ‘1’ = Bit is set              ‘0’ = Bit is cleared       x = Bit is unknown

bit 31-12  Unimplemented: Read as ‘0’

bit 11-7   ENABLES<4:0>: FPU Exception Enable bits

           These bits control whether or not a trap is taken when an IEEE exception condition occurs for any of the five

           conditions. The trap occurs when both an enable bit and its corresponding cause bit are set either during an

           FPU arithmetic operation or by moving a value to the FCSR or one of its alternative representations.

bit 11     V: Invalid Operation bit

bit 10     Z: Divide-by-Zero bit

bit 9      O: Overflow bit

bit 8      U: Underflow bit

bit 7      I: Inexact bit

bit 6-3    Unimplemented: Read as ‘0’

bit 2      FS: Flush to Zero control bit

           1 = Denormal input operands are flushed to zero. Tiny results are flushed to either zero or the applied format's

           smallest normalized number (MinNorm) depending on the rounding mode settings.

           0 = Denormal input operands result in an Unimplemented Operation exception.

bit 1-0    RM<1:0>: Rounding Mode control bits

           11 = Round towards Minus Infinity (– )

           10 = Round towards Plus Infinity (+ )

           01 = Round toward Zero (0)

           00 = Round to Nearest

DS60001320D-page 58                                                                  2015-2016 Microchip Technology Inc.
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REGISTER 3-10: FCSR: FLOATING POINT CONTROL AND STATUS                               REGISTER; CP1 REGISTER 31

Bit        Bit                Bit            Bit             Bit         Bit                   Bit  Bit               Bit

Range      31/23/15/7  30/22/14/6          29/21/13/5        28/20/12/4  27/19/11/3  26/18/10/2     25/17/9/1      24/16/8/0

           R/W-x       R/W-x                 R/W-x           R/W-x       R/W-x       R/W-x          R/W-x          R/W-x

31:24                                                  FCC<7:1>                                                       FS

           R/W-x       R/W-x                 R/W-x           R-0         R-1                   R-1  R/W-x          R/W-x

23:16      FCC<0>             FO             FN              MAC2008     ABS2008     NAN2008        CAUSE<5:4>

           R/W-x       R/W-x                 R/W-x           R/W-x       R/W-x       R/W-x          R/W-x          R/W-x

15:8                          CAUSE<3:0>                                                       ENABLES<4:1>

                                                                         V                     Z    O                   U

           R/W-x       R/W-x                 R/W-x           R/W-x       R/W-x       R/W-x          R/W-x          R/W-x

7:0        ENABLES<0>                                  FLAGS<4:0>                                            RM<1:0>

                  I           V              Z               O           U                     I

Legend:

R = Readable bit                           W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                          ‘1’ = Bit is set              ‘0’ = Bit is cleared       x = Bit is unknown

bit 31-25  FCC<7:1>: Floating Point Condition Code bits

           These bits record the results of floating point compares and are tested for floating point conditional

           branches and conditional moves.

bit 24     FS: Flush to Zero control bit

           1 = Denormal input operands are flushed to zero. Tiny results are flushed to either zero or the applied

           format's smallest normalized number (MinNorm) depending on the rounding mode settings.

           0 = Denormal input operands result in an Unimplemented Operation exception.

bit 23     FCC<0>: Floating Point Condition Code bits

           These bits record the results of floating point compares and are tested for floating point conditional branches

           and conditional moves.

bit 22     FO: Flush Override Control bit

           1 = The intermediate result is kept in an internal format, which can be perceived as having the usual

           mantissa precision but with unlimited exponent precision and without forcing to a specific value or

           taking an exception.

           0 = Handling of Tiny Result values depends on setting of the FS bit.

bit 21     FN: Flush to Nearest Control bit

           1 = Final result is rounded to either zero or 2E_min (MinNorm), whichever is closest when in Round to

           Nearest (RN) rounding mode. For other rounding modes, a final result is given as if FS was set to 1.

           0 = Handling of Tiny Result values depends on setting of the FS bit.

bit 20     MAC2008: Fused Multiply Add mode control bit

           0 = Unfused multiply-add. Intermediary multiplication results are rounded to the destination format.

bit 19     ABS2008: Absolute value format control bit

           1 = ABS.fmt and NEG.fmt instructions compliant with IEEE Standard 754-2008. The ABS and NEG functions

           accept QNAN inputs without trapping.

bit 18     NAN2008: NaN Encoding control bit

           1 = Quiet and signaling NaN encodings recommended by the IEEE Standard 754-2008. A quiet NaN is

           encoded with the first bit of the fraction being 1 and a signaling NaN is encoded with the first bit of the

           fraction being 0.

bit 17-12  CAUSE<5:0>: FPU Exception Cause bits

           These bits indicated the exception conditions that arise during execution of an FPU arithmetic instruction.

bit 17     E: Unimplemented Operation bit

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PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

REGISTER 3-10: FCSR: FLOATING POINT CONTROL AND STATUS REGISTER; CP1 REGISTER 31

bit 16    V: Invalid Operation bit

bit 15    Z: Divide-by-Zero bit

bit 14    O: Overflow bit

bit 13    U: Underflow bit

bit 12    I: Inexact bit

bit 11-7  ENABLES<4:0>: FPU Exception Enable bits

          These bits control whether or not a trap is taken when an IEEE exception condition occurs for any of the

          five conditions. The trap occurs when both an enable bit and its corresponding cause bit are set either

          during an FPU arithmetic operation or by moving a value to the FCSR or one of its alternative

          representations.

bit 11    V: Invalid Operation bit

bit 10    Z: Divide-by-Zero bit

bit 9     O: Overflow bit

bit 8     U: Underflow bit

bit 7     I: Inexact bit

bit 6-2   FLAGS<4:0>: FPU Flags bits

          These bits show any exception conditions that have occurred for completed instructions since the flag was

          last reset by software.

bit 6     V: Invalid Operation bit

bit 5     Z: Divide-by-Zero bit

bit 4     O: Overflow bit

bit 3     U: Underflow bit

bit 2     I: Inexact bit

bit 1-0   RM<1:0>: Rounding Mode control bits

          11 = Round towards Minus Infinity (– )

          10 = Round towards Plus Infinity (+ )

          01 = Round toward Zero (0)

          00 = Round to Nearest

DS60001320D-page 60                                 2015-2016 Microchip Technology Inc.
   PIC32MZ Embedded Connectivity                                  with Floating Point Unit (EF) Family

4.0       MEMORY ORGANIZATION                                     4.1  Memory Layout

   Note:  This data sheet summarizes the features                 PIC32MZ EF microcontrollers implement two address

          of the PIC32MZ EF family of devices. It is              schemes: virtual and physical. All hardware resources,

          not     intended     to    be  a   comprehensive        such as program memory, data memory and peripher-

          reference            source.For              detailed   als, are located at their respective physical addresses.

          information,         refer     to   Section      48.    Virtual addresses are exclusively used by the CPU to

          “Memory              Organization                and    fetch and execute instructions as well as access pe-

          Permissions”         in     the    “PIC32    Family     ripherals. Physical addresses are used by bus master

          Reference       Manual”,       which  is   available    peripherals, such as DMA and the Flash controller, that

          from            the        Microchip       web site     access memory independently of the CPU.

          (www.microchip.com/PIC32).                              The main memory maps for the PIC32MZ EF devices

PIC32MZ EF microcontrollers provide 4 GB of unified               are  illustrated  in  Figure 4-1  through  Figure 4-4.

virtual memory address space. All memory regions, in-             Figure 4-5 provides memory map information for boot

cluding program, data memory, SFRs and Configura-                 Flash and boot alias. Table 4-1 provides memory map

tion  registers,  reside  in   this  address    space  at  their  information for Special Function Registers (SFRs).

respective unique addresses. The program and data

memories can be optionally partitioned into user and

kernel  memories.  In     addition,   PIC32MZ   EF     devices

allow execution from data memory.

Key features include:

•  32-bit native data width

•  Separate User (KUSEG) and Kernel (KSEG0/

   KSEG1/KSEG2/KSEG3) mode address space

•  Separate boot Flash memory for protected code

•  Robust bus exception handling to intercept 

   runaway code

•  Cacheable (KSEG0/KSEG2) and non-cacheable

   (KSEG1/KSEG3) address regions

•  Read/write permission access to predefined

   memory regions

 2015-2016 Microchip Technology Inc.                                                               DS60001320D-page 61
PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

FIGURE  4-1:         MEMORY MAP FOR DEVICES WITH 512 KB OF PROGRAM MEMORY(1,2)

                          Virtual                                         Physical

                          Memory Map                                      Memory Map

              0xFFFFFFFF  Reserved                                        Reserved                    0xFFFFFFFF

              0xF4000000                                 (not cacheable)                              0x40000000

              0xF3FFFFFF  External Memory via  KSEG3(4)                                               0x3FFFFFFF

              0xF0000000  SQI                                                                         0x34000000

                          Reserved                                        External Memory via         0x33FFFFFF

              0xE4000000                                                  SQI

              0xE3FFFFFF  External Memory via                                                         0x30000000

              0xE0000000  EBI                                             Reserved

                          Reserved                                                                    0x24000000

              0xD4000000                                                  External Memory via         0x23FFFFFF

              0xD3FFFFFF  External Memory via  KSEG2(4)  (cacheable)      EBI

              0xD0000000  SQI                                                                         0x20000000

              0xC4000000  Reserved                                        Reserved                    0x1FC74000

              0xC3FFFFFF  External Memory via                             Boot Flash                  0x1FC73FFF

              0xC0000000  EBI                                             (see Figure 4-5)

              0xBFFFFFFF  Reserved                                                                    0x1FC00000

              0xBFC74000                                                  Reserved

              0xBFC73FFF  Boot Flash                                                                  0x1F900000

                          (see Figure 4-5)                                                            0x1F8FFFFF

              0xBFC00000                                                  SFRs

                                                                          (see Table 4-1)             0x1F800000

              0xBF900000  Reserved

              0xBF8FFFFF  SFRs                           (not cacheable)  Reserved

                          (see Table 4-1)      KSEG1                                                  0x1D080000

              0xBF800000                                                                              0x1D07FFFF

                          Reserved                                        Program Flash

              0xBD080000                                                                              0x1D000000

              0xBD07FFFF                                                  Reserved

                          Program Flash                                                               0x00020000

              0xBD000000                                                  RAM(3)                      0x0001FFFF

                          Reserved                                                                    0x00000000

              0xA0020000

              0xA001FFFF

                          RAM(3)

              0xA0000000

              0x9FC74000  Reserved

              0x9FC73FFF  Boot Flash

              0x9FC00000  (see Figure 4-5)

                          Reserved             KSEG0     (cacheable)

              0x9D080000

              0x9D07FFFF

                          Program Flash

              0x9D000000

              0x80020000  Reserved

              0x8001FFFF

                          RAM(3)

              0x80000000

              0x00000000  Reserved

              Note   1:   Memory areas are not shown to scale.

                     2:   The Cache, MMU, and TLB are initialized by compiler start-up code.

                     3:   RAM memory is divided into two equal banks: RAM Bank 1 and RAM Bank 2 on a half boundary.

                     4:   The MMU must be enabled and the TLB must be set up to access this segment.

DS60001320D-page 62                                                                            2015-2016 Microchip Technology Inc.
PIC32MZ Embedded Connectivity with Floating Point Unit (EF)                                                          Family

FIGURE  4-2:        MEMORY MAP FOR DEVICES WITH 1024 KB OF PROGRAM MEMORY                                            AND

                    256 KB OF RAM(1,2)

                          Virtual                                         Physical

                          Memory Map                                      Memory Map

              0xFFFFFFFF  Reserved                                        Reserved                    0xFFFFFFFF

              0xF4000000                                 (not cacheable)

              0xF3FFFFFF  External Memory via  KSEG3(4)

              0xF0000000               SQI                                                            0x34000000

                          Reserved                                        External Memory via         0x33FFFFFF

              0xE4000000                                                  SQI

              0xE3FFFFFF  External Memory via                                                         0x30000000

              0xE0000000               EBI                                Reserved

                          Reserved                                                                    0x24000000

              0xD4000000                                                  External Memory via         0x23FFFFFF

              0xD3FFFFFF  External Memory via  KSEG2(4)  (cacheable)      EBI

              0xD0000000               SQI                                                            0x20000000

              0xC4000000  Reserved                                        Reserved                    0x1FC74000

              0xC3FFFFFF  External Memory via                             Boot Flash                  0x1FC73FFF

              0xC0000000               EBI                                (see Figure 4-5)

              0xBFFFFFFF  Reserved                                                                    0x1FC00000

              0xBFC74000                                                  Reserved

              0xBFC73FFF  Boot Flash                                                                  0x1F900000

                          (see Figure 4-5)                                SFRs                        0x1F8FFFFF

              0xBFC00000                                                  (see Table 4-1)

                          Reserved                                                                    0x1F800000

              0xBF900000

              0xBF8FFFFF               SFRs              (not cacheable)  Reserved

                          (see Table 4-1)      KSEG1                                                  0x1D100000

              0xBF800000                                                                              0x1D0FFFFF

                          Reserved                                        Program Flash

              0xBD100000                                                                              0x1D000000

              0xBD0FFFFF                                                  Reserved

                          Program Flash                                                               0x00040000

              0xBD000000                                                  RAM(3)                      0x0003FFFF

                          Reserved                                                                    0x00000000

              0xA0040000

              0xA003FFFF

                          RAM(3)

              0xA0000000

              0x9FC74000  Reserved

              0x9FC73FFF  Boot Flash

              0x9FC00000  (see Figure 4-5)

                          Reserved             KSEG0     (cacheable)

              0x9D100000

              0x9D0FFFFF

                          Program Flash

              0x9D000000

              0x80040000  Reserved

              0x8003FFFF

                          RAM(3)

              0x80000000

              0x00000000  Reserved

              Note  1:    Memory areas are not shown to scale.

                    2:    The Cache, MMU, and TLB are initialized by compiler start-up code.

                    3:    RAM memory is divided into two equal banks: RAM Bank 1 and RAM Bank 2 on a half boundary.

                    4:    The MMU must be enabled and the TLB must be set up to access this segment.

 2015-2016 Microchip Technology Inc.                                                                 DS60001320D-page 63
PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

FIGURE  4-3:         MEMORY MAP FOR DEVICES WITH 1024 KB OF PROGRAM MEMORY                                           AND

                     512 KB OF RAM(1,2)

                          Virtual                                         Physical

                          Memory Map                                      Memory Map

              0xFFFFFFFF  Reserved                                        Reserved                    0xFFFFFFFF

              0xF4000000                                 (not cacheable)

              0xF3FFFFFF  External Memory via  KSEG3(4)

              0xF0000000  SQI                                                                         0x34000000

                          Reserved                                        External Memory via         0x33FFFFFF

              0xE4000000                                                  SQI

              0xE3FFFFFF  External Memory via                                                         0x30000000

              0xE0000000  EBI                                             Reserved

                          Reserved                                                                    0x24000000

              0xD4000000                                                  External Memory via         0x23FFFFFF

              0xD3FFFFFF  External Memory via  KSEG2(4)  (cacheable)      EBI

              0xD0000000  SQI                                                                         0x20000000

              0xC4000000  Reserved                                        Reserved                    0x1FC74000

              0xC3FFFFFF  External Memory via                             Boot Flash                  0x1FC73FFF

              0xC0000000  EBI                                             (see Figure 4-5)

              0xBFFFFFFF  Reserved                                                                    0x1FC00000

              0xBFC74000                                                  Reserved

              0xBFC73FFF  Boot Flash                                                                  0x1F900000

                          (see Figure 4-5)                                SFRs                        0x1F8FFFFF

              0xBFC00000                                                  (see Table 4-1)

                          Reserved                                                                    0x1F800000

              0xBF900000

              0xBF8FFFFF  SFRs                           (not cacheable)  Reserved

                          (see Table 4-1)      KSEG1                                                  0x1D100000

              0xBF800000                                                                              0x1D0FFFFF

                          Reserved                                        Program Flash

              0xBD100000                                                                              0x1D000000

              0xBD0FFFFF                                                  Reserved

                          Program Flash                                                               0x00080000

              0xBD000000                                                  RAM(3)                      0x0007FFFF

                          Reserved                                                                    0x00000000

              0xA0080000

              0xA007FFFF

                          RAM(3)

              0xA0000000

              0x9FC74000  Reserved

              0x9FC73FFF  Boot Flash

              0x9FC00000  (see Figure 4-5)

                          Reserved             KSEG0     (cacheable)

              0x9D100000

              0x9D0FFFFF

                          Program Flash

              0x9D000000

              0x80080000  Reserved

              0x8007FFFF

                          RAM(3)

              0x80000000

              0x00000000  Reserved

              Note   1:   Memory areas are not shown to scale.

                     2:   The Cache, MMU, and TLB are initialized by compiler start-up code.

                     3:   RAM memory is divided into two equal banks: RAM Bank 1 and RAM Bank 2 on a half boundary.

                     4:   The MMU must be enabled and the TLB must be set up to access this segment.

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PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

FIGURE  4-4:        MEMORY MAP FOR DEVICES WITH 2048 KB OF PROGRAM MEMORY(1,2)

                          Virtual                                         Physical

                          Memory Map                                      Memory Map

              0xFFFFFFFF  Reserved                                        Reserved                    0xFFFFFFFF

              0xF4000000                                 (not cacheable)

              0xF3FFFFFF  External Memory via  KSEG3(4)

              0xF0000000               SQI                                                            0x34000000

                          Reserved                                        External Memory via         0x33FFFFFF

              0xE4000000                                                  SQI

              0xE3FFFFFF  External Memory via                                                         0x30000000

              0xE0000000               EBI                                Reserved

                          Reserved                                                                    0x24000000

              0xD4000000                                                  External Memory via         0x23FFFFFF

              0xD3FFFFFF  External Memory via  KSEG2(4)  (cacheable)      EBI

              0xD0000000               SQI                                                            0x20000000

              0xC4000000  Reserved                                        Reserved                    0x1FC74000

              0xC3FFFFFF  External Memory via                             Boot Flash                  0x1FC73FFF

              0xC0000000               EBI                                (see Figure 4-5)

              0xBFFFFFFF  Reserved                                                                    0x1FC00000

              0xBFC74000                                                  Reserved

              0xBFC73FFF  Boot Flash                                                                  0x1F900000

                          (see Figure 4-5)                                SFRs                        0x1F8FFFFF

              0xBFC00000                                                  (see Table 4-1)

                          Reserved                                                                    0x1F800000

              0xBF900000

              0xBF8FFFFF               SFRs              (not cacheable)  Reserved

                          (see Table 4-1)      KSEG1                                                  0x1D200000

              0xBF800000                                                                              0x1D1FFFFF

                          Reserved                                        Program Flash

              0xBD200000                                                                              0x1D000000

              0xBD1FFFFF                                                  Reserved

                          Program Flash                                                               0x00080000

              0xBD000000                                                  RAM(3)                      0x0007FFFF

                          Reserved                                                                    0x00000000

              0xA0080000

              0xA007FFFF

                          RAM(3)

              0xA0000000

              0x9FC74000  Reserved

              0x9FC73FFF  Boot Flash

              0x9FC00000  (see Figure 4-5)

                          Reserved             KSEG0     (cacheable)

              0x9D200000

              0x9D1FFFFF

                          Program Flash

              0x9D000000

              0x80080000  Reserved

              0x8007FFFF

                          RAM(3)

              0x80000000

              0x00000000  Reserved

              Note  1:    Memory areas are not shown to scale.

                    2:    The Cache, MMU, and TLB are initialized by compiler start-up code.

                    3:    RAM memory is divided into two equal banks: RAM Bank 1 and RAM Bank 2 on    a  half  boundary.

                    4:    The MMU must be enabled and the TLB must be set up to access this segment.

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FIGURE 4-5:          BOOT AND ALIAS                   TABLE 4-1:        SFR MEMORY MAP

                     MEMORY MAP                                             Virtual Address

Physical Memory Map(1)                                      Peripheral                              Offset

                                   0x1FC74000                               Base                    Start

Sequence/Configuration Space(3)    0x1FC70000         System Bus(1)         0xBF8F0000              0x0000

                                   0x1FC6FF00         Prefetch                                      0x0000

                                                      EBI                                           0x1000

          Boot Flash 2                                SQI1                                          0x2000

                                   0x1FC60000                               0xBF8E0000

             Reserved              0x1FC54020         USB                                           0x3000

      Serial Number(4)             0x1FC54000         Crypto                                        0x5000

                                                      RNG                                           0x6000

Sequence/Configuration Space(3)    0x1FC50000         CAN1 and CAN2                                 0x0000

                                   0x1FC4FF00         Ethernet              0xBF880000              0x2000

          Boot Flash 1                                USBCR                                         0x4000

                                   0x1FC40000         PORTA-PORTK           0xBF860000              0x0000

             Reserved                                 Timer1-Timer9                                 0x0000

                                   0x1FC34000         IC1-IC9                                       0x2000

                                                      OC1-OC9               0xBF840000              0x4000

Unused Configuration Space(5)      0x1FC30000         ADC                                           0xB000

                                   0x1FC2FF00

                                                      Comparator 1, 2                               0xC000

      Upper Boot Alias                                I2C1-I2C5                                     0x0000

                                   0x1FC20000         SPI1-SPI6                                     0x1000

                                                      UART1-UART6           0xBF820000              0x2000

             Reserved

                                   0x1FC14000         PMP                                           0xE000

                                                      Interrupt Controller                          0x0000

      Configuration Space(2,3)     0x1FC10000         DMA                   0xBF810000              0x1000

                                   0x1FC0FF00

                                                      Configuration                                 0x0000

      Lower Boot Alias                                Flash Controller                              0x0600

                                   0x1FC00000         Watchdog Timer                                0x0800

Note  1:     Memory areas are not shown to scale.     Deadman Timer                                 0x0A00

      2:     Memory locations 0x1FC0FF40              RTCC                  0xBF800000              0x0C00

             through 0x1FC0FFFC are used to           CVREF                                         0x0E00

             initialize Configuration registers (see

             Section 34.0 “Special Features”).        Oscillator                                    0x1200

      3:     Refer toSection 4.1.1 “Boot Flash        PPS                                           0x1400

             Sequence and Configuration

             Spaces” for more information.            Note    1:  Refer to 4.2 “System Bus Arbitration”

      4:     Memory locations 0x1FC54020 and                      for important legal information.

             0x1FC54024 contain a unique device

             serial number (see Section 34.0

             “Special Features”).

      5:     This configuration space cannot be

             used for executing code in the upper

             boot alias.

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4.1.1         BOOT FLASH SEQUENCE AND                               4.1.2  ALTERNATE SEQUENCE AND

              CONFIGURATION SPACES                                         CONFIGURATION WORDS

Sequence space is used to identify which boot Flash is              Every word in the configuration space and sequence

aliased by aliased regions. If the value programmed                 space has an associated alternate word (designated by

into the TSEQ<15:0> bits of the BF1SEQ3 word is                     the letter A as the first letter in the name of the word).

equal to or greater than the value programmed into the              During device start-up, primary words are read and if

TSEQ<15:0> bits of the BF2SEQ3 word, boot Flash 1                   uncorrectable ECC errors are found, the BCFGERR

is aliased by the lower boot alias region, and boot Flash           (RCON<27>) flag is set and alternate words are used.

2  is  aliased     by  the  upper  boot    alias  region.  If  the  If uncorrectable ECC errors are found in primary and

TSEQ<15:0> bits of the BF2SEQ3 word is greater than                 alternate words, the BCFGFAIL (RCON<26>) flag is

the TSEQ<15:0> bits of the BF1SEQ3 word, the oppo-                  set and the default configuration is used.

site is true (see Table 4-2 and Table 4-3 for BFxSEQ3

word memory locations).

The    CSEQ<15:0>           bits  must     contain  the    one’s

complement value of the TSEQ<15:0> bits; otherwise,

the value of the TSEQ<15:0> bits is considered invalid,

and an alternate sequence is used. See Section 4.1.2

“Alternate Sequence and Configuration Words” for

more information.

Once boot Flash memories are aliased, configuration

space located in the lower boot alias region is used as

the    basis  for  the      Configuration  words,   DEVSIGN0,

DEVCP0, and DEVCFGx (and the associated alternate

configuration registers). This means that the boot Flash

region to be aliased by lower boot alias region memory

must contain configuration values in the appropriate

memory locations.

   Note:      Do       not  use   word     program  operation

              (NVMOP<3:0> = 0001)            when   program-

              ming      data      into  the  sequence      and

              configuration spaces.

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DS60001320D-page 68                    TABLE 4-2:                                 BOOT FLASH 1 SEQUENCE AND CONFIGURATION WORDS SUMMARY                                                                                                                                  PIC32MZ Embedded

                                       Virtual Address                                                                                                                                    Bits

                                                        (BFC4_#)  Register  Name  Bit Range  31/15          30/14  29/13          28/12       27/11        26/10      25/9          24/8        23/7         22/6  21/5         20/4  19/3  18/2  17/1  16/0  All Reset

                                       FF40                       ABF1DEVCFG3     31:0                                                                                                                                                                        xxxx

                                       FF44                       ABF1DEVCFG2     31:0                                                                                                                                                                        xxxx

                                       FF48                       ABF1DEVCFG1     31:0                                                                                                                                                                        xxxx

                                       FF4C                       ABF1DEVCFG0     31:0                                                                                                                                                                        xxxx

                                       FF50                       ABF1DEVCP3      31:0                                                                                                                                                                        xxxx

                                       FF54                       ABF1DEVCP2      31:0                                                                                Note: See Table 34-2         for  the  bit descriptions.                                xxxx

                                       FF58                       ABF1DEVCP1      31:0                                                                                                                                                                        xxxx

                                       FF5C                       ABF1DEVCP0      31:0                                                                                                                                                                        xxxx       Connectivity

                                       FF60                       ABF1DEVSIGN3    31:0                                                                                                                                                                        xxxx

                                       FF64                       ABF1DEVSIGN2    31:0                                                                                                                                                                        xxxx

                                       FF68                       ABF1DEVSIGN1    31:0                                                                                                                                                                        xxxx

                                       FF6C                       ABF1DEVSIGN0    31:0                                                                                                                                                                        xxxx

                                       FFC0                       BF1DEVCFG3      31:0                                                                                                                                                                        xxxx

                                       FFC4                       BF1DEVCFG2      31:0                                                                                                                                                                        xxxx

                                       FFC8                       BF1DEVCFG1      31:0                                                                                                                                                                        xxxx

                                       FFCC                       BF1DEVCFG0      31:0                                                                                                                                                                        xxxx

                                       FFD0                       BF1DEVCP3       31:0                                                                                                                                                                        xxxx       with

                                       FFD4                       BF1DEVCP2       31:0                                                                                Note: See Table 34-1         for  the  bit descriptions.                                xxxx

                                       FFD8                       BF1DEVCP1       31:0                                                                                                                                                                        xxxx

                                       FFDC                       BF1DEVCP0       31:0                                                                                                                                                                        xxxx

                                       FFE0                       BF1DEVSIGN3     31:0                                                                                                                                                                        xxxx       Floating

                                       FFE4                       BF1DEVSIGN2     31:0                                                                                                                                                                        xxxx

                                       FFE8                       BF1DEVSIGN1     31:0                                                                                                                                                                        xxxx

                                       FFEC                       BF1DEVSIGN0     31:0                                                                                                                                                                        xxxx

                                       FFF0                       BF1SEQ3         31:16                                                                                             CSEQ<15:0>                                                                xxxx

                                                                                  15:0                                                                                              TSEQ<15:0>                                                                xxxx

                                       FFF4                       BF1SEQ2         31:16          —          —      —              —           —            —          —             —           —            —     —            —     —     —     —     —     xxxx       Point Unit (EF) Family

 2015-2016 Microchip Technology Inc.                                             15:0           —          —      —              —           —            —          —             —           —            —     —            —     —     —     —     —     xxxx

                                       FFF8                       BF1SEQ1         31:16          —          —      —              —           —            —          —             —           —            —     —            —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —            —     —            —     —     —     —     —     xxxx

                                       FFFC                       BF1SEQ0         31:16          —          —      —              —           —            —          —             —           —            —     —            —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —            —     —            —     —     —     —     —     xxxx

                                       Legend:                    x = unknown value          on  Reset;  —  = Reserved, read  as  ‘1’. Reset  values  are  shown  in  hexadecimal.
 2015-2016 Microchip Technology Inc.  TABLE 4-3:                                 BOOT FLASH 2 SEQUENCE AND CONFIGURATION WORDS SUMMARY                                                                                                                                   PIC32MZ Embedded

                                       Virtual Address                                                                                                                                    Bits

                                                        (BFC6_#)  Register  Name  Bit Range  31/15          30/14  29/13          28/12       27/11        26/10      25/9          24/8        23/7         22/6  21/5         20/4  19/3  18/2  17/1  16/0  All Resets

                                       FF40                       ABF2DEVCFG3     31:0                                                                                                                                                                        xxxx

                                       FF44                       ABF2DEVCFG2     31:0                                                                                                                                                                        xxxx

                                       FF48                       ABF2DEVCFG1     31:0                                                                                                                                                                        xxxx

                                       FF4C                       ABF2DEVCFG0     31:0                                                                                                                                                                        xxxx

                                       FF50                       ABF2DEVCP3      31:0                                                                                                                                                                        xxxx

                                       FF54                       ABF2DEVCP2      31:0                                                                                Note: See Table 34-2         for  the  bit descriptions.                                xxxx

                                       FF58                       ABF2DEVCP1      31:0                                                                                                                                                                        xxxx

                                       FF5C                       ABF2DEVCP0      31:0                                                                                                                                                                        xxxx

                                       FF60                       ABF2DEVSIGN3    31:0                                                                                                                                                                        xxxx        Connectivity

                                       FF64                       ABF2DEVSIGN2    31:0                                                                                                                                                                        xxxx

                                       FF68                       ABF2DEVSIGN1    31:0                                                                                                                                                                        xxxx

                                       FF6C                       ABF2DEVSIGN0    31:0                                                                                                                                                                        xxxx

                                       FFC0                       BF2DEVCFG3      31:0                                                                                                                                                                        xxxx

                                       FFC4                       BF2DEVCFG2      31:0                                                                                                                                                                        xxxx

                                       FFC8                       BF2DEVCFG1      31:0                                                                                                                                                                        xxxx

                                       FFCC                       BF2DEVCFG0      31:0                                                                                                                                                                        xxxx

                                       FFD0                       BF2DEVCP3       31:0                                                                                                                                                                        xxxx

                                       FFD4                       BF2DEVCP2       31:0                                                                                Note: See Table 34-1         for  the  bit descriptions.                                xxxx        with

                                       FFD8                       BF2DEVCP1       31:0                                                                                                                                                                        xxxx

                                       FFDC                       BF2DEVCP0       31:0                                                                                                                                                                        xxxx

                                       FFE0                       BF2DEVSIGN3     31:0                                                                                                                                                                        xxxx        Floating

                                       FFE4                       BF2DEVSIGN2     31:0                                                                                                                                                                        xxxx

                                       FFE8                       BF2DEVSIGN1     31:0                                                                                                                                                                        xxxx

                                       FFEC                       BF2DEVSIGN0     31:0                                                                                                                                                                        xxxx

                                       FFF0                       BF2SEQ3         31:16                                                                                             CSEQ<15:0>                                                                xxxx

                                                                                  15:0                                                                                              TSEQ<15:0>                                                                xxxx

                                       FFF4                       BF2SEQ2         31:16          —          —      —              —           —            —          —             —           —            —     —            —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —            —     —            —     —     —     —     —     xxxx        Point

                                       FFF8                       BF2SEQ1         31:16          —          —      —              —           —            —          —             —           —            —     —            —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —            —     —            —     —     —     —     —     xxxx

                                       FFFC                       BF2SEQ0         31:16          —          —      —              —           —            —          —             —           —            —     —            —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —            —     —            —     —     —     —     —     xxxx        Unit (EF) Family

                                       Legend:                    x = unknown value          on  Reset;  —  = Reserved, read  as  ‘1’. Reset  values  are  shown  in  hexadecimal.

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PIC32MZ Embedded Connectivity with Floating Point Unit (EF) Family

REGISTER 4-1:          BFxSEQ3: BOOT FLASH           ‘x’ SEQUENCE WORD       3 REGISTER (‘x’ = 1       AND 2)

Bit        Bit         Bit         Bit               Bit         Bit                   Bit  Bit        Bit

Range      31/23/15/7  30/22/14/6  29/21/13/5        28/20/12/4  27/19/11/3  26/18/10/2     25/17/9/1  24/16/8/0

31:24      R/P         R/P         R/P               R/P         R/P                   R/P  R/P        R/P

                                                     CSEQ<15:8>

23:16      R/P         R/P         R/P               R/P         R/P                   R/P  R/P        R/P

                                                     CSEQ<7:0>

15:8       R/P         R/P         R/P               R/P         R/P                   R/P  R/P        R/P

                                                     TSEQ<15:8>

7:0        R/P         R/P         R/P               R/P         R/P                   R/P  R/P        R/P

                                                     TSEQ<7:0>

Legend:                                                          P = Programmable bit

R = Readable bit                   W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                  ‘1’ = Bit is set              ‘0’ = Bit is cleared       x = Bit is unknown

bit 31-16  CSEQ<15:0>: Boot Flash Complement Sequence Number bits

bit 15-0   TSEQ<15:0>: Boot Flash True Sequence Number bits

Note:      The BFxSEQ0, BFxSEQ1, and BFxSEQ2 registers are used for Quad Word programming operation when

           programming the BFxSEQ3 registers, and do not contain any valid information.

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PIC32MZ Embedded Connectivity                                    with  Floating  Point  Unit (EF) Family

4.2    System Bus Arbitration

Note:  The          System     Bus         interconnect

       implements one or more instantiations of

       the SonicsSX® interconnect from Sonics,

       Inc.    This  document          contains   materials

       that are (c) 2003-2015 Sonics, Inc., and

       that constitute proprietary information of

       Sonics,      Inc.  SonicsSX     is  a      registered

       trademark     of      Sonics,   Inc.       All  such

       materials and trademarks are used under

       license from Sonics, Inc.

As shown in the PIC32MZ EF Family Block Diagram

(see Figure 1-1), there are multiple initiator modules (I1

through I14) in the system that can access various tar-

get  modules   (T1  through  T13).     Table 4-4  illustrates

which initiator can access which target. The System

Bus  supports  simultaneous  access        to     targets    by

initiators, so long as the initiators are accessing differ-

ent targets. The System Bus will perform arbitration, if

multiple initiators attempt to access the same target.

 2015-2016 Microchip Technology Inc.                                                   DS60001320D-page 71
DS60001320D-page 72                    TABLE 4-4:           INITIATORS TO TARGETS ACCESS          ASSOCIATION                                                                            PIC32MZ Embedded

                                                              Initiator ID             1       2  3     4      5     6    7    8         9         10    11    12    13          14

                                       Target

                                       #                           Name                   CPU     DMA Read     DMA Write  USB  Ethernet  Ethernet  CAN1  CAN2  SQI1  Flash       Crypto

                                                                                                                               Read      Write                       Controller

                                       1       Flash Memory:

                                               Program Flash                             X          X                    X    X                   X     X                       X

                                               Boot Flash

                                               Prefetch Module

                                       2       RAM Bank 1 Memory                          X          X            X       X    X         X         X     X     X     X           X

                                       3       RAM Bank 2 Memory                          X          X            X       X    X         X         X     X     X     X           X

                                       4       External Memory via EBI and EBI Module     X          X            X       X    X         X         X     X     X                 X

                                       5       Peripheral Set 1:

                                               System Control, Flash Control, DMT,       X

                                               RTCC, CVR, PPS Input, PPS Output,                                                                                                        Connectivity

                                               Interrupts, DMA, WDT

                                       6       Peripheral Set 2:

                                               SPI1-SPI6

                                               I2C1-I2C5                                 X          X            X

                                               UART1-UART6

                                               PMP

                                       7       Peripheral Set 3:

                                               Timer1-Timer9

                                               IC1-IC9

                                               OC1-OC9                                   X          X            X                                                                      with

                                               ADC

                                               Comparator 1

                                               Comparator 2

                                       8       Peripheral Set 4:                         X          X            X                                                                      Floating

                                               PORTA-PORTK

                                       9       Peripheral Set 5:

                                               CAN1                                      X

                                               CAN2

                                               Ethernet Controller

                                       10      Peripheral Set 6:                         X                                                                                              Point Unit (EF) Family

 2015-2016 Microchip Technology Inc.          USB

                                       11      External Memory via SQI1 and              X

                                               SQI1 Module

                                       12      Peripheral Set 7:                         X

                                               Crypto Engine

                                       13      Peripheral Set 8:                         X

                                               RNG Module
PIC32MZ Embedded Connectivity                                         with Floating Point Unit (EF) Family

The System Bus arbitration scheme implements a non-                   4.3      Permission Access and System

programmable, Least Recently Serviced (LRS) priority,                          Bus Registers

which  provides   Quality       Of   Service     (QOS)  for     most

initiators. However, some initiators can use Fixed High               The     System     Bus    on      PIC32MZ     EF       family  of

Priority (HIGH) arbitration to guarantee their access to              microcontrollers   provides       access      control  capabilities

data.                                                                 for the transaction initiators on the System Bus.

The arbitration scheme for the available initiators is                The System Bus divides the entire memory space into

shown in Table 4-5.                                                   fourteen target regions and permits access to each

                                                                      target   by   initiators  via     permission  groups.          Four

TABLE 4-5:        INITIATOR ID AND QOS                                Permission Groups (0 through 3) can be assigned to

                                                                      each initiator. Each permission group is independent

       Name                     ID                   QOS              of  the  others    and    can  have     exclusive      or  shared

CPU                             1                    LRS(1)           access to a region.

CPU                             2                HIGH(1,2)            Using    the  CFGPG       register      (see  Register 34-10   in

DMA Read                        3                    LRS(1)           Section 34.0 “Special Features”), Boot firmware can

DMA Read                        4                HIGH(1,2)            assign a permission group to each initiator, which can

                                                     LRS(1)           make requests on the System Bus.

DMA Write                       5                                     The available targets and their regions, as well as the

DMA Write                       6                HIGH(1,2)            associated control registers to assign protection, are

USB                             7                     LRS             described and listed in Table 4-6.

Ethernet Read                   8                     LRS             Register 4-2 through Register 4-10 are used for setting

Ethernet Write                  9                     LRS             and controlling access permission groups and regions.

CAN1                            10                    LRS             To change these registers, they must be unlocked in

CAN2                            11                    LRS             hardware.     The  register    lock     is    controlled   by  the

                                                                      PGLOCK        Configuration    bit  (CFGCON<11>).          Setting

SQI1                            12                    LRS             PGLOCK        prevents    writes    to  the   control     registers;

Flash Controller                13               HIGH(2)              clearing PGLOCK allows writes.

Crypto                          14                    LRS             To set or clear the PGLOCK bit, an unlock sequence

Note    1:  When accessing SRAM, the DMAPRI bit                       must be executed. Refer to Section 42. “Oscillators

            (CFGCON<25>)             and  the    CPUPRI         bit   with Enhanced PLL” in the “PIC32 Family Reference

            (CFGCON<24>)             provide     arbitration    con-  Manual” for details.

            trol for the DMA and CPU (when servicing

            an interrupt (i.e., EXL = 1)), respectively,

            by   selecting      the  use  of     LRS    or    HIGH

            When using HIGH, the DMA and CPU get

            arbitration  preference       over   all    initiators

            using LRS.

        2:  Using HIGH arbitration can have serious

            negative     effects     on       other     initiators.

            Therefore,      it  is   recommended            to  not

            enable this type of arbitration for an initia-

            tor  that  uses         significant  system       band-

            width. HIGH arbitration is intended to be

            used for low bandwidth applications that

            require low latency, such as LCC graphics

            applications.

 2015-2016 Microchip Technology Inc.                                                                         DS60001320D-page 73
DS60001320D-page 74                    TABLE       4-6:       SYSTEM BUS TARGETS AND ASSOCIATED PROTECTION REGISTERS                                                                                                                                           PIC32MZ Embedded

                                                                                                                            SBTxREGy Register                                                        SBTxRDy Register               SBTxWRy  Register

                                                                                                                                                                                                                    Read                     Write

                                       Target            Target Description(5)                Region Base                   Physical                  Region Size                                                   Permission               Permission

                                       Number                                       Name      (BASE<21:0>)                  Start                     (SIZE<4:0>)   Region  Priority       Priority  Name           (GROUP3,        Name     (GROUP3,

                                                                                              (see Note 2)                  Address                   (see Note 3)  Size    (PRI)          Level                    GROUP2,                  GROUP2,

                                                                                                                                                                                                                    GROUP1,                  GROUP1,

                                                                                                                                                                                                                    GROUP0)                  GROUP0)

                                                   System Bus                       SBT0REG0                          R     0x1F8F0000                R             64 KB   —              0         SBT0RD0        R/W(1)          SBT0WR0  R/W(1)

                                       0                                                                                                                                                                            R/W(1)                   R/W(1)

                                                                                    SBT0REG1                          R     0x1F8F8000                R             32 KB   —              3         SBT0RD1                        SBT0WR1

                                                   Flash Memory(6):                 SBT1REG0                          R     0x1D000000                R(4)          R(4)    —              0         SBT1RD0        R/W(1)          SBT1WR0  0, 0, 0, 0

                                                   Program Flash                    SBT1REG2                          R     0x1F8E0000                R             4 KB    1              2         SBT1RD2        R/W(1)          SBT1WR2  R/W(1)

                                                   Boot Flash

                                                   Prefetch Module                  SBT1REG3                          R/W   R/W                       R/W           R/W     1              2         SBT1RD3        R/W(1)          SBT1WR3  0, 0, 0, 0

                                                                                    SBT1REG4                          R/W   R/W                       R/W           R/W     1              2         SBT1RD4        R/W(1)          SBT1WR4  0, 0, 0, 0        Connectivity

                                       1                                                                                                                                                                            R/W(1)

                                                                                    SBT1REG5                          R/W   R/W                       R/W           R/W     1              2         SBT1RD5                        SBT1WR5  0, 0, 0, 0

                                                                                    SBT1REG6                          R/W   R/W                       R/W           R/W     1              2         SBT1RD6        R/W(1)          SBT1WR6  0, 0, 0, 0

                                                                                    SBT1REG7                          R/W   R/W                       R/W           R/W     0              1         SBT1RD7        R/W(1)          SBT1WR7  0, 0, 0, 0

                                                                                    SBT1REG8                          R/W   R/W                       R/W           R/W     0              1         SBT1RD8        R/W(1)          SBT1WR8  0, 0, 0, 0

                                                   RAM Bank 1 Memory                SBT2REG0                          R     0x00000000                R(4)          R(4)    —              0         SBT2RD0        R/W(1)          SBT2WR0  R/W(1)

                                       2                                            SBT2REG1                          R/W   R/W                       R/W           R/W     —              3         SBT2RD1        R/W(1)          SBT2WR1  R/W(1)            with

                                                                                    SBT2REG2                          R/W   R/W                       R/W           R/W     0              1         SBT2RD2        R/W(1)          SBT2WR2  R/W(1)

                                                   RAM Bank 2 Memory                SBT3REG0                          R(4)  R(4)                      R(4)          R(4)    —              0         SBT3RD0        R/W(1)          SBT3WR0  R/W(1)

                                       3                                            SBT3REG1                          R/W   R/W                       R/W           R/W     —              3         SBT3RD1        R/W(1)          SBT3WR1  R/W(1)            Floating

                                                                                    SBT3REG2                          R/W   R/W                       R/W           R/W     0              1         SBT3RD2        R/W(1)          SBT3WR2  R/W(1)

                                                   External Memory via EBI and EBI  SBT4REG0                          R     0x20000000                R             64 MB   —              0         SBT4RD0        R/W(1)          SBT4WR0  R/W(1)

                                       4           Module(6)                                                                                                                                                        R/W(1)                   R/W(1)

                                                                                    SBT4REG2                          R     0x1F8E1000                R             4 KB    0              1         SBT4RD2                        SBT4WR2

                                                   Peripheral Set 1:                SBT5REG0                          R     0x1F800000                R             128 KB  —              0         SBT5RD0        R/W(1)          SBT5WR0  R/W(1)

                                                   System Control                   SBT5REG1                          R/W   R/W                       R/W           R/W     —              3         SBT5RD1        R/W(1)          SBT5WR1  R/W(1)            Point Unit (EF) Family

 2015-2016 Microchip Technology Inc.              Flash Control

                                                   DMT/WDT

                                       5           RTCC

                                                   CVR

                                                   PPS Input                        SBT5REG2                          R/W   R/W                       R/W           R/W     0              1         SBT5RD2        R/W(1)          SBT5WR2  R/W(1)

                                                   PPS Output

                                                   Interrupts

                                                   DMA

                                       Legend:     R = Read;          R/W = Read/Write;                               ‘x’ in a register name = 0-13;        ‘y’ in a register name = 0-8.

                                       Note    1:  Reset values for these bits are ‘0’, ‘1’, ‘1’, ‘1’, respectively.

                                               2:  The BASE<21:0> bits must be set to the corresponding Physical Address and right shifted by 10 bits. For Read-only bits, this value is set by hardware on Reset.

                                               3:  The SIZE<4:0> bits must be set to the corresponding Region Size, based on the following formula: Region Size = 2(SIZE-1) x 1024 bytes. For read-only bits, this value        is  set by hardware on Reset.

                                               4:  Refer to the Device Memory Maps (Figure 4-1 through Figure 4-4) for specific device memory sizes and start addresses.

                                               5:  See Table 4-1for information on specific target memory size and start addresses.

                                               6:  The SBTxREG1 SFRs are reserved, and therefore, are not listed in this table for this target.
 2015-2016 Microchip Technology Inc.  TABLE       4-6:     SYSTEM BUS TARGETS AND ASSOCIATED PROTECTION REGISTERS (CONTINUED)                                                                                                                                 PIC32MZ Embedded

                                                                                                                           SBTxREGy Register                                                        SBTxRDy Register                SBTxWRy   Register

                                                                                                                                                                                                                    Read                      Write

                                       Target            Target Description(5)              Region Base                    Physical                   Region Size                                                   Permission                Permission

                                       Number                                    Name       (BASE<21:0>)                   Start                      (SIZE<4:0>)   Region  Priority      Priority  Name            (GROUP3,        Name      (GROUP3,

                                                                                            (see Note 2)                   Address                    (see Note 3)  Size    (PRI)         Level                     GROUP2,                   GROUP2,

                                                                                                                                                                                                                    GROUP1,                   GROUP1,

                                                                                                                                                                                                                    GROUP0)                   GROUP0)

                                                   Peripheral Set 2:             SBT6REG0                             R    0x1F820000                 R             64 KB   —             0         SBT6RD0         R/W(1)          SBT6WR0   R/W(1)

                                                   SPI1-SPI6

                                       6           I2C1-I2C5                                                                                                                                                        R/W(1)                    R/W(1)

                                                   UART1-UART6                   SBT6REG1                             R/W  R/W                        R/W           R/W     —             3         SBT6RD1                         SBT6WR1

                                                   PMP

                                                   Peripheral Set 3:             SBT7REG0                             R    0x1F840000                 R             64 KB   —             0         SBT7RD0         R/W(1)          SBT7WR0   R/W(1)

                                                   Timer1-Timer9

                                                   IC1-IC9                                                                                                                                                                                                     Connectivity

                                       7           OC1-OC9                                                                                                                                                          R/W(1)                    R/W(1)

                                                   ADC                           SBT7REG1                             R/W  R/W                        R/W           R/W     —             3         SBT7RD1                         SBT7WR1

                                                   Comparator 1

                                                   Comparator 2

                                                   Peripheral Set 4:             SBT8REG0                             R    0x1F860000                 R             64 KB   —             0         SBT8RD0         R/W(1)          SBT8WR0   R/W(1)

                                       8           PORTA-PORTK                                                                                                                                                      R/W(1)                    R/W(1)

                                                                                 SBT8REG1                             R/W  R/W                        R/W           R/W     —             3         SBT8RD1                         SBT8WR1

                                                   Peripheral Set 5:             SBT9REG0                             R    0x1F880000                 R             64 KB   —             0         SBT9RD0         R/W(1)          SBT9WR0   R/W(1)

                                       9           CAN1

                                                   CAN2                          SBT9REG1                             R/W  R/W                        R/W           R/W     —             3         SBT9RD1         R/W(1)          SBT9WR1   R/W(1)

                                                   Ethernet Controller                                                                                                                                                                                         with

                                       10          Peripheral Set 6:             SBT10REG0                            R    0x1F8E3000                 R             4 KB    —             0         SBT10RD0        R/W(1)          SBT10WR0  R/W(1)

                                                   USB

                                                   External Memory via SQI1 and  SBT11REG0                            R    0x30000000                 R             64 MB   —             0         SBT11RD0        R/W(1)          SBT11WR0  R/W(1)

                                       11          SQI1 Module                                                                                                                                                      R/W(1)                    R/W(1)           Floating

                                                                                 SBT11REG1                            R    0x1F8E2000                 R             4 KB    —             3         SBT11RD1                        SBT11WR1

                                       12          Peripheral Set 7:             SBT12REG0                            R    0x1F8E5000                 R             4 KB    —             0         SBT12RD0        R/W(1)          SBT12WR0  R/W(1)

                                                   Crypto Engine

                                       13          Peripheral Set 8:             SBT13REG0                            R    0x1F8E6000                 R             4 KB    —             0         SBT13RD0        R/W(1)          SBT13WR0  R/W(1)

                                                   RNG Module

                                       Legend:     R = Read;            R/W = Read/Write;                             ‘x’ in a register name = 0-13;       ‘y’ in a register name = 0-8.                                                                       Point

                                       Note    1:  Reset values for these bits are ‘0’, ‘1’, ‘1’, ‘1’, respectively.

                                               2:  The BASE<21:0> bits must be set to the corresponding Physical Address and right shifted by 10 bits. For Read-only bits, this value is set by hardware on Reset.

                                               3:  The SIZE<4:0> bits must be set to the corresponding Region Size, based on the following formula: Region Size = 2(SIZE-1) x 1024 bytes. For read-only bits, this value        is  set by hardware on Reset.

                                               4:  Refer to the Device Memory Maps (Figure 4-1 through Figure 4-4) for specific device memory sizes and start addresses.

                                               5:  See Table 4-1for information on specific target memory size and start addresses.                                                                                                                            Unit (EF) Family

                                               6:  The SBTxREG1 SFRs are reserved, and therefore, are not listed in this table for this target.

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DS60001320D-page 76                    TABLE 4-7:                                 SYSTEM BUS REGISTER MAP                                                                                                                                                   PIC32MZ Embedded

                                       Virtual Address                                                                                                                    Bits

                                                        (BF8F_#)  Register  Name  Bit Range  31/15  30/14  29/13   28/12     27/11   26/10                   25/9  24/8   23/7       22/6   21/5       20/4   19/3    18/2    17/1      16/0   All  Resets

                                       0510                       SBFLAG          31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      0000

                                                                                  15:0       —      —      T13PGV  T12PGV    T11PGV  T10PGV  T9PGV                 T8PGV  T7PGV      T6PGV  T5PGV      T4PGV  T3PGV   T2PGV   T1PGV     T0PGV  0000

                                       Legend:                    x = unknown value on Reset; — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       TABLE 4-8:                                 SYSTEM BUS TARGET 0 REGISTER MAP

                                       Virtual Address                                                                                                                    Bits

                                                        (BF8F_#)  Register  Name  Bit Range  31/15  30/14  29/13   28/12     27/11   26/10                   25/9  24/8   23/7       22/6   21/5       20/4   19/3    18/2    17/1      16/0   All  Resets  Connectivity

                                       8020                       SBT0ELOG1       31:16 MULTI       —      —       —                 CODE<3:0>                            —          —      —          —      —       —       —         —      0000

                                                                                  15:0                                INITID<7:0>                                                    REGION<3:0>              —               CMD<2:0>         0000

                                       8024                       SBT0ELOG2       31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      0000

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      —       —       GROUP<1:0>       0000

                                       8028                       SBT0ECON        31:16      —      —      —       —         —       —                       —     ERRP   —          —      —          —      —       —       —         —      0000

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      0000         with

                                       8030                       SBT0ECLRS       31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      0000

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         CLEAR  0000

                                       8038                       SBT0ECLRM       31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      0000         Floating

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         CLEAR  0000

                                       8040                       SBT0REG0        31:16                                                                                  BASE<21:6>                                                            xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                        SIZE<4:0>                 —       —         —      xxxx

                                       8050                       SBT0RD0         31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      xxxx

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      GROUP3  GROUP2  GROUP1 GROUP0    xxxx         Point Unit (EF) Family

 2015-2016 Microchip Technology Inc.  8058                       SBT0WR0         31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      xxxx

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       8060                       SBT0REG1        31:16                                                                                  BASE<21:6>                                                            xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                        SIZE<4:0>                 —       —         —      xxxx

                                       8070                       SBT0RD1         31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      xxxx

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       8078                       SBT0WR1         31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      xxxx

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       Legend:                    x = unknown value on Reset; — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note:                      For reset values listed as ‘xxxx’, please refer to Table 4-6 for the actual reset values.
 2015-2016 Microchip Technology Inc.  TABLE 4-9:                                 SYSTEM BUS TARGET 1 REGISTER MAP                                                                                                                                        PIC32MZ Embedded

                                       Virtual Address                                                                                                                   Bits

                                                        (BF8F_#)  Register  Name  Bit Range  31/15  30/14  29/13  28/12      27/11  26/10                    25/9  24/8  23/7        22/6  21/5       20/4  19/3    18/2    17/1      16/0   All  Resets

                                       8420                       SBT1ELOG1       31:16 MULTI       —      —      —                 CODE<3:0>                            —           —     —          —     —       —       —         —      0000

                                                                                  15:0                               INITID<7:0>                                                     REGION<3:0>            —               CMD<2:0>         0000

                                       8424                       SBT1ELOG2       31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       GROUP<1:0>       0000

                                       8428                       SBT1ECON        31:16      —      —      —      —          —      —                        —     ERRP  —           —     —          —     —       —       —         —      0000

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000

                                       8430                       SBT1ECLRS       31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         CLEAR  0000         Connectivity

                                       8438                       SBT1ECLRM       31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         CLEAR  0000

                                       8440                       SBT1REG0        31:16                                                                                  BASE<21:6>                                                          xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —         —      xxxx

                                       8450                       SBT1RD0         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       8458                       SBT1WR0         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx         with

                                       8480                       SBT1REG2        31:16                                                                                  BASE<21:6>                                                          xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —         —      xxxx

                                       8490                       SBT1RD2         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx         Floating

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       8498                       SBT1WR2         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       84A0                       SBT1REG3        31:16                                                                                  BASE<21:6>                                                          xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —         —      xxxx         Point

                                       84B0                       SBT1RD3         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       84B8                       SBT1WR3         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx         Unit (EF) Family

                                       84C0                       SBT1REG4        31:16                                                                                  BASE<21:6>                                                          xxxx

DS60001320D-page 77                                                               15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —         —      xxxx

                                       84D0                       SBT1RD4         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       84D8                       SBT1WR4         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       Legend:                    x = unknown value on Reset; — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note:                      For reset values listed as ‘xxxx’, please refer to Table 4-6 for the actual reset values.
DS60001320D-page 78                    TABLE 4-9:                                 SYSTEM BUS TARGET 1 REGISTER MAP (CONTINUED)                                                                                                                           PIC32MZ Embedded

                                       Virtual Address                                                                                                                   Bits

                                                        (BF8F_#)  Register  Name  Bit Range  31/15  30/14  29/13  28/12      27/11  26/10                    25/9  24/8  23/7        22/6  21/5       20/4  19/3    18/2    17/1    16/0    All  Resets

                                       84E0                       SBT1REG5        31:16                                                                                  BASE<21:6>                                                         xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —       —       xxxx

                                       84F0                       SBT1RD5         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       84F8                       SBT1WR5         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       8500                       SBT1REG6        31:16                                                                                  BASE<21:6>                                                         xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —       —       xxxx         Connectivity

                                       8510                       SBT1RD6         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       8518                       SBT1WR6         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       8520                       SBT1REG7        31:16                                                                                  BASE<21:6>                                                         xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —       —       xxxx

                                       8530                       SBT1RD7         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx         with

                                       8538                       SBT1WR7         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       8540                       SBT1REG8        31:16                                                                                  BASE<21:6>                                                         xxxx         Floating

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —       —       xxxx

                                       8550                       SBT1RD8         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       8558                       SBT1WR8         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx         Point Unit (EF) Family

 2015-2016 Microchip Technology Inc.  Legend:                    x = unknown value on Reset; — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note:                      For reset values listed as ‘xxxx’, please refer to Table 4-6 for the actual reset values.
 2015-2016 Microchip Technology Inc.  TABLE 4-10:                                SYSTEM BUS TARGET 2 REGISTER MAP                                                                                                                                        PIC32MZ Embedded

                                       Virtual Address                                                                                                                   Bits

                                                        (BF8F_#)  Register  Name  Bit Range  31/15  30/14  29/13  28/12      27/11  26/10                    25/9  24/8  23/7        22/6  21/5       20/4  19/3    18/2    17/1      16/0   All  Resets

                                                                                  31:16 MULTI       —      —      —                 CODE<3:0>                            —           —     —          —     —       —       —         —      0000

                                       8820                       SBT2ELOG1       15:0                               INITID<7:0>                                                     REGION<3:0>            —               CMD<2:0>

                                                                                                                                                                                                                                             0000

                                                                                  31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000

                                       8824                       SBT2ELOG2       15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       GROUP<1:0>

                                                                                                                                                                                                                                             0000

                                                                                  31:16      —      —      —      —          —      —                        —     ERRP  —           —     —          —     —       —       —         —      0000

                                       8828                       SBT2ECON        15:0