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PIC32MZ1024ECM124-E-TL

器件型号:PIC32MZ1024ECM124-E-TL
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Microchip
厂商官网:https://www.microchip.com
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器件描述

32-bit Microcontrollers - MCU 200MHz 1024 KB Flash Ethernet, Cryptou0026CAN

参数

产品属性属性值
产品种类:
Product Category:
32-bit Microcontrollers - MCU
制造商:
Manufacturer:
Microchip
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
VTLA-124
系列:
Series:
PIC32MZ
Core:MIPS32 microAptiv MPU
Data Bus Width:32 bit
Maximum Clock Frequency:200 MHz
Program Memory Size:1 MB
Data RAM Size:512 kB
ADC Resolution:12 bit
Number of I/Os:97 I/O
工作电源电压:
Operating Supply Voltage:
2.2 V to 3.6 V
最大工作温度:
Maximum Operating Temperature:
+ 125 C
接口类型:
Interface Type:
JTAG, I2C, PMP, SPI, SQI, UART, USB
封装:
Packaging:
Tube
商标:
Brand:
Microchip Technology
Data RAM Type:RAM
最小工作温度:
Minimum Operating Temperature:
- 40 C
Number of ADC Channels:48
Number of Timers/Counters:9 Timer
Processor Series:PIC32MZ EC
Program Memory Type:Flash
工厂包装数量:
Factory Pack Quantity:
40
商标名:
Tradename:
PIC

PIC32MZ1024ECM124-E-TL器件文档内容

                                                            Not recommended for new designs – Please use the PIC32MZ

                                                            Embedded Connectivity with Floating Point Unit (EF) Family

                                                                                       PIC32MZ Embedded

                                                                                 Connectivity (EC) Family

      32-bit MCUs (up to 2 MB Live-Update Flash and 512 KB SRAM) with

      Audio and Graphics Interfaces, HS USB, Ethernet, and Advanced Analog

Operating Conditions                                                       Advanced Analog Features

•  2.3V to 3.6V, -40ºC to +85ºC, DC to 200 MHz                             •  10-bit ADC resolution and up to 48 analog inputs

Core: 200 MHz (up to 330 DMIPS) microAptiv™                                •  Flexible and independent ADC trigger sources

                                                                           •  Two comparators with 32 programmable voltage references

•  16 KB I-Cache, 4 KB D-Cache                                             •  Temperature sensor with ±2ºC accuracy

•  MMU for optimum embedded OS execution                                   Communication Interfaces

•  microMIPS™ mode for up to 35% smaller code size

•  DSP-enhanced core:                                                      •  Two CAN modules (with dedicated DMA channels):

   -  Four 64-bit accumulators                                                -  2.0B Active with DeviceNet™ addressing support

   -  Single-cycle MAC, saturating and fractional math                     •  Six UART modules (25 Mbps):

•  Code-efficient (C and Assembly) architecture                               -  Supports LIN 1.2 and IrDA® protocols

Clock Management                                                           •  Six 4-wire SPI modules

                                                                           •  SQI configurable as an additional SPI module (50 MHz)

•  Internal oscillator                                                     •  Five I2C modules (up to 1 Mbaud) with SMBus support

•  Programmable PLLs and oscillator clock sources                          •  Parallel Master Port (PMP)

•  Fail-Safe Clock Monitor (FSCM)                                          •  Peripheral Pin Select (PPS) to enable function remap

•  Independent Watchdog Timers (WDT) and Deadman                           Timers/Output Compare/Input Capture

   Timer (DMT)

•  Fast wake-up and start-up                                               •  Nine 16-bit or up to four 32-bit timers/counters

Power Management                                                           •  Nine Output Compare (OC) modules

                                                                           •  Nine Input Capture (IC) modules

•  Low-power modes (Sleep and Idle)                                        •  PPS to enable function remap

•  Integrated Power-on Reset and Brown-out Reset                           •  Real-Time Clock and Calendar (RTCC) module

Memory Interfaces                                                          Input/Output

•  50 MHz External Bus Interface (EBI)                                     •  5V-tolerant pins with up to 32 mA source/sink

•  50 MHz Serial Quad Interface (SQI)                                      •  Selectable open drain, pull-ups, and pull-downs

Audio and Graphics Interfaces                                              •  External interrupts on all I/O pins

•  Graphics interfaces: EBI or PMP                                         Qualification and Class B Support

•  Audio data communication: I2S, LJ, and RJ                               •  Class B Safety Library, IEC 60730

•  Audio control interfaces: SPI and I2C                                   •  Back-up internal oscillator

•  Audio master clock: Fractional clock frequencies with USB               Debugger Development Support

   synchronization

High-Speed (HS) Communication Interfaces                                  •  In-circuit and in-application programming

(with Dedicated DMA)                                                       •  4-wire MIPS® Enhanced JTAG interface

                                                                           •  Unlimited software and 12 complex breakpoints

•  USB 2.0-compliant Hi-Speed On-The-Go (OTG) controller                   •  IEEE 1149.2-compatible (JTAG) boundary scan

•  10/100 Mbps Ethernet MAC with MII and RMII interface                    •  Non-intrusive hardware-based instruction trace

Security Features                                                          Software and Tools Support

•  Crypto Engine with a RNG for data encryption/decryption                 •  C/C++ compiler with native DSP/fractional support

   and authentication (AES, 3DES, SHA, MD5, and HMAC)                      •  MPLAB® Harmony Integrated Software Framework

•  Advanced memory protection:                                             •  TCP/IP, USB, Graphics, and mTouch™ middleware

   -  Peripheral and memory region access control                          •  MFi, Android™, and Bluetooth® audio frameworks

Direct Memory Access (DMA)                                                 •  RTOS Kernels: Express Logic ThreadX, FreeRTOS™,

•  Eight channels with automatic data size detection                          OPENRTOS®, Micriµm® µC/OS™, and SEGGER embOS®

•  Programmable Cyclic Redundancy Check (CRC)

Packages

      Type              QFN                                          TQFP                                          VTLA          LQFP

Pin Count               64                64                         100                 144                       124           144

I/O Pins (up to)        53                53                         78                  120                       98            120

Contact/Lead Pitch      0.50 mm           0.50 mm           0.40 mm           0.50 mm    0.40 mm            0.50 mm             0.50 mm

Dimensions              9x9x0.9 mm        10x10x1 mm    12x12x1 mm         14x14x1 mm  16x16x1 mm           9x9x0.9 mm       20x20x1.40 mm

 2013-2016 Microchip Technology Inc.                                                                              DS60001191G-page 1
DS60001191G-page 2                     TABLE 1:          PIC32MZ EC FAMILY FEATURES                                                                                                                                                                                                                                                                                                                                 PIC32MZ

                                                                                                                                                               Remappable                         Peripherals                                                                                                        Analog Comparators

                                                 Device   Progra m  Memory (KB)  Dat a  Memory (KB)  Pins  Packages  Boot Flash  Memory (KB)  Remappable Pins  Timers/  Capture/Compare(1)  UART  SPI/I2S  External  Interrupts(2)  CAN 2.0B  Crypto  RNG  DMA Channels  (Programmable/  Dedicated)  ADC (Channels)                      USB 2.0 HS OTG  I2C  PMP  EBI  SQI  RTCC  Ethernet  I/O Pins  JTAG  Trace

                                       PIC32MZ1024ECG064                                                                                                                                                                            0         N       Y    8/12                                                                                                                                                     Embedded

                                       PIC32MZ1024ECH064  1024                                                                                                                                                                      2         N       Y    8/16

                                       PIC32MZ1024ECM064                         512                 64    TQFP,     160                      34               9/9/9                        6     4        5                        2         Y       Y    8/18                                      24              2                   Y               4    Y    N    Y    Y     Y         46        Y     Y

                                       PIC32MZ2048ECG064                                                   QFN                                                                                                                      0         N       Y    8/12

                                       PIC32MZ2048ECH064  2048                                                                                                                                                                      2         N       Y    8/16

                                       PIC32MZ2048ECM064                                                                                                                                                                            2         Y       Y    8/18

                                       PIC32MZ1024ECG100                                                                                                                                                                            0         N       Y    8/12

                                       PIC32MZ1024ECH100  1024                                                                                                                                                                      2         N       Y    8/16

                                       PIC32MZ1024ECM100                         512                 100   TQFP      160                      51               9/9/9                        6     6        5                        2         Y       Y    8/18                                      40              2                   Y               5    Y    Y    Y    Y     Y         78        Y     Y      Connectivity

                                       PIC32MZ2048ECG100                                                                                                                                                                            0         N       Y    8/12

                                       PIC32MZ2048ECH100  2048                                                                                                                                                                      2         N       Y    8/16

                                       PIC32MZ2048ECM100                                                                                                                                                                            2         Y       Y    8/18

                                       PIC32MZ1024ECG124                                                                                                                                                                            0         N       Y    8/12

                                       PIC32MZ1024ECH124  1024                                                                                                                                                                      2         N       Y    8/16

                                       PIC32MZ1024ECM124                         512                 124   VTLA      160                      53               9/9/9                        6     6        5                        2         Y       Y    8/18                                      48              2                   Y               5    Y    Y    Y    Y     Y         97        Y     Y

                                       PIC32MZ2048ECG124                                                                                                                                                                            0         N       Y    8/12

                                       PIC32MZ2048ECH124  2048                                                                                                                                                                      2         N       Y    8/16

                                       PIC32MZ2048ECM124                                                                                                                                                                            2         Y       Y    8/18

                                       PIC32MZ1024ECG144                                                                                                                                                                            0         N       Y    8/12                                                                                                                                                     (EC) Family

 2013-2016 Microchip Technology Inc.  PIC32MZ1024ECH144  1024                                                                                                                                                                      2         N       Y    8/16

                                       PIC32MZ1024ECM144                         512                 144   LQFP,     160                      53               9/9/9                        6     6        5                        2         Y       Y    8/18                                      48              2                   Y               5    Y    Y    Y    Y     Y         120       Y     Y

                                       PIC32MZ2048ECG144                                                   TQFP                                                                                                                     0         N       Y    8/12

                                       PIC32MZ2048ECH144  2048                                                                                                                                                                      2         N       Y    8/16

                                       PIC32MZ2048ECM144                                                                                                                                                                            2         Y       Y    8/18

                                       Note  1:          Eight out of nine timers are remappable.

                                             2:          Four out of five external interrupts are remappable.
           PIC32MZ Embedded Connectivity (EC) Family

Device Pin Tables

TABLE 2:     PIN NAMES FOR 64-PIN DEVICES

64-PIN QFN(4) AND TQFP (TOP VIEW)

PIC32MZ0512EC(E/F/K)064

PIC32MZ1024EC(G/H/M)064

PIC32MZ1024EC(E/F/K)064

PIC32MZ2048EC(G/H/M)064

                                             64          1

                                                                           64                1

                                                 QFN(4)                         TQFP

Pin #                       Full Pin Name        Pin #                       Full Pin Name

1      AN17/ETXEN/RPE5/PMD5/RE5                  33      VBUS

2      AN16/ETXD0/PMD6/RE6                       34      VUSB3V3

3      AN15/ETXD1/PMD7/RE7                       35      VSS

4      AN14/C1IND/RPG6/SCK2/PMA5/RG6             36      D-

5      AN13/C1INC/RPG7/SDA4/PMA4/RG7             37      D+

6      AN12/C2IND/RPG8/SCL4/PMA3/RG8             38      RPF3/USBID/RF3

7      VSS                                       39      VDD

8      VDD                                       40      VSS

9      MCLR                                      41      RPF4/SDA5/PMA9/RF4

10     AN11/C2INC/RPG9/PMA2/RG9                  42      RPF5/SCL5/PMA8/RF5

11     AN45/C1INA/RPB5/RB5                       43      AERXD0/ETXD2/RPD9/SDA1/PMCS2/PMA15/RD9

12     AN4/C1INB/RB4                             44      ECOL/RPD10/SCL1/SCK4/RD10

13     AN3/C2INA/RPB3/RB3                        45      AERXCLK/AEREFCLK/ECRS/RPD11/PMCS1/PMA14/RD11

14     AN2/C2INB/RPB2/RB2                        46      AERXD1/ETXD3/RPD0/RTCC/INT0/RD0

15     PGEC1/VREF-/CVREF-/AN1/RPB1/RB1           47      SOSCI/RPC13/RC13

16     PGED1/VREF+/CVREF+/AN0/RPB0/PMA6/RB0      48      SOSCO/RPC14/T1CK/RC14

17     PGEC2/AN46/RPB6/RB6                       49      EMDIO/AEMDIO/RPD1/SCK1/RD1

18     PGED2/AN47/RPB7/RB7                       50      ETXERR/AETXEN/RPD2/SDA3/RD2

19     AVDD                                      51      AERXERR/ETXCLK/RPD3/SCL3/RD3

20     AVss                                      52      SQICS0/RPD4/PMWR/RD4

21     AN48/RPB8/PMA10/RB8                       53      SQICS1/RPD5/PMRD/RD5

22     AN49/RPB9/PMA7/RB9                        54      VDD

23     TMS/CVREFOUT/AN5/RPB10/PMA13/RB10         55      VSS

24     TDO/AN6/PMA12/RB11                        56      ERXD3/AETXD1/RPF0/RF0

25     VSS                                       57      TRCLK/SQICLK/ERXD2/AETXD0/RPF1/RF1

26     VDD                                       58      TRD0/SQID0/ERXD1/PMD0/RE0

27     TCK/AN7/PMA11/RB12                        59      VSS

28     TDI/AN8/RB13                              60      VDD

29     AN9/RPB14/SCK3/PMA1/RB14                  61      TRD1/SQID1/ERXD0/PMD1/RE1

30     AN10/EMDC/AEMDC/RPB15/OCFB/PMA0/RB15      62      TRD2/SQID2/ERXDV/ECRSDV/AECRSDV/PMD2/RE2

31     OSC1/CLKI/RC12                            63      TRD3/SQID3/ERXCLK/EREFCLK/RPE3/PMD3/RE3

32     OSC2/CLKO/RC15                            64      AN18/ERXERR/PMD4/RE4

Note   1:   The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.3 “Peripheral Pin

            Select (PPS)” for restrictions.

       2:   Every I/O port pin (RBx-RGx) can be used as a change notification pin (CNBx-CNGx). See Section 12.0 “I/O Ports” for more information.

       3:   Shaded pins are 5V tolerant.

       4:   The metal plane at the bottom of the device is not connected to any pins and is recommended to be connected to VSS externally.

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PIC32MZ Embedded Connectivity (EC) Family

TABLE 3:     PIN NAMES FOR 100-PIN DEVICES

100-PIN TQFP (TOP VIEW)

             PIC32MZ0512EC(E/F/K)100

             PIC32MZ1024EC(G/H/M)100

             PIC32MZ1024EC(E/F/K)100

             PIC32MZ2048EC(G/H/M)100

                                                        100

                                                                                    1

Pin #                      Full Pin Name         Pin #                         Full Pin Name

1      AN23/AERXERR/RG15                         36     VSS

2      EBIA5/AN34/PMA5/RA5                       37     VDD

3      EBID5/AN17/RPE5/PMD5/RE5                  38     TCK/EBIA19/AN29/RA1

4      EBID6/AN16/PMD6/RE6                       39     TDI/EBIA18/AN30/RPF13/SCK5/RF13

5      EBID7/AN15/PMD7/RE7                       40     TDO/EBIA17/AN31/RPF12/RF12

6      EBIA6/AN22/RPC1/PMA6/RC1                  41     EBIA11/AN7/ERXD0/AECRS/PMA11/RB12

7      EBIA12/AN21/RPC2/PMA12/RC2                42     AN8/ERXD1/AECOL/RB13

8      EBIWE/AN20/RPC3/PMWR/RC3                  43     EBIA1/AN9/ERXD2/AETXD3/RPB14/SCK3/PMA1/RB14

9      EBIOE/AN19/RPC4/PMRD/RC4                  44     EBIA0/AN10/ERXD3/AETXD2/RPB15/OCFB/PMA0/RB15

10     AN14/C1IND/ECOL/RPG6/SCK2/RG6             45     VSS

11     EBIA4/AN13/C1INC/ECRS/RPG7/SDA4/PMA4/RG7  46     VDD

12     EBIA3/AN12/C2IND/ERXDV/ECRSDV/AERXDV/     47     AN32/AETXD0/RPD14/RD14

       AECRSDV/RPG8/SCL4/PMA3/RG8

13     VSS                                       48     AN33/AETXD1/RPD15/SCK6/RD15

14     VDD                                       49     OSC1/CLKI/RC12

15     MCLR                                      50     OSC2/CLKO/RC15

16     EBIA2/AN11/C2INC/ERXCLK/EREFCLK/AERXCLK/  51     VBUS

       AEREFCLK/RPG9/PMA2/RG9

17     TMS/EBIA16/AN24/RA0                       52     VUSB3V3

18     AN25/AERXD0/RPE8/RE8                      53     VSS

19     AN26/AERXD1/RPE9/RE9                      54     D-

20     AN45/C1INA/RPB5/RB5                       55     D+

21     AN4/C1INB/RB4                             56     RPF3/USBID/RF3

22     AN3/C2INA/RPB3/RB3                        57     EBIRDY3/RPF2/SDA3/RF2

23     AN2/C2INB/RPB2/RB2                        58     EBIRDY2/RPF8/SCL3/RF8

24     PGEC1/AN1/RPB1/RB1                        59     EBICS0/SCL2/RA2

25     PGED1/AN0/RPB0/RB0                        60     EBIRDY1/SDA2/RA3

26     PGEC2/AN46/RPB6/RB6                       61     EBIA14/PMCS1/PMA14/RA4

27     PGED2/AN47/RPB7/RB7                       62     VDD

28     VREF-/CVREF-/AN27/AERXD2/RA9              63     VSS

29     VREF+/CVREF+/AN28/AERXD3/RA10             64     EBIA9/RPF4/SDA5/PMA9/RF4

30     AVDD                                      65     EBIA8/RPF5/SCL5/PMA8/RF5

31     AVSS                                      66     AETXCLK/RPA14/SCL1/RA14

32     EBIA10/AN48/RPB8/PMA10/RB8                67     AETXEN/RPA15/SDA1/RA15

33     EBIA7/AN49/RPB9/PMA7/RB9                  68     EBIA15/RPD9/PMCS2/PMA15/RD9

34     EBIA13/CVREFOUT/AN5/RPB10/PMA13/RB10      69     RPD10/SCK4/RD10

35     AN6/ERXERR/AETXERR/RB11                   70     EMDC/AEMDC/RPD11/RD11

Note   1:    The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.3 “Peripheral  Pin

             Select (PPS)” for restrictions.

       2:    Every I/O port pin (RAx-RGx) can be used as a change notification pin (CNAx-CNGx). See Section 12.0 “I/O Ports” for more

             information.

       3:    Shaded pins are 5V tolerant.

DS60001191G-page 4                                                            2013-2016 Microchip Technology                                 Inc.
           PIC32MZ Embedded Connectivity (EC) Family

TABLE 3:    PIN NAMES FOR 100-PIN DEVICES (CONTINUED)

100-PIN TQFP (TOP VIEW)

            PIC32MZ0512EC(E/F/K)100

            PIC32MZ1024EC(G/H/M)100

            PIC32MZ1024EC(E/F/K)100

            PIC32MZ2048EC(G/H/M)100

                                                    100

                                                                         1

Pin #                     Full Pin Name      Pin #                       Full Pin Name

71     EMDIO/AEMDIO/RPD0/RTCC/INT0/RD0       86     EBID10/ETXD0/RPF1/PMD10/RF1

72     SOSCI/RPC13/RC13                      87     EBID9/ETXERR/RPG1/PMD9/RG1

73     SOSCO/RPC14/T1CK/RC14                 88     EBID8/RPG0/PMD8/RG0

74     VDD                                   89     TRCLK/SQICLK/RA6

75     VSS                                   90     TRD3/SQID3/RA7

76     RPD1/SCK1/RD1                         91     EBID0/PMD0/RE0

77     EBID14/ETXEN/RPD2/PMD14/RD2           92     VSS

78     EBID15/ETXCLK/RPD3/PMD15/RD3          93     VDD

79     EBID12/ETXD2/RPD12/PMD12/RD12         94     EBID1/PMD1/RE1

80     EBID13/ETXD3/PMD13/RD13               95     TRD2/SQID2/RG14

81     SQICS0/RPD4/RD4                       96     TRD1/SQID1/RG12

82     SQICS1/RPD5/RD5                       97     TRD0/SQID0/RG13

83     VDD                                   98     EBID2/PMD2/RE2

84     VSS                                   99     EBID3/RPE3/PMD3/RE3

85     EBID11/ETXD1/RPF0/PMD11/RF0           100    EBID4/AN18/PMD4/RE4

Note   1:   The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section  12.3 “Peripheral  Pin

            Select (PPS)” for restrictions.

       2:   Every I/O port pin (RAx-RGx) can be used as a change notification pin (CNAx-CNGx). See Section 12.0 “I/O   Ports” for more

            information.

       3:   Shaded pins are 5V tolerant.

 2013-2016 Microchip Technology Inc.                                                                                  DS60001191G-page 5
PIC32MZ Embedded Connectivity (EC) Family

TABLE 4:         PIN NAMES FOR 124-PIN DEVICES

      124-PIN VTLA (BOTTOM VIEW)                                                                  A34

                                                A17                                 B29

                                                                           B13

                 PIC32MZ0512EC(E/F/K)124                                   B1                B41

                 PIC32MZ1024EC(G/H/M)124                                        B56                          A51

                 PIC32MZ1024EC(E/F/K)124

                 PIC32MZ2048EC(G/H/M)124             A1

                                                Polarity Indicator               A68

Package                     Full Pin Name            Package                                  Full Pin Name

Pin #                                                               Pin #

A1         No Connect                                               A35    VBUS

A2         AN23/RG15                                                A36    VUSB3V3

A3         EBID5/AN17/RPE5/PMD5/RE5                                 A37    D-

A4         EBID7/AN15/PMD7/RE7                                      A38    RPF3/USBID/RF3

A5         AN35/ETXD0/RJ8                                           A39    EBIRDY2/RPF8/SCL3/RF8

A6         EBIA12/AN21/RPC2/PMA12/RC2                               A40    ERXD3/RH9

A7         EBIOE/AN19/RPC4/PMRD/RC4                                 A41    EBICS0/SCL2/RA2

A8         EBIA4/AN13/C1INC/RPG7/SDA4/PMA4/RG7                      A42    EBIA14/PMCS1/PMA14/RA4

A9         VSS                                                      A43    VSS

A10        MCLR                                                     A44    EBIA8/RPF5/SCL5/PMA8/RF5

A11        TMS/EBIA16/AN24/RA0                                      A45    RPA15/SDA1/RA15

A12        AN26/RPE9/RE9                                            A46    RPD10/SCK4/RD10

A13        AN4/C1INB/RB4                                            A47    ECRS/RH12

A14        AN3/C2INA/RPB3/RB3                                       A48    RPD0/RTCC/INT0/RD0

A15        VDD                                                      A49    SOSCO/RPC14/T1CK/RC14

A16        AN2/C2INB/RPB2/RB2                                       A50    VDD

A17        PGEC1/AN1/RPB1/RB1                                       A51    VSS

A18        PGED1/AN0/RPB0/RB0                                       A52    RPD1/SCK1/RD1

A19        PGED2/AN47/RPB7/RB7                                      A53    EBID15/RPD3/PMD15/RD3

A20        VREF+/CVREF+/AN28/RA10                                   A54    EBID13/PMD13/RD13

A21        AVSS                                                     A55    EMDIO/RJ1

A22        AN39/ETXD3/RH1                                           A56    SQICS0/RPD4/RD4

A23        EBIA7/AN49/RPB9/PMA7/RB9                                 A57    ETXEN/RPD6/RD6

A24        AN6/RB11                                                 A58    VDD

A25        VDD                                                      A59    EBID11/RPF0/PMD11/RF0

A26        TDI/EBIA18/AN30/RPF13/SCK5/RF13                          A60    EBID9/RPG1/PMD9/RG1

A27        EBIA11/AN7/PMA11/RB12                                    A61    TRCLK/SQICLK/RA6

A28        EBIA1/AN9/RPB14/SCK3/PMA1/RB14                           A62    RJ4

A29        VSS                                                      A63    VSS

A30        AN40/ERXERR/RH4                                          A64    EBID1/PMD1/RE1

A31        AN42/ERXD2/RH6                                           A65    TRD1/SQID1/RG12

A32        AN33/RPD15/SCK6/RD15                                     A66    EBID2/SQID2/PMD2/RE2

A33        OSC2/CLKO/RC15                                           A67    EBID4/AN18/PMD4/RE4

A34        No Connect                                               A68    No Connect

Note   1:  The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.3 “Peripheral Pin

           Select (PPS)” for restrictions.

       2:  Every I/O port pin (RAx-RJx) can be used as a change notification pin (CNAx-CNJx). See Section 12.0 “I/O Ports” for more information.

       3:  Shaded pins are 5V tolerant.

       4:  The metal plane at the bottom of the device is not connected to any pins and is recommended to be connected to VSS externally.

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           PIC32MZ Embedded Connectivity (EC) Family

TABLE 4:         PIN NAMES FOR 124-PIN DEVICES (CONTINUED)

      124-PIN VTLA (BOTTOM VIEW)                                                                   A34

                                                 A17                             B29

                                                                            B13

                PIC32MZ0512EC(E/F/K)124                                     B1                B41

                PIC32MZ1024EC(G/H/M)124                                          B56                         A51

                PIC32MZ1024EC(E/F/K)124

                PIC32MZ2048EC(G/H/M)124               A1

                                                 Polarity Indicator              A68

Package                    Full Pin Name              Package                                 Full Pin Name

Pin #                                                                Pin #

B1         EBIA5/AN34/PMA5/RA5                                       B29    VSS

B2         EBID6/AN16/PMD6/RE6                                       B30    D+

B3         EBIA6/AN22/RPC1/PMA6/RC1                                  B31    RPF2/SDA3/RF2

B4         AN36/ETXD1/RJ9                                            B32    ERXD0/RH8

B5         EBIWE/AN20/RPC3/PMWR/RC3                                  B33    ECOL/RH10

B6         AN14/C1IND/RPG6/SCK2/RG6                                  B34    EBIRDY1/SDA2/RA3

B7         EBIA3/AN12/C2IND/RPG8/SCL4/PMA3/RG8                       B35    VDD

B8         VDD                                                       B36    EBIA9/RPF4/SDA5/PMA9/RF4

B9         EBIA2/AN11/C2INC/RPG9/PMA2/RG9                            B37    RPA14/SCL1/RA14

B10        AN25/RPE8/RE8                                             B38    EBIA15/RPD9/PMCS2/PMA15/RD9

B11        AN45/C1INA/RPB5/RB5                                       B39    EMDC/RPD11/RD11

B12        AN37/ERXCLK/EREFCLK/RJ11                                  B40    ERXDV/ECRSDV/RH13

B13        VSS                                                       B41    SOSCI/RPC13/RC13

B14        PGEC2/AN46/RPB6/RB6                                       B42    EBID14/RPD2/PMD14/RD2

B15        VREF-/CVREF-/AN27/RA9                                     B43    EBID12/RPD12/PMD12/RD12

B16        AVDD                                                      B44    ETXERR/RJ0

B17        AN38/ETXD2/RH0                                            B45    EBIRDY3/RJ2

B18        EBIA10/AN48/RPB8/PMA10/RB8                                B46    SQICS1/RPD5/RD5

B19        EBIA13/CVREFOUT/AN5/RPB10/PMA13/RB10                      B47    ETXCLK/RPD7/RD7

B20        VSS                                                       B48    VSS

B21        TCK/EBIA19/AN29/RA1                                       B49    EBID10/RPF1/PMD10/RF1

B22        TDO/EBIA17/AN31/RPF12/RF12                                B50    EBID8/RPG0/PMD8/RG0

B23        AN8/RB13                                                  B51    TRD3/SQID3/RA7

B24        EBIA0/AN10/RPB15/OCFB/PMA0/RB15                           B52    EBID0/PMD0/RE0

B25        VDD                                                       B53    VDD

B26        AN41/ERXD1/RH5                                            B54    TRD2/SQID2/RG14

B27        AN32/AETXD0/RPD14/RD14                                    B55    TRD0/SQID0/RG13

B28        OSC1/CLKI/RC12                                            B56    EBID3/RPE3/PMD3/RE3

Note   1:  The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.3 “Peripheral Pin

           Select (PPS)” for restrictions.

       2:  Every I/O port pin (RAx-RJx) can be used as a change notification pin (CNAx-CNJx). See Section 12.0 “I/O Ports” for more information.

       3:  Shaded pins are 5V tolerant.

       4:  The metal plane at the bottom of the device is not connected to any pins and is recommended to be connected to VSS externally.

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PIC32MZ Embedded Connectivity (EC) Family

TABLE 5:           PIN NAMES FOR 144-PIN DEVICES

144-PIN LQFP AND TQFP (TOP VIEW)

                  PIC32MZ0512EC(E/F/K)144

                  PIC32MZ1024EC(G/H/M)144

                  PIC32MZ1024EC(E/F/K)144

                  PIC32MZ2048EC(G/H/M)144

                                                                          144

                                                                                                        1

Pin                              Full Pin Name                                      Pin                       Full Pin Name

Number                                                                           Number

      1      AN23/RG15                                                              37       PGEC2/AN46/RPB6/RB6

      2      EBIA5/AN34/PMA5/RA5                                                    38       PGED2/AN47/RPB7/RB7

      3      EBID5/AN17/RPE5/PMD5/RE5                                               39       VREF-/CVREF-/AN27/RA9

      4      EBID6/AN16/PMD6/RE6                                                    40       VREF+/CVREF+/AN28/RA10

      5      EBID7/AN15/PMD7/RE7                                                    41       AVDD

      6      EBIA6/AN22/RPC1/PMA6/RC1                                               42       AVSS

      7      AN35/ETXD0/RJ8                                                         43       AN38/ETXD2/RH0

      8      AN36/ETXD1/RJ9                                                         44       AN39/ETXD3/RH1

      9      EBIBS0/RJ12                                                            45       EBIRP/RH2

10           EBIBS1/RJ10                                                            46       RH3

11           EBIA12/AN21/RPC2/PMA12/RC2                                             47       EBIA10/AN48/RPB8/PMA10/RB8

12           EBIWE/AN20/RPC3/PMWR/RC3                                               48       EBIA7/AN49/RPB9/PMA7/RB9

13           EBIOE/AN19/RPC4/PMRD/RC4                                               49       CVREFOUT/AN5/RPB10/RB10

14           AN14/C1IND/RPG6/SCK2/RG6                                               50       AN6/RB11

15           AN13/C1INC/RPG7/SDA4/RG7                                               51       EBIA1/PMA1/RK1

16           AN12/C2IND/RPG8/SCL4/RG8                                               52       EBIA3/PMA3/RK2

17           VSS                                                                    53       EBIA17/RK3

18           VDD                                                                    54       VSS

19           EBIA16/RK0                                                             55       VDD

20           MCLR                                                                   56       TCK/AN29/RA1

21           EBIA2/AN11/C2INC/RPG9/PMA2/RG9                                         57       TDI/AN30/RPF13/SCK5/RF13

22           TMS/AN24/RA0                                                           58       TDO/AN31/RPF12/RF12

23           AN25/RPE8/RE8                                                          59       AN7/RB12

24           AN26/RPE9/RE9                                                          60       AN8/RB13

25           AN45/C1INA/RPB5/RB5                                                    61       AN9/RPB14/SCK3/RB14

26           AN4/C1INB/RB4                                                          62       AN10/RPB15/OCFB/RB15

27           AN37/ERXCLK/EREFCLK/RJ11                                               63       VSS

28           EBIA13/PMA13/RJ13                                                      64       VDD

29           EBIA11/PMA11/RJ14                                                      65       AN40/ERXERR/RH4

30           EBIA0/PMA0/RJ15                                                        66       AN41/ERXD1/RH5

31           AN3/C2INA/RPB3/RB3                                                     67       AN42/ERXD2/RH6

32           VSS                                                                    68       EBIA4/PMA4/RH7

33           VDD                                                                    69       AN32/RPD14/RD14

34           AN2/C2INB/RPB2/RB2                                                     70       AN33/RPD15/SCK6/RD15

35           PGEC1/AN1/RPB1/RB1                                                     71       OSC1/CLKI/RC12

36           PGED1/AN0/RPB0/RB0                                                     72       OSC2/CLKO/RC15

Note     1:  The RPn pins can be used by remappable    peripherals.  See  Table  1  for the  available peripherals and Section 12.3  “Peripheral  Pin

             Select (PPS)” for restrictions.

         2:  Every I/O port pin (RAx-RKx) can be used  as a change   notification pin (CNAx-CNKx). See Section 12.0 “I/O Ports” for more

             information.

         3:  Shaded pins are 5V tolerant.

DS60001191G-page 8                                                                                          2013-2016 Microchip Technology            Inc.
          PIC32MZ Embedded Connectivity (EC) Family

TABLE 5:           PIN NAMES FOR 144-PIN DEVICES (CONTINUED)

144-PIN LQFP AND TQFP (TOP VIEW)

                PIC32MZ0512EC(E/F/K)144

                PIC32MZ1024EC(G/H/M)144

                PIC32MZ1024EC(E/F/K)144

                PIC32MZ2048EC(G/H/M)144

                                                                       144

                                                                                               1

Pin                         Full Pin Name                                        Pin                         Full Pin Name

Number                                                                        Number

73        VBUS                                                                   109      RPD1/SCK1/RD1

74        VUSB3V3                                                                110      EBID14/RPD2/PMD14/RD2

75        VSS                                                                    111      EBID15/RPD3/PMD15/RD3

76        D-                                                                     112      EBID12/RPD12/PMD12/RD12

77        D+                                                                     113      EBID13/PMD13/RD13

78        RPF3/USBID/RF3                                                         114      ETXERR/RJ0

79        SDA3/RPF2/RF2                                                          115      EMDIO/RJ1

80        SCL3/RPF8/RF8                                                          116      EBIRDY3/RJ2

81        ERXD0/RH8                                                              117      EBIA22/RJ3

82        ERXD3/RH9                                                              118      SQICS0/RPD4/RD4

83        ECOL/RH10                                                              119      SQICS1/RPD5/RD5

84        EBIRDY2/RH11                                                           120      ETXEN/RPD6/RD6

85        SCL2/RA2                                                               121      ETXCLK/RPD7/RD7

86        EBIRDY1/SDA2/RA3                                                       122      VDD

87        EBIA14/PMCS1/PMA14/RA4                                                 123      VSS

88        VDD                                                                    124      EBID11/RPF0/PMD11/RF0

89        VSS                                                                    125      EBID10/RPF1/PMD10/RF1

90        EBIA9/RPF4/SDA5/PMA9/RF4                                               126      EBIA21/RK7

91        EBIA8/RPF5/SCL5/PMA8/RF5                                               127      EBID9/RPG1/PMD9/RG1

92        EBIA18/RK4                                                             128      EBID8/RPG0/PMD8/RG0

93        EBIA19/RK5                                                             129      TRCLK/SQICLK/RA6

94        EBIA20/RK6                                                             130      TRD3/SQID3/RA7

95        RPA14/SCL1/RA14                                                        131      EBICS0/RJ4

96        RPA15/SDA1/RA15                                                        132      EBICS1/RJ5

97        EBIA15/RPD9/PMCS2/PMA15/RD9                                            133      EBICS2/RJ6

98        RPD10/SCK4/RD10                                                        134      EBICS3/RJ7

99        EMDC/RPD11/RD11                                                        135      EBID0/PMD0/RE0

100       ECRS/RH12                                                              136      VSS

101       ERXDV/ECRSDV/RH13                                                      137      VDD

102       RH14                                                                   138      EBID1/PMD1/RE1

103       EBIA23/RH15                                                            139      TRD2/SQID2/RG14

104       RPD0/RTCC/INT0/RD0                                                     140      TRD1/SQID1/RG12

105       SOSCI/RPC13/RC13                                                       141      TRD0/SQID0/RG13

106       SOSCO/RPC14/T1CK/RC14                                                  142      EBID2/PMD2/RE2

107       VDD                                                                    143      EBID3/RPE3/PMD3/RE3

108       VSS                                                                    144      EBID4/AN18/PMD4/RE4

Note  1:  The RPn pins can be used by remappable    peripherals.  See  Table  1  for the  available peripherals and Section  12.3  “Peripheral  Pin

          Select (PPS)” for restrictions.

      2:  Every I/O port pin (RAx-RKx) can be used  as a change   notification pin (CNAx-CNKx). See Section 12.0 “I/O Ports” for more

          information.

      3:  Shaded pins are 5V tolerant.

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PIC32MZ              Embedded  Connectivity  (EC) Family

NOTES:

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      PIC32MZ Embedded Connectivity (EC) Family

Table of Contents

1.0   Device Overview ........................................................................................................................................................................ 15

2.0   Guidelines for Getting Started with 32-bit Microcontrollers ........................................................................................................ 37

3.0   CPU............................................................................................................................................................................................ 47

4.0   Memory Organization ................................................................................................................................................................. 59

5.0   Flash Program Memory.............................................................................................................................................................. 97

6.0   Resets ...................................................................................................................................................................................... 107

7.0   CPU Exceptions and Interrupt Controller ................................................................................................................................. 113

8.0   Oscillator Configuration ............................................................................................................................................................ 149

9.0   Prefetch Module ....................................................................................................................................................................... 161

10.0  Direct Memory Access (DMA) Controller ................................................................................................................................. 165

11.0  Hi-Speed USB with On-The-Go (OTG) .................................................................................................................................... 189

12.0  I/O Ports ................................................................................................................................................................................... 237

13.0  Timer1 ...................................................................................................................................................................................... 273

14.0  Timer2/3, Timer4/5, Timer6/7, and Timer8/9............................................................................................................................ 277

15.0  Deadman Timer (DMT) ............................................................................................................................................................ 283

16.0  Watchdog Timer (WDT) ........................................................................................................................................................... 291

17.0  Input Capture............................................................................................................................................................................ 295

18.0  Output Compare....................................................................................................................................................................... 299

19.0  Serial Peripheral Interface (SPI) and Inter-IC Sound (I2S)....................................................................................................... 305

20.0  Serial Quad Interface (SQI)...................................................................................................................................................... 315

21.0  Inter-Integrated Circuit (I2C) ..................................................................................................................................................... 339

22.0  Universal Asynchronous Receiver Transmitter (UART) ........................................................................................................... 347

23.0  Parallel Master Port (PMP)....................................................................................................................................................... 355

24.0  External Bus Interface (EBI)..................................................................................................................................................... 365

25.0  Real-Time Clock and Calendar (RTCC)................................................................................................................................... 373

26.0  Crypto Engine........................................................................................................................................................................... 383

27.0  Random Number Generator (RNG) ......................................................................................................................................... 403

28.0  Pipelined Analog-to-Digital Converter (ADC) ........................................................................................................................... 409

29.0  Controller Area Network (CAN) ................................................................................................................................................ 439

30.0  Ethernet Controller ................................................................................................................................................................... 477

31.0  Comparator .............................................................................................................................................................................. 521

32.0  Comparator Voltage Reference (CVREF) ................................................................................................................................. 525

33.0  Power-Saving Features ........................................................................................................................................................... 529

34.0  Special Features ...................................................................................................................................................................... 535

35.0  Instruction Set .......................................................................................................................................................................... 559

36.0  Development Support............................................................................................................................................................... 561

37.0  Electrical Characteristics .......................................................................................................................................................... 565

38.0  AC and DC Characteristics Graphs.......................................................................................................................................... 613

39.0  Packaging Information.............................................................................................................................................................. 615

The Microchip Web Site ..................................................................................................................................................................... 663

Customer Change Notification Service .............................................................................................................................................. 663

Customer Support .............................................................................................................................................................................. 663

Product Identification System ............................................................................................................................................................ 664

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PIC32MZ Embedded Connectivity (EC) Family

                              TO OUR VALUED CUSTOMERS

It is our intention to provide our valued customers with the best documentation possible to ensure successful use of your Microchip

products. To this end, we will continue to improve our publications to better suit your needs. Our publications will be refined and

enhanced as new volumes and updates are introduced.

If you have any questions or comments regarding this publication, please contact the Marketing Communications Department via

E-mail at docerrors@microchip.com. We welcome your feedback.

Most Current Data Sheet

To obtain the most up-to-date version of this data sheet, please register at our Worldwide Web site at:

   http://www.microchip.com

You can determine the version of a data sheet by examining its literature number found on the bottom outside corner of any page.

The last character of the literature number is the version number, (e.g., DS30000000A is version A of document DS30000000).

Errata

An errata sheet, describing minor operational differences from the data sheet and recommended workarounds, may exist for current

devices. As device/documentation issues become known to us, we will publish an errata sheet. The errata will specify the revision

of silicon and revision of document to which it applies.

To determine if an errata sheet exists for a particular device, please check with one of the following:

•  Microchip’s Worldwide Web site; http://www.microchip.com

•  Your local Microchip sales office (see last page)

When contacting a sales office, please specify which device, revision of silicon and data sheet (include literature number) you are

using.

Customer Notification System

Register on our web site at www.microchip.com to receive the most current information on all of our products.

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          PIC32MZ Embedded Connectivity (EC)                                              Family

Referenced Sources

This  device    data  sheet    is  based  on  the  following

individual  sections  of  the  “PIC32     Family  Reference

Manual”. These documents should be considered as

the general reference for the operation of a particular

module or device feature.

   Note:    To access the following documents, refer

            to  the   Documentation       >       Reference

            Manuals section of the Microchip PIC32

            website: http://www.microchip.com/pic32.

•  Section 1. “Introduction” (DS60001127)

•  Section 7. “Resets” (DS60001118)

•  Section 8. “Interrupt Controller” (DS60001108)

•  Section 9. “Watchdog, Deadman, and Power-up Timers” (DS60001114)

•  Section 10. “Power-Saving Features” (DS60001130)

•  Section 12. “I/O Ports” (DS60001120)

•  Section 13. “Parallel Master Port (PMP)” (DS60001128)

•  Section 14. “Timers” (DS60001105)

•  Section 15. “Input Capture” (DS60001122)

•  Section 16. “Output Compare” (DS60001111)

•  Section 18. “12-bit Pipelined Analog-to-Digital Converter (ADC)” (DS60001194)

•  Section 19. “Comparator” (DS60001110)

•  Section 20. “Comparator Voltage Reference (CVREF)” (DS60001109)

•  Section 21. “Universal Asynchronous Receiver Transmitter (UART)” (DS60001107)

•  Section 23. “Serial Peripheral Interface (SPI)” (DS60001106)

•  Section 24. “Inter-Integrated Circuit (I2C)” (DS60001116)

•  Section 29. “Real-Time Clock and Calendar (RTCC)” (DS60001125)

•  Section 31. “Direct Memory Access (DMA) Controller” (DS60001117)

•  Section 32. “Configuration” (DS60001124)

•  Section 33. “Programming and Diagnostics” (DS60001129)

•  Section 34. “Controller Area Network (CAN)” (DS60001154)

•  Section 35. “Ethernet Controller” (DS60001155)

•  Section 41. “Prefetch Module for Devices with L1 CPU Cache” (DS60001183)

•  Section 42. “Oscillators with Enhanced PLL” (DS60001250)

•  Section 46. “Serial Quad Interface (SQI)” (DS60001244)

•  Section 47. “External Bus Interface (EBI)” (DS60001245)

•  Section 48. “Memory Organization and Permissions” (DS60001214)

•  Section 49. “Crypto Engine (CE) and Random Number Generator (RNG)” (DS60001246)

•  Section 50. “CPU for Devices with MIPS32® microAptiv™ and M-Class Cores” (DS60001192)

•  Section 51. “Hi-Speed USB with On-The-Go (OTG)” (DS60001326)

•  Section 52. “Flash Program Memory with Support for Live Update” (DS60001193)

 2013-2016 Microchip Technology Inc.                                                     DS60001191G-page 13
PIC32MZ              Embedded  Connectivity  (EC) Family

NOTES:

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       PIC32MZ Embedded Connectivity (EC) Family

1.0     DEVICE OVERVIEW                                                                      This data sheet contains device-specific information for

Note:      This data sheet summarizes the features                                           PIC32MZ Embedded Connectivity (EC) devices.

           of the PIC32MZ Embedded Connectivity                                              Figure 1-1 illustrates a general block diagram of the

           (EC) Family of devices. It is not intended                                        core and peripheral modules in the PIC32MZ EC family

           to be a comprehensive reference source.                                           of devices.

           To complement the information in this data                                        Table 1-21                     through                      Table 1-22  list   the        pinout      I/O

           sheet, refer to the documents provided in                                         descriptions for the pins shown in the device pin tables

           the Documentation > Reference Manual                                              (see Table 2 through Table 5).

           section of the Microchip PIC32 web site

           (www.microchip.com/pic32).

FIGURE     1-1:          PIC32MZ       EC FAMILY                BLOCK DIAGRAM

           OSC2/CLKO                   POSC/SOSC

           OSC1/CLKI                   Oscillators                                                                                    Power-up                       VDD, VSS

                                       FRC/LPRC                                         Voltage                                                   Timer              MCLR

                                                                                        Regulator

                                       Oscillators                                                                                    Oscillator

                                                                                                                                 Start-up Timer

                                                  PLL                                   Precision                                     Power-on

                                                                                        Band Gap                                                  Reset

                                       DIVIDERS                                         Reference                                                                                      PORTA

                                                                          SYSCLK                                                      Watchdog                                         PORTB

                                             PLL-USB            6                                                                                 Timer

                                                                          PBCLKx                                                      Brown-out                                        PORTC

                                             Timing                                                                                               Reset                                PORTD

                                       Generation

                                                                                                                                                                                       PORTE

                                                                                                                                                                                       PORTF

                         EVIC                                                                                                                                                          PORTG

                 EJTAG           INT                                                                                                                                                   PORTH

                         MIPS32®                        CRYPTO                  HS USB                                      Ethernet  Controller                                       PORTJ

                 microAptiv™ Core            DMAC                    SQI                         CAN2            CAN1                                                                  PORTK

                 I-Cache     D-Cache                                                                                                                  Peripheral     Peripheral

                      System Bus I/F                                                                                                                     Bus 5       Bus 4

                             I1,             I3,   I5,  I14     T12  I12, T11   I7      T10            I11             I10       I8               I9     T9                T8

                             I2              I4    I6

                                                                          System        Bus

                         T5           I13               T1                T2                 T3             T4              T13                          T6                T7

     Peripheral  Bus  1                                 Flash                                                                                         Peripheral     Peripheral

                                      Flash        Prefetch               Data          Data                                RNG                          Bus 2       Bus 3

     CFG                          Controller            Cache             Ram           Ram                 EBI

                                                                     Bank 1             Bank 2

                                       128                                                                                                                                             Timer1-9

     PPS                                                        128

                                      PFM Flash Wrapper                                                                     SPI1-6                                                     OC1-9

     ICD                                     and ECC

                                                                          JTAG                                              I2C1-5                                                     IC1-9

     WDT                              140-bit Wide                        BSCAN

                                       Dual Panel                                                                                                                                      Comparator

                                      Flash Memory                                                                          UART1-6                                                    1-2

     DMT

                                                                                                                                 PMP                                                   6 S&H

     RTCC                             CVREF                                                                                                                                            ADC

Note:      Not all features are available on all devices. Refer to TABLE 1: “PIC32MZ                        EC         Family Features”                  for    the  list of features  by device.

 2013-2016 Microchip Technology Inc.                                                                                                                                DS60001191G-page 15
PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-1:      ADC1 PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                       Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

AN0         16       25       A18      36                 I     Analog      Analog Input Channels

AN1         15       24       A17      35                 I     Analog

AN2         14       23       A16      34                 I     Analog

AN3         13       22       A14      31                 I     Analog

AN4         12       21       A13      26                 I     Analog

AN5         23       34       B19      49                 I     Analog

AN6         24       35       A24      50                 I     Analog

AN7         27       41       A27      59                 I     Analog

AN8         28       42       B23      60                 I     Analog

AN9         29       43       A28      61                 I     Analog

AN10        30       44       B24      62                 I     Analog

AN11        10       16       B9       21                 I     Analog

AN12        6        12       B7       16                 I     Analog

AN13        5        11       A8       15                 I     Analog

AN14        4        10       B6       14                 I     Analog

AN15        3        5        A4       5                  I     Analog

AN16        2        4        B2       4                  I     Analog

AN17        1        3        A3       3                  I     Analog

AN18        64       100      A67      144                I     Analog

AN19        —        9        A7       13                 I     Analog

AN20        —        8        B5       12                 I     Analog

AN21        —        7        A6       11                 I     Analog

AN22        —        6        B3       6                  I     Analog

AN23        —        1        A2       1                  I     Analog

AN24        —        17       A11      22                 I     Analog

AN25        —        18       B10      23                 I     Analog

AN26        —        19       A12      24                 I     Analog

AN27        —        28       B15      39                 I     Analog

AN28        —        29       A20      40                 I     Analog

AN29        —        38       B21      56                 I     Analog

AN30        —        39       A26      57                 I     Analog

AN31        —        40       B22      58                 I     Analog

AN32        —        47       B27      69                 I     Analog

AN33        —        48       A32      70                 I     Analog

AN34        —        2        B1       2                  I     Analog

AN35        —        —        A5       7                  I     Analog

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input              P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                         I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-1:      ADC1 PINOUT I/O DESCRIPTIONS                    (CONTINUED)

                    Pin Number

Pin Name    64-pin                           144-pin      Pin   Buffer                       Description

            QFN/    100-pin  124-pin         TQFP/        Type  Type

            TQFP    TQFP               VTLA  LQFP

AN36        —       —                  B4    8            I     Analog      Analog Input Channels

AN37        —       —                  B12   27           I     Analog

AN38        —       —                  B17   43           I     Analog

AN39        —       —                  A22   44           I     Analog

AN40        —       —                  A30   65           I     Analog

AN41        —       —                  B26   66           I     Analog

AN42        —       —                  A31   67           I     Analog

AN45        11      20                 B11   25           I     Analog

AN46        17      26                 B14   37           I     Analog

AN47        18      27                 A19   38           I     Analog

AN48        21      32                 B18   47           I     Analog

AN49        22      33                 A23   48           I     Analog

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input              P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                         I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-2:      OSCILLATOR PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                          Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

CLKI        31       49       B28      71                 I     ST/CMOS     External clock source input. Always associated with

                                                                            OSC1 pin function.

CLKO        32       50       A33      72                 O     —           Oscillator crystal output. Connects to crystal or reso-

                                                                            nator in Crystal Oscillator mode. Optionally functions

                                                                            as CLKO in RC and EC modes. Always associated

                                                                            with OSC2 pin function.

OSC1        31       49       B28      71                 I     ST/CMOS     Oscillator crystal input. ST buffer when configured in

                                                                            RC mode; CMOS otherwise.

OSC2        32       50       A33      72                 O     —           Oscillator crystal output. Connects to crystal or reso-

                                                                            nator in Crystal Oscillator mode. Optionally functions

                                                                            as CLKO in RC and EC modes.

SOSCI       47       72       B41      105                I     ST/CMOS     32.768 kHz low-power oscillator crystal input; CMOS

                                                                            otherwise.

SOSCO       48       73       A49      106                O     —           32.768 low-power oscillator crystal output.

REFCLKI1    PPS      PPS      PPS      PPS                I     —           Reference Clock Generator Inputs 1-4

REFCLKI3    PPS      PPS      PPS      PPS                I     —

REFCLKI4    PPS      PPS      PPS      PPS                I     —

REFCLKO1    PPS      PPS      PPS      PPS                O     —           Reference Clock Generator Outputs 1-4

REFCLKO3    PPS      PPS      PPS      PPS                O     —

REFCLKO4    PPS      PPS      PPS      PPS                O     —

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                 P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                            I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-3:      IC1 THROUGH IC9 PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                          Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

                                                          Input Capture

IC1         PPS      PPS      PPS      PPS                I     ST          Input Capture Inputs 1-9

IC2         PPS      PPS      PPS      PPS                I     ST

IC3         PPS      PPS      PPS      PPS                I     ST

IC4         PPS      PPS      PPS      PPS                I     ST

IC5         PPS      PPS      PPS      PPS                I     ST

IC6         PPS      PPS      PPS      PPS                I     ST

IC7         PPS      PPS      PPS      PPS                I     ST

IC8         PPS      PPS      PPS      PPS                I     ST

IC9         PPS      PPS      PPS      PPS                I     ST

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                 P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                            I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 18                                                                      2013-2016 Microchip Technology Inc.
         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-4:      OC1 THROUGH OC9 PINOUT I/O DESCRIPTIONS

                    Pin Number

Pin Name    64-pin                           144-pin      Pin   Buffer                               Description

            QFN/    100-pin  124-pin         TQFP/        Type  Type

            TQFP    TQFP               VTLA  LQFP

                                                          Output Compare

OC1         PPS     PPS                PPS   PPS          O     —              Output Compare Outputs 1-9

OC2         PPS     PPS                PPS   PPS          O     —

OC3         PPS     PPS                PPS   PPS          O     —

OC4         PPS     PPS                PPS   PPS          O     —

OC5         PPS     PPS                PPS   PPS          O     —

OC6         PPS     PPS                PPS   PPS          O     —

OC7         PPS     PPS                PPS   PPS          O     —

OC8         PPS     PPS                PPS   PPS          O     —

OC9         PPS     PPS                PPS   PPS          O     —

OCFA        PPS     PPS                PPS   PPS          I     ST             Output Compare Fault A Input

OCFB        30      44                 B24   62           I     ST             Output Compare Fault B Input

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                           I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-5:      EXTERNAL INTERRUPTS PINOUT I/O DESCRIPTIONS

                    Pin Number

Pin Name    64-pin                           144-pin      Pin   Buffer                               Description

            QFN/    100-pin  124-pin         TQFP/        Type  Type

            TQFP    TQFP               VTLA  LQFP

                                                          External Interrupts

INT0        46      71                 A48   104          I     ST             External Interrupt 0

INT1        PPS     PPS                PPS   PPS          I     ST             External Interrupt 1

INT2        PPS     PPS                PPS   PPS          I     ST             External Interrupt 2

INT3        PPS     PPS                PPS   PPS          I     ST             External Interrupt 3

INT4        PPS     PPS                PPS   PPS          I     ST             External Interrupt 4

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                           I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

 2013-2016 Microchip Technology Inc.                                                                        DS60001191G-page 19
PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-6:      PORTA THROUGH PORTK PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                       Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

                                                               PORTA

RA0         —        17       A11      22                 I/O         ST    PORTA is a bidirectional I/O port

RA1         —        38       B21      56                 I/O         ST

RA2         —        59       A41      85                 I/O         ST

RA3         —        60       B34      86                 I/O         ST

RA4         —        61       A42      87                 I/O         ST

RA5         —        2        B1       2                  I/O         ST

RA6         —        89       A61      129                I/O         ST

RA7         —        90       B51      130                I/O         ST

RA9         —        28       B15      39                 I/O         ST

RA10        —        29       A20      40                 I/O         ST

RA14        —        66       B37      95                 I/O         ST

RA15        —        67       A45      96                 I/O         ST

                                                               PORTB

RB0         16       25       A18      36                 I/O         ST    PORTB is a bidirectional I/O port

RB1         15       24       A17      35                 I/O         ST

RB2         14       23       A16      34                 I/O         ST

RB3         13       22       A14      31                 I/O         ST

RB4         12       21       A13      26                 I/O         ST

RB5         11       20       B11      25                 I/O         ST

RB6         17       26       B14      37                 I/O         ST

RB7         18       27       A19      38                 I/O         ST

RB8         21       32       B18      47                 I/O         ST

RB9         22       33       A23      48                 I/O         ST

RB10        23       34       B19      49                 I/O         ST

RB11        24       35       A24      50                 I/O         ST

RB12        27       41       A27      59                 I/O         ST

RB13        28       42       B23      60                 I/O         ST

RB14        29       43       A28      61                 I/O         ST

RB15        30       44       B24      62                 I/O         ST

                                                               PORTC

RC1         —        6        B3       6                  I/O         ST    PORTC is a bidirectional I/O port

RC2         —        7        A6       11                 I/O         ST

RC3         —        8        B5       12                 I/O         ST

RC4         —        9        A7       13                 I/O         ST

RC12        31       49       B28      71                 I/O         ST

RC13        47       72       B41      105                I/O         ST

RC14        48       73       A49      106                I/O         ST

RC15        32       50       A33      72                 I/O         ST

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 20                                                                     2013-2016 Microchip Technology  Inc.
         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-6:      PORTA THROUGH PORTK PINOUT I/O DESCRIPTIONS (CONTINUED)

                    Pin Number

Pin Name    64-pin                           144-pin      Pin   Buffer                       Description

            QFN/    100-pin  124-pin         TQFP/        Type  Type

            TQFP    TQFP               VTLA  LQFP

                                                               PORTD

RD0         46      71                 A48   104          I/O         ST    PORTD is a bidirectional I/O port

RD1         49      76                 A52   109          I/O         ST

RD2         50      77                 B42   110          I/O         ST

RD3         51      78                 A53   111          I/O         ST

RD4         52      81                 A56   118          I/O         ST

RD5         53      82                 B46   119          I/O         ST

RD6         —       —                  A57   120          I/O         ST

RD7         —       —                  B47   121          I/O         ST

RD9         43      68                 B38   97           I/O         ST

RD10        44      69                 A46   98           I/O         ST

RD11        45      70                 B39   99           I/O         ST

RD12        —       79                 B43   112          I/O         ST

RD13        —       80                 A54   113          I/O         ST

RD14        —       47                 B27   69           I/O         ST

RD15        —       48                 A32   70           I/O         ST

                                                               PORTE

RE0         58      91                 B52   135          I/O         ST    PORTE is a bidirectional I/O port

RE1         61      94                 A64   138          I/O         ST

RE2         62      98                 A66   142          I/O         ST

RE3         63      99                 B56   143          I/O         ST

RE4         64      100                A67   144          I/O         ST

RE5         1       3                  A3    3            I/O         ST

RE6         2       4                  B2    4            I/O         ST

RE7         3       5                  A4    5            I/O         ST

RE8         —       18                 B10   23           I/O         ST

RE9         —       19                 A12   24           I/O         ST

                                                               PORTF

RF0         56      85                 A59   124          I/O         ST    PORTF is a bidirectional I/O port

RF1         57      86                 B49   125          I/O         ST

RF2         —       57                 B31   79           I/O         ST

RF3         38      56                 A38   78           I/O         ST

RF4         41      64                 B36   90           I/O         ST

RF5         42      65                 A44   91           I/O         ST

RF8         —       58                 A39   80           I/O         ST

RF12        —       40                 B22   58           I/O         ST

RF13        —       39                 A26   57           I/O         ST

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

 2013-2016 Microchip Technology Inc.                                                        DS60001191G-page 21
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TABLE 1-6:      PORTA THROUGH PORTK PINOUT I/O DESCRIPTIONS (CONTINUED)

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                       Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

                                                          PORTG

RG0         —        88       B50      128                I/O         ST    PORTG is a bidirectional I/O port

RG1         —        87       A60      127                I/O         ST

RG6         4        10       B6       14                 I/O         ST

RG7         5        11       A8       15                 I/O         ST

RG8         6        12       B7       16                 I/O         ST

RG9         10       16       B9       21                 I/O         ST

RG12        —        96       A65      140                I/O         ST

RG13        —        97       B55      141                I/O         ST

RG14        —        95       B54      139                I/O         ST

RG15        —        1        A2       1                  I/O         ST

                                                               PORTH

RH0         —        —        B17      43                 I/O         ST    PORTH is a bidirectional I/O port

RH1         —        —        A22      44                 I/O         ST

RH2         —        —        —        45                 I/O         ST

RH3         —        —        —        46                 I/O         ST

RH4         —        —        A30      65                 I/O         ST

RH5         —        —        B26      66                 I/O         ST

RH6         —        —        A31      67                 I/O         ST

RH7         —        —        —        68                 I/O         ST

RH8         —        —        B32      81                 I/O         ST

RH9         —        —        A40      82                 I/O         ST

RH10        —        —        B33      83                 I/O         ST

RH11        —        —        —        84                 I/O         ST

RH12        —        —        A47      100                I/O         ST

RH13        —        —        B40      101                I/O         ST

RH14        —        —        —        102                I/O         ST

RH15        —        —        —        103                I/O         ST

                                                               PORTJ

RJ0         —        —        B44      114                I/O         ST    PORTJ is a bidirectional I/O port

RJ1         —        —        A55      115                I/O         ST

RJ2         —        —        B45      116                I/O         ST

RJ3         —        —        —        117                I/O         ST

RJ4         —        —        A62      131                I/O         ST

RJ5         —        —        —        132                I/O         ST

RJ6         —        —        —        133                I/O         ST

RJ7         —        —        —        134                I/O         ST

RJ8         —        —        A5       7                  I/O         ST

RJ9         —        —        B4       8                  I/O         ST

RJ10        —        —        —        10                 I/O         ST

RJ11        —        —        B12      27                 I/O         ST

RJ12        —        —        —        9                  I/O         ST

RJ13        —        —        —        28                 I/O         ST

RJ14        —        —        —        29                 I/O         ST

RJ15        —        —        —        30                 I/O         ST

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 22                                                                     2013-2016 Microchip Technology  Inc.
         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-6:     PORTA THROUGH PORTK PINOUT I/O DESCRIPTIONS (CONTINUED)

                    Pin Number

Pin Name    64-pin                           144-pin      Pin   Buffer                       Description

            QFN/    100-pin  124-pin         TQFP/        Type  Type

            TQFP    TQFP               VTLA  LQFP

                                                               PORTK

RK0         —       —                  —     19           I/O         ST    PORTK is a bidirectional  I/O port

RK1         —       —                  —     51           I/O         ST

RK2         —       —                  —     52           I/O         ST

RK3         —       —                  —     53           I/O         ST

RK4         —       —                  —     92           I/O         ST

RK5         —       —                  —     93           I/O         ST

RK6         —       —                  —     94           I/O         ST

RK7         —       —                  —     126          I/O         ST

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                 P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                            I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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TABLE 1-7:      TIMER1 THROUGH TIMER9 AND RTCC PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                       Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

                                                  Timer1 through Timer9

T1CK        48       73       A49      106                I     ST          Timer1 External Clock Input

T2CK        PPS      PPS      PPS      PPS                I     ST          Timer2 External Clock Input

T3CK        PPS      PPS      PPS      PPS                I     ST          Timer3 External Clock Input

T4CK        PPS      PPS      PPS      PPS                I     ST          Timer4 External Clock Input

T5CK        PPS      PPS      PPS      PPS                I     ST          Timer5 External Clock Input

T6CK        PPS      PPS      PPS      PPS                I     ST          Timer6 External Clock Input

T7CK        PPS      PPS      PPS      PPS                I     ST          Timer7 External Clock Input

T8CK        PPS      PPS      PPS      PPS                I     ST          Timer8 External Clock Input

T9CK        PPS      PPS      PPS      PPS                I     ST          Timer9 External Clock Input

                                       Real-Time Clock and Calendar

RTCC        46       71       A48      104                O     —           Real-Time Clock Alarm/Seconds Output

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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TABLE 1-8:  UART1 THROUGH UART6 PINOUT I/O DESCRIPTIONS

                    Pin Number

Pin Name    64-pin                           144-pin      Pin   Buffer                           Description

            QFN/    100-pin  124-pin         TQFP/        Type  Type

            TQFP    TQFP               VTLA  LQFP

                                       Universal Asynchronous Receiver Transmitter 1

U1RX        PPS     PPS                PPS   PPS          I     ST          UART1 Receive

U1TX        PPS     PPS                PPS   PPS          O     —           UART1 Transmit

U1CTS       PPS     PPS                PPS   PPS          I     ST          UART1 Clear to Send

U1RTS       PPS     PPS                PPS   PPS          O     —           UART1 Ready to Send

                                       Universal Asynchronous Receiver Transmitter 2

U2RX        PPS     PPS                PPS   PPS          I     ST          UART2 Receive

U2TX        PPS     PPS                PPS   PPS          O     —           UART2 Transmit

U2CTS       PPS     PPS                PPS   PPS          I     ST          UART2 Clear To Send

U2RTS       PPS     PPS                PPS   PPS          O     —           UART2 Ready To Send

                                       Universal Asynchronous Receiver Transmitter 3

U3RX        PPS     PPS                PPS   PPS          I     ST          UART3 Receive

U3TX        PPS     PPS                PPS   PPS          O     —           UART3 Transmit

U3CTS       PPS     PPS                PPS   PPS          I     ST          UART3 Clear to Send

U3RTS       PPS     PPS                PPS   PPS          O     —           UART3 Ready to Send

                                       Universal Asynchronous Receiver Transmitter 4

U4RX        PPS     PPS                PPS   PPS          I     ST          UART4 Receive

U4TX        PPS     PPS                PPS   PPS          O     —           UART4 Transmit

U4CTS       PPS     PPS                PPS   PPS          I     ST          UART4 Clear to Send

U4RTS       PPS     PPS                PPS   PPS          O     —           UART4 Ready to Send

                                       Universal Asynchronous Receiver Transmitter 5

U5RX        PPS     PPS                PPS   PPS          I     ST          UART5 Receive

U5TX        PPS     PPS                PPS   PPS          O     —           UART5 Transmit

U5CTS       PPS     PPS                PPS   PPS          I     ST          UART5 Clear to Send

U5RTS       PPS     PPS                PPS   PPS          O     —           UART5 Ready to Send

                                       Universal Asynchronous Receiver Transmitter 6

U6RX        PPS     PPS                PPS   PPS          I     ST          UART6 Receive

U6TX        PPS     PPS                PPS   PPS          O     —           UART6 Transmit

U6CTS       PPS     PPS                PPS   PPS          I     ST          UART6 Clear to Send

U6RTS       PPS     PPS                PPS   PPS          O     —           UART6 Ready to Send

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input            P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                       I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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TABLE 1-9:      SPI1 THROUGH SPI 6 PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name    64-pin                     144-pin            Pin   Buffer                       Description

            QFN/     100-pin  124-pin  TQFP/              Type  Type

            TQFP     TQFP     VTLA     LQFP

                                       Serial Peripheral Interface 1

SCK1        49       76       A52      109                I/O   ST          SPI1 Synchronous Serial Clock Input/Output

SDI1        PPS      PPS      PPS      PPS                I     ST          SPI1 Data In

SDO1        PPS      PPS      PPS      PPS                O     —           SPI1 Data Out

SS1         PPS      PPS      PPS      PPS                I/O   ST          SPI1 Slave Synchronization Or Frame Pulse   I/O

                                       Serial Peripheral Interface 2

SCK2        4        10       B6       14                 I/O   ST          SPI2 Synchronous Serial Clock Input/output

SDI2        PPS      PPS      PPS      PPS                I     ST          SPI2 Data In

SDO2        PPS      PPS      PPS      PPS                O     —           SPI2 Data Out

SS2         PPS      PPS      PPS      PPS                I/O   ST          SPI2 Slave Synchronization Or Frame Pulse   I/O

                                       Serial Peripheral Interface 3

SCK3        29       43       A28      61                 I/O   ST          SPI3 Synchronous Serial Clock Input/Output

SDI3        PPS      PPS      PPS      PPS                I     ST          SPI3 Data In

SDO3        PPS      PPS      PPS      PPS                O     —           SPI3 Data Out

SS3         PPS      PPS      PPS      PPS                I/O   ST          SPI3 Slave Synchronization Or Frame Pulse   I/O

                                       Serial Peripheral Interface 4

SCK4        44       69       A46      98                 I/O   ST          SPI4 Synchronous Serial Clock Input/Output

SDI4        PPS      PPS      PPS      PPS                I     ST          SPI4 Data In

SDO4        PPS      PPS      PPS      PPS                O     —           SPI4 Data Out

SS4         PPS      PPS      PPS      PPS                I/O   ST          SPI4 Slave Synchronization Or Frame Pulse   I/O

                                       Serial Peripheral Interface 5

SCK5        —        39       A26      57                 I/O   ST          SPI5 Synchronous Serial Clock Input/Output

SDI5        —        PPS      PPS      PPS                I     ST          SPI5 Data In

SDO5        —        PPS      PPS      PPS                O     —           SPI5 Data Out

SS5         —        PPS      PPS      PPS                I/O   ST          SPI5 Slave Synchronization Or Frame Pulse   I/O

                                       Serial Peripheral Interface 6

SCK6        —        48       A32      70                 I/O   ST          SPI6 Synchronous Serial Clock Input/Output

SDI6        —        PPS      PPS      PPS                I     ST          SPI6 Data In

SDO6        —        PPS      PPS      PPS                O     —           SPI6 Data Out

SS6         —        PPS      PPS      PPS                I/O   ST          SPI6 Slave Synchronization Or Frame Pulse   I/O

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 26                                                                         2013-2016 Microchip Technology  Inc.
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TABLE 1-10:      I2C1 THROUGH I2C5 PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                           Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

                                                 Inter-Integrated Circuit 1

SCL1         44    66                  B37   95           I/O   ST          I2C1 Synchronous  Serial Clock Input/Output

SDA1         43    67                  A45   96           I/O   ST          I2C1 Synchronous  Serial Data Input/Output

                                                 Inter-Integrated Circuit 2

SCL2         —     59                  A41   85           I/O   ST          I2C2 Synchronous  Serial Clock Input/Output

SDA2         —     60                  B34   86           I/O   ST          I2C2 Synchronous  Serial Data Input/Output

                                                 Inter-Integrated Circuit 3

SCL3         51    58                  A39   80           I/O   ST          I2C3 Synchronous  Serial Clock Input/Output

SDA3         50    57                  B31   79           I/O   ST          I2C3 Synchronous  Serial Data Input/Output

                                                 Inter-Integrated Circuit 4

SCL4         6     12                  B7    16           I/O   ST          I2C4 Synchronous  Serial Clock Input/Output

SDA4         5     11                  A8    15           I/O   ST          I2C4 Synchronous  Serial Data Input/Output

                                                 Inter-Integrated Circuit 5

SCL5         42    65                  A44   91           I/O   ST          I2C5 Synchronous  Serial Clock Input/Output

SDA5         41    64                  B36   90           I/O   ST          I2C5 Synchronous  Serial Data Input/Output

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input            P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                       I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-11:      COMPARATOR 1, COMPARATOR 2 AND CVREF PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                           Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

                                             Comparator Voltage Reference

CVREF+       16    29                  A20   40           I     Analog      Comparator Voltage Reference (High) Input

CVREF-       15    28                  B15   39           I     Analog      Comparator Voltage Reference (Low) Input

CVREFOUT     23    34                  B19   49           O     Analog      Comparator Voltage Reference Output

                                                          Comparator 1

C1INA        11    20                  B11   25           I     Analog      Comparator 1 Positive Input

C1INB        12    21                  A13   26           I     Analog      Comparator 1 Selectable Negative Input

C1INC        5     11                  A8    15           I     Analog

C1IND        4     10                  B6    14           I     Analog

C1OUT        PPS   PPS                 PPS   PPS          O     —           Comparator 1 Output

                                                          Comparator 2

C2INA        13    22                  A14   31           I     Analog      Comparator 2 Positive Input

C2INB        14    23                  A16   34           I     Analog      Comparator 2 Selectable Negative Input

C2INC        10    16                  B9    21           I     Analog

C2IND        6     12                  B7    16           I     Analog

C2OUT        PPS   PPS                 PPS   PPS          O     —           Comparator 2 Output

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input            P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                       I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

 2013-2016 Microchip Technology Inc.                                                                    DS60001191G-page 27
PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-12:      PMP PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin                       144-pin            Pin   Buffer                       Description

             QFN/    100-pin  124-pin  TQFP/              Type  Type

             TQFP    TQFP     VTLA     LQFP

PMA0         30      44       B24      30                 I/O   TTL/ST      Parallel Master Port Address bit 0 Input (Buffered

                                                                            Slave modes) and Output (Master modes)

PMA1         29      43       A28      51                 I/O   TTL/ST      Parallel Master Port Address bit 1 Input (Buffered

                                                                            Slave modes) and Output (Master modes)

PMA2         10      16       B9       21                 O     —           Parallel Master Port Address (Demultiplexed Master

PMA3         6       12       B7       52                 O     —           modes)

PMA4         5       11       A8       68                 O     —

PMA5         4       2        B1       2                  O     —

PMA6         16      6        B3       6                  O     —

PMA7         22      33       A23      48                 O     —

PMA8         42      65       A44      91                 O     —

PMA9         41      64       B36      90                 O     —

PMA10        21      32       B18      47                 O     —

PMA11        27      41       A27      29                 O     —

PMA12        24      7        A6       11                 O     —

PMA13        23      34       B19      28                 O     —

PMA14        45      61       A42      87                 O     —

PMA15        43      68       B38      97                 O     —

PMCS1        45      61       A42      87                 O     —           Parallel Master Port Chip Select 1 Strobe

PMCS2        43      68       B38      97                 O     —           Parallel Master Port Chip Select 2 Strobe

PMD0         58      91       B52      135                I/O   TTL/ST      Parallel Master Port Data (Demultiplexed Master

PMD1         61      94       A64      138                I/O   TTL/ST      mode) or Address/Data (Multiplexed Master modes)

PMD2         62      98       A66      142                I/O   TTL/ST

PMD3         63      99       B56      143                I/O   TTL/ST

PMD4         64      100      A67      144                I/O   TTL/ST

PMD5         1       3        A3       3                  I/O   TTL/ST

PMD6         2       4        B2       4                  I/O   TTL/ST

PMD7         3       5        A4       5                  I/O   TTL/ST

PMD8         —       88       B50      128                I/O   TTL/ST

PMD9         —       87       A60      127                I/O   TTL/ST

PMD10        —       86       B49      125                I/O   TTL/ST

PMD11        —       85       A59      124                I/O   TTL/ST

PMD12        —       79       B43      112                I/O   TTL/ST

PMD13        —       80       A54      113                I/O   TTL/ST

PMD14        —       77       B42      110                I/O   TTL/ST

PMD15        —       78       A53      111                I/O   TTL/ST

PMALL        30      44       B24      30                 O     —           Parallel Master Port Address Latch Enable Low Byte

                                                                            (Multiplexed Master modes)

PMALH        29      43       A28      51                 O     —           Parallel Master Port Address Latch Enable High Byte

                                                                            (Multiplexed Master modes)

PMRD         53      9        A7       13                 O     —           Parallel Master Port Read Strobe

PMWR         52      8        B5       12                 O     —           Parallel Master Port Write Strobe

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 28                                                                     2013-2016 Microchip Technology Inc.
         PIC32MZ Embedded                                       Connectivity (EC) Family

TABLE 1-13:     EBI PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                       Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

EBIA0        —     44                  B24   30           O     —           External Bus Interface Address Bus

EBIA1        —     43                  A28   51           O     —

EBIA2        —     16                  B9    21           O     —

EBIA3        —     12                  B7    52           O     —

EBIA4        —     11                  A8    68           O     —

EBIA5        —     2                   B1    2            O     —

EBIA6        —     6                   B3    6            O     —

EBIA7        —     33                  A23   48           O     —

EBIA8        —     65                  A44   91           O     —

EBIA9        —     64                  B36   90           O     —

EBIA10       —     32                  B18   47           O     —

EBIA11       —     41                  A27   29           O     —

EBIA12       —     7                   A6    11           O     —

EBIA13       —     34                  B19   28           O     —

EBIA14       —     61                  A42   87           O     —

EBIA15       —     68                  B38   97           O     —

EBIA16       —     17                  A11   19           O     —

EBIA17       —     40                  B22   53           O     —

EBIA18       —     39                  A26   92           O     —

EBIA19       —     38                  B21   93           O     —

EBIA20       —     —                   —     94           O     —

EBIA21       —     —                   —     126          O     —

EBIA22       —     —                   —     117          O     —

EBIA23       —     —                   —     103          O     —

EBID0        —     91                  B52   135          I/O   ST          External Bus Interface Data I/O Bus

EBID1        —     94                  A64   138          I/O   ST

EBID2        —     98                  A66   142          I/O   ST

EBID3        —     99                  B56   143          I/O   ST

EBID4        —     100                 A67   144          I/O   ST

EBID5        —     3                   A3    3            I/O   ST

EBID6        —     4                   B2    4            I/O   ST

EBID7        —     5                   A4    5            I/O   ST

EBID8        —     88                  B50   128          I/O   ST

EBID9        —     87                  A60   127          I/O   ST

EBID10       —     86                  B49   125          I/O   ST

EBID11       —     85                  A59   124          I/O   ST

EBID12       —     79                  B43   112          I/O   ST

EBID13       —     80                  A54   113          I/O   ST

EBID14       —     77                  B42   110          I/O   ST

EBID15       —     78                  A53   111          I/O   ST

EBIBS0       —     —                   —     9            O     —           External Bus Interface Byte Select

EBIBS1       —     —                   —     10           O     —

EBICS0       —     59                  A41   131          O     —           External Bus Interface Chip Select

EBICS1       —     —                   —     132          O     —

EBICS2       —     —                   —     133          O     —

EBICS3       —     —                   —     134          O     —

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

 2013-2016 Microchip Technology Inc.                                                        DS60001191G-page    29
PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-13:     EBI PINOUT I/O DESCRIPTIONS (CONTINUED)

                     Pin Number

Pin Name  64-pin                       144-pin            Pin   Buffer                       Description

             QFN/    100-pin  124-pin  TQFP/              Type  Type

             TQFP    TQFP     VTLA     LQFP

EBIOE        —       9        A7       13                 O     —           External Bus Interface Output Enable

EBIRDY1      —       60       B34      86                 I     ST          External Bus Interface Ready Input

EBIRDY2      —       58       A39      84                 I     ST

EBIRDY3      —       57       B45      116                I     ST

EBIRP        —       —        —        45                 O     —           External Bus Interface Flash Reset Pin

EBIWE        —       8        B5       12                 O     —           External Bus Interface Write Enable

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 30                                                                     2013-2016 Microchip Technology  Inc.
         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-14:      USB PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                         Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

VBUS         33    51                  A35   73           I     Analog      USB bus power monitor

VUSB3V3      34    52                  A36   74           P     —           USB internal transceiver supply. If the USB module is

                                                                            not used, this pin must be connected to VSS. When

                                                                            connected, the shared pin functions on USBID will not

                                                                            be available.

D+           37    55                  B30   77           I/O   Analog      USB D+

D-           36    54                  A37   76           I/O   Analog      USB D-

USBID        38    56                  A38   78           I     ST          USB OTG ID detect

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input              P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                         I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-15:      CAN1 AND CAN2 PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                         Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

C1TX         PPS   PPS                 PPS   PPS          O     —           CAN1 Bus Transmit Pin

C1RX         PPS   PPS                 PPS   PPS          I     ST          CAN1 Bus Receive Pin

C2TX         PPS   PPS                 PPS   PPS          O     —           CAN2 Bus Transmit Pin

C2RX         PPS   PPS                 PPS   PPS          I     ST          CAN2 Bus Receive Pin

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input              P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                         I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

 2013-2016 Microchip Technology Inc.                                                              DS60001191G-page 31
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TABLE 1-16:      ETHERNET MII I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin                       144-pin            Pin   Buffer                       Description

             QFN/    100-pin  124-pin  TQFP/              Type  Type

             TQFP    TQFP     VTLA     LQFP

ERXD0        61      41       B32      81                 I     ST             Ethernet Receive Data 0

ERXD1        58      42       B26      66                 I     ST             Ethernet Receive Data 1

ERXD2        57      43       A31      67                 I     ST             Ethernet Receive Data 2

ERXD3        56      44       A40      82                 I     ST             Ethernet Receive Data 3

ERXERR       64      35       A30      65                 I     ST             Ethernet Receive Error Input

ERXDV        62      12       B40      101                I     ST             Ethernet Receive Data Valid

ERXCLK       63      16       B12      27                 I     ST             Ethernet Receive Clock

ETXD0        2       86       A5       7                  O     —              Ethernet Transmit Data 0

ETXD1        3       85       B4       8                  O     —              Ethernet Transmit Data 1

ETXD2        43      79       B17      43                 O     —              Ethernet Transmit Data 2

ETXD3        46      80       A22      44                 O     —              Ethernet Transmit Data 3

ETXERR       50      87       B44      114                O     —              Ethernet Transmit Error

ETXEN        1       77       A57      120                O     —              Ethernet Transmit Enable

ETXCLK       51      78       B47      121                I     ST             Ethernet Transmit Clock

ECOL         44      10       B33      83                 I     ST             Ethernet Collision Detect

ECRS         45      11       A47      100                I     ST             Ethernet Carrier Sense

EMDC         30      70       B39      99                 O     —              Ethernet Management Data Clock

EMDIO        49      71       A55      115                I/O   —              Ethernet Management Data

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                     P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                                I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-17:      ETHERNET RMII PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin                       144-pin            Pin   Buffer                       Description

             QFN/    100-pin  124-pin  TQFP/              Type  Type

             TQFP    TQFP     VTLA     LQFP

                                                  Ethernet      MII Interface

ERXD0        61      41       B32      81                 I     ST             Ethernet Receive Data 0

ERXD1        58      42       B26      66                 I     ST             Ethernet Receive Data 1

ERXERR       64      35       A30      65                 I     ST             Ethernet Receive Error Input

ETXD0        2       86       A5       7                  O     —              Ethernet Transmit Data 0

ETXD1        3       85       B4       8                  O     —              Ethernet Transmit Data 1

ETXEN        1       77       A57      120                O     —              Ethernet Transmit Enable

EMDC         30      70       B39      99                 O     —              Ethernet Management Data Clock

EMDIO        49      71       A55      115                I/O   —              Ethernet Management Data

EREFCLK      63      16       B12      27                 I     ST             Ethernet Reference Clock

ECRSDV       62      12       B40      101                I     ST             Ethernet Carrier Sense Data Valid

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                     P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                                I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 32                                                                     2013-2016 Microchip Technology  Inc.
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TABLE 1-18:      ALTERNATE ETHERNET MII PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                       Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

AERXD0       —     18                  —     —            I     ST          Alternate Ethernet Receive Data 0

AERXD1       —     19                  —     —            I     ST          Alternate Ethernet Receive Data 1

AERXD2       —     28                  —     —            I     ST          Alternate Ethernet Receive Data 2

AERXD3       —     29                  —     —            I     ST          Alternate Ethernet Receive Data 3

AERXERR      —     1                   —     —            I     ST          Alternate Ethernet Receive Error Input

AERXDV       —     12                  —     —            I     ST          Alternate Ethernet Receive Data Valid

AERXCLK      —     16                  —     —            I     ST          Alternate Ethernet Receive Clock

AETXD0       —     47                  —     —            O     —           Alternate Ethernet Transmit Data 0

AETXD1       —     48                  —     —            O     —           Alternate Ethernet Transmit Data 1

AETXD2       —     44                  —     —            O     —           Alternate Ethernet Transmit Data 2

AETXD3       —     43                  —     —            O     —           Alternate Ethernet Transmit Data 3

AETXERR      —     35                  —     —            O     —           Alternate Ethernet Transmit Error

AECOL        —     42                  —     —            I     ST          Alternate Ethernet Collision Detect

AECRS        —     41                  —     —            I     ST          Alternate Ethernet Carrier Sense

AETXCLK      —     66                  —     —            I     ST          Alternate Ethernet Transmit Clock

AEMDC        —     70                  —     —            O     —           Alternate Ethernet Management Data Clock

AEMDIO       —     71                  —     —            I/O   —           Alternate Ethernet Management Data

AETXEN       —     67                  —     —            O     —           Alternate Ethernet Transmit Enable

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-19:      ALTERNATE ETHERNET RMII PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                       Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

AERXD0       43    18                  —     —            I     ST          Alternate Ethernet Receive Data 0

AERXD1       46    19                  —     —            I     ST          Alternate Ethernet Receive Data 1

AERXERR      51    1                   —     —            I     ST          Alternate Ethernet Receive Error Input

AETXD0       57    47                  —     —            O     —           Alternate Ethernet Transmit Data 0

AETXD1       56    48                  —     —            O     —           Alternate Ethernet Transmit Data 1

AEMDC        30    70                  —     —            O     —           Alternate Ethernet Management Data Clock

AEMDIO       49    71                  —     —            I/O   —           Alternate Ethernet Management Data

AETXEN       50    67                  —     —            O     —           Alternate Ethernet Transmit Enable

AEREFCLK     45    16                  —     —            I     ST          Alternate Ethernet Reference Clock

AECRSDV      62    12                  —     —            I     ST          Alternate Ethernet Carrier Sense Data Valid

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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TABLE 1-20:      SQI1 PINOUT I/O DESCRIPTIONS

                      Pin Number

Pin Name  64-pin                            144-pin       Pin   Buffer                       Description

             QFN/     100-pin     124-pin   TQFP/         Type  Type

             TQFP     TQFP        VTLA      LQFP

SQICLK       57       89          A61       129           O     —            Serial Quad Interface Clock

SQICS0       52       81          A56       118           O     —            Serial Quad Interface Chip Select 0

SQICS1       53       82          B46       119           O     —            Serial Quad Interface Chip Select 1

SQID0        58       97          B55       141           I/O   ST           Serial Quad Interface Data 0

SQID1        61       96          A65       140           I/O   ST           Serial Quad Interface Data 1

SQID2        62       95          B54       139           I/O   ST           Serial Quad Interface Data 2

SQID3        63       90          B51       130           I/O   ST           Serial Quad Interface Data 3

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                   P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                              I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-21:      POWER, GROUND, AND VOLTAGE REFERENCE PINOUT I/O DESCRIPTIONS

                      Pin Number

Pin Name  64-pin                            144-pin       Pin   Buffer                       Description

             QFN/     100-pin     124-pin   TQFP/         Type  Type

             TQFP     TQFP        VTLA      LQFP

                                                          Power and Ground

AVDD         19       30          B16       41            P     P            Positive supply for analog modules. This pin must be

                                                                             connected at all times.

AVSS         20       31          A21       42            P     P            Ground reference for analog modules. This pin must

                                                                             be connected at all times

VDD       8, 26, 39,  14, 37,     B8, A15,  18, 33,       P     —            Positive supply for peripheral logic and I/O pins. This

             54, 60   46, 62,     A25,      55, 64,                          pin must be connected at all times.

                      74, 83, 93  B25,      88, 107,

                                  B35,      122, 137

                                  A50,

                                  A58, B53

VSS       7, 25, 35,  13, 36,     A9, B13,  17, 32,       P     —            Ground reference for logic, I/O pins, and USB. This pin

          40, 55, 59  45, 53,     B20,      54, 63,                          must be connected at all times.

                      63, 75,     B29,      75, 89,

                      84, 92      A29,      108,

                                  A43,      123, 136

                                  A51,

                                  B48, A63

                                                          Voltage Reference

VREF+        16       29          A20       40            I     Analog       Analog Voltage Reference (High) Input

VREF-        15       28          B15       39            I     Analog       Analog Voltage Reference (Low) Input

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                   P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                              I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 34                                                                     2013-2016 Microchip Technology Inc.
         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-22:      JTAG, TRACE, AND PROGRAMMING/DEBUGGING PINOUT I/O DESCRIPTIONS

                   Pin Number

Pin Name  64-pin                             144-pin      Pin   Buffer                            Description

             QFN/  100-pin  124-pin          TQFP/        Type  Type

             TQFP  TQFP                VTLA  LQFP

                                                                JTAG

TCK          27    38                  B21   56           I            ST   JTAG Test Clock Input Pin

TDI          28    39                  A26   57           I            ST   JTAG Test Data Input Pin

TDO          24    40                  B22   58           O            —    JTAG Test Data Output Pin

TMS          23    17                  A11   22           I            ST   JTAG Test Mode Select Pin

                                                                Trace

TRCLK        57    89                  A61   129          O            —    Trace Clock

TRD0         58    97                  B55   141          O            —    Trace Data bits 0-3

TRD1         61    96                  A65   140          O            —

TRD2         62    95                  B54   139          O            —

TRD3         63    90                  B51   130          O            —

                                                 Programming/Debugging

PGED1        16    25                  A18   36           I/O          ST   Data I/O pin for Programming/Debugging

                                                                            Communication Channel 1

PGEC1        15    24                  A17   35           I            ST   Clock input pin for Programming/Debugging

                                                                            Communication Channel 1

PGED2        18    27                  A19   38           I/O          ST   Data I/O pin for Programming/Debugging

                                                                            Communication Channel 2

PGEC2        17    26                  B14   37           I            ST   Clock input pin for Programming/Debugging

                                                                            Communication Channel 2

MCLR         9     15                  A10   20           I/P          ST   Master Clear (Reset) input. This pin is an active-low

                                                                            Reset to the device.

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input                  P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                             I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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PIC32MZ              Embedded  Connectivity  (EC) Family

NOTES:

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           PIC32MZ Embedded                                       Connectivity (EC) Family

2.0        GUIDELINES FOR GETTING                                 2.2       Decoupling Capacitors

           STARTED WITH 32-BIT                                    The  use  of  decoupling  capacitors  on  power      supply

           MICROCONTROLLERS                                       pins, such as VDD, VSS, AVDD and AVSS is required.

                                                                  See Figure 2-1.

   Note:   This data sheet summarizes the features                Consider the following criteria when using decoupling

           of the PIC32MZ Embedded Connectivity                   capacitors:

           (EC) Family of devices. It is not intended

           to be a comprehensive reference source.                •  Value and type of capacitor: A value of 0.1 µF

           To complement the information in this data                (100 nF), 10-20V is recommended. The capacitor

           sheet, refer to the documents provided in                 should be a low Equivalent Series Resistance (low-

           the Documentation > Reference Manual                      ESR) capacitor and have resonance frequency in

           section of the Microchip PIC32 web site                   the range of 20 MHz and higher. It is further

           (www.microchip.com/pic32).                                recommended that ceramic capacitors be used.

                                                                  •  Placement on the printed circuit board: The

2.1        Basic Connection Requirements                             decoupling capacitors should be placed as close to

                                                                     the pins as possible. It is recommended that the

   Note:   The   PIC32MZ       EC      family     of  devices        capacitors be placed on the same side of the board

           require  a     unique   VDD      ramp-up        time.     as the device. If space is constricted, the capacitor

           Please   refer     to  parameter           DC17  in       can be placed on another layer on the PCB using a

           Table 37-4 of 37.0 “Electrical Character-                 via; however, ensure that the trace length from the

           istics” before finalizing regulator design.               pin to the capacitor is within one-quarter inch

                                                                     (6 mm) in length.

Getting started with the PIC32MZ EC family of 32-bit              •  Handling high frequency noise: If the board is

Microcontrollers (MCUs) requires attention to a minimal              experiencing high frequency noise, upward of tens

set of device pin connections before proceeding with                 of MHz, add a second ceramic-type capacitor in par-

development. The following is a list of pin names, which             allel to the above described decoupling capacitor.

must always be connected:                                            The value of the second capacitor can be in the

•  All VDD and VSS pins (see 2.2 “Decoupling                         range of 0.01 µF to 0.001 µF. Place this second

   Capacitors”)                                                      capacitor next to the primary decoupling capacitor.

•  All AVDD and AVSS pins, even if the ADC module                    In high-speed circuit designs, consider implement-

   is not used (see 2.2 “Decoupling Capacitors”)                     ing a decade pair of capacitances as close to the

•  MCLR pin (see 2.3 “Master Clear (MCLR) Pin”)                      power and ground pins as possible. For example,

•  PGECx/PGEDx pins, used for In-Circuit Serial                      0.1 µF in parallel with 0.001 µF.

   Programming (ICSP™) and debugging purposes                     •  Maximizing performance: On the board layout

   (see 2.4 “ICSP Pins”)                                             from the power supply circuit, run the power and

•  OSC1 and OSC2 pins, when external oscillator                      return traces to the decoupling capacitors first, and

   source is used (see 2.7 “External Oscillator                      then to the device pins. This ensures that the decou-

   Pins”)                                                            pling capacitors are first in the power chain. Equally

                                                                     important is to keep the trace length between the

The following pin(s) may be required as well:                        capacitor and the power pins to a minimum thereby

   VREF+/VREF-   pins,  used   when    external       voltage        reducing PCB track inductance.

   reference for the ADC module is implemented.

   Note:   The   AVDD     and     AVSS      pins      must  be

           connected,     regardless    of  ADC       use   and

           the ADC voltage reference source.

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PIC32MZ Embedded Connectivity (EC) Family

Note:         The          PIC32MZ                             EC    family         of  devices      2.3             Master Clear (MCLR) Pin

              require          a            unique                  VDD        ramp-up       time.   The      MCLR        pin  provides         for    two    specific   device

              Please           refer                        to  parameter               DC17     in  functions:

              Table 37-4 of 37.0 “Electrical Character-                                              •  Device Reset

              istics” before finalizing regulator design.                                            •  Device programming and debugging

FIGURE 2-1:                                 RECOMMENDED                                              Pulling The MCLR pin low generates a device Reset.

                                            MINIMUM CONNECTION                                       Figure 2-2       illustrates    a   typical       MCLR    circuit.  During

                                                                                                     device      programming         and    debugging,         the   resistance

VDD                                                                            0.1 µF                and capacitance that can be added to the pin must

                                                                               Ceramic               be considered. Device programmers and debuggers

R                                                                                                    drive       the  MCLR     pin.  Consequently,           specific    voltage

          R1                      VSS              VDD          VDD       VSS  VDD                   levels (VIH and VIL) and fast signal transitions must

                    MCLR                                                                             not be adversely affected. Therefore, specific values

                                                                               VSS                   of R and C will need to be adjusted based on the

       C                                                                       VDD                   application and PCB requirements.

                                                                               VSS                   For    example,        as      illustrated        in   Figure 2-2,       it    is

                    VSS                            PIC32             VUSB3V3(1)                      recommended that the capacitor C, be isolated from

                    VDD                                                                              the  MCLR         pin  during       programming           and   debugging

                                                                               VDD                   operations.

                    VSS

                            AVDD                                               VSS                   Place the components illustrated in Figure 2-2 within

0.1 µF              VDD                     AVSS                     VDD       VSS      0.1 µF       one-quarter inch (6 mm) from the MCLR pin.

Ceramic                                                                                 Ceramic

              Connect(2)                                    0.1 µF                  0.1 µF           FIGURE 2-2:                     EXAMPLE OF MCLR                     PIN

                                                   Ceramic                          Ceramic                                          CONNECTIONS(1,2,3)

                    L1(2)                                                                                              VDD

                                                                                                                       R    10k      R1(1)

Note      1:  If the USB module is not used, this pin must not be

              connected to VDD.                                                                                                                        MCLR

          2:  As an option, instead of a hard-wired connection, an                                          0.1 µF(2)       C       1 k

              inductor (L1) can be substituted between VDD and                                                                                              PIC32

              AVDD to improve ADC noise rejection. The inductor

              impedance should be less than 1 and the inductor                                                  1

              capacity greater than 10 mA.                                                                      5                                   PGECx(3)

                                                                                                         ICSP™  4                                   PGEDx(3)

              Where:                                                                                             2    VDD

                                                                                                                 3    VSS

                         -F----C---N----V-                                                                       6    NC

                 f  =       2                               (i.e., ADC conversion rate/2)

                 f  =    -----------1------------                                                       Note     1:   470 R1  1      will  limit  any  current  flowing  into

                         2                LC                                                                       MCLR from the external capacitor C, in the event of

                                                                                                                      MCLR pin breakdown, due to Electrostatic Discharge

                           ---2-------f1------C-----  2                                                         (ESD) or Electrical Overstress (EOS). Ensure that the

              L     =                                                                                                MCLR pin VIH and VIL specifications are met without

                                                                                                                      interfering with the Debug/Programmer tools.

                                                                                                                 2:   The capacitor can be sized to prevent unintentional

                                                                                                                      Resets from brief glitches or to extend the device

2.2.1         BULK CAPACITORS                                                                                         Reset period during POR.

The use of a bulk capacitor is recommended to improve                                                            3:   No  pull-ups   or  bypass   capacitors   are   allowed  on

power supply stability. Typical values range from 4.7 µF                                                              active debug/program PGECx/PGEDx pins.

to 47 µF. This capacitor should be located as close to

the device as possible.

DS60001191G-page 38                                                                                                             2013-2016 Microchip Technology Inc.
         PIC32MZ Embedded                                                Connectivity (EC) Family

2.4         ICSP Pins                                                    2.6  Trace

The PGECx and PGEDx pins are used for In-Circuit                         The  trace  pins  can  be     connected  to  a  hardware

Serial Programming™ (ICSP™) and debugging pur-                           trace-enabled programmer to provide a compressed

poses.  It    is  recommended       to  keep     the     trace  length   real-time instruction trace. When used for trace, the

between the ICSP connector and the ICSP pins on                          TRD3, TRD2, TRD1, TRD0 and TRCLK pins should

the device as short as possible. If the ICSP connec-                     be   dedicated    for  this  use.  The   trace  hardware

tor is expected to experience an ESD event, a series                     requires a 22 Ohm series resistor between the trace

resistor is recommended, with the value in the range                     pins and the trace connector.

of a few tens of Ohms, not to exceed 100 Ohms.

Pull-up resistors, series diodes and capacitors on the                   2.7  External Oscillator Pins

PGECx and PGEDx pins are not recommended as they                         Many MCUs have options for at least two oscillators: a

will interfere with the programmer/debugger communi-                     high-frequency primary oscillator and a low-frequency

cations to the device. If such discrete components are                   secondary oscillator (refer to Section 8.0 “Oscillator

an application requirement, they should be removed                       Configuration” for details).

from the circuit during programming and debugging.

Alternatively, refer to the AC/DC characteristics and                    The oscillator circuit should be placed on the same side

timing  requirements           information   in    the   respective      of the board as the device. Also, place the oscillator cir-

device Flash programming specification for information                   cuit close to the respective oscillator pins, not exceed-

on capacitive loading limits and pin input voltage high                  ing one-half inch (12 mm) distance between them. The

(VIH) and input low (VIL) requirements.                                  load capacitors should be placed next to the oscillator

Ensure that the “Communication Channel Select” (i.e.,                    itself, on the same side of the board. Use a grounded

PGECx/PGEDx         pins)      programmed          into  the    device   copper pour around the oscillator circuit to isolate them

matches     the   physical     connections     for    the  ICSP     to   from surrounding circuits. The grounded copper pour

MPLAB® ICD 3 or MPLAB REAL ICE™.                                         should be routed directly to the MCU ground. Do not

For     more      information  on   ICD     3    and     REAL       ICE  run any signal traces or power traces inside the ground

connection        requirements,     refer      to   the    following     pour. Also, if using a two-sided board, avoid any traces

documents that are available from the Microchip web                      on the other side of the board where the crystal is

site.                                                                    placed. A suggested layout is illustrated in Figure 2-3.

•  “Using MPLAB® ICD 3” (poster) (DS50001765)                            FIGURE 2-3:            SUGGESTED OSCILLATOR

•  “MPLAB® ICD 3 Design Advisory” (DS50001764)                                                  CIRCUIT PLACEMENT

•  “MPLAB® REAL ICE™ In-Circuit Debugger

   User’s Guide” (DS50001616)

•  “Using MPLAB® REAL ICE™ Emulator” (poster)

   (DS50001749)

2.5         JTAG                                                                                                      Oscillator

                                                                                                                  Secondary

The TMS, TDO, TDI and TCK pins are used for testing

and     debugging   according       to  the    Joint     Test Action                                              Guard Trace

Group (JTAG) standard. It is recommended to keep the

trace   length    between      the  JTAG     connector        and   the                                           Guard Ring

JTAG pins on the device as short as possible. If the

JTAG connector is expected to experience an ESD                                                                   Main Oscillator

event, a series resistor is recommended, with the value

in the range of a few tens of Ohms, not to exceed 100

Ohms.

Pull-up resistors, series diodes and capacitors on the

TMS, TDO, TDI and TCK pins are not recommended

as they will interfere with the programmer/debugger

communications to the device. If such discrete compo-

nents are an application requirement, they should be

removed       from  the   circuit   during   programming            and

debugging. Alternatively, refer to the AC/DC character-

istics  and       timing  requirements      information         in  the

respective device Flash programming specification for

information on capacitive loading limits and pin input

voltage high (VIH) and input low (VIL) requirements.

 2013-2016 Microchip Technology Inc.                                                                       DS60001191G-page 39
PIC32MZ Embedded Connectivity (EC) Family

2.7.1      CRYSTAL OSCILLATOR DESIGN                           2.7.1.3         Additional Microchip References

           CONSIDERATION                                       •  AN588 “PICmicro® Microcontroller Oscillator

The    following  example     assumptions   are  used      to     Design Guide”

calculate  the    Primary  Oscillator  loading   capacitor     •  AN826 “Crystal Oscillator Basics and Crystal

values:                                                           Selection for rfPIC™ and PICmicro® Devices”

•   CIN = PIC32_OSC2_Pin Capacitance = ~4-5 pF                 •  AN849 “Basic PICmicro® Oscillator Design”

•   COUT = PIC32_OSC1_Pin Capacitance = ~4-5 pF

•   C1 and C2 = XTAL manufacturing recommended                 2.8        Unused I/Os

    loading capacitance                                        Unused     I/O  pins   should  not  be  allowed  to  float  as

•   Estimated PCB stray capacitance, (i.e.,12 mm               inputs. They can be configured as outputs and driven

    length) = 2.5 pF                                           to a logic-low state.

Crystals with a speed of 4 MHz to 12 MHz that meet the         Alternatively, inputs can be reserved by connecting the

following  requirements    will  meet  the  PIC32MZ    EC      pin to VSS through a 1k to 10k resistor and configuring

oscillation requirements when configured, as depicted          the pin as an input.

in Figure 8-1.

1.   Manufacturer Drive Level (min)  10 µW (hard              2.9        Designing for High-Speed

     requirements, 1 µW preferred).                                       Peripherals

2.   Manufacturer     ESR    50   (hard   requirement,

     lower is better).                                         The PIC32MZ EC family devices have peripherals that

                                                               operate at frequencies much higher than typical for an

2.7.1.1         Calculating XTAL Capacitive                    embedded environment. Table 2-1 lists the peripherals

                Loading:                                       that produce high-speed signals on their external pins:

1.   PIC32 CIN = COUT = ~4 pF (PIC32 OSCI and                  TABLE 2-1:            PERIPHERALS THAT

     OSCO package pin capacitance).

2.   C1MFG = C2MFG = Manufacturer Recommended                                        PRODUCE HS SIGNALS ON

     Load Capacitance.                                                               EXTERNAL PINS

3.   CLOAD = {([CIN + C1MFG] [C2MFG + COUT]) /                                                                  Maximum

     [CIN + C1MFG + C2MFG + COUT]} + estimated                    Peripheral   High-Speed Signal Pins           Speed on

     PCB stray capacitance (2.5 pF).                                                                      Signal Pin

     (Simplified) CLOAD = (((CIN + C1MFG) / 2) + 2.5 pF).           EBI        EBIAx, EBIDx                     50 MHz

Actual C1, C2 Load value to use:                                    SQI1       SQICLK, SQICSx, SQIDx            50 MHz

•   C2 = CLOAD                                                    HS USB       D+, D-                           480 MHz

•   C1 = (CLOAD - 2 pF)                                        Due to these high-speed signals, it is important to take

    Note:  These recommendations are atypical, and             into consideration several factors when designing a

           are only applicable to the PIC32MZ EC               product that uses these peripherals, as well as the PCB

           family.                                             on which these components will be placed. Adhering to

                                                               these recommendations will help achieve the following

2.7.1.2         Validated Crystals                             goals:

Temperature Range: (-45ºC to +110ºC)                           •  Minimize the effects of electromagnetic interference

VDD = 2.4V to 3.6V, RP = 1 M, RK = 10 k                         to the proper operation of the product

                                                               •  Ensure signals arrive at their intended destination at

•   ABLS-12.000 MHz-L4Q-T (12 MHz surface mount)                  the same time

    Note:  These recommendations are atypical, and             •  Minimize crosstalk

           only applicable to the PIC32MZ EC family.           •  Maintain signal integrity

                                                               •  Reduce system noise

                                                               •  Minimize ground bounce and power sag

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          PIC32MZ Embedded                                     Connectivity (EC) Family

2.9.1         SYSTEM DESIGN                                    •  Clocks and Oscillators

                                                                  -  Place crystals as close as possible to the

2.9.1.1        Impedance Matching                                    PIC32MZ EC device OSC/SOSC pins

When selecting parts to place on high-speed buses,                -  Do not route high-speed signals near the clock or

particularly the SQI bus, if the impedance of the periph-            oscillator

eral device does not match the impedance of the pins              -  Avoid via usage and branches in clock lines

on the PIC32MZ EC device to which it is connected,                   (SQICLK)

signal reflections could result, thereby degrading the            -  Place termination resistors at the end of clock

quality of the signal.                                               lines

If it is not possible to select a product that matches         •  Traces

impedance, place a series resistor at the load to create          -  Higher-priority signals should have the shortest

the   matching      impedance.   See   Figure 2-4     for  an        traces

example.                                                          -  Match trace lengths for parallel buses (EBIAx,

FIGURE 2-4:              SERIES RESISTOR                             EBIDx, SQIDx)

                                                                  -  Avoid long run lengths on parallel traces to reduce

                                                                     coupling

                                               SQI                -  Make the clock traces as straight as possible

      PIC32MZ                                  Flash              -  Use rounded turns rather than right-angle turns

                                 50   Device                     -  Have traces on different layers intersect on right

                                                                     angles to minimize crosstalk

                                                                  -  Maximize the distance between traces, preferably

2.9.1.2        PCB Layout Recommendations                            no less than three times the trace width

The following list contains recommendations that will             -  Power traces should be as short and as wide as

help   ensure  the  PCB  layout  will  promote   the  goals          possible

previously listed.                                                -  High-speed traces should be placed close to the

•  Component Placement                                               ground plane

   -  Place bypass capacitors as close to their

      component power and ground pins as possible,

      and place them on the same side of the PCB

   -  Devices on the same bus that have larger setup

      times should be placed closer to the PIC32MZ EC

      device

•  Power and Ground

   -  Multi-layer PCBs will allow separate power and

      ground planes

   -  Each ground pin should be connected to the

      ground plane individually

   -  Place bypass capacitor vias as close to the pad

      as possible (preferably inside the pad)

   -  If power and ground planes are not used,

      maximize width for power and ground traces

   -  Use low-ESR, surface-mount bypass capacitors

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PIC32MZ Embedded Connectivity                                                    (EC) Family

2.10    Considerations When Interfacing

        to Remotely Powered Circuits

2.10.1  NON-5V TOLERANT INPUT PINS

A quick review of the absolute maximum rating section

in 37.0 “Electrical Characteristics” will indicate that

the voltage on any non-5v tolerant pin may not exceed

AVDD/VDD + 0.3V. Figure 2-5 shows an example of a

remote  circuit  using   an  independent  power  source,

which is powered while connected to a PIC32 non-5V

tolerant circuit that is not powered.

FIGURE 2-5:              PIC32 NON-5V TOLERANT CIRCUIT EXAMPLE

        Note:    When VDD power is OFF.                   PIC32                         On/Off

                                                                            VDD

                                                          Non-5V Tolerant

                                                          Pin Architecture

                                                               ANSEL

                                                               I/O IN

        Remote               AN2/RB0                                                            PIC32

      0.3V dVIH d 3.6V                                        I/O OUT                          POWER

        Remote                                                                   LOGIC          SUPPLY

                 GND                                           TRIS

                                                                                 CPU

                                                 Current Flow

                                                                                 VSS

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          PIC32MZ Embedded Connectivity (EC) Family

Without     proper  signal     isolation,    on   non-5V     tolerant      TABLE 2-2:           EXAMPLES OF DIGITAL/

pins, the remote signal can power the PIC32 device                                              ANALOG ISOLATORS WITH

through     the     high  side      ESD       protection      diodes.                           OPTIONAL LEVEL

Besides     violating     the   absolute         maximum      rating                            TRANSLATION

specification     when    VDD       of  the   PIC32     device         is                                                                                                          Analog/Digital Switch

restored    and   ramping      up   or   ramping   down,      it  can                                                      Inductive Coupling  Capacitive Coupling

also  negatively    affect     the  internal      Power-on    Reset                                                                                                 Opto Coupling

(POR)    and     Brown-out     Reset     (BOR)     circuits,  which

can   lead  to   improper     initialization  of   internal   PIC32                       Example Digital/Analog

logic circuits. In these cases, it is recommended to                                     Signal Isolation Circuits

implement       digital   or   analog      signal      isolation   as

depicted    in    Figure 2-6,       as   appropriate.     This         is

indicative of all industry microcontrollers and not just

Microchip products.                                                        ADuM7241 / 40 ARZ (1 Mbps)                      X                   —                    —              —

                                                                           ADuM7241 / 40 CRZ (25 Mbps)                     X                   —                    —              —

                                                                           ISO721                                          —                   X                    —              —

                                                                           LTV-829S (2 Channel)                            —                   —                    X              —

                                                                           LTV-849S (4 Channel)                            —                   —                    X              —

                                                                           FSA266 / NC7WB66                                —                   —                    —              X

FIGURE 2-6:                   DIGITAL/ANALOG SIGNAL                        ISOLATION CIRCUITS

                                                                                          Conn  Digital Isolator           PIC32 VDD

                                Digital Isolator        PIC32 VDD          External VDD

      External VDD                                                         REMOTE_IN                                 IN1

                                                   IN                                                                         PIC32

         REMOTE_IN                                        PIC32            REMOTE_OUT                                OUT1

                                                              VSS

                                                                                                                                               VSS

                                                        PIC32 VDD                                                                              PIC32 VDD

                           Opto Digital                                                   Analog / Digital Isolator

                              ISOLATOR                                                    Conn  ENB

                                                   IN1                     Analog_OUT2                            Analog_IN2

External VDD                                              PIC32            External_VDD1

                                                                                                ENB                                               PIC32

                                                                           Analog_IN1                             S

       REMOTE_IN                                                                                Analog Switch

                                                                  VSS

                                                                                                                                                                    VSS

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PIC32MZ Embedded Connectivity (EC) Family

2.10.2       5V TOLERANT INPUT PINS

The internal high side diode on 5V tolerant pins are

bussed to an internal floating node, rather than being

connected to VDD, as shown in Figure 2-7. Voltages

on  these    pins,   if  VDD   <   2.3V,     should    not      exceed

roughly  3.2V  relative    to     VSS    of  the  PIC32         device.

Voltage  of  3.6V    or    higher  will     violate    the  absolute

maximum      specification,     and    will  stress     the     oxide

layer    separating  the   high    side   floating     node,    which

impacts    device    reliability.  If    a   remotely       powered

“digital-only” signal can be guaranteed to always be

 3.2V relative to Vss on the PIC32 device side, a

5V tolerant pin could be used without the need for a

digital  isolator.   This  is     assuming       there      is  not  a

ground   loop  issue,    logic     ground    of   the  two      circuits

not at the same absolute level, and a remote logic

low input is not less than VSS - 0.3V.

FIGURE 2-7:                PIC32 5V TOLERANT PIN ARCHITECTURE EXAMPLE

                                                                          PIC32                        On/Off

                                                                                           VDD

                                                                          5V Tolerant Pin

                                                                          Architecture

                           Floating Bus

                          Oxide BV = 3.6V                       OXIDE

                           if VDD < 2.3V                                  ANSEL

                                                                          I/O IN

             Remote

           VIH = 2.5V              RG10                                                                        PIC32

                                                                          I/O OUT                              POWER

           Remote                                                                               LOGIC          SUPPLY

             GND                                                          TRIS

                                                                                                CPU

                                                                                                VSS

DS60001191G-page 44                                                                                     2013-2016 Microchip Technology  Inc.
          PIC32MZ Embedded                                                             Connectivity  (EC) Family

2.10.2.1         EMI Suppression Considerations

The  use     of  LDO          regulators        is     preferred         to  reduce

overall  system         noise           and     provide        a   cleaner    power

source.      However,          when          utilizing         switching      Buck/

Boost    regulators           as        the     local     power          source   for

PIC32MZ EF devices, as well as in electrically noisy

environments,           users        should     evaluate            the  use  of  T-

Filters (i.e., L-C-L) on the power pins, as shown in

Figure 2-8.      In      addition           to  a      more         stable    power

source, use of this type of T-Filter can greatly reduce

susceptibility to EMI sources and events.

FIGURE       2-8:

                               Ferrite Chip SMD

                               DCR = 0.15ȍ(max)

                               600 ma ISAT

                               300ȍ@ 100 MHz

                               PN#: 

       VDD

               Ferrite         0.01 µF

               Chips

                 0.1 µF                                   0.1  µF

                         VDD  VSS               VSS  VDD       VSS

                        VSS                                    VDD

                        VDD

       0.1 µF                                                  VSS       0.1 µF

                                        PIC32MZ                VDD

                        VSS                                    VSS       0.1 µF

                        VDD                            VUSB3V3

     0.1 µF              AVDD  AVSS

                                                VSS  VDD                 0.1 µF

                                   0.1  µF                0.1 µF    Ferrite

                                                                    Chips

                                                               VDD

                                                                    0.01 µF

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PIC32MZ Embedded Connectivity (EC) Family

2.11  Typical Application Connection

      Examples

Examples of typical application connections are shown

in Figure 2-9 and Figure 2-10.

FIGURE 2-9:          AUDIO PLAYBACK APPLICATION

                                                             PMD<7:0>

             USB                  USB            PMP

             Host                                                      Display

                                                             PMWR

                                         PIC32          I2S  3                                 Stereo Headphones

                                                                       Audio

                                                             REFCLKO   Codec

                                                        SPI  3                                 Speaker

                                                                   3

                                                                       MMC SD

                                                             SDI

FIGURE 2-10:         LOW-COST CONTROLLERLESS (LCC)                     GRAPHICS APPLICATION            WITH

                     PROJECTED CAPACITIVE TOUCH

                                                 PIC32

                     Microchip                               ANx

                     mTouch™             ADC

                     Library

                     Microchip           Render

                     GFX Library                                                LCD Display

                                Refresh

                     DMA                 EBI                                    Projected Capacitive

                                                                                Touch Overlay

                                                                       SRAM     External Frame Buffer

DS60001191G-page 46                                                              2013-2016 Microchip Technology  Inc.
          PIC32MZ Embedded                                        Connectivity (EC) Family

3.0       CPU                                                     •  MMU with Translation Lookaside Buffer (TLB)

                                                                     mechanism:

   Note:  This data sheet summarizes the features                    -  16 dual-entry fully associative Joint TLB

          of the PIC32MZ Embedded Connectivity                       -  4-entry fully associative Instruction TLB

          (EC) Family of devices. It is not intended                 -  4-entry fully associative Data TLB

          to be a comprehensive reference source.                    -  4 KB pages

          To        complement    the   information     in  this  •  Separate L1 data and instruction caches:

          data      sheet, refer  to   Section     50.   “CPU        -  16 KB 4-way Instruction Cache (I-Cache)

          for           Devices         with       MIPS32®

          microAptiv™           and     M-Class      Cores”          -  4 KB 4-way Data Cache (D-Cache)

          (DS60001192),          which   is   available     from  •  Autonomous Multiply/Divide Unit (MDU):

          the Documentation > Reference Manual                       -  Maximum issue rate of one 32x32 multiply per

          section of the Microchip PIC32 web site                       clock

          (www.microchip.com/pic32).                                -  Early-in iterative divide. Minimum 12 and

                                                                       maximum 38 clock latency (dividend (rs) sign

          MIPS32®           microAptiv™      Microprocessor             extension-dependent)

          Core        resources        are    available     at:   •  Power Control:

          www.imgtec.com.                                            -  Minimum frequency: 0 MHz

The MIPS32® microAptiv™ Microprocessor Core is the                   -  Low-Power mode (triggered by WAIT instruction)

heart of the PIC32MZ EC family device processor. The                 -  Extensive use of local gated clocks

CPU   fetches  instructions,    decodes      each  instruction,   •  EJTAG Debug and Instruction Trace:

fetches   source    operands,   executes     each  instruction       -  Support for single stepping

and writes the results of instruction execution to the               -  Virtual instruction and data address/value

proper destinations.                                                    breakpoints

                                                                     -  Hardware breakpoint supports both address

3.1       Features                                                      match and address range triggering.

PIC32MZ EC family processor core key features:                       -  Eight instruction and four data complex

                                                                        breakpoints

•  5-stage pipeline                                               •  iFlowtrace® version 2.0 support:

•  32-bit address and data paths                                     -  Real-time instruction program counter

•  MIPS32® Enhanced Architecture (Release 2):                        -  Special events trace capability

   -  Multiply-accumulate and multiply-subtract                      -  Two performance counters with 34 user-

      instructions                                                      selectable countable events

   -  Targeted multiply instruction                                  -  Disabled if the processor enters Debug mode

   -  Zero/One detect instructions                                •  Four Watch registers:

   -  WAIT instruction                                               -  Instruction, Data Read, Data Write options

   -  Conditional move instructions (MOVN, MOVZ)                     -  Address match masking options

   -  Vectored interrupts

   -  Programmable exception vector base                          •  DSP ASE Extension:

   -  Atomic interrupt enable/disable                                -  Native fractional format data type operations

   -  GPR shadow registers to minimize latency for                   -  Register Single Instruction Multiple Data

      interrupt handlers                                                (SIMD) operations (add, subtract, multiply,

   -  Bit field manipulation instructions                               shift)

   -  Virtual memory support                                         -  GPR-based shift

•  microMIPS™ compatible instruction set:                            -  Bit manipulation

   -  Improves code size density over MIPS32, while                  -  Compare-Pick

      maintaining MIPS32 performance.                                -  DSP Control Access

   -  Supports all MIPS32 instructions (except branch-               -  Indexed-Load

      likely instructions)                                           -  Branch

   -  Fifteen additional 32-bit instructions and 39 16-bit           -  Multiplication of complex operands

      instructions corresponding to commonly-used

      MIPS32 instructions                                            -  Variable bit insertion and extraction

   -  Stack pointer implicit in instruction                          -  Virtual circular buffers

   -  MIPS32 assembly and ABI compatible                             -  Arithmetic saturation and overflow handling

                                                                     -  Zero-cycle overhead saturation and rounding

                                                                        operations

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PIC32MZ Embedded Connectivity (EC) Family

A block diagram   of the PIC32MZ EC family processor

core is shown in  Figure 3-1.

FIGURE 3-1:          PIC32MZ EC FAMILY MICROPROCESSOR CORE                     BLOCK DIAGRAM

                                             microAptiv™ Microprocessor Core

                               Decode                                          I-Cache

PBCLK7                                       microMIPS™            I-Cache

                     (MIPS32®/microMIPS™)                          Controller

                                             GPR

                                             (8 sets)              MMU

                     Execution Unit                                (TLB)       BIU            System Bus

                               ALU/Shift     Enhanced MDU

                               Atomic/LdSt   (with DSP ASE)

                               DSP ASE

                                                                   D-Cache

                                             Debug/Profiling       Controller

                                                                               D-Cache

System                         System        Break Points
                                             iFlowtrace®
Interface            Coprocessor
                                             Fast Debug Channel

Interrupt                                    Performance Counters  Power

Interface                                    Sampling              Management

                                             Secure Debug

                               2-wire Debug  EJTAG

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           PIC32MZ Embedded Connectivity (EC) Family

3.2        Architecture Overview                                     •  Leading Zero/One detect unit for implementing

                                                                        the CLZ and CLO instructions

The    MIPS32       microAptiv  Microprocessor     core     in       •  Arithmetic Logic Unit (ALU) for performing arithmetic

PIC32MZ     EC     family  devices    contains   several    logic       and bitwise logical operations

blocks     working    together  in    parallel,  providing  an       •  Shifter and store aligner

efficient  high-performance      computing       engine.    The      •  DSP ALU and logic block for performing DSP

following blocks are included with the core:                            instructions, such as arithmetic/shift/compare

•  Execution unit                                                       operations

•  General Purpose Register (GPR)                                    3.2.2           MULTIPLY/DIVIDE UNIT (MDU)

•  Multiply/Divide Unit (MDU)

•  System control coprocessor (CP0)                                  The  processor  core      includes    a   Multiply/Divide      Unit

•  Memory Management Unit (MMU)                                      (MDU) that contains a separate pipeline for multiply

                                                                     and divide operations, and DSP ASE multiply instruc-

•  Instruction/Data cache controllers                                tions. This pipeline operates in parallel with the Integer

•  Power Management                                                  Unit (IU) pipeline and does not stall when the IU pipe-

•  Instructions and data caches                                      line stalls. This allows MDU operations to be partially

•  microMIPS support                                                 masked      by  system    stalls  and/or      other  integer   unit

•  Enhanced JTAG (EJTAG) controller                                  instructions.

                                                                     The high-performance MDU consists of a 32x32 booth

3.2.1        EXECUTION UNIT                                          recoded     multiplier,  four  pairs  of  result/accumulation

The processor core execution unit implements a load/                 registers (HI and LO), a divide state machine, and the

store   architecture  with  single-cycle   ALU   operations          necessary multiplexers and control logic. The first num-

(logical,  shift,   add,   subtract)  and  an    autonomous          ber shown (‘32’ of 32x32) represents the rs operand.

multiply/divide unit. The core contains thirty-two 32-bit            The second number (‘32’ of 32x32) represents the rt

General Purpose Registers (GPRs) used for integer                    operand.

operations and address calculation. Seven additional                 The    MDU      supports  execution       of  one    multiply  or

register file shadow sets (containing thirty-two regis-              multiply-accumulate operation every clock cycle.

ters) are added to minimize context switching overhead               Divide operations are implemented with a simple 1-bit-

during interrupt/exception processing. The register file             per-clock   iterative    algorithm.   An      early-in     detection

consists of two read ports and one write port and is fully           checks the sign extension of the dividend (rs) oper-

bypassed to minimize operation latency in the pipeline.              and. If rs is 8 bits wide, 23 iterations are skipped. For

The execution unit includes:                                         a 16-bit wide rs, 15 iterations are skipped and for a

•  32-bit adder used for calculating the data address                24-bit wide rs, 7 iterations are skipped. Any attempt to

•  Address unit for calculating the next instruction                 issue a subsequent MDU instruction while a divide is

   address                                                           still active causes an IU pipeline stall until the divide

•  Logic for branch determination and branch target                  operation has completed.

   address calculation                                               Table 3-1 lists the repeat rate (peak issue rate of cycles

•  Load aligner                                                      until the operation can be reissued) and latency (num-

•  Bypass multiplexers used to avoid stalls when                     ber of cycles until a result is available) for the processor

   executing instruction streams where data                          core multiply and divide instructions. The approximate

   producing instructions are followed closely by                    latency and repeat rates are listed in terms of pipeline

   consumers of their results                                        clocks.

TABLE 3-1:            MIPS32 microAptiv MICROPROCESSOR CORE HIGH-PERFORMANCE INTEGER

                      MULTIPLY/DIVIDE UNIT LATENCIES AND REPEAT RATES

                   Opcode                        Operand Size (mul rt) (div rs)               Latency              Repeat Rate

   MULT/MULTU,      MADD/MADDU,                             16 bits                            5                             1

   MSUB/MSUBU (HI/LO destination)                           32 bits                            5                             1

   MUL (GPR destination)                                    16 bits                            5                             1

                                                            32 bits                            5                             1

   DIV/DIVU                                                 8 bits                             12/14                      12/14

                                                            16 bits                            20/22                      20/22

                                                            24 bits                            28/30                      28/30

                                                            32 bits                            36/38                      36/38

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PIC32MZ Embedded Connectivity (EC) Family

The    MIPS      architecture   defines  that  the  result   of  a   Table 3-2 lists the latencies and repeat rates for the

multiply or divide operation be placed in one of four                DSP multiply and dot-product operations. The approxi-

pairs of HI and LO registers. Using the Move-From-HI                 mate latencies and repeat rates are listed in terms of

(MFHI) and Move-From-LO (MFLO) instructions, these                   pipeline clocks.

values  can      be  transferred  to     the  General  Purpose

Register file.                                                       TABLE 3-2:        DSP-RELATED LATENCIES

In   addition    to  the  HI/LO   targeted     operations,     the                     AND REPEAT RATES

MIPS32 architecture also defines a multiply instruc-                                                                    Repeat

tion, MUL, which places the least significant results in                          Op code              Latency          Rate

the primary register file instead of the HI/LO register

pair.   By     avoiding   the     explicit    MFLO  instruction      Multiply and dot-product without            5         1

required when using the LO register, and by support-                 saturation after accumulation

ing    multiple  destination    registers,    the  throughput    of  Multiply and dot-product with               5         1

multiply-intensive operations is increased.                          saturation after accumulation

Two    other     instructions,    Multiply-Add      (MADD)   and     Multiply without accumulation               5         1

Multiply-Subtract    (MSUB),      are    used  to   perform    the

multiply-accumulate and multiply-subtract operations.                3.2.3        SYSTEM CONTROL 

The MADD instruction multiplies two numbers and then                              COPROCESSOR (CP0)

adds the product to the current contents of the HI and               In the MIPS architecture, CP0 is responsible for the

LO registers. Similarly, the MSUB instruction multiplies             virtual-to-physical address translation and cache proto-

two operands and then subtracts the product from the                 cols,  the  exception  control   system,    the  processor’s

HI and LO registers. The MADD and MSUB operations                    diagnostics  capability,   the   operating  modes  (Kernel,

are commonly used in DSP algorithms.                                 User and Debug) and whether interrupts are enabled or

The MDU also implements various shift instructions                   disabled.   Configuration  information,     such  as  cache

operating on the HI/LO register and multiply instruc-                size and set associativity, and the presence of options

tions as defined in the DSP ASE. The MDU supports all                like microMIPS, is also available by accessing the CP0

of the data types required for this purpose and includes             registers, listed in Table 3-3.

three extra HI/LO registers as defined by the ASE.

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TABLE 3-3:        COPROCESSOR 0 REGISTERS

Register    Register                                           Function

Number            Name

0         Index         Index into the TLB array (microAptiv MPU only).

1         Random        Randomly generated index into the TLB array (microAptiv MPU only).

2         EntryLo0      Low-order portion of the TLB entry for even-numbered virtual pages (microAptiv MPU

                        only).

3         EntryLo1      Low-order portion of the TLB entry for odd-numbered virtual pages (microAptiv MPU

                        only).

4         Context/     Pointer to the page table entry in memory (microAptiv MPU only).

          UserLocal     User information that can be written by privileged software and read via the RDHWR

                        instruction.

5         PageMask/    PageMask controls the variable page sizes in TLB entries. PageGrain enables support

          PageGrain     of 1 KB pages in the TLB (microAptiv MPU only).

6         Wired         Controls the number of fixed (i.e., wired) TLB entries (microAptiv MPU only).

7         HWREna        Enables access via the RDHWR instruction to selected hardware registers in 

                        Non-privileged mode.

8         BadVAddr      Reports the address for the most recent address-related exception.

9         Count         Processor cycle count.

10        EntryHi       High-order portion of the TLB entry (microAptiv MPU only).

11        Compare       Core timer interrupt control.

12        Status        Processor status and control.

          IntCtl        Interrupt control of vector spacing.

          SRSCtl        Shadow register set control.

          SRSMap        Shadow register mapping control.

          View_IPL      Allows the Priority Level to be read/written without

                        extracting or inserting that bit from/to the Status register.

          SRSMAP2       Contains two 4-bit fields that provide the mapping from a vector number to the shadow

                        set number to use when servicing such an interrupt.

13        Cause         Describes the cause of the last exception.

          NestedExc     Contains the error and exception level status bit values that existed prior to the current

                        exception.

          View_RIPL     Enables read access to the RIPL bit that is available in the Cause register.

14        EPC           Program counter at last exception.

          NestedEPC     Contains the exception program counter that existed prior to the current exception.

15        PRID          Processor identification and revision

          Ebase         Exception base address of exception vectors.

          CDMMBase      Common device memory map base.

16        Config        Configuration register.

          Config1       Configuration register 1.

          Config2       Configuration register 2.

          Config3       Configuration register 3.

          Config4       Configuration register 4.

          Config5       Configuration register 5.

          Config7       Configuration register 7.

17        LLAddr        Load link address (microAptiv MPU only).

18        WatchLo       Low-order watchpoint address (microAptiv MPU only).

19        WatchHi       High-order watchpoint address (microAptiv MPU only).

20-22     Reserved      Reserved in the PIC32 core.

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TABLE 3-3:        COPROCESSOR 0 REGISTERS (CONTINUED)

Register    Register                                                Function

Number      Name

23        Debug           EJTAG debug register.

          TraceControl    EJTAG trace control.

          TraceControl2   EJTAG trace control 2.

          UserTraceData1  EJTAG user trace data 1 register.

          TraceBPC        EJTAG trace breakpoint register.

          Debug2          Debug control/exception status 1.

24        DEPC            Program counter at last debug exception.

          UserTraceData2  EJTAG user trace data 2 register.

25        PerfCtl0        Performance counter 0 control.

          PerfCnt0        Performance counter 0.

          PerfCtl1        Performance counter 1 control.

          PerfCnt1        Performance counter 1.

26        ErrCtl          Software test enable of way-select and data RAM arrays for I-Cache  and  D-Cache

                          (microAptiv MPU only).

27        Reserved        Reserved in the PIC32 core.

28        TagLo/DataLo    Low-order portion of cache tag interface (microAptiv MPU only).

29        Reserved        Reserved in the PIC32 core.

30        ErrorEPC        Program counter at last error exception.

31        DeSave          Debug exception save.

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3.3        Power Management                                               In addition to I-Cache locking, the processor core also

                                                                          supports a D-Cache locking mechanism identical to the

The processor core offers a number of power manage-                       I-Cache. Critical data segments are locked into the

ment features, including low-power design, active power                   cache on a per-line basis. The locked contents can be

management and power-down modes of operation. The                         updated   on      a    store  hit,  but    cannot  be   selected     for

core is a static design that supports slowing or halting                  replacement on a cache miss.

the clocks, which reduces system power consumption                        The D-Cache locking function is always available on

during Idle periods.                                                      all D-Cache entries. Entries can then be marked as

3.3.1           INSTRUCTION-CONTROLLED                                    locked    or   unlocked       on    a  per-entry   basis    using    the

                POWER MANAGEMENT                                          CACHE instruction.

The     mechanism      for   invoking      Power-Down       mode     is   3.4.3          ATTRIBUTES

through execution of the WAIT instruction. For more                       The processor core I-Cache and D-Cache attributes

information on power management, see Section 33.0                         are    listed     in   the      Configuration       registers      (see

“Power-Saving Features”.                                                  Register 3-1 through Register 3-4).

3.3.2           LOCAL CLOCK GATING                                        3.5       EJTAG Debug Support

The majority of the power consumed by the processor

core is in the clock tree and clocking registers. The                     The processor core provides for an Enhanced JTAG

PIC32MZ family makes extensive use of local gated-                        (EJTAG)       interface    for  use    in  the    software  debug    of

clocks to reduce this dynamic power consumption.                          application and kernel code. In addition to standard

                                                                          User mode and Kernel modes of operation, the proces-

3.4        L1 Instruction and Data Caches                                 sor core provides a Debug mode that is entered after a

                                                                          debug exception (derived from a hardware breakpoint,

3.4.1           INSTRUCTION CACHE (I-CACHE)                               single-step exception, etc.) is taken and continues until

The I-Cache is an on-core memory block of 16 Kbytes.                      a  Debug       Exception        Return     (DERET)      instruction  is

Because the I-Cache is virtually indexed, the virtual-to-                 executed. During this time, the processor executes the

physical address translation occurs in parallel with the                  debug exception handler routine.

cache access rather than having to wait for the physical                  The EJTAG interface operates through the Test Access

address translation. The tag holds 22 bits of physical                    Port (TAP), a serial communication port used for trans-

address,     a  valid     bit,    and      a  lock   bit.   The    LRU    ferring test data in and out of the core. In addition to the

replacement bits are stored in a separate array.                          standard       JTAG        instructions,   special      instructions

The  I-Cache       block    also   contains     and  manages         the  defined   in      the  EJTAG        specification   specify     which

instruction line fill buffer. Besides accumulating data to                registers are selected and how they are used.

be written to the cache, instruction fetches that refer-                  3.6       MIPS DSP ASE Extension

ence data in the line fill buffer are serviced either by a

bypass of that data, or data coming from the external                     The     MIPS          DSP     Application-Specific          Extension

interface. The I-Cache control logic controls the bypass                  Revision 2 is an extension to the MIPS32 architecture.

function.                                                                 This extension comprises new integer instructions and

The processor core supports I-Cache locking. Cache                        states   that     include     new   HI/LO  accumulator       register

locking    allows  critical     code   or     data   segments    to  be   pairs   and    a  DSP      control     register.  This  extension    is

locked into the cache on a per-line basis, enabling the                   crucial in a wide range of DSP, multimedia, and DSP-

system programmer to maximize the efficiency of the                       like algorithms covering Audio and Video processing

system cache.                                                             applications. The extension supports native fractional

                                                                          format data type operations, register Single Instruction

The cache locking function is always available on all                     Multiple      Data     (SIMD)       operations,    such     as     add,

I-Cache    entries.    Entries       can      then   be    marked    as   subtract, multiply, and shift. In addition, the extension

locked   or  unlocked       on    a  per      entry  basis  using    the  includes    the   following     features   that    are  essential    in

CACHE instruction.                                                        making DSP algorithms computationally efficient:

3.4.2           DATA CACHE (D-CACHE)                                      •  Support for multiplication of complex operands

The D-Cache is an on-core memory block of 4 Kbytes.                       •  Variable bit insertion and extraction

This virtually indexed, physically tagged cache is pro-                   •  Implementation and use of virtual circular buffers

tected. Because the D-Cache is virtually indexed, the                     •  Arithmetic saturation and overflow handling

virtual-to-physical address translation occurs in parallel                   support

with the cache access. The tag holds 22 bits of physical                  •  Zero cycle overhead saturation and rounding

address, a valid bit, and a lock bit. There is an addi-                      operations

tional  array   holding     dirty    bits  and  LRU      replacement

algorithm bits for each set of the cache.

 2013-2016 Microchip Technology Inc.                                                                                DS60001191G-page 53
PIC32MZ Embedded Connectivity (EC) Family

3.7       microAptiv™ Core Configuration

Register 3-1  through     Register 3-4  show  the  default

configuration of the microAptiv core, which is included

on PIC32MZ EC family devices.

REGISTER 3-1:             CONFIG: CONFIGURATION REGISTER; CP0 REGISTER 16, SELECT 0

     Bit      Bit              Bit            Bit           Bit          Bit                  Bit           Bit            Bit

Range         31/23/15/7  30/22/14/6      29/21/13/5        28/20/12/4  27/19/11/3  26/18/10/2       25/17/9/1        24/16/8/0

31:24         r-1              U-0            U-0           U-0          U-0                  U-0           U-0            R-0

              —                —              —             —            —                    —             —              ISP

23:16         R-0              R-0            R-1           R-0          U-0                  R-1           R-0            R-0

              DSP              UDI            SB            MDU          —                         MM<1:0>                 BM

15:8          R-0              R-0            R-0           R-0          R-0                  R-1           R-0            R-0

              BE                    AT<1:0>                             AR<2:0>                                  MT<2:1>

7:0           R-1              U-0            U-0           U-0          U-0        R/W-0                   R/W-1          R/W-0

              MT<0>            —              —             —            —                           K0<2:0>

Legend:                                   r = Reserved bit

R = Readable bit                          W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                         ‘1’ = Bit is set              ‘0’ = Bit is cleared         x = Bit is unknown

bit 31     Reserved: This bit is hardwired to ‘1’ to indicate the presence of the Config1 register.

bit 30-25  Unimplemented: Read as ‘0’

bit 24     ISP: Instruction Scratch Pad RAM bit

           0 = Instruction Scratch Pad RAM is not implemented

bit 23     DSP: Data Scratch Pad RAM bit

           0 = Data Scratch Pad RAM is not implemented

bit 22     UDI: User-defined bit

           0 = CorExtend User-Defined Instructions are not implemented

bit 21     SB: SimpleBE bit

           1 = Only Simple Byte Enables are allowed on the internal bus interface

bit 20     MDU: Multiply/Divide Unit bit

           0 = Fast, high-performance MDU

bit 19     Unimplemented: Read as ‘0’

bit 18-17  MM<1:0>: Merge Mode bits

           10 = Merging is allowed

bit 16     BM: Burst Mode bit

           0 = Burst order is sequential

bit 15     BE: Endian Mode bit

           0 = Little-endian

bit 14-13  AT<1:0>: Architecture Type bits

           00 = MIPS32

bit 12-10  AR<2:0>: Architecture Revision Level bits

           001 = MIPS32 Release 2

bit 9-7    MT<2:0>: MMU Type bits

           001 = microAptiv MPU Microprocessor core uses a TLB-based MMU

bit 6-3    Unimplemented: Read as ‘0’

bit 2-0    K0<2:0>: Kseg0 Coherency Algorithm bits

           011 = Cacheable, non-coherent, write-back, write allocate

           010 = Uncached

           001 = Cacheable, non-coherent, write-through, write allocate

           000 = Cacheable, non-coherent, write-through, no write allocate

           All other values are not used and are mapped to other values.         Values       100,  101,  and    110  are  mapped

           to 010. Value 111 is mapped to 010.

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         PIC32MZ Embedded Connectivity (EC) Family

REGISTER 3-2:          CONFIG1: CONFIGURATION REGISTER 1; CP0                      REGISTER      16, SELECT 1

Bit        Bit              Bit             Bit             Bit           Bit               Bit  Bit                   Bit

Range      31/23/15/7  30/22/14/6       29/21/13/5        28/20/12/4  27/19/11/3   26/18/10/2    25/17/9/1    24/16/8/0

31:24      r-1              R-0             R-0             R-1           R-1               R-1  R-1                   R-0

           —                                                MMU Size<5:0>                                      IS<2>

23:16      R-1              R-0             R-0             R-1           R-1               R-0  R-1                   R-1

                   IS<1:0>                                IL<2:0>                                IA<2:0>

15:8       R-0              R-0             R-0             R-0           R-1               R-1  R-0                   R-1

                       DS<2:0>                                        DL<2:0>                                 DA<2:1>

7:0        R-1              U-0             U-0             R-1           R-1               R-0  R-1                   R-0

           DA<0>            —               —               PC            WR                CA   EP                    FP

Legend:                                 r = Reserved bit

R = Readable bit                        W = Writable bit              U = Unimplemented bit,     read as ‘0’

-n = Value at POR                       ‘1’ = Bit is set              ‘0’ = Bit is cleared       x = Bit is   unknown

bit 31     Reserved: This bit is hardwired to a ‘1’ to indicate the presence   of  the  Config2  register.

bit 30-25  MMU Size<5:0>: Contains the number of TLB entries minus 1

           001111 = 16 TLB entries

bit 24-22  IS<2:0>: Instruction Cache Sets bits

           010 = Contains 256 instruction cache sets per way

bit 21-19  IL<2:0>: Instruction-Cache Line bits

           011 = Contains instruction cache line size of 16 bytes

bit 18-16  IA<2:0: Instruction-Cache Associativity bits

           011 = Contains 4-way instruction cache associativity

bit 15-13  DS<2:0>: Data-Cache Sets bits

           000 = Contains 64 data cache sets per way

bit 12-10  DL<2:0>: Data-Cache Line bits

           011 = Contains data cache line size of 16 bytes

bit 9-7    DA<2:0>: Data-Cache Associativity bits

           011 = Contains the 4-way set associativity for the data cache

bit 6-5    Unimplemented: Read as ‘0’

bit 4      PC: Performance Counter bit

           1 = The processor core contains Performance Counters

bit 3      WR: Watch Register Presence bit

           1 = No Watch registers are present

bit 2      CA: Code Compression Implemented bit

           0 = No MIPS16e® present

bit 1      EP: EJTAG Present bit

           1 = Core implements EJTAG

bit 0      FP: Floating Point Unit bit

           0 = Floating Point Unit is not implemented

 2013-2016 Microchip Technology Inc.                                                            DS60001191G-page 55
PIC32MZ Embedded Connectivity (EC) Family

REGISTER 3-3:            CONFIG3: CONFIGURATION REGISTER 3; CP0 REGISTER 16, SELECT 3

Bit          Bit              Bit               Bit          Bit        Bit                  Bit      Bit             Bit

Range        31/23/15/7  30/22/14/6      29/21/13/5        28/20/12/4  27/19/11/3  26/18/10/2     25/17/9/1  24/16/8/0

31:24        r-1               U-0              U-0          U-0        U-0                  U-0      U-0             U-0

             —                    —             —            —          —                    —        —               —

23:16        U-0               R-0              R-1          R-0        R-0                  R-0      R-1            R/W-y

             —                       IPLW<1:0>                         MMAR<2:0>                      MCU    ISAONEXC(1)

15:8         R-y               R-y              R-1          R-1        R-1                  R-1      U-0             R-1

                  ISA<1:0>(1)               ULRI             RXI       DSP2P       DSPP               —               ITL

7:0          U-0               R-1              R-1          R-0        R-1                  U-0      U-0             R-0

             —                VEIC          VINT             SP        CDMM                  —        —               TL

Legend:                                  r = Reserved bit              y = Value set from Configuration bits on POR

R = Readable bit                         W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                        ‘1’ = Bit is set              ‘0’ = Bit is cleared       x = Bit is unknown

bit 31       Reserved: This bit is hardwired as ‘1’ to indicate the presence of the Config4 register

bit 30-23    Unimplemented: Read as ‘0’

bit 22-21    IPLW<1:0>: Width of the Status IPL and Cause RIPL bits

             01 = IPL and RIPL bits are 8-bits in width

bit 20-18    MMAR<2:0>: microMIPS Architecture Revision Level bits

             000 = Release 1

bit 17       MCU: MIPS MCU ASE Implemented bit

             1 = MCU ASE is implemented

bit 16       ISAONEXC: ISA on Exception bit(1)

             1 = microMIPS is used on entrance to an exception vector

             0 = MIPS32 ISA is used on entrance to an exception vector

bit 15-14    ISA<1:0>: Instruction Set Availability bits(1)

             11 = Both MIPS32 and microMIPS are implemented; microMIPS is used when coming out of reset

             10 = Both MIPS32 and microMIPS are implemented; MIPS32 ISA used when coming out of reset

bit 13       ULRI: UserLocal Register Implemented bit

             1 = UserLocal Coprocessor 0 register is implemented

bit 12       RXI: RIE and XIE Implemented in PageGrain bit

             1 = RIE and XIE bits are implemented

bit 11       DSP2P: MIPS DSP ASE Revision 2 Presence bit

             1 = DSP Revision 2 is present

bit 10       DSPP: MIPS DSP ASE Presence bit

             1 = DSP is present

bit 9        Unimplemented: Read as ‘0’

bit 8        ITL: Indicates that iFlowtrace hardware is present

             1 = The iFlowtrace is implemented in the core

bit 7        Unimplemented: Read as ‘0’

bit 6        VEIC: External Vector Interrupt Controller bit

             1 = Support for an external interrupt controller is implemented.

bit 5        VINT: Vector Interrupt bit

             1 = Vector interrupts are implemented

bit 4        SP: Small Page bit

             0 = 4 KB page size

bit 3        CDMM: Common Device Memory Map bit

             1 = CDMM is implemented

bit 2-1      Unimplemented: Read as ‘0’

bit 0        TL: Trace Logic bit

             0 = Trace logic is not implemented

Note     1:  These bits are set based on the value of the BOOTISA Configuration bit (DEVCFG0<6>).

DS60001191G-page 56                                                                           2013-2016 Microchip Technology Inc.
          PIC32MZ Embedded Connectivity (EC) Family

REGISTER 3-4:         CONFIG5: CONFIGURATION REGISTER 5; CP0                     REGISTER          16, SELECT 5

Bit       Bit         Bit              Bit               Bit         Bit                   Bit     Bit           Bit

Range     31/23/15/7  30/22/14/6       29/21/13/5        28/20/12/4  27/19/11/3  26/18/10/2        25/17/9/1  24/16/8/0

          U-0         U-0              U-0               U-0         U-0                   U-0     U-0           U-0

31:24     —                     —      —                 —           —                     —       —                   —

          U-0         U-0              U-0               U-0         U-0                   U-0     U-0           U-0

23:16     —                     —      —                 —           —                     —       —                   —

          U-0         U-0              U-0               U-0         U-0                   U-0     U-0           U-0

15:8      —                     —      —                 —           —                     —       —                   —

          U-0         U-0              U-0               U-0         U-0                   U-0     U-0           R-1

7:0       —                     —      —                 —           —                     —       —             NF

Legend:                                r = Reserved

R = Readable bit                       W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                      ‘1’ = Bit is set              ‘0’ = Bit is cleared          x = Bit is unknown

bit 31-1  Unimplemented: Read as ‘0’

bit 0     NF: Nested Fault bit

          1 = Nested Fault feature is implemented

REGISTER 3-5:         CONFIG7: CONFIGURATION REGISTER 7; CP0                     REGISTER          16, SELECT 7

Bit       Bit         Bit              Bit               Bit         Bit                   Bit     Bit           Bit

Range     31/23/15/7  30/22/14/6       29/21/13/5        28/20/12/4  27/19/11/3  26/18/10/2        25/17/9/1  24/16/8/0

          R-1         U-0              U-0               U-0         U-0                   U-0     U-0           U-0

31:24     WII                   —      —                 —           —                     —       —                   —

          U-0         U-0              U-0               U-0         U-0                   U-0     U-0           U-0

23:16     —                     —      —                 —           —                     —       —                   —

          U-0         U-0              U-0               U-0         U-0                   U-0     U-0           U-0

15:8      —                     —      —                 —           —                     —       —                   —

          U-0         U-0              U-0               U-0         U-0                   U-0     U-0           U-0

7:0       —                     —      —                 —           —                     —       —                   —

Legend:

R = Readable bit                       W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                      ‘1’ = Bit is set              ‘0’ = Bit is cleared          x = Bit is unknown

bit 31    WII: Wait IE Ignore bit

          1 = Indicates that this processor will allow an interrupt to unblock a WAIT instruction

bit 30-0  Unimplemented: Read as ‘0’

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PIC32MZ              Embedded  Connectivity  (EC) Family

NOTES:

DS60001191G-page 58                           2013-2016 Microchip Technology Inc.
           PIC32MZ Embedded                                   Connectivity (EC) Family

4.0        MEMORY ORGANIZATION                                4.1  Memory Layout

   Note:   This data sheet summarizes the features            PIC32MZ EC microcontrollers implement two address

           of the PIC32MZ Embedded Connectivity               schemes: virtual and physical. All hardware resources,

           (EC) Family of devices. This document is           such as program memory, data memory and peripher-

           not   intended    to  be    a   comprehensive      als, are located at their respective physical addresses.

           reference         source.       For      detailed  Virtual addresses are exclusively used by the CPU to

           information, refer to Section 48. “Mem-            fetch and execute instructions as well as access pe-

           ory   Organization         and  Permissions”       ripherals. Physical addresses are used by bus master

           (DS60001214),     which     is  available  from    peripherals, such as DMA and the Flash controller, that

           the Documentation > Reference Manual               access memory independently of the CPU.

           section of the Microchip PIC32 web site            The main memory maps for the PIC32MZ EC devices

           (www.microchip.com/pic32).                         are  illustrated  in   Figure 4-1  through  Figure 4-4.

PIC32MZ EC microcontrollers provide 4 GB of unified           Figure 4-5 provides memory map information for boot

virtual memory address space. All memory regions,             Flash and boot alias. Table 4-1 provides memory map

including  program,    data  memory,       Special  Function  information for SFRs.

Registers (SFRs) and Configuration registers, reside in

this  address    space  at   their     respective     unique

addresses. The program and data memories can be

optionally partitioned into user and kernel memories. In

addition, PIC32MZ EC devices allow execution from

data memory.

Key features include:

•  32-bit native data width

•  Separate User (KUSEG) and Kernel (KSEG0/

   KSEG1/KSEG2/KSEG3) mode address space

•  Separate boot Flash memory for protected code

•  Robust bus exception handling to intercept 

   runaway code

•  Cacheable (KSEG0/KSEG2) and non-cacheable

   (KSEG1/KSEG3) address regions

•  Read-Write permission access to predefined

   memory regions

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PIC32MZ Embedded Connectivity (EC) Family

FIGURE  4-1:         MEMORY MAP FOR DEVICES WITH 512 KB OF PROGRAM MEMORY(1,2)

                          Virtual                                         Physical

                          Memory Map                                      Memory Map

              0xFFFFFFFF  Reserved                                        Reserved                    0xFFFFFFFF

              0xF4000000                                 (not cacheable)                              0x40000000

              0xF3FFFFFF  External Memory via  KSEG3(4)                                               0x3FFFFFFF

              0xF0000000  SQI                                                                         0x34000000

                          Reserved                                        External Memory via         0x33FFFFFF

              0xE4000000                                                  SQI

              0xE3FFFFFF  External Memory via                                                         0x30000000

              0xE0000000  EBI                                             Reserved

                          Reserved                                                                    0x24000000

              0xD4000000                                                  External Memory via         0x23FFFFFF

              0xD3FFFFFF  External Memory via  KSEG2(4)  (cacheable)      EBI

              0xD0000000  SQI                                                                         0x20000000

              0xC4000000  Reserved                                        Reserved                    0x1FC74000

              0xC3FFFFFF  External Memory via                             Boot Flash                  0x1FC73FFF

              0xC0000000  EBI                                             (see Figure 4-5)

              0xBFFFFFFF  Reserved                                                                    0x1FC00000

              0xBFC74000                                                  Reserved

              0xBFC73FFF  Boot Flash                                                                  0x1F900000

                          (see Figure 4-5)                                                            0x1F8FFFFF

              0xBFC00000                                                  SFRs

                                                                          (see Table 4-1)             0x1F800000

              0xBF900000  Reserved

              0xBF8FFFFF  SFRs                           (not cacheable)  Reserved

                          (see Table 4-1)      KSEG1                                                  0x1D080000

              0xBF800000                                                                              0x1D07FFFF

                          Reserved                                        Program Flash

              0xBD080000                                                                              0x1D000000

              0xBD07FFFF                                                  Reserved

                          Program Flash                                                               0x00020000

              0xBD000000                                                  RAM(3)                      0x0001FFFF

                          Reserved                                                                    0x00000000

              0xA0020000

              0xA001FFFF

                          RAM(3)

              0xA0000000

              0x9FC74000  Reserved

              0x9FC73FFF  Boot Flash

              0x9FC00000  (see Figure 4-5)

                          Reserved             KSEG0     (cacheable)

              0x9D080000

              0x9D07FFFF

                          Program Flash

              0x9D000000

              0x80020000  Reserved

              0x8001FFFF

                          RAM(3)

              0x80000000

              0x00000000  Reserved

              Note   1:   Memory areas are not shown to scale.

                     2:   The Cache, MMU, and TLB are initialized by compiler start-up code.

                     3:   RAM memory is divided into two equal banks: RAM Bank 1 and RAM Bank 2 on a half boundary.

                     4:   The MMU must be enabled and the TLB must be set up to access this segment.

DS60001191G-page 60                                                                            2013-2016 Microchip Technology  Inc.
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FIGURE  4-2:        MEMORY MAP FOR DEVICES WITH 1024 KB OF PROGRAM MEMORY                                            AND

                    256 KB OF RAM(1,2)

                          Virtual                                         Physical

                          Memory Map                                      Memory Map

              0xFFFFFFFF  Reserved                                        Reserved                    0xFFFFFFFF

              0xF4000000                                 (not cacheable)

              0xF3FFFFFF  External Memory via  KSEG3(4)

              0xF0000000               SQI                                                            0x34000000

                          Reserved                                        External Memory via         0x33FFFFFF

              0xE4000000                                                  SQI

              0xE3FFFFFF  External Memory via                                                         0x30000000

              0xE0000000               EBI                                Reserved

                          Reserved                                                                    0x24000000

              0xD4000000                                                  External Memory via         0x23FFFFFF

              0xD3FFFFFF  External Memory via  KSEG2(4)  (cacheable)      EBI

              0xD0000000               SQI                                                            0x20000000

              0xC4000000  Reserved                                        Reserved                    0x1FC74000

              0xC3FFFFFF  External Memory via                             Boot Flash                  0x1FC73FFF

              0xC0000000               EBI                                (see Figure 4-5)

              0xBFFFFFFF  Reserved                                                                    0x1FC00000

              0xBFC74000                                                  Reserved

              0xBFC73FFF  Boot Flash                                                                  0x1F900000

                          (see Figure 4-5)                                SFRs                        0x1F8FFFFF

              0xBFC00000                                                  (see Table 4-1)

                          Reserved                                                                    0x1F800000

              0xBF900000

              0xBF8FFFFF               SFRs              (not cacheable)  Reserved

                          (see Table 4-1)      KSEG1                                                  0x1D100000

              0xBF800000                                                                              0x1D0FFFFF

                          Reserved                                        Program Flash

              0xBD100000                                                                              0x1D000000

              0xBD0FFFFF                                                  Reserved

                          Program Flash                                                               0x00040000

              0xBD000000                                                  RAM(3)                      0x0003FFFF

                          Reserved                                                                    0x00000000

              0xA0040000

              0xA003FFFF

                          RAM(3)

              0xA0000000

              0x9FC74000  Reserved

              0x9FC73FFF  Boot Flash

              0x9FC00000  (see Figure 4-5)

                          Reserved             KSEG0     (cacheable)

              0x9D100000

              0x9D0FFFFF

                          Program Flash

              0x9D000000

              0x80040000  Reserved

              0x8003FFFF

                          RAM(3)

              0x80000000

              0x00000000  Reserved

              Note  1:    Memory areas are not shown to scale.

                    2:    The Cache, MMU, and TLB are initialized by compiler start-up code.

                    3:    RAM memory is divided into two equal banks: RAM Bank 1 and RAM Bank 2 on a half boundary.

                    4:    The MMU must be enabled and the TLB must be set up to access this segment.

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FIGURE  4-3:         MEMORY MAP FOR DEVICES WITH 1024 KB OF PROGRAM MEMORY                                           AND

                     512 KB OF RAM(1,2)

                          Virtual                                         Physical

                          Memory Map                                      Memory Map

              0xFFFFFFFF  Reserved                                        Reserved                    0xFFFFFFFF

              0xF4000000                                 (not cacheable)

              0xF3FFFFFF  External Memory via  KSEG3(4)

              0xF0000000  SQI                                                                         0x34000000

                          Reserved                                        External Memory via         0x33FFFFFF

              0xE4000000                                                  SQI

              0xE3FFFFFF  External Memory via                                                         0x30000000

              0xE0000000  EBI                                             Reserved

                          Reserved                                                                    0x24000000

              0xD4000000                                                  External Memory via         0x23FFFFFF

              0xD3FFFFFF  External Memory via  KSEG2(4)  (cacheable)      EBI

              0xD0000000  SQI                                                                         0x20000000

              0xC4000000  Reserved                                        Reserved                    0x1FC74000

              0xC3FFFFFF  External Memory via                             Boot Flash                  0x1FC73FFF

              0xC0000000  EBI                                             (see Figure 4-5)

              0xBFFFFFFF  Reserved                                                                    0x1FC00000

              0xBFC74000                                                  Reserved

              0xBFC73FFF  Boot Flash                                                                  0x1F900000

                          (see Figure 4-5)                                SFRs                        0x1F8FFFFF

              0xBFC00000                                                  (see Table 4-1)

                          Reserved                                                                    0x1F800000

              0xBF900000

              0xBF8FFFFF  SFRs                           (not cacheable)  Reserved

                          (see Table 4-1)      KSEG1                                                  0x1D100000

              0xBF800000                                                                              0x1D0FFFFF

                          Reserved                                        Program Flash

              0xBD100000                                                                              0x1D000000

              0xBD0FFFFF                                                  Reserved

                          Program Flash                                                               0x00080000

              0xBD000000                                                  RAM(3)                      0x0007FFFF

                          Reserved                                                                    0x00000000

              0xA0080000

              0xA007FFFF

                          RAM(3)

              0xA0000000

              0x9FC74000  Reserved

              0x9FC73FFF  Boot Flash

              0x9FC00000  (see Figure 4-5)

                          Reserved             KSEG0     (cacheable)

              0x9D100000

              0x9D0FFFFF

                          Program Flash

              0x9D000000

              0x80080000  Reserved

              0x8007FFFF

                          RAM(3)

              0x80000000

              0x00000000  Reserved

              Note   1:   Memory areas are not shown to scale.

                     2:   The Cache, MMU, and TLB are initialized by compiler start-up code.

                     3:   RAM memory is divided into two equal banks: RAM Bank 1 and RAM Bank 2 on a half boundary.

                     4:   The MMU must be enabled and the TLB must be set up to access this segment.

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FIGURE  4-4:        MEMORY MAP FOR DEVICES WITH 2048 KB OF PROGRAM MEMORY(1,2)

                          Virtual                                         Physical

                          Memory Map                                      Memory Map

              0xFFFFFFFF  Reserved                                        Reserved                    0xFFFFFFFF

              0xF4000000                                 (not cacheable)

              0xF3FFFFFF  External Memory via  KSEG3(4)

              0xF0000000               SQI                                                            0x34000000

                          Reserved                                        External Memory via         0x33FFFFFF

              0xE4000000                                                  SQI

              0xE3FFFFFF  External Memory via                                                         0x30000000

              0xE0000000               EBI                                Reserved

                          Reserved                                                                    0x24000000

              0xD4000000                                                  External Memory via         0x23FFFFFF

              0xD3FFFFFF  External Memory via  KSEG2(4)  (cacheable)      EBI

              0xD0000000               SQI                                                            0x20000000

              0xC4000000  Reserved                                        Reserved                    0x1FC74000

              0xC3FFFFFF  External Memory via                             Boot Flash                  0x1FC73FFF

              0xC0000000               EBI                                (see Figure 4-5)

              0xBFFFFFFF  Reserved                                                                    0x1FC00000

              0xBFC74000                                                  Reserved

              0xBFC73FFF  Boot Flash                                                                  0x1F900000

                          (see Figure 4-5)                                SFRs                        0x1F8FFFFF

              0xBFC00000                                                  (see Table 4-1)

                          Reserved                                                                    0x1F800000

              0xBF900000

              0xBF8FFFFF               SFRs              (not cacheable)  Reserved

                          (see Table 4-1)      KSEG1                                                  0x1D200000

              0xBF800000                                                                              0x1D1FFFFF

                          Reserved                                        Program Flash

              0xBD200000                                                                              0x1D000000

              0xBD1FFFFF                                                  Reserved

                          Program Flash                                                               0x00080000

              0xBD000000                                                  RAM(3)                      0x0007FFFF

                          Reserved                                                                    0x00000000

              0xA0080000

              0xA007FFFF

                          RAM(3)

              0xA0000000

              0x9FC74000  Reserved

              0x9FC73FFF  Boot Flash

              0x9FC00000  (see Figure 4-5)

                          Reserved             KSEG0     (cacheable)

              0x9D200000

              0x9D1FFFFF

                          Program Flash

              0x9D000000

              0x80080000  Reserved

              0x8007FFFF

                          RAM(3)

              0x80000000

              0x00000000  Reserved

              Note  1:    Memory areas are not shown to scale.

                    2:    The Cache, MMU, and TLB are initialized by compiler start-up code.

                    3:    RAM memory is divided into two equal banks: RAM Bank 1 and RAM Bank 2 on    a  half  boundary.

                    4:    The MMU must be enabled and the TLB must be set up to access this segment.

 2013-2016 Microchip Technology Inc.                                                                          DS60001191G-page 63
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FIGURE 4-5:          BOOT AND ALIAS                   TABLE 4-1:        SFR MEMORY MAP

                     MEMORY MAP                                             Virtual Address

Physical Memory Map(1)                                      Peripheral                              Offset

                                   0x1FC74000                               Base                    Start

Sequence/Configuration Space(3)    0x1FC70000         System Bus(1)         0xBF8F0000              0x0000

                                   0x1FC6FF00         RNG                                           0x6000

                                                      Crypto                                        0x5000

          Boot Flash 2                                USB                                           0x3000

                                   0x1FC60000                               0xBF8E0000

             Reserved              0x1FC54028         SQI1                                          0x2000

      Serial Number(5)             0x1FC54020         EBI                                           0x1000

ADC Calibration Space(3)           0x1FC54000         Prefetch                                      0x0000

                                                      Ethernet                                      0x2000

Sequence/Configuration Space(4)    0x1FC50000         CAN1 and CAN2         0xBF880000              0x0000

                                   0x1FC4FF00

                                                      PORTA-PORTK           0xBF860000              0x0000

          Boot Flash 1                                Comparator 1, 2                               0xC000

                                   0x1FC40000         ADC1                                          0xB000

             Reserved                                 OC1-OC9               0xBF840000              0x4000

                                   0x1FC34000         IC1-IC9                                       0x2000

                                                      Timer1-Timer9                                 0x0000

Unused Configuration Space(6)      0x1FC30000         PMP                                           0xE000

                                   0x1FC2FF00

                                                      UART1-UART6                                   0x2000

      Upper Boot Alias                                SPI1-SPI6             0xBF820000              0x1000

                                   0x1FC20000

                                                      I2C1-I2C5                                     0x0000

             Reserved                                 DMA                                           0x1000

                                   0x1FC14000         Interrupt Controller  0xBF810000              0x0000

                                   0x1FC10000         PPS                                           0x1400

      Configuration Space(2,3)     0x1FC0FF00         Oscillator                                    0x1200

                                                      CVREF                                         0x0E00

      Lower Boot Alias                                RTCC                                          0x0C00

                                   0x1FC00000                               0xBF800000

Note  1:     Memory areas are not shown to scale.     Deadman Timer                                 0x0A00

      2:     Memory locations 0x1FC0FF40              Watchdog Timer                                0x0800

             through 0x1FC0FFFC are used to           Flash Controller                              0x0600

             initialize Configuration registers (see

             Section 34.0 “Special Features”).        Configuration                                 0x0000

      3:     Memory locations 0x1FC54000 through      Note    1:  Refer to 4.2 “System Bus Arbitration”

             0x1FC54010 are used to initialize the                for important legal information.

             ADC Calibration registers (see

             Section 34.0 “Special Features”).

      4:     Refer toSection 4.1.1 “Boot Flash

             Sequence and Configuration

             Spaces” for more information.

      5:     Memory locations 0x1FC54020 and

             0x1FC54024 contain a unique device

             serial number (see Section 34.0

             “Special Features”).

      6:     This configuration space cannot be

             used for executing code in the upper

             boot alias.

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           PIC32MZ Embedded                                       Connectivity (EC) Family

4.1.1         BOOT FLASH SEQUENCE AND                             4.1.2  ALTERNATE SEQUENCE AND

              CONFIGURATION SPACES                                       CONFIGURATION WORDS

Sequence space is used to identify which boot Flash is            Every word in the configuration space and sequence

aliased by aliased regions. If the value programmed               space has an associated alternate word (designated by

into the TSEQ<15:0> bits of the BF1SEQ0 word is                   the letter A as the first letter in the name of the word).

equal to or greater than the value programmed into the            During device start-up, primary words are read and if

TSEQ<15:0> bits of the BF2SEQ0 word, Boot Flash 1                 uncorrectable ECC errors are found, the BCFGERR

is  aliased  by   the   lower  boot  alias   region,  and  Boot   (RCON<27>) flag is set and alternate words are used.

Flash 2 is aliased by the upper boot alias region. If             If uncorrectable ECC errors are found in primary and

TSEQ<15:0>        bits   of    BF2SEQ0       is  greater   than   alternate words, the BCFGFAIL (RCON<26>) flag is

TSEQ<15:0> bits of BF1SEQ0, the opposite is true                  set and the default configuration is used.

(see   Table 4-2    and  Table 4-3      for  BFxSEQ0       word

memory locations).

The CSEQ<15:0> bits must contain the complement

value of the TSEQ<15:0> bits; otherwise, the value of

TSEQ<15:0> is considered invalid, and an alternate

sequence      is  used.  See   Section 4.1.2          “Alternate

Sequence      and      Configuration      Words”      for  more

information.

Once boot Flash memories are aliased, configuration

space located in the lower boot alias region is used as

the   basis  for  the    Configuration  words,     DEVSIGN0,

DEVCP0, and DEVCFGx (and the associated alternate

configuration registers). This means that the boot Flash

region to be aliased by lower boot alias region memory

must contain configuration values in the appropriate

memory locations.

    Note:     Do    not  use   word     program       operation

              (NVMOP<3:0> = 0001)            when     program-

              ming      data   into  the     sequence      and

              configuration spaces.

 2013-2016 Microchip Technology Inc.                                    DS60001191G-page 65
DS60001191G-page 66                    TABLE 4-2:                                 BOOT FLASH 1 SEQUENCE AND CONFIGURATION WORDS SUMMARY                                                                                                                                  PIC32MZ

                                       Virtual Address                                                                                                                                    Bits

                                                        (BFC4_#)  Register  Name  Bit Range  31/15          30/14  29/13          28/12       27/11        26/10      25/9          24/8        23/7       22/6           21/5  20/4  19/3  18/2  17/1  16/0  All Reset

                                       FF40                       ABF1DEVCFG3     31:0                                                                                                                                                                        xxxx

                                       FF44                       ABF1DEVCFG2     31:0                                                                                                                                                                        xxxx

                                       FF48                       ABF1DEVCFG1     31:0                                                                                                                                                                        xxxx       Embedded

                                       FF4C                       ABF1DEVCFG0     31:0                                                                                                                                                                        xxxx

                                       FF50                       ABF1DEVCP3      31:0                                                                                                                                                                        xxxx

                                       FF54                       ABF1DEVCP2      31:0                                                                                Note: See Table 34-2 for the    bit  descriptions.                                      xxxx

                                       FF58                       ABF1DEVCP1      31:0                                                                                                                                                                        xxxx

                                       FF5C                       ABF1DEVCP0      31:0                                                                                                                                                                        xxxx

                                       FF60                       ABF1DEVSIGN3    31:0                                                                                                                                                                        xxxx

                                       FF64                       ABF1DEVSIGN2    31:0                                                                                                                                                                        xxxx

                                       FF68                       ABF1DEVSIGN1    31:0                                                                                                                                                                        xxxx

                                       FF6C                       ABF1DEVSIGN0    31:0                                                                                                                                                                        xxxx

                                       FF70                       ABF1SEQ3        31:16          —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx       Connectivity

                                       FF74                       ABF1SEQ2        31:16          —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                       FF78                       ABF1SEQ1        31:16          —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                       FF7C                       ABF1SEQ0        31:16                                                                                             CSEQ<15:0>                                                                xxxx

                                                                                  15:0                                                                                              TSEQ<15:0>                                                                xxxx

                                       FFC0                       BF1DEVCFG3      31:0                                                                                                                                                                        xxxx

                                       FFC4                       BF1DEVCFG2      31:0                                                                                                                                                                        xxxx

                                       FFC8                       BF1DEVCFG1      31:0                                                                                                                                                                        xxxx

                                       FFCC                       BF1DEVCFG0      31:0                                                                                                                                                                        xxxx

                                       FFD0                       BF1DEVCP3       31:0                                                                                                                                                                        xxxx

                                       FFD4                       BF1DEVCP2       31:0                                                                                Note: See Table 34-1 for the    bit  descriptions.                                      xxxx

                                       FFD8                       BF1DEVCP1       31:0                                                                                                                                                                        xxxx       (EC) Family

 2013-2016 Microchip Technology Inc.  FFDC                       BF1DEVCP0       31:0                                                                                                                                                                        xxxx

                                       FFE0                       BF1DEVSIGN3     31:0                                                                                                                                                                        xxxx

                                       FFE4                       BF1DEVSIGN2     31:0                                                                                                                                                                        xxxx

                                       FFE8                       BF1DEVSIGN1     31:0                                                                                                                                                                        xxxx

                                       FFEC                       BF1DEVSIGN0     31:0                                                                                                                                                                        xxxx

                                       FFF0                       BF1SEQ3         31:16          —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                       FFF4                       BF1SEQ2         31:16          —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                       FFF8                       BF1SEQ1         31:16          —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                       FFFC                       BF1SEQ0         31:16                                                                                             CSEQ<15:0>                                                                xxxx

                                                                                  15:0                                                                                              TSEQ<15:0>                                                                xxxx

                                       Legend:                    x = unknown value          on  Reset;  —  = Reserved, read  as  ‘1’. Reset  values  are  shown  in  hexadecimal.
 2013-2016 Microchip Technology Inc.  TABLE 4-3:                                 BOOT FLASH 2 SEQUENCE AND CONFIGURATION WORDS SUMMARY

                                       Virtual Address                                                                                                                                    Bits

                                                        (BFC6_#)  Register  Name  Bit Range  31/15          30/14  29/13          28/12       27/11        26/10      25/9          24/8        23/7       22/6           21/5  20/4  19/3  18/2  17/1  16/0  All Resets  PIC32MZ Embedded

                                       FF40                       ABF2DEVCFG3     31:0                                                                                                                                                                        xxxx

                                       FF44                       ABF2DEVCFG2     31:0                                                                                                                                                                        xxxx

                                       FF48                       ABF2DEVCFG1     31:0                                                                                                                                                                        xxxx

                                       FF4C                       ABF2DEVCFG0     31:0                                                                                                                                                                        xxxx

                                       FF50                       ABF2DEVCP3      31:0                                                                                                                                                                        xxxx

                                       FF54                       ABF2DEVCP2      31:0                                                                                Note: See Table 34-2 for the    bit  descriptions.                                      xxxx

                                       FF58                       ABF2DEVCP1      31:0                                                                                                                                                                        xxxx

                                       FF5C                       ABF2DEVCP0      31:0                                                                                                                                                                        xxxx

                                       FF60                       ABF2DEVSIGN3    31:0                                                                                                                                                                        xxxx

                                       FF64                       ABF2DEVSIGN2    31:0                                                                                                                                                                        xxxx

                                       FF68                       ABF2DEVSIGN1    31:0                                                                                                                                                                        xxxx

                                       FF6C                       ABF2DEVSIGN0    31:0                                                                                                                                                                        xxxx

                                       FF70                       ABF2SEQ3        31:16          —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                       FF74                       ABF2SEQ2        31:16          —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                       FF78                       ABF2SEQ1        31:16          —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx        Connectivity

                                       FF7C                       ABF2SEQ0        31:16                                                                                             CSEQ<15:0>                                                                xxxx

                                                                                  15:0                                                                                              TSEQ<15:0>                                                                xxxx

                                       FFC0                       BF2DEVCFG3      31:0                                                                                                                                                                        xxxx

                                       FFC4                       BF2DEVCFG2      31:0                                                                                                                                                                        xxxx

                                       FFC8                       BF2DEVCFG1      31:0                                                                                                                                                                        xxxx

                                       FFCC                       BF2DEVCFG0      31:0                                                                                                                                                                        xxxx

                                       FFD0                       BF2DEVCP3       31:0                                                                                                                                                                        xxxx

                                       FFD4                       BF2DEVCP2       31:0                                                                                Note: See Table 34-1 for the    bit  descriptions.                                      xxxx

                                       FFD8                       BF2DEVCP1       31:0                                                                                                                                                                        xxxx

                                       FFDC                       BF2DEVCP0       31:0                                                                                                                                                                        xxxx

                                       FFE0                       BF2DEVSIGN3     31:0                                                                                                                                                                        xxxx

                                       FFE4                       BF2DEVSIGN2     31:0                                                                                                                                                                        xxxx

                                       FFE8                       BF2DEVSIGN1     31:0                                                                                                                                                                        xxxx        (EC) Family

                                       FFEC                       BF2DEVSIGN0     31:0                                                                                                                                                                        xxxx

                                       FFF0                       BF2SEQ3         31:16          —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

DS60001191G-page 67                                                               15:0           —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                       FFF4                       BF2SEQ2         31:16          —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                       FFF8                       BF2SEQ1         31:16          —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                                                                  15:0           —          —      —              —           —            —          —             —           —          —              —     —     —     —     —     —     xxxx

                                       FFFC                       BF2SEQ0         31:16                                                                                             CSEQ<15:0>                                                                xxxx

                                                                                  15:0                                                                                              TSEQ<15:0>                                                                xxxx

                                       Legend:                    x = unknown value          on  Reset;  —  = Reserved, read  as  ‘1’. Reset  values  are  shown  in  hexadecimal.
PIC32MZ Embedded Connectivity (EC) Family

REGISTER 4-1:          BFxSEQ0/ABFxSEQ0: BOOT FLASH ‘x’ SEQUENCE WORD                            0 REGISTER 

                       (‘x’ = 1 AND 2)

Bit        Bit                 Bit      Bit               Bit         Bit                   Bit  Bit           Bit

Range      31/23/15/7  30/22/14/6       29/21/13/5        28/20/12/4  27/19/11/3  26/18/10/2     25/17/9/1  24/16/8/0

31:24      R/P                 R/P      R/P               R/P         R/P                   R/P  R/P           R/P

                                                          CSEQ<15:8>

23:16      R/P                 R/P      R/P               R/P         R/P                   R/P  R/P           R/P

                                                          CSEQ<7:0>

15:8       R/P                 R/P      R/P               R/P         R/P                   R/P  R/P           R/P

                                                          TSEQ<15:8>

7:0        R/P                 R/P      R/P               R/P         R/P                   R/P  R/P           R/P

                                                          TSEQ<7:0>

Legend:                                                               P = Programmable bit

R = Readable bit                        W = Writable bit              U = Unimplemented bit, read as ‘0’

-n = Value at POR                       ‘1’ = Bit is set              ‘0’ = Bit is cleared       x = Bit is unknown

bit 31-16  CSEQ<15:0>: Boot Flash Complement Sequence Number bits

bit 15-0   TSEQ<15:0>: Boot Flash True Sequence Number bits

Note:      The BFxSEQ1 through BFxSEQ3 and ABFxSEQ1 through ABFxSEQ3 registers are used for Quad Word

           programming operation when programming the BFxSEQ0/ABFxSEQ0 registers, and do not contain any

           valid information.

DS60001191G-page 68                                                                2013-2016 Microchip Technology Inc.
         PIC32MZ Embedded                                                Connectivity  (EC) Family

4.2      System Bus Arbitration

Note:         The          System          Bus        interconnect

              implements one or more instantiations of

              the SonicsSX® interconnect from Sonics,

              Inc.  This       document    contains      materials

              that are (c) 2003-2015 Sonics, Inc., and

              that constitute proprietary information of

              Sonics,      Inc.     SonicsSX    is    a  registered

              trademark          of   Sonics,   Inc.     All  such

              materials and trademarks are used under

              license from Sonics, Inc.

As shown in the PIC32MZ EC Family Block Diagram

(see Figure 1-1), there are multiple initiator modules

(I1  through  I14)     in      the   system     that     can  access

various  target     modules      (T1  through   T13).    Table 4-4

illustrates  which    initiator      can   access     which   target.

The  System      Bus   supports       simultaneous       access    to

targets  by   initiators,      so    long  as   the   initiators   are

accessing     different    targets.       The   System        Bus  will

perform      arbitration,  if  multiple    initiators    attempt   to

access the same target.

 2013-2016 Microchip Technology Inc.                                                  DS60001191G-page 69
DS60001191G-page 70                    TABLE 4-4:           INITIATORS TO TARGETS ACCESS          ASSOCIATION                                                                            PIC32MZ

                                                              Initiator ID             1       2  3     4      5     6    7    8         9         10    11    12    13          14

                                       Target

                                       #                           Name                   CPU     DMA Read     DMA Write  USB  Ethernet  Ethernet  CAN1  CAN2  SQI1  Flash       Crypto

                                                                                                                               Read      Write                       Controller

                                       1       Flash Memory:

                                               Program Flash                             X          X                    X    X                   X     X                       X

                                               Boot Flash

                                               Prefetch Module

                                       2       RAM Bank 1 Memory                          X          X            X       X    X         X         X     X     X     X           X       Embedded

                                       3       RAM Bank 2 Memory                          X          X            X       X    X         X         X     X     X     X           X

                                       4       External Memory via EBI and EBI Module     X          X            X       X    X         X         X     X     X                 X

                                       5       Peripheral Set 1:

                                               System Control, Flash Control, DMT,       X          X            X

                                               RTCC, CVR, PPS Input, PPS Output, 

                                               Interrupts, DMA, WDT

                                       6       Peripheral Set 2:

                                               SPI1-SPI6

                                               I2C1-I2C5                                 X          X            X

                                               UART1-UART6

                                               PMP

                                       7       Peripheral Set 3:                                                                                                                        Connectivity

                                               Timer1-Timer9

                                               IC1-IC9

                                               OC1-OC9                                   X          X            X

                                               ADC1

                                               Comparator 1

                                               Comparator 2

                                       8       Peripheral Set 4:                         X          X            X

                                               PORTA-PORTK

                                       9       Peripheral Set 5:

                                               CAN1                                      X          X            X

                                               CAN2

                                               Ethernet Controller

                                       10      Peripheral Set 6:                         X

 2013-2016 Microchip Technology Inc.          USB                                                                                                                                       (EC) Family

                                       11      External Memory via SQI1 and              X

                                               SQI1 Module

                                       12      Peripheral Set 7:                         X

                                               Crypto Engine

                                       13      Peripheral Set 8:                         X

                                               RNG Module
        PIC32MZ Embedded                                               Connectivity (EC) Family

The System Bus arbitration scheme implements a non-                    4.3      Permission Access and System

programmable, Least Recently Serviced (LRS) priority,                           Bus Registers

which  provides   Quality       Of   Service   (QOS)    for      most

initiators. However, some initiators can use Fixed High                The     System     Bus    on      PIC32MZ     EC      family  of

Priority (HIGH) arbitration to guarantee their access to               microcontrollers   provides       access     control  capabilities

data.                                                                  for the transaction initiators on the System Bus.

The arbitration scheme for the available initiators is                 The System Bus divides the entire memory space into

shown in Table 4-5.                                                    fourteen target regions and permits access to each

                                                                       target   by   initiators  via     permission  groups.         Four

TABLE 4-5:          INITIATOR ID AND QOS                               Permission Groups (0 through 3) can be assigned to

                                                                       each initiator. Each permission group is independent

       Name                     ID                   QOS               of  the  others    and    can  have     exclusive     or  shared

CPU                             1                    LRS(1)            access to a region.

CPU                             2                HIGH(1,2)             Using    the  CFGPG       register   (see    Register 34-10   in

DMA Read                        3                    LRS(1)            Section 34.0 “Special Features”), Boot firmware can

DMA Read                        4                HIGH(1,2)             assign a permission group to each initiator, which can

                                                     LRS(1)            make requests on the System Bus.

DMA Write                       5                                      The available targets and their regions, as well as the

DMA Write                       6                HIGH(1,2)             associated control registers to assign protection, are

USB                             7                    LRS               described and listed in Table 4-6.

Ethernet Read                   8                    LRS               Register 4-2 through Register 4-10 are used for setting

Ethernet Write                  9                    LRS               and controlling access permission groups and regions.

CAN1                            10                   LRS               To change these registers, they must be unlocked in

CAN2                            11                   LRS               hardware.     The  register    lock     is   controlled   by  the

                                                                       PGLOCK        Configuration    bit  (CFGCON<11>).         Setting

SQI1                            12                   LRS               PGLOCK        prevents    writes    to  the  control     registers;

Flash Controller                13               HIGH(2)               clearing PGLOCK allows writes.

Crypto                          14                   LRS               To set or clear the PGLOCK bit, an unlock sequence

Note    1:  When accessing SRAM, the DMAPRI bit                        must be executed. Refer to Section 42. “Oscillators

            (CFGCON<25>)              and  the   CPUPRI          bit   with Enhanced PLL” (DS60001250) in the “PIC32

            (CFGCON<24>)             provide   arbitration      con-   Family Reference Manual” for details.

            trol for the DMA and CPU (when servicing

            an interrupt (i.e., EXL = 1)), respectively,

            by   selecting      the   use  of   LRS     or  HIGH

            When using HIGH, the DMA and CPU get

            arbitration    preference      over  all    initiators

            using LRS.

        2:  Using HIGH arbitration can have serious

            negative     effects      on      other     initiators.

            Therefore,      it  is    recommended           to   not

            enable    this      type  of   arbitration      for  an

            initiator that uses significant system band-

            width. HIGH arbitration is intended to be

            used for low bandwidth applications that

            require low latency, such as LCC graphics

            applications.

 2013-2016 Microchip Technology Inc.                                                                          DS60001191G-page 71
DS60001191G-page 72                    TABLE       4-6:       SYSTEM BUS TARGETS AND ASSOCIATED PROTECTION REGISTERS                                                                                                                                           PIC32MZ

                                                                                                                            SBTxREGy Register                                                        SBTxRDy Register               SBTxWRy  Register

                                                                                                                                                                                                                    Read                     Write

                                       Target            Target Description(5)                Region Base                   Physical                  Region Size                                                   Permission               Permission

                                       Number                                       Name      (BASE<21:0>)                  Start                     (SIZE<4:0>)   Region  Priority       Priority  Name           (GROUP3,        Name     (GROUP3,

                                                                                              (see Note 2)                  Address                   (see Note 3)  Size    (PRI)          Level                    GROUP2,                  GROUP2,

                                                                                                                                                                                                                    GROUP1,                  GROUP1,

                                                                                                                                                                                                                    GROUP0)                  GROUP0)

                                                   System Bus                       SBT0REG0                          R     0x1F8F0000                R             64 KB   —              0         SBT0RD0        R/W(1)          SBT0WR0  R/W(1)

                                       0                                                                                                                                                                            R/W(1)                   R/W(1)            Embedded

                                                                                    SBT0REG1                          R     0x1F8F8000                R             32 KB   —              3         SBT0RD1                        SBT0WR1

                                                   Flash Memory(6):                 SBT1REG0                          R     0x1D000000                R(4)          R(4)    —              0         SBT1RD0        R/W(1)          SBT1WR0  0, 0, 0, 0

                                                   Program Flash                    SBT1REG2                          R     0x1F8E0000                R             4 KB    1              2         SBT1RD2        R/W(1)          SBT1WR2  R/W(1)

                                                   Boot Flash

                                                   Prefetch Module                  SBT1REG3                          R/W   R/W                       R/W           R/W     1              2         SBT1RD3        R/W(1)          SBT1WR3  0, 0, 0, 0

                                                                                    SBT1REG4                          R/W   R/W                       R/W           R/W     1              2         SBT1RD4        R/W(1)          SBT1WR4  0, 0, 0, 0

                                       1                                                                                                                                                                            R/W(1)

                                                                                    SBT1REG5                          R/W   R/W                       R/W           R/W     1              2         SBT1RD5                        SBT1WR5  0, 0, 0, 0

                                                                                    SBT1REG6                          R/W   R/W                       R/W           R/W     1              2         SBT1RD6        R/W(1)          SBT1WR6  0, 0, 0, 0

                                                                                    SBT1REG7                          R/W   R/W                       R/W           R/W     0              1         SBT1RD7        R/W(1)          SBT1WR7  0, 0, 0, 0

                                                                                    SBT1REG8                          R/W   R/W                       R/W           R/W     0              1         SBT1RD8        R/W(1)          SBT1WR8  0, 0, 0, 0        Connectivity

                                                   RAM Bank 1 Memory                SBT2REG0                          R     0x00000000                R(4)          R(4)    —              0         SBT2RD0        R/W(1)          SBT2WR0  R/W(1)

                                       2                                            SBT2REG1                          R/W   R/W                       R/W           R/W     —              3         SBT2RD1        R/W(1)          SBT2WR1  R/W(1)

                                                                                    SBT2REG2                          R/W   R/W                       R/W           R/W     0              1         SBT2RD2        R/W(1)          SBT2WR2  R/W(1)

                                                   RAM Bank 2 Memory                SBT3REG0                          R(4)  R(4)                      R(4)          R(4)    —              0         SBT3RD0        R/W(1)          SBT3WR0  R/W(1)

                                       3                                            SBT3REG1                          R/W   R/W                       R/W           R/W     —              3         SBT3RD1        R/W(1)          SBT3WR1  R/W(1)

                                                                                    SBT3REG2                          R/W   R/W                       R/W           R/W     0              1         SBT3RD2        R/W(1)          SBT3WR2  R/W(1)

                                                   External Memory via EBI and EBI  SBT4REG0                          R     0x20000000                R             64 MB   —              0         SBT4RD0        R/W(1)          SBT4WR0  R/W(1)

                                       4           Module(6)                                                                                                                                                        R/W(1)                   R/W(1)

                                                                                    SBT4REG2                          R     0x1F8E1000                R             4 KB    0              1         SBT4RD2                        SBT4WR2

                                                   Peripheral Set 1:                SBT5REG0                          R     0x1F800000                R             128 KB  —              0         SBT5RD0        R/W(1)          SBT5WR0  R/W(1)

                                                   System Control                   SBT5REG1                          R/W   R/W                       R/W           R/W     —              3         SBT5RD1        R/W(1)          SBT5WR1  R/W(1)            (EC) Family

 2013-2016 Microchip Technology Inc.              Flash Control

                                                   DMT/WDT

                                       5           RTCC

                                                   CVR

                                                   PPS Input                        SBT5REG2                          R/W   R/W                       R/W           R/W     0              1         SBT5RD2        R/W(1)          SBT5WR2  R/W(1)

                                                   PPS Output

                                                   Interrupts

                                                   DMA

                                       Legend:     R = Read;          R/W = Read/Write;                               ‘x’ in a register name = 0-13;        ‘y’ in a register name = 0-8.

                                       Note    1:  Reset values for these bits are ‘0’, ‘1’, ‘1’, ‘1’, respectively.

                                               2:  The BASE<21:0> bits must be set to the corresponding Physical Address and right shifted by 10 bits. For Read-only bits, this value is set by hardware on Reset.

                                               3:  The SIZE<4:0> bits must be set to the corresponding Region Size, based on the following formula: Region Size = 2(SIZE-1) x 1024 bytes. For read-only bits, this value        is  set by hardware on Reset.

                                               4:  Refer to the Device Memory Maps (Figure 4-1 through Figure 4-4) for specific device memory sizes and start addresses.

                                               5:  See Table 4-1for information on specific target memory size and start addresses.

                                               6:  The SBTxREG1 SFRs are reserved, and therefore, are not listed in this table for this target.
 2013-2016 Microchip Technology Inc.  TABLE       4-6:     SYSTEM BUS TARGETS AND ASSOCIATED PROTECTION REGISTERS (CONTINUED)

                                                                                                                           SBTxREGy Register                                                        SBTxRDy Register                SBTxWRy   Register

                                                                                                                                                                                                                    Read                      Write            PIC32MZ Embedded

                                       Target            Target Description(5)              Region Base                    Physical                   Region Size                                                   Permission                Permission

                                       Number                                    Name       (BASE<21:0>)                   Start                      (SIZE<4:0>)   Region  Priority      Priority  Name            (GROUP3,        Name      (GROUP3,

                                                                                            (see Note 2)                   Address                    (see Note 3)  Size    (PRI)         Level                     GROUP2,                   GROUP2,

                                                                                                                                                                                                                    GROUP1,                   GROUP1,

                                                                                                                                                                                                                    GROUP0)                   GROUP0)

                                                   Peripheral Set 2:             SBT6REG0                             R    0x1F820000                 R             64 KB   —             0         SBT6RD0         R/W(1)          SBT6WR0   R/W(1)

                                                   SPI1-SPI6

                                       6           I2C1-I2C5                                                                                                                                                        R/W(1)                    R/W(1)

                                                   UART1-UART6                   SBT6REG1                             R/W  R/W                        R/W           R/W     —             3         SBT6RD1                         SBT6WR1

                                                   PMP

                                                   Peripheral Set 3:             SBT7REG0                             R    0x1F840000                 R             64 KB   —             0         SBT7RD0         R/W(1)          SBT7WR0   R/W(1)

                                                   Timer1-Timer9

                                                   IC1-IC9

                                       7           OC1-OC9                                                                                                                                                          R/W(1)                    R/W(1)

                                                   ADC1                          SBT7REG1                             R/W  R/W                        R/W           R/W     —             3         SBT7RD1                         SBT7WR1

                                                   Comparator 1

                                                   Comparator 2

                                                   Peripheral Set 4:             SBT8REG0                             R    0x1F860000                 R             64 KB   —             0         SBT8RD0         R/W(1)          SBT8WR0   R/W(1)

                                       8           PORTA-PORTK                                                                                                                                                      R/W(1)                    R/W(1)

                                                                                 SBT8REG1                             R/W  R/W                        R/W           R/W     —             3         SBT8RD1                         SBT8WR1

                                                   Peripheral Set 5:             SBT9REG0                             R    0x1F880000                 R             64 KB   —             0         SBT9RD0         R/W(1)          SBT9WR0   R/W(1)

                                       9           CAN1

                                                   CAN2                          SBT9REG1                             R/W  R/W                        R/W           R/W     —             3         SBT9RD1         R/W(1)          SBT9WR1   R/W(1)

                                                   Ethernet Controller                                                                                                                                                                                         Connectivity

                                       10          Peripheral Set 6:             SBT10REG0                            R    0x1F8E3000                 R             4 KB    —             0         SBT10RD0        R/W(1)          SBT10WR0  R/W(1)

                                                   USB

                                                   External Memory via SQI1 and  SBT11REG0                            R    0x30000000                 R             64 MB   —             0         SBT11RD0        R/W(1)          SBT11WR0  R/W(1)

                                       11          SQI1 Module                                                                                                                                                      R/W(1)                    R/W(1)

                                                                                 SBT11REG1                            R    0x1F8E2000                 R             4 KB    —             3         SBT11RD1                        SBT11WR1

                                       12          Peripheral Set 7:             SBT12REG0                            R    0x1F8E5000                 R             4 KB    —             0         SBT12RD0        R/W(1)          SBT12WR0  R/W(1)

                                                   Crypto Engine

                                       13          Peripheral Set 8:             SBT13REG0                            R    0x1F8E6000                 R             4 KB    —             0         SBT13RD0        R/W(1)          SBT13WR0  R/W(1)

                                                   RNG Module

                                       Legend:     R = Read;            R/W = Read/Write;                             ‘x’ in a register name = 0-13;       ‘y’ in a register name = 0-8.

                                       Note    1:  Reset values for these bits are ‘0’, ‘1’, ‘1’, ‘1’, respectively.

                                               2:  The BASE<21:0> bits must be set to the corresponding Physical Address and right shifted by 10 bits. For Read-only bits, this value is set by hardware on Reset.

                                               3:  The SIZE<4:0> bits must be set to the corresponding Region Size, based on the following formula: Region Size = 2(SIZE-1) x 1024 bytes. For read-only bits, this value        is  set by hardware on Reset.

                                               4:  Refer to the Device Memory Maps (Figure 4-1 through Figure 4-4) for specific device memory sizes and start addresses.                                                                                       (EC) Family

                                               5:  See Table 4-1for information on specific target memory size and start addresses.

                                               6:  The SBTxREG1 SFRs are reserved, and therefore, are not listed in this table for this target.

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DS60001191G-page 74                    TABLE 4-7:                                 SYSTEM BUS REGISTER MAP                                                                                                                                                   PIC32MZ

                                       Virtual Address                                                                                                                    Bits

                                                        (BF8F_#)  Register  Name  Bit Range  31/15  30/14  29/13   28/12     27/11   26/10                   25/9  24/8   23/7       22/6   21/5       20/4   19/3    18/2    17/1      16/0   All  Resets

                                       0510                       SBFLAG          31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      0000

                                                                                  15:0       —      —      T13PGV  T12PGV    T11PGV  T10PGV  T9PGV                 T8PGV  T7PGV      T6PGV  T5PGV      T4PGV  T3PGV   T2PGV   T1PGV     T0PGV  0000

                                       Legend:                    x = unknown value on Reset; — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.                                                                                        Embedded

                                       TABLE 4-8:                                 SYSTEM BUS TARGET 0 REGISTER MAP

                                       Virtual Address                                                                                                                    Bits

                                                        (BF8F_#)  Register  Name  Bit Range  31/15  30/14  29/13   28/12     27/11   26/10                   25/9  24/8   23/7       22/6   21/5       20/4   19/3    18/2    17/1      16/0   All  Resets

                                       8020                       SBT0ELOG1       31:16 MULTI       —      —       —                 CODE<3:0>                            —          —      —          —      —       —       —         —      0000

                                                                                  15:0                                INITID<7:0>                                                    REGION<3:0>              —               CMD<2:0>         0000

                                       8024                       SBT0ELOG2       31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      0000         Connectivity

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      —       —       GROUP<1:0>       0000

                                       8028                       SBT0ECON        31:16      —      —      —       —         —       —                       —     ERRP   —          —      —          —      —       —       —         —      0000

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      0000

                                       8030                       SBT0ECLRS       31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      0000

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         CLEAR  0000

                                       8038                       SBT0ECLRM       31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      0000

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         CLEAR  0000

                                       8040                       SBT0REG0        31:16                                                                                  BASE<21:6>                                                            xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                        SIZE<4:0>                 —       —         —      xxxx

                                       8050                       SBT0RD0         31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      xxxx

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      GROUP3  GROUP2  GROUP1 GROUP0    xxxx

 2013-2016 Microchip Technology Inc.  8058                       SBT0WR0         31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      xxxx         (EC) Family

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       8060                       SBT0REG1        31:16                                                                                  BASE<21:6>                                                            xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                        SIZE<4:0>                 —       —         —      xxxx

                                       8070                       SBT0RD1         31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      xxxx

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       8078                       SBT0WR1         31:16      —      —      —       —         —       —                       —     —      —          —      —          —      —       —       —         —      xxxx

                                                                                  15:0       —      —      —       —         —       —                       —     —      —          —      —          —      GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       Legend:                    x = unknown value on Reset; — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note:                      For reset values listed as ‘xxxx’, please refer to Table 4-6 for the actual reset values.
 2013-2016 Microchip Technology Inc.  TABLE 4-9:                                 SYSTEM BUS TARGET 1 REGISTER MAP

                                       Virtual Address                                                                                                                   Bits

                                                        (BF8F_#)  Register  Name  Bit Range  31/15  30/14  29/13  28/12      27/11  26/10                    25/9  24/8  23/7        22/6  21/5       20/4  19/3    18/2    17/1      16/0   All  Resets  PIC32MZ Embedded

                                       8420                       SBT1ELOG1       31:16 MULTI       —      —      —                 CODE<3:0>                            —           —     —          —     —       —       —         —      0000

                                                                                  15:0                               INITID<7:0>                                                     REGION<3:0>            —               CMD<2:0>         0000

                                       8424                       SBT1ELOG2       31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       GROUP<1:0>       0000

                                       8428                       SBT1ECON        31:16      —      —      —      —          —      —                        —     ERRP  —           —     —          —     —       —       —         —      0000

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000

                                       8430                       SBT1ECLRS       31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         CLEAR  0000

                                       8438                       SBT1ECLRM       31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         CLEAR  0000

                                       8440                       SBT1REG0        31:16                                                                                  BASE<21:6>                                                          xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —         —      xxxx

                                       8450                       SBT1RD0         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       8458                       SBT1WR0         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx         Connectivity

                                       8480                       SBT1REG2        31:16                                                                                  BASE<21:6>                                                          xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —         —      xxxx

                                       8490                       SBT1RD2         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       8498                       SBT1WR2         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       84A0                       SBT1REG3        31:16                                                                                  BASE<21:6>                                                          xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —         —      xxxx

                                       84B0                       SBT1RD3         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       84B8                       SBT1WR3         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx         (EC) Family

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       84C0                       SBT1REG4        31:16                                                                                  BASE<21:6>                                                          xxxx

DS60001191G-page 75                                                               15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —         —      xxxx

                                       84D0                       SBT1RD4         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       84D8                       SBT1WR4         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0    xxxx

                                       Legend:                    x = unknown value on Reset; — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note:                      For reset values listed as ‘xxxx’, please refer to Table 4-6 for the actual reset values.
DS60001191G-page 76                    TABLE 4-9:                                 SYSTEM BUS TARGET 1 REGISTER MAP (CONTINUED)                                                                                                                           PIC32MZ

                                       Virtual Address                                                                                                                   Bits

                                                        (BF8F_#)  Register  Name  Bit Range  31/15  30/14  29/13  28/12      27/11  26/10                    25/9  24/8  23/7        22/6  21/5       20/4  19/3    18/2    17/1    16/0    All  Resets

                                       84E0                       SBT1REG5        31:16                                                                                  BASE<21:6>                                                         xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —       —       xxxx

                                       84F0                       SBT1RD5         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx         Embedded

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       84F8                       SBT1WR5         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       8500                       SBT1REG6        31:16                                                                                  BASE<21:6>                                                         xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —       —       xxxx

                                       8510                       SBT1RD6         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       8518                       SBT1WR6         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       8520                       SBT1REG7        31:16                                                                                  BASE<21:6>                                                         xxxx         Connectivity

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —       —       xxxx

                                       8530                       SBT1RD7         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       8538                       SBT1WR7         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       8540                       SBT1REG8        31:16                                                                                  BASE<21:6>                                                         xxxx

                                                                                  15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —       —       xxxx

                                       8550                       SBT1RD8         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx

                                       8558                       SBT1WR8         31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —       —       xxxx

                                                                                  15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1  GROUP0  xxxx         (EC) Family

 2013-2016 Microchip Technology Inc.  Legend:                    x = unknown value on Reset; — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note:                      For reset values listed as ‘xxxx’, please refer to Table 4-6 for the actual reset values.
 2013-2016 Microchip Technology Inc.  TABLE 4-10:                                SYSTEM BUS TARGET 2 REGISTER MAP

                                       Virtual Address                                                                                                                   Bits

                                                        (BF8F_#)  Register  Name  Bit Range  31/15  30/14  29/13  28/12      27/11  26/10                    25/9  24/8  23/7        22/6  21/5       20/4  19/3    18/2    17/1      16/0   All  Resets  PIC32MZ Embedded

                                                                                  31:16 MULTI       —      —      —                 CODE<3:0>                            —           —     —          —     —       —       —         —      0000

                                       8820                       SBT2ELOG1       15:0                               INITID<7:0>                                                     REGION<3:0>            —               CMD<2:0>

                                                                                                                                                                                                                                             0000

                                                                                  31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000

                                       8824                       SBT2ELOG2       15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       GROUP<1:0>

                                                                                                                                                                                                                                             0000

                                                                                  31:16      —      —      —      —          —      —                        —     ERRP  —           —     —          —     —       —       —         —      0000

                                       8828                       SBT2ECON        15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —

                                                                                                                                                                                                                                             0000

                                                                                  31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000

                                       8830                       SBT2ECLRS       15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         CLEAR

                                                                                                                                                                                                                                             0000

                                                                                  31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000

                                       8838                       SBT2ECLRM       15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         CLEAR

                                                                                                                                                                                                                                             0000

                                                                                  31:16                                                                                  BASE<21:6>                                                          xxxx

                                       8840                       SBT2REG0        15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —         —

                                                                                                                                                                                                                                             xxxx

                                                                                  31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                       8850                       SBT2RD0         15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0

                                                                                                                                                                                                                                             xxxx

                                                                                  31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx         Connectivity

                                       8858                       SBT2WR0         15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0

                                                                                                                                                                                                                                             xxxx

                                                                                  31:16                                                                                  BASE<21:6>                                                          xxxx

                                       8860                       SBT2REG1        15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —         —

                                                                                                                                                                                                                                             xxxx

                                                                                  31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                       8870                       SBT2RD1         15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0

                                                                                                                                                                                                                                             xxxx

                                                                                  31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                       8878                       SBT2WR1         15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0

                                                                                                                                                                                                                                             xxxx

                                                                                  31:16                                                                                  BASE<21:6>                                                          xxxx

                                       8880                       SBT2REG2        15:0                            BASE<5:0>                                  PRI   —                       SIZE<4:0>                —       —         —

                                                                                                                                                                                                                                             xxxx

                                                                                  31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx         (EC) Family

                                       8890                       SBT2RD2         15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0

                                                                                                                                                                                                                                             xxxx

DS60001191G-page 77                                                               31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      xxxx

                                       8898                       SBT2WR2         15:0       —      —      —      —          —      —                        —     —     —           —     —          —     GROUP3  GROUP2  GROUP1 GROUP0

                                                                                                                                                                                                                                             xxxx

                                       Legend:                    x = unknown value on Reset; — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note:                      For reset values listed as ‘xxxx’, please refer to Table 4-6 for the actual reset values.
DS60001191G-page 78                    TABLE 4-11:                                SYSTEM BUS TARGET 3 REGISTER MAP                                                                                                                                        PIC32MZ

                                       Virtual Address                                                                                                                   Bits

                                                        (BF8F_#)  Register  Name  Bit Range  31/15  30/14  29/13  28/12      27/11  26/10                    25/9  24/8  23/7        22/6  21/5       20/4  19/3    18/2    17/1      16/0   All  Resets

                                                                                  31:16 MULTI       —      —      —                 CODE<3:0>                            —           —     —          —     —       —       —         —      0000

                                       8C20                       SBT3ELOG1       15:0                               INITID<7:0>                                                     REGION<3:0>            —               CMD<2:0>

                                                                                                                                                                                                                                             0000

                                                                                  31:16      —      —      —      —          —      —                        —     —     —           —     —          —     —       —       —         —      0000         Embedded

                                       8C24                       SBT3ELOG2       15:0       —      —      —      —          —      —                        —     —     —           —     —          —     —       —       GROUP<1:0>