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PIC32MZ1024ECG124-I/TL

器件型号:PIC32MZ1024ECG124-I/TL
器件类别:半导体    其他集成电路(IC)   
厂商名称:Microchip
厂商官网:https://www.microchip.com
标准:
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器件描述

32-bit microcontrollers - mcu 200mhz 1024 KB flash 512kb ram ethernet

参数
Manufacturer: Microchip
Product Category: 32-bit Microcontrollers - MCU
RoHS: Yes
Core: MIPS32 microAptiv MPU
Data Bus Width: 32 bit
Maximum Clock Frequency: 200 MHz
Program Memory Size: 1024 kB
Data RAM Size: 512 kB
On-Chip ADC: Yes
Operating Supply Voltage: 2.2 V to 3.6 V
Maximum Operating Temperature: + 85 C
Package / Case: VTLA-124
Mounting Style: SMD/SMT
A/D Bit Size: 12 bit
A/D Channels Available: 48
Brand: Microchip Technology
Data RAM Type: RAM
Interface Type: JTAG, I2C, PMP, SPI, SQI, UART, USB
Minimum Operating Temperature: - 40 C
Number of Programmable I/Os: 97
Number of Timers: 9
On-Chip DAC: No
Packaging: Tube
Processor Series: PIC32MZ EC
Program Memory Type: Flash
Factory Pack Quantity: 40

PIC32MZ1024ECG124-I/TL器件文档内容

                                            Not recommended for new designs Please use the PIC32MZ
                                            Embedded Connectivity with Floating Point Unit (EF) Family

                                                            PIC32MZ Embedded
                                                      Connectivity (EC) Family

32-bit MCUs (up to 2 MB Live-Update Flash and 512 KB SRAM) with
Audio and Graphics Interfaces, HS USB, Ethernet, and Advanced Analog

Operating Conditions                                               Advanced Analog Features

2.3V to 3.6V, -40C to +85C, DC to 200 MHz                      10-bit ADC resolution and up to 48 analog inputs
                                                                   Flexible and independent ADC trigger sources
Core: 200 MHz (up to 330 DMIPS) microAptivTM                        Two comparators with 32 programmable voltage references
                                                                   Temperature sensor with 2C accuracy
16 KB I-Cache, 4 KB D-Cache
MMU for optimum embedded OS execution                            Communication Interfaces
microMIPSTM mode for up to 35% smaller code size
DSP-enhanced core:                                                Two CAN modules (with dedicated DMA channels):
                                                                      - 2.0B Active with DeviceNetTM addressing support
   - Four 64-bit accumulators
   - Single-cycle MAC, saturating and fractional math               Six UART modules (25 Mbps):
Code-efficient (C and Assembly) architecture                        - Supports LIN 1.2 and IrDA protocols

Clock Management                                                    Six 4-wire SPI modules
                                                                   SQI configurable as an additional SPI module (50 MHz)
Internal oscillator                                              Five I2C modules (up to 1 Mbaud) with SMBus support
Programmable PLLs and oscillator clock sources                   Parallel Master Port (PMP)
Fail-Safe Clock Monitor (FSCM)                                    Peripheral Pin Select (PPS) to enable function remap
Independent Watchdog Timers (WDT) and Deadman
                                                                   Timers/Output Compare/Input Capture
   Timer (DMT)
Fast wake-up and start-up                                        Nine 16-bit or up to four 32-bit timers/counters
                                                                   Nine Output Compare (OC) modules
Power Management                                                    Nine Input Capture (IC) modules
                                                                   PPS to enable function remap
Low-power modes (Sleep and Idle)                                  Real-Time Clock and Calendar (RTCC) module
Integrated Power-on Reset and Brown-out Reset
                                                                   Input/Output
Memory Interfaces
                                                                   5V-tolerant pins with up to 32 mA source/sink
50 MHz External Bus Interface (EBI)                               Selectable open drain, pull-ups, and pull-downs
50 MHz Serial Quad Interface (SQI)                               External interrupts on all I/O pins

Audio and Graphics Interfaces                                      Qualification and Class B Support

Graphics interfaces: EBI or PMP                                  Class B Safety Library, IEC 60730
Audio data communication: I2S, LJ, and RJ                         Back-up internal oscillator
Audio control interfaces: SPI and I2C
Audio master clock: Fractional clock frequencies with USB        Debugger Development Support

   synchronization                                                 In-circuit and in-application programming
                                                                   4-wire MIPS Enhanced JTAG interface
High-Speed (HS) Communication Interfaces                            Unlimited software and 12 complex breakpoints
(with Dedicated DMA)                                                IEEE 1149.2-compatible (JTAG) boundary scan
                                                                   Non-intrusive hardware-based instruction trace
USB 2.0-compliant Hi-Speed On-The-Go (OTG) controller
10/100 Mbps Ethernet MAC with MII and RMII interface             Software and Tools Support

Security Features                                                   C/C++ compiler with native DSP/fractional support
                                                                   MPLAB Harmony Integrated Software Framework
Crypto Engine with a RNG for data encryption/decryption          TCP/IP, USB, Graphics, and mTouchTM middleware
   and authentication (AES, 3DES, SHA, MD5, and HMAC)               MFi, AndroidTM, and Bluetooth audio frameworks
                                                                   RTOS Kernels: Express Logic ThreadX, FreeRTOSTM,
Advanced memory protection:
   - Peripheral and memory region access control                      OPENRTOS, Micrim C/OSTM, and SEGGER embOS

Direct Memory Access (DMA)

Eight channels with automatic data size detection
Programmable Cyclic Redundancy Check (CRC)

Packages                 QFN                                 TQFP                              VTLA          LQFP

           Type           64           64                    100                     144        124            144
                          53           53                                            120         98            120
Pin Count             0.50 mm     0.50 mm                    78                  0.40 mm     0.50 mm       0.50 mm
I/O Pins (up to)    9x9x0.9 mm  10x10x1 mm                                     16x16x1 mm  9x9x0.9 mm  20x20x1.40 mm
Contact/Lead Pitch                          0.40 mm                0.50 mm
Dimensions
                                            12x12x1 mm             14x14x1 mm

2013-2016 Microchip Technology Inc.                                                       DS60001191G-page 1
DS60001191G-page 2                    TABLE 1:  PIC32MZ EC FAMILY FEATURES                                                                                                                                                                                                                                             PIC32MZ Embedded Connectivity (EC) Family

                                                                                                                     Remappable Peripherals
                                      Device
                                                          Progra m
                                                             Memory (KB)

                                                                    Dat a
                                                                       Memory (KB)

                                                                                Pins
                                                                                           Packages
                                                                                                    Boot Flash
                                                                                                       Memory (KB)
                                                                                                                Remappable Pins
                                                                                                                        Timers/
                                                                                                                           Capture/
                                                                                                                             Compare(1)
                                                                                                                                     UART
                                                                                                                                              SPI/I2S
                                                                                                                                                       External
                                                                                                                                                         Interrupts(2)
                                                                                                                                                                 CAN 2.0B

                                                                                                                                                                          Crypto
                                                                                                                                                                                    RNG
                                                                                                                                                                                           DMA Channels
                                                                                                                                                                                              (Programmable/
                                                                                                                                                                                                 Dedicated)
                                                                                                                                                                                                         ADC (Channels)
                                                                                                                                                                                                                  Analog Comparators
                                                                                                                                                                                                                           USB 2.0 HS OTG
                                                                                                                                                                                                                                   I2C
                                                                                                                                                                                                                                              PMP
                                                                                                                                                                                                                                                         EBI
                                                                                                                                                                                                                                                                  SQI
                                                                                                                                                                                                                                                                           RTCC
                                                                                                                                                                                                                                                                                     Ethernet
                                                                                                                                                                                                                                                                                              I/O Pins
                                                                                                                                                                                                                                                                                                       JTAG
                                                                                                                                                                                                                                                                                                                Trace

                                      PIC32MZ1024ECG064                                                                                      0 N Y 8/12

                                      PIC32MZ1024ECH064 1024                                                                                 2 N Y 8/16

                                      PIC32MZ1024ECM064       512  64   TQFP,  160                       34  9/9/9  6  4  5                  2 Y Y 8/18  24 2 Y 4                        Y  N  Y Y Y 46 Y Y
                                      PIC32MZ2048ECG064                  QFN
                                                                                                                                             0 N Y 8/12

                                      PIC32MZ2048ECH064 2048                                                                                 2 N Y 8/16

                                      PIC32MZ2048ECM064                                                                                      2 Y Y 8/18

                                      PIC32MZ1024ECG100                                                                                      0 N Y 8/12

                                      PIC32MZ1024ECH100 1024                                                                                 2 N Y 8/16

                                      PIC32MZ1024ECM100       512 100 TQFP 160 51 9/9/9 6 6 5                                                2 Y Y 8/18  40 2 Y 5                        Y  Y Y Y Y 78 Y Y
                                      PIC32MZ2048ECG100
                                                                                                                                             0 N Y 8/12

                                      PIC32MZ2048ECH100 2048                                                                                 2 N Y 8/16

                                      PIC32MZ2048ECM100                                                                                      2 Y Y 8/18

                                      PIC32MZ1024ECG124                                                                                      0 N Y 8/12

                                      PIC32MZ1024ECH124 1024                                                                                 2 N Y 8/16

                                      PIC32MZ1024ECM124       512 124 VTLA 160 53 9/9/9 6 6 5                                                2 Y Y 8/18  48 2 Y 5                        Y  Y Y Y Y 97 Y Y
                                      PIC32MZ2048ECG124
                                                                                                                                             0 N Y 8/12

                                      PIC32MZ2048ECH124 2048                                                                                 2 N Y 8/16

                                      PIC32MZ2048ECM124                                                                                      2 Y Y 8/18

                                      PIC32MZ1024ECG144                                                                                      0 N Y 8/12

2013-2016 Microchip Technology Inc.  PIC32MZ1024ECH144 1024                                                                                 2 N Y 8/16

                                      PIC32MZ1024ECM144       512  144  LQFP,  160                       53  9/9/9  6  6  5                  2  Y Y 8/18                           Y  5  Y  Y Y Y Y 120 Y Y
                                      PIC32MZ2048ECG144                 TQFP                                                                 0                               48 2

                                                                                                                                                N Y 8/12

                                      PIC32MZ2048ECH144 2048                                                                                 2 N Y 8/16

                                      PIC32MZ2048ECM144                                                                                      2 Y Y 8/18

                                      Note 1: Eight out of nine timers are remappable.
                                                2: Four out of five external interrupts are remappable.
       PIC32MZ Embedded Connectivity (EC) Family

Device Pin Tables
TABLE 2: PIN NAMES FOR 64-PIN DEVICES

    64-PIN QFN(4) AND TQFP (TOP VIEW)

PIC32MZ0512EC(E/F/K)064
PIC32MZ1024EC(G/H/M)064
PIC32MZ1024EC(E/F/K)064
PIC32MZ2048EC(G/H/M)064

                                             64          1

                                                                      64                1

                                                 QFN(4)                    TQFP

Pin #                       Full Pin Name        Pin #                  Full Pin Name

    1  AN17/ETXEN/RPE5/PMD5/RE5                  33 VBUS
    2
    3  AN16/ETXD0/PMD6/RE6                       34 VUSB3V3
    4
    5  AN15/ETXD1/PMD7/RE7                       35 VSS
    6
    7  AN14/C1IND/RPG6/SCK2/PMA5/RG6             36 D-
    8
    9  AN13/C1INC/RPG7/SDA4/PMA4/RG7             37 D+
   10
   11  AN12/C2IND/RPG8/SCL4/PMA3/RG8             38 RPF3/USBID/RF3
   12
   13  VSS                                       39 VDD
   14
   15  VDD                                       40 VSS
   16
   17  MCLR                                      41 RPF4/SDA5/PMA9/RF4
   18
   19  AN11/C2INC/RPG9/PMA2/RG9                  42 RPF5/SCL5/PMA8/RF5
   20
   21  AN45/C1INA/RPB5/RB5                       43 AERXD0/ETXD2/RPD9/SDA1/PMCS2/PMA15/RD9
   22
   23  AN4/C1INB/RB4                             44 ECOL/RPD10/SCL1/SCK4/RD10
   24
   25  AN3/C2INA/RPB3/RB3                        45 AERXCLK/AEREFCLK/ECRS/RPD11/PMCS1/PMA14/RD11
   26
   27  AN2/C2INB/RPB2/RB2                        46 AERXD1/ETXD3/RPD0/RTCC/INT0/RD0
   28
   29  PGEC1/VREF-/CVREF-/AN1/RPB1/RB1           47 SOSCI/RPC13/RC13
   30
   31  PGED1/VREF+/CVREF+/AN0/RPB0/PMA6/RB0      48 SOSCO/RPC14/T1CK/RC14
   32
Note   PGEC2/AN46/RPB6/RB6                       49 EMDIO/AEMDIO/RPD1/SCK1/RD1

       PGED2/AN47/RPB7/RB7                       50 ETXERR/AETXEN/RPD2/SDA3/RD2

       AVDD                                      51 AERXERR/ETXCLK/RPD3/SCL3/RD3

       AVss                                      52 SQICS0/RPD4/PMWR/RD4

       AN48/RPB8/PMA10/RB8                       53 SQICS1/RPD5/PMRD/RD5

       AN49/RPB9/PMA7/RB9                        54 VDD

       TMS/CVREFOUT/AN5/RPB10/PMA13/RB10         55 VSS

       TDO/AN6/PMA12/RB11                        56 ERXD3/AETXD1/RPF0/RF0

       VSS                                       57 TRCLK/SQICLK/ERXD2/AETXD0/RPF1/RF1

       VDD                                       58 TRD0/SQID0/ERXD1/PMD0/RE0

       TCK/AN7/PMA11/RB12                        59 VSS

       TDI/AN8/RB13                              60 VDD

       AN9/RPB14/SCK3/PMA1/RB14                  61 TRD1/SQID1/ERXD0/PMD1/RE1

       AN10/EMDC/AEMDC/RPB15/OCFB/PMA0/RB15      62 TRD2/SQID2/ERXDV/ECRSDV/AECRSDV/PMD2/RE2

       OSC1/CLKI/RC12                            63 TRD3/SQID3/ERXCLK/EREFCLK/RPE3/PMD3/RE3

       OSC2/CLKO/RC15                            64 AN18/ERXERR/PMD4/RE4

       1: The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.3 "Peripheral Pin
              Select (PPS)" for restrictions.

       2: Every I/O port pin (RBx-RGx) can be used as a change notification pin (CNBx-CNGx). See Section 12.0 "I/O Ports" for more information.
       3: Shaded pins are 5V tolerant.
       4: The metal plane at the bottom of the device is not connected to any pins and is recommended to be connected to VSS externally.

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PIC32MZ Embedded Connectivity (EC) Family

TABLE 3: PIN NAMES FOR 100-PIN DEVICES
   100-PIN TQFP (TOP VIEW)

              PIC32MZ0512EC(E/F/K)100
              PIC32MZ1024EC(G/H/M)100
              PIC32MZ1024EC(E/F/K)100
              PIC32MZ2048EC(G/H/M)100

                                                        100
                                                                                       1

Pin #               Full Pin Name                Pin #                     Full Pin Name

1 AN23/AERXERR/RG15                              36 VSS

2 EBIA5/AN34/PMA5/RA5                            37 VDD

3 EBID5/AN17/RPE5/PMD5/RE5                       38 TCK/EBIA19/AN29/RA1

4 EBID6/AN16/PMD6/RE6                            39 TDI/EBIA18/AN30/RPF13/SCK5/RF13

5 EBID7/AN15/PMD7/RE7                            40 TDO/EBIA17/AN31/RPF12/RF12

6 EBIA6/AN22/RPC1/PMA6/RC1                       41 EBIA11/AN7/ERXD0/AECRS/PMA11/RB12

7 EBIA12/AN21/RPC2/PMA12/RC2                     42 AN8/ERXD1/AECOL/RB13

8 EBIWE/AN20/RPC3/PMWR/RC3                       43 EBIA1/AN9/ERXD2/AETXD3/RPB14/SCK3/PMA1/RB14

9 EBIOE/AN19/RPC4/PMRD/RC4                       44 EBIA0/AN10/ERXD3/AETXD2/RPB15/OCFB/PMA0/RB15

10 AN14/C1IND/ECOL/RPG6/SCK2/RG6                 45 VSS

11 EBIA4/AN13/C1INC/ECRS/RPG7/SDA4/PMA4/RG7      46 VDD

12     EBIA3/AN12/C2IND/ERXDV/ECRSDV/AERXDV/     47 AN32/AETXD0/RPD14/RD14
       AECRSDV/RPG8/SCL4/PMA3/RG8

13 VSS                                           48 AN33/AETXD1/RPD15/SCK6/RD15

14 VDD                                           49 OSC1/CLKI/RC12

15 MCLR                                          50 OSC2/CLKO/RC15

16     EBIA2/AN11/C2INC/ERXCLK/EREFCLK/AERXCLK/  51 VBUS
       AEREFCLK/RPG9/PMA2/RG9

17 TMS/EBIA16/AN24/RA0                           52 VUSB3V3

18 AN25/AERXD0/RPE8/RE8                          53 VSS

19 AN26/AERXD1/RPE9/RE9                          54 D-

20 AN45/C1INA/RPB5/RB5                           55 D+

21 AN4/C1INB/RB4                                 56 RPF3/USBID/RF3

22 AN3/C2INA/RPB3/RB3                            57 EBIRDY3/RPF2/SDA3/RF2

23 AN2/C2INB/RPB2/RB2                            58 EBIRDY2/RPF8/SCL3/RF8

24 PGEC1/AN1/RPB1/RB1                            59 EBICS0/SCL2/RA2

25 PGED1/AN0/RPB0/RB0                            60 EBIRDY1/SDA2/RA3

26 PGEC2/AN46/RPB6/RB6                           61 EBIA14/PMCS1/PMA14/RA4

27 PGED2/AN47/RPB7/RB7                           62 VDD

28 VREF-/CVREF-/AN27/AERXD2/RA9                  63 VSS

29 VREF+/CVREF+/AN28/AERXD3/RA10                 64 EBIA9/RPF4/SDA5/PMA9/RF4

30 AVDD                                          65 EBIA8/RPF5/SCL5/PMA8/RF5

31 AVSS                                          66 AETXCLK/RPA14/SCL1/RA14

32 EBIA10/AN48/RPB8/PMA10/RB8                    67 AETXEN/RPA15/SDA1/RA15

33 EBIA7/AN49/RPB9/PMA7/RB9                      68 EBIA15/RPD9/PMCS2/PMA15/RD9

34 EBIA13/CVREFOUT/AN5/RPB10/PMA13/RB10          69 RPD10/SCK4/RD10

35 AN6/ERXERR/AETXERR/RB11                       70 EMDC/AEMDC/RPD11/RD11

Note 1:       The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.3 "Peripheral Pin
          2:  Select (PPS)" for restrictions.
          3:  Every I/O port pin (RAx-RGx) can be used as a change notification pin (CNAx-CNGx). See Section 12.0 "I/O Ports" for more
              information.
              Shaded pins are 5V tolerant.

DS60001191G-page 4                                                        2013-2016 Microchip Technology Inc.
     PIC32MZ Embedded Connectivity (EC) Family

TABLE 3: PIN NAMES FOR 100-PIN DEVICES (CONTINUED)
   100-PIN TQFP (TOP VIEW)

            PIC32MZ0512EC(E/F/K)100
            PIC32MZ1024EC(G/H/M)100
            PIC32MZ1024EC(E/F/K)100
            PIC32MZ2048EC(G/H/M)100

                                              100
                                                                             1

Pin #                   Full Pin Name  Pin #                    Full Pin Name

71 EMDIO/AEMDIO/RPD0/RTCC/INT0/RD0     86 EBID10/ETXD0/RPF1/PMD10/RF1
72 SOSCI/RPC13/RC13                    87 EBID9/ETXERR/RPG1/PMD9/RG1

73 SOSCO/RPC14/T1CK/RC14               88 EBID8/RPG0/PMD8/RG0
74 VDD                                 89 TRCLK/SQICLK/RA6

75 VSS                                 90 TRD3/SQID3/RA7
76 RPD1/SCK1/RD1                       91 EBID0/PMD0/RE0
77 EBID14/ETXEN/RPD2/PMD14/RD2         92 VSS
78 EBID15/ETXCLK/RPD3/PMD15/RD3        93 VDD
79 EBID12/ETXD2/RPD12/PMD12/RD12       94 EBID1/PMD1/RE1
80 EBID13/ETXD3/PMD13/RD13             95 TRD2/SQID2/RG14
81 SQICS0/RPD4/RD4                     96 TRD1/SQID1/RG12

  82   SQICS1/RPD5/RD5                 97 TRD0/SQID0/RG13
  83
  84   VDD                             98 EBID2/PMD2/RE2
  85
Note   VSS                             99 EBID3/RPE3/PMD3/RE3

       EBID11/ETXD1/RPF0/PMD11/RF0     100 EBID4/AN18/PMD4/RE4

       1: The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.3 "Peripheral Pin
              Select (PPS)" for restrictions.

       2: Every I/O port pin (RAx-RGx) can be used as a change notification pin (CNAx-CNGx). See Section 12.0 "I/O Ports" for more
              information.

       3: Shaded pins are 5V tolerant.

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PIC32MZ Embedded Connectivity (EC) Family

TABLE 4: PIN NAMES FOR 124-PIN DEVICES                                                                               A34
     124-PIN VTLA (BOTTOM VIEW)                                                       B13 B29

                                                                        A17

                   PIC32MZ0512EC(E/F/K)124                                            B1              B41

                   PIC32MZ1024EC(G/H/M)124                                                B56                             A51
                   PIC32MZ1024EC(E/F/K)124

                   PIC32MZ2048EC(G/H/M)124                                   A1

                                                                              A68
                                        Polarity Indicator

Package              Full Pin Name                                           Package                   Full Pin Name
  Pin #                                                                        Pin #

A1 No Connect                                                                    A35 VBUS

A2 AN23/RG15                                                                     A36 VUSB3V3

A3 EBID5/AN17/RPE5/PMD5/RE5                                                      A37 D-

A4 EBID7/AN15/PMD7/RE7                                                           A38 RPF3/USBID/RF3

A5 AN35/ETXD0/RJ8                                                                A39 EBIRDY2/RPF8/SCL3/RF8

A6 EBIA12/AN21/RPC2/PMA12/RC2                                                    A40 ERXD3/RH9

A7 EBIOE/AN19/RPC4/PMRD/RC4                                                      A41 EBICS0/SCL2/RA2

A8 EBIA4/AN13/C1INC/RPG7/SDA4/PMA4/RG7                                           A42 EBIA14/PMCS1/PMA14/RA4

A9            VSS                                                                A43 VSS

A10 MCLR                                                                         A44 EBIA8/RPF5/SCL5/PMA8/RF5

A11 TMS/EBIA16/AN24/RA0                                                          A45 RPA15/SDA1/RA15

A12 AN26/RPE9/RE9                                                                A46 RPD10/SCK4/RD10

A13 AN4/C1INB/RB4                                                                A47 ECRS/RH12

A14 AN3/C2INA/RPB3/RB3                                                           A48 RPD0/RTCC/INT0/RD0

A15 VDD                                                                          A49 SOSCO/RPC14/T1CK/RC14

A16 AN2/C2INB/RPB2/RB2                                                           A50 VDD

A17 PGEC1/AN1/RPB1/RB1                                                           A51 VSS

A18 PGED1/AN0/RPB0/RB0                                                           A52 RPD1/SCK1/RD1

A19 PGED2/AN47/RPB7/RB7                                                          A53 EBID15/RPD3/PMD15/RD3

A20 VREF+/CVREF+/AN28/RA10                                                       A54 EBID13/PMD13/RD13

A21 AVSS                                                                         A55 EMDIO/RJ1

A22 AN39/ETXD3/RH1                                                               A56 SQICS0/RPD4/RD4

A23 EBIA7/AN49/RPB9/PMA7/RB9                                                     A57 ETXEN/RPD6/RD6

A24 AN6/RB11                                                                     A58 VDD

A25 VDD                                                                          A59 EBID11/RPF0/PMD11/RF0

A26 TDI/EBIA18/AN30/RPF13/SCK5/RF13                                              A60 EBID9/RPG1/PMD9/RG1

A27 EBIA11/AN7/PMA11/RB12                                                        A61 TRCLK/SQICLK/RA6

A28 EBIA1/AN9/RPB14/SCK3/PMA1/RB14                                               A62 RJ4

A29 VSS                                                                          A63 VSS

A30 AN40/ERXERR/RH4                                                              A64 EBID1/PMD1/RE1

A31 AN42/ERXD2/RH6                                                               A65 TRD1/SQID1/RG12

A32 AN33/RPD15/SCK6/RD15                                                         A66 EBID2/SQID2/PMD2/RE2

A33 OSC2/CLKO/RC15                                                               A67 EBID4/AN18/PMD4/RE4

A34 No Connect                                                                   A68 No Connect

Note 1:       The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.3 "Peripheral Pin
              Select (PPS)" for restrictions.
          2:  Every I/O port pin (RAx-RJx) can be used as a change notification pin (CNAx-CNJx). See Section 12.0 "I/O Ports" for more information.
          3:  Shaded pins are 5V tolerant.
          4:  The metal plane at the bottom of the device is not connected to any pins and is recommended to be connected to VSS externally.

DS60001191G-page 6                                                                                2013-2016 Microchip Technology Inc.
              PIC32MZ Embedded Connectivity (EC) Family

TABLE 4: PIN NAMES FOR 124-PIN DEVICES (CONTINUED)

124-PIN VTLA (BOTTOM VIEW)                                                                                    A34
                                                                               B13 B29
                                                                 A17

                   PIC32MZ0512EC(E/F/K)124                                     B1              B41

                   PIC32MZ1024EC(G/H/M)124                                         B56                             A51
                   PIC32MZ1024EC(E/F/K)124

                   PIC32MZ2048EC(G/H/M)124                            A1

                                                                                A68
                                          Polarity Indicator

Package             Full Pin Name                                     Package                  Full Pin Name
  Pin #                                                                 Pin #

B1 EBIA5/AN34/PMA5/RA5                                                    B29 VSS
                                                                          B30 D+
B2 EBID6/AN16/PMD6/RE6                                                    B31 RPF2/SDA3/RF2
                                                                          B32 ERXD0/RH8
B3 EBIA6/AN22/RPC1/PMA6/RC1                                               B33 ECOL/RH10
                                                                          B34 EBIRDY1/SDA2/RA3
B4 AN36/ETXD1/RJ9                                                         B35 VDD
                                                                          B36 EBIA9/RPF4/SDA5/PMA9/RF4
B5 EBIWE/AN20/RPC3/PMWR/RC3                                               B37 RPA14/SCL1/RA14
                                                                          B38 EBIA15/RPD9/PMCS2/PMA15/RD9
B6 AN14/C1IND/RPG6/SCK2/RG6                                               B39 EMDC/RPD11/RD11
                                                                          B40 ERXDV/ECRSDV/RH13
B7 EBIA3/AN12/C2IND/RPG8/SCL4/PMA3/RG8                                    B41 SOSCI/RPC13/RC13
                                                                          B42 EBID14/RPD2/PMD14/RD2
B8            VDD                                                         B43 EBID12/RPD12/PMD12/RD12
                                                                          B44 ETXERR/RJ0
B9 EBIA2/AN11/C2INC/RPG9/PMA2/RG9                                         B45 EBIRDY3/RJ2
                                                                          B46 SQICS1/RPD5/RD5
B10 AN25/RPE8/RE8                                                         B47 ETXCLK/RPD7/RD7
                                                                          B48 VSS
B11 AN45/C1INA/RPB5/RB5                                                   B49 EBID10/RPF1/PMD10/RF1
                                                                          B50 EBID8/RPG0/PMD8/RG0
B12 AN37/ERXCLK/EREFCLK/RJ11

B13 VSS

B14 PGEC2/AN46/RPB6/RB6

B15 VREF-/CVREF-/AN27/RA9

B16 AVDD

B17 AN38/ETXD2/RH0

B18 EBIA10/AN48/RPB8/PMA10/RB8

B19 EBIA13/CVREFOUT/AN5/RPB10/PMA13/RB10

B20 VSS

B21 TCK/EBIA19/AN29/RA1

B22 TDO/EBIA17/AN31/RPF12/RF12

B23 AN8/RB13                                                              B51 TRD3/SQID3/RA7

B24 EBIA0/AN10/RPB15/OCFB/PMA0/RB15                                       B52 EBID0/PMD0/RE0

B25 VDD                                                                   B53 VDD

B26 AN41/ERXD1/RH5                                                        B54 TRD2/SQID2/RG14

B27 AN32/AETXD0/RPD14/RD14                                                B55 TRD0/SQID0/RG13

B28 OSC1/CLKI/RC12                                                        B56 EBID3/RPE3/PMD3/RE3

Note 1:       The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.3 "Peripheral Pin
              Select (PPS)" for restrictions.
          2:  Every I/O port pin (RAx-RJx) can be used as a change notification pin (CNAx-CNJx). See Section 12.0 "I/O Ports" for more information.
          3:  Shaded pins are 5V tolerant.
          4:  The metal plane at the bottom of the device is not connected to any pins and is recommended to be connected to VSS externally.

2013-2016 Microchip Technology Inc.                                                                               DS60001191G-page 7
PIC32MZ Embedded Connectivity (EC) Family

TABLE 5: PIN NAMES FOR 144-PIN DEVICES
    144-PIN LQFP AND TQFP (TOP VIEW)

                   PIC32MZ0512EC(E/F/K)144
                   PIC32MZ1024EC(G/H/M)144
                   PIC32MZ1024EC(E/F/K)144
                   PIC32MZ2048EC(G/H/M)144

                                             144

                                                               1

   Pin                        Full Pin Name     Pin                   Full Pin Name
Number                                       Number

1             AN23/RG15                           37 PGEC2/AN46/RPB6/RB6

2             EBIA5/AN34/PMA5/RA5                 38 PGED2/AN47/RPB7/RB7

3             EBID5/AN17/RPE5/PMD5/RE5            39  VREF-/CVREF-/AN27/RA9

4             EBID6/AN16/PMD6/RE6                 40 VREF+/CVREF+/AN28/RA10

5             EBID7/AN15/PMD7/RE7                 41  AVDD

6             EBIA6/AN22/RPC1/PMA6/RC1            42  AVSS

7             AN35/ETXD0/RJ8                      43 AN38/ETXD2/RH0

8             AN36/ETXD1/RJ9                      44 AN39/ETXD3/RH1

9             EBIBS0/RJ12                         45 EBIRP/RH2

10 EBIBS1/RJ10                                    46 RH3

11 EBIA12/AN21/RPC2/PMA12/RC2                     47 EBIA10/AN48/RPB8/PMA10/RB8

12 EBIWE/AN20/RPC3/PMWR/RC3                       48 EBIA7/AN49/RPB9/PMA7/RB9

13 EBIOE/AN19/RPC4/PMRD/RC4                       49 CVREFOUT/AN5/RPB10/RB10

14 AN14/C1IND/RPG6/SCK2/RG6                       50 AN6/RB11

15 AN13/C1INC/RPG7/SDA4/RG7                       51 EBIA1/PMA1/RK1

16 AN12/C2IND/RPG8/SCL4/RG8                       52 EBIA3/PMA3/RK2

17            VSS                                 53 EBIA17/RK3

18            VDD                                 54  VSS

19 EBIA16/RK0                                     55  VDD

20 MCLR                                           56 TCK/AN29/RA1

21 EBIA2/AN11/C2INC/RPG9/PMA2/RG9                 57 TDI/AN30/RPF13/SCK5/RF13

22 TMS/AN24/RA0                                   58 TDO/AN31/RPF12/RF12

23 AN25/RPE8/RE8                                  59 AN7/RB12

24 AN26/RPE9/RE9                                  60 AN8/RB13

25 AN45/C1INA/RPB5/RB5                            61 AN9/RPB14/SCK3/RB14

26 AN4/C1INB/RB4                                  62 AN10/RPB15/OCFB/RB15

27 AN37/ERXCLK/EREFCLK/RJ11                       63  VSS

28 EBIA13/PMA13/RJ13                              64  VDD

29 EBIA11/PMA11/RJ14                              65 AN40/ERXERR/RH4

30 EBIA0/PMA0/RJ15                                66 AN41/ERXD1/RH5

31 AN3/C2INA/RPB3/RB3                             67 AN42/ERXD2/RH6

32            VSS                                 68 EBIA4/PMA4/RH7

33            VDD                                 69 AN32/RPD14/RD14

34 AN2/C2INB/RPB2/RB2                             70 AN33/RPD15/SCK6/RD15

35 PGEC1/AN1/RPB1/RB1                             71 OSC1/CLKI/RC12

36 PGED1/AN0/RPB0/RB0                             72 OSC2/CLKO/RC15

Note 1:       The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.3 "Peripheral Pin
          2:  Select (PPS)" for restrictions.
          3:  Every I/O port pin (RAx-RKx) can be used as a change notification pin (CNAx-CNKx). See Section 12.0 "I/O Ports" for more
              information.
              Shaded pins are 5V tolerant.

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TABLE 5: PIN NAMES FOR 144-PIN DEVICES (CONTINUED)
    144-PIN LQFP AND TQFP (TOP VIEW)

                   PIC32MZ0512EC(E/F/K)144
                   PIC32MZ1024EC(G/H/M)144
                   PIC32MZ1024EC(E/F/K)144
                   PIC32MZ2048EC(G/H/M)144

                                            144

                                                    1

   Pin                 Full Pin Name           Pin                     Full Pin Name
Number                                      Number

73            VBUS                               109 RPD1/SCK1/RD1
                                                 110 EBID14/RPD2/PMD14/RD2
74            VUSB3V3                            111 EBID15/RPD3/PMD15/RD3
                                                 112 EBID12/RPD12/PMD12/RD12
75            VSS                                113 EBID13/PMD13/RD13
                                                 114 ETXERR/RJ0
76 D-                                            115 EMDIO/RJ1
                                                 116 EBIRDY3/RJ2
77 D+                                            117 EBIA22/RJ3
                                                 118 SQICS0/RPD4/RD4
78 RPF3/USBID/RF3

79 SDA3/RPF2/RF2

80 SCL3/RPF8/RF8

81 ERXD0/RH8

82 ERXD3/RH9

83 ECOL/RH10                                     119 SQICS1/RPD5/RD5
84 EBIRDY2/RH11                                  120 ETXEN/RPD6/RD6
85 SCL2/RA2                                      121 ETXCLK/RPD7/RD7
86 EBIRDY1/SDA2/RA3                              122 VDD
87 EBIA14/PMCS1/PMA14/RA4                        123 VSS

88            VDD                                124 EBID11/RPF0/PMD11/RF0
                                                 125 EBID10/RPF1/PMD10/RF1
89            VSS

90 EBIA9/RPF4/SDA5/PMA9/RF4                      126 EBIA21/RK7

91 EBIA8/RPF5/SCL5/PMA8/RF5                      127 EBID9/RPG1/PMD9/RG1
92 EBIA18/RK4                                    128 EBID8/RPG0/PMD8/RG0

93 EBIA19/RK5                                    129 TRCLK/SQICLK/RA6

94 EBIA20/RK6                                    130 TRD3/SQID3/RA7
95 RPA14/SCL1/RA14                               131 EBICS0/RJ4
96 RPA15/SDA1/RA15                               132 EBICS1/RJ5
97 EBIA15/RPD9/PMCS2/PMA15/RD9                   133 EBICS2/RJ6
98 RPD10/SCK4/RD10                               134 EBICS3/RJ7
99 EMDC/RPD11/RD11                               135 EBID0/PMD0/RE0
100 ECRS/RH12                                    136 VSS
101 ERXDV/ECRSDV/RH13                            137 VDD

102 RH14                                         138 EBID1/PMD1/RE1

103 EBIA23/RH15                                  139 TRD2/SQID2/RG14

104 RPD0/RTCC/INT0/RD0                           140 TRD1/SQID1/RG12

105 SOSCI/RPC13/RC13                             141 TRD0/SQID0/RG13

106 SOSCO/RPC14/T1CK/RC14                        142 EBID2/PMD2/RE2

107 VDD                                          143 EBID3/RPE3/PMD3/RE3

108 VSS                                          144 EBID4/AN18/PMD4/RE4

Note 1:       The RPn pins can be used by remappable peripherals. See Table 1 for the available peripherals and Section 12.3 "Peripheral Pin
          2:  Select (PPS)" for restrictions.
          3:  Every I/O port pin (RAx-RKx) can be used as a change notification pin (CNAx-CNKx). See Section 12.0 "I/O Ports" for more
              information.
              Shaded pins are 5V tolerant.

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NOTES:

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Table of Contents

1.0 Device Overview ........................................................................................................................................................................ 15
2.0 Guidelines for Getting Started with 32-bit Microcontrollers ........................................................................................................ 37
3.0 CPU............................................................................................................................................................................................ 47
4.0 Memory Organization ................................................................................................................................................................. 59
5.0 Flash Program Memory.............................................................................................................................................................. 97
6.0 Resets ...................................................................................................................................................................................... 107
7.0 CPU Exceptions and Interrupt Controller ................................................................................................................................. 113
8.0 Oscillator Configuration ............................................................................................................................................................ 149
9.0 Prefetch Module ....................................................................................................................................................................... 161
10.0 Direct Memory Access (DMA) Controller ................................................................................................................................. 165
11.0 Hi-Speed USB with On-The-Go (OTG) .................................................................................................................................... 189
12.0 I/O Ports ................................................................................................................................................................................... 237
13.0 Timer1 ...................................................................................................................................................................................... 273
14.0 Timer2/3, Timer4/5, Timer6/7, and Timer8/9............................................................................................................................ 277
15.0 Deadman Timer (DMT) ............................................................................................................................................................ 283
16.0 Watchdog Timer (WDT) ........................................................................................................................................................... 291
17.0 Input Capture............................................................................................................................................................................ 295
18.0 Output Compare....................................................................................................................................................................... 299
19.0 Serial Peripheral Interface (SPI) and Inter-IC Sound (I2S)....................................................................................................... 305
20.0 Serial Quad Interface (SQI)...................................................................................................................................................... 315
21.0 Inter-Integrated Circuit (I2C) ..................................................................................................................................................... 339
22.0 Universal Asynchronous Receiver Transmitter (UART) ........................................................................................................... 347
23.0 Parallel Master Port (PMP)....................................................................................................................................................... 355
24.0 External Bus Interface (EBI)..................................................................................................................................................... 365
25.0 Real-Time Clock and Calendar (RTCC)................................................................................................................................... 373
26.0 Crypto Engine........................................................................................................................................................................... 383
27.0 Random Number Generator (RNG) ......................................................................................................................................... 403
28.0 Pipelined Analog-to-Digital Converter (ADC) ........................................................................................................................... 409
29.0 Controller Area Network (CAN) ................................................................................................................................................ 439
30.0 Ethernet Controller ................................................................................................................................................................... 477
31.0 Comparator .............................................................................................................................................................................. 521
32.0 Comparator Voltage Reference (CVREF) ................................................................................................................................. 525
33.0 Power-Saving Features ........................................................................................................................................................... 529
34.0 Special Features ...................................................................................................................................................................... 535
35.0 Instruction Set .......................................................................................................................................................................... 559
36.0 Development Support............................................................................................................................................................... 561
37.0 Electrical Characteristics .......................................................................................................................................................... 565
38.0 AC and DC Characteristics Graphs.......................................................................................................................................... 613
39.0 Packaging Information.............................................................................................................................................................. 615
The Microchip Web Site ..................................................................................................................................................................... 663
Customer Change Notification Service .............................................................................................................................................. 663
Customer Support .............................................................................................................................................................................. 663
Product Identification System ............................................................................................................................................................ 664

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PIC32MZ Embedded Connectivity (EC) Family

                                    TO OUR VALUED CUSTOMERS

  It is our intention to provide our valued customers with the best documentation possible to ensure successful use of your Microchip
  products. To this end, we will continue to improve our publications to better suit your needs. Our publications will be refined and
  enhanced as new volumes and updates are introduced.
  If you have any questions or comments regarding this publication, please contact the Marketing Communications Department via
  E-mail at docerrors@microchip.com. We welcome your feedback.

Most Current Data Sheet

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         http://www.microchip.com

  You can determine the version of a data sheet by examining its literature number found on the bottom outside corner of any page.
  The last character of the literature number is the version number, (e.g., DS30000000A is version A of document DS30000000).

Errata

  An errata sheet, describing minor operational differences from the data sheet and recommended workarounds, may exist for current
  devices. As device/documentation issues become known to us, we will publish an errata sheet. The errata will specify the revision
  of silicon and revision of document to which it applies.
  To determine if an errata sheet exists for a particular device, please check with one of the following:
   Microchip's Worldwide Web site; http://www.microchip.com
   Your local Microchip sales office (see last page)
  When contacting a sales office, please specify which device, revision of silicon and data sheet (include literature number) you are
  using.

Customer Notification System

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       PIC32MZ Embedded Connectivity (EC) Family

Referenced Sources

This device data sheet is based on the following
individual sections of the "PIC32 Family Reference
Manual". These documents should be considered as
the general reference for the operation of a particular
module or device feature.

Note:  To access the following documents, refer
       to the Documentation > Reference
       Manuals section of the Microchip PIC32
       website: http://www.microchip.com/pic32.

Section 1. "Introduction" (DS60001127)
Section 7. "Resets" (DS60001118)
Section 8. "Interrupt Controller" (DS60001108)
Section 9. "Watchdog, Deadman, and Power-up Timers" (DS60001114)
Section 10. "Power-Saving Features" (DS60001130)
Section 12. "I/O Ports" (DS60001120)
Section 13. "Parallel Master Port (PMP)" (DS60001128)
Section 14. "Timers" (DS60001105)
Section 15. "Input Capture" (DS60001122)
Section 16. "Output Compare" (DS60001111)
Section 18. "12-bit Pipelined Analog-to-Digital Converter (ADC)" (DS60001194)
Section 19. "Comparator" (DS60001110)
Section 20. "Comparator Voltage Reference (CVREF)" (DS60001109)
Section 21. "Universal Asynchronous Receiver Transmitter (UART)" (DS60001107)
Section 23. "Serial Peripheral Interface (SPI)" (DS60001106)
Section 24. "Inter-Integrated Circuit (I2C)" (DS60001116)
Section 29. "Real-Time Clock and Calendar (RTCC)" (DS60001125)
Section 31. "Direct Memory Access (DMA) Controller" (DS60001117)
Section 32. "Configuration" (DS60001124)
Section 33. "Programming and Diagnostics" (DS60001129)
Section 34. "Controller Area Network (CAN)" (DS60001154)
Section 35. "Ethernet Controller" (DS60001155)
Section 41. "Prefetch Module for Devices with L1 CPU Cache" (DS60001183)
Section 42. "Oscillators with Enhanced PLL" (DS60001250)
Section 46. "Serial Quad Interface (SQI)" (DS60001244)
Section 47. "External Bus Interface (EBI)" (DS60001245)
Section 48. "Memory Organization and Permissions" (DS60001214)
Section 49. "Crypto Engine (CE) and Random Number Generator (RNG)" (DS60001246)
Section 50. "CPU for Devices with MIPS32 microAptivTM and M-Class Cores" (DS60001192)
Section 51. "Hi-Speed USB with On-The-Go (OTG)" (DS60001326)
Section 52. "Flash Program Memory with Support for Live Update" (DS60001193)

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PIC32MZ Embedded Connectivity (EC) Family

NOTES:

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1.0 DEVICE OVERVIEW                                                          This data sheet contains device-specific information for
                                                                             PIC32MZ Embedded Connectivity (EC) devices.
Note:  This data sheet summarizes the features
       of the PIC32MZ Embedded Connectivity                                  Figure 1-1 illustrates a general block diagram of the
       (EC) Family of devices. It is not intended                            core and peripheral modules in the PIC32MZ EC family
       to be a comprehensive reference source.                               of devices.
       To complement the information in this data
       sheet, refer to the documents provided in                             Table 1-21 through Table 1-22 list the pinout I/O
       the Documentation > Reference Manual                                  descriptions for the pins shown in the device pin tables
       section of the Microchip PIC32 web site                               (see Table 2 through Table 5).
       (www.microchip.com/pic32).

FIGURE 1-1:  PIC32MZ EC FAMILY BLOCK DIAGRAM

       OSC2/CLKO                   POSC/SOSC                                                                                     Power-up            VDD, VSS
       OSC1/CLKI                   Oscillators                                                                                     Timer             MCLR

                                   FRC/LPRC                                 Voltage                                              Oscillator
                                   Oscillators                             Regulator                                          Start-up Timer

                                       PLL                                 Precision                                             Power-on                        PORTA
                                   DIVIDERS                                Band Gap                                                Reset                         PORTB
                                                                           Reference                                                                             PORTC
                                                                                                                                Watchdog                         PORTD
                                   PLL-USB                       SYSCLK                                                            Timer                         PORTE
                                                         6                                                                                                       PORTF
                                          Timing                   PBCLKx                                                       Brown-out                        PORTG
                                                                                                                                   Reset                         PORTH
                                   Generation                                                                                                                    PORTJ
                                                                                                                                         Peripheral              PORTK
                    EVIC                  DMAC                                                                                               Bus 5
                                                     CRYPTO                                                                                          Peripheral
             EJTAG INT                                                                                                                                  Bus 4
                  MIPS32                                           SQI
                                                                                 HS USB
             microAptivTM Core
             I-Cache D-Cache                                                                CAN2
              System Bus I/F                                                                          CAN1
                                                                                                                 Ethernet
                                                                                                                    Controller

                              I1,  I3, I5, I14 T12 I12, T11 I7 T10 I11 I10 I8 I9                                                T9                   T8

                              I2   I4 I6

                                                                 System Bus

                          T5       I13            T1             T2        T3         T4 T13                                           T6                  T7
Peripheral Bus 1
CFG                                   Flash     Flash             Data    Data        EBI                                       Peripheral           Peripheral
PPS                               Controller  Prefetch           Ram     Ram                   RNG                                Bus 2                Bus 3
ICD                                            Cache            Bank 1  Bank 2
WDT
DMT                                     128                       JTAG                SPI1-6                                                                      Timer1-9
RTCC                                                        128  BSCAN                 I2C1-5
                                                                                      UART1-6                                                                       OC1-9
                                   PFM Flash Wrapper
                                          and ECC                                        PMP                                                                         IC1-9

                                        140-bit Wide                                                                                                             Comparator
                                        Dual Panel                                                                                                                    1-2
                                       Flash Memory
                                                                                                                                                                    6 S&H
                                   CVREF                                                                                                                             ADC

Note:  Not all features are available on all devices. Refer to TABLE 1: "PIC32MZ EC Family Features" for the list of features by device.

2013-2016 Microchip Technology Inc.                                                                                                                 DS60001191G-page 15
PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-1: ADC1 PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin     100-pin  124-pin  144-pin             Pin  Buffer  Description
          QFN/        TQFP     VTLA    TQFP/              Type   Type
          TQFP                          LQFP

AN0       16         25       A18      36                 I     Analog Analog Input Channels
AN1                                                             Analog
AN2       15         24       A17      35                 I     Analog
AN3                                                             Analog
AN4       14         23       A16      34                 I     Analog
AN5                                                             Analog
AN6       13         22       A14      31                 I     Analog
AN7                                                             Analog
AN8       12         21       A13      26                 I     Analog
AN9                                                             Analog
AN10      23         34       B19      49                 I     Analog
AN11                                                            Analog
AN12      24         35       A24      50                 I     Analog
AN13                                                            Analog
AN14      27         41       A27      59                 I     Analog
AN15                                                            Analog
AN16      28         42       B23      60                 I     Analog
AN17                                                            Analog
AN18      29         43       A28      61                 I     Analog
AN19                                                            Analog
AN20      30         44       B24      62                 I     Analog
AN21                                                            Analog
AN22      10         16       B9       21                 I     Analog
AN23                                                            Analog
AN24      6          12       B7       16                 I     Analog
AN25                                                            Analog
AN26      5          11       A8       15                 I     Analog
AN27                                                            Analog
AN28      4          10       B6       14                 I     Analog
AN29                                                            Analog
AN30      3          5        A4       5                  I     Analog
AN31                                                            Analog
AN32      2          4        B2       4                  I     Analog
AN33                                                            Analog
AN34      1          3        A3       3                  I     Analog
AN35                                                            Analog
Legend:   64         100      A67      144                I     Analog = Analog input
                                                                O = Output
          --         9        A7       13                 I     PPS = Peripheral Pin Select

          --         8        B5       12                 I

          --         7        A6       11                 I

          --         6        B3       6                  I

          --         1        A2       1                  I

          --         17       A11      22                 I

          --         18       B10      23                 I

          --         19       A12      24                 I

          --         28       B15      39                 I

          --         29       A20      40                 I

          --         38       B21      56                 I

          --         39       A26      57                 I

          --         40       B22      58                 I

          --         47       B27      69                 I

          --         48       A32      70                 I

          --         2        B1       2                  I

          --         --       A5       7                  I

          CMOS = CMOS-compatible input or output                                              P = Power
          ST = Schmitt Trigger input with CMOS levels                                         I = Input
          TTL = Transistor-transistor Logic input buffer

DS60001191G-page 16                                                      2013-2016 Microchip Technology Inc.
         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-1: ADC1 PINOUT I/O DESCRIPTIONS (CONTINUED)

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer  Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

AN36      --      --       B4         8                   I     Analog Analog Input Channels
AN37                                                            Analog
AN38      --      --       B12        27                  I     Analog
AN39                                                            Analog
AN40      --      --       B17        43                  I     Analog
AN41                                                            Analog
AN42      --      --       A22        44                  I     Analog
AN45                                                            Analog
AN46      --      --       A30        65                  I     Analog
AN47                                                            Analog
AN48      --      --       B26        66                  I     Analog
AN49                                                            Analog
Legend:   --      --       A31        67                  I     Analog = Analog input
                                                                O = Output
          11      20       B11        25                  I     PPS = Peripheral Pin Select

          17      26       B14        37                  I

          18      27       A19        38                  I

          21      32       B18        47                  I

          22      33       A23        48                  I

          CMOS = CMOS-compatible input or output                                              P = Power
          ST = Schmitt Trigger input with CMOS levels                                         I = Input
          TTL = Transistor-transistor Logic input buffer

2013-2016 Microchip Technology Inc.                                                          DS60001191G-page 17
PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-2: OSCILLATOR PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin     100-pin  124-pin  144-pin             Pin  Buffer                       Description
          QFN/        TQFP     VTLA    TQFP/              Type   Type
          TQFP                          LQFP

CLKI      31         49       B28      71                 I ST/CMOS External clock source input. Always associated with

                                                                         OSC1 pin function.

CLKO      32         50       A33      72                 O     -- Oscillator crystal output. Connects to crystal or reso-

                                                                         nator in Crystal Oscillator mode. Optionally functions

                                                                         as CLKO in RC and EC modes. Always associated

                                                                         with OSC2 pin function.

OSC1      31         49       B28      71                 I ST/CMOS Oscillator crystal input. ST buffer when configured in
OSC2
                                                                         RC mode; CMOS otherwise.

          32         50       A33      72                 O     -- Oscillator crystal output. Connects to crystal or reso-

                                                                         nator in Crystal Oscillator mode. Optionally functions

                                                                         as CLKO in RC and EC modes.

SOSCI     47         72       B41      105                I ST/CMOS 32.768 kHz low-power oscillator crystal input; CMOS

                                                                         otherwise.

SOSCO     48         73       A49      106                O     -- 32.768 low-power oscillator crystal output.

REFCLKI1 PPS         PPS      PPS      PPS                I     -- Reference Clock Generator Inputs 1-4
                                                                --
REFCLKI3 PPS         PPS      PPS      PPS                I

REFCLKI4 PPS         PPS      PPS      PPS                I     --

REFCLKO1 PPS         PPS      PPS      PPS                O     -- Reference Clock Generator Outputs 1-4

REFCLKO3 PPS         PPS      PPS      PPS                O     --

REFCLKO4 PPS         PPS      PPS      PPS                O         --

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input             P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                        I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-3: IC1 THROUGH IC9 PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin     100-pin  124-pin  144-pin             Pin  Buffer                       Description
          QFN/        TQFP     VTLA    TQFP/              Type   Type
          TQFP                          LQFP

                                                          Input Capture

IC1       PPS        PPS      PPS      PPS                I     ST Input Capture Inputs 1-9

IC2       PPS        PPS      PPS      PPS                I     ST

IC3       PPS        PPS      PPS      PPS                I     ST

IC4       PPS        PPS      PPS      PPS                I     ST

IC5       PPS        PPS      PPS      PPS                I     ST

IC6       PPS        PPS      PPS      PPS                I     ST

IC7       PPS        PPS      PPS      PPS                I     ST

IC8       PPS        PPS      PPS      PPS                I     ST

IC9       PPS        PPS      PPS      PPS                I        ST

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input             P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                        I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 18                                                                   2013-2016 Microchip Technology Inc.
         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-4: OC1 THROUGH OC9 PINOUT I/O DESCRIPTIONS

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer                       Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

                                               Output Compare

OC1       PPS     PPS      PPS        PPS                 O     --      Output Compare Outputs 1-9
OC2       PPS     PPS      PPS        PPS
                                                          O     --

OC3       PPS     PPS      PPS        PPS                 O     --
OC4
OC5       PPS     PPS      PPS        PPS                 O     --

          PPS     PPS      PPS        PPS                 O     --

OC6       PPS     PPS      PPS        PPS                 O     --
OC7
OC8       PPS     PPS      PPS        PPS                 O     --

          PPS     PPS      PPS        PPS                 O     --

OC9       PPS     PPS      PPS        PPS                 O     --
OCFA
OCFB      PPS     PPS      PPS        PPS                 I     ST Output Compare Fault A Input
Legend:
          30      44       B24        62                  I     ST Output Compare Fault B Input

          CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-5: EXTERNAL INTERRUPTS PINOUT I/O DESCRIPTIONS

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer                       Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

                                               External Interrupts

INT0      46      71       A48        104                 I     ST External Interrupt 0

INT1      PPS     PPS      PPS        PPS                 I     ST External Interrupt 1
INT2                                                            ST External Interrupt 2
INT3      PPS     PPS      PPS        PPS                 I     ST External Interrupt 3

          PPS     PPS      PPS        PPS                 I

INT4      PPS     PPS      PPS        PPS                 I        ST External Interrupt 4

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

2013-2016 Microchip Technology Inc.                                                                DS60001191G-page 19
PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-6: PORTA THROUGH PORTK PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin     100-pin  124-pin  144-pin             Pin  Buffer                       Description
          QFN/        TQFP     VTLA    TQFP/              Type   Type
          TQFP                          LQFP

                                                          PORTA

RA0       --         17       A11      22                 I/O   ST PORTA is a bidirectional I/O port
RA1
RA2       --         38       B21      56                 I/O   ST
RA3
RA4       --         59       A41      85                 I/O   ST
RA5
RA6       --         60       B34      86                 I/O   ST
RA7
RA9       --         61       A42      87                 I/O   ST
RA10
RA14      --         2        B1       2                  I/O   ST
RA15
          --         89       A61      129                I/O   ST
RB0
RB1       --         90       B51      130                I/O   ST
RB2
RB3       --         28       B15      39                 I/O   ST
RB4
RB5       --         29       A20      40                 I/O   ST
RB6
RB7       --         66       B37      95                 I/O   ST
RB8
RB9       --         67       A45      96                 I/O   ST
RB10
RB11                                                      PORTB
RB12
RB13      16         25       A18      36                 I/O   ST PORTB is a bidirectional I/O port
RB14
RB15      15         24       A17      35                 I/O   ST

RC1       14         23       A16      34                 I/O   ST
RC2
RC3       13         22       A14      31                 I/O   ST
RC4
RC12      12         21       A13      26                 I/O   ST
RC13
RC14      11         20       B11      25                 I/O   ST
RC15
Legend:   17         26       B14      37                 I/O   ST

          18         27       A19      38                 I/O   ST

          21         32       B18      47                 I/O   ST

          22         33       A23      48                 I/O   ST

          23         34       B19      49                 I/O   ST

          24         35       A24      50                 I/O   ST

          27         41       A27      59                 I/O   ST

          28         42       B23      60                 I/O   ST

          29         43       A28      61                 I/O   ST

          30         44       B24      62                 I/O   ST

                                                          PORTC

          --         6        B3       6                  I/O   ST PORTC is a bidirectional I/O port

          --         7        A6       11                 I/O   ST

          --         8        B5       12                 I/O   ST

          --         9        A7       13                 I/O   ST

          31         49       B28      71                 I/O   ST

          47         72       B41      105                I/O   ST

          48         73       A49      106                I/O   ST

          32         50       A33      72                 I/O   ST

          CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-6: PORTA THROUGH PORTK PINOUT I/O DESCRIPTIONS (CONTINUED)

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer                       Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

                                                          PORTD

RD0       46      71       A48        104                 I/O   ST PORTD is a bidirectional I/O port
RD1
RD2       49      76       A52        109                 I/O   ST
RD3
RD4       50      77       B42        110                 I/O   ST
RD5
RD6       51      78       A53        111                 I/O   ST
RD7
RD9       52      81       A56        118                 I/O   ST
RD10
RD11      53      82       B46        119                 I/O   ST
RD12
RD13      --      --       A57        120                 I/O   ST
RD14
RD15      --      --       B47        121                 I/O   ST

RE0       43      68       B38        97                  I/O   ST
RE1
RE2       44      69       A46        98                  I/O   ST
RE3
RE4       45      70       B39        99                  I/O   ST
RE5
RE6       --      79       B43        112                 I/O   ST
RE7
RE8       --      80       A54        113                 I/O   ST
RE9
          --      47       B27        69                  I/O   ST
RF0
RF1       --      48       A32        70                  I/O   ST
RF2
RF3                                                       PORTE
RF4
RF5       58      91       B52        135                 I/O   ST PORTE is a bidirectional I/O port
RF8
RF12      61      94       A64        138                 I/O   ST
RF13
Legend:   62      98       A66        142                 I/O   ST

          63      99       B56        143                 I/O   ST

          64      100      A67        144                 I/O   ST

          1       3        A3         3                   I/O   ST

          2       4        B2         4                   I/O   ST

          3       5        A4         5                   I/O   ST

          --      18       B10        23                  I/O   ST

          --      19       A12        24                  I/O   ST

                                                               PORTF

          56      85       A59        124                 I/O   ST PORTF is a bidirectional I/O port

          57      86       B49        125                 I/O   ST

          --      57       B31        79                  I/O   ST

          38      56       A38        78                  I/O   ST

          41      64       B36        90                  I/O   ST

          42      65       A44        91                  I/O   ST

          --      58       A39        80                  I/O   ST

          --      40       B22        58                  I/O   ST

          --      39       A26        57                  I/O   ST

          CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

2013-2016 Microchip Technology Inc.                                                         DS60001191G-page 21
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TABLE 1-6: PORTA THROUGH PORTK PINOUT I/O DESCRIPTIONS (CONTINUED)

                     Pin Number

Pin Name  64-pin     100-pin  124-pin  144-pin             Pin  Buffer                       Description
          QFN/        TQFP     VTLA    TQFP/              Type   Type
          TQFP                          LQFP

                                                          PORTG

RG0       --         88       B50      128                I/O   ST PORTG is a bidirectional I/O port
RG1
RG6       --         87       A60      127                I/O   ST
RG7
RG8       4          10       B6       14                 I/O   ST
RG9
RG12      5          11       A8       15                 I/O   ST
RG13
RG14      6          12       B7       16                 I/O   ST
RG15
          10         16       B9       21                 I/O   ST
RH0
RH1       --         96       A65      140                I/O   ST
RH2
RH3       --         97       B55      141                I/O   ST
RH4
RH5       --         95       B54      139                I/O   ST
RH6
RH7       --         1        A2       1                  I/O   ST
RH8
RH9                                                       PORTH
RH10
RH11      --         --       B17      43                 I/O   ST PORTH is a bidirectional I/O port
RH12
RH13      --         --       A22      44                 I/O   ST
RH14
RH15      --         --       --       45                 I/O   ST

RJ0       --         --       --       46                 I/O   ST
RJ1
RJ2       --         --       A30      65                 I/O   ST
RJ3
RJ4       --         --       B26      66                 I/O   ST
RJ5
RJ6       --         --       A31      67                 I/O   ST
RJ7
RJ8       --         --       --       68                 I/O   ST
RJ9
RJ10      --         --       B32      81                 I/O   ST
RJ11
RJ12      --         --       A40      82                 I/O   ST
RJ13
RJ14      --         --       B33      83                 I/O   ST
RJ15
Legend:   --         --       --       84                 I/O   ST

          --         --       A47      100                I/O   ST

          --         --       B40      101                I/O   ST

          --         --       --       102                I/O   ST

          --         --       --       103                I/O   ST

                                                               PORTJ

          --         --       B44      114                I/O   ST PORTJ is a bidirectional I/O port

          --         --       A55      115                I/O   ST

          --         --       B45      116                I/O   ST

          --         --       --       117                I/O   ST

          --         --       A62      131                I/O   ST

          --         --       --       132                I/O   ST

          --         --       --       133                I/O   ST

          --         --       --       134                I/O   ST

          --         --       A5       7                  I/O   ST

          --         --       B4       8                  I/O   ST

          --         --       --       10                 I/O   ST

          --         --       B12      27                 I/O   ST

          --         --       --       9                  I/O   ST

          --         --       --       28                 I/O   ST

          --         --       --       29                 I/O   ST

          --         --       --       30                 I/O   ST

          CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-6: PORTA THROUGH PORTK PINOUT I/O DESCRIPTIONS (CONTINUED)

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer                       Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

                                                          PORTK

RK0       --      --       --         19                  I/O   ST PORTK is a bidirectional I/O port
RK1
RK2       --      --       --         51                  I/O   ST
RK3
RK4       --      --       --         52                  I/O   ST
RK5
RK6       --      --       --         53                  I/O   ST
RK7
Legend:   --      --       --         92                  I/O   ST

          --      --       --         93                  I/O   ST

          --      --       --         94                  I/O   ST

          --      --       --         126                 I/O   ST

          CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-7: TIMER1 THROUGH TIMER9 AND RTCC PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin     100-pin  124-pin  144-pin             Pin  Buffer                       Description
          QFN/        TQFP     VTLA    TQFP/              Type   Type
          TQFP                          LQFP

                                            Timer1 through Timer9

T1CK       48         73      A49      106                I     ST Timer1 External Clock Input
T2CK      PPS        PPS      PPS
                                       PPS                I     ST Timer2 External Clock Input

T3CK      PPS        PPS      PPS      PPS                I     ST Timer3 External Clock Input
T4CK                                                            ST Timer4 External Clock Input
T5CK      PPS        PPS      PPS      PPS                I     ST Timer5 External Clock Input

          PPS        PPS      PPS      PPS                I

T6CK      PPS        PPS      PPS      PPS                I     ST Timer6 External Clock Input
T7CK                                                            ST Timer7 External Clock Input
T8CK      PPS        PPS      PPS      PPS                I     ST Timer8 External Clock Input

          PPS        PPS      PPS      PPS                I

T9CK      PPS        PPS      PPS      PPS                I     ST Timer9 External Clock Input

RTCC                                   Real-Time Clock and Calendar
Legend:
          46         71       A48      104                O     -- Real-Time Clock Alarm/Seconds Output

          CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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TABLE 1-8: UART1 THROUGH UART6 PINOUT I/O DESCRIPTIONS

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer               Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

                                      Universal Asynchronous Receiver Transmitter 1

U1RX      PPS     PPS      PPS        PPS                 I     ST UART1 Receive
U1TX      PPS     PPS
                           PPS        PPS                 O     -- UART1 Transmit

U1CTS     PPS     PPS      PPS        PPS                 I     ST UART1 Clear to Send
U1RTS     PPS     PPS
                           PPS        PPS                 O     -- UART1 Ready to Send

                                      Universal Asynchronous Receiver Transmitter 2

U2RX      PPS     PPS      PPS        PPS                 I     ST UART2 Receive
U2TX                                                            -- UART2 Transmit
U2CTS     PPS     PPS      PPS        PPS                 O     ST UART2 Clear To Send

          PPS     PPS      PPS        PPS                 I

U2RTS     PPS     PPS      PPS        PPS                 O     -- UART2 Ready To Send

U3RX      PPS     PPS                 Universal Asynchronous Receiver Transmitter 3
U3TX      PPS     PPS
U3CTS     PPS     PPS      PPS        PPS                 I     ST UART3 Receive
U3RTS     PPS     PPS
                           PPS        PPS                 O     -- UART3 Transmit

                           PPS        PPS                 I     ST UART3 Clear to Send

                           PPS        PPS                 O     -- UART3 Ready to Send

                                      Universal Asynchronous Receiver Transmitter 4

U4RX      PPS     PPS      PPS        PPS                 I     ST UART4 Receive
U4TX                                                            -- UART4 Transmit
U4CTS     PPS     PPS      PPS        PPS                 O     ST UART4 Clear to Send

          PPS     PPS      PPS        PPS                 I

U4RTS     PPS     PPS      PPS        PPS                 O     -- UART4 Ready to Send
U5RX      PPS     PPS
                                      Universal Asynchronous Receiver Transmitter 5

                           PPS        PPS                 I     ST UART5 Receive

U5TX      PPS     PPS      PPS        PPS                 O     -- UART5 Transmit
U5CTS     PPS     PPS
U5RTS     PPS     PPS      PPS        PPS                 I     ST UART5 Clear to Send

                           PPS        PPS                 O     -- UART5 Ready to Send

                                      Universal Asynchronous Receiver Transmitter 6

U6RX      PPS     PPS      PPS        PPS                 I     ST UART6 Receive
U6TX                                                            -- UART6 Transmit
U6CTS     PPS     PPS      PPS        PPS                 O     ST UART6 Clear to Send

          PPS     PPS      PPS        PPS                 I

U6RTS     PPS     PPS      PPS        PPS                 O         -- UART6 Ready to Send
Legend:
          CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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TABLE 1-9: SPI1 THROUGH SPI 6 PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin     100-pin  124-pin  144-pin             Pin  Buffer                       Description
          QFN/        TQFP     VTLA    TQFP/              Type   Type
          TQFP                          LQFP

                                       Serial Peripheral Interface 1

SCK1       49         76      A52      109                I/O   ST SPI1 Synchronous Serial Clock Input/Output
SDI1      PPS        PPS      PPS
                                       PPS                I     ST SPI1 Data In

SDO1      PPS        PPS      PPS      PPS                O     -- SPI1 Data Out
SS1       PPS        PPS      PPS
                                       PPS I/O                  ST SPI1 Slave Synchronization Or Frame Pulse I/O

                                       Serial Peripheral Interface 2

SCK2        4         10      B6       14                 I/O   ST SPI2 Synchronous Serial Clock Input/output
SDI2      PPS        PPS                                        ST SPI2 Data In
SDO2      PPS        PPS      PPS      PPS                I     -- SPI2 Data Out

                              PPS      PPS                O

SS2       PPS        PPS      PPS      PPS I/O                  ST SPI2 Slave Synchronization Or Frame Pulse I/O

SCK3       29         43      A28      Serial Peripheral Interface 3
SDI3      PPS        PPS      PPS
SDO3      PPS        PPS      PPS      61                 I/O   ST SPI3 Synchronous Serial Clock Input/Output
SS3       PPS        PPS      PPS
                                       PPS                I     ST SPI3 Data In

                                       PPS                O     -- SPI3 Data Out

                                       PPS I/O                  ST SPI3 Slave Synchronization Or Frame Pulse I/O

                                       Serial Peripheral Interface 4

SCK4       44         69      A46      98                 I/O   ST SPI4 Synchronous Serial Clock Input/Output
SDI4      PPS        PPS                                        ST SPI4 Data In
SDO4      PPS        PPS      PPS      PPS                I     -- SPI4 Data Out

                              PPS      PPS                O

SS4       PPS        PPS      PPS      PPS I/O                  ST SPI4 Slave Synchronization Or Frame Pulse I/O
SCK5       --         39      A26
                                       Serial Peripheral Interface 5

                                       57                 I/O   ST SPI5 Synchronous Serial Clock Input/Output

SDI5      --         PPS      PPS      PPS                I     ST SPI5 Data In
SDO5
SS5       --         PPS      PPS      PPS                O     -- SPI5 Data Out

          --         PPS      PPS      PPS                I/O   ST SPI5 Slave Synchronization Or Frame Pulse I/O

                                       Serial Peripheral Interface 6

SCK6      --         48       A32      70                 I/O   ST SPI6 Synchronous Serial Clock Input/Output
SDI6
SDO6      --         PPS      PPS      PPS                I     ST SPI6 Data In

          --         PPS      PPS      PPS                O     -- SPI6 Data Out

SS6       --         PPS      PPS      PPS                I/O   ST SPI6 Slave Synchronization Or Frame Pulse I/O
Legend:
          CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer
                                                                PPS = Peripheral Pin Select

DS60001191G-page 26                                                                     2013-2016 Microchip Technology Inc.
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TABLE 1-10: I2C1 THROUGH I2C5 PINOUT I/O DESCRIPTIONS

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer                       Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

                                          Inter-Integrated Circuit 1

SCL1      44      66       B37        95                  I/O   ST I2C1 Synchronous Serial Clock Input/Output
SDA1
          43      67       A45        96                  I/O   ST I2C1 Synchronous Serial Data Input/Output

                                          Inter-Integrated Circuit 2

SCL2      --      59       A41        85                  I/O   ST I2C2 Synchronous Serial Clock Input/Output
SDA2
          --      60       B34        86                  I/O   ST I2C2 Synchronous Serial Data Input/Output

                                          Inter-Integrated Circuit 3

SCL3      51      58       A39        80                  I/O   ST I2C3 Synchronous Serial Clock Input/Output
SDA3
          50      57       B31        79                  I/O   ST I2C3 Synchronous Serial Data Input/Output

                                          Inter-Integrated Circuit 4

SCL4      6       12       B7         16                  I/O   ST I2C4 Synchronous Serial Clock Input/Output
SDA4
          5       11       A8         15                  I/O   ST I2C4 Synchronous Serial Data Input/Output
SCL5
SDA5                                      Inter-Integrated Circuit 5
Legend:
          42      65       A44        91                  I/O   ST I2C5 Synchronous Serial Clock Input/Output

          41      64       B36        90                  I/O   ST I2C5 Synchronous Serial Data Input/Output

          CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-11: COMPARATOR 1, COMPARATOR 2 AND CVREF PINOUT I/O DESCRIPTIONS

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer                       Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

                                      Comparator Voltage Reference

CVREF+    16      29       A20        40                  I     Analog Comparator Voltage Reference (High) Input

CVREF-    15      28       B15        39                  I     Analog Comparator Voltage Reference (Low) Input

CVREFOUT  23      34       B19        49                  O     Analog Comparator Voltage Reference Output

                                                          Comparator 1

C1INA     11      20       B11        25                  I     Analog Comparator 1 Positive Input

C1INB     12      21       A13        26                  I     Analog Comparator 1 Selectable Negative Input

C1INC     5       11       A8         15                  I     Analog

C1IND     4       10       B6         14                  I     Analog

C1OUT     PPS     PPS      PPS        PPS                 O     -- Comparator 1 Output

                                                          Comparator 2

C2INA     13      22       A14        31                  I     Analog Comparator 2 Positive Input

C2INB     14      23       A16        34                  I     Analog Comparator 2 Selectable Negative Input

C2INC     10      16       B9         21                  I     Analog

C2IND     6       12       B7         16                  I     Analog

C2OUT     PPS     PPS      PPS        PPS                 O     -- Comparator 2 Output

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

2013-2016 Microchip Technology Inc.                                                                DS60001191G-page 27
PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-12: PMP PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin     100-pin  124-pin  144-pin             Pin  Buffer                       Description
          QFN/        TQFP     VTLA    TQFP/              Type   Type
          TQFP                          LQFP

PMA0      30         44       B24      30                 I/O TTL/ST Parallel Master Port Address bit 0 Input (Buffered

                                                                        Slave modes) and Output (Master modes)

PMA1      29         43       A28      51                 I/O TTL/ST Parallel Master Port Address bit 1 Input (Buffered

PMA2                                                                    Slave modes) and Output (Master modes)
PMA3
          10         16       B9       21                 O     -- Parallel Master Port Address (Demultiplexed Master

          6          12       B7       52                 O     -- modes)

PMA4      5          11       A8       68                 O     --
PMA5
PMA6      4          2        B1       2                  O     --

          16         6        B3       6                  O     --

PMA7      22         33       A23      48                 O     --
PMA8
PMA9      42         65       A44      91                 O     --
PMA10
PMA11     41         64       B36      90                 O     --
PMA12
PMA13     21         32       B18      47                 O     --

          27         41       A27      29                 O     --

          24         7        A6       11                 O     --

          23         34       B19      28                 O     --

PMA14     45         61       A42      87                 O     --
PMA15
PMCS1     43         68       B38      97                 O     --

          45         61       A42      87                 O     -- Parallel Master Port Chip Select 1 Strobe

PMCS2     43         68       B38      97                 O     -- Parallel Master Port Chip Select 2 Strobe
PMD0
PMD1      58         91       B52      135                I/O TTL/ST Parallel Master Port Data (Demultiplexed Master

          61         94       A64      138                I/O TTL/ST mode) or Address/Data (Multiplexed Master modes)

PMD2      62         98       A66      142                I/O TTL/ST
PMD3
PMD4      63         99       B56      143                I/O TTL/ST
PMD5
          64         100      A67      144                I/O TTL/ST

          1          3        A3       3                  I/O TTL/ST

PMD6      2          4        B2       4                  I/O TTL/ST
PMD7
PMD8      3          5        A4       5                  I/O TTL/ST

          --         88       B50      128                I/O TTL/ST

PMD9      --         87       A60      127                I/O TTL/ST
PMD10
PMD11     --         86       B49      125                I/O TTL/ST

          --         85       A59      124                I/O TTL/ST

PMD12     --         79       B43      112                I/O   TTL/ST
PMD13
PMD14     --         80       A54      113                I/O   TTL/ST
PMD15
PMALL     --         77       B42      110                I/O   TTL/ST

          --         78       A53      111                I/O   TTL/ST

          30         44       B24      30                 O     -- Parallel Master Port Address Latch Enable Low Byte
                                                                          (Multiplexed Master modes)

PMALH     29         43       A28      51                 O     -- Parallel Master Port Address Latch Enable High Byte

                                                                        (Multiplexed Master modes)

PMRD      53         9        A7       13                 O     -- Parallel Master Port Read Strobe
PMWR
Legend:   52         8        B5       12                 O     -- Parallel Master Port Write Strobe

          CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 28                                                         2013-2016 Microchip Technology Inc.
         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-13: EBI PINOUT I/O DESCRIPTIONS

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer                       Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

EBIA0     --      44       B24        30                  O     -- External Bus Interface Address Bus
EBIA1
EBIA2     --      43       A28        51                  O     --

          --      16       B9         21                  O     --

EBIA3     --      12       B7         52                  O     --
EBIA4
EBIA5     --      11       A8         68                  O     --

          --      2        B1         2                   O     --

EBIA6     --      6        B3         6                   O     --
EBIA7
EBIA8     --      33       A23        48                  O     --

          --      65       A44        91                  O     --

EBIA9     --      64       B36        90                  O     --
EBIA10
EBIA11    --      32       B18        47                  O     --
EBIA12
EBIA13    --      41       A27        29                  O     --
EBIA14
EBIA15    --      7        A6         11                  O     --

          --      34       B19        28                  O     --

          --      61       A42        87                  O     --

          --      68       B38        97                  O     --

EBIA16    --      17       A11        19                  O     --
EBIA17
EBIA18    --      40       B22        53                  O     --

          --      39       A26        92                  O     --

EBIA19    --      38       B21        93                  O     --
EBIA20
EBIA21    --      --       --         94                  O     --

          --      --       --         126                 O     --

EBIA22    --      --       --         117                 O     --
EBIA23
EBID0     --      --       --         103                 O     --
EBID1
          --      91       B52        135                 I/O   ST External Bus Interface Data I/O Bus

          --      94       A64        138                 I/O   ST

EBID2     --      98       A66        142                 I/O   ST
EBID3
EBID4     --      99       B56        143                 I/O   ST

          --      100      A67        144                 I/O   ST

EBID5     --      3        A3         3                   I/O   ST
EBID6
EBID7     --      4        B2         4                   I/O   ST

          --      5        A4         5                   I/O   ST

EBID8     --      88       B50        128                 I/O   ST
EBID9
EBID10    --      87       A60        127                 I/O   ST
EBID11
EBID12    --      86       B49        125                 I/O   ST
EBID13
EBID14    --      85       A59        124                 I/O   ST

          --      79       B43        112                 I/O   ST

          --      80       A54        113                 I/O   ST

          --      77       B42        110                 I/O   ST

EBID15    --      78       A53        111                 I/O   ST
EBIBS0
          --      --       --         9                   O     -- External Bus Interface Byte Select

EBIBS1    --      --       --         10                  O     --
EBICS0
EBICS1    --      59       A41        131                 O     -- External Bus Interface Chip Select
EBICS2
EBICS3    --      --       --         132                 O     --
Legend:
          --      --       --         133                 O     --

          --      --       --         134                 O     --

          CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

2013-2016 Microchip Technology Inc.                                                         DS60001191G-page 29
PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-13: EBI PINOUT I/O DESCRIPTIONS (CONTINUED)

                     Pin Number

Pin Name  64-pin     100-pin  124-pin  144-pin             Pin  Buffer                       Description
          QFN/        TQFP     VTLA    TQFP/              Type   Type
          TQFP                          LQFP

EBIOE     --         9        A7       13                 O     -- External Bus Interface Output Enable

EBIRDY1   --         60       B34      86                 I     ST External Bus Interface Ready Input

EBIRDY2   --         58       A39      84                 I     ST

EBIRDY3   --         57       B45      116                I     ST

EBIRP     --         --       --       45                 O     -- External Bus Interface Flash Reset Pin

EBIWE     --         8        B5       12                 O     -- External Bus Interface Write Enable

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 30                                                      2013-2016 Microchip Technology Inc.
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TABLE 1-14: USB PINOUT I/O DESCRIPTIONS

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer                       Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

VBUS      33      51       A35        73                  I     Analog USB bus power monitor

VUSB3V3   34      52       A36        74                  P     -- USB internal transceiver supply. If the USB module is
                                                                          not used, this pin must be connected to VSS. When
                                                                          connected, the shared pin functions on USBID will not
                                                                          be available.

D+        37      55       B30        77                  I/O   Analog USB D+
D-
USBID     36      54       A37        76                  I/O   Analog USB D-
Legend:
          38      56       A38        78                  I     ST USB OTG ID detect

          CMOS = CMOS-compatible input or output                Analog = Analog input         P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                    I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-15: CAN1 AND CAN2 PINOUT I/O DESCRIPTIONS

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer                       Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

C1TX      PPS     PPS      PPS        PPS                 O         -- CAN1 Bus Transmit Pin
C1RX                                                               ST CAN1 Bus Receive Pin
C2TX      PPS     PPS      PPS        PPS                 I         -- CAN2 Bus Transmit Pin
C2RX                                                               ST CAN2 Bus Receive Pin
Legend:   PPS     PPS      PPS        PPS                 O     Analog = Analog input
                                                                O = Output
          PPS     PPS      PPS        PPS                 I     PPS = Peripheral Pin Select

          CMOS = CMOS-compatible input or output                                              P = Power
          ST = Schmitt Trigger input with CMOS levels                                         I = Input
          TTL = Transistor-transistor Logic input buffer

2013-2016 Microchip Technology Inc.                                                          DS60001191G-page 31
PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-16: ETHERNET MII I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin     100-pin  124-pin  144-pin             Pin  Buffer                       Description
          QFN/        TQFP     VTLA    TQFP/              Type   Type
          TQFP                          LQFP

ERXD0     61         41       B32      81                 I     ST Ethernet Receive Data 0
ERXD1
ERXD2     58         42       B26      66                 I     ST Ethernet Receive Data 1

          57         43       A31      67                 I     ST Ethernet Receive Data 2

ERXD3     56         44       A40      82                 I     ST Ethernet Receive Data 3
                                                                ST Ethernet Receive Error Input
ERXERR    64         35       A30      65                 I     ST Ethernet Receive Data Valid

ERXDV     62         12       B40      101                I

ERXCLK    63         16       B12      27                 I     ST Ethernet Receive Clock
                                                                -- Ethernet Transmit Data 0
ETXD0     2          86       A5       7                  O     -- Ethernet Transmit Data 1

ETXD1     3          85       B4       8                  O

ETXD2     43         79       B17      43                 O     -- Ethernet Transmit Data 2

ETXD3     46         80       A22      44                 O     -- Ethernet Transmit Data 3

ETXERR    50         87       B44      114                O     -- Ethernet Transmit Error

ETXEN     1          77       A57      120                O     -- Ethernet Transmit Enable

ETXCLK    51         78       B47      121                I     ST Ethernet Transmit Clock

ECOL      44         10       B33      83                 I     ST Ethernet Collision Detect

ECRS      45         11       A47      100                I     ST Ethernet Carrier Sense

EMDC      30         70       B39      99                 O     -- Ethernet Management Data Clock
EMDIO
Legend:   49         71       A55      115                I/O   -- Ethernet Management Data

          CMOS = CMOS-compatible input or output                Analog = Analog input         P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                    I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-17: ETHERNET RMII PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin     100-pin  124-pin  144-pin             Pin  Buffer                       Description
          QFN/        TQFP     VTLA    TQFP/              Type   Type
          TQFP                          LQFP

                                            Ethernet MII Interface

ERXD0     61         41       B32      81                 I     ST Ethernet Receive Data 0

ERXD1     58         42       B26      66                 I     ST Ethernet Receive Data 1

ERXERR    64         35       A30      65                 I     ST Ethernet Receive Error Input

ETXD0     2          86       A5       7                  O     -- Ethernet Transmit Data 0

ETXD1     3          85       B4       8                  O     -- Ethernet Transmit Data 1

ETXEN     1          77       A57      120                O     -- Ethernet Transmit Enable

EMDC      30         70       B39      99                 O     -- Ethernet Management Data Clock

EMDIO     49         71       A55      115                I/O   -- Ethernet Management Data

EREFCLK   63         16       B12      27                 I     ST Ethernet Reference Clock

ECRSDV    62         12       B40      101                I     ST Ethernet Carrier Sense Data Valid

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input         P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                    I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 32                                                      2013-2016 Microchip Technology Inc.
         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-18: ALTERNATE ETHERNET MII PINOUT I/O DESCRIPTIONS

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer                       Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

AERXD0    --      18       --         --                  I     ST Alternate Ethernet Receive Data 0

AERXD1    --      19       --         --                  I     ST Alternate Ethernet Receive Data 1

AERXD2    --      28       --         --                  I     ST Alternate Ethernet Receive Data 2

AERXD3    --      29       --         --                  I     ST Alternate Ethernet Receive Data 3

AERXERR   --      1        --         --                  I     ST Alternate Ethernet Receive Error Input

AERXDV    --      12       --         --                  I     ST Alternate Ethernet Receive Data Valid

AERXCLK   --      16       --         --                  I     ST Alternate Ethernet Receive Clock

AETXD0    --      47       --         --                  O     -- Alternate Ethernet Transmit Data 0

AETXD1    --      48       --         --                  O     -- Alternate Ethernet Transmit Data 1

AETXD2    --      44       --         --                  O     -- Alternate Ethernet Transmit Data 2

AETXD3    --      43       --         --                  O     -- Alternate Ethernet Transmit Data 3

AETXERR   --      35       --         --                  O     -- Alternate Ethernet Transmit Error

AECOL     --      42       --         --                  I     ST Alternate Ethernet Collision Detect

AECRS     --      41       --         --                  I     ST Alternate Ethernet Carrier Sense

AETXCLK   --      66       --         --                  I     ST Alternate Ethernet Transmit Clock

AEMDC     --      70       --         --                  O     -- Alternate Ethernet Management Data Clock

AEMDIO    --      71       --         --                  I/O   -- Alternate Ethernet Management Data
AETXEN
Legend:   --      67       --         --                  O     -- Alternate Ethernet Transmit Enable

          CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

TABLE 1-19: ALTERNATE ETHERNET RMII PINOUT I/O DESCRIPTIONS

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer                       Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

AERXD0    43      18       --         --                  I     ST Alternate Ethernet Receive Data 0

AERXD1    46      19       --         --                  I     ST Alternate Ethernet Receive Data 1

AERXERR   51      1        --         --                  I     ST Alternate Ethernet Receive Error Input

AETXD0    57      47       --         --                  O     -- Alternate Ethernet Transmit Data 0

AETXD1    56      48       --         --                  O     -- Alternate Ethernet Transmit Data 1

AEMDC     30      70       --         --                  O     -- Alternate Ethernet Management Data Clock

AEMDIO    49      71       --         --                  I/O   -- Alternate Ethernet Management Data

AETXEN    50      67       --         --                  O     -- Alternate Ethernet Transmit Enable

AEREFCLK 45       16       --         --                  I     ST Alternate Ethernet Reference Clock

AECRSDV   62      12       --         --                  I     ST Alternate Ethernet Carrier Sense Data Valid

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input        P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                   I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

2013-2016 Microchip Technology Inc.                                                         DS60001191G-page 33
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TABLE 1-20: SQI1 PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin     100-pin  124-pin   144-pin            Pin  Buffer                       Description
          QFN/        TQFP     VTLA     TQFP/             Type   Type
          TQFP                           LQFP

SQICLK    57         89       A61       129               O     -- Serial Quad Interface Clock

SQICS0    52         81       A56       118               O     -- Serial Quad Interface Chip Select 0

SQICS1    53         82       B46       119               O     -- Serial Quad Interface Chip Select 1

SQID0     58         97       B55       141               I/O   ST Serial Quad Interface Data 0
SQID1
SQID2     61         96       A65       140               I/O   ST Serial Quad Interface Data 1

          62         95       B54       139               I/O   ST Serial Quad Interface Data 2

SQID3     63         90       B51       130               I/O   ST Serial Quad Interface Data 3
Legend:
          CMOS = CMOS-compatible input or output                Analog = Analog input              P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                         I = Input
          TTL = Transistor-transistor Logic input buffer
                                                                PPS = Peripheral Pin Select

TABLE 1-21: POWER, GROUND, AND VOLTAGE REFERENCE PINOUT I/O DESCRIPTIONS

                     Pin Number

Pin Name  64-pin     100-pin  124-pin   144-pin            Pin  Buffer                       Description
          QFN/        TQFP     VTLA     TQFP/             Type   Type
          TQFP                           LQFP

                                                  Power and Ground

AVDD      19         30       B16       41                P     P Positive supply for analog modules. This pin must be
AVSS
VDD                                                                     connected at all times.

VSS       20         31       A21       42                P     P Ground reference for analog modules. This pin must

VREF+                                                                   be connected at all times
VREF-
Legend:   8, 26, 39, 14, 37, B8, A15, 18, 33, P                 -- Positive supply for peripheral logic and I/O pins. This

          54, 60 46, 62, A25, 55, 64,                                   pin must be connected at all times.

                     74, 83, 93 B25, 88, 107,

                              B35, 122, 137

                              A50,

                              A58, B53

          7, 25, 35, 13, 36, A9, B13, 17, 32, P                 -- Ground reference for logic, I/O pins, and USB. This pin

          40, 55, 59 45, 53, B20, 54, 63,                               must be connected at all times.

                     63, 75, B29, 75, 89,

                     84, 92 A29,        108,

                              A43, 123, 136

                              A51,

                              B48, A63

                                                  Voltage Reference

          16         29       A20       40                I     Analog Analog Voltage Reference (High) Input

          15         28       B15       39                I     Analog Analog Voltage Reference (Low) Input

          CMOS = CMOS-compatible input or output                Analog = Analog input              P = Power

          ST = Schmitt Trigger input with CMOS levels           O = Output                         I = Input

          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

DS60001191G-page 34                                                                     2013-2016 Microchip Technology Inc.
         PIC32MZ Embedded Connectivity (EC) Family

TABLE 1-22: JTAG, TRACE, AND PROGRAMMING/DEBUGGING PINOUT I/O DESCRIPTIONS

                  Pin Number

Pin Name  64-pin  100-pin  124-pin    144-pin              Pin  Buffer                        Description
          QFN/     TQFP     VTLA      TQFP/               Type   Type
          TQFP                         LQFP

                                                               JTAG

TCK       27      38       B21        56                  I           ST JTAG Test Clock Input Pin
TDI
          28      39       A26        57                  I           ST JTAG Test Data Input Pin

TDO       24      40       B22        58                  O           -- JTAG Test Data Output Pin
TMS
          23      17       A11        22                  I           ST JTAG Test Mode Select Pin

                                                               Trace

TRCLK     57      89       A61        129                 O           -- Trace Clock
TRD0
TRD1      58      97       B55        141                 O           -- Trace Data bits 0-3

          61      96       A65        140                 O           --

TRD2      62      95       B54        139                 O           --
TRD3
          63      90       B51        130                 O           --
PGED1
PGEC1                                     Programming/Debugging

          16      25       A18        36                  I/O         ST Data I/O pin for Programming/Debugging

                                                                          Communication Channel 1

          15      24       A17        35                  I           ST Clock input pin for Programming/Debugging

                                                                          Communication Channel 1

PGED2     18      27       A19        38                  I/O         ST Data I/O pin for Programming/Debugging
                                                                                Communication Channel 2

PGEC2     17      26       B14        37                  I           ST Clock input pin for Programming/Debugging

                                                                          Communication Channel 2

MCLR      9       15       A10        20                  I/P         ST Master Clear (Reset) input. This pin is an active-low
                                                                                Reset to the device.

Legend:   CMOS = CMOS-compatible input or output                Analog = Analog input               P = Power
          ST = Schmitt Trigger input with CMOS levels           O = Output                          I = Input
          TTL = Transistor-transistor Logic input buffer        PPS = Peripheral Pin Select

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PIC32MZ Embedded Connectivity (EC) Family

NOTES:

DS60001191G-page 36   2013-2016 Microchip Technology Inc.
       PIC32MZ Embedded Connectivity (EC) Family

2.0 GUIDELINES FOR GETTING                                2.2 Decoupling Capacitors
         STARTED WITH 32-BIT
         MICROCONTROLLERS                                 The use of decoupling capacitors on power supply
                                                          pins, such as VDD, VSS, AVDD and AVSS is required.
Note:  This data sheet summarizes the features            See Figure 2-1.
       of the PIC32MZ Embedded Connectivity
       (EC) Family of devices. It is not intended         Consider the following criteria when using decoupling
       to be a comprehensive reference source.            capacitors:
       To complement the information in this data
       sheet, refer to the documents provided in          Value and type of capacitor: A value of 0.1 F
       the Documentation > Reference Manual                  (100 nF), 10-20V is recommended. The capacitor
       section of the Microchip PIC32 web site               should be a low Equivalent Series Resistance (low-
       (www.microchip.com/pic32).                            ESR) capacitor and have resonance frequency in
                                                             the range of 20 MHz and higher. It is further
2.1 Basic Connection Requirements                            recommended that ceramic capacitors be used.

Note:  The PIC32MZ EC family of devices                   Placement on the printed circuit board: The
       require a unique VDD ramp-up time.                    decoupling capacitors should be placed as close to
       Please refer to parameter DC17 in                     the pins as possible. It is recommended that the
       Table 37-4 of 37.0 "Electrical Character-             capacitors be placed on the same side of the board
       istics" before finalizing regulator design.           as the device. If space is constricted, the capacitor
                                                             can be placed on another layer on the PCB using a
Getting started with the PIC32MZ EC family of 32-bit         via; however, ensure that the trace length from the
Microcontrollers (MCUs) requires attention to a minimal      pin to the capacitor is within one-quarter inch
set of device pin connections before proceeding with         (6 mm) in length.
development. The following is a list of pin names, which
must always be connected:                                  Handling high frequency noise: If the board is
                                                             experiencing high frequency noise, upward of tens
All VDD and VSS pins (see 2.2 "Decoupling                  of MHz, add a second ceramic-type capacitor in par-
   Capacitors")                                              allel to the above described decoupling capacitor.
                                                             The value of the second capacitor can be in the
All AVDD and AVSS pins, even if the ADC module             range of 0.01 F to 0.001 F. Place this second
   is not used (see 2.2 "Decoupling Capacitors")             capacitor next to the primary decoupling capacitor.
                                                             In high-speed circuit designs, consider implement-
MCLR pin (see 2.3 "Master Clear (MCLR) Pin")               ing a decade pair of capacitances as close to the
PGECx/PGEDx pins, used for In-Circuit Serial               power and ground pins as possible. For example,
                                                             0.1 F in parallel with 0.001 F.
   Programming (ICSPTM) and debugging purposes
   (see 2.4 "ICSP Pins")                                  Maximizing performance: On the board layout
                                                             from the power supply circuit, run the power and
OSC1 and OSC2 pins, when external oscillator               return traces to the decoupling capacitors first, and
   source is used (see 2.7 "External Oscillator              then to the device pins. This ensures that the decou-
   Pins")                                                    pling capacitors are first in the power chain. Equally
                                                             important is to keep the trace length between the
The following pin(s) may be required as well:                capacitor and the power pins to a minimum thereby
                                                             reducing PCB track inductance.
   VREF+/VREF- pins, used when external voltage
   reference for the ADC module is implemented.

Note:  The AVDD and AVSS pins must be
       connected, regardless of ADC use and
       the ADC voltage reference source.

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PIC32MZ Embedded Connectivity (EC) Family

Note:        The PIC32MZ EC family of devices                                  2.3 Master Clear (MCLR) Pin
             require a unique VDD ramp-up time.
             Please refer to parameter DC17 in                                 The MCLR pin provides for two specific device
             Table 37-4 of 37.0 "Electrical Character-                         functions:
             istics" before finalizing regulator design.
                                                                               Device Reset
FIGURE 2-1:                         RECOMMENDED                                 Device programming and debugging
                                    MINIMUM CONNECTION
VDD                                                                            Pulling The MCLR pin low generates a device Reset.
                                                               0.1 F          Figure 2-2 illustrates a typical MCLR circuit. During
R                                                             Ceramic          device programming and debugging, the resistance
    R1                                                                         and capacitance that can be added to the pin must
                                                                 VDD           be considered. Device programmers and debuggers
                                                                               drive the MCLR pin. Consequently, specific voltage
                                                                  VSS          levels (VIH and VIL) and fast signal transitions must
                                                                  VDD          not be adversely affected. Therefore, specific values
                MCLR     VSS                                                   of R and C will need to be adjusted based on the
                                 VDD                                           application and PCB requirements.
                                          VDD
                                                  VSS                          For example, as illustrated in Figure 2-2, it is
                                                                               recommended that the capacitor C, be isolated from
C                                                                              the MCLR pin during programming and debugging
                                                                               operations.
                VSS                        PIC32            VSS
                                                    VUSB3V3(1)                 Place the components illustrated in Figure 2-2 within
                                                                               one-quarter inch (6 mm) from the MCLR pin.
                VDD                                    VDD
                VSS

0.1 F           VDD    AVDD                                 VSS
Ceramic      Connect(2)          AVSS                                  0.1 F
                                                  VDD                 Ceramic
                                                           VSS

                                            0.1 F               0.1 F        FIGURE 2-2:                EXAMPLE OF MCLR PIN
                                           Ceramic              Ceramic                                   CONNECTIONS(1,2,3)
                                                                                                     VDD
             L1(2)

Note 1:      If the USB module is not used, this pin must not be                            R 10k R1(1)
         2:  connected to VDD.
                                                                               0.1 F(2)                  C 1 k   MCLR
             As an option, instead of a hard-wired connection, an
             inductor (L1) can be substituted between VDD and                          1                               PIC32
             AVDD to improve ADC noise rejection. The inductor
             impedance should be less than 1 and the inductor                          5                         PGECx(3)
             capacity greater than 10 mA.                                                                        PGEDx(3)
                                                                               ICSPTM  4
             Where:
                                                                                       2    VDD
             f = -F----C---N----V-                                                     3    VSS
                     2                                                                 6    NC

                                           (i.e., ADC conversion rate/2)

             f = -----------1------------                                      Note 1:      470 R1  1 will limit any current flowing into
                  2 LC                                                                      MCLR from the external capacitor C, in the event of
                                                                                        2:  MCLR pin breakdown, due to Electrostatic Discharge
             L  =    ---2-------f1------C-----  2                                       3:  (ESD) or Electrical Overstress (EOS). Ensure that the
                                                                                            MCLR pin VIH and VIL specifications are met without
                                                                                            interfering with the Debug/Programmer tools.
2.2.1 BULK CAPACITORS
                                                                                            The capacitor can be sized to prevent unintentional
The use of a bulk capacitor is recommended to improve                                       Resets from brief glitches or to extend the device
power supply stability. Typical values range from 4.7 F                                    Reset period during POR.
to 47 F. This capacitor should be located as close to
the device as possible.                                                                     No pull-ups or bypass capacitors are allowed on
                                                                                            active debug/program PGECx/PGEDx pins.

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2.4 ICSP Pins                                            2.6 Trace

The PGECx and PGEDx pins are used for In-Circuit         The trace pins can be connected to a hardware
Serial ProgrammingTM (ICSPTM) and debugging pur-         trace-enabled programmer to provide a compressed
poses. It is recommended to keep the trace length        real-time instruction trace. When used for trace, the
between the ICSP connector and the ICSP pins on          TRD3, TRD2, TRD1, TRD0 and TRCLK pins should
the device as short as possible. If the ICSP connec-     be dedicated for this use. The trace hardware
tor is expected to experience an ESD event, a series     requires a 22 Ohm series resistor between the trace
resistor is recommended, with the value in the range     pins and the trace connector.
of a few tens of Ohms, not to exceed 100 Ohms.
                                                         2.7 External Oscillator Pins
Pull-up resistors, series diodes and capacitors on the
PGECx and PGEDx pins are not recommended as they         Many MCUs have options for at least two oscillators: a
will interfere with the programmer/debugger communi-     high-frequency primary oscillator and a low-frequency
cations to the device. If such discrete components are   secondary oscillator (refer to Section 8.0 "Oscillator
an application requirement, they should be removed       Configuration" for details).
from the circuit during programming and debugging.
Alternatively, refer to the AC/DC characteristics and    The oscillator circuit should be placed on the same side
timing requirements information in the respective        of the board as the device. Also, place the oscillator cir-
device Flash programming specification for information   cuit close to the respective oscillator pins, not exceed-
on capacitive loading limits and pin input voltage high  ing one-half inch (12 mm) distance between them. The
(VIH) and input low (VIL) requirements.                  load capacitors should be placed next to the oscillator
                                                         itself, on the same side of the board. Use a grounded
Ensure that the "Communication Channel Select" (i.e.,    copper pour around the oscillator circuit to isolate them
PGECx/PGEDx pins) programmed into the device             from surrounding circuits. The grounded copper pour
matches the physical connections for the ICSP to         should be routed directly to the MCU ground. Do not
MPLAB ICD 3 or MPLAB REAL ICETM.                        run any signal traces or power traces inside the ground
                                                         pour. Also, if using a two-sided board, avoid any traces
For more information on ICD 3 and REAL ICE               on the other side of the board where the crystal is
connection requirements, refer to the following          placed. A suggested layout is illustrated in Figure 2-3.
documents that are available from the Microchip web
site.                                                    FIGURE 2-3:  SUGGESTED OSCILLATOR
"Using MPLAB ICD 3" (poster) (DS50001765)                          CIRCUIT PLACEMENT
"MPLAB ICD 3 Design Advisory" (DS50001764)
"MPLAB REAL ICETM In-Circuit Debugger                                   Oscillator
                                                                         Secondary
   User's Guide" (DS50001616)                                          Guard Trace
"Using MPLAB REAL ICETM Emulator" (poster)
                                                                         Guard Ring
   (DS50001749)
                                                                      Main Oscillator
2.5 JTAG

The TMS, TDO, TDI and TCK pins are used for testing
and debugging according to the Joint Test Action
Group (JTAG) standard. It is recommended to keep the
trace length between the JTAG connector and the
JTAG pins on the device as short as possible. If the
JTAG connector is expected to experience an ESD
event, a series resistor is recommended, with the value
in the range of a few tens of Ohms, not to exceed 100
Ohms.

Pull-up resistors, series diodes and capacitors on the
TMS, TDO, TDI and TCK pins are not recommended
as they will interfere with the programmer/debugger
communications to the device. If such discrete compo-
nents are an application requirement, they should be
removed from the circuit during programming and
debugging. Alternatively, refer to the AC/DC character-
istics and timing requirements information in the
respective device Flash programming specification for
information on capacitive loading limits and pin input
voltage high (VIH) and input low (VIL) requirements.

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PIC32MZ Embedded Connectivity (EC) Family

2.7.1    CRYSTAL OSCILLATOR DESIGN                        2.7.1.3 Additional Microchip References
         CONSIDERATION
                                                          AN588 "PICmicro Microcontroller Oscillator
The following example assumptions are used to                Design Guide"
calculate the Primary Oscillator loading capacitor
values:                                                    AN826 "Crystal Oscillator Basics and Crystal
                                                             Selection for rfPICTM and PICmicro Devices"
CIN = PIC32_OSC2_Pin Capacitance = ~4-5 pF
COUT = PIC32_OSC1_Pin Capacitance = ~4-5 pF             AN849 "Basic PICmicro Oscillator Design"
C1 and C2 = XTAL manufacturing recommended
                                                          2.8 Unused I/Os
   loading capacitance
                                                          Unused I/O pins should not be allowed to float as
Estimated PCB stray capacitance, (i.e.,12 mm            inputs. They can be configured as outputs and driven
   length) = 2.5 pF                                       to a logic-low state.

Crystals with a speed of 4 MHz to 12 MHz that meet the    Alternatively, inputs can be reserved by connecting the
following requirements will meet the PIC32MZ EC           pin to VSS through a 1k to 10k resistor and configuring
oscillation requirements when configured, as depicted     the pin as an input.
in Figure 8-1.

1. Manufacturer Drive Level (min)  10 W (hard            2.9 Designing for High-Speed
      requirements, 1 W preferred).                               Peripherals

2. Manufacturer ESR  50 (hard requirement,                The PIC32MZ EC family devices have peripherals that
      lower is better).                                   operate at frequencies much higher than typical for an
                                                          embedded environment. Table 2-1 lists the peripherals
2.7.1.1  Calculating XTAL Capacitive                      that produce high-speed signals on their external pins:
         Loading:

1. PIC32 CIN = COUT = ~4 pF (PIC32 OSCI and               TABLE 2-1:  PERIPHERALS THAT
      OSCO package pin capacitance).                                  PRODUCE HS SIGNALS ON
                                                                      EXTERNAL PINS
2. C1MFG = C2MFG = Manufacturer Recommended
      Load Capacitance.                                                                                         Maximum
                                                          Peripheral High-Speed Signal Pins Speed on
3. CLOAD = {([CIN + C1MFG] [C2MFG + COUT]) /
      [CIN + C1MFG + C2MFG + COUT]} + estimated                                                                 Signal Pin
      PCB stray capacitance (2.5 pF).

(Simplified) CLOAD = (((CIN + C1MFG) / 2) + 2.5 pF).         EBI  EBIAx, EBIDx           50 MHz
                                                            SQI1  SQICLK, SQICSx, SQIDx  50 MHz
Actual C1, C2 Load value to use:                          HS USB  D+, D-                 480 MHz

C2 = CLOAD                                              Due to these high-speed signals, it is important to take
C1 = (CLOAD - 2 pF)                                     into consideration several factors when designing a
                                                          product that uses these peripherals, as well as the PCB
Note:    These recommendations are atypical, and          on which these components will be placed. Adhering to
         are only applicable to the PIC32MZ EC            these recommendations will help achieve the following
         family.                                          goals:

2.7.1.2 Validated Crystals                                 Minimize the effects of electromagnetic interference
Temperature Range: (-45C to +110C)                         to the proper operation of the product
VDD = 2.4V to 3.6V, RP = 1 M, RK = 10 k
ABLS-12.000 MHz-L4Q-T (12 MHz surface mount)             Ensure signals arrive at their intended destination at
                                                             the same time
   Note: These recommendations are atypical, and
               only applicable to the PIC32MZ EC family.   Minimize crosstalk
                                                          Maintain signal integrity
                                                          Reduce system noise
                                                          Minimize ground bounce and power sag

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2.9.1 SYSTEM DESIGN                                        Clocks and Oscillators
                                                              - Place crystals as close as possible to the
2.9.1.1 Impedance Matching                                       PIC32MZ EC device OSC/SOSC pins
                                                              - Do not route high-speed signals near the clock or
When selecting parts to place on high-speed buses,               oscillator
particularly the SQI bus, if the impedance of the periph-     - Avoid via usage and branches in clock lines
eral device does not match the impedance of the pins             (SQICLK)
on the PIC32MZ EC device to which it is connected,            - Place termination resistors at the end of clock
signal reflections could result, thereby degrading the           lines
quality of the signal.
                                                            Traces
If it is not possible to select a product that matches
impedance, place a series resistor at the load to create      - Higher-priority signals should have the shortest
the matching impedance. See Figure 2-4 for an                    traces
example.
                                                              - Match trace lengths for parallel buses (EBIAx,
FIGURE 2-4:  SERIES RESISTOR                                     EBIDx, SQIDx)

                                      SQI                     - Avoid long run lengths on parallel traces to reduce
                                                                 coupling
PIC32MZ                               Flash
                                                              - Make the clock traces as straight as possible
             50                       Device                  - Use rounded turns rather than right-angle turns
                                                              - Have traces on different layers intersect on right
2.9.1.2 PCB Layout Recommendations
                                                                 angles to minimize crosstalk
The following list contains recommendations that will         - Maximize the distance between traces, preferably
help ensure the PCB layout will promote the goals
previously listed.                                               no less than three times the trace width
                                                              - Power traces should be as short and as wide as
Component Placement
   - Place bypass capacitors as close to their                   possible
      component power and ground pins as possible,            - High-speed traces should be placed close to the
      and place them on the same side of the PCB
   - Devices on the same bus that have larger setup              ground plane
      times should be placed closer to the PIC32MZ EC
      device

Power and Ground
   - Multi-layer PCBs will allow separate power and
      ground planes
   - Each ground pin should be connected to the
      ground plane individually
   - Place bypass capacitor vias as close to the pad
      as possible (preferably inside the pad)
   - If power and ground planes are not used,
      maximize width for power and ground traces
   - Use low-ESR, surface-mount bypass capacitors

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2.10 Considerations When Interfacing
         to Remotely Powered Circuits

2.10.1 NON-5V TOLERANT INPUT PINS

A quick review of the absolute maximum rating section
in 37.0 "Electrical Characteristics" will indicate that
the voltage on any non-5v tolerant pin may not exceed
AVDD/VDD + 0.3V. Figure 2-5 shows an example of a
remote circuit using an independent power source,
which is powered while connected to a PIC32 non-5V
tolerant circuit that is not powered.

FIGURE 2-5:          PIC32 NON-5V TOLERANT CIRCUIT EXAMPLE

Note: When VDD power is OFF.                                   PIC32                                 On/Off
                                                                                     VDD

                                                         Non-5V Tolerant

                                                         Pin Architecture

      Remote         AN2/RB0                             ANSEL                                                PIC32
0.3V dVIH d 3.6V                                            I/O IN                                           POWER
                                                                                          CPU LOGIC          SUPPLY
            Remote                                       I/O OUT
              GND                                          TRIS

                              Current Flow
                                                                          VSS

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Without proper signal isolation, on non-5V tolerant       TABLE 2-2:              EXAMPLES OF DIGITAL/
pins, the remote signal can power the PIC32 device                                ANALOG ISOLATORS WITH
through the high side ESD protection diodes.                                      OPTIONAL LEVEL
Besides violating the absolute maximum rating                                     TRANSLATION
specification when VDD of the PIC32 device is
restored and ramping up or ramping down, it can           Example Digital/Analog                       Inductive Coupling
also negatively affect the internal Power-on Reset        Signal Isolation Circuits                           Capacitive Coupling
(POR) and Brown-out Reset (BOR) circuits, which
can lead to improper initialization of internal PIC32                                                                Opto Coupling
logic circuits. In these cases, it is recommended to                                                                        Analog/Digital Switch
implement digital or analog signal isolation as
depicted in Figure 2-6, as appropriate. This is           ADuM7241 / 40 ARZ (1 Mbps) X -- -- --
indicative of all industry microcontrollers and not just
Microchip products.

                                                          ADuM7241 / 40 CRZ (25 Mbps) X -- -- --

                                                          ISO721                                       -- X ----

                                                          LTV-829S (2 Channel)                         ---- X --

                                                          LTV-849S (4 Channel)                         ---- X --

                                                          FSA266 / NC7WB66                             ------ X

FIGURE 2-6:    DIGITAL/ANALOG SIGNAL ISOLATION CIRCUITS

                                                                            Conn  Digital Isolator     PIC32 VDD
                                                          External VDD
               Digital Isolator       PIC32 VDD
                                                            REMOTE_IN
External VDD                          IN                                                               IN1
  REMOTE_IN                                               REMOTE_OUT                                           PIC32
                                             PIC32
                                                                                                     OUT1

                                               VSS                                                     VSS
                                      PIC32 VDD                                                        PIC32 VDD

               Opto Digital                                               Analog / Digital Isolator       PIC32
               ISOLATOR
                                                                          Conn    ENB                      VSS
                                                                                           Analog_IN2
                                      IN1                 Analog_OUT2
External VDD                                PIC32          External_VDD1          ENB
    REMOTE_IN
                                                              Analog_IN1                            S

                                                                                  Analog Switch

                                                    VSS

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2.10.2 5V TOLERANT INPUT PINS

The internal high side diode on 5V tolerant pins are
bussed to an internal floating node, rather than being
connected to VDD, as shown in Figure 2-7. Voltages
on these pins, if VDD < 2.3V, should not exceed
roughly 3.2V relative to VSS of the PIC32 device.
Voltage of 3.6V or higher will violate the absolute
maximum specification, and will stress the oxide
layer separating the high side floating node, which
impacts device reliability. If a remotely powered
"digital-only" signal can be guaranteed to always be
3.2V relative to Vss on the PIC32 device side, a
5V tolerant pin could be used without the need for a
digital isolator. This is assuming there is not a
ground loop issue, logic ground of the two circuits
not at the same absolute level, and a remote logic
low input is not less than VSS - 0.3V.

FIGURE 2-7:          PIC32 5V TOLERANT PIN ARCHITECTURE EXAMPLE

                                                              PIC32                                 On/Off
                                                                                    VDD

                                                        5V Tolerant Pin

                                                          Architecture

               Floating Bus   OXIDE                     ANSEL
             Oxide BV = 3.6V

               if VDD < 2.3V

Remote              RG10                                  I/O IN                                            PIC32
VIH = 2.5V                                              I/O OUT                                             POWER
                                                                                         CPU LOGIC          SUPPLY
Remote                                                    TRIS
  GND

                                                                                         VSS

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2.10.2.1 EMI Suppression Considerations

The use of LDO regulators is preferred to reduce
overall system noise and provide a cleaner power
source. However, when utilizing switching Buck/
Boost regulators as the local power source for
PIC32MZ EF devices, as well as in electrically noisy
environments, users should evaluate the use of T-
Filters (i.e., L-C-L) on the power pins, as shown in
Figure 2-8. In addition to a more stable power
source, use of this type of T-Filter can greatly reduce
susceptibility to EMI sources and events.

FIGURE 2-8:                   Ferrite Chip SMD
                              DCR = 0.15(max)
           VDD                600 ma ISAT
                    Ferrite   300@ 100 MHz
                     Chips    PN#:
                      0.1 F
                              0.01 F

                                                        0.1 F

                              VDD                              VSS
                                 VSS                           VDD
                                                       VSS
                                                          VDD

   0.1 F  VSS                                                 VSS  0.1 F
0.1 F     VDD                                                      0.1 F
                              PIC32MZ                          VDD  0.1 F
           VSS
           VDD                               VSS
                                       VUSB3V3

                              AVDD
                                 AVSS
                                                     VSS
                                                         VDD

                              0.1 F                           0.1 F Ferrite
                                                                             Chips

                                                                    VDD

                                                                            0.01 F

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2.11 Typical Application Connection
         Examples

Examples of typical application connections are shown
in Figure 2-9 and Figure 2-10.

FIGURE 2-9:          AUDIO PLAYBACK APPLICATION

USB                               USB                  PMD<7:0>
Host                                          PMP
                                                                 Display
                                                        PMWR

                                       PIC32       I2S  3                         Stereo Headphones
                                                                                  Speaker
                                                        REFCLKO  Audio
                                                                 Codec

                                              SPI       3

                                                           3

                                                                          MMC SD
                                                        SDI

FIGURE 2-10:         LOW-COST CONTROLLERLESS (LCC) GRAPHICS APPLICATION WITH
                     PROJECTED CAPACITIVE TOUCH

                                            PIC32

                     Microchip                          ANx

                     mTouchTM          ADC

                     Library

                      Microchip   Render
                     GFX Library
                                                                                  LCD Display
                     Refresh
                                                                                      Projected Capacitive
                     DMA               EBI                                            Touch Overlay

                                                                 SRAM             External Frame Buffer

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       PIC32MZ Embedded Connectivity (EC) Family

3.0 CPU                                                    MMU with Translation Lookaside Buffer (TLB)
                                                              mechanism:
Note:  This data sheet summarizes the features                - 16 dual-entry fully associative Joint TLB
       of the PIC32MZ Embedded Connectivity                   - 4-entry fully associative Instruction TLB
       (EC) Family of devices. It is not intended             - 4-entry fully associative Data TLB
       to be a comprehensive reference source.                - 4 KB pages
       To complement the information in this
       data sheet, refer to Section 50. "CPU                Separate L1 data and instruction caches:
       for Devices with MIPS32                               - 16 KB 4-way Instruction Cache (I-Cache)
       microAptivTM and M-Class Cores"                        - 4 KB 4-way Data Cache (D-Cache)
       (DS60001192), which is available from
       the Documentation > Reference Manual                Autonomous Multiply/Divide Unit (MDU):
       section of the Microchip PIC32 web site                - Maximum issue rate of one 32x32 multiply per
       (www.microchip.com/pic32).                                clock
                                                              - Early-in iterative divide. Minimum 12 and
       MIPS32 microAptivTM Microprocessor                       maximum 38 clock latency (dividend (rs) sign
       Core resources are available at:                          extension-dependent)
       www.imgtec.com.
                                                            Power Control:
The MIPS32 microAptivTM Microprocessor Core is the           - Minimum frequency: 0 MHz
heart of the PIC32MZ EC family device processor. The          - Low-Power mode (triggered by WAIT instruction)
CPU fetches instructions, decodes each instruction,           - Extensive use of local gated clocks
fetches source operands, executes each instruction
and writes the results of instruction execution to the      EJTAG Debug and Instruction Trace:
proper destinations.                                          - Support for single stepping
                                                              - Virtual instruction and data address/value
3.1 Features                                                     breakpoints
                                                              - Hardware breakpoint supports both address
PIC32MZ EC family processor core key features:                   match and address range triggering.
                                                              - Eight instruction and four data complex
5-stage pipeline                                               breakpoints
32-bit address and data paths
MIPS32 Enhanced Architecture (Release 2):                iFlowtrace version 2.0 support:
                                                              - Real-time instruction program counter
   - Multiply-accumulate and multiply-subtract                - Special events trace capability
      instructions                                            - Two performance counters with 34 user-
                                                                 selectable countable events
   - Targeted multiply instruction                            - Disabled if the processor enters Debug mode
   - Zero/One detect instructions
   - WAIT instruction                                       Four Watch registers:
   - Conditional move instructions (MOVN, MOVZ)               - Instruction, Data Read, Data Write options
   - Vectored interrupts                                      - Address match masking options
   - Programmable exception vector base
   - Atomic interrupt enable/disable                        DSP ASE Extension:
   - GPR shadow registers to minimize latency for             - Native fractional format data type operations
                                                              - Register Single Instruction Multiple Data
      interrupt handlers                                         (SIMD) operations (add, subtract, multiply,
   - Bit field manipulation instructions                         shift)
   - Virtual memory support                                   - GPR-based shift
microMIPSTM compatible instruction set:                     - Bit manipulation
   - Improves code size density over MIPS32, while            - Compare-Pick
                                                              - DSP Control Access
      maintaining MIPS32 performance.                         - Indexed-Load
   - Supports all MIPS32 instructions (except branch-         - Branch
                                                              - Multiplication of complex operands
      likely instructions)                                    - Variable bit insertion and extraction
   - Fifteen additional 32-bit instructions and 39 16-bit     - Virtual circular buffers
                                                              - Arithmetic saturation and overflow handling
      instructions corresponding to commonly-used             - Zero-cycle overhead saturation and rounding
      MIPS32 instructions                                        operations
   - Stack pointer implicit in instruction
   - MIPS32 assembly and ABI compatible

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PIC32MZ Embedded Connectivity (EC) Family

A block diagram of the PIC32MZ EC family processor
core is shown in Figure 3-1.

FIGURE 3-1:          PIC32MZ EC FAMILY MICROPROCESSOR CORE BLOCK DIAGRAM

                                              microAptivTM Microprocessor Core

PBCLK7                         Decode        microMIPSTM            I-Cache     I-Cache  System Bus
                     (MIPS32/microMIPSTM)                          Controller    BIU
System                                               GPR                         D-Cache
Interface                   Execution Unit          (8 sets)          MMU
Interrupt                        ALU/Shift                           (TLB)
Interface                                     Enhanced MDU
                                 Atomic/LdSt  (with DSP ASE)        D-Cache
                                  DSP ASE                           Controller

                        System                  Debug/Profiling          Power
                     Coprocessor                                     Management
                                                    Break Points
                                                     iFlowtrace
                                               Fast Debug Channel
                                              Performance Counters
                                                      Sampling
                                                   Secure Debug

                     2-wire Debug             EJTAG

DS60001191G-page 48                                                               2013-2016 Microchip Technology Inc.
PIC32MZ Embedded Connectivity (EC) Family

3.2 Architecture Overview                                    Leading Zero/One detect unit for implementing
                                                               the CLZ and CLO instructions
The MIPS32 microAptiv Microprocessor core in
PIC32MZ EC family devices contains several logic             Arithmetic Logic Unit (ALU) for performing arithmetic
blocks working together in parallel, providing an              and bitwise logical operations
efficient high-performance computing engine. The
following blocks are included with the core:                Shifter and store aligner
                                                             DSP ALU and logic block for performing DSP
Execution unit
General Purpose Register (GPR)                               instructions, such as arithmetic/shift/compare
Multiply/Divide Unit (MDU)                                   operations
System control coprocessor (CP0)
Memory Management Unit (MMU)                              3.2.2 MULTIPLY/DIVIDE UNIT (MDU)
Instruction/Data cache controllers
Power Management                                          The processor core includes a Multiply/Divide Unit
Instructions and data caches                              (MDU) that contains a separate pipeline for multiply
microMIPS support                                         and divide operations, and DSP ASE multiply instruc-
Enhanced JTAG (EJTAG) controller                          tions. This pipeline operates in parallel with the Integer
                                                            Unit (IU) pipeline and does not stall when the IU pipe-
3.2.1 EXECUTION UNIT                                        line stalls. This allows MDU operations to be partially
                                                            masked by system stalls and/or other integer unit
The processor core execution unit implements a load/        instructions.
store architecture with single-cycle ALU operations
(logical, shift, add, subtract) and an autonomous           The high-performance MDU consists of a 32x32 booth
multiply/divide unit. The core contains thirty-two 32-bit   recoded multiplier, four pairs of result/accumulation
General Purpose Registers (GPRs) used for integer           registers (HI and LO), a divide state machine, and the
operations and address calculation. Seven additional        necessary multiplexers and control logic. The first num-
register file shadow sets (containing thirty-two regis-     ber shown (`32' of 32x32) represents the rs operand.
ters) are added to minimize context switching overhead      The second number (`32' of 32x32) represents the rt
during interrupt/exception processing. The register file    operand.
consists of two read ports and one write port and is fully
bypassed to minimize operation latency in the pipeline.     The MDU supports execution of one multiply or
                                                            multiply-accumulate operation every clock cycle.
The execution unit includes:
                                                            Divide operations are implemented with a simple 1-bit-
32-bit adder used for calculating the data address        per-clock iterative algorithm. An early-in detection
Address unit for calculating the next instruction         checks the sign extension of the dividend (rs) oper-
                                                            and. If rs is 8 bits wide, 23 iterations are skipped. For
   address                                                  a 16-bit wide rs, 15 iterations are skipped and for a
Logic for branch determination and branch target          24-bit wide rs, 7 iterations are skipped. Any attempt to
                                                            issue a subsequent MDU instruction while a divide is
   address calculation                                      still active causes an IU pipeline stall until the divide
Load aligner                                              operation has completed.
Bypass multiplexers used to avoid stalls when
                                                            Table 3-1 lists the repeat rate (peak issue rate of cycles
   executing instruction streams where data                 until the operation can be reissued) and latency (num-
   producing instructions are followed closely by           ber of cycles until a result is available) for the processor
   consumers of their results                               core multiply and divide instructions. The approximate
                                                            latency and repeat rates are listed in terms of pipeline
                                                            clocks.

TABLE 3-1: MIPS32 microAptiv MICROPROCESSOR CORE HIGH-PERFORMANCE INTEGER
                     MULTIPLY/DIVIDE UNIT LATENCIES AND REPEAT RATES

Opcode                                Operand Size (mul rt) (div rs)  Latency  Repeat Rate

MULT/MULTU, MADD/MADDU,               16 bits                           5        1
MSUB/MSUBU (HI/LO destination)        32 bits                           5        1
MUL (GPR destination)                 16 bits                           5        1
                                      32 bits                           5        1
DIV/DIVU                              8 bits                          12/14    12/14
                                      16 bits                         20/22    20/22
                                      24 bits                         28/30    28/30
                                      32 bits                         36/38    36/38

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The MIPS architecture defines that the result of a        Table 3-2 lists the latencies and repeat rates for the
multiply or divide operation be placed in one of four     DSP multiply and dot-product operations. The approxi-
pairs of HI and LO registers. Using the Move-From-HI      mate latencies and repeat rates are listed in terms of
(MFHI) and Move-From-LO (MFLO) instructions, these        pipeline clocks.
values can be transferred to the General Purpose
Register file.                                            TABLE 3-2: DSP-RELATED LATENCIES
                                                                               AND REPEAT RATES
In addition to the HI/LO targeted operations, the
MIPS32 architecture also defines a multiply instruc-             Op code                 Latency  Repeat
tion, MUL, which places the least significant results in                                           Rate
the primary register file instead of the HI/LO register
pair. By avoiding the explicit MFLO instruction           Multiply and dot-product without 5      1
required when using the LO register, and by support-
ing multiple destination registers, the throughput of     saturation after accumulation
multiply-intensive operations is increased.
                                                          Multiply and dot-product with  5        1
Two other instructions, Multiply-Add (MADD) and
Multiply-Subtract (MSUB), are used to perform the         saturation after accumulation
multiply-accumulate and multiply-subtract operations.
The MADD instruction multiplies two numbers and then      Multiply without accumulation  5        1
adds the product to the current contents of the HI and
LO registers. Similarly, the MSUB instruction multiplies  3.2.3  SYSTEM CONTROL
two operands and then subtracts the product from the             COPROCESSOR (CP0)
HI and LO registers. The MADD and MSUB operations
are commonly used in DSP algorithms.                      In the MIPS architecture, CP0 is responsible for the
                                                          virtual-to-physical address translation and cache proto-
The MDU also implements various shift instructions        cols, the exception control system, the processor's
operating on the HI/LO register and multiply instruc-     diagnostics capability, the operating modes (Kernel,
tions as defined in the DSP ASE. The MDU supports all     User and Debug) and whether interrupts are enabled or
of the data types required for this purpose and includes  disabled. Configuration information, such as cache
three extra HI/LO registers as defined by the ASE.        size and set associativity, and the presence of options
                                                          like microMIPS, is also available by accessing the CP0
                                                          registers, listed in Table 3-3.

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TABLE 3-3: COPROCESSOR 0 REGISTERS

Register  Register                    Function
Number     Name

0 Index              Index into the TLB array (microAptiv MPU only).
1 Random             Randomly generated index into the TLB array (microAptiv MPU only).
2 EntryLo0           Low-order portion of the TLB entry for even-numbered virtual pages (microAptiv MPU
                     only).
3 EntryLo1           Low-order portion of the TLB entry for odd-numbered virtual pages (microAptiv MPU
                     only).
4 Context/           Pointer to the page table entry in memory (microAptiv MPU only).
         UserLocal   User information that can be written by privileged software and read via the RDHWR
                     instruction.
5 PageMask/          PageMask controls the variable page sizes in TLB entries. PageGrain enables support
         PageGrain   of 1 KB pages in the TLB (microAptiv MPU only).
                     Controls the number of fixed (i.e., wired) TLB entries (microAptiv MPU only).
6 Wired              Enables access via the RDHWR instruction to selected hardware registers in
7 HWREna             Non-privileged mode.
                     Reports the address for the most recent address-related exception.
8 BadVAddr           Processor cycle count.
9 Count              High-order portion of the TLB entry (microAptiv MPU only).
10 EntryHi           Core timer interrupt control.
11 Compare           Processor status and control.
12 Status            Interrupt control of vector spacing.
                     Shadow register set control.
          IntCtl     Shadow register mapping control.
          SRSCtl     Allows the Priority Level to be read/written without
          SRSMap     extracting or inserting that bit from/to the Status register.
          View_IPL   Contains two 4-bit fields that provide the mapping from a vector number to the shadow
                     set number to use when servicing such an interrupt.
          SRSMAP2    Describes the cause of the last exception.
                     Contains the error and exception level status bit values that existed prior to the current
13 Cause             exception.
          NestedExc  Enables read access to the RIPL bit that is available in the Cause register.
                     Program counter at last exception.
  14      View_RIPL  Contains the exception program counter that existed prior to the current exception.
  15      EPC        Processor identification and revision
          NestedEPC  Exception base address of exception vectors.
  16      PRID       Common device memory map base.
          Ebase      Configuration register.
  17      CDMMBase   Configuration register 1.
  18      Config     Configuration register 2.
  19      Config1    Configuration register 3.
20-22     Config2    Configuration register 4.
          Config3    Configuration register 5.
          Config4    Configuration register 7.
          Config5    Load link address (microAptiv MPU only).
          Config7    Low-order watchpoint address (microAptiv MPU only).
          LLAddr     High-order watchpoint address (microAptiv MPU only).
          WatchLo    Reserved in the PIC32 core.
          WatchHi
          Reserved

2013-2016 Microchip Technology Inc.            DS60001191G-page 51
PIC32MZ Embedded Connectivity (EC) Family

TABLE 3-3: COPROCESSOR 0 REGISTERS (CONTINUED)

Register  Register                                          Function
Number     Name

23 Debug             EJTAG debug register.

          TraceControl EJTAG trace control.

          TraceControl2 EJTAG trace control 2.

          UserTraceData1 EJTAG user trace data 1 register.

          TraceBPC   EJTAG trace breakpoint register.

          Debug2     Debug control/exception status 1.

24 DEPC              Program counter at last debug exception.

          UserTraceData2 EJTAG user trace data 2 register.

25 PerfCtl0          Performance counter 0 control.

          PerfCnt0   Performance counter 0.

          PerfCtl1   Performance counter 1 control.

          PerfCnt1   Performance counter 1.

26 ErrCtl            Software test enable of way-select and data RAM arrays for I-Cache and D-Cache
                     (microAptiv MPU only).

27 Reserved          Reserved in the PIC32 core.

28 TagLo/DataLo Low-order portion of cache tag interface (microAptiv MPU only).

29 Reserved          Reserved in the PIC32 core.

30 ErrorEPC          Program counter at last error exception.

31 DeSave            Debug exception save.

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3.3 Power Management                                        In addition to I-Cache locking, the processor core also
                                                            supports a D-Cache locking mechanism identical to the
The processor core offers a number of power manage-         I-Cache. Critical data segments are locked into the
ment features, including low-power design, active power     cache on a per-line basis. The locked contents can be
management and power-down modes of operation. The           updated on a store hit, but cannot be selected for
core is a static design that supports slowing or halting    replacement on a cache miss.
the clocks, which reduces system power consumption
during Idle periods.                                        The D-Cache locking function is always available on
                                                            all D-Cache entries. Entries can then be marked as
3.3.1  INSTRUCTION-CONTROLLED                               locked or unlocked on a per-entry basis using the
       POWER MANAGEMENT                                     CACHE instruction.

The mechanism for invoking Power-Down mode is               3.4.3 ATTRIBUTES
through execution of the WAIT instruction. For more
information on power management, see Section 33.0           The processor core I-Cache and D-Cache attributes
"Power-Saving Features".                                    are listed in the Configuration registers (see
                                                            Register 3-1 through Register 3-4).
3.3.2 LOCAL CLOCK GATING
                                                            3.5 EJTAG Debug Support
The majority of the power consumed by the processor
core is in the clock tree and clocking registers. The       The processor core provides for an Enhanced JTAG
PIC32MZ family makes extensive use of local gated-          (EJTAG) interface for use in the software debug of
clocks to reduce this dynamic power consumption.            application and kernel code. In addition to standard
                                                            User mode and Kernel modes of operation, the proces-
3.4 L1 Instruction and Data Caches                          sor core provides a Debug mode that is entered after a
                                                            debug exception (derived from a hardware breakpoint,
3.4.1 INSTRUCTION CACHE (I-CACHE)                           single-step exception, etc.) is taken and continues until
                                                            a Debug Exception Return (DERET) instruction is
The I-Cache is an on-core memory block of 16 Kbytes.        executed. During this time, the processor executes the
Because the I-Cache is virtually indexed, the virtual-to-   debug exception handler routine.
physical address translation occurs in parallel with the
cache access rather than having to wait for the physical    The EJTAG interface operates through the Test Access
address translation. The tag holds 22 bits of physical      Port (TAP), a serial communication port used for trans-
address, a valid bit, and a lock bit. The LRU               ferring test data in and out of the core. In addition to the
replacement bits are stored in a separate array.            standard JTAG instructions, special instructions
                                                            defined in the EJTAG specification specify which
The I-Cache block also contains and manages the             registers are selected and how they are used.
instruction line fill buffer. Besides accumulating data to
be written to the cache, instruction fetches that refer-    3.6 MIPS DSP ASE Extension
ence data in the line fill buffer are serviced either by a
bypass of that data, or data coming from the external       The MIPS DSP Application-Specific Extension
interface. The I-Cache control logic controls the bypass    Revision 2 is an extension to the MIPS32 architecture.
function.                                                   This extension comprises new integer instructions and
                                                            states that include new HI/LO accumulator register
The processor core supports I-Cache locking. Cache          pairs and a DSP control register. This extension is
locking allows critical code or data segments to be         crucial in a wide range of DSP, multimedia, and DSP-
locked into the cache on a per-line basis, enabling the     like algorithms covering Audio and Video processing
system programmer to maximize the efficiency of the         applications. The extension supports native fractional
system cache.                                               format data type operations, register Single Instruction
                                                            Multiple Data (SIMD) operations, such as add,
The cache locking function is always available on all       subtract, multiply, and shift. In addition, the extension
I-Cache entries. Entries can then be marked as              includes the following features that are essential in
locked or unlocked on a per entry basis using the           making DSP algorithms computationally efficient:
CACHE instruction.
                                                             Support for multiplication of complex operands
3.4.2 DATA CACHE (D-CACHE)                                  Variable bit insertion and extraction
                                                             Implementation and use of virtual circular buffers
The D-Cache is an on-core memory block of 4 Kbytes.          Arithmetic saturation and overflow handling
This virtually indexed, physically tagged cache is pro-
tected. Because the D-Cache is virtually indexed, the          support
virtual-to-physical address translation occurs in parallel   Zero cycle overhead saturation and rounding
with the cache access. The tag holds 22 bits of physical
address, a valid bit, and a lock bit. There is an addi-        operations
tional array holding dirty bits and LRU replacement
algorithm bits for each set of the cache.                                                                     DS60001191G-page 53

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3.7 microAptivTM Core Configuration

Register 3-1 through Register 3-4 show the default
configuration of the microAptiv core, which is included
on PIC32MZ EC family devices.

REGISTER 3-1: CONFIG: CONFIGURATION REGISTER; CP0 REGISTER 16, SELECT 0

Bit      Bit         Bit                   Bit           Bit   Bit               Bit              Bit           Bit

Range 31/23/15/7 30/22/14/6 29/21/13/5 28/20/12/4 27/19/11/3 26/18/10/2 25/17/9/1 24/16/8/0

31:24      r-1       U-0                   U-0            U-0       U-0          U-0              U-0           R-0
23:16
15:8      --         --                    --             --       --                --           --            ISP

          R-0        R-0                   R-1            R-0       U-0          R-1              R-0           R-0

         DSP         UDI                   SB            MDU       --                    MM<1:0>                BM

          R-0        R-0                   R-0            R-0       R-0          R-1              R-0           R-0

          BE                  AT<1:0>                          AR<2:0>                                 MT<2:1>

7:0      R-1         U-0                   U-0           U-0   U-0               R/W-0   R/W-1         R/W-0

         MT<0>       --                    --            --    --                        K0<2:0>

Legend:                               r = Reserved bit         U = Unimplemented bit, read as `0'
R = Readable bit                      W = Writable bit
-n = Value at POR                     `1' = Bit is set         `0' = Bit is cleared      x = Bit is unknown

bit 31 Reserved: This bit is hardwired to `1' to indicate the presence of the Config1 register.

bit 30-25 Unimplemented: Read as `0'

bit 24   ISP: Instruction Scratch Pad RAM bit
         0 = Instruction Scratch Pad RAM is not implemented

bit 23   DSP: Data Scratch Pad RAM bit
         0 = Data Scratch Pad RAM is not implemented

bit 22   UDI: User-defined bit
         0 = CorExtend User-Defined Instructions are not implemented

bit 21   SB: SimpleBE bit
         1 = Only Simple Byte Enables are allowed on the internal bus interface

bit 20   MDU: Multiply/Divide Unit bit
         0 = Fast, high-performance MDU

bit 19 Unimplemented: Read as `0'

bit 18-17 MM<1:0>: Merge Mode bits
             10 = Merging is allowed

bit 16   BM: Burst Mode bit
         0 = Burst order is sequential

bit 15   BE: Endian Mode bit
         0 = Little-endian

bit 14-13 AT<1:0>: Architecture Type bits
             00 = MIPS32

bit 12-10 AR<2:0>: Architecture Revision Level bits
             001 = MIPS32 Release 2

bit 9-7 MT<2:0>: MMU Type bits
             001 = microAptiv MPU Microprocessor core uses a TLB-based MMU

bit 6-3 Unimplemented: Read as `0'

bit 2-0  K0<2:0>: Kseg0 Coherency Algorithm bits
         011 = Cacheable, non-coherent, write-back, write allocate
         010 = Uncached
         001 = Cacheable, non-coherent, write-through, write allocate
         000 = Cacheable, non-coherent, write-through, no write allocate
         All other values are not used and are mapped to other values. Values 100, 101, and 110 are mapped
         to 010. Value 111 is mapped to 010.

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REGISTER 3-2: CONFIG1: CONFIGURATION REGISTER 1; CP0 REGISTER 16, SELECT 1

Bit    Bit                  Bit          Bit            Bit      Bit      Bit          Bit                  Bit

Range 31/23/15/7 30/22/14/6 29/21/13/5 28/20/12/4 27/19/11/3 26/18/10/2 25/17/9/1 24/16/8/0

31:24  r-1                  R-0          R-0            R-1      R-1      R-1          R-1                  R-0

       --                                               MMU Size<5:0>                                IS<2>

23:16  R-1                  R-0          R-0            R-1      R-1      R-0          R-1                  R-1

                   IS<1:0>                              IL<2:0>                        IA<2:0>

15:8   R-0                  R-0          R-0            R-0      R-1      R-1          R-0                  R-1

                   DS<2:0>                                       DL<2:0>                           DA<2:1>

7:0    R-1                  U-0          U-0            R-1      R-1      R-0          R-1                  R-0

       DA<0>                --           --             PC       WR       CA           EP                   FP

Legend:                               r = Reserved bit           U = Unimplemented bit, read as `0'
R = Readable bit                      W = Writable bit
-n = Value at POR                     `1' = Bit is set           `0' = Bit is cleared  x = Bit is unknown

bit 31 Reserved: This bit is hardwired to a `1' to indicate the presence of the Config2 register.

bit 30-25 MMU Size<5:0>: Contains the number of TLB entries minus 1

       001111 = 16 TLB entries

bit 24-22 IS<2:0>: Instruction Cache Sets bits

       010 = Contains 256 instruction cache sets per way

bit 21-19 IL<2:0>: Instruction-Cache Line bits

       011 = Contains instruction cache line size of 16 bytes

bit 18-16 IA<2:0: Instruction-Cache Associativity bits

       011 = Contains 4-way instruction cache associativity

bit 15-13 DS<2:0>: Data-Cache Sets bits

       000 = Contains 64 data cache sets per way

bit 12-10 DL<2:0>: Data-Cache Line bits

       011 = Contains data cache line size of 16 bytes

bit 9-7 DA<2:0>: Data-Cache Associativity bits

       011 = Contains the 4-way set associativity for the data cache

bit 6-5 Unimplemented: Read as `0'

bit 4  PC: Performance Counter bit

       1 = The processor core contains Performance Counters

bit 3  WR: Watch Register Presence bit

       1 = No Watch registers are present

bit 2  CA: Code Compression Implemented bit

       0 = No MIPS16e present

bit 1  EP: EJTAG Present bit

       1 = Core implements EJTAG

bit 0  FP: Floating Point Unit bit

       0 = Floating Point Unit is not implemented

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REGISTER 3-3: CONFIG3: CONFIGURATION REGISTER 3; CP0 REGISTER 16, SELECT 3

Bit     Bit          Bit              Bit             Bit         Bit     Bit          Bit       Bit

Range 31/23/15/7 30/22/14/6 29/21/13/5 28/20/12/4 27/19/11/3 26/18/10/2 25/17/9/1 24/16/8/0

31:24   r-1          U-0              U-0               U-0       U-0     U-0            U-0              U-0
23:16
15:8    --           --                 --              --        --               --   --              --

7:0    U-0          R-0              R-1               R-0       R-0     R-0            R-1            R/W-y

        --                   IPLW<1:0>                       MMAR<2:0>                 MCU       ISAONEXC(1)

        R-y          R-y               R-1              R-1       R-1     R-1            U-0              R-1

        ISA<1:0>(1)                   ULRI            RXI    DSP2P        DSPP          --              ITL

        U-0          R-1              R-1               R-0       R-1     U-0            U-0              R-0

        --           VEIC             VINT            SP     CDMM                  --   --              TL

Legend:                             r = Reserved bit         y = Value set from Configuration bits on POR
R = Readable bit                    W = Writable bit
-n = Value at POR                   `1' = Bit is set         U = Unimplemented bit, read as `0'

                                                             `0' = Bit is cleared      x = Bit is unknown

bit 31 Reserved: This bit is hardwired as `1' to indicate the presence of the Config4 register

bit 30-23 Unimplemented: Read as `0'

bit 22-21 IPLW<1:0>: Width of the Status IPL and Cause RIPL bits
             01 = IPL and RIPL bits are 8-bits in width

bit 20-18 MMAR<2:0>: microMIPS Architecture Revision Level bits
             000 = Release 1

bit 17 MCU: MIPS MCU ASE Implemented bit

bit 16  1 = MCU ASE is implemented
        ISAONEXC: ISA on Exception bit(1)

        1 = microMIPS is used on entrance to an exception vector

             0 = MIPS32 ISA is used on entrance to an exception vector
bit 15-14 ISA<1:0>: Instruction Set Availability bits(1)

        11 = Both MIPS32 and microMIPS are implemented; microMIPS is used when coming out of reset
        10 = Both MIPS32 and microMIPS are implemented; MIPS32 ISA used when coming out of reset

bit 13 ULRI: UserLocal Register Implemented bit

        1 = UserLocal Coprocessor 0 register is implemented

bit 12 RXI: RIE and XIE Implemented in PageGrain bit

        1 = RIE and XIE bits are implemented

bit 11  DSP2P: MIPS DSP ASE Revision 2 Presence bit
        1 = DSP Revision 2 is present

bit 10 DSPP: MIPS DSP ASE Presence bit

        1 = DSP is present

bit 9   Unimplemented: Read as `0'

bit 8   ITL: Indicates that iFlowtrace hardware is present

        1 = The iFlowtrace is implemented in the core

bit 7   Unimplemented: Read as `0'

bit 6   VEIC: External Vector Interrupt Controller bit

        1 = Support for an external interrupt controller is implemented.

bit 5   VINT: Vector Interrupt bit

        1 = Vector interrupts are implemented

bit 4   SP: Small Page bit

        0 = 4 KB page size

bit 3   CDMM: Common Device Memory Map bit

        1 = CDMM is implemented

bit 2-1 Unimplemented: Read as `0'

bit 0   TL: Trace Logic bit

        0 = Trace logic is not implemented

Note 1: These bits are set based on the value of the BOOTISA Configuration bit (DEVCFG0<6>).

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REGISTER 3-4: CONFIG5: CONFIGURATION REGISTER 5; CP0 REGISTER 16, SELECT 5

Bit       Bit               Bit       Bit               Bit  Bit  Bit                              Bit  Bit

Range 31/23/15/7 30/22/14/6 29/21/13/5 28/20/12/4 27/19/11/3 26/18/10/2 25/17/9/1 24/16/8/0

                       U-0  U-0       U-0               U-0  U-0  U-0                              U-0  U-0

31:24                       --        --                --   --                    --              --   --
                  --
                            U-0       U-0               U-0  U-0  U-0                              U-0  U-0
                       U-0
                            --        --                --   --                    --              --   --
23:16
                  --        U-0       U-0               U-0  U-0  U-0                              U-0  U-0

                       U-0  --        --                --   --                    --              --   --

15:8                        U-0       U-0               U-0  U-0  U-0                              U-0  R-1
                  --
                            --        --                --   --                    --              --   NF
                       U-0

7:0
                  --

Legend:                               r = Reserved           U = Unimplemented bit, read as `0'
R = Readable bit                      W = Writable bit
-n = Value at POR                     `1' = Bit is set       `0' = Bit is cleared      x = Bit is unknown

bit 31-1  Unimplemented: Read as `0'
bit 0     NF: Nested Fault bit
          1 = Nested Fault feature is implemented

REGISTER 3-5: CONFIG7: CONFIGURATION REGISTER 7; CP0 REGISTER 16, SELECT 7

Bit       Bit               Bit       Bit               Bit  Bit  Bit                              Bit  Bit

Range 31/23/15/7 30/22/14/6 29/21/13/5 28/20/12/4 27/19/11/3 26/18/10/2 25/17/9/1 24/16/8/0

31:24     R-1               U-0       U-0               U-0  U-0  U-0                              U-0  U-0

          WII               --        --                --   --                    --              --   --

                       U-0  U-0       U-0               U-0  U-0  U-0                              U-0  U-0

23:16                       --        --                --   --                    --              --   --
                  --

                      U-0   U-0       U-0               U-0  U-0  U-0                              U-0  U-0

15:8                        --        --                --   --                    --              --   --
                  --

                     U-0    U-0       U-0               U-0  U-0  U-0                              U-0  U-0

7:0                         --        --                --   --                    --              --   --
                 --

Legend:                               W = Writable bit       U = Unimplemented bit, read as `0'
R = Readable bit                      `1' = Bit is set
-n = Value at POR                                            `0' = Bit is cleared      x = Bit is unknown

bit 31    WII: Wait IE Ignore bit
bit 30-0  1 = Indicates that this processor will allow an interrupt to unblock a WAIT instruction
          Unimplemented: Read as `0'

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NOTES:

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       PIC32MZ Embedded Connectivity (EC) Family

4.0 MEMORY ORGANIZATION                                   4.1 Memory Layout

Note:  This data sheet summarizes the features            PIC32MZ EC microcontrollers implement two address
       of the PIC32MZ Embedded Connectivity               schemes: virtual and physical. All hardware resources,
       (EC) Family of devices. This document is           such as program memory, data memory and peripher-
       not intended to be a comprehensive                 als, are located at their respective physical addresses.
       reference source. For detailed                     Virtual addresses are exclusively used by the CPU to
       information, refer to Section 48. "Mem-            fetch and execute instructions as well as access pe-
       ory Organization and Permissions"                  ripherals. Physical addresses are used by bus master
       (DS60001214), which is available from              peripherals, such as DMA and the Flash controller, that
       the Documentation > Reference Manual               access memory independently of the CPU.
       section of the Microchip PIC32 web site
       (www.microchip.com/pic32).                         The main memory maps for the PIC32MZ EC devices
                                                          are illustrated in Figure 4-1 through Figure 4-4.
PIC32MZ EC microcontrollers provide 4 GB of unified       Figure 4-5 provides memory map information for boot
virtual memory address space. All memory regions,         Flash and boot alias. Table 4-1 provides memory map
including program, data memory, Special Function          information for SFRs.
Registers (SFRs) and Configuration registers, reside in
this address space at their respective unique
addresses. The program and data memories can be
optionally partitioned into user and kernel memories. In
addition, PIC32MZ EC devices allow execution from
data memory.

Key features include:

32-bit native data width

Separate User (KUSEG) and Kernel (KSEG0/
   KSEG1/KSEG2/KSEG3) mode address space

Separate boot Flash memory for protected code
Robust bus exception handling to intercept

   runaway code

Cacheable (KSEG0/KSEG2) and non-cacheable
   (KSEG1/KSEG3) address regions

Read-Write permission access to predefined
   memory regions

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PIC32MZ Embedded Connectivity (EC) Family

FIGURE 4-1:          MEMORY MAP FOR DEVICES WITH 512 KB OF PROGRAM MEMORY(1,2)

             0xFFFFFFFF           Virtual     KSEG3(4)                   Physical      0xFFFFFFFF
             0xF4000000      Memory Map          (not cacheable)      Memory Map       0x40000000
             0xF3FFFFFF                                                                0x3FFFFFFF
             0xF0000000         Reserved                                 Reserved      0x34000000
                                                                                       0x33FFFFFF
                         External Memory via                      External Memory via
                                    SQI                                      SQI       0x30000000

             0xE4000000         Reserved                                 Reserved
             0xE3FFFFFF
             0xE0000000  External Memory via                      External Memory via
                                    EBI                                      EBI

             0xD4000000         Reserved      KSEG2(4)                                 0x24000000
             0xD3FFFFFF                          (cacheable)                           0x23FFFFFF
             0xD0000000  External Memory via
                                    SQI                                                0x20000000

             0xC4000000         Reserved                              Reserved         0x1FC74000
             0xC3FFFFFF                                                                0x1FC73FFF
             0xC0000000  External Memory via                         Boot Flash
             0xBFFFFFFF             EBI                           (see Figure 4-5)     0x1FC00000
             0xBFC74000
             0xBFC73FFF         Reserved                             Reserved          0x1F900000
                                                                                       0x1F8FFFFF
             0xBFC00000        Boot Flash                               SFRs
                            (see Figure 4-5)                      (see Table 4-1)      0x1F800000

             0xBF900000     Reserved          KSEG1                  Reserved          0x1D080000
             0xBF8FFFFF                          (not cacheable)                       0x1D07FFFF
                               SFRs                               Program Flash
             0xBF800000  (see Table 4-1)                             Reserved          0x1D000000
                                                                       RAM(3)
             0xBD080000     Reserved                                                   0x00020000
             0xBD07FFFF  Program Flash                                                 0x0001FFFF
                                                                                       0x00000000
             0xBD000000

             0xA0020000  Reserved
             0xA001FFFF   RAM(3)

             0xA0000000

             0x9FC74000      Reserved
             0x9FC73FFF
                            Boot Flash
             0x9FC00000  (see Figure 4-5)

             0x9D080000     Reserved          KSEG0
             0x9D07FFFF  Program Flash           (cacheable)

             0x9D000000     Reserved
                              RAM(3)
             0x80020000
             0x8001FFFF     Reserved

             0x80000000

             0x00000000

             Note 1: Memory areas are not shown to scale.
                      2: The Cache, MMU, and TLB are initialized by compiler start-up code.
                      3: RAM memory is divided into two equal banks: RAM Bank 1 and RAM Bank 2 on a half boundary.
                      4: The MMU must be enabled and the TLB must be set up to access this segment.

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FIGURE 4-2:  MEMORY MAP FOR DEVICES WITH 1024 KB OF PROGRAM MEMORY AND
             256 KB OF RAM(1,2)

             0xFFFFFFFF           Virtual                            Physical          0xFFFFFFFF
             0xF4000000      Memory Map                           Memory Map
             0xF3FFFFFF
             0xF0000000         Reserved                            Reserved

                         External Memory via  KSEG3(4)                                 0x34000000
                                    SQI          (not cacheable)                       0x33FFFFFF

             0xE4000000         Reserved                          External Memory via  0x30000000
             0xE3FFFFFF                                                      SQI
             0xE0000000  External Memory via
                                    EBI                                  Reserved

             0xD4000000         Reserved      KSEG2(4)            External Memory via  0x24000000
             0xD3FFFFFF                          (cacheable)                 EBI       0x23FFFFFF
             0xD0000000  External Memory via
                                    SQI                                                0x20000000

             0xC4000000         Reserved                              Reserved         0x1FC74000
             0xC3FFFFFF                                                                0x1FC73FFF
             0xC0000000  External Memory via                         Boot Flash
             0xBFFFFFFF             EBI                           (see Figure 4-5)     0x1FC00000
             0xBFC74000
             0xBFC73FFF         Reserved                             Reserved          0x1F900000
                                                                                       0x1F8FFFFF
             0xBFC00000        Boot Flash                               SFRs
                            (see Figure 4-5)                      (see Table 4-1)      0x1F800000

             0xBF900000     Reserved          KSEG1                  Reserved          0x1D100000
             0xBF8FFFFF                          (not cacheable)                       0x1D0FFFFF
                               SFRs                               Program Flash
             0xBF800000  (see Table 4-1)                             Reserved          0x1D000000
                                                                       RAM(3)
             0xBD100000     Reserved                                                   0x00040000
             0xBD0FFFFF  Program Flash                                                 0x0003FFFF
                                                                                       0x00000000
             0xBD000000

             0xA0040000  Reserved
             0xA003FFFF   RAM(3)

             0xA0000000

             0x9FC74000      Reserved
             0x9FC73FFF
                            Boot Flash
             0x9FC00000  (see Figure 4-5)

             0x9D100000     Reserved          KSEG0
             0x9D0FFFFF  Program Flash           (cacheable)

             0x9D000000     Reserved
                              RAM(3)
             0x80040000
             0x8003FFFF     Reserved

             0x80000000

             0x00000000

             Note 1: Memory areas are not shown to scale.
                      2: The Cache, MMU, and TLB are initialized by compiler start-up code.
                      3: RAM memory is divided into two equal banks: RAM Bank 1 and RAM Bank 2 on a half boundary.
                      4: The MMU must be enabled and the TLB must be set up to access this segment.

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FIGURE 4-3:          MEMORY MAP FOR DEVICES WITH 1024 KB OF PROGRAM MEMORY AND
                     512 KB OF RAM(1,2)

             0xFFFFFFFF            Virtual                            Physical          0xFFFFFFFF
             0xF4000000       Memory Map                           Memory Map
             0xF3FFFFFF
             0xF0000000          Reserved                            Reserved

                          External Memory via  KSEG3(4)                                 0x34000000
                                     SQI          (not cacheable)                       0x33FFFFFF

             0xE4000000          Reserved                          External Memory via  0x30000000
             0xE3FFFFFF                                                       SQI
             0xE0000000   External Memory via
                                     EBI                                  Reserved

             0xD4000000          Reserved      KSEG2(4)            External Memory via  0x24000000
             0xD3FFFFFF                           (cacheable)                 EBI       0x23FFFFFF
             0xD0000000   External Memory via
                                     SQI                                                0x20000000

             0xC4000000          Reserved                              Reserved         0x1FC74000
             0xC3FFFFFF                                                                 0x1FC73FFF
             0xC0000000   External Memory via                         Boot Flash
             0xBFFFFFFF              EBI                           (see Figure 4-5)     0x1FC00000
             0xBFC74000
             0xBFC73FFF          Reserved                             Reserved          0x1F900000
                                                                                        0x1F8FFFFF
             0xBFC00000         Boot Flash                               SFRs
                             (see Figure 4-5)                      (see Table 4-1)      0x1F800000

             0xBF900000      Reserved          KSEG1                  Reserved          0x1D100000
             0xBF8FFFFF                           (not cacheable)                       0x1D0FFFFF
                                SFRs                               Program Flash
             0xBF800000   (see Table 4-1)                             Reserved          0x1D000000
                                                                        RAM(3)
             0xBD100000      Reserved                                                   0x00080000
             0xBD0FFFFF   Program Flash                                                 0x0007FFFF
                                                                                        0x00000000
             0xBD000000

             0xA0080000   Reserved
             0xA007FFFF    RAM(3)

             0xA0000000

             0x9FC74000       Reserved
             0x9FC73FFF
                             Boot Flash
             0x9FC00000   (see Figure 4-5)

             0x9D100000      Reserved          KSEG0
             0x9D0FFFFF   Program Flash           (cacheable)

             0x9D000000      Reserved
                               RAM(3)
             0x80080000
             0x8007FFFF      Reserved

             0x80000000

             0x00000000

             Note 1:      Memory areas are not shown to scale.
                      2:  The Cache, MMU, and TLB are initialized by compiler start-up code.
                      3:  RAM memory is divided into two equal banks: RAM Bank 1 and RAM Bank 2 on a half boundary.
                      4:  The MMU must be enabled and the TLB must be set up to access this segment.

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FIGURE 4-4:  MEMORY MAP FOR DEVICES WITH 2048 KB OF PROGRAM MEMORY(1,2)

             0xFFFFFFFF           Virtual                            Physical          0xFFFFFFFF
             0xF4000000      Memory Map                           Memory Map
             0xF3FFFFFF
             0xF0000000         Reserved                            Reserved

                         External Memory via  KSEG3(4)                                 0x34000000
                                    SQI          (not cacheable)                       0x33FFFFFF

             0xE4000000         Reserved                          External Memory via  0x30000000
             0xE3FFFFFF                                                      SQI
             0xE0000000  External Memory via
                                    EBI                                  Reserved

             0xD4000000         Reserved      KSEG2(4)            External Memory via  0x24000000
             0xD3FFFFFF                          (cacheable)                 EBI       0x23FFFFFF
             0xD0000000  External Memory via
                                    SQI                                                0x20000000

             0xC4000000         Reserved                              Reserved         0x1FC74000
             0xC3FFFFFF                                                                0x1FC73FFF
             0xC0000000  External Memory via                         Boot Flash
             0xBFFFFFFF             EBI                           (see Figure 4-5)     0x1FC00000
             0xBFC74000
             0xBFC73FFF         Reserved                             Reserved          0x1F900000
                                                                                       0x1F8FFFFF
             0xBFC00000        Boot Flash                               SFRs
                            (see Figure 4-5)                      (see Table 4-1)      0x1F800000

             0xBF900000     Reserved          KSEG1                  Reserved          0x1D200000
             0xBF8FFFFF                          (not cacheable)                       0x1D1FFFFF
                               SFRs                               Program Flash
             0xBF800000  (see Table 4-1)                             Reserved          0x1D000000
                                                                       RAM(3)
             0xBD200000     Reserved                                                   0x00080000
             0xBD1FFFFF  Program Flash                                                 0x0007FFFF
                                                                                       0x00000000
             0xBD000000

             0xA0080000  Reserved
             0xA007FFFF   RAM(3)

             0xA0000000

             0x9FC74000      Reserved
             0x9FC73FFF
                            Boot Flash
             0x9FC00000  (see Figure 4-5)

             0x9D200000     Reserved          KSEG0
             0x9D1FFFFF  Program Flash           (cacheable)

             0x9D000000     Reserved
                              RAM(3)
             0x80080000
             0x8007FFFF     Reserved

             0x80000000

             0x00000000

             Note 1: Memory areas are not shown to scale.
                      2: The Cache, MMU, and TLB are initialized by compiler start-up code.
                      3: RAM memory is divided into two equal banks: RAM Bank 1 and RAM Bank 2 on a half boundary.
                      4: The MMU must be enabled and the TLB must be set up to access this segment.

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FIGURE 4-5:          BOOT AND ALIAS                   TABLE 4-1: SFR MEMORY MAP
                     MEMORY MAP
                                                                            Virtual Address

Physical Memory Map(1)           0x1FC74000                   Peripheral         Base   Offset
                                                      System Bus(1)         0xBF8F0000   Start
Sequence/Configuration Space(3)  0x1FC70000
                                 0x1FC6FF00                                             0x0000

                                                      RNG                               0x6000

                                                      Crypto                            0x5000

        Boot Flash 2             0x1FC60000           USB                   0xBF8E0000  0x3000
                                 0x1FC54028           SQI1                              0x2000
          Reserved               0x1FC54020
     Serial Number(5)            0x1FC54000           EBI                               0x1000
ADC Calibration Space(3)
                                                      Prefetch                          0x0000

Sequence/Configuration Space(4)  0x1FC50000           Ethernet              0xBF880000  0x2000
                                 0x1FC4FF00           CAN1 and CAN2                     0x0000

                                                      PORTA-PORTK           0xBF860000 0x0000

             Boot Flash 1                             Comparator 1, 2                   0xC000

                                 0x1FC40000           ADC1                              0xB000

             Reserved                                 OC1-OC9               0xBF840000 0x4000

                                 0x1FC34000           IC1-IC9                           0x2000

                                                      Timer1-Timer9                     0x0000

Unused Configuration Space(6)    0x1FC30000           PMP                               0xE000
                                 0x1FC2FF00

Upper Boot Alias                                      UART1-UART6           0xBF820000  0x2000
                                                      SPI1-SPI6                         0x1000
                                 0x1FC20000
                                                      I2C1-I2C5                         0x0000

             Reserved                                 DMA                   0xBF810000  0x1000
                                                      Interrupt Controller              0x0000
                                 0x1FC14000

                                 0x1FC10000           PPS                               0x1400
                                 0x1FC0FF00
Configuration Space(2,3)                              Oscillator                        0x1200

                                                      CVREF                             0x0E00

Lower Boot Alias                                      RTCC                              0x0C00
                                                      Deadman Timer                     0x0A00
                                 0x1FC00000                                 0xBF800000

Note 1:      Memory areas are not shown to scale.     Watchdog Timer                    0x0800
         2:
             Memory locations 0x1FC0FF40              Flash Controller                  0x0600
         3:  through 0x1FC0FFFC are used to
             initialize Configuration registers (see  Configuration                     0x0000
         4:  Section 34.0 "Special Features").
         5:  Memory locations 0x1FC54000 through      Note 1: Refer to 4.2 "System Bus Arbitration"
             0x1FC54010 are used to initialize the                  for important legal information.
         6:  ADC Calibration registers (see
             Section 34.0 "Special Features").

             Refer toSection 4.1.1 "Boot Flash
             Sequence and Configuration
             Spaces" for more information.
             Memory locations 0x1FC54020 and
             0x1FC54024 contain a unique device
             serial number (see Section 34.0
             "Special Features").

             This configuration space cannot be
             used for executing code in the upper
             boot alias.

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       PIC32MZ Embedded Connectivity (EC) Family

4.1.1  BOOT FLASH SEQUENCE AND                            4.1.2  ALTERNATE SEQUENCE AND
       CONFIGURATION SPACES                                      CONFIGURATION WORDS

Sequence space is used to identify which boot Flash is    Every word in the configuration space and sequence
aliased by aliased regions. If the value programmed       space has an associated alternate word (designated by
into the TSEQ<15:0> bits of the BF1SEQ0 word is           the letter A as the first letter in the name of the word).
equal to or greater than the value programmed into the    During device start-up, primary words are read and if
TSEQ<15:0> bits of the BF2SEQ0 word, Boot Flash 1         uncorrectable ECC errors are found, the BCFGERR
is aliased by the lower boot alias region, and Boot       (RCON<27>) flag is set and alternate words are used.
Flash 2 is aliased by the upper boot alias region. If     If uncorrectable ECC errors are found in primary and
TSEQ<15:0> bits of BF2SEQ0 is greater than                alternate words, the BCFGFAIL (RCON<26>) flag is
TSEQ<15:0> bits of BF1SEQ0, the opposite is true          set and the default configuration is used.
(see Table 4-2 and Table 4-3 for BFxSEQ0 word
memory locations).

The CSEQ<15:0> bits must contain the complement
value of the TSEQ<15:0> bits; otherwise, the value of
TSEQ<15:0> is considered invalid, and an alternate
sequence is used. See Section 4.1.2 "Alternate
Sequence and Configuration Words" for more
information.

Once boot Flash memories are aliased, configuration
space located in the lower boot alias region is used as
the basis for the Configuration words, DEVSIGN0,
DEVCP0, and DEVCFGx (and the associated alternate
configuration registers). This means that the boot Flash
region to be aliased by lower boot alias region memory
must contain configuration values in the appropriate
memory locations.

Note:  Do not use word program operation
       (NVMOP<3:0> = 0001) when program-
       ming data into the sequence and
       configuration spaces.

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DS60001191G-page 66                   TABLE 4-2: BOOT FLASH 1 SEQUENCE AND CONFIGURATION WORDS SUMMARY                                                                                                                                                                                                                                  PIC32MZ Embedded Connectivity (EC) Family

                                                                                                                                                                                                    Bits
                                      Virtual Address
                                         (BFC4_#)
                                                        Register
                                                           Name
                                                                           Bit Range
                                                                                                                                                                                                                                                                                                                             All Reset
                                                              31/15 30/14 29/13 28/12 27/11 26/10 25/9  24/8                                      23/7                                                    22/6  21/5  20/4  19/3  18/2  17/1  16/0

                                      FF40 ABF1DEVCFG3 31:0                                                                                                                                                                                         xxxx

                                      FF44 ABF1DEVCFG2 31:0                                                                                                                                                                                         xxxx

                                      FF48 ABF1DEVCFG1 31:0                                                                                                                                                                                         xxxx

                                      FF4C ABF1DEVCFG0 31:0                                                                                                                                                                                         xxxx

                                      FF50 ABF1DEVCP3 31:0                                                                                                                                                                                          xxxx

                                      FF54 ABF1DEVCP2 31:0                            Note: See Table 34-2 for the bit descriptions.                                                                                                                xxxx
                                      FF58 ABF1DEVCP1 31:0                                                                                                                                                                                          xxxx

                                      FF5C ABF1DEVCP0 31:0                                                                                                                                                                                          xxxx

                                      FF60 ABF1DEVSIGN3 31:0                                                                                                                                                                                        xxxx

                                      FF64 ABF1DEVSIGN2 31:0                                                                                                                                                                                        xxxx

                                      FF68 ABF1DEVSIGN1 31:0                                                                                                                                                                                        xxxx

                                      FF6C ABF1DEVSIGN0 31:0                                                                                                                                                                                        xxxx

                                      FF70 ABF1SEQ3   31:16 --    --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx
                                                                  --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx
                                                      15:0    --

                                      FF74 ABF1SEQ2   31:16 --    --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                                      15:0    --  --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                      FF78 ABF1SEQ1   31:16 --    --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx
                                                                  --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx
                                                      15:0    --

                                      FF7C ABF1SEQ0   31:16                                                                                   CSEQ<15:0>                                                                                            xxxx
                                                      15:0                                                                                    TSEQ<15:0>                                                                                            xxxx

                                      FFC0 BF1DEVCFG3 31:0                                                                                                                                                                                          xxxx

                                      FFC4 BF1DEVCFG2 31:0                                                                                                                                                                                          xxxx

                                      FFC8 BF1DEVCFG1 31:0                                                                                                                                                                                          xxxx

                                      FFCC BF1DEVCFG0 31:0                                                                                                                                                                                          xxxx

                                      FFD0 BF1DEVCP3  31:0                                                                                                                                                                                          xxxx

                                      FFD4 BF1DEVCP2  31:0                            Note: See Table 34-1 for the bit descriptions.                                                                                                                xxxx
                                                                                                                                                                                                                                                    xxxx
                                      FFD8 BF1DEVCP1  31:0

2013-2016 Microchip Technology Inc.  FFDC BF1DEVCP0  31:0                                                                                                                                                                                          xxxx

                                      FFE0 BF1DEVSIGN3 31:0                                                                                                                                                                                         xxxx

                                      FFE4 BF1DEVSIGN2 31:0                                                                                                                                                                                         xxxx

                                      FFE8 BF1DEVSIGN1 31:0                                                                                                                                                                                         xxxx

                                      FFEC BF1DEVSIGN0 31:0                                                                                                                                                                                         xxxx

                                      FFF0 BF1SEQ3    31:16 --    --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                                      15:0    --  --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                      FFF4 BF1SEQ2    31:16 --    --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx
                                                                  --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx
                                                      15:0    --

                                      FFF8 BF1SEQ1    31:16 --    --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx
                                                                  --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx
                                                      15:0    --

                                      FFFC BF1SEQ0    31:16                                                                                   CSEQ<15:0>                                                                                            xxxx
                                                      15:0                                                                                    TSEQ<15:0>                                                                                            xxxx

                                      Legend: x = unknown value on Reset; -- = Reserved, read as `1'. Reset values are shown in hexadecimal.
2013-2016 Microchip Technology Inc.  TABLE 4-3: BOOT FLASH 2 SEQUENCE AND CONFIGURATION WORDS SUMMARY

                                                                                                                                                                                                    Bits
                                      Virtual Address
                                         (BFC6_#)                                                                                                                                                                                                                                                                                        PIC32MZ Embedded Connectivity (EC) Family
                                                        Register
                                                           Name
                                                                           Bit Range
                                                                                                                                                                                                                                                                                                                             All Resets
                                                              31/15 30/14 29/13 28/12 27/11 26/10 25/9  24/8                                      23/7                                                    22/6  21/5  20/4  19/3  18/2  17/1  16/0

                                      FF40 ABF2DEVCFG3 31:0                                                                                                                                                                                         xxxx

                                      FF44 ABF2DEVCFG2 31:0                                                                                                                                                                                         xxxx

                                      FF48 ABF2DEVCFG1 31:0                                                                                                                                                                                         xxxx

                                      FF4C ABF2DEVCFG0 31:0                                                                                                                                                                                         xxxx

                                      FF50 ABF2DEVCP3 31:0                                                                                                                                                                                          xxxx

                                      FF54 ABF2DEVCP2 31:0                            Note: See Table 34-2 for the bit descriptions.                                                                                                                xxxx
                                      FF58 ABF2DEVCP1 31:0                                                                                                                                                                                          xxxx

                                      FF5C ABF2DEVCP0 31:0                                                                                                                                                                                          xxxx

                                      FF60 ABF2DEVSIGN3 31:0                                                                                                                                                                                        xxxx

                                      FF64 ABF2DEVSIGN2 31:0                                                                                                                                                                                        xxxx

                                      FF68 ABF2DEVSIGN1 31:0                                                                                                                                                                                        xxxx

                                      FF6C ABF2DEVSIGN0 31:0                                                                                                                                                                                        xxxx

                                      FF70 ABF2SEQ3   31:16 --    --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                                      15:0    --  --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                      FF74 ABF2SEQ2   31:16 --    --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                                      15:0    --  --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                      FF78 ABF2SEQ1   31:16 --    --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                                      15:0    --  --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                      FF7C ABF2SEQ0   31:16                                                                                   CSEQ<15:0>                                                                                            xxxx
                                                      15:0                                                                                    TSEQ<15:0>                                                                                            xxxx

                                      FFC0 BF2DEVCFG3 31:0                                                                                                                                                                                          xxxx

                                      FFC4 BF2DEVCFG2 31:0                                                                                                                                                                                          xxxx

                                      FFC8 BF2DEVCFG1 31:0                                                                                                                                                                                          xxxx

                                      FFCC BF2DEVCFG0 31:0                                                                                                                                                                                          xxxx

                                      FFD0 BF2DEVCP3  31:0                                                                                                                                                                                          xxxx

                                      FFD4 BF2DEVCP2  31:0                            Note: See Table 34-1 for the bit descriptions.                                                                                                                xxxx
                                                                                                                                                                                                                                                    xxxx
                                      FFD8 BF2DEVCP1  31:0

                                      FFDC BF2DEVCP0  31:0                                                                                                                                                                                          xxxx

                                      FFE0 BF2DEVSIGN3 31:0                                                                                                                                                                                         xxxx

                                      FFE4 BF2DEVSIGN2 31:0                                                                                                                                                                                         xxxx

                                      FFE8 BF2DEVSIGN1 31:0                                                                                                                                                                                         xxxx

                                      FFEC BF2DEVSIGN0 31:0                                                                                                                                                                                         xxxx

                                      FFF0 BF2SEQ3    31:16 --    --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

DS60001191G-page 67                                   15:0    --  --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                      FFF4 BF2SEQ2    31:16 --    --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                                      15:0    --  --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                      FFF8 BF2SEQ1    31:16 --    --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                                      15:0    --  --  --  --  --  --  --                                                      --  --                                                      --    --    --    --    --    --    -- xxxx

                                      FFFC BF2SEQ0    31:16                                                                                   CSEQ<15:0>                                                                                            xxxx
                                                      15:0                                                                                    TSEQ<15:0>                                                                                            xxxx

                                      Legend: x = unknown value on Reset; -- = Reserved, read as `1'. Reset values are shown in hexadecimal.
PIC32MZ Embedded Connectivity (EC) Family

REGISTER 4-1: BFxSEQ0/ABFxSEQ0: BOOT FLASH `x' SEQUENCE WORD 0 REGISTER
                           (`x' = 1 AND 2)

Bit    Bit                  Bit  Bit               Bit        Bit  Bit        Bit           Bit

Range 31/23/15/7 30/22/14/6 29/21/13/5 28/20/12/4 27/19/11/3 26/18/10/2 25/17/9/1 24/16/8/0

                       R/P  R/P  R/P               R/P        R/P  R/P        R/P           R/P

31:24                                              CSEQ<15:8>

                       R/P  R/P  R/P               R/P        R/P  R/P        R/P           R/P

23:16                                              CSEQ<7:0>

                       R/P  R/P  R/P               R/P        R/P  R/P        R/P           R/P

15:8                                               TSEQ<15:8>

                       R/P  R/P  R/P               R/P        R/P  R/P        R/P           R/P

7:0                                               TSEQ<7:0>

Legend:                                                 P = Programmable bit
R = Readable bit
-n = Value at POR                W = Writable bit       U = Unimplemented bit, read as `0'
                                 `1' = Bit is set
                                                        `0' = Bit is cleared  x = Bit is unknown

bit 31-16 CSEQ<15:0>: Boot Flash Complement Sequence Number bits
bit 15-0 TSEQ<15:0>: Boot Flash True Sequence Number bits

Note:  The BFxSEQ1 through BFxSEQ3 and ABFxSEQ1 through ABFxSEQ3 registers are used for Quad Word
       programming operation when programming the BFxSEQ0/ABFxSEQ0 registers, and do not contain any
       valid information.

DS60001191G-page 68                                                 2013-2016 Microchip Technology Inc.
       PIC32MZ Embedded Connectivity (EC) Family

4.2 System Bus Arbitration

Note:  The System Bus interconnect
       implements one or more instantiations of
       the SonicsSX interconnect from Sonics,
       Inc. This document contains materials
       that are (c) 2003-2015 Sonics, Inc., and
       that constitute proprietary information of
       Sonics, Inc. SonicsSX is a registered
       trademark of Sonics, Inc. All such
       materials and trademarks are used under
       license from Sonics, Inc.

As shown in the PIC32MZ EC Family Block Diagram
(see Figure 1-1), there are multiple initiator modules
(I1 through I14) in the system that can access
various target modules (T1 through T13). Table 4-4
illustrates which initiator can access which target.
The System Bus supports simultaneous access to
targets by initiators, so long as the initiators are
accessing different targets. The System Bus will
perform arbitration, if multiple initiators attempt to
access the same target.

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DS60001191G-page 70                   TABLE 4-4:  INITIATORS TO TARGETS ACCESS ASSOCIATION                                                                                    PIC32MZ Embedded Connectivity (EC) Family

                                       Target     Initiator ID                  1       2  3     4   5     6      7  8  9                 10    11   12   13          14
                                           #                                                                    USB                     CAN1  CAN2  SQI1
                                                            Name                   CPU     DMA Read  DMA Write       Ethernet Ethernet                       Flash    Crypto
                                                                                                                       Read Write                         Controller

                                      1 Flash Memory:                              X          X                 X    X                  X     X                       X
                                                Program Flash
                                                Boot Flash
                                                Prefetch Module

                                      2 RAM Bank 1 Memory                          X          X         X       X    X  X               X     X     X     X           X

                                      3 RAM Bank 2 Memory                          X          X         X       X    X  X               X     X     X     X           X

                                      4 External Memory via EBI and EBI Module     X          X         X       X    X  X               X     X     X                 X

                                      5 Peripheral Set 1:

                                      System Control, Flash Control, DMT,          X          X         X
                                      RTCC, CVR, PPS Input, PPS Output,

                                      Interrupts, DMA, WDT

                                      6 Peripheral Set 2:                          X          X         X
                                                SPI1-SPI6
                                                I2C1-I2C5
                                                UART1-UART6
                                                PMP

                                      7 Peripheral Set 3:                          X          X         X
                                                Timer1-Timer9
                                                IC1-IC9
                                                OC1-OC9
                                                ADC1
                                                Comparator 1
                                                Comparator 2

                                      8 Peripheral Set 4:                          X          X         X
                                              PORTA-PORTK

                                      9 Peripheral Set 5:                          X          X         X
                                                CAN1
                                                CAN2
                                                Ethernet Controller

                                      10 Peripheral Set 6:                         X
                                                 USB
2013-2016 Microchip Technology Inc.
                                      11 External Memory via SQI1 and              X
                                               SQI1 Module

                                      12 Peripheral Set 7:                         X
                                                 Crypto Engine

                                      13 Peripheral Set 8:                         X
                                                 RNG Module
        PIC32MZ Embedded Connectivity (EC) Family

The System Bus arbitration scheme implements a non-       4.3 Permission Access and System
programmable, Least Recently Serviced (LRS) priority,              Bus Registers
which provides Quality Of Service (QOS) for most
initiators. However, some initiators can use Fixed High   The System Bus on PIC32MZ EC family of
Priority (HIGH) arbitration to guarantee their access to  microcontrollers provides access control capabilities
data.                                                     for the transaction initiators on the System Bus.

The arbitration scheme for the available initiators is    The System Bus divides the entire memory space into
shown in Table 4-5.                                       fourteen target regions and permits access to each
                                                          target by initiators via permission groups. Four
TABLE 4-5: INITIATOR ID AND QOS                           Permission Groups (0 through 3) can be assigned to
                                                          each initiator. Each permission group is independent
      Name        ID                  QOS                 of the others and can have exclusive or shared
                                                          access to a region.
CPU               1                   LRS(1)
CPU                                                       Using the CFGPG register (see Register 34-10 in
DMA Read          2                   HIGH(1,2)           Section 34.0 "Special Features"), Boot firmware can
DMA Read                                                  assign a permission group to each initiator, which can
DMA Write         3                   LRS(1)              make requests on the System Bus.
DMA Write
                  4                   HIGH(1,2)           The available targets and their regions, as well as the
                                                          associated control registers to assign protection, are
                  5                   LRS(1)              described and listed in Table 4-6.

                  6                   HIGH(1,2)           Register 4-2 through Register 4-10 are used for setting
                                                          and controlling access permission groups and regions.
USB               7                   LRS
                                                          To change these registers, they must be unlocked in
Ethernet Read     8                   LRS                 hardware. The register lock is controlled by the
                                                          PGLOCK Configuration bit (CFGCON<11>). Setting
Ethernet Write    9                   LRS                 PGLOCK prevents writes to the control registers;
                                                          clearing PGLOCK allows writes.
CAN1              10                  LRS
                                                          To set or clear the PGLOCK bit, an unlock sequence
CAN2              11                  LRS                 must be executed. Refer to Section 42. "Oscillators
                                                          with Enhanced PLL" (DS60001250) in the "PIC32
SQI1              12                    LRS               Family Reference Manual" for details.
                                      HIGH(2)
Flash Controller  13

Crypto            14                  LRS

Note 1:  When accessing SRAM, the DMAPRI bit
         (CFGCON<25>) and the CPUPRI bit
         (CFGCON<24>) provide arbitration con-
         trol for the DMA and CPU (when servicing
         an interrupt (i.e., EXL = 1)), respectively,
         by selecting the use of LRS or HIGH
         When using HIGH, the DMA and CPU get
         arbitration preference over all initiators
         using LRS.

      2: Using HIGH arbitration can have serious
            negative effects on other initiators.
            Therefore, it is recommended to not
            enable this type of arbitration for an
            initiator that uses significant system band-
            width. HIGH arbitration is intended to be
            used for low bandwidth applications that
            require low latency, such as LCC graphics
            applications.

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DS60001191G-page 72                   TABLE 4-6: SYSTEM BUS TARGETS AND ASSOCIATED PROTECTION REGISTERS                                                                                                                                         PIC32MZ Embedded Connectivity (EC) Family

                                                                                                                 SBTxREGy Register                                                 SBTxRDy Register     SBTxWRy Register

                                       Target  Target Description(5)                     Region Base             Physical     Region Size    Region  Priority Priority                          Read                 Write
                                      Number                                             (BASE<21:0>)              Start      (SIZE<4:0>)      Size                                         Permission           Permission
                                                                      Name                (see Note 2)                        (see Note 3)                                         Name     (GROUP3,    Name     (GROUP3,
                                                                                                                 Address                             (PRI)                  Level            GROUP2,              GROUP2,
                                                                                                                                                                                             GROUP1,              GROUP1,
                                                                                                                                                                                             GROUP0)              GROUP0)

                                               System Bus             SBT0REG0           R                       0x1F8F0000               R  64 KB   --                     0      SBT0RD0  R/W(1)      SBT0WR0   R/W(1)
                                      0                               SBT0REG1                                                                                                              R/W(1)      SBT0WR1   R/W(1)
                                                                      SBT1REG0           R                       0x1F8F8000               R  32 KB   --                     3      SBT0RD1  R/W(1)      SBT1WR0  0, 0, 0, 0
                                               Flash Memory(6):       SBT1REG2                                                                                                              R/W(1)      SBT1WR2   R/W(1)
                                                  Program Flash       SBT1REG3           R                       0x1D000000   R(4)           R(4)    --                     0      SBT1RD0  R/W(1)      SBT1WR3  0, 0, 0, 0
                                                  Boot Flash
                                                  Prefetch Module                        R                       0x1F8E0000               R  4 KB    1                      2      SBT1RD2

                                                                                         R/W                     R/W          R/W            R/W     1                      2      SBT1RD3

                                      1                               SBT1REG4           R/W                     R/W          R/W            R/W     1                      2      SBT1RD4  R/W(1)      SBT1WR4  0, 0, 0, 0

                                                                      SBT1REG5           R/W                     R/W          R/W            R/W     1                      2      SBT1RD5  R/W(1)      SBT1WR5  0, 0, 0, 0

                                                                      SBT1REG6           R/W                     R/W          R/W            R/W     1                      2      SBT1RD6  R/W(1)      SBT1WR6  0, 0, 0, 0

                                                                      SBT1REG7           R/W                     R/W          R/W            R/W     0                      1      SBT1RD7  R/W(1)      SBT1WR7  0, 0, 0, 0

                                                                      SBT1REG8           R/W                     R/W          R/W            R/W     0                      1      SBT1RD8  R/W(1)      SBT1WR8  0, 0, 0, 0

                                               RAM Bank 1 Memory      SBT2REG0           R                       0x00000000   R(4)           R(4)    --                     0      SBT2RD0  R/W(1)      SBT2WR0  R/W(1)

                                      2                               SBT2REG1           R/W                     R/W          R/W            R/W     --                     3      SBT2RD1  R/W(1)      SBT2WR1  R/W(1)

                                                                      SBT2REG2           R/W                     R/W          R/W            R/W     0                      1      SBT2RD2  R/W(1)      SBT2WR2  R/W(1)

                                               RAM Bank 2 Memory      SBT3REG0           R(4)                    R(4)         R(4)           R(4)    --                     0      SBT3RD0  R/W(1)      SBT3WR0  R/W(1)

                                      3                               SBT3REG1           R/W                     R/W          R/W            R/W     --                     3      SBT3RD1  R/W(1)      SBT3WR1  R/W(1)

                                                                      SBT3REG2           R/W                     R/W          R/W            R/W     0                      1      SBT3RD2  R/W(1)      SBT3WR2  R/W(1)

                                               External Memory via EBI and EBI SBT4REG0  R                       0x20000000               R  64 MB   --                     0      SBT4RD0  R/W(1)      SBT4WR0  R/W(1)
                                      4        Module(6)
                                                                      SBT4REG2           R                       0x1F8E1000               R  4 KB    0                      1      SBT4RD2  R/W(1)      SBT4WR2  R/W(1)

                                               Peripheral Set 1:      SBT5REG0           R                       0x1F800000               R  128 KB  --                     0      SBT5RD0  R/W(1)      SBT5WR0  R/W(1)
                                                                      SBT5REG1                                                                                                              R/W(1)      SBT5WR1  R/W(1)
                                               System Control                            R/W                     R/W          R/W            R/W     --                     3      SBT5RD1
                                                                      SBT5REG2
2013-2016 Microchip Technology Inc.           Flash Control

                                               DMT/WDT

                                      5        RTCC
                                               CVR

                                               PPS Input                                 R/W                     R/W          R/W            R/W     0                      1      SBT5RD2  R/W(1)      SBT5WR2  R/W(1)

                                               PPS Output

                                               Interrupts

                                               DMA

                                      Legend: R = Read;            R/W = Read/Write;     `x' in a register name = 0-13;                      `y' in a register name = 0-8.

                                      Note 1: Reset values for these bits are `0', `1', `1', `1', respectively.

                                         2: The BASE<21:0> bits must be set to the corresponding Physical Address and right shifted by 10 bits. For Read-only bits, this value is set by hardware on Reset.
                                         3: The SIZE<4:0> bits must be set to the corresponding Region Size, based on the following formula: Region Size = 2(SIZE-1) x 1024 bytes. For read-only bits, this value is set by hardware on Reset.

                                         4: Refer to the Device Memory Maps (Figure 4-1 through Figure 4-4) for specific device memory sizes and start addresses.

                                         5: See Table 4-1for information on specific target memory size and start addresses.

                                         6: The SBTxREG1 SFRs are reserved, and therefore, are not listed in this table for this target.
2013-2016 Microchip Technology Inc.  TABLE 4-6: SYSTEM BUS TARGETS AND ASSOCIATED PROTECTION REGISTERS (CONTINUED)

                                                                                                                    SBTxREGy Register                                               SBTxRDy Register      SBTxWRy Register

                                       Target  Target Description(5)                     Region Base                Physical    Region Size   Region  Priority Priority                           Read                  Write                    PIC32MZ Embedded Connectivity (EC) Family
                                      Number                                             (BASE<21:0>)                 Start     (SIZE<4:0>)     Size                                          Permission            Permission
                                                                              Name        (see Note 2)                          (see Note 3)                                        Name      (GROUP3,    Name      (GROUP3,
                                                                                                                    Address                           (PRI)                  Level             GROUP2,               GROUP2,
                                                                                                                                                                                               GROUP1,               GROUP1,
                                                                                                                                                                                               GROUP0)               GROUP0)

                                               Peripheral Set 2:              SBT6REG0   R                          0x1F820000             R  64 KB   --                     0      SBT6RD0   R/W(1)      SBT6WR0   R/W(1)
                                                                              SBT6REG1                                                                                                        R/W(1)      SBT6WR1   R/W(1)
                                               SPI1-SPI6                      SBT7REG0                                                                                                        R/W(1)      SBT7WR0   R/W(1)

                                      6        I2C1-I2C5                      SBT7REG1   R/W                        R/W         R/W           R/W     --                     3      SBT6RD1

                                               UART1-UART6                    SBT8REG0
                                                                              SBT8REG1
                                               PMP

                                               Peripheral Set 3:                         R                          0x1F840000             R  64 KB   --                     0      SBT7RD0

                                               Timer1-Timer9

                                               IC1-IC9

                                      7        OC1-OC9                                   R/W                        R/W         R/W           R/W     --                     3      SBT7RD1   R/W(1)      SBT7WR1   R/W(1)

                                               ADC1

                                               Comparator 1

                                               Comparator 2

                                               Peripheral Set 4:                         R                          0x1F860000             R  64 KB   --                     0      SBT8RD0   R/W(1)      SBT8WR0   R/W(1)
                                                                                                                                                                                              R/W(1)      SBT8WR1   R/W(1)
                                      8        PORTA-PORTK                               R/W                        R/W         R/W           R/W     --                     3      SBT8RD1

                                               Peripheral Set 5:              SBT9REG0   R                          0x1F880000             R  64 KB   --                     0      SBT9RD0   R/W(1)      SBT9WR0   R/W(1)
                                                                              SBT9REG1                                                                                                        R/W(1)      SBT9WR1   R/W(1)
                                      9        CAN1                                      R/W                        R/W         R/W           R/W     --                     3      SBT9RD1
                                               CAN2                           SBT10REG0                                                                                                       R/W(1)      SBT10WR0  R/W(1)
                                                                              SBT11REG0                                                                                                       R/W(1)      SBT11WR0  R/W(1)
                                               Ethernet Controller            SBT11REG1                                                                                                       R/W(1)      SBT11WR1  R/W(1)

                                      10       Peripheral Set 6:                                                 R  0x1F8E3000             R  4 KB    --                     0      SBT10RD0
                                                  USB

                                                External Memory via SQI1 and             R                          0x30000000             R  64 MB   --                     0      SBT11RD0
                                      11 SQI1 Module
                                                                                                                 R  0x1F8E2000             R  4 KB    --                     3      SBT11RD1

                                      12       Peripheral Set 7:              SBT12REG0                          R  0x1F8E5000             R  4 KB    --                     0      SBT12RD0  R/W(1)      SBT12WR0  R/W(1)
                                                  Crypto Engine

                                      13       Peripheral Set 8:              SBT13REG0                          R  0x1F8E6000             R  4 KB    --                     0      SBT13RD0  R/W(1)      SBT13WR0  R/W(1)
                                                  RNG Module

                                      Legend: R = Read;             R/W = Read/Write;    `x' in a register name = 0-13;                       `y' in a register name = 0-8.

                                      Note 1: Reset values for these bits are `0', `1', `1', `1', respectively.

                                          2: The BASE<21:0> bits must be set to the corresponding Physical Address and right shifted by 10 bits. For Read-only bits, this value is set by hardware on Reset.
                                          3: The SIZE<4:0> bits must be set to the corresponding Region Size, based on the following formula: Region Size = 2(SIZE-1) x 1024 bytes. For read-only bits, this value is set by hardware on Reset.

                                          4: Refer to the Device Memory Maps (Figure 4-1 through Figure 4-4) for specific device memory sizes and start addresses.

                                          5: See Table 4-1for information on specific target memory size and start addresses.

                                          6: The SBTxREG1 SFRs are reserved, and therefore, are not listed in this table for this target.

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DS60001191G-page 74                   TABLE 4-7: SYSTEM BUS REGISTER MAP                                                                                                                                                                                                   PIC32MZ Embedded Connectivity (EC) Family

                                                                                                                                                                                                  Bits
                                      Virtual Address
                                         (BF8F_#)                                31/15 30/14 29/13  28/12      27/11  26/10  25/9  24/8             23/7                                                22/6   21/5       20/4   19/3    18/2   17/1      16/0  All
                                                     Register                                                                                                                                                                                                      Resets
                                                        Name
                                                                      Bit Range

                                      0510     SBFLAG  31:16 --                  --  --             --         --     --     --    --               --                                                     --     --         --     --      --  --        -- 0000
                                                       15:0 --                                                                                                                                          T6PGV  T5PGV      T4PGV  T3PGV   T2PGV
                                                                                 -- T13PGV T12PGV T11PGV T10PGV T9PGV T8PGV T7PGV                                                                                                               T1PGV T0PGV 0000

                                      Legend: x = unknown value on Reset; -- = unimplemented, read as `0'. Reset values are shown in hexadecimal.

                                      TABLE 4-8: SYSTEM BUS TARGET 0 REGISTER MAP

                                                                                                                                                                                                  Bits
                                      Virtual Address
                                         (BF8F_#)                                31/15 30/14 29/13  28/12      27/11  26/10  25/9  24/8             23/7                                                22/6   21/5       20/4   19/3    18/2   17/1      16/0  All
                                                     Register                                                                                                                                                                                                      Resets
                                                        Name
                                                                      Bit Range

                                      8020 SBT0ELOG1   31:16 MULTI --                --             --                CODE<3:0>                     --                                                  --     --         --         --  --     --        -- 0000
                                                                                                                                                                                                                                     --
                                                       15:0                                             INITID<7:0>                                                                                     REGION<3:0>                  --         CMD<2:0>        0000
                                                                                                                                                                                                                                     --
                                      8024 SBT0ELOG2   31:16 --                  --  --             --         --     --     --    --               --                                                  --     --         --         --  --     --        -- 0000
                                                                                                                                                                                                                                     --
                                                       15:0 --                   --  --             --         --     --     --    --               --                                                  --     --         --         --  --     GROUP<1:0> 0000
                                                                                                                                                                                                                                     --
                                      8028 SBT0ECON    31:16 --                  --  --             --         --     --     --    ERRP             --                                                  --     --         --         --  --     --        -- 0000
                                                                                                                                                                                                                                     --
                                                       15:0 --                   --  --             --         --     --     --    --               --                                                  --     --         --             --     --        -- 0000
                                                                                                                                                                                                                                     --
                                      8030 SBT0ECLRS   31:16 --                  --  --             --         --     --     --    --               --                                                  --     --         --     GROUP3  --     --        -- 0000

                                                       15:0 --                   --  --             --         --     --     --    --               --                                                  --     --         --         --  --     -- CLEAR 0000
                                                                                                                                                                                                                                 GROUP3
                                      8038 SBT0ECLRM   31:16 --                  --  --             --         --     --     --    --               --                                                  --     --         --             --     --        -- 0000
                                                                                                                                                                                                                                     --
                                                       15:0 --                   --  --             --         --     --     --    --               --                                                  --     --         --     GROUP3  --     -- CLEAR 0000

                                                                    31:16                                                              BASE<21:6>                                                                                    --                         xxxx
                                      8040 SBT0REG0                                                                                                                                                                              GROUP3
                                                                                                    BASE<5:0>                PRI   --                                                                          SIZE<4:0>                 --     --        -- xxxx
                                                                     15:0

                                      8050 SBT0RD0     31:16 --                  --  --             --         --     --     --    --               --                                                  --     --         --             --     --        -- xxxx

                                                       15:0 --                   --  --             --         --     --     --    --               --                                                  --     --         --             GROUP2 GROUP1 GROUP0 xxxx

2013-2016 Microchip Technology Inc.  8058 SBT0WR0     31:16 --                  --  --             --         --     --     --    --               --                                                  --     --         --             --     --        -- xxxx

                                                       15:0 --                   --  --             --         --     --     --    --               --                                                  --     --         --             GROUP2 GROUP1 GROUP0 xxxx

                                                                    31:16                                                              BASE<21:6>                                                                                                               xxxx
                                      8060 SBT0REG1
                                                                                                    BASE<5:0>                PRI   --                                                                          SIZE<4:0>                 --     --        -- xxxx
                                                                     15:0

                                      8070 SBT0RD1     31:16 --                  --  --             --         --     --     --    --               --                                                  --     --         --             --     --        -- xxxx

                                                       15:0 --                   --  --             --         --     --     --    --               --                                                  --     --         --             GROUP2 GROUP1 GROUP0 xxxx

                                      8078 SBT0WR1     31:16 --                  --  --             --         --     --     --    --               --                                                  --     --         --             --     --        -- xxxx

                                                       15:0 --                   --  --             --         --     --     --    --               --                                                  --     --         --             GROUP2 GROUP1 GROUP0 xxxx

                                      Legend:  x = unknown value on Reset; -- = unimplemented, read as `0'. Reset values are shown in hexadecimal.
                                      Note:    For reset values listed as `xxxx', please refer to Table 4-6 for the actual reset values.
2013-2016 Microchip Technology Inc.  TABLE 4-9: SYSTEM BUS TARGET 1 REGISTER MAP

                                                                                                                                                                                                  Bits
                                      Virtual Address
                                         (BF8F_#)                                                                                                                                                                                                                                                                                      PIC32MZ Embedded Connectivity (EC) Family
                                                     Register
                                                        Name
                                                                      Bit Range
                                                                                                                                                                                                                                                                                                                            All
                                                                                                                                                                                                                                                                                                                               Resets
                                                                           31/15 30/14 29/13  28/12      27/11  26/10  25/9  24/8                   23/7                                                22/6  21/5       20/4  19/3    18/2  17/1      16/0

                                      8420 SBT1ELOG1  31:16 MULTI --           --             --                CODE<3:0>                           --                                                  --    --         --        --  --    --        -- 0000
                                                                                                                                                                                                                                   --
                                                      15:0                                        INITID<7:0>                                                                                           REGION<3:0>                --        CMD<2:0>        0000
                                                                                                                                                                                                                                   --
                                      8424 SBT1ELOG2  31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --        --  --    --        -- 0000
                                                                                                                                                                                                                                   --
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --        --  --    GROUP<1:0> 0000
                                                                                                                                                                                                                                   --
                                      8428 SBT1ECON   31:16 --             --  --             --         --     --     --    ERRP                   --                                                  --    --         --        --  --    --        -- 0000
                                                                                                                                                                                                                                   --
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- 0000
                                                                                                                                                                                                                                   --
                                      8430 SBT1ECLRS  31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --    GROUP3  --    --        -- 0000

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --        --  --    -- CLEAR 0000
                                                                                                                                                                                                                               GROUP3
                                      8438 SBT1ECLRM  31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- 0000
                                                                                                                                                                                                                                   --
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --    GROUP3  --    -- CLEAR 0000

                                                                    31:16                                                        BASE<21:6>                                                                                        --                        xxxx
                                      8440 SBT1REG0                                                                                                                                                                            GROUP3
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --        -- xxxx
                                                                     15:0                                                                                                                                                          --
                                                                                                                                                                                                                               GROUP3
                                      8450 SBT1RD0    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx
                                                                                                                                                                                                                                   --
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --    GROUP3  GROUP2 GROUP1 GROUP0 xxxx

                                      8458 SBT1WR0    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --        --  --    --        -- xxxx
                                                                                                                                                                                                                               GROUP3
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx
                                                                                                                                                                                                                                   --
                                                                    31:16                                                        BASE<21:6>                                                                                    GROUP3                        xxxx
                                      8480 SBT1REG2
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --        -- xxxx
                                                                     15:0

                                      8490 SBT1RD2    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                      8498 SBT1WR2    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                                                    31:16                                                        BASE<21:6>                                                                                                                  xxxx
                                      84A0 SBT1REG3
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --        -- xxxx
                                                                     15:0

                                      84B0 SBT1RD3    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                      84B8 SBT1WR3    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                                                    31:16                                                        BASE<21:6>                                                                                                                  xxxx
                                      84C0 SBT1REG4
DS60001191G-page 75                                                                           BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --        -- xxxx
                                                                     15:0

                                      84D0 SBT1RD4    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                      84D8 SBT1WR4    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                      Legend:  x = unknown value on Reset; -- = unimplemented, read as `0'. Reset values are shown in hexadecimal.
                                      Note:    For reset values listed as `xxxx', please refer to Table 4-6 for the actual reset values.
DS60001191G-page 76                   TABLE 4-9: SYSTEM BUS TARGET 1 REGISTER MAP (CONTINUED)                                                                                                                                                                                                                                          PIC32MZ Embedded Connectivity (EC) Family

                                                                                                                                                                                                  Bits
                                      Virtual Address
                                         (BF8F_#)
                                                     Register
                                                        Name
                                                                      Bit Range
                                                                                                                                                                                                                                                                                                                            All
                                                                                                                                                                                                                                                                                                                               Resets
                                                                           31/15 30/14 29/13  28/12      27/11  26/10  25/9  24/8                   23/7                                                22/6  21/5       20/4  19/3    18/2  17/1  16/0

                                                                    31:16                                                        BASE<21:6>                                                                                                              xxxx
                                      84E0 SBT1REG5
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --    -- xxxx
                                                                     15:0

                                      84F0 SBT1RD5  31:16 --               --  --             --         --     --     --    --                     --                                                  --    --         --        --  --    --    -- xxxx
                                                                                                                                                                                                                               GROUP3
                                                    15:0 --                --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx
                                                                                                                                                                                                                                   --
                                      84F8 SBT1WR5  31:16 --               --  --             --         --     --     --    --                     --                                                  --    --         --    GROUP3  --    --    -- xxxx

                                                    15:0 --                --  --             --         --     --     --    --                     --                                                  --    --         --        --  GROUP2 GROUP1 GROUP0 xxxx
                                                                                                                                                                                                                               GROUP3
                                                                    31:16                                                        BASE<21:6>                                                                                                              xxxx
                                      8500 SBT1REG6                                                                                                                                                                                --
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>        GROUP3  --    --    -- xxxx
                                                                     15:0
                                                                                                                                                                                                                                   --
                                      8510 SBT1RD6  31:16 --               --  --             --         --     --     --    --                     --                                                  --    --         --    GROUP3  --    --    -- xxxx

                                                    15:0 --                --  --             --         --     --     --    --                     --                                                  --    --         --        --  GROUP2 GROUP1 GROUP0 xxxx
                                                                                                                                                                                                                               GROUP3
                                      8518 SBT1WR6  31:16 --               --  --             --         --     --     --    --                     --                                                  --    --         --            --    --    -- xxxx
                                                                                                                                                                                                                                   --
                                                    15:0 --                --  --             --         --     --     --    --                     --                                                  --    --         --    GROUP3  GROUP2 GROUP1 GROUP0 xxxx

                                                                    31:16                                                        BASE<21:6>                                                                                        --                    xxxx
                                      8520 SBT1REG7                                                                                                                                                                            GROUP3
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --    -- xxxx
                                                                     15:0

                                      8530 SBT1RD7  31:16 --               --  --             --         --     --     --    --                     --                                                  --    --         --            --    --    -- xxxx

                                                    15:0 --                --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                      8538 SBT1WR7  31:16 --               --  --             --         --     --     --    --                     --                                                  --    --         --            --    --    -- xxxx

                                                    15:0 --                --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                                                    31:16                                                        BASE<21:6>                                                                                                              xxxx
                                      8540 SBT1REG8
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --    -- xxxx
                                                                     15:0

                                      8550 SBT1RD8  31:16 --               --  --             --         --     --     --    --                     --                                                  --    --         --            --    --    -- xxxx

                                                    15:0 --                --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                      8558 SBT1WR8  31:16 --               --  --             --         --     --     --    --                     --                                                  --    --         --            --    --    -- xxxx

                                                    15:0 --                --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

2013-2016 Microchip Technology Inc.  Legend:  x = unknown value on Reset; -- = unimplemented, read as `0'. Reset values are shown in hexadecimal.
                                      Note:    For reset values listed as `xxxx', please refer to Table 4-6 for the actual reset values.
2013-2016 Microchip Technology Inc.  TABLE 4-10: SYSTEM BUS TARGET 2 REGISTER MAP

                                                                                                                                                                                                  Bits
                                      Virtual Address
                                         (BF8F_#)                                                                                                                                                                                                                                                                                      PIC32MZ Embedded Connectivity (EC) Family
                                                     Register
                                                        Name
                                                                      Bit Range
                                                                                                                                                                                                                                                                                                                            All
                                                                                                                                                                                                                                                                                                                               Resets
                                                                           31/15 30/14 29/13  28/12      27/11  26/10  25/9  24/8                   23/7                                                22/6  21/5       20/4  19/3    18/2  17/1      16/0

                                      8820 SBT2ELOG1  31:16 MULTI --           --             --                CODE<3:0>                           --                                                  --    --         --        --  --    --        -- 0000
                                                                                                                                                                                                                                   --
                                                      15:0                                        INITID<7:0>                                                                                           REGION<3:0>                --        CMD<2:0>        0000
                                                                                                                                                                                                                                   --
                                      8824 SBT2ELOG2  31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --        --  --    --        -- 0000
                                                                                                                                                                                                                                   --
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --        --  --    GROUP<1:0> 0000
                                                                                                                                                                                                                                   --
                                      8828 SBT2ECON   31:16 --             --  --             --         --     --     --    ERRP                   --                                                  --    --         --        --  --    --        -- 0000
                                                                                                                                                                                                                                   --
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- 0000
                                                                                                                                                                                                                                   --
                                      8830 SBT2ECLRS  31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --    GROUP3  --    --        -- 0000

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --        --  --    -- CLEAR 0000
                                                                                                                                                                                                                               GROUP3
                                      8838 SBT2ECLRM  31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- 0000
                                                                                                                                                                                                                                   --
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --    GROUP3  --    -- CLEAR 0000

                                                                    31:16                                                        BASE<21:6>                                                                                        --                        xxxx
                                      8840 SBT2REG0                                                                                                                                                                            GROUP3
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --        -- xxxx
                                                                     15:0                                                                                                                                                          --
                                                                                                                                                                                                                               GROUP3
                                      8850 SBT2RD0    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx
                                                                                                                                                                                                                                   --
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --    GROUP3  GROUP2 GROUP1 GROUP0 xxxx

                                      8858 SBT2WR0    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                                                    31:16                                                        BASE<21:6>                                                                                                                  xxxx
                                      8860 SBT2REG1
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --        -- xxxx
                                                                     15:0

                                      8870 SBT2RD1    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                      8878 SBT2WR1    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                                                    31:16                                                        BASE<21:6>                                                                                                                  xxxx
                                      8880 SBT2REG2
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --        -- xxxx
                                                                     15:0

                                      8890 SBT2RD2    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

DS60001191G-page 77                   8898 SBT2WR2    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                      Legend:  x = unknown value on Reset; -- = unimplemented, read as `0'. Reset values are shown in hexadecimal.
                                      Note:    For reset values listed as `xxxx', please refer to Table 4-6 for the actual reset values.
DS60001191G-page 78                   TABLE 4-11: SYSTEM BUS TARGET 3 REGISTER MAP                                                                                                                                                                                                                                                     PIC32MZ Embedded Connectivity (EC) Family

                                                                                                                                                                                                  Bits
                                      Virtual Address
                                         (BF8F_#)
                                                     Register
                                                        Name
                                                                      Bit Range
                                                                                                                                                                                                                                                                                                                            All
                                                                                                                                                                                                                                                                                                                               Resets
                                                                           31/15 30/14 29/13  28/12      27/11  26/10  25/9  24/8                   23/7                                                22/6  21/5       20/4  19/3    18/2  17/1      16/0

                                      8C20 SBT3ELOG1  31:16 MULTI --           --             --                CODE<3:0>                           --                                                  --    --         --        --  --    --        -- 0000
                                                                                                                                                                                                                                   --
                                                      15:0                                        INITID<7:0>                                                                                           REGION<3:0>                --        CMD<2:0>        0000
                                                                                                                                                                                                                                   --
                                      8C24 SBT3ELOG2  31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --        --  --    --        -- 0000
                                                                                                                                                                                                                                   --
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --        --  --    GROUP<1:0> 0000
                                                                                                                                                                                                                                   --
                                      8C28 SBT3ECON   31:16 --             --  --             --         --     --     --    ERRP                   --                                                  --    --         --        --  --    --        -- 0000
                                                                                                                                                                                                                                   --
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- 0000
                                                                                                                                                                                                                                   --
                                      8C30 SBT3ECLRS  31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --    GROUP3  --    --        -- 0000

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --        --  --    -- CLEAR 0000
                                                                                                                                                                                                                               GROUP3
                                      8C38 SBT3ECLRM  31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- 0000
                                                                                                                                                                                                                                   --
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --    GROUP3  --    -- CLEAR 0000

                                                                    31:16                                                        BASE<21:6>                                                                                        --                        xxxx
                                      8C40 SBT3REG0                                                                                                                                                                            GROUP3
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --        -- xxxx
                                                                     15:0                                                                                                                                                          --
                                                                                                                                                                                                                               GROUP3
                                      8C50 SBT3RD0    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx
                                                                                                                                                                                                                                   --
                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --    GROUP3  GROUP2 GROUP1 GROUP0 xxxx

                                      8C58 SBT3WR0    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                                                    31:16                                                        BASE<21:6>                                                                                                                  xxxx
                                      8C60 SBT3REG1
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --        -- xxxx
                                                                     15:0

                                      8C70 SBT3RD1    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                      8C78 SBT3WR1    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

2013-2016 Microchip Technology Inc.                  15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                                                    31:16                                                        BASE<21:6>                                                                                                                  xxxx
                                      8C80 SBT3REG2
                                                                                              BASE<5:0>                PRI   --                                                                               SIZE<4:0>                --    --        -- xxxx
                                                                     15:0

                                      8C90 SBT3RD2    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                      8C98 SBT3WR2    31:16 --             --  --             --         --     --     --    --                     --                                                  --    --         --            --    --        -- xxxx

                                                      15:0 --              --  --             --         --     --     --    --                     --                                                  --    --         --            GROUP2 GROUP1 GROUP0 xxxx

                                      Legend:  x = unknown value on Reset; -- = unimplemented, read as `0'. Reset values are shown in hexadecimal.
                                      Note:    For reset values listed as `xxxx', please refer to Table 4-6 for the actual reset values.
2013-2016 Microchip Technology Inc.  TABLE 4-12: SYSTEM BUS TARGET 4 REGISTER MAP

                                                                                                                                                                                                  Bits
                                      Virtual Address
                                         (BF8F_#)                                                                                                                                                                                                                                                                                      PIC32MZ Embedded Connectivity (EC) Family
                                                     Register
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