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PIC18LF26J53-I/SO

器件型号:PIC18LF26J53-I/SO
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Microchip
厂商官网:https://www.microchip.com
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器件描述

8-BIT, FLASH, 48 MHz, MICROCONTROLLER, PDSO28

8位, FLASH, 48 MHz, 单片机, PDSO28

参数
PIC18LF26J53-I/SO外部数据总线宽度 0.0
PIC18LF26J53-I/SO输入输出总线数量 22
PIC18LF26J53-I/SO端子数量 28
PIC18LF26J53-I/SO最小工作温度 -40 Cel
PIC18LF26J53-I/SO最大工作温度 85 Cel
PIC18LF26J53-I/SO线速度 48 MHz
PIC18LF26J53-I/SO加工封装描述 7.50 MM, LEAD FREE, PLASTIC, SOIC-28
PIC18LF26J53-I/SO状态 Active
PIC18LF26J53-I/SOmicroprocessor_microcontroller_peripheral_ic_type MICROCONTROLLER
PIC18LF26J53-I/SOADC通道 YES
PIC18LF26J53-I/SO地址总线宽度 0.0
PIC18LF26J53-I/SO位数 8
PIC18LF26J53-I/SOclock_frequency_max 48 MHz
PIC18LF26J53-I/SOcpu_family PIC
PIC18LF26J53-I/SODAC通道 NO
PIC18LF26J53-I/SODMA通道 YES
PIC18LF26J53-I/SOjesd_30_code R-PDSO-G28
PIC18LF26J53-I/SOjesd_609_code e3
PIC18LF26J53-I/SO包装材料 PLASTIC/EPOXY
PIC18LF26J53-I/SOpackage_code SOP
PIC18LF26J53-I/SOpackage_equivalence_code SOP28,.4
PIC18LF26J53-I/SO包装形状 RECTANGULAR
PIC18LF26J53-I/SO包装尺寸 SMALL OUTLINE
PIC18LF26J53-I/SOpower_supplies 2.5/3.3
PIC18LF26J53-I/SOPWM通道 YES
PIC18LF26J53-I/SOqualification_status COMMERCIAL
PIC18LF26J53-I/SOram__bytes_ 3892
PIC18LF26J53-I/SOROM编程 FLASH
PIC18LF26J53-I/SOrom__words_ 65536
PIC18LF26J53-I/SOseated_height_max 2.65 mm
PIC18LF26J53-I/SOsub_category Microcontrollers
PIC18LF26J53-I/SO最大供电电压 21.5 mA
PIC18LF26J53-I/SO额定供电电压 2.5 V
PIC18LF26J53-I/SO最小供电电压 2.15 V
PIC18LF26J53-I/SO最大供电电压 3.6 V
PIC18LF26J53-I/SO表面贴装 YES
PIC18LF26J53-I/SO工艺 CMOS
PIC18LF26J53-I/SO温度等级 INDUSTRIAL
PIC18LF26J53-I/SO端子涂层 MATTE TIN
PIC18LF26J53-I/SO端子形式 GULL WING
PIC18LF26J53-I/SO端子间距 1.27 mm
PIC18LF26J53-I/SO端子位置 DUAL
PIC18LF26J53-I/SOlength 17.9 mm
PIC18LF26J53-I/SOwidth 7.5 mm

PIC18LF26J53-I/SO器件文档内容

                                    PIC18F47J53 Family
                                                  Data Sheet

                                    28/44-Pin, High-Performance
                                             USB Microcontrollers

                                 with nanoWatt XLP Technology

2010 Microchip Technology Inc.  Preliminary  DS39964B
Note the following details of the code protection feature on Microchip devices:
Microchip products meet the specification contained in their particular Microchip Data Sheet.

Microchip believes that its family of products is one of the most secure families of its kind on the market today, when used in the
      intended manner and under normal conditions.

There are dishonest and possibly illegal methods used to breach the code protection feature. All of these methods, to our
      knowledge, require using the Microchip products in a manner outside the operating specifications contained in Microchip's Data
      Sheets. Most likely, the person doing so is engaged in theft of intellectual property.

Microchip is willing to work with the customer who is concerned about the integrity of their code.

Neither Microchip nor any other semiconductor manufacturer can guarantee the security of their code. Code protection does not
      mean that we are guaranteeing the product as "unbreakable."

Code protection is constantly evolving. We at Microchip are committed to continuously improving the code protection features of our
products. Attempts to break Microchip's code protection feature may be a violation of the Digital Millennium Copyright Act. If such acts
allow unauthorized access to your software or other copyrighted work, you may have a right to sue for relief under that Act.

Information contained in this publication regarding device         Trademarks
applications and the like is provided only for your convenience
and may be superseded by updates. It is your responsibility to     The Microchip name and logo, the Microchip logo, dsPIC,
ensure that your application meets with your specifications.       KEELOQ, KEELOQ logo, MPLAB, PIC, PICmicro, PICSTART,
MICROCHIP MAKES NO REPRESENTATIONS OR                              PIC32 logo, rfPIC and UNI/O are registered trademarks of
WARRANTIES OF ANY KIND WHETHER EXPRESS OR                          Microchip Technology Incorporated in the U.S.A. and other
IMPLIED, WRITTEN OR ORAL, STATUTORY OR                             countries.
OTHERWISE, RELATED TO THE INFORMATION,
INCLUDING BUT NOT LIMITED TO ITS CONDITION,                        FilterLab, Hampshire, HI-TECH C, Linear Active Thermistor,
QUALITY, PERFORMANCE, MERCHANTABILITY OR                           MXDEV, MXLAB, SEEVAL and The Embedded Control
FITNESS FOR PURPOSE. Microchip disclaims all liability             Solutions Company are registered trademarks of Microchip
arising from this information and its use. Use of Microchip        Technology Incorporated in the U.S.A.
devices in life support and/or safety applications is entirely at
the buyer's risk, and the buyer agrees to defend, indemnify and    Analog-for-the-Digital Age, Application Maestro, CodeGuard,
hold harmless Microchip from any and all damages, claims,          dsPICDEM, dsPICDEM.net, dsPICworks, dsSPEAK, ECAN,
suits, or expenses resulting from such use. No licenses are        ECONOMONITOR, FanSense, HI-TIDE, In-Circuit Serial
conveyed, implicitly or otherwise, under any Microchip             Programming, ICSP, Mindi, MiWi, MPASM, MPLAB Certified
intellectual property rights.                                      logo, MPLIB, MPLINK, mTouch, Octopus, Omniscient Code
                                                                   Generation, PICC, PICC-18, PICDEM, PICDEM.net, PICkit,
                                                                   PICtail, REAL ICE, rfLAB, Select Mode, Total Endurance,
                                                                   TSHARC, UniWinDriver, WiperLock and ZENA are
                                                                   trademarks of Microchip Technology Incorporated in the
                                                                   U.S.A. and other countries.

                                                                   SQTP is a service mark of Microchip Technology Incorporated
                                                                   in the U.S.A.

                                                                   All other trademarks mentioned herein are property of their
                                                                   respective companies.

                                                                   2010, Microchip Technology Incorporated, Printed in the
                                                                   U.S.A., All Rights Reserved.

                                                                        Printed on recycled paper.

                                                                   ISBN: 978-1-60932-306-6

                                                                   Microchip received ISO/TS-16949:2002 certification for its worldwide
                                                                   headquarters, design and wafer fabrication facilities in Chandler and
                                                                   Tempe, Arizona; Gresham, Oregon and design centers in California
                                                                   and India. The Company's quality system processes and procedures
                                                                   are for its PIC MCUs and dsPIC DSCs, KEELOQ code hopping
                                                                   devices, Serial EEPROMs, microperipherals, nonvolatile memory and
                                                                   analog products. In addition, Microchip's quality system for the design
                                                                   and manufacture of development systems is ISO 9001:2000 certified.

DS39964B-page 2  Preliminary                                        2010 Microchip Technology Inc.
                PIC18F47J53 FAMILY

28/44-Pin, High-Performance USB MCUs with nanoWatt XLP Technology

Universal Serial Bus Features:                            Peripheral Highlights:

USB V2.0 Compliant                                       Peripheral Pin Select:
Low Speed (1.5 Mbps) and Full Speed (12 Mbps)              - Allows independent I/O mapping of many peripherals
Supports Control, Interrupt, Isochronous and Bulk          - Continuous hardware integrity checking and safety
                                                                interlocks prevent unintentional configuration changes
   Transfers
Supports up to 32 Endpoints (16 bidirectional)          Hardware Real-Time Clock/Calendar (RTCC):
USB module can use any RAM Location on the                 - Provides clock, calendar and alarm functions

   Device as USB Endpoint Buffers                         High-Current Sink/Source 25 mA/25mA
On-Chip USB Transceiver with Crystal-Less Operation        (PORTB and PORTC)

Power Management with nanoWatt XLP                         Four Programmable External Interrupts
                                                          Four Input Change Interrupts
Deep Sleep mode: CPU off, Peripherals off, Currents      Three Enhanced Capture/Compare/PWM (ECCP) modules:
   Down to 13 nA and 850 nA with RTCC
   - Able to wake-up on external triggers,                   - One, two or four PWM outputs
      programmable WDT or RTCC alarm                         - Selectable polarity
   - Ultra Low-Power Wake-up (ULPWU)                         - Programmable dead time
                                                             - Auto-shutdown and auto-restart
Sleep mode: CPU off, Peripherals off, SRAM on,             - Pulse steering control
   Fast Wake-up, Currents Down to 105 nA Typical          Seven Capture/Compare/PWM (CCP) modules
                                                          Two Master Synchronous Serial Port (MSSP)
Idle: CPU off, Peripherals on, Currents Down to            modules Supporting Three-Wire SPI (all four modes)
   2.3 A Typical                                             and I2CTM Master and Slave modes
                                                          Eight-Bit Parallel Master Port/Enhanced Parallel
Run: CPU on, Peripherals on, Currents Down to              Slave Port
   6.2 A Typical                                           Three Analog Comparators with Input Multiplexing
                                                          10/12-Bit Analog-to-Digital (A/D) Converter
Timer1 Oscillator w/RTCC: 1 A, 32 kHz Typical              module:
Watchdog Timer: 0.8 A, 2V Typical                          - Up to 13 input channels
                                                             - Auto-acquisition capability
Special Microcontroller Features:                            - Conversion available during Sleep
                                                          High/Low-Voltage Detect module
5.5V Tolerant Inputs (digital-only pins)                Charge Time Measurement Unit (CTMU):
Low-Power, High-Speed CMOS Flash Technology                - Supports capacitive touch sensing for touch
C Compiler Optimized Architecture for Re-Entrant Code
Priority Levels for Interrupts                                screens and capacitive switches
Self-Programmable under Software Control                   - Provides precise resolution time measure-
8 x 8 Single-Cycle Hardware Multiplier
Extended Watchdog Timer (WDT):                                ment for flow measurement and simple tem-
                                                                perature sensing
   - Programmable period from 4 ms to 131s                Two Enhanced USART modules:
Single-Supply In-Circuit Serial ProgrammingTM              - Supports RS-485, RS-232 and LIN/J2602
                                                             - Auto-wake-up on Start bit
   (ICSPTM) via Two Pins                                     - Auto-Baud Detect (ABD)
In-Circuit Debug with Three Breakpoints via Two Pins
Operating Voltage Range of 2.0V to 3.6V
On-Chip 2.5V Regulator
Flash Program Memory of 10,000 Erase/Write

   Cycles Minimum and 20-Year Data Retention

Flexible Oscillator Structure:

High-Precision PLL for USB
Two External Clock modes, up to 48 MHz (12 MIPS)
Internal, 31-kHz Oscillator
High-Precision, Internal Oscillator for USB, 31 kHz to

   8 MHz or 48 MHz w/PLL, .15% Typical, 1% Max
Secondary Oscillator using Timer1 at 32 kHz
Fail-Safe Clock Monitor (FSCM):

   - Allows for safe shutdown if any clock stops
Programmable Reference Clock Output Generator

2010 Microchip Technology Inc.  Preliminary              DS39964B-page 3
PIC18F47J53 FAMILY

                 PinsMSSP
                        Program
PIC18F                     Memory (bytes)
Device                              SRAM (bytes)
                                              Remappable

                                                  Pins
                                                        Timers
                                                            8/16-Bit
                                                                    ECCP/(PWM)
                                                                             EUSART
                                                                                            SPI w/DMA
                                                                                                   I2CTM
                                                                                                            10/12-Bit A/D (Ch)
                                                                                                                     Comparators
                                                                                                                              Deep Sleep
                                                                                                                                       PMP/PSP
                                                                                                                                                 CTMU
                                                                                                                                                          RTCC

                                                                                                                                                                    USB

PIC18F26J53 28 64K 3.8K* 16 4/4 3/7 2 2 Y Y 10 3 Y N Y Y Y
PIC18F27J53 28 128K 3.8K* 16 4/4 3/7 2 2 Y Y 10 3 Y N Y Y Y
PIC18F46J53 44 64K 3.8K* 22 4/4 3/7 2 2 Y Y 13 3 Y Y Y Y Y
PIC18F47J53 44 128K 3.8K* 22 4/4 3/7 2 2 Y Y 13 3 Y Y Y Y Y
PIC18LF26J53 28 64K 3.8K* 16 4/4 3/7 2 2 Y Y 10 3 N N Y Y Y
PIC18LF27J53 28 128K 3.8K* 16 4/4 3/7 2 2 Y Y 10 3 N N Y Y Y
PIC18LF46J53 44 64K 3.8K* 22 4/4 3/7 2 2 Y Y 13 3 N Y Y Y Y
PIC18LF47J53 44 128K 3.8K* 22 4/4 3/7 2 2 Y Y 13 3 N Y Y Y Y

           * Dual access RAM for USB and/or general purpose use.

DS39964B-page 4  Preliminary   2010 Microchip Technology Inc.
                                                                           PIC18F47J53 FAMILY

Pin Diagrams                                                  RA1/AN1/C2INA/VBG/RP1
         28-Pin QFN                                              RA0/AN0/C1INA/ULPWU/RP0
                                                                     MCLR
                                                                         RB7/CCP7/KBI3/PGD/RP10
                                                                             RB6/CCP6/KBI2/PGC/RP9
                                                                                 RB5/CCP5/KBI1/SDI1/SDA1/RP8
                                                                                    RB4/CCP4/KBI0/SCK1/SCL1/RP7

                                                              28 27 26 25 24 23 22

RA2/AN2/C2INB/C1IND/C3INB/VREF-/CVREF                      1                                                     21  RB3/AN9/C3INA/CTED2/VPO/RP6
                            RA3/AN3/C1INB/VREF+                                                                      RB2/AN8/C2INC/CTED1/VMO/REFO/RP5
                                        VDDCORE/VCAP       2                                                     20  RB1/AN10/C3INC/RTCC/RP4
                                                                                                                     RB0/AN12/C3IND/INT0/RP3
     RA5/AN4/C1INC/SS1/HLVDIN/RCV/RP2                      3  PIC18F2XJ53                                        19
                                                     VSS1  4                                                     18  VDD
                                                                                                                     VSS2
                                      OSC1/CLKI/RA7        5                                                     17  RC7/CCP10/RX1/DT1/SDO1/RP18
                                    OSC2/CLKO/RA6
                                                           6                                                     16

                                                           7                                                     15

                                                              8 9 10 11 12 13 14

                                                              RC0/T1OSO/T1CKI/RP11
                                                                 RC1/CCP8/T1OSI/UOE/RP12
                                                                     RC2/AN11/C2IND/CTPLS/RP13

                                                                         VUSB
                                                                             RC4/D-/VM
                                                                                RC5/D+/VP
                                                                                    RC6/CCP9/TX1/CK1/RP17

28-Pin SPDIP/SOIC/SSOP

                                 MCLR                      1                                                     28 RB7/CCP7/KBI3/PGD/RP10
                                                                                                                 27 RB6/CCP6/KBI2/PGC/RP9
          RA0/AN0/C1INA/ULPWU/RP0                          2                                                     26 RB5/CCP5/KBI1/SDI1/SDA1/RP8
                                                                                                                 25 RB4/CCP4/KBI0/SCK1/SCL1/RP7
                     RA1/AN1/C2INA/VBG/RP1                 3                                                     24 RB3/AN9/C3INA/CTED2/VPO/RP6
                                                                                                                 23 RB2/AN8/C2INC/CTED1/VMO/REFO/RP5
RA2/AN2/C2INB/C1IND/C3INB/VREF-/CVREF                      4  PIC18F2XJ53                                        22 RB1/AN10/C3INC/RTCC/RP4
                                                                                                                 21 RB0/AN12/C3IND/INT0/RP3
                     RA3/AN3/C1INB/VREF+                   5                                                     20 VDD
                                                                                                                 19 VSS2
                                 VDDCORE/VCAP              6                                                     18 RC7/CCP10/RX1/DT1/SDO1/RP18
                                                                                                                 17 RC6/CCP9/TX1/CK1/RP17
RA5/AN4/C1INC/SS1/HLVDIN/RCV/RP2                           7                                                     16 RC5/D+/VP
                                                                                                                 15 RC4/D-/VM
                                 VSS1                      8

                                 OSC1/CLKI/RA7             9

                                 OSC2/CLKO/RA6 10

                     RC0/T1OSO/T1CKI/RP11 11

                     RC1/CCP8/T1OSI/UOE/RP12 12

          RC2/AN11/C2IND/CTPLS/RP13 13

                                 VUSB 14

Legend:   Shaded pins are 5.5V tolerant.
   Note:  RPn represents remappable pins. Some input and output functions are routed through the Peripheral Pin
          Select (PPS) module and can be dynamically assigned to any of the RPn pins. For a list of the input and
          output functions, see Table 10-13 and Table 10-14, respectively. For details on configuring the PPS mod-
          ule, see Section 10.7 "Peripheral Pin Select (PPS)".

           For the QFN package, it is recommended that the bottom pad be connected to VSS.

2010 Microchip Technology Inc.                               Preliminary                                            DS39964B-page 5
PIC18F47J53 FAMILY                                                 44 RC6/CCP9/PMA5/TX1/CK1/RP17
                                                                      43 RC5/D+/VP
Pin Diagrams (Continued)                                                 42 RC4/D-/VM
      44-Pin QFN                                                            41 RD3/PMD3/RP20
                                                                                40 RD2/PMD2/RP19
                                                                                   39 RD1/PMD1/SDA2
                                                                                      38 RD0/PMD0/SCL2
                                                                                          37 VUSB
                                                                                             36 RC2/AN11/C2IND/CTPLS/RP13
                                                                                                 35 RC1/CCP8/T1OSI/UOE/RP12
                                                                                                    34 RC0/T1OSO/T1CKI/RP11

         RC7/CCP10/PMA4/RX1/DT1/SDO1/RP18 1                                                      33 OSC2/CLKO/RA6
                                          RD4/PMD4/RP21 2
                                          RD5/PMD5/RP22 3                                        32 OSC1/CLKI/RA7
                                          RD6/PMD6/RP23 4                                        31 VSS2
                                                                                                 30 AVSS1
                                          RD7/PMD7/RP24 5
                                                           VSS1 6                                29 VDD2

                                                         AVDD1 7   PIC18F4XJ53 28 AVDD2
                                                           VDD1 8
                                                                                                 27 RE2/AN7/PMCS
                           RB0/AN12/C3IND/INT0/RP3 9                                             26 RE1/AN6/PMWR
                RB1/AN10/C3INC/PMBE/RTCC/RP4 10                                                  25 RE0/AN5/PMRD
RB2/AN8/C2INC/CTED1/PMA3/VMO/REFO/RP5 11                                                         24 RA5/AN4/C1INC/SS1/HLVDIN/RCV/RP2
                                                                                                 23 VDDCORE/VCAP

                                                                   RB3/AN9/C3INA/CTED2/PMA2/VPO/RP6 12
                                                                      NC 13

                                                                         RB4/CCP4/PMA1/KBI0/SCK1/SCL1/RP7 14
                                                                            RB5/CCP5/PMA0/KBI1/SDI1/SDA1/RP8 15

                                                                                RB6/CCP6/KBI2/PGC/RP9 16
                                                                                   RB7/CCP7/KBI3/PGD/RP10 17

                                                                                       MCLR 18
                                                                                          RA0/AN0/C1INA/ULPWU/PMA6/RP0 19

                                                                                             RA1/AN1/C2INA/VBG/PMA7/RP1 20
                                                                                                 RA2/AN2/C2INB/C1IND/C3INB/VREF-/CVREF 21

                                                                                                    RA3/AN3/C1INB/VREF+ 22

Legend: RPn represents remappable pins.
               Shaded pins are 5.5V tolerant.

Note: For the QFN package, it is recommended that the bottom pad be connected to VSS.

DS39964B-page 6  Preliminary                                                                                                                2010 Microchip Technology Inc.
                                                                                                                                                                                PIC18F47J53 FAMILY

Pin Diagrams (Continued)                                             RC6/CCP9/PMA5/TX1/CK1/RP17
       44-Pin TQFP(2)

                                                                                                 RC5/D+/VP  RC4/D-/VM                         RD3/PMD3/RP20                     RD2/PMD2/RP19          RD1/PMD1/SDA2           RD0/PMD0/SCL2  VUSB                          RC2/AN11/C2IND/CTPLS/RP13   RC1/CCP8/T1OSI/UOE/RP12                NC

                                                                     44                          43         42                                41                                40                     39                      38             37                            36                          35                                     34

          RC7/CCP10/PMA4/RX1/DT1/SDO1/RP18                       1                                                                                                                                                                                                                                                                                 33               NC
                                          RD4/PMD4/RP21                                                                                                                                                                                                                                                                                                             RC0/T1OSO/T1CKI/RP11
                                          RD5/PMD5/RP22          2                                                                                                                                                                                                                                                                                 32               OSC2/CLKO/RA6
                                          RD6/PMD6/RP23                                                                                                                                                                                                                                                                                                             OSC1/CLKI/RA7
                                                                 3                                                                                                                                                                                                                                                                                 31               VSS2
                                           RD7/PMD7/RP24                                                                                                                                                                                                                                                                                                            VDD2
                                                                 4                                                                                                                                                                                                                                                                                 30               RE2/AN7/PMCS
                                                           VSS1                                                                                                                                                                                                                                                                                                     RE1/AN6/PMWR
                                                           VDD1  5                                                                                                                                                                                                                                                                                 29               RE0/AN5/PMRD
                           RB0/AN12/C3IND/INT0/RP3                                                                                                                                                                                                                                                                                                                  RA5/AN4/C1INC/SS1/HLVDIN/RCV/RP2
                RB1/AN10/C3INC/PMBE/RTCC/RP4                     6 PIC18F4XJ53 28                                                                                                                                                                                                                                                                                   VDDCORE/VCAP
RB2/AN8/C2INC/CTED1/PMA3/VMO/REFO/RP5
         RB3/AN9/C3INA/CTED2/PMA2/VPO/RP6                        7                                                                                                                                                                                                                                                                                 27

                                                                 8                                                                                                                                                                                                                                                                                 26

                                                                 9                                                                                                                                                                                                                                                                                 25

                                                                 10                                                                                                                                                                                                                                                                                24

                                                                 11                                                                                                                                                                                                                                                                                23

                                                                     12                          13         14                                15                                16                     17                      18             19                            20                          21                                     22

                                                                     NC                          NC         RB4/CCP4/PMA1/KBI0/SCK1/SCL1/RP7  RB5/CCP5/PMA0/KBI1/SDI1/SDA1/RP8  RB6/CCP6/KBI2/PGC/RP9  RB7/CCP7/KBI3/PGD/RP10  MCLR           RA0/AN0/C1INA/ULPWU/PMA6/RP0  RA1/AN1/C2INA/VBG/PMA7/RP1  RA2/AN2/C2INB/C1IND/C3INB/VREF-/CVREF  RA3/AN3/C1INB/VREF+

Legend:   RPn represents remappable pins.
   Note:  Shaded pins are 5.5V tolerant.

            Dedicated AVDD/AVSS pins are available only on the 44-pin QFN package. Other packages internally tie
            AVDD/AVSS to VDD/VSS.

2010 Microchip Technology Inc.                                  Preliminary                                                                                                                                                                                                                                                                                        DS39964B-page 7
PIC18F47J53 FAMILY

Table of Contents

1.0 Device Overview ........................................................................................................................................................................ 11
2.0 Guidelines for Getting Started with PIC18FJ Microcontrollers ................................................................................................... 31
3.0 Oscillator Configurations ............................................................................................................................................................ 35
4.0 Low-Power Modes...................................................................................................................................................................... 47
5.0 Reset .......................................................................................................................................................................................... 65
6.0 Memory Organization ................................................................................................................................................................. 81
7.0 Flash Program Memory ............................................................................................................................................................ 109
8.0 8 x 8 Hardware Multiplier.......................................................................................................................................................... 119
9.0 Interrupts .................................................................................................................................................................................. 121
10.0 I/O Ports ................................................................................................................................................................................... 141
11.0 Parallel Master Port (PMP)....................................................................................................................................................... 179
12.0 Timer0 Module ......................................................................................................................................................................... 205
13.0 Timer1 Module ......................................................................................................................................................................... 209
14.0 Timer2 Module ......................................................................................................................................................................... 219
15.0 Timer3/5 Module ...................................................................................................................................................................... 221
16.0 Timer4/6/8 Module ................................................................................................................................................................... 233
17.0 Real-Time Clock and Calendar (RTCC) ................................................................................................................................... 237
18.0 Capture/Compare/PWM (CCP) Modules ................................................................................................................................. 257
19.0 Enhanced Capture/Compare/PWM (ECCP) Module................................................................................................................ 269
20.0 Master Synchronous Serial Port (MSSP) Module .................................................................................................................... 291
21.0 Enhanced Universal Synchronous Asynchronous Receiver Transmitter (EUSART) ............................................................... 345
22.0 10/12-bit Analog-to-Digital Converter (A/D) Module ................................................................................................................. 367
23.0 Universal Serial Bus (USB) ...................................................................................................................................................... 379
24.0 Comparator Module.................................................................................................................................................................. 407
25.0 Comparator Voltage Reference Module ................................................................................................................................... 415
26.0 High/Low Voltage Detect (HLVD) ............................................................................................................................................. 419
27.0 Charge Time Measurement Unit (CTMU) ................................................................................................................................ 425
28.0 Special Features of the CPU .................................................................................................................................................... 441
29.0 Instruction Set Summary .......................................................................................................................................................... 459
30.0 Development Support............................................................................................................................................................... 509
31.0 Electrical Characteristics .......................................................................................................................................................... 513
32.0 Packaging Information.............................................................................................................................................................. 555
Appendix A: Revision History............................................................................................................................................................. 569
Appendix B: Migration From PIC18F46J50 to PIC18F47J53............................................................................................................. 569
The Microchip Web Site ..................................................................................................................................................................... 583
Customer Change Notification Service .............................................................................................................................................. 583
Customer Support .............................................................................................................................................................................. 583
Reader Response .............................................................................................................................................................................. 584
Product Identification System............................................................................................................................................................. 585

DS39964B-page 8  Preliminary   2010 Microchip Technology Inc.
                                PIC18F47J53 FAMILY

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It is our intention to provide our valued customers with the best documentation possible to ensure successful use of your Microchip
products. To this end, we will continue to improve our publications to better suit your needs. Our publications will be refined and
enhanced as new volumes and updates are introduced.
If you have any questions or comments regarding this publication, please contact the Marketing Communications Department via
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2010 Microchip Technology Inc.  Preliminary  DS39964B-page 9
PIC18F47J53 FAMILY

NOTES:

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                                                           PIC18F47J53 FAMILY

1.0 DEVICE OVERVIEW                                        1.1.3  OSCILLATOR OPTIONS AND
                                                                  FEATURES
This document contains device-specific information for
the following devices:                                     All of the devices in the PIC18F47J53 family offer five
                                                           different oscillator options, allowing users a range of
PIC18F26J53   PIC18LF26J53                              choices in developing application hardware. These
PIC18F27J53   PIC18LF27J53                              include:
PIC18F46J53   PIC18LF46J53
PIC18F47J53   PIC18LF47J53                               Two Crystal modes, using crystals or ceramic
                                                              resonators.
This family introduces a new line of low-voltage
Universal Serial Bus (USB) microcontrollers with the       Two External Clock modes, offering the option of
main traditional advantage of all PIC18 microcontrollers,     a divide-by-4 clock output.
namely, high computational performance and a rich
feature set at an extremely competitive price point.       An internal oscillator block, which provides an
These features make the PIC18F47J53 family a logical          8 MHz clock and an INTRC source (approxi-
choice for many high-performance applications, where          mately 31 kHz, stable over temperature and VDD),
cost is a primary consideration.                              as well as a range of six user-selectable clock
                                                              frequencies, between 125 kHz to 4 MHz, for a
1.1 Core Features                                             total of eight clock frequencies. This option frees
                                                              an oscillator pin for use as an additional general
1.1.1 nanoWatt XLP TECHNOLOGY                                 purpose I/O.

All of the devices in the PIC18F47J53 family incorpo-       A Phase Lock Loop (PLL) frequency multiplier
rate a range of features that can significantly reduce        available to the high-speed crystal, and external
power consumption during operation. Key features are:         and internal oscillators, providing a clock speed
                                                              up to 48 MHz.
Alternate Run Modes: By clocking the controller
   from the Timer1 source or the internal RC                Dual clock operation, allowing the USB module to
   oscillator, power consumption during code                  run from a high-frequency oscillator while the rest
   execution can be reduced by as much as 90%.                of the microcontroller is clocked at a different
                                                              frequency.
Multiple Idle Modes: The controller can also run
   with its CPU core disabled but the peripherals still    The internal oscillator block provides a stable reference
   active. In these states, power consumption can be       source that gives the PIC18F47J53 family additional
   reduced even further, to as little as 4% of normal      features for robust operation:
   operational requirements.
                                                            Fail-Safe Clock Monitor: This option constantly
On-the-Fly Mode Switching: The                              monitors the main clock source against a reference
   power-managed modes are invoked by user code               signal provided by the internal oscillator. If a clock
   during operation, allowing the users to incorporate        failure occurs, the controller is switched to the
   power-saving ideas into their application's               internal oscillator, allowing for continued low-speed
   software design.                                           operation or a safe application shutdown.

Deep Sleep: The 2.5V internal core voltage regu-          Two-Speed Start-up: This option allows the
   lator on F parts can be shutdown to cut power              internal oscillator to serve as the clock source
   consumption to as low as 15 nA (typical). Certain          from Power-on Reset (POR), or wake-up from
   features can remain operating during Deep Sleep,           Sleep mode, until the primary clock source is
   such as the Real-Time Clock Calendar.                      available.

Ultra Low Power Wake-Up: Waking from Sleep               1.1.4 EXPANDED MEMORY
   or Deep Sleep modes after a period of time can
   be done without an oscillator/clock source, saving      The PIC18F47J53 family provides ample room for
   power for applications requiring periodic activity.     application code, from 64 Kbytes to 128 Kbytes of code
                                                           space. The Flash cells for program memory are rated
1.1.2 UNIVERSAL SERIAL BUS (USB)                           to last in excess of 10000 erase/write cycles. Data
                                                           retention without refresh is conservatively estimated to
Devices in the PIC18F47J53 family incorporate a            be greater than 20 years.
fully-featured USB communications module with a
built-in transceiver that is compliant with the USB        The Flash program memory is readable and writable
Specification Revision 2.0. The module supports both       during normal operation. The PIC18F47J53 family also
low-speed and full-speed communication for all             provides plenty of room for dynamic application data
supported data transfer types.                             with up to 3.8 Kbytes of data RAM.

2010 Microchip Technology Inc.  Preliminary                      DS39964B-page 11
PIC18F47J53 FAMILY

1.1.5 EXTENDED INSTRUCTION SET                            10/12-Bit A/D Converter: This module incorpo-
                                                            rates programmable acquisition time, allowing for
The PIC18F47J53 family implements the optional              a channel to be selected and a conversion to be
extension to the PIC18 instruction set, adding eight        initiated without waiting for a sampling period, and
new instructions and an Indexed Addressing mode.            thus, reducing code overhead.
Enabled as a device configuration option, the extension
has been specifically designed to optimize re-entrant    Extended Watchdog Timer (WDT): This
application code originally developed in high-level         enhanced version incorporates a 16-bit prescaler,
languages, such as C.                                       allowing an extended time-out range that is stable
                                                            across operating voltage and temperature. See
1.1.6 EASY MIGRATION                                        Section 31.0 "Electrical Characteristics" for
                                                            time-out periods.
Regardless of the memory size, all devices share the
same rich set of peripherals, allowing for a smooth      1.3 Details on Individual Family
migration path as applications grow and evolve.                   Devices

The consistent pinout scheme used throughout the         Devices in the PIC18F47J53 family are available in
entire family also aids in migrating to the next larger  28-pin and 44-pin packages. Block diagrams for the
device.                                                  two groups are shown in Figure 1-1 and Figure 1-2.
                                                         The devices are differentiated from each other in two
The PIC18F47J53 family is also pin compatible with       ways:
other PIC18 families, such as the PIC18F4550,
PIC18F2450 and PIC18F46J50. This allows a new             Flash program memory (two sizes: 64 Kbytes for
dimension to the evolution of applications, allowing        the PIC18FX6J53 and 128 Kbytes for
developers to select different price points within          PIC18FX7J53)
Microchip's PIC18 portfolio, while maintaining the
same feature set.                                        I/O ports (three bidirectional ports on 28-pin
                                                            devices, five bidirectional ports on 44-pin devices)
1.2 Other Special Features
                                                         All other features for devices in this family are identical.
Communications: The PIC18F47J53 family                 These are summarized in Table 1-1 and Table 1-2.
   incorporates a range of serial and parallel com-
   munication peripherals, including a fully featured    The pinouts for the PIC18F2XJ53 devices are listed in
   USB communications module that is compliant           Table 1-3. The pinouts for the PIC18F4XJ53 devices
   with the USB Specification Revision 2.0. This         are shown in Table 1-4.
   device also includes two independent Enhanced
   USARTs and two Master Synchronous Serial Port         The PIC18F47J53 family of devices provides an
   (MSSP) modules, capable of both Serial                on-chip voltage regulator to supply the correct voltage
   Peripheral Interface (SPI) and I2CTM (Master and      levels to the core. Parts designated with an "F" part
   Slave) modes of operation. The device also has a      number (such as PIC18F47J53) have the voltage
   parallel port and can be configured to serve as       regulator enabled.
   either a Parallel Master Port (PMP) or as a
   Parallel Slave Port (PSP).                            These parts can run from 2.15V-3.6V on VDD, but should
                                                         have the VDDCORE pin connected to VSS through a
CCP/ECCP Modules: All devices in the family            low-ESR capacitor. Parts designated with an "LF" part
   incorporate seven Capture/Compare/PWM (CCP)           number (such as PIC18LF47J53) do not enable the volt-
   modules and three Enhanced Capture/Com-               age regulator nor support Deep Sleep mode. For "LF"
   pare/PWM (ECCP) modules to maximize flexibility       parts, an external supply of 2.0V-2.7V has to be supplied
   in control applications. ECCPs offer up to four       to the VDDCORE pin while 2.0V-3.6V can be supplied to
   PWM output signals each. The ECCPs also offer         VDD (VDDCORE should never exceed VDD).
   many beneficial features, including polarity
   selection, programmable dead time,                    For more details about the internal voltage regulator,
   auto-shutdown and restart and Half-Bridge and         see Section 28.3 "On-Chip Voltage Regulator".
   Full-Bridge Output modes.

DS39964B-page 12  Preliminary                             2010 Microchip Technology Inc.
                                      PIC18F47J53 FAMILY

TABLE 1-1: DEVICE FEATURES FOR THE PIC18F2XJ53 (28-PIN DEVICES)

Features                              PIC18F26J53                       PIC18F27J53

Operating Frequency                   DC 48 MHz                       DC 48 MHz
Program Memory (Kbytes)
Program Memory (Instructions)         64                                128
Data Memory (Kbytes)
Interrupt Sources                     32,768                            65,536
I/O Ports
Timers                                3.8                               3.8
Enhanced Capture/Compare/PWM Modules
Serial Communications                              30
Parallel Communications (PMP/PSP)
10/12-Bit Analog-to-Digital Module                 Ports A, B, C

                                                   8

                                                   3 ECCP and 7 CCP

                                      MSSP (2), Enhanced USART (2), USB

                                                   No

                                                   10 Input Channels

Resets (and Delays)                   POR, BOR, RESET Instruction, Stack Full, Stack Underflow, MCLR, WDT
                                                                            (PWRT, OST)
Instruction Set
Packages                                        75 Instructions, 83 with Extended Instruction Set Enabled

                                                    28-Pin QFN, SOIC, SSOP and SPDIP (300 mil)

TABLE 1-2: DEVICE FEATURES FOR THE PIC18F4XJ53 (44-PIN DEVICES)

Features                              PIC18F46J53                       PIC18F47J53

Operating Frequency                   DC 48 MHz                       DC 48 MHz
Program Memory (Kbytes)
Program Memory (Instructions)         64                                128
Data Memory (Kbytes)
Interrupt Sources                     32,768                            65,536
I/O Ports
Timers                                3.8                               3.8
Enhanced Capture/Compare/PWM Modules
Serial Communications                              30
Parallel Communications (PMP/PSP)
10/12-Bit Analog-to-Digital Module                 Ports A, B, C, D, E

                                                   8

                                                   3 ECCP and 7 CCP

                                      MSSP (2), Enhanced USART (2), USB

                                                   Yes

                                                   13 Input Channels

Resets (and Delays)                   POR, BOR, RESET Instruction, Stack Full, Stack Underflow, MCLR, WDT
                                                                            (PWRT, OST)
Instruction Set
Packages                                        75 Instructions, 83 with Extended Instruction Set Enabled

                                                                     44-Pin QFN and TQFP

2010 Microchip Technology Inc.       Preliminary                       DS39964B-page 13
PIC18F47J53 FAMILY

FIGURE 1-1:       PIC18F2XJ53 (28-PIN) BLOCK DIAGRAM

                    Table Pointer<21>                               Data Bus<8>
                       inc/dec logic
                             21                                 88                                 Data Latch             PORTA
                                            20                                                   Data Memory            RA0:RA7(1)
                                                PCLATU PCLATH                                     (3.8 Kbytes)
                     Address Latch                                                                                        PORTB
                    Program Memory              PCU PCH PCL                                     Address Latch           RB0:RB7(1)
                  (16 Kbytes-64 Kbytes)          Program Counter
                                                                                                           12             PORTC
                        Data Latch                 31-Level Stack                           Data Address<12>            RC0:RC7(1)
                                                      STKPTR
                                                                                         4         12          4
                                                                                     BSR                  Access
                                                                                              FSR0         Bank
                                                                                              FSR1
                                                                                              FSR2               12

                               8                                                              inc/dec
                                         Table Latch                                           logic

                                                         ROM Latch                            Address
                  Instruction Bus <16>                                                        Decode

                                                        IR

                                                 Instruction        State Machine                                8
                                                Decode and          Control Signals           PRODH PRODL

                                                   Control

OSC2/CLKO           Timing                         Power-up                               3   8 x 8 Multiply
OSC1/CLKI         Generation                         Timer                                                          8
                                                                                     BITOP
    VUSB             8 MHz                         Oscillator                              8     W                   8
                   INTOSC                       Start-up Timer
                                                                                                       8
                    INTRC                          Power-on
                   Oscillator                        Reset                                    8                      8

                     USB                          Watchdog                                    ALU<8>
                   Module                            Timer
                                                                                                          8
                  Precision                       Brown-out
                  Band Gap                          Reset(2)
                  Reference

                    Voltage
                  Regulator

                  VDDCORE/VCAP VDD,VSS          MCLR

RTCC HLVD ADC Timer0 Timer1 Timer2 Timer3 Timer4 Timer5 Timer6 Timer8 Comparators

CTMU ECCP1 ECCP2 ECCP3 CCP4 CCP5 CCP6 CCP7 CCP8 CCP9 CCP10 EUSART1 EUSART2 MSSP1 MSSP2 USB

   Note 1: See Table 1-3 for I/O port pin descriptions.
           2: BOR functionality is provided when the on-board voltage regulator is enabled.

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                                                                                   PIC18F47J53 FAMILY

FIGURE 1-2:                        PIC18F4XJ53 (44-PIN) BLOCK DIAGRAM

                                   Data Bus<8>

                                   Table Pointer<21>                      88                 Data Latch                 PORTA
                                                                                            Data Memory               RA0:RA7(1)
                                     inc/dec logic        PCLATU PCLATH                     (3.8 Kbytes)
                                                21 20                                                                   PORTB
                                                          PCU PCH PCL                      Address Latch              RB0:RB7(1)
                                                           Program Counter
                                                                                                      12                PORTC
                                                                                        Data Address<12>              RC0:RC7(1)

             System Bus Interface       Address Latch          31-Level Stack      4        12             4            PORTD
                                                                  STKPTR                                              RD0:RD7(1)
                                     Program Memory                                BSR      FSR0        Access
                                   (16 Kbytes-64 Kbytes)                                                 Bank           PORTE
                                                                                            FSR1                      RE0:RE2(1)
                                          Data Latch
                                                                                            FSR2           12

                                                          8                                 inc/dec
                                                                      Table Latch           logic

                                         Instruction Bus <16>  ROM Latch                    Address
                                                                     IR                     Decode
                                   AD<15:0>, A<19:16>
                                   (Multiplexed with PORTD                                                      8
                                   and PORTE)

                                   State Machine                Instruction                 PRODH PRODL
                                   Control Signals             Decode and
                                                                                            8 x 8 Multiply
                                                                  Control               3                         8

                                     Timing                                        BITOP             W             8
                                   Generation                                            8
                                                                  Power-up                              8
                                      8 MHz                         Timer
             OSC2/CLKO              INTOSC                                                  8                      8
             OSC1/CLKI                                            Oscillator
                                     INTRC                     Start-up Timer               ALU<8>
                 VUSB               Oscillator
                                                                  Power-on                              8
                                      USB                           Reset
                                     Module
                                                                 Watchdog
                                   Precision                        Timer
                                   Band Gap
                                   Reference                     Brown-out
                                                                   Reset(2)
                                    Voltage
                                   Regulator

                                   VDDCORE/VCAP VDD,VSS        MCLR

RTCC HLVD ADC Timer0 Timer1 Timer2 Timer3 Timer4 Timer5 Timer6 Timer8 Comparators

CTMU ECCP1 ECCP2 ECCP3 CCP4 CCP5 CCP6 CCP7 CCP8 CCP9 CCP10 EUSART1 EUSART2 MSSP1 MSSP2 USB

  Note 1: See Table 1-3 for I/O port pin descriptions.
           2: The on-chip voltage regulator is always enabled by default.

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PIC18F47J53 FAMILY

TABLE 1-3: PIC18F2XJ53 PINOUT I/O DESCRIPTIONS

                                  Pin Number

            Pin Name              28-SPDIP/         Pin Buffer                Description

                                  SSOP/ 28-QFN Type Type

                                  SOIC

MCLR                              1(2)       26(2)  I    ST Master Clear (Reset) input. This pin is an

                                                                 active-low Reset to the device.

OSC1/CLKI/RA7                     9          6                   Oscillator crystal or external clock input.
    OSC1
                                                    I    ST      Oscillator crystal input or external clock source
     CLKI
     RA7(1)                                                      input. ST buffer when configured in RC mode;

                                                                 CMOS otherwise. Main oscillator input

                                                                 connection.

                                                    I CMOS External clock source input; always associated

                                                                 with pin function OSC1 (see related OSC1/CLKI

                                                                 pins).

                                                    I/O TTL/DIG Digital I/O.

OSC2/CLKO/RA6                     10         7                   Oscillator crystal or clock output.
    OSC2
    CLKO                                            O    -- Oscillator crystal output. Connects to crystal or

    RA6(1)                                                       resonator in Crystal Oscillator mode.

                                                    O DIG        Main oscillator feedback output connection.

                                                                 In RC mode, OSC2 pin outputs CLKO, which

                                                                 has 1/4 the frequency of OSC1 and denotes

                                                                 the instruction cycle rate.

                                                    I/O TTL/DIG Digital I/O.

Legend:     TTL = TTL compatible input                       CMOS = CMOS compatible input or output

Note 1:     ST = Schmitt Trigger input with CMOS levels      Analog = Analog input
        2:  I = Input
                                                             O   = Output

            P = Power                                        OD  = Open-Drain (no P diode to VDD)
            DIG = Digital output
                                                             I2CTM = Open-Drain, I2C specific

            RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

            5.5V tolerant.

DS39964B-page 16                                    Preliminary                2010 Microchip Technology Inc.
                                                      PIC18F47J53 FAMILY

TABLE 1-3: PIC18F2XJ53 PINOUT I/O DESCRIPTIONS (CONTINUED)

                                 Pin Number

         Pin Name                28-SPDIP/      Pin Buffer                Description

                                 SSOP/ 28-QFN Type Type

                                 SOIC

                                                             PORTA is a bidirectional I/O port.

RA0/AN0/C1INA/ULPWU/RP0 2                   27
    RA0                                               I/O TTL/DIG Digital I/O.
    AN0                                                 I Analog Analog Input 0.
    C1INA                                               I Analog Comparator 1 Input A.
    ULPWU                                               I Analog Ultra low-power wake-up input.
    RP0                                               I/O ST/DIG Remappable Peripheral Pin 0 input/output.

RA1/AN1/C2INA/VBG/RP1            3          28
    RA1
    AN1                                         I/O TTL/DIG Digital I/O.
    C2INA
    VBG                                         O Analog Analog Input 1.
    RP1
                                                I Analog Comparator 2 Input A.

                                                O Analog Band Gap Reference Voltage (VBG) output.

                                                I/O ST/DIG Remappable Peripheral Pin 1 input/output.

RA2/AN2/C2INB/C1IND/             4          1
C3INB/VREF-/CVREF
                                                I/O TTL/DIG  Digital I/O.
    RA2                                          I Analog    Analog Input 2.
    AN2                                          I Analog    Comparator 2 Input B.
    C2INB                                        I Analog    Comparator 1 Input D.
    C1IND                                        I Analog    Comparator 3 Input B.
    C3INB                                       O Analog     A/D reference voltage (low) input.
    VREF-                                        I Analog    Comparator reference voltage output.
    CVREF

RA3/AN3/C1INB/VREF+              5          2
    RA3
    AN3                                         I/O TTL/DIG Digital I/O.
    C1INB
    VREF+                                       I Analog Analog Input 3.

                                                I Analog Comparator 1 Input B.

                                                I Analog A/D reference voltage (high) input.

RA5/AN4/C1INC/SS1/               7          4
HLVDIN/RCV/RP2
                                                I/O TTL/DIG  Digital I/O.
    RA5                                          I Analog    Analog Input 4.
    AN4                                          I Analog    Comparator 1 Input C.
    C1INC                                        I TTL       SPI slave select input.
    SS1                                          I Analog    High/Low-Voltage Detect input.
    HLVDIN                                       I Analog    External USB transceiver RCV input.
    RCV                                                      Remappable Peripheral Pin 2 input/output.
    RP2                                         I/O ST/DIG

RA6(1)                                                       See the OSC2/CLKO/RA6 pin.
RA7(1)                                                       See the OSC1/CLKI/RA7 pin.

Legend:  TTL = TTL compatible input                   CMOS    = CMOS compatible input or output
         ST = Schmitt Trigger input with CMOS levels
         I = Input                                    Analog  = Analog input
         P = Power
         DIG = Digital output                         O       = Output

                                                      OD      = Open-Drain (no P diode to VDD)
                                                      I2CTM   = Open-Drain, I2C specific

Note 1: RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

2: 5.5V tolerant.

2010 Microchip Technology Inc.                 Preliminary                              DS39964B-page 17
PIC18F47J53 FAMILY

TABLE 1-3: PIC18F2XJ53 PINOUT I/O DESCRIPTIONS (CONTINUED)

                         Pin Number

         Pin Name        28-SPDIP/      Pin Buffer                Description

                         SSOP/ 28-QFN Type Type

                         SOIC

                                                          PORTB is a bidirectional I/O port. PORTB can be
                                                          software programmed for internal weak pull-ups
                                                          on all inputs.

RB0/AN12/C3IND/INT0/RP3  21         18

RB0                                     I/O TTL/DIG Digital I/O.

AN12                                    I Analog Analog Input 12.

C3IND                                   I Analog Comparator 3 Input D.

INT0                                    I             ST  External Interrupt 0.

RP3                                     I/O ST/DIG Remappable Peripheral Pin 3 input/output.

RB1/AN10/C3INC/RTCC/RP4 22          19
    RB1
    AN10                                I/O TTL/DIG Digital I/O.
    C3INC
    RTCC                                I Analog Analog Input 10.
    RP4
                                        I Analog Comparator 3 input.

                                        O DIG             Asynchronous serial transmit data output.

                                        I/O ST/DIG Remappable Peripheral Pin 4 input/output.

RB2/AN8/C2INC/CTED1/     23         20
VMO/REFO/RP5
                                        I/O TTL/DIG       Digital I/O.
    RB2                                                   Analog Input 8.
    AN8                                 I Analog          Comparator 2 Input C.
    C2INC                                                 CTMU Edge 1 input.
    CTED1                               I Analog          External USB Transceiver D- data output.
    VMO                                                   Reference output clock.
    REFO                                I             ST  Remappable Peripheral Pin 5 input/output.
    RP5
                                        O DIG

                                        O DIG

                                        I/O ST/DIG

RB3/AN9/C3INA/CTED2/     24         21
VPO/RP6
                                        I/O TTL/DIG       Digital I/O.
    RB3                                                   Analog Input 9.
    AN9                                 I Analog          Comparator 3 Input A.
    C3INA                                                 CTMU edge 2 Input.
    CTED2                               I Analog          External USB Transceiver D+ data output.
    VPO                                                   Remappable Peripheral Pin 6 input/output.
    RP6                                 I             ST

                                        O DIG

                                        I ST/DIG

Legend:  TTL = TTL compatible input                       CMOS    = CMOS compatible input or output
         ST = Schmitt Trigger input with CMOS levels
         I = Input                                        Analog  = Analog input
         P = Power
         DIG = Digital output                             O       = Output

                                                          OD      = Open-Drain (no P diode to VDD)
                                                          I2CTM   = Open-Drain, I2C specific

Note 1: RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

2: 5.5V tolerant.

DS39964B-page 18                        Preliminary                2010 Microchip Technology Inc.
                                                      PIC18F47J53 FAMILY

TABLE 1-3: PIC18F2XJ53 PINOUT I/O DESCRIPTIONS (CONTINUED)

                                 Pin Number

         Pin Name                28-SPDIP/         Pin Buffer       Description

                                 SSOP/ 28-QFN Type Type

                                 SOIC

                                                                PORTB (continued)

RB4/CCP4/KBI0/SCK1/SCL1/         25(2)      22(2)
RP7
                                                   I/O TTL/DIG  Digital I/O.
    RB4                                            I/O ST/DIG   Capture/Compare/PWM input/output.
    CCP4                                                        Interrupt-on-change pin.
    KBI0                                            I TTL       Synchronous serial clock input/output.
    SCK1                                           I/O ST/DIG   I2C clock input/output.
    SCL1                                           I/O I2C      Remappable Peripheral Pin 7 input/output.
    RP7                                            I/O ST/DIG

RB5/CCP5/KBI1/SDI1/SDA1/         26(2)      23(2)
RP8
                                                   I/O TTL/DIG  Digital I/O.
    RB5                                                         Capture/Compare/PWM input/output.
    CCP5                                           I/O ST/DIG   Interrupt-on-change pin.
    KBI1                                                        SPI data input.
    SDI1                                           I  TTL       I2CTM data input/output.
    SDA1                                                        Remappable Peripheral Pin 8 input/output.
    RP8                                            I  ST

                                                   I/O I2C

                                                   I/O ST/DIG

RB6/CCP6/KBI2/PGC/RP9            27(2)      24(2)
    RB6
    CCP6                                           I/O TTL/DIG  Digital I/O.
    KBI2                                                        Capture/Compare/PWM input/output.
    PGC                                            I/O ST/DIG   Interrupt-on-change pin.
    RP9                                                         ICSPTM clock input.
                                                   I TTL        Remappable Peripheral Pin 9 input/output.

                                                   I  ST

                                                   I/O ST/DIG

RB7/CCP7/KBI3/PGD/RP10           28(2)      25(2)
    RB7
    CCP7                                           I/O TTL/DIG  Digital I/O.
    KBI3                                           I/O ST/DIG   Capture/Compare/PWM input/output.
    PGD                                                         Interrupt-on-change pin.
                                                    I TTL       In-Circuit Debugger and ICSP programming
    RP10                                           I/O ST/DIG   data pin.
                                                                Remappable Peripheral Pin 10 input/output.
                                                   I/O ST/DIG

Legend:  TTL = TTL compatible input                         CMOS    = CMOS compatible input or output
         ST = Schmitt Trigger input with CMOS levels
         I = Input                                          Analog  = Analog input
         P = Power
         DIG = Digital output                               O       = Output

                                                            OD      = Open-Drain (no P diode to VDD)
                                                            I2CTM   = Open-Drain, I2C specific

Note 1: RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

2: 5.5V tolerant.

2010 Microchip Technology Inc.                    Preliminary                          DS39964B-page 19
PIC18F47J53 FAMILY

TABLE 1-3: PIC18F2XJ53 PINOUT I/O DESCRIPTIONS (CONTINUED)

                         Pin Number

         Pin Name        28-SPDIP/         Pin Buffer                     Description

                         SSOP/ 28-QFN Type Type

                         SOIC

                                                          PORTC is a bidirectional I/O port.

RC0/T1OSO/T1CKI/RP11     11         8
    RC0
    T1OSO                                  I/O ST/DIG Digital I/O.
    T1CKI
    RP11                                   O Analog Timer1 oscillator output.

                                           I          ST  Timer1 external digital clock input.

                                           I/O ST/DIG Remappable Peripheral Pin 11 input/output.

RC1/CCP8/T1OSI/UOE/RP12 12          9
    RC1
    CCP8                                   I/O ST/DIG Digital I/O.
    T1OSI
    UOE                                    I/O ST/DIG Capture/Compare/PWM input/output.
    RP12
                                           I Analog Timer1 oscillator input.

                                           O DIG          External USB transceiver NOE output.

                                           I/O ST/DIG Remappable Peripheral Pin 12 input/output.

RC2/AN11/C2IND/CTPLS/    13         10
RP13
                                           I/O ST/DIG     Digital I/O.
    RC2                                     I Analog      Analog Input 11.
    AN11                                    I Analog      Comparator 2 Input D.
    C2IND                                  O DIG          CTMU pulse generator output.
    CTPLS                                                 Remappable Peripheral Pin 13 input/output.
    RP13                                   I/O ST/DIG

RC4/D-/VM                15         12
    RC4
    D-                                     I          ST  Digital Input.
    VM
                                           I/O --         USB bus minus line input/output.

                                           I          ST  External USB transceiver FM input.

RC5/D+/VP                16         13
    RC5
    D+                                     I          ST  Digital Input.
    VP
                                           I/O --         USB bus plus line input/output.

                                           I          ST  External USB transceiver VP input.

RC6/CCP9/TX1/CK1/RP17    17(2)      14(2)
    RC6
    CCP9                                   I/O ST/DIG     Digital I/O.
    TX1                                    I/O ST/DIG     Capture/Compare/PWM input/output.
    CK1                                    O DIG          EUSART1 asynchronous transmit.
                                           I/O ST/DIG     EUSART1 synchronous clock (see related
     RP17                                                 RX1/DT1).
                                           I/O ST/DIG     Remappable Peripheral Pin 17 input/output.

RC7/CCP10/RX1/DT1/SDO1/  18(2)      15(2)
RP18
                                           I/O ST/DIG     Digital I/O.
    RC7                                                   Asynchronous serial receive data input.
    CCP10                                  I/O ST/DIG     Capture/Compare/PWM input/output.
    RX1                                                   Synchronous serial data output/input.
    DT1                                    I          ST  SPI data output.
    SDO1                                                  Remappable Peripheral Pin 18 input/output.
    RP18                                   I/O ST/DIG

                                           O DIG

                                           I/O ST/DIG

Legend:  TTL = TTL compatible input                       CMOS    = CMOS compatible input or output
         ST = Schmitt Trigger input with CMOS levels
         I = Input                                        Analog  = Analog input
         P = Power
         DIG = Digital output                             O       = Output

                                                          OD      = Open-Drain (no P diode to VDD)
                                                          I2CTM   = Open-Drain, I2C specific

Note 1: RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

2: 5.5V tolerant.

DS39964B-page 20                           Preliminary                     2010 Microchip Technology Inc.
                                                      PIC18F47J53 FAMILY

TABLE 1-3: PIC18F2XJ53 PINOUT I/O DESCRIPTIONS (CONTINUED)

                                 Pin Number

         Pin Name                28-SPDIP/      Pin Buffer                Description

                                 SSOP/ 28-QFN Type Type

                                 SOIC

VSS1                             8          5   P     -- Ground reference for logic and I/O pins.

VSS2                             19         16  --    --

VDD                              20         17  P     -- Positive supply for peripheral digital logic and I/O

                                                             pins.

VDDCORE/VCAP                     6          3   --    -- Core logic power or external filter capacitor
    VDDCORE
    VCAP                                                     connection.

                                                P     --     Positive supply for microcontroller core logic

                                                             (regulator disabled).

                                                P     --     External filter capacitor connection (regulator

                                                             enabled).

VUSB                             14         11  P     -- USB voltage input pin.

Legend:  TTL = TTL compatible input                       CMOS      = CMOS compatible input or output
         ST = Schmitt Trigger input with CMOS levels
         I = Input                                        Analog    = Analog input
         P = Power
         DIG = Digital output                             O         = Output

                                                          OD        = Open-Drain (no P diode to VDD)
                                                          I2CTM     = Open-Drain, I2C specific

Note 1: RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

      2: 5.5V tolerant.

2010 Microchip Technology Inc.                 Preliminary                             DS39964B-page 21
PIC18F47J53 FAMILY

TABLE 1-4: PIC18F4XJ53 PINOUT I/O DESCRIPTIONS

            Pin Name        Pin Number                   Buffer               Description
                                               Pin        Type

                             44- 44- Type
                            QFN TQFP

MCLR                        18(3) 18  I                  ST Master Clear (Reset) input; this is an active-low
                                                                 Reset to the device.

OSC1/CLKI/RA7               32 30                                Oscillator crystal or external clock input.
    OSC1
                                      I                  ST      Oscillator crystal input or external clock source
    CLKI
    RA7(1)                                                       input. ST buffer when configured in RC mode;

                                                                 otherwise CMOS. Main oscillator input

                                                                 connection.

                                      I CMOS External clock source input; always associated

                                                                 with pin function OSC1 (see related OSC1/CLKI

                                                                 pins).

                                      I/O TTL/DIG Digital I/O.

OSC2/CLKO/RA6               33 31                                Oscillator crystal or clock output.
    OSC2
    CLKO                              O                  --      Oscillator crystal output. Connects to crystal or

    RA6(1)                                                       resonator in Crystal Oscillator mode.

                                      O                  --      Main oscillator feedback output connection

                                                                 in RC mode, OSC2 pin outputs CLKO, which

                                                                 has 1/4 the frequency of OSC1 and denotes the

                                                                 instruction cycle rate.

                                      I/O TTL/DIG Digital I/O.

Legend:     TTL = TTL compatible input                           CMOS    = CMOS compatible input or output
            ST = Schmitt Trigger input with CMOS levels
Note 1:     I = Input                                            Analog  = Analog input
        2:  P = Power
        3:  DIG = Digital output                                 O       = Output

                                                                 OD      = Open-Drain (no P diode to VDD)
                                                                 I2CTM   = Open-Drain, I2C specific

            RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

            Available only on 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).

            5.5V tolerant.

DS39964B-page 22                      Preliminary                              2010 Microchip Technology Inc.
                                                         PIC18F47J53 FAMILY

TABLE 1-4: PIC18F4XJ53 PINOUT I/O DESCRIPTIONS (CONTINUED)

         Pin Name                Pin Number              Buffer          Description
                                                    Pin   Type

                                  44- 44- Type
                                 QFN TQFP

                                                                 PORTA is a bidirectional I/O port.

RA0/AN0/C1INA/ULPWU/PMA6/        19 19
RP0
                                        I/O TTL/DIG              Digital I/O.
    RA0                                  I Analog                Analog Input 0.
    AN0                                  I Analog                Comparator 1 Input A.
    C1INA                                I Analog                Ultra low-power wake-up input.
    ULPWU                                                        Parallel Master Port digital I/O.
    PMA6                                I/O ST/TTL/
                                                  DIG            Remappable Peripheral Pin 0 input/output.
    RP0
                                        I/O ST/DIG

RA1/AN1/C2INA/VBG/PMA7/RP1       20 20
    RA1
    AN1                                 I/O TTL/DIG              Digital I/O.
    C2INA                               O Analog                 Analog Input 1.
    VBG                                  I Analog                Comparator 2 Input A.
    PMA7                                O Analog                 Band Gap Reference Voltage (VBG) output.
                                        I/O ST/TTL/              Parallel Master Port digital I/O.
    RP1
                                                  DIG            Remappable Peripheral Pin 1 input/output.
                                        I/O ST/DIG

RA2/AN2/C2INB/C1IND/C3INB/       21 21
VREF-/CVREF
                                        I/O TTL/DIG              Digital I/O.
    RA2                                  I Analog                Analog Input 2.
    AN2                                  I Analog                Comparator 2 Input B.
    C2INB                                I Analog                Comparator 1 Input D.
    C1IND                                I Analog                Comparator 3 Input B.
    C3INB                                I Analog                A/D reference voltage (low) input.
    VREF-                                I Analog                Comparator reference voltage output.
    CVREF

RA3/AN3/C1INB/VREF+              22 22
    RA3                                           I/O TTL/DIG Digital I/O.
    AN3                                             I Analog Analog Input 3.
    C1INB                                           I Analog Comparator 1 Input B.
    VREF+                                           I Analog A/D reference voltage (high) input.

RA5/AN4/C1INC/SS1/HLVDIN/        24 24
RCV/RP2
                                        I/O TTL/DIG              Digital I/O.
    RA5                                  I Analog                Analog Input 4.
    AN4                                  I Analog                SPI slave select input.
    C1INC                                I TTL                   Comparator 1 Input C.
    SS1                                  I Analog                High/Low-Voltage Detect input.
    HLVDIN                               I TTL                   External USB transceiver RCV input.
    RCV                                                          Remappable Peripheral Pin 2 input/output.
    RP2                                 I/O ST/DIG

RA6(1)                                                           See the OSC2/CLKO/RA6 pin.
RA7(1)                                                           See the OSC1/CLKI/RA7 pin.

Legend:  TTL = TTL compatible input                              CMOS    = CMOS compatible input or output
         ST = Schmitt Trigger input with CMOS levels
         I = Input                                               Analog  = Analog input
         P = Power
         DIG = Digital output                                    O       = Output

                                                                 OD      = Open-Drain (no P diode to VDD)
                                                                 I2CTM   = Open-Drain, I2C specific

Note 1: RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

2: Available only on 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).

3: 5.5V tolerant.

2010 Microchip Technology Inc.         Preliminary                                                  DS39964B-page 23
PIC18F47J53 FAMILY

TABLE 1-4: PIC18F4XJ53 PINOUT I/O DESCRIPTIONS (CONTINUED)

         Pin Name          Pin Number                 Buffer          Description
                                              Pin      Type

                            44- 44- Type
                           QFN TQFP

                                                              PORTB is a bidirectional I/O port. PORTB can be
                                                              software programmed for internal weak pull-ups on
                                                              all inputs.

RB0/AN12/C3IND/INT0/RP3    98
    RB0
    AN12                          I/O TTL/DIG Digital I/O.
    C3IND
    INT0                          I Analog Analog Input 12.
    RP3
                                  I Analog Comparator 3 Input D.

                                  I                   ST      External Interrupt 0.

                                  I/O ST/DIG Remappable Peripheral Pin 3 input/output.

RB1/AN10/C3INC/PMBE/RTCC/  10 9
RP4
                                  I/O TTL/DIG                 Digital I/O.
    RB1                            I Analog                   Analog Input 10.
    AN10                           I Analog                   Comparator 3 Input C.
    C3INC                         O DIG                       Parallel Master Port byte enable.
    PMBE(2)                       O DIG                       Asynchronous serial transmit data output.
    RTCC                                                      Remappable Peripheral Pin 4 input/output.
    RP4                           I/O ST/DIG

RB2/AN8/C2INC/CTED1/PMA3/  11 10
VMO/REFO/RP5
                                  I/O TTL/DIG                 Digital I/O.
    RB2                                                       Analog Input 8.
    AN8                           I Analog                    Comparator 2 Input C.
    C2INC                                                     CTMU Edge 1 input.
    CTED1                         I Analog                    Parallel Master Port address.
    PMA3(2)                                                   External USB Transceiver D- data output.
    VMO                           I                   ST      Reference output clock.
    REFO                                                      Remappable Peripheral Pin 5 input/output.
    RP5                           O DIG

                                  O DIG

                                  O DIG

                                  I/O ST/DIG

RB3/AN9/C3INA/CTED2/PMA2/  12 11
VPO/RP6
                                  I/O TTL/DIG                 Digital I/O.
    RB3                                                       Analog Input 9.
    AN9                           I Analog                    Comparator 3 Input A.
    C3INA                                                     CTMU Edge 2 input.
    CTED2                         I Analog                    Parallel Master Port address.
    PMA2(2)                                                   External USB Transceiver D+ data output.
    VPO                           I                   ST      Remappable Peripheral Pin 6 input/output.
    RP6
                                  O DIG

                                  O DIG

                                  I/O ST/DIG

Legend:  TTL = TTL compatible input                           CMOS    = CMOS compatible input or output
         ST = Schmitt Trigger input with CMOS levels
         I = Input                                            Analog  = Analog input
         P = Power
         DIG = Digital output                                 O       = Output

                                                              OD      = Open-Drain (no P diode to VDD)
                                                              I2CTM   = Open-Drain, I2C specific

Note 1: RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

2: Available only on 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).

3: 5.5V tolerant.

DS39964B-page 24                  Preliminary                          2010 Microchip Technology Inc.
                                                         PIC18F47J53 FAMILY

TABLE 1-4: PIC18F4XJ53 PINOUT I/O DESCRIPTIONS (CONTINUED)

         Pin Name                Pin Number              Buffer            Description
                                                    Pin   Type

                                  44- 44- Type
                                 QFN TQFP

                                                                   PORTB (continued)

RB4/CCP4/PMA1/KBI0/SCK1/         14(3) 14(3)                       Digital I/O.
SCL1/RP7                                                           Capture/Compare/PWM input/output.
                                                    I/O TTL/DIG    Parallel Master Port address.
    RB4                                             I/O ST/DIG
    CCP4(2)                                         I/O ST/TTL/    Interrupt-on-change pin.
    PMA1(2)                                                        Synchronous serial clock input/output.
                                                              DIG  I2C clock input/output.
    KBI0                                             I TTL         Remappable Peripheral Pin 7 input/output.
    SCK1                                            I/O ST/DIG
    SCL1                                            I/O I2C
    RP7                                             I/O ST/DIG

RB5/CCP5/PMA0/KBI1/SDI1/         15(3) 15(3)
SDA1/RP8
                                              I/O TTL/DIG          Digital I/O.
    RB5                                                            Capture/Compare/PWM input/output.
    CCP5                                      I/O ST/DIG           Parallel Master Port address.
    PMA0(2)
                                              I/O ST/TTL/          Interrupt-on-change pin.
    KBI1                                                           SPI data input.
    SDI1                                                 DIG       I2CTM data input/output.
    SDA1                                                           Remappable Peripheral Pin 8 input/output.
    RP8                                       I TTL

                                              I          ST

                                              I/O I2C

                                              I/O ST/DIG

RB6/CCP6/KBI2/PGC/RP9            16(3) 16(3)
    RB6
    CCP6                                      I/O TTL/DIG          Digital I/O.
    KBI2                                                           Capture/Compare/PWM input/output.
    PGC                                       I/O ST/DIG           Interrupt-on-change pin.
    RP9                                                            ICSPTM clock input.
                                              I TTL                Remappable Peripheral Pin 9 input/output.

                                              I          ST

                                              I/O ST/DIG

RB7/CCP7/KBI3/PGD/RP10           17(3) 17(3)
    RB7
    CCP7                                      I/O TTL/DIG          Digital I/O.
    KBI3                                      I/O ST/DIG           Capture/Compare/PWM input/output.
    PGD                                                            Interrupt-on-change pin.
                                               I TTL               In-Circuit Debugger and ICSP programming
    RP10                                      I/O ST/DIG           data pin.
                                                                   Remappable Peripheral Pin 10 input/output.
                                              I/O ST/DIG

Legend:  TTL = TTL compatible input                                CMOS    = CMOS compatible input or output
         ST = Schmitt Trigger input with CMOS levels
         I = Input                                                 Analog  = Analog input
         P = Power
         DIG = Digital output                                      O       = Output

                                                                   OD      = Open-Drain (no P diode to VDD)
                                                                   I2CTM   = Open-Drain, I2C specific

Note 1: RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

2: Available only on 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).

3: 5.5V tolerant.

2010 Microchip Technology Inc.               Preliminary                               DS39964B-page 25
PIC18F47J53 FAMILY

TABLE 1-4: PIC18F4XJ53 PINOUT I/O DESCRIPTIONS (CONTINUED)

           Pin Name        Pin Number                 Buffer          Description
                                              Pin      Type

                            44- 44- Type
                           QFN TQFP

                                                              PORTC is a bidirectional I/O port.

RC0/T1OSO/T1CKI/RP11       34 32
    RC0
    T1OSO                         I/O STDIG                   Digital I/O.
    T1CKI                                                     Timer1 oscillator output.
    RP11                          O Analog                    Timer1/Timer3 external clock input.
                                                              Remappable Peripheral Pin 11 input/output.
                                  I                   ST

                                  I/O ST/DIG

RC1/CCP8/T1OSI/UOE/RP12    35 35                              Digital I/O.
    RC1                                     I/O ST/DIG        Capture/Compare/PWM input/output.
    CCP8                                    I/O ST/DIG        Timer1 oscillator input.
    T1OSI                                     I Analog        External USB Transceiver NOE output.
    UOE                                      O DIG            Remappable Peripheral Pin 12 input/output.
    RP12                                    I/O ST/DIG

RC2/AN11/C2IND/CTPLS/RP13  36 36                              Digital I/O.
    RC2                                     I/O ST/DIG        Analog Input 11.
    AN11                                      I Analog        Comparator 2 Input D.
    C2IND                                     I Analog        CTMU pulse generator output.
    CTPLS                                    O DIG            Remappable Peripheral Pin 13 input/output.
    RP13                                    I/O ST/DIG

RC4/D-/VM                  42 42
    RC4
    D-                            I                   ST      Digital Input.
    VM                                                        USB bus minus line input/output.
                                  I/O --                      External USB Transceiver FM input.

                                  I                   ST

RC5/D+/VP                  43 43
    RC5
    D+                            I                   ST      Digital Input.
    VP                                                        USB bus plus line input/output.
                                  I/O --                      External USB Transceiver VP input.

                                  I                   ST

Legend:  TTL = TTL compatible input                           CMOS    = CMOS compatible input or output
         ST = Schmitt Trigger input with CMOS levels
         I = Input                                            Analog  = Analog input
         P = Power
         DIG = Digital output                                 O       = Output

                                                              OD      = Open-Drain (no P diode to VDD)
                                                              I2CTM   = Open-Drain, I2C specific

Note 1: RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

2: Available only on 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).

3: 5.5V tolerant.

DS39964B-page 26                  Preliminary                          2010 Microchip Technology Inc.
                                                         PIC18F47J53 FAMILY

TABLE 1-4: PIC18F4XJ53 PINOUT I/O DESCRIPTIONS (CONTINUED)

            Pin Name             Pin Number              Buffer          Description
                                                    Pin   Type

                                  44- 44- Type
                                 QFN TQFP

RC6/CCP9/PMA5/TX1/CK1/RP17 44(3) 44(3)

RC6                                         I/O ST/DIG           Digital I/O.
                                                                 Capture/Compare/PWM input/output.
CCP9                                        I/O ST/DIG           Parallel Master Port address.
                                                                 EUSART1 asynchronous transmit.
PMA5                                        I/O DIG
                                                                 EUSART1 synchronous clock (see related
TX1                                         O ST/TTL/            RX1/DT1).
                                                                 Remappable Peripheral Pin 17 input/output.
                                                         DIG

CK1                                         I/O ST/DIG

RP17                                        I/O ST/DIG

RC7/CCP10/PMA4/RX1/DT1/          1(3) 1(3)
SDO1/RP18
                                            I/O ST/DIG           EUSART1 asynchronous receive.
    RC7                                     I/O ST/DIG           Capture/Compare/PWM input/output.
    CCP10                                   I/O ST/TTL/          Parallel Master Port address.
    PMA4                                                         EUSART1 synchronous data (see related
    RX1                                               DIG        TX1/CK1).
                                                                 Synchronous serial data output/input.
    DT1                                     I            ST      SPI data output.
    SDO1                                                         Remappable Peripheral Pin 18 input/output.
    RP18                                    I/O ST/DIG
                                            O DIG
                                            I/O ST/DIG

Legend:     TTL = TTL compatible input                           CMOS    = CMOS compatible input or output
            ST = Schmitt Trigger input with CMOS levels
Note 1:     I = Input                                            Analog  = Analog input
        2:  P = Power
        3:  DIG = Digital output                                 O       = Output

                                                                 OD      = Open-Drain (no P diode to VDD)
                                                                 I2CTM   = Open-Drain, I2C specific

            RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

            Available only on 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).

            5.5V tolerant.

2010 Microchip Technology Inc.             Preliminary                                     DS39964B-page 27
PIC18F47J53 FAMILY

TABLE 1-4: PIC18F4XJ53 PINOUT I/O DESCRIPTIONS (CONTINUED)

         Pin Name  Pin Number                         Buffer          Description
                                      Pin              Type

                    44- 44- Type
                   QFN TQFP

                                                              PORTD is a bidirectional I/O port.

RD0/PMD0/SCL2      38(3) 38(3)                                Digital I/O.
    RD0                                                       Parallel Master Port data.
    PMD0                              I/O ST/DIG
                                                              I2CTM data input/output.
    SCL2                              I/O ST/TTL/

                                                DIG
                                      I/O I2C

RD1/PMD1/SDA2      39(3) 39(3)                                Digital I/O.
    RD1                                                       Parallel Master Port data.
    PMD1                              I/O ST/DIG
                                                              I2C data input/output.
    SDA2                              I/O ST/TTL/

                                                DIG
                                      I/O I2C

RD2/PMD2/RP19      40(3) 40(3)                                Digital I/O.
    RD2                               I/O ST/DIG              Parallel Master Port data.
    PMD2                              I/O ST/TTL/
                                                DIG           Remappable Peripheral Pin 19 input/output.
    RP19                              I/O ST/DIG

RD3/PMD3/RP20      41(3) 41(3)                                Digital I/O.
    RD3                               I/O ST/DIG              Parallel Master Port data.
    PMD3                              I/O ST/TTL/
                                                DIG           Remappable Peripheral Pin 20 input/output.
    RP20                              I/O ST/DIG

RD4/PMD4/RP21      2(3) 2(3)
    RD4
    PMD4                      I/O ST/DIG                      Digital I/O.
                              I/O ST/TTL/                     Parallel Master Port data.
    RP21
                                        DIG                   Remappable Peripheral Pin 21 input/output.
                              I/O ST/DIG

RD5/PMD5/RP22      3(3) 3(3)
    RD5
    PMD5                      I/O ST/DIG                      Digital I/O.
                              I/O ST/TTL/                     Parallel Master Port data.
    RP22
                                        DIG                   Remappable Peripheral Pin 22 input/output.
                              I/O ST/DIG

RD6/PMD6/RP23      4(3) 4(3)
    RD6
    PMD6                      I/O ST/DIG                      Digital I/O.
                              I/O ST/TTL/                     Parallel Master Port data.
    RP23
                                        DIG                   Remappable Peripheral Pin 23 input/output.
                              I/O ST/DIG

RD7/PMD7/RP24      5(3) 5(3)
    RD7
    PMD7                      I/O ST/DIG                      Digital I/O.
                              I/O ST/TTL/                     Parallel Master Port data.
    RP24
                                        DIG                   Remappable Peripheral Pin 24 input/output.
                              I/O ST/DIG

Legend:  TTL = TTL compatible input                           CMOS    = CMOS compatible input or output
         ST = Schmitt Trigger input with CMOS levels
         I = Input                                            Analog  = Analog input
         P = Power
         DIG = Digital output                                 O       = Output

                                                              OD      = Open-Drain (no P diode to VDD)
                                                              I2CTM   = Open-Drain, I2C specific

Note 1: RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

2: Available only on 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).

3: 5.5V tolerant.

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                                                         PIC18F47J53 FAMILY

TABLE 1-4: PIC18F4XJ53 PINOUT I/O DESCRIPTIONS (CONTINUED)

         Pin Name                Pin Number              Buffer                Description
                                                    Pin   Type

                                  44- 44- Type
                                 QFN TQFP

                                                                  PORTE is a bidirectional I/O port.

RE0/AN5/PMRD                     25 25                            Digital I/O.
    RE0                                           I/O ST/DIG      Analog Input 5.
    AN5                                             I Analog      Parallel Master Port input/output.
    PMRD                                          I/O ST/TTL/
                                                             DIG

RE1/AN6/PMWR                     26 26                            Digital I/O.
    RE1                                           I/O ST/DIG      Analog Input 6.
    AN6                                             I Analog      Parallel Master Port write strobe.
    PMWR                                          I/O ST/TTL/
                                                             DIG

RE2/AN7/PMCS                     27 27                            Digital I/O.
    RE2                                           I/O ST/DIG      Analog Input 7.
    AN7                                             I Analog      Parallel Master Port byte enable.
    PMCS                                           O DIG

VSS1                             66P                     -- Ground reference for logic and I/O pins.

VSS2                             31 29 --                --

AVSS1                            30 -- P                 -- Ground reference for analog modules.

VDD1                             87P                     -- Positive supply for peripheral digital logic and
VDD2                             29 28 P                 -- I/O pins.

VDDCORE/VCAP                     23 23                            Core logic power or external filter capacitor
    VDDCORE                                        P
    VCAP                                           P              connection.

                                                         --       Positive supply for microcontroller core logic

                                                                  (regulator disabled).

                                                         --       External filter capacitor connection (regulator

                                                                  enabled).

AVDD1                            7-- P                   -- Positive supply for analog modules.

AVDD2                            28 -- --                -- Positive supply for analog modules.

VUSB                             37 37 P                 -- USB voltage input pin.

Legend:  TTL = TTL compatible input                               CMOS    = CMOS compatible input or output
         ST = Schmitt Trigger input with CMOS levels
         I = Input                                                Analog  = Analog input
         P = Power
         DIG = Digital output                                     O       = Output

                                                                  OD      = Open-Drain (no P diode to VDD)
                                                                  I2CTM   = Open-Drain, I2C specific

Note 1: RA7 and RA6 will be disabled if OSC1 and OSC2 are used for the clock function.

      2: Available only on 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).

      3: 5.5V tolerant.

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PIC18F47J53 FAMILY

NOTES:

DS39964B-page 30  Preliminary   2010 Microchip Technology Inc.
                                                         PIC18F47J53 FAMILY

2.0 GUIDELINES FOR GETTING                               FIGURE 2-1:        RECOMMENDED
         STARTED WITH PIC18FJ                                               MINIMUM CONNECTIONS
         MICROCONTROLLERS
                                                                                            C2(2)

2.1 Basic Connection Requirements                        VDD

Getting started with the PIC18F47J53 family of 8-bit      R1                       VDD                             (1)
microcontrollers requires attention to a minimal set of       R2                           VSS
device pin connections before proceeding with                                                                        C7
development.                                               C1         MCLR                                         C3(2)

                                                         C6(2)                     VCAP/VDDCORE

The following pins must always be connected:                                PIC18FXXJXX

All VDD and VSS pins                                                VSS                          VDD
   (see Section 2.2 "Power Supply Pins")
                                                                      VDD                          VSS
All AVDD and AVSS pins, regardless of whether or
   not the analog device features are used                                  AVDD
   (see Section 2.2 "Power Supply Pins")                                            AVSS
                                                                                                     VDD
MCLR pin                                                                                                    VSS
   (see Section 2.3 "Master Clear (MCLR) Pin")
                                                                            C5(2)           C4(2)
VCAP/VDDCORE pins (see Section 2.4 "Voltage
   Regulator Pins (VCAP/VDDCORE)")

These pins must also be connected if they are being      Key (all values are recommendations):
used in the end application:
                                                         C1 through C6: 0.1 F, 20V ceramic

PGC/PGD pins used for In-Circuit Serial                C7: 10 F, 6.3V or greater, tantalum or ceramic
   ProgrammingTM (ICSPTM) and debugging purposes
   (see Section 2.5 "ICSP Pins")                         R1: 10 k

OSCI and OSCO pins when an external oscillator         R2: 100 to 470
   source is used
   (see Section 2.6 "External Oscillator Pins")          Note 1:      See Section 2.4 "Voltage Regulator Pins
                                                                  2:  (VCAP/VDDCORE)" for explanation of
Additionally, the following pins may be required:                     VCAP/VDDCORE connections.

VREF+/VREF- pins are used when external voltage                     The example shown is for a PIC18F device
   reference for analog modules is implemented                        with five VDD/VSS and AVDD/AVSS pairs.
                                                                      Other devices may have more or less pairs;
Note:  On 44-pin QFN packages, the AVDD and                           adjust the number of decoupling capacitors
       AVSS pins must always be connected,                            appropriately.
       regardless of whether any of the analog
       modules are being used. On other pack-
       age types, the AVDD and AVSS pins are
       internally connected to the VDD/VSS pins.

The minimum mandatory connections are shown in
Figure 2-1.

2010 Microchip Technology Inc.                    Preliminary                              DS39964B-page 31
PIC18F47J53 FAMILY

2.2 Power Supply Pins                                         2.3 Master Clear (MCLR) Pin

2.2.1 DECOUPLING CAPACITORS                                   The MCLR pin provides two specific device
                                                              functions: Device Reset, and Device Programming
The use of decoupling capacitors on every pair of             and Debugging. If programming and debugging are
power supply pins, such as VDD, VSS, AVDD and                 not required in the end application, a direct
AVSS, is required.                                            connection to VDD may be all that is required. The
                                                              addition of other components, to help increase the
Consider the following criteria when using decoupling         application's resistance to spurious Resets from
capacitors:                                                   voltage sags, may be beneficial. A typical
                                                              configuration is shown in Figure 2-1. Other circuit
Value and type of capacitor: A 0.1 F (100 nF),              designs may be implemented, depending on the
   10-20V capacitor is recommended. The capacitor             application's requirements.
   should be a low-ESR device, with a resonance
   frequency in the range of 200 MHz and higher.              During programming and debugging, the resistance
   Ceramic capacitors are recommended.                        and capacitance that can be added to the pin must
                                                              be considered. Device programmers and debuggers
Placement on the printed circuit board: The                 drive the MCLR pin. Consequently, specific voltage
   decoupling capacitors should be placed as close            levels (VIH and VIL) and fast signal transitions must
   to the pins as possible. It is recommended to              not be adversely affected. Therefore, specific values
   place the capacitors on the same side of the               of R1 and C1 will need to be adjusted based on the
   board as the device. If space is constricted, the          application and PCB requirements. For example, it is
   capacitor can be placed on another layer on the            recommended that the capacitor, C1, be isolated
   PCB using a via; however, ensure that the trace            from the MCLR pin during programming and
   length from the pin to the capacitor is no greater         debugging operations by using a jumper (Figure 2-2).
   than 0.25 inch (6 mm).                                     The jumper is replaced for normal run-time
                                                              operations.
Handling high-frequency noise: If the board is
   experiencing high-frequency noise (upward of               Any components associated with the MCLR pin
   tens of MHz), add a second ceramic type capaci-            should be placed within 0.25 inch (6 mm) of the pin.
   tor in parallel to the above described decoupling
   capacitor. The value of the second capacitor can           FIGURE 2-2:            EXAMPLE OF MCLR PIN
   be in the range of 0.01 F to 0.001 F. Place this                                  CONNECTIONS
   second capacitor next to each primary decoupling                             VDD
   capacitor. In high-speed circuit designs, consider
   implementing a decade pair of capacitances as                          R1
   close to the power and ground pins as possible
   (e.g., 0.1 F in parallel with 0.001 F).                                            R2
                                                                                                MCLR
Maximizing performance: On the board layout
   from the power supply circuit, run the power and                       JP         PIC18FXXJXX
   return traces to the decoupling capacitors first,
   and then to the device pins. This ensures that the                     C1
   decoupling capacitors are first in the power chain.
   Equally important is to keep the trace length              Note 1:     R1  10 k is recommended. A suggested
   between the capacitor and the power pins to a                      2:  starting value is 10 k. Ensure that the
   minimum, thereby reducing PCB trace                                    MCLR pin VIH and VIL specifications are met.
   inductance.
                                                                          R2  470 will limit any current flowing into
2.2.2 TANK CAPACITORS                                                     MCLR from the external capacitor, C, in the
                                                                          event of MCLR pin breakdown, due to
On boards with power traces running longer than                           Electrostatic Discharge (ESD) or Electrical
six inches in length, it is suggested to use a tank capac-                Overstress (EOS). Ensure that the MCLR pin
itor for integrated circuits, including microcontrollers, to              VIH and VIL specifications are met.
supply a local power source. The value of the tank
capacitor should be determined based on the trace
resistance that connects the power supply source to
the device, and the maximum current drawn by the
device in the application. In other words, select the tank
capacitor so that it meets the acceptable voltage sag at
the device. Typical values range from 4.7 F to 47 F.

DS39964B-page 32  Preliminary                                                         2010 Microchip Technology Inc.
                                                        PIC18F47J53 FAMILY

2.4 Voltage Regulator Pins                              2.5 ICSP Pins
         (VCAP/VDDCORE)
                                                        The PGC and PGD pins are used for In-Circuit Serial
On "F" devices, a low-ESR (< 5) capacitor is required   ProgrammingTM (ICSPTM) and debugging purposes. It
on the VCAP/VDDCORE pin to stabilize the voltage        is recommended to keep the trace length between the
regulator output voltage. The VCAP/VDDCORE pin must     ICSP connector and the ICSP pins on the device as
not be connected to VDD and must use a capacitor of 10  short as possible. If the ICSP connector is expected to
F connected to ground. The type can be ceramic or       experience an ESD event, a series resistor is recom-
tantalum. A suitable example is the Murata              mended, with the value in the range of a few tens of
GRM21BF50J106ZE01 (10 F, 6.3V) or equivalent.           ohms, not to exceed 100.
Designers may use Figure 2-3 to evaluate ESR
equivalence of candidate devices.                       Pull-up resistors, series diodes, and capacitors on the
                                                        PGC and PGD pins are not recommended as they will
It is recommended that the trace length not exceed      interfere with the programmer/debugger communica-
0.25 inch (6 mm). Refer to Section 31.0 "Electrical     tions to the device. If such discrete components are an
Characteristics" for additional information.            application requirement, they should be removed from
                                                        the circuit during programming and debugging. Alter-
On "LF" devices, the VCAP/VDDCORE pin must be tied to   natively, refer to the AC/DC characteristics and timing
a voltage supply at the VDDCORE level. Refer to         requirements information in the respective device
Section 31.0 "Electrical Characteristics" for           Flash programming specification for information on
information on VDD and VDDCORE.                         capacitive loading limits, and pin input voltage high
                                                        (VIH) and input low (VIL) requirements.
Note that the "LF" versions of these devices are
provided with the voltage regulator permanently         For device emulation, ensure that the "Communication
disabled; they must always be provided with a supply    Channel Select" (i.e., PGCx/PGDx pins) programmed
voltage on the VDDCORE pin.                             into the device matches the physical connections for
                                                        the ICSP to the Microchip debugger/emulator tool.
FIGURE 2-3:        FREQUENCY vs. ESR
                   PERFORMANCE FOR                      For more information on available Microchip
         10        SUGGESTED VCAP                       development tools connection requirements, refer to
                                                        Section 30.0 "Development Support".

        1

ESR ()  0.1

        0.01

0.001         0.1  1  10 100        1000 10,000
        0.01

                   Frequency (MHz)

Note:         Data for Murata GRM21BF50J106ZE01 shown.
              Measurements at 25C, 0V DC bias.

2010 Microchip Technology Inc.       Preliminary       DS39964B-page 33
PIC18F47J53 FAMILY

2.6 External Oscillator Pins                                 FIGURE 2-4:       SUGGESTED PLACEMENT
                                                                               OF THE OSCILLATOR
Many microcontrollers have options for at least two                            CIRCUIT
oscillators: a high-frequency primary oscillator and a
low-frequency secondary oscillator (refer to                        Single-Sided and In-Line Layouts:
Section 3.0 "Oscillator Configurations" for details).
                                                                               Copper Pour Primary Oscillator
The oscillator circuit should be placed on the same
side of the board as the device. Place the oscillator                    (tied to ground)                  Crystal
circuit close to the respective oscillator pins with no
more than 0.5 inch (12 mm) between the circuit                                                             DEVICE PINS
components and the pins. The load capacitors should
be placed next to the oscillator itself, on the same side     Primary                                                         OSC1
of the board.                                                Oscillator                                                       OSC2
                                                                                                                              GND
Use a grounded copper pour around the oscillator cir-        C1                `
cuit to isolate it from surrounding circuits. The                                                                             T1OSO
grounded copper pour should be routed directly to the        C2                                                               T1OS I
MCU ground. Do not run any signal traces or power                                    `
traces inside the ground pour. Also, if using a two-sided
board, avoid any traces on the other side of the board       Timer1 Oscillator
where the crystal is placed.                                       Crystal
                                                                                                        `
Layout suggestions are shown in Figure 2-4. In-line
packages may be handled with a single-sided layout                  T1 Oscillator: C1                      T1 Oscillator: C2
that completely encompasses the oscillator pins. With
fine-pitch packages, it is not always possible to com-                   Fine-Pitch (Dual-Sided) Layouts:
pletely surround the pins and components. A suitable
solution is to tie the broken guard sections to a mirrored                            Top Layer Copper Pour
ground layer. In all cases, the guard trace(s) must be                                      (tied to ground)
returned to ground.
                                                              Bottom Layer
In planning the application's routing and I/O assign-         Copper Pour
ments, ensure that adjacent port pins and other signals
in close proximity to the oscillator are benign (i.e., free  (tied to ground)
of high frequencies, short rise and fall times, and other
similar noise).                                              OSCO

For additional information and design guidance on            GND                                                              C2
oscillator circuits, please refer to these Microchip          OSCI                                                               Oscillator
Application Notes, available at the corporate web site                                                                            Crystal
(www.microchip.com):
                                                                                                                              C1
AN826, "Crystal Oscillator Basics and Crystal
   Selection for rfPICTM and PICmicro Devices"                     DEVICE PINS

AN849, "Basic PICmicro Oscillator Design"
AN943, "Practical PICmicro Oscillator Analysis

   and Design"

AN949, "Making Your Oscillator Work"

2.7 Unused I/Os

Unused I/O pins should be configured as outputs and
driven to a logic low state. Alternatively, connect a 1 k
to 10 k resistor to VSS on unused pins and drive the
output to logic low.

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                                                           PIC18F47J53 FAMILY

3.0 OSCILLATOR                                             TABLE 3-1: OSCILLATOR MODES
         CONFIGURATIONS
                                                           Mode       Description
3.1 Overview
                                                           ECPLL      External Clock Input mode, the PLL can
Devices in the PIC18F47J53 family incorporate a                       be enabled or disabled in software,
different oscillator and microcontroller clock system                 CLKO on RA6, apply external clock
than general purpose PIC18F devices. Besides the                      signal to RA7.
USB module, with its unique requirements for a stable
clock source, make it is necessary to provide a                   EC  External Clock Input mode, the PLL is
separate clock source that is compliant with both USB
low-speed and full-speed specifications.                              always disabled, CLKO on RA6, apply

The PIC18F47J53 family has additional prescalers and                  external clock signal to RA7.
postscalers, which have been added to accommodate
a wide range of oscillator frequencies. Figure 3-1         HSPLL      High-Speed Crystal/Resonator mode,
provides an overview of the oscillator structure.                     PLL can be enabled or disabled in
                                                                      software, crystal/resonator connected
Other oscillator features used in PIC18 enhanced                      between RA6 and RA7.
microcontrollers, such as the internal oscillator block
and clock switching, remain the same. They are                    HS  High-Speed Crystal/Resonator mode,
discussed later in this chapter.
                                                                      PLL always disabled, crystal/resonator
3.1.1 OSCILLATOR CONTROL
                                                                      connected between RA6 and RA7.
The operation of the oscillator in PIC18F47J53 family
devices is controlled through three Configuration regis-   INTOSCPLLO Internal Oscillator mode, PLL can be
ters and two control registers. Configuration registers,                       enabled or disabled in software, CLKO
CONFIG1L, CONFIG1H and CONFIG2L, select the                                    on RA6, port function on RA7, the
oscillator mode, PLL prescaler and CPU divider                                 internal oscillator block is used to derive
options. As Configuration bits, these are set when the                         both the primary clock source and the
device is programmed and left in that configuration until                      postscaled internal clock.
the device is reprogrammed.
                                                           INTOSCPLL  Internal Oscillator mode, PLL can be
The OSCCON register (Register 3-2) selects the Active                 enabled or disabled in software, port
Clock mode; it is primarily used in controlling clock                 function on RA6 and RA7, the internal
switching in power-managed modes. Its use is                          oscillator block is used to derive both the
discussed in Section 3.5.1 "Oscillator Control                        primary clock source and the postscaled
Register".                                                            internal clock.

The OSCTUNE register (Register 3-1) is used to trim the    INTOSCO    Internal Oscillator mode, PLL is always
INTOSC frequency source and select the low-frequency                  disabled, CLKO on RA6, port function on
clock source that drives several special features. The                RA7, the output of the INTOSC
OSCTUNE register is also used to activate or disable the              postscaler serves as both the postscaled
Phase Locked Loop (PLL). Its use is described in                      internal clock and the primary clock
Section 3.2.5.1 "OSCTUNE Register".                                   source.

3.2 Oscillator Types                                       INTOSC     Internal Oscillator mode, PLL is always
                                                                      disabled, port function on RA6 and RA7,
PIC18F47J53 family devices can be operated in eight                   the output of the INTOSC postscaler
distinct oscillator modes. Users can program the                      serves as both the postscaled internal
FOSC<2:0> Configuration bits to select one of the                     clock and the primary clock source.
modes listed in Table 3-1. For oscillator modes which
produce a clock output (CLKO) on pin RA6, the output       3.2.1      OSCILLATOR MODES AND
frequency will be one fourth of the peripheral clock                  USB OPERATION
frequency. The clock output stops when in Sleep mode,
but will continue during Idle mode (see Figure 3-1).       Because of the unique requirements of the USB module,
                                                           a different approach to clock operation is necessary. In
                                                           order to use the USB module, a fixed 6 MHz or 48 MHz
                                                           clock must be internally provided to the USB module for
                                                           operation in either Low-Speed or Full-Speed mode,
                                                           respectively. The microcontroller core need not be
                                                           clocked at the same frequency as the USB module.

                                                           A network of MUXes, clock dividers and a fixed 96 MHz
                                                           output PLL have been provided, which can be used to
                                                           derive various microcontroller core and USB module
                                                           frequencies. Figure 3-1 helps in understanding the
                                                           oscillator structure of the PIC18F47J53 family of
                                                           devices.

2010 Microchip Technology Inc.  Preliminary                          DS39964B-page 35
PIC18F47J53 FAMILY

FIGURE 3-1:       PIC18F47J53 FAMILY CLOCK DIAGRAM

                                                                            PLLDIV<2:0>

                                                             PLL Prescaler   12  000  4 MHz 96 MHz        2 48 MHz
                                                                                                 PLL(1)
                                                                             10  001
             Primary Oscillator                                                                                                         FSEN
                                                                             6   010
                                                                                 011
                                                                             5   100
                                                                             4   101
                                                                             3   110
                                                                             2   111
                                                                             1

OSC2                                FOSC2
                                        1
OSC1                                    0                    1                        (Note 2)                                          1
                                                                                                                                             USB Module
                                        PLLEN                0                        CPDIV<1:0>                         8 1                 Clock
                                   CFGPLLEN                                                                              4 0
                                                                                                                                             Needs 48 MHz for FS
                                                                                                                                             Needs 6 MHz for LS
                                                                                                                                        0

                                                                                 CPU Divider6                                LS48MHZ
                                                                                                                  Other00
                                                                                                  FOSC<2:1>
                                                                                      3
                                                                                              01

                                                                                      2
                                                                                              10

                                                                                      1
                                                                                              11

                                                                                                                         Primary Clock  IDLE
                                                                                                                         Source(4)

                                                                                                                                               CPU
                                                                                                         00

             Secondary Oscillator                                                                                       00
                                                                                                  Timer1 Clock(3)
T1OSO                                                                                                                                   Peripherals
                                                                                                                        01

                                                                                                                         11                               RA6

                                                                                                  Postscaled                                  4
                                                                                                  Internal Clock
T1OSI                                                                     OSCCON<6:4>
                                                                                                                         OSCCON<1:0> CLKO
                                                                     8 MHz                                                                 Enabled Modes
                                                                     4 MHz 111
                   Internal        8 MHz  INTOSC Postscaler
                  Oscillator                                                    110
                                                                     2 MHz
                    Block
                                                                                101
                    8 MHz                                            1 MHz

                    INTRC                                                       100
                    31 kHz                                        500 kHz

                                                                                011                                                     WDT, PWRT, FSCM
                                                                  250 kHz                                                               and Two-Speed Start-up

                                                                                010
                                                                  125 kHz

                                                                                001
                                                                1 31 kHz

                                                                                000
                                                                0

                                                                             OSCTUNE<7>

Note 1:      The PLL requires a 4 MHz input and it produces a 96 MHz output. The PLL will not be available until the PLLEN bit
         2:  in the OSCTUNE register is set. Once the PLLEN bit is set, the PLL requires up to trc to lock. During this time, the
         3:  device continues to be clocked at the PLL bypassed frequency.
         4:  In order to use the USB module in Full-Speed mode, this node must be run at 48 MHz. For Low-Speed mode, this
             node may be run at either 48 MHz or 24 MHz, but the CPDIV bits must be set such that the USB module is clocked
             at 6 MHz.
             Selecting the Timer1 clock or postscaled internal clock will turn off the primary oscillator (unless required by the
             reference clock of Section 3.6 "Reference Clock Output") and PLL.
             The USB module cannot be used to communicate unless the primary clock source is selected.

DS39964B-page 36                                                            Preliminary                                   2010 Microchip Technology Inc.
                                                              PIC18F47J53 FAMILY

3.2.2         CRYSTAL OSCILLATOR/CERAMIC                      TABLE 3-3: CAPACITOR SELECTION FOR
              RESONATORS                                                           CRYSTAL OSCILLATOR

In HS and HSPLL Oscillator modes, a crystal or                Osc Type  Crystal  Typical Capacitor Values
ceramic resonator is connected to the OSC1 and                           Freq                Tested:
OSC2 pins to establish oscillation. Figure 3-2 displays
the pin connections.                                                                     C1  C2

The oscillator design requires the use of a parallel           HS       4 MHz    27 pF       27 pF
resonant crystal.
                                                                        8 MHz    22 pF       22 pF

Note:         Use of a series resonant crystal may give                 16 MHz   18 pF       18 pF
              a frequency out of the crystal
              manufacturer's specifications.                  Capacitor values are for design guidance only.

FIGURE 3-2:          CRYSTAL/CERAMIC                          These capacitors were tested with the crystals listed
                     RESONATOR OPERATION                      below for basic start-up and operation. These values
                     (HS OR HSPLL                             are not optimized.
                     CONFIGURATION)
                                                              Different capacitor values may be required to produce
       C1(1)  OSC1                                            acceptable oscillator operation. The user should test
                                                              the performance of the oscillator over the expected
                                                  To          VDD and temperature range for the application.
                                                  Internal
                                                  Logic       See the notes following this table for additional
                                                              information.

              XTAL                                                      Crystals Used:

              RS(2)                        Sleep                                 4 MHz
                                 PIC18F47J53                                     8 MHz
       C2(1)  OSC2                                                               16 MHz

Note 1:       See Table 3-2 and Table 3-3 for initial values      Note 1: Higher capacitance not only increases
         2:   of C1 and C2.                                                   the stability of oscillator, but also
                                                                              increases the start-up time.
              RS may be required to avoid overdriving
              crystals with low drive level specifications.              2: Since each resonator/crystal has its own
                                                                              characteristics, the user should consult
TABLE 3-2: CAPACITOR SELECTION FOR                                            the resonator/crystal manufacturer for
                     CERAMIC RESONATORS                                       appropriate values of external
                                                                              components.
             Typical Capacitor Values Used:
                                                                         3: Rs may be required to avoid overdriving
Mode          Freq      OSC1                      OSC2                        crystals with low drive level specification.

HS            8.0 MHz   27 pF                     27 pF                  4: Always verify oscillator performance over
                        22 pF                     22 pF                       the VDD and temperature range that is
              16.0 MHz                                                        expected for the application.

Capacitor values are for design guidance only.                An internal postscaler allows users to select a clock
                                                              frequency other than that of the crystal or resonator.
These capacitors were tested with the resonators              Frequency division is determined by the CPDIV
listed below for basic start-up and operation. These          Configuration bits. Users may select a clock frequency
values are not optimized.                                     of the oscillator frequency, or 1/2, 1/3 or 1/6 of the
                                                              frequency.
Different capacitor values may be required to produce
acceptable oscillator operation. The user should test
the performance of the oscillator over the expected
VDD and temperature range for the application.

See the notes following Table 3-3 for additional
information.

              Resonators Used:

                     4.0 MHz
                     8.0 MHz
                     16.0 MHz

2010 Microchip Technology Inc.                   Preliminary                                DS39964B-page 37
PIC18F47J53 FAMILY

3.2.3 EXTERNAL CLOCK INPUT                                There is also a CPU divider, which can be used to derive
                                                          the microcontroller clock from the PLL. This allows the
The EC and ECPLL Oscillator modes require an              USB peripheral and microcontroller to use the same
external clock source to be connected to the OSC1 pin.    oscillator input and still operate at different clock speeds.
There is no oscillator start-up time required after a     The CPU divider can reduce the incoming frequency by
Power-on Reset (POR) or after an exit from Sleep          a factor of 1, 2, 3 or 6.
mode.
                                                          3.2.5 INTERNAL OSCILLATOR BLOCK
In the EC Oscillator mode, the oscillator frequency
divided by 4, is available on the OSC2 pin. In the        The PIC18F47J53 family devices include an internal
ECPLL Oscillator mode, the PLL output, divided by 4,      oscillator block which generates two different clock
is available on the OSC2 pin. This signal may be used     signals; either can be used as the microcontroller's
for test purposes or to synchronize other logic.          clock source. The internal oscillator may eliminate the
Figure 3-3 displays the pin connections for the EC        need for external oscillator circuits on the OSC1 and/or
Oscillator mode.                                          OSC2 pins.

FIGURE 3-3:             EXTERNAL CLOCK INPUT              The main output (INTOSC) is an 8 MHz clock source
                        OPERATION (EC AND                 which can be used to directly drive the device clock. It
                        ECPLL CONFIGURATION)              also drives the INTOSC postscaler which can provide a
                                                          range of clock frequencies from 31 kHz to 8 MHz.
Clock from              OSC1/CLKI                         Additionally, the INTOSC may be used in conjunction
Ext. System                                               with the PLL to generate clock frequencies up to
                                  PIC18F47J53             48 MHz.
                FOSC/4
                        OSC2/CLKO                         The other clock source is the internal RC oscillator
                                                          (INTRC) which provides a nominal 31 kHz output.
3.2.4  PLL FREQUENCY MULTIPLIER                           INTRC is enabled if it is selected as the device clock
                                                          source. It is also enabled automatically when any of the
PIC18F47J53 family devices include a PLL circuit. This    following are enabled:
is provided specifically for USB applications with lower
speed oscillators and can also be used as a                Power-up Timer
microcontroller clock source.
                                                          Fail-Safe Clock Monitor
The PLL can be enabled in HSPLL, ECPLL,                   Watchdog Timer
INTOSCPLL and INTOSCPLLO Oscillator modes by               Two-Speed Start-up
setting the PLLEN bit (OSCTUNE<6>). It is designed
to produce a fixed 96 MHz reference clock from a          These features are discussed in larger detail in
fixed 4 MHz input. The output can then be divided and     Section 28.0 "Special Features of the CPU".
used for both the USB and the microcontroller core
clock. Because the PLL has a fixed frequency input        The clock source frequency (INTOSC direct, INTRC
and output, there are eight prescaling options to         direct or INTOSC postscaler) is selected by configuring
match the oscillator input frequency to the PLL. This     the IRCF bits of the OSCCON register (page 43).
prescaler allows the PLL to be used with crystals, res-
onators and external clocks, which are integer multiple
frequencies of 4 MHz. For example, a 12 MHz crystal
could be used in a prescaler Divide-by-Three mode to
drive the PLL.

DS39964B-page 38                               Preliminary   2010 Microchip Technology Inc.
                                                            PIC18F47J53 FAMILY

3.2.5.1 OSCTUNE Register                                    3.2.5.3 Compensating for INTOSC Drift

The internal oscillator's output has been calibrated at     It is possible to adjust the INTOSC frequency by
the factory but can be adjusted in the user's applica-      modifying the value in the OSCTUNE register. This has
tion. This is done by writing to the OSCTUNE register       no effect on the INTRC clock source frequency.
(Register 3-1). The tuning sensitivity is constant
throughout the tuning range.                                Tuning the INTOSC source requires knowing when to
                                                            make the adjustment, in which direction it should be
When the OSCTUNE register is modified, the INTOSC           made and in some cases, how large a change is
frequency will begin shifting to the new frequency. The     needed. When using the EUSART, for example, an
INTOSC clock will stabilize typically within 1 s. Code      adjustment may be required when it begins to generate
execution continues during this shift. There is no          framing errors or receives data with errors while in
indication that the shift has occurred.                     Asynchronous mode. Framing errors indicate that the
                                                            device clock frequency is too high; to adjust for this,
The OSCTUNE register also contains the INTSRC bit.          decrement the value in OSCTUNE to reduce the clock
The INTSRC bit allows users to select which internal        frequency. On the other hand, errors in data may sug-
oscillator provides the clock source when the 31 kHz        gest that the clock speed is too low; to compensate,
frequency option is selected. This is covered in larger     increment OSCTUNE to increase the clock frequency.
detail in Section 3.5.1 "Oscillator Control Register".
                                                            It is also possible to verify device clock speed against
The PLLEN bit, contained in the OSCTUNE register,           a reference clock. Two timers may be used: one timer
can be used to enable or disable the internal 96 MHz        is clocked by the peripheral clock, while the other is
PLL when running in one of the PLL type oscillator          clocked by a fixed reference source, such as the
modes (e.g., INTOSCPLL). Oscillator modes that do           Timer1 oscillator. Both timers are cleared, but the timer
not contain "PLL" in their name cannot be used with         clocked by the reference generates interrupts. When
the PLL. In these modes, the PLL is always disabled         an interrupt occurs, the internally clocked timer is read
regardless of the setting of the PLLEN bit.                 and both timers are cleared. If the internally clocked
                                                            timer value is greater than expected, then the internal
When configured for one of the PLL enabled modes, set-      oscillator block is running too fast. To adjust for this,
ting the PLLEN bit does not immediately switch the          decrement the OSCTUNE register.
device clock to the PLL output. The PLL requires up to
electrical parameter, trc, to start-up and lock, during     Finally, an ECCP module can use free-running Timer1
which time, the device continues to be clocked. Once the    (or Timer3), clocked by the internal oscillator block and
PLL output is ready, the microcontroller core will          an external event with a known period (i.e., AC power
automatically switch to the PLL derived frequency.          frequency). The time of the first event is captured in the
                                                            CCPRxH:CCPRxL registers and is recorded for use
3.2.5.2  Internal Oscillator Output Frequency               later. When the second event causes a capture, the
         and Drift                                          time of the first event is subtracted from the time of the
                                                            second event. Since the period of the external event is
The internal oscillator block is calibrated at the factory  known, the time difference between events can be
to produce an INTOSC output frequency of 8.0 MHz.           calculated.
However, this frequency may drift as VDD or tempera-
ture changes, which can affect the controller operation     If the measured time is greater than the calculated time,
in a variety of ways.                                       the internal oscillator block is running too fast; to
                                                            compensate, decrement the OSCTUNE register. If the
The low-frequency INTRC oscillator operates indepen-        measured time is less than the calculated time, the inter-
dently of the INTOSC source. Any changes in INTOSC          nal oscillator block is running too slow; to compensate,
across voltage and temperature are not necessarily          increment the OSCTUNE register.
reflected by changes in INTRC and vice versa.

2010 Microchip Technology Inc.  Preliminary                DS39964B-page 39
PIC18F47J53 FAMILY

REGISTER 3-1: OSCTUNE: OSCILLATOR TUNING REGISTER (ACCESS F9Bh)

     R/W-0          R/W-0   R/W-0             R/W-0      R/W-0                 R/W-0  R/W-0       R/W-0
   INTSRC         PLLEN(1)  TUN5              TUN4       TUN3                  TUN2   TUN1        TUN0
bit 7
                                                                                                         bit 0

Legend:                     W = Writable bit             U = Unimplemented bit, read as `0'
R = Readable bit            `1' = Bit is set
-n = Value at POR                                        `0' = Bit is cleared         x = Bit is unknown

bit 7        INTSRC: Internal Oscillator Low-Frequency Source Select bit
bit 6
bit 5-0      1 = 31.25 kHz device clock derived from 8 MHz INTOSC source (divide-by-256 enabled)
             0 = 31 kHz device clock derived directly from INTRC internal oscillator
             PLLEN: Frequency Multiplier Enable bit(1)
             1 = 96 MHz PLL is enabled
             0 = 96 MHz PLL is disabled

             TUN<5:0>: Frequency Tuning bits

             011111 = Maximum frequency

             011110
            
            
            

             000001
             000000 = Center frequency; oscillator module is running at the calibrated frequency

             111111
            
            
            
             100000 = Minimum frequency

Note 1: When the CFGPLLEN Configuration bit is used to enable the PLL, clearing OSCTUNE<6> will not disable
              the PLL.

3.3 Oscillator Settings for USB                          3.3.1 LOW-SPEED OPERATION

When the PIC18F47J53 family devices are used for         The USB clock for Low-Speed mode is derived from the
USB connectivity, a 6 MHz or 48 MHz clock must be        primary oscillator or from the 96 MHz PLL. In order to
provided to the USB module for operation in either       operate the USB module in Low-Speed mode, a 6 MHz
Low-Speed or Full-Speed modes, respectively. This        clock must be provided to the USB module.
may require some forethought in selecting an oscillator
frequency and programming the device.                    See Table 3-4 and Table 3-5 for possible combinations
                                                         which can be used for low-speed USB operation.
The full range of possible oscillator configurations
compatible with USB operation is shown in Table 3-5.

TABLE 3-4: CLOCK FOR LOW-SPEED USB

System Clock CPDIV<1:0>            Microcontroller Clock        LS48MHZ                       USB Clock

         48        11                  48 MHz                         1                      48/8 = 6 MHz
                                   48/2 = 24 MHz                      1                      48/8 = 6 MHz
         48        10              48/3 = 16 MHz                      1                      48/8 = 6 MHz
                                   48/6 = 8 MHz                       1                      48/8 = 6 MHz
         48        01                                                 0                      24/4 = 6 MHz
                                       24 MHz                         0                      24/4 = 6 MHz
         48        00              24/2 = 12 MHz                      0                      24/4 = 6 MHz
                                   24/3 = 8 MHz                       0                      24/4 = 6 MHz
         24        11              24/6 = 4 MHz

         24        10

         24        01

         24        00

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                                                  PIC18F47J53 FAMILY

TABLE 3-5: OSCILLATOR CONFIGURATION OPTIONS FOR USB OPERATION

Input Oscillator   PLL Division            Clock Mode     MCU Clock Division   Microcontroller
   Frequency      (PLLDIV<2:0>)            (FOSC<2:0>)        (CPDIV<1:0>)    Clock Frequency

                                                          None (11)           48 MHz

      48 MHz                     N/A       EC             2 (10)              24 MHz

                                                          3 (01)              16 MHz

                                                          6 (00)              8 MHz

                                                          None (11)           48 MHz

      48 MHz                     12 (000)  ECPLL          2 (10)              24 MHz
                                                          3 (01)              16 MHz

                                                          6 (00)              8 MHz

                                                          None (11)           48 MHz

      40 MHz                     10 (001)  ECPLL          2 (10)              24 MHz
                                                          3 (01)              16 MHz

                                                          6 (00)              8 MHz

                                                          None (11)           48 MHz

      24 MHz                     6 (010)   ECPLL          2 (10)              24 MHz
                                                          3 (01)              16 MHz

                                                          6 (00)              8 MHz

                                                          None (11)           24 MHz

      24 MHz                     N/A       EC(1)          2 (10)              12 MHz
                                                          3 (01)              8 MHz

                                                          6 (00)              4 MHz

                                                          None (11)           48 MHz

      20 MHz                     5 (011)   ECPLL          2 (10)              24 MHz
                                                          3 (01)              16 MHz

                                                          6 (00)              8 MHz

                                                          None (11)           48 MHz

      16 MHz                     4 (100)   HSPLL, ECPLL   2 (10)              24 MHz
                                                          3 (01)              16 MHz

                                                          6 (00)              8 MHz

                                                          None (11)           48 MHz

      12 MHz                     3 (101)   HSPLL, ECPLL   2 (10)              24 MHz
                                                          3 (01)              16 MHz

                                                          6 (00)              8 MHz

      8 MHz                      2 (110)   HSPLL, ECPLL,  None (11)           48 MHz
                                             INTOSCPLL/    2 (10)             24 MHz
                                            INTOSCPLLO     3 (01)             16 MHz
                                                           6 (00)             8 MHz

                                                          None (11)           48 MHz

      4 MHz                      1 (111)   HSPLL, ECPLL   2 (10)              24 MHz
                                                          3 (01)              16 MHz

                                                          6 (00)              8 MHz

Note  1: The 24 MHz EC mode (without PLL) is only compatible with low-speed USB. Full-speed USB requires a 48 MHz system
           clock.

2010 Microchip Technology Inc.            Preliminary                        DS39964B-page 41
PIC18F47J53 FAMILY

3.4 USB From INTOSC                                       3.5.1 OSCILLATOR CONTROL REGISTER

The 8 MHz INTOSC included in all PIC18F47J53 family       The OSCCON register (Register 3-2) controls several
devices is extremely accurate. When the 8 MHz             aspects of the device clock's operation, both in
INTOSC is used with the 96 MHz PLL, it may be used        full-power operation and in power-managed modes.
to derive the USB module clock. The high accuracy of
the INTOSC will allow the application to meet             The System Clock Select bits, SCS<1:0>, select the
low-speed USB signal rate specifications.                 clock source. The available clock sources are the
                                                          primary clock (defined by the FOSC<2:0> Configura-
3.5 Clock Sources and Oscillator                          tion bits), the secondary clock (Timer1 oscillator) and
          Switching                                       the postscaled internal clock.The clock source changes
                                                          immediately, after one or more of the bits is written to,
Like previous PIC18 enhanced devices, the                 following a brief clock transition interval. The SCS bits
PIC18F47J53 family includes a feature that allows the     are cleared on all forms of Reset.
device clock source to be switched from the main
oscillator to an alternate, low-frequency clock source.   The Internal Oscillator Frequency Select bits,
PIC18F47J53 family devices offer two alternate clock      IRCF<2:0>, select the frequency output provided on
sources. When an alternate clock source is enabled,       the postscaled internal clock line. The choices are the
the various power-managed operating modes are             INTRC source, the INTOSC source (8 MHz) or one of
available.                                                the frequencies derived from the INTOSC postscaler
                                                          (31 kHz to 4 MHz). If the postscaled internal clock is
Essentially, there are three clock sources for these      supplying the device clock, changing the states of
devices:                                                  these bits will have an immediate change on the inter-
                                                          nal oscillator's output. On device Resets, the default
Primary Oscillators                                     output frequency of the INTOSC postscaler is set at
                                                          4 MHz.
Secondary Oscillators
Internal Oscillator Block                               When an output frequency of 31 kHz is selected
                                                          (IRCF<2:0> = 000), users may choose the internal
The Primary Oscillators include the External Crystal      oscillator, which acts as the source. This is done with
and Resonator modes, the External Clock modes and         the INTSRC bit in the OSCTUNE register
the internal oscillator block. The particular mode is     (OSCTUNE<7>). Setting this bit selects INTOSC as a
defined by the FOSC<2:0> Configuration bits. The          31.25 kHz clock source by enabling the divide-by-256
details of these modes are covered earlier in this        output of the INTOSC postscaler. Clearing INTSRC
chapter.                                                  selects INTRC (nominally 31 kHz) as the clock source.

The Secondary Oscillators are external sources that       This option allows users to select the tunable and more
are not connected to the OSC1 or OSC2 pins. These         precise INTOSC as a clock source, while maintaining
sources may continue to operate even after the            power savings with a very low clock speed. Regardless
controller is placed in a power-managed mode.             of the setting of INTSRC, INTRC always remains the
                                                          clock source for features such as the WDT and the
PIC18F47J53 family devices offer the Timer1 oscillator    FSCM.
as a secondary oscillator. This oscillator, in all
power-managed modes, is often the time base for           The OSTS and SOSCRUN bits indicate which clock
functions such as a Real-Time Clock (RTC). Most often,    source is currently providing the device clock. The
a 32.768 kHz watch crystal is connected between the       OSTS bit indicates that the Oscillator Start-up Timer
RC0/T1OSO/T1CKI/RP11 and RC1/CCP8/T1OSI/UOE/              (OST) has timed out and the primary clock is providing
RP12 pins. Like the HS Oscillator mode circuits, loading  the device clock in primary clock modes. The
capacitors are also connected from each pin to ground.    SOSCRUN bit (OSCCON2<6>) indicates when the
The Timer1 oscillator is discussed in larger detail in    Timer1 oscillator is providing the device clock in sec-
Section 13.5 "Timer1 Oscillator".                         ondary clock modes. In power-managed modes, only
                                                          one of these bits will be set at any time. If none of these
In addition to being a primary clock source, the          bits are set, the INTRC is providing the clock or the
postscaled internal clock is available as a               internal oscillator block has just started and is not yet
power-managed mode clock source. The INTRC                stable.
source is also used as the clock source for several
special features, such as the WDT and Fail-Safe Clock     The IDLEN bit determines if the device goes into Sleep
Monitor (FSCM).                                           mode, or one of the Idle modes, when the SLEEP
                                                          instruction is executed.

DS39964B-page 42  Preliminary                              2010 Microchip Technology Inc.
                                                            PIC18F47J53 FAMILY

The use of the flag and control bits in the OSCCON          3.5.2 OSCILLATOR TRANSITIONS
register is discussed in more detail in Section 4.0
"Low-Power Modes".                                          PIC18F47J53 family devices contain circuitry to
                                                            prevent clock "glitches" when switching between clock
    Note 1: The Timer1 crystal driver is enabled by         sources. A short pause in the device clock occurs dur-
                setting the T1OSCEN bit in the Timer1       ing the clock switch. The length of this pause is the sum
                Control register (T1CON<3>). If the         of two cycles of the old clock source and three to four
                Timer1 oscillator is not enabled, then any  cycles of the new clock source. This formula assumes
                attempt to select the Timer1 clock source   that the new clock source is stable.
                will be ignored, unless the CONFIG2L
                register's T1DIG bit is set.                Clock transitions are discussed in more detail in
                                                            Section 4.1.2 "Entering Power-Managed Modes".
           2: If Timer1 is driving a crystal, it is recom-
                mended that the Timer1 oscillator be
                operating and stable prior to switching to
                it as the clock source; otherwise, a very
                long delay may occur while the Timer1
                oscillator starts.

REGISTER 3-2: OSCCON: OSCILLATOR CONTROL REGISTER (ACCESS FD3h)

     R/W-0         R/W-1         R/W-1             R/W-0    R-1(1)                 R-0  R/W-0   R/W-0
     IDLEN         IRCF2         IRCF1             IRCF0    OSTS                  FLTS  SCS1    SCS0
bit 7
                                                                                                       bit 0

Legend:                          W = Writable bit           U = Unimplemented bit, read as `0'
R = Readable bit                 `1' = Bit is set
-n = Value at POR                                           `0' = Bit is cleared        x = Bit is unknown

bit 7       IDLEN: Idle Enable bit
bit 6-4
            1 = Device enters Idle mode on SLEEP instruction
bit 3       0 = Device enters Sleep mode on SLEEP instruction
bit 2
bit 1-0     IRCF<2:0>: Internal Oscillator Frequency Select bits

            111 = 8 MHz (INTOSC drives clock directly)
            110 = 4 MHz(2)
            101 = 2 MHz
            100 = 1 MHz
            011 = 500 kHz
            010 = 250 kHz
            001 = 125 kHz
            000 = 31 kHz (from either INTOSC/256 or INTRC directly)(3)
            OSTS: Oscillator Start-up Time-out Status bit(1)

            1 = Oscillator Start-up Timer time-out has expired; primary oscillator is running
            0 = Oscillator Start-up Timer time-out is running; primary oscillator is not ready

            FLTS: Frequency Lock Tuning Status bit

            1 = INTOSC is stable
            0 = INTOSC is not stable

            SCS<1:0>: System Clock Select bits

            11 = Postscaled internal clock (INTRC/INTOSC derived)
            10 = Reserved
            01 = Timer1 oscillator
            00 = Primary clock source (INTOSC postscaler output when FOSC<2:0> = 001 or 000)
            00 = Primary clock source (CPU divider output for other values of FOSC<2:0>)

Note 1: Reset value is `0' when Two-Speed Start-up is enabled and `1' if disabled.
        2: Default output frequency of INTOSC on Reset (4 MHz).
        3: Source selected by the INTSRC bit (OSCTUNE<7>).

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PIC18F47J53 FAMILY

REGISTER 3-3: OSCCON2: OSCILLATOR CONTROL REGISTER 2 (ACCESS F87h)

       U-0         R-0(2)  U-0               R/W-1  R/W-0(2)              R/W-1  U-0                 U-0
                                                                                                     --
       --   SOSCRUN        --   SOSCDRV SOSCGO(3)             PRISD              --
                                                                                                          bit 0
bit 7

Legend:                    W = Writable bit         U = Unimplemented bit, read as `0'
R = Readable bit           `1' = Bit is set
-n = Value at POR                                   `0' = Bit is cleared         x = Bit is unknown

bit 7       Unimplemented: Read as `0'
bit 6
            SOSCRUN: SOSC Run Status bit
bit 5       1 = System clock comes from secondary SOSC
bit 4       0 = System clock comes from an oscillator other than SOSC

bit 3       Unimplemented: Read as `0'

bit 2       SOSCDRV: SOSC Drive Control bit

bit 1-0     1 = T1OSC/SOSC oscillator drive circuit is selected by Configuration bits, CONFIG2L <4:3>
            0 = Low-power T1OSC/SOSC circuit is selected
            SOSCGO: Oscillator Start Control bit(3)
            1 = Turns on the oscillator, even if no peripherals are requesting it
            0 = Oscillator is shut off unless peripherals are requesting it

            PRISD: Primary Oscillator Drive Circuit Shutdown bit
            1 = Oscillator drive circuit is on
            0 = Oscillator drive circuit is off (zero power)

            Unimplemented: Read as `0'

Note 1:     Reset value is `0' when Two-Speed Start-up is enabled and `1' if disabled.
        2:  Default output frequency of INTOSC on Reset (4 MHz).
        3:
            When the SOSC is selected to run from a digital clock input, rather than an external crystal, this bit has no
            effect.

DS39964B-page 44                             Preliminary                          2010 Microchip Technology Inc.
                                                           PIC18F47J53 FAMILY

3.6 Reference Clock Output                                 The ROSSLP and ROSEL bits (REFOCON<5:4>)
                                                           control the availability of the reference output during
In addition to the peripheral clock/4 output in certain    Sleep mode. The ROSEL bit determines if the oscillator
oscillator modes, the device clock in the PIC18F47J53      is on OSC1 and OSC2, or the current system clock
family can also be configured to provide a reference       source is used for the reference clock output. The
clock output signal to a port pin. This feature is avail-  ROSSLP bit determines if the reference source is
able in all oscillator configurations and allows the user  available on RB2 when the device is in Sleep mode.
to select a greater range of clock submultiples to drive
external devices in the application.                       To use the reference clock output in Sleep mode, both
                                                           the ROSSLP and ROSEL bits must be set. The device
This reference clock output is controlled by the           clock must also be configured for an EC or HS mode;
REFOCON register (Register 3-4). Setting the ROON          otherwise, the oscillator on OSC1 and OSC2 will be
bit (REFOCON<7>) makes the clock signal available          powered down when the device enters Sleep mode.
on the REFO (RB2) pin. The RODIV<3:0> bits enable          Clearing the ROSEL bit allows the reference output
the selection of 16 different clock divider options.       frequency to change as the system clock changes
                                                           during any clock switches.

REGISTER 3-4: REFOCON: REFERENCE OSCILLATOR CONTROL REGISTER (BANKED F3Dh)

    R/W-0          U-0           R/W-0    R/W-0            R/W-0                 R/W-0  R/W-0   R/W-0
    ROON
bit 7              --            ROSSLP   ROSEL            RODIV3  RODIV2               RODIV1  RODIV0

                                                                                                            bit 0

Legend:                 W = Writable bit                   U = Unimplemented bit, read as `0'
R = Readable bit        `1' = Bit is set
-n = Value at POR                                          `0' = Bit is cleared         x = Bit is unknown

bit 7      ROON: Reference Oscillator Output Enable bit

bit 6      1 = Reference oscillator is enabled on REFO pin
bit 5      0 = Reference oscillator is disabled

bit 4      Unimplemented: Read as `0'

bit 3-0    ROSSLP: Reference Oscillator Output Stop in Sleep bit

           1 = Reference oscillator continues to run in Sleep
           0 = Reference oscillator is disabled in Sleep

           ROSEL: Reference Oscillator Source Select bit
           1 = Primary oscillator crystal/resonator is used as the base clock(1)
           0 = System clock (FOSC) is used as the base clock; the base clock reflects any clock switching of the device

           RODIV<3:0>: Reference Oscillator Divisor Select bits

           1111 = Base clock value divided by 32,768
           1110 = Base clock value divided by 16,384
           1101 = Base clock value divided by 8,192
           1100 = Base clock value divided by 4,096
           1011 = Base clock value divided by 2,048
           1010 = Base clock value divided by 1,024
           1001 = Base clock value divided by 512
           1000 = Base clock value divided by 256
           0111 = Base clock value divided by 128
           0110 = Base clock value divided by 64
           0101 = Base clock value divided by 32
           0100 = Base clock value divided by 16
           0011 = Base clock value divided by 8
           0010 = Base clock value divided by 4
           0001 = Base clock value divided by 2
           0000 = Base clock value

Note 1: The crystal oscillator must be enabled using the FOSC<2:0> bits; the crystal maintains the operation in
              Sleep mode.

2010 Microchip Technology Inc.           Preliminary                                          DS39964B-page 45
PIC18F47J53 FAMILY

3.7 Effects of Power-Managed Modes                         Sleep mode should not be invoked while the USB
         on Various Clock Sources                          module is enabled and operating in Full-Power mode.
                                                           Before Sleep mode is selected, the USB module should
When the PRI_IDLE mode is selected, the designated         be put in the suspend state. This is accomplished by
primary oscillator continues to run without interruption.  setting the SUSPND bit in the UCON register.
For all other power-managed modes, the oscillator
using the OSC1 pin is disabled. Unless the USB             Enabling any on-chip feature that will operate during
module is enabled, the OSC1 pin (and OSC2 pin if           Sleep mode increases the current consumed during
used by the oscillator) will stop oscillating.             Sleep mode. The INTRC is required to support WDT
                                                           operation. The Timer1 oscillator may be operating to
In secondary clock modes (SEC_RUN and                      support an RTC. Other features may be operating that
SEC_IDLE), the Timer1 oscillator is operating and          do not require a device clock source (i.e., MSSP slave,
providing the device clock. The Timer1 oscillator may      PMP, INTx pins, etc.). Peripherals that may add
also run in all power-managed modes if required to         significant current consumption are listed in
clock Timer1 or Timer3.                                    Section 31.2 "DC Characteristics: Power-Down and
                                                           Supply Current PIC18F47J53 Family (Industrial)".
In internal oscillator modes (RC_RUN and RC_IDLE),
the internal oscillator block provides the device clock    3.8 Power-up Delays
source. The 31 kHz INTRC output can be used directly
to provide the clock and may be enabled to support         Power-up delays are controlled by two timers so that no
various special features regardless of the                 external Reset circuitry is required for most applica-
power-managed mode (see Section 28.2 "Watchdog             tions. The delays ensure that the device is kept in
Timer (WDT)", Section 28.4 "Two-Speed Start-up"            Reset until the device power supply is stable under
and Section 28.5 "Fail-Safe Clock Monitor" for more        normal circumstances and the primary clock is operat-
information on WDT, FSCM and Two-Speed Start-up).          ing and stable. For additional information on power-up
The INTOSC output at 8 MHz may be used directly to         delays, see Section 5.6 "Power-up Timer (PWRT)".
clock the device or may be divided down by the post-
scaler. The INTOSC output is disabled if the clock is      The first timer is the Power-up Timer (PWRT), which
provided directly from the INTRC output.                   provides a fixed delay on power-up (parameter 33,
                                                           Table 31-14).
If Sleep mode is selected, all clock sources which are
no longer required are stopped. Since all the transistor   The second timer is the Oscillator Start-up Timer
switching currents have been stopped, Sleep mode           (OST), intended to keep the chip in Reset until the
achieves the lowest current consumption of the device      crystal oscillator is stable (HS mode). The OST does
(only leakage currents) outside of Deep Sleep.             this by counting 1024 oscillator cycles before allowing
                                                           the oscillator to clock the device.

                                                           There is a delay of interval, TCSD (parameter 38,
                                                           Table 31-14), following POR, while the controller
                                                           becomes ready to execute instructions. This delay runs
                                                           concurrently with any other delays. This may be the only
                                                           delay that occurs when any of the internal oscillator or
                                                           EC modes are used as the primary clock source.

DS39964B-page 46  Preliminary                               2010 Microchip Technology Inc.
                                                       PIC18F47J53 FAMILY

4.0 LOW-POWER MODES                                    The IDLEN bit (OSCCON<7>) controls CPU clocking
                                                       and the SCS<1:0> bits (OSCCON<1:0>) select the
The PIC18F47J53 family devices can manage power        clock source. The individual modes, bit settings, clock
consumption through clocking to the CPU and the        sources and affected modules are summarized in
peripherals. In general, reducing the clock frequency  Table 4-1.
and number of circuits being clocked reduces power
consumption.                                           4.1.1 CLOCK SOURCES

For managing power in an application, the primary      The SCS<1:0> bits allow the selection of one of three
modes of operation are:                                clock sources for power-managed modes. They are:

Run Mode                                              Primary clock source Defined by the
Idle Mode                                               FOSC<2:0> Configuration bits
Sleep Mode
Deep Sleep Mode                                       Timer1 clock Provided by the secondary
                                                          oscillator
Additionally, there is an Ultra Low-Power Wake-up
(ULPWU) mode for generating an interrupt-on-change      Postscaled internal clock Derived from the
on RA0.                                                   internal oscillator block

These modes define which portions of the device are    4.1.2  ENTERING POWER-MANAGED
clocked and at what speed.                                    MODES

The Run and Idle modes can use any of the three      Switching from one clock source to another begins by
   available clock sources (primary, secondary or      loading the OSCCON register. The SCS<1:0> bits
   internal oscillator blocks).                        select the clock source.

The Sleep mode does not use a clock source.          Changing these bits causes an immediate switch to the
                                                       new clock source, assuming that it is running. The
The ULPWU mode on RA0 allows a slow falling voltage    switch also may be subject to clock transition delays.
to generate an interrupt-on-change on RA0 without      These delays are discussed in Section 4.1.3 "Clock
excess current consumption. See Section 4.7 "Ultra     Transitions and Status Indicators" and subsequent
Low-Power Wake-up".                                    sections.

The power-managed modes include several                Entry to the power-managed Idle or Sleep modes is
power-saving features offered on previous PIC         triggered by the execution of a SLEEP instruction. The
devices, such as clock switching, ULPWU and Sleep      actual mode that results depends on the status of the
mode. In addition, the PIC18F47J53 family devices add  IDLEN bit.
a new power-managed Deep Sleep mode.
                                                       Depending on the current mode and the mode being
4.1 Selecting Power-Managed Modes                      switched to, a change to a power-managed mode does
                                                       not always require setting all of these bits. Many transi-
Selecting a power-managed mode requires these          tions may be done by changing the oscillator select
decisions:                                             bits, the IDLEN bit, or the DSEN bit prior to issuing a
                                                       SLEEP instruction.
Will the CPU be clocked?
If so, which clock source will be used?              If the IDLEN and DSEN bits are already configured
                                                       correctly, it may only be necessary to perform a SLEEP
                                                       instruction to switch to the desired mode.

2010 Microchip Technology Inc.  Preliminary                  DS39964B-page 47
PIC18F47J53 FAMILY

TABLE 4-1: LOW-POWER MODES

Mode         DSCONH<7> OSCCON<7,1:0>       Module Clocking       Available Clock and Oscillator Source
                DSEN(1) IDLEN(1) SCS<1:0>  CPU Peripherals

Sleep             0  0    N/A              Off              Off  Timer1 oscillator and/or RTCC may optionally be

                                                                 enabled

Deep              1  0    N/A Powered Powered off RTCC can run uninterrupted using the Timer1 or

Sleep(3)                                   off(2)                internal low-power RC oscillator

PRI_RUN           0  N/A  00               Clocked Clocked The normal, full-power execution mode; primary

                                                                 clock source (defined by FOSC<2:0>)

SEC_RUN           0  N/A  01               Clocked Clocked Secondary Timer1 oscillator

RC_RUN            0  N/A  11               Clocked Clocked Postscaled internal clock

PRI_IDLE          0  1    00               Off              Clocked Primary clock source (defined by FOSC<2:0>)

SEC_IDLE          0  1    01               Off              Clocked Secondary Timer1 oscillator

RC_IDLE           0  1    11               Off              Clocked Postscaled internal clock

Note 1:      IDLEN and DSEN reflect their values when the SLEEP instruction is executed.
         2:  Deep Sleep turns off the internal core voltage regulator to power down core logic. See Section 4.6 "Deep Sleep
             Mode" for more information.
         3:  Deep Sleep mode is only available on "F" devices, not "LF" devices.

4.1.3        CLOCK TRANSITIONS AND STATUS                   4.1.4 MULTIPLE SLEEP COMMANDS
             INDICATORS
                                                            The power-managed mode that is invoked with the
The length of the transition between clock sources is       SLEEP instruction is determined by the setting of the
the sum of two cycles of the old clock source and three     IDLEN and DSEN bits at the time the instruction is exe-
to four cycles of the new clock source. This formula        cuted. If another SLEEP instruction is executed, the
assumes that the new clock source is stable.                device will enter the power-managed mode specified
                                                            by IDLEN and DSEN at that time. If IDLEN or DSEN
Two bits indicate the current clock source and its          have changed, the device will enter the new
status: OSTS (OSCCON<3>) and SOSCRUN                        power-managed mode specified by the new setting.
(OSCCON2<6>). In general, only one of these bits will
be set in a given power-managed mode. When the
OSTS bit is set, the primary clock would be providing
the device clock. When the SOSCRUN bit is set, the
Timer1 oscillator would be providing the clock. If neither
of these bits is set, INTRC would be clocking the
device.

Note:        Executing a SLEEP instruction does not
             necessarily place the device into Sleep
             mode. It acts as the trigger to place the
             controller into either the Sleep or Deep
             Sleep mode, or one of the Idle modes,
             depending on the setting of the IDLEN bit.

DS39964B-page 48                           Preliminary                     2010 Microchip Technology Inc.
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4.2 Run Modes                                                              Note:  The Timer1 oscillator should already be
                                                                                  running prior to entering SEC_RUN mode.
In the Run modes, clocks to both the core and                                     If the T1OSCEN bit is not set when the
peripherals are active. The difference between these                              SCS<1:0> bits are set to `01', entry to
modes is the clock source.                                                        SEC_RUN mode will not occur. If the
                                                                                  Timer1 oscillator is enabled, but not yet
4.2.1 PRI_RUN MODE                                                                running, device clocks will be delayed until
                                                                                  the oscillator has started. In such situa-
The PRI_RUN mode is the normal, full-power execu-                                 tions, initial oscillator operation is far from
tion mode of the microcontroller. This is also the default                        stable and unpredictable operation may
mode upon a device Reset unless Two-Speed Start-up                                result.
is enabled (see Section 28.4 "Two-Speed Start-up"
for details). In this mode, the OSTS bit is set (see                On transitions from SEC_RUN mode to PRI_RUN
Section 3.5.1 "Oscillator Control Register").                       mode, the peripherals and CPU continue to be clocked
                                                                    from the Timer1 oscillator while the primary clock is
4.2.2 SEC_RUN MODE                                                  started. When the primary clock becomes ready, a
                                                                    clock switch back to the primary clock occurs (see
The SEC_RUN mode is the compatible mode to the                      Figure 4-2). When the clock switch is complete, the
"clock switching" feature offered in other PIC18                    SOSCRUN bit is cleared, the OSTS bit is set and the
devices. In this mode, the CPU and peripherals are                  primary clock would be providing the clock. The IDLEN
clocked from the Timer1 oscillator. This gives users the            and SCS bits are not affected by the wake-up; the
option of low-power consumption while still using a                 Timer1 oscillator continues to run.
high-accuracy clock source.

SEC_RUN mode is entered by setting the SCS<1:0>
bits to `01'. The device clock source is switched to the
Timer1 oscillator (see Figure 4-1), the primary
oscillator is shut down, the SOSCRUN bit
(OSCCON2<6>) is set and the OSTS bit is cleared.

FIGURE 4-1:  TRANSITION TIMING FOR ENTRY TO SEC_RUN MODE

             Q1 Q2 Q3 Q4 Q1                                                       Q2 Q3 Q4 Q1 Q2 Q3

T1OSI                                1        2   3                 n-1 n
OSC1
                                                  Clock Transition

CPU
Clock

Peripheral
      Clock

Program      PC                                             PC + 2                        PC + 4
Counter

FIGURE 4-2:  TRANSITION TIMING FROM SEC_RUN MODE TO PRI_RUN MODE (HSPLL)

                                 Q1           Q2  Q3        Q4 Q1                         Q2 Q3 Q4 Q1 Q2 Q3

      T1OSI                          TOST(1)      TPLL(1)
      OSC1
                                                                    1 2 n-1 n
PLL Clock
     Output                                                                Clock
                                                                        Transition
CPU Clock

Peripheral
      Clock

Program                                 PC                                        PC + 2  PC + 4
Counter

             SCS<1:0> Bits Changed                OSTS Bit Set

Note 1: TOST = 1024 TOSC; TPLL = 2 ms (approx). These intervals are not shown to scale.

2010 Microchip Technology Inc.                      Preliminary                          DS39964B-page 49
PIC18F47J53 FAMILY

4.2.3 RC_RUN MODE                                                   On transitions from RC_RUN mode to PRI_RUN mode,
                                                                    the device continues to be clocked from the INTOSC
In RC_RUN mode, the CPU and peripherals are                         block while the primary clock is started. When the
clocked from the internal oscillator; the primary clock is          primary clock becomes ready, a clock switch to the
shut down. This mode provides the best power conser-                primary clock occurs (see Figure 4-4). When the clock
vation of all the Run modes while still executing code.             switch is complete, the OSTS bit is set and the primary
It works well for user applications, which are not highly           clock is providing the device clock. The IDLEN and
timing-sensitive or do not require high-speed clocks at             SCS bits are not affected by the switch. The INTRC
all times.                                                          clock source will continue to run if either the WDT or the
                                                                    FSCM is enabled.
This mode is entered by setting the SCS<1:0> bits
(OSCCON<1:0>) to `11'. When the clock source is
switched to the internal oscillator block (see
Figure 4-3), the primary oscillator is shut down and the
OSTS bit is cleared.

FIGURE 4-3:         TRANSITION TIMING TO RC_RUN MODE

                  Q1 Q2 Q3 Q4 Q1                                       Q2 Q3 Q4 Q1 Q2 Q3
                                                                                                               PC + 4
INTRC                             1        2   3                n-1 n

OSC1                                          Clock Transition

CPU
Clock

Peripheral
      Clock

Program             PC                                      PC + 2
Counter

FIGURE 4-4:         TRANSITION TIMING FROM RC_RUN MODE TO PRI_RUN MODE

                        Q1                 Q2     Q3            Q4 Q1                           Q2 Q3 Q4 Q1 Q2 Q3

             INTRC

     OSC1                         TOST(1)      TPLL(1)
                                                OSTS Bit Set
PLL Clock                                                           1 2 n-1 n
    Output                                                                 Clock

CPU Clock                                                               Transition

Peripheral                                                                              PC + 2
      Clock

Program                                  PC                                                     PC + 4
Counter

                  SCS<1:0> Bits Changed

Note 1: TOST = 1024 TOSC; TPLL = 2 ms (approx). These intervals are not shown to scale.

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4.3 Sleep Mode                                                       When a wake event occurs in Sleep mode (by interrupt,
                                                                     Reset or WDT time-out), the device will not be clocked
The power-managed Sleep mode is identical to the                     until the clock source selected by the SCS<1:0> bits
legacy Sleep mode offered in all other PIC devices. It is            becomes ready (see Figure 4-6), or it will be clocked
entered by clearing the IDLEN bit (the default state on              from the internal oscillator if either the Two-Speed
device Reset) and executing the SLEEP instruction.                   Start-up or the FSCM is enabled (see Section 28.0
This shuts down the selected oscillator (Figure 4-5). All            "Special Features of the CPU"). In either case, the
clock source status bits are cleared.                                OSTS bit is set when the primary clock is providing the
                                                                     device clocks. The IDLEN and SCS bits are not
Entering the Sleep mode from any other mode does not                 affected by the wake-up.
require a clock switch. This is because no clocks are
needed once the controller has entered Sleep mode. If
the WDT is selected, the INTRC source will continue to
operate. If the Timer1 oscillator is enabled, it will also
continue to run.

FIGURE 4-5:       TRANSITION TIMING FOR ENTRY TO SLEEP MODE

                  Q1 Q2 Q3 Q4 Q1
     OSC1

       CPU
      Clock
Peripheral
      Clock

      Sleep

Program       PC                                             PC + 2
Counter

FIGURE 4-6:       TRANSITION TIMING FOR WAKE FROM SLEEP (HSPLL)

                                  Q1                    Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4

     OSC1                             TOST(1)  TPLL(1)
PLL Clock

    Output

CPU Clock                                      PC                    PC + 2  PC + 4      PC + 6

Peripheral
       Clock

   Program
   Counter

                  Wake Event                   OSTS Bit Set

Note 1: TOST = 1024 TOSC; TPLL = 2 ms (approx). These intervals are not shown to scale.

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4.4 Idle Modes                                                 When a wake event occurs, the CPU is clocked from the
                                                               primary clock source. A delay of interval, TCSD, is
The Idle modes allow the controller's CPU to be                required between the wake event and when code
selectively shut down while the peripherals continue to        execution starts. This is required to allow the CPU to
operate. Selecting a particular Idle mode allows users         become ready to execute instructions. After the
to further manage power consumption.                           wake-up, the OSTS bit remains set. The IDLEN and
                                                               SCS bits are not affected by the wake-up (see
If the IDLEN bit is set to `1' when a SLEEP instruction is     Figure 4-8).
executed, the peripherals will be clocked from the clock
source selected using the SCS<1:0> bits; however, the          4.4.2 SEC_IDLE MODE
CPU will not be clocked. The clock source status bits are
not affected. Setting IDLEN and executing a SLEEP              In SEC_IDLE mode, the CPU is disabled but the
instruction provides a quick method of switching from a        peripherals continue to be clocked from the Timer1
given Run mode to its corresponding Idle mode.                 oscillator. This mode is entered from SEC_RUN by set-
                                                               ting the IDLEN bit and executing a SLEEP instruction. If
If the WDT is selected, the INTRC source will continue         the device is in another Run mode, set IDLEN first, then
to operate. If the Timer1 oscillator is enabled, it will also  set SCS<1:0> to `01' and execute SLEEP. When the
continue to run.                                               clock source is switched to the Timer1 oscillator, the
                                                               primary oscillator is shut down, the OSTS bit is cleared
Since the CPU is not executing instructions, the only          and the SOSCRUN bit is set.
exits from any of the Idle modes are by interrupt, WDT
time-out or a Reset. When a wake event occurs, CPU             When a wake event occurs, the peripherals continue to
execution is delayed by an interval of TCSD                    be clocked from the Timer1 oscillator. After an interval
(parameter 38, Table 31-14) while it becomes ready to          of TCSD following the wake event, the CPU begins exe-
execute code. When the CPU begins executing code,              cuting code being clocked by the Timer1 oscillator. The
it resumes with the same clock source for the current          IDLEN and SCS bits are not affected by the wake-up;
Idle mode. For example, when waking from RC_IDLE               the Timer1 oscillator continues to run (see Figure 4-8).
mode, the internal oscillator block will clock the CPU
and peripherals (in other words, RC_RUN mode). The             Note:  The Timer1 oscillator should already be
IDLEN and SCS bits are not affected by the wake-up.                   running prior to entering SEC_IDLE mode.
                                                                      If the T1OSCEN bit is not set when the
While in any Idle or Sleep mode, a WDT time-out will                  SLEEP instruction is executed, the SLEEP
result in a WDT wake-up to the Run mode currently                     instruction will be ignored and entry to
specified by the SCS<1:0> bits.                                       SEC_IDLE mode will not occur. If the
                                                                      Timer1 oscillator is enabled, but not yet
4.4.1 PRI_IDLE MODE                                                   running, peripheral clocks will be delayed
                                                                      until the oscillator has started. In such
This mode is unique among the three low-power Idle                    situations, initial oscillator operation is far
modes, in that it does not disable the primary device                 from stable and unpredictable operation
clock. For timing-sensitive applications, this allows for             may result.
the fastest resumption of device operation with its more
accurate primary clock source, since the clock source
does not have to "warm up" or transition from another
oscillator.

PRI_IDLE mode is entered from PRI_RUN mode by
setting the IDLEN bit and executing a SLEEP instruc-
tion. If the device is in another Run mode, set IDLEN
first, then set the SCS bits to `00' and execute SLEEP.
Although the CPU is disabled, the peripherals continue
to be clocked from the primary clock source specified
by the FOSC<1:0> Configuration bits. The OSTS bit
remains set (see Figure 4-7).

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                                                        PIC18F47J53 FAMILY

FIGURE 4-7:                   TRANSITION TIMING FOR ENTRY TO IDLE MODE

                 OSC1    Q1   Q2      Q3        Q4  Q1

           CPU Clock              PC                             PC + 2
            Peripheral

                  Clock
              Program
               Counter

FIGURE 4-8:              TRANSITION TIMING FOR WAKE FROM IDLE TO RUN MODE

                          Q1                                            Q2  Q3  Q4

      OSC1                                TCSD

CPU Clock                                               PC

Peripheral
       Clock

   Program
   Counter

                              Wake Event

2010 Microchip Technology Inc.                     Preliminary                 DS39964B-page 53
PIC18F47J53 FAMILY

4.4.3 RC_IDLE MODE                                           On all exits from Idle or Sleep modes by interrupt, code
                                                             execution branches to the interrupt vector if the
In RC_IDLE mode, the CPU is disabled but the                 GIE/GIEH bit (INTCON<7>) is set. Otherwise, code
peripherals continue to be clocked from the internal         execution continues or resumes without branching
oscillator block. This mode allows for controllable          (see Section 9.0 "Interrupts").
power conservation during Idle periods.
                                                             A fixed delay of interval, TCSD, following the wake
From RC_RUN, this mode is entered by setting the             event, is required when leaving Sleep mode. This delay
IDLEN bit and executing a SLEEP instruction. If the          is required for the CPU to prepare for execution.
device is in another Run mode, first set IDLEN, then         Instruction execution resumes on the first clock cycle
clear the SCS bits and execute SLEEP. When the clock         following this delay.
source is switched to the INTOSC block, the primary
oscillator is shutdown and the OSTS bit is cleared.          4.5.2 EXIT BY WDT TIME-OUT

When a wake event occurs, the peripherals continue to        A WDT time-out will cause different actions depending
be clocked from the internal oscillator block. After a       on which power-managed mode the device is, when
delay of TCSD following the wake event, the CPU              the time-out occurs.
begins executing code being clocked by the INTRC.
The IDLEN and SCS bits are not affected by the               If the device is not executing code (all Idle modes and
wake-up. The INTRC source will continue to run if            Sleep mode), the time-out will result in an exit from the
either the WDT or the FSCM is enabled.                       power-managed mode (see Section 4.2 "Run
                                                             Modes" and Section 4.3 "Sleep Mode"). If the device
4.5 Exiting Idle and Sleep Modes                             is executing code (all Run modes), the time-out will
                                                             result in a WDT Reset (see Section 28.2 "Watchdog
An exit from Sleep mode, or any of the Idle modes, is        Timer (WDT)").
triggered by an interrupt, a Reset or a WDT time-out.
This section discusses the triggers that cause exits         The WDT and postscaler are cleared by one of the
from power-managed modes. The clocking subsystem             following events:
actions are discussed in each of the power-managed
modes sections (see Section 4.2 "Run Modes",                  Executing a SLEEP or CLRWDT instruction
Section 4.3 "Sleep Mode" and Section 4.4 "Idle                The loss of a currently selected clock source (if
Modes").
                                                                the FSCM is enabled)
4.5.1 EXIT BY INTERRUPT
                                                             4.5.3 EXIT BY RESET
Any of the available interrupt sources can cause the
device to exit from an Idle mode, or the Sleep mode, to      Exiting an Idle or Sleep mode by Reset automatically
a Run mode. To enable this functionality, an interrupt       forces the device to run from the INTRC.
source must be enabled by setting its enable bit in one
of the INTCON or PIE registers. The exit sequence is
initiated when the corresponding interrupt flag bit is set.

DS39964B-page 54  Preliminary                                 2010 Microchip Technology Inc.
                                                            PIC18F47J53 FAMILY

4.5.4  EXIT WITHOUT AN OSCILLATOR                           In order to minimize the possibility of inadvertently enter-
       START-UP DELAY                                       ing Deep Sleep, the DSEN bit is cleared in hardware
                                                            two instruction cycles after having been set. Therefore,
Certain exits from power-managed modes do not               in order to enter Deep Sleep, the SLEEP instruction must
invoke the OST at all. There are two cases:                 be executed in the immediate instruction cycle after set-
                                                            ting DSEN. If DSEN is not set when Sleep is executed,
PRI_IDLE mode (where the primary clock source             the device will enter conventional Sleep mode instead.
   is not stopped) and the primary clock source is
   the EC mode                                              During Deep Sleep, the core logic circuitry of the
                                                            microcontroller is powered down to reduce leakage
PRI_IDLE mode and the primary clock source is             current. Therefore, most peripherals and functions of
   the ECPLL mode                                           the microcontroller become unavailable during Deep
                                                            Sleep. However, a few specific peripherals and func-
In these instances, the primary clock source either         tions are powered directly from the VDD supply rail of
does not require an oscillator start-up delay, since it is  the microcontroller, and therefore, can continue to
already running (PRI_IDLE), or normally does not            function in Deep Sleep.
require an oscillator start-up delay (EC). However, a
fixed delay of interval, TCSD, following the wake event,    Entering Deep Sleep mode clears the DSWAKEL
is still required when leaving Sleep and Idle modes to      register. However, if the Real-Time Clock and Calendar
allow the CPU to prepare for execution. Instruction         (RTCC) is enabled prior to entering Deep Sleep, it will
execution resumes on the first clock cycle following this   continue to operate uninterrupted.
delay.
                                                            The device has a dedicated Brown-out Reset (DSBOR)
4.6 Deep Sleep Mode                                         and Watchdog Timer Reset (DSWDT) for monitoring
                                                            voltage and time-out events in Deep Sleep. The
Deep Sleep mode brings the device into its lowest           DSBOR and DSWDT are independent of the standard
power consumption state without requiring the use of        BOR and WDT used with other power-managed modes
external switches to remove power from the device.          (Run, Idle and Sleep).
During Deep Sleep, the on-chip VDDCORE voltage reg-
ulator is powered down, effectively disconnecting           When a wake event occurs in Deep Sleep mode (by
power to the core logic of the microcontroller.             MCLR Reset, RTCC alarm, INT0 interrupt, ULPWU or
                                                            DSWDT), the device will exit Deep Sleep mode and
Note:  Since Deep Sleep mode powers down the                perform a Power-on Reset (POR). When the device is
       microcontroller by turning off the on-chip           released from Reset, code execution will resume at the
       VDDCORE voltage regulator, Deep Sleep                device's Reset vector.
       capability is available only on PIC18FXXJ
       members in the device family. The on-chip            4.6.1 PREPARING FOR DEEP SLEEP
       voltage regulator is not available in
       PIC18LFXXJ members of the device                     Because VDDCORE could fall below the SRAM retention
       family, and therefore, they do not support           voltage while in Deep Sleep mode, SRAM data could
       Deep Sleep.                                          be lost in Deep Sleep. Exiting Deep Sleep mode
                                                            causes a POR; as a result, most Special Function
On devices that support it, the Deep Sleep mode is          Registers will reset to their default POR values.
entered by:
                                                            Applications needing to save a small amount of data
Setting the REGSLP (WDTCON<7>) bit                        throughout a Deep Sleep cycle can save the data to the
Clearing the IDLEN bit                                    general purpose DSGPR0 and DSGPR1 registers. The
Clearing the GIE bit                                      contents of these registers are preserved while the
Setting the DSEN bit (DSCONH<7>)                          device is in Deep Sleep, and will remain valid throughout
Executing the SLEEP instruction immediately after         an entire Deep Sleep entry and wake-up sequence.

   setting DSEN (no delay or interrupts in between)

2010 Microchip Technology Inc.    Preliminary              DS39964B-page 55
PIC18F47J53 FAMILY

4.6.2 I/O PINS DURING DEEP SLEEP                             4.6.3 DEEP SLEEP WAKE-UP SOURCES

During Deep Sleep, the general purpose I/O pins will         The device can be awakened from Deep Sleep mode by
retain their previous states.                                a MCLR, POR, RTCC, INT0 I/O pin interrupt, DSWDT or
                                                             ULPWU event. After waking, the device performs a
Pins that are configured as inputs (TRIS bit set) prior to   POR. When the device is released from Reset, code
entry into Deep Sleep will remain high-impedance             execution will begin at the device's Reset vector.
during Deep Sleep.
                                                             The software can determine if the wake-up was caused
Pins that are configured as outputs (TRIS bit clear)         from an exit from Deep Sleep mode by reading the DS
prior to entry into Deep Sleep will remain as output pins    bit (WDTCON<3>). If this bit is set, the POR was
during Deep Sleep. While in this mode, they will drive       caused by a Deep Sleep exit. The DS bit must be
the output level determined by their corresponding LAT       manually cleared by the software.
bit at the time of entry into Deep Sleep.
                                                             The software can determine the wake event source by
When the device wakes back up, the I/O pin behavior          reading the DSWAKEH and DSWAKEL registers.
depends on the type of wake up source.                       When the application firmware is done using the
                                                             DSWAKEH and DSWAKEL status registers, individual
If the device wakes back up by an RTCC alarm, INT0           bits do not need to be manually cleared before entering
interrupt, DSWDT or ULPWU event, all I/O pins will           Deep Sleep again. When entering Deep Sleep mode,
continue to maintain their previous states, even after the   these registers are automatically cleared.
device has finished the POR sequence and is executing
application code again. Pins configured as inputs during     4.6.3.1 Wake-up Event Considerations
Deep Sleep will remain high-impedance, and pins
configured as outputs will continue to drive their previous  Deep Sleep wake-up events are only monitored while
value.                                                       the processor is fully in Deep Sleep mode. If a wake-up
                                                             event occurs before Deep Sleep mode is entered, the
After waking up, the TRIS and LAT registers will be          event status will not be reflected in the DSWAKE
reset, but the I/O pins will still maintain their previous   registers. If the wake-up source asserts prior to entering
states. If firmware modifies the TRIS and LAT values         Deep Sleep, the CPU will either go to the interrupt vector
for the I/O pins, they will not immediately go to the        (if the wake source has an interrupt bit and the interrupt
newly configured states. Once the firmware clears the        is fully enabled) or will abort the Deep Sleep entry
RELEASE bit (DSCONL<0>), the I/O pins will be                sequence by executing past the SLEEP instruction if the
"released". This causes the I/O pins to take the states      interrupt was not enabled. In this case, a wake-up event
configured by their respective TRIS and LAT bit values.      handler should be placed after the SLEEP instruction to
                                                             process the event and re-attempt entry into Deep Sleep
If the Deep Sleep BOR (DSBOR) circuit is enabled, and        if desired.
VDD drops below the DSBOR and VDD rail POR thresh-
olds, the I/O pins will be immediately released similar to   When the device is in Deep Sleep with more than one
clearing the RELEASE bit. All previous state informa-        wake-up source simultaneously enabled, only the first
tion will be lost, including the general purpose DSGPR0      wake-up source to assert will be detected and logged
and DSGPR1 contents. See Section 4.6.5 "Deep                 in the DSWAKEH/DSWAKEL status registers.
Sleep Brown-Out Reset (DSBOR)" for additional
details regarding this scenario                              4.6.4  DEEP SLEEP WATCHDOG TIMER
                                                                    (DSWDT)
If a MCLR Reset event occurs during Deep Sleep, the
I/O pins will also be released automatically, but in this    Deep Sleep has its own dedicated WDT (DSWDT) with
case, the DSGPR0 and DSGPR1 contents will remain             a postscaler for time-outs of 2.1 ms to 25.7 days,
valid.                                                       configurable through the bits, DSWDTPS<3:0>.

In all other Deep Sleep wake-up cases, application           The DSWDT can be clocked from either the INTRC or
firmware needs to clear the RELEASE bit in order to          the T1OSC/T1CKI input. If the T1OSC/T1CKI source
reconfigure the I/O pins.                                    will be used with a crystal, the T1OSCEN bit in the
                                                             T1CON register needs to be set prior to entering Deep
                                                             Sleep. The reference clock source is configured through
                                                             the DSWDTOSC bit.

                                                             DSWDT is enabled through the DSWDTEN bit. Entering
                                                             Deep Sleep mode automatically clears the DSWDT. See
                                                             Section 28.0 "Special Features of the CPU" for more
                                                             information.

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4.6.5  DEEP SLEEP BROWN-OUT RESET                           14. Clear the Deep Sleep bit, DS (WDTCON<3>).
       (DSBOR)
                                                            15. Determine the wake-up source by reading the
The Deep Sleep module contains a dedicated Deep Sleep             DSWAKEH and DSWAKEL registers.
BOR (DSBOR) circuit. This circuit may be optionally
enabled through the DSBOREN Configuration bit.              16. Determine if a DSBOR event occurred during
                                                                  Deep Sleep mode by reading the DSBOR bit
The DSBOR circuit monitors the VDD supply rail                    (DSCONL<1>).
voltage. The behavior of the DSBOR circuit is
described in Section 5.4 "Brown-out Reset (BOR)".           17. Read the DSGPR0 and DSGPR1 context save
                                                                  registers (optional).
4.6.6  RTCC PERIPHERAL AND DEEP
       SLEEP                                                18. Clear the RELEASE bit (DSCONL<0>).

The RTCC can operate uninterrupted during Deep                  Note 1: DSWDT and DSBOR are enabled
Sleep mode. It can wake the device from Deep Sleep                          through the devices' Configuration bits.
by configuring an alarm.                                                    For more information, see Section 28.1
                                                                            "Configuration Bits".
The RTCC clock source is configured with the
RTCOSC bit (CONFIG3L<1>). The available reference                      2: The DSWDT and RTCC clock sources
clock sources are the INTRC and T1OSC/T1CKI. If the                         are selected through the devices' Con-
INTRC is used, the RTCC accuracy will directly depend                       figuration bits. For more information, see
on the INTRC tolerance.For more information on                              Section 28.1 "Configuration Bits".
configuring the RTCC peripheral, see Section 17.0
"Real-Time Clock and Calendar (RTCC)".                                 3: For more information, see Section 17.0
                                                                            "Real-Time Clock and Calendar
4.6.7 TYPICAL DEEP SLEEP SEQUENCE                                           (RTCC)".

This section gives the typical sequence for using the Deep             4: For more information on configuring this
Sleep mode. Optional steps are indicated and additional                     peripheral, see Section 4.7 "Ultra
information is given in notes at the end of the procedure.                  Low-Power Wake-up".

1. Enable DSWDT (optional).(1)                              4.6.8 DEEP SLEEP FAULT DETECTION
2. Configure the DSWDT clock source (optional).(2)
3. Enable DSBOR (optional).(1)                              If during Deep Sleep, the device is subjected to
4. Enable RTCC (optional).(3)                               unusual operating conditions, such as an Electrostatic
5. Configure the RTCC peripheral (optional).(3)             Discharge (ESD) event, it is possible that internal cir-
6. Configure the ULPWU peripheral (optional).(4)            cuit states used by the Deep Sleep module could
                                                            become corrupted. If this were to happen, the device
7. Enable the INT0 Interrupt (optional).                    may exhibit unexpected behavior, such as a failure to
                                                            wake back up.
8. Context save SRAM data by writing to the
      DSGPR0 and DSGPR1 registers (optional).               In order to prevent this type of scenario from occurring,
                                                            the Deep Sleep module includes automatic
9. Set the REGSLP bit (WDTCON<7>) and clear                 self-monitoring capability. During Deep Sleep, critical
      the IDLEN bit (OSCCON<7>).                            internal nodes are continuously monitored in order to
                                                            detect possible Fault conditions (which would not
10. If using an RTCC alarm for wake-up, wait until          ordinarily occur). If a Fault condition is detected, the
      the RTCSYNC bit (RTCCFG<4>) is clear.                 circuitry will set the DSFLT status bit (DSWAKEL<7>)
                                                            and automatically wake the microcontroller from Deep
11. Enter Deep Sleep mode by setting the DSEN bit           Sleep, causing a POR Reset.
      (DSCONH<7>) and issuing a SLEEP instruction.
      These two instructions must be executed back          During Deep Sleep, the Fault detection circuitry is
      to back.                                              always enabled and does not require any specific
                                                            configuration prior to entering Deep Sleep.
12. Once a wake-up event occurs, the device will
      perform a POR Reset sequence. Code execution
      resumes at the device's Reset vector.

13. Determine if the device exited Deep Sleep by
      reading the Deep Sleep bit, DS (WDTCON<3>).
      This bit will be set if there was an exit from Deep
      Sleep mode.

2010 Microchip Technology Inc.  Preliminary                DS39964B-page 57
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4.6.9 DEEP SLEEP MODE REGISTERS

Deep Sleep mode registers are provided in
Register 4-1 through Register 4-6.

REGISTER 4-1: DSCONH: DEEP SLEEP CONTROL HIGH BYTE REGISTER (BANKED F4Dh)

R/W-0              U-0  U-0               U-0             U-0                   r-0    R/W-0     R/W-0

DSEN(1)            --   --                --              --                    r      DSULPEN RTCWDIS

bit 7                                                                                                      bit 0

Legend:                 r = Reserved bit                  U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set                  `0' = Bit is cleared         x = Bit is unknown

bit 7    DSEN: Deep Sleep Enable bit(1)
         1 = Deep Sleep mode is entered on a SLEEP command
bit 6-3  0 = Sleep mode is entered on a SLEEP command
bit 2    Unimplemented: Read as `0'
bit 1
         (Reserved): Always write `0' to this bit
bit 0
         DSULPEN: Ultra Low-Power Wake-up Module Enable bit
         1 = ULPWU module is enabled in Deep Sleep
         0 = ULPWU module is disabled in Deep Sleep
         RTCWDIS: RTCC Wake-up Disable bit
         1 = Wake-up from RTCC is disabled
         0 = Wake-up from RTCC is enabled

Note 1: In order to enter Deep Sleep, Sleep must be executed immediately after setting DSEN.

REGISTER 4-2:      DSCONL: DEEP SLEEP LOW BYTE CONTROL REGISTER (BANKED F4Ch)
        U-0
         --        U-0  U-0               U-0             U-0                   R/W-0  R/W-0(1)  R/W-0(1)

bit 7             --   --                --              --   ULPWDIS                 DSBOR RELEASE

                                                                                                           bit 0

Legend:                 W = Writable bit                  U = Unimplemented bit, read as `0'
R = Readable bit        `1' = Bit is set
-n = Value at POR                                         `0' = Bit is cleared         x = Bit is unknown

bit 7-3  Unimplemented: Read as `0'
bit 2
bit 1    ULPWDIS: Ultra Low-Power Wake-up Disable bit

bit 0    1 = ULPWU wake-up source is disabled
         0 = ULPWU wake-up source is enabled (must also set DSULPEN = 1)

         DSBOR: Deep Sleep BOR Event Status bit

         1 = DSBOREN was enabled and VDD dropped below the DSBOR arming voltage during Deep Sleep,
               but did not fall below VDSBOR

         0 = DSBOREN was disabled or VDD did not drop below the DSBOR arming voltage during Deep
               Sleep

         RELEASE: I/O Pin State Release bit

         Upon waking from Deep Sleep, the I/O pins maintain their previous states. Clearing this bit will
         release the I/O pins and allow their respective TRIS and LAT bits to control their states.

Note 1: This is the value when VDD is initially applied.

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REGISTER 4-3: DSGPR0: DEEP SLEEP PERSISTENT GENERAL PURPOSE REGISTER 0
                           (BANKED F4Eh)

                                                   R/W-xxxx(1)

                                 Deep Sleep Persistent General Purpose bits

bit 7                                                                                                  bit 0

Legend:                          W = Writable bit       U = Unimplemented bit, read as `0'
R = Readable bit                 `1' = Bit is set
-n = Value at POR                                       `0' = Bit is cleared       x = Bit is unknown

bit 7-0  Deep Sleep Persistent General Purpose bits
         Contents are retained even in Deep Sleep mode.

Note 1: All register bits are maintained unless: VDDCORE drops below the normal BOR threshold outside of Deep
              Sleep or the device is in Deep Sleep and the dedicated DSBOR is enabled and VDD drops below the
              DSBOR threshold, or DSBOR is enabled or disabled, but VDD is hard cycled to near VSS.

REGISTER 4-4: DSGPR1: DEEP SLEEP PERSISTENT GENERAL PURPOSE REGISTER 1
                           (BANKED F4Fh)

                                                   R/W-xxxx(1)

                                 Deep Sleep Persistent General Purpose bits

bit 7                                                                                                  bit 0

Legend:                          W = Writable bit       U = Unimplemented bit, read as `0'
R = Readable bit                 `1' = Bit is set
-n = Value at POR                                       `0' = Bit is cleared       x = Bit is unknown

bit 7-0  Deep Sleep Persistent General Purpose bits
         Contents are retained even in Deep Sleep mode.

Note 1: All register bits are maintained unless: VDDCORE drops below the normal BOR threshold outside of Deep
              Sleep or the device is in Deep Sleep and the dedicated DSBOR is enabled and VDD drops below the
              DSBOR threshold, or DSBOR is enabled or disabled, but VDD is hard cycled to near VSS.

REGISTER 4-5:      DSWAKEH: DEEP SLEEP WAKE HIGH BYTE REGISTER (BANKED F4Bh)
        U-0
         --        U-0           U-0               U-0  U-0                   U-0           U-0        R/W-0

bit 7             --            --                --           --            --            --   DSINT0

                                                                                                       bit 0

Legend:                          W = Writable bit       U = Unimplemented bit, read as `0'
R = Readable bit                 `1' = Bit is set
-n = Value at POR                                       `0' = Bit is cleared       x = Bit is unknown

bit 7-1  Unimplemented: Read as `0'
bit 0
         DSINT0: Interrupt-on-Change bit
         1 = Interrupt-on-change was asserted during Deep Sleep
         0 = Interrupt-on-change was not asserted during Deep Sleep

2010 Microchip Technology Inc.                    Preliminary                                   DS39964B-page 59
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REGISTER 4-6: DSWAKEL: DEEP SLEEP WAKE LOW BYTE REGISTER (BANKED F4Ah)

     R/W-0         U-0  R/W-0             R/W-0        R/W-0            R/W-0               U-0  R/W-1
    DSFLT
bit 7              --   DSULP             DSWDT        DSRTC     DSMCLR                     --   DSPOR

                                                                                                                bit 0

Legend:                 W = Writable bit          U = Unimplemented bit, read as `0'
R = Readable bit        `1' = Bit is set
-n = Value at POR                                 `0' = Bit is cleared                      x = Bit is unknown

bit 7       DSFLT: Deep Sleep Fault Detected bit

            1 = A Deep Sleep Fault was detected during Deep Sleep
            0 = A Deep Sleep Fault was not detected during Deep Sleep

bit 6       Unimplemented: Read as `0'

bit 5       DSULP: Ultra Low-Power Wake-up Status bit

            1 = An ultra low-power wake-up event occurred during Deep Sleep
            0 = An ultra low-power wake-up event did not occur during Deep Sleep

bit 4       DSWDT: Deep Sleep Watchdog Timer Time-out bit

            1 = The Deep Sleep Watchdog Timer timed out during Deep Sleep
            0 = The Deep Sleep Watchdog Timer did not time out during Deep Sleep

bit 3       DSRTC: Real-Time Clock and Calendar Alarm bit

            1 = The Real-Time Clock/Calendar triggered an alarm during Deep Sleep
            0 = The Real-Time Clock /Calendar did not trigger an alarm during Deep Sleep

bit 2       DSMCLR: MCLR Event bit

            1 = The MCLR pin was asserted during Deep Sleep
            0 = The MCLR pin was not asserted during Deep Sleep

bit 1       Unimplemented: Read as `0'

bit 0       DSPOR: Power-on Reset Event bit

            1 = The VDD supply POR circuit was active and a POR event was detected(1)

            0 = The VDD supply POR circuit was not active, or was active, but did not detect a POR event

Note 1: Unlike the other bits in this register, this bit can be set outside of Deep Sleep.

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4.7 Ultra Low-Power Wake-up                                When the voltage on RA0 drops below VIL, an interrupt
                                                           will be generated, which will cause the device to
The Ultra Low-Power Wake-up (ULPWU) on RA0 allows          wake-up and execute the next instruction.
a slow falling voltage to generate an interrupt-on-change
without excess current consumption.                        This feature provides a low-power technique for
                                                           periodically waking up the device from Sleep mode.
Follow these steps to use this feature:                    The time-out is dependent on the discharge time of the
                                                           RC circuit on RA0.
1. Configure a remappable output pin to output the
      ULPOUT signal.                                       When the ULPWU module causes the device to
                                                           wake-up from Sleep mode, the ULPLVL (WDTCON<5>)
2. Map an INTx interrupt-on-change input function to       bit is set. When the ULPWU module causes the device
      the same pin as used for the ULPOUT output func-     to wake-up from Deep Sleep, the DSULP
      tion. Alternatively, in step 1, configure ULPOUT to  (DSWAKEL<5>) bit is set. Software can check these bits
      output onto a PORTB interrupt-on-change pin.         upon wake-up to determine the wake-up source. Also in
                                                           Sleep mode, only the remappable output function,
3. Charge the capacitor on RA0 by configuring the          ULPWU, will output this bit value to an RPn pin for
      RA0 pin to an output and setting it to `1'.          externally detecting wake-up events.

4. Enable interrupt-on-change (PIE bit) for the            See Example 4-1 for initializing the ULPWU module.
      corresponding pin selected in step 2.
                                                           Note:  For module related bit definitions, see the
5. Stop charging the capacitor by configuring RA0                 WDTCON register in Section 28.2
      as an input.                                                "Watchdog Timer (WDT)" and the
                                                                  DSWAKEL register (Register 4-6).
6. Discharge the capacitor by setting the ULPEN
      and ULPSINK bits in the WDTCON register.

7. Configure Sleep mode.
8. Enter Sleep mode.

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EXAMPLE 4-1: ULTRA LOW-POWER WAKE-UP INITIALIZATION

               //*********************************************************************************
               //Configure a remappable output pin with interrupt capability
               //for ULPWU function (RP21 => RD4/INT1 in this example)
               //*********************************************************************************
               RPOR21 = 13;// ULPWU function mapped to RP21/RD4
               RPINR1 = 21;// INT1 mapped to RP21 (RD4)

               //***************************
               //Charge the capacitor on RA0
               //***************************
               TRISAbits.TRISA0 = 0;
               PORTAbits.RA0 = 1;
               for(i = 0; i < 10000; i++) Nop();

               //**********************************
               //Stop Charging the capacitor on RA0
               //**********************************
               TRISAbits.TRISA0 = 1;

               //*****************************************
               //Enable the Ultra Low Power Wakeup module
               //and allow capacitor discharge
               //*****************************************
               WDTCONbits.ULPEN = 1;
               WDTCONbits.ULPSINK = 1;

               //******************************************
               //Enable Interrupt for ULPW
               //******************************************
               //For Sleep
               //(assign the ULPOUT signal in the PPS module to a pin
               //which has also been assigned an interrupt capability,
               //such as INT1)
               INTCON3bits.INT1IF = 0;
               INTCON3bits.INT1IE = 1;

               //********************
               //Configure Sleep Mode
               //********************
               //For Sleep
               OSCCONbits.IDLEN = 0;

               //For Deep Sleep
               OSCCONbits.IDLEN = 0; // enable deep sleep
               DSCONHbits.DSEN = 1; // Note: must be set just before executing Sleep();
               //****************
               //Enter Sleep Mode
               //****************
               Sleep();
               // for sleep, execution will resume here
               // for deep sleep, execution will restart at reset vector (use WDTCONbits.DS to detect)

DS39964B-page 62  Preliminary   2010 Microchip Technology Inc.
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A series resistor between RA0 and the external            4.8 Peripheral Module Disable
capacitor provides overcurrent protection for the
RA0/AN0/C1INA/ULPWU/RP0 pin and can allow for             All peripheral modules (except for I/O ports) also have
software calibration of the time-out (see Figure 4-9).    a second control bit that can disable their functionality.
                                                          These bits, known as the Peripheral Module Disable
FIGURE 4-9:            SERIAL RESISTOR                    (PMDISx) bits, are generically named "xxxMD" (using
                                                          "xxx" as the mnemonic version of the module's name).
                  RA0         R1
                                                          These bits are located in the PMDISx special function
                                 C1                       registers. In contrast to the module enable bits (gener-
                                                          ically named "xxxEN" and located in bit position seven
A timer can be used to measure the charge time and        of the control registers), the PMDISx bits must be set
discharge time of the capacitor. The charge time can      (= 1) to disable the modules.
then be adjusted to provide the desired interrupt delay.
This technique will compensate for the affects of         While the PMD and module enable bits both disable a
temperature, voltage and component accuracy. The          peripheral's functionality, the PMD bit completely shuts
ULPWU peripheral can also be configured as a simple       down the peripheral, effectively powering down all
Programmable Low-Voltage Detect (LVD) or                  circuits and removing all clock sources. This has the
temperature sensor.                                       additional effect of making any of the module's control
                                                          and buffer registers, mapped in the SFR space,
Note:    For more information, refer to AN879,            unavailable for operations. Essentially, the peripheral
         "Using the Microchip Ultra Low-Power             ceases to exist until the PMD bit is cleared.
         Wake-up Module" application note
         (DS00879).                                       This differs from using the module enable bit, which
                                                          allows the peripheral to be reconfigured and buffer reg-
                                                          isters preloaded, even when the peripheral's
                                                          operations are disabled.

                                                          The PMDISx bits are most useful in highly
                                                          power-sensitive applications. In these cases, the bits
                                                          can be set before the main body of the application to
                                                          remove peripherals that will not be needed at all.

TABLE 4-2: LOW-POWER MODE REGISTERS

Register Bit 7         Bit 6     Bit 5  Bit 4             Bit 3  Bit 2  Bit 1  Bit 0                    Value on
                                                                                                       POR, BOR

PMDIS3  CCP10MD CCP9MD CCP8MD CCP7MD CCP6MD CCP5MD CCP4MD                     --                      0000 000
PMDIS2
PMDIS1  --            TMR8MD    --     TMR6MD TMR5MD CMP3MD CMP2MD CMP1MD 00 0000
PMDIS0
Note 1:  PSPMD(1) CTMUMD RTCCMD TMR4MD TMR3MD TMR2MD TMR1MD                    --                      0000 000

         ECCP3MD ECCP2MD ECCP1MD UART2MD UART1MD SPI2MD SPI1MD ADCMD 0000 0000

         Not implemented on 28-pin devices (PIC18F26J53, PIC18F27J53, PIC18LF26J53 and PIC18LF27J53).

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NOTES:

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5.0 RESET                                               For information on WDT Resets, see Section 28.2
                                                        "Watchdog Timer (WDT)". For Stack Reset events,
The PIC18F47J53 family of devices differentiates        see Section 6.1.4.4 "Stack Full and Underflow
among various kinds of Reset:                           Resets" and for Deep Sleep mode, see Section 4.6
                                                        "Deep Sleep Mode".
a) Power-on Reset (POR)
b) MCLR Reset during normal operation                   Figure 5-1 provides a simplified block diagram of the
c) MCLR Reset during power-managed modes                on-chip Reset circuit.
d) Watchdog Timer (WDT) Reset (during
                                                        5.1 RCON Register
      execution)
e) Configuration Mismatch (CM)                          Device Reset events are tracked through the RCON
f) Brown-out Reset (BOR)                                register (Register 5-1). The lower five bits of the register
g) RESET Instruction                                    indicate that a specific Reset event has occurred. In
h) Stack Full Reset                                     most cases, these bits can only be set by the event and
i) Stack Underflow Reset                                must be cleared by the application after the event. The
j) Deep Sleep Reset                                     state of these flag bits, taken together, can be read to
                                                        indicate the type of Reset that just occurred. This is
This section discusses Resets generated by MCLR,        described in more detail in Section 5.7 "Reset State of
POR and BOR, and covers the operation of the various    Registers".
start-up timers.
                                                        The RCON register also has a control bit for setting
                                                        interrupt priority (IPEN). Interrupt priority is discussed
                                                        in Section 9.0 "Interrupts".

FIGURE 5-1:       SIMPLIFIED BLOCK DIAGRAM OF ON-CHIP RESET CIRCUIT

                     RESET Instruction

             Configuration Word Mismatch

          Stack   Stack Full/Underflow Reset
         Pointer

                  External Reset

MCLR         ( )_IDLE

      Deep Sleep Reset

                  Sleep

               WDT
             Time-out

             VDD Rise      POR Pulse
              Detect

   VDD          Brown-out        Brown-out                           S
VDDCORE          Reset(1)         Reset(2)

             PWRT

             32 ms         PWRT           66 ms                      R  Q  Chip_Reset
             INTRC

                                 11-Bit Ripple Counter

Note 1: The VDD monitoring BOR circuit can be enabled or disabled on "LF" devices based on the CONFIG3L
              Configuration bit. On "F" devices, the VDD monitoring BOR circuit is only enabled during Deep Sleep mode by
              CONFIG3L.

        2: The VDDCORE monitoring BOR circuit is only implemented on "F" devices. It is always used, except while in Deep
              Sleep mode. The VDDCORE monitoring BOR circuit has a trip point threshold of VBOR (parameter D005).

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REGISTER 5-1: RCON: RESET CONTROL REGISTER (ACCESS FD0h)

R/W-0              U-0  R/W-1                R/W-1    R-1                   R-1        R/W-0          R/W-0
                                                                                       POR            BOR
       IPEN        --   CM                        RI  TO                    PD
                                                                                                             bit 0
bit 7

Legend:                 W = Writable bit              U = Unimplemented bit, read as `0'
R = Readable bit        `1' = Bit is set
-n = Value at POR                                     `0' = Bit is cleared       x = Bit is unknown

bit 7        IPEN: Interrupt Priority Enable bit

             1 = Enable priority levels on interrupts
             0 = Disable priority levels on interrupts (PIC16CXXX Compatibility mode)

bit 6        Unimplemented: Read as `0'

bit 5        CM: Configuration Mismatch Flag bit

             1 = A Configuration Mismatch Reset has not occurred
             0 = A Configuration Mismatch Reset has occurred (must be set in software after a Configuration

                   Mismatch Reset occurs)

bit 4        RI: RESET Instruction Flag bit

             1 = The RESET instruction was not executed (set by firmware only)
             0 = The RESET instruction was executed causing a device Reset (must be set in software after a

                   Brown-out Reset occurs)

bit 3        TO: Watchdog Time-out Flag bit

             1 = Set by power-up, CLRWDT instruction or SLEEP instruction
             0 = A WDT time-out occurred

bit 2        PD: Power-Down Detection Flag bit

             1 = Set by power-up or by the CLRWDT instruction
             0 = Set by execution of the SLEEP instruction

bit 1        POR: Power-on Reset Status bit

             1 = A Power-on Reset has not occurred (set by firmware only)
             0 = A Power-on Reset occurred (must be set in software after a Power-on Reset occurs)

bit 0        BOR: Brown-out Reset Status bit

             1 = A Brown-out Reset has not occurred (set by firmware only)
             0 = A Brown-out Reset occurred (must be set in software after a Brown-out Reset occurs)

Note 1: It is recommended that the POR bit be set after a Power-on Reset has been detected, so that subsequent
            Power-on Resets may be detected.

       2: If the on-chip voltage regulator is disabled, BOR remains `0' at all times. See Section 5.4.1 "Detecting
            BOR" for more information.

       3: Brown-out Reset is said to have occurred when BOR is `0' and POR is `1' (assuming that POR was set to
            `1' by software immediately after a Power-on Reset).

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5.2 Master Clear (MCLR)                                      Deep Sleep. Once the VDD voltage recovers back
                                                             above the VDSBOR threshold, and once the core
The Master Clear Reset (MCLR) pin provides a method          voltage regulator achieves a VDDCORE voltage above
for triggering a hard external Reset of the device. A        VBOR, the device will begin executing code again
Reset is generated by holding the pin low. PIC18             normally, but the DS bit in the WDTCON register will
extended microcontroller devices have a noise filter in      not be set. The device behavior will be similar to hard
the MCLR Reset path, which detects and ignores small         cycling all power to the device.
pulses.
                                                             On "LF" devices (ex: PIC18LF47J53), the VDDCORE
The MCLR pin is not driven low by any internal Resets,       BOR circuit is always disabled because the internal
including the WDT.                                           core voltage regulator is disabled. Instead of monitor-
                                                             ing VDDCORE, PIC18LF devices in this family can still
5.3 Power-on Reset (POR)                                     use the VDD BOR circuit to monitor VDD excursions
                                                             below the VDSBOR threshold. The VDD BOR circuit can
A POR condition is generated on-chip whenever VDD            be disabled by setting the DSBOREN bit = 0.
rises above a certain threshold. This allows the device
to start in the initialized state when VDD is adequate for   The VDD BOR circuit is enabled when DSBOREN = 1
operation.                                                   on "LF" devices, or on "F" devices while in Deep Sleep
                                                             with DSBOREN = 1. When enabled, the VDD BOR cir-
To take advantage of the POR circuitry, tie the MCLR         cuit is extremely low power (typ. 200nA) during normal
pin through a resistor (1 k to 10 k) to VDD. This will       operation above ~2.3V on VDD. If VDD drops below this
eliminate external RC components usually needed to           DSBOR arming level when the VDD BOR circuit is
create a POR delay.                                          enabled, the device may begin to consume additional
                                                             current (typ. 50 A) as internal features of the circuit
When the device starts normal operation (i.e., exits the     power-up. The higher current is necessary to achieve
Reset condition), device operating parameters                more accurate sensing of the VDD level. However, the
(voltage, frequency, temperature, etc.) must be met to       device will not enter Reset until VDD falls below the
ensure operation. If these conditions are not met, the       VDSBOR threshold.
device must be held in Reset until the operating
conditions are met.                                          5.4.1 DETECTING BOR

POR events are captured by the POR bit (RCON<1>).            The BOR bit always resets to `0' on any VDDCORE
The state of the bit is set to `0' whenever a Power-on       Brown-out Reset or Power-on Reset event. This makes
Reset occurs; it does not change for any other Reset         it difficult to determine if a Brown-out Reset event has
event. POR is not reset to `1' by any hardware event.        occurred just by reading the state of BOR alone. A
To capture multiple events, the user manually resets         more reliable method is to simultaneously check the
the bit to `1' in software following any POR.                state of both POR and BOR. This assumes that the
                                                             POR bit is reset to `1' in software immediately after any
5.4 Brown-out Reset (BOR)                                    Power-on Reset event. If BOR is `0' while POR is `1', it
                                                             can be reliably assumed that a Brown-out Reset event
The "F" devices in the PIC18F47J53 family incorporate        has occurred.
two types of BOR circuits: one which monitors
VDDCORE and one which monitors VDD. Only one BOR             If the voltage regulator is disabled (LF device), the
circuit can be active at a time. When in normal Run          VDDCORE BOR functionality is disabled. In this case,
mode, Idle or normal Sleep modes, the BOR circuit that       the BOR bit cannot be used to determine a Brown-out
monitors VDDCORE is active and will cause the device         Reset event. The BOR bit is still cleared by a Power-on
to be held in BOR if VDDCORE drops below VBOR                Reset event.
(parameter D005). Once VDDCORE rises back above
VBOR, the device will be held in Reset until the
expiration of the Power-up Timer, with period, TPWRT
(parameter 33).

During Deep Sleep operation, the on-chip core voltage
regulator is disabled and VDDCORE is allowed to drop to
VSS. If the Deep Sleep BOR circuit is enabled by the
DSBOREN bit (CONFIG3L<2> = 1), it will monitor VDD.
If VDD drops below the VDSBOR threshold, the device
will be held in a Reset state similar to POR. All registers
will be set back to their POR Reset values and the con-
tents of the DSGPR0 and DSGPR1 holding registers
will be lost. Additionally, if any I/O pins had been
configured as outputs during Deep Sleep, these pins
will be tri-stated and the device will no longer be held in

2010 Microchip Technology Inc.  Preliminary                 DS39964B-page 67
PIC18F47J53 FAMILY

5.5 Configuration Mismatch (CM)                             5.6 Power-up Timer (PWRT)

The Configuration Mismatch (CM) Reset is designed to        PIC18F47J53 family devices incorporate an on-chip
detect, and attempt to recover from, random memory          PWRT to help regulate the POR process. The PWRT is
corrupting events. These include Electrostatic              always enabled. The main function is to ensure that the
Discharge (ESD) events, which can cause widespread          device voltage is stable before code is executed.
single bit changes throughout the device and result in
catastrophic failure.                                       The Power-up Timer (PWRT) of the PIC18F47J53 family
                                                            devices is a 5-bit counter which uses the INTRC source
In PIC18FXXJ Flash devices, the device Configuration        as the clock input. This yields an approximate time
registers (located in the configuration memory space)       interval of 32 x 32 s = 1 ms. While the PWRT is
are continuously monitored during operation by com-         counting, the device is held in Reset.
paring their values to complimentary shadow registers.
If a mismatch is detected between the two sets of           The power-up time delay depends on the INTRC clock
registers, a CM Reset automatically occurs. These           and will vary from chip-to-chip due to temperature and
events are captured by the CM bit (RCON<5>). The            process variation. See DC parameter 33 (TPWRT) for
state of the bit is set to `0' whenever a CM event occurs;  details.
it does not change for any other Reset event.
                                                            5.6.1 TIME-OUT SEQUENCE
A CM Reset behaves similarly to a MCLR, RESET
instruction, WDT time-out or Stack Event Resets. As         The PWRT time-out is invoked after the POR pulse has
with all hard and power Reset events, the device            cleared. The total time-out will vary based on the status
Configuration Words are reloaded from the Flash             of the PWRT. Figure 5-2, Figure 5-3, Figure 5-4 and
Configuration Words in program memory as the device         Figure 5-5 all depict time-out sequences on power-up
restarts.                                                   with the PWRT.

                                                            Since the time-outs occur from the POR pulse, if MCLR
                                                            is kept low long enough, the PWRT will expire. Bringing
                                                            MCLR high will begin execution immediately if a clock
                                                            source is available (Figure 5-4). This is useful for
                                                            testing purposes or to synchronize more than one
                                                            PIC18F device operating in parallel.

FIGURE 5-2:              TIME-OUT SEQUENCE ON POWER-UP (MCLR TIED TO VDD, VDD RISE < TPWRT)

                    VDD  TPWRT
                 MCLR
   INTERNAL POR

PWRT TIME-OUT
INTERNAL RESET

DS39964B-page 68         Preliminary                         2010 Microchip Technology Inc.
FIGURE 5-3:                                   PIC18F47J53 FAMILY

                         TIME-OUT SEQUENCE ON POWER-UP (MCLR NOT TIED TO VDD): CASE 1

                    VDD                         TPWRT
                 MCLR
    INTERNAL POR
PWRT TIME-OUT
INTERNAL RESET

FIGURE 5-4:              TIME-OUT SEQUENCE ON POWER-UP (MCLR NOT TIED TO VDD): CASE 2

                    VDD                     TPWRT
                 MCLR
   INTERNAL POR

PWRT TIME-OUT
INTERNAL RESET

FIGURE 5-5:              SLOW RISE TIME (MCLR TIED TO VDD, VDD RISE > TPWRT)

                                                       3.3V

                         VDD     0V         1V

             MCLR

   INTERNAL POR                      TPWRT
PWRT TIME-OUT
INTERNAL RESET

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PIC18F47J53 FAMILY

5.7 Reset State of Registers                               TO, PD, POR and BOR) are set or cleared differently in
                                                           different Reset situations, as indicated in Table 5-1.
Most registers are unaffected by a Reset. Their status     These bits are used in software to determine the nature
is unknown on POR and unchanged by all other               of the Reset.
Resets. The other registers are forced to a "Reset
state" depending on the type of Reset that occurred.       Table 5-2 describes the Reset states for all of the
                                                           Special Function Registers. These are categorized by
Most registers are not affected by a WDT wake-up,          POR and BOR, MCLR and WDT Resets and WDT
since this is viewed as the resumption of normal           wake-ups.
operation. Status bits from the RCON register (CM, RI,

TABLE 5-1: STATUS BITS, THEIR SIGNIFICANCE AND THE INITIALIZATION CONDITION FOR
                     RCON REGISTER

                                Program                    RCON Register        STKPTR Register
                               Counter(1) CM
           Condition

                                                        RI TO PD POR BOR STKFUL STKUNF

Power-on Reset                 0000h   1                1  1  1           0  0  0                           0

RESET instruction              0000h   u                0  u  u           u  u  u                           u

Brown-out Reset                0000h   1                1  1  1           u  0  u                           u

Configuration Mismatch Reset   0000h   0                u  u  u           u  u  u                           u

MCLR Reset during              0000h   u                u  1  u           u  u  u                           u

power-managed Run modes

MCLR Reset during              0000h   u                u  1  0           u  u  u                           u

power-managed Idle modes and

Sleep mode

MCLR Reset during full-power   0000h   u                u  u  u           u  u  u                           u

execution

Stack Full Reset (STVREN = 1) 0000h    u                u  u  u           u  u  1                           u

Stack Underflow Reset          0000h   u                u  u  u           u  u  u                           1
(STVREN = 1)

Stack Underflow Error (not an  0000h   u                u  u  u           u  u  u                           1

actual Reset, STVREN = 0)

WDT time-out during full-power 0000h   u                u  0  u           u  u  u                           u

or power-managed Run modes

WDT time-out during            PC + 2  u                u  0  0           u  u  u                           u

power-managed Idle or Sleep

modes

Interrupt exit from            PC + 2  u                u  u  0           u  u  u                           u
power-managed modes

Legend: u = unchanged
Note 1: When the wake-up is due to an interrupt and the GIEH or GIEL bit is set, the PC is loaded with the

              interrupt vector (0008h or 0018h).

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                                                      PIC18F47J53 FAMILY

TABLE 5-2: INITIALIZATION CONDITIONS FOR ALL REGISTERS

Register    Applicable Devices                 Power-on Reset,        MCLR Resets     Wake-up via WDT
                                               Brown-out Reset,        WDT Reset          or Interrupt
                                               Wake From Deep
                                                                   RESET Instruction
                                                       Sleep          Stack Resets
                                                                        CM Resets

TOSU        PIC18F2XJ53          PIC18F4XJ53   ---0 0000           ---0 0000                        ---u uuuu(1)
TOSH        PIC18F2XJ53          PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu(1)
TOSL        PIC18F2XJ53          PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu(1)
STKPTR      PIC18F2XJ53          PIC18F4XJ53   00-0 0000           uu-0 0000                        uu-u uuuu(1)
PCLATU      PIC18F2XJ53          PIC18F4XJ53   ---0 0000           ---0 0000
PCLATH      PIC18F2XJ53          PIC18F4XJ53   0000 0000           0000 0000                        ---u uuuu
PCL         PIC18F2XJ53          PIC18F4XJ53   0000 0000           0000 0000
TBLPTRU     PIC18F2XJ53          PIC18F4XJ53   --00 0000           --00 0000                        uuuu uuuu
TBLPTRH     PIC18F2XJ53          PIC18F4XJ53   0000 0000           0000 0000                          PC + 2(2)
TBLPTRL     PIC18F2XJ53          PIC18F4XJ53   0000 0000           0000 0000
TABLAT      PIC18F2XJ53          PIC18F4XJ53   0000 0000           0000 0000                        --uu uuuu
PRODH       PIC18F2XJ53          PIC18F4XJ53   xxxx xxxx           uuuu uuuu
PRODL       PIC18F2XJ53          PIC18F4XJ53   xxxx xxxx           uuuu uuuu                        uuuu uuuu
INTCON      PIC18F2XJ53          PIC18F4XJ53   0000 000x           0000 000u
INTCON2     PIC18F2XJ53          PIC18F4XJ53   1111 1111           1111 1111                        uuuu uuuu
INTCON3     PIC18F2XJ53          PIC18F4XJ53   1100 0000           1100 0000
INDF0       PIC18F2XJ53          PIC18F4XJ53                                                        uuuu uuuu
                                                    N/A                 N/A
                                                                                                    uuuu uuuu

                                                                                                    uuuu uuuu
                                                                                                    uuuu uuuu(3)
                                                                                                    uuuu uuuu(3)
                                                                                                    uuuu uuuu(3)

                                                                                                          N/A

POSTINC0    PIC18F2XJ53 PIC18F4XJ53                   N/A          N/A                              N/A

POSTDEC0 PIC18F2XJ53 PIC18F4XJ53                      N/A          N/A                              N/A

PREINC0     PIC18F2XJ53 PIC18F4XJ53                   N/A          N/A                              N/A

PLUSW0      PIC18F2XJ53 PIC18F4XJ53                   N/A          N/A                              N/A

FSR0H       PIC18F2XJ53          PIC18F4XJ53   ---- 0000           ---- 0000                        ---- uuuu
FSR0L       PIC18F2XJ53          PIC18F4XJ53   xxxx xxxx           uuuu uuuu                        uuuu uuuu
WREG        PIC18F2XJ53          PIC18F4XJ53   xxxx xxxx           uuuu uuuu                        uuuu uuuu
INDF1       PIC18F2XJ53          PIC18F4XJ53
                                                    N/A                 N/A                               N/A

POSTINC1    PIC18F2XJ53 PIC18F4XJ53                   N/A          N/A                              N/A

POSTDEC1 PIC18F2XJ53 PIC18F4XJ53                      N/A          N/A                              N/A

PREINC1     PIC18F2XJ53 PIC18F4XJ53                   N/A          N/A                              N/A

PLUSW1      PIC18F2XJ53 PIC18F4XJ53                   N/A          N/A                              N/A

FSR1H       PIC18F2XJ53 PIC18F4XJ53            ---- 0000           ---- 0000                        ---- uuuu
FSR1L
BSR         PIC18F2XJ53 PIC18F4XJ53            xxxx xxxx           uuuu uuuu                        uuuu uuuu
Legend:
Note 1:     PIC18F2XJ53 PIC18F4XJ53            ---- 0000           ---- 0000                        ---- uuuu

        2:  u = unchanged, x = unknown, - = unimplemented bit, read as `0', q = value depends on condition.

        3:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are
        4:  updated with the current value of the PC. The STKPTR is modified to point to the next location in the
        5:  hardware stack.
        6:
            When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the interrupt
            vector (0008h or 0018h).

            One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

            See Table 5-1 for Reset value for specific condition.

            Not implemented for PIC18F2XJ53 devices.

            Not implemented for "LF" devices.

2010 Microchip Technology Inc.                Preliminary                                          DS39964B-page 71
PIC18F47J53 FAMILY

TABLE 5-2: INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

Register          Applicable Devices        Power-on Reset,        MCLR Resets     Wake-up via WDT
                                            Brown-out Reset,        WDT Reset          or Interrupt
                                            Wake From Deep
                                                                RESET Instruction
                                                    Sleep          Stack Resets
                                                                     CM Resets

INDF2             PIC18F2XJ53 PIC18F4XJ53          N/A          N/A                              N/A

POSTINC2          PIC18F2XJ53 PIC18F4XJ53          N/A          N/A                              N/A

POSTDEC2 PIC18F2XJ53 PIC18F4XJ53                   N/A          N/A                              N/A

PREINC2           PIC18F2XJ53 PIC18F4XJ53          N/A          N/A                              N/A

PLUSW2            PIC18F2XJ53 PIC18F4XJ53          N/A          N/A                              N/A

FSR2H             PIC18F2XJ53 PIC18F4XJ53   ---- 0000           ---- 0000                        ---- uuuu

FSR2L             PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           uuuu uuuu                        uuuu uuuu

STATUS            PIC18F2XJ53 PIC18F4XJ53   ---x xxxx           ---u uuuu                        ---u uuuu

TMR0H             PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

TMR0L             PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           uuuu uuuu                        uuuu uuuu

T0CON             PIC18F2XJ53 PIC18F4XJ53   1111 1111           1111 1111                        uuuu uuuu

OSCCON            PIC18F2XJ53 PIC18F4XJ53   0110 qq00           0110 qq00                        0110 qq0u

CM1CON            PIC18F2XJ53 PIC18F4XJ53   0001 1111           uuuu uuuu                        uuuu uuuu

CM2CON            PIC18F2XJ53 PIC18F4XJ53   0001 1111           uuuu uuuu                        uuuu uuuu
RCON(4)           PIC18F2XJ53 PIC18F4XJ53   0-11 11qq           0-qq qquu                        u-qq qquu

TMR1H             PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           uuuu uuuu                        uuuu uuuu

TMR1L             PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           uuuu uuuu                        uuuu uuuu

T1CON             PIC18F2XJ53 PIC18F4XJ53   0000 0000           u0uu uuuu                        uuuu uuuu

TMR2              PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

PR2               PIC18F2XJ53 PIC18F4XJ53   1111 1111           1111 1111                        uuuu uuuu

T2CON             PIC18F2XJ53 PIC18F4XJ53   -000 0000           -000 0000                        -uuu uuuu

SSP1BUF           PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           uuuu uuuu                        uuuu uuuu

SSP1ADD           PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

SSP1MSK           PIC18F2XJ53 PIC18F4XJ53   ---- ----           uuuu uuuu                        uuuu uuuu

SSP1STAT          PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

SSP1CON1 PIC18F2XJ53 PIC18F4XJ53            0000 0000           0000 0000                        uuuu uuuu

SSP1CON2 PIC18F2XJ53 PIC18F4XJ53            0000 0000           0000 0000                        uuuu uuuu

ADRESH            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           uuuu uuuu                        uuuu uuuu

ADRESL            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           uuuu uuuu                        uuuu uuuu

ADCON0            PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

ADCON1            PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

WDTCON            PIC18F2XJ53 PIC18F4XJ53   1qq0 0000           0qq0 0000                        uqqu uuuu

Legend: u = unchanged, x = unknown, - = unimplemented bit, read as `0', q = value depends on condition.

Note 1: When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are
              updated with the current value of the PC. The STKPTR is modified to point to the next location in the
              hardware stack.

      2: When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the interrupt
            vector (0008h or 0018h).

      3: One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      4: See Table 5-1 for Reset value for specific condition.

      5: Not implemented for PIC18F2XJ53 devices.

      6: Not implemented for "LF" devices.

DS39964B-page 72                            Preliminary               2010 Microchip Technology Inc.
                                                   PIC18F47J53 FAMILY

TABLE 5-2: INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

Register  Applicable Devices                Power-on Reset,        MCLR Resets     Wake-up via WDT
                                            Brown-out Reset,        WDT Reset          or Interrupt
                                            Wake From Deep
                                                                RESET Instruction
                                                    Sleep          Stack Resets
                                                                     CM Resets

PSTR1CON PIC18F2XJ53 PIC18F4XJ53            00-0 0001           00-0 0001                        uu-u uuuu

ECCP1AS   PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu

ECCP1DEL PIC18F2XJ53 PIC18F4XJ53            0000 0000           0000 0000                        uuuu uuuu

CCPR1H    PIC18F2XJ53 PIC18F4XJ53           xxxx xxxx           uuuu uuuu                        uuuu uuuu

CCPR1L    PIC18F2XJ53 PIC18F4XJ53           xxxx xxxx           uuuu uuuu                        uuuu uuuu

CCP1CON   PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu

PSTR2CON PIC18F2XJ53 PIC18F4XJ53            00-0 0001           00-0 0001                        uu-u uuuu

ECCP2AS   PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu

ECCP2DEL PIC18F2XJ53 PIC18F4XJ53            0000 0000           0000 0000                        uuuu uuuu

CCPR2H    PIC18F2XJ53 PIC18F4XJ53           xxxx xxxx           uuuu uuuu                        uuuu uuuu

CCPR2L    PIC18F2XJ53 PIC18F4XJ53           xxxx xxxx           uuuu uuuu                        uuuu uuuu

CCP2CON   PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu

CTMUCONH PIC18F2XJ53 PIC18F4XJ53            0-00 000-           0-00 000-                        u-uu uuu-

CTMUCONL PIC18F2XJ53 PIC18F4XJ53            0000 00xx           0000 00xx                        uuuu uuuu

CTMUICON PIC18F2XJ53 PIC18F4XJ53            0000 0000           0000 0000                        uuuu uuuu

SPBRG1    PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu

RCREG1    PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu

TXREG1    PIC18F2XJ53 PIC18F4XJ53           xxxx xxxx           uuuu uuuu                        uuuu uuuu

TXSTA1    PIC18F2XJ53 PIC18F4XJ53           0000 0010           0000 0010                        uuuu uuuu

RCSTA1    PIC18F2XJ53 PIC18F4XJ53           0000 000x           0000 000x                        uuuu uuuu

SPBRG2    PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu

RCREG2    PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu

TXREG2    PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu

TXSTA2    PIC18F2XJ53 PIC18F4XJ53           0000 0010           0000 0010                        uuuu uuuu

EECON2    PIC18F2XJ53 PIC18F4XJ53           ---- ----           ---- ----                        ---- ----

EECON1    PIC18F2XJ53 PIC18F4XJ53           --00 x00-           --00 u00-                        --00 u00-

IPR3      PIC18F2XJ53 PIC18F4XJ53           1111 1111           1111 1111                        uuuu uuuu
PIR3      PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu(3)

PIE3      PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu

IPR2      PIC18F2XJ53 PIC18F4XJ53           1111 1111           1111 1111                        uuuu uuuu
PIR2      PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu(3)

PIE2      PIC18F2XJ53 PIC18F4XJ53           0000 0000           0000 0000                        uuuu uuuu

Legend:  u = unchanged, x = unknown, - = unimplemented bit, read as `0', q = value depends on condition.
Note 1:
         When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are
         updated with the current value of the PC. The STKPTR is modified to point to the next location in the
         hardware stack.

      2: When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the interrupt
            vector (0008h or 0018h).

      3: One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      4: See Table 5-1 for Reset value for specific condition.

      5: Not implemented for PIC18F2XJ53 devices.

      6: Not implemented for "LF" devices.

2010 Microchip Technology Inc.             Preliminary                                          DS39964B-page 73
PIC18F47J53 FAMILY

TABLE 5-2: INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

Register          Applicable Devices        Power-on Reset,        MCLR Resets     Wake-up via WDT
                                            Brown-out Reset,        WDT Reset          or Interrupt
                                            Wake From Deep
                                                                RESET Instruction
                                                    Sleep          Stack Resets
                                                                     CM Resets

IPR1              PIC18F2XJ53 PIC18F4XJ53   1111 1111           1111 1111                        uuuu uuuu
PIR1              PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu(3)

PIE1              PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

RCSTA2            PIC18F2XJ53 PIC18F4XJ53   0000 000x           0000 000x                        uuuu uuuu

OSCTUNE           PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

T1GCON            PIC18F2XJ53 PIC18F4XJ53   0000 0x00           0000 0x00                        uuuu uuuu

T3GCON            PIC18F2XJ53  PIC18F4XJ53  0000 0x00           uuuu uxuu                        uuuu uxuu
TRISE(5)          PIC18F2XJ53  PIC18F4XJ53  00-- -111           uu-- -111                        uu-- -uuu
TRISD(5)          PIC18F2XJ53  PIC18F4XJ53  1111 1111           1111 1111                        uuuu uuuu

TRISC             PIC18F2XJ53 PIC18F4XJ53   11-- -111           11-- -111                        uu-- -uuu

TRISB             PIC18F2XJ53 PIC18F4XJ53   1111 1111           1111 1111                        uuuu uuuu

TRISA             PIC18F2XJ53  PIC18F4XJ53  111- 1111           111- 1111                        uuu- uuuu
LATE(5)           PIC18F2XJ53  PIC18F4XJ53  ---- -xxx           ---- -uuu                        ---- -uuu
LATD(5)           PIC18F2XJ53  PIC18F4XJ53  xxxx xxxx           uuuu uuuu                        uuuu uuuu

LATC              PIC18F2XJ53 PIC18F4XJ53   xx-- -xxx           uu-- -uuu                        uu-- -uuu

LATB              PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           uuuu uuuu                        uuuu uuuu

LATA              PIC18F2XJ53 PIC18F4XJ53   xxx- xxxx           uuu- uuuu                        uuu- uuuu

DMACON1           PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

OSCCON2           PIC18F2XJ53 PIC18F4XJ53   -0-1 01--           --                               --

DMACON2           PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

HLVDCON           PIC18F2XJ53  PIC18F4XJ53  0000 0000           0000 0000                        uuuu uuuu
PORTE(5)          PIC18F2XJ53  PIC18F4XJ53  ---- -xxx           ---- -uuu                        ---- -uuu
PORTD(5)          PIC18F2XJ53  PIC18F4XJ53  xxxx xxxx           uuuu uuuu                        uuuu uuuu

PORTC             PIC18F2XJ53 PIC18F4XJ53   xxxx -xxx           uuuu -uuu                        uuuu -uuu

PORTB             PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           uuuu uuuu                        uuuu uuuu

PORTA             PIC18F2XJ53 PIC18F4XJ53   xxx- xxxx           uuu- uuuu                        uuu- uuuu

SPBRGH1           PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

BAUDCON1 PIC18F2XJ53 PIC18F4XJ53            0100 0-00           0100 0-00                        uuuu u-uu

SPBRGH2           PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

BAUDCON2 PIC18F2XJ53 PIC18F4XJ53            0100 0-00           0100 0-00                        uuuu u-uu

Legend:   u = unchanged, x = unknown, - = unimplemented bit, read as `0', q = value depends on condition.
Note 1:
          When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are
          updated with the current value of the PC. The STKPTR is modified to point to the next location in the
          hardware stack.

      2: When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the interrupt
            vector (0008h or 0018h).

      3: One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      4: See Table 5-1 for Reset value for specific condition.

      5: Not implemented for PIC18F2XJ53 devices.

      6: Not implemented for "LF" devices.

DS39964B-page 74                            Preliminary              2010 Microchip Technology Inc.
                                                   PIC18F47J53 FAMILY

TABLE 5-2: INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

Register     Applicable Devices               Power-on Reset,      MCLR Resets     Wake-up via WDT
                                              Brown-out Reset,      WDT Reset          or Interrupt
                                              Wake From Deep
                                                                RESET Instruction
                                                      Sleep        Stack Resets
                                                                     CM Resets

TMR3H        PIC18F2XJ53 PIC18F4XJ53          xxxx xxxx         uuuu uuuu                        uuuu uuuu

TMR3L        PIC18F2XJ53 PIC18F4XJ53          xxxx xxxx         uuuu uuuu                        uuuu uuuu

T3CON        PIC18F2XJ53 PIC18F4XJ53          0000 0000         uuuu uuuu                        uuuu uuuu

TMR4         PIC18F2XJ53 PIC18F4XJ53          0000 0000         uuuu uuuu                        uuuu uuuu

PR4          PIC18F2XJ53 PIC18F4XJ53          1111 1111         1111 1111                        uuuu uuuu

T4CON        PIC18F2XJ53 PIC18F4XJ53          -000 0000         -000 0000                        -uuu uuuu

SSP2BUF      PIC18F2XJ53 PIC18F4XJ53          xxxx xxxx         uuuu uuuu                        uuuu uuuu

SSP2ADD      PIC18F2XJ53 PIC18F4XJ53          0000 0000         0000 0000                        uuuu uuuu

SSP2MSK      PIC18F2XJ53 PIC18F4XJ53          ---- ----         0000 0000                        uuuu uuuu

SSP2STAT     PIC18F2XJ53 PIC18F4XJ53          1111 1111         1111 1111                        uuuu uuuu

SSP2CON1 PIC18F2XJ53 PIC18F4XJ53              0000 0000         0000 0000                        uuuu uuuu

SSP2CON2 PIC18F2XJ53 PIC18F4XJ53              0000 0000         0000 0000                        uuuu uuuu

CMSTAT       PIC18F2XJ53         PIC18F4XJ53  ---- --11         ---- --11                        ---- --uu
PMADDRH(5)   PIC18F2XJ53         PIC18F4XJ53  -000 0000         -000 0000                        -uuu uuuu
PMDOUT1H(5)  PIC18F2XJ53         PIC18F4XJ53  0000 0000         0000 0000                        uuuu uuuu

PMADDRL      PIC18F2XJ53 PIC18F4XJ53          0000 0000         0000 0000                        uuuu uuuu

PMDOUT1L PIC18F2XJ53 PIC18F4XJ53              0000 0000         0000 0000                        uuuu uuuu

PMDIN1H      PIC18F2XJ53 PIC18F4XJ53          0000 0000         0000 0000                        uuuu uuuu

PMDIN1L      PIC18F2XJ53 PIC18F4XJ53          0000 0000         0000 0000                        uuuu uuuu

TXADDRL      PIC18F2XJ53 PIC18F4XJ53          0000 0000         0000 0000                        uuuu uuuu

TXADDRH      PIC18F2XJ53 PIC18F4XJ53          ---- 0000         ---- 0000                        ---- uuuu

RXADDRL      PIC18F2XJ53 PIC18F4XJ53          0000 0000         0000 0000                        uuuu uuuu

RXADDRH      PIC18F2XJ53 PIC18F4XJ53          ---- 0000         ---- 0000                        ---- uuuu

DMABCL       PIC18F2XJ53 PIC18F4XJ53          0000 0000         0000 0000                        uuuu uuuu

DMABCH       PIC18F2XJ53 PIC18F4XJ53          ---- --00         ---- --00                        ---- --uu

UCON         PIC18F2XJ53 PIC18F4XJ53          -0x0 000-         -0x0 000-                        -uuu uuu-

USTAT        PIC18F2XJ53 PIC18F4XJ53          -xxx xxx-         -xxx xxx-                        -uuu uuu-

UEIR         PIC18F2XJ53 PIC18F4XJ53          0--0 0000         0--0 0000                        u--u uuuu

UIR          PIC18F2XJ53 PIC18F4XJ53          -000 0000         -000 0000                        -uuu uuuu

UFRMH        PIC18F2XJ53 PIC18F4XJ53          ---- -xxx         ---- -xxx                        ---- -uuu

UFRML        PIC18F2XJ53 PIC18F4XJ53          xxxx xxxx         xxxxx xxxx                       uuuu uuuu

PMCONH       PIC18F2XJ53 PIC18F4XJ53          0-00 0000         0-00 0000                        u-uu uuuu

Legend: u = unchanged, x = unknown, - = unimplemented bit, read as `0', q = value depends on condition.

Note 1: When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are
              updated with the current value of the PC. The STKPTR is modified to point to the next location in the
              hardware stack.

      2: When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the interrupt
            vector (0008h or 0018h).

      3: One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      4: See Table 5-1 for Reset value for specific condition.

      5: Not implemented for PIC18F2XJ53 devices.

      6: Not implemented for "LF" devices.

2010 Microchip Technology Inc.               Preliminary                                        DS39964B-page 75
PIC18F47J53 FAMILY

TABLE 5-2: INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

Register          Applicable Devices        Power-on Reset,        MCLR Resets     Wake-up via WDT
                                            Brown-out Reset,        WDT Reset          or Interrupt
                                            Wake From Deep
                                                                RESET Instruction
                                                    Sleep          Stack Resets
                                                                     CM Resets

PMCONL            PIC18F2XJ53 PIC18F4XJ53   000- 0000           000- 0000                        uuu- uuuu

PMMODEH PIC18F2XJ53 PIC18F4XJ53             0000 0000           0000 0000                        uuuu uuuu

PMMODEL           PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

PMDOUT2H PIC18F2XJ53 PIC18F4XJ53            0000 0000           0000 0000                        uuuu uuuu

PMDOUT2L PIC18F2XJ53 PIC18F4XJ53            0000 0000           0000 0000                        uuuu uuuu

PMDIN2H           PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

PMDIN2L           PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

PMEH              PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

PMEL              PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

PMSTATH           PIC18F2XJ53 PIC18F4XJ53   00-- 0000           00-- 0000                        uu-- uuuu

PMSTATL           PIC18F2XJ53 PIC18F4XJ53   10-- 1111           10-- 1111                        uu-- uuuu

CVRCON            PIC18F2XJ53 PIC18F4XJ53   0000 0000           0000 0000                        uuuu uuuu

CCPTMRS0 PIC18F2XJ53 PIC18F4XJ53            0000 0000           0000 0000                        uuuu uuuu

CCPTMRS1 PIC18F2XJ53 PIC18F4XJ53            0000 0000           0000 0000                        uuuu uuuu

CCPTMRS2          PIC18F2XJ53  PIC18F4XJ53  0000 0000           0000 0000                        uuuu uuuu
DSGPR1(6)         PIC18F2XJ53  PIC18F4XJ53  uuuu uuuu           uuuu uuuu                        uuuu uuuu
DSGPR0(6)         PIC18F2XJ53  PIC18F4XJ53  uuuu uuuu           uuuu uuuu                        uuuu uuuu
DSCONH(6)         PIC18F2XJ53  PIC18F4XJ53  0--- --00           0--- --00                        u--- --uu
DSCONL(6)         PIC18F2XJ53  PIC18F4XJ53  ---- -000           ---- -000                        ---- -uuu
DSWAKEH(6)        PIC18F2XJ53  PIC18F4XJ53  ---- ---q           ---- ---0                        ---- ---u
DSWAKEL(6)        PIC18F2XJ53  PIC18F4XJ53  q-qq qq-q           0-00 00-0                        u-uu uu-u

ANCON1            PIC18F2XJ53 PIC18F4XJ53   00-0 0000           uu-u uuuu                        uu-u uuuu

ANCON0            PIC18F2XJ53 PIC18F4XJ53   0000 0000           uuuu uuuu                        uuuu uuuu

ALRMCFG           PIC18F2XJ53 PIC18F4XJ53   0000 0000           uuuu uuuu                        uuuu uuuu

ALRMRPT           PIC18F2XJ53 PIC18F4XJ53   0000 0000           uuuu uuuu                        uuuu uuuu

ALRMVALH PIC18F2XJ53 PIC18F4XJ53            xxxx xxxx           uuuu uuuu                        uuuu uuuu

ALRMVALL PIC18F2XJ53 PIC18F4XJ53            xxxx xxxx           uuuu uuuu                        uuuu uuuu

ODCON1            PIC18F2XJ53 PIC18F4XJ53   ---- 0000           ---- uuuu                        ---- uuuu

ODCON2            PIC18F2XJ53 PIC18F4XJ53   ---- --00           ---- --uu                        ---- --uu

ODCON3            PIC18F2XJ53 PIC18F4XJ53   ---- --00           ---- --uu                        ---- --uu

RTCCFG            PIC18F2XJ53 PIC18F4XJ53   0-00 0000           u-uu uuuu                        u-uu uuuu

RTCCAL            PIC18F2XJ53 PIC18F4XJ53   0000 0000           uuuu uuuu                        uuuu uuuu

Legend:  u = unchanged, x = unknown, - = unimplemented bit, read as `0', q = value depends on condition.
Note 1:
         When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are
         updated with the current value of the PC. The STKPTR is modified to point to the next location in the
         hardware stack.

      2: When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the interrupt
            vector (0008h or 0018h).

      3: One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      4: See Table 5-1 for Reset value for specific condition.

      5: Not implemented for PIC18F2XJ53 devices.

      6: Not implemented for "LF" devices.

DS39964B-page 76                            Preliminary          2010 Microchip Technology Inc.
                                                   PIC18F47J53 FAMILY

TABLE 5-2: INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

Register  Applicable Devices                Power-on Reset,        MCLR Resets     Wake-up via WDT
                                            Brown-out Reset,        WDT Reset          or Interrupt
                                            Wake From Deep
                                                                RESET Instruction
                                                    Sleep          Stack Resets
                                                                     CM Resets

REFOCON   PIC18F2XJ53 PIC18F4XJ53           0-00 0000           u-uu uuuu                        u-uu uuuu

PADCFG1   PIC18F2XJ53 PIC18F4XJ53           ---- -000           ---- -uuu                        ---- -uuu

RTCVALH   PIC18F2XJ53 PIC18F4XJ53           0xxx xxxx           0uuu uuuu                        0uuu uuuu

RTCVALL   PIC18F2XJ53 PIC18F4XJ53           0xxx xxxx           0uuu uuuu                        0uuu uuuu

UCFG      PIC18F2XJ53 PIC18F4XJ53           00-0 0000           00-0 0000                        uu-u uuuu

UADDR     PIC18F2XJ53 PIC18F4XJ53           -000 0000           -uuu uuuu                        -uuu uuuu

UEIE      PIC18F2XJ53 PIC18F4XJ53           0--0 0000           0--0 0000                        u--u uuuu

UIE       PIC18F2XJ53 PIC18F4XJ53           -000 0000           -000 0000                        -uuu uuuu

UEP15     PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP14     PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP13     PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP12     PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP11     PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP10     PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP9      PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP8      PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP7      PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP6      PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP5      PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP4      PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP3      PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP2      PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP1      PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

UEP0      PIC18F2XJ53 PIC18F4XJ53           ---0 0000           ---0 0000                        ---u uuuu

CM3CON    PIC18F2XJ53 PIC18F4XJ53           0001 1111           uuuu uuuu                        uuuu uuuu

TMR5H     PIC18F2XJ53 PIC18F4XJ53           xxxx xxxx           --                               --

TMR5L     PIC18F2XJ53 PIC18F4XJ53           xxxx xxxx           --                               --

T5CON     PIC18F2XJ53 PIC18F4XJ53           0000 0000           --                               --

T5GCON    PIC18F2XJ53 PIC18F4XJ53           0000 0x00           --                               --

TMR6      PIC18F2XJ53 PIC18F4XJ53           0000 0000           --                               --

PR6       PIC18F2XJ53 PIC18F4XJ53           1111 1111           --                               --

T6CON     PIC18F2XJ53 PIC18F4XJ53           -000 0000           --                               --

Legend:  u = unchanged, x = unknown, - = unimplemented bit, read as `0', q = value depends on condition.
Note 1:
         When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are
         updated with the current value of the PC. The STKPTR is modified to point to the next location in the
         hardware stack.

      2: When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the interrupt
            vector (0008h or 0018h).

      3: One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      4: See Table 5-1 for Reset value for specific condition.

      5: Not implemented for PIC18F2XJ53 devices.

      6: Not implemented for "LF" devices.

2010 Microchip Technology Inc.             Preliminary                                          DS39964B-page 77
PIC18F47J53 FAMILY

TABLE 5-2: INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

Register          Applicable Devices        Power-on Reset,        MCLR Resets     Wake-up via WDT
                                            Brown-out Reset,        WDT Reset          or Interrupt
                                            Wake From Deep
                                                                RESET Instruction
                                                    Sleep          Stack Resets
                                                                     CM Resets

TMR8              PIC18F2XJ53 PIC18F4XJ53   0000 0000           --                               --

PR8               PIC18F2XJ53 PIC18F4XJ53   1111 1111           --                               --

T8CON             PIC18F2XJ53 PIC18F4XJ53   -000 0000           --                               --

PSTR3CON PIC18F2XJ53 PIC18F4XJ53            00-0 0001           --                               --

ECCP3AS           PIC18F2XJ53 PIC18F4XJ53   0000 0000           --                               --

ECCP3DEL PIC18F2XJ53 PIC18F4XJ53            0000 0000           --                               --

CCPR3H            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCPR3L            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCP3CON           PIC18F2XJ53 PIC18F4XJ53   0000 0000           --                               --

CCPR4H            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCPR4L            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCP4CON           PIC18F2XJ53 PIC18F4XJ53   --00 0000           --                               --

CCPR5H            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCPR5L            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCP5CON           PIC18F2XJ53 PIC18F4XJ53   --00 0000           --                               --

CCPR6H            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCPR6L            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCP6CON           PIC18F2XJ53 PIC18F4XJ53   --00 0000           --                               --

CCPR7H            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCPR7L            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCP7CON           PIC18F2XJ53 PIC18F4XJ53   --00 0000           --                               --

CCPR8H            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCPR8L            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCP8CON           PIC18F2XJ53 PIC18F4XJ53   --00 0000           --                               --

CCPR9H            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCPR9L            PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCP9CON           PIC18F2XJ53 PIC18F4XJ53   --00 0000           --                               --

CCPR10H           PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCPR10L           PIC18F2XJ53 PIC18F4XJ53   xxxx xxxx           --                               --

CCP10CON PIC18F2XJ53 PIC18F4XJ53            --00 0000           --                               --

RPINR24           PIC18F2XJ53 PIC18F4XJ53   ---1 1111           ---1 1111                        ---u uuuu

RPINR23           PIC18F2XJ53 PIC18F4XJ53   ---1 1111           ---1 1111                        ---u uuuu

Legend: u = unchanged, x = unknown, - = unimplemented bit, read as `0', q = value depends on condition.

Note 1: When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are
              updated with the current value of the PC. The STKPTR is modified to point to the next location in the
              hardware stack.

      2: When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the interrupt
            vector (0008h or 0018h).

      3: One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      4: See Table 5-1 for Reset value for specific condition.

      5: Not implemented for PIC18F2XJ53 devices.

      6: Not implemented for "LF" devices.

DS39964B-page 78                            Preliminary              2010 Microchip Technology Inc.
                                             PIC18F47J53 FAMILY

TABLE 5-2: INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

Register  Applicable Devices          Power-on Reset,        MCLR Resets     Wake-up via WDT
                                      Brown-out Reset,        WDT Reset          or Interrupt
                                      Wake From Deep
                                                          RESET Instruction
                                              Sleep          Stack Resets
                                                               CM Resets

RPINR22   PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR21   PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR17   PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR16   PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR14   PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR13   PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR12   PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR9    PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR8    PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR7    PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR15   PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR6    PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR4    PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR3    PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR2    PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPINR1    PIC18F2XJ53 PIC18F4XJ53     ---1 1111           ---1 1111                        ---u uuuu

RPOR24    PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR23    PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR22    PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR21    PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR20    PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR19    PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR18    PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR17    PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR13    PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR12    PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR11    PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR10    PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR9     PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR8     PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR7     PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

RPOR6     PIC18F2XJ53 PIC18F4XJ53     ---0 0000           ---0 0000                        ---u uuuu

Legend:  u = unchanged, x = unknown, - = unimplemented bit, read as `0', q = value depends on condition.
Note 1:
         When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are
         updated with the current value of the PC. The STKPTR is modified to point to the next location in the
         hardware stack.

2: When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the interrupt
      vector (0008h or 0018h).

3: One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

4: See Table 5-1 for Reset value for specific condition.

5: Not implemented for PIC18F2XJ53 devices.

6: Not implemented for "LF" devices.

2010 Microchip Technology Inc.       Preliminary                                          DS39964B-page 79
PIC18F47J53 FAMILY

TABLE 5-2: INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

Register          Applicable Devices           Power-on Reset,        MCLR Resets     Wake-up via WDT
                                               Brown-out Reset,        WDT Reset          or Interrupt
                                               Wake From Deep
                                                                   RESET Instruction
                                                       Sleep          Stack Resets
                                                                        CM Resets

RPOR5             PIC18F2XJ53 PIC18F4XJ53      ---0 0000           ---0 0000                        ---u uuuu
RPOR4
RPOR3             PIC18F2XJ53 PIC18F4XJ53      ---0 0000           ---0 0000                        ---u uuuu
RPOR2
RPOR1             PIC18F2XJ53 PIC18F4XJ53      ---0 0000           ---0 0000                        ---u uuuu
RPOR0
Legend:           PIC18F2XJ53 PIC18F4XJ53      ---0 0000           ---0 0000                        ---u uuuu
Note 1:
                  PIC18F2XJ53 PIC18F4XJ53      ---0 0000           ---0 0000                        ---u uuuu
        2:
                  PIC18F2XJ53 PIC18F4XJ53      ---0 0000           ---0 0000                        ---u uuuu
        3:
        4:  u = unchanged, x = unknown, - = unimplemented bit, read as `0', q = value depends on condition.
        5:
        6:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are
            updated with the current value of the PC. The STKPTR is modified to point to the next location in the
            hardware stack.

            When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the interrupt
            vector (0008h or 0018h).

            One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

            See Table 5-1 for Reset value for specific condition.

            Not implemented for PIC18F2XJ53 devices.

            Not implemented for "LF" devices.

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                                                       PIC18F47J53 FAMILY

6.0 MEMORY ORGANIZATION                                6.1 Program Memory Organization

There are two types of memory in PIC18 Flash           PIC18 microcontrollers implement a 21-bit program
microcontrollers:                                      counter, which is capable of addressing a 2-Mbyte
                                                       program memory space. Accessing a location between
Program Memory                                       the upper boundary of the physically implemented
Data RAM                                             memory and the 2-Mbyte address returns all `0's (a
                                                       NOP instruction).
As Harvard architecture devices, the data and program
memories use separate busses; this allows for          The PIC18F47J53 family offers a range of on-chip
concurrent access of the two memory spaces.            Flash program memory sizes, from 64 Kbytes (up to
                                                       32,768 single-word instructions) to 128 Kbytes
Section 7.0 "Flash Program Memory" provides            (65,536 single-word instructions).
additional information on the operation of the Flash
program memory.                                        Figure 6-1 provides the program memory maps for
                                                       individual family devices.

FIGURE 6-1:  MEMORY MAPS FOR PIC18F47J53 FAMILY DEVICES

                                 PC<20:0>              21

CALL, CALLW, RCALL,

RETURN, RETFIE, RETLW,

ADDULNK, SUBULNK                 Stack Level 1
                                         

                                 Stack Level 31

                  PIC18FX6J53                          PIC18FX7J53    000000h
                     On-Chip
                     Memory                                On-Chip
                                                           Memory
                  Config. Words
                                                                      00FFFFh

                                                       Config. Words 01FFFFh   User Memory Space

             Unimplemented                             Unimplemented
               Read as `0'                               Read as `0'

Note:                                                                                           1FFFFFF
             Sizes of memory areas are not to scale. Sizes of program memory areas are enhanced to show detail.

2010 Microchip Technology Inc.  Preliminary                                                      DS39964B-page 81
PIC18F47J53 FAMILY

6.1.1 HARD MEMORY VECTORS                                     6.1.2 FLASH CONFIGURATION WORDS

All PIC18 devices have a total of three hard-coded            Because PIC18F47J53 family devices do not have
return vectors in their program memory space. The             persistent configuration memory, the top four words of
Reset vector address is the default value to which the        on-chip program memory are reserved for configuration
program counter returns on all device Resets; it is           information. On Reset, the configuration information is
located at 0000h.                                             copied into the Configuration registers.

PIC18 devices also have two interrupt vector                  The Configuration Words are stored in their program
addresses for handling high-priority and low-priority         memory location in numerical order, starting with the
interrupts. The high-priority interrupt vector is located at  lower byte of CONFIG1 at the lowest address and
0008h and the low-priority interrupt vector at 0018h.         ending with the upper byte of CONFIG4.
Figure 6-2 provides their locations in relation to the
program memory map.                                           Table 6-1 provides the actual addresses of the Flash
                                                              Configuration Word for devices in the PIC18F47J53
FIGURE 6-2:       HARD VECTOR AND                             family. Figure 6-2 displays their location in the memory
                  CONFIGURATION WORD                          map with other memory vectors.
                  LOCATIONS FOR
                  PIC18F47J53 FAMILY                          Additional details on the device Configuration Words
                  DEVICES                                     are provided in Section 28.1 "Configuration Bits".

                                                              TABLE 6-1:       FLASH CONFIGURATION
                                                                               WORD FOR PIC18F47J53
         Reset Vector    0000h                                                 FAMILY DEVICES

High-Priority Interrupt Vector 0008h                                           Program     Configuration
                                                                               Memory    Word Addresses
Low-Priority Interrupt Vector 0018h                                    Device  (Kbytes)

                                                              PIC18F26J53      64        FFF8h to FFFFh
                                                              PIC18F46J53
               On-Chip                                        PIC18F27J53      128       1FFF8h to 1FFFFh
         Program Memory                                       PIC18F47J53

Flash Configuration Words (Top of Memory-7)
                                         (Top of Memory)

          Read as `0'

                         1FFFFFh

Legend:  (Top of Memory) represents upper boundary
         of on-chip program memory space (see
         Figure 6-1 for device-specific values).
         Shaded area represents unimplemented
         memory. Areas are not shown to scale.

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6.1.3 PROGRAM COUNTER                                        The stack operates as a 31-word by 21-bit RAM and a
                                                             5-bit Stack Pointer (SP), STKPTR. The stack space is
The Program Counter (PC) specifies the address of the        not part of either program or data space. The Stack
instruction to fetch for execution. The PC is 21 bits wide   Pointer is readable and writable and the address on the
and is contained in three separate 8-bit registers. The      top of the stack is readable and writable through the
low byte, known as the PCL register, is both readable        Top-of-Stack Special Function Registers (SFRs). Data
and writable. The high byte, or PCH register, contains       can also be pushed to, or popped from, the stack using
the PC<15:8> bits; it is not directly readable or writable.  these registers.
Updates to the PCH register are performed through the
PCLATH register. The upper byte is called PCU. This          A CALL type instruction causes a push onto the stack.
register contains the PC<20:16> bits; it is also not         The Stack Pointer is first incremented and the location
directly readable or writable. Updates to the PCU            pointed to by the Stack Pointer is written with the
register are performed through the PCLATU register.          contents of the PC (already pointing to the instruction
                                                             following the CALL). A RETURN type instruction causes
The contents of PCLATH and PCLATU are transferred            a pop from the stack. The contents of the location
to the program counter by any operation that writes to       pointed to by the STKPTR are transferred to the PC
PCL. Similarly, the upper 2 bytes of the program             and then the Stack Pointer is decremented.
counter are transferred to PCLATH and PCLATU by an
operation that reads PCL. This is useful for computed        The Stack Pointer is initialized to `00000' after all
offsets to the PC (see Section 6.1.6.1 "Computed             Resets. There is no RAM associated with the location
GOTO").                                                      corresponding to a Stack Pointer value of `00000'; this
                                                             is only a Reset value. Status bits indicate if the stack is
The PC addresses bytes in the program memory. To             full, has overflowed or has underflowed.
prevent the PC from becoming misaligned with word
instructions, the Least Significant bit (LSb) of PCL is      6.1.4.1 Top-of-Stack Access
fixed to a value of `0'. The PC increments by two to
address sequential instructions in the program               Only the top of the return address stack (TOS) is read-
memory.                                                      able and writable. A set of three registers,
                                                             TOSU:TOSH:TOSL, holds the contents of the stack
The CALL, RCALL, GOTO and program branch                     location pointed to by the STKPTR register
instructions write to the program counter directly. For      (Figure 6-3). This allows users to implement a software
these instructions, the contents of PCLATH and               stack if necessary. After a CALL, RCALL or interrupt
PCLATU are not transferred to the program counter.           (and ADDULNK and SUBULNK instructions if the
                                                             extended instruction set is enabled), the software can
6.1.4 RETURN ADDRESS STACK                                   read the pushed value by reading the
                                                             TOSU:TOSH:TOSL registers. These values can be
The return address stack allows any combination of up        placed on a user-defined software stack. At return time,
to 31 program calls and interrupts to occur. The PC is       the software can return these values to
pushed onto the stack when a CALL or RCALL instruc-          TOSU:TOSH:TOSL and do a return.
tion is executed, or an interrupt is Acknowledged. The
PC value is pulled off the stack on a RETURN, RETLW          The user must disable the global interrupt enable bits
or a RETFIE instruction (and on ADDULNK and                  while accessing the stack to prevent inadvertent stack
SUBULNK instructions if the extended instruction set is      corruption.
enabled). PCLATU and PCLATH are not affected by
any of the RETURN or CALL instructions.

FIGURE 6-3:  RETURN ADDRESS STACK AND ASSOCIATED REGISTERS

             Top-of-Stack Registers  Return Address Stack <20:0>           Stack Pointer

             TOSU TOSH TOSL                                         11111  STKPTR<4:0>
              00h 1Ah 34h                                           11110       00010
                                                                    11101

                                 Top-of-Stack  001A34h       00011
                                               000D58h       00010
                                                             00001
                                                             00000

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PIC18F47J53 FAMILY

6.1.4.2 Return Stack Pointer (STKPTR)                     When the stack has been popped enough times to
                                                          unload the stack, the next pop will return zero to the PC
The STKPTR register (Register 6-1) contains the Stack     and set the STKUNF bit, while the Stack Pointer
Pointer value, the STKFUL (Stack Full) and the STKUNF     remains at zero. The STKUNF bit will remain set until
(Stack Underflow) status bits. The value of the Stack     cleared by software or until a POR occurs.
Pointer can be 0 through 31. The Stack Pointer
increments before values are pushed onto the stack and    Note:  Returning a value of zero to the PC on an
decrements after values are popped off of the stack. On          underflow has the effect of vectoring the
Reset, the Stack Pointer value will be zero. The user            program to the Reset vector, where the
may read and write the Stack Pointer value. This feature         stack conditions can be verified and
can be used by a Real-Time Operating System (RTOS)               appropriate actions can be taken. This is
for return stack maintenance.                                    not the same as a Reset, as the contents
                                                                 of the SFRs are not affected.
After the PC is pushed onto the stack 31 times (without
popping any values off the stack), the STKFUL bit is      6.1.4.3 PUSH and POP Instructions
set. The STKFUL bit is cleared by software or by a
Power-on Reset (POR).                                     Since the Top-of-Stack (TOS) is readable and writable,
                                                          the ability to push values onto the stack and pull values
The action that takes place when the stack becomes        off of the stack, without disturbing normal program exe-
full depends on the state of the Stack Overflow Reset     cution, is necessary. The PIC18 instruction set includes
Enable (STVREN) Configuration bit.                        two instructions, PUSH and POP, that permit the TOS to
                                                          be manipulated under software control. TOSU, TOSH
Refer to Section 28.1 "Configuration Bits" for device     and TOSL can be modified to place data or a return
Configuration bits' description.                          address on the stack.

If STVREN is set (default), the 31st push will push the   The PUSH instruction places the current PC value onto
(PC + 2) value onto the stack, set the STKFUL bit and     the stack. This increments the Stack Pointer and loads
reset the device. The STKFUL bit will remain set and      the current PC value onto the stack.
the Stack Pointer will be set to zero.
                                                          The POP instruction discards the current TOS by
If STVREN is cleared, the STKFUL bit will be set on the   decrementing the Stack Pointer. The previous value
31st push and the Stack Pointer will increment to 31.     pushed onto the stack then becomes the TOS value.
Any additional pushes will not overwrite the 31st push
and the STKPTR will remain at 31.

REGISTER 6-1: STKPTR: STACK POINTER REGISTER (ACCESS FFCh)

R/C-0              R/C-0  U-0                R/W-0        R/W-0                 R/W-0  R/W-0  R/W-0
                                              SP4          SP3                   SP2    SP1    SP0
STKFUL(1) STKUNF(1)       --
                                                                                                     bit 0
bit 7

Legend:                   C = Clearable bit               U = Unimplemented bit, read as `0'
R = Readable bit          W = Writable bit
-n = Value at POR         `1' = Bit is set                `0' = Bit is cleared         x = Bit is unknown

bit 7    STKFUL: Stack Full Flag bit(1)

bit 6    1 = Stack became full or overflowed
         0 = Stack has not become full or overflowed
bit 5    STKUNF: Stack Underflow Flag bit(1)
bit 4-0
         1 = Stack underflow occurred
         0 = Stack underflow did not occur

         Unimplemented: Read as `0'

         SP<4:0>: Stack Pointer Location bits

Note 1: Bits 7 and 6 are cleared by user software or by a POR.

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6.1.4.4 Stack Full and Underflow Resets                        6.1.6  LOOK-UP TABLES IN PROGRAM
                                                                      MEMORY
Device Resets on stack overflow and stack underflow
conditions are enabled by setting the STVREN bit in            There may be programming situations that require the
Configuration register 1L. When STVREN is set, a full          creation of data structures or look-up tables in program
or underflow condition sets the appropriate STKFUL or          memory. For PIC18 devices, look-up tables can be
STKUNF bit and then causes a device Reset. When                implemented in two ways:
STVREN is cleared, a full or underflow condition sets
the appropriate STKFUL or STKUNF bit, but does not             Computed GOTO
cause a device Reset. The STKFUL or STKUNF bits                Table Reads
are cleared by the user software or a POR.
                                                               6.1.6.1 Computed GOTO
6.1.5 FAST REGISTER STACK (FRS)
                                                               A computed GOTO is accomplished by adding an offset
A Fast Register Stack (FRS) is provided for the                to the PC. An example is shown in Example 6-2.
STATUS, WREG and BSR registers to provide a "fast
return" option for interrupts. This stack is only one level    A look-up table can be formed with an ADDWF PCL
deep and is neither readable nor writable. It is loaded        instruction and a group of RETLW nn instructions. The
with the current value of the corresponding register           W register is loaded with an offset into the table before
when the processor vectors for an interrupt. All inter-        executing a call to that table. The first instruction of the
rupt sources push values into the Stack registers. The         called routine is the ADDWF PCL instruction. The next
values in the registers are then loaded back into the          executed instruction will be one of the RETLW nn
working registers if the RETFIE, FAST instruction is           instructions that returns the value, `nn', to the calling
used to return from the interrupt.                             function.

If both low-priority and high-priority interrupts are          The offset value (in WREG) specifies the number of
enabled, the Stack registers cannot be used reliably to        bytes that the PC should advance and should be
return from low-priority interrupts. If a high-priority        multiples of 2 (LSb = 0).
interrupt occurs while servicing a low-priority interrupt,
the Stack register values stored by the low-priority           In this method, only one byte may be stored in each
interrupt will be overwritten. In these cases, users must      instruction location, but room on the return address
save the key registers in software during a low-priority       stack is required.
interrupt.
                                                               EXAMPLE 6-2:     COMPUTED GOTO USING
If interrupt priority is not used, all interrupts may use the                   AN OFFSET VALUE
FRS for returns from interrupt. If no interrupts are used,
the FRS can be used to restore the STATUS, WREG                ORG    MOVF      OFFSET, W
and BSR registers at the end of a subroutine call. To          TABLE  CALL      TABLE
use the Fast Register Stack for a subroutine call, a                  nn00h
CALL label, FAST instruction must be executed to                      ADDWF     PCL
save the STATUS, WREG and BSR registers to the                        RETLW     nnh
Fast Register Stack. A RETURN, FAST instruction is                    RETLW     nnh
then executed to restore these registers from the FRS.                RETLW     nnh
                                                                      .
Example 6-1 provides a source code example that                       .
uses the FRS during a subroutine call and return.                     .

EXAMPLE 6-1:       FAST REGISTER STACK                         6.1.6.2 Table Reads
                   CODE EXAMPLE
CALL SUB1, FAST                                               A better method of storing data in program memory
                    ;STATUS, WREG, BSR                         allows two bytes to be stored in each instruction
                    ;SAVED IN FAST REGISTER                    location.
                    ;STACK
                                                               Look-up table data may be stored two bytes per
SUB1               ;RESTORE VALUES SAVED                       program word while programming. The Table Pointer
                   ;IN FAST REGISTER STACK                     (TBLPTR) specifies the byte address, and the Table
                                                               Latch (TABLAT) contains the data that is read from the
      RETURN FAST                                              program memory. Data is transferred from program
                                                               memory, one byte at a time.

                                                               Table read operation is discussed further in
                                                               Section 7.1 "Table Reads and Table Writes".

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PIC18F47J53 FAMILY

6.2 PIC18 Instruction Cycle                                   6.2.2 INSTRUCTION FLOW/PIPELINING

6.2.1 CLOCKING SCHEME                                         An "Instruction Cycle" consists of four Q cycles, Q1
                                                              through Q4. The instruction fetch and execute are pipe-
The microcontroller clock input, whether from an              lined in such a manner that a fetch takes one instruction
internal or external source, is internally divided by `4' to  cycle, while the decode and execute take another
generate four non-overlapping quadrature clocks (Q1,          instruction cycle. However, due to the pipelining, each
Q2, Q3 and Q4). Internally, the PC is incremented on          instruction effectively executes in one cycle. If an
every Q1; the instruction is fetched from the program         instruction causes the PC to change (e.g., GOTO), then
memory and latched into the Instruction Register (IR)         two cycles are required to complete the instruction
during Q4. The instruction is decoded and executed            (Example 6-3).
during the following Q1 through Q4. Figure 6-4
illustrates the clocks and instruction execution flow.        A fetch cycle begins with the PC incrementing in Q1.

                                                              In the execution cycle, the fetched instruction is latched
                                                              into the IR in cycle, Q1. This instruction is then decoded
                                                              and executed during the Q2, Q3 and Q4 cycles. Data
                                                              memory is read during Q2 (operand read) and written
                                                              during Q4 (destination write).

FIGURE 6-4:       CLOCK/INSTRUCTION CYCLE

         OSC1     Q1 Q2 Q3 Q4                 Q1 Q2 Q3 Q4                 Q1 Q2 Q3 Q4                Internal
             Q1                                                                                      Phase
             Q2                     PC                        PC + 2                   PC + 4        Clock
             Q3        Execute INST (PC 2)          Execute INST (PC)       Execute INST (PC + 2)
             Q4                                      Fetch INST (PC + 2)
                           Fetch INST (PC)                                      Fetch INST (PC + 4)
             PC
OSC2/CLKO

  (RC mode)

EXAMPLE 6-3: INSTRUCTION PIPELINE FLOW

                   TCY0             TCY1                         TCY2     TCY3  TCY4                 TCY5
                  Fetch 1        Execute 1
1. MOVLW 55h                                                  Execute 2
2. MOVWF PORTB                    Fetch 2                      Fetch 3

3. BRA SUB_1                                                             Execute 3
                                                                          Fetch 4 Flush (NOP)
4. BSF PORTA, BIT3 (Forced NOP)                                                          Fetch SUB_1 Execute SUB_1

5. Instruction @ address SUB_1

Note:        All instructions are single-cycle, except for any program branches. These take two cycles since the
             fetch instruction is "flushed" from the pipeline while the new instruction is being fetched and then
             executed.

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6.2.3  INSTRUCTIONS IN PROGRAM                              The CALL and GOTO instructions have the absolute
       MEMORY                                               program memory address embedded into the instruc-
                                                            tion. Since instructions are always stored on word
The program memory is addressed in bytes. Instruc-          boundaries, the data contained in the instruction is a
tions are stored as 2 bytes or 4 bytes in program           word address. The word address is written to PC<20:1>,
memory. The Least Significant Byte (LSB) of an              which accesses the desired byte address in program
instruction word is always stored in a program memory       memory. Instruction #2 in Figure 6-5 displays how the
location with an even address (LSB = 0). To maintain        instruction, GOTO 0006h, is encoded in the program
alignment with instruction boundaries, the PC               memory. Program branch instructions, which encode a
increments in steps of 2 and the LSB will always read       relative address offset, operate in the same manner. The
`0' (see Section 6.1.3 "Program Counter").                  offset value stored in a branch instruction represents the
                                                            number of single-word instructions that the PC will be
Figure 6-5 provides an example of how instruction           offset by. Section 29.0 "Instruction Set Summary"
words are stored in the program memory.                     provides further details of the instruction set.

FIGURE 6-5:  INSTRUCTIONS IN PROGRAM MEMORY

                      Program Memory                        LSB = 1     LSB = 0  Word Address
                                                                                         
                      Byte Locations                                       55h
                                                                           03h      000000h
             Instruction 1: MOVLW       055h                0Fh            00h      000002h
                                                                           23h      000004h
             Instruction 2: GOTO        0006h               EFh            56h      000006h
                                                                                    000008h
                                                            F0h                     00000Ah
                                                                                    00000Ch
             Instruction 3: MOVFF       123h, 456h          C1h                     00000Eh
                                                                                    000010h
                                                            F4h                     000012h
                                                                                    000014h

6.2.4 TWO-WORD INSTRUCTIONS                                 used by the instruction sequence. If the first word is
                                                            skipped for some reason and the second word is
The standard PIC18 instruction set has four two-word        executed by itself, a NOP is executed instead. This is
instructions: CALL, MOVFF, GOTO and LSFR. In all            necessary for cases when the two-word instruction is
cases, the second word of the instructions always has       preceded by a conditional instruction that changes the
`1111' as its four Most Significant bits (MSbs); the other  PC. Example 6-4 illustrates how this works.
12 bits are literal data, usually a data memory address.
                                                                 Note:  See Section 6.5 "Program Memory and
The use of `1111' in the 4 MSbs of an instruction                       the Extended Instruction Set" for infor-
specifies a special form of NOP. If the instruction is                  mation on two-word instructions in the
executed in proper sequence immediately after the first                 extended instruction set.
word, the data in the second word is accessed and

EXAMPLE 6-4: TWO-WORD INSTRUCTIONS

CASE 1:                          Source Code
Object Code

0110 0110 0000 0000 TSTFSZ                    REG1          ; is RAM location 0?
                                                            ; No, skip this word
1100 0001 0010 0011 MOVFF                     REG1, REG2    ; Execute this word as a NOP
                                                            ; continue code
1111 0100 0101 0110
                                                            ; is RAM location 0?
0010 0100 0000 0000             ADDWF        REG3          ; Yes, execute this word
CASE 2:                                                     ; 2nd word of instruction
Object Code                      Source Code                ; continue code

0110 0110 0000 0000 TSTFSZ                    REG1

1100 0001 0010 0011 MOVFF                     REG1, REG2

1111 0100 0101 0110

0010 0100 0000 0000 ADDWF                     REG3

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PIC18F47J53 FAMILY

6.3 Data Memory Organization                             6.3.1 USB RAM

Note:  The operation of some aspects of data             All 3.8 Kbytes of the GPRs implemented on the
       memory are changed when the PIC18                 PIC18F47J53 family devices can be accessed simulta-
       extended instruction set is enabled. See          neously by both the microcontroller core and the Serial
       Section 6.6 "Data Memory and the                  Interface Engine (SIE) of the USB module. The SIE
       Extended Instruction Set" for more                uses a dedicated USB DMA engine to store any
       information.                                      incoming data packets (OUT/SETUP) directly into the
                                                         main system data memory.
The data memory in PIC18 devices is implemented as
static RAM. Each register in the data memory has a       For IN data packets, the SIE can directly read the
12-bit address, allowing up to 4096 bytes of data        contents of general purpose SRAM and uses it to
memory. The memory space is divided into as many as      create USB data packets that are sent to the host.
16 banks that contain 256 bytes each. The
PIC18F47J53 family implements all available banks           Note: IN and OUT are always from the USB
and provides 3.8 Kbytes of data memory available to                     host's perspective.
the user. Figure 6-6 provides the data memory
organization for the devices.                            SRAM Bank 13 (D00h-DFFh) is unique. In addition to
                                                         being accessible by both the microcontroller core and
The data memory contains Special Function Registers      the USB module, the SIE uses a portion of Bank 13 as
(SFRs) and General Purpose Registers (GPRs). The         Special Function Registers (SFRs). These SFRs
SFRs are used for control and status of the controller   compose the Buffer Descriptor Table (BDT).
and peripheral functions, while GPRs are used for data
storage and scratchpad operations in the user's          When the USB module is enabled, the BDT registers
application. Any read of an unimplemented location will  are used to control the behavior of the USB DMA oper-
read as `0's.                                            ation for each of the enabled endpoints. The exact
                                                         number of SRAM locations that are used for the BDT
The instruction set and architecture allow operations    depends on how many endpoints are enabled and what
across all banks. The entire data memory may be          USB Ping-Pong mode is used. For more details, see
accessed by Direct, Indirect or Indexed Addressing       Section 23.3 "USB RAM".
modes. Addressing modes are discussed later in this
section.                                                 When the USB module is disabled, these SRAM loca-
                                                         tions behave like any other GPR location. When the
To ensure that commonly used registers (select SFRs      USB module is disabled, these locations may be used
and select GPRs) can be accessed in a single cycle,      for any general purpose.
PIC18 devices implement an Access Bank. This is a
256-byte memory space that provides fast access to
select SFRs and the lower portion of GPR Bank 0 with-
out using the BSR. Section 6.3.3 "Access Bank"
provides a detailed description of the Access RAM.

DS39964B-page 88              Preliminary                 2010 Microchip Technology Inc.
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6.3.2 BANK SELECT REGISTER                                  Because up to 16 registers can share the same
                                                            low-order address, the user must always be careful to
Large areas of data memory require an efficient             ensure that the proper bank is selected before perform-
addressing scheme to make rapid access to any               ing a data read or write. For example, writing what
address possible. Ideally, this means that an entire        should be program data to an 8-bit address of F9h
address does not need to be provided for each read or       while the BSR is 0Fh, will end up resetting the PC.
write operation. For PIC18 devices, this is accom-
plished with a RAM banking scheme. This divides the         While any bank can be selected, only those banks that
memory space into 16 contiguous banks of 256 bytes.         are actually implemented can be read or written to.
Depending on the instruction, each location can be          Writes to unimplemented banks are ignored, while
addressed directly by its full 12-bit address, or an 8-bit  reads from unimplemented banks will return `0's. Even
low-order address and a 4-bit Bank Pointer.                 so, the STATUS register will still be affected as if the
                                                            operation was successful. The data memory map in
Most instructions in the PIC18 instruction set make use     Figure 6-6 indicates which banks are implemented.
of the Bank Pointer, known as the Bank Select Register
(BSR). This SFR holds the 4 MSbs of a location's            In the core PIC18 instruction set, only the MOVFF
address; the instruction itself includes the 8 LSbs. Only   instruction fully specifies the 12-bit address of the
the four lower bits of the BSR are implemented              source and target registers. This instruction ignores the
(BSR<3:0>). The upper four bits are unused; they will       BSR completely when it executes. All other instructions
always read `0' and cannot be written to. The BSR can       include only the low-order address as an operand and
be loaded directly by using the MOVLB instruction.          must use either the BSR or the Access Bank to locate
                                                            their target registers.
The value of the BSR indicates the bank in data
memory. The 8 bits in the instruction show the location
in the bank and can be thought of as an offset from the
bank's lower boundary. The relationship between the
BSR's value and the bank division in data memory is
illustrated in Figure 6-7.

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PIC18F47J53 FAMILY

FIGURE 6-6:         DATA MEMORY MAP FOR PIC18F47J53 FAMILY DEVICES

      BSR3:BSR0                   Data Memory Map           When a = 0:
           = 0000                                                 The BSR is ignored and the
           = 0001            00h                      000h        Access Bank is used.
           = 0010                                     05Fh        The first 96 bytes are general
           = 0011   Bank 0        Access RAM(1)                   purpose RAM (from Bank 0).
           = 0100   Bank 1                                        The remaining 160 bytes are
           = 0101   Bank 2   FFh  GPR(1)              060h        Special Function Registers
           = 0110   Bank 3                            0FFh        (from Bank 15).
           = 0111   Bank 4   00h
           = 1000   Bank 5        GPR(1)              100h  When a = 1:
           = 1001   Bank 6                                        The BSR specifies the bank
           = 1010   Bank 7   FFh                      1FFh        used by the instruction.
           = 1011   Bank 8
           = 1100   Bank 9   00h                      200h
           = 1101
           = 1110                 GPR(1)
            = 1111
                             FFh                      2FFh

                             00h                      300h

                                  GPR(1)

                             FFh                      3FFh

                             00h                      400h

                                  GPR(1)

                             FFh                      4FFh
                             00h                      500h

                                             GPR(1)   5FFh
                             FFh                      600h

                             00h
                                             GPR(1)

                             FFh                      6FFh          Access Bank
                             00h                      700h
                                                                                      00h
                                             GPR(1)         Access RAM Low 5Fh
                                                            Access RAM High 60h
                             FFh                      7FFh
                             00h                      800h          (SFRs)       FFh

                                             GPR(1)

                             FFh                      8FFh
                             00h                      900h

                                             GPR(1)

                             FFh                      9FFh
                             00h                      A00h

                    Bank 10                  GPR(1)
                    Bank 11
                    Bank 12  FFh                      AFFh
                    Bank 13  00h                      B00h
                    Bank 14
                    Bank 15                  GPR(1)

                             FFh                      BFFh
                             00h                      C00h

                                             GPR(1)

                             FFh                      CFFh
                             00h                      D00h

                                         GPR, BDT(1)

                             FFh                      DFFh

                             00h  GPR(1)              E00h

                             C0h  Non-Access SFR(2)   EBFh
                             FFh                      EC0h
                                                      EFFh
                                                      F00h
                             00h
                                  Non-Access SFR(2)

                             60h                      F5Fh

                                  Access SFRs

                             FFh                      FFFh

Note 1: These banks also serve as RAM buffers for USB operation. See Section 6.3.1 "USB RAM" for more information.

        2: Addresses, EC0h through F5Fh, are not part of the Access Bank. Either the BANKED or the MOVFF instruction should
              be used to access these SFRs.

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FIGURE 6-7:     USE OF THE BANK SELECT REGISTER (DIRECT ADDRESSING)

7            BSR(1)              0  000h  Data Memory               7  From Opcode(2)

                                                             00h                       0

0 0 00001 0                               Bank 0             FFh    11 11 11 11 11 1 1 1
                                                             00h
                                    100h

                                          Bank 1

Bank Select(2)                      200h                     FFh
                                                             00h

                                          Bank 2             FFh

                                    300h

                                                             00h

                                          Bank 3
                                          through
                                          Bank 13

                                    E00h                     FFh
                                                             00h

                                          Bank 14            FFh
                                                             00h
                                    F00h

                                    FFFh  Bank 15

                                                             FFh

Note 1:      The Access RAM bit of the instruction can be used to force an override of the selected bank (BSR<3:0>) to
         2:  the registers of the Access Bank.

             The MOVFF instruction embeds the entire 12-bit address in the instruction.

6.3.3 ACCESS BANK                                            Using this "forced" addressing allows the instruction to
                                                             operate on a data address in a single cycle without
While the use of the BSR with an embedded 8-bit              updating the BSR first. For 8-bit addresses of 60h and
address allows users to address the entire range of          above, this means that users can evaluate and operate
data memory, it also means that the user must always         on SFRs more efficiently. The Access RAM below 60h
ensure that the correct bank is selected. Otherwise,         is a good place for data values that the user might need
data may be read from or written to the wrong location.      to access rapidly, such as immediate computational
This can be disastrous if a GPR is the intended target       results or common program variables. Access RAM
of an operation, but an SFR is written to instead.           also allows for faster and more code efficient context
Verifying and/or changing the BSR for each read or           saving and switching of variables.
write to data memory can become very inefficient.
                                                             The mapping of the Access Bank is slightly different
To streamline access for the most commonly used data         when the extended instruction set is enabled (XINST
memory locations, the data memory is configured with         Configuration bit = 1). This is discussed in more detail
an Access Bank, which allows users to access a               in Section 6.6.3 "Mapping the Access Bank in
mapped block of memory without specifying a BSR.             Indexed Literal Offset Mode".
The Access Bank consists of the first 96 bytes of
memory (00h-5Fh) in Bank 0 and the last 160 bytes of         6.3.4  GENERAL PURPOSE
memory (60h-FFh) in Bank 15. The lower half is known                REGISTER FILE
as the Access RAM and is composed of GPRs. The
upper half is where the device's SFRs are mapped.            PIC18 devices may have banked memory in the GPR
These two areas are mapped contiguously in the               area. This is data RAM, which is available for use by all
Access Bank and can be addressed in a linear fashion         instructions. GPRs start at the bottom of Bank 0
by an 8-bit address (Figure 6-6).                            (address 000h) and grow upward toward the bottom of
                                                             the SFR area. GPRs are not initialized by a POR and
The Access Bank is used by core PIC18 instructions           are unchanged on all other Resets.
that include the Access RAM bit (the `a' parameter in
the instruction). When `a' is equal to `1', the instruction
uses the BSR and the 8-bit address included in the
opcode for the data memory address. When `a' is `0',
however, the instruction is forced to use the Access
Bank address map; the current value of the BSR is
ignored entirely.

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6.3.5 SPECIAL FUNCTION REGISTERS                           ALU's STATUS register is described later in this section.
                                                           Registers related to the operation of the peripheral
The SFRs are registers used by the CPU and periph-         features are described in the chapter for that peripheral.
eral modules for controlling the desired operation of the
device. These registers are implemented as static          The SFRs are typically distributed among the
RAM. SFRs start at the top of data memory (FFFh) and       peripherals whose functions they control. Unused SFR
extend downward to occupy more than the top half of        locations are unimplemented and read as `0's
Bank 15 (F40h to FFFh). Table 6-2, Table 6-3 and
Table 6-4 provide a list of these registers.               Note:     The SFRs located between EB0h and

The SFRs can be classified into two sets: those                      F5Fh are not part of the Access Bank.
associated with the "core" device functionality (ALU,
Resets and interrupts) and those related to the                      Either BANKED instructions (using BSR) or
peripheral functions. The Reset and Interrupt registers              the MOVFF instruction should be used to
are described in their corresponding chapters, while the             access these locations. When program-
                                                                     ming in MPLAB C18, the compiler will

                                                                     automatically use the appropriate

                                                                     addressing mode.

TABLE 6-2: ACCESS BANK SPECIAL FUNCTION REGISTER MAP

Address      Name         Address  Name         Address Name Address Name Address           Name

FFFh          TOSU        FDFh        INDF2(1)  FBFh       PSTR1CON  F9Fh      IPR1   F7Fh   SPBRGH1
FFEh          TOSH        FDEh     POSTINC2(1)  FBEh        ECCP1AS  F9Eh      PIR1   F7Eh  BAUDCON1
FFDh           TOSL       FDDh     POSTDEC2(1)  FBDh       ECCP1DEL  F9Dh      PIE1   F7Dh   SPBRGH2
FFCh         STKPTR       FDCh      PREINC2(1)  FBCh         CCPR1H  F9Ch   RCSTA2    F7Ch  BAUDCON2
FFBh         PCLATU       FDBh      PLUSW2(1)   FBBh         CCPR1L  F9Bh  OSCTUNE    F7Bh
                                                                                               TMR3H

FFAh PCLATH               FDAh     FSR2H        FBAh CCP1CON         F9Ah T1GCON      F7Ah  TMR3L

FF9h         PCL          FD9h     FSR2L        FB9h PSTR2CON        F99h  IPR5       F79h  T3CON

FF8h TBLPTRU              FD8h STATUS           FB8h ECCP2AS         F98h  PIR5       F78h  TMR4

FF7h TBLPTRH              FD7h     TMR0H        FB7h ECCP2DEL        F97h T3GCON      F77h  PR4

FF6h TBLPTRL              FD6h     TMR0L        FB6h CCPR2H          F96h  TRISE      F76h  T4CON

FF5h         TABLAT       FD5h     T0CON        FB5h CCPR2L          F95h  TRISD      F75h   SSP2BUF
FF4h         PRODH        FD4h       --(5)      FB4h CCP2CON         F94h  TRISC      F74h  SSP2ADD(3)

FF3h         PRODL        FD3h OSCCON           FB3h CTMUCONH        F93h  TRISB      F73h SSP2STAT

FF2h INTCON               FD2h CM1CON           FB2h CTMUCONL        F92h  TRISA      F72h SSP2CON1

FF1h INTCON2              FD1h CM2CON           FB1h CTMUICON        F91h  PIE5       F71h SSP2CON2

FF0h            INTCON3   FD0h     RCON         FB0h       SPBRG1    F90h   IPR4      F70h      CMSTAT
FEFh            INDF0(1)  FCFh     TMR1H        FAFh       RCREG1    F8Fh   PIR4      F6Fh  PMADDRH(2, 4)
FEEh         POSTINC0(1)  FCEh     TMR1L        FAEh       TXREG1    F8Eh   PIE4      F6Eh  PMADDRL(2, 4)
FEDh         POSTDEC0(1)  FCDh     T1CON        FADh       TXSTA1    F8Dh  LATE(2)    F6Dh
FECh          PREINC0(1)  FCCh      TMR2        FACh       RCSTA1    F8Ch  LATD(2)    F6Ch   PMDIN1H(2)
FEBh          PLUSW0(1)   FCBh                  FABh       SPBRG2    F8Bh   LATC              PMDIN1L(2)
                                     PR2
                                                                                      F6Bh TXADDRL

FEAh         FSR0H        FCAh     T2CON        FAAh RCREG2          F8Ah  LATB       F6Ah TXADDRH

FE9h             FSR0L    FC9h      SSP1BUF     FA9h       TXREG2    F89h  LATA       F69h  RXADDRL
FE8h                      FC8h     SSP1ADD(3)   FA8h       TXSTA2                     F68h  RXADDRH
FE7h             WREG     FC7h      SSP1STAT    FA7h       EECON2    F88h DMACON1     F67h   DMABCL
FE6h            INDF1(1)  FC6h     SSP1CON1     FA6h       EECON1    F87h OSCCON2(5)  F66h  DMABCH
FE5h         POSTINC1(1)  FC5h     SSP1CON2     FA5h                                  F65h
FE4h         POSTDEC1(1)  FC4h                  FA4h         IPR3    F86h DMACON2     F64h     UCON
FE3h          PREINC1(1)  FC3h       ADRESH     FA3h         PIR3                     F63h    USTAT
              PLUSW1(1)              ADRESL                   PIE3   F85h  HLVDCON             UEIR
                                                                     F84h  PORTE(2)
                                                                     F83h  PORTD(2)

FE2h         FSR1H        FC2h ADCON0           FA2h       IPR2      F82h PORTC       F62h  UIR

FE1h         FSR1L        FC1h ADCON1           FA1h       PIR2      F81h PORTB       F61h  UFRMH

FE0h         BSR          FC0h WDTCON           FA0h       PIE2      F80h PORTA       F60h  UFRML

Note 1:      This is not a physical register.
         2:  This register is not available on 28-pin devices.
         3:  SSPxADD and SSPxMSK share the same address.
         4:  PMADDRH and PMDOUTH share the same address and PMADDRL and PMDOUTL share the same address.
             PMADDRx is used in Master modes and PMDOUTx is used in Slave modes.
         5:  Reserved: Do not write to this location.

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TABLE 6-3: NON-ACCESS BANK SPECIAL FUNCTION REGISTER MAP

Address Name Address Name Address Name Address          Name   Address    Name  Address    Name

F5Fh PMCONH    F3Fh   RTCCFG     F1Fh  PR6      EFFh  RPINR24     EDFh      --     EBFh  PPSCON
               F3Eh   RTCCAL                    EFEh  RPINR23     EDEh      --     EBEh       --
F5Eh PMCONL    F3Dh  REFOCON     F1Eh T6CON     EFDh  RPINR22     EDDh      --     EBDh       --
               F3Ch  PADCFG1                    EFCh  RPINR21     EDCh      --     EBCh
F5Dh PMMODEH   F3Bh  RTCVALH     F1Dh TMR8      EFBh              EDBh      --     EBBh   PMDIS3
               F3Ah  RTCVALL                    EFAh      --      EDAh      --     EBAh   PMDIS2
F5Ch PMMODEL   F39h              F1Ch  PR8      EF9h      --      ED9h      --     EB9h   PMDIS1
               F38h     UCFG                    EF8h      --      ED8h  RPOR24     EB8h   PMDIS0
F5Bh PMDOUT2H  F37h    UADDR     F1Bh T8CON     EF7h  RPINR17     ED7h  RPOR23     EB7h  ADCTRIG
               F36h                             EF6h  RPINR16     ED6h  RPOR22     EB6h
F5Ah PMDOUT2L  F35h      UEIE    F1Ah PSTR3CON  EF5h      --      ED5h  RPOR21     EB5h       --
               F34h       UIE                   EF4h      --      ED4h  RPOR20     EB4h       --
F59h PMDIN2H   F33h    UEP15     F19h ECCP3AS   EF3h  RPINR14     ED3h  RPOR19     EB3h       --
               F32h    UEP14                    EF2h  RPINR13     ED2h  RPOR18     EB2h       --
F58h PMDIN2L   F31h    UEP13     F18h ECCP3DEL  EF1h  RPINR12     ED1h  RPOR17     EB1h       --
               F30h    UEP12                    EF0h      --      ED0h      --     EB0h       --
F57h PMEH      F2Fh    UEP11     F17h CCPR3H    EEFh      --      ECFh      --                --
               F2Eh    UEP10                    EEEh      --      ECEh      --                --
F56h PMEL      F2Dh     UEP9     F16h CCPR3L    EEDh      --      ECDh  RPOR13
               F2Ch     UEP8                    EECh      --      ECCh  RPOR12
F55h PMSTATH   F2Bh     UEP7     F15h CCP3CON   EEBh      --      ECBh  RPOR11
               F2Ah     UEP6                    EEAh      --      ECAh  RPOR10
F54h PMSTATL   F29h     UEP5     F14h CCPR4H    EE9h  RPINR9      EC9h  RPOR9
               F28h     UEP4                    EE8h  RPINR8      EC8h  RPOR8
F53h CVRCON    F27h     UEP3     F13h CCPR4L    EE7h  RPINR7      EC7h  RPOR7
               F26h     UEP2                    EE6h  RPINR15     EC6h  RPOR6
F52h CCPTMRS0  F25h     UEP1     F12h CCP4CON   EE5h  RPINR6      EC5h  RPOR5
               F24h     UEP0                    EE4h      --      EC4h  RPOR4
F51h CCPTMRS1  F23h  CM3CON      F11h CCPR5H    EE3h  RPINR4      EC3h  RPOR3
               F22h    TMR5H                    EE2h  RPINR3      EC2h  RPOR2
F50h CCPTMRS2  F21h    TMR5L     F10h CCPR5L    EE1h  RPINR2      EC1h  RPOR1
               F20h    T5CON                    EE0h  RPINR1      EC0h  RPOR0
F4Fh DSGPR1           T5GCON     F0Fh CCP5CON             --
                        TMR6
F4Eh DSGPR0                      F0Eh CCPR6H

F4Dh DSCONH                      F0Dh CCPR6L

F4Ch DSCONL                      F0Ch CCP6CON

F4Bh DSWAKEH                     F0Bh CCPR7H

F4Ah DSWAKEL                     F0Ah CCPR7L

F49h ANCON1                      F09h CCP7CON

F48h ANCON0                      F08h CCPR8H

F47h ALRMCFG                     F07h CCPR8L

F46h ALRMRPT                     F06h CCP8CON

F45h ALRMVALH                    F05h CCPR9H

F44h ALRMVALL                    F04h CCPR9L

F43h  --                         F03h CCP9CON

F42h ODCON1                      F02h CCPR10H

F41h ODCON2                      F01h CCPR10L

F40h ODCON3                      F00h CCP10CON

2010 Microchip Technology Inc.        Preliminary                              DS39964B-page 93
PIC18F47J53 FAMILY

6.3.5.1 Context Defined SFRs                                        PMADDRH/L and PMDOUT2H/L: In this case,
                                                                      these named buffer pairs are actually the same
There are several registers that share the same                       physical registers. The Parallel Master Port (PMP)
address in the SFR space. The register's definition and               module's operating mode determines what func-
usage depends on the operating mode of its associated                 tion the registers take on. See Section 11.1.2
peripheral. These registers are:                                      "Data Registers" for additional details.

SSPxADD and SSPxMSK: These are two
   separate hardware registers, accessed through a
   single SFR address. The operating mode of the
   MSSP modules determines which register is
   being accessed. See Section 20.5.3.4 "7-Bit
   Address Masking Mode" for additional details.

TABLE 6-4: REGISTER FILE SUMMARY (PIC18F47J53 FAMILY)

Addr. File Name   Bit 7             Bit 6        Bit 5   Bit 4         Bit 3         Bit 2    Bit 1   Bit 0                  Value on
                                                                                                                            POR, BOR

FFFh TOSU         --                --           --     Top-of-Stack Upper Byte (TOS<20:16>)                                ---0 0000

FFEh TOSH         Top-of-Stack High Byte (TOS<15:8>)                                                                        0000 0000

FFDh TOSL         Top-of-Stack Low Byte (TOS<7:0>)                                                                          0000 0000

FFCh STKPTR       STKFUL STKUNF                  --      SP4           SP3           SP2      SP1     SP0                   00-0 0000

FFBh PCLATU       --                --        bit 21 Holding Register for PC<20:16>                                         ---0 0000

FFAh PCLATH       Holding Register for PC<15:8>                                                                             0000 0000

FF9h PCL          PC Low Byte (PC<7:0>)                                                                                     0000 0000

FF8h TBLPTRU      --                --        bit 21 Program Memory Table Pointer Upper Byte (TBLPTR<20:16>)                --00 0000

FF7h TBLPTRH      Program Memory Table Pointer High Byte (TBLPTR<15:8>)                                                     0000 0000

FF6h TBLPTRL      Program Memory Table Pointer Low Byte (TBLPTR<7:0>)                                                       0000 0000

FF5h TABLAT       Program Memory Table Latch                                                                                0000 0000

FF4h PRODH        Product Register High Byte                                                                                xxxx xxxx

FF3h PRODL        Product Register Low Byte                                                                                 xxxx xxxx

FF2h INTCON       GIE/GIEH PEIE/GIEL TMR0IE              INT0IE        RBIE    TMR0IF         INT0IF  RBIF 0000 000x

FF1h INTCON2      RBPU INTEDG0 INTEDG1 INTEDG2 INTEDG3 TMR0IP                                 INT3IP  RBIP 1111 1111

FF0h INTCON3      INT2IP  INT1IP              INT3IE     INT2IE        INT1IE  INT3IF         INT2IF  INT1IF 1100 0000

FEFh INDF0        Uses contents of FSR0 to address data memory value of FSR0 not changed (not a physical register)        N/A

FEEh POSTINC0     Uses contents of FSR0 to address data memory value of FSR0 post-incremented (not a physical register)   N/A

FEDh POSTDEC0 Uses contents of FSR0 to address data memory value of FSR0 post-decremented (not a physical register)       N/A

FECh PREINC0      Uses contents of FSR0 to address data memory value of FSR0 pre-incremented (not a physical register)    N/A

FEBh PLUSW0       Uses contents of FSR0 to address data memory value of FSR0 pre-incremented (not a physical register)   N/A

                  value of FSR0 offset by W

FEAh FSR0H        --                --           --      --        Indirect Data Memory Address Pointer 0 High Byte         ---- xxxx

FE9h FSR0L        Indirect Data Memory Address Pointer 0 Low Byte                                                           xxxx xxxx

FE8h WREG         Working Register                                                                                          xxxx xxxx

FE7h INDF1        Uses contents of FSR1 to address data memory value of FSR1 not changed (not a physical register)        N/A

FE6h POSTINC1     Uses contents of FSR1 to address data memory value of FSR1 post-incremented (not a physical register)   N/A

FE5h POSTDEC1 Uses contents of FSR1 to address data memory value of FSR1 post-decremented (not a physical register)       N/A

FE4h PREINC1      Uses contents of FSR1 to address data memory value of FSR1 pre-incremented (not a physical register)    N/A

FE3h PLUSW1       Uses contents of FSR1 to address data memory value of FSR1 pre-incremented (not a physical register)   N/A

                  value of FSR1 offset by W

FE2h FSR1H        --                --           --      --        Indirect Data Memory Address Pointer 1 High Byte         ---- xxxx

FE1h FSR1L        Indirect Data Memory Address Pointer 1 Low Byte                                                           xxxx xxxx

FE0h BSR          --                --           --      --        Bank Select Register                                     ---- 0000

FDFh INDF2        Uses contents of FSR2 to address data memory value of FSR2 not changed (not a physical register)        N/A

FDEh POSTINC2     Uses contents of FSR2 to address data memory value of FSR2 post-incremented (not a physical register)   N/A

FDDh POSTDEC2 Uses contents of FSR2 to address data memory value of FSR2 post-decremented (not a physical register)       N/A

Legend:      x = unknown, u = unchanged, - = unimplemented, q = value depends on condition, r = reserved, do not modify
Note 1:      Implemented only for 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).
             Implemented only for 28-pin devices (PIC18F26J53, PIC18F27J53, PIC18LF26J53 and PIC18LF27J53).
         2:  Implemented only for devices with 128 Kbyte of program memory (PIC18F27J53, PIC18F47J53, PIC18LF27J53 and PIC18LF47J53).
         3:

DS39964B-page 94                                        Preliminary                            2010 Microchip Technology Inc.
                                                                       PIC18F47J53 FAMILY

TABLE 6-4: REGISTER FILE SUMMARY (PIC18F47J53 FAMILY) (CONTINUED)

Addr. File Name       Bit 7            Bit 6         Bit 5     Bit 4     Bit 3  Bit 2   Bit 1    Bit 0                           Value on
                                                                                                                                POR, BOR

FDCh PREINC2          Uses contents of FSR2 to address data memory value of FSR2 pre-incremented (not a physical register)    N/A

FDBh PLUSW2           Uses contents of FSR2 to address data memory value of FSR2 pre-incremented (not a physical register)   N/A

                      value of FSR2 offset by W

FDAh FSR2H            --               --            --         --     Indirect Data Memory Address Pointer 2 High Byte         ---- xxxx

FD9h FSR2L            Indirect Data Memory Address Pointer 2 Low Byte                                                           xxxx xxxx

FD8h STATUS           --               --            --         N        OV     Z       DC                           C          ---x xxxx

FD7h TMR0H            Timer0 Register High Byte                                                                                 0000 0000

FD6h TMR0L            Timer0 Register Low Byte                                                                                  xxxx xxxx

FD5h T0CON            TMR0ON T08BIT                  T0CS   T0SE         PSA    T0PS2   T0PS1    T0PS0 1111 1111

FD3h OSCCON           IDLEN            IRCF2        IRCF1   IRCF0      OSTS     FLTS    SCS1     SCS0 0110 q000

FD2h CM1CON           CON              COE           CPOL   EVPOL1 EVPOL0       CREF    CCH1     CCH0 0001 1111

FD1h CM2CON           CON              COE           CPOL   EVPOL1 EVPOL0       CREF    CCH1     CCH0 0001 1111

FD0h RCON             IPEN             --            CM         RI       TO     PD      POR      BOR 0-11 11qq

FCFh TMR1H            Timer1 Register High Byte                                                                                 xxxx xxxx

FCEh TMR1L            Timer1 Register Low Bytes                                                                                 xxxx xxxx

FCDh T1CON            TMR1CS1 TMR1CS0 T1CKPS1 T1CKPS0 T1OSCEN T1SYNC                    RD16     TMR1ON 0000 0000

FCCh TMR2             Timer2 Register                                                                                           0000 0000

FCBh PR2              Timer2 Period Register                                                                                    1111 1111

FCAh T2CON            --         T2OUTPS3 T2OUTPS2 T2OUTPS1 T2OUTPS0 TMR2ON T2CKPS1 T2CKPS0 -000 0000

FC9h         SSP1BUF  MSSP1 Receive Buffer/Transmit Register                                                                    xxxx xxxx
FC8h         SSP1ADD  MSSP1 Address Register (I2CTM Slave Mode). MSSP1 Baud Rate Reload Register (I2C Master Mode).             0000 0000

FC8h SSP1MSK          MSK7             MSK6          MSK5   MSK4       MSK3     MSK2    MSK1     MSK0 ---- ----

FC7h SSP1STAT         SMP              CKE           D/A        P        S      R/W     UA       BF                             1111 1111

FC6h SSP1CON1         WCOL       SSPOV           SSPEN         CKP     SSPM3    SSPM2   SSPM1    SSPM0 0000 0000

FC5h SSP1CON2         GCEN ACKSTAT ACKDT                    ACKEN      RCEN     PEN     RSEN     SEN 0000 0000

FC5h SSP1CON2         GCEN ACKSTAT ADMSK5 ADMSK4 ADMSK3 ADMSK2 ADMSK1                            SEN 0000 0000

FC4h ADRESH           A/D Result Register High Byte                                                                             xxxx xxxx

FC3h ADRESL           A/D Result Register Low Byte                                                                              xxxx xxxx

FC2h ADCON0           VCFG1            VCFG0         CHS3   CHS2         CHS1   CHS0    GO/DONE  ADON 0000 0000

FC1h ADCON1           ADFM             ADCAL     ACQT2      ACQT1      ACQT0    ADCS2   ADCS1    ADCS0 0000 0000

FC0h WDTCON           REGSLP LVDSTAT ULPLVL                 VBGOE        DS     ULPEN   ULPSINK SWDTEN 1xx0 0000

FBFh PSTR1CON         CMPL1            CMPL0         --     STRSYNC STRD        STRC    STRB     STRA 00-0 0001

FBEh ECCP1AS          ECCP1ASE ECCP1AS2 ECCP1AS1 ECCP1AS0 PSS1AC1 PSS1AC0 PSS1BD1 PSS1BD0 0000 0000

FBDh ECCP1DEL         P1RSEN P1DC6                  P1DC5   P1DC4      P1DC3    P1DC2   P1DC1    P1DC0 0000 0000

FBCh CCPR1H           Capture/Compare/PWM Register 1 High Byte                                                                  xxxx xxxx

FBBh CCPR1L           Capture/Compare/PWM Register 1 Low Byte                                                                   xxxx xxxx

FBAh CCP1CON          P1M1             P1M0         DC1B1   DC1B0      CCP1M3 CCP1M2 CCP1M1 CCP1M0 0000 0000

FB9h PSTR2CON         CMPL1            CMPL0         --     STRSYNC STRD        STRC    STRB     STRA 00-0 0001

FB8h ECCP2AS          ECCP2ASE ECCP2AS2 ECCP2AS1 ECCP2AS0 PSS2AC1 PSS2AC0 PSS2BD1 PSS2BD0 0000 0000

FB7h ECCP2DEL         P2RSEN P2DC6                  P2DC5   P2DC4      P2DC3    P2DC2   P2DC1    P2DC0 0000 0000

FB6h CCPR2H           Capture/Compare/PWM Register 2 High Byte                                                                  xxxx xxxx

FB5h CCPR2L           Capture/Compare/PWM Register 2 Low Byte                                                                   xxxx xxxx

FB4h CCP2CON          P2M1             P2M0         DC2B1   DC2B0      CCP2M3 CCP2M2 CCP2M1 CCP2M0 0000 0000

FB3h CTMUCONH CTMUEN                   --        CTMUSIDL TGEN         EDGEN EDGSEQEN IDISSEN CTTRIG 0-00 0000

FB2h CTMUCONL EDG2POL EDG2SEL1 EDG2SEL0 EDG1POL EDG1SEL1 EDG1SEL0 EDG2STAT EDG1STAT 0000 00xx

FB1h CTMUICON         ITRIM5           ITRIM4       ITRIM3  ITRIM2     ITRIM1   ITRIM0  IRNG1    IRNG0 0000 0000

FB0h SPBRG1           EUSART1 Baud Rate Generator Register Low Byte                                                             0000 0000

FAFh RCREG1           EUSART1 Receive Register                                                                                  0000 0000

Legend:      x = unknown, u = unchanged, - = unimplemented, q = value depends on condition, r = reserved, do not modify
Note 1:      Implemented only for 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).
             Implemented only for 28-pin devices (PIC18F26J53, PIC18F27J53, PIC18LF26J53 and PIC18LF27J53).
         2:  Implemented only for devices with 128 Kbyte of program memory (PIC18F27J53, PIC18F47J53, PIC18LF27J53 and PIC18LF47J53).
         3:

2010 Microchip Technology Inc.                             Preliminary                          DS39964B-page 95
PIC18F47J53 FAMILY

TABLE 6-4: REGISTER FILE SUMMARY (PIC18F47J53 FAMILY) (CONTINUED)

Addr. File Name        Bit 7     Bit 6            Bit 5   Bit 4       Bit 3           Bit 2   Bit 1   Bit 0    Value on
                                                                                                              POR, BOR

FAEh TXREG1            EUSART1 Transmit Register                                                              xxxx xxxx

FADh TXSTA1            CSRC      TX9              TXEN    SYNC        SENDB           BRGH    TRMT    TX9D 0000 0010

FACh RCSTA1            SPEN      RX9              SREN    CREN        ADDEN           FERR    OERR    RX9D 0000 000x

FABh SPBRG2            EUSART2 Baud Rate Generator Register Low Byte                                          0000 0000

FAAh RCREG2            EUSART2 Receive Register                                                               0000 0000

FA9h TXREG2            EUSART2 Transmit Register                                                              0000 0000

FA8h TXSTA2            CSRC      TX9              TXEN    SYNC        SENDB           BRGH    TRMT    TX9D 0000 0010

FA7h EECON2            Flash Self-Program Control Register (not a physical register)                          ---- ----

FA6h EECON1            --        --               WPROG   FREE        WRERR           WREN    WR      --      --00 x00-

FA5h IPR3              SSP2IP    BCL2IP           RC2IP   TX2IP       TMR4IP CTMUIP TMR3GIP RTCCIP 1111 1111

FA4h PIR3              SSP2IF    BCL2IF           RC2IF   TX2IF       TMR4IF CTMUIF TMR3GIF RTCCIF 0000 0000

FA3h PIE3              SSP2IE BCL2IE              RC2IE   TX2IE       TMR4IE CTMUIE TMR3GIE RTCCIE 0000 0000

FA2h IPR2              OSCFIP    CM2IP            CM1IP   USBIP       BCL1IP          HLVDIP  TMR3IP  CCP2IP 1111 1111

FA1h PIR2              OSCFIF    CM2IF            CM1IF   USBIF       BCL1IF          HLVDIF  TMR3IF  CCP2IF 0000 0000

FA0h         PIE2      OSCFIE    CM2IE            CM1IE   USBIE       BCL1IE          HLVDIE  TMR3IE  CCP2IE  0000 0000
F9Fh         IPR1      PMPIP(1)   ADIP            RC1IP   TX1IP       SSP1IP          CCP1IP  TMR2IP  TMR1IP  1111 1111
F9Eh         PIR1      PMPIF(1)   ADIF            RC1IF   TX1IF       SSP1IF          CCP1IF  TMR2IF  TMR1IF  0000 0000
F9Dh         PIE1      PMPIE(1)   ADIE            RC1IE   TX1IE       SSP1IE          CCP1IE  TMR2IE  TMR1IE  0000 0000

F9Ch RCSTA2            SPEN      RX9              SREN    CREN        ADDEN           FERR    OERR    RX9D 0000 000x

F9Bh OSCTUNE           INTSRC    PLLEN            TUN5    TUN4        TUN3            TUN2    TUN1    TUN0 0000 0000

F9Ah T1GCON            TMR1GE T1GPOL              T1GTM   T1GSPM      T1GGO/          T1GVAL  T1GSS1  T1GSS0 0000 0x00
                                                                      T1DONE

F99h IPR5              --        --               CM3IP   TMR8IP      TMR6IP          TMR5IP TMR5GIP TMR1GIP --11 1111

F98h PIR5              --        --               CM3IF   TMR8IF      TMR6IF          TMR5IF TMR5GIF TMR1GIF --00 0000

F97h         T3GCON    TMR3GE T3GPOL              T3GTM   T3GSPM      T3GGO/          T3GVAL  T3GSS1  T3GSS0 0000 0x00
                                                                      T3DONE
F96h         TRISE(1)   RDPU      REPU               --       --                      TRISE2  TRISE1  TRISE0  00-- -111
F95h         TRISD(1)  TRISD7    TRISD6           TRISD5  TRISD4          --          TRISD2  TRISD1  TRISD0  1111 1111

                                                                      TRISD3

F94h TRISC             TRISC7 TRISC6              --      --          --              TRISC2  TRISC1  TRISC0 1111 1111

F93h TRISB             TRISB7    TRISB6           TRISB5  TRISB4      TRISB3          TRISB2  TRISB1  TRISB0 1111 1111

F92h TRISA             TRISA7    TRISA6           TRISA5  --          TRISA3          TRISA2  TRISA1  TRISA0 111- 1111

F91h PIE5              --        --               CM3IE   TMR8IE      TMR6IE          TMR5IE TMR5GIE TMR1GIE --00 0000

F90h IPR4              CCP10IP CCP9IP CCP8IP              CCP7IP      CCP6IP          CCP5IP  CCP4IP  CCP3IP 1111 1111

F8Fh PIR4              CCP10IF CCP9IF CCP8IF              CCP7IF      CCP6IF          CCP5IF  CCP4IF  CCP3IF 0000 0000

F8Eh         PIE4      CCP10IE   CCP9IE           CCP8IE  CCP7IE      CCP6IE          CCP5IE  CCP4IE  CCP3IE  0000 0000
F8Dh         LATE(1)       --       --               --      --          --           LATE2   LATE1   LATE0   ---- -xxx
F8Ch         LATD(1)                                                                  LATD2   LATD1   LATD0   xxxx xxxx
                        LATD7    LATD6            LATD5   LATD4       LATD3

F8Bh LATC              LATC7     LATC6            --      --          --              LATC2   LATC1   LATC0 xxxx xxxx

F8Ah LATB              LATB7     LATB6            LATB5   LATB4       LATB3           LATB2   LATB1   LATB0 xxxx xxxx

F89h LATA              LATA7     LATA6            LATA5   --          LATA3           LATA2   LATA1   LATA0 xxx- xxxx

F88h DMACON1           SSCON1 SSCON0 TXINC                RXINC DUPLEX1 DUPLEX0 DLYINTEN DMAEN 0000 0000

F87h OSCCON2           --        SOSCRUN          --      SOSCDRV SOSCGO PRISD                --      --      -0-1 01--

F86h DMACON2           DLYCYC3 DLYCYC2 DLYCYC1 DLYCYC0 INTLVL3 INTLVL2 INTLVL1 INTLVL0 0000 0000

F85h         HLVDCON   VDIRMAG   BGVST            IRVST   HLVDEN      HLVDL3          HLVDL2  HLVDL1  HLVDL0  0000 0000
F84h         PORTE(1)       --      --              --        --          --            RE2     RE1     RE0   ---- -xxx
F83h         PORTD(1)      RD7                                                          RD2     RD1     RD0   xxxx xxxx
                                   RD6             RD5       RD4        RD3

F82h PORTC             RC7       RC6              RC5     RC4         --              RC2     RC1     RC0 xxxx xxxx

F81h PORTB             RB7       RB6              RB5     RB4         RB3             RB2     RB1     RB0     xxxx xxxx

F80h PORTA             RA7       RA6              RA5     --          RA3             RA2     RA1     RA0     xxx- xxxx

Legend:      x = unknown, u = unchanged, - = unimplemented, q = value depends on condition, r = reserved, do not modify
Note 1:      Implemented only for 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).
             Implemented only for 28-pin devices (PIC18F26J53, PIC18F27J53, PIC18LF26J53 and PIC18LF27J53).
         2:  Implemented only for devices with 128 Kbyte of program memory (PIC18F27J53, PIC18F47J53, PIC18LF27J53 and PIC18LF47J53).
         3:

DS39964B-page 96                                         Preliminary                           2010 Microchip Technology Inc.
                                                                               PIC18F47J53 FAMILY

TABLE 6-4: REGISTER FILE SUMMARY (PIC18F47J53 FAMILY) (CONTINUED)

Addr. File Name           Bit 7            Bit 6     Bit 5             Bit 4   Bit 3     Bit 2    Bit 1                 Bit 0     Value on
                                                                                                                                 POR, BOR

F7Fh SPBRGH1              EUSART1 Baud Rate Generator High Byte                                                                  0000 0000

F7Eh BAUDCON1             ABDOVF RCIDL               RXDTP             TXCKP   BRG16     --       WUE                   ABDEN 0100 0-00

F7Dh SPBRGH2              EUSART2 Baud Rate Generator High Byte                                                                  0000 0000

F7Ch BAUDCON2             ABDOVF RCIDL               RXDTP             TXCKP   BRG16     --       WUE                   ABDEN 0100 0-00

F7Bh TMR3H                Timer3 Register High Byte                                                                              xxxx xxxx

F7Ah TMR3L                Timer3 Register Low Byte                                                                               xxxx xxxx

F79h T3CON                TMR3CS1 TMR3CS0 T3CKPS1 T3CKPS0 T3OSCEN T3SYNC                          RD16                  TMR3ON 0000 0000

F78h TMR4                 Timer4 Register                                                                                        0000 0000

F77h PR4                  Timer4 Period Register                                                                                 1111 1111

F76h T4CON                --     T4OUTPS3 T4OUTPS2 T4OUTPS1 T4OUTPS0 TMR4ON T4CKPS1 T4CKPS0 -000 0000

F75h         SSP2BUF      MSSP2 Receive Buffer/Transmit Register                                                                 xxxx xxxx
F74h         SSP2ADD      MSSP2 Address Register (I2CTM Slave Mode). MSSP2 Baud Rate Reload Register (I2C Master Mode).          ---- ----

F74h SSP2MSK              MSK7             MSK6      MSK5              MSK4    MSK3      MSK2     MSK1                  MSK0 0000 0000

F73h SSP2STAT             SMP              CKE         D/A             P       S         R/W            UA              BF       1111 1111

F72h SSP2CON1             WCOL   SSPOV               SSPEN             CKP     SSPM3     SSPM2    SSPM1                 SSPM0 0000 0000

F71h SSP2CON2             GCEN   ACKSTAT ACKDT                          ACKEN   RCEN        PEN     RSEN                SEN 0000 0000
                                                   ADMSK5              ADMSK4  ADMSK3    ADMSK2   ADMSK1

F70h CMSTAT               --               --          --              --      --        COUT3    COUT2                 COUT1 ---- -111

F6Fh         PMADDRH/     --               CS1 Parallel Master Port Address High Byte                                            -000 0000
             PMDOUT1H(1) Parallel Port Out Data High Byte (Buffer 1)                                                             0000 0000

F6Eh         PMADDRL/     Parallel Master Port Address Low Byte/                                                                 0000 0000
             PMDOUT1L(1)  Parallel Port Out Data Low Byte (Buffer 1)
F6Dh         PMDIN1H(1)                                                                                                          0000 0000
F6Ch         PMDIN1L(1)   Parallel Port In Data High Byte (Buffer 1)                                                             0000 0000

                          Parallel Port In Data Low Byte (Buffer 1)

F6Bh TXADDRL              SPI DMA Transmit Data Pointer Low Byte                                                                 xxxx xxxx

F6Ah TXADDRH              --               --          --              --      SPI DMA Transmit Data Pointer High Byte           ---- xxxx

F69h RXADDRL              SPI DMA Receive Data Pointer Low Byte                                                                  xxxx xxxx

F68h RXADDRH              --               --          --              --      SPI DMA Receive Data Pointer High Byte            ---- xxxx

F67h DMABCL               SPI DMA Byte Count Low Byte                                                                            xxxx xxxx

F66h         DMABCH       --               --          --              --      --        --       SPI DMA Byte Count High ---- --xx
F65h         UCON(1)
                                                                                                  Byte

                          --     PPBRST                SE0             PKTDIS  USBEN RESUME SUSPND                       --      -0x0 000-

F64h USTAT                --               ENDP3     ENDP2             ENDP1   ENDP0     DIR      PPBI                   --      -xxx xxx-

F63h UEIR                 BTSEF            --          --              BTOEF   DFN8EF CRC16EF CRC5EF                    PIDEF 0--0 0000

F62h UIR                  --               SOFIF     STALLIF           IDLEIF  TRNIF     ACTVIF   UERRIF                URSTIF -000 0000

F61h UFRMH                --               --          --              --      --        FRM10    FRM9                  FRM8 ---- -xxx

F60h         UFRML        FRM7             FRM6      FRM5              FRM4       FRM3     FRM2     FRM1                  FRM0   xxxx xxxx
F5Fh         PMCONH(1)                                                         ADRMUX0   PTBEEN   PTWREN                PTRDEN   0-00 0000
F5Eh         PMCONL(1)    PMPEN            --        PSIDL ADRMUX1                                                               000- 0000
F5Dh         PMMODEH(1)                                                           CS1P      BEP    WRSP                   RDSP   0000 0000
F5Ch         PMMODEL(1)   CSF1             CSF0        ALP             --        INCM0   MODE16    MODE1                MODE0    0000 0000
F5Bh         PMDOUT2H(1)                                                        WAITM1   WAITM0   WAITE1                WAITE0   0000 0000
F5Ah         PMDOUT2L(1)  BUSY             IRQM1     IRQM0             INCM1                                                     0000 0000
F59h         PMDIN2H(1)                                                         PTEN11   PTEN10    PTEN9                 PTEN8   0000 0000
F58h         PMDIN2L(1)   WAITB1 WAITB0 WAITM3 WAITM2                            PTEN3    PTEN2    PTEN1                 PTEN0   0000 0000
F57h         PMEH(1)                                                                                                             0000 0000
F56h         PMEL(1)      Parallel Port Out Data High Byte (Buffer 2)              IB3F     IB2F     IB1F                  IB0F  0000 0000
F55h         PMSTATH(1)                                                           OB3E     OB2E     OB1E                  OB0E   00-- 0000
F54h         PMSTATL(1)   Parallel Port Out Data Low Byte (Buffer 2)                                                             10-- 1111

                          Parallel Port In Data High Byte (Buffer 2)

                          Parallel Port In Data Low Byte (Buffer 2)

                          PTEN15 PTEN14 PTEN13 PTEN12

                          PTEN7            PTEN6     PTEN5             PTEN4

                          IBF              IBOV        --              --

                          OBE              OBUF        --              --

Legend:      x = unknown, u = unchanged, - = unimplemented, q = value depends on condition, r = reserved, do not modify
Note 1:      Implemented only for 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).
             Implemented only for 28-pin devices (PIC18F26J53, PIC18F27J53, PIC18LF26J53 and PIC18LF27J53).
         2:  Implemented only for devices with 128 Kbyte of program memory (PIC18F27J53, PIC18F47J53, PIC18LF27J53 and PIC18LF47J53).
         3:

2010 Microchip Technology Inc.                             Preliminary                                                 DS39964B-page 97
PIC18F47J53 FAMILY

TABLE 6-4: REGISTER FILE SUMMARY (PIC18F47J53 FAMILY) (CONTINUED)

Addr. File Name        Bit 7     Bit 6            Bit 5     Bit 4        Bit 3   Bit 2   Bit 1                    Bit 0   Value on
                                                                                                                         POR, BOR

F53h CVRCON            CVREN CVROE                CVRR      CVRSS        CVR3    CVR2    CVR1                     CVR0 0000 0000

F52h CCPTMRS0          C3TSEL1 C3TSEL0 C2TSEL2 C2TSEL1 C2TSEL0 C1TSEL2 C1TSEL1 C1TSEL0 0000 0000

F51h         CCPTMRS1  C7TSEL1 C7TSEL0            --        C6TSEL0      --       C5TSEL0 C4TSEL1                 C4TSEL0 00-0 -000
F50h         CCPTMRS2                                                            C9TSEL0(3) C8TSEL1               C8TSEL0 ---0 -000
                       --        --               --        C10TSEL0(3)  --

F4Fh DSGPR1            Deep Sleep Persistent General Purpose Register (contents retained even in deep sleep)             xxxx xxxx

F4Eh DSGPR0            Deep Sleep Persistent General Purpose Register (contents retained even in deep sleep)             xxxx xxxx

F4Dh DSCONH            DSEN      --               --        --           --      r       DSULPEN RTCWDIS 0--- -000

F4Ch DSCONL            --        --               --        --           --      ULPWDIS DSBOR RELEASE ---- -000

F4Bh DSWAKEH           --        --               --        --           --      --                           --  DSINT0 ---- ---0

F4Ah DSWAKEL           DSFLT     --               DSULP     DSWDT        DSRTC DSMCLR                         --  DSPOR 0-00 00-1

F49h         ANCON1     VBGEN         --               --   PCFG12       PCFG11  PCFG10  PCFG9                    PCFG8  0--0 0000
F48h         ANCON0    PCFG7(1)  PCFG6(1)         PCFG5(1)  PCFG4        PCFG3   PCFG2   PCFG1                    PCFG0  0000 0000

F47h OEDCON            ALRMEN CHIME AMASK3 AMASK2 AMASK1 AMASK0 ALRMPTR1 ALRMPTR0 0000 0000

F46h ALRMRPT           ARPT7     ARPT6            ARPT5     ARPT4        ARPT3   ARPT2   ARPT1                    ARPT0 0000 0000

F45h ALRMVALH Alarm Value High Register Window based on ALRMPTR<1:0>                                                     xxxx xxxx

F44h ALRMVALL Alarm Value Low Register Window based on ALRMPTR<1:0>                                                      xxxx xxxx

F43h         --        --        --               --        --           --      --                           --  --     ---- ----

F42h ODCON1            CCP8OD CCP7OD CCP6OD CCP5OD CCP4OD ECCP3OD ECCP2OD ECCP1OD 0000 0000

F41h ODCON2            --        --               --        --           CCP10OD CCP9OD  U2OD                     U1OD ---- 0000

F40h ODCON3            --        --               --        --           --      --      SPI2OD                   SPI1OD ---- --00

F3Fh RTCCFG            RTCEN     --               RTCWREN RTCSYNC HALFSEC RTCOE RTCPTR1 RTCPTR0 0-00 0000

F3Eh RTCCAL            CAL7      CAL6             CAL5      CAL4         CAL3    CAL2    CAL1                     CAL0 0000 0000

F3Dh         REFOCON   ROON      --               ROSSLP    ROSEL        RODIV3  RODIV2  RODIV1                   RODIV0 0-00 0000
F3Ch         PADCFG1      --
                                 --               --        --           --      RTSECSEL1 RTSECSEL0 PMPTTL(1) ---- -000

F3Bh RTCVALH           RTCC Value High Register Window Based on RTCPTR<1:0>                                              0xxx xxxx

F3Ah RTCVALL           RTCC Value Low Register Window Based on RTCPTR<1:0>                                               0xxx xxxx

F39h UCFG              UTEYE UOEMON               --        UPUEN        UTRDIS  FSEN    PPB1                     PPB0 00-0 0000

F38h UADDR             --        ADDR6            ADDR5     ADDR4        ADDR3   ADDR2   ADDR1                    ADDR0 -000 0000

F37h UEIE              BTSEE     --               --        BTOEE DFN8EE CRC16EE CRC5EE                           PIDEE 0--0 0000

F36h UIE               --        SOFIE            STALLIE   IDLEIE       TRNIE   ACTVIE  UERRIE                   URSTIE -000 0000

F35h UEP15             --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F34h UEP14             --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F33h UEP13             --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F32h UEP12             --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F31h UEP11             --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F30h UEP10             --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F2Fh UEP9              --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F2Eh UEP8              --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F2Dh UEP7              --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F2Ch UEP6              --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F2Bh UEP5              --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F2Ah UEP4              --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F29h UEP3              --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F28h UEP2              --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F27h UEP1              --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F26h UEP0              --        --               --        EPHSHK EPCONDIS EPOUTEN EPINEN EPSTALL ---0 0000

F25h CM3CON            CON       COE              CPOL      EVPOL1 EVPOL0        CREF    CCH1                     CCH0 0001 1111

F24h TMR5H             Timer5 Register High Byte                                                                         xxxx xxxx

Legend:      x = unknown, u = unchanged, - = unimplemented, q = value depends on condition, r = reserved, do not modify
Note 1:      Implemented only for 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).
             Implemented only for 28-pin devices (PIC18F26J53, PIC18F27J53, PIC18LF26J53 and PIC18LF27J53).
         2:  Implemented only for devices with 128 Kbyte of program memory (PIC18F27J53, PIC18F47J53, PIC18LF27J53 and PIC18LF47J53).
         3:

DS39964B-page 98                                         Preliminary                      2010 Microchip Technology Inc.
                                                                 PIC18F47J53 FAMILY

TABLE 6-4: REGISTER FILE SUMMARY (PIC18F47J53 FAMILY) (CONTINUED)

Addr. File Name  Bit 7            Bit 6     Bit 5         Bit 4  Bit 3   Bit 2               Bit 1          Bit 0   Value on
                                                                                                                   POR, BOR

F23h TMR5L       Timer5 Register Low Bytes                                                                         xxxx xxxx

F22h T5CON       TMR5CS1 TMR5CS0 T5CKPS1 T5CKPS0 T5OSCEN T5SYNC                              RD16           TMR5ON 0000 0000

F21h T5GCON      TMR5GE T5GPOL              T5GTM  T5GSPM        T5GGO/  T5GVAL  T5GSS1                     T5GSS0 0000 0x00
                                                                 T5DONE

F20h TMR6        Timer6 Register                                                                                   0000 0000

F1Fh PR6         Timer6 Period Register                                                                            1111 1111

F1Eh T6CON       --              T6OUTPS3 T6OUTPS2 T6OUTPS1 T6OUTPS0 TMR6ON T6CKPS1 T6CKPS0 -000 0000

F1Dh TMR8        Timer8 Register                                                                                   0000 0000

F1Ch PR8         Timer8 Period Register                                                                            1111 1111

F1Bh T8CON       --              T8OUTPS3 T8OUTPS2 T8OUTPS1 T8OUTPS0 TMR8ON T8CKPS1 T8CKPS0 -000 0000

F1Ah PSTR3CON    CMPL1            CMPL0     --     STRSYNC STRD          STRC                STRB           STRA 00-0 0001

F19h ECCP3AS     ECCP3ASE ECCP3AS2 ECCP3AS1 ECCP3AS0 PSS3AC1 PSS3AC0 PSS3BD1 PSS3BD0 0000 0000

F18h ECCP3DEL    P3RSEN P3DC6               P3DC5  P3DC4         P3DC3   P3DC2               P3DC1          P3DC0 0000 0000

F17h CCPR3H      Capture/Compare/PWM Register 3 High Byte                                                          xxxx xxxx

F16h CCPR3L      Capture/Compare/PWM Register 3 Low Byte                                                           xxxx xxxx

F15h CCP3CON     P3M1             P3M0      DC3B1  DC3B0         CCP3M3 CCP3M2 CCP3M1 CCP3M0 0000 0000

F14h CCPR4H      Capture/Compare/PWM Register 4 High Byte                                                          xxxx xxxx

F13h CCPR4L      Capture/Compare/PWM Register 4 Low Byte                                                           xxxx xxxx

F12h CCP4CON     --               --        DC4B1  DC4B0         CCP4M3 CCP4M2 CCP4M1 CCP4M0 --00 0000

F11h CCPR5H      Capture/Compare/PWM Register 5 High Byte                                                          xxxx xxxx

F10h CCPR5L      Capture/Compare/PWM Register 5 Low Byte                                                           xxxx xxxx

F0Fh CCP5CON     --               --        DC5B1  DC5B0         CCP5M3 CCP5M2 CCP5M1 CCP5M0 --00 0000

F0Eh CCPR6H      Capture/Compare/PWM Register 6 High Byte                                                          xxxx xxxx

F0Dh CCPR6L      Capture/Compare/PWM Register 6 Low Byte                                                           xxxx xxxx

F0Ch CCP6CON     --               --        DC6B1  DC6B0         CCP6M3 CCP6M2 CCP6M1 CCP6M0 --00 0000

F0Bh CCPR7H      Capture/Compare/PWM Register 7 High Byte                                                          xxxx xxxx

F0Ah CCPR7L      Capture/Compare/PWM Register 7 Low Byte                                                           xxxx xxxx

F09h CCP7CON     --               --        DC7B1  DC7B0         CCP7M3 CCP7M2 CCP7M1 CCP7M0 --00 0000

F08h CCPR8H      Capture/Compare/PWM Register 8 High Byte                                                          xxxx xxxx

F07h CCPR8L      Capture/Compare/PWM Register 8 Low Byte                                                           xxxx xxxx

F06h CCP8CON     --               --        DC8B1  DC8B0         CCP8M3 CCP8M2 CCP8M1 CCP8M0 --00 0000

F05h CCPR9H      Capture/Compare/PWM Register 9 High Byte                                                          xxxx xxxx

F04h CCPR9L      Capture/Compare/PWM Register 9 Low Byte                                                           xxxx xxxx

F03h CCP9CON     --               --        DC9B1  DC9B0         CCP9M3 CCP9M2 CCP9M1 CCP9M0 --00 0000

F02h CCPR10H     Capture/Compare/PWM Register 10 High Byte                                                         xxxx xxxx

F01h CCPR10L     Capture/Compare/PWM Register 10 Low Byte                                                          xxxx xxxx

F00h CCP10CON    --               --        DC10B1 DC10B0 CCP10M3 CCP10M2 CCP10M1 CCP10M0 --00 0000

EFFh RPINR24     --               --        --     PWM Fault Input (FLT0) to Input Pin Mapping bits                ---1 1111

EFEh RPINR23     --               --        --     SPI2 Slave Select Input (SS2) to Input Pin Mapping bits         ---1 1111

EFDh RPINR22     --               --        --     SPI2 Clock Input (SCK2) to Input Pin Mapping bits               ---1 1111

EFCh RPINR21     --               --        --     SPI2 Data Input (SDI2) to Input Pin Mapping bits                ---1 1111

EFBh         --  --               --        --             --    --      --                  --             --

EFAh         --  --               --        --             --    --      --                  --             --

EF9h         --  --               --        --             --    --      --                  --             --

EF8h RPINR17     --               --        --     EUSART2 Clock Input (CK2) to Input Pin Mapping bits             ---1 1111

EF7h RPINR16     --               --        --     EUSART2 RX2DT2 to Input Pin Mapping bits                        ---1 1111

EF6h         --  --               --        --             --    --      --                  --             --

EF5h         --  --               --        --             --    --      --                  --             --

Legend:      x = unknown, u = unchanged, - = unimplemented, q = value depends on condition, r = reserved, do not modify
Note 1:      Implemented only for 44-pin devices (PIC18F46J53, PIC18F47J53, PIC18LF46J53 and PIC18LF47J53).
             Implemented only for 28-pin devices (PIC18F26J53, PIC18F27J53, PIC18LF26J53 and PIC18LF27J53).
         2:  Implemented only for devices with 128 Kbyte of program memory (PIC18F27J53, PIC18F47J53, PIC18LF27J53 and PIC18LF47J53).
         3:

2010 Microchip Technology Inc.                    Preliminary