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PIC18F6680-I-PT

器件型号:PIC18F6680-I-PT
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Microchip
厂商官网:https://www.microchip.com
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器件描述

8-bit Microcontrollers - MCU 64KB 3328 RAM 52 I/O

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Microchip
产品种类:
Product Category:
8-bit Microcontrollers - MCU
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
TQFP-64
系列:
Series:
PIC18
Core:PIC18
Data Bus Width:8 bit
Maximum Clock Frequency:40 MHz
Program Memory Size:64 kB
Data RAM Size:3.25 kB
ADC Resolution:10 bit
Number of I/Os:53 I/O
工作电源电压:
Operating Supply Voltage:
4.2 V to 5.5 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
接口类型:
Interface Type:
AUSART, CAN, I2C, SPI
封装:
Packaging:
Tray
高度:
Height:
1 mm
长度:
Length:
10 mm
产品:
Product:
MCU
Program Memory Type:Flash
宽度:
Width:
10 mm
商标:
Brand:
Microchip Technology
Data RAM Type:RAM
Data ROM Size:1024 B
Data ROM Type:EEPROM
Moisture Sensitive:Yes
Number of ADC Channels:12
Number of Timers/Counters:5 Timer
Processor Series:PIC18
工厂包装数量:
Factory Pack Quantity:
160
电源电压-最大:
Supply Voltage - Max:
5.5 V
电源电压-最小:
Supply Voltage - Min:
4.2 V
商标名:
Tradename:
PIC
单位重量:
Unit Weight:
0.012720 oz

PIC18F6680-I-PT器件文档内容

                                                   PIC18F6585/8585/6680/8680

   64/68/80-Pin High-Performance, 64-Kbyte Enhanced Flash

                           Microcontrollers with ECAN Module

High-Performance RISC CPU:                             Analog Features:

•  Source code compatible with the PIC16 and           •  Up to 16-channel, 10-bit Analog-to-Digital

   PIC17 instruction sets                                 Converter module (A/D) with:

•  Linear program memory addressing to 2 Mbytes           -  Fast sampling rate

•  Linear data memory addressing to 4096 bytes            -  Programmable acquisition time

•  1 Kbyte of data EEPROM                                 -  Conversion available during Sleep

•  Up to 10 MIPs operation:                            •  Programmable 16-level Low-Voltage Detection

   -  DC – 40 MHz osc./clock input                        (LVD) module:

   -  4 MHz-10 MHz osc./clock input with PLL active       -  Supports interrupt on Low-Voltage Detection

•  16-bit wide instructions, 8-bit wide data path      •  Programmable Brown-out Reset (BOR)

•  Priority levels for interrupts                      •  Dual analog comparators:

•  31-level, software accessible hardware stack           -  Programmable input/output configuration

•  8 x 8 Single-Cycle Hardware Multiplier

                                                       ECAN Module Features:

External Memory Interface                              •  Message bit rates up to 1 Mbps

(PIC18F8X8X Devices Only):                             •  Conforms to CAN 2.0B ACTIVE Specification

•  Address capability of up to 2 Mbytes                •  Fully backward compatible with PIC18XXX8 CAN

•  16-bit interface                                       modules

                                                       •  Three modes of operation:

Peripheral Features:                                      -  Legacy, Enhanced Legacy, FIFO

•  High current sink/source 25 mA/25 mA                •  Three dedicated transmit buffers with prioritization

•  Four external interrupt pins                        •  Two dedicated receive buffers

•  Timer0 module: 8-bit/16-bit timer/counter           •  Six programmable receive/transmit buffers

•  Timer1 module: 16-bit timer/counter                 •  Three full 29-bit acceptance masks

•  Timer2 module: 8-bit timer/counter                  •  16 full 29-bit acceptance filters with dynamic association

•  Timer3 module: 16-bit timer/counter                 •  DeviceNet™ data byte filter support

•  Secondary oscillator clock option – Timer1/Timer3   •  Automatic remote frame handling

•  One Capture/Compare/PWM (CCP) module:               •  Advanced Error Management features

   -  Capture is 16-bit, max. resolution 6.25 ns       Special Microcontroller Features:

      (TCY/16)

   -  Compare is 16-bit, max. resolution 100 ns (TCY)  •  100,000 erase/write cycle Enhanced Flash

   -  PWM output: PWM resolution is 1 to 10-bit           program memory typical

•  Enhanced Capture/Compare/PWM (ECCP) module:         •  1,000,000 erase/write cycle Data EEPROM

   -  Same Capture/Compare features as CCP                memory typical

   -  One, two or four PWM outputs                     •  1-second programming time

   -  Selectable polarity                              •  Flash/Data EEPROM Retention: > 40 years

   -  Programmable dead time                           •  Self-reprogrammable under software control

   -  Auto-shutdown on external event                  •  Power-on Reset (POR), Power-up Timer (PWRT)

   -  Auto-restart                                        and Oscillator Start-up Timer (OST)

•  Master Synchronous Serial Port (MSSP) module        •  Watchdog Timer (WDT) with its own On-Chip

   with two modes of operation:                           RC Oscillator

   -  3-wire SPI (supports all 4 SPI modes)            •  Programmable code protection

   -  I2C™ Master and Slave mode                       •  Power saving Sleep mode

•  Enhanced Addressable USART module:                  •  Selectable oscillator options including:

   -  Supports RS-232, RS-485 and LIN 1.2                 -  Software enabled 4x Phase Lock Loop (of

   -  Programmable wake-up on Start bit                      primary oscillator)

   -  Auto-baud detect                                    -  Secondary Oscillator (32 kHz) clock input

•  Parallel Slave Port (PSP) module                    •  In-Circuit Serial Programming™ (ICSP™) via two pins

                                                       •  MPLAB® In-Circuit Debug (ICD) via two pins

 2003-2013 Microchip Technology Inc.                                                           DS30491D-page 1
PIC18F6585/8585/6680/8680

CMOS Technology:

•  Low-power, high-speed Flash technology

•  Fully static design

•  Wide operating voltage range (2.0V to 5.5V)

•  Industrial and Extended temperature ranges

            Program Memory             Data Memory                      CCP/      MSSP

   Device                                                I/O  10-bit    ECCP                ECAN/   Timers        EMA

            Bytes       # Single-Word  SRAM     EEPROM        A/D (ch)  (PWM)  SPI  Master  AUSART  8-bit/16-bit

                        Instructions   (bytes)  (bytes)                             I2C

PIC18F6585  48K         24576          3328     1024     53   12        1/1    Y    Y       Y/Y     2/3           N

PIC18F6680  64K         32768          3328     1024     53   12        1/1    Y    Y       Y/Y     2/3           N

PIC18F8585  48K         24576          3328     1024     69   16        1/1    Y    Y       Y/Y     2/3           Y

PIC18F8680  64K         32768          3328     1024     69   16        1/1    Y    Y       Y/Y     2/3           Y

DS30491D-page 2                                                                      2003-2013 Microchip Technology Inc.
                                                               PIC18F6585/8585/6680/8680

Pin  Diagrams

     64-Pin TQFP

                                           RE2/CS         RE3      RE4   RE5/P1C  RE6/P1B        RE7/CCP2(1)    RD0/PSP0  VDD      VSS  RD1/PSP1  RD2/PSP2       RD3/PSP3   RD4/PSP4           RD5/PSP5          RD6/PSP6   RD7/PSP7

                                           64             63       62    61       60             59 58 57 56 55 54                                               53         52                 51                50         49

               RE1/WR         1                                                                                                                                                                                                        48  RB0/INT0

                  RE0/RD      2                                                                                                                                                                                                        47  RB1/INT1

               RG0/CANTX1     3                                                                                                                                                                                                        46  RB2/INT2

               RG1/CANTX2     4                                                                                                                                                                                                        45  RB3/INT3

               RG2/CANRX      5                                                                                                                                                                                                        44  RB4/KBI0

                  RG3         6                                                                                                                                                                                                        43  RB5/KBI1/PGM

               RG5/MCLR/VPP   7                                                                                                                                                                                                        42  RB6/KBI2/PGC

               RG4/P1D        8                                                                  PIC18F6X8X                                                                                                                            41  VSS

                  VSS         9                                                                                                                                                                                                        40  OSC2/CLKO/RA6

                  VDD         10                                                                                                                                                                                                       39  OSC1/CLKI

                  RF7/SS      11                                                                                                                                                                                                       38  VDD

           RF6/AN11/C1IN-     12                                                                                                                                                                                                       37  RB7/KBI3/PGD

     RF5/AN10/C1IN+/CVREF     13                                                                                                                                                                                                       36  RC5/SDO

               RF4/AN9/C2IN-  14                                                                                                                                                                                                       35  RC4/SDI/SDA

           RF3/AN8/C2IN+      15                                                                                                                                                                                                       34  RC3/SCK/SCL

           RF2/AN7/C1OUT      16                                                                                                                                                                                                       33  RC2/CCP1/P1A

                                        17                18       19    20       21             22             23        24       25   26        27             28         29                 30                31         32

                                           RF1/AN6/C2OUT  RF0/AN5  AVDD  AVSS     RA3/AN3/VREF+  RA2/AN2/VREF-  RA1/AN1   RA0/AN0  VSS  VDD       RA5/AN4/LVDIN  RA4/T0CKI  RC1/T1OSI/CCP2(1)  RC0/T1OSO/T13CKI  RC6/TX/CK  RC7/RX/DT

     Note  1:  CCP2 pin placement depends          on          CCP2MX                            setting.

  2003-2013 Microchip Technology Inc.                                                                                                                                                                                                          DS30491D-page 3
PIC18F6585/8585/6680/8680

Pin Diagrams (Continued)

68-Pin PLCC

                                     RE2/CS         RE3      RE4   RE5/P1C  RE6/P1B        RE7/CCP2(1)    RD0/PSP0  VDD      N/C  VSS  RD1/PSP1  RD2/PSP2       RD3/PSP3   RD4/PSP4           RD5/PSP5          RD6/PSP6   RD7/PSP7

                                     9              8        7     6        5              4              3         2        1    68 67          66             65         64                 63                62         61

                 RE1/WR          10                                                                                                                                                                                                   60  RB0/INT0

                 RE0/RD          11                                                                          Top View                                                                                                                 59  RB1/INT1

          RG0/CANTX1             12                                                                                                                                                                                                   58  RB2/INT2

          RG1/CANTX2             13                                                                                                                                                                                                   57  RB3/INT3

          RG2/CANRX              14                                                                                                                                                                                                   56  RB4/KBI0

                      RG3        15                                                                                                                                                                                                   55  RB5/KBI1/PGM

          RG5/MCLR/VPP           16                                                                                                                                                                                                   54  RB6/KBI2/PGC

                 RG4/P1D         17                                                                                                                                                                                                   53  VSS

                      N/C        18                                                                       PIC18F6X8X                                                                                                                  52  N/C

                      VSS        19                                                                                                                                                                                                   51  OSC2/CLKO/RA6

                      VDD        20                                                                                                                                                                                                   50  OSC1/CLKI

                 RF7/SS          21                                                                                                                                                                                                   49  VDD

      RF6/AN11/C1IN-             22                                                                                                                                                                                                   48  RB7/KBI3/PGD

RF5/AN10/C1IN+/CVREF             23                                                                                                                                                                                                   47  RC5/SDO

          RF4/AN9/C2IN-          24                                                                                                                                                                                                   46  RC4/SDI/SDA

          RF3/AN8/C2IN+          25                                                                                                                                                                                                   45  RC3/SCK/SCL

      RF2/AN7/C1OUT              26                                                                                                                                                                                                   44  RC2/CCP1/P1A

                                     27 28                   29    30       31             32             33 34 35 36 37                         38             39         40                 41                42 43

                                     RF1/AN6/C2OUT  RF0/AN5  AVDD  AVSS     RA3/AN3/VREF+  RA2/AN2/VREF-  RA1/AN1   RA0/AN0  N/C  VSS  VDD       RA5/AN4/LVDIN  RA4/T0CKI  RC1/T1OSI/CCP2(1)  RC0/T1OSO/T13CKI  RC6/TX/CK  RC7/RX/DT

Note  1:  CCP2   pin  placement  depends            on       CCP2MX                        setting.

DS30491D-page 4                                                                                                                                                                                                  2003-2013               Microchip Technology  Inc.
                                                                                    PIC18F6585/8585/6680/8680

Pin  Diagrams (Continued)

     80-Pin TQFP

                                       RH1/A17   RH0/A16   RE2/CS/AD10    RE3/AD11  RE4/AD12  RE5/AD13/P1C(3)  RE6/AD14/P1B(3)  RE7/CCP2(2)/AD15  RD0/PSP0(1)/AD0  VDD      VSS  RD1/PSP1(1)/AD1  RD2/PSP2(1)/AD2  RD3/PSP3(1)/AD3  RD4/PSP4(1)/AD4    RD5/PSP5(1)/AD5   RD6/PSP6(1)/AD6  RD7/PSP7(1)/AD7  RJ0/ALE  RJ1/OE

                                       80        79        78             77        76        75               74               73 72 71 70 69 68                                                                  67               66                 65                64               63               62       61

               RH2/A18      1                                                                                                                                                                                                                                                                                               60  RJ2/WRL

               RH3/A19      2                                                                                                                                                                                                                                                                                               59  RJ3/WRH

               RE1/WR/AD9   3                                                                                                                                                                                                                                                                                               58  RB0/INT0

               RE0/RD/AD8   4                                                                                                                                                                                                                                                                                               57  RB1/INT1

               RG0/CANTX1   5                                                                                                                                                                                                                                                                                               56  RB2/INT2

               RG1/CANTX2   6                                                                                                                                                                                                                                                                                               55  RB3/INT3/CCP2(2)

               RG2/CANRX    7                                                                                                                                                                                                                                                                                               54  RB4/KBI0

                  RG3       8                                                                                                                                                                                                                                                                                               53  RB5/KBI1/PGM

           RG5/MCLR/VPP     9                                                                                                                                                                                                                                                                                               52  RB6/KBI2/PGC

               RG4/P1D      10                                                                                                  PIC18F8X8X                                                                                                                                                                                  51  VSS

                  VSS       11                                                                                                                                                                                                                                                                                              50  OSC2/CLKO/RA6

                  VDD       12                                                                                                                                                                                                                                                                                              49  OSC1/CLKI

                  RF7/SS    13                                                                                                                                                                                                                                                                                              48  VDD

           RF6/AN11/C1IN-   14                                                                                                                                                                                                                                                                                              47  RB7/KBI3/PGD

     RF5/AN10/C1IN+/CVREF   15                                                                                                                                                                                                                                                                                              46  RC5/SDO

           RF4/AN9/C2IN-    16                                                                                                                                                                                                                                                                                              45  RC4/SDI/SDA

           RF3/AN8/C2IN+    17                                                                                                                                                                                                                                                                                              44  RC3/SCK/SCL

           RF2/AN7/C1OUT    18                                                                                                                                                                                                                                                                                              43  RC2/CCP1/P1A

           RH7/AN15/P1B(3)  19                                                                                                                                                                                                                                                                                              42  RJ7/UB

           RH6/AN14/P1C(3)  20                                                                                                                                                                                                                                                                                              41  RJ6/LB

                                       21        22        23             24        25        26               27               28                29               30       31   32               33               34               35                 36                37               38               39       40

                                       RH5/AN13  RH4/AN12  RF1/AN6/C2OUT  RF0/AN5   AVDD      AVSS             RA3/AN3/VREF+    RA2/AN2/VREF-     RA1/AN1          RA0/AN0  VSS  VDD              RA5/AN4/LVDIN    RA4/T0CKI        RC1/T1OSI/CCP2(2)  RC0/T1OSO/T13CKI  RC6/TX/CK        RC7/RX/DT        RJ4/BA0  RJ5/CE

     Note  1:  PSP is available only in Microcontroller mode.

           2:  CCP2 pin placement depends on CCP2MX and Processor mode settings.

           3:  P1B and P1C pin placement depends on ECCPMX setting.

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PIC18F6585/8585/6680/8680

Table of Contents

1.0   Device Overview .......................................................................................................................................................................... 9

2.0   Oscillator Configurations ............................................................................................................................................................ 23

3.0   Reset .......................................................................................................................................................................................... 33

4.0   Memory Organization ................................................................................................................................................................. 51

5.0   Flash Program Memory .............................................................................................................................................................. 83

6.0   External Memory Interface ......................................................................................................................................................... 93

7.0   Data EEPROM Memory ........................................................................................................................................................... 101

8.0   8 x 8 Hardware Multiplier.......................................................................................................................................................... 107

9.0   Interrupts .................................................................................................................................................................................. 109

10.0  I/O Ports ................................................................................................................................................................................... 125

11.0  Timer0 Module ......................................................................................................................................................................... 155

12.0  Timer1 Module ......................................................................................................................................................................... 159

13.0  Timer2 Module ......................................................................................................................................................................... 162

14.0  Timer3 Module ......................................................................................................................................................................... 164

15.0  Capture/Compare/PWM (CCP) Modules ................................................................................................................................. 167

16.0  Enhanced Capture/Compare/PWM (ECCP) Module................................................................................................................ 175

17.0  Master Synchronous Serial Port (MSSP) Module .................................................................................................................... 189

18.0  Enhanced Universal Synchronous Asynchronous Receiver Transmitter (USART).................................................................. 229

19.0  10-bit Analog-to-Digital Converter (A/D) Module ...................................................................................................................... 249

20.0  Comparator Module.................................................................................................................................................................. 259

21.0  Comparator Voltage Reference Module ................................................................................................................................... 265

22.0  Low-Voltage Detect .................................................................................................................................................................. 269

23.0  ECAN Module........................................................................................................................................................................... 275

24.0  Special Features of the CPU .................................................................................................................................................... 345

25.0  Instruction Set Summary .......................................................................................................................................................... 365

26.0  Development Support............................................................................................................................................................... 407

27.0  Electrical Characteristics .......................................................................................................................................................... 413

28.0  DC and AC Characteristics Graphs and Tables ....................................................................................................................... 449

29.0  Packaging Information.............................................................................................................................................................. 465

Appendix A: Revision History............................................................................................................................................................. 469

Appendix B: Device Differences......................................................................................................................................................... 469

Appendix C: Conversion Considerations ........................................................................................................................................... 470

Appendix D: Migration from Mid-Range to Enhanced Devices .......................................................................................................... 470

Appendix E: Migration from High-End to Enhanced Devices............................................................................................................. 471

Index .................................................................................................................................................................................................. 473

On-Line Support................................................................................................................................................................................. 487

Systems Information and Upgrade Hot Line ...................................................................................................................................... 487

Reader Response .............................................................................................................................................................................. 488

PIC18F6585/8585/6680/8680 Product Identification System ............................................................................................................ 489

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                                       PIC18F6585/8585/6680/8680

                                       TO OUR VALUED CUSTOMERS

It is our intention to provide our valued customers with the best documentation possible to ensure successful use of your Microchip

products. To this end, we will continue to improve our publications to better suit your needs. Our publications will be refined and

enhanced as new volumes and updates are introduced.

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devices. As device/documentation issues become known to us, we will publish an errata sheet. The errata will specify the revision

of silicon and revision of document to which it applies.

To determine if an errata sheet exists for a particular device, please check with one of the following:

•  Microchip’s Worldwide Web site; http://www.microchip.com

•  Your local Microchip sales office (see last page)

•  The Microchip Corporate Literature Center; U.S. FAX: (480) 792-7277

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ature number) you are using.

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PIC18F6585/8585/6680/8680

NOTES:

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                                                    PIC18F6585/8585/6680/8680

1.0         DEVICE OVERVIEW                                   All          other    features         for  devices          in     the

                                                              PIC18F6585/8585/6680/8680                   family  are      identical.

This document contains device specific information for        These are summarized in Table 1-1.

the following devices:                                        Block diagrams of the PIC18F6X8X and PIC18F8X8X

•   PIC18F6585                   •  PIC18F8585                devices          are  provided     in  Figure 1-1   and  Figure 1-2,

•   PIC18F6680                   •  PIC18F8680                respectively. The pinouts for these device families are

PIC18F6X8X devices are available in 64-pin TQFP and           listed in Table 1-2.

68-pin    PLCC     packages.     PIC18F8X8X   devices    are

available   in     the  80-pin  TQFP  package.   They    are

differentiated from each other in four ways:

1.   Flash program memory (48 Kbytes for

     PIC18FX585 devices, 64 Kbytes for

     PIC18FX680)

2.   A/D channels (12 for PIC18F6X8X devices,

     16 for PIC18F8X8X)

3.   I/O    ports  (7   on  PIC18F6X8X  devices,      9  on

     PIC18F8X8X)

4.   External      program  memory    interface  (present

     only on PIC18F8X8X devices)

TABLE 1-1:              PIC18F6585/8585/6680/8680 DEVICE FEATURES

                Features                PIC18F6585            PIC18F6680            PIC18F8585                    PIC18F8680

Operating Frequency                     DC – 40 MHz           DC – 40 MHz           DC – 40 MHz                   DC – 40 MHz

                                                                                    DC – 25 MHz w/EMA     DC – 25 MHz w/EMA

Program Memory (Bytes)                           48K          64K                   48K (2 MB EMA)        64K (2 MB EMA)

Program Memory (Instructions)                 24576           32768                 24576                         32768

Data Memory (Bytes)                           3328            3328                  3328                           3328

Data EEPROM Memory (Bytes)                    1024            1024                  1024                           1024

External Memory Interface                        No           No                    Yes                                Yes

Interrupt Sources                                29           29                    29                                 29

I/O Ports                               Ports A-G             Ports A-G             Ports A-H, J                  Ports A-H, J

Timers                                           4            4                               4                        4

Capture/Compare/PWM Module                       1            1                               1                        1

Enhanced Capture/Compare/PWM                     1            1                               1                        1

Module

Serial Communications                         MSSP,           MSSP,                 MSSP,                         MSSP,

                                       Enhanced AUSART,       Enhanced AUSART,      Enhanced AUSART,      Enhanced AUSART,

                                              ECAN            ECAN                  ECAN                          ECAN

Parallel Communications                          PSP          PSP                   PSP(1)                        PSP(1)

10-bit Analog-to-Digital Module         12 input channels     12 input channels     16 input channels     16 input channels

Resets (and Delays)                     POR, BOR,             POR, BOR,             POR, BOR,                     POR, BOR,

                                        RESET Instruction,    RESET Instruction,    RESET Instruction,    RESET Instruction,

                                        Stack Full,           Stack Full,           Stack Full,                   Stack Full,

                                        Stack Underflow       Stack Underflow       Stack Underflow       Stack Underflow

                                        (PWRT, OST)           (PWRT, OST)           (PWRT, OST)                   (PWRT, OST)

Programmable Low-Voltage Detect                  Yes          Yes                   Yes                                Yes

Programmable Brown-out Reset                     Yes          Yes                   Yes                                Yes

Instruction Set                         75 Instructions       75 Instructions       75 Instructions              75 Instructions

Package                                 64-pin TQFP,          64-pin TQFP,          80-pin TQFP                   80-pin TQFP

                                        68-pin PLCC           68-pin PLCC

Note    1:  PSP is only available in   Microcontroller mode.

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PIC18F6585/8585/6680/8680

FIGURE 1-1:              PIC18F6X8X BLOCK DIAGRAM

                                                                                  Data Bus<8>

                                                                                                      PORTA

                                                                                                                         RA0/AN0

                     21     Table Pointer<21>                                  Data Latch                                RA1/AN1

                                                               8                                                         RA2/AN2/VREF-

                                                       8                       Data RAM                                  RA3/AN3/VREF+

            21                  inc/dec logic                                  (3328 bytes)                              RA4/T0CKI

                                                                          Address Latch                                  RA5/AN4/LVDIN

                                                                                                                         OSC2/CLKO/RA6

                        21            PCLATU PCLATH                                   12              PORTB

                                                                          Address<12>                                    RB2/INT2:RB0/INT0

                                          PCU  PCH         PCL                                                           RB3/INT3

                                          Program Counter         4       12              4                              RB4/KBI0

      Address Latch                                               BSR     FSR0           Bank0, F                        RB5/KBI1/PGM

Program Memory                                                            FSR1                                           RB6/KBI2/PGC

                                               31 Level Stack                                                            RB7/KBI3/PGD

      (48 Kbytes)                                                         FSR2                  12

      Data Latch                                                                                      PORTC

                                                                  Decode  inc/dec                                        RC0/T1OSO/T13CKI

                                 Table Latch                                   logic                                     RC1/T1OSI/CCP2(1)

                                                                                                                         RC2/CCP1/P1A

                             16       8                                                                                  RC3/SCK/SCL

                                               ROM Latch                                                                 RC4/SDI/SDA

                                                                                                                         RC5/SDO

                                                                                                                         RC6/TX/CK

                                               IR                                                                        RC7/RX/DT

                                                                                                      PORTD

                                                                                             8

                                                                                                                         RD7/PSP7:RD0/PSP0

                                                                          PRODH          PRODL

                     Instruction                                                                      PORTE              RE0/RD

                     Decode &                                                  8 x 8 Multiply

                        Control                                      3                             8                     RE1/WR

                                                                                                                         RE2/CS

                                                                  BITOP        W                8                        RE3

OSC2/CLKO/RA6                                  Power-up              8         8                                         RE4

OSC1/CLKI                                      Timer                                                                     RE5/P1C

                     Timing                    Oscillator                 8                                              RE6/P1B

                     Generation           Start-up Timer                                                                 RE7/CCP2(1)

                                               Power-on                        ALU<8>

                                               Reset                                                  PORTF              RF0/AN5

                                               Watchdog                               8                                  RF1/AN6/C2OUT

                     Precision                 Timer                                                                     RF2/AN7/C1OUT

                     Band Gap                  Brown-out                                                                 RF3/AN8/C2IN+

                     Reference                 Reset                                                                     RF4/AN9/C2IN-

                                               Test Mode                                                                 RF5/AN10/C1IN+/CVREF

                                               Select                                                                    RF6/AN11/C1IN-

                                                                                                                         RF7/SS

                                      RG5/     VDD, VSS

                                      MCLR                                                            PORTG

                                                                                                                         RG0/CANTX1

                                                                                                                         RG1/CANTX2

                                                                                                                         RG2/CANRX

                                                                                                                         RG3

                                                                                                                         RG4/P1D

                                                                                                                         RG5/MCLR/VPP

BOR             Timer0                                            Timer3

LVD                               Timer1       Timer2

Comparator      ECCP1           CCP2           AUSART             ECAN Module     Synchronous                    10-bit          Data EEPROM

                                                                                      Serial Port                ADC

Note  1:    The CCP2    pin  placement         depends on  the  CCP2MX and     Processor mode         settings.

DS30491D-page 10                                                                                       2003-2013        Microchip Technology Inc.
                                                                              PIC18F6585/8585/6680/8680

FIGURE 1-2:                              PIC18F8X8X BLOCK DIAGRAM

                                                                                                     Data Bus<8>

                      AD7:AD0                                                                                             PORTA

                                                                                                                                  RA0/AN0

                                        21   Table Pointer<21>                                    Data Latch                      RA1/AN1

                                                                                  8                                               RA2/AN2/VREF-

                                                                          8                       Data RAM                        RA3/AN3/VREF+

                                                   inc/dec logic                              (3328 bytes)                        RA4/T0CKI

                               21                                                             Address Latch                       RA5/AN4/LVDIN

                                                                                                                                  OSC2/CLKO/RA6

                                         21               PCLATU PCLATH                                  12               PORTB

System Bus Interface                                                                          Address<12>                         RB2/INT2:RB0/INT0

                                                             PCU  PCH         PCL                                                 RB3/INT3/CCP2(1)

                                                             Program Counter         4        12              4                   RB4/KBI0

                      Address Latch                                                  BSR      FSR0          Bank0, F              RB5/KBI1/PGM

                      Program Memory                                                          FSR1                                RB6/KBI2/PGC

                                                                  31 Level Stack                                                  RB7/KBI3/PGD

                           (64 Kbytes)                                                        FSR2                  12

                           Data Latch                                                                                     PORTC

                                                                                     Decode   inc/dec                             RC0/T1OSO/T13CKI

                                                    Table Latch                                   logic                           RC1/T1OSI/CCP2(1)

                                                                                                                                  RC2/CCP1/P1A

                                                16        8                                                                       RC3/SCK/SCL

                                                                  ROM Latch                                                       RC4/SDI/SDA

                                                                                                                                  RC5/SDO

                                                                                                                                  RC6/TX/CK

                                                                  IR                                                              RC7/RX/DT

                      A16, AD15:AD8                                                                                       PORTD

                                                                                                                 8                RD7/PSP7/AD7:

                                                                                                                                  RD0/PSP0/AD0

                                                                                              PRODH         PRODL

                                        Instruction                                                                       PORTE   RE0/RD/AD8

                                        Decode &                                                  8 x 8 Multiply

                                         Control                                        3                             8           RE1/WR/AD9

                                                                                                                                  RE2/CS/AD10

                                                                                     BITOP        W                 8             RE3/AD11

                      OSC2/CLKO/RA6                               Power-up              8         8                               RE4/AD12

                      OSC1/CLKI                                   Timer                                                           RE5/AD13/P1C(2)

                                        Timing                    Oscillator                  8                                   RE6/AD14/P1B(2)

                                        Generation           Start-up Timer                                                       RE7/CCP2(1)/AD15

                                                                  Power-on                        ALU<8>

                                                                  Reset                                                   PORTF   RF0/AN5

                                                                  Watchdog                               8                        RF1/AN6/C2OUT

                                        Precision                 Timer                                                           RF2/AN7/C1OUT

                                        Band Gap                  Brown-out                                                       RF3/AN8/C2IN+

                                        Reference                 Reset                                                           RF4/AN9/C2IN-

                                                                  Test Mode                                                       RF5/AN10/C1IN+/CVREF

                                                                  Select                             PORTJ                        RF6/AN11/C1IN-

                                                                                     RJ0/ALE                                      RF7/SS

                                                                                     RJ1/OE

                                                                                     RJ2/WRL                              PORTG

                                                          RG5/    VDD, VSS           RJ3/WRH                                      RG0/CANTX1

                                                          MCLR                       RJ4/BA0                                      RG1/CANTX2

                                                                                     RJ5/CE                                       RG2/CANRX

                                                                                     RJ6/LB                                       RG3

                                                                                     RJ7/UB                                       RG4/P1D

                                                                                                                                  RG5/MCLR/VPP

                                                                                                                          PORTH

                                                                                                                                  RH7/AN15/P1B(2)

                      BOR                                                                                                         RH6/AN14/P1C(2)

                      LVD        Timer0              Timer1       Timer2             Timer3                                       RH5/AN13

                                                                                                                                  RH4/AN12

                                                                                                                                  RH3/A19:RH0/A16

Comparator                       ECCP1              CCP2          AUSART             ECAN Module            Synchronous   10-bit

                                                                                                             Serial Port  ADC

Note                       1:  The CCP2 pin placement depends on the CCP2MX and Processor mode settings.

                           2:  P1B and P1C pin placement depends on the ECCPMX setting.

 2003-2013 Microchip Technology Inc.                                                                                             DS30491D-page 11
PIC18F6585/8585/6680/8680

TABLE 1-2:        PIC18F6585/8585/6680/8680 PINOUT I/O DESCRIPTIONS

                                    Pin Number

      Pin Name                PIC18F6X8X   PIC18F8X8X     Pin     Buffer                     Description

                                                          Type    Type

                              TQFP  PLCC       TQFP

RG5/MCLR/VPP                  7     16          9                          Master Clear (input) or programming

                                                                           voltage (input).

RG5                                                          I       ST       General purpose input pin.

MCLR                                                         I       ST       Master Clear (Reset) input. This pin is

                                                                              an active-low Reset to the device.

VPP                                                          P                Programming voltage input.

OSC1/CLKI                     39    50          49                         Oscillator crystal or external clock input.

OSC1                                                         I    CMOS/ST     Oscillator crystal input or external clock

                                                                              source input. ST buffer when configured

                                                                              in RC mode; otherwise CMOS.

CLKI                                                         I    CMOS        External clock source input. Always

                                                                              associated with pin function OSC1

                                                                              (see OSC1/CLKI, OSC2/CLKO pins).

OSC2/CLKO/RA6                 40    51          50                         Oscillator crystal or clock output.

OSC2                                                         O       —        Oscillator crystal output.

                                                                              Connects to crystal or resonator in

                                                                              Crystal Oscillator mode.

CLKO                                                         O       —        In RC mode, OSC2 pin outputs CLKO

                                                                              which has 1/4 the frequency of OSC1

                                                                              and denotes the instruction cycle rate.

RA6                                                          I/O     TTL      General purpose I/O pin.

Legend:   TTL     =  TTL compatible input                         CMOS     =  CMOS compatible input or output

          ST      =  Schmitt Trigger input with CMOS levels       Analog   =  Analog input

          I       =  Input                                        O        =  Output

          P       =  Power                                        OD       =  Open-Drain (no P diode to VDD)

Note  1:  Alternate assignment for CCP2 in all operating modes except Microcontroller – applies to PIC18F8X8X only.

      2:  Default assignment when CCP2MX is set.

      3:  External memory interface functions are only available on PIC18F8X8X devices.

      4:  CCP2 is multiplexed with this pin by default when configured in Microcontroller mode; otherwise, it is

          multiplexed with either RB3 or RC1.

      5:  PORTH and PORTJ are only available on PIC18F8X8X (80-pin) devices.

      6:  PSP is available in Microcontroller mode only.

      7:  On PIC18F8X8X devices, these pins can be multiplexed with RH7/RH6 by changing the ECCPMX

          configuration bit.

DS30491D-page 12                                                               2003-2013 Microchip Technology Inc.
                                             PIC18F6585/8585/6680/8680

TABLE 1-2:      PIC18F6585/8585/6680/8680 PINOUT I/O DESCRIPTIONS                   (CONTINUED)

                                       Pin Number

      Pin Name                 PIC18F6X8X    PIC18F8X8X    Pin   Buffer                   Description

                                                           Type  Type

                               TQFP    PLCC     TQFP

                                                                         PORTA is a bidirectional I/O port.

RA0/AN0                        24      34          30

RA0                                                        I/O      TTL     Digital I/O.

AN0                                                        I     Analog     Analog input 0.

RA1/AN1                        23      33          29

RA1                                                        I/O      TTL     Digital I/O.

AN1                                                        I     Analog     Analog input 1.

RA2/AN2/VREF-                  22      32          28

RA2                                                        I/O      TTL     Digital I/O.

AN2                                                        I     Analog     Analog input 2.

VREF-                                                      I     Analog     A/D reference voltage (Low) input.

RA3/AN3/VREF+                  21      31          27

RA3                                                        I/O      TTL     Digital I/O.

AN3                                                        I     Analog     Analog input 3.

VREF+                                                      I     Analog     A/D reference voltage (High) input.

RA4/T0CKI                      28      39          34

RA4                                                        I/O   ST/OD      Digital I/O – Open-drain when

                                                                            configured as output.

T0CKI                                                      I        ST      Timer0 external clock input.

RA5/AN4/LVDIN                  27      38          33

RA5                                                        I/O      TTL     Digital I/O.

AN4                                                        I     Analog     Analog input 4.

LVDIN                                                      I     Analog     Low-voltage detect input.

RA6                                                                         See the OSC2/CLKO/RA6 pin.

Legend:    TTL  =  TTL compatible input                          CMOS    =  CMOS compatible input or output

           ST   =  Schmitt Trigger input with CMOS levels        Analog  =  Analog input

           I    =  Input                                         O       =  Output

           P    =  Power                                         OD      =  Open-Drain (no P diode to VDD)

Note  1:   Alternate assignment for CCP2 in all operating modes except Microcontroller – applies to PIC18F8X8X only.

      2:   Default assignment when CCP2MX is set.

      3:   External memory interface functions are only available on PIC18F8X8X devices.

      4:   CCP2 is multiplexed with this pin by default when configured in Microcontroller mode; otherwise, it is

           multiplexed with either RB3 or RC1.

      5:   PORTH and PORTJ are only available on PIC18F8X8X (80-pin) devices.

      6:   PSP is available in Microcontroller mode only.

      7:   On PIC18F8X8X devices, these pins can be multiplexed with RH7/RH6 by changing the ECCPMX

           configuration bit.

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PIC18F6585/8585/6680/8680

TABLE 1-2:        PIC18F6585/8585/6680/8680 PINOUT I/O DESCRIPTIONS                  (CONTINUED)

                                    Pin Number

      Pin Name                PIC18F6X8X   PIC18F8X8X     Pin     Buffer                   Description

                                                          Type    Type

                              TQFP  PLCC       TQFP

                                                                          PORTB is a bidirectional I/O port. PORTB

                                                                          can be software programmed for internal

                                                                          weak pull-ups on all inputs.

RB0/INT0                      48    60          58

RB0                                                          I/O     TTL     Digital I/O.

INT0                                                         I       ST      External interrupt 0.

RB1/INT1                      47    59          57

RB1                                                          I/O     TTL     Digital I/O.

INT1                                                         I       ST      External interrupt 1.

RB2/INT2                      46    58          56

RB2                                                          I/O     TTL     Digital I/O.

INT2                                                         I       ST      External interrupt 2.

RB3/INT3/CCP2                 45    57          55

RB3                                                          I/O     TTL     Digital I/O.

INT3                                                         I/O     ST      External interrupt 3.

CCP2(1)                                                      I/O     ST      Capture 2 input/Compare 2 output/

                                                                             PWM 2 output.

RB4/KBI0                      44    56          54

RB4                                                          I/O     TTL     Digital I/O.

KBI0                                                         I       ST      Interrupt-on-change pin.

RB5/KBI1/PGM                  43    55          53

RB5                                                          I/O     TTL     Digital I/O.

KBI1                                                         I       ST      Interrupt-on-change pin.

PGM                                                          I/O     ST      Low-Voltage ICSP Programming

                                                                             enable pin.

RB6/KBI2/PGC                  42    54          52

RB6                                                          I/O     TTL     Digital I/O.

KBI2                                                         I       ST      Interrupt-on-change pin.

PGC                                                          I/O     ST      In-circuit debugger and ICSP

                                                                             programming clock.

RB7/KBI3/PGD                  37    48          47

RB7                                                          I/O     TTL     Digital I/O.

KBI3                                                         I/O     ST      Interrupt-on-change pin.

PGD                                                                          In-circuit debugger and ICSP

                                                                             programming data.

Legend:   TTL     =  TTL compatible input                         CMOS    =  CMOS compatible input or output

          ST      =  Schmitt Trigger input with CMOS levels       Analog  =  Analog input

          I       =  Input                                        O       =  Output

          P       =  Power                                        OD      =  Open-Drain (no P diode to VDD)

Note  1:  Alternate assignment for CCP2 in all operating modes except Microcontroller – applies to PIC18F8X8X only.

      2:  Default assignment when CCP2MX is set.

      3:  External memory interface functions are only available on PIC18F8X8X devices.

      4:  CCP2 is multiplexed with this pin by default when configured in Microcontroller mode; otherwise, it is

          multiplexed with either RB3 or RC1.

      5:  PORTH and PORTJ are only available on PIC18F8X8X (80-pin) devices.

      6:  PSP is available in Microcontroller mode only.

      7:  On PIC18F8X8X devices, these pins can be multiplexed with RH7/RH6 by changing the ECCPMX

          configuration bit.

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                                             PIC18F6585/8585/6680/8680

TABLE 1-2:      PIC18F6585/8585/6680/8680 PINOUT I/O DESCRIPTIONS                  (CONTINUED)

                                       Pin Number

      Pin Name                PIC18F6X8X     PIC18F8X8X   Pin   Buffer                   Description

                                                          Type  Type

                              TQFP     PLCC    TQFP

                                                                        PORTC is a bidirectional I/O port.

RC0/T1OSO/T13CKI              30       41          36

RC0                                                        I/O     ST      Digital I/O.

T1OSO                                                      O       —       Timer1 oscillator output.

T13CKI                                                     I       ST      Timer1/Timer3 external clock input.

RC1/T1OSI/CCP2                29       40          35

RC1                                                        I/O     ST      Digital I/O.

T1OSI                                                      I    CMOS       Timer1 oscillator input.

CCP2(1, 4)                                                 I/O     ST      CCP2 Capture input/Compare output/

                                                                           PWM 2 output.

RC2/CCP1/P1A                  33       44          43

RC2                                                        I/O     ST      Digital I/O.

CCP1                                                       I/O     ST      CCP1 Capture input/Compare output.

P1A                                                        I/O     ST      CCP1 PWM output A.

RC3/SCK/SCL                   34       45          44

RC3                                                        I/O     ST      Digital I/O.

SCK                                                        I/O     ST      Synchronous serial clock input/output

                                                                           for SPI mode.

SCL                                                        I/O     ST      Synchronous serial clock input/output

                                                                           for I2C mode.

RC4/SDI/SDA                   35       46          45

RC4                                                        I/O     ST      Digital I/O.

SDI                                                        I       ST      SPI data in.

SDA                                                        I/O     ST      I2C data I/O.

RC5/SDO                       36       47          46

RC5                                                        I/O     ST      Digital I/O.

SDO                                                        O       —       SPI data out.

RC6/TX/CK                     31       42          37

RC6                                                        I/O     ST      Digital I/O.

TX                                                         O       —       USART asynchronous transmit.

CK                                                         I/O     ST      USART synchronous clock

                                                                           (see RX/DT).

RC7/RX/DT                     32       43          38

RC7                                                        I/O     ST      Digital I/O.

RX                                                         I       ST      USART 1 asynchronous receive.

DT                                                         I/O     ST      USART 1 synchronous data

                                                                           (see TX/CK).

Legend:   TTL   =  TTL compatible input                         CMOS    =  CMOS compatible input or output

          ST    =  Schmitt Trigger input with CMOS levels       Analog  =  Analog input

          I     =  Input                                        O       =  Output

          P     =  Power                                        OD      =  Open-Drain (no P diode to VDD)

Note  1:  Alternate assignment for CCP2 in all operating modes except Microcontroller – applies to PIC18F8X8X only.

      2:  Default assignment when CCP2MX is set.

      3:  External memory interface functions are only available on PIC18F8X8X devices.

      4:  CCP2 is multiplexed with this pin by default when configured in Microcontroller mode; otherwise, it is

          multiplexed with either RB3 or RC1.

      5:  PORTH and PORTJ are only available on PIC18F8X8X (80-pin) devices.

      6:  PSP is available in Microcontroller mode only.

      7:  On PIC18F8X8X devices, these pins can be multiplexed with RH7/RH6 by changing the ECCPMX

          configuration bit.

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PIC18F6585/8585/6680/8680

TABLE 1-2:        PIC18F6585/8585/6680/8680 PINOUT I/O DESCRIPTIONS                  (CONTINUED)

                                    Pin Number

      Pin Name                PIC18F6X8X   PIC18F8X8X     Pin     Buffer                   Description

                                                          Type    Type

                              TQFP  PLCC       TQFP

                                                                          PORTD is a bidirectional I/O port. These

                                                                          pins have TTL input buffers when external

                                                                          memory is enabled.

RD0/PSP0/AD0                  58    3           72

RD0                                                          I/O     ST      Digital I/O.

PSP0(6)                                                      I/O     TTL     Parallel Slave Port data.

AD0(3)                                                       I/O     TTL     External memory address/data 0.

RD1/PSP1/AD1                  55    67          69

RD1                                                          I/O     ST      Digital I/O.

PSP1(6)                                                      I/O     TTL     Parallel Slave Port data.

AD1(3)                                                       I/O     TTL     External memory address/data 1.

RD2/PSP2/AD2                  54    66          68

RD2                                                          I/O     ST      Digital I/O.

PSP2(6)                                                      I/O     TTL     Parallel Slave Port data.

AD2(3)                                                       I/O     TTL     External memory address/data 2.

RD3/PSP3/AD3                  53    65          67

RD3                                                          I/O     ST      Digital I/O.

PSP3(6)                                                      I/O     TTL     Parallel Slave Port data.

AD3(3)                                                       I/O     TTL     External memory address/data 3.

RD4/PSP4/AD4                  52    64          66

RD4                                                          I/O     ST      Digital I/O.

PSP4(6)                                                      I/O     TTL     Parallel Slave Port data.

AD4(3)                                                       I/O     TTL     External memory address/data 4.

RD5/PSP5/AD5                  51    63          65

RD5                                                          I/O     ST      Digital I/O.

PSP5(6)                                                      I/O     TTL     Parallel Slave Port data.

AD5(3)                                                       I/O     TTL     External memory address/data 5.

RD6/PSP6/AD6                  50    62          64

RD6                                                          I/O     ST      Digital I/O.

PSP6(6)                                                      I/O     TTL     Parallel Slave Port data.

AD6(3)                                                       I/O     TTL     External memory address/data 6.

RD7/PSP7/AD7                  49    61          63

RD7                                                          I/O     ST      Digital I/O.

PSP7(6)                                                      I/O     TTL     Parallel Slave Port data.

AD7(3)                                                       I/O     TTL     External memory address/data 7.

Legend:   TTL     =  TTL compatible input                         CMOS    =  CMOS compatible input or output

          ST      =  Schmitt Trigger input with CMOS levels       Analog  =  Analog input

          I       =  Input                                        O       =  Output

          P       =  Power                                        OD      =  Open-Drain (no P diode to VDD)

Note  1:  Alternate assignment for CCP2 in all operating modes except Microcontroller – applies to PIC18F8X8X only.

      2:  Default assignment when CCP2MX is set.

      3:  External memory interface functions are only available on PIC18F8X8X devices.

      4:  CCP2 is multiplexed with this pin by default when configured in Microcontroller mode; otherwise, it is

          multiplexed with either RB3 or RC1.

      5:  PORTH and PORTJ are only available on PIC18F8X8X (80-pin) devices.

      6:  PSP is available in Microcontroller mode only.

      7:  On PIC18F8X8X devices, these pins can be multiplexed with RH7/RH6 by changing the ECCPMX

          configuration bit.

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                                             PIC18F6585/8585/6680/8680

TABLE 1-2:      PIC18F6585/8585/6680/8680 PINOUT I/O DESCRIPTIONS                  (CONTINUED)

                                       Pin Number

      Pin Name                PIC18F6X8X     PIC18F8X8X   Pin   Buffer                   Description

                                                          Type  Type

                              TQFP     PLCC    TQFP

                                                                        PORTE is a bidirectional I/O port.

RE0/RD/AD8                    2        11          4

RE0                                                        I/O     ST      Digital I/O.

RD(6)                                                      I       TTL     Read control for Parallel Slave Port

                                                                           (see WR and CS pins).

AD8(3)                                                     I/O     TTL     External memory address/data 8.

RE1/WR/AD9                    1        10          3

RE1                                                        I/O     ST      Digital I/O.

WR(6)                                                      I       TTL     Write control for Parallel Slave Port

                                                                           (see CS and RD pins).

AD9(3)                                                     I/O     TTL     External memory address/data 9.

RE2/CS/AD10                   64       9           78

RE2                                                        I/O     ST      Digital I/O.

CS(6)                                                      I       TTL     Chip select control for Parallel Slave

                                                                           Port (see RD and WR).

AD10(3)                                                    I/O     TTL     External memory address/data 10.

RE3/AD11                      63       8           77

RE3                                                        I/O     ST      Digital I/O.

AD11(3)                                                    I/O     TTL     External memory address/data 11.

RE4/AD12                      62       7           76

RE4                                                        I/O     ST      Digital I/O.

AD12(3)                                                    I/O     TTL     External memory address/data 12.

RE5/AD13/P1C                  61       6           75

RE5                                                        I/O     ST      Digital I/O.

AD13(3)                                                    I/O     TTL     External memory address/data 13.

P1C(7)                                                     I/O     ST      ECCP1 PWM output C.

RE6/AD14/P1B                  60       5           74

RE6                                                        I/O     ST      Digital I/O.

AD14(3)                                                    I/O     TTL     External memory address/data 14.

P1B(7)                                                     I/O     ST      ECCP1 PWM output B.

RE7/CCP2/AD15                 59       4           73

RE7                                                        I/O     ST      Digital I/O.

CCP2(1,4)                                                  I/O     ST      Capture 2 input/Compare 2 output/

                                                                           PWM 2 output.

AD15(3)                                                    I/O     TTL     External memory address/data 15.

Legend:   TTL   =  TTL compatible input                         CMOS    =  CMOS compatible input or output

          ST    =  Schmitt Trigger input with CMOS levels       Analog  =  Analog input

          I     =  Input                                        O       =  Output

          P     =  Power                                        OD      =  Open-Drain (no P diode to VDD)

Note  1:  Alternate assignment for CCP2 in all operating modes except Microcontroller – applies to PIC18F8X8X only.

      2:  Default assignment when CCP2MX is set.

      3:  External memory interface functions are only available on PIC18F8X8X devices.

      4:  CCP2 is multiplexed with this pin by default when configured in Microcontroller mode; otherwise, it is

          multiplexed with either RB3 or RC1.

      5:  PORTH and PORTJ are only available on PIC18F8X8X (80-pin) devices.

      6:  PSP is available in Microcontroller mode only.

      7:  On PIC18F8X8X devices, these pins can be multiplexed with RH7/RH6 by changing the ECCPMX

          configuration bit.

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PIC18F6585/8585/6680/8680

TABLE 1-2:        PIC18F6585/8585/6680/8680 PINOUT I/O DESCRIPTIONS                  (CONTINUED)

                                    Pin Number

        Pin Name              PIC18F6X8X   PIC18F8X8X     Pin     Buffer                   Description

                                                          Type    Type

                              TQFP  PLCC       TQFP

                                                                          PORTF is a bidirectional I/O port.

RF0/AN5                       18    28          24

RF0                                                          I/O     ST      Digital I/O.

AN5                                                          I    Analog     Analog input 5.

RF1/AN6/C2OUT                 17    27          23

RF1                                                          I/O     ST      Digital I/O.

AN6                                                          I    Analog     Analog input 6.

C2OUT                                                        O       ST      Comparator 2 output.

RF2/AN7/C1OUT                 16    26          18

RF2                                                          I/O     ST      Digital I/O.

AN7                                                          I    Analog     Analog input 7.

C1OUT                                                        O       ST      Comparator 1 output.

RF3/AN8/C2IN+                 15    25          17

RF1                                                          I/O     ST      Digital I/O.

AN8                                                          I    Analog     Analog input 8.

C2IN+                                                        I    Analog     Comparator 2 input (+).

RF4/AN9/C2IN-                 14    24          16

RF1                                                          I/O     ST      Digital I/O.

AN9                                                          I    Analog     Analog input 9.

C2IN-                                                        I    Analog     Comparator 2 input (-).

RF5/AN10/C1IN+/CVREF          13    23          15

RF1

AN10                                                         I/O     ST      Digital I/O.

C1IN+                                                        I    Analog     Analog input 10.

CVREF                                                        I    Analog     Comparator 1 input (+).

                                                             O    Analog     Comparator VREF output.

RF6/AN11/C1IN-                12    22          14

RF6                                                          I/O     ST      Digital I/O.

AN11                                                         I    Analog     Analog input 11.

C1IN-                                                        I    Analog     Comparator 1 input (-)

RF7/SS                        11    21          13

RF7                                                          I/O     ST      Digital I/O.

SS                                                           I       TTL     SPI slave select input.

Legend:   TTL     =  TTL compatible input                         CMOS    =  CMOS compatible input or output

          ST      =  Schmitt Trigger input with CMOS levels       Analog  =  Analog input

          I       =  Input                                        O       =  Output

          P       =  Power                                        OD      =  Open-Drain (no P diode to VDD)

Note  1:  Alternate assignment for CCP2 in all operating modes except Microcontroller – applies to PIC18F8X8X     only.

      2:  Default assignment when CCP2MX is set.

      3:  External memory interface functions are only available on PIC18F8X8X devices.

      4:  CCP2 is multiplexed with this pin by default when configured in Microcontroller mode; otherwise, it is

          multiplexed with either RB3 or RC1.

      5:  PORTH and PORTJ are only available on PIC18F8X8X (80-pin) devices.

      6:  PSP is available in Microcontroller mode only.

      7:  On PIC18F8X8X devices, these pins can be multiplexed with RH7/RH6 by changing the ECCPMX

          configuration bit.

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                                             PIC18F6585/8585/6680/8680

TABLE 1-2:      PIC18F6585/8585/6680/8680 PINOUT I/O DESCRIPTIONS                  (CONTINUED)

                                       Pin Number

      Pin Name                PIC18F6X8X     PIC18F8X8X   Pin   Buffer                   Description

                                                          Type  Type

                              TQFP     PLCC    TQFP

                                                                        PORTG is a bidirectional I/O port.

RG0/CANTX1                    3        12          5

RG0                                                        I/O     ST      Digital I/O.

CANTX1                                                     O       TTL     CAN bus transmit 1.

RG1/CANTX2                    4        13          6

RG1                                                        I/O     ST      Digital I/O.

CANTX2                                                     O       TTL     CAN bus transmit 2.

RG2/CANRX                     5        14          7

RG2                                                        I/O     ST      Digital I/O.

CANRX                                                      I       TTL     CAN bus receive.

RG3                           6        15          8

RG3                                                        I/O     ST      Digital I/O.

RG4/P1D                       8        17          10

RG4                                                        I/O     ST      Digital I/O.

P1D                                                        O       TTL     ECCP1 PWM output D.

RG5                           7        16          9       I       ST      General purpose input pin.

Legend:   TTL   =  TTL compatible input                         CMOS    =  CMOS compatible input or output

          ST    =  Schmitt Trigger input with CMOS levels       Analog  =  Analog input

          I     =  Input                                        O       =  Output

          P     =  Power                                        OD      =  Open-Drain (no P diode to VDD)

Note  1:  Alternate assignment for CCP2 in all operating modes except Microcontroller – applies to PIC18F8X8X     only.

      2:  Default assignment when CCP2MX is set.

      3:  External memory interface functions are only available on PIC18F8X8X devices.

      4:  CCP2 is multiplexed with this pin by default when configured in Microcontroller mode; otherwise, it is

          multiplexed with either RB3 or RC1.

      5:  PORTH and PORTJ are only available on PIC18F8X8X (80-pin) devices.

      6:  PSP is available in Microcontroller mode only.

      7:  On PIC18F8X8X devices, these pins can be multiplexed with RH7/RH6 by changing the ECCPMX

          configuration bit.

 2003-2013 Microchip Technology Inc.                                                           DS30491D-page 19
PIC18F6585/8585/6680/8680

TABLE 1-2:        PIC18F6585/8585/6680/8680 PINOUT I/O DESCRIPTIONS                  (CONTINUED)

                                    Pin Number

      Pin Name                PIC18F6X8X   PIC18F8X8X     Pin     Buffer                   Description

                                                          Type    Type

                              TQFP  PLCC       TQFP

                                                                          PORTH is a bidirectional I/O port(5).

RH0/A16                       —     —           79

RH0                                                          I/O     ST      Digital I/O.

A16                                                          O       TTL     External memory   address  16.

RH1/A17                       —     —           80

RH1                                                          I/O     ST      Digital I/O.

A17                                                          O       TTL     External memory   address  17.

RH2/A18                       —     —           1

RH2                                                          I/O     ST      Digital I/O.

A18                                                          O       TTL     External memory   address  18.

RH3/A19                       —     —           2

RH3                                                          I/O     ST      Digital I/O.

A19                                                          O       TTL     External memory   address  19.

RH4/AN12                      —     —           22

RH4                                                          I/O     ST      Digital I/O.

AN12                                                         I    Analog     Analog input 12.

RH5/AN13                      —     —           21

RH5                                                          I/O     ST      Digital I/O.

AN13                                                         I    Analog     Analog input 13.

RH6/AN14/P1C                  —     —           20

RH6                                                          I/O     ST      Digital I/O.

AN14                                                         I    Analog     Analog input 14.

P1C(7)                                                       I/O     ST      Alternate CCP1 PWM output C.

RH7/AN15/P1B                  —     —           19

RH7                                                          I/O     ST      Digital I/O.

AN15                                                         I    Analog     Analog input 15.

P1B(7)                                                                       Alternate CCP1 PWM output B.

Legend:   TTL     =  TTL compatible input                         CMOS    =  CMOS compatible input or output

          ST      =  Schmitt Trigger input with CMOS levels       Analog  =  Analog input

          I       =  Input                                        O       =  Output

          P       =  Power                                        OD      =  Open-Drain (no P diode to VDD)

Note  1:  Alternate assignment for CCP2 in all operating modes except Microcontroller – applies to PIC18F8X8X     only.

      2:  Default assignment when CCP2MX is set.

      3:  External memory interface functions are only available on PIC18F8X8X devices.

      4:  CCP2 is multiplexed with this pin by default when configured in Microcontroller mode; otherwise, it is

          multiplexed with either RB3 or RC1.

      5:  PORTH and PORTJ are only available on PIC18F8X8X (80-pin) devices.

      6:  PSP is available in Microcontroller mode only.

      7:  On PIC18F8X8X devices, these pins can be multiplexed with RH7/RH6 by changing the ECCPMX

          configuration bit.

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                                                 PIC18F6585/8585/6680/8680

TABLE 1-2:         PIC18F6585/8585/6680/8680 PINOUT I/O DESCRIPTIONS                  (CONTINUED)

                                        Pin Number

         Pin Name               PIC18F6X8X       PIC18F8X8X  Pin   Buffer                   Description

                                                             Type  Type

                                TQFP    PLCC     TQFP

                                                                           PORTJ is a bidirectional I/O port(5).

RJ0/ALE                         —       —           62

    RJ0                                                       I/O     ST      Digital I/O.

    ALE                                                       O       TTL     External memory address latch

                                                                              enable.

RJ1/OE                          —       —           61

    RJ1                                                       I/O     ST      Digital I/O.

    OE                                                        O       TTL     External memory output enable.

RJ2/WRL                         —       —           60

    RJ2                                                       I/O     ST      Digital I/O.

    WRL                                                       O       TTL     External memory write low control.

RJ3/WRH                         —       —           59

    RJ3                                                       I/O     ST      Digital I/O.

    WRH                                                       O       TTL     External memory write high control.

RJ4/BA0                         —       —           39

    RJ4                                                       I/O     ST      Digital I/O.

    BA0                                                       O       TTL     System bus byte address 0 control.

RJ5/CE                          —       —           40        I/O     ST      Digital I/O

    CE                                                        O       TTL     External memory chip enable.

RJ6/LB                          —       —           42

    RJ6                                                       I/O     ST      Digital I/O.

    LB                                                        O       TTL     External memory low byte select.

RJ7/UB                          —       —           41

    RJ7                                                       I/O     ST      Digital I/O.

    UB                                                        O       TTL     External memory high byte select.

VSS                             9, 25,  19, 36,  11, 31,      P       —    Ground reference for logic and I/O pins.

                                41, 56  53, 68   51, 70

VDD                          10, 26,    2, 20,   12, 32,      P       —    Positive supply for logic and I/O pins.

                                38, 57  37, 49   48, 71

AVSS                            20      30          26        P       —    Ground reference for analog modules.

AVDD                            19      29          25        P       —    Positive supply for analog modules.

NC                              —       1, 18,      —         —       —    No connect.

                                        35, 52

Legend:     TTL    =  TTL compatible input                         CMOS    =  CMOS compatible input or output

            ST     =  Schmitt Trigger input with CMOS levels       Analog  =  Analog input

            I      =  Input                                        O       =  Output

            P      =  Power                                        OD      =  Open-Drain (no P diode to VDD)

Note    1:  Alternate assignment for CCP2 in all operating modes except Microcontroller – applies to PIC18F8X8X only.

        2:  Default assignment when CCP2MX is set.

        3:  External memory interface functions are only available on PIC18F8X8X devices.

        4:  CCP2 is multiplexed with this pin by default when configured in Microcontroller mode; otherwise, it is

            multiplexed with either RB3 or RC1.

        5:  PORTH and PORTJ are only available on PIC18F8X8X (80-pin) devices.

        6:  PSP is available in Microcontroller mode only.

        7:  On PIC18F8X8X devices, these pins can be multiplexed with RH7/RH6 by changing the ECCPMX

            configuration bit.

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PIC18F6585/8585/6680/8680

NOTES:

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                                                     PIC18F6585/8585/6680/8680

2.0        OSCILLATOR                                            FIGURE 2-1:            CRYSTAL/CERAMIC

           CONFIGURATIONS                                                               RESONATOR OPERATION

                                                                                        (HS, XT OR LP

2.1        Oscillator Types                                                             CONFIGURATION)

The  PIC18F6585/8585/6680/8680              devices     can  be        C1(1)        OSC1

operated in eleven different oscillator modes. The user                                                              To

can program four configuration bits (FOSC3, FOSC2,                                                                   Internal

FOSC1      and  FOSC0)    to  select   one   of  these  eleven                XTAL                  RF(3)            Logic

modes:                                                                                                        Sleep

1.   LP               Low-Power Crystal                                       RS(2)

2.   XT               Crystal/Resonator                                C2(1)        OSC2            PIC18FXX80/XX85

3.   HS               High-Speed Crystal/Resonator

4.   RC               External Resistor/Capacitor                Note  1:     See Table 2-1 and Table 2-2 for recommended

5.   EC               External Clock                                          values of C1 and C2.

6.   ECIO             External Clock with I/O                          2:     A series resistor (RS) may be required for AT

                      pin enabled                                             strip cut crystals.

7.   HS+PLL           High-Speed Crystal/Resonator                     3:     RF varies with the oscillator mode chosen.

                      with PLL enabled

8.   RCIO             External Resistor/Capacitor with           TABLE 2-1:         CAPACITOR SELECTION FOR

                      I/O pin enabled                                               CERAMIC RESONATORS

9.   ECIO+SPLL        External Clock with software                                   Ranges Tested:

                      controlled PLL

10.  ECIO+PLL         External Clock with PLL and I/O            Mode         Freq                  C1               C2

                      pin enabled                                XT           455 kHz              68-100 pF       68-100 pF

11.  HS+SPLL          High-Speed Crystal/Resonator                            2.0 MHz              15-68 pF        15-68 pF

                      with software control                                   4.0 MHz              15-68 pF        15-68 pF

2.2        Crystal Oscillator/Ceramic                            HS           8.0 MHz              10-68 pF        10-68 pF

           Resonators                                                         16.0 MHz             10-22 pF        10-22 pF

                                                                 These values are for design guidance only.

In XT, LP, HS, HS+PLL or HS+SPLL Oscillator modes,               See notes following this table.

a crystal or ceramic resonator is connected to the OSC1                             Resonators Used:

and  OSC2       pins  to  establish   oscillation.  Figure 2-1

shows the pin connections.                                       2.0 MHz      Murata Erie CSA2.00MG                 0.5%

The  PIC18F6585/8585/6680/8680              oscillator  design   4.0 MHz      Murata Erie CSA4.00MG                 0.5%

requires the use of a parallel cut crystal.                      8.0 MHz      Murata Erie CSA8.00MT                 0.5%

    Note:  Use of a series cut crystal may give a fre-           16.0 MHz     Murata Erie CSA16.00MX                0.5%

           quency out of the crystal manufacturers               All resonators used did not have built-in capacitors.

           specifications.

                                                                 Note 1:      Higher capacitance increases the stability

                                                                              of the oscillator, but also increases the

                                                                              start-up time.

                                                                       2:     When operating below 3V VDD, or when

                                                                              using certain ceramic resonators at any

                                                                              voltage, it may be necessary to use high

                                                                              gain  HS  mode,       try  a  lower  frequency

                                                                              resonator, or switch to a crystal oscillator.

                                                                       3:     Since each resonator/crystal has its own

                                                                              characteristics, the user should consult the

                                                                              resonator/crystal manufacturer for appro-

                                                                              priate values of external components, or

                                                                              verify oscillator performance.

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PIC18F6585/8585/6680/8680

TABLE 2-2:        CAPACITOR SELECTION FOR               An external clock source may also be connected to the

                  CRYSTAL OSCILLATOR                    OSC1 pin in the HS, XT and LP modes, as shown in

                  Ranges Tested:                        Figure 2-2.

Mode              Freq           C1               C2    FIGURE 2-2:                   EXTERNAL CLOCK INPUT

LP          32.0 kHz             33 pF     33 pF                                      OPERATION (HS, XT OR

            200 kHz              15 pF     15 pF                                      LP OSC CONFIGURATION)

XT          200 kHz              47-68 pF  47-68 pF

            1.0 MHz              15 pF     15 pF            Clock from                        OSC1

                                                            Ext. System                       PIC18FXX80/XX85

            4.0 MHz              15 pF     15 pF                                              OSC2

HS          4.0 MHz              15 pF     15 pF                              Open

            8.0 MHz              15-33 pF  15-33 pF

            20.0 MHz             15-33 pF  15-33 pF     2.3       RC Oscillator

            25.0 MHz             TBD              TBD

These values are for design guidance       only.        For     timing  insensitive    applications,      the   “RC”      and

See notes following this table.                         “RCIO”    device      options  offer  additional  cost  savings.

                                                        The RC oscillator frequency is a function of the supply

                  Crystals Used                         voltage, the resistor (REXT) and capacitor (CEXT) val-

32.0 kHz    Epson C-001R32.768K-A          ± 20 PPM     ues and the operating temperature. In addition to this,

200 kHz     STD XTL 200.000KHz             ± 20 PPM     the oscillator frequency will vary from unit to unit, due

                                                        to normal process parameter variation. Furthermore,

1.0 MHz           ECS ECS-10-13-1          ± 50 PPM     the difference in lead frame capacitance between pack-

4.0 MHz           ECS ECS-40-20-1          ± 50 PPM     age     types   will  also    affect  the  oscillation  frequency,

8.0 MHz     Epson CA-301 8.000M-C          ± 30 PPM     especially for low CEXT values. The user also needs to

20.0 MHz    Epson CA-301 20.000M-C         ± 30 PPM     take into account variation due to tolerance of external

                                                        R and C components used. Figure 2-3 shows how the

                                                        R/C combination is connected.

Note 1:   Higher capacitance increases the stability    In  the   RC    Oscillator    mode,   the   oscillator  frequency

          of the oscillator, but also increases the     divided by 4 is available on the OSC2 pin. This signal

          start-up time.                                may be used for test purposes or to synchronize other

                                                        logic.

    2:    Rs (see Figure 2-1) may be required in

          HS mode, as well as XT mode, to avoid         FIGURE 2-3:                   RC OSCILLATOR MODE

          overdriving crystals with low drive level

          specifications.                                        VDD

    3:    Since each resonator/crystal has its own          REXT

          characteristics, the user should consult the                                OSC1                      Internal

          resonator/crystal manufacturer for appro-                                                             Clock

          priate values of external components, or      CEXT

          verify oscillator performance.

                                                            VSS                                    PIC18FXX80/XX85

                                                                                       OSC2/CLKO

                                                                              FOSC/4

                                                            Recommended values:        3 k  REXT  100 k

                                                                                       CEXT > 20pF

                                                        The RCIO Oscillator mode functions like the RC mode

                                                        except that the OSC2 pin becomes an additional gen-

                                                        eral purpose I/O pin. The I/O pin becomes bit 6 of

                                                        PORTA (RA6).

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2.4       External Clock Input                                    2.5          Phase Locked Loop (PLL)

The  EC,     ECIO,  EC+PLL       and   EC+SPLL      Oscillator    A            Phase  Locked     Loop    circuit    is  provided      as  a

modes    require  an   external  clock  source      to  be  con-  programmable option for users that want to multiply the

nected to the OSC1 pin. The feedback device between               frequency of the incoming oscillator signal by 4. For an

OSC1 and OSC2 is turned off in these modes to save                input clock frequency of 10 MHz, the internal clock

current. There is a maximum 1.5 s start-up required              frequency will be multiplied to 40 MHz. This is useful for

after a Power-on Reset, or wake-up from Sleep mode.               customers           who  are       concerned       with    EMI  due     to

In  the  EC  Oscillator  mode,   the    oscillator  frequency     high-frequency crystals.

divided by 4 is available on the OSC2 pin. This signal            The PLL can only be enabled when the oscillator config-

may be used for test purposes or to synchronize other             uration bits are programmed for High-Speed Oscillator

logic. Figure 2-4 shows the pin connections for the EC            or External Clock mode. If they are programmed for any

Oscillator mode.                                                  other mode, the PLL is not enabled and the system clock

                                                                  will come directly from OSC1. There are two types of

FIGURE 2-4:              EXTERNAL CLOCK INPUT                     PLL modes: Software Controlled PLL and Configuration

                         OPERATION                                bits Controlled PLL. In Software Controlled PLL mode,

                         (EC CONFIGURATION)                       PIC18F6585/8585/6680/8680 executes at regular clock

                                                                  frequency after all Reset conditions. During execution,

                                                                  application         can  enable    PLL      and   switch   to   4x  clock

    Clock from                   OSC1                             frequency           operation  by  setting    the     PLLEN    bit  in  the

    Ext. System                  PIC18FXX80/XX85                  OSCCON register. In Configuration bits Controlled PLL

                 FOSC/4          OSC2                             mode,        PIC18F6585/8585/6680/8680                always    executes

                                                                  with 4x clock frequency.

                                                                  The          type   of  PLL    is  selected   by     programming        the

The ECIO Oscillator mode functions like the EC mode,              FOSC<3:0>               configuration   bits     in   the  CONFIG1H

except that the OSC2 pin becomes an additional gen-               Configuration register. The oscillator mode is specified

eral purpose I/O pin. The I/O pin becomes bit 6 of                during device programming.

PORTA (RA6). Figure 2-5 shows the pin connections                 A PLL lock timer is used to ensure that the PLL has

for the ECIO Oscillator mode.                                     locked before device execution starts. The PLL lock

FIGURE 2-5:              EXTERNAL CLOCK INPUT                     timer has a time-out that is called TPLL.

                         OPERATION

                         (ECIO CONFIGURATION)

    Clock from                   OSC1

    Ext. System                  PIC18FXX80/XX85

                  RA6            I/O (OSC2)

FIGURE 2-6:              PLL     BLOCK DIAGRAM

                    PLL  Enable

                                 Phase

                                 Comparator

                         FIN                            Loop

                                                        Filter                 VCO

                                 FOUT                                                                    MUX   SYSCLK

                                                                  Divide by 4

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PIC18F6585/8585/6680/8680

2.6       Oscillator Switching Feature                             execution mode. Figure 2-7 shows a block diagram of

                                                                   the system clock sources. The clock switching feature

The  PIC18F6585/8585/6680/8680       devices         include  a    is enabled by programming the Oscillator Switching

feature   that  allows  the  system  clock     source  to     be   Enable    (OSCSEN)   bit    in  configuration  register,

switched  from  the     main   oscillator  to  an    alternate     CONFIG1H, to a ‘0’. Clock switching is disabled in an

low-frequency     clock        source.         For            the  erased device. See Section 12.0 “Timer1 Module” for

PIC18F6585/8585/6680/8680      devices,        this  alternate     further details of the Timer1 oscillator. See Section 24.0

clock source is the Timer1 oscillator. If a low-frequency          “Special  Features   of   the   CPU”  for  configuration

crystal (32 kHz, for example) has been attached to the             register details.

Timer1 oscillator pins and the Timer1 oscillator has

been enabled, the device can switch to a low-power

FIGURE 2-7:             DEVICE       CLOCK SOURCES

                                           PIC18FXX80/XX85

                                           Main Oscillator

                        OSC2

                                                                   4 x PLL   Tosc/4

                                                       Sleep

                        OSC1                                       TOSC                 MUX        TSCLK

                                           Timer1 Oscillator       TT1P

                        T1OSO

                                                       T1OSCEN                          Clock

                                                       Enable                           Source

                        T1OSI                          Oscillator

                                                                   Clock Source Option

                                                                   for other Modules

DS30491D-page 26                                                                         2003-2013 Microchip Technology Inc.
                                                      PIC18F6585/8585/6680/8680

2.6.1     SYSTEM CLOCK SWITCH BIT                                          enabled (PLLEN = 1) and locked (LOCK = 1), else it will

The system clock source switching is performed under                       be forced clear. When programmed with Configuration

software  control.     The  System         Clock  Switch  bits,            Controlled PLL mode, the SCS1 bit will be forced clear.

SCS1:SCS0 (OSCCON<1:0>), control the clock switch-                          Note:  The    Timer1  oscillator       must       be   enabled

ing. When the SCS0 bit is ‘0’, the system clock source                             and operating to switch the system clock

comes from the main oscillator that is selected by the                             source. The Timer1 oscillator is enabled

FOSC      configuration  bits      in  configuration  register,                    by setting the T1OSCEN bit in the Timer1

CONFIG1H. When the SCS0 bit is set, the system clock                               Control       register  (T1CON).       If  the  Timer1

source will come from the Timer1 oscillator. The SCS0                              oscillator is not enabled, then any write to

bit is cleared on all forms of Reset.                                              the    SCS0   bit     will  be  ignored    (SCS0      bit

When FOSC bits are programmed for software PLL                                     forced cleared) and the main oscillator will

mode, the SCS1 bit can be used to select between pri-                              continue to be the system clock source.

mary oscillator/clock and PLL output. The SCS1 bit will

only have an effect on the system clock if the PLL is

REGISTER 2-1:            OSCCON REGISTER

                                U-0        U-0            U-0              U-0     R/W-0         R/W-0             R/W-0          R/W-0

                                —             —           —                 —      LOCK          PLLEN             SCS1            SCS0

                            bit 7                                                                                                      bit 0

          bit       7-4     Unimplemented: Read as ‘0’

          bit  3            LOCK: Phase Lock Loop Lock Status bit

                            1=     Phase Lock Loop output is stable as system clock

                            0=     Phase Lock Loop output is not stable and output cannot be      used as system clock

          bit  2            PLLEN(1): Phase Lock Loop Enable bit

                            1=     Enable Phase Lock Loop output as system clock

                            0=     Disable Phase Lock Loop

          bit  1            SCS1: System Clock Switch bit 1

                            When PLLEN and LOCK bits are set:

                            1=     Use PLL output

                            0=     Use primary oscillator/clock input pin

                            When PLLEN or LOCK bit is cleared:

                            Bit is forced clear.

          bit       0       SCS0(2): System Clock Switch bit 0

                            When OSCSEN configuration bit = 0 and T1OSCEN            bit  =  1:

                            1=     Switch to Timer1 oscillator/clock pin

                            0=     Use primary oscillator/clock input pin

                            When OSCSEN and T1OSCEN are in other states:

                            Bit is forced clear.

                            Note 1:        PLLEN bit is ignored when configured for ECIO+PLL      and HS+PLL. This bit             is  used

                                           in ECIO+SPLL and HS+SPLL modes only.

                                       2:  The setting of SCS0 = 1 supersedes SCS1 = 1.

                            Legend:

                            R = Readable bit              W = Writable bit         U = Unimplemented bit, read as ‘0’

                            - n = Value at POR            ‘1’ = Bit is set         ‘0’ = Bit is cleared        x = Bit is unknown

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PIC18F6585/8585/6680/8680

2.6.2        OSCILLATOR TRANSITIONS                                                    The sequence of events that takes place when switch-

PIC18F6585/8585/6680/8680 devices contain circuitry                                    ing from the Timer1 oscillator to the main oscillator will

to prevent “glitches” when switching between oscillator                                depend on the mode of the main oscillator. In addition

sources. Essentially, the circuitry waits for eight rising                             to eight clock cycles of the main oscillator, additional

edges of the clock source that the processor is switch-                                delays may take place.

ing to. This ensures that the new clock source is stable                               If     the     main   oscillator   is  configured           for  an  external

and that its pulse width will not be less than the shortest                            crystal (HS, XT, LP), then the transition will take place

pulse width of the two clock sources.                                                  after an oscillator start-up time (TOST) has occurred. A

A  timing    diagram,         indicating      the    transition   from   the           timing         diagram,         indicating     the  transition       from    the

main      oscillator  to    the     Timer1       oscillator,  is  shown       in       Timer1 oscillator to the main oscillator for HS, XT and

Figure 2-8. The Timer1 oscillator is assumed to be run-                                LP modes, is shown in Figure 2-9.

ning all the time. After the SCS0 bit is set, the processor

is frozen at the next occurring Q1 cycle. After eight

synchronization cycles are counted from the Timer1

oscillator, operation resumes. No additional delays are

required after the synchronization cycles.

FIGURE 2-8:                         TIMING       DIAGRAM          FOR TRANSITION              FROM           OSC1 TO TIMER1                OSCILLATOR

                 Q1   Q2    Q3      Q4  Q1                                                            Q1     Q2  Q3       Q4       Q1      Q2      Q3   Q4          Q1

                                                     TT1P

   T1OSI                                      1      2        3   4           5     6  7           8

                                                                        TSCS

   OSC1

   Internal           TOSC

   System

   Clock                                TDLY

   SCS
   (OSCCON<0>)

   Program                  PC                                          PC + 2                                                             PC + 4

   Counter

   Note:     TDLY is the delay from SCS high to first count of transition circuit.

FIGURE 2-9:                         TIMING FOR          TRANSITION BETWEEN                     TIMER1 AND              OSC1        (HS, XT,        LP)

                          Q3            Q4       Q1                                                              TT1P              Q1  Q2      Q3  Q4   Q1  Q2      Q3

          T1OSI

             OSC1                                                                          1   2          3  4   5     6  7        8

                                                                  TOST                                           TSCS

          Internal                                                            TOSC

   System Clock

             SCS

(OSCCON<0>)

          Program               PC                                                     PC + 2                                                               PC + 6

          Counter

   Note:     TOST     =  1024 TOSC (drawing not to      scale).

DS30491D-page 28                                                                                                        2003-2013 Microchip Technology Inc.
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If the main oscillator is configured for HS mode with                If the main oscillator is configured for EC mode with PLL

PLL active, an oscillator start-up time (TOST) plus an               active, only the PLL time-out (TPLL) will occur. The PLL

additional PLL time-out (TPLL) will occur. The PLL time-             time-out is typically 2 ms and allows the PLL to lock to

out is typically 2 ms and allows the PLL to lock to the              the main oscillator frequency. A timing diagram, indicat-

main oscillator frequency. A timing diagram, indicating              ing the transition from the Timer1 oscillator to the main

the transition from the Timer1 oscillator to the main                oscillator for EC with PLL active, is shown in Figure 2-11.

oscillator for HS-PLL mode, is shown in Figure 2-10.

FIGURE 2-10:          TIMING FOR TRANSITION BETWEEN                     TIMER1 AND     OSC1

                      (HS WITH PLL ACTIVE, SCS1 = 1)

                  Q4  Q1                                                   TT1P           Q1  Q2  Q3  Q4  Q1  Q2  Q3  Q4

       T1OSI

       OSC1

                          TOST         TPLL

       PLL Clock                                          TOSC             TSCS

       Input                                                      1  2  3  4     5  6  7  8

Internal System

       Clock

       SCS

(OSCCON<0>)

Program Counter   PC                                      PC + 2                                              PC + 4

Note:  TOST =     1024 TOSC (drawing not to scale).

FIGURE 2-11:          TIMING FOR TRANSITION BETWEEN                     TIMER1 AND     OSC1

                      (EC WITH PLL ACTIVE, SCS1 = 1)

                  Q4  Q1                                                   TT1P           Q1  Q2  Q3  Q4  Q1  Q2  Q3  Q4

       T1OSI

       OSC1

                                       TPLL

                                                          TOSC             TSCS

       PLL Clock                                                  1  2  3  4     5  6  7  8

       Input

Internal System

       Clock

       SCS
(OSCCON<0>)

Program Counter   PC                                      PC + 2                                              PC + 4

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If the main oscillator is configured in the RC, RCIO, EC

or ECIO modes, there is no oscillator start-up time-out.

Operation will resume after eight cycles of the main

oscillator have been counted. A timing diagram, indi-

cating the transition from the Timer1 oscillator to the

main oscillator for RC, RCIO, EC and ECIO modes, is

shown in Figure 2-12.

FIGURE 2-12:           TIMING FOR TRANSITION BETWEEN TIMER1                      AND OSC1 (RC, EC)

                       Q3           Q4  Q1                   TT1P                         Q1  Q2  Q3  Q4  Q1  Q2  Q3  Q4

       T1OSI                                              TOSC

       OSC1                                               1     2  3  4       5  6  7  8

Internal System

       Clock

       SCS

(OSCCON<0>)

                                                                         TSCS

       Program             PC                                         PC + 2                                  PC + 4

       Counter

Note:  RC Oscillator mode assumed.

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2.7      Effects of Sleep Mode on the                                 switching currents have been removed, Sleep mode

         On-Chip Oscillator                                           achieves the lowest current consumption of the device

                                                                      (only leakage currents). Enabling any on-chip feature

When the device executes a SLEEP instruction, the on-                 that will operate during Sleep will increase the current

chip clocks and oscillator are turned off and the device              consumed   during     Sleep.   The  user  can   wake    from

is held at the beginning of an instruction cycle (Q1                  Sleep through external Reset, Watchdog Timer Reset,

state).  With  the   oscillator  off,  the  OSC1    and   OSC2        or through an interrupt.

signals  will  stop    oscillating.  Since  all  the  transistor

TABLE 2-3:             OSC1 AND OSC2 PIN STATES IN SLEEP MODE

        OSC Mode                                 OSC1 Pin                                           OSC2 Pin

RC                     Floating, external resistor should pull high                               At logic low

RCIO                   Floating, external resistor should pull high                    Configured as PORTA, bit       6

ECIO                                              Floating                             Configured as PORTA, bit       6

EC                                                Floating                                        At logic low

LP, XT, and HS                         Feedback inverter disabled at                   Feedback inverter disabled     at

                                            quiescent voltage level                         quiescent voltage level

Note:          See Table 3-1 in Section 3.0 “Reset”, for time-outs due to Sleep        and MCLR Reset.

2.8      Power-up Delays                                              With the PLL enabled (HS+PLL and EC+PLL Oscillator

                                                                      mode), the time-out sequence following a Power-on

Power-up delays are controlled by two timers so that no               Reset  is  different  from  other   oscillator  modes.    The

external Reset circuitry is required for most applica-                time-out sequence is as follows: First, the PWRT time-

tions.   The   delays  ensure    that  the  device    is  kept  in    out is invoked after a POR time delay has expired.

Reset until the device power supply and clock are sta-                Then, the Oscillator Start-up Timer (OST) is invoked.

ble. For additional information on Reset operation, see               However, this is still not a sufficient amount of time to

Section 3.0 “Reset”.                                                  allow the PLL to lock at high frequencies. The PWRT

The first timer is the Power-up Timer (PWRT) which                    timer  is  used  to   provide  an   additional  fixed  2  ms

optionally provides a fixed delay of 72 ms (nominal) on               (nominal) time-out to allow the PLL ample time to lock

power-up only (POR and BOR). The second timer is                      to the incoming clock frequency.

the Oscillator Start-up Timer (OST), intended to keep

the chip in Reset until the crystal oscillator is stable.

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NOTES:

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                                                        PIC18F6585/8585/6680/8680

3.0        RESET                                                     Most              registers  are  not  affected  by  a   WDT   wake-up

                                                                     since this is viewed as the resumption of normal oper-

The PIC18F6585/8585/6680/8680 devices differentiate                  ation. Status bits from the RCON register, RI, TO, PD,

between various kinds of Reset:                                      POR and BOR, are set or cleared differently in different

a)   Power-on Reset (POR)                                            Reset situations, as indicated in Table 3-2. These bits

b)   MCLR Reset during normal operation                              are used in software to determine the nature of the

c)   MCLR Reset during Sleep                                         Reset. See Table 3-3 for a full description of the Reset

                                                                     states of all registers.

d)   Watchdog Timer (WDT) Reset (during                 normal       A simplified block diagram of the On-Chip Reset Circuit

     operation)                                                      is shown in Figure 3-1.

e)   Programmable Brown-out Reset (BOR)

f)   RESET Instruction                                               The Enhanced MCU devices have a MCLR noise filter

g)   Stack Full Reset                                                in        the     MCLR       Reset  path.  The   filter  will  detect  and

                                                                     ignore small pulses. The MCLR pin is not driven low by

h)   Stack Underflow Reset                                           any internal Resets, including the WDT.

Most registers are unaffected by a Reset. Their status

is   unknown    on  POR     and     unchanged     by    all  other

Resets.    The    other  registers  are   forced  to    a    “Reset

state” on Power-on Reset, MCLR, WDT Reset, Brown-

out  Reset,    MCLR      Reset   during   Sleep   and      by  the

RESET instruction.

FIGURE 3-1:              SIMPLIFIED BLOCK DIAGRAM                    OF ON-CHIP RESET CIRCUIT

           RESET

     Instruction

             Stack       Stack Full/Underflow Reset

           Pointer

                         External Reset

    MCLR

                    WDT         WDT  SLEEP

                    Module      Time-out

                                Reset

                    VDD Rise

                    Detect

     VDD                            Power-on Reset

                    Brown-out                                                                                   S

                     Reset       BOREN

               OST/PWRT

                         OST                                                                                                  Chip_Reset

                                10-bit Ripple Counter                                                           R         Q

    OSC1

                         PWRT

               On-chip          10-bit Ripple Counter

             RC OSC(1)

                                                                Enable PWRT

                                                                Enable OST(2)

     Note  1:   This is a separate oscillator from the RC oscillator of the CLKI pin.

           2:   See Table 3-1 for time-out situations.

 2003-2013 Microchip Technology Inc.                                                                                     DS30491D-page 33
PIC18F6585/8585/6680/8680

3.1        Power-on Reset (POR)                                          3.3         Oscillator Start-up Timer (OST)

A Power-on Reset pulse is generated on-chip when                         The  Oscillator    Start-up        Timer  (OST)    provides         1024

VDD rise is detected. To take advantage of the POR cir-                  oscillator   cycles  (from     OSC1       input)   delay     after      the

cuitry, tie the MCLR pin through a 1 k to 10 k resis-                  PWRT delay is over (parameter #32). This ensures that

tor to VDD. This will eliminate external RC components                   the  crystal    oscillator     or  resonator       has  started         and

usually needed to create a Power-on Reset delay. A                       stabilized.

minimum     rise  rate     for   VDD     is  specified    (parameter     The OST time-out is invoked only for XT, LP and HS

D004). For a slow rise time, see Figure 3-2.                             modes and only on Power-on Reset, or wake-up from

When the device starts normal operation (i.e., exits the                 Sleep.

Reset   condition),    device        operating  parameters      (volt-

age,   frequency,      temperature,      etc.)  must      be    met  to  3.4         PLL Lock Time-out

ensure operation. If these conditions are not met, the

device     must   be   held      in  Reset   until   the     operating   With the PLL enabled, the time-out sequence following

conditions are met.                                                      a  Power-on       Reset    is  different  from     other     oscillator

                                                                         modes. A portion of the Power-up Timer is used to pro-

FIGURE 3-2:                  EXTERNAL POWER-ON                           vide a fixed time-out that is sufficient for the PLL to lock

                             RESET CIRCUIT (FOR                          to the main oscillator frequency. This PLL lock time-out

                             SLOW VDD POWER-UP)                          (TPLL)  is   typically   2     ms  and    follows       the  oscillator

                                                                         start-up time-out (OST).

                  VDD                                                    3.5         Brown-out Reset (BOR)

               D       R                                                 A   configuration    bit,   BOREN,        can   disable      (if  clear/

                                     R1                                  programmed), or enable (if set) the Brown-out Reset

                                             MCLR                        circuitry. If VDD falls below parameter D005 for greater

                        C                    PIC18FXX8X                  than parameter #35, the brown-out situation will reset

                                                                         the  chip.   A  Reset    may       not  occur  if  VDD  falls     below

                                                                         parameter D005 for less than parameter #35. The chip

                                                                         will remain in Brown-out Reset until VDD rises above

                                                                         BVDD.   If   the  Power-up         Timer  is   enabled,      it   will  be

     Note  1:     External Power-on Reset circuit is required            invoked after VDD rises above BVDD; it then will keep

                  only if the VDD power-up slope is too slow.            the chip in Reset for an additional time delay (parame-

                  The diode D helps discharge the capacitor              ter #33). If VDD drops below BVDD while the Power-up

                  quickly when VDD powers down.                          Timer is running, the chip will go back into a Brown-out

           2:     R < 40 k is recommended to make sure that             Reset and the Power-up Timer will be initialized. Once

                  the voltage drop across R does not violate             VDD  rises      above    BVDD,     the    Power-up           Timer      will

                  the device’s electrical specification.                 execute the additional time delay.

           3:     R1 = 1 k to 10 k will limit any current flow-

                  ing into MCLR from external capacitor C, in            3.6         Time-out Sequence

                  the event of MCLR/VPP pin breakdown due to

                  Electrostatic  Discharge      (ESD)    or  Electrical  On   power-up,     the   time-out       sequence   is   as       follows:

                  Overstress (EOS).                                      First, PWRT time-out is invoked after the POR time

                                                                         delay has expired. Then, OST is activated. The total

3.2        Power-up Timer (PWRT)                                         time-out will vary based on oscillator configuration and

                                                                         the status of the PWRT. For example, in RC mode with

The Power-up Timer provides a fixed nominal time-out                     the PWRT disabled, there will be no time-out at all.

(parameter #33) only on power-up from the POR. The                       Figure 3-3,     Figure 3-4,        Figure 3-5,     Figure 3-6           and

Power-up Timer operates on an internal RC oscillator.                    Figure 3-7 depict time-out sequences on power-up.

The chip is kept in Reset as long as the PWRT is active.                 Since the time-outs occur from the POR pulse, the

The   PWRT’s      time     delay     allows  VDD     to   rise  to   an  time-outs will expire if MCLR is kept low long enough.

acceptable     level.  A   configuration        bit  is  provided    to  Bringing MCLR high will begin execution immediately

enable/disable the PWRT.                                                 (Figure 3-5). This is useful for testing purposes or to

The power-up time delay will vary from chip-to-chip due                  synchronize       more     than    one    PIC18FXX8X              device

to VDD, temperature and process variation. See DC                        operating in parallel.

parameter #33 for details.                                               Table 3-2 shows the Reset conditions for some Special

                                                                         Function Registers while Table 3-3 shows the Reset

                                                                         conditions for all of the registers.

DS30491D-page 34                                                                                  2003-2013 Microchip Technology Inc.
                                                  PIC18F6585/8585/6680/8680

TABLE 3-1:        TIME-OUT IN VARIOUS SITUATIONS

      Oscillator                               Power-up(2)                                                Wake-up from

    Configuration                                                                   Brown-out                  Sleep or

                                       PWRTE = 0              PWRTE = 1                                   Oscillator Switch

HS with PLL enabled(1)    72 ms + 1024 TOSC + 2ms           1024 TOSC + 2 ms   1024 TOSC + 2 ms           1024 TOSC + 2 ms

EC with PLL enabled(1)          72 ms + 2ms                   1.5 s + 2 ms         2 ms                  1.5 s + 2 ms

HS, XT, LP                      72 ms + 1024 TOSC             1024 TOSC             1024 TOSC                1024 TOSC

EC                                     72 ms                    1.5 s              1.5 s                     1.5 s(3)

External RC                            72 ms                    1.5 s              1.5 s                        1.5 s

Note  1:    2 ms is the nominal time required for the 4x PLL to lock.

      2:    72 ms is the nominal power-up timer delay if implemented.

      3:    1.5 s is the recovery time from Sleep. There is no recovery time  from oscillator switch.

REGISTER 3-1:          RCON REGISTER BITS AND POSITIONS

                        R/W-0          U-0          U-0         R/W-1        R/W-1     R/W-1              R/W-1         R/W-0

                         IPEN          —            —           RI             TO             PD          POR           BOR

                        bit 7                                                                                                bit 0

                        Note:          Refer to Section 4.14 “RCON Register” for bit definitions.

TABLE 3-2:        STATUS BITS, THEIR SIGNIFICANCE AND THE INITIALIZATION CONDITION FOR

                  RCON REGISTER

            Condition                  Program      RCON        RI      TO     PD   POR       BOR     STKFUL      STKUNF

                                       Counter      Register

Power-on Reset                         0000h        0--1  1100  1       1      1    0             0       u               u

MCLR Reset during normal               0000h        0--u  uuuu  u       u      u    u             u       u               u

operation

Software Reset during normal           0000h        0--0  uuuu  0       u      u    u             u       u               u

operation

Stack Full Reset during normal         0000h        0--u  uu11  u       u      u    u             u       u               1

operation

Stack Underflow Reset during           0000h        0--u  uu11  u       u      u    u             u       1               u

normal operation

MCLR Reset during Sleep                0000h        0--u  10uu  u       1      0    u             u       u               u

WDT Reset                              0000h        0--u  01uu  1       0      1    u             u       u               u

WDT Wake-up                            PC + 2       u--u  00uu  u       0      0    u             u       u               u

Brown-out Reset                        0000h        0--1  11u0  1       1      1    1             0       u               u

Interrupt wake-up from Sleep           PC + 2(1)    u--u  00uu  u       1      0    u             u       u               u

Legend:     u = unchanged, x = unknown, – = unimplemented bit, read as ‘0’

Note  1:    When the wake-up is due to an interrupt and the GIEH or GIEL bits       are set,  the PC  is  loaded  with  the

            interrupt vector (000008h or 000018h).

 2003-2013 Microchip Technology Inc.                                                                     DS30491D-page 35
PIC18F6585/8585/6680/8680

TABLE 3-3:        INITIALIZATION CONDITIONS FOR ALL REGISTERS

                                                                    MCLR Resets

Register          Applicable Devices           Power-on Reset,      WDT Reset                      Wake-up via WDT

                                               Brown-out Reset      RESET Instruction              or Interrupt

                                                                    Stack Resets

TOSU              PIC18F6X8X  PIC18F8X8X       ---0           0000  ---0             0000          ---0        uuuu(3)

TOSH              PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu(3)

TOSL              PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu(3)

STKPTR            PIC18F6X8X  PIC18F8X8X       00-0           0000  uu-0             0000          uu-u        uuuu(3)

PCLATU            PIC18F6X8X  PIC18F8X8X       ---0           0000  ---0             0000          ---u        uuuu

PCLATH            PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu

PCL               PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          PC + 2(2)

TBLPTRU           PIC18F6X8X  PIC18F8X8X       --00           0000  --00             0000          --uu        uuuu

TBLPTRH           PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu

TBLPTRL           PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu

TABLAT            PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu

PRODH             PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

PRODL             PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

INTCON            PIC18F6X8X  PIC18F8X8X       0000           000x  0000             000x          uuuu        uuuu(1)

INTCON2           PIC18F6X8X  PIC18F8X8X       1111           1111  1111             1111          uuuu        uuuu(1)

INTCON3           PIC18F6X8X  PIC18F8X8X       1100           0000  1100             0000          uuuu        uuuu(1)

INDF0             PIC18F6X8X  PIC18F8X8X       N/A                                   N/A           N/A

POSTINC0          PIC18F6X8X  PIC18F8X8X       N/A                                   N/A           N/A

POSTDEC0          PIC18F6X8X  PIC18F8X8X       N/A                                   N/A           N/A

PREINC0           PIC18F6X8X  PIC18F8X8X       N/A                                   N/A           N/A

PLUSW0            PIC18F6X8X  PIC18F8X8X       N/A                                   N/A           N/A

FSR0H             PIC18F6X8X  PIC18F8X8X       ----           xxxx  ----             uuuu          ----        uuuu

FSR0L             PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

WREG              PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

INDF1             PIC18F6X8X  PIC18F8X8X       N/A                                   N/A           N/A

POSTINC1          PIC18F6X8X  PIC18F8X8X       N/A                                   N/A           N/A

POSTDEC1          PIC18F6X8X  PIC18F8X8X       N/A                                   N/A           N/A

PREINC1           PIC18F6X8X  PIC18F8X8X       N/A                                   N/A           N/A

PLUSW1            PIC18F6X8X  PIC18F8X8X       N/A                                   N/A           N/A

Legend:    u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

           Shaded cells indicate conditions do not apply for the designated device.

Note   1:  One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

       2:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

           interrupt vector (0008h or 0018h).

       3:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

           updated with the current value of the PC. The STKPTR is modified to point to the next location in the

           hardware stack.

       4:  See Table 3-2 for Reset value for specific condition.

       5:  Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

           oscillator modes, they are disabled and read ‘0’.

       6:  Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

       7:  This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

DS30491D-page 36                                                                      2003-2013 Microchip Technology Inc.
                                               PIC18F6585/8585/6680/8680

TABLE 3-3:  INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

                                                                    MCLR Resets

Register    Applicable Devices                 Power-on Reset,      WDT Reset                      Wake-up via WDT

                                               Brown-out Reset      RESET Instruction              or Interrupt

                                                                    Stack Resets

FSR1H       PIC18F6X8X      PIC18F8X8X         ----           xxxx  ----             uuuu          ----        uuuu

FSR1L       PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

BSR         PIC18F6X8X      PIC18F8X8X         ----           0000  ----             0000          ----        uuuu

INDF2       PIC18F6X8X      PIC18F8X8X         N/A                                   N/A           N/A

POSTINC2    PIC18F6X8X      PIC18F8X8X         N/A                                   N/A           N/A

POSTDEC2    PIC18F6X8X      PIC18F8X8X         N/A                                   N/A           N/A

PREINC2     PIC18F6X8X      PIC18F8X8X         N/A                                   N/A           N/A

PLUSW2      PIC18F6X8X      PIC18F8X8X         N/A                                   N/A           N/A

FSR2H       PIC18F6X8X      PIC18F8X8X         ----           xxxx  ----             uuuu          ----        uuuu

FSR2L       PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

STATUS      PIC18F6X8X      PIC18F8X8X         ---x           xxxx  ---u             uuuu          ---u        uuuu

TMR0H       PIC18F6X8X      PIC18F8X8X         0000           0000  uuuu             uuuu          uuuu        uuuu

TMR0L       PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

T0CON       PIC18F6X8X      PIC18F8X8X         1111           1111  1111             1111          uuuu        uuuu

OSCCON      PIC18F6X8X      PIC18F8X8X         ----           0000  ----             0000          ----        uuuu

LVDCON      PIC18F6X8X      PIC18F8X8X         --00           0101  --00             0101          --uu        uuuu

WDTCON      PIC18F6X8X      PIC18F8X8X         ----           ---0  ----             ---0          ----        ---u

RCON(4)     PIC18F6X8X      PIC18F8X8X         0--q           11qq  0--q             qquu          u--u        qquu

TMR1H       PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TMR1L       PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

T1CON       PIC18F6X8X      PIC18F8X8X         0-00           0000  u-uu             uuuu          u-uu        uuuu

TMR2        PIC18F6X8X      PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

PR2         PIC18F6X8X      PIC18F8X8X         1111           1111  1111             1111          1111        1111

T2CON       PIC18F6X8X      PIC18F8X8X         -000           0000  -000             0000          -uuu        uuuu

SSPBUF      PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

SSPADD      PIC18F6X8X      PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

SSPSTAT     PIC18F6X8X      PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

SSPCON1     PIC18F6X8X      PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

SSPCON2     PIC18F6X8X      PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

Legend:    u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

           Shaded cells indicate conditions do not apply for the designated device.

Note   1:  One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

       2:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

           interrupt vector (0008h or 0018h).

       3:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

           updated with the current value of the PC. The STKPTR is modified to point to the next location in the

           hardware stack.

       4:  See Table 3-2 for Reset value for specific condition.

       5:  Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

           oscillator modes, they are disabled and read ‘0’.

       6:  Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

       7:  This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

 2003-2013 Microchip Technology Inc.                                                              DS30491D-page 37
PIC18F6585/8585/6680/8680

TABLE 3-3:        INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

                                                                   MCLR Resets

Register          Applicable Devices          Power-on Reset,      WDT Reset                      Wake-up via WDT

                                              Brown-out Reset      RESET Instruction              or Interrupt

                                                                   Stack Resets

ADRESH            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

ADRESL            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

ADCON0            PIC18F6X8X  PIC18F8X8X      --00           0000  --00             0000          --uu        uuuu

ADCON1            PIC18F6X8X  PIC18F8X8X      --00           0000  --00             0000          --uu        uuuu

ADCON2            PIC18F6X8X  PIC18F8X8X      0-00           0000  0-00             0000          u-uu        uuuu

CCPR1H            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

CCPR1L            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

CCP1CON           PIC18F6X8X  PIC18F8X8X      0000           0000  0000             0000          uuuu        uuuu

CCPR2H            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

CCPR2L            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

CCP2CON           PIC18F6X8X  PIC18F8X8X      --00           0000  --00             0000          --uu        uuuu

CCPAS1            PIC18F6X8X  PIC18F8X8X      0000           0000  0000             0000          uuuu        uuuu

CVRCON            PIC18F6X8X  PIC18F8X8X      0000           0000  0000             0000          uuuu        uuuu

CMCON             PIC18F6X8X  PIC18F8X8X      0000           0000  0000             0000          uuuu        uuuu

TMR3H             PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TMR3L             PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

T3CON             PIC18F6X8X  PIC18F8X8X      0000           0000  uuuu             uuuu          uuuu        uuuu

PSPCON            PIC18F6X8X  PIC18F8X8X      0000           ----  0000             ----          uuuu        ----

SPBRG             PIC18F6X8X  PIC18F8X8X      0000           0000  0000             0000          uuuu        uuuu

RCREG             PIC18F6X8X  PIC18F8X8X      0000           0000  0000             0000          uuuu        uuuu

TXREG             PIC18F6X8X  PIC18F8X8X      0000           0000  0000             0000          uuuu        uuuu

TXSTA             PIC18F6X8X  PIC18F8X8X      0000           0010  0000             0010          uuuu        uuuu

RCSTA             PIC18F6X8X  PIC18F8X8X      0000           000x  0000             000x          uuuu        uuuu

EEADRH            PIC18F6X8X  PIC18F8X8X      ----           --00  ----             --00          ----        --uu

EEADR             PIC18F6X8X  PIC18F8X8X      0000           0000  0000             0000          uuuu        uuuu

EEDATA            PIC18F6X8X  PIC18F8X8X      0000           0000  0000             0000          uuuu        uuuu

EECON2            PIC18F6X8X  PIC18F8X8X      xx-0           x000  uu-0             u000          uu-0        u000

EECON1            PIC18F6X8X  PIC18F8X8X      00-0           x000  00-0             u000          uu-u        uuuu

Legend:   u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

          Shaded cells indicate conditions do not apply for the designated device.

Note  1:  One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      2:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

          interrupt vector (0008h or 0018h).

      3:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

          updated with the current value of the PC. The STKPTR is modified to point to the next location in the

          hardware stack.

      4:  See Table 3-2 for Reset value for specific condition.

      5:  Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

          oscillator modes, they are disabled and read ‘0’.

      6:  Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

      7:  This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

DS30491D-page 38                                                                     2003-2013 Microchip Technology Inc.
                                                PIC18F6585/8585/6680/8680

TABLE 3-3:  INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

                                                                        MCLR Resets

Register    Applicable Devices                  Power-on Reset,         WDT Reset                   Wake-up via WDT

                                                Brown-out Reset         RESET Instruction           or Interrupt

                                                                        Stack Resets

IPR3        PIC18F6X8X       PIC18F8X8X         1111           1111     1111          1111          uuuu        uuuu

PIR3        PIC18F6X8X       PIC18F8X8X         0000           0000     0000          0000          uuuu        uuuu

PIE3        PIC18F6X8X       PIC18F8X8X         0000           0000     0000          0000          uuuu        uuuu

IPR2        PIC18F6X8X       PIC18F8X8X         -1-1           1111     -1-1          1111          -u-u        uuuu

PIR2        PIC18F6X8X       PIC18F8X8X         -0-0           0000     -0-0          0000          -u-u        uuuu(1)

PIE2        PIC18F6X8X       PIC18F8X8X         -0-0           0000     -0-0          0000          -u-u        uuuu

IPR1        PIC18F6X8X       PIC18F8X8X         1111           1111     1111          1111          uuuu        uuuu

PIR1        PIC18F6X8X       PIC18F8X8X         0000           0000     0000          0000          uuuu        uuuu(1)

PIE1        PIC18F6X8X       PIC18F8X8X         0000           0000     0000          0000          uuuu        uuuu

MEMCON      PIC18F6X8X       PIC18F8X8X         0-00           --00     0-00          --00          u-uu        --uu

TRISJ       PIC18F6X8X       PIC18F8X8X         1111           1111     1111          1111          uuuu        uuuu

TRISH       PIC18F6X8X       PIC18F8X8X         1111           1111     1111          1111          uuuu        uuuu

TRISG       PIC18F6X8X       PIC18F8X8X         ---1           1111     ---1          1111          ---u        uuuu

TRISF       PIC18F6X8X       PIC18F8X8X         1111           1111     1111          1111          uuuu        uuuu

TRISE       PIC18F6X8X       PIC18F8X8X         0000           -111     0000          -111          uuuu        -uuu

TRISD       PIC18F6X8X       PIC18F8X8X         1111           1111     1111          1111          uuuu        uuuu

TRISC       PIC18F6X8X       PIC18F8X8X         1111           1111     1111          1111          uuuu        uuuu

TRISB       PIC18F6X8X       PIC18F8X8X         1111           1111     1111          1111          uuuu        uuuu

TRISA(5,6)  PIC18F6X8X       PIC18F8X8X         -111           1111(5)  -111          1111(5)       -uuu        uuuu(5)

LATJ        PIC18F6X8X       PIC18F8X8X         xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

LATH        PIC18F6X8X       PIC18F8X8X         xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

LATG        PIC18F6X8X       PIC18F8X8X         ---x           xxxx     ---u          uuuu          ---u        uuuu

LATF        PIC18F6X8X       PIC18F8X8X         xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

LATE        PIC18F6X8X       PIC18F8X8X         xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

LATD        PIC18F6X8X       PIC18F8X8X         xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

LATC        PIC18F6X8X       PIC18F8X8X         xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

LATB        PIC18F6X8X       PIC18F8X8X         xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

LATA(5,6)   PIC18F6X8X       PIC18F8X8X         -xxx           xxxx(5)  -uuu          uuuu(5)       -uuu        uuuu(5)

Legend:     u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

            Shaded cells indicate conditions do not apply for the designated device.

Note   1:   One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

       2:   When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

            interrupt vector (0008h or 0018h).

       3:   When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

            updated with the current value of the PC. The STKPTR is modified to point to the next location in the

            hardware stack.

       4:   See Table 3-2 for Reset value for specific condition.

       5:   Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

            oscillator modes, they are disabled and read ‘0’.

       6:   Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

       7:   This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

 2003-2013 Microchip Technology Inc.                                                               DS30491D-page 39
PIC18F6585/8585/6680/8680

TABLE 3-3:        INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

                                                                        MCLR Resets

Register          Applicable Devices            Power-on Reset,         WDT Reset                   Wake-up via WDT

                                                Brown-out Reset         RESET Instruction           or Interrupt

                                                                        Stack Resets

PORTJ             PIC18F6X8X  PIC18F8X8X        xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

PORTH             PIC18F6X8X  PIC18F8X8X        0000           xxxx     0000          uuuu          uuuu        uuuu

PORTG             PIC18F6X8X  PIC18F8X8X        --xx           xxxx     --uu          uuuu          --uu        uuuu

PORTF             PIC18F6X8X  PIC18F8X8X        x000           0000     u000          0000          u000        0000

PORTE             PIC18F6X8X  PIC18F8X8X        ----           -000     ----          -000          ----        -uuu

PORTD             PIC18F6X8X  PIC18F8X8X        xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

PORTC             PIC18F6X8X  PIC18F8X8X        xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

PORTB             PIC18F6X8X  PIC18F8X8X        xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

PORTA(5,6)        PIC18F6X8X  PIC18F8X8X        -x0x           0000(5)  -u0u          0000(5)       -uuu        uuuu(5)

SPBRGH            PIC18F6X8X  PIC18F8X8X        0000           0000     0000          0000          uuuu        uuuu

BAUDCON           PIC18F6X8X  PIC18F8X8X        -1-0           0-00     -1-0          0-00          -u-u        u-uu

ECCP1DEL          PIC18F6X8X  PIC18F8X8X        0000           0000     0000          0000          uuuu        uuuu

ECANCON           PIC18F6X8X  PIC18F8X8X        0001           0000     0001          0000          uuuu        uuuu

TXERRCNT          PIC18F6X8X  PIC18F8X8X        0000           0000     0000          0000          uuuu        uuuu

RXERRCNT          PIC18F6X8X  PIC18F8X8X        0000           0000     0000          0000          uuuu        uuuu

COMSTAT           PIC18F6X8X  PIC18F8X8X        0000           0000     0000          0000          uuuu        uuuu

CIOCON            PIC18F6X8X  PIC18F8X8X        0000           ----     0000          ----          uuuu        ----

BRGCON3           PIC18F6X8X  PIC18F8X8X        00--           -000     00--          -000          uu--        -uuu

BRGCON2           PIC18F6X8X  PIC18F8X8X        0000           0000     0000          0000          uuuu        uuuu

BRGCON1           PIC18F6X8X  PIC18F8X8X        0000           0000     0000          0000          uuuu        uuuu

CANCON            PIC18F6X8X  PIC18F8X8X        1000           000-     1000          000-          uuuu        uuu-

CANSTAT           PIC18F6X8X  PIC18F8X8X        100-           000-     100-          000-          uuu-        uuu-

RXB0D7            PIC18F6X8X  PIC18F8X8X        xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

RXB0D6            PIC18F6X8X  PIC18F8X8X        xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

RXB0D5            PIC18F6X8X  PIC18F8X8X        xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

RXB0D4            PIC18F6X8X  PIC18F8X8X        xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

RXB0D3            PIC18F6X8X  PIC18F8X8X        xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

RXB0D2            PIC18F6X8X  PIC18F8X8X        xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

RXB0D1            PIC18F6X8X  PIC18F8X8X        xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

RXB0D0            PIC18F6X8X  PIC18F8X8X        xxxx           xxxx     uuuu          uuuu          uuuu        uuuu

RXB0DLC           PIC18F6X8X  PIC18F8X8X        -xxx           xxxx     -uuu          uuuu          -uuu        uuuu

Legend:     u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

            Shaded cells indicate conditions do not apply for the designated device.

Note  1:    One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      2:    When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

            interrupt vector (0008h or 0018h).

      3:    When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

            updated with the current value of the PC. The STKPTR is modified to point to the next location in the

            hardware stack.

      4:    See Table 3-2 for Reset value for specific condition.

      5:    Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

            oscillator modes, they are disabled and read ‘0’.

      6:    Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

      7:    This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

DS30491D-page 40                                                                       2003-2013 Microchip Technology Inc.
                                              PIC18F6585/8585/6680/8680

TABLE 3-3:  INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

                                                                   MCLR Resets

Register    Applicable Devices                Power-on Reset,      WDT Reset                      Wake-up via WDT

                                              Brown-out Reset      RESET Instruction              or Interrupt

                                                                   Stack Resets

RXB0EIDL    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB0EIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB0SIDL    PIC18F6X8X     PIC18F8X8X         xxxx           x-xx  uuuu             u-uu          uuuu        u-uu

RXB0SIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB0CON     PIC18F6X8X     PIC18F8X8X         000-           0000  000-             0000          uuu-        uuuu

RXB1D7      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB1D6      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB1D5      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB1D4      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB1D3      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB1D2      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB1D1      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB1D0      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB1DLC     PIC18F6X8X     PIC18F8X8X         -xxx           xxxx  -uuu             uuuu          -uuu        uuuu

RXB1EIDL    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB1EIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB1SIDL    PIC18F6X8X     PIC18F8X8X         xxxx           x-xx  uuuu             u-uu          uuuu        u-uu

RXB1SIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXB1CON     PIC18F6X8X     PIC18F8X8X         000-           0000  000-             0000          uuu-        uuuu

TXB0D7      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB0D6      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB0D5      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB0D4      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB0D3      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB0D2      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB0D1      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB0D0      PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB0DLC     PIC18F6X8X     PIC18F8X8X         -x--           xxxx  -u--             uuuu          -u--        uuuu

TXB0EIDL    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB0EIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

TXB0SIDL    PIC18F6X8X     PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

Legend:   u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

          Shaded cells indicate conditions do not apply for the designated device.

Note  1:  One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      2:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

          interrupt vector (0008h or 0018h).

      3:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

          updated with the current value of the PC. The STKPTR is modified to point to the next location in the

          hardware stack.

      4:  See Table 3-2 for Reset value for specific condition.

      5:  Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

          oscillator modes, they are disabled and read ‘0’.

      6:  Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

      7:  This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

 2003-2013 Microchip Technology Inc.                                                             DS30491D-page 41
PIC18F6585/8585/6680/8680

TABLE 3-3:        INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

                                                                   MCLR Resets

Register          Applicable Devices          Power-on Reset,      WDT Reset                      Wake-up via WDT

                                              Brown-out Reset      RESET Instruction              or Interrupt

                                                                   Stack Resets

TXB0SIDH          PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB0CON           PIC18F6X8X  PIC18F8X8X      0000           0-00  0000             0-00          uuuu        u-uu

TXB1D7            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB1D6            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB1D5            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB1D4            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB1D3            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB1D2            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB1D1            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB1D0            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB1DLC           PIC18F6X8X  PIC18F8X8X      -x--           xxxx  -u--             uuuu          -u--        uuuu

TXB1EIDL          PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB1EIDH          PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB1SIDL          PIC18F6X8X  PIC18F8X8X      xxx-           x-xx  uuu-             u-uu          uuu-        uu-u

TXB1SIDH          PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

TXB1CON           PIC18F6X8X  PIC18F8X8X      0000           0-00  0000             0-00          uuuu        u-uu

TXB2D7            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          0uuu        uuuu

TXB2D6            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          0uuu        uuuu

TXB2D5            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          0uuu        uuuu

TXB2D4            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          0uuu        uuuu

TXB2D3            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          0uuu        uuuu

TXB2D2            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          0uuu        uuuu

TXB2D1            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          0uuu        uuuu

TXB2D0            PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          0uuu        uuuu

TXB2DLC           PIC18F6X8X  PIC18F8X8X      -x--           xxxx  -u--             uuuu          -u--        uuuu

TXB2EIDL          PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB2EIDH          PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

TXB2SIDL          PIC18F6X8X  PIC18F8X8X      xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

TXB2SIDH          PIC18F6X8X  PIC18F8X8X      xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

TXB2CON           PIC18F6X8X  PIC18F8X8X      0000           0-00  0000             0-00          uuuu        u-uu

RXM1EIDL          PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

Legend:   u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

          Shaded cells indicate conditions do not apply for the designated device.

Note  1:  One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      2:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

          interrupt vector (0008h or 0018h).

      3:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

          updated with the current value of the PC. The STKPTR is modified to point to the next location in the

          hardware stack.

      4:  See Table 3-2 for Reset value for specific condition.

      5:  Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

          oscillator modes, they are disabled and read ‘0’.

      6:  Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

      7:  This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

DS30491D-page 42                                                                     2003-2013 Microchip Technology Inc.
                                              PIC18F6585/8585/6680/8680

TABLE 3-3:  INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

                                                                   MCLR Resets

Register    Applicable Devices                Power-on Reset,      WDT Reset                      Wake-up via WDT

                                              Brown-out Reset      RESET Instruction              or Interrupt

                                                                   Stack Resets

RXM1EIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXM1SIDL    PIC18F6X8X     PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXM1SIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXM0EIDL    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXM0EIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXM0SIDL    PIC18F6X8X     PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXM0SIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF5EIDL    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF5EIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF5SIDL    PIC18F6X8X     PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXF5SIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF4EIDL    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF4EIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF4SIDL    PIC18F6X8X     PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXF4SIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF3EIDL    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF3EIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF3SIDL    PIC18F6X8X     PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXF3SIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF2EIDL    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF2EIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF2SIDL    PIC18F6X8X     PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXF2SIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF1EIDL    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF1EIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF1SIDL    PIC18F6X8X     PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXF1SIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF0EIDL    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF0EIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF0SIDL    PIC18F6X8X     PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXF0SIDH    PIC18F6X8X     PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

Legend:   u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

          Shaded cells indicate conditions do not apply for the designated device.

Note  1:  One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      2:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

          interrupt vector (0008h or 0018h).

      3:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

          updated with the current value of the PC. The STKPTR is modified to point to the next location in the

          hardware stack.

      4:  See Table 3-2 for Reset value for specific condition.

      5:  Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

          oscillator modes, they are disabled and read ‘0’.

      6:  Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

      7:  This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

 2003-2013 Microchip Technology Inc.                                                             DS30491D-page 43
PIC18F6585/8585/6680/8680

TABLE 3-3:        INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

                                                                    MCLR Resets

Register          Applicable Devices           Power-on Reset,      WDT Reset                      Wake-up via WDT

                                               Brown-out Reset      RESET Instruction              or Interrupt

                                                                    Stack Resets

B5D7(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B5D6(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B5D5(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B5D4(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B5D3(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B5D2(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B5D1(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B5D0(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B5DLC(7)          PIC18F6X8X  PIC18F8X8X       -xxx           xxxx  -uuu             uuuu          -uuu        uuuu

B5EIDL(7)         PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B5EIDH(7)         PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B5SIDL(7)         PIC18F6X8X  PIC18F8X8X       xxxx           x-xx  uuuu             u-uu          uuuu        u-uu

B5SIDH(7)         PIC18F6X8X  PIC18F8X8X       xxxx           x-xx  uuuu             u-uu          uuuu        u-uu

B5CON(7)          PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu

B4D7(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B4D6(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B4D5(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B4D4(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B4D3(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B4D2(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B4D1(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B4D0(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B4DLC(7)          PIC18F6X8X  PIC18F8X8X       -xxx           xxxx  -uuu             uuuu          -uuu        uuuu

B4EIDL(7)         PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B4EIDH(7)         PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B4SIDL(7)         PIC18F6X8X  PIC18F8X8X       xxxx           x-xx  uuuu             u-uu          uuuu        u-uu

B4SIDH(7)         PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B4CON(7)          PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu

B3D7(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B3D6(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B3D5(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

Legend:    u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

           Shaded cells indicate conditions do not apply for the designated device.

Note  1:   One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      2:   When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

           interrupt vector (0008h or 0018h).

      3:   When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

           updated with the current value of the PC. The STKPTR is modified to point to the next location in the

           hardware stack.

      4:   See Table 3-2 for Reset value for specific condition.

      5:   Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

           oscillator modes, they are disabled and read ‘0’.

      6:   Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

      7:   This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

DS30491D-page 44                                                                      2003-2013 Microchip Technology Inc.
                                               PIC18F6585/8585/6680/8680

TABLE 3-3:  INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

                                                                    MCLR Resets

Register    Applicable Devices                 Power-on Reset,      WDT Reset                      Wake-up via WDT

                                               Brown-out Reset      RESET Instruction              or Interrupt

                                                                    Stack Resets

B3D4(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B3D3(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B3D2(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B3D1(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B3D0(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B3DLC(7)    PIC18F6X8X      PIC18F8X8X         -xxx           xxxx  -uuu             uuuu          -uuu        uuuu

B3EIDL(7)   PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B3EIDH(7)   PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B3SIDL(7)   PIC18F6X8X      PIC18F8X8X         xxxx           x-xx  uuuu             u-uu          uuuu        u-uu

B3SIDH(7)   PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B3CON(7)    PIC18F6X8X      PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

B2D7(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B2D6(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B2D5(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B2D4(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B2D3(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B2D2(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B2D1(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B2D0(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B2DLC(7)    PIC18F6X8X      PIC18F8X8X         -xxx           xxxx  -uuu             uuuu          -uuu        uuuu

B2EIDL(7)   PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B2EIDH(7)   PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B2SIDL(7)   PIC18F6X8X      PIC18F8X8X         xxxx           x-xx  uuuu             u-uu          uuuu        u-uu

B2SIDH(7)   PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B2CON(7)    PIC18F6X8X      PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

B1D7(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B1D6(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B1D5(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B1D4(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B1D3(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B1D2(7)     PIC18F6X8X      PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

Legend:    u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

           Shaded cells indicate conditions do not apply for the designated device.

Note  1:   One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      2:   When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

           interrupt vector (0008h or 0018h).

      3:   When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

           updated with the current value of the PC. The STKPTR is modified to point to the next location in the

           hardware stack.

      4:   See Table 3-2 for Reset value for specific condition.

      5:   Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

           oscillator modes, they are disabled and read ‘0’.

      6:   Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

      7:   This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

 2003-2013 Microchip Technology Inc.                                                              DS30491D-page 45
PIC18F6585/8585/6680/8680

TABLE 3-3:        INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

                                                                    MCLR Resets

Register          Applicable Devices           Power-on Reset,      WDT Reset                      Wake-up via WDT

                                               Brown-out Reset      RESET Instruction              or Interrupt

                                                                    Stack Resets

B1D1(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B1D0(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B1DLC(7)          PIC18F6X8X  PIC18F8X8X       -xxx           xxxx  -uuu             uuuu          -uuu        uuuu

B1EIDL(7)         PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B1EIDH(7)         PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B1SIDL(7)         PIC18F6X8X  PIC18F8X8X       xxxx           x-xx  uuuu             u-uu          uuuu        u-uu

B1SIDH(7)         PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B1CON(7)          PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu

B0D7(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B0D6(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B0D5(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B0D4(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B0D3(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B0D2(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B0D1(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B0D0(7)           PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B0DLC(7)          PIC18F6X8X  PIC18F8X8X       -xxx           xxxx  -uuu             uuuu          -uuu        uuuu

B0EIDL(7)         PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B0EIDH(7)         PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B0SIDL(7)         PIC18F6X8X  PIC18F8X8X       xxxx           x-xx  uuuu             u-uu          uuuu        u-uu

B0SIDH(7)         PIC18F6X8X  PIC18F8X8X       xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

B0CON(7)          PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu

TXBIE(7)          PIC18F6X8X  PIC18F8X8X       ---0           00--  ---u             uu--          ---u        uu--

BIE0(7)           PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu

BSEL0(7)          PIC18F6X8X  PIC18F8X8X       0000           00--  0000             00--          uuuu        uu--

MSEL3(7)          PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu

MSEL2(7)          PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu

MSEL1(7)          PIC18F6X8X  PIC18F8X8X       0000           0101  0000             0101          uuuu        uuuu

MSEL0(7)          PIC18F6X8X  PIC18F8X8X       0101           0000  0101             0000          uuuu        uuuu

SDFLC(7)          PIC18F6X8X  PIC18F8X8X       ---0           0000  ---0             0000          -u--        uuuu

RXFCON1(7)        PIC18F6X8X  PIC18F8X8X       0000           0000  0000             0000          uuuu        uuuu

Legend:    u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

           Shaded cells indicate conditions do not apply for the designated device.

Note  1:   One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      2:   When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

           interrupt vector (0008h or 0018h).

      3:   When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

           updated with the current value of the PC. The STKPTR is modified to point to the next location in the

           hardware stack.

      4:   See Table 3-2 for Reset value for specific condition.

      5:   Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

           oscillator modes, they are disabled and read ‘0’.

      6:   Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

      7:   This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

DS30491D-page 46                                                                      2003-2013 Microchip Technology Inc.
                                              PIC18F6585/8585/6680/8680

TABLE 3-3:    INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

                                                                   MCLR Resets

Register      Applicable Devices              Power-on Reset,      WDT Reset                      Wake-up via WDT

                                              Brown-out Reset      RESET Instruction              or Interrupt

                                                                   Stack Resets

RXFCON0(7)    PIC18F6X8X   PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

RXFBCON7(7)   PIC18F6X8X   PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

RXFBCON6(7)   PIC18F6X8X   PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

RXFBCON5(7)   PIC18F6X8X   PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

RXFBCON4(7)   PIC18F6X8X   PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

RXFBCON3(7)   PIC18F6X8X   PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

RXFBCON2(7)   PIC18F6X8X   PIC18F8X8X         0001           0001  0001             0001          uuuu        uuuu

RXFBCON1(7)   PIC18F6X8X   PIC18F8X8X         0001           0001  0001             0001          uuuu        uuuu

RXFBCON0(7)   PIC18F6X8X   PIC18F8X8X         0000           0000  0000             0000          uuuu        uuuu

RXF15EIDL(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF15EIDH(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF15SIDL(7)  PIC18F6X8X   PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXF15SIDH(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF14EIDL(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF14EIDH(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF14SIDL(7)  PIC18F6X8X   PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXF14SIDH(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF13EIDL(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF13EIDH(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF13SIDL(7)  PIC18F6X8X   PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXF13SIDH(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF12EIDL(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF12EIDH(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF12SIDL(7)  PIC18F6X8X   PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXF12SIDH(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF11EIDL(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF11EIDH(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF11SIDL(7)  PIC18F6X8X   PIC18F8X8X         xxx-           x-xx  uuu-             u-uu          uuu-        u-uu

RXF11SIDH(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          uuuu        uuuu

RXF10EIDL(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF10EIDH(7)  PIC18F6X8X   PIC18F8X8X         xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

Legend:   u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

          Shaded cells indicate conditions do not apply for the designated device.

Note  1:  One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      2:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

          interrupt vector (0008h or 0018h).

      3:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

          updated with the current value of the PC. The STKPTR is modified to point to the next location in the

          hardware stack.

      4:  See Table 3-2 for Reset value for specific condition.

      5:  Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

          oscillator modes, they are disabled and read ‘0’.

      6:  Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

      7:  This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

 2003-2013 Microchip Technology Inc.                                                             DS30491D-page 47
PIC18F6585/8585/6680/8680

TABLE 3-3:        INITIALIZATION CONDITIONS FOR ALL REGISTERS (CONTINUED)

                                                                   MCLR Resets

Register          Applicable Devices          Power-on Reset,      WDT Reset                      Wake-up via WDT

                                              Brown-out Reset      RESET Instruction              or Interrupt

                                                                   Stack Resets

RXF10SIDL(7)      PIC18F6X8X  PIC18F8X8X      xxx-           x-xx  uuu-             u-uu          -uuu        uuuu

RXF10SIDH(7)      PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF9EIDL(7)       PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF9EIDH(7)       PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF9SIDL(7)       PIC18F6X8X  PIC18F8X8X      xxx-           x-xx  uuu-             u-uu          -uuu        uuuu

RXF9SIDH(7)       PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF8EIDL(7)       PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF8EIDH(7)       PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF8SIDL(7)       PIC18F6X8X  PIC18F8X8X      xxx-           x-xx  uuu-             u-uu          -uuu        uuuu

RXF8SIDH(7)       PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF7EIDL(7)       PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF7EIDH(7)       PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF7SIDL(7)       PIC18F6X8X  PIC18F8X8X      xxx-           x-xx  uuu-             u-uu          -uuu        uuuu

RXF7SIDH(7)       PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF6EIDL(7)       PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF6EIDH(7)       PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

RXF6SIDL(7)       PIC18F6X8X  PIC18F8X8X      xxx-           x-xx  uuu-             u-uu          -uuu        uuuu

RXF6SIDH(7)       PIC18F6X8X  PIC18F8X8X      xxxx           xxxx  uuuu             uuuu          -uuu        uuuu

Legend:   u = unchanged, x = unknown, - = unimplemented bit, read as ‘0’, q = value depends on condition.

          Shaded cells indicate conditions do not apply for the designated device.

Note  1:  One or more bits in the INTCONx or PIRx registers will be affected (to cause wake-up).

      2:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the PC is loaded with the

          interrupt vector (0008h or 0018h).

      3:  When the wake-up is due to an interrupt and the GIEL or GIEH bit is set, the TOSU, TOSH and TOSL are

          updated with the current value of the PC. The STKPTR is modified to point to the next location in the

          hardware stack.

      4:  See Table 3-2 for Reset value for specific condition.

      5:  Bit 6 of PORTA, LATA, and TRISA are enabled in ECIO and RCIO Oscillator modes only. In all other

          oscillator modes, they are disabled and read ‘0’.

      6:  Bit 6 of PORTA, LATA and TRISA are not available on all devices. When unimplemented, they read ‘0’.

      7:  This register reads all ‘0’s until ECAN is set up in Mode 1 or Mode 2.

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                                       PIC18F6585/8585/6680/8680

FIGURE 3-3:        TIME-OUT            SEQUENCE ON POWER-UP (MCLR TIED TO VDD VIA 1 k RESISTOR)

             VDD

             MCLR

INTERNAL POR

                                                 TPWRT

PWRT TIME-OUT                                                  TOST

OST TIME-OUT

INTERNAL RESET

FIGURE 3-4:        TIME-OUT            SEQUENCE ON POWER-UP (MCLR NOT TIED TO VDD): CASE 1

             VDD

             MCLR

INTERNAL POR

                                                        TPWRT

PWRT TIME-OUT                                                         TOST

OST TIME-OUT

INTERNAL RESET

FIGURE 3-5:        TIME-OUT            SEQUENCE  ON  POWER-UP  (MCLR  NOT TIED  TO  VDD):  CASE  2

             VDD

             MCLR

INTERNAL POR

                                                        TPWRT

PWRT TIME-OUT                                                         TOST

OST TIME-OUT

INTERNAL RESET

 2003-2013 Microchip Technology Inc.                                               DS30491D-page 49
PIC18F6585/8585/6680/8680

FIGURE 3-6:            SLOW  RISE  TIME  (MCLR TIED                   TO VDD  VIA   1  kRESISTOR)

                                                                              5V

                       VDD                         0V                 1V

                  MCLR

INTERNAL POR

                                                       TPWRT

PWRT TIME-OUT

                                                                                       TOST

OST TIME-OUT

INTERNAL RESET

FIGURE 3-7:            TIME-OUT SEQUENCE ON POR W/ PLL ENABLED

                       (MCLR TIED TO VDD VIA 1 kRESISTOR)

                  VDD

             MCLR

IINTERNAL POR

                                                       TPWRT

PWRT TIME-OUT                                                               TOST

OST TIME-OUT                                                                           TPLL

PLL TIME-OUT

INTERNAL RESET

Note:                  TOST  = 1024 clock cycles.

                       TPLL   2 ms max. First three   stages of the  PWRT  timer.

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                                                  PIC18F6585/8585/6680/8680

4.0        MEMORY ORGANIZATION                                 4.1.1         PIC18F8X8X PROGRAM MEMORY

There       are       three  memory            blocks     in                 MODES

PIC18F6585/8585/6680/8680 devices. They are:                   PIC18F8X8X       devices   differ     significantly  from     their

•  Program Memory                                              PIC18     predecessors     in  their  utilization    of    program

                                                               memory. In addition to available on-chip Flash program

•  Data RAM                                                    memory,   these  controllers       can  also   address     up  to

•  Data EEPROM                                                 2 Mbytes  of     external  program      memory       through   the

Data and program memory use separate busses which              external  memory     interface.    There  are        four  distinct

allows for concurrent access of these blocks. Additional       operating modes available to the controllers:

detailed information for Flash program memory and data         •  Microprocessor (MP)

EEPROM is provided in Section 5.0 “Flash Program               •  Microprocessor with Boot Block (MPBB)

Memory” and Section 7.0 “Data EEPROM Memory”,                  •  Extended Microcontroller (EMC)

respectively.                                                  •  Microcontroller (MC)

In addition to on-chip Flash, the PIC18F8X8X devices           The Program Memory mode is determined by setting

are also capable of accessing external program mem-            the two Least Significant bits of the CONFIG3L config-

ory through an external memory bus. Depending on the           uration   byte,  as  shown     in  Register 4-1.     (See     also

selected operating mode (discussed in Section 4.1.1            Section 24.1     “Configuration         Bits”  for       additional

“PIC18F8X8X        Program   Memory           Modes”),   the   details on the device configuration bits.)

controllers may access either internal or external pro-

gram memory exclusively, or both internal and external         The Program Memory modes operate as follows:

memory in selected blocks. Additional information on           •  The Microprocessor Mode permits access only

the    external    memory    interface    is   provided   in      to external program memory; the contents of the

Section 6.0 “External Memory Interface”.                          on-chip Flash memory are ignored. The 21-bit

                                                                  program counter permits access to a 2-MByte

4.1        Program Memory Organization                            linear program memory space.

A 21-bit program counter is capable of addressing the          •  The Microprocessor with Boot Block Mode

2-Mbyte program memory space. Accessing a location                accesses on-chip Flash memory from addresses

between the physically implemented memory and the                 000000h to 0007FFh. Above this, external

2-Mbyte address will cause a read of all ‘0’s (a NOP              program memory is accessed all the way up to

instruction).                                                     the 2-MByte limit. Program execution auto-

                                                                  matically switches between the two memories as

The    PIC18F6585     and    PIC18F8585        each      have     required.

48 Kbytes      of  on-chip   Flash    memory,     while  the   •  The Microcontroller Mode accesses only

PIC18F6680 and PIC18F8680 have 64 Kbytes of Flash.                on-chip Flash memory. Attempts to read above

This means that PIC18FX585 devices can store inter-               the physical limit of the on-chip Flash (0BFFFh for

nally  up      to  24,576    single-word  instructions   and      the PIC18F8585, 0FFFFh for the PIC18F8680)

PIC18FX680 devices can store up to 32,768 single-word             causes a read of all ‘0’s (a NOP instruction).

instructions.                                                     The Microcontroller mode is the only operating

The Reset vector address is at 0000h and the interrupt            mode available to PIC18F6X8X devices.

vector addresses are at 0008h and 0018h.                       •  The Extended Microcontroller Mode allows

Figure 4-1     shows  the    program      memory  map     for     access to both internal and external program

PIC18F6585/8585 devices while Figure 4-2 shows the                memories as a single block. The device can

program memory map for PIC18F6680/8680 devices.                   access its entire on-chip Flash memory; above

                                                                  this, the device accesses external program mem-

                                                                  ory up to the 2-MByte program space limit. As

                                                                  with Boot Block mode, execution automatically

                                                                  switches between the two memories as required.

                                                               In all modes, the microcontroller has complete access

                                                               to data RAM and EEPROM.

                                                               Figure 4-3 compares the memory maps of the different

                                                               Program Memory modes. The differences between on-

                                                               chip and external memory access limitations are more

                                                               fully explained in Table 4-1.

 2003-2013 Microchip Technology Inc.                                                                    DS30491D-page 51
PIC18F6585/8585/6680/8680

FIGURE 4-1:        INTERNAL PROGRAM                                FIGURE 4-2:        INTERNAL PROGRAM

                   MEMORY MAP AND                                                     MEMORY MAP AND

                   STACK FOR                                                          STACK FOR

                   PIC18F6585/8585                                                    PIC18F6680/8680

                   PC<20:0>                                                      PC<20:0>

CALL,RCALL,RETURN                21                                CALL,RCALL,RETURN             21

RETFIE,RETLW                                                       RETFIE,RETLW

                 Stack Level 1                                                   Stack Level 1

                                                                                     
                                                                                     
                                                                                     

                 Stack Level 31                                                  Stack Level 31

                  Reset Vector            000000h                                Reset Vector              000000h

          High Priority Interrupt Vector  000008h                          High Priority Interrupt Vector  000008h

          Low Priority Interrupt Vector   000018h                          Low Priority Interrupt Vector   000018h

                 On-Chip Flash

                 Program Memory

                                          00BFFFh

                                          00C000h

                                                   Space                         On-Chip Flash                      Space

                                                                                 Program Memory

                                                   Memory                                                           Memory

                                                   User                                                    00FFFFh  User

                   Read ‘0’                                                                                010000h

                                                                                      Read ‘0’

                                          1FFFFFh                                                          1FFFFFh

                                          200000h                                                          200000h

TABLE 4-1:        MEMORY ACCESS FOR PIC18F8X8X PROGRAM MEMORY MODES

                                     Internal Program Memory                     External Program Memory

Operating Mode        Execution           Table Read                       Execution     Table Read

                             From         From             Table Write To  From                 From       Table Write To

Microprocessor        No Access           No Access        No Access       Yes                  Yes        Yes

Microprocessor w/            Yes          Yes                 Yes          Yes                  Yes        Yes

Boot Block

Microcontroller              Yes          Yes                 Yes          No Access     No Access         No Access

Extended                     Yes          Yes                 Yes          Yes                  Yes        Yes

Microcontroller

DS30491D-page 52                                                                  2003-2013 Microchip Technology Inc.
                                                                       PIC18F6585/8585/6680/8680

REGISTER 4-1:                                 CONFIG3L CONFIGURATION BYTE

                                              R/P-1      U-0                 U-0           U-0       U-0            U-0         R/P-1         R/P-1

                                              WAIT       —                   —             —         —              —           PM1           PM0

                                              bit 7                                                                                                  bit  0

                             bit 7            WAIT: External Bus Data Wait Enable bit

                                              1 = Wait selections unavailable, device will not wait

                                              0 = Wait programmed by WAIT1 and WAIT0 bits of MEMCOM register               (MEMCOM<5:4>)

                             bit 6-2          Unimplemented: Read as ‘0’

                             bit 1-0          PM1:PM0: Processor Data Memory Mode Select bits

                                              11 = Microcontroller mode

                                              10 = Microprocessor mode

                                              01 = Microcontroller with Boot Block mode

                                              00 = Extended Microcontroller mode

                                              Legend:

                                              R = Readable bit           P = Programmable bit        U = Unimplemented     bit, read as ‘0’

                                              - n = Value after erase    ‘1’ = Bit is set            ‘0’ = Bit is cleared  x = Bit is unknown

FIGURE 4-3:                                   MEMORY   MAPS FOR PIC18F8X8X PROGRAM MEMORY MODES

                             Microprocessor                     Microprocessor                  Microcontroller                 Extended

                                      Mode                      with Boot Block                      Mode                    Microcontroller

                                                                       Mode                                                     Mode

                         000000h              On-Chip  000000h                        000000h                       000000h

                                              Program                        On-Chip                       On-Chip                        On-Chip

                                              Memory                         Program                       Program                        Program

                                              (No                            Memory   00BFFFh(1)           Memory   00BFFFh(1)            Memory

                                              access)  0007FFh                        00FFFFh(2)                    00FFFFh(2)

Program Space Execution                                000800h                        00C000h(1)                    00C000h(1)
                                                                                      010000h(2)                    010000h(2)
                                    External

                                    Program                                                                Reads

                                    Memory                      External                                   ‘0’s                 External

                                                                Program                                                         Program

                                                                Memory                                                          Memory

                         1FFFFFh                       1FFFFFh                        1FFFFFh                          1FFFFFh

                                  External    On-Chip           External     On-Chip                       On-Chip              External     On-Chip

                                  Memory      Flash             Memory       Flash                         Flash                Memory        Flash

Note                     1:  PIC18F6585 and PIC18F8585.

                         2:  PIC18F6680 and PIC18F8680.

 2003-2013 Microchip Technology Inc.                                                                                           DS30491D-page 53
PIC18F6585/8585/6680/8680

4.2       Return Address Stack                                      4.2.2      RETURN STACK POINTER

The return address stack allows any combination of up                          (STKPTR)

to 31 program calls and interrupts to occur. The PC                 The STKPTR register contains the stack pointer value,

(Program Counter) is pushed onto the stack when a                   the STKFUL (Stack Full) status bit, and the STKUNF

CALL or RCALL instruction is executed or an interrupt is            (Stack Underflow) status bits. Register 4-2 shows the

Acknowledged. The PC value is pulled off the stack on               STKPTR register. The value of the stack pointer can be

a RETURN, RETLW, or a RETFIE instruction. PCLATU                    0 through 31. The stack pointer increments when values

and PCLATH are not affected by any of the RETURN or                 are pushed onto the stack and decrements when values

CALL instructions.                                                  are popped off the stack. At Reset, the stack pointer

The stack operates as a 31-word by 21-bit RAM and a                 value will be ‘0’. The user may read and write the stack

5-bit stack pointer, with the stack pointer initialized to          pointer value. This feature can be used by a Real-Time

00000b after all Resets. There is no RAM associated                 Operating System for return stack maintenance.

with stack pointer 00000b. This is only a Reset value.              After the PC is pushed onto the stack 31 times (without

During a CALL type instruction causing a push onto the              popping any values off the stack), the STKFUL bit is

stack, the stack pointer is first incremented and the               set. The STKFUL bit can only be cleared in software or

RAM location pointed to by the stack pointer is written             by a POR.

with the contents of the PC. During a RETURN type                   The action that takes place when the stack becomes

instruction causing a pop from the stack, the contents              full  depends  on  the       state  of  the  STVREN        (Stack

of the RAM location pointed to by the STKPTR are                    Overflow   Reset   Enable)   configuration       bit.  Refer    to

transferred     to  the   PC    and  then  the  stack  pointer  is  Section 25.0   “Instruction         Set  Summary”          for  a

decremented.                                                        description of the device configuration bits. If STVREN

The stack space is not part of either program or data               is set (default), the 31st push will push the (PC + 2)

space. The stack pointer is readable and writable and               value onto the stack, set the STKFUL bit and reset the

the address on the top of the stack is readable and writ-           device. The STKFUL bit will remain set and the stack

able through SFR registers. Data can also be pushed                 pointer will be set to ‘0’.

to  or  popped      from  the   stack,  using   the  top-of-stack   If STVREN is cleared, the STKFUL bit will be set on the

SFRs. Status bits indicate if the stack pointer is at or            31st push and the stack pointer will increment to 31.

beyond the 31 levels provided.                                      Any additional pushes will not overwrite the 31st push

4.2.1        TOP-OF-STACK ACCESS                                    and STKPTR will remain at 31.

                                                                    When the stack has been popped enough times to

The top of the stack is readable and writable. Three                unload the stack, the next pop will return a value of zero

register locations, TOSU, TOSH and TOSL, hold the                   to the PC and sets the STKUNF bit while the stack

contents  of    the      stack  location   pointed     to  by  the  pointer remains at ‘0’. The STKUNF bit will remain set

STKPTR register. This allows users to implement a                   until cleared in software or a POR occurs.

software stack if necessary. After a CALL,             RCALL or

interrupt, the software can read the pushed value by                Note:      Returning a value of zero to the PC on an

reading the TOSU, TOSH and TOSL registers. These                               underflow has the effect of vectoring the

values can be placed on a user defined software stack.                         program to the Reset vector, where the

At return time, the software can replace the TOSU,                             stack   conditions       can      be  verified  and

TOSH and TOSL and do a return.                                                 appropriate actions can be taken.

The user must disable the global interrupt enable bits

during    this      time  to    prevent    inadvertent     stack

operations.

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REGISTER 4-2:          STKPTR REGISTER

                       R/C-0              R/C-0         U-0        R/W-0            R/W-0            R/W-0        R/W-0        R/W-0

                       STKFUL(1)     STKUNF(1)          —           SP4             SP3              SP2          SP1          SP0

                       bit 7                                                                                                   bit 0

        bit 7          STKFUL: Stack Full Flag bit

                       1 = Stack became full or overflowed

                       0 = Stack has not become full or overflowed

        bit 6          STKUNF: Stack Underflow Flag bit

                       1 = Stack underflow occurred

                       0 = Stack underflow did not occur

        bit 5          Unimplemented: Read as ‘0’

        bit 4-0        SP4:SP0: Stack Pointer Location bits

                       Note 1:       Bit 7 and bit 6 can only be cleared  in  user  software     or  by  a  POR.

                       Legend:

                       C = Clearable bit       R = Readable bit     U = Unimplemented bit, read as ‘0’            W = Writable bit

                       - n = Value at POR      ‘1’ = Bit is set     ‘0’ = Bit is cleared                          x = Bit is unknown

FIGURE 4-4:            RETURN        ADDRESS        STACK AND ASSOCIATED REGISTERS

                                                                 Return Address Stack

                                                                                       11111

                                                                                       11110

                                                                                       11101

                       TOSU              TOSH           TOSL                                      STKPTR<4:0>

                       00h                1Ah           34h                                          00010

                                                                                       00011

                                                     Top-of-Stack   001A34h            00010

                                                                    000D58h            00001

                                                                                       00000

4.2.3          PUSH AND POP INSTRUCTIONS                            4.2.4              STACK FULL/UNDERFLOW RESETS

Since the Top-of-Stack (TOS) is readable and writable,              These     Resets         are     enabled  by  programming       the

the ability to push values onto the stack and pull values           STVREN configuration bit. When the STVREN bit is

off the stack, without disturbing normal program execu-             disabled,       a  full  or   underflow   condition  will  set  the

tion, is a desirable option. To push the current PC value           appropriate STKFUL or STKUNF bit, but not cause a

onto the stack, a PUSH instruction can be executed.                 device Reset. When the STVREN bit is enabled, a full

This will increment the stack pointer and load the cur-             or underflow condition will set the appropriate STKFUL

rent PC value onto the stack. TOSU, TOSH and TOSL                   or STKUNF bit and then cause a device Reset. The

can then be modified to place a return address on the               STKFUL or STKUNF bits are only cleared by the user

stack.                                                              software or a POR Reset.

The ability to pull the TOS value off of the stack and

replace it with the value that was previously pushed

onto the stack, without disturbing normal execution, is

achieved by using the POP instruction. The POP instruc-

tion  discards    the  current  TOS  by   decrementing  the

stack   pointer.  The  previous  value    pushed  onto  the

stack then becomes the TOS value.

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4.3       Fast Register Stack                                            4.4                PCL, PCLATH and PCLATU

A “fast interrupt return” option is available for interrupts.            The program counter (PC) specifies the address of the

A fast register stack is provided for the Status, WREG                   instruction to fetch for execution. The PC is 21 bits

and BSR registers and is only one in depth. The stack                    wide. The low byte is called the PCL register; this reg-

is  not   readable   or   writable  and   is  loaded      with  the      ister is readable and writable. The high byte is called

current value of the corresponding register when the                     the PCH register. This register contains the PC<15:8>

processor vectors for an interrupt. The values in the                    bits and is not directly readable or writable; updates to

registers are then loaded back into the working regis-                   the   PCH          register    may     be   performed     through      the

ters if the FAST     RETURN instruction is used to return                PCLATH register. The upper byte is called PCU. This

from the interrupt.                                                      register contains the PC<20:16> bits and is not directly

A low or high priority interrupt source will push values                 readable or writable; updates to the PCU register may

into the stack registers. If both low and high priority                  be performed through the PCLATU register.

interrupts are enabled, the stack registers cannot be                    The PC addresses bytes in the program memory. To

used reliably for low priority interrupts. If a high priority            prevent the PC from becoming misaligned with word

interrupt occurs while servicing a low priority interrupt,               instructions, the LSB of the PCL is fixed to a value of

the  stack  register     values  stored   by  the     low  priority      ‘0’.  The          PC   increments     by   2  to   address  sequential

interrupt will be overwritten.                                           instructions in the program memory.

If high priority interrupts are not disabled during low                  The   CALL,             RCALL,         GOTO    and      program  branch

priority interrupts, users must save the key registers in                instructions write to the program counter directly. For

software during a low priority interrupt.                                these          instructions,   the     contents     of    PCLATH       and

If no interrupts are used, the fast register stack can be                PCLATU are not transferred to the program counter.

used to restore the Status, WREG and BSR registers at                    The contents of PCLATH and PCLATU will be trans-

the end of a subroutine call. To use the fast register                   ferred         to  the  program      counter   by   an    operation    that

stack for a subroutine call, a FAST           CALL instruction           writes PCL. Similarly, the upper two bytes of the pro-

must be executed.                                                        gram           counter  will   be    transferred    to    PCLATH       and

Example 4-1 shows a source code example that uses                        PCLATU by an operation that reads PCL. This is useful

the fast register stack.                                                 for   computed          offsets    to  the  PC      (see  Section 4.8.1

                                                                         “Computed GOTO”).

EXAMPLE 4-1:               FAST REGISTER STACK                           4.5                Clocking Scheme/Instruction

                           CODE EXAMPLE                                                     Cycle

    CALL  SUB1,     FAST   ;STATUS,         WREG,     BSR

                           ;SAVED       IN    FAST    REGISTER           The clock input (from OSC1) is internally divided by

                           ;STACK                                        four    to         generate   four     non-overlapping       quadrature

                                                                        clocks,        namely     Q1,    Q2,   Q3      and  Q4.   Internally,  the

                                                                        program counter (PC) is incremented every Q1, the

    SUB1                                                                instruction is fetched from the program memory and

                                                                        latched into the instruction register in Q4. The instruc-

                                                                        tion is decoded and executed during the following Q1

          RETURN     FAST  ;RESTORE         VALUES    SAVED              through Q4. The clocks and instruction execution flow

                           ;IN      FAST    REGISTER       STACK         are shown in Figure 4-5.

FIGURE 4-5:                CLOCK/ INSTRUCTION                   CYCLE

                           Q1       Q2      Q3        Q4        Q1   Q2  Q3             Q4       Q1       Q2        Q3       Q4

               OSC1

                    Q1

                    Q2                                                                                                             Internal

                    Q3                                                                                                             Phase
                                                                                                                                   Clock

                    Q4

                    PC                  PC                               PC+2                                 PC+4

          OSC2/CLKO

            (RC Mode)            Execute INST (PC-2)

                                 Fetch INST (PC)                     Execute INST (PC)

                                                                     Fetch INST (PC+2)                Execute INST (PC+2)

                                                                                                       Fetch INST (PC+4)

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4.6       Instruction Flow/Pipelining                                A fetch cycle begins with the program counter (PC)

                                                                     incrementing in Q1.

An “Instruction Cycle” consists of four Q cycles (Q1,                In the execution cycle, the fetched instruction is latched

Q2, Q3 and Q4). The instruction fetch and execute are                into the “Instruction Register” (IR) in cycle Q1. This

pipelined such that fetch takes one instruction cycle,               instruction is then decoded and executed during the

while decode and execute takes another instruction                   Q2, Q3, and Q4 cycles. Data memory is read during Q2

cycle. However, due to the pipelining each instruction               (operand   read)      and  written  during  Q4   (destination

effectively  executes         in  one  cycle.   If  an  instruction  write).

causes the program counter to change (e.g., GOTO),

then two cycles are required to complete the instruction

(Example 4-2).

EXAMPLE 4-2:                  INSTRUCTION PIPELINE FLOW

                                        TCY0            TCY1         TCY2       TCY3            TCY4                  TCY5

1.   MOVLW   55h                       Fetch 1          Execute 1

2.   MOVWF   PORTB                                      Fetch 2      Execute 2

3.   BRA     SUB_1                                                   Fetch 3    Execute 3

4.   BSF     PORTA,        3  (Forced   NOP)                                    Fetch 4     Flush (NOP)

5.   Instruction        @     address  SUB_1                                               Fetch SUB_1       Execute SUB_1

All instructions are single cycle except for any program branches. These take two cycles since the fetch instruction

is “flushed” from the pipeline while the new instruction is being fetched and then executed.

4.7       Instructions in Program Memory                             The CALL and GOTO instructions have an absolute pro-

                                                                     gram memory address embedded into the instruction.

The program memory is addressed in bytes. Instruc-                   Since instructions are always stored on word bound-

tions are stored as two bytes or four bytes in program               aries, the data contained in the instruction is a word

memory.      The  Least       Significant  Byte       (LSB)  of  an  address.   The   word      address  is  written  to  PC<20:1>

instruction word is always stored in a program memory                which accesses the desired byte address in program

location with an even address (LSB = 0). Figure 4-6                  memory. Instruction #2 in Figure 4-6 shows how the

shows an example of how instruction words are stored                 instruction “GOTO 000006h” is encoded in the program

in the program memory. To maintain alignment with                    memory. Program branch instructions which encode a

instruction boundaries, the PC increments in steps of 2              relative address offset operate in the same manner.

and  the  LSB     will  always    read     ‘0’  (see   Section 4.4   The offset value stored in a branch instruction repre-

“PCL, PCLATH and PCLATU”).                                           sents the number of single-word instructions that the

                                                                     PC will be offset by. Section 25.0 “Instruction Set

                                                                     Summary” provides further details of the instruction

                                                                     set.

FIGURE 4-6:                   INSTRUCTIONS IN PROGRAM MEMORY

                                                                                            Word Address

                                                                     LSB = 1    LSB = 0         

                                       Program Memory                                           000000h

                                       Byte Locations                                         000002h

                                                                                                000004h

                                                                                                000006h

                  Instruction 1:       MOVLW          055h           0Fh        55h             000008h

                  Instruction 2:       GOTO           000006h        0EFh       03h             00000Ah

                                                                     0F0h       00h             00000Ch

                  Instruction 3:       MOVFF          123h,  456h    0C1h       23h             00000Eh

                                                                     0F4h       56h             000010h

                                                                                                000012h

                                                                                                000014h

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PIC18F6585/8585/6680/8680

4.7.1       TWO-WORD INSTRUCTIONS                                      accessed. If the second word of the instruction is exe-

The PIC18F6585/8585/6680/8680 devices have four                        cuted by itself (first word was skipped), it will execute as

two-word    instructions:  MOVFF,     CALL,      GOTO  and             a NOP. This action is necessary when the two-word

LFSR. The second word of these instructions has the 4                  instruction is preceded by a conditional instruction that

MSBs set to ‘1’s and is a special kind of NOP instruction.             changes    the  PC.  A  program  example  that  demon-

The lower 12 bits of the second word contain data to be                strates this concept is shown in Example 4-3. Refer to

used by the instruction. If the first word of the instruc-             Section 25.0 “Instruction Set Summary” for further

tion  is   executed,  the  data  in   the    second  word     is       details of the instruction set.

EXAMPLE 4-3:               TWO-WORD INSTRUCTIONS

   CASE 1:

   Object Code                   Source Code

   0110    0110  0000      0000  TSTFSZ          REG1               ;  is   RAM   location     0?

   1100    0001  0010      0011  MOVFF           REG1,        REG2  ;  No,  execute    2-word      instruction

   1111    0100  0101      0110                                     ;  2nd  operand    holds       address  of  REG2

   0010    0100  0000      0000  ADDWF           REG3               ;  continue   code

   CASE 2:

   Object Code                   Source Code

   0110    0110  0000      0000  TSTFSZ          REG1               ;  is   RAM   location     0?

   1100    0001  0010      0011  MOVFF           REG1,        REG2  ;  Yes

   1111    0100  0101      0110                                     ;  2nd  operand    becomes     NOP

   0010    0100  0000      0000  ADDWF           REG3               ;  continue   code

4.8        Look-up Tables                                              4.8.2      TABLE READS/TABLE WRITES

Look-up tables are implemented two ways. These are:                    A better method of storing data in program memory

•  Computed GOTO                                                       allows 2 bytes of data to be stored in each instruction

                                                                       location.

•  Table Reads                                                         Look-up table data may be stored 2 bytes per program

4.8.1       COMPUTED GOTO                                              word by using table reads and writes. The Table Pointer

                                                                       (TBLPTR) specifies the byte address and the Table

A computed GOTO is accomplished by adding an offset                    Latch (TABLAT) contains the data that is read from, or

to the program counter (ADDWF         PCL).                            written to program memory. Data is transferred to/from

A look-up table can be formed with an ADDWF            PCL             program memory, one byte at a time.

instruction and a group of RETLW 0xnn instructions.                    A description of the table read/table write operation is

WREG is loaded with an offset into the table before                    shown in Section 5.0 “Flash Program Memory”.

executing a call to that table. The first instruction of the

called routine is the ADDWF PCL instruction. The next

instruction executed will be one of the RETLW 0xnn

instructions that returns the value 0xnn to the calling

function.

The offset value (value in WREG) specifies the number

of bytes that the program counter should advance.

In this method, only one data byte may be stored in

each   instruction    location   and  room   on  the  return

address stack is required.

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4.9        Data Memory Organization                               4.9.1           GENERAL PURPOSE

The data memory is implemented as static RAM. Each                                REGISTER FILE

register  in   the  data  memory        has  a  12-bit  address,  The register file can be accessed either directly or indi-

allowing up to 4096 bytes of data memory. Figure 4-7              rectly. Indirect addressing operates using a File Select

shows     the  data       memory        organization    for  the  Register and corresponding Indirect File Operand. The

PIC18F6585/8585/6680/8680 devices.                                operation       of  indirect   addressing       is  shown     in

The data memory map is divided into 16 banks that                 Section 4.12 “Indirect Addressing, INDF and FSR

contain 256 bytes each. The lower 4 bits of the Bank              Registers”.

Select Register (BSR<3:0>) select which bank will be              Enhanced MCU devices may have banked memory in

accessed.      The  upper      4  bits  for  the   BSR  are  not  the GPR area. GPRs are not initialized by a Power-on

implemented.                                                      Reset and are unchanged on all other Resets.

The data memory contains Special Function Registers               Data RAM is available for use as general purpose regis-

(SFR)     and  General    Purpose       Registers  (GPR).    The  ters  by   all  instructions.  The  top  section    of  Bank  15

SFRs are used for control and status of the controller            (0F60h to 0FFFh) contains SFRs. All other banks of data

and peripheral functions, while GPRs are used for data            memory contain GPR registers, starting with Bank 0.

storage and scratch pad operations in the user’s appli-           4.9.2           SPECIAL FUNCTION REGISTERS

cation. The SFRs start at the last location of Bank 15

(0FFFh) and extend downwards. Any remaining space                 The Special Function Registers (SFRs) are registers

beyond the SFRs in the Bank may be implemented as                 used by the CPU and peripheral modules for controlling

GPRs. GPRs start at the first location of Bank 0 and              the desired operation of the device. These registers are

grow upwards. Any read of an unimplemented location               implemented as static RAM. A list of these registers is

will read as ‘0’s.                                                given in Table 4-2 and Table 4-3.

The entire data memory may be accessed directly or                The SFRs can be classified into two sets: those asso-

indirectly. Direct addressing may require the use of the          ciated with the “core” function and those related to the

BSR register. Indirect addressing requires the use of a           peripheral      functions.   Those  registers   related  to   the

File Select Register (FSRn) and a corresponding Indi-             “core” are described in this section, while those related

rect File Operand (INDFn). Each FSR holds a 12-bit                to    the  operation     of    the  peripheral    features    are

address value that can be used to access any location             described in the section of that peripheral feature. The

in the data memory map without banking.                           SFRs are typically distributed among the peripherals

The instruction set and architecture allow operations             whose functions they control.

across all banks. This may be accomplished by indirect            The   unused        SFR  locations  are  unimplemented        and

addressing or by the use of the MOVFF instruction. The            read as ‘0’s. The addresses for the SFRs are listed in

MOVFF instruction is a two-word/two-cycle instruction             Table 4-2.

that moves a value from one register to another.

To ensure that commonly used registers (SFRs and

select GPRs) can be accessed in a single cycle regard-

less of the current BSR values, an Access Bank is

implemented. A segment of Bank 0 and a segment of

Bank   15  comprise       the     Access  RAM.     Section 4.10

“Access Bank” provides a detailed description of the

Access RAM.

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PIC18F6585/8585/6680/8680

FIGURE 4-7:       DATA MEMORY MAP FOR PIC18FXX80/XX85      DEVICES

BSR<3:0>                            Data Memory Map

                            00h     Access RAM       000h

       = 0000      Bank  0                           05Fh

                                    GPRs             060h

                            FFh                      0FFh

                            00h                      100h

       = 0001      Bank  1          GPRs

                            FFh                      1FFh

       = 0010               00h                      200h

                   Bank  2          GPRs

                            FFh                      2FFh

       = 0011               00h                      300h

                   Bank  3          GPRs

                            FFh                      3FFh

       = 0100                                        400h

                   Bank  4          GPRs                                 Access Bank

                                                     4FFh                             00h
                                                     500h
                                                                    Access RAM low    5Fh

                                                                    Access RAM high   60h

                                                                         (SFRs)       FFh

                   Bank 5

                   to

                   Bank 12          GPRs

                                                     CFFh  When a = 0,

                                                     D00h  the      BSR  is  ignored  and  the

       = 1101      Bank 13                                 Access Bank is used.

                                    CAN SFRs               The first 96 bytes are General

                                                     DFFh  Purpose RAM (from Bank 0).

       = 1110               00h                      E00h  The second 160 bytes are

                   Bank 14          CAN SFRs               Special       Function     Registers

                            FFh                      EFFh  (from Bank 15).

       = 1111               00h     CAN SFRs         F00h

                   Bank 15                           F5Fh
                                                     F60h
                                    SFRs
                            FFh                      FFFh

When a = 1,

the BSR is used    to specify the

RAM location that  the instruction

uses.

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TABLE 4-2:  SPECIAL FUNCTION REGISTER MAP

Address     Name         Address             Name         Address      Name     Address  Name

FFFh        TOSU                       FDFh  INDF2(3)            FBFh  CCPR1H   F9Fh     IPR1

FFEh        TOSH                       FDEh  POSTINC2(3)         FBEh  CCPR1L   F9Eh     PIR1

FFDh        TOSL                       FDDh  POSTDEC2(3)         FBDh  CCP1CON  F9Dh     PIE1

FFCh        STKPTR                     FDCh  PREINC2(3)          FBCh  CCPR2H   F9Ch     MEMCON(2)

FFBh        PCLATU                     FDBh  PLUSW2(3)           FBBh  CCPR2L   F9Bh     —(1)

FFAh        PCLATH                     FDAh  FSR2H               FBAh  CCP2CON  F9Ah     TRISJ(2)

FF9h        PCL                        FD9h  FSR2L               FB9h  —(1)     F99h     TRISH(2)

FF8h        TBLPTRU                    FD8h  STATUS              FB8h  —(1)     F98h     TRISG

FF7h        TBLPTRH                    FD7h  TMR0H               FB7h  —(1)     F97h     TRISF

FF6h        TBLPTRL                    FD6h  TMR0L               FB6h  ECCP1AS  F96h     TRISE

FF5h        TABLAT                     FD5h  T0CON               FB5h  CVRCON   F95h     TRISD

FF4h        PRODH                      FD4h  —(1)                FB4h  CMCON    F94h     TRISC

FF3h        PRODL                      FD3h  OSCCON              FB3h  TMR3H    F93h     TRISB

FF2h        INTCON                     FD2h  LVDCON              FB2h  TMR3L    F92h     TRISA

FF1h        INTCON2                    FD1h  WDTCON              FB1h  T3CON    F91h     LATJ(2)

FF0h        INTCON3                    FD0h  RCON                FB0h  PSPCON   F90h     LATH(2)

FEFh        INDF0(3)                   FCFh  TMR1H               FAFh  SPBRG    F8Fh     LATG

FEEh        POSTINC0(3)                FCEh  TMR1L               FAEh  RCREG    F8Eh     LATF

FEDh        POSTDEC0(3)                FCDh  T1CON               FADh  TXREG    F8Dh     LATE

FECh        PREINC0(3)                 FCCh  TMR2                FACh  TXSTA    F8Ch     LATD

FEBh        PLUSW0(3)                  FCBh  PR2                 FABh  RCSTA    F8Bh     LATC

FEAh        FSR0H                      FCAh  T2CON               FAAh  EEADRH   F8Ah     LATB

FE9h        FSR0L                      FC9h  SSPBUF              FA9h  EEADR    F89h     LATA

FE8h        WREG                       FC8h  SSPADD              FA8h  EEDATA   F88h     PORTJ(2)

FE7h        INDF1(3)                   FC7h  SSPSTAT             FA7h  EECON2   F87h     PORTH(2)

FE6h        POSTINC1(3)                FC6h  SSPCON1             FA6h  EECON1   F86h     PORTG

FE5h        POSTDEC1(3)                FC5h  SSPCON2             FA5h  IPR3     F85h     PORTF

FE4h        PREINC1(3)                 FC4h  ADRESH              FA4h  PIR3     F84h     PORTE

FE3h        PLUSW1(3)                  FC3h  ADRESL              FA3h  PIE3     F83h     PORTD

FE2h        FSR1H                      FC2h  ADCON0              FA2h  IPR2     F82h     PORTC

FE1h        FSR1L                      FC1h  ADCON1              FA1h  PIR2     F81h     PORTB

FE0h        BSR                        FC0h  ADCON2              FA0h  PIE2     F80h     PORTA

Note  1:  Unimplemented registers are read as ‘0’.

      2:  This register is not available on PIC18F6X8X devices.

      3:  This is not a physical register.

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TABLE 4-2:        SPECIAL FUNCTION REGISTER MAP (CONTINUED)

Address           Name  Address               Name         Address       Name         Address  Name

F7Fh        SPBRGH      F5Fh                  CANCON_RO0           F3Fh  CANCON_RO2   F1Fh     RXM1EIDL

F7Eh        BAUDCON     F5Eh                  CANSTAT_RO0          F3Eh  CANSTAT_RO2  F1Eh     RXM1EIDH

F7Dh              —(1)  F5Dh                  RXB1D7               F3Dh  TXB1D7       F1Dh     RXM1SIDL

F7Ch              —(1)  F5Ch                  RXB1D6               F3Ch  TXB1D6       F1Ch     RXM1SIDH

F7Bh              —(1)  F5Bh                  RXB1D5               F3Bh  TXB1D5       F1Bh     RXM0EIDL

F7Ah              —(1)  F5Ah                  RXB1D4               F3Ah  TXB1D4       F1Ah     RXM0EIDH

      F79h  ECCP1DEL    F59h                  RXB1D3               F39h  TXB1D3       F19h     RXM0SIDL

      F78h        —(1)  F58h                  RXB1D2               F38h  TXB1D2       F18h     RXM0SIDH

      F77h  ECANCON     F57h                  RXB1D1               F37h  TXB1D1       F17h     RXF5EIDL

      F76h  TXERRCNT    F56h                  RXB1D0               F36h  TXB1D0       F16h     RXF5EIDH

      F75h  RXERRCNT    F55h                  RXB1DLC              F35h  TXB1DLC      F15h     RXF5SIDL

      F74h  COMSTAT     F54h                  RXB1EIDL             F34h  TXB1EIDL     F14h     RXF5SIDH

      F73h  CIOCON      F53h                  RXB1EIDH             F33h  TXB1EIDH     F13h     RXF4EIDL

      F72h  BRGCON3     F52h                  RXB1SIDL             F32h  TXB1SIDL     F12h     RXF4EIDH

      F71h  BRGCON2     F51h                  RXB1SIDH             F31h  TXB1SIDH     F11h     RXF4SIDL

      F70h  BRGCON1     F50h                  RXB1CON              F30h  TXB1CON      F10h     RXF4SIDH

F6Fh        CANCON      F4Fh                  CANCON_RO1           F2Fh  CANCON_RO3   F0Fh     RXF3EIDL

F6Eh        CANSTAT     F4Eh                  CANSTAT_RO1          F2Eh  CANSTAT_RO3  F0Eh     RXF3EIDH

F6Dh        RXB0D7      F4Dh                  TXB0D7               F2Dh  TXB2D7       F0Dh     RXF3SIDL

F6Ch        RXB0D6      F4Ch                  TXB0D6               F2Ch  TXB2D6       F0Ch     RXF3SIDH

F6Bh        RXB0D5      F4Bh                  TXB0D5               F2Bh  TXB2D5       F0Bh     RXF2EIDL

F6Ah        RXB0D4      F4Ah                  TXB0D4               F2Ah  TXB2D4       F0Ah     RXF2EIDH

      F69h  RXB0D3      F49h                  TXB0D3               F29h  TXB2D3       F09h     RXF2SIDL

      F68h  RXB0D2      F48h                  TXB0D2               F28h  TXB2D2       F08h     RXF2SIDH

      F67h  RXB0D1      F47h                  TXB0D1               F27h  TXB2D1       F07h     RXF1EIDL

      F66h  RXB0D0      F46h                  TXB0D0               F26h  TXB2D0       F06h     RXF1EIDH

      F65h  RXB0DLC     F45h                  TXB0DLC              F25h  TXB2DLC      F05h     RXF1SIDL

      F64h  RXB0EIDL    F44h                  TXB0EIDL             F24h  TXB2EIDL     F04h     RXF1SIDH

      F63h  RXB0EIDH    F43h                  TXB0EIDH             F23h  TXB2EIDH     F03h     RXF0EIDL

      F62h  RXB0SIDL    F42h                  TXB0SIDL             F22h  TXB2SIDL     F02h     RXF0EIDH

      F61h  RXB0SIDH    F41h                  TXB0SIDH             F21h  TXB2SIDH     F01h     RXF0SIDL

      F60h  RXB0CON     F40h                  TXB0CON              F20h  TXB2CON      F00h     RXF0SIDH

Note  1:    Unimplemented registers are read as ‘0’.

      2:    This register is not available on PIC18F6X8X devices.

      3:    This is not a physical register.

DS30491D-page 62                                                          2003-2013 Microchip Technology Inc.
                                             PIC18F6585/8585/6680/8680

TABLE 4-2:  SPECIAL FUNCTION REGISTER MAP (CONTINUED)

Address     Name  Address                    Name   Address            Name  Address  Name

EFFh        —(1)                       EDFh  —(1)                EBFh  —(1)  E9Fh     —(1)

EFEh        —(1)                       EDEh  —(1)                EBEh  —(1)  E9Eh     —(1)

EFDh        —(1)                       EDDh  —(1)                EBDh  —(1)  E9Dh     —(1)

EFCh        —(1)                       EDCh  —(1)                EBCh  —(1)  E9Ch     —(1)

EFBh        —(1)                       EDBh  —(1)                EBBh  —(1)  E9Bh     —(1)

EFAh        —(1)                       EDAh  —(1)                EBAh  —(1)  E9Ah     —(1)

EF9h        —(1)                       ED9h  —(1)                EB9h  —(1)  E99h     —(1)

EF8h        —(1)                       ED8h  —(1)                EB8h  —(1)  E98h     —(1)

EF7h        —(1)                       ED7h  —(1)                EB7h  —(1)  E97h     —(1)

EF6h        —(1)                       ED6h  —(1)                EB6h  —(1)  E96h     —(1)

EF5h        —(1)                       ED5h  —(1)                EB5h  —(1)  E95h     —(1)

EF4h        —(1)                       ED4h  —(1)                EB4h  —(1)  E94h     —(1)

EF3h        —(1)                       ED3h  —(1)                EB3h  —(1)  E93h     —(1)

EF2h        —(1)                       ED2h  —(1)                EB2h  —(1)  E92h     —(1)

EF1h        —(1)                       ED1h  —(1)                EB1h  —(1)  E91h     —(1)

EF0h        —(1)                       ED0h  —(1)                EB0h  —(1)  E90h     —(1)

EEFh        —(1)                       ECFh  —(1)                EAFh  —(1)  E8Fh     —(1)

EEEh        —(1)                       ECEh  —(1)                EAEh  —(1)  E8Eh     —(1)

EEDh        —(1)                       ECDh  —(1)                EADh  —(1)  E8Dh     —(1)

EECh        —(1)                       ECCh  —(1)                EACh  —(1)  E8Ch     —(1)

EEBh        —(1)                       ECBh  —(1)                EABh  —(1)  E8Bh     —(1)

EEAh        —(1)                       ECAh  —(1)                EAAh  —(1)  E8Ah     —(1)

EE9h        —(1)                       EC9h  —(1)                EA9h  —(1)  E89h     —(1)

EE8h        —(1)                       EC8h  —(1)                EA8h  —(1)  E88h     —(1)

EE7h        —(1)                       EC7h  —(1)                EA7h  —(1)  E87h     —(1)

EE6h        —(1)                       EC6h  —(1)                EA6h  —(1)  E86h     —(1)

EE5h        —(1)                       EC5h  —(1)                EA5h  —(1)  E85h     —(1)

EE4h        —(1)                       EC4h  —(1)                EA4h  —(1)  E84h     —(1)

EE3h        —(1)                       EC3h  —(1)                EA3h  —(1)  E83h     —(1)

EE2h        —(1)                       EC2h  —(1)                EA2h  —(1)  E82h     —(1)

EE1h        —(1)                       EC1h  —(1)                EA1h  —(1)  E81h     —(1)

EE0h        —(1)                       EC0h  —(1)                EA0h  —(1)  E80h     —(1)

Note  1:  Unimplemented registers are read as ‘0’.

      2:  This register is not available on PIC18F6X8X devices.

      3:  This is not a physical register.

 2003-2013 Microchip Technology Inc.                                        DS30491D-page 63
PIC18F6585/8585/6680/8680

TABLE 4-2:        SPECIAL FUNCTION REGISTER MAP (CONTINUED)

Address           Name  Address             Name         Address       Name         Address  Name

E7Fh      CANCON_RO4    E5Fh                CANCON_RO6           E3Fh  CANCON_RO8   E1Fh     —(1)

E7Eh      CANSTAT_RO4   E5Eh                CANSTAT_RO6          E3Eh  CANSTAT_RO8  E1Eh     —(1)

E7Dh              B5D7  E5Dh                B3D7                 E3Dh  B1D7         E1Dh     —(1)

E7Ch              B5D6  E5Ch                B3D6                 E3Ch  B1D6         E1Ch     —(1)

E7Bh              B5D5  E5Bh                B3D5                 E3Bh  B1D5         E1Bh     —(1)

E7Ah              B5D4  E5Ah                B3D4                 E3Ah  B1D4         E1Ah     —(1)

E79h              B5D3  E59h                B3D3                 E39h  B1D3         E19h     —(1)

E78h              B5D2  E58h                B3D2                 E38h  B1D2         E18h     —(1)

E77h              B5D1  E57h                B3D1                 E37h  B1D1         E17h     —(1)

E76h              B5D0  E56h                B3D0                 E36h  B1D0         E16h     —(1)

E75h        B5DLC       E55h                B3DLC                E35h  B1DLC        E15h     —(1)

E74h        B5EIDL      E54h                B3EIDL               E34h  B1EIDL       E14h     —(1)

E73h        B5EIDH      E53h                B3EIDH               E33h  B1EIDH       E13h     —(1)

E72h        B5SIDL      E52h                B3SIDL               E32h  B1SIDL       E12h     —(1)

E71h        B5SIDH      E51h                B3SIDH               E31h  B1SIDH       E11h     —(1)

E70h        B5CON       E50h                B3CON                E30h  B1CON        E10h     —(1)

E6Fh      CANCON_RO5    E4Fh                CANCON_RO7           E2Fh  CANCON_RO9   E0Fh     —(1)

E6Eh      CANSTAT_RO5   E4Eh                CANSTAT_RO7          E2Eh  CANSTAT_RO9  E0Eh     —(1)

E6Dh              B4D7  E4Dh                B2D7                 E2Dh  B0D7         E0Dh     —(1)

E6Ch              B4D6  E4Ch                B2D6                 E2Ch  B0D6         E0Ch     —(1)

E6Bh              B4D5  E4Bh                B2D5                 E2Bh  B0D5         E0Bh     —(1)

E6Ah              B4D4  E4Ah                B2D4                 E2Ah  B0D4         E0Ah     —(1)

E69h              B4D3  E49h                B2D3                 E29h  B0D3         E09h     —(1)

E68h              B4D2  E48h                B2D2                 E28h  B0D2         E08h     —(1)

E67h              B4D1  E47h                B2D1                 E27h  B0D1         E07h     —(1)

E66h              B4D0  E46h                B2D0                 E26h  B0D0         E06h     —(1)

E65h        B4DLC       E45h                B2DLC                E25h  B0DLC        E05h     —(1)

E64h        B4EIDL      E44h                B2EIDL               E24h  B0EIDL       E04h     —(1)

E63h        B4EIDH      E43h                B2EIDH               E23h  B0EIDH       E03h     —(1)

E62h        B4SIDL      E42h                B2SIDL               E22h  B0SIDL       E02h     —(1)

E61h        B4SIDH      E41h                B2SIDH               E21h  B0SIDH       E01h     —(1)

E60h        B4CON       E40h                B2CON                E20h  B0CON        E00h     —(1)

Note  1:  Unimplemented registers are read as ‘0’.

      2:  This register is not available on PIC18F6X8X devices.

      3:  This is not a physical register.

DS30491D-page 64                                                        2003-2013 Microchip Technology Inc.
                                             PIC18F6585/8585/6680/8680

TABLE 4-2:  SPECIAL FUNCTION REGISTER MAP (CONTINUED)

Address     Name      Address                Name     Address          Name  Address  Name

DFFh        —(1)                       DDFh  —(1)                DBFh  —(1)  D9Fh     —(1)

DFEh        —(1)                       DDEh  —(1)                DBEh  —(1)  D9Eh     —(1)

DFDh        —(1)      DDDh                   —(1)                DBDh  —(1)  D9Dh     —(1)

DFCh        TXBIE     DDCh                   —(1)                DBCh  —(1)  D9Ch     —(1)

DFBh        —(1)                       DDBh  —(1)                DBBh  —(1)  D9Bh     —(1)

DFAh        BIE0                       DDAh  —(1)                DBAh  —(1)  D9Ah     —(1)

DF9h        —(1)                       DD9h  —(1)                DB9h  —(1)  D99h     —(1)

DF8h        BSEL0                      DD8h  SDFLC               DB8h  —(1)  D98h     —(1)

DF7h        —(1)                       DD7h  —(1)                DB7h  —(1)  D97h     —(1)

DF6h        —(1)                       DD6h  —(1)                DB6h  —(1)  D96h     —(1)

DF5h        —(1)                       DD5h  RXFCON1             DB5h  —(1)  D95h     —(1)

DF4h        —(1)                       DD4h  RXFCON0             DB4h  —(1)  D94h     —(1)

DF3h        MSEL3                      DD3h  —(1)                DB3h  —(1)  D93h     RXF15EIDL

DF2h        MSEL2                      DD2h  —(1)                DB2h  —(1)  D92h     RXF15EIDH

DF1h        MSEL1                      DD1h  —(1)                DB1h  —(1)  D91h     RXF15SIDL

DF0h        MSEL0                      DD0h  —(1)                DB0h  —(1)  D90h     RXF15SIDH

DEFh        —(1)                       DCFh  —(1)                DAFh  —(1)  D8Fh     —(1)

DEEh        —(1)                       DCEh  —(1)                DAEh  —(1)  D8Eh     —(1)

DEDh        —(1)      DCDh                   —(1)                DADh  —(1)  D8Dh     —(1)

DECh        —(1)      DCCh                   —(1)                DACh  —(1)  D8Ch     —(1)

DEBh        —(1)                       DCBh  —(1)                DABh  —(1)  D8Bh     RXF14EIDL

DEAh        —(1)                       DCAh  —(1)                DAAh  —(1)  D8Ah     RXF14EIDH

DE9h        —(1)                       DC9h  —(1)                DA9h  —(1)  D89h     RXF14SIDL

DE8h        —(1)                       DC8h  —(1)                DA8h  —(1)  D88h     RXF14SIDH

DE7h        RXFBCON7                   DC7h  —(1)                DA7h  —(1)  D87h     RXF13EIDL

DE6h        RXFBCON6                   DC6h  —(1)                DA6h  —(1)  D86h     RXF13EIDH

DE5h        RXFBCON5                   DC5h  —(1)                DA5h  —(1)  D85h     RXF13SIDL

DE4h        RXFBCON4                   DC4h  —(1)                DA4h  —(1)  D84h     RXF13SIDH

DE3h        RXFBCON3                   DC3h  —(1)                DA3h  —(1)  D83h     RXF12EIDL

DE2h        RXFBCON2                   DC2h  —(1)                DA2h  —(1)  D82h     RXF12EIDH

DE1h        RXFBCON1                   DC1h  —(1)                DA1h  —(1)  D81h     RXF12SIDL

DE0h        RXFBCON0                   DC0h  —(1)                DA0h  —(1)  D80h     RXF12SIDH

Note  1:  Unimplemented registers are read as ‘0’.

      2:  This register is not available on PIC18F6X8X devices.

      3:  This is not a physical register.

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PIC18F6585/8585/6680/8680

TABLE 4-2:        SPECIAL FUNCTION REGISTER MAP (CONTINUED)

Address           Name  Address             Name    Address      Name  Address  Name

D7Fh              —(1)

D7Eh              —(1)

D7Dh              —(1)

D7Ch              —(1)

D7Bh        RXF11EIDL

D7Ah        RXF11EIDH

D79h        RXF11SIDL

D78h        RXF11SIDH

D77h        RXF10EIDL

D76h        RXF10EIDH

D75h        RXF10SIDL

D74h        RXF10SIDH

D73h        RXF9EIDL

D72h        RXF9EIDH

D71h        RXF9SIDL

D70h        RXF9SIDH

D6Fh              —(1)

D6Eh              —(1)

D6Dh              —(1)

D6Ch              —(1)

D6Bh        RXF8EIDL

D6Ah        RXF8EIDH

D69h        RXF8SIDL

D68h        RXF8SIDH

D67h        RXF7EIDL

D66h        RXF7EIDH

D65h        RXF7SIDL

D64h        RXF7SIDH

D63h        RXF6EIDL

D62h        RXF6EIDH

D61h        RXF6SIDL

D60h        RXF6SIDH

Note  1:  Unimplemented registers are read as ‘0’.

      2:  This register is not available on PIC18F6X8X devices.

      3:  This is not a physical register.

DS30491D-page 66                                                  2003-2013 Microchip Technology Inc.
                                                      PIC18F6585/8585/6680/8680

TABLE 4-3:          REGISTER FILE SUMMARY

File Name   Bit 7             Bit 6           Bit 5          Bit 4  Bit 3             Bit 2                Bit 1     Bit 0       Value on   Details

                                                                                                                                 POR, BOR   on page:

TOSU                —         —               —       Top-of-Stack Upper Byte (TOS<20:16>)                                       ---0 0000  36, 54

TOSH        Top-of-Stack High Byte (TOS<15:8>)                                                                                   0000 0000  36, 54

TOSL        Top-of-Stack Low Byte (TOS<7:0>)                                                                                     0000 0000  36, 54

STKPTR      STKFUL            STKUNF          —       Return Stack Pointer                                                       00-0 0000  36, 55

PCLATU              —         —            bit 21     Holding Register for PC<20:16>                                             --00 0000  36, 56

PCLATH      Holding Register for PC<15:8>                                                                                        0000 0000  36, 56

PCL         PC Low Byte (PC<7:0>)                                                                                                0000 0000  36, 56

TBLPTRU             —         —            bit 21(2)  Program Memory Table Pointer Upper Byte (TBLPTR<20:16>)                    --00 0000  36, 86

TBLPTRH     Program Memory Table Pointer High Byte (TBLPTR<15:8>)                                                                0000 0000  36, 86

TBLPTRL     Program Memory Table Pointer Low Byte (TBLPTR<7:0>)                                                                  0000 0000  36, 86

TABLAT      Program Memory Table Latch                                                                                           0000 0000  36, 86

PRODH       Product Register High Byte                                                                                           xxxx xxxx  36, 107

PRODL       Product Register Low Byte                                                                                            xxxx xxxx  36, 107

INTCON      GIE/GIEH   PEIE/GIEL           TMR0IE     INT0IE        RBIE              TMR0IF   INT0IF                RBIF        0000 000x  36, 111

INTCON2     RBPU       INTEDG0             INTEDG1    INTEDG2       INTEDG3           TMR0IP   INT3IP                RBIP        1111 1111  36, 112

INTCON3     INT2IP            INT1IP       INT3IE     INT2IE        INT1IE            INT3IF   INT2IF                INT1IF      1100 0000  36, 113

INDF0       Uses contents of FSR0 to address data memory – value of FSR0 not changed (not a physical register)                   n/a                   79

POSTINC0    Uses contents of FSR0 to address data memory – value of FSR0 post-incremented (not a physical register)              n/a                   79

POSTDEC0    Uses contents of FSR0 to address data memory – value of FSR0 post-decremented (not a physical register)              n/a                   79

PREINC0     Uses contents of FSR0 to address data memory – value of FSR0 pre-incremented (not a physical register)               n/a                   79

PLUSW0      Uses contents of FSR0 to address data memory – value of FSR0 pre-incremented                                         n/a                   79

            (not a physical register) – value of FSR0 offset by value in WREG

FSR0H               —         —               —              —      Indirect Data Memory Address Pointer 0 High Byte             ---- 0000  36, 79

FSR0L       Indirect Data Memory Address Pointer 0 Low Byte                                                                      xxxx xxxx  36, 79

WREG        Working Register                                                                                                     xxxx xxxx             36

INDF1       Uses contents of FSR1 to address data memory – value of FSR1 not changed (not a physical register)                   n/a                   79

POSTINC1    Uses contents of FSR1 to address data memory – value of FSR1 post-incremented (not a physical register)              n/a                   79

POSTDEC1    Uses contents of FSR1 to address data memory – value of FSR1 post-decremented (not a physical register)              n/a                   79

PREINC1     Uses contents of FSR1 to address data memory – value of FSR1 pre-incremented (not a physical register)               n/a                   79

PLUSW1      Uses contents of FSR1 to address data memory – value of FSR1 pre-incremented                                         n/a                   79

            (not a physical register) – value of FSR1 offset by value in WREG

FSR1H               —         —               —              —      Indirect Data Memory Address Pointer 1 High Byte             ---- 0000  37, 79

FSR1L       Indirect Data Memory Address Pointer 1 Low Byte                                                                      xxxx xxxx  37, 79

BSR                 —         —               —              —      Bank Select Register                                         ---- 0000  37, 78

INDF2       Uses contents of FSR2 to address data memory – value of FSR2 not changed (not a physical register)                   n/a                   79

POSTINC2    Uses contents of FSR2 to address data memory – value of FSR2 post-incremented (not a physical register)              n/a                   79

POSTDEC2    Uses contents of FSR2 to address data memory – value of FSR2 post-decremented (not a physical register)              n/a                   79

PREINC2     Uses contents of FSR2 to address data memory – value of FSR2 pre-incremented (not a physical register)               n/a                   79

PLUSW2      Uses contents of FSR2 to address data memory – value of FSR2 pre-incremented                                         n/a                   79

            (not a physical register) – value of FSR2 offset by value in WREG

FSR2H               —         —               —              —      Indirect Data Memory Address Pointer 2 High Byte             ---- 0000  37, 79

FSR2L       Indirect Data Memory Address Pointer 2 Low Byte                                                                      xxxx xxxx  37, 79

Legend:     x = unknown, u = unchanged, – = unimplemented, q = value depends on condition

Note    1:  RA6 and associated bits are configured as port pins in RCIO and ECIO Oscillator mode only and read ‘0’           in  all other oscillator

            modes.

        2:  Bit 21 of the TBLPTRU allows access to the device configuration bits.

        3:  These registers are unused on PIC18F6X80 devices; always maintain these clear.

        4:  These bits have multiple functions depending on the CAN module mode selection.

        5:  Meaning of this register depends on whether this buffer is configured as transmit or receive.

        6:  RG5 is available as an input when MCLR is disabled.

        7:  This register reads all ‘0’s until the ECAN module is set up in Mode 1 or Mode 2.

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PIC18F6585/8585/6680/8680

TABLE 4-3:         REGISTER FILE           SUMMARY (CONTINUED)

File Name   Bit 7            Bit 6         Bit 5      Bit 4     Bit 3             Bit 2                   Bit 1  Bit 0        Value on    Details

                                                                                                                              POR, BOR    on page:

STATUS             —         —             —          N         OV                Z                       DC     C            ---x  xxxx  37, 81

TMR0H       Timer0 Register High Byte                                                                                         0000  0000  37, 157

TMR0L       Timer0 Register Low Byte                                                                                          xxxx  xxxx  37, 157

T0CON       TMR0ON           T08BIT        T0CS       T0SE      PSA               T0PS2       T0PS1              T0PS0        1111  1111  37, 155

OSCCON             —         —             —          —         LOCK              PLLEN       SCS1               SCS          ----  0000  27, 37

LVDCON             —         —             IRVST      LVDEN     LVDL3             LVDL2       LVDL1              LVDL0        --00  0101  37, 271

WDTCON             —         —             —          —         —                 —                       —      SWDTE        ----  ---0  37, 355

RCON        IPEN             —             —          RI        TO                PD                      POR    BOR          0--1 11qq   37, 82,

                                                                                                                                          123

TMR1H       Timer1 Register High Byte                                                                                         xxxx  xxxx  37, 159

TMR1L       Timer1 Register Low Byte                                                                                          xxxx  xxxx  37, 159

T1CON       RD16             —             T1CKPS1    T1CKPS0   T1OSCEN           T1SYNC      TMR1CS             TMR1ON       0-00  0000  37, 159

TMR2        Timer2 Register                                                                                                   0000  0000  37, 162

PR2         Timer2 Period Register                                                                                            1111  1111  37, 163

T2CON              —         T2OUTPS3      T2OUTPS2   T2OUTPS1  T2OUTPS0          TMR2ON      T2CKPS1            T2CKPS0      -000  0000  37, 162

SSPBUF      SSP Receive Buffer/Transmit Register                                                                              xxxx  xxxx  37, 189

SSPADD      SSP Address Register in I2C Slave mode. SSP Baud Rate Reload Register in I2C Master mode.                         0000  0000  37, 198

SSPSTAT     SMP              CKE           D/A        P         S                 R/W                     UA     BF           0000  0000  37, 199

SSPCON1     WCOL             SSPOV         SSPEN      CKP       SSPM3             SSPM2       SSPM1              SSPM0        0000  0000  37, 191

SSPCON2     GCEN             ACKSTAT       ACKDT      ACKEN     RCEN              PEN         RSEN               SEN          0000  0000  37, 201

ADRESH      A/D Result Register High Byte                                                                                     xxxx  xxxx  38, 257

ADRESL      A/D Result Register Low Byte                                                                                      xxxx  xxxx  38, 257

ADCON0             —         —             CHS3       CHS2      CHS1              CHS0        GO/DONE            ADON         --00  0000  38, 249

ADCON1             —         —             VCFG1      VCFG0     PCFG3             PCFG2       PCFG1              PCFG0        --00  0000  38, 257

ADCON2      ADFM             —             ACQT2      ACQT1     ACQT0             ADCS2       ADCS1              ADCS0        0-00  0000  38, 251

CCPR1H      Enhanced Capture/Compare/PWM Register 1 High Byte                                                                 xxxx  xxxx  38, 173

CCPR1L      Enhanced Capture/Compare/PWM Register 1 Low Byte                                                                  xxxx  xxxx  38, 172

CCP1CON     P1M1             P1M0          DC1B1      DC1B0     CCP1M3            CCP1M2      CCP1M1             CCP1M0       0000  0000  38, 172

CCPR2H      Capture/Compare/PWM Register 2 High Byte                                                                          xxxx  xxxx  38, 172

CCPR2L      Capture/Compare/PWM Register 2 Low Byte                                                                           xxxx  xxxx  38, 172

CCP2CON            —         —             DC2B1      DC2B0     CCP2M3            CCP2M2      CCP2M1             CCP2M0       --00  0000  38, 172

ECCP1AS     ECCPASE          ECCPAS2       ECCPAS1    ECCPAS0   PSSAC1            PSSAC0      PSSBD1             PSSBD0       0000  0000  38, 172

CVRCON      CVREN            CVROE         CVRR       CVRSS     CVR3              CVR2        CVR1               CVR0         0000  0000  38, 265

CMCON       C2OUT            C1OUT         C2INV      C1INV     CIS               CM2                     CM1    CM0          0000  0000  38, 259

TMR3H       Timer3 Register High Byte                                                                                         xxxx  xxxx  38, 164

TMR3L       Timer3 Register Low Byte                                                                                          xxxx  xxxx  38, 164

T3CON       RD16             T3CCP2        T3CKPS1    T3CKPS0   T3CCP1            T3SYNC      TMR3CS             TMR3ON       0000  0000  38, 164

PSPCON      IBF              OBF           IBOV       PSPMODE   —                 —                       —      —            0000  ----  38, 153

Legend:    x = unknown, u = unchanged, – = unimplemented, q = value depends on condition

Note   1:  RA6 and associated bits are configured as port pins in RCIO and ECIO Oscillator mode only and         read ‘0’ in  all other oscillator

           modes.

       2:  Bit 21 of the TBLPTRU allows access to the device configuration bits.

       3:  These registers are unused on PIC18F6X80 devices; always maintain these clear.

       4:  These bits have multiple functions depending on the CAN module mode selection.

       5:  Meaning of this register depends on whether this buffer is configured as transmit or receive.

       6:  RG5 is available as an input when MCLR is disabled.

       7:  This register reads all ‘0’s until the ECAN module is set up in Mode 1 or Mode 2.

DS30491D-page 68                                                                               2003-2013 Microchip Technology Inc.
                                                        PIC18F6585/8585/6680/8680

TABLE 4-3:           REGISTER FILE SUMMARY (CONTINUED)

File Name    Bit 7      Bit 6              Bit 5        Bit 4          Bit 3        Bit 2                   Bit 1  Bit 0     Value on    Details

                                                                                                                             POR, BOR    on page:

SPBRG        USART Baud Rate Generator                                                                                       0000  0000  38, 239

RCREG        USART Receive Register                                                                                          0000  0000  38, 241

TXREG        USART Transmit Register                                                                                         0000  0000  38, 239

TXSTA        CSRC       TX9                TXEN         SYNC           SENDB        BRGH           TRMT            TX9D      0000  0010  38, 230

RCSTA        SPEN       RX9                SREN         CREN           ADDEN        FERR           OERR            RX9D      0000  000x  38, 231

EEADRH               —  —                  —                —          —            —              EE Adr Register High      ----  --00  38, 105

EEADR        Data EEPROM Address Register                                                                                    0000  0000  38, 105

EEDATA       Data EEPROM Data Register                                                                                       0000  0000  38, 105

EECON2       Data EEPROM Control Register 2 (not a physical register)                                                        ----  ----  38, 105

EECON1       EEPGD      CFGS               —            FREE           WRERR        WREN                    WR     RD        00-0  x000  38, 102

IPR3         IRXIP      WAKIP              ERRIP        TXB2IP/        TXB1IP       TXB0IP         RXB1IP/         RXB0IP/   1111  1111  39, 122

                                                        TXBnIP                                     RXBnIP          FIFOWMIP

PIR3         IRXIF      WAKIF              ERRIF        TXB2IF/        TXB1IF       TXB0IF         RXB1IF/         RXB0IF/   0000 0000   39, 116

                                                        TXBnIF                                     RXBnIF          FIFOWMIF

PIE3         IRXIE      WAKIE              ERRIE        TXB2IE/        TXB1IE       TXB0IE         RXB1IE/         RXB0IE/   0000 0000   39, 119

                                                        TXBnIE                                     RXBnIE          FIFOWMIE

IPR2                 —  CMIP               —            EEIP           BCLIP        LVDIP          TMR3IP          CCP2IP    -1-1  1111  39, 121

PIR2                 —  CMIF               —            EEIF           BCLIF        LVDIF          TMR3IF          CCP2IF    -0-0  0000  39, 115

PIE2                 —  CMIE               —            EEIE           BCLIE        LVDIE          TMR3IE          CCP2IE    -0-0  0000  39, 118

IPR1         PSPIP      ADIP               RCIP         TXIP           SSPIP        CCP1IP         TMR2IP          TMR1IP    0111  1111  39, 120

PIR1         PSPIF      ADIF               RCIF         TXIF           SSPIF        CCP1IF         TMR2IF          TMR1IF    0000  0000  39, 114

PIE1         PSPIE      ADIE               RCIE         TXIE           SSPIE        CCP1IE         TMR2IE          TMR1IE    0000  0000  39, 117

MEMCON(3)    EBDIS      —                  WAIT1        WAIT0          —            —                       WM1    WM0       0-00  --00  39, 94

TRISJ(3)     Data Direction Control Register for PORTJ                                                                       1111  1111  39, 151

TRISH(3)     Data Direction Control Register for PORTH                                                                       1111  1111  39, 148

TRISG                —  —                  —            Data Direction Control Register for PORTG                            ---1  1111  39, 145

TRISF        Data Direction Control Register for PORTF                                                                       1111  1111  39, 141

TRISE        Data Direction Control Register for PORTE                                                                       1111  1111  39, 138

TRISD        Data Direction Control Register for PORTD                                                                       1111  1111  39, 135

TRISC        Data Direction Control Register for PORTC                                                                       1111  1111  39, 131

TRISB        Data Direction Control Register for PORTB                                                                       1111  1111  39, 128

TRISA                —  TRISA6(1)       Data Direction Control Register for PORTA                                            -111  1111  39, 125

LATJ(3)      Read PORTJ Data Latch, Write PORTJ Data Latch                                                                   xxxx  xxxx  39, 151

LATH(3)      Read PORTH Data Latch, Write PORTH Data Latch                                                                   xxxx  xxxx  39, 148

LATG                 —  —                  —            Read PORTG Data Latch, Write PORTG Data Latch                        ---x  xxxx  39, 145

LATF         Read PORTF Data Latch, Write PORTF Data Latch                                                                   xxxx  xxxx  39, 141

LATE         Read PORTE Data Latch, Write PORTE Data Latch                                                                   xxxx  xxxx  39, 138

LATD         Read PORTD Data Latch, Write PORTD Data Latch                                                                   xxxx  xxxx  39, 133

LATC         Read PORTC Data Latch, Write PORTC Data Latch                                                                   xxxx  xxxx  39, 131

LATB         Read PORTB Data Latch, Write PORTB Data Latch                                                                   xxxx  xxxx  39, 128

LATA                 —  LATA6(1)        Read PORTA Data Latch, Write PORTA Data Latch(1)                                     -xxx  xxxx  39, 125

Legend:      x = unknown, u = unchanged, – = unimplemented, q = value depends on condition

Note     1:  RA6 and associated bits are configured as port pins in RCIO and ECIO Oscillator mode only and read ‘0’ in       all other oscillator

             modes.

         2:  Bit 21 of the TBLPTRU allows access to the device configuration bits.

         3:  These registers are unused on PIC18F6X80 devices; always maintain these clear.

         4:  These bits have multiple functions depending on the CAN module mode selection.

         5:  Meaning of this register depends on whether this buffer is configured as transmit or receive.

         6:  RG5 is available as an input when MCLR is disabled.

         7:  This register reads all ‘0’s until the ECAN module is set up in Mode 1 or Mode 2.

 2003-2013 Microchip Technology Inc.                                                                                       DS30491D-page 69
PIC18F6585/8585/6680/8680

TABLE 4-3:          REGISTER FILE SUMMARY (CONTINUED)

File Name   Bit 7      Bit 6     Bit 5               Bit 4       Bit 3             Bit 2                   Bit 1  Bit 0    Value on    Details

                                                                                                                           POR, BOR    on page:

PORTJ(3)    Read PORTJ pins, Write PORTJ Data Latch                                                                        xxxx  xxxx  40, 151

PORTH(3)    Read PORTH pins, Write PORTH Data Latch                                                                        xxxx  xxxx  40, 148

PORTG               —  —         RG5(6)              Read PORTG pins, Write PORTG Data Latch                               --0x  xxxx  40, 145

PORTF       Read PORTF pins, Write PORTF Data Latch                                                                        xxxx  xxxx  40, 141

PORTE       Read PORTE pins, Write PORTE Data Latch                                                                        xxxx  xxxx  40, 136

PORTD       Read PORTD pins, Write PORTD Data Latch                                                                        xxxx  xxxx  40, 133

PORTC       Read PORTC pins, Write PORTC Data Latch                                                                        xxxx  xxxx  40, 131

PORTB       Read PORTB pins, Write PORTB Data Latch                                                                        xxxx  xxxx  40, 128

PORTA               —  RA6(1)    Read PORTA pins, Write PORTA Data Latch(1)                                                -x0x  0000  40, 125

SPBRGH      Enhanced USART Baud Rate Generator High Byte                                                                   0000  0000  40, 233

BAUDCON             —  RCIDL     —                   SCKP        BRG16             —                       WUE    ABDEN    -1-0  0-00  40, 233

ECCP1DEL    PRSEN      PDC6      PDC5                PDC4        PDC3              PDC2        PDC1               PDC0     0000  0000  40, 187

TXERRCNT    TEC7       TEC6      TEC5                TEC4        TEC3              TEC2        TEC1               TEC0     0000  0000  40, 288

RXERRCNT    REC7       REC6      REC5                REC4        REC3              REC2        REC1               REC0     0000  0000  40, 296

COMSTAT     RXB0OVFL   RXB1OVFL  TXBO                TXBP        RXBP              TXWARN      RXWARN             EWARN    0000  0000  40, 284

Mode 0

COMSTAT             —  RXBnOVFL  TXBO                TXBP        RXBP              TXWARN      RXWARN             EWARN    -000 0000   40, 284

Mode 1

COMSTAT     FIFOEMPTY  RXBnOVFL  TXBO                TXBP        RXBP              TXWARN      RXWARN             EWARN    0000  0000  40, 284

Mode 2

CIOCON      TX2SRC     TX2EN     ENDRHI              CANCAP      —                 —                       —      —        0000  ----  40, 318

BRGCON3     WAKDIS     WAKFIL    —                        —      —                 SEG2PH2     SEG2PH1            SEG2PH0  00--  -000  40, 317

BRGCON2     SEG2PHT    SAM       SEG1PH2             SEG1PH1     SEG1PH0           PRSEG2      PRSEG1             PRSEG0   0000  0000  40, 317

BRGCON1     SJW1       SJW0      BRP5                BRP4        BRP3              BRP2        BRP1               BRP0     0000  0000  40, 317

CANCON      REQOP2     REQOP1    REQOP0              ABAT        WIN2              WIN1                    WIN0   —        1000  000-  40, 239

Mode 0

CANCON      REQOP2     REQOP1    REQOP0              ABAT        —                 —                       —      —        1000  ----  40, 239

Mode 1

CANCON      REQOP2     REQOP1    REQOP0              ABAT        FP3               FP2                     FP1    FP0      1000  0000  40, 239

Mode 2

CANSTAT     OPMODE2    OPMODE1   OPMODE0                  —      ICODE2            ICODE1      ICODE0             —        000-  0000  40, 239

Mode 0

CANSTAT     OPMODE2    OPMODE1   OPMODE0             EICODE4     EICODE3           EICODE2     EICODE1            EICODE0  0000  0000  40, 239

Modes 0, 1

ECANCON     MDSEL1     MDSEL0    FIFOWM              EWIN4       EWIN3             EWIN2       EWIN1              EWIN0    0001  0000  40, 323

RXB0D7      RXB0D77    RXB0D76   RXB0D75             RXB0D74     RXB0D73           RXB0D72     RXB0D71            RXB0D70  xxxx  xxxx  40, 230

RXB0D6      RXB0D67    RXB0D66   RXB0D65             RXB0D64     RXB0D63           RXB0D62     RXB0D61            RXB0D60  xxxx  xxxx  40, 230

RXB0D5      RXB0D57    RXB0D56   RXB0D55             RXB0D54     RXB0D53           RXB0D52     RXB0D51            RXB0D50  xxxx  xxxx  40, 230

RXB0D4      RXB0D47    RXB0D46   RXB0D45             RXB0D44     RXB0D43           RXB0D42     RXB0D41            RXB0D40  xxxx  xxxx  40, 230

RXB0D3      RXB0D37    RXB0D36   RXB0D35             RXB0D34     RXB0D33           RXB0D32     RXB0D31            RXB0D30  xxxx  xxxx  40, 230

RXB0D2      RXB0D27    RXB0D26   RXB0D25             RXB0D24     RXB0D23           RXB0D22     RXB0D21            RXB0D20  xxxx  xxxx  40, 230

RXB0D1      RXB0D17    RXB0D16   RXB0D15             RXB0D14     RXB0D13           RXB0D12     RXB0D11            RXB0D10  xxxx  xxxx  40, 230

RXB0D0      RXB0D07    RXB0D06   RXB0D05             RXB0D04     RXB0D03           RXB0D02     RXB0D01            RXB0D00  xxxx  xxxx  40, 230

Legend:     x = unknown, u = unchanged, – = unimplemented, q = value depends on condition

Note    1:  RA6 and associated bits are configured as port pins in RCIO and ECIO Oscillator mode only and read ‘0’ in      all other oscillator

            modes.

        2:  Bit 21 of the TBLPTRU allows access to the device configuration bits.

        3:  These registers are unused on PIC18F6X80 devices; always maintain these clear.

        4:  These bits have multiple functions depending on the CAN module mode selection.

        5:  Meaning of this register depends on whether this buffer is configured as transmit or receive.

        6:  RG5 is available as an input when MCLR is disabled.

        7:  This register reads all ‘0’s until the ECAN module is set up in Mode 1 or Mode 2.

DS30491D-page 70                                                                                2003-2013 Microchip Technology Inc.
                                                 PIC18F6585/8585/6680/8680

TABLE 4-3:          REGISTER FILE SUMMARY (CONTINUED)

File Name   Bit 7      Bit 6           Bit 5     Bit 4           Bit 3             Bit 2                   Bit 1  Bit 0       Value on    Details

                                                                                                                              POR, BOR    on page:

RXB0DLC             —  RXRTR           RB1       RB0             DLC3              DLC2         DLC1              DLC0        -xxx  xxxx  40, 230

RXB0EIDL    EID7       EID6            EID5      EID4            EID3              EID2                    EID1   EID0        xxxx  xxxx  41, 230

RXB0EIDH    EID15      EID14           EID13     EID12           EID11             EID10                   EID9   EID8        xxxx  xxxx  41, 230

RXB0SIDL    SID2       SID1            SID0      SRR             EXID              —            EID17             EID16       xxxx  x-xx  41, 230

RXB0SIDH    SID10      SID9            SID8      SID7            SID6              SID5                    SID4   SID3        xxxx  xxxx  41, 230

RXB0CON     RXFUL      RXM1            RXM0(4)   —(4)            RXRTRR0(4)        RXB0DBEN(4)  JTOFF(4)          FILHIT0(4)  000-  0000  41, 230

Mode 0

RXB0CON     RXFUL      RXM1            RTRR0(4)  FILHIT4(4)      FILHIT3(4)        FILHIT2(4)   FILHIT1(4)        FILHIT0(4)  0000 0000   41, 230

Mode 1, 2

RXB1D7      RXB1D77    RXB1D76         RXB1D75   RXB1D74         RXB1D73           RXB1D72      RXB1D71           RXB1D70     xxxx  xxxx  41, 230

RXB1D6      RXB1D67    RXB1D66         RXB1D65   RXB1D64         RXB1D63           RXB1D62      RXB1D61           RXB1D60     xxxx  xxxx  41, 230

RXB1D5      RXB1D57    RXB1D56         RXB1D55   RXB1D54         RXB1D53           RXB1D52      RXB1D51           RXB1D50     xxxx  xxxx  41, 230

RXB1D4      RXB1D47    RXB1D46         RXB1D45   RXB1D44         RXB1D43           RXB1D42      RXB1D41           RXB1D40     xxxx  xxxx  41, 230

RXB1D3      RXB1D37    RXB1D36         RXB1D35   RXB1D34         RXB1D33           RXB1D32      RXB1D31           RXB1D30     xxxx  xxxx  41, 230

RXB1D2      RXB1D27    RXB1D26         RXB1D25   RXB1D24         RXB1D23           RXB1D22      RXB1D21           RXB1D20     xxxx  xxxx  41, 230

RXB1D1      RXB1D17    RXB1D16         RXB1D15   RXB1D14         RXB1D13           RXB1D12      RXB1D11           RXB1D10     xxxx  xxxx  41, 230

RXB1D0      RXB1D07    RXB1D06         RXB1D05   RXB1D04         RXB1D03           RXB1D02      RXB1D01           RXB1D00     xxxx  xxxx  41, 230

RXB1DLC             —  RXRTR           RB1       RB0             DLC3              DLC2         DLC1              DLC0        -xxx  xxxx  41, 230

RXB1EIDL    EID7       EID6            EID5      EID4            EID3              EID2                    EID1   EID0        xxxx  xxxx  41, 230

RXB1EIDH    EID15      EID14           EID13     EID12           EID11             EID10                   EID9   EID8        xxxx  xxxx  41, 230

RXB1SIDL    SID2       SID1            SID0      SRR             EXID              —            EID17             EID16       xxxx  x-xx  41, 230

RXB1SIDH    SID10      SID9            SID8      SID7            SID6              SID5                    SID4   SID3        xxxx  xxxx  41, 230

RXB1CON     RXFUL      RXM1            RXM0(4)   —(4)            RXRTRR0(4)        FILHIT2(4)   FILHIT1(4)        FILHIT0(4)  000-  0000  41, 230

Mode 0

RXB1CON     RXFUL      RXM1            RTRRO(4)  FILHIT4(4)      FILHIT3(4)        FILHIT2(4)   FILHIT1(4)        FILHIT0(4)  0000 0000   41, 230

Mode 1, 2

TXB0D7      TXB0D77    TXB0D76         TXB0D75   TXB0D74         TXB0D73           TXB0D72      TXB0D71           TXB0D70     xxxx  xxxx  41, 230

TXB0D6      TXB0D67    TXB0D66         TXB0D65   TXB0D64         TXB0D63           TXB0D62      TXB0D61           TXB0D60     xxxx  xxxx  41, 230

TXB0D5      TXB0D57    TXB0D56         TXB0D55   TXB0D54         TXB0D53           TXB0D52      TXB0D51           TXB0D50     xxxx  xxxx  41, 230

TXB0D4      TXB0D47    TXB0D46         TXB0D45   TXB0D44         TXB0D43           TXB0D42      TXB0D41           TXB0D40     xxxx  xxxx  41, 230

TXB0D3      TXB0D37    TXB0D36         TXB0D35   TXB0D34         TXB0D33           TXB0D32      TXB0D31           TXB0D30     xxxx  xxxx  41, 230

TXB0D2      TXB0D27    TXB0D26         TXB0D25   TXB0D24         TXB0D23           TXB0D22      TXB0D21           TXB0D20     xxxx  xxxx  41, 230

TXB0D1      TXB0D17    TXB0D16         TXB0D15   TXB0D14         TXB0D13           TXB0D12      TXB0D11           TXB0D10     xxxx  xxxx  41, 230

TXB0D0      TXB0D07    TXB0D06         TXB0D05   TXB0D04         TXB0D03           TXB0D02      TXB0D01           TXB0D00     xxxx  xxxx  41, 230

TXB0DLC             —  TXRTR           —         —               DLC3              DLC2         DLC1              DLC0        -x--  xxxx  41, 230

TXB0EIDL    EID7       EID6            EID5      EID4            EID3              EID2                    EID1   EID0        xxxx  xxxx  41, 230

TXB0EIDH    EID15      EID14           EID13     EID12           EID11             EID10                   EID9   EID8        xxxx  xxxx  41, 230

TXB0SIDL    SID2       SID1            SID0      —               EXIDE             —            EID17             EID16       xx-x  x-xx  41, 230

TXB0SIDH    SID10      SID9            SID8      SID7            SID6              SID5                    SID4   SID3        xxxx  xxxx  42, 230

TXB0CON             —  TXABT           TXLARB    TXERR           TXREQ             —            TXPRI1            TXPRI0      -000  0-00  42, 230

Mode 0

TXB0CON     TXBIF      TXABT           TXLARB    TXERR           TXREQ             —            TXPRI1            TXPRI0      0000 0-00   42, 230

Mode 1, 2

Legend:     x = unknown, u = unchanged, – = unimplemented, q = value depends on condition

Note    1:  RA6 and associated bits are configured as port pins in RCIO and ECIO Oscillator mode only and read ‘0’ in         all other oscillator

            modes.

        2:  Bit 21 of the TBLPTRU allows access to the device configuration bits.

        3:  These registers are unused on PIC18F6X80 devices; always maintain these clear.

        4:  These bits have multiple functions depending on the CAN module mode selection.

        5:  Meaning of this register depends on whether this buffer is configured as transmit or receive.

        6:  RG5 is available as an input when MCLR is disabled.

        7:  This register reads all ‘0’s until the ECAN module is set up in Mode 1 or Mode 2.

 2003-2013 Microchip Technology Inc.                                                                                         DS30491D-page 71
PIC18F6585/8585/6680/8680

TABLE 4-3:            REGISTER FILE SUMMARY (CONTINUED)

File Name     Bit 7      Bit 6    Bit 5    Bit 4                   Bit 3             Bit 2                   Bit 1  Bit 0        Value on    Details

                                                                                                                                 POR, BOR    on page:

TXB1D7        TXB1D77    TXB1D76  TXB1D75  TXB1D74                 TXB1D73           TXB1D72     TXB1D71            TXB1D70      xxxx  xxxx  42, 230

TXB1D6        TXB1D67    TXB1D66  TXB1D65  TXB1D64                 TXB1D63           TXB1D62     TXB1D61            TXB1D60      xxxx  xxxx  42, 230

TXB1D5        TXB1D57    TXB1D56  TXB1D55  TXB1D54                 TXB1D53           TXB1D52     TXB1D51            TXB1D50      xxxx  xxxx  42, 230

TXB1D4        TXB1D47    TXB1D46  TXB1D45  TXB1D44                 TXB1D43           TXB1D42     TXB1D41            TXB1D40      xxxx  xxxx  42, 230

TXB1D3        TXB1D37    TXB1D36  TXB1D35  TXB1D34                 TXB1D33           TXB1D32     TXB1D31            TXB1D30      xxxx  xxxx  42, 230

TXB1D2        TXB1D27    TXB1D26  TXB1D25  TXB1D24                 TXB1D23           TXB1D22     TXB1D21            TXB1D20      xxxx  xxxx  42, 230

TXB1D1        TXB1D17    TXB1D16  TXB1D15  TXB1D14                 TXB1D13           TXB1D12     TXB1D11            TXB1D10      xxxx  xxxx  42, 230

TXB1D0        TXB1D07    TXB1D06  TXB1D05  TXB1D04                 TXB1D03           TXB1D02     TXB1D01            TXB1D00      xxxx  xxxx  42, 230

TXB1DLC               —  TXRTR    —        —                       DLC3              DLC2        DLC1               DLC0         -x--  xxxx  42, 230

TXB1EIDL      EID7       EID6     EID5     EID4                    EID3              EID2                    EID1   EID0         xxxx  xxxx  42, 230

TXB1EIDH      EID15      EID14    EID13    EID12                   EID11             EID10                   EID9   EID8         xxxx  xxxx  42, 230

TXB1SIDL      SID2       SID1     SID0     —                       EXIDE             —           EID17              EID16        xx-x  x-xx  42, 230

TXB1SIDH      SID10      SID9     SID8     SID7                    SID6              SID5                    SID4   SID3         xxxx  xxxx  42, 230

TXB1CON               —  TXABT    TXLARB   TXERR                   TXREQ             —           TXPRI1             TXPRI0       -000  0-00  42, 230

Mode 0

TXB1CON       TXBIF      TXABT    TXLARB   TXERR                   TXREQ             —           TXPRI1             TXPRI0       0000 0-00   42, 230

Mode 1, 2

TXB2D7        TXB2D77    TXB2D76  TXB2D75  TXB2D74                 TXB2D73           TXB2D72     TXB2D71            TXB2D70      xxxx  xxxx  42, 230

TXB2D6        TXB2D67    TXB2D66  TXB2D65  TXB2D64                 TXB2D63           TXB2D62     TXB2D61            TXB2D60      xxxx  xxxx  42, 230

TXB2D5        TXB2D57    TXB2D56  TXB2D55  TXB2D54                 TXB2D53           TXB2D52     TXB2D51            TXB2D50      xxxx  xxxx  42, 230

TXB2D4        TXB2D47    TXB2D46  TXB2D45  TXB2D44                 TXB2D43           TXB2D42     TXB2D41            TXB2D40      xxxx  xxxx  42, 230

TXB2D3        TXB2D37    TXB2D36  TXB2D35  TXB2D34                 TXB2D33           TXB2D32     TXB2D31            TXB2D30      xxxx  xxxx  42, 230

TXB2D2        TXB2D27    TXB2D26  TXB2D25  TXB2D24                 TXB2D23           TXB2D22     TXB2D21            TXB2D20      xxxx  xxxx  42, 230

TXB2D1        TXB2D17    TXB2D16  TXB2D15  TXB2D14                 TXB2D13           TXB2D12     TXB2D11            TXB2D10      xxxx  xxxx  42, 230

TXB2D0        TXB2D07    TXB2D06  TXB2D05  TXB2D04                 TXB2D03           TXB2D02     TXB2D01            TXB2D00      xxxx  xxxx  42, 230

TXB2DLC               —  TXRTR    —        —                       DLC3              DLC2        DLC1               DLC0         -x--  xxxx  42, 230

TXB2EIDL      EID7       EID6     EID5     EID4                    EID3              EID2                    EID1   EID0         xxxx  xxxx  42, 230

TXB2EIDH      EID15      EID14    EID13    EID12                   EID11             EID10                   EID9   EID8         xxxx  xxxx  42, 230

TXB2SIDL      SID2       SID1     SID0     —                       EXIDE             —           EID17              EID16        xxx-  x-xx  42, 230

TXB2SIDH      SID10      SID9     SID8     SID7                    SID6              SID5                    SID4   SID3         xxxx  xxxx  42, 230

TXB2CON               —  TXABT    TXLARB   TXERR                   TXREQ             —           TXPRI1             TXPRI0       -000  0-00  42, 230

Mode 0

TXB2CON       TXBIF      TXABT    TXLARB   TXERR                   TXREQ             —           TXPRI1             TXPRI0       0000 0-00   42, 230

Mode 1, 2

RXM1EIDL      EID7       EID6     EID5     EID4                    EID3              EID2                    EID1   EID0         xxxx  xxxx  42, 230

RXM1EIDH      EID15      EID14    EID13    EID12                   EID11             EID10                   EID9   EID8         xxxx  xxxx  43, 230

RXM1SIDL      SID2       SID1     SID0     —                       EXIDEN            —           EID17              EID16        xx-x  0-xx  43, 230

RXM1SIDH      SID10      SID9     SID8     SID7                    SID6              SID5                    SID4   SID3         xxxx  xxxx  43, 230

RXM0EIDL      EID7       EID6     EID5     EID4                    EID3              EID2                    EID1   EID0         xxxx  xxxx  43, 230

RXM0EIDH      EID15      EID14    EID13    EID12                   EID11             EID10                   EID9   EID8         xxxx  xxxx  43, 230

RXM0SIDL      SID2       SID1     SID0     —                       EXIDM             —           EID17              EID16        xx-x  0-xx  43, 230

RXM0SIDH      SID10      SID9     SID8     SID7                    SID6              SID5                    SID4   SID3         xxxx  xxxx  43, 230

RXF15EIDL(7)  EID7       EID6     EID5     EID4                    EID3              EID2                    EID1   EID0         xxxx  xxxx  47, 230

Legend:       x = unknown, u = unchanged, – = unimplemented, q = value depends on condition

Note    1:    RA6 and associated bits are configured as port pins in RCIO and ECIO Oscillator mode only and         read ‘0’ in  all other oscillator

              modes.

        2:    Bit 21 of the TBLPTRU allows access to the device configuration bits.

        3:    These registers are unused on PIC18F6X80 devices; always maintain these clear.

        4:    These bits have multiple functions depending on the CAN module mode selection.

        5:    Meaning of this register depends on whether this buffer is configured as transmit or receive.

        6:    RG5 is available as an input when MCLR is disabled.

        7:    This register reads all ‘0’s until the ECAN module is set up in Mode 1 or Mode 2.

DS30491D-page 72                                                                                  2003-2013 Microchip Technology Inc.
                                              PIC18F6585/8585/6680/8680

TABLE 4-3:            REGISTER FILE SUMMARY (CONTINUED)

File Name     Bit 7   Bit 6            Bit 5  Bit 4                Bit 3             Bit 2                   Bit 1  Bit 0         Value on    Details

                                                                                                                                  POR, BOR    on page:

RXF15EIDH(7)  EID15   EID14            EID13  EID12                EID11             EID10                   EID9   EID8          xxxx  xxxx  47, 230

RXF15SIDL(7)  SID2    SID1             SID0   —                    EXIDEN            —           EID17              EID16         xx-x  x-xx  47, 230

RXF15SIDH(7)  SID10   SID9             SID8   SID7                 SID6              SID5                    SID4   SID3          xxxx  xxxx  47, 230

RXF14EIDL(7)  EID7    EID6             EID5   EID4                 EID3              EID2                    EID1   EID0          xxxx  xxxx  47, 230

RXF14EIDH(7)  EID15   EID14            EID13  EID12                EID11             EID10                   EID9   EID8          xxxx  xxxx  47, 230

RXF14SIDL(7)  SID2    SID1             SID0   —                    EXIDEN            —           EID17              EID16         xx-x  x-xx  47, 230

RXF14SIDH(7)  SID10   SID9             SID8   SID7                 SID6              SID5                    SID4   SID3          xxxx  xxxx  47, 230

RXF13EIDL(7)  EID7    EID6             EID5   EID4                 EID3              EID2                    EID1   EID0          xxxx  xxxx  47, 230

RXF13EIDH(7)  EID15   EID14            EID13  EID12                EID11             EID10                   EID9   EID8          xxxx  xxxx  47, 230

RXF13SIDL(7)  SID2    SID1             SID0   —                    EXIDEN            —           EID17              EID16         xx-x  x-xx  47, 230

RXF13SIDH(7)  SID10   SID9             SID8   SID7                 SID6              SID5                    SID4   SID3          xxxx  xxxx  47, 230

RXF12EIDL(7)  EID7    EID6             EID5   EID4                 EID3              EID2                    EID1   EID0          xxxx  xxxx  47, 230

RXF12EIDH(7)  EID15   EID14            EID13  EID12                EID11             EID10                   EID9   EID8          xxxx  xxxx  47, 230

RXF12SIDL(7)  SID2    SID1             SID0   —                    EXIDEN            —           EID17              EID16         xx-x  x-xx  47, 230

RXF12SIDH(7)  SID10   SID9             SID8   SID7                 SID6              SID5                    SID4   SID3          xxxx  xxxx  47, 230

RXF11EIDL(7)  EID7    EID6             EID5   EID4                 EID3              EID2                    EID1   EID0          xxxx  xxxx  47, 230

RXF11EIDH(7)  EID15   EID14            EID13  EID12                EID11             EID10                   EID9   EID8          xxxx  xxxx  47, 230

RXF11SIDL(7)  SID2    SID1             SID0   —                    EXIDEN            —           EID17              EID16         xx-x  x-xx  47, 230

RXF11SIDH(7)  SID10   SID9             SID8   SID7                 SID6              SID5                    SID4   SID3          xxxx  xxxx  47, 230

RXF10EIDL(7)  EID7    EID6             EID5   EID4                 EID3              EID2                    EID1   EID0          xxxx  xxxx  47, 230

RXF10EIDH(7)  EID15   EID14            EID13  EID12                EID11             EID10                   EID9   EID8          xxxx  xxxx  47, 230

RXF10SIDL(7)  SID2    SID1             SID0   —                    EXIDEN            —           EID17              EID16         xx-x  x-xx  48, 230

RXF10SIDH(7)  SID10   SID9             SID8   SID7                 SID6              SID5                    SID4   SID3          xxxx  xxxx  48, 230

RXF9EIDL(7)   EID7    EID6             EID5   EID4                 EID3              EID2                    EID1   EID0          xxxx  xxxx  47, 230

RXF9EIDH(7)   EID15   EID14            EID13  EID12                EID11             EID10                   EID9   EID8          xxxx  xxxx  48, 230

RXF9SIDL(7)   SID2    SID1             SID0   —                    EXIDEN            —           EID17              EID16         xx-x  x-xx  48, 230

RXF9SIDH(7)   SID10   SID9             SID8   SID7                 SID6              SID5                    SID4   SID3          xxxx  xxxx  48, 230

RXF8EIDL(7)   EID7    EID6             EID5   EID4                 EID3              EID2                    EID1   EID0          xxxx  xxxx  48, 230

RXF8EIDH(7)   EID15   EID14            EID13  EID12                EID11             EID10                   EID9   EID8          xxxx  xxxx  48, 230

RXF8SIDL(7)   SID2    SID1             SID0   —                    EXIDEN            —           EID17              EID16         xx-x  x-xx  48, 230

RXF8SIDH(7)   SID10   SID9             SID8   SID7                 SID6              SID5                    SID4   SID3          xxxx  xxxx  48, 230

RXF7EIDL(7)   EID7    EID6             EID5   EID4                 EID3              EID2                    EID1   EID0          xxxx  xxxx  48, 230

RXF7EIDH(7)   EID15   EID14            EID13  EID12                EID11             EID10                   EID9   EID8          xxxx  xxxx  48, 230

RXF7SIDL(7)   SID2    SID1             SID0   —                    EXIDEN            —           EID17              EID16         xx-x  x-xx  48, 230

RXF7SIDH(7)   SID10   SID9             SID8   SID7                 SID6              SID5                    SID4   SID3          xxxx  xxxx  48, 230

RXF6EIDL(7)   EID7    EID6             EID5   EID4                 EID3              EID2                    EID1   EID0          xxxx  xxxx  48, 230

RXF6EIDH(7)   EID15   EID14            EID13  EID12                EID11             EID10                   EID9   EID8          xxxx  xxxx  48, 230

RXF6SIDL(7)   SID2    SID1             SID0   —                    EXIDEN            —           EID17              EID16         xx-x  x-xx  48, 230

RXF6SIDH(7)   SID10   SID9             SID8   SID7                 SID6              SID5                    SID4   SID3          xxxx  xxxx  48, 230

RXF5EIDL      EID7    EID6             EID5   EID4                 EID3              EID2                    EID1   EID0          xxxx  xxxx  43, 230

RXF5EIDH      EID15   EID14            EID13  EID12                EID11             EID10                   EID9   EID8          xxxx  xxxx  43, 230

Legend:       x = unknown, u = unchanged, – = unimplemented, q = value depends on condition

Note  1:      RA6 and associated bits are configured as port pins in RCIO and ECIO Oscillator mode only and         read ‘0’  in  all other oscillator

              modes.

      2:      Bit 21 of the TBLPTRU allows access to the device configuration bits.

      3:      These registers are unused on PIC18F6X80 devices; always maintain these clear.

      4:      These bits have multiple functions depending on the CAN module mode selection.

      5:      Meaning of this register depends on whether this buffer is configured as transmit or receive.

      6:      RG5 is available as an input when MCLR is disabled.

      7:      This register reads all ‘0’s until the ECAN module is set up in Mode 1 or Mode 2.

 2003-2013 Microchip Technology Inc.                                                                                         DS30491D-page 73
PIC18F6585/8585/6680/8680

TABLE 4-3:           REGISTER FILE SUMMARY (CONTINUED)

File Name    Bit 7      Bit 6  Bit 5   Bit 4                      Bit 3             Bit 2                   Bit 1  Bit 0        Value on    Details

                                                                                                                                POR, BOR    on page:

RXF5SIDL     SID2       SID1   SID0    —                          EXIDEN            —           EID17              EID16        xx-x  x-xx  43,       230

RXF5SIDH     SID10      SID9   SID8    SID7                       SID6              SID5                    SID4   SID3         xxxx  xxxx  43,       230

RXF4EIDL     EID7       EID6   EID5    EID4                       EID3              EID2                    EID1   EID0         xxxx  xxxx  43,       230

RXF4EIDH     EID15      EID14  EID13   EID12                      EID11             EID10                   EID9   EID8         xxxx  xxxx  43,       230

RXF4SIDL     SID2       SID1   SID0    —                          EXIDEN            —           EID17              EID16        xx-x  x-xx  43,       230

RXF4SIDH     SID10      SID9   SID8    SID7                       SID6              SID5                    SID4   SID3         xxxx  xxxx  43,       230

RXF3EIDL     EID7       EID6   EID5    EID4                       EID3              EID2                    EID1   EID0         xxxx  xxxx  43,       230

RXF3EIDH     EID15      EID14  EID13   EID12                      EID11             EID10                   EID9   EID8         xxxx  xxxx  43,       230

RXF3SIDL     SID2       SID1   SID0    —                          EXIDEN            —           EID17              EID16        xx-x  x-xx  43,       230

RXF3SIDH     SID10      SID9   SID8    SID7                       SID6              SID5                    SID4   SID3         xxxx  xxxx  43,       230

RXF2EIDL     EID7       EID6   EID5    EID4                       EID3              EID2                    EID1   EID0         xxxx  xxxx  43,       230

RXF2EIDH     EID15      EID14  EID13   EID12                      EID11             EID10                   EID9   EID8         xxxx  xxxx  43,       230

RXF2SIDL     SID2       SID1   SID0    —                          EXIDEN            —           EID17              EID16        xx-x  x-xx  43,       230

RXF2SIDH     SID10      SID9   SID8    SID7                       SID6              SID5                    SID4   SID3         xxxx  xxxx  43,       230

RXF1EIDL     EID7       EID6   EID5    EID4                       EID3              EID2                    EID1   EID0         xxxx  xxxx  43,       230

RXF1EIDH     EID15      EID14  EID13   EID12                      EID11             EID10                   EID9   EID8         xxxx  xxxx  43,       230

RXF1SIDL     SID2       SID1   SID0    —                          EXIDEN            —           EID17              EID16        xx-x  x-xx  43,       230

RXF1SIDH     SID10      SID9   SID8    SID7                       SID6              SID5                    SID4   SID3         xxxx  xxxx  43,       230

RXF0EIDL     EID7       EID6   EID5    EID4                       EID3              EID2                    EID1   EID0         xxxx  xxxx  43,       230

RXF0EIDH     EID15      EID14  EID13   EID12                      EID11             EID10                   EID9   EID8         xxxx  xxxx  43,       230

RXF0SIDL     SID2       SID1   SID0    —                          EXIDEN            —           EID17              EID16        xx-x  x-xx  43,       230

RXF0SIDH     SID10      SID9   SID8    SID7                       SID6              SID5                    SID4   SID3         xxxx  xxxx  43,       230

B5D7(7)      B5D77      B5D76  B5D75   B5D74                      B5D73             B5D72       B5D71              B5D70        xxxx  xxxx  44,       230

B5D6(7)      B5D67      B5D66  B5D65   B5D64                      B5D63             B5D62       B5D61              B5D60        xxxx  xxxx  44,       230

B5D5(7)      B5D57      B5D56  B5D55   B5D54                      B5D53             B5D52       B5D51              B5D50        xxxx  xxxx  44,       230

B5D4(7)      B5D47      B5D46  B5D45   B5D44                      B5D43             B5D42       B5D41              B5D40        xxxx  xxxx  44,       230

B5D3(7)      B5D37      B5D36  B5D35   B5D34                      B5D33             B5D32       B5D31              B5D30        xxxx  xxxx  44,       230

B5D2(7)      B5D27      B5D26  B5D25   B5D24                      B5D23             B5D22       B5D21              B5D20        xxxx  xxxx  44,       230

B5D1(7)      B5D17      B5D16  B5D15   B5D14                      B5D13             B5D12       B5D11              B5D10        xxxx  xxxx  44,       230

B5D0(7)      B5D07      B5D06  B5D05   B5D04                      B5D03             B5D02       B5D01              B5D00        xxxx  xxxx  44,       230

B5DLC(7)             —  RXRTR  RB1     RB0                        DLC3              DLC2        DLC1               DLC0         -xxx  xxxx  44,       230

B5EIDL(7)    EID7       EID6   EID5    EID4                       EID3              EID2                    EID1   EID0         xxxx  xxxx  44,       230

B5EIDH(7)    EID15      EID14  EID13   EID12                      EID11             EID10                   EID9   EID8         xxxx  xxxx  44,       230

B5SIDL(7)    SID2       SID1   SID0    SRR                        EXID/             —           EID17              EID16        xxxx  x-xx  44,       230

                                                                  EXIDE(5)

B5SIDH(7)    SID10      SID9   SID8    SID7                       SID6              SID5                    SID4   SID3         xxxx xxxx   44, 230

B5CON(5, 7)  RXFUL/     RXM1/  RTRRO/  FILHIT4/                   FILHIT3/          FILHIT2/    FILHIT1/           FILHIT0/     0000 0000   44, 230

             TXBIF      TXABT  TXLARB  TXERR                      TXREQ             RTREN       TXPRI1             TXPRI0

B4D7(7)      B4D77      B4D76  B4D75   B4D74                      B4D73             B4D72       B4D71              B4D70        xxxx  xxxx  44, 230

B4D6(7)      B4D67      B4D66  B4D65   B4D64                      B4D63             B4D62       B4D61              B4D60        xxxx  xxxx  44, 230

B4D5(7)      B4D57      B4D56  B4D55   B4D54                      B4D53             B4D52       B4D51              B4D50        xxxx  xxxx  44, 230

B4D4(7)      B4D47      B4D46  B4D45   B4D44                      B4D43             B4D42       B4D41              B4D40        xxxx  xxxx  44, 230

Legend:      x = unknown, u = unchanged, – = unimplemented, q = value depends on condition

Note     1:  RA6 and associated bits are configured as port pins in RCIO and ECIO Oscillator mode only and         read ‘0’ in  all other oscillator

             modes.

         2:  Bit 21 of the TBLPTRU allows access to the device configuration bits.

         3:  These registers are unused on PIC18F6X80 devices; always maintain these clear.

         4:  These bits have multiple functions depending on the CAN module mode selection.

         5:  Meaning of this register depends on whether this buffer is configured as transmit or receive.

         6:  RG5 is available as an input when MCLR is disabled.

         7:  This register reads all ‘0’s until the ECAN module is set up in Mode 1 or Mode 2.

DS30491D-page 74                                                                                 2003-2013 Microchip Technology Inc.
                                               PIC18F6585/8585/6680/8680

TABLE 4-3:           REGISTER FILE SUMMARY (CONTINUED)

File Name    Bit 7      Bit 6          Bit 5   Bit 4              Bit 3             Bit 2                   Bit 1  Bit 0        Value on    Details

                                                                                                                                POR, BOR    on page:

B4D3(7)      B4D37      B4D36          B4D35   B4D34              B4D33             B4D32       B4D31              B4D30        xxxx  xxxx  44, 230

B4D2(7)      B4D27      B4D26          B4D25   B4D24              B4D23             B4D22       B4D21              B4D20        xxxx  xxxx  44, 230

B4D1(7)      B4D17      B4D16          B4D15   B4D14              B4D13             B4D12       B4D11              B4D10        xxxx  xxxx  44, 230

B4D0(7)      B4D07      B4D06          B4D05   B4D04              B4D03             B4D02       B4D01              B4D00        xxxx  xxxx  44, 230

B4DLC(7)             —  RXRTR          RB1     RB0                DLC3              DLC2        DLC1               DLC0         -xxx  xxxx  44, 230

B4EIDL(7)    EID7       EID6           EID5    EID4               EID3              EID2                    EID1   EID0         xxxx  xxxx  44, 230

B4EIDH(7)    EID15      EID14          EID13   EID12              EID11             EID10                   EID9   EID8         xxxx  xxxx  44, 230

B4SIDL(7)    SID2       SID1           SID0    SRR                EXID/             —           EID17              EID16        xxxx  x-xx  44, 230

                                                                  EXIDE(5)

B4SIDH(7)    SID10      SID9           SID8    SID7               SID6              SID5                    SID4   SID3         xxxx xxxx   44, 230

B4CON(5, 7)  RXFUL/     RXM1/          RTRRO/  FILHIT4/           FILHIT3/          FILHIT2/    FILHIT1/           FILHIT0/     0000 0000   44, 230

             TXB3IF     TXABT          TXLARB  TXERR              TXREQ             RTREN       TXPRI1             TXPRI0

B3D7(7)      B3D77      B3D76          B3D75   B3D74              B3D73             B3D72       B3D71              B3D70        xxxx  xxxx  44, 230

B3D6(7)      B3D67      B3D66          B3D65   B3D64              B3D63             B3D62       B3D61              B3D60        xxxx  xxxx  44, 230

B3D5(7)      B3D57      B3D56          B3D55   B3D54              B3D53             B3D52       B3D51              B3D50        xxxx  xxxx  44, 230

B3D4(7)      B3D47      B3D46          B3D45   B3D44              B3D43             B3D42       B3D41              B3D40        xxxx  xxxx  45, 230

B3D3(7)      B3D37      B3D36          B3D35   B3D34              B3D33             B3D32       B3D31              B3D30        xxxx  xxxx  45, 230

B3D2(7)      B3D27      B3D26          B3D25   B3D24              B3D23             B3D22       B3D21              B3D20        xxxx  xxxx  45, 230

B3D1(7)      B3D17      B3D16          B3D15   B3D14              B3D13             B3D12       B3D11              B3D10        xxxx  xxxx  45, 230

B3D0(7)      B3D07      B3D06          B3D05   B3D04              B3D03             B3D02       B3D01              B3D00        xxxx  xxxx  45, 230

B3DLC(7)             —  RXRTR          RB1     RB0                DLC3              DLC2        DLC1               DLC0         -xxx  xxxx  45, 230

B3EIDL(7)    EID7       EID6           EID5    EID4               EID3              EID2                    EID1   EID0         xxxx  xxxx  45, 230

B3EIDH(7)    EID15      EID14          EID13   EID12              EID11             EID10                   EID9   EID8         xxxx  xxxx  45, 230

B3SIDL(7)    SID2       SID1           SID0    SRR                EXID/             —           EID17              EID16        xxxx  x-xx  45, 230

                                                                  EXIDE(5)

B3SIDH(7)    SID10      SID9           SID8    SID7               SID6              SID5                    SID4   SID3         xxxx xxxx   45, 230

B3CON(5, 7)  RXFUL/     RXM1/          RTRRO/  FILHIT4/           FILHIT3/          FILHIT2/    FILHIT1/           FILHIT0/     0000 0000   45, 230

             TXBIF      TXABT          TXLARB  TXERR              TXREQ             RTREN       TXPRI1             TXPRI0

B2D7(7)      B2D77      B2D76          B2D75   B2D74              B2D73             B2D72       B2D71              B2D70        xxxx  xxxx  45, 230

B2D6(7)      B2D67      B2D66          B2D65   B2D64              B2D63             B2D62       B2D61              B2D60        xxxx  xxxx  45, 230

B2D5(7)      B2D57      B2D56          B2D55   B2D54              B2D53             B2D52       B2D51              B2D50        xxxx  xxxx  45, 230

B2D4(7)      B2D47      B2D46          B2D45   B2D44              B2D43             B2D42       B2D41              B2D40        xxxx  xxxx  45, 230

B2D3(7)      B2D37      B2D36          B2D35   B2D34              B2D33             B2D32       B2D31              B2D30        xxxx  xxxx  45, 230

B2D2(7)      B2D27      B2D26          B2D25   B2D24              B2D23             B2D22       B2D21              B2D20        xxxx  xxxx  45, 230

B2D1(7)      B2D17      B2D16          B2D15   B2D14              B2D13             B2D12       B2D11              B2D10        xxxx  xxxx  45, 230

B2D0(7)      B2D07      B2D06          B2D05   B2D04              B2D03             B2D02       B2D01              B2D00        xxxx  xxxx  45, 230

B2DLC(7)             —  RXRTR          RB1     RB0                DLC3              DLC2        DLC1               DLC0         -xxx  xxxx  45, 230

B2EIDL(7)    EID7       EID6           EID5    EID4               EID3              EID2                    EID1   EID0         xxxx  xxxx  45, 230

B2EIDH(7)    EID15      EID14          EID13   EID12              EID11             EID10                   EID9   EID8         xxxx  xxxx  45, 230

B2SIDL(7)    SID2       SID1           SID0    SRR                EXID/             —           EID17              EID16        xxxx  x-xx  45, 230

                                                                  EXIDE(5)

B2SIDH(7)    SID10      SID9           SID8    SID7               SID6              SID5                    SID4   SID3         xxxx xxxx   45, 230

Legend:      x = unknown, u = unchanged, – = unimplemented, q = value depends on condition

Note     1:  RA6 and associated bits are configured as port pins in RCIO and ECIO Oscillator mode only and         read ‘0’ in  all other oscillator

             modes.

         2:  Bit 21 of the TBLPTRU allows access to the device configuration bits.

         3:  These registers are unused on PIC18F6X80 devices; always maintain these clear.

         4:  These bits have multiple functions depending on the CAN module mode selection.

         5:  Meaning of this register depends on whether this buffer is configured as transmit or receive.

         6:  RG5 is available as an input when MCLR is disabled.

         7:  This register reads all ‘0’s until the ECAN module is set up in Mode 1 or Mode 2.

 2003-2013 Microchip Technology Inc.                                                                                        DS30491D-page 75
PIC18F6585/8585/6680/8680

TABLE 4-3:           REGISTER FILE SUMMARY (CONTINUED)

File Name    Bit 7      Bit 6    Bit 5    Bit 4                   Bit 3             Bit 2                   Bit 1  Bit 0        Value on    Details

                                                                                                                                POR, BOR    on page:

B2CON(5, 7)  RXFUL/     RXM1/    RTRRO/   FILHIT4/                FILHIT3/          FILHIT2/    FILHIT1/           FILHIT0/     0000 0000   45, 230

             TXBIF      TXABT    TXLARB   TXERR                   TXREQ             RTREN       TXPRI1             TXPRI0

B1D7(7)      B1D77      B1D76    B1D75    B1D74                   B1D73             B1D72       B1D71              B1D70        xxxx  xxxx  45, 230

B1D6(7)      B1D67      B1D66    B1D65    B1D64                   B1D63             B1D62       B1D61              B1D60        xxxx  xxxx  45, 230

B1D5(7)      B1D57      B1D56    B1D55    B1D54                   B1D53             B1D52       B1D51              B1D50        xxxx  xxxx  45, 230

B1D4(7)      B1D47      B1D46    B1D45    B1D44                   B1D43             B1D42       B1D41              B1D40        xxxx  xxxx  45, 230

B1D3(7)      B1D37      B1D36    B1D35    B1D34                   B1D33             B1D32       B1D31              B1D30        xxxx  xxxx  45, 230

B1D2(7)      B1D27      B1D26    B1D25    B1D24                   B1D23             B1D22       B1D21              B1D20        xxxx  xxxx  45, 230

B1D1(7)      B1D17      B1D16    B1D15    B1D14                   B1D13             B1D12       B1D11              B1D10        xxxx  xxxx  46, 230

B1D0(7)      B1D07      B1D06    B1D05    B1D04                   B1D03             B1D02       B1D01              B1D00        xxxx  xxxx  46, 230

B1DLC(7)             —  RXRTR    RB1      RB0                     DLC3              DLC2        DLC1               DLC0         -xxx  xxxx  46, 230

B1EIDL(7)    EID7       EID6     EID5     EID4                    EID3              EID2                    EID1   EID0         xxxx  xxxx  46, 230

B1EIDH(7)    EID15      EID14    EID13    EID12                   EID11             EID10                   EID9   EID8         xxxx  xxxx  46, 230

B1SIDL(7)    SID2       SID1     SID0     SRR                     EXID              —           EID17              EID16        xxxx  x-xx  46, 230

B1SIDH(7)    SID10      SID9     SID8     SID7                    SID6              SID5                    SID4   SID3         xxxx  xxxx  46, 230

B1CON(5, 7)  RXFUL/     RXM1/    RTRRO/   FILHIT4/                FILHIT3/          FILHIT2/    FILHIT1/           FILHIT0/     0000  0000  46, 230

             TXBIF      TXABT    TXLARB   TXERR                   TXREQ             RTREN       TXPRI1             TXPRI0

B0D7(7)      B0D77      B0D76    B0D75    B0D74                   B0D73             B0D72       B0D71              B0D70        xxxx  xxxx  46, 230

B0D6(7)      B0D67      B0D66    B0D65    B0D64                   B0D63             B0D62       B0D61              B0D60        xxxx  xxxx  46, 230

B0D5(7)      B0D57      B0D56    B0D55    B0D54                   B0D53             B0D52       B0D51              B0D50        xxxx  xxxx  46, 230

B0D4(7)      B0D47      B0D46    B0D45    B0D44                   B0D43             B0D42       B0D41              B0D40        xxxx  xxxx  46, 230

B0D3(7)      B0D37      B0D36    B0D35    B0D34                   B0D33             B0D32       B0D31              B0D30        xxxx  xxxx  46, 230

B0D2(7)      B0D27      B0D26    B0D25    B0D24                   B0D23             B0D22       B0D21              B0D20        xxxx  xxxx  46, 230

B0D1(7)      B0D17      B0D16    B0D15    B0D14                   B0D13             B0D12       B0D11              B0D10        xxxx  xxxx  46, 230

B0D0(7)      B0D07      B0D06    B0D05    B0D04                   B0D03             B0D02       B0D01              B0D00        xxxx  xxxx  46, 230

B0DLC(7)             —  RTR      RB1      RB0                     DLC3              DLC2        DLC1               DLC0         -xxx  xxxx  46, 230

B0EIDL(7)    EID7       EID6     EID5     EID4                    EID3              EID2                    EID1   EID0         xxxx  xxxx  46, 230

B0EIDH(7)    EID15      EID14    EID13    EID12                   EID11             EID10                   EID9   EID8         xxxx  xxxx  46, 230

B0SIDL(7)    SID2       SID1     SID0     SRR                     EXID              —           EID17              EID16        xxxx  x-xx  46, 230

B0SIDH(7)    SID10      SID9     SID8     SID7                    SID6              SID5                    SID4   SID3         xxxx  xxxx  46, 230

B0CON(5, 7)  RXFUL/     RXM1/    RTRRO/   FILHIT4/                FILHIT3/          FILHIT2/    FILHIT1/           FILHIT0/     0000  0000  46, 230

             TXBIF      TXABT    TXLARB   TXERR                   TXREQ             RTREN       TXPRI1             TXPRI0

TXBIE(7)             —  —        —        TXB2IE                  TXB1IE            TXB0IE                  —      —            ---0  00--  46, 230

BIE0(7)      B5IE       B4IE     B3IE     B2IE                    B1IE              B0IE        RXB1IE             RXB0IE       0000  0000  46, 230

BSEL0(7)     B5TXEN     B4TXEN   B3TXEN   B2TXEN                  B1TXEN            B0TXEN                  —      —            0000  00--  46, 230

MSEL3(7)     FIL15_1    FIL15_0  FIL14_1  FIL14_0                 FIL13_1           FIL13_0     FIL12_1            FIL12_0      0000  0000  46, 230

MSEL2(7)     FIL11_1    FIL11_0  FIL10_1  FIL10_0                 FIL9_1            FIL9_0      FIL8_1             FIL8_0       0000  0000  46, 230

MSEL1(7)     FIL7_1     FIL7_0   FIL6_1   FIL6_0                  FIL5_1            FIL5_0      FIL4_1             FIL4_0       0000  0101  46, 230

MSEL0(7)     FIL3_1     FIL3_0   FIL2_1   FIL2_0                  FIL1_1            FIL1_0      FIL0_1             FIL0_0       0101  0000  46, 230

SDFLC(7)             —  —        —        DFLC4                   DFLC3             DFLC2       DFLC1              DFLC0        ---0  0000  46, 230

RXFCON1(7)   RXF15EN    RXF14EN  RXF13EN  RXF12EN                 RXF11EN           RXF10EN     RXF9EN             RXF8EN       0000  0000  46, 230

RXFCON0(7)   RXF7EN     RXF6EN   RXF5EN   RXF4EN                  RXF3EN            RXF2EN      RXF1EN             RXF0EN       0011  1111  47, 230

Legend:      x = unknown, u = unchanged, – = unimplemented, q = value depends on condition

Note     1:  RA6 and associated bits are configured as port pins in RCIO and ECIO Oscillator mode only and         read ‘0’ in  all other oscillator

             modes.

         2:  Bit 21 of the TBLPTRU allows access to the device configuration bits.

         3:  These registers are unused on PIC18F6X80 devices; always maintain these clear.

         4:  These bits have multiple functions depending on the CAN module mode selection.

         5:  Meaning of this register depends on whether this buffer is configured as transmit or receive.

         6:  RG5 is available as an input when MCLR is disabled.

         7:  This register reads all ‘0’s until the ECAN module is set up in Mode 1 or Mode 2.

DS30491D-page 76                                                                                 2003-2013 Microchip Technology Inc.
                                                PIC18F6585/8585/6680/8680

TABLE 4-3:         REGISTER FILE SUMMARY (CONTINUED)

File Name    Bit 7    Bit 6            Bit 5    Bit 4           Bit 3             Bit 2                   Bit 1  Bit 0     Value on    Details

                                                                                                                           POR, BOR    on page:

RXFBCON7(7)  F15BP_3  F15BP_2          F15BP_1  F15BP_0         F14BP_3           F14BP_2     F14BP_1            F14BP_01  0000  0000  47, 230

RXFBCON6(7)  F13BP_3  F13BP_2          F13BP_1  F13BP_0         F12BP_3           F12BP_2     F12BP_1            F12BP_01  0000  0000  47, 230

RXFBCON5(7)  F11BP_3  F11BP_2          F11BP_1  F11BP_0         F10BP_3           F10BP_2     F10BP_1            F10BP_01  0000  0000  47, 230

RXFBCON4(7)  F9BP_3   F9BP_2           F9BP_1   F9BP_0          F8BP_3            F8BP_2      F8BP_1             F8BP_01   0000  0000  47, 230

RXFBCON3(7)  F7BP_3   F7BP_2           F7BP_1   F7BP_0          F6BP_3            F6BP_2      F6BP_1             F6BP_01   0000  0000  47, 230

RXFBCON2(7)  F5BP_3   F5BP_2           F5BP_1   F5BP_0          F4BP_3            F4BP_2      F4BP_1             F4BP_01   0000  0000  47, 230

RXFBCON1(7)  F3BP_3   F3BP_2           F3BP_1   F3BP_0          F2BP_3            F2BP_2      F2BP_1             F2BP_01   0000  0000  47, 230

RXFBCON0(7)  F1BP_3   F1BP_2           F1BP_1   F1BP_0          F0BP_3            F0BP_2      F0BP_1             F0BP_01   0000  0000  47, 230

Legend:    x = unknown, u = unchanged, – = unimplemented, q = value depends on condition

Note  1:   RA6 and associated bits are configured as port pins in RCIO and ECIO Oscillator mode only and read ‘0’ in       all other oscillator

           modes.

      2:   Bit 21 of the TBLPTRU allows access to the device configuration bits.

      3:   These registers are unused on PIC18F6X80 devices; always maintain these clear.

      4:   These bits have multiple functions depending on the CAN module mode selection.

      5:   Meaning of this register depends on whether this buffer is configured as transmit or receive.

      6:   RG5 is available as an input when MCLR is disabled.

      7:   This register reads all ‘0’s until the ECAN module is set up in Mode 1 or Mode 2.

 2003-2013 Microchip Technology Inc.                                                                                     DS30491D-page 77
PIC18F6585/8585/6680/8680

4.10  Access Bank                                                       4.11          Bank Select Register (BSR)

The   Access  Bank   is  an     architectural  enhancement              The need for a large general purpose memory space

which is very useful for C compiler code optimization.                  dictates a RAM banking scheme. The data memory is

The techniques used by the C compiler may also be                       partitioned     into  sixteen  banks.    When    using   direct

useful for programs written in assembly.                                addressing,     the   BSR    should  be    configured    for  the

This data memory region can be used for:                                desired bank.

•  Intermediate computational values                                    BSR<3:0> holds the upper 4 bits of the 12-bit RAM

•  Local variables of subroutines                                       address. The BSR<7:4> bits will always read ‘0’s and

                                                                        writes will have no effect.

•  Faster context saving/switching of variables                         A               instruction    has   been  provided      in   the

•  Common variables                                                             MOVLB

                                                                        instruction set to assist in selecting banks.

•  Faster evaluation/control of SFRs (no banking)                       If the currently selected bank is not implemented, any

The Access Bank is comprised of the upper 160 bytes                     read will return all ‘0’s and all writes are ignored. The

in Bank 15 (SFRs) and the lower 96 bytes in Bank 0.                     Status register bits will be set/cleared as appropriate for

These two sections will be referred to as Access RAM                    the instruction performed.

High and Access RAM Low, respectively. Figure 4-7                       Each Bank extends up to 0FFh (256 bytes). All data

indicates the Access RAM areas.                                         memory is implemented as static RAM.

A bit in the instruction word specifies if the operation is             A MOVFF instruction ignores the BSR since the 12-bit

to occur in the bank specified by the BSR register or in                addresses are embedded into the instruction word.

the Access Bank. This bit is denoted by the ‘a’ bit (for

access bit).                                                            Section 4.12 “Indirect Addressing, INDF and FSR

When  forced  in  the    Access  Bank  (a      =  0),  the  last        Registers” provides a description of indirect address-

address in Access RAM Low is followed by the first                      ing which allows linear addressing of the entire RAM

address in Access RAM High. Access RAM High maps                        space.

the Special Function Registers so that these registers

can be accessed without any software overhead. This is

useful for testing status flags and modifying control bits.

FIGURE 4-8:              DIRECT    ADDRESSING

                                                            Direct Addressing

                    BSR<3:0>           7          From Opcode(3)        0

      Bank Select(2)               Location Select(3)

                                                                  00h           01h                         0Eh    0Fh

                                                                  000h          100h                   E00h        F00h

                                          Data
                                          Memory(1)