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PIC16LF1934-I/SP

器件型号:PIC16LF1934-I/SP
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Microchip
厂商官网:https://www.microchip.com
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器件描述

8-BIT, FLASH, 32 MHz, RISC MICROCONTROLLER, PDSO28

8位, FLASH, 32 MHz, 精简指令集微控制器, PDSO28

参数

PIC16LF1934-I/SP功能数量 1
PIC16LF1934-I/SP端子数量 28
PIC16LF1934-I/SP最大工作温度 125 Cel
PIC16LF1934-I/SP最小工作温度 -40 Cel
PIC16LF1934-I/SP最大供电/工作电压 5.5 V
PIC16LF1934-I/SP最小供电/工作电压 2.3 V
PIC16LF1934-I/SP额定供电电压 3 V
PIC16LF1934-I/SP外部数据总线宽度 0.0
PIC16LF1934-I/SP输入输出总线数量 25
PIC16LF1934-I/SP线速度 32 MHz
PIC16LF1934-I/SP加工封装描述 5.30 MM, 铅 FREE, 塑料, SSOP-28
PIC16LF1934-I/SP无铅 Yes
PIC16LF1934-I/SP欧盟RoHS规范 Yes
PIC16LF1934-I/SP中国RoHS规范 Yes
PIC16LF1934-I/SP状态 ACTIVE
PIC16LF1934-I/SP工艺 CMOS
PIC16LF1934-I/SP包装形状 矩形的
PIC16LF1934-I/SP包装尺寸 SMALL OUTLINE, SHRINK PITCH
PIC16LF1934-I/SP表面贴装 Yes
PIC16LF1934-I/SP端子形式 GULL WING
PIC16LF1934-I/SP端子间距 0.6500 mm
PIC16LF1934-I/SP端子涂层 MATTE 锡
PIC16LF1934-I/SP端子位置
PIC16LF1934-I/SP包装材料 塑料/环氧树脂
PIC16LF1934-I/SP温度等级 AUTOMOTIVE
PIC16LF1934-I/SPADC通道 Yes
PIC16LF1934-I/SP地址总线宽度 0.0
PIC16LF1934-I/SP位数 8
PIC16LF1934-I/SP最大FCLK时钟频率 32 MHz
PIC16LF1934-I/SPDAC通道 Yes
PIC16LF1934-I/SP微处理器类型 精简指令集微控制器
PIC16LF1934-I/SPPWM通道 Yes
PIC16LF1934-I/SPROM编程 FLASH

PIC16LF1934-I/SP器件文档内容

              PIC16F193X/LF193X
                            Data Sheet

              28/40/44-Pin Flash-Based, 8-Bit
                 CMOS Microcontrollers wtih

LCD Driver and nanoWatt XLP Technology

2009 Microchip Technology Inc.  Preliminary  DS41364D
Note the following details of the code protection feature on Microchip devices:
Microchip products meet the specification contained in their particular Microchip Data Sheet.

Microchip believes that its family of products is one of the most secure families of its kind on the market today, when used in the
      intended manner and under normal conditions.

There are dishonest and possibly illegal methods used to breach the code protection feature. All of these methods, to our
      knowledge, require using the Microchip products in a manner outside the operating specifications contained in Microchip's Data
      Sheets. Most likely, the person doing so is engaged in theft of intellectual property.

Microchip is willing to work with the customer who is concerned about the integrity of their code.

Neither Microchip nor any other semiconductor manufacturer can guarantee the security of their code. Code protection does not
      mean that we are guaranteeing the product as "unbreakable."

Code protection is constantly evolving. We at Microchip are committed to continuously improving the code protection features of our
products. Attempts to break Microchip's code protection feature may be a violation of the Digital Millennium Copyright Act. If such acts
allow unauthorized access to your software or other copyrighted work, you may have a right to sue for relief under that Act.

Information contained in this publication regarding device         Trademarks
applications and the like is provided only for your convenience
and may be superseded by updates. It is your responsibility to     The Microchip name and logo, the Microchip logo, dsPIC,
ensure that your application meets with your specifications.       KEELOQ, KEELOQ logo, MPLAB, PIC, PICmicro, PICSTART,
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WARRANTIES OF ANY KIND WHETHER EXPRESS OR                          Technology Incorporated in the U.S.A. and other countries.
IMPLIED, WRITTEN OR ORAL, STATUTORY OR
OTHERWISE, RELATED TO THE INFORMATION,                             FilterLab, Hampshire, HI-TECH C, Linear Active Thermistor,
INCLUDING BUT NOT LIMITED TO ITS CONDITION,                        MXDEV, MXLAB, SEEVAL and The Embedded Control
QUALITY, PERFORMANCE, MERCHANTABILITY OR                           Solutions Company are registered trademarks of Microchip
FITNESS FOR PURPOSE. Microchip disclaims all liability             Technology Incorporated in the U.S.A.
arising from this information and its use. Use of Microchip
devices in life support and/or safety applications is entirely at  Analog-for-the-Digital Age, Application Maestro, CodeGuard,
the buyer's risk, and the buyer agrees to defend, indemnify and    dsPICDEM, dsPICDEM.net, dsPICworks, dsSPEAK, ECAN,
hold harmless Microchip from any and all damages, claims,          ECONOMONITOR, FanSense, HI-TIDE, In-Circuit Serial
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conveyed, implicitly or otherwise, under any Microchip             logo, MPLIB, MPLINK, mTouch, Octopus, Omniscient Code
intellectual property rights.                                      Generation, PICC, PICC-18, PICDEM, PICDEM.net, PICkit,
                                                                   PICtail, PIC32 logo, REAL ICE, rfLAB, Select Mode, Total
                                                                   Endurance, TSHARC, UniWinDriver, WiperLock and ZENA
                                                                   are trademarks of Microchip Technology Incorporated in the
                                                                   U.S.A. and other countries.

                                                                   SQTP is a service mark of Microchip Technology Incorporated
                                                                   in the U.S.A.

                                                                   All other trademarks mentioned herein are property of their
                                                                   respective companies.

                                                                   2009, Microchip Technology Incorporated, Printed in the
                                                                   U.S.A., All Rights Reserved.

                                                                        Printed on recycled paper.

                                                                   Microchip received ISO/TS-16949:2002 certification for its worldwide
                                                                   headquarters, design and wafer fabrication facilities in Chandler and
                                                                   Tempe, Arizona; Gresham, Oregon and design centers in California
                                                                   and India. The Company's quality system processes and procedures
                                                                   are for its PIC MCUs and dsPIC DSCs, KEELOQ code hopping
                                                                   devices, Serial EEPROMs, microperipherals, nonvolatile memory and
                                                                   analog products. In addition, Microchip's quality system for the design
                                                                   and manufacture of development systems is ISO 9001:2000 certified.

DS41364D-page 2  Preliminary                                        2009 Microchip Technology Inc.
                                                      PIC16F193X/LF193X

28/40/44-Pin Flash-Based, 8-Bit CMOS Microcontrollers with
          LCD Driver with nanoWatt XLP Technology

Devices Included In This Data Sheet:                  PIC16LF193X Low-Power Features:

PIC16F193X Devices:                                    Standby Current:
                                                         - 60 nA @ 1.8V, typical
PIC16F1933          PIC16F1934
PIC16F1936          PIC16F1937                     Operating Current:
PIC16F1938          PIC16F1939                       - 7.0 A @ 32 kHz, 1.8V, typical (PIC16LF193X)
                                                         - 150 A @ 1 MHz, 1.8V, typical (PIC16LF193X)
PIC16LF193X Devices:   PIC16LF1934
                      PIC16LF1937                   Timer1 Oscillator Current:
PIC16LF1933         PIC16LF1939                      - 600 nA @ 32 kHz, 1.8V, typical
PIC16LF1936
PIC16LF1938                                        Low-Power Watchdog Timer Current:
                                                         - 500 nA @ 1.8V, typical (PIC16LF193X)
High-Performance RISC CPU:
                                                      Peripheral Features:
Only 49 Instructions to Learn:
   - All single-cycle instructions except branches    Up to 35 I/O Pins and 1 Input-only pin:
                                                         - High-current source/sink for direct LED drive
Operating Speed:                                       - Individually programmable Interrupt-on-pin
   - DC 32 MHz oscillator/clock input                     change pins
   - DC 125 ns instruction cycle                       - Individually programmable weak pull-ups

Up to 16K x 14 Words of Flash Program Memory         Integrated LCD Controller:
Up to 1024 Bytes of Data Memory (RAM)                  - Up to 96 segments
Interrupt Capability with automatic context saving     - Variable clock input
16-Level Deep Hardware Stack                           - Contrast control
Direct, Indirect and Relative Addressing modes         - Internal voltage reference selections
Processor Read Access to Program Memory
Pinout Compatible to other 28/40-pin PIC16CXXX       Capacitive Sensing Module (mTouchTM)
                                                         - Up to 16 selectable channels
   and PIC16FXXX Microcontrollers
                                                       A/D Converter:
Special Microcontroller Features:                        - 10-bit resolution and up to 14 channels
                                                         - Selectable 1.024/2.048/4.096V voltage
Precision Internal Oscillator:                            reference
   - Factory calibrated to 1%, typical
   - Software selectable frequency range from          Timer0: 8-Bit Timer/Counter with 8-Bit
      32 MHz to 31 kHz                                   Programmable Prescaler

Power-Saving Sleep mode                              Enhanced Timer1
Power-on Reset (POR)                                   - Dedicated low-power 32 kHz oscillator driver
Power-up Timer (PWRT) and Oscillator Start-up          - 16-bit timer/counter with prescaler
                                                         - External Gate Input mode with toggle and
   Timer (OST)                                              single shot modes
Brown-out Reset (BOR)                                  - Interrupt-on-gate completion

   - Selectable between two trip points                Timer2, 4, 6: 8-Bit Timer/Counter with 8-Bit Period
   - Disable in Sleep option                             Register, Prescaler and Postscaler
Multiplexed Master Clear with Pull-up/Input Pin
Programmable Code Protection                         Two Capture, Compare, PWM Modules (CCP)
High Endurance Flash/EEPROM cell:                      - 16-bit Capture, max. resolution 125 ns
   - 100,000 write Flash endurance                       - 16-bit Compare, max. resolution 125 ns
   - 1,000,000 write EEPROM endurance                    - 10-bit PWM, max. frequency 31.25 kHz
   - Flash/Data EEPROM retention: > 40 years
Wide Operating Voltage Range:                        Three Enhanced Capture, Compare, PWM
   - 1.8V-5.5V (PIC16F193X)                              modules (ECCP)
   - 1.8V-3.6V (PIC16LF193X)                             - 3 PWM time-base options
                                                         - Auto-shutdown and auto-restart
                                                         - PWM steering
                                                         - Programmable Dead-band Delay

2009 Microchip Technology Inc.                    Preliminary  DS41364D-page 3
PIC16F193X/LF193X

Peripheral Features (Continued):

Master Synchronous Serial Port (MSSP) with SPI
   and I2CTM with:
   - 7-bit address masking
   - SMBUS/PMBUSTM compatibility
   - Auto-wake-up on start

Enhanced Universal Synchronous Asynchronous
   Receiver Transmitter (EUSART)
   - RS-232, RS-485 and LIN compatible
   - Auto-Baud Detect

SR Latch (555 Timer):
   - Multiple Set/Reset input options
   - Emulates 555 Timer applications

2 Comparators:
   - Rail-to-rail inputs/outputs
   - Power mode control
   - Software enable hysteresis

Voltage Reference module:
   - Fixed Voltage Reference (FVR) with 1.024V,
      2.048V and 4.096V output levels
   - 5-bit rail-to-rail resistive DAC with positive
      and negative reference selection

PIC16F193X/LF193X Family Types

Device
              Program Memory

                  Flash (words)
                          Data EEPROM

                              (bytes)
                                         SRAM (bytes)

                                                     I/O's
                                                               10-bit A/D

                                                                   (ch)
                                                                           CapSense

                                                                               (ch)
                                                                                         Comparators

                                                                                                    Timers
                                                                                                       8/16-bit
                                                                                                                  EUSART
                                                                                                                             I2CTM/SPI
                                                                                                                                          ECCP

                                                                                                                                                      CCP
                                                                                                                                                                  LCD

PIC16F1933   4096   256  256   25  11                8   2  4/1  Yes Yes  3  2  16(1)/4
PIC16LF1933

PIC16F1934   4096   256  256   36  14                16  2  4/1  Yes Yes  3  2                                24/4
PIC16LF1934

PIC16F1936   8192   256  512   25  11                8   2  4/1  Yes Yes  3  2  16(1)/4
PIC16LF1936

PIC16F1937   8192   256  512   36  14                16  2  4/1  Yes Yes  3  2                                24/4
PIC16LF1937

PIC16F1938   16384  256  1024  25  11                8   2  4/1  Yes Yes  3  2  16(1)/4
PIC16LF1938

PIC16F1939   16384  256  1024  36  14                16  2  4/1  Yes Yes  3  2                                24/4
PIC16LF1939

Note 1: COM3 and SEG15 share the same physical pin on PIC16F1933/1936/1938/PIC16LF1933/1936/1938, therefore,
                SEG15 is not available when using 1/4 multiplex displays.

DS41364D-page 4                    Preliminary                    2009 Microchip Technology Inc.
                                                                                      PIC16F193X/LF193X

Pin Diagram 28-Pin SPDIP/SOIC/SSOP (PIC16F1933/1936/1938, PIC16LF1933/1936/1938)

           28-pin SPDIP, SOIC, SSOP

                                 VPP/MCLR/RE3         1                               28  RB7/ICSPDAT/ICDDAT/SEG13

SEG12/VCAP(2)/SS(1)/SRNQ(1)/C2OUT(1)/C12IN0-/AN0/RA0  2                               27  RB6/ICSPCLK/ICDCLK/SEG14

SEG7/C12IN1-/AN1/RA1                                  3                               26  RB5/AN13/CPS5/P2B(1)/CCP3(1)/P3A(1)/T1G(1)/COM1

COM2/DACOUT/VREF-/C2IN+/AN2/RA2                       4   PIC16F1933/1936/1938        25  RB4/AN11/CPS4/P1D/COM0
                                                               PIC16LF1933/1936/1938
SEG15/COM3/VREF+/C1IN+/AN3/RA3                        5                               24  RB3/AN9/C12IN2-/CPS3/CCP2(1)/P2A(1)/VLCD3

SEG4/CCP5/SRQ/T0CKI/CPS6/C1OUT/RA4                    6                               23  RB2/AN8/CPS2/P1B/VLCD2

SEG5/VCAP(2)/SS(1)/SRNQ(1)/CPS7/C2OUT(1)/AN4/RA5      7                               22  RB1/AN10/C12IN3-/CPS1/P1C/VLCD1

                                 VSS                  8                               21  RB0/AN12/CPS0/CCP4/SRI/INT/SEG0

SEG2/CLKIN/OSC1/RA7                                   9                               20  VDD

SEG1/VCAP(2)/CLKOUT/OSC2/RA6                          10                              19  VSS

P2B(1)/T1CKI/T1OSO/RC0                                11                              18  RC7/RX/DT/P3B/SEG8

P2A(1)/CCP2(1)/T1OSI/RC1                              12                              17  RC6/TX/CK/CCP3(1)/P3A(1)/SEG9

SEG3/P1A/CCP1/RC2                                     13                              16  RC5/SDO/SEG10

SEG6/SCL/SCK/RC3                                      14                              15  RC4/SDI/SDA/T1G(1)/SEG11

Note 1: Pin function is selectable via the APFCON register.
         2: PIC16F193X devices only.

2009 Microchip Technology Inc.                       Preliminary                                                   DS41364D-page 5
PIC16F193X/LF193X

Pin Diagram 28-Pin QFN/UQFN (PIC16F1933/1936/1938, PIC16LF1933/1936/1938)

              28-pin QFN/UQFN
                                                                                                      RA0/AN0/C12IN0-/C2OUT(1)/SRNQ(1)/SS(1)/VCAP(2)/SEG12
                                                                              RA1/AN1/C12IN1-/SEG7                                                          RE3/MCLR/VPP       RB7/ICSPDAT/ICDDAT/SEG13  RB6/ICSPCLK/ICDCLK/SEG14  RB5/AN13/CPS5/P2B(1)/CCP3(1)/P3A(1)/T1G(1)/COM1  RB4/AN11/CPS4/P1D/COM0

                                                                              28                      27                                                    26                 25                        24                        23                                               22

                     COM2/DACOUT/VREF-/C2IN+/AN2/RA2                       1                                                                                                                                                                                                                                21  RB3/AN9/C12IN2-/CPS3/CCP2(1)/P2A(1)/VLCD3
                       SEG15/COM3/VREF+/C1IN+/AN3/RA3                                                                                                                                                                                                                                                           RB2/AN8/CPS2/P1B/VLCD2
                                                                           2                                                                                                                                                                                                                                20
               SEG4/CCP5/SRQ/T0CKI/CPS6/C1OUT/RA4                                                                                                                                                                                                                                                               RB1/AN10/C12IN3-/CPS1/P1C/VLCD1
SEG5(1)/VCAP(2)/SS(1)/SRNQ/CPS7/C2OUT(1)/AN4/RA5                           3 PIC16F1933/1936/1938 19                                                                                                                                                                                                            RB0/AN12/CPS0/CCP4/SRI/INT/SEG0
                                                                           4 PIC16LF1933/1936/193818
                                                                      VSS  5                                                                                                                                                                                                                                17  VDD
                                          SEG2/CLKIN/OSC1/RA7                                                                                                                                                                                                                                                   VSS
                           SEG1/VCAP(2)/CLKOUT/OSC2/RA6                    6                                                                                                                                                                                                                                16  RC7/RX/DT/P3B/SEG8

                                                                           7                                                                                10                                           12                        13                                               14                      15

                                                                              8                       9                                                                        11

                                                                              P2B(1)/T1CKI/T1OSO/RC0  (1)P2A/(1)CCP2/T1OSI/RC1                              SEG3/P1A/CCP1/RC2  SEG6/SCL/SCK/RC3  SEG11/T1G(1)/SDA/SDI/RC4          SEG10/SDO/RC5  SEG9/P3A(1)/CCP3(1)/CK/TX/RC6

                 Note 1: Pin function is selectable via the APFCON register.
                          2: PIC16F193X devices only.

DS41364D-page 6                                                            Preliminary                                                                                                                                                                                                                           2009 Microchip Technology Inc.
                                                                   PIC16F193X/LF193X

TABLE 1:    28-PIN SUMMARY (PIC16F1933/1936/1938, PIC16LF1933/1936/1938)

I/O
         28-Pin SIP
               28-Pin QFN/UQFN

                        ANSEL
                                   A/D

                                               Cap Sense
                                                              Comparator

                                                                              SR Latch
                                                                                            Timers
                                                                                                             CCP
                                                                                                                             EUSART
                                                                                                                                            MSSP
                                                                                                                                                           LCD
                                                                                                                                                                         Interrupt
                                                                                                                                                                                     Pull-up
                                                                                                                                                                                                      Basic

RA0 2 27 Y    AN0    --          C12IN0-/  SRNQ(1)             --    --      --     SS(1)  SEG12  --   --    VCAP(2)
                                 C2OUT(1)
                                                                     --                                         --
RA1 3 28 Y    AN1    --          C12IN1-   --                  --    --      --     --     SEG7   --   --       --

RA2 4 1 Y AN2/ --                C2IN+/    --                  --    --      --     --     COM2   --   --       --

              VREF-              DACOUT                            CCP5                                         --
                                                                     --                                      VCAP(2)
RA3 5 2 Y AN3/ --                C1IN+     --                  --    --      --     --     SEG15/ --   --    OSC2/
                                                                                                            CLKOUT
              VREF+                                                                        COM3              VCAP(2)
                                                                                                             OSC1/
RA4 6 3 Y     -- CPS6 C1OUT SRQ T0CKI                                        --     --     SEG4   --   --    CLKIN

RA5 7 4 Y     AN4 CPS7 C2OUT(1) SRNQ(1)                        --            --     SS(1)  SEG5   --   --       --

RA6 10 7 --   --     --          --        --                  --            --     --     SEG1   --   --       --
                                                                                                                --
RA7 9 6 --    --     --          --        --                  --  --        --     --     SEG2   --   --       --

RB0 21 18 Y AN12 CPS0            --        SRI                 --  CCP4      --     --     SEG0 INT/   Y        --
                                                                                                                --
                                                                                                  IOC
                                                                                                           ICSPCLK/
RB1 22 19 Y AN10 CPS1 C12IN3-              --                  --  P1C       --     --     VLCD1 IOC   Y    ICDCLK
                                                                                                           ICSPDAT/
RB2 23 20 Y AN8 CPS2             --        --                  --  P1B       --     --     VLCD2 IOC   Y    ICDDAT

RB3 24 21 Y AN9 CPS3 C12IN2-               --                  --  CCP2(1)/  --     --     VLCD3 IOC   Y        --
                                                                   P2A(1)
                                                                                                                --
RB4 25 22 Y AN11 CPS4            --        --                  --  P1D       --     --     COM0 IOC    Y
                                                                                                                --
RB5 26 23 Y AN13 CPS5            --        --       T1G(1)         P2B(1)    --     --     COM1 IOC    Y
                                                                   CCP3(1)/                                     --
                                                                   P3A(1)                                       --
                                                                                                                --
RB6 27 24 --  --     --          --        --                  --  --        --     --     SEG14 IOC   Y        --

RB7 28 25 --  --     --          --        --                  --  --        --     --     SEG13 IOC   Y        --
                                                                                                           MCLR/VPP
RC0 11 8 --   --     --          --        --       T1OSO/ P2B(1)            --     --     --     --   --
                                                                                                               VDD
                                                    T1CKI                                                      VSS

RC1 12 9 --   --     --          --        --       T1OSI CCP2(1)/           --     --     --     --   --
                                                                   P2A(1)

RC2 13 10 --  --     --          --        --                  --  CCP1/     --     --     SEG3   --   --

                                                                   P1A

RC3 14 11 --  --     --          --        --                  --  --        -- SCK/SCL SEG6      --   --

RC4 15 12 --  --     --          --        --       T1G(1)         --        -- SDI/SDA SEG11     --   --

RC5 16 13 --  --     --          --        --                  --  --        --     SDO SEG10 --       --

RC6 17 14 --  --     --          --        --                  --  CCP3(1) TX/CK    --     SEG9   --   --
                                                                   P3A(1)

RC7 18 15 --  --     --          --        --                  --  P3B       RX/DT  --     SEG8   --   --

RE3 1 26 --   --     --          --        --                  --  --        --     --     --     --   Y

VDD 20 17 --  --     --          --        --                  --  --        --     --     --     --   --

Vss 8, 5, --  --     --          --        --                  --  --        --     --     --     --   --

19 16

Note 1: Pin functions can be moved using the APFCON register.
          2: PIC16F193X devices only.

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PIC16F193X/LF193X

Pin Diagram 40-Pin PDIP (PIC16F1934/1937/1939, PIC16LF1934/1937/1939)

          40-Pin PDIP

                 VPP/MCLR/RE3                         1                                 40  RB7/ICSPDAT/ICDDAT/SEG13

SEG12/VCAP(2)/SS(1)/SRNQ(1)/C2OUT(1)/C12IN0-/AN0/RA0  2                                 39  RB6/ICSPCLK/ICDCLK/SEG14

                 SEG7/C12IN1-/AN1/RA1                 3                                 38  RB5/AN13/CPS5/CCP3(1)/P3A(1)/T1G(1)/COM1

COM2/DACOUT/VREF-/C2IN+/AN2/RA2                       4                                 37  RB4/AN11/CPS4/COM0

                 SEG15/VREF+/C1IN+/AN3/RA3            5                                 36  RB3/AN9/C12IN2-/CPS3/CCP2(1)/P2A(1)/VLCD3

                 SEG4/SRQ/T0CKI/CPS6/C1OUT/RA4        6                                 35  RB2/AN8/CPS2/VLCD2

SEG5/VCAP(2)/SS(1)/SRNQ(1)/CPS7/C2OUT(1)/AN4/RA5      7      PIC16F1934/1937/1939       34  RB1/AN10/C12IN3-/CPS1/VLCD1
                                                                 PIC16LF1934/1937/1939
                 SEG21/CCP3(1)/P3A(1)/AN5/RE0         8                                 33  RB0/AN12/CPS0/SRI/INT/SEG0

                 SEG22/P3B/AN6/RE1                    9                                 32  VDD

                 SEG23/CCP5/AN7/RE2                   10                                31  VSS

                 VDD                                  11                                30  RD7/CPS15/P1D/SEG20

                 VSS                                  12                                29  RD6/CPS14/P1C/SEG19

                 SEG2/CLKIN/OSC1/RA7                  13                                28  RD5/CPS13/P1B/SEG18

                 SEG1/VCAP(2)/CLKOUT/OSC2/RA6         14                                27  RD4/CPS12/P2D/SEG17

                 P2B(1)/T1CKI/T1OSO/RC0               15                                26  RC7/RX/DT/SEG8

                 P2A(1)/CCP2(1)/T1OSI/RC1             16                                25  RC6/TX/CK/SEG9

                 SEG3/P1A/CCP1/RC2                    17                                24  RC5/SDO/SEG10

                 SEG6/SCK/SCL/RC3                     18                                23  RC4/SDI/SDA/T1G(1)/SEG11

                 COM3/CPS8/RD0                        19                                22  RD3/CPS11/P2C/SEG16

                 CCP4/CPS9/RD1                        20                                21  RD2/CPS10/P2B(1)

Note 1: Pin function is selectable via the APFCON register.
         2: PIC16F193X devices only.

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                                   PIC16F193X/LF193X

Pin Diagram 44-Pin QFN (PIC16F1934/1937/1939, PIC16LF1934/1937/1939)

     44-pin QFN
                                                                                                     RC4/SDI/SDA/T1G(1)/SEG11
                                                RC6/TX/CK/SEG9                          RC5/SDO/SEG10                        RD3/CPS11/P2C/SEG16      RD2/CPS10/P2B(1)        RD1/CPS9/CCP4             RD0/CPS8/COM3RC3/SCL/SCK/SEG6                                   RC2/CCP1/P1A/SEG3   RC1/T1OSI/CCP2(1)/P2A(1)          RC0/T1OSO/T1CKI/P2B(1)

                     SEG8/DT/RX/RC7          1  44                                      43           42     41                                        40                      39                      38            37                                                36                    35                                34                        RA6/OSC2/CLKOUT/VCAP(2)/SEG1
            SEG17/P2D/CPS12/RD4                                                                                                                                                                                                                                                                                               33                        RA7/OSC1/CLKIN/SEG2
            SEG18/P1B/CPS13/RD5              2                                                                                                                                                                                                                                                                                32                        VSS
            SEG19/P1C/CPS14/RD6                                                                                                                                                                                                                                                                                                                         VSS
            SEG20/P1D/CPS15/RD7              3                                                                                                                                                                                                                                                                                31                        NC
                                             4                                                                                                                                                                                                                                                                                                          VDD
                                        VSS                                                                                                                                                                                                                                                                                   30                        RE2/AN7/CCP5/SEG23
                                        VDD  5 PIC16F1934/1937/1939 29                                                                                                                                                                                                                                                                                  RE1/AN6/P3B/SEG22
                                        VDD  6  PIC16LF1934/1937/193928                                                                                                                                                                                                                                                                                 RE0/AN5/CCP3(1)/P3A(1)/SEG21
  SEG0/INT/SRI/CPS0/AN12/RB0                 7                                    27                                                                                                                                                                                                                                                                    RA5/AN4/C2OUT(1)/CPS7/SRNQ(1)/SS(1)/VCAP(2)/SEG5
VLCD1/CPS1/C12IN3-/AN10/RB1                  8                                                                                                                                                                                                                                                                                                          RA4/C1OUT/CPS6/T0CKI/SRQ/SEG4
             VLCD2/CPS2/AN8/RB2              9                                                                                                                                                                                                                                                                              2226
                                             10                                                                                                                                                                                                                                                                               25
                                             11                                                                                                                                                                                                                                                                               24
                                                1213                                    14                  15                 16                     17                      18                        19             20                                                                 COM2/DACOUT/VREF-/C2IN+/AN2/RA2 21  23

                                             VLCD3/P2A(1)/CCP2(1)/CPS3/C12IN2-/AN9/RB3  NCCOM0/CPS4/AN11/RB4COM1/T1G(1)/P3A(1)/CCP3(1)/CPS5/AN13/RB5SEG14/ICDCLK/ICSPCLK/RB6  SEG13/ICDDAT/ICSPDAT/RB7VPP/MCLR/RE3SEG12/VCAP(2)/SS(1)/SRNQ(1)/C2OUT(1)/C12IN0-/AN0/RA0SEG7/C12IN1-/AN1/RA1                                    SEG15VREF+/C1IN+/AN3/RA3

Note 1: Pin function is selectable via the APFCON register.
         2: PIC16F193X devices only.

2009 Microchip Technology Inc.                                                                                                                       Preliminary                                                                                                                                                                                       DS41364D-page 9
PIC16F193X/LF193X

Pin Diagram 44-Pin TQFP (PIC16F1934/1937/1939, PIC16LF1934/1937/1939)

                 44-pin TQFP

                                                                   RC6/TX/CK/SEG9  RC5/SDO/SEG10RC4/SDI/SDA/T1G(1)/SEG11RD3/CPS11/P2C/SEG16    RD2/CPS10/P2B(1)        RD1/CPS9/CCP4RD0/CPS8/COM3            RC3/SCL/SCK/SEG6                                      RC2/CCP1/P1A/SEG3RC1/T1OSI/CCP2(1)/P2A(1)NC

                                       SEG8/DT/RX/RC7           1  4443            42             41                      40                   39                        38                                  3736                                                  35                  34                                                        NC
                              SEG17/P2D/CPS12/RD4                                                                                                                                                                                                                                                                       33                       RC0/T1OSO/T1CKI/P2B(1)
                              SEG18/P1B/CPS13/RD5               2                                                                                                                                                                                                                                                       32                       RA6/OSC2/CLKOUT/VCAP(2)/SEG1
                              SEG19/P1C/CPS14/RD6               3                                                                                                                                                                                                                                                       31                       RA7/OSC1/CLKIN/SEG2
                              SEG20/P1D/CPS15/RD7               4                                                                                                                                                                                                                                                       30                       VSS
                                                                                                                                                                                                                                                                                                                        29                       VDD
                                                           VSS  5  PIC16F1934/1937/1939                                                                                                                                                                                                                                 28                       RE2/AN7/CCP5/SEG23
                                                           VDD  6  PIC16LF1934/1937/1939                                                                                                                                                                                                                                27                       RE1/AN6/P3B/SEG22
                                                                7                                                                                                                                                                                                                                                                                RE0/AN5/CCP3(1)/P3A(1)/SEG21
                    SEG0/INT/SRI/CPS0/AN12/RB0                  8                                                                                                                                                                                                                                                       26
                  VLCD1/CPS1/C12IN3-/AN10/RB1                   9                                                                                                                                                                                                                                                                                RA5/AN4/C2OUT(1)/CPS7/SRNQ(1)/SS(1)/VCAP(2)/SEG5
                                                                                                                                                                                                                                                                                                                        25                       RA4/C1OUT/CPS6/T0CKI/SRQ/SEG4
                                VLCD2/CPS2/AN8/RB2              10                                                                                                                                                                                                                                                      24
VLCD3/P2A(1)/CCP2(1)/CPS3/C12IN2-/AN9/RB3                       11                                                                                                                                                                                                                                                      23
                                                                   12  13                       14                      1516                                           1718                                  19                                                    20                  2122

                                                                   NC  NC          COM0/CPS4/AN11/RB4COM1/T1G(1)/P3A(1)/CCP3(1)/CPS5/AN13/RB5  SEG14/ICDCLK/ICSPCLK/RB6SEG13/ICDDAT/ICSPDAT/RB7  VPP/MCLR/RE3SEG12/VCAP(2)/SS(1)/SRNQ(1)/C2OUT(1)/C12IN0-/AN0/RA0SEG7/C12IN1-/AN1/RA1  COM2/DACOUT/VREF-/C2IN+/AN2/RA2SEG15/VREF+/C1IN+/AN3/RA3

Note 1: Pin function is selectable via the APFCON register.
         2: PIC16F193X devices only.

DS41364D-page 10                                                                                  Preliminary                                                                                                                                                                                                                                     2009 Microchip Technology Inc.
                                                                       PIC16F193X/LF193X

TABLE 2:      40/44-PIN SUMMARY(PIC16F1934/1937/1939, PIC16LF1934/1937/1939)

I/O
        40-Pin PDIP
               44-Pin TQFP
                      44-Pin QFN

                                 ANSEL
                                            A/D

                                                        Cap Sense
                                                                       Comparator

                                                                                       SR Latch
                                                                                                      Timers
                                                                                                                      CCP
                                                                                                                                    EUSART
                                                                                                                                                   MSSP
                                                                                                                                                                  LCD
                                                                                                                                                                                Interrupt
                                                                                                                                                                                            Pull-up
                                                                                                                                                                                                          Basic

RA0 2 19 19   Y      AN0         --  C12IN0-/  SRNQ(1)         --      --        --     SS(1)  SEG12  --   --           VCAP
                                     C2OUT(1)

RA1 3 20 20   Y      AN1         --  C12IN1-   --              --      --        --     --     SEG7   --   --           --

RA2 4 21 21   Y AN2/ --              C2IN+/    --              --      --        --     --     COM2   --   --           --

                     VREF-           DACOUT

RA3 5 22 22   Y AN3/ --              C1IN+     --              --      --        --     --     SEG15 --    --           --

                     VREF+

RA4 6 23 23   Y      -- CPS6 C1OUT             SRQ             T0CKI             --     --     SEG4   --   --           --

RA5 7 24 24   Y      AN4 CPS7 C2OUT(1) SRNQ(1)                 --      --        --     SS(1)  SEG5   --   --           VCAP

RA6 14 31 33 --      --          --  --        --              --      --        --     --     SEG1   --   --  OSC2/

                                                                                                               CLKOUT

                                                                                                                        VCAP

RA7 13 30 32 --      --          --  --        --              --      --        --     --     SEG2   --   --  OSC1/

                                                                                                               CLKIN

RB0 33 8 9    Y AN12 CPS0            --        SRI             --      --        --     --     SEG0 INT/   Y            --

                                                                                                      IOC

RB1 34 9 10   Y AN10 CPS1 C12IN3-              --              --      --        --     --     VLCD1 IOC   Y            --

RB2 35 10 11  Y AN8 CPS2             --        --              --      --        --     --     VLCD2 IOC   Y            --

RB3 36 11 12  Y      AN9 CPS3 C12IN2-          --              --      CCP2(1)/  --     --     VLCD3 IOC   Y            --
                                                                       P2A(1)

RB4 37 14 14  Y AN11 CPS4            --        --              --      --        --     --     COM0 IOC    Y            --

RB5 38 15 15  Y AN13 CPS5            --        --              T1G(1) CCP3(1)/   --     --     COM1 IOC    Y            --
                                                                       P3A(1)

RB6 39 16 16 --      --          --  --        --              --      --        --     --     SEG14 IOC   Y ICSPCLK/
                                                                                                                    ICDCLK

RB7 40 17 17 --      --          --  --        --              --      --        --     --     SEG13 IOC   Y ICSPDAT/
                                                                                                                    ICDDAT

RC0 15 32 34 --      --          --  --        --              T1OSO/ P2B(1)     --     --     --     --   --           --

                                                               T1CKI

RC1 16 35 35 --      --          --  --        --              T1OSI CCP2(1)/ --        --     --     --   --           --
                                                                       P2A(1)

RC2 17 36 36 --      --          --  --        --              --      CCP1/     --     --     SEG3   --   --           --

                                                                       P1A

RC3 18 37 37 --      --          --  --        --              --      --        -- SCK/SCL SEG6      --   --           --

RC4 23 42 42 --      --          --  --        --              T1G(1)  --        -- SDI/SDA SEG11     --   --           --

RC5 24 43 43 --      --          --  --        --              --      --        --     SDO SEG10 --       --           --

RC6 25 44 44 --      --          --  --        --              --      --        TX/CK  --     SEG9   --   --           --

RC7 26 1 1    --     --          --  --        --              --      --        RX/DT  --     SEG8   --   --           --

RD0 19 38 38  Y      -- CPS8         --        --              --      --        --     --     COM3   --   --           --

RD1 20 39 39  Y      -- CPS9         --        --              --      CCP4      --     --     --     --   --           --

RD2 21 40 40  Y      -- CPS10        --        --              --      P2B(1)    --     --     --     --   --           --

RD3 22 41 41  Y      -- CPS11        --        --              --      P2C       --     --     SEG16 --    --           --

RD4 27 2 2    Y      -- CPS12        --        --              --      P2D       --     --     SEG17 --    --           --

RD5 28 3 3    Y      -- CPS13        --        --              --      P1B       --     --     SEG18 --    --           --

RD6 29 4 4    Y      -- CPS14        --        --              --      P1C       --     --     SEG19 --    --           --

RD7 30 5 5    Y      -- CPS15        --        --              --      P1D       --     --     SEG20 --    --           --

RE0 8 25 25   Y      AN5         --  --        --              --      CCP3(1)   --     --     SEG21 --    --           --
                                                                       P3A(1)

RE1 9 26 26   Y      AN6         --  --        --              --      P3B       --     --     SEG22 --    --           --

RE2 10 27 27  Y      AN7         --  --        --              --      CCP5      --     --     SEG23 --    --           --

RE3 1 18 18 --       --          --  --        --              --      --        --     --     --     --   Y MCLR/VPP

VDD 11, 7, 7,8, --   --          --  --        --              --      --        --     --     --     --   --           VDD

32 28 28

Vss 12, 6, 6,30, --  --          --  --        --              --      --        --     --     --     --   --           VSS

31 29 31

Note 1: Pin functions can be moved using the APFCON register.

2009 Microchip Technology Inc.                Preliminary                                            DS41364D-page 11
PIC16F193X/LF193X

Table of Contents

1.0 Device Overview ........................................................................................................................................................................ 15
2.0 Enhanced Mid-Range CPU ........................................................................................................................................................ 23
3.0 Memory Organization ................................................................................................................................................................. 25
4.0 Device Configuration .................................................................................................................................................................. 63
5.0 Oscillator Module (With Fail-Safe Clock Monitor)....................................................................................................................... 69
6.0 Resets ........................................................................................................................................................................................ 85
7.0 Interrupts .................................................................................................................................................................................... 93
8.0 Low Dropout (LDO) Voltage Regulator .................................................................................................................................... 107
9.0 Power-Down Mode (Sleep) ...................................................................................................................................................... 109
10.0 Watchdog Timer (WDT) ........................................................................................................................................................... 111
11.0 Data EEPROM and Flash Program Memory Control ............................................................................................................... 115
12.0 I/O Ports ................................................................................................................................................................................... 129
13.0 Interrupt-On-Change ................................................................................................................................................................ 149
14.0 Fixed Voltage Reference .......................................................................................................................................................... 153
15.0 Analog-to-Digital Converter (ADC) Module .............................................................................................................................. 155
16.0 Digital-to-Analog Converter (DAC) Module .............................................................................................................................. 169
17.0 Comparator Module.................................................................................................................................................................. 175
18.0 SR Latch................................................................................................................................................................................... 183
19.0 Timer0 Module ......................................................................................................................................................................... 189
20.0 Timer1 Module with Gate Control............................................................................................................................................. 193
21.0 Timer2/4/6 Modules.................................................................................................................................................................. 205
22.0 Capture/Compare/PWM Modules (ECCP1, ECCP2, ECCP3, CCP4, CCP5) .......................................................................... 209
23.0 Master Synchronous Serial Port (MSSP) Module .................................................................................................................... 237
24.0 Enhanced Universal Synchronous Asynchronous Receiver Transmitter (EUSART) ............................................................... 289
25.0 Capacitive Sensing Module ...................................................................................................................................................... 317
26.0 Liquid Crystal Display (LCD) Driver Module ............................................................................................................................. 327
27.0 In-Circuit Serial ProgrammingTM (ICSPTM) ............................................................................................................................... 361
28.0 Instruction Set Summary .......................................................................................................................................................... 365
29.0 Electrical Specifications (PIC16F/LF1933) ............................................................................................................................... 379
30.0 Electrical Specifications (PIC16F/LF1934/36/37) ..................................................................................................................... 411
31.0 Electrical Specifications (PIC16F/LF1938/39) .......................................................................................................................... 443
32.0 DC and AC Characteristics Graphs and Charts ....................................................................................................................... 475
33.0 Development Support............................................................................................................................................................... 477
34.0 Packaging Information.............................................................................................................................................................. 481
Appendix A: Data Sheet Revision History.......................................................................................................................................... 495
Appendix B: Migrating From Other PIC Devices.............................................................................................................................. 495
Index .................................................................................................................................................................................................. 497
The Microchip Web Site ..................................................................................................................................................................... 505
Customer Change Notification Service .............................................................................................................................................. 505
Customer Support .............................................................................................................................................................................. 505
Reader Response .............................................................................................................................................................................. 506
Product Identification System............................................................................................................................................................. 507

DS41364D-page 12  Preliminary   2009 Microchip Technology Inc.
                                  PIC16F193X/LF193X

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PIC16F193X/LF193X

NOTES:

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                                                          PIC16F193X/LF193X

1.0 DEVICE OVERVIEW

The PIC16F193X/LF193X are described within this
data sheet. They are available in 28/40/44-pin pack-
ages. Figure 1-1 shows a block diagram of the
PIC16F193X/LF193X devices. Table 1-2 shows the
pinout descriptions.
Reference Table 1-1 for peripherals available per
device.

TABLE 1-1: DEVICE PERIPHERAL
                     SUMMARY

Peripheral                       PIC16F193X
                                             PIC16LF193X

ADC                                   

Capacitive Sensing Module            

Digital-to-Analog Converter (DAC)     

EUSART                                

Fixed Voltage Reference (FVR)         

LCD                                   

SR Latch                              

Capture/Compare/PWM Modules

             ECCP1                    

             ECCP2                    

             ECCP3                    

                           CCP4      

                           CCP5      

Comparators

                                 C1   

                                 C2   

Master Synchronous Serial Ports

             MSSP1                    

Timers

                           Timer0     

                           Timer1     

                           Timer2     

                           Timer4     

                           Timer6     

2009 Microchip Technology Inc.         Preliminary       DS41364D-page 15
PIC16F193X/LF193X

FIGURE 1-1:       PIC16F193X/LF193X BLOCK DIAGRAM

                                            Program
                                         Flash Memory

                                                                            RAM           EEPROM
                                                                                           PORTA
OSC2/CLKO Timing                                                                           PORTB
                     Generation                                                            PORTC
                                                                                           PORTD
OSC1/CLKI          INTRC                            CPU                                    PORTE
                  Oscillator                     Figure 2-1

                  MCLR

SR               ADC            Timer0  Timer1  Timer2      Timer4   Timer6 Comparators
Latch             10-Bit

LCD               ECCP1          ECCP2 ECCP3     CCP4        CCP5     MSSP  EUSART

Note 1: See applicable chapters for more information on peripherals.

DS41364D-page 16                                 Preliminary                      2009 Microchip Technology Inc.
                                                             PIC16F193X/LF193X

TABLE 1-2: PIC16F193X/LF193X PINOUT DESCRIPTION

           Name                  Function  Input Output                        Description
                                           Type Type

RA0/AN0/C12IN0-/C2OUT(1)/        RA0       TTL CMOS General purpose I/O.
SRNQ(1)/SS(1)/VCAP(2)/SEG12
                                 AN0       AN    -- A/D Channel 0 input.

                                 C12IN0- AN      -- Comparator C1 or C2 negative input.

                                 C2OUT     -- CMOS Comparator C2 output.

                                 SRNQ      -- CMOS SR Latch inverting output.

                                 SS        ST    -- Slave Select input.

                                 VCAP Power Power Filter capacitor for Voltage Regulator (PIC16F193X only).

                                 SEG12     --    AN LCD Analog output.

RA1/AN1/C12IN1-/SEG7             RA1       TTL CMOS General purpose I/O.

                                 AN1       AN    -- A/D Channel 1 input.

                                 C12IN1- AN      -- Comparator C1 or C2 negative input.

                                 SEG7      --    AN LCD Analog output.

RA2/AN2/C2IN+/VREF-/             RA2       TTL CMOS General purpose I/O.
DACOUT/COM2
                                 AN2       AN    -- A/D Channel 2 input.

                                 C2IN+     AN    -- Comparator C2 positive input.

                                 VREF-     AN    -- A/D Negative Voltage Reference input.

                                 DACOUT --       AN Voltage Reference output.

                                 COM2      --    AN LCD Analog output.

RA3/AN3/C1IN+/VREF+/             RA3       TTL CMOS General purpose I/O.
COM3(3)/SEG15
                                 AN3       AN    -- A/D Channel 3 input.

                                 C1IN+     AN    -- Comparator C1 positive input.

                                 VREF+     AN    -- A/D Voltage Reference input.

                                 COM3(3)   --    AN LCD Analog output.

                                 SEG15     --    AN LCD Analog output.

RA4/C1OUT/CPS6/T0CKI/SRQ/ RA4              TTL CMOS General purpose I/O.
                                            -- CMOS Comparator C1 output.
CCP5/SEG4                        C1OUT

                                 CPS6      AN    -- Capacitive sensing input 6.

                                 T0CKI     ST    -- Timer0 clock input.

                                 SRQ       -- CMOS SR Latch non-inverting output.

                                 CCP5      ST CMOS Capture/Compare/PWM5.

                                 SEG4      --    AN LCD Analog output.

RA5/AN4/C2OUT(1)/CPS7/           RA5       TTL CMOS General purpose I/O.
SRNQ(1)/SS(1)/VCAP(2)/SEG5
                                 AN4       AN    -- A/D Channel 4 input.

                                 C2OUT -- CMOS Comparator C2 output.

                                 CPS7      AN    -- Capacitive sensing input 7.

                                 SRNQ      -- CMOS SR Latch inverting output.

                                 SS        ST    -- Slave Select input.

                                 VCAP Power Power Filter capacitor for Voltage Regulator (PIC16F193X only).

                                 SEG5      --    AN LCD Analog output.

Legend: AN = Analog input or output CMOS = CMOS compatible input or output     OD = Open Drain
TTL = TTL compatible input ST = Schmitt Trigger input with CMOS levels I2CTM = Schmitt Trigger input with I2C

HV = High Voltage                XTAL = Crystal                                    levels

Note 1: Pin function is selectable via the APFCON register.

2: PIC16F193X devices only.

3: PIC16F/LF1933/1936/1938 devices only.

4: PORTD is available on PIC16F/LF1934/1937/1939 devices only.

5: RE<2:0> are available on PIC16F/LF1934/1937/1939 devices only.

2009 Microchip Technology Inc.                Preliminary                                  DS41364D-page 17
PIC16F193X/LF193X

TABLE 1-2: PIC16F193X/LF193X PINOUT DESCRIPTION (CONTINUED)

Name                        Function  Input Output                          Description
                                      Type Type

RA6/OSC2/CLKOUT/VCAP(2)/     RA6      TTL CMOS General purpose I/O.
SEG1                        OSC2       -- XTAL Crystal/Resonator (LP, XT, HS modes).

                            CLKOUT -- CMOS FOSC/4 output.

                            VCAP Power Power Filter capacitor for Voltage Regulator (PIC16F193X only).

                            SEG1      --     AN LCD Analog output.

RA7/OSC1/CLKIN/SEG2         RA7       TTL CMOS General purpose I/O.

                            OSC1 XTAL -- Crystal/Resonator (LP, XT, HS modes).

                            CLKIN CMOS -- External clock input (EC mode).

                            SEG2      --     AN LCD Analog output.

RB0/AN12/CPS0/CCP4/SRI/INT/ RB0       TTL CMOS General purpose I/O. Individually controlled interrupt-on-change.
SEG0                                                        Individually enabled pull-up.

                            AN12      AN     -- A/D Channel 12 input.

                            CPS0      AN     -- Capacitive sensing input 0.

                            CCP4      ST CMOS Capture/Compare/PWM4.

                            SRI       --     ST SR Latch input.

                            INT       ST     -- External interrupt.

                            SEG0      --     AN LCD analog output.

RB1/AN10/C12IN3-/CPS1/P1C/  RB1       TTL CMOS General purpose I/O. Individually controlled interrupt-on-change.
VLCD1                                                       Individually enabled pull-up.

                            AN10      AN     -- A/D Channel 10 input.

                            C12IN3- AN       -- Comparator C1 or C2 negative input.

                            CPS1      AN     -- Capacitive sensing input 1.

                            P1C       -- CMOS PWM output.

                            VLCD1 AN         -- LCD analog input.

RB2/AN8/CPS2/P1B/VLCD2      RB2       TTL CMOS General purpose I/O. Individually controlled interrupt-on-change.

                                                             Individually enabled pull-up.

                            AN8       AN     -- A/D Channel 8 input.

                            CPS2      AN     -- Capacitive sensing input 2.

                            P1B       -- CMOS PWM output.

                            VLCD2 AN         -- LCD analog input.

RB3/AN9/C12IN2-/CPS3/       RB3       TTL CMOS General purpose I/O. Individually controlled interrupt-on-change.
CCP2(1)/P2A(1)/VLCD3
                                                             Individually enabled pull-up.

                            AN9       AN     -- A/D Channel 9 input.

                            C12IN2- AN       -- Comparator C1 or C2 negative input.

                            CPS3      AN     -- Capacitive sensing input 3.

                            CCP2      ST CMOS Capture/Compare/PWM2.

                            P2A       -- CMOS PWM output.

                            VLCD3 AN         -- LCD analog input.

Legend: AN = Analog input or output CMOS = CMOS compatible input or output  OD = Open Drain
TTL = TTL compatible input ST = Schmitt Trigger input with CMOS levels I2CTM = Schmitt Trigger input with I2C

HV = High Voltage            XTAL = Crystal                                                 levels

Note 1: Pin function is selectable via the APFCON register.

2: PIC16F193X devices only.

3: PIC16F/LF1933/1936/1938 devices only.

4: PORTD is available on PIC16F/LF1934/1937/1939 devices only.

5: RE<2:0> are available on PIC16F/LF1934/1937/1939 devices only.

DS41364D-page 18                          Preliminary                                        2009 Microchip Technology Inc.
                                                             PIC16F193X/LF193X

TABLE 1-2: PIC16F193X/LF193X PINOUT DESCRIPTION (CONTINUED)

Name                             Function  Input Output                      Description
                                           Type Type

RB4/AN11/CPS4/P1D/COM0           RB4       TTL CMOS General purpose I/O. Individually controlled interrupt-on-change.

                                                             Individually enabled pull-up.

                                 AN11      AN    -- A/D Channel 11 input.

                                 CPS4      AN    -- Capacitive sensing input 4.

                                  P1D      -- CMOS PWM output.
                                 COM0
                                  RB5      --    AN LCD Analog output.

RB5/AN13/CPS5/P2B/CCP3(1)/       AN13      TTL CMOS General purpose I/O. Individually controlled interrupt-on-change.
P3A(1)/T1G(1)/COM1               CPS5                            Individually enabled pull-up.

                                           AN    -- A/D Channel 13 input.

                                           AN    -- Capacitive sensing input 5.

                                 P2B       -- CMOS PWM output.

                                 CCP3      ST CMOS Capture/Compare/PWM3.

                                 P3A       -- CMOS PWM output.

                                 T1G       ST    -- Timer1 Gate input.

                                 COM1      --    AN LCD Analog output.

RB6/ICSPCLK/ICDCLK/SEG14         RB6       TTL CMOS General purpose I/O. Individually controlled interrupt-on-change.
                                                                 Individually enabled pull-up.

                                 ICSPCLK ST      -- Serial Programming Clock.

                                 ICDCLK ST       -- In-Circuit Debug Clock.

                                 SEG14     --    AN LCD Analog output.

RB7/ICSPDAT/ICDDAT/SEG13         RB7       TTL CMOS General purpose I/O. Individually controlled interrupt-on-change.
                                                                 Individually enabled pull-up.

                                 ICSPDAT ST CMOS ICSPTM Data I/O.

                                 ICDDAT ST CMOS In-Circuit Data I/O.

RC0/T1OSO/T1CKI/P2B(1)           SEG13       --    AN LCD Analog output.
                                   RC0      ST   CMOS General purpose I/O.
                                           XTAL  XTAL Timer1 oscillator connection.
                                 T1OSO      ST
                                 T1CKI              -- Timer1 clock input.

RC1/T1OSI/CCP2(1)/P2A(1)         P2B       -- CMOS PWM output.
                                 RC1       ST CMOS General purpose I/O.

                                 T1OSI XTAL XTAL Timer1 oscillator connection.

                                 CCP2      ST CMOS Capture/Compare/PWM2.

                                 P2A       -- CMOS PWM output.

RC2/CCP1/P1A/SEG3                RC2       ST CMOS General purpose I/O.

                                 CCP1      ST CMOS Capture/Compare/PWM1.
                                  P1A      -- CMOS PWM output.

                                 SEG3      --    AN LCD Analog output.

RC3/SCK/SCL/SEG6                 RC3       ST CMOS General purpose I/O.

                                 SCK       ST CMOS SPI clock.
                                 SCL
                                           I2C   OD I2CTM clock.

                                 SEG6      --    AN LCD Analog output.

Legend: AN = Analog input or output CMOS = CMOS compatible input or output   OD = Open Drain
TTL = TTL compatible input ST = Schmitt Trigger input with CMOS levels I2CTM = Schmitt Trigger input with I2C

HV = High Voltage                XTAL = Crystal                                             levels

Note 1: Pin function is selectable via the APFCON register.

2: PIC16F193X devices only.

3: PIC16F/LF1933/1936/1938 devices only.

4: PORTD is available on PIC16F/LF1934/1937/1939 devices only.

5: RE<2:0> are available on PIC16F/LF1934/1937/1939 devices only.

2009 Microchip Technology Inc.                  Preliminary                                        DS41364D-page 19
PIC16F193X/LF193X

TABLE 1-2: PIC16F193X/LF193X PINOUT DESCRIPTION (CONTINUED)

Name                      Function  Input Output                            Description
                                    Type Type

RC4/SDI/SDA/T1G(1)/SEG11  RC4       ST CMOS General purpose I/O.

                          SDI       ST       -- SPI data input.
                          SDA
                                    I2C      OD I2CTM data input/output.

                          T1G       ST       -- Timer1 Gate input.

                          SEG11     --       AN LCD Analog output.

RC5/SDO/SEG10             RC5       ST CMOS General purpose I/O.

                          SDO       -- CMOS SPI data output.

                          SEG10     --       AN LCD Analog output.

RC6/TX/CK/CCP3/P3A/SEG9   RC6       ST CMOS General purpose I/O.

                          TX        -- CMOS USART asynchronous transmit.

                          CK        ST CMOS USART synchronous clock.

                          CCP3      ST CMOS Capture/Compare/PWM3.

                          P3A       -- CMOS PWM output.

                          SEG9      --       AN LCD Analog output.

RC7/RX/DT/P3B/SEG8        RC7       ST CMOS General purpose I/O.

                          RX        ST       -- USART asynchronous input.

                          DT        ST CMOS USART synchronous data.

                          P3B       -- CMOS PWM output.

                          SEG8      --       AN LCD Analog output.
                           RD0
RD0(4)/CPS8/COM3                    ST CMOS General purpose I/O.

                          CPS8      AN       -- Capacitive sensing input 8.

                          COM3      --       AN LCD analog output.
                           RD1
RD1(4)/CPS9/CCP4                    ST CMOS General purpose I/O.

                          CPS9      AN       -- Capacitive sensing input 9.

RD2(4)/CPS10/P2B          CCP4      ST CMOS Capture/Compare/PWM4.
                           RD2      ST CMOS General purpose I/O.

                          CPS10 AN           -- Capacitive sensing input 10.

RD3(4)/CPS11/P2C/SEG16    P2B       -- CMOS PWM output.
                          RD3       ST CMOS General purpose I/O.

                          CPS11 AN           -- Capacitive sensing input 11.

                          P2C       -- CMOS PWM output.

                          SEG16     --       AN LCD analog output.
                           RD4
RD4(4)/CPS12/P2D/SEG17              ST CMOS General purpose I/O.

                          CPS12 AN           -- Capacitive sensing input 12.

                          P2D       -- CMOS PWM output.

                          SEG17     --       AN LCD analog output.
                           RD5
RD5(4)/CPS13/P1B/SEG18              ST CMOS General purpose I/O.

                          CPS13 AN           -- Capacitive sensing input 13.

                          P1D       -- CMOS PWM output.

                          SEG18     --       AN LCD analog output.

Legend: AN = Analog input or output CMOS = CMOS compatible input or output  OD = Open Drain
TTL = TTL compatible input ST = Schmitt Trigger input with CMOS levels I2CTM = Schmitt Trigger input with I2C

HV = High Voltage            XTAL = Crystal                                   levels

Note 1: Pin function is selectable via the APFCON register.

2: PIC16F193X devices only.

3: PIC16F/LF1933/1936/1938 devices only.

4: PORTD is available on PIC16F/LF1934/1937/1939 devices only.

5: RE<2:0> are available on PIC16F/LF1934/1937/1939 devices only.

DS41364D-page 20                          Preliminary                          2009 Microchip Technology Inc.
                                                             PIC16F193X/LF193X

TABLE 1-2: PIC16F193X/LF193X PINOUT DESCRIPTION (CONTINUED)

     Name                        Function  Input Output                      Description
                                           Type Type

RD6(4)/CPS14/P1C/SEG19           RD6       ST CMOS General purpose I/O.

                                 CPS14 AN         -- Capacitive sensing input 14.

                                 P1C       -- CMOS PWM output.

                                 SEG19     --     AN LCD analog output.
                                  RD7
RD7(4)/CPS15/P1D/SEG20                     ST CMOS General purpose I/O.

                                 CPS15 AN         -- Capacitive sensing input 15.

                                 P1D       -- CMOS PWM output.

                                 SEG20     --     AN LCD analog output.
                                  RE0
RE0(5)/AN5/P3A(1)/CCP3(1)/        AN5      ST CMOS General purpose I/O.
SEG21
                                           AN     -- A/D Channel 5 input.

                                 P3A       -- CMOS PWM output.

                                 CCP3      ST CMOS Capture/Compare/PWM3.

                                 SEG21     --     AN LCD analog output.
                                  RE1
RE1(5)/AN6/P3B/SEG22                       ST CMOS General purpose I/O.

                                 AN6       AN     -- A/D Channel 6 input.

                                 P3B       -- CMOS PWM output.

                                 SEG22     --     AN LCD analog output.
                                  RE2
RE2(5)/AN7/CCP5/SEG23                      ST CMOS General purpose I/O.

                                 AN7       AN     -- A/D Channel 7 input.

                                 CCP5      ST CMOS Capture/Compare/PWM5.

                                 SEG23     --     AN LCD analog output.

RE3/MCLR/VPP                     RE3       TTL    -- General purpose input.

                                 MCLR      ST     -- Master Clear with internal pull-up.

                                 VPP       HV     -- Programming voltage.

VDD                              VDD Power -- Positive supply.

VSS                              VSS       Power -- Ground reference.

Legend: AN = Analog input or output CMOS = CMOS compatible input or output   OD = Open Drain
     TTL = TTL compatible input ST = Schmitt Trigger input with CMOS levels I2CTM = Schmitt Trigger input with I2C

     HV = High Voltage            XTAL = Crystal                                          levels

Note 1: Pin function is selectable via the APFCON register.

     2: PIC16F193X devices only.

     3: PIC16F/LF1933/1936/1938 devices only.

     4: PORTD is available on PIC16F/LF1934/1937/1939 devices only.

     5: RE<2:0> are available on PIC16F/LF1934/1937/1939 devices only.

2009 Microchip Technology Inc.                 Preliminary                                       DS41364D-page 21
PIC16F193X/LF193X

NOTES:

DS41364D-page 22  Preliminary   2009 Microchip Technology Inc.
                                                            PIC16F193X/LF193X

2.0 ENHANCED MID-RANGE CPU

This family of devices contain an enhanced mid-range
8-bit CPU core. The CPU has 49 instructions. Interrupt
capability includes automatic context saving. The
hardware stack is 16 levels deep and has Overflow and
Underflow Reset capability. Direct, indirect, and relative
addressing modes are available. Two File Select
Registers (FSRs) provide the ability to read program
and data memory.

Automatic Interrupt Context Saving
16-level Stack with Overflow and Underflow
File Select Registers
Instruction Set

2.1 Automatic Interrupt Context
         Saving

During interrupts, certain registers are automatically
saved in shadow registers and restored when returning
from the interrupt. This saves stack space and user
code. See Section 7.5 "Automatic Context Saving",
for more information.

2.2 16-level Stack with Overflow and
         Underflow

These devices have an external stack memory 15 bits
wide and 16 words deep. A Stack Overflow or Under-
flow will set the appropriate bit (STKOVF or STKUNF)
in the PCON register, and if enabled will cause a soft-
ware Reset. See section Section 3.4 "Stack" for more
details.

2.3 File Select Registers

There are two 16-bit File Select Registers (FSR). FSRs
can access all file registers and program memory,
which allows one data pointer for all memory. When an
FSR points to program memory, there is 1 additional
instruction cycle in instructions using INDF to allow the
data to be fetched. General purpose memory can now
also be addressed linearly, providing the ability to
access contiguous data larger than 80 bytes. There are
also new instructions to support the FSRs. See
Section 3.5 "Indirect Addressing" for more details.

2.4 Instruction Set

There are 49 instructions for the enhanced mid-range
CPU to support the features of the CPU. See
Section 28.0 "Instruction Set Summary" for more
details.

2009 Microchip Technology Inc.  Preliminary                DS41364D-page 23
PIC16F193X/LF193X

FIGURE 2-1:       CORE BLOCK DIAGRAM

15                            Configuration

                                                           15                            Data Bus               8
                                                                 Program Counter

             MUX                Flash                      186-LLeevveel lSStatacckk
                              Program                          (135-bit)
                              Memory                                                                  RAM

                  Program     14                           Program Memory                          9 RAM Addr
                     Bus                                      Read (PMR)                 Addr MUX

                            IInnssttrruuccttiioonn Rreegg   Direct Addr 7                       12    Indirect
                  15                                       8                          FFSSRR1 rReegg   Addr 12
                                                                                                          FSR0reRgeg
                  15
                                                                                                      SSTTAATTUUSSRreegg

                                                              Power-up                3                    MUX
                                                                Timer
OSC1/CLKIN                    Instruction                                                     ALU
OSC2/CLKOUT                   DDeecocoddeea&nd                Oscillator              8
                                                           Start-up Timer
                                 Control                                                       W reg
                                 Timing                       Power-on
                              Generation                        Reset

                                                             Watchdog
                                                                Timer

                                                             Brown-out
                                                                Reset

                   Internal
                  Oscillator

                    Block

                                                           VDD VSS

DS41364D-page 24                                           Preliminary                                 2009 Microchip Technology Inc.
3.0 MEMORY ORGANIZATION                                PIC16F193X/LF193X

There are three types of memory in                     The following features are associated with access and
PIC16F193X/LF193X devices: Data Memory, Program        control of program memory and data memory:
Memory and Data EEPROM Memory(1).                      PCL and PCLATH
                                                       Stack
Program Memory                                        Indirect Addressing
Data Memory
                                                       3.1 Program Memory Organization
   - Core Registers
   - Special Function Registers                        The enhanced mid-range core has a 15-bit program
   - General Purpose RAM                               counter capable of addressing 32K x 14 program
   - Common RAM                                        memory space. Table 3-1 shows the memory sizes
   - Device Memory Maps                                implemented for the PIC16F193X/LF193X family.
   - Special Function Registers Summary                Accessing a location above these boundaries will cause
Data EEPROM memory(1)                                a wrap-around within the implemented memory space.
                                                       The Reset vector is at 0000h and the interrupt vector is
    Note 1: The Data EEPROM Memory and the             at 0004h (see Figures 3-1, 3-2 and 3-3).
                method to access Flash memory through
                the EECON registers is described in
                Section 11.0 "Data EEPROM and Flash
                Program Memory Control".

TABLE 3-1: DEVICE SIZES AND ADDRESSES

             Device              Program Memory Space (Words)  Last Program Memory Address

PIC16F1933/PIC16LF1933                              4,096                       0FFFh
PIC16F1934/PIC16LF1934                              4,096                       0FFFh
PIC16F1936/PIC16LF1936                              8,192                       1FFFh
PIC16F1937/PIC16LF1937                              8,192                       1FFFh
PIC16F1938/PIC16LF1938                             16,384                       3FFFh
PIC16F1939/PIC16LF1939                             16,384                       3FFFh

2009 Microchip Technology Inc.  Preliminary                   DS41364D-page 25
PIC16F193X/LF193X

FIGURE 3-1:       PROGRAM MEMORY MAP         FIGURE 3-2:  PROGRAM MEMORY MAP
                  AND STACK FOR                           AND STACK FOR
                  4KW PARTS                               8KW PARTS

                  PC<14:0>                                PC<14:0>

CALL, CALLW                 15                            CALL, CALLW        15

RETURN, RETLW                                             RETURN, RETLW
Interrupt, RETFIE
                                                          Interrupt, RETFIE

                  Stack Level 0                           Stack Level 0
                  Stack Level 1                           Stack Level 1

                  Stack Level 15      0000h               Stack Level 15         0000h
                   Reset Vector                            Reset Vector

On-chip             Interrupt Vector  0004h                 Interrupt Vector     0004h
Program                   Page 0      0005h                       Page 0         0005h
Memory                                                            Page 1
                          Page 1      07FFh                       Page 2         07FFh
                  Rollover to Page 0  0800h  On-chip              Page 3         0800h
                                             Program
                                      0FFFh  Memory       Rollover to Page 0     0FFFh
                                      1000h                                      1000h

                                                                                 17FFh
                                                                                 1800h

                                                                                 1FFFh
                                                                                 2000h

                  Rollover to Page 1  7FFFh               Rollover to Page 3     7FFFh

DS41364D-page 26                             Preliminary   2009 Microchip Technology Inc.
                                            PIC16F193X/LF193X

FIGURE 3-3:  PROGRAM MEMORY MAP             3.1.1               READING PROGRAM MEMORY AS
             AND STACK FOR                                      DATA
             16KW PARTS
                                            There are two methods of accessing constants in pro-
             PC<14:0>                       gram memory. The first method is to use tables of
                                            RETLW instructions. The second method is to set an
                                            FSR to point to the program memory.

         CALL, CALLW             15         3.1.1.1 RETLW Instruction

RETURN, RETLW                               The RETLW instruction can be used to provide access
Interrupt, RETFIE                           to tables of constants. The recommended way to create
                                            such a table is shown in Example 3-1.
             Stack Level 0

             Stack Level 1

             Stack Level 15          0000h  EXAMPLE 3-1:                 RETLW INSTRUCTION
              Reset Vector
                                             constants                           ;Add Index in W to
             Interrupt Vector        0004h          brw                          ;program counter to
                  Page 0             0005h                                       ;select data
                  Page 1                            retlw DATA0                  ;Index0 data
                  Page 2             07FFh          retlw DATA1                  ;Index1 data
                  Page 3             0800h          retlw DATA2
On-chip           Page 4                            retlw DATA3
Program                              0FFFh
Memory                               1000h  my_function

                                     17FFh               ;... LOTS OF CODE...
                                     1800h
                                                         movlw   DATA_INDEX
                                     1FFFh
                                     2000h               call constants

                                                         ;... THE CONSTANT IS IN W

                                            The BRW instruction makes this type of table very sim-
                                            ple to implement. If your code must remain portable
                                            with previous generations of microcontrollers, then the
                                            BRW instruction is not available so the older table read
                                            method must be used.

                     Page 7          3FFFh
             Rollover to Page 0      4000h

             Rollover to Page 7      7FFFh

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PIC16F193X/LF193X

3.1.1.2 Indirect Read with FSR                             3.2.1 CORE REGISTERS

The program memory can be accessed as data by set-         The core registers contain the registers that directly
ting bit 7 of the FSRxH register and reading the match-    affect the basic operation of the PIC16F193X/LF193X.
ing INDFx register. The MOVIW instruction will place the   These registers are listed below:
lower 8 bits of the addressed word in the W register.
Writes to the program memory cannot be performed via       INDF0
the INDF registers. Instructions that access the pro-       INDF1
gram memory via the FSR require one extra instruction       PCL
cycle to complete. Example 3-2 demonstrates access-         STATUS
ing the program memory via an FSR.                         FSR0 Low
                                                            FSR0 High
The HIGH directive will set bit<7> if a label points to a   FSR1 Low
location in program memory.                                 FSR1 High
                                                            BSR
EXAMPLE 3-2:      ACCESSING PROGRAM                         WREG
                  MEMORY VIA FSR                            PCLATH
                                                            INTCON
constants
                                                              Note: The core registers are the first 12
retlw DATA0           ;Index0 data                                        addresses of every data memory bank.

retlw DATA1           ;Index1 data

retlw DATA2

retlw DATA3

my_function

;... LOTS OF CODE...

movlw LOW constants

movwf FSR1L

movlw HIGH constants

movwf FSR1H

moviw 0[INDF1]

;THE PROGRAM MEMORY IS IN W

3.2 Data Memory Organization

The data memory is partitioned in 32 memory banks
with 128 bytes in a bank. Each bank consists of
(Figure 3-4):

12 core registers
20 Special Function Registers (SFR)
Up to 80 bytes of General Purpose RAM (GPR)

16 bytes of common RAM

The active bank is selected by writing the bank number
into the Bank Select Register (BSR). Unimplemented
memory will read as `0'. All data memory can be
accessed either directly (via instructions that use the
file registers) or indirectly via the two File Select
Registers (FSR). See Section 3.5 "Indirect
Addressing" for more information.

DS41364D-page 28                    Preliminary             2009 Microchip Technology Inc.
                                                             PIC16F193X/LF193X

3.2.1.1 STATUS Register                                      For example, CLRF STATUS will clear the upper three
                                                             bits and set the Z bit. This leaves the STATUS register
The STATUS register, shown in Register 3-1, contains:        as `000u u1uu' (where u = unchanged).

the arithmetic status of the ALU                           It is recommended, therefore, that only BCF, BSF,
                                                             SWAPF and MOVWF instructions are used to alter the
the Reset status                                           STATUS register, because these instructions do not
                                                             affect any Status bits. For other instructions not
The STATUS register can be the destination for any           affecting any Status bits (Refer to Section 28.0
instruction, like any other register. If the STATUS          "Instruction Set Summary").
register is the destination for an instruction that affects
the Z, DC or C bits, then the write to these three bits is       Note 1: The C and DC bits operate as Borrow and
disabled. These bits are set or cleared according to the                     Digit Borrow out bits, respectively, in
device logic. Furthermore, the TO and PD bits are not                        subtraction.
writable. Therefore, the result of an instruction with the
STATUS register as destination may be different than
intended.

REGISTER 3-1: STATUS: STATUS REGISTER

       U-0            U-0        U-0  R-1/q                  R-1/q  R/W-0/u  R/W-0/u     R/W-0/u
        --                                                    PD        Z     DC(1)        C(1)
bit 7                 --         --                    TO                                        bit 0

Legend:                          W = Writable bit            U = Unimplemented bit, read as `0'
R = Readable bit                 x = Bit is unknown          -n/n = Value at POR and BOR/Value at all other Resets
u = Bit is unchanged             `0' = Bit is cleared        q = Value depends on condition
`1' = Bit is set

bit 7-5     Unimplemented: Read as `0'
bit 4
bit 3       TO: Time-out bit
bit 2       1 = After power-up, CLRWDT instruction or SLEEP instruction
bit 1       0 = A WDT time-out occurred
bit 0
            PD: Power-down bit
            1 = After power-up or by the CLRWDT instruction
            0 = By execution of the SLEEP instruction

            Z: Zero bit
            1 = The result of an arithmetic or logic operation is zero
            0 = The result of an arithmetic or logic operation is not zero

            DC: Digit Carry/Digit Borrow bit (ADDWF, ADDLW,SUBLW,SUBWF instructions)(1)
            1 = A carry-out from the 4th low-order bit of the result occurred
            0 = No carry-out from the 4th low-order bit of the result

            C: Carry/Borrow bit(1) (ADDWF, ADDLW, SUBLW, SUBWF instructions)(1)
            1 = A carry-out from the Most Significant bit of the result occurred
            0 = No carry-out from the Most Significant bit of the result occurred

Note 1: For Borrow, the polarity is reversed. A subtraction is executed by adding the two's complement of the
              second operand. For rotate (RRF, RLF) instructions, this bit is loaded with either the high-order or low-order
              bit of the source register.

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PIC16F193X/LF193X

3.2.2 SPECIAL FUNCTION REGISTER                          3.2.5 DEVICE MEMORY MAPS

The Special Function Registers are registers used by     The memory maps for the device family are as shown
the application to control the desired operation of      in Table 3-2.
peripheral functions in the device. The registers asso-
ciated with the operation of the peripherals are         TABLE 3-2:    MEMORY MAP TABLES
described in the appropriate peripheral chapter of this        Device
data sheet.                                                            Banks          Table No.
                                                           PIC16F1933
3.2.3 GENERAL PURPOSE RAM                                 PIC16LF1933    0-7          Table 3-3
                                                                        8-15   Table 3-4,Table 3-11
There are up to 80 bytes of GPR in each data memory        PIC16F1934  16-23
bank.                                                     PIC16LF1934  23-31          Table 3-9
                                                                         0-7  Table 3-10, Table 3-13
3.2.3.1 Linear Access to GPR                               PIC16F1936   8-15
                                                          PIC16LF1936  16-23          Table 3-3
The general purpose RAM can be accessed in a                           23-31   Table 3-4,Table 3-12
non-banked method via the FSRs. This can simplify          PIC16F1937    0-7
access to large memory structures. See Section 3.5.2      PIC16LF1937   8-15          Table 3-9
"Linear Data Memory" for more information.                             16-23  Table 3-10, Table 3-13
                                                           PIC16F1938  23-31
3.2.4 COMMON RAM                                          PIC16LF1938    0-7          Table 3-5
                                                                        8-15  Table 3-6, Table 3-11
There are 16 bytes of common RAM accessible from all       PIC16F1939  16-23
banks.                                                    PIC16LF1939  23-31          Table 3-9
                                                                         0-7  Table 3-10, Table 3-13
FIGURE 3-4:        BANKED MEMORY                                        8-15
                   PARTITIONING                                        16-23          Table 3-5
                                                                       23-31  Table 3-6, Table 3-12
7-bit Bank Offset  Memory Region                                         0-7
                                                                        8-15          Table 3-9
00h                                                                    16-23  Table 3-10, Table 3-13
                Core Registers                                         23-31
                    (12 bytes)                                                        Table 3-7
                                                                              Table 3-8, Table 3-11
0Bh
0Ch                                                                                   Table 3-9
                                                                              Table 3-10, Table 3-13
        Special Function Registers
             (20 bytes maximum)                                                       Table 3-7
                                                                              Table 3-8, Table 3-12
1Fh
                                                                                      Table 3-9
20h                                                                           Table 3-10, Table 3-13

                   General Purpose RAM
                    (80 bytes maximum)

6Fh

70h

                Common RAM
                   (16 bytes)

7Fh

DS41364D-page 30                        Preliminary                     2009 Microchip Technology Inc.
DS41364D-page 31                 TABLE 3-3: PIC16F1933/1934 MEMORY MAP, BANKS 0-7                                                                                                                             PIC16F193X/LF193X

                                             BANK 0          BANK 1           BANK 2                       BANK 3                  BANK 4               BANK 5               BANK 6               BANK 7
                                                                                                                                      INDF0                INDF0                INDF0                INDF0
                                 000h          INDF0   080h   INDF0     100h   INDF0              180h        INDF0       200h        INDF1    280h        INDF1    300h        INDF1    380h        INDF1
                                 001h          INDF1   081h   INDF1     101h   INDF1              181h        INDF1       201h         PCL     281h         PCL     301h         PCL     381h         PCL
                                 002h           PCL    082h     PCL     102h     PCL              182h         PCL        202h      STATUS     282h      STATUS     302h      STATUS     382h      STATUS
                                 003h        STATUS    083h  STATUS     103h  STATUS              183h      STATUS        203h       FSR0L     283h       FSR0L     303h       FSR0L     383h       FSR0L
                                 004h          FSR0L   084h   FSR0L     104h   FSR0L              184h       FSR0L        204h       FSR0H     284h       FSR0H     304h       FSR0H     384h       FSR0H
                                 005h         FSR0H    085h   FSR0H     105h   FSR0H              185h       FSR0H        205h       FSR1L     285h       FSR1L     305h       FSR1L     385h       FSR1L
                                 006h          FSR1L   086h   FSR1L     106h   FSR1L              186h       FSR1L        206h       FSR1H     286h       FSR1H     306h       FSR1H     386h       FSR1H
                                 007h         FSR1H    087h   FSR1H     107h   FSR1H              187h       FSR1H        207h         BSR     287h         BSR     307h         BSR     387h         BSR
                                 008h           BSR    088h    BSR      108h    BSR               188h         BSR        208h       WREG      288h       WREG      308h       WREG      388h       WREG
                                 009h          WREG    089h   WREG      109h   WREG               189h       WREG         209h      PCLATH     289h      PCLATH     309h      PCLATH     389h      PCLATH
                                 00Ah        PCLATH    08Ah  PCLATH     10Ah  PCLATH              18Ah      PCLATH        20Ah      INTCON     28Ah      INTCON     30Ah      INTCON     38Ah      INTCON
                                 00Bh        INTCON    08Bh  INTCON     10Bh  INTCON              18Bh      INTCON        20Bh           --    28Bh           --    30Bh           --    38Bh           --
                                 00Ch         PORTA    08Ch   TRISA     10Ch    LATA              18Ch      ANSELA        20Ch        WPUB     28Ch           --    30Ch           --    38Ch           --
                                 00Dh         PORTB    08Dh   TRISB     10Dh    LATB              18Dh      ANSELB        20Dh           --    28Dh           --    30Dh           --    38Dh           --
                                 00Eh         PORTC    08Eh   TRISC     10Eh    LATC              18Eh                    20Eh           --    28Eh           --    30Eh           --    38Eh           --
                                                                                                                 --       20Fh        WPUE     28Fh           --    30Fh           --    38Fh           --
                                 00Fh        PORTD(1)  08Fh  TRISD(1)   10Fh  LATD(1)             18Fh                    210h                 290h      CCPR1L     310h      CCPR3L     390h           --
                                                                                                           ANSELD(1)      211h     SSPxBUF     291h                 311h                 391h           --
                                                                                                                          212h     SSPxADD     292h      CCPR1H     312h      CCPR3H     392h           --
Preliminary                      010h          PORTE   090h    TRISE    110h    LATE(1)           190h     ANSELE(1)      213h     SSPxMSK     293h     CCP1CON     313h     CCP3CON     393h       IOCBP
                                 011h            PIR1  091h      PIE1   111h  CM1CON0             191h      EEADRL        214h    SSPxSTAT     294h    PWM1CON      314h    PWM3CON      394h       IOCBN
                                 012h            PIR2  092h      PIE2   112h  CM1CON1             192h      EEADRH        215h    SSPxCON1     295h      CCP1AS     315h      CCP3AS     395h       IOCBF
                                 013h            PIR3  093h      PIE3   113h  CM2CON0             193h      EEDATL        216h    SSPxCON2     296h    PSTR1CON     316h    PSTR3CON     396h           --
                                 014h             --   094h             114h  CM2CON1             194h      EEDATH        217h    SSPxCON3     297h                 317h                 397h           --
                                 015h           TMR0   095h       --    115h                      195h      EECON1        218h                 298h           --    318h           --    398h           --
                                 016h                  096h   OPTION    116h   CMOUT              196h      EECON2        219h           --    299h      CCPR2L     319h      CCPR4L     399h           --
                                 017h          TMR1L   097h     PCON    117h  BORCON              197h                    21Ah           --    29Ah      CCPR2H     31Ah      CCPR4H     39Ah           --
                                 018h          TMR1H   098h  WDTCON     118h   FVRCON             198h          --        21Bh           --    29Bh     CCP2CON     31Bh     CCP4CON     39Bh           --
                                 019h          T1CON   099h  OSCTUNE    119h  DACCON0             199h          --        21Ch           --    29Ch    PWM2CON      31Ch                 39Ch           --
                                 01Ah         T1GCON   09Ah  OSCCON     11Ah  DACCON1             19Ah      RCREG         21Dh           --    29Dh      CCP2AS     31Dh           --    39Dh           --
                                 01Bh           TMR2   09Bh  OSCSTAT    11Bh   SRCON0             19Bh       TXREG        21Eh           --    29Eh    PSTR2CON     31Eh      CCPR5L     39Eh           --
                                 01Ch                  09Ch   ADRESL    11Ch   SRCON1             19Ch      SPBRGL        21Fh           --    29Fh    CCPTMRS0     31Fh      CCPR5H     39Fh
                                 01Dh            PR2   09Dh   ADRESH    11Dh                      19Dh      SPBRGH        220h           --    2A0h    CCPTMRS1     320h     CCP5CON     3A0h  Unimplemented
                                 01Eh          T2CON   09Eh   ADCON0    11Eh       --             19Eh       RCSTA                                                                               Read as `0'
                                                              ADCON1           APFCON                        TXSTA        26Fh  Unimplemented  2EFh  Unimplemented  36Fh           --    3EFh
                                 01Fh             --   09Fh             11Fh                      19Fh                    270h    Read as `0'  2F0h    Read as `0'  370h                 3F0h      Accesses
                                 020h        CPSCON0   0A0h       --    120h       --             1A0h     BAUDCTR                                                        Unimplemented           70h 7Fh
                                                                                                                          27Fh      Accesses   2FFh      Accesses   37Fh    Read as `0'  3FFh
                                             CPSCON1                               --                                              70h 7Fh            70h 7Fh
                                                                                                                                                                              Accesses
2009 Microchip Technology Inc.              General          General          General                     Unimplemented                                                     70h 7Fh
                                             Purpose          Purpose          Purpose                       Read as `0'
                                             Register         Register         Register
                                 06Fh        96 Bytes  0EFh  80 Bytes   16Fh  80 Bytes            1EFh
                                 070h                  0F0h             170h                      1F0h
                                                             Accesses         Accesses
                                                             70h 7Fh        70h 7Fh                    Accesses
                                                                                                           70h 7Fh

                                  07Fh                 0FFh             17Fh                      1FFh
                                 Legend:
                                             = Unimplemented data memory locations, read as `0'.
                                    Note 1:
                                             Not available on PIC16F1933/1936/1938/PIC16LF1933/1936/1938.
DS41364D-page 32                 TABLE 3-4: PIC16F1933/1934 MEMORY MAP, BANKS 8-15                                                                                                                              PIC16F193X/LF193X

                                          BANK 8               BANK 9               BANK 10              BANK 11              BANK 12              BANK 13              BANK 14              BANK 15

                                 400h       INDF0        480h    INDF0        500h     INDF0       580h    INDF0        600h     INDF0       680h     INDF0       700h     INDF0       780h  INDF0
                                 401h       INDF1        481h    INDF1        501h     INDF1       581h    INDF1        601h     INDF1       681h     INDF1       701h     INDF1
                                 402h        PCL         482h     PCL         502h      PCL        582h      PCL        602h      PCL        682h      PCL        702h      PCL        781h  INDF1
                                 403h     STATUS         483h  STATUS         503h   STATUS        583h   STATUS        603h   STATUS        683h   STATUS        703h   STATUS
                                 404h      FSR0L         484h   FSR0L         504h    FSR0L        584h    FSR0L        604h    FSR0L        684h    FSR0L        704h    FSR0L        782h  PCL
                                 405h      FSR0H         485h   FSR0H         505h    FSR0H        585h    FSR0H        605h    FSR0H        685h    FSR0H        705h    FSR0H
                                 406h      FSR1L         486h   FSR1L         506h    FSR1L        586h    FSR1L        606h    FSR1L        686h    FSR1L        706h    FSR1L        783h  STATUS
                                 407h      FSR1H         487h   FSR1H         507h    FSR1H        587h    FSR1H        607h    FSR1H        687h    FSR1H        707h    FSR1H
                                 408h        BSR         488h     BSR         508h      BSR        588h      BSR        608h      BSR        688h      BSR        708h      BSR        784h  FSR0L
                                 409h      WREG          489h   WREG          509h    WREG         589h    WREG         609h    WREG         689h    WREG         709h    WREG
                                 40Ah     PCLATH         48Ah  PCLATH         50Ah   PCLATH        58Ah   PCLATH        60Ah   PCLATH        68Ah   PCLATH        70Ah   PCLATH        785h  FSR0H
                                 40Bh     INTCON         48Bh  INTCON         50Bh   INTCON        58Bh   INTCON        60Bh   INTCON        68Bh   INTCON        70Bh   INTCON
                                 40Ch                    48Ch                 50Ch                 58Ch                 60Ch                 68Ch                 70Ch                 786h  FSR1L
                                 40Dh         --         48Dh      --         50Dh       --        58Dh       --        60Dh       --        68Dh       --        70Dh       --
                                 40Eh         --         48Eh      --         50Eh       --        58Eh       --        60Eh       --        68Eh       --        70Eh       --        787h  FSR1H
                                 40Fh         --         48Fh      --         50Fh       --        58Fh       --        60Fh       --        68Fh       --        70Fh       --
                                 410h         --         490h      --         510h       --        590h       --        610h       --        690h       --        710h       --        788h  BSR
                                 411h         --         491h      --         511h       --        591h       --        611h       --        691h       --        711h       --
                                 412h         --         492h      --         512h       --        592h       --        612h       --        692h       --        712h       --        789h  WREG
                                 413h         --         493h      --         513h       --        593h       --        613h       --        693h       --        713h       --
                                 414h         --         494h      --         514h       --        594h       --        614h       --        694h       --        714h       --        78Ah  PCLATH
                                 415h         --         495h      --         515h       --        595h       --        615h       --        695h       --        715h       --
                                 416h       TMR4         496h      --         516h       --        596h       --        616h       --        696h       --        716h       --        78Bh  INTCON
                                 417h        PR4         497h      --         517h       --        597h       --        617h       --        697h       --        717h       --
                                 418h      T4CON         498h      --         518h       --        598h       --        618h       --        698h       --        718h       --        78Ch  --
                                 419h         --         499h      --         519h       --        599h       --        619h       --        699h       --        719h       --
                                 41Ah         --         49Ah      --         51Ah       --        59Ah       --        61Ah       --        69Ah       --        71Ah       --        78Dh  --
                                 41Bh         --         49Bh      --         51Bh       --        59Bh       --        61Bh       --        69Bh       --        71Bh       --
                                 41Ch         --         49Ch      --         51Ch       --        59Ch       --        61Ch       --        69Ch       --        71Ch       --        78Eh  --
                                 41Dh       TMR6         49Dh      --         51Dh       --        59Dh       --        61Dh       --        69Dh       --        71Dh       --
                                 41Eh        PR6         49Eh      --         51Eh       --        59Eh       --        61Eh       --        69Eh       --        71Eh       --        78Fh  --
                                 41Fh      T6CON         49Fh      --         51Fh       --        59Fh       --        61Fh       --        69Fh       --        71Fh       --
                                 420h         --         4A0h      --         520h       --        5A0h       --        620h       --        6A0h       --        720h       --        790h  --

                                                                                                                                                                                       791h

Preliminary                                                                                                                                                                            792h

                                                                                                                                                                                       793h

                                                                                                                                                                                       794h

                                                                                                                                                                                       795h

                                                                                                                                                                                       796h

                                                                                                                                                                                       797h

                                                                                                                                                                                       798h

                                                                                                                                                                                       799h

                                                                                                                                                                                       79Ah  See Table 3-11 or
                                                                                                                                                                                                 Table 3-12
                                                                                                                                                                                       79Bh

                                                                                                                                                                                       79Ch

                                                                                                                                                                                       79Dh

                                                                                                                                                                                       79Eh

                                                                                                                                                                                       79Fh
                                                                                                                                                                                       7A0h

2009 Microchip Technology Inc.           Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented
                                            Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'

                                  46Fh    Accesses       4EFh  Accesses       56Fh  Accesses       5EFh  Accesses       66Fh  Accesses       6EFh  Accesses       76Fh  Accesses       7EFh  Accesses
                                   470h   70h 7Fh      4F0h  70h 7Fh      570h  70h 7Fh      5F0h  70h 7Fh      670h  70h 7Fh      6F0h  70h 7Fh      770h  70h 7Fh      7F0h  70h 7Fh

                                  47Fh                   4FFh                 57Fh                 5FFh                 67Fh                 6FFh                 77Fh                 7FFh
                                 Legend:
                                          = Unimplemented data memory locations, read as `0'.
DS41364D-page 33                 TABLE 3-5: PIC16F1936/1937 MEMORY MAP, BANKS 0-7                                                                                                                    PIC16F193X/LF193X

                                             BANK 0          BANK 1           BANK 2                       BANK 3            BANK 4            BANK 5           BANK 6                   BANK 7
                                                                                                                                                                                            INDF0
                                 000h          INDF0   080h   INDF0     100h   INDF0              180h        INDF0   200h     INDF0    280h     INDF0    300h   INDF0          380h        INDF1
                                 001h          INDF1   081h   INDF1     101h   INDF1              181h        INDF1   201h     INDF1    281h     INDF1    301h   INDF1          381h         PCL
                                 002h           PCL    082h     PCL     102h     PCL              182h         PCL    202h       PCL    282h       PCL    302h     PCL          382h      STATUS
                                 003h        STATUS    083h  STATUS     103h  STATUS              183h      STATUS    203h   STATUS     283h    STATUS    303h  STATUS          383h       FSR0L
                                 004h          FSR0L   084h   FSR0L     104h   FSR0L              184h       FSR0L    204h     FSR0L    284h     FSR0L    304h   FSR0L          384h       FSR0H
                                 005h         FSR0H    085h   FSR0H     105h   FSR0H              185h       FSR0H    205h     FSR0H    285h     FSR0H    305h  FSR0H           385h       FSR1L
                                 006h          FSR1L   086h   FSR1L     106h   FSR1L              186h       FSR1L    206h     FSR1L    286h     FSR1L    306h   FSR1L          386h       FSR1H
                                 007h         FSR1H    087h   FSR1H     107h   FSR1H              187h       FSR1H    207h     FSR1H    287h     FSR1H    307h  FSR1H           387h         BSR
                                 008h           BSR    088h    BSR      108h    BSR               188h         BSR    208h      BSR     288h       BSR    308h    BSR           388h       WREG
                                 009h          WREG    089h   WREG      109h   WREG               189h       WREG     209h     WREG     289h     WREG     309h   WREG           389h      PCLATH
                                 00Ah        PCLATH    08Ah  PCLATH     10Ah  PCLATH              18Ah      PCLATH    20Ah   PCLATH     28Ah    PCLATH    30Ah  PCLATH          38Ah      INTCON
                                 00Bh        INTCON    08Bh  INTCON     10Bh  INTCON              18Bh      INTCON    20Bh    INTCON    28Bh    INTCON    30Bh  INTCON          38Bh           --
                                 00Ch         PORTA    08Ch   TRISA     10Ch    LATA              18Ch      ANSELA    20Ch              28Ch              30Ch                  38Ch           --
                                 00Dh         PORTB    08Dh   TRISB     10Dh    LATB              18Dh      ANSELB    20Dh        --    28Dh        --    30Dh      --          38Dh           --
                                 00Eh         PORTC    08Eh   TRISC     10Eh    LATC              18Eh                20Eh     WPUB     28Eh        --    30Eh      --          38Eh           --
                                                                                                                 --   20Fh              28Fh        --              --          38Fh           --
                                 00Fh        PORTD(1)  08Fh  TRISD(1)   10Fh  LATD(1)             18Fh                210h        --    290h        --                          390h           --
                                                                                                           ANSELD(1)  211h        --    291h        --    30Fh  --              391h           --
                                                                                                                      212h     WPUE     292h    CCPR1L                          392h           --
Preliminary                      010h          PORTE   090h    TRISE    110h    LATE(1)           190h     ANSELE(1)  213h   SSPxBUF    293h    CCPR1H    310h        --        393h       IOCBP
                                 011h            PIR1  091h      PIE1   111h  CM1CON0             191h      EEADRL    214h  SSPxADD     294h  CCP1CON     311h    CCPR3L        394h       IOCBN
                                 012h            PIR2  092h      PIE2   112h  CM1CON1             192h      EEADRH    215h  SSPxMSK     295h  PWM1CON     312h    CCPR3H        395h       IOCBF
                                 013h            PIR3  093h      PIE3   113h  CM2CON0             193h      EEDATL    216h  SSPxSTAT    296h    CCP1AS    313h  CCP3CON         396h           --
                                 014h             --   094h             114h  CM2CON1             194h      EEDATH    217h  SSPxCON1    297h  PSTR1CON    314h  PWM3CON         397h           --
                                 015h           TMR0   095h       --    115h                      195h      EECON1    218h  SSPxCON2    298h        --    315h    CCP3AS        398h           --
                                 016h                  096h   OPTION    116h   CMOUT              196h      EECON2    219h  SSPxCON3    299h    CCPR2L    316h  PSTR3CON        399h           --
                                 017h          TMR1L   097h     PCON    117h  BORCON              197h                21Ah        --    29Ah    CCPR2H    317h                  39Ah           --
                                 018h          TMR1H   098h  WDTCON     118h   FVRCON             198h           --   21Bh        --    29Bh  CCP2CON     318h        --        39Bh           --
                                 019h          T1CON   099h  OSCTUNE    119h  DACCON0             199h           --   21Ch        --    29Ch  PWM2CON     319h    CCPR4L        39Ch           --
                                 01Ah         T1GCON   09Ah  OSCCON     11Ah  DACCON1             19Ah       RCREG    21Dh        --    29Dh    CCP2AS    31Ah    CCPR4H        39Dh           --
                                 01Bh           TMR2   09Bh  OSCSTAT    11Bh   SRCON0             19Bh       TXREG    21Eh        --    29Eh  PSTR2CON    31Bh  CCP4CON         39Eh           --
                                 01Ch                  09Ch   ADRESL    11Ch   SRCON1             19Ch      SPBRGL    21Fh        --    29Fh  CCPTMRS0    31Ch                  39Fh
                                 01Dh            PR2   09Dh   ADRESH    11Dh                      19Dh      SPBRGH    220h        --    2A0h  CCPTMRS1    31Dh        --        3A0h  Unimplemented
                                 01Eh          TxCON   09Eh   ADCON0    11Eh       --             19Eh       RCSTA                --                      31Eh    CCPR5L                Read as `0'
                                                              ADCON1           APFCON                        TXSTA    26Fh              2EFh    General           CCPR5H        3EFh
                                 01Fh             --   09Fh             11Fh                      19Fh                270h    General   2F0h    Purpose         CCP5CON         3F0h      Accesses
                                 020h        CPSCON0   0A0h       --    120h       --             1A0h     BAUDCON            Purpose           Register                                 70h 7Fh
                                                                                                                      27Fh    Register  2FFh    80 Bytes  31Fh  --              3FFh
                                             CPSCON1                               --                                         80 Bytes
                                                                                                                                               Accesses
2009 Microchip Technology Inc.                                                                                              Accesses          70h 7Fh  320h General Purpose
                                                                                                                             70h 7Fh
                                                              General          General                      General                                             Register
                                                              Purpose          Purpose                      Purpose
                                                              Register         Register                     Register                                      32Fh  16 Bytes
                                                             80 Bytes         80 Bytes                     80 Bytes
                                 06Fh        General   0EFh             16Fh                      1EFh                                                    330h  Unimplemented
                                 070h        Purpose   0F0h  Accesses   170h  Accesses            1F0h     Accesses                                       36Fh    Read as `0'
                                             Register        70h 7Fh        70h 7Fh                    70h 7Fh
                                             96 Bytes                                                                                                     370h

                                                                                                                                                                Accesses
                                                                                                                                                                70h 7Fh

                                  07Fh                 0FFh             17Fh                      1FFh                                                    37Fh
                                 Legend:
                                             = Unimplemented data memory locations, read as `0'.
                                    Note 1:
                                             Not available on PIC16F1933/1936/1938/PIC16LF1933/1936/1938.
DS41364D-page 34                 TABLE 3-6: PIC16F1936/1937 MEMORY MAP, BANKS 8-15                                                                                                                              PIC16F193X/LF193X

                                          BANK 8               BANK 9               BANK 10              BANK 11              BANK 12              BANK 13              BANK 14              BANK 15

                                 400h       INDF0        480h    INDF0        500h     INDF0       580h    INDF0        600h     INDF0       680h     INDF0       700h     INDF0       780h  INDF0
                                 401h       INDF1        481h    INDF1        501h     INDF1       581h    INDF1        601h     INDF1       681h     INDF1       701h     INDF1
                                 402h        PCL         482h     PCL         502h      PCL        582h      PCL        602h      PCL        682h      PCL        702h      PCL        781h  INDF1
                                 403h     STATUS         483h  STATUS         503h   STATUS        583h   STATUS        603h   STATUS        683h   STATUS        703h   STATUS
                                 404h      FSR0L         484h   FSR0L         504h    FSR0L        584h    FSR0L        604h    FSR0L        684h    FSR0L        704h    FSR0L        782h  PCL
                                 405h      FSR0H         485h   FSR0H         505h    FSR0H        585h    FSR0H        605h    FSR0H        685h    FSR0H        705h    FSR0H
                                 406h      FSR1L         486h   FSR1L         506h    FSR1L        586h    FSR1L        606h    FSR1L        686h    FSR1L        706h    FSR1L        783h  STATUS
                                 407h      FSR1H         487h   FSR1H         507h    FSR1H        587h    FSR1H        607h    FSR1H        687h    FSR1H        707h    FSR1H
                                 408h        BSR         488h     BSR         508h      BSR        588h      BSR        608h      BSR        688h      BSR        708h      BSR        784h  FSR0L
                                 409h      WREG          489h   WREG          509h    WREG         589h    WREG         609h    WREG         689h    WREG         709h    WREG
                                 40Ah     PCLATH         48Ah  PCLATH         50Ah   PCLATH        58Ah   PCLATH        60Ah   PCLATH        68Ah   PCLATH        70Ah   PCLATH        785h  FSR0H
                                 40Bh     INTCON         48Bh  INTCON         50Bh   INTCON        58Bh   INTCON        60Bh   INTCON        68Bh   INTCON        70Bh   INTCON
                                 40Ch                    48Ch                 50Ch                 58Ch                 60Ch                 68Ch                 70Ch                 786h  FSR1L
                                 40Dh         --         48Dh      --         50Dh       --        58Dh       --        60Dh       --        68Dh       --        70Dh       --
                                 40Eh         --         48Eh      --         50Eh       --        58Eh       --        60Eh       --        68Eh       --        70Eh       --        787h  FSR1H
                                 40Fh         --         48Fh      --         50Fh       --        58Fh       --        60Fh       --        68Fh       --        70Fh       --
                                 410h         --         490h      --         510h       --        590h       --        610h       --        690h       --        710h       --        788h  BSR
                                 411h         --         491h      --         511h       --        591h       --        611h       --        691h       --        711h       --
                                 412h         --         492h      --         512h       --        592h       --        612h       --        692h       --        712h       --        789h  WREG
                                 413h         --         493h      --         513h       --        593h       --        613h       --        693h       --        713h       --
                                 414h         --         494h      --         514h       --        594h       --        614h       --        694h       --        714h       --        78Ah  PCLATH
                                 415h         --         495h      --         515h       --        595h       --        615h       --        695h       --        715h       --
                                 416h       TMR4         496h      --         516h       --        596h       --        616h       --        696h       --        716h       --        78Bh  INTCON
                                 417h        PR4         497h      --         517h       --        597h       --        617h       --        697h       --        717h       --
                                 418h      T4CON         498h      --         518h       --        598h       --        618h       --        698h       --        718h       --        78Ch  --
                                 419h         --         499h      --         519h       --        599h       --        619h       --        699h       --        719h       --
                                 41Ah         --         49Ah      --         51Ah       --        59Ah       --        61Ah       --        69Ah       --        71Ah       --        78Dh  --
                                 41Bh         --         49Bh      --         51Bh       --        59Bh       --        61Bh       --        69Bh       --        71Bh       --
                                 41Ch         --         49Ch      --         51Ch       --        59Ch       --        61Ch       --        69Ch       --        71Ch       --        78Eh  --
                                 41Dh       TMR6         49Dh      --         51Dh       --        59Dh       --        61Dh       --        69Dh       --        71Dh       --
                                 41Eh        PR6         49Eh      --         51Eh       --        59Eh       --        61Eh       --        69Eh       --        71Eh       --        78Fh  --
                                 41Fh      T6CON         49Fh      --         51Fh       --        59Fh       --        61Fh       --        69Fh       --        71Fh       --
                                 420h         --         4A0h      --         520h       --        5A0h       --        620h       --        6A0h       --        720h       --        790h  --

                                                                                                                                                                                       791h

Preliminary                                                                                                                                                                            792h

                                                                                                                                                                                       793h

                                                                                                                                                                                       794h

                                                                                                                                                                                       795h

                                                                                                                                                                                       796h

                                                                                                                                                                                       797h

                                                                                                                                                                                       798h

                                                                                                                                                                                       799h

                                                                                                                                                                                       79Ah  See Table 3-11 or
                                                                                                                                                                                                 Table 3-12
                                                                                                                                                                                       79Bh

                                                                                                                                                                                       79Ch

                                                                                                                                                                                       79Dh

                                                                                                                                                                                       79Eh

                                                                                                                                                                                       79Fh
                                                                                                                                                                                       7A0h

2009 Microchip Technology Inc.           Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented
                                            Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'

                                  46Fh    Accesses       4EFh  Accesses       56Fh  Accesses       5EFh  Accesses       66Fh  Accesses       6EFh  Accesses       76Fh  Accesses       7EFh  Accesses
                                   470h   70h 7Fh      4F0h  70h 7Fh      570h  70h 7Fh      5F0h  70h 7Fh      670h  70h 7Fh      6F0h  70h 7Fh      770h  70h 7Fh      7F0h  70h 7Fh

                                  47Fh                   4FFh                 57Fh                 5FFh                 67Fh                 6FFh                 77Fh                 7FFh
                                 Legend:
                                          = Unimplemented data memory locations, read as `0'.
2009 Microchip Technology Inc.  TABLE 3-7: PIC16F1938/1939 MEMORY MAP, BANKS 0-7

                                             BANK 0          BANK 1           BANK 2                       BANK 3            BANK 4            BANK 5            BANK 6           BANK 7

Preliminary                      000h          INDF0   080h     INDF0   100h     INDF0   180h                 INDF0   200h     INDF0    280h     INDF0    300h     INDF0    380h    INDF0    PIC16F193X/LF193X
                                 001h          INDF1   081h     INDF1   101h     INDF1   181h                 INDF1   201h     INDF1    281h     INDF1    301h     INDF1    381h    INDF1
                                 002h            PCL   082h      PCL    102h      PCL    182h                  PCL    202h       PCL    282h       PCL    302h       PCL    382h     PCL
                                 003h         STATUS   083h   STATUS    103h   STATUS    183h               STATUS    203h   STATUS     283h    STATUS    303h    STATUS    383h  STATUS
                                 004h          FSR0L   084h    FSR0L    104h    FSR0L    184h                FSR0L    204h     FSR0L    284h     FSR0L    304h     FSR0L    384h    FSR0L
                                 005h          FSR0H   085h    FSR0H    105h    FSR0H    185h                FSR0H    205h     FSR0H    285h     FSR0H    305h     FSR0H    385h   FSR0H
                                 006h          FSR1L   086h    FSR1L    106h    FSR1L    186h                FSR1L    206h     FSR1L    286h     FSR1L    306h     FSR1L    386h    FSR1L
                                 007h          FSR1H   087h    FSR1H    107h    FSR1H    187h                FSR1H    207h     FSR1H    287h     FSR1H    307h     FSR1H    387h   FSR1H
                                 008h            BSR   088h      BSR    108h      BSR    188h                  BSR    208h      BSR     288h       BSR    308h       BSR    388h     BSR
                                 009h          WREG    089h    WREG     109h    WREG     189h                WREG     209h     WREG     289h     WREG     309h     WREG     389h    WREG
                                 00Ah         PCLATH   08Ah   PCLATH    10Ah   PCLATH    18Ah               PCLATH    20Ah   PCLATH     28Ah    PCLATH    30Ah    PCLATH    38Ah  PCLATH
                                 00Bh         INTCON   08Bh   INTCON    10Bh   INTCON    18Bh               INTCON    20Bh    INTCON    28Bh    INTCON    30Bh    INTCON    38Bh   INTCON
                                 00Ch          PORTA   08Ch    TRISA    10Ch     LATA    18Ch               ANSELA    20Ch              28Ch              30Ch              38Ch
                                 00Dh          PORTB   08Dh    TRISB    10Dh     LATB    18Dh               ANSELB    20Dh        --    28Dh        --    30Dh        --    38Dh       --
                                 00Eh          PORTC   08Eh    TRISC    10Eh     LATC    18Eh                         20Eh     WPUB     28Eh        --    30Eh        --    38Eh       --
                                                                                                                 --   20Fh              28Fh        --    30Fh        --    38Fh       --
                                 00Fh        PORTD(1)  08Fh   TRISD(1)  10Fh    LATD(1)  18Fh                         210h        --    290h        --    310h        --    390h       --
                                                                                                           ANSELD(1)  211h        --    291h        --    311h        --    391h       --
                                 010h          PORTE   090h    TRISE    110h    LATE(1)  190h                         212h     WPUE     292h    CCPR1L    312h    CCPR3L    392h       --
                                 011h            PIR1  091h      PIE1   111h  CM1CON0    191h              ANSELE(1)  213h   SSPxBUF    293h    CCPR1H    313h    CCPR3H    393h       --
                                 012h            PIR2  092h      PIE2   112h  CM1CON1    192h               EEADRL    214h  SSPxADD     294h  CCP1CON     314h  CCP3CON     394h       --
                                 013h            PIR3  093h      PIE3   113h  CM2CON0    193h               EEADRH    215h  SSPxMSK     295h  PWM1CON     315h  PWM3CON     395h    IOCBP
                                 014h             --   094h             114h  CM2CON1    194h               EEDATL    216h  SSPxSTAT    296h    CCP1AS    316h    CCP3AS    396h    IOCBN
                                 015h           TMR0   095h       --    115h             195h               EEDATH    217h  SSPxCON1    297h  PSTR1CON    317h  PSTR3CON    397h    IOCBF
                                 016h                  096h   OPTION    116h   CMOUT     196h               EECON1    218h  SSPxCON2    298h        --    318h        --    398h       --
                                 017h          TMR1L   097h     PCON    117h  BORCON     197h               EECON2    219h  SSPxCON3    299h    CCPR2L    319h    CCPR4L    399h       --
                                 018h          TMR1H   098h  WDTCON     118h   FVRCON    198h                         21Ah        --    29Ah    CCPR2H    31Ah    CCPR4H    39Ah       --
                                 019h          T1CON   099h  OSCTUNE    119h  DACCON0    199h                    --   21Bh        --    29Bh  CCP2CON     31Bh  CCP4CON     39Bh       --
                                 01Ah         T1GCON   09Ah  OSCCON     11Ah  DACCON1    19Ah                    --   21Ch        --    29Ch  PWM2CON     31Ch        --    39Ch       --
                                 01Bh           TMR2   09Bh  OSCSTAT    11Bh   SRCON0    19Bh               RC1REG    21Dh        --    29Dh    CCP2AS    31Dh    CCPR5L    39Dh       --
                                 01Ch                  09Ch   ADRESL    11Ch   SRCON1    19Ch               TX1REG    21Eh        --    29Eh  PSTR2CON    31Eh    CCPR5H    39Eh       --
                                 01Dh            PR2   09Dh   ADRESH    11Dh             19Dh               SPBRGL    21Fh        --    29Fh  CCPTMRS0    31Fh  CCP5CON     39Fh       --
                                 01Eh          T2CON   09Eh   ADCON0    11Eh       --    19Eh               SPBRGH    220h        --    2A0h  CCPTMRS1    320h        --    3A0h       --
                                                              ADCON1           APFCON                        RCSTA                --
                                 01Fh             --   09Fh             11Fh             19Fh                TXSTA    26Fh              2EFh    General   32Fh    General   3EFh   General
                                 020h        CPSCON0   0A0h       --    120h       --    1A0h                         270h    General   2F0h    Purpose   330h    Purpose   3F0h   Purpose
                                                                                                           BAUDCON            Purpose           Register          Register         Register
                                             CPSCON1                               --                                 27Fh    Register  2FFh    80 Bytes  36Fh    80 Bytes  3FFh  80 Bytes
                                                                                                                              80 Bytes                    370h
DS41364D-page 35                 06Fh        General   0EFh   General   16Fh   General   1EFh               General                            Accesses          Accesses         Accesses
                                 070h        Purpose   0F0h   Purpose   170h   Purpose   1F0h               Purpose          Accesses          70h 7Fh  37Fh   70h 7Fh        70h 7Fh
                                             Register         Register         Register                     Register         70h 7Fh
                                 07Fh        96 Bytes  0FFh  80 Bytes   17Fh  80 Bytes   1FFh              80 Bytes

                                                             Accesses         Accesses                     Accesses
                                                             70h 7Fh        70h 7Fh                    70h 7Fh

                                 Legend:        = Unimplemented data memory locations, read as `0'.
                                    Note 1:  Not available on PIC16F1933/1936/1938/PIC16LF1933/1936/1938.
DS41364D-page 36                 TABLE 3-8: PIC16F1938/1939 MEMORY MAP, BANKS 8-15                                                                                                                      PIC16F193X/LF193X

                                          BANK 8           BANK 9           BANK 10                  BANK 11          BANK 12                BANK 13              BANK 14            BANK 15
                                                                                                                                                 INDF0                INDF0
                                 400h       INDF0    480h    INDF0    500h     INDF0           580h    INDF0    600h  INDF0          680h        INDF1    700h        INDF1    780h  INDF0
                                 401h       INDF1    481h    INDF1    501h     INDF1           581h    INDF1                                      PCL     701h         PCL
                                 402h        PCL     482h     PCL     502h      PCL            582h      PCL    601h  INDF1          681h      STATUS     702h      STATUS     781h  INDF1
                                 403h     STATUS     483h  STATUS     503h   STATUS            583h   STATUS                                    FSR0L     703h       FSR0L
                                 404h      FSR0L     484h   FSR0L     504h    FSR0L            584h    FSR0L    602h  PCL            682h       FSR0H     704h       FSR0H     782h  PCL
                                 405h      FSR0H     485h   FSR0H     505h    FSR0H            585h    FSR0H                                    FSR1L     705h       FSR1L
                                 406h      FSR1L     486h   FSR1L     506h    FSR1L            586h    FSR1L    603h  STATUS         683h       FSR1H     706h       FSR1H     783h  STATUS
                                 407h      FSR1H     487h   FSR1H     507h    FSR1H            587h    FSR1H                                      BSR     707h         BSR
                                 408h        BSR     488h     BSR     508h      BSR            588h      BSR    604h  FSR0L          684h       WREG      708h       WREG      784h  FSR0L
                                 409h      WREG      489h   WREG      509h    WREG             589h    WREG                                    PCLATH     709h      PCLATH
                                 40Ah     PCLATH     48Ah  PCLATH     50Ah   PCLATH            58Ah   PCLATH    605h  FSR0H          685h      INTCON     70Ah      INTCON     785h  FSR0H
                                 40Bh     INTCON     48Bh  INTCON     50Bh   INTCON            58Bh   INTCON                                        --    70Bh           --
                                 40Ch                48Ch             50Ch                     58Ch             606h  FSR1L          686h           --    70Ch           --    786h  FSR1L
                                 40Dh         --     48Dh      --     50Dh       --            58Dh       --                                        --    70Dh           --
                                 40Eh         --     48Eh      --     50Eh       --            58Eh       --    607h  FSR1H          687h           --    70Eh           --    787h  FSR1H
                                 40Fh         --     48Fh      --     50Fh       --            58Fh       --                                        --    70Fh           --
                                 410h         --     490h      --     510h       --            590h       --    608h  BSR            688h           --    710h           --    788h  BSR
                                 411h         --     491h      --     511h       --            591h       --                                        --    711h           --
                                 412h         --     492h      --     512h       --            592h       --    609h  WREG           689h           --    712h           --    789h  WREG
                                 413h         --     493h      --     513h       --            593h       --                                        --    713h           --
                                 414h         --     494h      --     514h       --            594h       --    60Ah  PCLATH         68Ah           --    714h           --    78Ah  PCLATH
                                 415h         --     495h      --     515h       --            595h       --                                        --    715h           --
                                 416h       TMR4     496h      --     516h       --            596h       --    60Bh  INTCON         68Bh           --    716h           --    78Bh  INTCON
                                 417h        PR4     497h      --     517h       --            597h       --                                        --    717h           --
                                 418h      T4CON     498h      --     518h       --            598h       --    60Ch  --             68Ch           --    718h           --    78Ch  --
                                 419h         --     499h      --     519h       --            599h       --                                        --    719h           --
                                 41Ah         --     49Ah      --     51Ah       --            59Ah       --    60Dh  --             68Dh           --    71Ah           --    78Dh  --
                                 41Bh         --     49Bh      --     51Bh       --            59Bh       --                                        --    71Bh           --
                                 41Ch         --     49Ch      --     51Ch       --            59Ch       --    60Eh  --             68Eh           --    71Ch           --    78Eh  --
                                 41Dh       TMR6     49Dh      --     51Dh       --            59Dh       --                                        --    71Dh           --
                                 41Eh        PR6     49Eh      --     51Eh       --            59Eh       --    60Fh  --             68Fh           --    71Eh           --    78Fh  --
                                 41Fh      T6CON     49Fh      --     51Fh       --            59Fh       --                                              71Fh
                                 420h         --     4A0h      --     520h       --            5A0h       --    610h  --             690h  Unimplemented  720h  Unimplemented  790h  --
                                                                                                                                             Read as `0'          Read as `0'
                                                                                                                611h  --             691h                 76Fh                 791h
                                                                                                                                               Accesses   770h      Accesses
Preliminary                                                                                                     612h  --             692h     70h 7Fh            70h 7Fh   792h

                                                                                                                613h  --             693h                                      793h

                                                                                                                614h  --             694h                                      794h

                                                                                                                615h  --             695h                                      795h

                                                                                                                616h  --             696h                                      796h

                                                                                                                617h  --             697h                                      797h

                                                                                                                618h  --             698h                                      798h

                                                                                                                619h  --             699h                                      799h

                                                                                                                61Ah  --             69Ah                                      79Ah  See Table 3-11 or
                                                                                                                                                                                         Table 3-12
                                                                                                                61Bh  --             69Bh                                      79Bh

                                                                                                                61Ch  --             69Ch                                      79Ch

                                                                                                                61Dh  --             69Dh                                      79Dh

                                                                                                                61Eh  --             69Eh                                      79Eh

                                                                                                                61Fh  --             69Fh                                      79Fh
                                                                                                                                                                               7A0h
                                                                                                                620h General Purpose 6A0h
2009 Microchip Technology Inc.
                                          General          General          General                  General          Register
                                          Purpose          Purpose          Purpose                  Purpose
                                          Register         Register         Register                 Register         48 Bytes
                                          80 Bytes         80 Bytes         80 Bytes                 80 Bytes
                                                                                                                      Unimplemented
                                 46Fh                4EFh             56Fh                     5EFh             66Fh    Read as `0'  6EFh                                      7EFh
                                 470h                4F0h             570h                     5F0h             670h                 6F0h                                      7F0h
                                                                                                                          Accesses
                                 47Fh     Accesses   4FFh  Accesses   57Fh  Accesses           5FFh  Accesses            70h 7Fh                                                   Accesses
                                          70h 7Fh        70h 7Fh        70h 7Fh                70h 7Fh                                                                       70h 7Fh

                                                                                                                67Fh                 6FFh                 77Fh                 7FFh

                                 Legend:  = Unimplemented data memory locations, read as `0'.
2009 Microchip Technology Inc.  TABLE 3-9: PIC16F193X/LF193X MEMORY MAP, BANKS 16-23

                                          BANK 16              BANK 17              BANK 18              BANK 19              BANK 20              BANK 21              BANK 22              BANK 23

Preliminary                      800h      INDF0         880h   INDF0         900h   INDF0         980h   INDF0         A00h     INDF0       A80h     INDF0       B00h     INDF0       B80h     INDF0       PIC16F193X/LF193X
                                 801h      INDF1         881h   INDF1         901h   INDF1         981h   INDF1         A01h     INDF1       A81h     INDF1       B01h     INDF1       B81h     INDF1
                                 802h        PCL         882h     PCL         902h     PCL         982h     PCL         A02h      PCL        A82h      PCL        B02h      PCL        B82h      PCL
                                 803h     STATUS         883h  STATUS         903h  STATUS         983h  STATUS         A03h   STATUS        A83h   STATUS        B03h   STATUS        B83h   STATUS
                                 804h      FSR0L         884h   FSR0L         904h   FSR0L         984h   FSR0L         A04h    FSR0L        A84h    FSR0L        B04h    FSR0L        B84h    FSR0L
                                 805h      FSR0H         885h   FSR0H         905h   FSR0H         985h   FSR0H         A05h    FSR0H        A85h    FSR0H        B05h    FSR0H        B85h    FSR0H
                                 806h      FSR1L         886h   FSR1L         906h   FSR1L         986h   FSR1L         A06h    FSR1L        A86h    FSR1L        B06h    FSR1L        B86h    FSR1L
                                 807h      FSR1H         887h   FSR1H         907h   FSR1H         987h   FSR1H         A07h    FSR1H        A87h    FSR1H        B07h    FSR1H        B87h    FSR1H
                                 808h       BSR          888h    BSR          908h    BSR          988h    BSR          A08h      BSR        A88h      BSR        B08h      BSR        B88h      BSR
                                 809h      WREG          889h   WREG          909h   WREG          989h   WREG          A09h    WREG         A89h    WREG         B09h    WREG         B89h    WREG
                                 80Ah     PCLATH         88Ah  PCLATH         90Ah  PCLATH         98Ah  PCLATH         A0Ah   PCLATH        A8Ah   PCLATH        B0Ah   PCLATH        B8Ah   PCLATH
                                 80Bh     INTCON         88Bh  INTCON         90Bh  INTCON         98Bh  INTCON         A0Bh   INTCON        A8Bh   INTCON        B0Bh   INTCON        B8Bh   INTCON
                                 80Ch                    88Ch                 90Ch                 98Ch                 A0Ch                 A8Ch                 B0Ch                 B8Ch
                                 80Dh         --         88Dh      --         90Dh      --         98Dh      --         A0Dh       --        A8Dh       --        B0Dh       --        B8Dh       --
                                 80Eh         --         88Eh      --         90Eh      --         98Eh      --         A0Eh       --        A8Eh       --        B0Eh       --        B8Eh       --
                                 80Fh         --         88Fh      --         90Fh      --         98Fh      --         A0Fh       --        A8Fh       --        B0Fh       --        B8Fh       --
                                 810h         --         890h      --         910h      --         990h      --         A10h       --        A90h       --        B10h       --        B90h       --
                                 811h         --         891h      --         911h      --         991h      --         A11h       --        A91h       --        B11h       --        B91h       --
                                 812h         --         892h      --         912h      --         992h      --         A12h       --        A92h       --        B12h       --        B92h       --
                                 813h         --         893h      --         913h      --         993h      --         A13h       --        A93h       --        B13h       --        B93h       --
                                 814h         --         894h      --         914h      --         994h      --         A14h       --        A94h       --        B14h       --        B94h       --
                                 815h         --         895h      --         915h      --         995h      --         A15h       --        A95h       --        B15h       --        B95h       --
                                 816h         --         896h      --         916h      --         996h      --         A16h       --        A96h       --        B16h       --        B96h       --
                                 817h         --         897h      --         917h      --         997h      --         A17h       --        A97h       --        B17h       --        B97h       --
                                 818h         --         898h      --         918h      --         998h      --         A18h       --        A98h       --        B18h       --        B98h       --
                                 819h         --         899h      --         919h      --         999h      --         A19h       --        A99h       --        B19h       --        B99h       --
                                 81Ah         --         89Ah      --         91Ah      --         99Ah      --         A1Ah       --        A9Ah       --        B1Ah       --        B9Ah       --
                                 81Bh         --         89Bh      --         91Bh      --         99Bh      --         A1Bh       --        A9Bh       --        B1Bh       --        B9Bh       --
                                 81Ch         --         89Ch      --         91Ch      --         99Ch      --         A1Ch       --        A9Ch       --        B1Ch       --        B9Ch       --
                                 81Dh         --         89Dh      --         91Dh      --         99Dh      --         A1Dh       --        A9Dh       --        B1Dh       --        B9Dh       --
                                 81Eh         --         89Eh      --         91Eh      --         99Eh      --         A1Eh       --        A9Eh       --        B1Eh       --        B9Eh       --
                                 81Fh         --         89Fh      --         91Fh      --         99Fh      --         A1Fh       --        A9Fh       --        B1Fh       --        B9Fh       --
                                 820h         --         8A0h      --         920h      --         9A0h      --         A20h       --        AA0h       --        B20h       --        BA0h       --

                                          Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented
                                            Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'

DS41364D-page 37                 86Fh     Accesses       8EFh  Accesses       96Fh  Accesses       9EFh  Accesses       A6Fh  Accesses       AEFh  Accesses       B6Fh  Accesses       BEFh  Accesses
                                 870h     70h 7Fh      8F0h  70h 7Fh      970h  70h 7Fh      9F0h  70h 7Fh      A70h  70h 7Fh      AF0h  70h 7Fh      B70h  70h 7Fh      BF0h  70h 7Fh

                                 87Fh                    8FFh                 97Fh                 9FFh                 A7Fh                 AFFh                 B7Fh                 BFFh

                                 Legend:  = Unimplemented data memory locations, read as `0'.
DS41364D-page 38                 TABLE 3-10: PIC16F193X/LF193X MEMORY MAP, BANKS 24-31                                                                                                                       PIC16F193X/LF193X

Preliminary                      C00h     BANK 24        C80h  BANK 25        D00h  BANK 26        D80h  BANK 27        E00h  BANK 28        E80h  BANK 29        F00h  BANK 30        F80h    BANK 31
                                 C01h                    C81h                 D01h                 D81h                 E01h                 E81h                 F01h                 F81h       INDF0
                                 C02h        INDF0       C82h     INDF0       D02h     INDF0       D82h     INDF0       E02h     INDF0       E82h     INDF0       F02h     INDF0       F82h       INDF1
                                 C03h        INDF1       C83h     INDF1       D03h     INDF1       D83h     INDF1       E03h     INDF1       E83h     INDF1       F03h     INDF1       F83h         PCL
                                 C04h         PCL        C84h      PCL        D04h      PCL        D84h      PCL        E04h      PCL        E84h      PCL        F04h      PCL        F84h      STATUS
                                 C05h      STATUS        C85h   STATUS        D05h   STATUS        D85h   STATUS        E05h   STATUS        E85h   STATUS        F05h   STATUS        F85h       FSR0L
                                 C06h       FSR0L        C86h    FSR0L        D06h    FSR0L        D86h    FSR0L        E06h    FSR0L        E86h    FSR0L        F06h    FSR0L        F86h       FSR0H
                                 C07h       FSR0H        C87h    FSR0H        D07h    FSR0H        D87h    FSR0H        E07h    FSR0H        E87h    FSR0H        F07h    FSR0H        F87h       FSR1L
                                 C08h       FSR1L        C88h    FSR1L        D08h    FSR1L        D88h    FSR1L        E08h    FSR1L        E88h    FSR1L        F08h    FSR1L        F88h       FSR1H
                                 C09h       FSR1H        C89h    FSR1H        D09h    FSR1H        D89h    FSR1H        E09h    FSR1H        E89h    FSR1H        F09h    FSR1H        F89h         BSR
                                 C0Ah         BSR        C8Ah      BSR        D0Ah      BSR        D8Ah      BSR        E0Ah      BSR        E8Ah      BSR        F0Ah      BSR        F8Ah       WREG
                                 C0Bh       WREG         C8Bh    WREG         D0Bh    WREG         D8Bh    WREG         E0Bh    WREG         E8Bh    WREG         F0Bh    WREG         F8Bh      PCLATH
                                 C0Ch      PCLATH        C8Ch   PCLATH        D0Ch   PCLATH        D8Ch   PCLATH        E0Ch   PCLATH        E8Ch   PCLATH        F0Ch   PCLATH        F8Ch      INTCON
                                 C0Dh      INTCON        C8Dh   INTCON        D0Dh   INTCON        D8Dh   INTCON        E0Dh   INTCON        E8Dh   INTCON        F0Dh   INTCON        F8Dh
                                 C0Eh                    C8Eh                 D0Eh                 D8Eh                 E0Eh                 E8Eh                 F0Eh                 F8Eh  See Table 3-13
                                 C0Fh          --        C8Fh       --        D0Fh       --        D8Fh       --        E0Fh       --        E8Fh       --        F0Fh       --        F8Fh
                                 C10h          --        C90h       --        D10h       --        D90h       --        E10h       --        E90h       --        F10h       --        F90h
                                 C11h          --        C91h       --        D11h       --        D91h       --        E11h       --        E91h       --        F11h       --        F91h
                                 C12h          --        C92h       --        D12h       --        D92h       --        E12h       --        E92h       --        F12h       --        F92h
                                 C13h          --        C93h       --        D13h       --        D93h       --        E13h       --        E93h       --        F13h       --        F93h
                                 C14h          --        C94h       --        D14h       --        D94h       --        E14h       --        E94h       --        F14h       --        F94h
                                 C15h          --        C95h       --        D15h       --        D95h       --        E15h       --        E95h       --        F15h       --        F95h
                                 C16h          --        C96h       --        D16h       --        D96h       --        E16h       --        E96h       --        F16h       --        F96h
                                 C17h          --        C97h       --        D17h       --        D97h       --        E17h       --        E97h       --        F17h       --        F97h
                                 C18h          --        C98h       --        D18h       --        D98h       --        E18h       --        E98h       --        F18h       --        F98h
                                 C19h          --        C99h       --        D19h       --        D99h       --        E19h       --        E99h       --        F19h       --        F99h
                                 C1Ah          --        C9Ah       --        D1Ah       --        D9Ah       --        E1Ah       --        E9Ah       --        F1Ah       --        F9Ah
                                 C1Bh          --        C9Bh       --        D1Bh       --        D9Bh       --        E1Bh       --        E9Bh       --        F1Bh       --        F9Bh
                                 C1Ch          --        C9Ch       --        D1Ch       --        D9Ch       --        E1Ch       --        E9Ch       --        F1Ch       --        F9Ch
                                 C1Dh          --        C9Dh       --        D1Dh       --        D9Dh       --        E1Dh       --        E9Dh       --        F1Dh       --        F9Dh
                                 C1Eh          --        C9Eh       --        D1Eh       --        D9Eh       --        E1Eh       --        E9Eh       --        F1Eh       --        F9Eh
                                 C1Fh          --        C9Fh       --        D1Fh       --        D9Fh       --        E1Fh       --        E9Fh       --        F1Fh       --        F9Fh
                                 C20h          --        CA0h       --        D20h       --        DA0h       --        E20h       --        EA0h       --        F20h       --        FA0h
                                               --                   --                   --                   --                   --                   --                   --
                                               --                   --                   --                   --                   --                   --                   --

2009 Microchip Technology Inc.           Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented        Unimplemented
                                            Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'          Read as `0'

                                  C6Fh    Accesses       CEFh  Accesses       D6Fh  Accesses       DEFh  Accesses       E6Fh  Accesses       EEFh  Accesses       F6Fh  Accesses       FEFh  Accesses
                                  C70h    70h 7Fh      CF0h  70h 7Fh      D70h  70h 7Fh      DF0h  70h 7Fh      E70h  70h 7Fh      EF0h  70h 7Fh      F70h  70h 7Fh      FF0h  70h 7Fh

                                  CFFh                   CFFh                 D7Fh                 DFFh                 E7Fh                 EFFh                 F7Fh                 FFFh
                                 Legend:
                                          = Unimplemented data memory locations, read as `0'.
                                                          PIC16F193X/LF193X

TABLE 3-11: PIC16F1933/1936/1938                          TABLE 3-12: PIC16F1934/1937/1939
                     MEMORY MAP, BANK 15                                       MEMORY MAP, BANK 15

791h        Bank 15                                       791h        Bank 15

792h         LCDCON                                       792h         LCDCON
              LCDPS                                                     LCDPS
793h         LCDREF                                       793h         LCDREF
794h         LCDCST                                                    LCDCST
              LCDRL                                       794h          LCDRL
795h
                  --                                      795h              --
796h              --                                                        --
797h         LCDSE0                                       796h         LCDSE0
             LCDSE1                                                    LCDSE1
798h              --                                      797h         LCDSE2
                  --                                                        --
799h              --                                      798h              --
                  --                                                        --
79Ah              --                                      799h              --
79Bh              --                                                        --
           LCDDATA0                                       79Ah       LCDDATA0
79Ch       LCDDATA1                                                  LCDDATA1
                  --                                      79Bh       LCDDATA2
79Dh       LCDDATA3                                                  LCDDATA3
79Eh       LCDDATA4                                       79Ch       LCDDATA4
                  --                                                 LCDDATA5
79Fh       LCDDATA6                                       79Dh       LCDDATA6
7A0h       LCDDATA7                                                  LCDDATA7
7A1h              --                                      79Eh       LCDDATA8
           LCDDATA9                                                  LCDDATA9
7A2h       LCDDATA10                                      79Fh       LCDDATA10
7A3h              --                                      7A0h       LCDDATA11
7A4h              --                                      7A1h              --
                  --                                      7A2h              --
7A5h              --                                      7A3h              --
7A6h              --                                      7A4h              --
7A7h              --                                      7A5h              --
                  --                                      7A6h              --
7A8h              --                                      7A7h              --
7A9h              --                                      7A8h              --
7AAh              --                                      7A9h              --
                  --                                      7AAh              --
7ABh              --                                      7ABh              --
7ACh              --                                                        --
                                                          7ACh
7ADh     Unimplemented                                             Unimplemented
           Read as `0'                                    7ADh       Read as `0'
7AEh
7AFh                                                      7AEh

7B0h                                                      7AFh

7B1h                                                      7B0h

7B2h                                                      7B1h
7B3h
                                                          7B2h
7B4h
                                                          7B3h
7B5h
7B6h                                                      7B4h

7B7h                                                      7B5h
7B8h
                                                          7B6h

                                                          7B7h
                                                          7B8h

                                                          7EFh

7EFh                                                      Legend:      = Unimplemented data memory locations, read
                                                                   as `0'.
Legend:      = Unimplemented data memory locations, read
         as `0'.

2009 Microchip Technology Inc.           Preliminary                             DS41364D-page 39
PIC16F193X/LF193X

TABLE 3-13: PIC16F193X/LF193X MEMORY
                     MAP, BANK 31

       F8Ch          Bank 31

                  Unimplemented
                    Read as `0'

       FE3h  STATUS_SHAD
       FE4h   WREG_SHAD
       FE5h
       FE6h    BSR_SHAD
       FE7h  PCLATH_SHAD
       FE8h   FSR0L_SHAD
       FE9h  FSR0H_SHAD
       FEAh   FSR1L_SHAD
       FEBh  FSR1H_SHAD
       FECh
                      --

       FEDh       STKPTR
       FEEh         TOSL
       FEFh        TOSH

Legend:          = Unimplemented data memory locations, read
             as `0'.

3.2.6    SPECIAL FUNCTION REGISTERS
         SUMMARY

The Special Function Register Summary for the device
family are as follows:

         Device           Bank(s)  Page No.
PIC16F193X/LF193X
                              0        41
                              1        42
                              2        43
                              3        44
                              4        45
                              5        46
                              6        47
                              7        48
                              8        49
                            9-14       50
                             15        51
                           16-30       53
                             31        54

DS41364D-page 40                   Preliminary                 2009 Microchip Technology Inc.
                                                                     PIC16F193X/LF193X

=

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY

Address           Name  Bit 7    Bit 6           Bit 5   Bit 4       Bit 3           Bit 2           Bit 1   Bit 0  Value on:  Value on all
                                                                                                                    POR, BOR       other
                                                                                                                                  Resets

Bank 0

000h(2) INDF0           Addressing this location uses contents of FSR0H/FSR0L to address data memory                xxxx xxxx xxxx xxxx
                        (not a physical register)

001h(2) INDF1           Addressing this location uses contents of FSR1H/FSR1L to address data memory                xxxx xxxx xxxx xxxx
                        (not a physical register)

002h(2) PCL             Program Counter (PC) Least Significant Byte                                                 0000 0000 0000 0000

003h(2) STATUS          --             --        --      TO          PD              Z               DC      C      ---1 1000 ---q quuu

004h(2) FSR0L           Indirect Data Memory Address 0 Low Pointer                                                  0000 0000 uuuu uuuu

005h(2) FSR0H           Indirect Data Memory Address 0 High Pointer                                                 0000 0000 0000 0000

006h(2) FSR1L           Indirect Data Memory Address 1 Low Pointer                                                  0000 0000 uuuu uuuu

007h(2) FSR1H           Indirect Data Memory Address 1 High Pointer                                                 0000 0000 0000 0000

008h(2) BSR             --             --        --                          BSR<4:0>                               ---0 0000 ---0 0000

009h(2) WREG            Working Register                                                                            0000 0000 uuuu uuuu

00Ah(1, 2) PCLATH       -- Write Buffer for the upper 7 bits of the Program Counter                                 -000 0000 -000 0000

00Bh(2) INTCON          GIE      PEIE            TMR0IE  INTE        IOCIE   TMR0IF                  INTF    IOCIF 0000 000x 0000 000u

00Ch          PORTA     PORTA Data Latch when written: PORTA pins when read                                         xxxx xxxx uuuu uuuu

00Dh          PORTB     PORTB Data Latch when written: PORTB pins when read                                         xxxx xxxx uuuu uuuu

00Eh          PORTC     PORTC Data Latch when written: PORTC pins when read                                         xxxx xxxx uuuu uuuu

00Fh(3) PORTD           PORTD Data Latch when written: PORTD pins when read                                         xxxx xxxx uuuu uuuu

010h          PORTE     --             --        --      --          RE3             RE2(3)          RE1(3)  RE0(3) ---- xxxx ---- uuuu

011h          PIR1      TMR1GIF ADIF             RCIF    TXIF        SSPIF   CCP1IF TMR2IF TMR1IF 0000 0000 0000 0000

012h          PIR2      OSFIF    C2IF            C1IF    EEIF        BCLIF           LCDIF            --     CCP2IF 0000 00-0 0000 00-0

013h          PIR3      --       CCP5IF CCP4IF CCP3IF TMR6IF                         --              TMR4IF  -- -000 0-0- -000 0-0-

014h          --        Unimplemented                                                                               --         --

015h          TMR0      Timer0 Module Register                                                                      xxxx xxxx uuuu uuuu

016h          TMR1L     Holding Register for the Least Significant Byte of the 16-bit TMR1 Register                 xxxx xxxx uuuu uuuu

017h          TMR1H     Holding Register for the Most Significant Byte of the 16-bit TMR1 Register                  xxxx xxxx uuuu uuuu

018h          T1CON     TMR1CS<1:0>              T1CKPS<1:0>         T1OSCEN T1SYNC                   --     TMR1ON 0000 00-0 uuuu uu-u

019h          T1GCON    TMR1GE T1GPOL            T1GTM   T1GSPM      T1GGO/  T1GVAL                   T1GSS<1:0>    0000 0x00 uuuu uxuu
                                                                      DONE

01Ah          TMR2      Timer 2 Module Register                                                                     0000 0000 0000 0000

01Bh          PR2       Timer 2 Period Register                                                                     1111 1111 1111 1111

01Ch          T2CON     --                       T2OUTPS<3:0>                TMR2ON                   T2CKPS<1:0> -000 0000 -000 0000

01Dh          --        Unimplemented                                                                               --         --

01Eh          CPSCON0   CPSON CPSRM(4)           --      --          CPSRNG1 CPSRNG0 CPSOUT T0XCS 0--- 0000 0--- 0000

01Fh          CPSCON1   --             --        --      --                          CPSCH<3:0>                     ---- 0000 ---- 0000

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

2009 Microchip Technology Inc.                          Preliminary                                                DS41364D-page 41
PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name  Bit 7   Bit 6             Bit 5      Bit 4     Bit 3         Bit 2   Bit 1        Bit 0  Value on:  Value on all
                                                                                                                 POR, BOR       other
                                                                                                                               Resets

Bank 1

080h(2) INDF0           Addressing this location uses contents of FSR0H/FSR0L to address data memory             xxxx xxxx xxxx xxxx
                        (not a physical register)

081h(2) INDF1           Addressing this location uses contents of FSR1H/FSR1L to address data memory             xxxx xxxx xxxx xxxx
                        (not a physical register)

082h(2) PCL             Program Counter (PC) Least Significant Byte                                              0000 0000 0000 0000

083h(2) STATUS          --             --         --         TO        PD            Z       DC           C      ---1 1000 ---q quuu

084h(2) FSR0L           Indirect Data Memory Address 0 Low Pointer                                               0000 0000 uuuu uuuu

085h(2) FSR0H           Indirect Data Memory Address 0 High Pointer                                              0000 0000 0000 0000

086h(2) FSR1L           Indirect Data Memory Address 1 Low Pointer                                               0000 0000 uuuu uuuu

087h(2) FSR1H           Indirect Data Memory Address 1 High Pointer                                              0000 0000 0000 0000

088h(2) BSR             --             --         --                               BSR<4:0>                      ---0 0000 ---0 0000

089h(2) WREG            Working Register                                                                         0000 0000 uuuu uuuu

08Ah(1, 2) PCLATH       -- Write Buffer for the upper 7 bits of the Program Counter                              -000 0000 -000 0000

08Bh(2) INTCON          GIE     PEIE              TMR0IE     INTE      IOCIE       TMR0IF INTF            IOCIF 0000 000x 0000 000u

08Ch          TRISA     PORTA Data Direction Register                                                            1111 1111 1111 1111

08Dh          TRISB     PORTB Data Direction Register                                                            1111 1111 1111 1111

08Eh          TRISC     PORTC Data Direction Register                                                            1111 1111 1111 1111

08Fh(3) TRISD           PORTD Data Direction Register                                                            1111 1111 1111 1111

090h          TRISE     --             --         --         --        TRISE3 TRISE2(3) TRISE1(3) TRISE0(3) ---- 1111 ---- 1111

091h          PIE1      TMR1GIE ADIE              RCIE       TXIE      SSPIE       CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000

092h          PIE2      OSFIE   C2IE              C1IE       EEIE      BCLIE         LCDIE            --  CCP2IE 0000 00-0 0000 00-0

093h          PIE3      --      CCP5IE CCP4IE CCP3IE TMR6IE                          --      TMR4IE       -- -000 0-0- -000 0-0-

094h          --        Unimplemented                                                                            --         --

095h          OPTION_REG WPUEN INTEDG TMROCS TMROSE                    PSA                   PS<2:0>             1111 1111 1111 1111

096h          PCON      STKOVF STKUNF             --         --        RMCLR         RI      POR          BOR 00-- 11qq qq-- qquu

097h          WDTCON    --             --                              WDTPS<4:0>                         SWDTEN --01 0110 --01 0110

098h          OSCTUNE   --             --                              TUN<5:0>                                  --00 0000 --00 0000

099h          OSCCON    SPLLEN                         IRCF<3:0>                     --               SCS<1:0>   0011 1-00 0011 1-00

09Ah          OSCSTAT   T1OSCR PLLR               OSTS       HFIOFR HFIOFL MFIOFR LFIOFR HFIOFS 00q0 0q0- qqqq qq0-

09Bh          ADRESL    A/D Result Register Low                                                                  xxxx xxxx uuuu uuuu

09Ch          ADRESH    A/D Result Register High                                                                 xxxx xxxx uuuu uuuu

09Dh          ADCON0    --                                   CHS<4:0>                        GO/DONE ADON -000 0000 -000 0000

09Eh          ADCON1    ADFM                      ADCS<2:0>            --          ADNREF ADPREF1 ADPREF0 0000 -000 0000 -000

09Fh          --        Unimplemented                                                                            --         --

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

DS41364D-page 42                                          Preliminary                                  2009 Microchip Technology Inc.
                                                                     PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name  Bit 7    Bit 6      Bit 5   Bit 4            Bit 3           Bit 2  Bit 1          Bit 0  Value on:  Value on all
                                                                                                                  POR, BOR       other
                                                                                                                                Resets

Bank 2

100h(2) INDF0           Addressing this location uses contents of FSR0H/FSR0L to address data memory              xxxx xxxx xxxx xxxx
                        (not a physical register)

101h(2) INDF1           Addressing this location uses contents of FSR1H/FSR1L to address data memory              xxxx xxxx xxxx xxxx
                        (not a physical register)

102h(2) PCL             Program Counter (PC) Least Significant Byte                                               0000 0000 0000 0000

103h(2) STATUS          --             --   --      TO               PD              Z      DC             C      ---1 1000 ---q quuu

104h(2) FSR0L           Indirect Data Memory Address 0 Low Pointer                                                0000 0000 uuuu uuuu

105h(2) FSR0H           Indirect Data Memory Address 0 High Pointer                                               0000 0000 0000 0000

106h(2) FSR1L           Indirect Data Memory Address 1 Low Pointer                                                0000 0000 uuuu uuuu

107h(2) FSR1H           Indirect Data Memory Address 1 High Pointer                                               0000 0000 0000 0000

108h(2) BSR             --             --   --                              BSR<4:0>                              ---0 0000 ---0 0000

109h(2) WREG            Working Register                                                                          0000 0000 uuuu uuuu

10Ah(1, 2) PCLATH       -- Write Buffer for the upper 7 bits of the Program Counter                               -000 0000 -000 0000

10Bh(2) INTCON          GIE      PEIE       TMR0IE  INTE             IOCIE  TMR0IF          INTF           IOCIF 0000 000x 0000 000u

10Ch          LATA      PORTA Data Latch                                                                          xxxx xxxx uuuu uuuu

10Dh          LATB      PORTB Data Latch                                                                          xxxx xxxx uuuu uuuu

10Eh          LATC      PORTC Data Latch                                                                          xxxx xxxx uuuu uuuu

10Fh(3) LATD            PORTD Data Latch                                                                          xxxx xxxx uuuu uuuu

110h          LATE      --             --   --      --               LATE3 LATE2(3) LATE1(3) LATE0(3) ---- -xxx ---- -uuu

111h          CM1CON0   C1ON     C1OUT      C1OE    C1POL            --              C1SP C1HYS C1SYNC 0000 -100 0000 -100

112h          CM1CON1   C1INTP C1INTN C1PCH1 C1PCH0                  --              --               C1NCH<1:0>  0000 --00 0000 --00

113h          CM2CON0   C2ON     C2OUT      C2OE    C2POL            --              C2SP C2HYS C2SYNC 0000 -100 0000 -100

114h          CM2CON1   C2INTP C2INTN C2PCH1 C2PCH0                  --              --               C2NCH<1:0>  0000 --00 0000 --00

115h          CMOUT     --             --   --      --               --              --     MC2OUT MC1OUT ---- --00 ---- --00

116h          BORCON    SBOREN         --   --      --               --              --               --   BORRDY 1--- ---q u--- ---u

117h          FVRCON    FVREN FVRRDY Reserved Reserved CDAFVR1 CDAFVR0                                ADFVR<1:0>  0q00 0000 0q00 0000

118h          DACCON0   DACEN DACLPS DACOE          ---              DACPSS<1:0>                      ---  DACNSS 000- 00-0 000- 00-0

119h          DACCON1   ---            ---  ---                             DACR<4:0>                             ---0 0000 ---0 0000

11Ah          SRCON0    SRLEN SRCLK2 SRCLK1 SRCLK0 SRQEN SRNQEN SRPS SRPR 0000 0000 0000 0000

11Bh          SRCON1    SRSPE SRSCKE SRSC2E SRSC1E SRRPE SRRCKE SRRC2E SRRC1E 0000 0000 0000 0000

11Ch          --        Unimplemented                                                                             --         --

11Dh          APFCON    --       CCP3SEL T1GSEL P2BSEL SRNQSEL C2OUTSEL SSSEL CCP2SEL -000 0000 -000 0000

11Eh          --        Unimplemented                                                                             --         --

11Fh          --        Unimplemented                                                                             --         --

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

2009 Microchip Technology Inc.                     Preliminary                                                   DS41364D-page 43
PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name  Bit 7  Bit 6               Bit 5  Bit 4      Bit 3           Bit 2  Bit 1     Bit 0  Value on:  Value on all
                                                                                                             POR, BOR       other
                                                                                                                           Resets

Bank 3

180h(2) INDF0           Addressing this location uses contents of FSR0H/FSR0L to address data memory         xxxx xxxx xxxx xxxx
                        (not a physical register)

181h(2) INDF1           Addressing this location uses contents of FSR1H/FSR1L to address data memory         xxxx xxxx xxxx xxxx
                        (not a physical register)

182h(2) PCL             Program Counter (PC) Least Significant Byte                                          0000 0000 0000 0000

183h(2) STATUS          --             --          --     TO         PD              Z      DC        C      ---1 1000 ---q quuu

184h(2) FSR0L           Indirect Data Memory Address 0 Low Pointer                                           0000 0000 uuuu uuuu

185h(2) FSR0H           Indirect Data Memory Address 0 High Pointer                                          0000 0000 0000 0000

186h(2) FSR1L           Indirect Data Memory Address 1 Low Pointer                                           0000 0000 uuuu uuuu

187h(2) FSR1H           Indirect Data Memory Address 1 High Pointer                                          0000 0000 0000 0000

188h(2) BSR             --             --          --                        BSR<4:0>                        ---0 0000 ---0 0000

189h(2) WREG            Working Register                                                                     0000 0000 uuuu uuuu

18Ah(1, 2) PCLATH       -- Write Buffer for the upper 7 bits of the Program Counter                          -000 0000 -000 0000

18Bh(2) INTCON          GIE    PEIE         TMR0IE        INTE       IOCIE   TMR0IF INTF              IOCIF 0000 000x 0000 000u

18Ch          ANSELA    --             --          ANSA5  ANSA4      ANSA3 ANSA2 ANSA1 ANSA0 --11 1111 --11 1111

18Dh          ANSELB    --             --          ANSB5  ANSB4      ANSB3 ANSB2 ANSB1 ANSB0 --11 1111 --11 1111

18Eh          --        Unimplemented                                                                        --         --

18Fh(3) ANSELD          ANSD7 ANSD6                ANSD5  ANSD4      ANSD3 ANSD2 ANSD1 ANSD0 1111 1111 1111 1111

190h(3) ANSELE          --             --          --     --         --      ANSE2 ANSE1 ANSE0 ---- -111 ---- -111

191h          EEADRL    EEPROM / Program Memory Address Register Low Byte                                    0000 0000 0000 0000

192h          EEADRH    -- EEPROM / Program Memory Address Register High Byte                                -000 0000 -000 0000

193h          EEDATL    EEPROM / Program Memory Read Data Register Low Byte                                  xxxx xxxx uuuu uuuu

194h          EEDATH    --             --   EEPROM / Program Memory Read Data Register High Byte             --xx xxxx --uu uuuu

195h          EECON1    EEPGD CFGS                 LWLO   FREE       WRERR WREN             WR        RD 0000 x000 0000 q000

196h          EECON2    EEPROM control register 2                                                            0000 0000 0000 0000

197h          --        Unimplemented                                                                        --         --

198h          --        Unimplemented                                                                        --         --

199h          RCREG     USART Receive Data Register                                                          0000 0000 0000 0000

19Ah          TXREG     USART Transmit Data Register                                                         0000 0000 0000 0000

19Bh          SPBRGL                                      BRG<7:0>                                           0000 0000 0000 0000

19Ch          SPBRGH                                      BRG<15:8>                                          0000 0000 0000 0000

19Dh          RCSTA     SPEN   RX9                 SREN   CREN       ADDEN           FERR   OERR      RX9D 0000 000x 0000 000x

19Eh          TXSTA     CSRC           TX9         TXEN   SYNC       SENDB           BRGH   TRMT      TX9D 0000 0010 0000 0010

19Fh          BAUDCON ABDOVF RCIDL                 --     SCKP       BRG16           --     WUE ABDEN 01-0 0-00 01-0 0-00

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

DS41364D-page 44                                          Preliminary                                  2009 Microchip Technology Inc.
                                                                     PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name  Bit 7    Bit 6     Bit 5   Bit 4             Bit 3           Bit 2  Bit 1         Bit 0  Value on:  Value on all
                                                                                                                 POR, BOR       other
                                                                                                                               Resets

Bank 4

200h(2) INDF0           Addressing this location uses contents of FSR0H/FSR0L to address data memory             xxxx xxxx xxxx xxxx
                        (not a physical register)

201h(2) INDF1           Addressing this location uses contents of FSR1H/FSR1L to address data memory             xxxx xxxx xxxx xxxx
                        (not a physical register)

202h(2) PCL             Program Counter (PC) Least Significant Byte                                              0000 0000 0000 0000

203h(2) STATUS          --             --  --      TO                PD              Z      DC            C      ---1 1000 ---q quuu

204h(2) FSR0L           Indirect Data Memory Address 0 Low Pointer                                               0000 0000 uuuu uuuu

205h(2) FSR0H           Indirect Data Memory Address 0 High Pointer                                              0000 0000 0000 0000

206h(2) FSR1L           Indirect Data Memory Address 1 Low Pointer                                               0000 0000 uuuu uuuu

207h(2) FSR1H           Indirect Data Memory Address 1 High Pointer                                              0000 0000 0000 0000

208h(2) BSR             --             --  --                                     BSR<4:0>                       ---0 0000 ---0 0000

209h(2) WREG            Working Register                                                                         0000 0000 uuuu uuuu

20Ah(1, 2) PCLATH       -- Write Buffer for the upper 7 bits of the Program Counter                              -000 0000 -000 0000

20Bh(2) INTCON          GIE      PEIE      TMR0IE  INTE              IOCIE        TMR0IF    INTF          IOCIF 0000 000x 0000 000u

20Ch          --        Unimplemented                                                                            --         --

20Dh          WPUB      WPUB7 WPUB6 WPUB5 WPUB4 WPUB3 WPUB2 WPUB1 WPUB0 1111 1111 1111 1111

20Eh          --        Unimplemented                                                                            --         --

20Fh          --        Unimplemented                                                                            --         --

210h          WPUE      --             --  --      --                WPUE3           --               --  -- ---- 1--- ---- 1---

211h          SSPBUF    Synchronous Serial Port Receive Buffer/Transmit Register                                 xxxx xxxx uuuu uuuu

212h          SSPADD                               ADD<7:0>                                                      0000 0000 0000 0000

213h          SSPMSK                               MSK<7:0>                                                      1111 1111 1111 1111

214h          SSPSTAT   SMP      CKE       D/A     P                 S               R/W    UA            BF 0000 0000 0000 0000

215h          SSPCON1   WCOL SSPOV SSPEN           CKP                               SSPM<3:0>                   0000 0000 0000 0000

216h          SSPCON2   GCEN ACKSTAT ACKDT         ACKEN             RCEN            PEN    RSEN          SEN 0000 0000 0000 0000

217h          SSPCON3   ACKTIM   PCIE      SCIE    BOEN              SDAHT SBCDE AHEN DHEN 0000 0000 0000 0000

218h          --        Unimplemented                                                                            --         --

219h          --        Unimplemented                                                                            --         --

21Ah          --        Unimplemented                                                                            --         --

21Bh          --        Unimplemented                                                                            --         --

21Ch          --        Unimplemented                                                                            --         --

21Dh          --        Unimplemented                                                                            --         --

21Eh          --        Unimplemented                                                                            --         --

21Fh          --        Unimplemented                                                                            --         --

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

2009 Microchip Technology Inc.                    Preliminary                                                   DS41364D-page 45
PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name  Bit 7    Bit 6     Bit 5              Bit 4  Bit 3           Bit 2  Bit 1     Bit 0  Value on:  Value on all
                                                                                                             POR, BOR       other
                                                                                                                           Resets

Bank 5

280h(2) INDF0           Addressing this location uses contents of FSR0H/FSR0L to address data memory         xxxx xxxx xxxx xxxx
                        (not a physical register)

281h(2) INDF1           Addressing this location uses contents of FSR1H/FSR1L to address data memory         xxxx xxxx xxxx xxxx
                        (not a physical register)

282h(2) PCL             Program Counter (PC) Least Significant Byte                                          0000 0000 0000 0000

283h(2) STATUS          --             --  --                 TO     PD              Z      DC        C      ---1 1000 ---q quuu

284h(2) FSR0L           Indirect Data Memory Address 0 Low Pointer                                           0000 0000 uuuu uuuu

285h(2) FSR0H           Indirect Data Memory Address 0 High Pointer                                          0000 0000 0000 0000

286h(2) FSR1L           Indirect Data Memory Address 1 Low Pointer                                           0000 0000 uuuu uuuu

287h(2) FSR1H           Indirect Data Memory Address 1 High Pointer                                          0000 0000 0000 0000

288h(2) BSR             --             --  --                                   BSR<4:0>                     ---0 0000 ---0 0000

289h(2) WREG            Working Register                                                                     0000 0000 uuuu uuuu

28Ah(1, 2) PCLATH       -- Write Buffer for the upper 7 bits of the Program Counter                          -000 0000 -000 0000

28Bh(2) INTCON          GIE      PEIE      TMR0IE             INTE   IOCIE      TMR0IF INTF           IOCIF 0000 000x 0000 000u

28Ch          --        Unimplemented                                                                        --         --

28Dh          --        Unimplemented                                                                        --         --

28Eh          --        Unimplemented                                                                        --         --

28Fh          --        Unimplemented                                                                        --         --

290h          --        Unimplemented                                                                        --         --

291h          CCPR1L    Capture/Compare/PWM Register 1 (LSB)                                                 xxxx xxxx uuuu uuuu

292h          CCPR1H    Capture/Compare/PWM Register 1 (MSB)                                                 xxxx xxxx uuuu uuuu

293h          CCP1CON       P1M<1:0>       DC1B<1:0>                                 CCP1M<3:0>              0000 0000 0000 0000

294h          PWM1CON P1RSEN                                         P1DC<6:0>                               0000 0000 0000 0000

295h          CCP1AS    CCP1ASE            CCP1AS<2:0>               PSS1AC<1:0>                      PSS1BD<1:0> 0000 0000 0000 0000

296h          PSTR1CON  --             --  --      STR1SYNC STR1D STR1C STR1B STR1A ---0 0001 ---0 0001

297h          --        Unimplemented                                                                        --         --

298h          CCPR2L    Capture/Compare/PWM Register 2 (LSB)                                                 xxxx xxxx uuuu uuuu

299h          CCPR2H    Capture/Compare/PWM Register 2 (MSB)                                                 xxxx xxxx uuuu uuuu

29Ah          CCP2CON       P2M<1:0>       DC2B<1:0>                                 CCP2M<3:0>              0000 0000 0000 0000

29Bh          PWM2CON P2RSEN                                         P2DC<6:0>                               0000 0000 0000 0000

29Ch          CCP2AS    CCP2ASE            CCP2AS<2:0>               PSS2AC<1:0>                      PSS2BD<1:0> 0000 0000 0000 0000

29Dh          PSTR2CON  --             --  --      STR2SYNC STR2D STR2C STR2B STR2A ---0 0001 ---0 0001

29Eh          CCPTMRS0 C4TSEL1 C4TSEL0 C3TSEL1 C3TSEL0 C2TSEL1 C2TSEL0 C1TSEL1 C1TSEL0 0000 0000 0000 0000

29Fh          CCPTMRS1  --             --  --                 --     --              --               C5TSEL<1:0> ---- --00 ---- --00

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

DS41364D-page 46                                   Preliminary                                         2009 Microchip Technology Inc.
                                                                     PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name  Bit 7    Bit 6     Bit 5              Bit 4  Bit 3           Bit 2  Bit 1     Bit 0  Value on:  Value on all
                                                                                                             POR, BOR       other
                                                                                                                           Resets

Bank 6

300h(2) INDF0           Addressing this location uses contents of FSR0H/FSR0L to address data memory         xxxx xxxx xxxx xxxx
                        (not a physical register)

301h(2) INDF1           Addressing this location uses contents of FSR1H/FSR1L to address data memory         xxxx xxxx xxxx xxxx
                        (not a physical register)

302h(2) PCL             Program Counter (PC) Least Significant Byte                                          0000 0000 0000 0000

303h(2) STATUS          --             --  --                 TO     PD              Z      DC        C      ---1 1000 ---q quuu

304h(2) FSR0L           Indirect Data Memory Address 0 Low Pointer                                           0000 0000 uuuu uuuu

305h(2) FSR0H           Indirect Data Memory Address 0 High Pointer                                          0000 0000 0000 0000

306h(2) FSR1L           Indirect Data Memory Address 1 Low Pointer                                           0000 0000 uuuu uuuu

307h(2) FSR1H           Indirect Data Memory Address 1 High Pointer                                          0000 0000 0000 0000

308h(2) BSR             --             --  --                                   BSR<4:0>                     ---0 0000 ---0 0000

309h(2) WREG            Working Register                                                                     0000 0000 uuuu uuuu

30Ah(1, 2) PCLATH       -- Write Buffer for the upper 7 bits of the Program Counter                          -000 0000 -000 0000

30Bh(2) INTCON          GIE      PEIE      TMR0IE             INTE   IOCIE      TMR0IF      INTF      IOCIF 0000 000x 0000 000u

30Ch          --        Unimplemented                                                                        --         --

30Dh          --        Unimplemented                                                                        --         --

30Eh          --        Unimplemented                                                                        --         --

30Fh          --        Unimplemented                                                                        --         --

310h          --        Unimplemented                                                                        --         --

311h          CCPR3L    Capture/Compare/PWM Register 3 (LSB)                                                 xxxx xxxx uuuu uuuu

312h          CCPR3H    Capture/Compare/PWM Register 3 (MSB)                                                 xxxx xxxx uuuu uuuu

313h          CCP3CON       P3M<1:0>       DC3B<1:0>                                 CCP3M<1:0>              0000 0000 0000 0000

314h          PWM3CON P3RSEN                                         P3DC<6:0>                               0000 0000 0000 0000

315h          CCP3AS    CCP3ASE            CCP3AS<2:0>               PSS3AC<1:0>                      PSS3BD<1:0> 0000 0000 0000 0000

316h          PSTR3CON  --             --  --      STR3SYNC STR3D               STR3C STR3B STR3A ---0 0001 ---0 0001

317h          --        Unimplemented                                                                        --         --

318h          CCPR4L    Capture/Compare/PWM Register 4 (LSB)                                                 xxxx xxxx uuuu uuuu

319h          CCPR4H    Capture/Compare/PWM Register 4 (MSB)                                                 xxxx xxxx uuuu uuuu

31Ah          CCP4CON   --             --  DC4B<1:0>                                 CCP4M<3:0>              --00 0000 --00 0000

31Bh          --        Unimplemented                                                                        --         --

31Ch          CCPR5L    Capture/Compare/PWM Register 5 (LSB)                                                 xxxx xxxx uuuu uuuu

31Dh          CCPR5H    Capture/Compare/PWM Register 5 (MSB)                                                 xxxx xxxx uuuu uuuu

31Eh          CCP5CON   --             --  DC5B<1:0>                                 CCP5M<3:0>              --00 0000 --00 0000

31Fh          --        Unimplemented                                                                        --         --

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

2009 Microchip Technology Inc.                    Preliminary                                               DS41364D-page 47
PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name  Bit 7  Bit 6       Bit 5   Bit 4             Bit 3           Bit 2  Bit 1     Bit 0  Value on:  Value on all
                                                                                                             POR, BOR       other
                                                                                                                           Resets

Bank 7

380h(2) INDF0           Addressing this location uses contents of FSR0H/FSR0L to address data memory         xxxx xxxx xxxx xxxx
                        (not a physical register)

381h(2) INDF1           Addressing this location uses contents of FSR1H/FSR1L to address data memory         xxxx xxxx xxxx xxxx
                        (not a physical register)

382h(2) PCL             Program Counter (PC) Least Significant Byte                                          0000 0000 0000 0000

383h(2) STATUS          --             --  --      TO                PD              Z      DC        C      ---1 1000 ---q quuu

384h(2) FSR0L           Indirect Data Memory Address 0 Low Pointer                                           0000 0000 uuuu uuuu

385h(2) FSR0H           Indirect Data Memory Address 0 High Pointer                                          0000 0000 0000 0000

386h(2) FSR1L           Indirect Data Memory Address 1 Low Pointer                                           0000 0000 uuuu uuuu

387h(2) FSR1H           Indirect Data Memory Address 1 High Pointer                                          0000 0000 0000 0000

388h(2) BSR             --             --  --                               BSR<4:0>                         ---0 0000 ---0 0000

389h(2) WREG            Working Register                                                                     0000 0000 uuuu uuuu

38Ah(1, 2) PCLATH       -- Write Buffer for the upper 7 bits of the Program Counter                          -000 0000 -000 0000

38Bh(2) INTCON          GIE    PEIE        TMR0IE  INTE              IOCIE  TMR0IF INTF               IOCIF 0000 000x 0000 000u

38Ch          --        Unimplemented                                                                        --         --

38Dh          --        Unimplemented                                                                        --         --

38Eh          --        Unimplemented                                                                        --         --

38Fh          --        Unimplemented                                                                        --         --

390h          --        Unimplemented                                                                        --         --

391h          --        Unimplemented                                                                        --         --

392h          --        Unimplemented                                                                        --         --

393h          --        Unimplemented                                                                        --         --

394h          IOCBP     IOCBP7 IOCBP6 IOCBP5 IOCBP4 IOCBP3 IOCBP2 IOCBP1 IOCBP0 0000 0000 0000 0000

395h          IOCBN     IOCBN7 IOCBN6 IOCBN5 IOCBN4 IOCBN3 IOCBN2 IOCBN1 IOCBN0 0000 0000 0000 0000

396h          IOCBF     IOCBF7 IOCBF6 IOCBF5 IOCBF4 IOCBF3 IOCBF2 IOCBF1 IOCBF0 0000 0000 0000 0000

397h          --        Unimplemented                                                                        --         --

398h          --        Unimplemented                                                                        --         --

399h          --        Unimplemented                                                                        --         --

39Ah          --        Unimplemented                                                                        --         --

39Bh          --        Unimplemented                                                                        --         --

39Ch          --        Unimplemented                                                                        --         --

39Dh          --        Unimplemented                                                                        --         --

39Eh          --        Unimplemented                                                                        --         --

39Fh          --        Unimplemented                                                                        --         --

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

DS41364D-page 48                                   Preliminary                                         2009 Microchip Technology Inc.
                                                                     PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name  Bit 7    Bit 6           Bit 5   Bit 4       Bit 3           Bit 2  Bit 1     Bit 0  Value on:  Value on all
                                                                                                             POR, BOR       other
                                                                                                                           Resets

Bank 8

400h(2) INDF0           Addressing this location uses contents of FSR0H/FSR0L to address data memory         xxxx xxxx xxxx xxxx
                        (not a physical register)

401h(2) INDF1           Addressing this location uses contents of FSR1H/FSR1L to address data memory         xxxx xxxx xxxx xxxx
                        (not a physical register)

402h(2) PCL             Program Counter (PC) Least Significant Byte                                          0000 0000 0000 0000

403h(2) STATUS          --             --        --      TO          PD              Z      DC        C      ---1 1000 ---q quuu

404h(2) FSR0L           Indirect Data Memory Address 0 Low Pointer                                           0000 0000 uuuu uuuu

405h(2) FSR0H           Indirect Data Memory Address 0 High Pointer                                          0000 0000 0000 0000

406h(2) FSR1L           Indirect Data Memory Address 1 Low Pointer                                           0000 0000 uuuu uuuu

407h(2) FSR1H           Indirect Data Memory Address 1 High Pointer                                          0000 0000 0000 0000

408h(2) BSR             --             --        --                         BSR<4:0>                         ---0 0000 ---0 0000

409h(2) WREG            Working Register                                                                     0000 0000 uuuu uuuu

40Ah(1, 2) PCLATH       -- Write Buffer for the upper 7 bits of the Program Counter                          -000 0000 -000 0000

40Bh(2) INTCON          GIE      PEIE            TMR0IE  INTE        IOCIE  TMR0IF          INTF      IOCIF 0000 000x 0000 000u

40Ch          --        Unimplemented                                                                        --         --

40Dh          --        Unimplemented                                                                        --         --

40Eh          --        Unimplemented                                                                        --         --

40Fh          --        Unimplemented                                                                        --         --

410h          --        Unimplemented                                                                        --         --

411h          --        Unimplemented                                                                        --         --

412h          --        Unimplemented                                                                        --         --

413h          --        Unimplemented                                                                        --         --

414h          --        Unimplemented                                                                        --         --

415h          TMR4      Timer 4 Module Register                                                              0000 0000 0000 0000

416h          PR4       Timer 4 Period Register                                                              1111 1111 1111 1111

417h          T4CON     --                       T4OUTPS<3:0>               TMR4ON                    T4CKPS<1:0> -000 0000 -000 0000

418h          --        Unimplemented                                                                        --         --

419h          --        Unimplemented                                                                        --         --

41Ah          --        Unimplemented                                                                        --         --

41Bh          --        Unimplemented                                                                        --         --

41Ch          TMR6      Timer 6 Module Register                                                              0000 0000 0000 0000

41Dh          PR6       Timer 6 Period Register                                                              1111 1111 1111 1111

41Eh          T6CON     --                       T6OUTPS<3:0>               TMR6ON                    T6CKPS<1:0> -000 0000 -000 0000

41Fh          --        Unimplemented                                                                        --         --

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

2009 Microchip Technology Inc.                          Preliminary                                         DS41364D-page 49
PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name  Bit 7  Bit 6       Bit 5   Bit 4             Bit 3           Bit 2  Bit 1     Bit 0  Value on:  Value on all
                                                                                                             POR, BOR       other
                                                                                                                           Resets

Banks 9-14

x00h/         INDF0     Addressing this location uses contents of FSR0H/FSR0L to address data memory         xxxx xxxx xxxx xxxx
x80h(2)                 (not a physical register)

x00h/         INDF1     Addressing this location uses contents of FSR1H/FSR1L to address data memory         xxxx xxxx xxxx xxxx
x81h(2)                 (not a physical register)

x02h/         PCL       Program Counter (PC) Least Significant Byte                                          0000 0000 0000 0000
x82h(2)

x03h/         STATUS    --             --  --      TO                PD              Z      DC        C      ---1 1000 ---q quuu
x83h(2)

x04h/         FSR0L     Indirect Data Memory Address 0 Low Pointer                                           0000 0000 uuuu uuuu
x84h(2)

x05h/         FSR0H     Indirect Data Memory Address 0 High Pointer                                          0000 0000 0000 0000
x85h(2)

x06h/         FSR1L     Indirect Data Memory Address 1 Low Pointer                                           0000 0000 uuuu uuuu
x86h(2)

x07h/         FSR1H     Indirect Data Memory Address 1 High Pointer                                          0000 0000 0000 0000
x87h(2)

x08h/         BSR       --             --  --                               BSR<4:0>                         ---0 0000 ---0 0000
x88h(2)

x09h/         WREG      Working Register                                                                     0000 0000 uuuu uuuu
x89h(2)

x0Ah/         PCLATH    -- Write Buffer for the upper 7 bits of the Program Counter                          -000 0000 -000 0000

x8Ah(1),(2)

x0Bh/         INTCON    GIE    PEIE        TMR0IE  INTE              IOCIE  TMR0IF INTF               IOCIF 0000 000x 0000 000u
x8Bh(2)

x0Ch/         --        Unimplemented                                                                        --         --

x8Ch

--

x1Fh/

x9Fh

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

DS41364D-page 50                                   Preliminary                                         2009 Microchip Technology Inc.
                                                                                  PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name     Bit 7  Bit 6       Bit 5   Bit 4                       Bit 3        Bit 2       Bit 1   Bit 0  Value on:  Value on all
                                                                                                                          POR, BOR       other
                                                                                                                                        Resets

Bank 15

780h(2) INDF0              Addressing this location uses contents of FSR0H/FSR0L to address data memory                   xxxx xxxx xxxx xxxx
                           (not a physical register)

781h(2) INDF1              Addressing this location uses contents of FSR1H/FSR1L to address data memory                   xxxx xxxx xxxx xxxx
                           (not a physical register)

782h(2) PCL                Program Counter (PC) Least Significant Byte                                                    0000 0000 0000 0000

783h(2) STATUS             --             --  --      TO                          PD           Z           DC      C      ---1 1000 ---q quuu

784h(2) FSR0L              Indirect Data Memory Address 0 Low Pointer                                                     0000 0000 uuuu uuuu

785h(2) FSR0H              Indirect Data Memory Address 0 High Pointer                                                    0000 0000 0000 0000

786h(2) FSR1L              Indirect Data Memory Address 1 Low Pointer                                                     0000 0000 uuuu uuuu

787h(2) FSR1H              Indirect Data Memory Address 1 High Pointer                                                    0000 0000 0000 0000

788h(2) BSR                --             --  --                                         BSR<4:0>                         ---0 0000 ---0 0000

789h(2) WREG               Working Register                                                                               0000 0000 uuuu uuuu

78Ah(1, 2) PCLATH          -- Write Buffer for the upper 7 bits of the Program Counter                                    -000 0000 -000 0000

78Bh(2) INTCON             GIE    PEIE        TMR0IE  INTE                        IOCIE  TMR0IF            INTF    IOCIF 0000 000x 0000 000u

78Ch          --           Unimplemented                                                                                  --         --

78Dh          --           Unimplemented                                                                                  --         --

78Eh          --           Unimplemented                                                                                  --         --

78Fh          --           Unimplemented                                                                                  --         --

790h          --           Unimplemented                                                                                  --         --

791h          LCDCON       LCDEN SLPEN        WERR    --                              CS<1:0>              LMUX<1:0>      000- 0011 000- 0011

792h          LCDPS        WFT    BIASMD      LCDA    WA                                          LP<3:0>                 0000 0000 0000 0000

793h          LCDREF       LCDIRE LCDIRS LCDIRI       --                VLCD3PE VLCD2PE VLCD1PE -- 000- 000- 000- 000-

794h          LCDCST       --             --  --      --                          --                  LCDCST<2:0>         ---- -000 ---- -000

795h          LCDRL        LRLAP<1:0>         LRLBP<1:0>                          --                  LRLAT<2:0>          0000 -000 0000 -000

796h          --           Unimplemented                                                                                  --         --

797h          --           Unimplemented                                                                                  --         --

798h          LCDSE0                                                    SE<7:0>                                           0000 0000 uuuu uuuu

799h          LCDSE1                                                    SE<15:8>                                          0000 0000 uuuu uuuu

79Ah          LCDSE2(3)                                   SE<23:16>                                                       0000 0000 uuuu uuuu

79Bh          --           Unimplemented                                                                                  --         --

79Ch          --           Unimplemented                                                                                  --         --

79Dh          --           Unimplemented                                                                                  --         --

79Eh          --           Unimplemented                                                                                  --         --

79Fh          --           Unimplemented                                                                                  --         --

7A0h          LCDDATA0     SEG7   SEG6        SEG5    SEG4                       SEG3    SEG2         SEG1         SEG0 xxxx xxxx uuuu uuuu
                           COM0   COM0        COM0    COM0                       COM0    COM0         COM0         COM0

7A1h          LCDDATA1     SEG15  SEG14       SEG13   SEG12                      SEG11   SEG10        SEG9         SEG8 xxxx xxxx uuuu uuuu
                           COM0   COM0        COM0    COM0                       COM0    COM0         COM0         COM0

7A2h          LCDDATA2(3)  SEG23  SEG22       SEG21   SEG20                      SEG19   SEG18        SEG17        SEG16 xxxx xxxx uuuu uuuu
                           COM0   COM0        COM0    COM0                       COM0    COM0         COM0         COM0

7A3h          LCDDATA3     SEG7   SEG6        SEG5    SEG4                       SEG3    SEG2         SEG1         SEG0 xxxx xxxx uuuu uuuu
                           COM1   COM1        COM1    COM1                       COM1    COM1         COM1         COM1

7A4h          LCDDATA4     SEG15  SEG14       SEG13   SEG12                      SEG11   SEG10        SEG9         SEG8 xxxx xxxx uuuu uuuu
                           COM1   COM1        COM1    COM1                       COM1    COM1         COM1         COM1

7A5h          LCDDATA5(3)  SEG23  SEG22       SEG21   SEG20                      SEG19   SEG18        SEG17        SEG16 xxxx xxxx uuuu uuuu
                           COM1   COM1        COM1    COM1                       COM1    COM1         COM1         COM1

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

2009 Microchip Technology Inc.                       Preliminary                                                         DS41364D-page 51
PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name      Bit 7  Bit 6   Bit 5  Bit 4  Bit 3  Bit 2  Bit 1  Bit 0  Value on:  Value on all
                                                                                     POR, BOR       other
                                                                                                   Resets

Bank 15 (Continued)

7A6h          LCDDATA6      SEG7   SEG6    SEG5   SEG4   SEG3   SEG2   SEG1   SEG0 xxxx xxxx uuuu uuuu
                            COM2   COM2    COM2   COM2   COM2   COM2   COM2   COM2

7A7h          LCDDATA7      SEG15  SEG14   SEG13  SEG12  SEG11  SEG10  SEG9   SEG8 xxxx xxxx uuuu uuuu
                            COM2   COM2    COM2   COM2   COM2   COM2   COM2   COM2

7A8h          LCDDATA8(3)   SEG23  SEG22   SEG21  SEG20  SEG19  SEG18  SEG17  SEG16 xxxx xxxx uuuu uuuu
                            COM2   COM2    COM2   COM2   COM2   COM2   COM2   COM2

7A9h          LCDDATA9      SEG7   SEG6    SEG5   SEG4   SEG3   SEG2   SEG1   SEG0 xxxx xxxx uuuu uuuu
                            COM3   COM3    COM3   COM3   COM3   COM3   COM3   COM3

7AAh          LCDDATA10     SEG15  SEG14   SEG13  SEG12  SEG11  SEG10  SEG9   SEG8 xxxx xxxx uuuu uuuu
                            COM3   COM3    COM3   COM3   COM3   COM3   COM3   COM3

7ABh          LCDDATA11(3)  SEG23  SEG22   SEG21  SEG20  SEG19  SEG18  SEG17  SEG16 xxxx xxxx uuuu uuuu
                            COM3   COM3    COM3   COM3   COM3   COM3   COM3   COM3

7ACh          --            Unimplemented                                            --         --

--

7EFh

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

DS41364D-page 52                                  Preliminary           2009 Microchip Technology Inc.
                                                                     PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name  Bit 7    Bit 6     Bit 5   Bit 4             Bit 3           Bit 2  Bit 1     Bit 0  Value on:  Value on all
                                                                                                             POR, BOR       other
                                                                                                                           Resets

Banks 16-30

x00h/         INDF0     Addressing this location uses contents of FSR0H/FSR0L to address data memory         xxxx xxxx xxxx xxxx
x80h(2)                 (not a physical register)

x00h/         INDF1     Addressing this location uses contents of FSR1H/FSR1L to address data memory         xxxx xxxx xxxx xxxx
x81h(2)                 (not a physical register)

x02h/         PCL       Program Counter (PC) Least Significant Byte                                          0000 0000 0000 0000
x82h(2)

x03h/         STATUS    --             --  --      TO                PD              Z      DC        C      ---1 1000 ---q quuu
x83h(2)

x04h/         FSR0L     Indirect Data Memory Address 0 Low Pointer                                           0000 0000 uuuu uuuu
x84h(2)

x05h/         FSR0H     Indirect Data Memory Address 0 High Pointer                                          0000 0000 0000 0000
x85h(2)

x06h/         FSR1L     Indirect Data Memory Address 1 Low Pointer                                           0000 0000 uuuu uuuu
x86h(2)

x07h/         FSR1H     Indirect Data Memory Address 1 High Pointer                                          0000 0000 0000 0000
x87h(2)

x08h/         BSR       --             --  --                               BSR<4:0>                         ---0 0000 ---0 0000
x88h(2)

x09h/         WREG      Working Register                                                                     0000 0000 uuuu uuuu
x89h(2)

x0Ah/         PCLATH    -- Write Buffer for the upper 7 bits of the Program Counter                          -000 0000 -000 0000

x8Ah(1),(2)

x0Bh/         INTCON    GIE      PEIE      TMR0IE  INTE              IOCIE  TMR0IF          INTF      IOCIF 0000 000x 0000 000u
x8Bh(2)

x0Ch/         --        Unimplemented                                                                        --         --

x8Ch

--

x1Fh/

x9Fh

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

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PIC16F193X/LF193X

TABLE 3-14: SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

Address           Name    Bit 7  Bit 6           Bit 5   Bit 4         Bit 3           Bit 2   Bit 1                       Bit 0  Value on:  Value on all
                                                                                                                                  POR, BOR       other
                                                                                                                                                Resets

  Bank 31                 Addressing this location uses contents of FSR0H/FSR0L to address data memory                            xxxx xxxx xxxx xxxx
F80h(2) INDF0             (not a physical register)

F81h(2) INDF1             Addressing this location uses contents of FSR1H/FSR1L to address data memory                            xxxx xxxx xxxx xxxx
                          (not a physical register)
F82h(2) PCL
F83h(2) STATUS            Program Counter (PC) Least Significant Byte                                                             0000 0000 0000 0000
F84h(2) FSR0L
F85h(2) FSR0H             --             --      --      TO            PD              Z       DC                          C      ---1 1000 ---q quuu
F86h(2) FSR1L
F87h(2) FSR1H             Indirect Data Memory Address 0 Low Pointer                                                              0000 0000 uuuu uuuu
F88h(2) BSR
F89h(2) WREG              Indirect Data Memory Address 0 High Pointer                                                             0000 0000 0000 0000
F8Ah(1),(2 PCLATH
                          Indirect Data Memory Address 1 Low Pointer                                                              0000 0000 uuuu uuuu
)
                          Indirect Data Memory Address 1 High Pointer                                                             0000 0000 0000 0000

                          --             --      --                             BSR<4:0>                                          ---0 0000 ---0 0000

                          Working Register                                                                                        0000 0000 uuuu uuuu

                          -- Write Buffer for the upper 7 bits of the Program Counter                                             -000 0000 -000 0000

F8Bh(2)       INTCON      GIE    PEIE            TMR0IE  INTE          IOCIE    TMR0IF INTF                                IOCIF 0000 000x 0000 000u
F8Ch          --
                          Unimplemented                                                                                           --         --
  --             STATUS_
FE3h               SHAD                                                                Z       DC                          C      ---- -xxx ---- -uuu
FE4h              WREG_
                   SHAD   Working Register Normal (Non-ICD) Shadow                                                                xxxx xxxx uuuu uuuu
FE5h

FE6h            BSR_                                                         Bank Select Register Normal (Non-ICD) Shadow         ---x xxxx ---u uuuu
FE7h            SHAD                      Program Counter Latch High Register Normal (Non-ICD) Shadow                             -xxx xxxx uuuu uuuu
FE8h          PCLATH_     Indirect Data Memory Address 0 Low Pointer Normal (Non-ICD) Shadow                                      xxxx xxxx uuuu uuuu
                SHAD
               FSR0L_
                SHAD

FE9h              FSR0H_  Indirect Data Memory Address 0 High Pointer Normal (Non-ICD) Shadow                                     xxxx xxxx uuuu uuuu
FEAh               SHAD   Indirect Data Memory Address 1 Low Pointer Normal (Non-ICD) Shadow                                      xxxx xxxx uuuu uuuu
FEBh              FSR1L_  Indirect Data Memory Address 1 High Pointer Normal (Non-ICD) Shadow                                     xxxx xxxx uuuu uuuu
                   SHAD

                  FSR1H_
                   SHAD

FECh          --          Unimplemented                                                                                           --         --

FEDh          STKPTR      --             --      --      Current Stack pointer                                                    ---1 1111 ---1 1111

FEEh          TOSL        Top of Stack Low byte                                                                                   xxxx xxxx uuuu uuuu

FEFh          TOSH        -- Top of Stack High byte                                                                               -xxx xxxx -uuu uuuu

Legend:           x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as `0', r = reserved.
                  Shaded locations are unimplemented, read as `0'.
Note 1:
                  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<14:8>, whose contents are trans-
          2:      ferred to the upper byte of the program counter.
          3:
          4:      These registers can be addressed from any bank.

                  These registers/bits are not implemented on PIC16F1933/1936/1938/PIC16LF1933/1936/1938 devices, read as `0'.

                  The Capacitive Sensing Reference Mode (CPSRM) bit is not available for the PIC16F/LF1934/1936/1937 devices.

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3.3 PCL and PCLATH                                                  PIC16F193X/LF193X

The Program Counter (PC) is 15 bits wide. The low byte              3.3.3 COMPUTED FUNCTION CALLS
comes from the PCL register, which is a readable and
writable register. The high byte (PC<14:8>) is not directly         A computed function CALL allows programs to maintain
readable or writable and comes from PCLATH. On any                  tables of functions and provide another way to execute
Reset, the PC is cleared. Figure 3-5 shows the five                 state machines or look-up tables. When performing a
situations for the loading of the PC.                               table read using a computed function CALL, care
                                                                    should be exercised if the table location crosses a PCL
FIGURE 3-5:            LOADING OF PC IN                             memory boundary (each 256-byte block).
                       DIFFERENT SITUATIONS
                                                                    If using the CALL instruction, the PCH<2:0> and PCL
    14 PCH                       PCL   0 Instruction with           registers are loaded with the operand of the CALL
PC                                                                  instruction. PCH<6:3> is loaded with PCLATH<6:3>.
                                                      PCL as
                                                 Destination        The CALLW instruction enables computed calls by com-
                                                                    bining PCLATH and W to form the destination address.
        6    7         0         8                                  A computed CALLW is accomplished by loading the W
                                                                    register with the desired address and executing CALLW.
PCLATH                    ALU Result                                The PCL register is loaded with the value of W and
                                                                    PCH is loaded with PCLATH.
               14 PCH            PCL   0
          PC                                                        3.3.4 BRANCHING
                                              GOTO, CALL
                64                                                  The branching instructions add an offset to the PC.
PCLATH                 0 11                                         This allows relocatable code and code that crosses
                         OPCODE <10:0>                              page boundaries. There are two forms of branching,
               14 PCH                                               BRW and BRA. The PC will have incremented to fetch
          PC                       PCL 0                            the next instruction in both cases. When using either
                                                                    branching instruction, a PCL memory boundary may be
                67                        CALLW                     crossed.
PCLATH
                       0         8                                  If using BRW, load the W register with the desired
                                                                    unsigned address and execute BRW. The entire PC will
                                    W                               be loaded with the address PC + 1 + W.

    14 PCH                       PCL 0                              If using BRA, the entire PC will be loaded with PC + 1 +,
PC                                                                  the signed value of the operand of the BRA instruction.
                                                               BRW

                        15

                       PC + W

    14 PCH                       PCL 0
PC
                                                               BRA

                          15

             PC + OPCODE <8:0>

3.3.1 MODIFYING PCL

Executing any instruction with the PCL register as the
destination simultaneously causes the Program Coun-
ter PC<14:8> bits (PCH) to be replaced by the contents
of the PCLATH register. This allows the entire contents
of the program counter to be changed by writing the
desired upper 7 bits to the PCLATH register. When the
lower 8 bits are written to the PCL register, all 15 bits of
the program counter will change to the values con-
tained in the PCLATH register and those being written
to the PCL register.

3.3.2 COMPUTED GOTO

A computed GOTO is accomplished by adding an offset to
the program counter (ADDWF PCL). When performing a
table read using a computed GOTO method, care should
be exercised if the table location crosses a PCL memory
boundary (each 256-byte block). Refer to the Application
Note AN556, "Implementing a Table Read" (DS00556).

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PIC16F193X/LF193X

3.4 Stack                                                         3.4.1 ACCESSING THE STACK

All devices have a 16-level x 15-bit wide hardware                The stack is available through the TOSH, TOSL and
stack (refer to Figures 3-3 and 3-3). The stack space is          STKPTR registers. STKPTR is the current value of the
not part of either program or data space. The PC is               Stack Pointer. TOSH:TOSL register pair points to the
PUSHed onto the stack when CALL or CALLW instruc-                 TOP of the stack. Both registers are read/writable. TOS
tions are executed or an interrupt causes a branch. The           is split into TOSH and TOSL due to the 15-bit size of the
stack is POPed in the event of a RETURN, RETLW or a               PC. To access the stack, adjust the value of STKPTR,
RETFIE instruction execution. PCLATH is not affected              which will position TOSH:TOSL, then read/write to
by a PUSH or POP operation.                                       TOSH:TOSL. STKPTR is 5 bits to allow detection of
                                                                  overflow and underflow.
The stack operates as a circular buffer if the STVREN
bit = 0 (Configuration Word 2). This means that after                Note: Care should be taken when modifying the
the stack has been PUSHed sixteen times, the seven-                              STKPTR while interrupts are enabled.
teenth PUSH overwrites the value that was stored from
the first PUSH. The eighteenth PUSH overwrites the                During normal program operation, CALL, CALLW and
second PUSH (and so on). The STKOVF and STKUNF                    Interrupts will increment STKPTR while RETLW,
flag bits will be set on an Overflow/Underflow, regard-           RETURN, and RETFIE will decrement STKPTR. At any
less of whether the Reset is enabled.                             time STKPTR can be inspected to see how much stack
                                                                  is left. The STKPTR always points at the currently used
    Note 1: There are no instructions/mnemonics                   place on the stack. Therefore, a CALL or CALLW will
                called PUSH or POP. These are actions             increment the STKPTR and then write the PC, and a
                that occur from the execution of the              return will unload the PC and then decrement the STK-
                CALL, CALLW, RETURN, RETLW and                    PTR.
                RETFIE instructions or the vectoring to
                an interrupt address.                             Reference Figure 3-6 through Figure 3-9 for examples
                                                                  of accessing the stack.

FIGURE 3-6:       ACCESSING THE STACK EXAMPLE 1

TOSH:TOSL         0x0F                                            STKPTR = 0x1F  Stack Reset Disabled
TOSH:TOSL         0x0E                                                           (STVREN = 0)
                  0x0D
                  0x0C                                            Initial Stack Configuration:
                  0x0B                                            After Reset, the stack is empty. The
                  0x0A                                            empty stack is initialized so the Stack
                  0x09                                            Pointer is pointing at 0x1F. If the Stack
                  0x08                                            Overflow/Underflow Reset is enabled, the
                  0x07                                            TOSH/TOSL registers will return `0'. If
                  0x06                                            the Stack Overflow/Underflow Reset is
                  0x05                                            disabled, the TOSH/TOSL registers will
                  0x04                                            return the contents of stack address 0x0F.
                  0x03
                  0x02                                    0x0000  STKPTR = 0x1F  Stack Reset Enabled
                  0x01                                                           (STVREN = 1)
                  0x00
                  0x1F

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FIGURE 3-7:  ACCESSING THE STACK EXAMPLE 2

TOSH:TOSL                        0x0F  Return Address  This figure shows the stack configuration
                                 0x0E                  after the first CALL or a single interrupt.
                                 0x0D                  If a RETURN instruction is executed, the
                                 0x0C                  return address will be placed in the
                                 0x0B                  Program Counter and the Stack Pointer
                                 0x0A                  decremented to the empty state (0x1F).
                                 0x09                  STKPTR = 0x00
                                 0x08
                                 0x07
                                 0x06
                                 0x05
                                 0x04
                                 0x03
                                 0x02
                                 0x01
                                 0x00

FIGURE 3-8:  ACCESSING THE STACK EXAMPLE 3

TOSH:TOSL                        0x0F  Return Address  After seven CALLs or six CALLs and an
                                 0x0E  Return Address  interrupt, the stack looks like the figure
                                 0x0D  Return Address  on the left. A series of RETURN instructions
                                 0x0C  Return Address  will repeatedly place the return addresses
                                 0x0B  Return Address  into the Program Counter and pop the stack.
                                 0x0A  Return Address  STKPTR = 0x06
                                 0x09  Return Address
                                 0x08
                                 0x07
                                 0x06
                                 0x05
                                 0x04
                                 0x03
                                 0x02
                                 0x01
                                 0x00

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FIGURE 3-9:       ACCESSING THE STACK EXAMPLE 4

TOSH:TOSL         0x0F  Return Address                       When the stack is full, the next CALL or
                  0x0E  Return Address                       an interrupt will set the Stack Pointer to
                  0x0D  Return Address                       0x10. This is identical to address 0x00
                  0x0C  Return Address                       so the stack will wrap and overwrite the
                  0x0B  Return Address                       return address at 0x00. If the Stack
                  0x0A  Return Address                       Overflow/Underflow Reset is enabled, a
                  0x09  Return Address                       Reset will occur and location 0x00 will
                  0x08  Return Address                       not be overwritten.
                  0x07  Return Address                       STKPTR = 0x10
                  0x06  Return Address
                  0x05  Return Address
                  0x04  Return Address
                  0x03  Return Address
                  0x02  Return Address
                  0x01  Return Address
                  0x00  Return Address

3.4.2 OVERFLOW/UNDERFLOW RESET

If the STVREN bit in Configuration Word 2 is set to `1',
the device will be reset if the stack is PUSHed beyond
the sixteenth level or POPed beyond the first level,
setting the appropriate bits (STKOVF or STKUNF,
respectively) in the PCON register.

3.5 Indirect Addressing

The INDFn registers are not physical registers. Any
instruction that accesses an INDFn register actually
accesses the register at the address specified by the
File Select Registers (FSR). If the FSRn address
specifies one of the two INDFn registers, the read will
return `0' and the write will not occur (though Status bits
may be affected). The FSRn register value is created
by the pair FSRnH and FSRnL.

The FSR registers form a 16-bit address that allows an
addressing space with 65536 locations. These locations
are divided into three memory regions:

Traditional Data Memory
Linear Data Memory
Program Flash Memory

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FIGURE 3-10:  INDIRECT ADDRESSING
                                                    0x0000
                                                                0x0000

                                                             Traditional
                                                            Data Memory

                                 0x0FFF                      0x0FFF
                                                            Reserved
                                 0x1000
                                 0x1FFF
                                 0x2000

                                                                Linear
                                                            Data Memory

                FSR              0x29AF                     Reserved
              Address            0x29B0                     0x0000
               Range
                                 0x7FFF
                                 0x8000

                                                               Program
                                                            Flash Memory

                                 0xFFFF                     0x7FFF

Note: Not all memory regions are completely implemented. Consult device memory tables for memory limits.

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3.5.1 TRADITIONAL DATA MEMORY

The traditional data memory is a region from FSR
address 0x000 to FSR address 0xFFF. The addresses
correspond to the absolute addresses of all SFR, GPR
and common registers.

FIGURE 3-11:      TRADITIONAL DATA MEMORY MAP

Direct Addressing                                               Indirect Addressing

4 BSR 0 6         From Opcode 0                       7  FSRxH        07             FSRxL  0

                                                      0 000

Bank Select        Location Select                       Bank Select                 Location Select
                                                                1111
                            0000 0001 0010
                  0x00

                  0x7F                                       Bank 31
                          Bank 0 Bank 1 Bank 2

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3.5.2 LINEAR DATA MEMORY                                    3.5.3 PROGRAM FLASH MEMORY

The linear data memory is the region from FSR               To make constant data access easier, the entire
address 0x2000 to FSR address 0x29AF. This region is        program Flash memory is mapped to the upper half of
a virtual region that points back to the 80-byte blocks of  the FSR address space. When the MSB of FSRnH is
GPR memory in all the banks.                                set, the lower 15 bits are the address in program
                                                            memory which will be accessed through INDF. Only the
Unimplemented memory reads as 0x00. Use of the              lower 8 bits of each memory location is accessible via
linear data memory region allows buffers to be larger       INDF. Writing to the program Flash memory cannot be
than 80 bytes because incrementing the FSR beyond           accomplished via the FSR/INDF interface. All
one bank will go directly to the GPR memory of the next     instructions that access program Flash memory via the
bank.                                                       FSR/INDF interface will require one additional
                                                            instruction cycle to complete.
The 16 bytes of common memory are not included in
the linear data memory region.

FIGURE 3-12:     LINEAR DATA MEMORY                         FIGURE 3-13:       PROGRAM FLASH
                 MAP                                                           MEMORY MAP
                                                                7 FSRnH
                                                                1         07   FSRnL  0

7 FSRnH       07                 FSRnL   0
0 01

                                                              Location Select  0x8000 0x0000

Location Select                  0x2000  0x020

                                         Bank 0                                       Program
                                         0x06F
                                         0x0A0                                        Flash
                                         Bank 1                                       Memory
                                         0x0EF
                                         0x120                                        (low 8
                                                                                      bits)
                                         Bank 2
                                         0x16F

                                               0xF20                           0xFFFF 0x7FFF
                                              Bank 30

                                 0x29AF 0xF6F

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NOTES:

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4.0 DEVICE CONFIGURATION

Device Configuration consists of Configuration Word 1
and Configuration Word 2 registers, Code Protection
and Device ID.

4.1 Configuration Words

There are several Configuration Word bits that allow
different oscillator and memory protection options.
These are implemented as Configuration Word 1
register at 8007h and Configuration Word 2 register at
8008h.

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PIC16F193X/LF193X

REGISTER 4-1:         CONFIGURATION WORD 1

       R/P-1/1        R/P-1/1     R/P-1/1             R/P-1/1   R/P-1/1  R/P-1/1                            R/P-1/1
       FCMEN           IESO    CLKOUTEN              BOREN1    BOREN0     CPD                                  CP
bit 13                                                                                                                bit 7

      R/P-1/1         R/P-1/1  R/P-1/1               R/P-1/1   R/P-1/1   R/P-1/1                            R/P-1/1
      MCLRE           PWRTE    WDTE1                 WDTE0     FOSC2     FOSC1                              FOSC0
bit 6
                                                                                                                       bit 0

Legend:                        W = Writable bit                U = Unimplemented bit, read as `0'
R = Readable bit               x = Bit is unknown              -n/n = Value at POR and BOR/Value at all other Resets
u = Bit is unchanged           `0' = Bit is cleared            P = Programmable bit
`1' = Bit is set

bit 13         FCMEN: Fail-Safe Clock Monitor Enable bit
bit 12         1 = Fail-Safe Clock Monitor is enabled
bit 11         0 = Fail-Safe Clock Monitor is disabled
bit 10-9
               IESO: Internal External Switchover bit
bit 8          1 = Internal/External Switchover mode is enabled
bit 7          0 = Internal/External Switchover mode is disabled
bit 6
               CLKOUTEN: Clock Out Enable bit
bit 5          1 = CLKOUT function is disabled. I/O or oscillator function on RA6/CLKOUT
bit 4-3        0 = CLKOUT function is enabled on RA6/CLKOUT

               BOREN<1:0>: Brown-out Reset Enable bits(1)
               11 = BOR enabled
               10 = BOR enabled during operation and disabled in Sleep
               01 = BOR controlled by SBOREN bit of the PCON register
               00 = BOR disabled

               CPD: Data Code Protection bit(2)
               1 = Data memory code protection is disabled
               0 = Data memory code protection is enabled

               CP: Code Protection bit(3)
               1 = Program memory code protection is disabled
               0 = Program memory code protection is enabled

               MCLRE: RE3/MCLR/VPP Pin Function Select bit
               If LVP bit = 1:

                    This bit is ignored.
               If LVP bit = 0:

                    1 = RE3/MCLR/VPP pin function is MCLR; Weak pull-up enabled.
                    0 = RE3/MCLR/VPP pin function is digital input; MCLR internally disabled; Weak pull-up under control of WPUE3

                          bit..

               PWRTE: Power-up Timer Enable bit(1)
               1 = PWRT disabled
               0 = PWRT enabled

               WDTE<1:0>: Watchdog Timer Enable bit
               11 = WDT enabled
               10 = WDT enabled while running and disabled in Sleep
               01 = WDT controlled by the SWDTEN bit in the WDTCON register
               00 = WDT disabled

Note 1:      Enabling Brown-out Reset does not automatically enable Power-up Timer.
         2:  The entire data EEPROM will be erased when the code protection is turned off during an erase.
         3:  The entire program memory will be erased when the code protection is turned off.

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REGISTER 4-1: CONFIGURATION WORD 1 (CONTINUED)

bit 2-0      FOSC<2:0>: Oscillator Selection bits
             111 = ECH: External Clock, High-Power mode: CLKIN on RA7/OSC1/CLKIN
             110 = ECM: External Clock, Medium-Power mode: CLKIN on RA7/OSC1/CLKIN
             101 = ECL: External Clock, Low-Power mode: CLKIN on RA7/OSC1/CLKIN
             100 = INTOSC oscillator: I/O function on RA7/OSC1/CLKIN
             011 = EXTRC oscillator: RC function on RA7/OSC1/CLKIN
             010 = HS oscillator: High-speed crystal/resonator on RA6/OSC2/CLKOUT pin and RA7/OSC1/CLKIN
             001 = XT oscillator: Crystal/resonator on RA6/OSC2/CLKOUT pin and RA7/OSC1/CLKIN
             000 = LP oscillator: Low-power crystal on RA6/OSC2/CLKOUT pin and RA7/OSC1/CLKIN

Note 1:      Enabling Brown-out Reset does not automatically enable Power-up Timer.
         2:  The entire data EEPROM will be erased when the code protection is turned off during an erase.
         3:  The entire program memory will be erased when the code protection is turned off.

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REGISTER 4-2:         CONFIGURATION WORD 2

       R/P-1/1        R/P-1/1  U-1                   R/P-1/1   R/P-1/1                     R/P-1/1        U-1
          LVP                                                 STVREN                       PLLEN          --
                      DEBUG    --                    BORV
bit 13                                                                                                           bit 7

         U-1          R/P-1/1  R/P-1/1               U-1      U-1                          R/P-1/1        R/P-1/1

         --           VCAPEN1  VCAPEN0               --       --                           WRT1           WRT0

bit 6                                                                                                              bit 0

Legend:                        W = Writable bit               U = Unimplemented bit, read as `0'
R = Readable bit               x = Bit is unknown             -n/n = Value at POR and BOR/Value at all other Resets
u = Bit is unchanged           `0' = Bit is cleared           P = Programmable bit
`1' = Bit is set

bit 13        LVP: Low-Voltage Programming Enable bit(1)
bit 12        1 = Low-voltage programming enabled
bit 11        0 = High-voltage on MCLR/VPP must be used for programming
bit 10
bit 9         DEBUG: In-Circuit Debugger Mode bit
bit 8         1 = In-Circuit Debugger disabled, RB6/ICSPCLK and RB7/ICSPDAT are general purpose I/O pins
bit 7-6       0 = In-Circuit Debugger enabled, RB6/ICSPCLK and RB7/ICSPDAT are dedicated to the debugger
bit 5-4
              Unimplemented: Read as `1'
bit 3-2
bit 1-0       BORV: Brown-out Reset Voltage Selection bit
              1 = Brown-out Reset voltage set to 1.9V
              0 = Brown-out Reset voltage set to 2.5V

              STVREN: Stack Overflow/Underflow Reset Enable bit
              1 = Stack Overflow or Underflow will cause a Reset
              0 = Stack Overflow or Underflow will not cause a Reset

              PLLEN: PLL Enable bit
              1 = 4xPLL enabled
              0 = 4xPLL disabled

              Unimplemented: Read as `1'

              VCAPEN<1:0>: Voltage Regulator Capacitor Enable bits(2)
              00 = VCAP functionality is enabled on RA0
              01 = VCAP functionality is enabled on RA5
              10 = VCAP functionality is enabled on RA6
              11 = No capacitor on VCAP pin

              Unimplemented: Read as `1'

              WRT<1:0>: Flash Memory Self-Write Protection bits
              4 kW Flash memory (PIC16F1933/PIC16LF1933 and PIC16F1934/PIC16LF1934 only):

                    11 = Write protection off
                    10 = 000h to 1FFh write-protected, 200h to FFFh may be modified by EECON control
                    01 = 000h to 7FFh write-protected, 800h to FFFh may be modified by EECON control
                    00 = 000h to FFFh write-protected, no addresses may be modified by EECON control
              8 kW Flash memory (PIC16F1936/PIC16LF1936 and PIC16F1937/PIC16LF1937 only):
                    11 = Write protection off
                    10 = 000h to 1FFh write-protected, 200h to 1FFFh may be modified by EECON control
                    01 = 000h to FFFh write-protected, 1000h to 1FFFh may be modified by EECON control
                    00 = 000h to 1FFFh write-protected, no addresses may be modified by EECON control
              16 kW Flash memory (PIC16F1938/PIC16LF1938 and PIC16F1939/PIC16LF1939 only):
                    11 = Write protection off
                    10 = 000h to 1FFh write-protected, 200h to 3FFFh may be modified by EECON control
                    01 = 000h to 1FFFh write-protected, 2000h to 3FFFh may be modified by EECON control
                    00 = 000h to 3FFFh write-protected, no addresses may be modified by EECON control

Note 1: The LVP bit cannot be programmed to `0' when Programming mode is entered via LVP.
         2: Reads as `11' on PIC16LF193X only.

DS41364D-page 66                        Preliminary                      2009 Microchip Technology Inc.
                                                          PIC16F193X/LF193X

4.2 Code Protection

Code protection allows the device to be protected from
unauthorized access. Program memory protection and
data EEPROM protection are controlled independently.
Internal access to the program memory and data
EEPROM are unaffected by any code protection
setting.

4.2.1 PROGRAM MEMORY PROTECTION

The entire program memory space is protected from
external reads and writes by the CP bit in Configuration
Word 1. When CP = 0, external reads and writes of
program memory are inhibited and a read will return all
`0's. The CPU can continue to read program memory,
regardless of the protection bit settings. Writing the
program memory is dependent upon the write
protection setting. See Section 4.3 "Write
Protection" for more information.

4.2.2 DATA EEPROM PROTECTION

The entire data EEPROM is protected from external
reads and writes by the CPD bit. When CPD = 0,
external reads and writes of data EEPROM are
inhibited. The CPU can continue to read and write data
EEPROM regardless of the protection bit settings.

4.3 Write Protection

Write protection allows the device to be protected from
unintended self-writes. Applications, such as
bootloader software, can be protected while allowing
other regions of the program memory to be modified.

The WRT<1:0> bits in Configuration Word 2 define the
size of the program memory block that is protected.

4.4 User ID

Four memory locations (8000h-8003h) are designated
as ID locations where the user can store checksum or
other code identification numbers. These locations are
readable and writable during normal execution. See
Section 4.5 "Device ID and Revision ID" for more
information on accessing these memory locations. For
more information on checksum calculation, see the
"PIC16193X/PIC16LF193X Memory Programming
Specification" (DS41360).

2009 Microchip Technology Inc.  Preliminary              DS41364D-page 67
PIC16F193X/LF193X

4.5 Device ID and Revision ID

The memory location 8006h is where the Device ID and
Revision ID are stored. The upper nine bits hold the
Device ID. The lower five bits hold the Revision ID. See
Section 11.5 "User ID, Device ID and Configuration
Word Access" for more information on accessing
these memory locations.

Development tools, such as device programmers and
debuggers, may be used to read the Device ID and
Revision ID.

REGISTER 4-3:      DEVICEID: DEVICE ID REGISTER(1)

           R         R                      R                       R     R     R                             R
        DEV8       DEV7                   DEV6                    DEV5  DEV4  DEV3                          DEV2
bit 13
                                                                                                                     bit 7
          R          R                      R                       R     R     R
       DEV1        DEV0                   REV4                    REV3  REV2  REV1                            R
bit 6                                                                                                       REV0

                                                                                                                     bit 0

Legend:                  W = Writable bit                               U = Unimplemented bit, read as `0'
R = Readable bit         `1' = Bit is set                               `0' = Bit is cleared
-n = Value at POR                                                       x = Bit is unknown

bit 13-5           DEV<8:0>: Device ID bits
bit 4-0            100011001 = PIC16F1933
                   100011010 = PIC16F1934
                   100011011 = PIC16F1936
                   100011100 = PIC16F1937
                   100011101 = PIC16F1938
                   100011110 = PIC16F1939
                   100100001 = PIC16LF1933
                   100100010 = PIC16LF1934
                   100100011 = PIC16LF1936
                   100100100 = PIC16LF1937
                   100100101 = PIC16LF1938
                   100100110 = PIC16LF1939

                   REV<4:0>: Revision ID bits

                   These bits are used to identify the revision.

Note 1: This location cannot be written.

DS41364D-page 68                                Preliminary                    2009 Microchip Technology Inc.
                                                           PIC16F193X/LF193X

5.0 OSCILLATOR MODULE (WITH                                The oscillator module can be configured in one of six
         FAIL-SAFE CLOCK MONITOR)                          clock modes.

5.1 Overview                                               1. EC External clock.

The oscillator module has a wide variety of clock          2. LP 32 kHz Low-Power Crystal mode.
sources and selection features that allow it to be used
in a wide range of applications while maximizing perfor-   3. XT Medium Gain Crystal or Ceramic Resonator
mance and minimizing power consumption. Figure 5-1               Oscillator mode.
illustrates a block diagram of the oscillator module.
                                                           4. HS High Gain Crystal or Ceramic Resonator
Clock sources can be supplied from external oscillators,         mode.
quartz crystal resonators, ceramic resonators and
Resistor-Capacitor (RC) circuits. In addition, the system  5. RC External Resistor-Capacitor (RC).
clock source can be supplied from one of two internal
oscillators and PLL circuits, with a choice of speeds      6. INTOSC Internal oscillator.
selectable via software. Additional clock features
include:                                                   Clock Source modes are selected by the FOSC<2:0>
                                                           bits in the Configuration Word 1. The FOSC bits
Selectable system clock source between external          determine the type of oscillator that will be used when
   or internal sources via software.                       the device is first powered.

Two-Speed Start-up mode, which minimizes                 The EC clock mode relies on an external logic level
   latency between external oscillator start-up and        signal as the device clock source. The LP, XT, and HS
   code execution.                                         clock modes require an external crystal or resonator to
                                                           be connected to the device. Each mode is optimized for
Fail-Safe Clock Monitor (FSCM) designed to               a different frequency range. The RC clock mode
   detect a failure of the external clock source (LP,      requires an external resistor and capacitor to set the
   XT, HS, EC or RC modes) and switch                      oscillator frequency.
   automatically to the internal oscillator.
                                                           The INTOSC internal oscillator block produces low,
Oscillator Start-up Timer (OST) ensures stability        medium, and high frequency clock sources, designated
   of crystal oscillator sources                           LFINTOSC, MFINTOSC, and HFINTOSC. (see
                                                           Internal Oscillator Block, Figure 5-1). A wide selection
                                                           of device clock frequencies may be derived from these
                                                           three clock sources.

FIGURE 5-1:  SIMPLIFIED PIC MCU CLOCK SOURCE BLOCK DIAGRAM

  OSC2       External                                                                  LP, XT, HS, RC, EC
  OSC1       Oscillator
T1OSO                                                                         4 x PLL                                                    Sleep
T1OSI                        Sleep                 FOSC<2:0> = 100
                                                                                                                                  T1OSC         CPU and
             Oscillator Timer1               Postscaler                                                                                         Peripherals
                              T1OSCEN                                           MUX
                              Enable                                                                                           MUXIRCF<3:0>Internal Oscillator
                              Oscillator
                                                      16 MHz                                                                                               Clock
              Internal                                  8 MHz                                                                                             Control
             Oscillator                                 4 MHz                                                                                 FOSC<2:0> SCS<1:0>
                                                        2 MHz                                                                                           Clock Source Option
               Block                                    1 MHz                                                                                           for other modules

             HFPLL                 16 MHz             500 kHz
                                 (HFINTOSC)           250 kHz
             500 kHz                                  125 kHz
             Source                 500 kHz          62.5 kHz
             31 kHz              (MFINTOSC)         31.25 kHz
             Source
                                                        31 kHz

                                 31 kHz (LFINTOSC)                                       WDT, PWRT, Fail-Safe Clock Monitor
                                                                                       Two-Speed Start-up and other modules

2009 Microchip Technology Inc.                     Preliminary                                                                          DS41364D-page 69
PIC16F193X/LF193X                                          The Oscillator Start-up Timer (OST) is disabled when
                                                           EC mode is selected. Therefore, there is no delay in
5.2 Clock Source Types                                     operation after a Power-on Reset (POR) or wake-up
                                                           from Sleep. Because the PIC MCU design is fully
Clock sources can be classified as external or internal.   static, stopping the external clock input will have the
                                                           effect of halting the device while leaving all data intact.
External clock sources rely on external circuitry for the  Upon restarting the external clock, the device will
clock source to function. Examples are: oscillator mod-    resume operation as if no time had elapsed.
ules (EC mode), quartz crystal resonators or ceramic
resonators (LP, XT and HS modes) and Resis-                FIGURE 5-2:          EXTERNAL CLOCK (EC)
tor-Capacitor (RC) mode circuits.                                               MODE OPERATION

Internal clock sources are contained internally within     Clock from           OSC1/CLKIN
the oscillator module. The internal oscillator block has   Ext. System                    PIC MCU
two internal oscillators and a dedicated
phase-locked-loop (HFPLL) that are used to generate           FOSC/4 or I/O(1)  OSC2/CLKOUT
three internal system clock sources: the 16 MHz
High-Frequency Internal Oscillator (HFINTOSC), 500           Note 1: Output depends upon CLKOUTEN bit of the
kHZ (MFINTOSC) and the 31 kHz Low-Frequency                                  Configuration Word 1.
Internal Oscillator (LFINTOSC).
                                                           5.2.1.2 LP, XT, HS Modes
The system clock can be selected between external or
internal clock sources via the System Clock Select         The LP, XT and HS modes support the use of quartz
(SCS) bits in the OSCCON register. See Section 5.3         crystal resonators or ceramic resonators connected to
"Clock Switching" for additional information.              OSC1 and OSC2 (Figure 5-3). The three modes select
                                                           a low, medium or high gain setting of the internal
5.2.1 EXTERNAL CLOCK SOURCES                               inverter-amplifier to support various resonator types
                                                           and speed.
An external clock source can be used as the device
system clock by performing one of the following            LP Oscillator mode selects the lowest gain setting of the
actions:                                                   internal inverter-amplifier. LP mode current consumption
                                                           is the least of the three modes. This mode is designed to
Program the FOSC<2:0> bits in the Configuration          drive only 32.768 kHz tuning-fork type crystals (watch
   Word 1 to select an external clock source that will     crystals).
   be used as the default system clock upon a
   device Reset.                                           XT Oscillator mode selects the intermediate gain
                                                           setting of the internal inverter-amplifier. XT mode
Write the SCS<1:0> bits in the OSCCON register           current consumption is the medium of the three modes.
   to switch the system clock source to:                   This mode is best suited to drive resonators with a
   - Timer1 Oscillator during run-time, or                 medium drive level specification.
   - An external clock source determined by the
      value of the FOSC bits.                              HS Oscillator mode selects the highest gain setting of the
                                                           internal inverter-amplifier. HS mode current consumption
See Section 5.3 "Clock Switching"for more informa-         is the highest of the three modes. This mode is best
tion.                                                      suited for resonators that require a high drive setting.

5.2.1.1 EC Mode                                            Figure 5-3 and Figure 5-4 show typical circuits for
                                                           quartz crystal and ceramic resonators, respectively.
The External Clock (EC) mode allows an externally
generated logic level signal to be the system clock
source. When operating in this mode, an external clock
source is connected to the OSC1 input.
OSC2/CLKOUT is available for general purpose I/O or
CLKOUT. Figure 5-2 shows the pin connections for EC
mode.

EC mode has 3 power modes to select from through
Configuration Word 1:

High-power, 4-32 MHz (FOSC = 111)
Medium power, 0.5-4 MHz (FOSC = 110)
Low-power, 0-0.5 MHz (FOSC = 101)

DS41364D-page 70  Preliminary                                                    2009 Microchip Technology Inc.
                                                             PIC16F193X/LF193X

FIGURE 5-3:          QUARTZ CRYSTAL                          FIGURE 5-4:         CERAMIC RESONATOR
                     OPERATION (LP, XT OR                                        OPERATION
                     HS MODE)                                                    (XT OR HS MODE)

                                 PIC MCU                                              PIC MCU

                     OSC1/CLKIN                                                        OSC1/CLKIN
                          RF(2)
C1                                         To Internal               C1                             To Internal
                                           Logic
            Quartz                                                                                  Logic
            Crystal                        Sleep
                                                                          RP(3)        RF(2)        Sleep

C2           RS(1)   OSC2/CLKOUT                                     C2 Ceramic RS(1)  OSC2/CLKOUT
                                                                           Resonator

Note 1:     A series resistor (RS) may be required for       Note 1: A series resistor (RS) may be required for
        2:  quartz crystals with low drive level.                          ceramic resonators with low drive level.

            The value of RF varies with the Oscillator mode           2: The value of RF varies with the Oscillator mode
            selected (typically between 2 M to 10 M.                       selected (typically between 2 M to 10 M.

Note 1: Quartz crystal characteristics vary according                 3: An additional parallel feedback resistor (RP)
            to type, package and manufacturer. The                         may be required for proper ceramic resonator
            user should consult the manufacturer data                      operation.
            sheets for specifications and recommended
            application.                                     5.2.1.3 Oscillator Start-up Timer (OST)

       2: Always verify oscillator performance over          If the oscillator module is configured for LP, XT or HS
            the VDD and temperature range that is            modes, the Oscillator Start-up Timer (OST) counts
            expected for the application.                    1024 oscillations from OSC1. This occurs following a
                                                             Power-on Reset (POR) and when the Power-up Timer
       3: For oscillator design assistance, reference        (PWRT) has expired (if configured), or a wake-up from
            the following Microchip Applications Notes:      Sleep. During this time, the program counter does not
                                                             increment and program execution is suspended. The
             AN826, "Crystal Oscillator Basics and          OST ensures that the oscillator circuit, using a quartz
             Crystal Selection for rfPIC and PIC           crystal resonator or ceramic resonator, has started and
             Devices" (DS00826)                              is providing a stable system clock to the oscillator
                                                             module.
             AN849, "Basic PIC Oscillator Design"
             (DS00849)                                       In order to minimize latency between external oscillator
                                                             start-up and code execution, the Two-Speed Clock
             AN943, "Practical PIC Oscillator              Start-up mode can be selected (see Section 5.4
             Analysis and Design" (DS00943)                  "Two-Speed Clock Start-up Mode").

             AN949, "Making Your Oscillator Work"           5.2.1.4 4X PLL
             (DS00949)
                                                             The oscillator module contains a 4X PLL that can be
                                                             used with both external and internal clock sources to
                                                             provide a system clock source. The input frequency for
                                                             the 4X PLL must fall within specifications. See the PLL
                                                             Clock Timing Specifications in Section 29.0
                                                             "Electrical Specifications".

                                                             The 4X PLL may be enabled for use by one of two
                                                             methods:

                                                             1. Program the PLLEN bit in Configuration Word 2
                                                                   to a `1'.

                                                             2. Write the SPLLEN bit in the OSCCON register to
                                                                   a `1'. If the PLLEN bit in Configuration Word 2 is
                                                                   programmed to a `1', then the value of SPLLEN
                                                                   is ignored.

2009 Microchip Technology Inc.                         Preliminary                           DS41364D-page 71
PIC16F193X/LF193X

5.2.1.5 TIMER1 Oscillator                                   5.2.1.6 External RC Mode

The Timer1 Oscillator is a separate crystal oscillator      The external Resistor-Capacitor (RC) modes support
that is associated with the Timer1 peripheral. It is opti-  the use of an external RC circuit. This allows the
mized for timekeeping operations with a 32.768 kHz          designer maximum flexibility in frequency choice while
crystal connected between the T1OSO and T1OSI               keeping costs to a minimum when clock accuracy is not
device pins.                                                required.

The Timer1 Oscillator can be used as an alternate sys-      The RC circuit connects to OSC1. OSC2/CLKOUT is
tem clock source and can be selected during run-time        available for general purpose I/O or CLKOUT. The
using clock switching. Refer to Section 5.3 "Clock          function of the OSC2/CLKOUT pin is determined by the
Switching" for more information.                            state of the CLKOUTEN bit in Configuration Word 1.

FIGURE 5-5:       QUARTZ CRYSTAL                            Figure 5-6 shows the external RC mode connections.
                  OPERATION (TIMER1
                  OSCILLATOR)                               FIGURE 5-6:       EXTERNAL RC MODES

                  PIC MCU                                         VDD                    PIC MCU
                                                            REXT              OSC1/CLKIN
                                T1OSI                                                               Internal
                                                             CEXT             OSC2/CLKOUT            Clock
C1                                                            VSS
                                       To Internal          FOSC/4 or I/O(1)
            32.768 kHz                 Logic
            Quartz
            Crystal

C2                T1OSO

Note 1: Quartz crystal characteristics vary according          Recommended values: 10 k  REXT  100 k, <3V
            to type, package and manufacturer. The                                              3 k  REXT  100 k, 3-5V
            user should consult the manufacturer data                                           CEXT > 20 pF, 2-5V
            sheets for specifications and recommended
            application.                                       Note 1: Output depends upon CLKOUTEN bit of the
                                                                               Configuration Word 1.
       2: Always verify oscillator performance over
            the VDD and temperature range that is           The RC oscillator frequency is a function of the supply
            expected for the application.                   voltage, the resistor (REXT) and capacitor (CEXT) values
                                                            and the operating temperature. Other factors affecting
       3: For oscillator design assistance, reference       the oscillator frequency are:
            the following Microchip Applications Notes:      threshold voltage variation
                                                             component tolerances
             AN826, "Crystal Oscillator Basics and          packaging variations in capacitance
             Crystal Selection for rfPIC and PIC
             Devices" (DS00826)                             The user also needs to take into account variation due
                                                            to tolerance of external RC components used.
             AN849, "Basic PIC Oscillator Design"
             (DS00849)

             AN943, "Practical PIC Oscillator
             Analysis and Design" (DS00943)

             AN949, "Making Your Oscillator Work"
             (DS00949)

             TB097, "Interfacing a Micro Crystal

             MS1V-T1K 32.768 kHz Tuning Fork
             Crystal to a PIC16F690/SS" (DS91097)

             AN1288, "Design Practices for
             Low-Power External Oscillators"
             (DS01288)

DS41364D-page 72                                    Preliminary                2009 Microchip Technology Inc.
5.2.2 INTERNAL CLOCK SOURCES                              PIC16F193X/LF193X

The device may be configured to use the internal oscil-   5.2.2.1 HFINTOSC
lator block as the system clock by performing one of the
following actions:                                        The High-Frequency Internal Oscillator (HFINTOSC) is
                                                          a factory calibrated 16 MHz internal clock source. The
Program the FOSC<2:0> bits in Configuration             frequency of the HFINTOSC can be altered via
   Word 1 to select the INTOSC clock source, which        software using the OSCTUNE register (Register 5-3).
   will be used as the default system clock upon a
   device Reset.                                          The output of the HFINTOSC connects to a postscaler
                                                          and multiplexer (see Figure 5-1). One of nine
Write the SCS<1:0> bits in the OSCCON register          frequencies derived from the HFINTOSC can be
   to switch the system clock source to the internal      selected via software using the IRCF<3:0> bits of the
   oscillator during run-time. See Section 5.3            OSCCON register. See Section 5.2.2.7 "Internal
   "Clock Switching"for more information.                 Oscillator Clock Switch Timing" for more information.

In INTOSC mode, OSC1/CLKIN is available for general       The HFINTOSC is enabled by:
purpose I/O. OSC2/CLKOUT is available for general
purpose I/O or CLKOUT.                                     Configure the IRCF<3:0> bits of the OSCCON
                                                             register for the desired HF frequency, and
The function of the OSC2/CLKOUT pin is determined
by the state of the CLKOUTEN bit in Configuration          FOSC<2:0> = 100, or
Word 1.                                                    Set the System Clock Source (SCS) bits of the

The internal oscillator block has two independent            OSCCON register to `1x'.
oscillators and a dedicated Phase-Locked Loop,
HFPLL that can produce one of three internal system       The High Frequency Internal Oscillator Ready bit
clock sources.                                            (HFIOFR) of the OSCSTAT register indicates when the
                                                          HFINTOSC is running and can be utilized.
1. The HFINTOSC (High-Frequency Internal
      Oscillator) is factory calibrated and operates at   The High Frequency Internal Oscillator Status Locked
      16 MHz. The HFINTOSC source is generated            bit (HFIOFL) of the OSCSTAT register indicates when
      from the 500 kHz MFINTOSC source and the            the HFINTOSC is running within 2% of its final value.
      dedicated Phase-Locked Loop, HFPLL. The
      frequency of the HFINTOSC can be                    The High Frequency Internal Oscillator Status Stable
      user-adjusted via software using the OSCTUNE        bit (HFIOFS) of the OSCSTAT register indicates when
      register (Register 5-3).                            the HFINTOSC is running within 0.5% of its final value.

2. The MFINTOSC (Medium-Frequency Internal                5.2.2.2 MFINTOSC
      Oscillator) is factory calibrated and operates at
      500 kHz. The frequency of the MFINTOSC can          The Medium-Frequency Internal Oscillator
      be user-adjusted via software using the             (MFINTOSC) is a factory calibrated 500 kHz internal
      OSCTUNE register (Register 5-3).                    clock source. The frequency of the MFINTOSC can be
                                                          altered via software using the OSCTUNE register
3. The LFINTOSC (Low-Frequency Internal                   (Register 5-3).
      Oscillator) is uncalibrated and operates at
      31 kHz.                                             The output of the MFINTOSC connects to a postscaler
                                                          and multiplexer (see Figure 5-1). One of nine
                                                          frequencies derived from the MFINTOSC can be
                                                          selected via software using the IRCF<3:0> bits of the
                                                          OSCCON register. See Section 5.2.2.7 "Internal
                                                          Oscillator Clock Switch Timing" for more information.

                                                          The MFINTOSC is enabled by:

                                                          Configure the IRCF<3:0> bits of the OSCCON
                                                             register for the desired HF frequency, and

                                                          FOSC<2:0> = 100, or
                                                          Set the System Clock Source (SCS) bits of the

                                                             OSCCON register to `1x'

                                                          The Medium Frequency Internal Oscillator Ready bit
                                                          (MFIOFR) of the OSCSTAT register indicates when the
                                                          MFINTOSC is running and can be utilized.

2009 Microchip Technology Inc.  Preliminary              DS41364D-page 73
PIC16F193X/LF193X

5.2.2.3  Internal Oscillator Frequency                    5.2.2.5  Internal Oscillator Frequency
         Adjustment                                                Selection

The 500 kHz internal oscillator is factory calibrated.    The system clock speed can be selected via software
This internal oscillator can be adjusted in software by   using the Internal Oscillator Frequency Select bits
writing to the OSCTUNE register (Register 5-3). Since     IRCF<3:0> of the OSCCON register.
the HFINTOSC and MFINTOSC clock sources are
derived from the 500 kHz internal oscillator a change in  The output of the 16 MHz HFINTOSC and 31 kHz
the OSCTUNE register value will apply to both.            LFINTOSC connects to a postscaler and multiplexer
                                                          (see Figure 5-1). The Internal Oscillator Frequency
The default value of the OSCTUNE register is `0'. The     Select bits IRCF<3:0> of the OSCCON register select
value is a 5-bit two's complement number. A value of      the frequency output of the internal oscillators. One of
0Fh will provide an adjustment to the maximum             the following frequencies can be selected via software:
frequency. A value of 10h will provide an adjustment to
the minimum frequency.                                     32 MHz (requires 4X PLL)
                                                          16 MHz
When the OSCTUNE register is modified, the oscillator      8 MHz
frequency will begin shifting to the new frequency. Code   4 MHz
execution continues during this shift. There is no         2 MHz
indication that the shift has occurred.                   1 MHz
                                                          500 kHz (Default after Reset)
OSCTUNE does not affect the LFINTOSC frequency.            250 kHz
Operation of features that depend on the LFINTOSC          125 kHz
clock source frequency, such as the Power-up Timer         62.5 kHz
(PWRT), Watchdog Timer (WDT), Fail-Safe Clock             31.25 kHz
Monitor (FSCM) and peripherals, are not affected by the    31 kHz (LFINTOSC)
change in frequency.

5.2.2.4 LFINTOSC                                          Note:    Following any Reset, the IRCF<3:0> bits of
                                                                   the OSCCON register are set to `0111' and
The Low-Frequency Internal Oscillator (LFINTOSC) is                the frequency selection is set to 500 kHz.
an uncalibrated 31 kHz internal clock source.                      The user can modify the IRCF bits to
                                                                   select a different frequency.
The output of the LFINTOSC connects to a postscaler
and multiplexer (see Figure 5-1). Select 31 kHz, via      The IRCF<3:0> bits of the OSCCON register allow
software, using the IRCF<3:0> bits of the OSCCON          duplicate selections for some frequencies. These dupli-
register. See Section 5.2.2.7 "Internal Oscillator        cate choices can offer system design trade-offs. Lower
Clock Switch Timing" for more information. The            power consumption can be obtained when changing
LFINTOSC is also the frequency for the Power-up Timer     oscillator sources for a given frequency. Faster transi-
(PWRT), Watchdog Timer (WDT) and Fail-Safe Clock          tion times can be obtained between frequency changes
Monitor (FSCM).                                           that use the same oscillator source.

The LFINTOSC is enabled by selecting 31 kHz
(IRCF<3:0> bits of the OSCCON register = 000) as the
system clock source (SCS bits of the OSCCON
register = 1x), or when any of the following are
enabled:

Configure the IRCF<3:0> bits of the OSCCON
   register for the desired LF frequency, and

FOSC<2:0> = 100, or

Set the System Clock Source (SCS) bits of the
   OSCCON register to `1x'

Peripherals that use the LFINTOSC are:

Power-up Timer (PWRT)

Watchdog Timer (WDT)

Fail-Safe Clock Monitor (FSCM)

The Low Frequency Internal Oscillator Ready bit
(LFIOFR) of the OSCSTAT register indicates when the
LFINTOSC is running and can be utilized.

DS41364D-page 74                        Preliminary                 2009 Microchip Technology Inc.
                                                          PIC16F193X/LF193X

5.2.2.6  32 MHz Internal Oscillator                       5.2.2.7  Internal Oscillator Clock Switch
         Frequency Selection                                       Timing

The Internal Oscillator Block can be used with the 4X     When switching between the HFINTOSC, MFINTOSC
PLL associated with the External Oscillator Block to      and the LFINTOSC, the new oscillator may already be
produce a 32 MHz internal system clock source. The        shut down to save power (see Figure 5-7). If this is the
following settings are required to use the 32 MHz inter-  case, there is a delay after the IRCF<3:0> bits of the
nal clock source:                                         OSCCON register are modified before the frequency
                                                          selection takes place. The OSCSTAT register will
The FOSC bits in Configuration Word 1 must be           reflect the current active status of the HFINTOSC,
   set to use the INTOSC source as the device sys-        MFINTOSC and LFINTOSC oscillators. The sequence
   tem clock (FOSC<2:0> = 100).                           of a frequency selection is as follows:

The IRCF bits in the OSCCON register must be            1. IRCF<3:0> bits of the OSCCON register are
   set to the 8 MHz HFINTOSC selection                          modified.
   (IRCF<3:0> = 1110).
                                                          2. If the new clock is shut down, a clock start-up
The SPLLEN bit in the OSCCON register must be                 delay is started.
   set to enable the 4X PLL.
                                                          3. Clock switch circuitry waits for a falling edge of
Note:    The 4X PLL may also be enabled for use                 the current clock.
         with the Internal Oscillator Block by
         programming the PLLEN bit in                     4. The current clock is held low and the clock
         Configuration Word 2 to a `1'. However,                switch circuitry waits for a rising edge in the new
         the 4X PLL cannot be disabled by                       clock.
         software and the 8 MHz HFINTOSC
         option will no longer be available.              5. The new clock is now active.

                                                          6. The OSCSTAT register is updated as required.

                                                          7. Clock switch is complete.

                                                          See Figure 5-7 for more details.

                                                          If the internal oscillator speed is switched between two
                                                          clocks of the same source, there is no start-up delay
                                                          before the new frequency is selected. Clock switching
                                                          time delays are shown in Table 5-1.

                                                          Start-up delay specifications are located in the
                                                          oscillator tables of Section 29.0 "Electrical
                                                          Specifications".

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FIGURE 5-7:       INTERNAL OSCILLATOR SWITCH TIMING

HFINTOSC/ LFINTOSC (FSCM and WDT disabled)
MFINTOSC

HFINTOSC/             Start-up Time     2-cycle Sync            Running
MFINTOSC                                                        Running

LFINTOSC

IRCF <3:0>        0                  0

System Clock

HFINTOSC/ LFINTOSC (Either FSCM or WDT enabled)
MFINTOSC

HFINTOSC/                                         2-cycle Sync
MFINTOSC

LFINTOSC

IRCF <3:0>            0                           0

System Clock

LFINTOSC HFINTOSC/MFINTOSC                           LFINTOSC turns off unless WDT or FSCM is enabled
                                                                                     Running
LFINTOSC             Start-up Time 2-cycle Sync

HFINTOSC/         =0                 0
MFINTOSC
IRCF <3:0>

System Clock

DS41364D-page 76            Preliminary                          2009 Microchip Technology Inc.
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5.3 Clock Switching                                         5.3.3 TIMER1 OSCILLATOR

The system clock source can be switched between             The Timer1 Oscillator is a separate crystal oscillator
external and internal clock sources via software using      associated with the Timer1 peripheral. It is optimized
the System Clock Select (SCS) bits of the OSCCON            for timekeeping operations with a 32.768 kHz crystal
register. The following clock sources can be selected       connected between the T1OSO and T1OSI device
using the SCS bits:                                         pins.

Default system oscillator determined by FOSC              The Timer1 oscillator is enabled using the T1OSCEN
   bits in Configuration Word 1                             control bit in the T1CON register. See Section 20.0
                                                            "Timer1 Module with Gate Control" for more
Timer1 32 kHz crystal oscillator                          information about the Timer1 peripheral.
Internal Oscillator Block (INTOSC)

5.3.1  SYSTEM CLOCK SELECT (SCS)                            5.3.4  TIMER1 OSCILLATOR READY
       BITS                                                        (T1OSCR) BIT

The System Clock Select (SCS) bits of the OSCCON            The user must ensure that the Timer1 Oscillator is
register selects the system clock source that is used for   ready to be used before it is selected as a system clock
the CPU and peripherals.                                    source. The Timer1 Oscillator Ready (T1OSCR) bit of
                                                            the OSCSTAT register indicates whether the Timer1
When the SCS bits of the OSCCON register = 00,            oscillator is ready to be used. After the T1OSCR bit is
   the system clock source is determined by value of        set, the SCS bits can be configured to select the Timer1
   the FOSC<2:0> bits in the Configuration Word 1.          oscillator.

When the SCS bits of the OSCCON register = 01,
   the system clock source is the Timer1 oscillator.

When the SCS bits of the OSCCON register = 1x,
   the system clock source is chosen by the internal
   oscillator frequency selected by the IRCF<3:0>
   bits of the OSCCON register. After a Reset, the
   SCS bits of the OSCCON register are always
   cleared.

Note:  Any automatic clock switch, which may
       occur from Two-Speed Start-up or Fail-Safe
       Clock Monitor, does not update the SCS
       bits of the OSCCON register. The user can
       monitor the OSTS bit of the OSCSTAT
       register to determine the current system
       clock source.

When switching between clock sources, a delay is
required to allow the new clock to stabilize. These oscil-
lator delays are shown in Table 5-1.

5.3.2  OSCILLATOR START-UP TIME-OUT
       STATUS (OSTS) BIT

The Oscillator Start-up Time-out Status (OSTS) bit of
the OSCSTAT register indicates whether the system
clock is running from the external clock source, as
defined by the FOSC<2:0> bits in the Configuration
Word 1, or from the internal clock source. In particular,
OSTS indicates that the Oscillator Start-up Timer
(OST) has timed out for LP, XT or HS modes. The OST
does not reflect the status of the Timer1 Oscillator.

2009 Microchip Technology Inc.   Preliminary                      DS41364D-page 77
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5.4 Two-Speed Clock Start-up Mode                         5.4.1  TWO-SPEED START-UP MODE
                                                                 CONFIGURATION
Two-Speed Start-up mode provides additional power
savings by minimizing the latency between external        Two-Speed Start-up mode is configured by the
oscillator start-up and code execution. In applications   following settings:
that make heavy use of the Sleep mode, Two-Speed
Start-up will remove the external oscillator start-up      IESO (of the Configuration Word 1) = 1; Inter-
time from the time spent awake and can reduce the            nal/External Switchover bit (Two-Speed Start-up
overall power consumption of the device. This mode           mode enabled).
allows the application to wake-up from Sleep, perform
a few instructions using the INTOSC internal oscillator    SCS (of the OSCCON register) = 00.
block as the clock source and go back to Sleep without
waiting for the external oscillator to become stable.      FOSC<2:0> bits in the Configuration Word 1
                                                             configured for LP, XT or HS mode.
Two-Speed Start-up provides benefits when the oscil-
lator module is configured for LP, XT, or HS modes.       Two-Speed Start-up mode is entered after:
The Oscillator Start-up Timer (OST) is enabled for
these modes and must count 1024 oscillations before       Power-on Reset (POR) and, if enabled, after
the oscillator can be used as the system clock source.       Power-up Timer (PWRT) has expired, or

If the oscillator module is configured for any mode       Wake-up from Sleep.
other than LP, XT or HS mode, then Two-Speed
Start-up is disabled. This is because the external clock
oscillator does not require any stabilization time after
POR or an exit from Sleep.

If the OST count reaches 1024 before the device
enters Sleep mode, the OSTS bit of the OSCSTAT reg-
ister is set and program execution switches to the
external oscillator. However, the system may never
operate from the external oscillator if the time spent
awake is very short.

Note:  Executing a SLEEP instruction will abort
       the oscillator start-up time and will cause
       the OSTS bit of the OSCSTAT register to
       remain clear.

TABLE 5-1: OSCILLATOR SWITCHING DELAYS

Switch From            Switch To          Frequency              Oscillator Delay

Sleep/POR              LFINTOSC(1)        31 kHz                 Oscillator Warm-up Delay (TWARM)
                       MFINTOSC(1)        31.25 kHz-500 kHz
Sleep/POR              HFINTOSC(1)        31.25 kHz-16 MHz       2 cycles
LFINTOSC               EC, RC(1)          DC 32 MHz            1 cycle of each
Sleep/POR                                 DC 32 MHz            1024 Clock Cycles (OST)
                       EC, RC(1)
Any clock source                          32 kHz-20 MHz          2 s (approx.)
Any clock source       Timer1 Oscillator                         1 cycle of each
Any clock source       LP, XT, HS(1)      31.25 kHz-500 kHz      1024 Clock Cycles (OST)
PLL inactive                              31.25 kHz-16 MHz       2 ms (approx.)
Note 1: PLL inactive.  MFINTOSC(1)        31 kHz
                       HFINTOSC(1)        32 kHz
                       LFINTOSC(1)        16-32 MHz

                       Timer1 Oscillator

                       PLL active

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5.4.2  TWO-SPEED START-UP                               5.4.3  CHECKING TWO-SPEED CLOCK
       SEQUENCE                                                STATUS

1. Wake-up from Power-on Reset or Sleep.                Checking the state of the OSTS bit of the OSCSTAT
                                                        register will confirm if the microcontroller is running
2. Instructions begin execution by the internal         from the external clock source, as defined by the
      oscillator at the frequency set in the IRCF<3:0>  FOSC<2:0> bits in the Configuration Word 1, or the
      bits of the OSCCON register.                      internal oscillator.

3. OST enabled to count 1024 clock cycles.

4. OST timed out, wait for falling edge of the
      internal oscillator.

5. OSTS is set.

6. System clock held low until the next falling edge
      of new clock (LP, XT or HS mode).

7. System clock is switched to external clock
      source.

FIGURE 5-8:      TWO-SPEED START-UP

       INTOSC

                                 TOST

       OSC1 0 1 1022 1023

       OSC2

Program Counter  PC - N                PC                      PC + 1

System Clock

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5.5 Fail-Safe Clock Monitor                                 5.5.3 FAIL-SAFE CONDITION CLEARING

The Fail-Safe Clock Monitor (FSCM) allows the device        The Fail-Safe condition is cleared after a Reset,
to continue operating should the external oscillator fail.  executing a SLEEP instruction or changing the SCS bits
The FSCM can detect oscillator failure any time after       of the OSCCON register. When the SCS bits are
the Oscillator Start-up Timer (OST) has expired. The        changed, the OST is restarted. While the OST is
FSCM is enabled by setting the FCMEN bit in the             running, the device continues to operate from the
Configuration Word 1. The FSCM is applicable to all         INTOSC selected in OSCCON. When the OST times
external Oscillator modes (LP, XT, HS, EC, Timer1           out, the Fail-Safe condition is cleared and the device
Oscillator and RC).                                         will be operating from the external clock source. The
                                                            Fail-Safe condition must be cleared before the OSFIF
FIGURE 5-9:       FSCM BLOCK DIAGRAM                        flag can be cleared.

       External              Clock Monitor                  5.5.4 RESET OR WAKE-UP FROM SLEEP
         Clock                     Latch
                                 SQ                         The FSCM is designed to detect an oscillator failure
                                                            after the Oscillator Start-up Timer (OST) has expired.
LFINTOSC          64     R  Q                             The OST is used after waking up from Sleep and after
Oscillator                                                 any type of Reset. The OST is not used with the EC or
                                                            RC Clock modes so that the FSCM will be active as
31 kHz            488 Hz                                    soon as the Reset or wake-up has completed. When
(~32 s)           (~2 ms)                                   the FSCM is enabled, the Two-Speed Start-up is also
                                                            enabled. Therefore, the device will always be executing
                                                            code while the OST is operating.

Sample Clock                         Clock                  Note:  Due to the wide range of oscillator start-up
                                   Failure                         times, the Fail-Safe circuit is not active
                                 Detected                          during oscillator start-up (i.e., after exiting
                                                                   Reset or Sleep). After an appropriate
5.5.1 FAIL-SAFE DETECTION                                          amount of time, the user should check the
                                                                   Status bits in the OSCSTAT register to
The FSCM module detects a failed oscillator by                     verify the oscillator start-up and that the
comparing the external oscillator to the FSCM sample               system clock switchover has successfully
clock. The sample clock is generated by dividing the               completed.
LFINTOSC by 64. See Figure 5-9. Inside the fail
detector block is a latch. The external clock sets the
latch on each falling edge of the external clock. The
sample clock clears the latch on each rising edge of the
sample clock. A failure is detected when an entire
half-cycle of the sample clock elapses before the
external clock goes low.

5.5.2 FAIL-SAFE OPERATION

When the external clock fails, the FSCM switches the
device clock to an internal clock source and sets the bit
flag OSFIF of the PIR2 register. Setting this flag will
generate an interrupt if the OSFIE bit of the PIE2
register is also set. The device firmware can then take
steps to mitigate the problems that may arise from a
failed clock. The system clock will continue to be
sourced from the internal clock source until the device
firmware successfully restarts the external oscillator
and switches back to external operation.

The internal clock source chosen by the FSCM is
determined by the IRCF<3:0> bits of the OSCCON
register. This allows the internal oscillator to be
configured before a failure occurs.

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FIGURE 5-10:                 FSCM TIMING DIAGRAM

         Sample Clock                               Oscillator
                                                    Failure
                  System
                     Clock                                                         Failure
                                                                                Detected
                   Output

Clock Monitor Output
                        (Q)

OSCFIF

                                 Test               Test  Test

Note:         The system clock is normally at a much higher frequency than the sample clock. The relative frequencies in
              this example have been chosen for clarity.

2009 Microchip Technology Inc.        Preliminary                                          DS41364D-page 81
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5.6 Oscillator Control Registers

REGISTER 5-1: OSCCON: OSCILLATOR CONTROL REGISTER

R/W-0/0           R/W-0/0  R/W-1/1  R/W-1/1         R/W-1/1   U-0  R/W-0/0                     R/W-0/0

SPLLEN                     IRCF<3:0>                          --   SCS<1:0>

bit 7                                                                                          bit 0

Legend:                    W = Writable bit         U = Unimplemented bit, read as `0'
R = Readable bit           x = Bit is unknown       -n/n = Value at POR and BOR/Value at all other Resets
u = Bit is unchanged       `0' = Bit is cleared
`1' = Bit is set

bit 7    SPLLEN: Software PLL Enable bit
bit 6-3
         If PLLEN in Configuration Word 1 = 1:
bit 2    SPLLEN bit is ignored. 4x PLL is always enabled (subject to oscillator requirements)
bit 1-0
         If PLLEN in Configuration Word 1 = 0:
         1 = 4x PLL Is enabled
         0 = 4x PLL is disabled

         IRCF<3:0>: Internal Oscillator Frequency Select bits

         000x =31 kHz LF
         0010 =31.25 kHz MF
         0011 =31.25 kHz HF(1)
         0100 =62.5 kHz MF
         0101 =125 kHz MF
         0110 =250 kHz MF
         0111 =500 kHz MF (default upon Reset)
         1000 =125 kHz HF(1)
         1001 =250 kHz HF(1)
         1010 =500 kHz HF(1)
         1011 =1 MHz HF
         1100 =2 MHz HF
         1101 =4 MHz HF
         1110 =8 MHz or 32 MHz HF(see Section 5.2.2.1 "HFINTOSC")
         1111 =16 MHz HF

         Unimplemented: Read as `0'

         SCS<1:0>: System Clock Select bits

         1x = Internal oscillator block
         01 = Timer1 oscillator
         00 = Clock determined by FOSC<2:0> in Configuration Word 1.

Note 1: Duplicate frequency derived from HFINTOSC.

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REGISTER 5-2: OSCSTAT: OSCILLATOR STATUS REGISTER

     R-1/q  R-0/q                R-q/q   R-0/q              R-0/q     R-q/q   R-0/0                R-0/q
   T1OSCR   PLLR                 OSTS   HFIOFR             HFIOFL   MFIOFR   LFIOFR               HFIOFS
bit 7
                                                                                                          bit 0

Legend:                          W = Writable bit      U = Unimplemented bit, read as `0'
R = Readable bit                 x = Bit is unknown    -n/n = Value at POR and BOR/Value at all other Resets
u = Bit is unchanged             `0' = Bit is cleared  q = Conditional
`1' = Bit is set

bit 7       T1OSCR: Timer1 Oscillator Ready bit

            If T1OSCEN = 1:
            1 = Timer1 oscillator is ready
            0 = Timer1 oscillator is not ready

            If T1OSCEN = 0:
            1 = Timer1 clock source is always ready

bit 6       PLLR 4x PLL Ready bit

            1 = 4x PLL is ready

            0 = 4x PLL is not ready

bit 5       OSTS: Oscillator Start-up Time-out Status bit

            1 = Running from the clock defined by the FOSC<2:0> bits of the Configuration Word 1
            0 = Running from an internal oscillator (FOSC<2:0> = 100)

bit 4       HFIOFR: High Frequency Internal Oscillator Ready bit

            1 = HFINTOSC is ready
            0 = HFINTOSC is not ready

bit 3       HFIOFL: High Frequency Internal Oscillator Locked bit

            1 = HFINTOSC is at least 2% accurate
            0 = HFINTOSC is not 2% accurate

bit 2       MFIOFR: Medium Frequency Internal Oscillator Ready bit

            1 = MFINTOSC is ready
            0 = MFINTOSC is not ready

bit 1       LFIOFR: Low Frequency Internal Oscillator Ready bit

            1 = LFINTOSC is ready
            0 = LFINTOSC is not ready

bit 0       HFIOFS: High Frequency Internal Oscillator Stable bit

            1 = HFINTOSC is at least 0.5% accurate
            0 = HFINTOSC is not 0.5% accurate

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REGISTER 5-3: OSCTUNE: OSCILLATOR TUNING REGISTER

      U-0         U-0              R/W-0/0       R/W-0/0         R/W-0/0    R/W-0/0                      R/W-0/0        R/W-0/0
       --                                                                                                                       bit 0
bit 7                   --                                              TUN<5:0>

Legend:                     W = Writable bit                     U = Unimplemented bit, read as `0'
R = Readable bit            x = Bit is unknown                   -n/n = Value at POR and BOR/Value at all other Resets
u = Bit is unchanged        `0' = Bit is cleared
`1' = Bit is set

bit 7-6          Unimplemented: Read as `0'
bit 5-0
                 TUN<4:0>: Frequency Tuning bits

                 011111 = Maximum frequency
                 011110 =
                 
                 
                 
                 000001 =
                 000000 = Oscillator module is running at the factory-calibrated frequency.
                 111111 =
                 
                 
                 
                 100000 = Minimum frequency

TABLE 5-2: SUMMARY OF REGISTERS ASSOCIATED WITH CLOCK SOURCES

Name             Bit 7      Bit 6    Bit 5        Bit 4          Bit 3      Bit 2                 Bit 1      Bit 0      Register
                                                                                                                        on Page

OSCCON     SPLLEN                           IRCF<3:0>                       --                        SCS<1:0>          82

OSCSTAT    T1OSCR PLLR               OSTS         HFIOFR         HFIOFL     MFIOFR LFIOFR HFIOFS                        83

OSCTUNE            --        --                                  TUN<5:0>                                               84
PIE2            OSFIE       C2IE
PIR2            OSFIF       C2IF     C1IE         EEIE           BCLIE      LCDIE                 --         CCP2IE(1)  101
                                     C1IF         EEIF
                                                                 BCLIF      LCDIF                 --         CCP2IF(1)  104

T1CON             TMR1CS<1:0>        T1CKPS<1:0>                 T1OSCEN T1SYNC                   --         TMR1ON     201

Legend: -- = unimplemented location, read as `0'. Shaded cells are not used by clock sources.
Note 1: PIC16F1934 only.

TABLE 5-3: SUMMARY OF CONFIGURATION WORD WITH CLOCK SOURCES

Name Bits Bit -/7           Bit -/6  Bit 13/5          Bit 12/4  Bit 11/3   Bit 10/2              Bit 9/1    Bit 8/0    Register
                                                                                                                        on Page
CONFIG1    13:8         --     --    FCMEN             IESO CLKOUTEN              BOREN<1:0>                      CPD
                                                                                                                            64
CONFIG2    7:0        CP    MCLRE    PWRTE                WDTE<1:0>                               FOSC<2:0>
Legend:                                                                                                                     66
Note 1:    13:8         --     --           LVP        DEBUG            --  BORV STVREN PLLEN

           7:0          --     --           VCAPEN<1:0>(1)              --      --                       WRT<1:0>

           -- = unimplemented location, read as `0'. Shaded cells are not used by clock sources.
           PIC16F193X only.

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6.0 RESETS

There are multiple ways to reset this device:

Power-on Reset (POR)
Brown-out Reset (BOR)
MCLR Reset
WDT Reset
RESET instruction
Stack Overflow
Stack Underflow
Programming mode exit

To allow VDD to stabilize, an optional power-up timer
can be enabled to extend the Reset time after a BOR
or POR event.

A simplified block diagram of the On-Chip Reset Circuit
is shown in Figure 6-1.

FIGURE 6-1:  SIMPLIFIED BLOCK DIAGRAM OF ON-CHIP RESET CIRCUIT

Programming Mode Exit
  RESET Instruction

       Stack Stack Overflow/Underflow Reset
      Pointer

MCLR                   External Reset
                          MCLRE

              Sleep
               WDT
             Time-out

                  Power-on                                           Device
                     Reset                                           Reset

VDD
                  Brown-out
                     Reset
                                      BOR
                                     Enable

                                                       Zero   PWRT
                                             LFINTOSC         64 ms

                                                             PWRTEN

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6.1 Power-on Reset (POR)                                 6.2 Brown-Out Reset (BOR)

The POR circuit holds the device in Reset until VDD has  The BOR circuit holds the device in Reset when Vdd
reached an acceptable level for minimum operation.       reaches a selectable minimum level. Between the
Slow rising VDD, fast operating speeds or analog         POR and BOR, complete voltage range coverage for
performance may require greater than minimum VDD.        execution protection can be implemented.
The PWRT, BOR or MCLR features can be used to
extend the start-up period until all device operation    The Brown-out Reset module has four operating
conditions have been met.                                modes controlled by the BOREN<1:0> bits in Configu-
                                                         ration Word 1. The four operating modes are:
6.1.1 POWER-UP TIMER (PWRT)
                                                          BOR is always on
The Power-up Timer provides a nominal 64 ms time-         BOR is off when in Sleep
out on POR or Brown-out Reset.                            BOR is controlled by software
                                                          BOR is always off
The device is held in Reset as long as PWRT is active.
The PWRT delay allows additional time for the VDD to     Refer to Table 6-3 for more information.
rise to an acceptable level. The Power-up Timer is
enabled by clearing the PWRTE bit in Configuration       The Brown-out Reset voltage level is selectable by
Word 1.                                                  configuring the BORV bit in Configuration Word 2.

The Power-up Timer starts after the release of the POR   A VDD noise rejection filter prevents the BOR from trig-
and BOR.                                                 gering on small events. If VDD falls below VBOR for a
                                                         duration greater than parameter TBORDC, the device
For additional information, refer to Application Note    will reset. See Figure 6-3 for more information.
AN607, "Power-up Trouble Shooting" (DS00607).

TABLE 6-1: BOR OPERATING MODES

  BOREN           SBOREN  Device Mode                    BOR Mode        Device          Device
Config bits                                                        Operation upon  Operation upon
                                                                   release of POR   wake- up from

                                                                                          Sleep

BOR_ON (11)       X             X                        Active    Waits for BOR ready(1)

BOR_NSLEEP (10)   X             Awake                     Active   Waits for BOR ready
                                Sleep                    Disabled
BOR_NSLEEP (10)   X

BOR_SBOREN (01)   1             X                        Active    Begins immediately

BOR_SBOREN (01)   0             X                        Disabled  Begins immediately

BOR_OFF (00)      X             X                        Disabled  Begins immediately

Note 1: Even though this case specifically waits for the BOR, the BOR is already operating, so there is no delay in
            start-up.

6.2.1 BOR IS ALWAYS ON                                   6.2.3 BOR CONTROLLED BY SOFTWARE

When the BOREN bits of Configuration Word 1 are set      When the BOREN bits of Configuration Word 1 are set
to `11', the BOR is always on. The device start-up will  to `01', the BOR is controlled by the SBOREN bit of the
be delayed until the BOR is ready and VDD is higher      BORCON register. The device start-up is not delayed
than the BOR threshold.                                  by the BOR ready condition or the VDD level.

BOR protection is active during Sleep. The BOR does      BOR protection begins as soon as the BOR circuit is
not delay wake-up from Sleep.                            ready. The status of the BOR circuit is reflected in the
                                                         BORRDY bit of the BORCON register.
6.2.2 BOR IS OFF IN SLEEP
                                                         BOR protection is unchanged by Sleep.
When the BOREN bits of Configuration Word 1 are set
to `10', the BOR is on, except in Sleep. The device
start-up will be delayed until the BOR is ready and VDD
is higher than the BOR threshold.

BOR protection is not active during Sleep. The device
wake-up will be delayed until the BOR is ready.

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FIGURE 6-2:            BROWN-OUT READY

         SBOREN

         BORRDY                                        TBORRDY             BOR Protection Active

FIGURE 6-3:            BROWN-OUT SITUATIONS

             VDD                                                                                  VBOR
                                                                                                  VBOR
             Internal                                           TPWRT(1)                          VBOR
               Reset

                 VDD

             Internal                                       < TPWRT TPWRT(1)
               Reset

                 VDD

             Internal                                                 TPWRT(1)
               Reset

         Note 1: TPWRT delay only if PWRTE bit is programmed to `0'.

REGISTER 6-1: BORCON: BROWN-OUT RESET CONTROL REGISTER

R/W-1/u               U-0        U-0                   U-0            U-0       U-0               U-0     R-q/u
                                                                                                        BORRDY
SBOREN                 --        --                    --             --        --                --
                                                                                                                 bit 0
bit 7

Legend:                          W = Writable bit               U = Unimplemented bit, read as `0'
R = Readable bit                 x = Bit is unknown             -n/n = Value at POR and BOR/Value at all other Resets
u = Bit is unchanged             `0' = Bit is cleared           q = Value depends on condition
`1' = Bit is set

bit 7        SBOREN: Software Brown-out Reset Enable bit
             If BOREN <1:0> in Configuration Word 1  01:
bit 6-1      SBOREN is read/write, but has no effect on the BOR.
bit 0        If BOREN <1:0> in Configuration Word 1 = 01:
             1 = BOR Enabled
             0 = BOR Disabled

             Unimplemented: Read as `0'

             BORRDY: Brown-out Reset Circuit Ready Status bit
             1 = The Brown-out Reset circuit is active
             0 = The Brown-out Reset circuit is inactive

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6.3 MCLR                                                    6.7 Programming Mode Exit

The MCLR is an optional external input that can reset       Upon exit of Programming mode, the device will
the device. The MCLR function is controlled by the          behave as if a POR had just occurred.
MCLRE bit of Configuration Word 1 and the LVP bit of
Configuration Word 2 (Table 6-2).                           6.8 Power-Up Timer

TABLE 6-2:        MCLR CONFIGURATION                        The Power-up Timer optionally delays device execution
      MCLRE                                                 after a BOR or POR event. This timer is typically used to
           0      LVP  MCLR                                 allow VDD to stabilize before allowing the device to start
           1                                                running.
           x      0    Disabled
                                                            The Power-up Timer is controlled by the PWRTE bit of
                  0    Enabled                              Configuration Word 1.

                  1    Enabled                              6.9 Start-up Sequence

6.3.1 MCLR ENABLED                                          Upon the release of a POR or BOR, the following must
                                                            occur before the device will begin executing:
When MCLR is enabled and the pin is held low, the
device is held in Reset. The MCLR pin is connected to       1. Power-up Timer runs to completion (if enabled).
VDD through an internal weak pull-up.                       2. Oscillator start-up timer runs to completion (if

The device has a noise filter in the MCLR Reset path.             required for oscillator source).
The filter will detect and ignore small pulses.             3. MCLR must be released (if enabled).

   Note: A Reset does not drive the MCLR pin low.           The total time-out will vary based on oscillator configu-
                                                            ration and Power-up Timer configuration. See
6.3.2 MCLR DISABLED                                         Section 5.0 "Oscillator Module (With Fail-Safe
                                                            Clock Monitor)" for more information.
When MCLR is disabled, the pin functions as a general
purpose input and the internal weak pull-up is under        The Power-up Timer and oscillator start-up timer run
software control. See Section 12.6 "PORTE                   independently of MCLR Reset. If MCLR is kept low
Registers" for more information.                            long enough, the Power-up Timer and oscillator start-
                                                            up timer will expire. Upon bringing MCLR high, the
6.4 Watchdog Timer (WDT) Reset                              device will begin execution immediately (see Figure 6-
                                                            4). This is useful for testing purposes or to synchronize
The Watchdog Timer generates a Reset if the firmware        more than one device operating in parallel.
does not issue a CLRWDT instruction within the time-out
period. The TO and PD bits in the STATUS register are
changed to indicate the WDT Reset. See Section 10.0
"Watchdog Timer" for more information.

6.5 RESET Instruction

A RESET instruction will cause a device Reset. The RI
bit in the PCON register will be set to `0'. See Table 6-4
for default conditions after a RESET instruction has
occurred.

6.6 Stack Overflow/Underflow Reset

The device can reset when the Stack Overflows or
Underflows. The STKOVF or STKUNF bits of the PCON
register indicate the Reset condition. These Resets are
enabled by setting the STVREN bit in Configuration Word
2. See Section 3.4.2 "Overflow/Underflow Reset" for
more information.

DS41364D-page 88                      Preliminary            2009 Microchip Technology Inc.
                                                   PIC16F193X/LF193X

FIGURE 6-4:  RESET START-UP SEQUENCE

                         VDD                TPWRT
             Internal POR
         Power Up Timer                            TMCLR
                                                                 TOST
                      MCLR
          Internal RESET

                          Oscillator Modes

         External Crystal
Oscillator Start Up Timer

                   Oscillator
                         FOSC

     Internal Oscillator
                  Oscillator
                        FOSC

   External Clock (EC)
                      CLKIN

                        FOSC

2009 Microchip Technology Inc.             Preliminary                DS41364D-page 89
PIC16F193X/LF193X

6.10 Determining the Cause of a Reset

Upon any Reset, multiple bits in the STATUS and
PCON register are updated to indicate the cause of the
Reset. Table 6-3 and Table 6-4 show the Reset condi-
tions of these registers.

TABLE 6-3: RESET STATUS BITS AND THEIR SIGNIFICANCE

STKOVF STKUNF RMCLR RI POR BOR TO PD                                         Condition

0          0      1           1     0  x                1  1 Power-on Reset

0          0      1           1     0  x                0  x Illegal, TO is set on POR

0          0      1           1     0  x                x  0 Illegal, PD is set on POR

0          0      1           1     u  0                1  1 Brown-out Reset

u          u      u           u     u  u                0  u WDT Reset

u          u      u           u     u&nb