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PIC16C73-10/JW

器件型号:PIC16C73-10/JW
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Microchip
厂商官网:https://www.microchip.com
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器件描述

8-BIT, MROM, 20 MHz, RISC MICROCONTROLLER, PQCC44

8位, 掩膜只读存储器, 20 MHz, 精简指令集微控制器, PQCC44

参数

PIC16C73-10/JW功能数量 1
PIC16C73-10/JW端子数量 44
PIC16C73-10/JW最大工作温度 85 Cel
PIC16C73-10/JW最小工作温度 -40 Cel
PIC16C73-10/JW最大供电/工作电压 5.5 V
PIC16C73-10/JW最小供电/工作电压 4.5 V
PIC16C73-10/JW额定供电电压 5 V
PIC16C73-10/JW外部数据总线宽度 0.0
PIC16C73-10/JW输入输出总线数量 33
PIC16C73-10/JW线速度 20 MHz
PIC16C73-10/JW加工封装描述 PLASTIC, LCC-44
PIC16C73-10/JW无铅 Yes
PIC16C73-10/JW欧盟RoHS规范 Yes
PIC16C73-10/JW中国RoHS规范 Yes
PIC16C73-10/JW状态 ACTIVE
PIC16C73-10/JW工艺 CMOS
PIC16C73-10/JW包装形状 SQUARE
PIC16C73-10/JW包装尺寸 CHIP CARRIER
PIC16C73-10/JW表面贴装 Yes
PIC16C73-10/JW端子形式 J BEND
PIC16C73-10/JW端子间距 1.27 mm
PIC16C73-10/JW端子涂层 MATTE TIN
PIC16C73-10/JW端子位置 QUAD
PIC16C73-10/JW包装材料 PLASTIC/EPOXY
PIC16C73-10/JW温度等级 INDUSTRIAL
PIC16C73-10/JWADC通道 Yes
PIC16C73-10/JW地址总线宽度 0.0
PIC16C73-10/JW位数 8
PIC16C73-10/JW最大FCLK时钟频率 20 MHz
PIC16C73-10/JW微处理器类型 RISC MICROCONTROLLER
PIC16C73-10/JWPWM通道 Yes
PIC16C73-10/JWROM编程 MROM

文档预览

PIC16C73-10/JW器件文档内容

                                                                              PIC16C7X

8-Bit CMOS Microcontrollers with A/D Converter

Devices included in this data sheet:                                 Wide operating voltage range: 2.5V to 6.0V

PIC16C72    PIC16C74A                                             High Sink/Source Current 25/25 mA
PIC16C73    PIC16C76
PIC16C73A   PIC16C77                                              Commercial, Industrial and Extended temperature
PIC16C74                                                             ranges

PIC16C7X Microcontroller Core Features:                              Low-power consumption:
                                                                                    < 2 mA @ 5V, 4 MHz
High-performance RISC CPU                                                         15 A typical @ 3V, 32 kHz
Only 35 single word instructions to learn                                        < 1 A typical standby current
All single cycle instructions except for program
                                                                    PIC16C7X Peripheral Features:
   branches which are two cycle
Operating speed: DC - 20 MHz clock input                           Timer0: 8-bit timer/counter with 8-bit prescaler

                           DC - 200 ns instruction cycle             Timer1: 16-bit timer/counter with prescaler,
Up to 8K x 14 words of Program Memory,                               can be incremented during sleep via external
                                                                       crystal/clock
   up to 368 x 8 bytes of Data Memory (RAM)
Interrupt capability                                              Timer2: 8-bit timer/counter with 8-bit period
Eight level deep hardware stack                                      register, prescaler and postscaler
Direct, indirect, and relative addressing modes
Power-on Reset (POR)                                              Capture, Compare, PWM module(s)
Power-up Timer (PWRT) and
                                                                     Capture is 16-bit, max. resolution is 12.5 ns,
   Oscillator Start-up Timer (OST)                                     Compare is 16-bit, max. resolution is 200 ns,
Watchdog Timer (WDT) with its own on-chip RC                         PWM max. resolution is 10-bit

   oscillator for reliable operation                                 8-bit multichannel analog-to-digital converter
Programmable code-protection
Power saving SLEEP mode                                           Synchronous Serial Port (SSP) with
Selectable oscillator options                                        SPITM and I2CTM
Low-power, high-speed CMOS EPROM
                                                                     Universal Synchronous Asynchronous Receiver
   technology                                                          Transmitter (USART/SCI)
Fully static design
                                                                     Parallel Slave Port (PSP) 8-bits wide, with
                                                                       external RD, WR and CS controls

                                                                     Brown-out detection circuitry for
                                                                       Brown-out Reset (BOR)

PIC16C7X Features                     72                  73          73A        74       74A        76        77

Program Memory (EPROM) x 14          2K                      4K        4K        4K        4K        8K        8K
Data Memory (Bytes) x 8             128                      192       192       192       192       368       368
I/O Pins                             22                      22        22        33        33        22        33
Parallel Slave Port                  --                       --        --       Yes       Yes        --       Yes
Capture/Compare/PWM Modules
Timer Modules                         1                       2         2         2         2         2         2
A/D Channels                          3                       3         3         3         3         3         3
Serial Communication                  5                       5         5         8         8         5         8
                                  SPI/I2C                 SPI/I2C,  SPI/I2C,  SPI/I2C,  SPI/I2C,  SPI/I2C,  SPI/I2C,
In-Circuit Serial Programming                             USART     USART     USART     USART     USART     USART
Brown-out Reset                     Yes                      Yes       Yes       Yes       Yes       Yes       Yes
Interrupt Sources                   Yes                       --       Yes        --       Yes       Yes       Yes
                                                             11        11        12        12        11        12
                                      8

1997 Microchip Technology Inc.                                                                  DS30390E-page 1
PIC16C7X

Pin Diagrams

SDIP, SOIC, Windowed Side Brazed Ceramic                                              SSOP

           MCLR/VPP       1  28       RB7                     MCLR/VPP           1         28      RB7
             RA0/AN0                   RB6                       RA0/AN0                             RB6
             RA1/AN1      2   27       RB5                       RA1/AN1          2          27      RB5
             RA2/AN2                   RB4                       RA2/AN2                             RB4
                          3   26       RB3                                        3          26      RB3
      RA3/AN3/VREF                     RB2                RA3/AN3/VREF                               RB2
           RA4/T0CKI      4   25       RB1                     RA4/T0CKI          4          25      RB1
                                       RB0/INT                                                       RB0/INT
         RA5/SS/AN4       5   24       VDD                   RA5/SS/AN4           5          24      VDD
                     VSS               VSS                               VSS                         VSS
                          6   23       RC7                                        6          23      RC7
        OSC1/CLKIN                     RC6                  OSC1/CLKIN                               RC6
     OSC2/CLKOUT          7   22       RC5/SDO           OSC2/CLKOUT              7          22      RC5/SDO
RC0/T1OSO/T1CKI                        RC4/SDI/SDA  RC0/T1OSO/T1CKI                                  RC4/SDI/SDA
                          8   21                                                  8          21
          RC1/T1OSI                                           RC1/T1OSI
           RC2/CCP1       9   20                               RC2/CCP1           9          20
      RC3/SCK/SCL                                         RC3/SCK/SCL
                          10  19                                                  10         19

                          11  18                                                  11         18

                          12  17                                                  12         17

                          13  16                                                  13         16

                          14  15                                                  14         15

                             PIC16C72                                             PIC16C72

SDIP, SOIC, Windowed Side Brazed Ceramic                                      PDIP, Windowed CERDIP

           MCLR/VPP       1  28       RB7                     MCLR/VPP       1       40             RB7
             RA0/AN0                   RB6                       RA0/AN0                             RB6
             RA1/AN1      2   27       RB5                                    2       39             RB5
             RA2/AN2                   RB4                       RA1/AN1                             RB4
                          3   26       RB3                       RA2/AN2      3       38             RB3
      RA3/AN3/VREF                     RB2                RA3/AN3/VREF                               RB2
           RA4/T0CKI      4   25       RB1                     RA4/T0CKI      4       37
                                       RB0/INT                                                       RB1
         RA5/SS/AN4       5   24       VDD                   RA5/SS/AN4       5       36             RB0/INT
                     VSS               VSS                  RE0/RD/AN5                               VDD
                          6   23       RC7/RX/DT            RE1/WR/AN6        6       35             VSS
        OSC1/CLKIN                     RC6/TX/CK            RE2/CS/AN7                               RD7/PSP7
     OSC2/CLKOUT                       RC5/SDO                                7       34             RD6/PSP6
RC0/T1OSO/T1CKI                        RC4/SDI/SDA                       VDD                         RD5/PSP5
  RC1/T1OSI/CCP2          7   22                                         VSS  8       33             RD4/PSP4
                                                            OSC1/CLKIN                               RC7/RX/DT
           RC2/CCP1       8   21                         OSC2/CLKOUT          9       32             RC6/TX/CK
      RC3/SCK/SCL                                   RC0/T1OSO/T1CKI                                  RC5/SDO
                          9   20                      RC1/T1OSI/CCP2          10      31
                                                               RC2/CCP1                              RC4/SDI/SDA
                          10  19                                              11      30             RD3/PSP3
                                                          RC3/SCK/SCL                                RD2/PSP2
                          11  18                               RD0/PSP0       12      29
                                                               RD1/PSP1
                                                                              13      28

                          12  17                                              14      27

                          13  16                                              15      26

                          14  15                                              16      25

                                                                              17      24

                          PIC16C73                                            18      23
                          PIC16C73A
                          PIC16C76                                            19      22

                                                                              20      21

                                                                                  PIC16C74
                                                                                  PIC16C74A
                                                                                  PIC16C77

DS30390E-page 2                                                                   1997 Microchip Technology Inc.
                                                                                                                                                                                                                                                                                                                                                                                  PIC16C7X

Pin Diagrams (Cont.'d)

                                                                                                                                   MQFP                                      RC4/SDI/SDA                                          RC3/SCK/SCL            RC1/T1OSI/CCP2

                                                                                                                                                         RC6/TX/CK  RC5/SDO               RD3/PSP3  RD2/PSP2  RD1/PSP1  RD0/PSP0               RC2/CCP1                  NC

                                                                                                                          RC7/RX/DT                   1  44         43       42           41        40        39        38        37           36        35              34            33             NC
                                                                                                                           RD4/PSP4
                                                                                                                           RD5/PSP5                   2                                                                                                                                32             RC0/T1OSO/T1CKI
                                                                                                                           RD6/PSP6                                                                                                                                                                   OSC2/CLKOUT
                                                                                                                           RD7/PSP7                   3                                                                                                                                31             OSC1/CLKIN
                                                                                                                                                                                                                                                                                                      VSS
                                                                                                                                    VSS               4                                                                                                                                30             VDD
                                                                                                                                    VDD                                                                                                                                                               RE2/CS/AN7
                                                                                                                              RB0/INT                 5                                                                                                                                29             RE1/WR/AN6
                                                                                                                                    RB1                                                                                                                                                               RE0/RD/AN5
                                                                                                                                    RB2               6             PIC16C74                                                                                                           28             RA5/SS/AN4
                                                                                                                                    RB3               7                                                                                                                                27             RA4/T0CKI

                                                                                                                                                      8                                                                                                                                26

                                                                                                                                                      9                                                                                                                                25

                                                                                                                                                      10                                                                                                                               24

                                                                                                                                                      11                                                                                                                               23

                                                                                                                                                          12        13       14           15        16        17        18        19           20        21              22

                                                                                                                                                          NC        NC       RB4          RB5       RB6       RB7       MCLR/VPP  RA0/AN0      RA1/AN1   RA2/AN2         RA3/AN3/VREF

PLCC                          RA3/AN3/VREF    RA2/AN2   RA1/AN1      RA0/AN0   MCLR/VPP                                                                                                                                                                                                                  RC6/TX/CK  RC5/SDO  RC4/SDI/SDA  RD3/PSP3  RD2/PSP2  RD1/PSP1  RD0/PSP0  RC3/SCK/SCL  RC2/CCP1  RC1/T1OSI/CCP2

                                                                                         NC        RB7       RB6          RB5      RB4        NC                                                                                                                                       MQFP                                                                                                                              NC
                                                                                                                                                                                                                                                                                       TQFP

                              6               5         4            3         2         1         44        43           42       41         40

           RA4/T0CKI      7                                                                                                                       39  RB3                                                                                                                              RC7/RX/DT      1  44         43       42           41        40        39        38        37           36        35              34            33  NC
         RA5/SS/AN4                                                                                                                                   RB2                                                                                                                               RD4/PSP4
        RE0/RD/AN5        8                                                                                                                       38  RB1                                                                                                                               RD5/PSP5      2                                                                                                                                32  RC0/T1OSO/T1CKI
        RE1/WR/AN6                                                                                                                                    RB0/INT                                                                                                                           RD6/PSP6                                                                                                                                           OSC2/CLKOUT
        RE2/CS/AN7        9                                                                                                                       37  VDD                                                                                                                               RD7/PSP7      3                                                                                                                                31  OSC1/CLKIN
                                                                                                                                                      VSS                                                                                                                                                                                                                                                                                  VSS
                     VDD  10                  PIC16C74                                                                                            36  RD7/PSP7                                                                                                                                   VSS  4                                                                                                                                30  VDD
                     VSS  11                                                                                                                      35  RD6/PSP6                                                                                                                                   VDD  5 PIC16C74A 29                                                                                                                       RE2/CS/AN7
        OSC1/CLKIN                                                                                                                                    RD5/PSP5                                                                                                                             RB0/INT                                                                                                                                         RE1/WR/AN6
     OSC2/CLKOUT          12                  PIC16C74A                                                                                           34  RD4/PSP4                                                                                                                                   RB1  6                                                                                                                                28  RE0/RD/AN5
RC0/T1OSO/T1CKI           13                                                                                                                      33  RC7/RX/DT                                                                                                                                  RB2                                                                                                                                       RA5/SS/AN4
                      NC                                                                                                                                                                                                                                                                         RB3  7 PIC16C77 27                                                                                                                        RA4/T0CKI
                          14                  PIC16C77                                                                                            32                                                                                                                                                  8                                                                                                                                26
                          15                                                                                                                      31
                                                                                                                                                                                                                                                                                                      9                                                                                                                                25
                          16                                                                                                                      30
                                                                                                                                                                                                                                                                                                      10                                                                                                                               24
                          17                                                                                                                      29
                                                                                                                                                                                                                                                                                                      11                                                                                                                               23

                              18              19        20           21        22        23        24        25           26       27         28                                                                                                                                                          12        13       14           15        16        17        18        19           20        21              22

                              RC1/T1OSI/CCP2  RC2/CCP1  RC3/SCK/SCL  RD0/PSP0  RD1/PSP1  RD2/PSP2  RD3/PSP3  RC4/SDI/SDA  RC5/SDO  RC6/TX/CK  NC                                                                                                                                                          NC        NC       RB4          RB5       RB6       RB7       MCLR/VPP  RA0/AN0      RA1/AN1   RA2/AN2         RA3/AN3/VREF

1997 Microchip Technology Inc.                                                                                                                                                                                                                                                                                                                                                                                                           DS30390E-page 3
PIC16C7X

Table of Contents

1.0 General Description ....................................................................................................................................................................... 5
2.0 PIC16C7X Device Varieties ........................................................................................................................................................... 7
3.0 Architectural Overview ................................................................................................................................................................... 9
4.0 Memory Organization................................................................................................................................................................... 19
5.0 I/O Ports....................................................................................................................................................................................... 43
6.0 Overview of Timer Modules ......................................................................................................................................................... 57
7.0 Timer0 Module ............................................................................................................................................................................. 59
8.0 Timer1 Module ............................................................................................................................................................................. 65
9.0 Timer2 Module ............................................................................................................................................................................. 69
10.0 Capture/Compare/PWM Module(s).............................................................................................................................................. 71
11.0 Synchronous Serial Port (SSP) Module....................................................................................................................................... 77
12.0 Universal Synchronous Asynchronous Receiver Transmitter (USART) ...................................................................................... 99
13.0 Analog-to-Digital Converter (A/D) Module ................................................................................................................................. 117
14.0 Special Features of the CPU ..................................................................................................................................................... 129
15.0 Instruction Set Summary............................................................................................................................................................ 147
16.0 Development Support ................................................................................................................................................................ 163
17.0 Electrical Characteristics for PIC16C72 ..................................................................................................................................... 167
18.0 Electrical Characteristics for PIC16C73/74................................................................................................................................ 183
19.0 Electrical Characteristics for PIC16C73A/74A ........................................................................................................................... 201
20.0 Electrical Characteristics for PIC16C76/77................................................................................................................................ 219
21.0 DC and AC Characteristics Graphs and Tables ........................................................................................................................ 241
22.0 Packaging Information ............................................................................................................................................................... 251
Appendix A: ................................................................................................................................................................................... 263
Appendix B: Compatibility ............................................................................................................................................................. 263
Appendix C: What's New............................................................................................................................................................... 264
Appendix D: What's Changed ....................................................................................................................................................... 264
Appendix E: PIC16/17 Microcontrollers ....................................................................................................................................... 265
Pin Compatibility ................................................................................................................................................................................ 271
Index .................................................................................................................................................................................................. 273
List of Examples................................................................................................................................................................................. 279
List of Figures..................................................................................................................................................................................... 280
List of Tables...................................................................................................................................................................................... 283
Reader Response .............................................................................................................................................................................. 286
PIC16C7X Product Identification System........................................................................................................................................... 287

For register and module descriptions in this data sheet, device legends show which devices apply to those sections. As
an example, the legend below would mean that the following section applies only to the PIC16C72, PIC16C73A and
PIC16C74A devices.

Applicable Devices

72 73 73A 74 74A 76 77

                              To Our Valued Customers

  We constantly strive to improve the quality of all our products and documentation. We have spent an exceptional
  amount of time to ensure that these documents are correct. However, we realize that we may have missed a few
  things. If you find any information that is missing or appears in error, please use the reader response form in the
  back of this data sheet to inform us. We appreciate your assistance in making this a better document.

DS30390E-page 4   1997 Microchip Technology Inc.
1.0 GENERAL DESCRIPTION                                                      PIC16C7X

The PIC16C7X is a family of low-cost, high-perfor-            8-bit A/D is provided. The 8-bit resolution is ideally
mance, CMOS, fully-static, 8-bit microcontrollers with        suited for applications requiring low-cost analog inter-
integrated analog-to-digital (A/D) converters, in the         face, e.g. thermostat control, pressure sensing, etc.
PIC16CXX mid-range family.
                                                              The PIC16C7X family has special features to reduce
All PIC16/17 microcontrollers employ an advanced              external components, thus reducing cost, enhancing
RISC architecture. The PIC16CXX microcontroller fam-          system reliability and reducing power consumption.
ily has enhanced core features, eight-level deep stack,       There are four oscillator options, of which the single pin
and multiple internal and external interrupt sources.         RC oscillator provides a low-cost solution, the LP oscil-
The separate instruction and data buses of the Harvard        lator minimizes power consumption, XT is a standard
architecture allow a 14-bit wide instruction word with        crystal, and the HS is for High Speed crystals. The
the separate 8-bit wide data. The two stage instruction       SLEEP (power-down) feature provides a power saving
pipeline allows all instructions to execute in a single       mode. The user can wake up the chip from SLEEP
cycle, except for program branches which require two          through several external and internal interrupts and
cycles. A total of 35 instructions (reduced instruction       resets.
set) are available. Additionally, a large register set gives
some of the architectural innovations used to achieve a       A highly reliable Watchdog Timer with its own on-chip
very high performance.                                        RC oscillator provides protection against software lock-
                                                              up.
PIC16CXX microcontrollers typically achieve a 2:1
code compression and a 4:1 speed improvement over             A UV erasable CERDIP packaged version is ideal for
other 8-bit microcontrollers in their class.                  code development while the cost-effective One-Time-
                                                              Programmable (OTP) version is suitable for production
The PIC16C72 has 128 bytes of RAM and 22 I/O pins.            in any volume.
In addition several peripheral features are available
including: three timer/counters, one Capture/Compare/         The PIC16C7X family fits perfectly in applications rang-
PWM module and one serial port. The Synchronous               ing from security and remote sensors to appliance con-
Serial Port can be configured as either a 3-wire Serial       trol and automotive. The EPROM technology makes
Peripheral Interface (SPI) or the two-wire Inter-Inte-        customization of application programs (transmitter
grated Circuit (I2C) bus. Also a 5-channel high-speed         codes, motor speeds, receiver frequencies, etc.)
8-bit A/D is provided. The 8-bit resolution is ideally        extremely fast and convenient. The small footprint
suited for applications requiring low-cost analog inter-      packages make this microcontroller series perfect for
face, e.g. thermostat control, pressure sensing, etc.         all applications with space limitations. Low cost, low
                                                              power, high performance, ease of use and I/O flexibility
The PIC16C73/73A devices have 192 bytes of RAM,               make the PIC16C7X very versatile even in areas where
while the PIC16C76 has 368 byes of RAM. Each device           no microcontroller use has been considered before
has 22 I/O pins. In addition, several peripheral features     (e.g. timer functions, serial communication, capture
are available including: three timer/counters, two Cap-       and compare, PWM functions and coprocessor appli-
ture/Compare/PWM modules and two serial ports. The            cations).
Synchronous Serial Port can be configured as either a
3-wire Serial Peripheral Interface (SPI) or the two-wire      1.1 Family and Upward Compatibility
Inter-Integrated Circuit (I2C) bus. The Universal Syn-
chronous Asynchronous Receiver Transmitter                    Users familiar with the PIC16C5X microcontroller fam-
(USART) is also known as the Serial Communications            ily will realize that this is an enhanced version of the
Interface or SCI. Also a 5-channel high-speed 8-bit A/        PIC16C5X architecture. Please refer to Appendix A for
D is provided.The 8-bit resolution is ideally suited for      a detailed list of enhancements. Code written for the
applications requiring low-cost analog interface, e.g.        PIC16C5X can be easily ported to the PIC16CXX fam-
thermostat control, pressure sensing, etc.                    ily of devices (Appendix B).

The PIC16C74/74A devices have 192 bytes of RAM,               1.2 Development Support
while the PIC16C77 has 368 bytes of RAM. Each
device has 33 I/O pins. In addition several peripheral        PIC16C7X devices are supported by the complete line
features are available including: three timer/counters,       of Microchip Development tools.
two Capture/Compare/PWM modules and two serial
ports. The Synchronous Serial Port can be configured          Please refer to Section 16.0 for more details about
as either a 3-wire Serial Peripheral Interface (SPI) or       Microchip's development tools.
the two-wire Inter-Integrated Circuit (I2C) bus. The Uni-
versal Synchronous Asynchronous Receiver Transmit-
ter (USART) is also known as the Serial
Communications Interface or SCI. An 8-bit Parallel
Slave Port is provided. Also an 8-channel high-speed

1997 Microchip Technology Inc.                              DS30390E-page 5
PIC16C7X

TABLE 1-1: PIC16C7XX FAMILY OF DEVCES

                                    PIC16C710 PIC16C71 PIC16C711 PIC16C715 PIC16C72 PIC16CR72(1)

Clock     Maximum Frequency         20            20           20              20       20       20
          of Operation (MHz)

          EPROM Program Memory 512                1K           1K              2K       2K       --

          (x14 words)

Memory ROM Program Memory           --            --           --              --       --       2K

          (14K words)

          Data Memory (bytes)       36            36           68              128      128      128

          Timer Module(s)           TMR0          TMR0         TMR0            TMR0     TMR0,    TMR0,
                                                                                        TMR1,    TMR1,
                                                                                        TMR2     TMR2

                  Capture/Compare/  --            --           --              --       1        1
Peripherals PWM Module(s)
                                    --            --           --              --       SPI/I2C  SPI/I2C
                  Serial Port(s)
                  (SPI/I2C, USART)

          Parallel Slave Port       --            --           --              --       --       --

          A/D Converter (8-bit) Channels 4        4            4               4        5        5

          Interrupt Sources         4             4            4               4        8        8

          I/O Pins                  13            13           13              13       22       22

          Voltage Range (Volts)     3.0-6.0       3.0-6.0      3.0-6.0         3.0-5.5  2.5-6.0  3.0-5.5

Features In-Circuit Serial Programming Yes        Yes          Yes             Yes      Yes      Yes

          Brown-out Reset           Yes           --           Yes             Yes      Yes      Yes

          Packages                  18-pin DIP, 18-pin DIP, 18-pin DIP, 18-pin DIP, 28-pin SDIP, 28-pin SDIP,

                                    SOIC;         SOIC         SOIC;           SOIC;    SOIC, SSOP SOIC, SSOP

                                    20-pin SSOP                20-pin SSOP 20-pin SSOP

                                             PIC16C73A              PIC16C74A        PIC16C76          PIC16C77
                                                               20              20                20
Clock     Maximum Frequency of Oper- 20
          ation (MHz)                                          4K              8K                8K

                  EPROM Program Memory 4K                      192             368               368
Memory (x14 words)                                             TMR0,           TMR0,             TMR0,
                                                               TMR1,           TMR1,             TMR1,
          Data Memory (bytes)       192                        TMR2            TMR2              TMR2
                                                               2               2                 2
          Timer Module(s)           TMR0,
                                    TMR1,                      SPI/I2C, USART  SPI/I2C, USART    SPI/I2C, USART
                                    TMR2
                                                               Yes             --                Yes
                  Capture/Compare/PWM Mod- 2                   8               5                 8
Peripherals ule(s)                                             12              11                12
                                                               33              22                33
                  Serial Port(s) (SPI/I2C, US- SPI/I2C, USART  2.5-6.0         2.5-6.0           2.5-6.0
                  ART)                                         Yes             Yes               Yes
                                                               Yes             Yes               Yes
          Parallel Slave Port       --                         40-pin DIP;     28-pin SDIP,      40-pin DIP;
                                                               44-pin PLCC,    SOIC              44-pin PLCC,
          A/D Converter (8-bit) Channels 5                     MQFP, TQFP                        MQFP, TQFP

          Interrupt Sources         11

          I/O Pins                  22

          Voltage Range (Volts)     2.5-6.0

Features  In-Circuit Serial Programming Yes

          Brown-out Reset           Yes

          Packages                  28-pin SDIP,
                                    SOIC

All PIC16/17 Family devices have Power-on Reset, selectable Watchdog Timer, selectable code protect and high I/O current capabil-
ity. All PIC16C7XX Family devices use serial programming with clock pin RB6 and data pin RB7.
Note 1: Please contact your local Microchip sales office for availability of these devices.

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2.0 PIC16C7X DEVICE VARIETIES                                            PIC16C7X

A variety of frequency ranges and packaging options       2.3 Quick-Turnaround-Production (QTP)
are available. Depending on application and production              Devices
requirements, the proper device option can be selected
using the information in the PIC16C7X Product Identifi-   Microchip offers a QTP Programming Service for fac-
cation System section at the end of this data sheet.      tory production orders. This service is made available
When placing orders, please use that page of the data     for users who choose not to program a medium to high
sheet to specify the correct part number.                 quantity of units and whose code patterns have stabi-
                                                          lized. The devices are identical to the OTP devices but
For the PIC16C7X family, there are two device "types"     with all EPROM locations and configuration options
as indicated in the device number:                        already programmed by the factory. Certain code and
                                                          prototype verification procedures apply before produc-
1. C, as in PIC16C74. These devices have                  tion shipments are available. Please contact your local
      EPROM type memory and operate over the              Microchip Technology sales office for more details.
      standard voltage range.
                                                          2.4 Serialized Quick-Turnaround
2. LC, as in PIC16LC74. These devices have                          Production (SQTPSM) Devices
      EPROM type memory and operate over an
      extended voltage range.                             Microchip offers a unique programming service where
                                                          a few user-defined locations in each device are pro-
2.1 UV Erasable Devices                                   grammed with different serial numbers. The serial num-
                                                          bers may be random, pseudo-random, or sequential.
The UV erasable version, offered in CERDIP package
is optimal for prototype development and pilot            Serial programming allows each device to have a
programs. This version can be erased and                  unique number which can serve as an entry-code,
reprogrammed to any of the oscillator modes.              password, or ID number.
Microchip's PICSTART Plus and PRO MATE II
programmers both support programming of the
PIC16C7X.

2.2 One-Time-Programmable (OTP)
          Devices

The availability of OTP devices is especially useful for
customers who need the flexibility for frequent code
updates and small volume applications.

The OTP devices, packaged in plastic packages, per-
mit the user to program them once. In addition to the
program memory, the configuration bits must also be
programmed.

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PIC16C7X

NOTES:

DS30390E-page 8   1997 Microchip Technology Inc.
3.0 ARCHITECTURAL OVERVIEW                                                 PIC16C7X

The high performance of the PIC16CXX family can be          PIC16CXX devices contain an 8-bit ALU and working
attributed to a number of architectural features com-       register. The ALU is a general purpose arithmetic unit.
monly found in RISC microprocessors. To begin with,         It performs arithmetic and Boolean functions between
the PIC16CXX uses a Harvard architecture, in which,         the data in the working register and any register file.
program and data are accessed from separate memo-
ries using separate buses. This improves bandwidth          The ALU is 8-bits wide and capable of addition, sub-
over traditional von Neumann architecture in which pro-     traction, shift and logical operations. Unless otherwise
gram and data are fetched from the same memory              mentioned, arithmetic operations are two's comple-
using the same bus. Separating program and data             ment in nature. In two-operand instructions, typically
buses further allows instructions to be sized differently   one operand is the working register (W register). The
than the 8-bit wide data word. Instruction opcodes are      other operand is a file register or an immediate con-
14-bits wide making it possible to have all single word     stant. In single operand instructions, the operand is
instructions. A 14-bit wide program memory access           either the W register or a file register.
bus fetches a 14-bit instruction in a single cycle. A two-
stage pipeline overlaps fetch and execution of instruc-     The W register is an 8-bit working register used for ALU
tions (Example 3-1). Consequently, all instructions (35)    operations. It is not an addressable register.
execute in a single cycle (200 ns @ 20 MHz) except for
program branches.                                           Depending on the instruction executed, the ALU may
                                                            affect the values of the Carry (C), Digit Carry (DC), and
The table below lists program memory (EPROM) and            Zero (Z) bits in the STATUS register. The C and DC bits
data memory (RAM) for each PIC16C7X device.                 operate as a borrow bit and a digit borrow out bit,
                                                            respectively, in subtraction. See the SUBLW and SUBWF
                                                            instructions for examples.

Device     Program                Data Memory
           Memory

PIC16C72   2K x 14                128 x 8
PIC16C73   4K x 14                192 x 8
PIC16C73A  4K x 14                192 x 8
PIC16C74   4K x 14                192 x 8
PIC16C74A  4K x 14                192 x 8
PIC16C76   8K x 14                368 x 8
PIC16C77   8K x 14                386 x 8

The PIC16CXX can directly or indirectly address its
register files or data memory. All special function regis-
ters, including the program counter, are mapped in the
data memory. The PIC16CXX has an orthogonal (sym-
metrical) instruction set that makes it possible to carry
out any operation on any register using any addressing
mode. This symmetrical nature and lack of `special
optimal situations' make programming with the
PIC16CXX simple yet efficient. In addition, the learning
curve is reduced significantly.

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PIC16C7X

FIGURE 3-1: PIC16C72 BLOCK DIAGRAM

                                   13                         Data Bus         8                   PORTA
                                          Program Counter                                          PORTB
                  EPROM                                                                            PORTC
                  Program           8 Level Stack               RAM                                       RA0/AN0
                  Memory               (13-bit)                  File                                     RA1/AN1
                                                              Registers                                   RA2/AN2
                  2K x 14                                                                                 RA3/AN3/VREF
                                                               128 x 8                                    RA4/T0CKI
                                                                                                          RA5/SS/AN4
Program           14                                RAM Addr(1)           9
   Bus                                                                                                    RB0/INT

                  Instruction reg                             Addr MUX                                    RB7:RB1

                                    Direct Addr 7                               Indirect                  RC0/T1OSO/T1CKI
                                                                          8 Addr                          RC1/T1OSI
                                                                                                          RC2/CCP1
                                                                 FSR reg                                  RC3/SCK/SCL
                                                                                                          RC4/SDI/SDA
                                                                                       STATUS reg         RC5/SDO
                                   8                                                                      RC6
                                                                                                          RC7
                                       Power-up            3              MUX
                                         Timer
                  Instruction                                       ALU
                  Decode &             Oscillator          8
                                    Start-up Timer
                    Control                                        W reg
                                       Power-on
                    Timing               Reset
                  Generation
                                      Watchdog
OSC1/CLKIN                               Timer
OSC2/CLKOUT
                                      Brown-out
                                         Reset

                                   MCLR VDD, VSS

Timer0                     Timer1   Timer2

A/D                   Synchronous   CCP1
                       Serial Port

Note 1: Higher order bits are from the STATUS register.

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                                                                                                               PIC16C7X

FIGURE 3-2: PIC16C73/73A/76 BLOCK DIAGRAM

Device Program Memory Data Memory (RAM)

PIC16C73   4K x 14                      192 x 8
PIC16C73A  4K x 14                      192 x 8
PIC16C76   8K x 14                      368 x 8

                                        13                      Data Bus              8                 PORTA
                                               Program Counter                                          PORTB
                                                                                                        PORTC
                           EPROM                 8 Level Stack    RAM                                           RA0/AN0
                           Program                  (13-bit)                                                    RA1/AN1
                           Memory                                  File                                         RA2/AN2
                                                                Registers                                       RA3/AN3/VREF
           Program 14                                                                                           RA4/T0CKI
              Bus                                               RAM Addr(1)  9                                  RA5/SS/AN4
                       Instruction reg
                                                                Addr MUX                                       RB0/INT

                                        Direct Addr 7                              Indirect                    RB7:RB1
                                                                             8 Addr
                                                                                                               RC0/T1OSO/T1CKI
                                                                             FSR reg                           RC1/T1OSI/CCP2
                                                                                                               RC2/CCP1
                                                                                            STATUS reg         RC3/SCK/SCL
                                        8                                                                      RC4/SDI/SDA
                                                                                                               RC5/SDO
             Instruction                   Power-up              3                                             RC6/TX/CK
             Decode &                        Timer                               MUX                           RC7/RX/DT

               Control                     Oscillator                    ALU
                                        Start-up Timer          8
               Timing
             Generation                    Power-on                     W reg
                                             Reset
OSC1/CLKIN
OSC2/CLKOUT                               Watchdog
                                             Timer

                                          Brown-out
                                            Reset(2)

                                        MCLR VDD, VSS

Timer0              Timer1                       Timer2                         A/D

CCP1                CCP2                         Synchronous                 USART
                                                  Serial Port

Note 1: Higher order bits are from the STATUS register.
        2: Brown-out Reset is not available on the PIC16C73.

1997 Microchip Technology Inc.                                                                               DS30390E-page 11
PIC16C7X

FIGURE 3-3: PIC16C74/74A/77 BLOCK DIAGRAM

Device Program Memory Data Memory (RAM)

PIC16C74          4K x 14            192 x 8
PIC16C74A         4K x 14            192 x 8
PIC16C77          8K x 14            368 x 8

                                     13                         Data Bus           8                 PORTA
                                            Program Counter                                          PORTB
                                                                                                     PORTC  RA0/AN0
                    EPROM            8 Level Stack                RAM                                PORTD  RA1/AN1
                                        (13-bit)                                                     PORTE  RA2/AN2
                    Program                                        File                                     RA3/AN3/VREF
                    Memory                                      Registers                                   RA4/T0CKI
                                                                                                            RA5/SS/AN4
           Program  14                               RAM Addr (1)           9
              Bus                                                                                           RB0/INT

                    Instruction reg                             Addr MUX                                    RB7:RB1

                                     Direct Addr 7                               Indirect                   RC0/T1OSO/T1CKI
                                                                            8 Addr                          RC1/T1OSI/CCP2
                                                                                                            RC2/CCP1
                                                                   FSR reg                                  RC3/SCK/SCL
                                                                                                            RC4/SDI/SDA
                                                                                         STATUS reg         RC5/SDO
                                     8                                                                      RC6/TX/CK
                                                                                                            RC7/RX/DT
                                        Power-up             3              MUX
                                          Timer                                                             RD7/PSP7:RD0/PSP0
                    Instruction                                       ALU
                    Decode &            Oscillator           8                                              RE0/RD/AN5
                                     Start-up Timer                                                         RE1/WR/AN6
                      Control                                        W reg                                  RE2/CS/AN7
                                        Power-on
                      Timing              Reset
                    Generation
                                       Watchdog
OSC1/CLKIN                                Timer
OSC2/CLKOUT
                                       Brown-out
                                         Reset(2)

                                     MCLR VDD, VSS              Parallel Slave Port
                                                                         A/D
Timer0                     Timer1             Timer2

CCP1                       CCP2               Synchronous                   USART
                                               Serial Port

Note 1: Higher order bits are from the STATUS register.
        2: Brown-out Reset is not available on the PIC16C74.

DS30390E-page 12                                                                                     1997 Microchip Technology Inc.
                                                                                               PIC16C7X

TABLE 3-1: PIC16C72 PINOUT DESCRIPTION

Pin Name      DIP SSOP SOIC I/O/P          Buffer         Description
              Pin# Pin# Pin# Type          Type

OSC1/CLKIN    9  9                9   I ST/CMOS(3) Oscillator crystal input/external clock source input.

OSC2/CLKOUT   10 10               10  O    --             Oscillator crystal output. Connects to crystal or resonator in

                                                          crystal oscillator mode. In RC mode, the OSC2 pin outputs

                                                          CLKOUT which has 1/4 the frequency of OSC1, and denotes

                                                          the instruction cycle rate.

MCLR/VPP      1  1                1   I/P  ST             Master clear (reset) input or programming voltage input. This

                                                          pin is an active low reset to the device.

                                                          PORTA is a bi-directional I/O port.

RA0/AN0       2  2                2   I/O  TTL            RA0 can also be analog input0

RA1/AN1       3  3                3   I/O  TTL            RA1 can also be analog input1

RA2/AN2       4  4                4   I/O  TTL            RA2 can also be analog input2

RA3/AN3/VREF  5  5                5   I/O  TTL            RA3 can also be analog input3 or analog reference voltage

RA4/T0CKI     6  6                6   I/O  ST             RA4 can also be the clock input to the Timer0 module.
                                                          Output is open drain type.

RA5/SS/AN4    7  7                7   I/O  TTL            RA5 can also be analog input4 or the slave select for the
                                                          synchronous serial port.

                                                          PORTB is a bi-directional I/O port. PORTB can be software

                                                          programmed for internal weak pull-up on all inputs.

RB0/INT       21 21               21  I/O  TTL/ST(1)      RB0 can also be the external interrupt pin.

RB1           22 22               22  I/O  TTL

RB2           23 23               23  I/O  TTL

RB3           24 24               24  I/O  TTL

RB4           25 25               25  I/O  TTL            Interrupt on change pin.

RB5           26 26               26  I/O  TTL            Interrupt on change pin.

RB6           27 27               27  I/O  TTL/ST(2)      Interrupt on change pin. Serial programming clock.

RB7           28 28               28  I/O  TTL/ST(2)      Interrupt on change pin. Serial programming data.

                                                          PORTC is a bi-directional I/O port.

RC0/T1OSO/T1CKI 11 11             11  I/O  ST             RC0 can also be the Timer1 oscillator output or Timer1
                                                          clock input.

RC1/T1OSI     12 12               12  I/O  ST             RC1 can also be the Timer1 oscillator input.

RC2/CCP1      13 13               13  I/O  ST             RC2 can also be the Capture1 input/Compare1 output/
                                                          PWM1 output.

RC3/SCK/SCL   14 14               14  I/O  ST             RC3 can also be the synchronous serial clock input/output
                                                          for both SPI and I2C modes.

RC4/SDI/SDA   15 15               15  I/O  ST             RC4 can also be the SPI Data In (SPI mode) or
                                                          data I/O (I2C mode).

RC5/SDO       16 16               16  I/O  ST             RC5 can also be the SPI Data Out (SPI mode).

RC6           17 17               17  I/O  ST

RC7           18 18               18  I/O  ST

VSS           8, 19 8, 19 8, 19       P    --             Ground reference for logic and I/O pins.

VDD           20 20               20  P    --             Positive supply for logic and I/O pins.

Legend:     I = input O = output      I/O = input/output  P = power

Note 1:       -- = Not used           TTL = TTL input     ST = Schmitt Trigger input
        2:
        3:  This buffer is a Schmitt Trigger input when configured as the external interrupt.

            This buffer is a Schmitt Trigger input when used in serial programming mode.

            This buffer is a Schmitt Trigger input when configured in RC oscillator mode and a CMOS input otherwise.

1997 Microchip Technology Inc.                                                                     DS30390E-page 13
PIC16C7X

TABLE 3-2: PIC16C73/73A/76 PINOUT DESCRIPTION

Pin Name          DIP             SOIC  I/O/P  Buffer       Description
                  Pin#            Pin#  Type    Type

OSC1/CLKIN        9               9     I      ST/CMOS(3) Oscillator crystal input/external clock source input.

OSC2/CLKOUT       10              10    O      --           Oscillator crystal output. Connects to crystal or resonator in

                                                            crystal oscillator mode. In RC mode, the OSC2 pin outputs

                                                            CLKOUT which has 1/4 the frequency of OSC1, and denotes

                                                            the instruction cycle rate.

MCLR/VPP          1               1     I/P    ST           Master clear (reset) input or programming voltage input. This

                                                            pin is an active low reset to the device.

                                                            PORTA is a bi-directional I/O port.

RA0/AN0           2               2     I/O    TTL          RA0 can also be analog input0

RA1/AN1           3               3     I/O    TTL          RA1 can also be analog input1

RA2/AN2           4               4     I/O    TTL          RA2 can also be analog input2

RA3/AN3/VREF      5               5     I/O    TTL          RA3 can also be analog input3 or analog reference voltage

RA4/T0CKI         6               6     I/O    ST           RA4 can also be the clock input to the Timer0 module.
                                                            Output is open drain type.

RA5/SS/AN4        7               7     I/O    TTL          RA5 can also be analog input4 or the slave select for the
                                                            synchronous serial port.

                                                            PORTB is a bi-directional I/O port. PORTB can be software

                                                            programmed for internal weak pull-up on all inputs.

RB0/INT           21              21    I/O    TTL/ST(1)    RB0 can also be the external interrupt pin.

RB1               22              22    I/O    TTL

RB2               23              23    I/O    TTL

RB3               24              24    I/O    TTL

RB4               25              25    I/O    TTL          Interrupt on change pin.

RB5               26              26    I/O    TTL          Interrupt on change pin.

RB6               27              27    I/O    TTL/ST(2)    Interrupt on change pin. Serial programming clock.

RB7               28              28    I/O    TTL/ST(2)    Interrupt on change pin. Serial programming data.

                                                            PORTC is a bi-directional I/O port.

RC0/T1OSO/T1CKI   11              11    I/O    ST           RC0 can also be the Timer1 oscillator output or Timer1
                                                            clock input.

RC1/T1OSI/CCP2    12              12    I/O    ST           RC1 can also be the Timer1 oscillator input or Capture2
                                                            input/Compare2 output/PWM2 output.

RC2/CCP1          13              13    I/O    ST           RC2 can also be the Capture1 input/Compare1 output/
                                                            PWM1 output.

RC3/SCK/SCL       14              14    I/O    ST           RC3 can also be the synchronous serial clock input/output
                                                            for both SPI and I2C modes.

RC4/SDI/SDA       15              15    I/O    ST           RC4 can also be the SPI Data In (SPI mode) or
                                                            data I/O (I2C mode).

RC5/SDO           16              16    I/O    ST           RC5 can also be the SPI Data Out (SPI mode).

RC6/TX/CK         17              17    I/O    ST           RC6 can also be the USART Asynchronous Transmit or
                                                            Synchronous Clock.

RC7/RX/DT         18              18    I/O    ST           RC7 can also be the USART Asynchronous Receive or
                                                            Synchronous Data.

VSS               8, 19 8, 19           P      --           Ground reference for logic and I/O pins.

VDD               20              20    P      --           Positive supply for logic and I/O pins.

Legend:     I = input O = output        I/O = input/output  P = power

Note 1:           -- = Not used         TTL = TTL input     ST = Schmitt Trigger input
        2:
        3:  This buffer is a Schmitt Trigger input when configured as the external interrupt.

            This buffer is a Schmitt Trigger input when used in serial programming mode.

            This buffer is a Schmitt Trigger input when configured in RC oscillator mode and a CMOS input otherwise.

DS30390E-page 14                                                                               1997 Microchip Technology Inc.
                                                                                                    PIC16C7X

TABLE 3-3: PIC16C74/74A/77 PINOUT DESCRIPTION

Pin Name      DIP PLCC QFP I/O/P              Buffer                    Description
              Pin# Pin# Pin# Type             Type

OSC1/CLKIN    13  14                 30  I ST/CMOS(4) Oscillator crystal input/external clock source input.

OSC2/CLKOUT   14  15                 31  O    --                        Oscillator crystal output. Connects to crystal or resonator in

                                                                        crystal oscillator mode. In RC mode, OSC2 pin outputs

                                                                        CLKOUT which has 1/4 the frequency of OSC1, and

                                                                        denotes the instruction cycle rate.

MCLR/VPP      1                   2  18 I/P   ST                        Master clear (reset) input or programming voltage input.

                                                                        This pin is an active low reset to the device.

                                                                        PORTA is a bi-directional I/O port.

RA0/AN0       2                   3  19 I/O   TTL                       RA0 can also be analog input0

RA1/AN1       3                   4  20 I/O   TTL                       RA1 can also be analog input1

RA2/AN2       4                   5  21 I/O   TTL                       RA2 can also be analog input2

RA3/AN3/VREF  5                   6  22 I/O   TTL                       RA3 can also be analog input3 or analog reference
                                                                        voltage

RA4/T0CKI     6                   7  23 I/O   ST                        RA4 can also be the clock input to the Timer0 timer/
                                                                        counter. Output is open drain type.

RA5/SS/AN4    7                   8  24 I/O   TTL                       RA5 can also be analog input4 or the slave select for
                                                                        the synchronous serial port.

                                                                        PORTB is a bi-directional I/O port. PORTB can be software
                                                                        programmed for internal weak pull-up on all inputs.

RB0/INT       33  36                 8   I/O TTL/ST(1)                  RB0 can also be the external interrupt pin.

RB1           34  37                 9   I/O  TTL

RB2           35  38                 10 I/O   TTL

RB3           36  39                 11 I/O   TTL

RB4           37  41                 14 I/O   TTL                       Interrupt on change pin.

RB5           38  42                 15 I/O   TTL                       Interrupt on change pin.

RB6           39  43                 16  I/O  TTL/ST(2)                 Interrupt on change pin. Serial programming clock.

RB7           40  44                 17  I/O  TTL/ST(2)                 Interrupt on change pin. Serial programming data.

Legend:     I = input O = output         I/O = input/output             P = power

Note 1:       -- = Not used              TTL = TTL input                ST = Schmitt Trigger input
        2:
        3:  This buffer is a Schmitt Trigger input when configured as an external interrupt.

        4:  This buffer is a Schmitt Trigger input when used in serial programming mode.

            This buffer is a Schmitt Trigger input when configured as general purpose I/O and a TTL input when used in the Parallel

            Slave Port mode (for interfacing to a microprocessor bus).

            This buffer is a Schmitt Trigger input when configured in RC oscillator mode and a CMOS input otherwise.

1997 Microchip Technology Inc.                                                                             DS30390E-page 15
PIC16C7X

TABLE 3-3: PIC16C74/74A/77 PINOUT DESCRIPTION (Cont.'d)

Pin Name          DIP PLCC QFP I/O/P         Buffer                     Description
                  Pin# Pin# Pin# Type        Type

                                                                        PORTC is a bi-directional I/O port.

RC0/T1OSO/T1CKI 15    16             32 I/O  ST                         RC0 can also be the Timer1 oscillator output or a
                                                                        Timer1 clock input.

RC1/T1OSI/CCP2 16     18             35 I/O  ST                         RC1 can also be the Timer1 oscillator input or
                                                                        Capture2 input/Compare2 output/PWM2 output.

RC2/CCP1          17  19             36 I/O  ST                         RC2 can also be the Capture1 input/Compare1 output/
                                                                        PWM1 output.

RC3/SCK/SCL       18  20             37 I/O  ST                         RC3 can also be the synchronous serial clock input/
                                                                        output for both SPI and I2C modes.

RC4/SDI/SDA       23  25             42 I/O  ST                         RC4 can also be the SPI Data In (SPI mode) or
                                                                        data I/O (I2C mode).

RC5/SDO           24  26             43 I/O  ST                         RC5 can also be the SPI Data Out
                                                                        (SPI mode).

RC6/TX/CK         25  27             44 I/O  ST                         RC6 can also be the USART Asynchronous Transmit or
                                                                        Synchronous Clock.

RC7/RX/DT         26  29             1  I/O  ST                         RC7 can also be the USART Asynchronous Receive or
                                                                        Synchronous Data.

                                                                        PORTD is a bi-directional I/O port or parallel slave port

                                                                        when interfacing to a microprocessor bus.

RD0/PSP0          19  21             38 I/O ST/TTL(3)
RD1/PSP1
RD2/PSP2          20  22             39 I/O ST/TTL(3)
RD3/PSP3
RD4/PSP4          21  23             40 I/O ST/TTL(3)
RD5/PSP5
RD6/PSP6          22  24             41 I/O ST/TTL(3)
RD7/PSP7
                  27  30             2  I/O ST/TTL(3)

                  28  31             3  I/O ST/TTL(3)

                  29  32             4  I/O ST/TTL(3)

                  30  33             5  I/O ST/TTL(3)

                                                                        PORTE is a bi-directional I/O port.

RE0/RD/AN5        8               9  25 I/O ST/TTL(3)                   RE0 can also be read control for the parallel slave port,
                                                                        or analog input5.

RE1/WR/AN6        9   10             26 I/O ST/TTL(3)                   RE1 can also be write control for the parallel slave port,
                                                                        or analog input6.

RE2/CS/AN7        10  11             27 I/O ST/TTL(3)                   RE2 can also be select control for the parallel slave
                                                                        port, or analog input7.

VSS               12,31 13,34 6,29 P         --                         Ground reference for logic and I/O pins.

VDD               11,32 12,35 7,28 P         --                         Positive supply for logic and I/O pins.

NC                -- 1,17,28, 12,13,         --                         These pins are not internally connected. These pins should

                      40 33,34                                          be left unconnected.

Legend:     I = input O = output        I/O = input/output              P = power

Note 1:           -- = Not used         TTL = TTL input                 ST = Schmitt Trigger input
        2:
        3:  This buffer is a Schmitt Trigger input when configured as an external interrupt.

        4:  This buffer is a Schmitt Trigger input when used in serial programming mode.

            This buffer is a Schmitt Trigger input when configured as general purpose I/O and a TTL input when used in the Parallel

            Slave Port mode (for interfacing to a microprocessor bus).

            This buffer is a Schmitt Trigger input when configured in RC oscillator mode and a CMOS input otherwise.

DS30390E-page 16                                                                               1997 Microchip Technology Inc.
3.1 Clocking Scheme/Instruction Cycle                                     PIC16C7X

The clock input (from OSC1) is internally divided by       3.2 Instruction Flow/Pipelining
four to generate four non-overlapping quadrature
clocks namely Q1, Q2, Q3 and Q4. Internally, the pro-      An "Instruction Cycle" consists of four Q cycles (Q1,
gram counter (PC) is incremented every Q1, the             Q2, Q3 and Q4). The instruction fetch and execute are
instruction is fetched from the program memory and         pipelined such that fetch takes one instruction cycle
latched into the instruction register in Q4. The instruc-  while decode and execute takes another instruction
tion is decoded and executed during the following Q1       cycle. However, due to the pipelining, each instruction
through Q4. The clocks and instruction execution flow      effectively executes in one cycle. If an instruction
is shown in Figure 3-4.                                    causes the program counter to change (e.g. GOTO)
                                                           then two cycles are required to complete the instruction
                                                           (Example 3-1).

                                                           A fetch cycle begins with the program counter (PC)
                                                           incrementing in Q1.

                                                           In the execution cycle, the fetched instruction is latched
                                                           into the "Instruction Register" (IR) in cycle Q1. This
                                                           instruction is then decoded and executed during the
                                                           Q2, Q3, and Q4 cycles. Data memory is read during Q2
                                                           (operand read) and written during Q4 (destination
                                                           write).

FIGURE 3-4: CLOCK/INSTRUCTION CYCLE

                  Q1 Q2 Q3 Q4           Q1 Q2 Q3 Q4                   Q1 Q2 Q3 Q4

OSC1                                                      PC+1                           PC+2
                                                   Fetch INST (PC+1)           Fetch INST (PC+2)
              Q1                                 Execute INST (PC)            Execute INST (PC+1)

              Q2                                                                                   Internal
                                                                                                   phase
              Q3                                                                                   clock

              Q4

              PC                  PC

OSC2/CLKOUT           Fetch INST (PC)
      (RC mode)   Execute INST (PC-1)

EXAMPLE 3-1: INSTRUCTION PIPELINE FLOW

                                  Tcy0  Tcy1                  Tcy2    Tcy3       Tcy4              Tcy5

1. MOVLW 55h                      Fetch 1 Execute 1        Execute 2
                                                            Fetch 3
2. MOVWF PORTB                          Fetch 2

3. CALL SUB_1                                                         Execute 3

4. BSF PORTA, BIT3 (Forced NOP)                                       Fetch 4    Flush

5. Instruction @ address SUB_1                                                   Fetch SUB_1 Execute SUB_1

All instructions are single cycle, except for any program branches. These take two cycles since the fetch
instruction is "flushed" from the pipeline while the new instruction is being fetched and then executed.

1997 Microchip Technology Inc.                                                        DS30390E-page 17
PIC16C7X

NOTES:

DS30390E-page 18   1997 Microchip Technology Inc.
                                                                         PIC16C7X

4.0 MEMORY ORGANIZATION                                   FIGURE 4-2:  PIC16C73/73A/74/74A
                                                                       PROGRAM MEMORY MAP
            Applicable Devices                                         AND STACK
            72 73 73A 74 74A 76 77

4.1 Program Memory Organization                                          PC<12:0>

The PIC16C7X family has a 13-bit program counter          CALL, RETURN   13
capable of addressing an 8K x 14 program memory           RETFIE, RETLW
space. The amount of program memory available to
each device is listed below:                                           Stack Level 1

Device         Program            Address Range
               Memory
                                                                       Stack Level 8
PIC16C72       2K x 14            0000h-07FFh                          Reset Vector       0000h
PIC16C73       4K x 14            0000h-0FFFh
PIC16C73A      4K x 14            0000h-0FFFh             User Memory   Interrupt Vector  0004h
PIC16C74       4K x 14            0000h-0FFFh                Space     On-chip Program    0005h
PIC16C74A      4K x 14            0000h-0FFFh                          Memory (Page 0)
PIC16C76       8K x 14            0000h-1FFFh                                             07FFh
PIC16C77       8K x 14            0000h-1FFFh                          On-chip Program    0800h
                                                                       Memory (Page 1)
For those devices with less than 8K program memory,                                       0FFFh
accessing a location above the physically implemented                                     1000h
address will cause a wraparound.
                                                                                          1FFFh
The reset vector is at 0000h and the interrupt vector is
at 0004h.

FIGURE 4-1: PIC16C72 PROGRAM
                     MEMORY MAP AND STACK

               PC<12:0>

CALL, RETURN            13
RETFIE, RETLW

             Stack Level 1

             Stack Level 8        0000h
             Reset Vector

User Memory     Interrupt Vector  0004h
   Space                          0005h
             On-chip Program
                   Memory         07FFh
                                  0800h
                                  1FFFh

1997 Microchip Technology Inc.                                                          DS30390E-page 19
PIC16C7X

FIGURE 4-3: PIC16C76/77 PROGRAM              4.2 Data Memory Organization
                     MEMORY MAP AND STACK                Applicable Devices
                                                         72 73 73A 74 74A 76 77
                  PC<12:0>
                                             The data memory is partitioned into multiple banks
CALL, RETURN                13               which contain the General Purpose Registers and the
                                             Special Function Registers. Bits RP1 and RP0 are the
RETFIE, RETLW                                bank select bits.

                  Stack Level 1              RP1:RP0 (STATUS<6:5>)
                  Stack Level 2               = 00  Bank0
                                              = 01  Bank1
                  Stack Level 8       0000h   = 10  Bank2
                  Reset Vector                = 11  Bank3

User Memory         Interrupt Vector  0004h  Each bank extends up to 7Fh (128 bytes). The lower
   Space          On-Chip Page 0      0005h  locations of each bank are reserved for the Special
                  On-Chip Page 1             Function Registers. Above the Special Function Regis-
                  On-Chip Page 2      07FFh  ters are General Purpose Registers, implemented as
                  On-Chip Page 3      0800h  static RAM. All implemented banks contain special
                                             function registers. Some "high use" special function
                                      0FFFh  registers from one bank may be mirrored in another
                                      1000h  bank for code reduction and quicker access.

                                      17FFh  4.2.1 GENERAL PURPOSE REGISTER FILE
                                      1800h
                                             The register file can be accessed either directly, or indi-
                                      1FFFh  rectly through the File Select Register FSR
                                             (Section 4.5).

DS30390E-page 20                              1997 Microchip Technology Inc.
                                                                             PIC16C7X

FIGURE 4-4: PIC16C72 REGISTER FILE                        FIGURE 4-5: PIC16C73/73A/74/74A
                     MAP                                                       REGISTER FILE MAP

   File                                        File          File                         File
Address                                     Address       Address                      Address

00h INDF(1)                        INDF(1)    80h         00h INDF(1)        INDF(1)              80h
                                  OPTION      81h
01h TMR0                                      82h         01h TMR0           OPTION 81h
                                     PCL      83h
02h      PCL                      STATUS      84h         02h      PCL       PCL                  82h
                                              85h
03h STATUS                           FSR      86h         03h STATUS         STATUS 83h
                                    TRISA     87h
04h      FSR                        TRISB     88h         04h      FSR       FSR                  84h
                                    TRISC     89h
05h PORTA                                     8Ah         05h PORTA          TRISA                85h
                                  PCLATH      8Bh
06h PORTB                         INTCON      8Ch         06h PORTB          TRISB                86h
                                              8Dh
07h PORTC                            PIE1     8Eh         07h PORTC          TRISC                87h
                                    PCON      8Fh         08h PORTD(2)
08h                                           90h         09h PORTE(2)       TRISD(2) 88h
                                     PR2      91h
09h                               SSPADD      92h                            TRISE(2) 89h
                                  SSPSTAT     93h
0Ah PCLATH                                    94h         0Ah PCLATH         PCLATH 8Ah
                                  ADCON1      95h
0Bh INTCON                        General     96h         0Bh INTCON         INTCON 8Bh
                                  Purpose     97h
0Ch PIR1                          Register    98h         0Ch PIR1           PIE1                 8Ch
                                              99h
0Dh                                           9Ah         0Dh PIR2           PIE2                 8Dh
                                              9Bh
0Eh TMR1L                                     9Ch         0Eh TMR1L          PCON                 8Eh
                                              9Dh
0Fh TMR1H                                     9Eh         0Fh TMR1H                               8Fh
                                              9Fh
10h T1CON                                                 10h T1CON                               90h
                                              A0h
11h TMR2                                                  11h TMR2                                91h
                                              BFh
12h T2CON                                     C0h         12h T2CON          PR2                  92h

13h SSPBUF                                                13h SSPBUF         SSPADD 93h

14h SSPCON                                                14h SSPCON         SSPSTAT 94h

15h CCPR1L                                                15h CCPR1L                              95h

16h CCPR1H                                                16h CCPR1H                              96h

17h CCP1CON                                               17h CCP1CON                             97h

18h                                                       18h RCSTA          TXSTA                98h

19h                                                       19h TXREG          SPBRG 99h

1Ah                                                       1Ah RCREG                               9Ah

1Bh                                                       1Bh CCPR2L                              9Bh

1Ch                                                       1Ch CCPR2H                              9Ch

1Dh                                                       1Dh CCP2CON                             9Dh

1Eh ADRES                                                 1Eh ADRES                               9Eh

1Fh ADCON0                                                1Fh ADCON0         ADCON1 9Fh

20h                                                       20h                                     A0h

             General                                               General   General
            Purpose                                                Purpose   Purpose
            Register                                               Register  Register

                                                          7Fh                                 FFh
                                                                     Bank 0  Bank 1

7Fh                                                FFh
           Bank 0                 Bank 1

            Unimplemented data memory locations, read as              Unimplemented data memory locations, read as
          '0'.
Note 1: Not a physical register.                                    '0'.
                                                          Note 1: Not a physical register.

                                                                  2: These registers are not physically imple-
                                                                       mented on the PIC16C73/73A, read as '0'.

1997 Microchip Technology Inc.                                             DS30390E-page 21
PIC16C7X

FIGURE 4-6: PIC16C76/77 REGISTER FILE MAP

                                                                                               File
                                                                                            Address

Indirect addr.(*) 00h   Indirect addr.(*) 80h   Indirect addr.(*)  100h  Indirect addr.(*)  180h
                                                      TMR0         101h       OPTION        181h
TMR0              01h   OPTION 81h                     PCL         102h         PCL         182h
                                                                   103h      STATUS         183h
PCL               02h   PCL    82h                  STATUS         104h         FSR         184h
                                                       FSR         105h       TRISB         185h
STATUS 03h              STATUS 83h                                 106h                     186h
                                                    PORTB          107h      PCLATH         187h
FSR               04h   FSR    84h                                 108h      INTCON         188h
                                                    PCLATH         109h                     189h
PORTA             05h   TRISA  85h                  INTCON         10Ah       General       18Ah
                                                                   10Bh       Purpose       18Bh
PORTB 06h               TRISB  86h                  General        10Ch       Register      18Ch
                                                    Purpose        10Dh      16 Bytes       18Dh
PORTC 07h               TRISC  87h                  Register       10Eh                     18Eh
                                                    16 Bytes       10Fh                     18Fh
PORTD (1) 08h           TRISD (1) 88h                              110h                     190h
                                                                   111h                     191h
PORTE (1) 09h           TRISE (1) 89h                              112h                     192h
                                                                   113h                     193h
PCLATH 0Ah              PCLATH 8Ah                                 114h                     194h
                                                                   115h                     195h
INTCON 0Bh              INTCON 8Bh                                 116h                     196h
                                                                   117h                     197h
PIR1              0Ch   PIE1   8Ch                                 118h                     198h
                                                                   119h                     199h
PIR2              0Dh   PIE2   8Dh                                 11Ah                     19Ah
                                                                   11Bh                     19Bh
TMR1L             0Eh   PCON   8Eh                                 11Ch                     19Ch
                                                                   11Dh                     19Dh
TMR1H 0Fh                      8Fh                                 11Eh                     19Eh
                                                                   11Fh                     19Fh
T1CON 10h                      90h                                 120h

TMR2              11h          91h

T2CON 12h               PR2    92h

SSPBUF 13h              SSPADD 93h

SSPCON 14h              SSPSTAT 94h

CCPR1L 15h                     95h

CCPR1H 16h                     96h

CCP1CON 17h                    97h

RCSTA             18h   TXSTA  98h

TXREG 19h               SPBRG  99h

RCREG 1Ah                      9Ah

CCPR2L 1Bh                     9Bh

CCPR2H 1Ch                     9Ch

CCP2CON 1Dh                    9Dh

ADRES 1Eh                      9Eh

ADCON0 1Fh              ADCON1 9Fh

                  20h          A0h                                                          1A0h

General                 General                  General           16Fh   General           1EFh
Purpose                 Purpose                  Purpose           170h   Purpose           1F0h
Register                Register                 Register                 Register
96 Bytes                                        80 Bytes           17Fh  80 Bytes           1FFh
                        80 Bytes
                   7Fh                     EFh  accesses                 accesses
Bank 0                                          70h-7Fh                  70h - 7Fh
                        accesses F0h
                                                Bank 2                    Bank 3
                        70h-7Fh
                                           FFh

                         Bank 1

          Unimplemented data memory locations, read as '0'.
       * Not a physical register.
Note 1: PORTD, PORTE, TRISD, and TRISE are unimplemented on the PIC16C76, read as '0'.

   Note: The upper 16 bytes of data memory in banks 1, 2, and 3 are mapped in Bank 0. This may require
               relocation of data memory usage in the user application code if upgrading to the PIC16C76/77.

DS30390E-page 22                                                          1997 Microchip Technology Inc.
                                                                                                                 PIC16C7X

4.2.2 SPECIAL FUNCTION REGISTERS                                     The special function registers can be classified into two
                                                                     sets (core and peripheral). Those registers associated
The Special Function Registers are registers used by                 with the "core" functions are described in this section,
the CPU and Peripheral Modules for controlling the                   and those related to the operation of the peripheral fea-
desired operation of the device. These registers are                 tures are described in the section of that peripheral fea-
implemented as static RAM.                                           ture.

TABLE 4-1: PIC16C72 SPECIAL FUNCTION REGISTER SUMMARY

                                                                                                                 Value on: Value on all

Address Name          Bit 7       Bit 6         Bit 5       Bit 4    Bit 3   Bit 2             Bit 1  Bit 0      POR, other resets

                                                                                                                 BOR  (3)

  Bank 0              Addressing this location uses contents of FSR to address data memory (not a physical register) 0000 0000 0000 0000
00h(1) INDF

01h         TMR0      Timer0 module's register                                                                   xxxx xxxx uuuu uuuu

02h(1) PCL            Program Counter's (PC) Least Significant Byte                                              0000 0000 0000 0000

03h(1) STATUS         IRP(4)  RP1(4)            RP0         TO       PD      Z                 DC     C          0001 1xxx 000q quuu

04h(1) FSR            Indirect data memory address pointer                                                       xxxx xxxx uuuu uuuu

05h         PORTA     --             -- PORTA Data Latch when written: PORTA pins when read                      --0x 0000 --0u 0000

06h         PORTB PORTB Data Latch when written: PORTB pins when read                                            xxxx xxxx uuuu uuuu

07h         PORTC PORTC Data Latch when written: PORTC pins when read                                            xxxx xxxx uuuu uuuu

08h         --        Unimplemented                                                                              --   --

09h               --  Unimplemented                                                                              --   --
0Ah(1,2)    PCLATH
0Bh(1)      INTCON    --             --          --    Write Buffer for the upper 5 bits of the Program Counter  ---0 0000 ---0 0000
                                                T0IE
                      GIE         PEIE                      INTE     RBIE    T0IF              INTF   RBIF       0000 000x 0000 000u

0Ch         PIR1      --          ADIF          --          --       SSPIF CCP1IF TMR2IF TMR1IF -0-- 0000 -0-- 0000

0Dh         --        Unimplemented                                                                              --   --

0Eh         TMR1L Holding register for the Least Significant Byte of the 16-bit TMR1 register                    xxxx xxxx uuuu uuuu

0Fh         TMR1H Holding register for the Most Significant Byte of the 16-bit TMR1 register                     xxxx xxxx uuuu uuuu

10h         T1CON     --             --         T1CKPS1 T1CKPS0 T1OSCEN T1SYNC TMR1CS TMR1ON --00 0000 --uu uuuu

11h         TMR2      Timer2 module's register                                                                   0000 0000 0000 0000

12h         T2CON     --      TOUTPS3 TOUTPS2 TOUTPS1 TOUTPS0 TMR2ON T2CKPS1 T2CKPS0 -000 0000 -000 0000

13h         SSPBUF Synchronous Serial Port Receive Buffer/Transmit Register                                      xxxx xxxx uuuu uuuu

14h         SSPCON WCOL SSPOV SSPEN                         CKP      SSPM3 SSPM2 SSPM1 SSPM0 0000 0000 0000 0000

15h         CCPR1L Capture/Compare/PWM Register (LSB)                                                            xxxx xxxx uuuu uuuu

16h         CCPR1H Capture/Compare/PWM Register (MSB)                                                            xxxx xxxx uuuu uuuu

17h         CCP1CON   --             --         CCP1X CCP1Y CCP1M3 CCP1M2 CCP1M1 CCP1M0 --00 0000 --00 0000

18h         --        Unimplemented                                                                              --   --

19h         --        Unimplemented                                                                              --   --

1Ah         --        Unimplemented                                                                              --   --

1Bh         --        Unimplemented                                                                              --   --

1Ch         --        Unimplemented                                                                              --   --

1Dh         --        Unimplemented                                                                              --   --

1Eh         ADRES A/D Result Register                                                                            xxxx xxxx uuuu uuuu

1Fh         ADCON0 ADCS1 ADCS0 CHS2                         CHS1     CHS0 GO/DONE              --     ADON 0000 00-0 0000 00-0

Legend:     x = unknown, u = unchanged, q = value depends on condition, - = unimplemented read as '0'.
            Shaded locations are unimplemented, read as `0'.
Note 1:     These registers can be addressed from either bank.
        2:  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<12:8> whose
            contents are transferred to the upper byte of the program counter.
        3:  Other (non power-up) resets include external reset through MCLR and Watchdog Timer Reset.
        4:  The IRP and RP1 bits are reserved on the PIC16C72, always maintain these bits clear.

1997 Microchip Technology Inc.                                                                                 DS30390E-page 23
PIC16C7X

TABLE 4-1: PIC16C72 SPECIAL FUNCTION REGISTER SUMMARY (Cont.'d)

                                                                                                             Value on: Value on all

Address Name          Bit 7   Bit 6           Bit 5         Bit 4    Bit 3  Bit 2  Bit 1              Bit 0  POR, other resets

                                                                                                             BOR  (3)

  Bank 1              Addressing this location uses contents of FSR to address data memory (not a physical register) 0000 0000 0000 0000
80h(1) INDF

81h         OPTION    RBPU INTEDG T0CS                      T0SE     PSA    PS2    PS1                PS0 1111 1111 1111 1111

82h(1) PCL            Program Counter's (PC) Least Significant Byte                                          0000 0000 0000 0000

83h(1) STATUS         IRP(4)  RP1(4)          RP0           TO       PD     Z                     DC  C      0001 1xxx 000q quuu

84h(1) FSR            Indirect data memory address pointer                                                   xxxx xxxx uuuu uuuu

85h         TRISA     --             -- PORTA Data Direction Register                                        --11 1111 --11 1111

86h         TRISB     PORTB Data Direction Register                                                          1111 1111 1111 1111

87h         TRISC     PORTC Data Direction Register                                                          1111 1111 1111 1111

88h              --   Unimplemented                                                                          --   --

89h               --  Unimplemented                                                                          --   --
8Ah(1,2)    PCLATH
8Bh(1)      INTCON    --             --        --    Write Buffer for the upper 5 bits of the PC             ---0 0000 ---0 0000
                                              T0IE
                      GIE     PEIE                          INTE     RBIE   T0IF   INTF               RBIF   0000 000x 0000 000u

8Ch         PIE1      --      ADIE            --            --       SSPIE CCP1IE TMR2IE TMR1IE -0-- 0000 -0-- 0000

8Dh              --   Unimplemented                                                                          --   --

8Eh         PCON      --             --       --            --          --  --     POR                BOR ---- --qq ---- --uu

8Fh              --   Unimplemented                                                                          --   --

90h              --   Unimplemented                                                                          --   --

91h              --   Unimplemented                                                                          --   --

92h         PR2       Timer2 Period Register                                                                 1111 1111 1111 1111
                                                                                                             0000 0000 0000 0000
93h         SSPADD Synchronous Serial Port (I2C mode) Address Register

94h         SSPSTAT   --             --       D/A           P           S   R/W                   UA  BF --00 0000 --00 0000

95h              --   Unimplemented                                                                          --   --

96h              --   Unimplemented                                                                          --   --

97h              --   Unimplemented                                                                          --   --

98h              --   Unimplemented                                                                          --   --

99h              --   Unimplemented                                                                          --   --

9Ah              --   Unimplemented                                                                          --   --

9Bh              --   Unimplemented                                                                          --   --

9Ch              --   Unimplemented                                                                          --   --

9Dh              --   Unimplemented                                                                          --   --

9Eh              --   Unimplemented                                                                          --   --

9Fh         ADCON1    --             --       --            --          --  PCFG2 PCFG1 PCFG0 ---- -000 ---- -000

Legend:     x = unknown, u = unchanged, q = value depends on condition, - = unimplemented read as '0'.
            Shaded locations are unimplemented, read as `0'.
Note 1:     These registers can be addressed from either bank.
        2:  The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<12:8> whose
            contents are transferred to the upper byte of the program counter.
        3:  Other (non power-up) resets include external reset through MCLR and Watchdog Timer Reset.
        4:  The IRP and RP1 bits are reserved on the PIC16C72, always maintain these bits clear.

DS30390E-page 24                                                                                       1997 Microchip Technology Inc.
                                                                                                       PIC16C7X

TABLE 4-2:           PIC16C73/73A/74/74A SPECIAL FUNCTION REGISTER SUMMARY

Address Name                                                                                                        Value on: Value on all

                     Bit 7        Bit 6        Bit 5       Bit 4    Bit 3    Bit 2             Bit 1   Bit 0         POR, other resets

                                                                                                                     BOR  (2)

Bank 0

00h(4) INDF          Addressing this location uses contents of FSR to address data memory (not a physical register)  0000 0000 0000 0000

01h         TMR0     Timer0 module's register                                                                        xxxx xxxx uuuu uuuu

02h(4) PCL           Program Counter's (PC) Least Significant Byte                                                   0000 0000 0000 0000

03h(4) STATUS        IRP(7)       RP1(7)       RP0         TO       PD       Z                 DC           C        0001 1xxx 000q quuu

04h(4) FSR           Indirect data memory address pointer                                                            xxxx xxxx uuuu uuuu

05h         PORTA    --           -- PORTA Data Latch when written: PORTA pins when read                             --0x 0000 --0u 0000

06h         PORTB PORTB Data Latch when written: PORTB pins when read                                                xxxx xxxx uuuu uuuu

07h         PORTC    PORTC Data Latch when written: PORTC pins when read                                             xxxx xxxx uuuu uuuu
08h(5)      PORTD
09h(5)      PORTE    PORTD Data Latch when written: PORTD pins when read                                             xxxx xxxx uuuu uuuu
0Ah(1,4)    PCLATH
0Bh(4)      INTCON   --           --           --          --       --       RE2               RE1     RE0 ---- -xxx ---- -uuu

                     --           --           -- Write Buffer for the upper 5 bits of the Program Counter           ---0 0000 ---0 0000

0Ch         PIR1        GIE       PEIE         T0IE        INTE     RBIE       T0IF              INTF    RBIF 0000 000x 0000 000u
                     PSPIF(3)     ADIF         RCIF        TXIF     SSPIF    CCP1IF            TMR2IF  TMR1IF 0000 0000 0000 0000

0Dh         PIR2     --           --           --                  --       --                --      CCP2IF ---- ---0 ---- ---0

0Eh         TMR1L Holding register for the Least Significant Byte of the 16-bit TMR1 register                        xxxx xxxx uuuu uuuu

0Fh         TMR1H Holding register for the Most Significant Byte of the 16-bit TMR1 register                         xxxx xxxx uuuu uuuu

10h         T1CON    --           --           T1CKPS1 T1CKPS0 T1OSCEN T1SYNC TMR1CS TMR1ON --00 0000 --uu uuuu

11h         TMR2     Timer2 module's register                                                                        0000 0000 0000 0000

12h         T2CON    --        TOUTPS3 TOUTPS2 TOUTPS1 TOUTPS0 TMR2ON T2CKPS1 T2CKPS0 -000 0000 -000 0000

13h         SSPBUF Synchronous Serial Port Receive Buffer/Transmit Register                                          xxxx xxxx uuuu uuuu

14h         SSPCON WCOL SSPOV SSPEN                        CKP      SSPM3 SSPM2 SSPM1 SSPM0 0000 0000 0000 0000

15h         CCPR1L Capture/Compare/PWM Register1 (LSB)                                                               xxxx xxxx uuuu uuuu

16h         CCPR1H Capture/Compare/PWM Register1 (MSB)                                                               xxxx xxxx uuuu uuuu

17h         CCP1CON  --           --           CCP1X       CCP1Y CCP1M3 CCP1M2 CCP1M1 CCP1M0 --00 0000 --00 0000

18h         RCSTA    SPEN         RX9          SREN        CREN     --       FERR              OERR    RX9D 0000 -00x 0000 -00x

19h         TXREG USART Transmit Data Register                                                                       0000 0000 0000 0000

1Ah         RCREG USART Receive Data Register                                                                        0000 0000 0000 0000

1Bh         CCPR2L Capture/Compare/PWM Register2 (LSB)                                                               xxxx xxxx uuuu uuuu

1Ch         CCPR2H Capture/Compare/PWM Register2 (MSB)                                                               xxxx xxxx uuuu uuuu

1Dh         CCP2CON  --           --           CCP2X       CCP2Y CCP2M3 CCP2M2 CCP2M1 CCP2M0 --00 0000 --00 0000

1Eh         ADRES A/D Result Register                                                                                xxxx xxxx uuuu uuuu

1Fh         ADCON0 ADCS1 ADCS0 CHS2                        CHS1     CHS0 GO/DONE               --      ADON 0000 00-0 0000 00-0

Legend:     x = unknown, u = unchanged, q = value depends on condition, - = unimplemented read as '0'.
            Shaded locations are unimplemented, read as `0'.
Note 1:     The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<12:8> whose con-
            tents are transferred to the upper byte of the program counter.
        2:  Other (non power-up) resets include external reset through MCLR and Watchdog Timer Reset.
        3:  Bits PSPIE and PSPIF are reserved on the PIC16C73/73A, always maintain these bits clear.
        4:  These registers can be addressed from either bank.
        5:  PORTD and PORTE are not physically implemented on the PIC16C73/73A, read as `0'.
        6:  Brown-out Reset is not implemented on the PIC16C73 or the PIC16C74, read as '0'.
        7:  The IRP and RP1 bits are reserved on the PIC16C73/73A/74/74A, always maintain these bits clear.

1997 Microchip Technology Inc.                                                                                     DS30390E-page 25
PIC16C7X

TABLE 4-2: PIC16C73/73A/74/74A SPECIAL FUNCTION REGISTER SUMMARY (Cont.'d)

                                                                                                                     Value on: Value on all

Address Name         Bit 7     Bit 6         Bit 5         Bit 4        Bit 3  Bit 2  Bit 1           Bit 0          POR, other resets

                                                                                                                     BOR  (2)

  Bank 1             Addressing this location uses contents of FSR to address data memory (not a physical register)  0000 0000 0000 0000
80h(4) INDF

81h         OPTION   RBPU INTEDG T0CS                      T0SE         PSA    PS2    PS1                     PS0 1111 1111 1111 1111

82h(4) PCL           Program Counter's (PC) Least Significant Byte                                                   0000 0000 0000 0000

83h(4) STATUS        IRP(7)    RP1(7)        RP0           TO           PD     Z      DC                      C      0001 1xxx 000q quuu

84h(4) FSR           Indirect data memory address pointer                                                            xxxx xxxx uuuu uuuu

85h         TRISA    --             -- PORTA Data Direction Register                                                 --11 1111 --11 1111

86h         TRISB    PORTB Data Direction Register                                                                   1111 1111 1111 1111

87h         TRISC    PORTC Data Direction Register                                                                   1111 1111 1111 1111
88h(5)      TRISD
89h(5)      TRISE    PORTD Data Direction Register                                                                   1111 1111 1111 1111
8Ah(1,4)    PCLATH
8Bh(4)      INTCON   IBF       OBF           IBOV          PSPMODE      -- PORTE Data Direction Bits                 0000 -111 0000 -111

                     --             --       --     Write Buffer for the upper 5 bits of the Program Counter         ---0 0000 ---0 0000

                        GIE    PEIE          T0IE          INTE         RBIE   T0IF   INTF            RBIF 0000 000x 0000 000u
                     PSPIE(3)  ADIE          RCIE
8Ch         PIE1                                           TXIE         SSPIE CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000

8Dh         PIE2     --             --       --            --           --     --     --     CCP2IE ---- ---0 ---- ---0

8Eh         PCON     --             --       --            --           --     --     POR    BOR(6) ---- --qq ---- --uu

8Fh         --       Unimplemented                                                                                   --   --

90h         --       Unimplemented                                                                                   --   --

91h         --       Unimplemented                                                                                   --   --

92h         PR2      Timer2 Period Register                                                                          1111 1111 1111 1111
                                                                                                                     0000 0000 0000 0000
93h         SSPADD Synchronous Serial Port (I2C mode) Address Register

94h         SSPSTAT  --             --       D/A           P            S      R/W    UA                      BF     --00 0000 --00 0000

95h         --       Unimplemented                                                                                   --   --

96h         --       Unimplemented                                                                                   --   --

97h         --       Unimplemented                                                                                   --   --

98h         TXSTA    CSRC           TX9      TXEN          SYNC         --     BRGH   TRMT            TX9D 0000 -010 0000 -010

99h         SPBRG Baud Rate Generator Register                                                                       0000 0000 0000 0000

9Ah         --       Unimplemented                                                                                   --   --

9Bh         --       Unimplemented                                                                                   --   --

9Ch         --       Unimplemented                                                                                   --   --

9Dh         --       Unimplemented                                                                                   --   --

9Eh         --       Unimplemented                                                                                   --   --

9Fh         ADCON1   --             --       --            --           --     PCFG2 PCFG1 PCFG0 ---- -000 ---- -000

Legend:     x = unknown, u = unchanged, q = value depends on condition, - = unimplemented read as '0'.
            Shaded locations are unimplemented, read as `0'.
Note 1:     The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<12:8> whose con-
            tents are transferred to the upper byte of the program counter.
        2:  Other (non power-up) resets include external reset through MCLR and Watchdog Timer Reset.
        3:  Bits PSPIE and PSPIF are reserved on the PIC16C73/73A, always maintain these bits clear.
        4:  These registers can be addressed from either bank.
        5:  PORTD and PORTE are not physically implemented on the PIC16C73/73A, read as `0'.
        6:  Brown-out Reset is not implemented on the PIC16C73 or the PIC16C74, read as '0'.
        7:  The IRP and RP1 bits are reserved on the PIC16C73/73A/74/74A, always maintain these bits clear.

DS30390E-page 26                                                                              1997 Microchip Technology Inc.
                                                                                                       PIC16C7X

TABLE 4-3: PIC16C76/77 SPECIAL FUNCTION REGISTER SUMMARY

                                                                                                                     Value on: Value on all

Address Name         Bit 7        Bit 6        Bit 5       Bit 4    Bit 3    Bit 2             Bit 1   Bit 0         POR, other resets

                                                                                                                     BOR  (2)

Bank 0

00h(4)      INDF     Addressing this location uses contents of FSR to address data memory (not a physical register)  0000 0000 0000 0000

01h         TMR0     Timer0 module's register                                                                        xxxx xxxx uuuu uuuu

02h(4)      PCL      Program Counter's (PC) Least Significant Byte                                                   0000 0000 0000 0000

03h(4)      STATUS   IRP          RP1          RP0         TO       PD       Z                 DC           C        0001 1xxx 000q quuu

04h(4)      FSR      Indirect data memory address pointer                                                            xxxx xxxx uuuu uuuu

05h         PORTA    --           -- PORTA Data Latch when written: PORTA pins when read                             --0x 0000 --0u 0000

06h         PORTB PORTB Data Latch when written: PORTB pins when read                                                xxxx xxxx uuuu uuuu

07h         PORTC    PORTC Data Latch when written: PORTC pins when read                                             xxxx xxxx uuuu uuuu
08h(5)      PORTD
09h(5)      PORTE    PORTD Data Latch when written: PORTD pins when read                                             xxxx xxxx uuuu uuuu
0Ah(1,4)    PCLATH
0Bh(4)      INTCON   --           --           --          --       --       RE2               RE1     RE0 ---- -xxx ---- -uuu
0Ch         PIR1
                     --           --           -- Write Buffer for the upper 5 bits of the Program Counter           ---0 0000 ---0 0000

                        GIE       PEIE         T0IE        INTE     RBIE       T0IF              INTF    RBIF 0000 000x 0000 000u
                     PSPIF(3)     ADIF         RCIF        TXIF     SSPIF    CCP1IF            TMR2IF  TMR1IF 0000 0000 0000 0000

0Dh         PIR2     --           --           --                  --       --                --      CCP2IF ---- ---0 ---- ---0

0Eh         TMR1L Holding register for the Least Significant Byte of the 16-bit TMR1 register                        xxxx xxxx uuuu uuuu

0Fh         TMR1H Holding register for the Most Significant Byte of the 16-bit TMR1 register                         xxxx xxxx uuuu uuuu

10h         T1CON    --           --           T1CKPS1 T1CKPS0 T1OSCEN T1SYNC TMR1CS TMR1ON --00 0000 --uu uuuu

11h         TMR2     Timer2 module's register                                                                        0000 0000 0000 0000

12h         T2CON    --           TOUTPS3 TOUTPS2 TOUTPS1 TOUTPS0 TMR2ON T2CKPS1 T2CKPS0 -000 0000 -000 0000

13h         SSPBUF Synchronous Serial Port Receive Buffer/Transmit Register                                          xxxx xxxx uuuu uuuu

14h         SSPCON WCOL SSPOV SSPEN                        CKP      SSPM3 SSPM2 SSPM1 SSPM0 0000 0000 0000 0000

15h         CCPR1L Capture/Compare/PWM Register1 (LSB)                                                               xxxx xxxx uuuu uuuu

16h         CCPR1H Capture/Compare/PWM Register1 (MSB)                                                               xxxx xxxx uuuu uuuu

17h         CCP1CON  --           --           CCP1X       CCP1Y CCP1M3 CCP1M2 CCP1M1 CCP1M0 --00 0000 --00 0000

18h         RCSTA    SPEN         RX9          SREN        CREN     --       FERR              OERR    RX9D 0000 -00x 0000 -00x

19h         TXREG USART Transmit Data Register                                                                       0000 0000 0000 0000

1Ah         RCREG USART Receive Data Register                                                                        0000 0000 0000 0000

1Bh         CCPR2L Capture/Compare/PWM Register2 (LSB)                                                               xxxx xxxx uuuu uuuu

1Ch         CCPR2H Capture/Compare/PWM Register2 (MSB)                                                               xxxx xxxx uuuu uuuu

1Dh         CCP2CON  --           --           CCP2X       CCP2Y CCP2M3 CCP2M2 CCP2M1 CCP2M0 --00 0000 --00 0000

1Eh         ADRES A/D Result Register                                                                                xxxx xxxx uuuu uuuu

1Fh         ADCON0 ADCS1 ADCS0 CHS2                        CHS1     CHS0 GO/DONE               --      ADON 0000 00-0 0000 00-0

Legend:     x = unknown, u = unchanged, q = value depends on condition, - = unimplemented read as '0'.
            Shaded locations are unimplemented, read as `0'.
Note 1:     The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<12:8> whose con-
            tents are transferred to the upper byte of the program counter.
        2:  Other (non power-up) resets include external reset through MCLR and Watchdog Timer Reset.
        3:  Bits PSPIE and PSPIF are reserved on the PIC16C76, always maintain these bits clear.
        4:  These registers can be addressed from any bank.
        5:  PORTD and PORTE are not physically implemented on the PIC16C76, read as `0'.

1997 Microchip Technology Inc.                                                                                     DS30390E-page 27
PIC16C7X

TABLE 4-3: PIC16C76/77 SPECIAL FUNCTION REGISTER SUMMARY (Cont.'d)

                                                                                                                     Value on: Value on all

Address Name         Bit 7     Bit 6         Bit 5         Bit 4        Bit 3  Bit 2  Bit 1           Bit 0          POR, other resets

                                                                                                                     BOR  (2)

Bank 1

80h(4)      INDF     Addressing this location uses contents of FSR to address data memory (not a physical register)  0000 0000 0000 0000

81h         OPTION   RBPU INTEDG T0CS                      T0SE         PSA    PS2    PS1                     PS0 1111 1111 1111 1111

82h(4)      PCL      Program Counter's (PC) Least Significant Byte                                                   0000 0000 0000 0000

83h(4)      STATUS   IRP            RP1      RP0           TO           PD     Z      DC                      C      0001 1xxx 000q quuu

84h(4)      FSR      Indirect data memory address pointer                                                            xxxx xxxx uuuu uuuu

85h         TRISA    --             -- PORTA Data Direction Register                                                 --11 1111 --11 1111

86h         TRISB    PORTB Data Direction Register                                                                   1111 1111 1111 1111

87h         TRISC    PORTC Data Direction Register                                                                   1111 1111 1111 1111
88h(5)      TRISD
89h(5)      TRISE    PORTD Data Direction Register                                                                   1111 1111 1111 1111
8Ah(1,4)    PCLATH
8Bh(4)      INTCON   IBF       OBF           IBOV          PSPMODE      -- PORTE Data Direction Bits                 0000 -111 0000 -111
8Ch         PIE1
                     --             --       --     Write Buffer for the upper 5 bits of the Program Counter         ---0 0000 ---0 0000

                        GIE    PEIE          T0IE          INTE         RBIE   T0IF   INTF            RBIF 0000 000x 0000 000u
                     PSPIE(3)  ADIE          RCIE
                                                           TXIE         SSPIE CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000

8Dh         PIE2     --             --       --            --           --     --     --     CCP2IE ---- ---0 ---- ---0

8Eh         PCON     --             --       --            --           --     --     POR             BOR ---- --qq ---- --uu

8Fh         --       Unimplemented                                                                                   --   --

90h         --       Unimplemented                                                                                   --   --

91h         --       Unimplemented                                                                                   --   --

92h         PR2      Timer2 Period Register                                                                          1111 1111 1111 1111
                                                                                                                     0000 0000 0000 0000
93h         SSPADD Synchronous Serial Port (I2C mode) Address Register

94h         SSPSTAT  SMP       CKE           D/A           P            S      R/W    UA                      BF     0000 0000 0000 0000

95h         --       Unimplemented                                                                                   --   --

96h         --       Unimplemented                                                                                   --   --

97h         --       Unimplemented                                                                                   --   --

98h         TXSTA    CSRC           TX9      TXEN          SYNC         --     BRGH   TRMT            TX9D 0000 -010 0000 -010

99h         SPBRG Baud Rate Generator Register                                                                       0000 0000 0000 0000

9Ah         --       Unimplemented                                                                                   --   --

9Bh         --       Unimplemented                                                                                   --   --

9Ch         --       Unimplemented                                                                                   --   --

9Dh         --       Unimplemented                                                                                   --   --

9Eh         --       Unimplemented                                                                                   --   --

9Fh         ADCON1   --             --       --            --           --     PCFG2 PCFG1 PCFG0 ---- -000 ---- -000

Legend:     x = unknown, u = unchanged, q = value depends on condition, - = unimplemented read as '0'.
            Shaded locations are unimplemented, read as `0'.
Note 1:     The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<12:8> whose con-
            tents are transferred to the upper byte of the program counter.
        2:  Other (non power-up) resets include external reset through MCLR and Watchdog Timer Reset.
        3:  Bits PSPIE and PSPIF are reserved on the PIC16C76, always maintain these bits clear.
        4:  These registers can be addressed from any bank.
        5:  PORTD and PORTE are not physically implemented on the PIC16C76, read as `0'.

DS30390E-page 28                                                                              1997 Microchip Technology Inc.
                                                                                         PIC16C7X

TABLE 4-3: PIC16C76/77 SPECIAL FUNCTION REGISTER SUMMARY (Cont.'d)

                                                                                                                     Value on: Value on all

Address Name         Bit 7        Bit 6  Bit 5             Bit 4    Bit 3  Bit 2  Bit 1  Bit 0                       POR, other resets

                                                                                                                     BOR  (2)

Bank 2

100h(4)     INDF     Addressing this location uses contents of FSR to address data memory (not a physical register)  0000 0000 0000 0000
                     Timer0 module's register
101h        TMR0                                                                                                     xxxx xxxx uuuu uuuu

102h(4)     PCL      Program Counter's (PC) Least Significant Byte                                                   0000 0000 0000 0000

103h(4)     STATUS   IRP            RP1  RP0               TO       PD     Z      DC                          C      0001 1xxx 000q quuu

104h(4)     FSR      Indirect data memory address pointer                                                            xxxx xxxx uuuu uuuu
                     Unimplemented
105h             --  PORTB Data Latch when written: PORTB pins when read                                             --   --
                     Unimplemented
106h        PORTB    Unimplemented                                                                                   xxxx xxxx uuuu uuuu
                     Unimplemented
107h             --                                                                                                  --   --

108h             --                                                                                                  --   --

109h             --                                                                                                  --   --

10Ah(1,4) PCLATH     --             --   -- Write Buffer for the upper 5 bits of the Program Counter                 ---0 0000 ---0 0000

10Bh(4) INTCON       GIE          PEIE   T0IE              INTE     RBIE   T0IF   INTF   RBIF                        0000 000x 0000 000u

10Ch-            --  Unimplemented                                                                                   --   --
10Fh

Bank 3

180h(4)     INDF     Addressing this location uses contents of FSR to address data memory (not a physical register)  0000 0000 0000 0000

181h        OPTION   RBPU INTEDG T0CS                      T0SE     PSA    PS2    PS1                         PS0 1111 1111 1111 1111

182h(4)     PCL      Program Counter's (PC) Least Significant Byte                                                   0000 0000 0000 0000

183h(4)     STATUS   IRP            RP1  RP0               TO       PD     Z      DC                          C      0001 1xxx 000q quuu

184h(4)     FSR      Indirect data memory address pointer                                                            xxxx xxxx uuuu uuuu

185h             --  Unimplemented                                                                                   --   --

186h        TRISB    PORTB Data Direction Register                                                                   1111 1111 1111 1111

187h             --  Unimplemented                                                                                   --   --

188h             --  Unimplemented                                                                                   --   --

189h             --  Unimplemented                                                                                   --   --

18Ah(1,4) PCLATH     --             --   --         Write Buffer for the upper 5 bits of the Program Counter         ---0 0000 ---0 0000

18Bh(4) INTCON       GIE          PEIE   T0IE              INTE     RBIE   T0IF   INTF   RBIF 0000 000x 0000 000u

18Ch-            --  Unimplemented                                                                                   --   --
18Fh

Legend:     x = unknown, u = unchanged, q = value depends on condition, - = unimplemented read as '0'.
            Shaded locations are unimplemented, read as `0'.
Note 1:     The upper byte of the program counter is not directly accessible. PCLATH is a holding register for the PC<12:8> whose con-
            tents are transferred to the upper byte of the program counter.
        2:  Other (non power-up) resets include external reset through MCLR and Watchdog Timer Reset.
        3:  Bits PSPIE and PSPIF are reserved on the PIC16C76, always maintain these bits clear.
        4:  These registers can be addressed from any bank.
        5:  PORTD and PORTE are not physically implemented on the PIC16C76, read as `0'.

1997 Microchip Technology Inc.                                                                                     DS30390E-page 29
PIC16C7X

4.2.2.1  STATUS REGISTER                                            For example, CLRF STATUS will clear the upper-three
         Applicable Devices                                         bits and set the Z bit. This leaves the STATUS register
         72 73 73A 74 74A 76 77                                     as 000u u1uu (where u = unchanged).

The STATUS register, shown in Figure 4-7, contains the              It is recommended, therefore, that only BCF, BSF,
arithmetic status of the ALU, the RESET status and the              SWAPF and MOVWF instructions are used to alter the
bank select bits for data memory.                                   STATUS register because these instructions do not
                                                                    affect the Z, C or DC bits from the STATUS register. For
The STATUS register can be the destination for any                  other instructions, not affecting any status bits, see the
instruction, as with any other register. If the STATUS              "Instruction Set Summary."
register is the destination for an instruction that affects
the Z, DC or C bits, then the write to these three bits is              Note 1: For those devices that do not use bits IRP
disabled. These bits are set or cleared according to the                            and RP1 (STATUS<7:6>), maintain these
device logic. Furthermore, the TO and PD bits are not                               bits clear to ensure upward compatibility
writable. Therefore, the result of an instruction with the                          with future products.
STATUS register as destination may be different than
intended.                                                               Note 2: The C and DC bits operate as a borrow
                                                                                    and digit borrow bit, respectively, in sub-
                                                                                    traction. See the SUBLW and SUBWF
                                                                                    instructions for examples.

FIGURE 4-7: STATUS REGISTER (ADDRESS 03h, 83h, 103h, 183h)

R/W-0 R/W-0 R/W-0                R-1  R-1                    R/W-x  R/W-x  R/W-x
                                                                              C
IRP      RP1      RP0            TO   PD                     Z      DC                R = Readable bit
                                                                                bit0  W = Writable bit
bit7                                                                                  U = Unimplemented bit,

                                                                                           read as `0'
                                                                                      - n = Value at POR reset

bit 7:   IRP: Register Bank Select bit (used for indirect addressing)
         1 = Bank 2, 3 (100h - 1FFh)
         0 = Bank 0, 1 (00h - FFh)

bit 6-5: RP1:RP0: Register Bank Select bits (used for direct addressing)
            11 = Bank 3 (180h - 1FFh)
            10 = Bank 2 (100h - 17Fh)
            01 = Bank 1 (80h - FFh)
            00 = Bank 0 (00h - 7Fh)
            Each bank is 128 bytes

bit 4:   TO: Time-out bit
         1 = After power-up, CLRWDT instruction, or SLEEP instruction
         0 = A WDT time-out occurred

bit 3:   PD: Power-down bit
         1 = After power-up or by the CLRWDT instruction
         0 = By execution of the SLEEP instruction

bit 2:   Z: Zero bit
         1 = The result of an arithmetic or logic operation is zero
         0 = The result of an arithmetic or logic operation is not zero

bit 1:   DC: Digit carry/borrow bit (ADDWF, ADDLW,SUBLW,SUBWF instructions) (for borrow the polarity is reversed)
         1 = A carry-out from the 4th low order bit of the result occurred
         0 = No carry-out from the 4th low order bit of the result

bit 0:   C: Carry/borrow bit (ADDWF, ADDLW,SUBLW,SUBWF instructions)
         1 = A carry-out from the most significant bit of the result occurred
         0 = No carry-out from the most significant bit of the result occurred
         Note: For borrow the polarity is reversed. A subtraction is executed by adding the two's complement of the
         second operand. For rotate (RRF, RLF) instructions, this bit is loaded with either the high or low order bit of
         the source register.

DS30390E-page 30                                                                      1997 Microchip Technology Inc.
                                                                                     PIC16C7X

4.2.2.2  OPTION REGISTER
         Applicable Devices
         72 73 73A 74 74A 76 77                           Note:          To achieve a 1:1 prescaler assignment for
                                                                         the TMR0 register, assign the prescaler to
The OPTION register is a readable and writable regis-                    the Watchdog Timer.
ter which contains various control bits to configure the
TMR0/WDT prescaler, the External INT Interrupt,
TMR0, and the weak pull-ups on PORTB.

FIGURE 4-8: OPTION REGISTER (ADDRESS 81h, 181h)

  R/W-1   R/W-1  R/W-1            R/W-1  R/W-1  R/W-1     R/W-1          R/W-1       R = Readable bit
  RBPU   INTEDG  T0CS             T0SE    PSA    PS2       PS1            PS0        W = Writable bit
bit7                                                                                 U = Unimplemented bit,
                                                                               bit0
                                                                                             read as `0'
                                                                                     - n = Value at POR reset

bit 7:   RBPU: PORTB Pull-up Enable bit
         1 = PORTB pull-ups are disabled
         0 = PORTB pull-ups are enabled by individual port latch values

bit 6:   INTEDG: Interrupt Edge Select bit
         1 = Interrupt on rising edge of RB0/INT pin
         0 = Interrupt on falling edge of RB0/INT pin

bit 5:   T0CS: TMR0 Clock Source Select bit
         1 = Transition on RA4/T0CKI pin
         0 = Internal instruction cycle clock (CLKOUT)

bit 4:   T0SE: TMR0 Source Edge Select bit
         1 = Increment on high-to-low transition on RA4/T0CKI pin
         0 = Increment on low-to-high transition on RA4/T0CKI pin

bit 3:   PSA: Prescaler Assignment bit
         1 = Prescaler is assigned to the WDT
         0 = Prescaler is assigned to the Timer0 module

bit 2-0: PS2:PS0: Prescaler Rate Select bits

         Bit Value TMR0 Rate WDT Rate

         000     1:2              1:1

         001     1:4              1:2

         010     1:8              1:4

         011     1 : 16           1:8

         100     1 : 32           1 : 16

         101     1 : 64           1 : 32

         110     1 : 128          1 : 64

         111     1 : 256          1 : 128

1997 Microchip Technology Inc.                                                     DS30390E-page 31
PIC16C7X

4.2.2.3  INTCON REGISTER
         Applicable Devices
         72 73 73A 74 74A 76 77                           Note:  Interrupt flag bits get set when an interrupt
                                                                 condition occurs regardless of the state of
The INTCON Register is a readable and writable regis-            its corresponding enable bit or the global
ter which contains various enable and flag bits for the          enable bit, GIE (INTCON<7>).
TMR0 register overflow, RB Port change and External
RB0/INT pin interrupts.

FIGURE 4-9: INTCON REGISTER
                     (ADDRESS 0Bh, 8Bh, 10Bh, 18Bh)

  R/W-0  R/W-0    R/W-0  R/W-0   R/W-0             R/W-0  R/W-0  R/W-x       R = Readable bit
    GIE  PEIE      T0IE  INTE    RBIE               T0IF  INTF   RBIF        W = Writable bit
                                                                             U = Unimplemented bit,
bit7                                                                   bit0
                                                                                     read as `0'
                                                                             - n = Value at POR reset

bit 7:   GIE:(1) Global Interrupt Enable bit
         1 = Enables all un-masked interrupts
         0 = Disables all interrupts

bit 6:   PEIE: Peripheral Interrupt Enable bit
         1 = Enables all un-masked peripheral interrupts
         0 = Disables all peripheral interrupts

bit 5:   T0IE: TMR0 Overflow Interrupt Enable bit
         1 = Enables the TMR0 interrupt
         0 = Disables the TMR0 interrupt

bit 4:   INTE: RB0/INT External Interrupt Enable bit
         1 = Enables the RB0/INT external interrupt
         0 = Disables the RB0/INT external interrupt

bit 3:   RBIE: RB Port Change Interrupt Enable bit
         1 = Enables the RB port change interrupt
         0 = Disables the RB port change interrupt

bit 2:   T0IF: TMR0 Overflow Interrupt Flag bit
         1 = TMR0 register has overflowed (must be cleared in software)
         0 = TMR0 register did not overflow

bit 1:   INTF: RB0/INT External Interrupt Flag bit
         1 = The RB0/INT external interrupt occurred (must be cleared in software)
         0 = The RB0/INT external interrupt did not occur

bit 0:   RBIF: RB Port Change Interrupt Flag bit
         1 = At least one of the RB7:RB4 pins changed state (must be cleared in software)
         0 = None of the RB7:RB4 pins have changed state

Note 1: For the PIC16C73 and PIC16C74, if an interrupt occurs while the GIE bit is being cleared, the GIE bit
            may be unintentionally re-enabled by the RETFIE instruction in the user's Interrupt Service Routine.
            Refer to Section 14.5 for a detailed description.

Interrupt flag bits get set when an interrupt condition occurs regardless of the state of its corresponding enable bit or the
global enable bit, GIE (INTCON<7>). User software should ensure the appropriate interrupt flag bits are clear prior to
enabling an interrupt.

DS30390E-page 32                                                                     1997 Microchip Technology Inc.
                                                                            PIC16C7X

4.2.2.4   PIE1 REGISTER
          Applicable Devices
          72 73 73A 74 74A 76 77                               Note: Bit PEIE (INTCON<6>) must be set to
                                                                           enable any peripheral interrupt.

This register contains the individual enable bits for the
peripheral interrupts.

FIGURE 4-10: PIE1 REGISTER PIC16C72 (ADDRESS 8Ch)

U-0       R/W-0  U-0              U-0  R/W-0 R/W-0 R/W-0        R/W-0
                                                               TMR1IE
      --  ADIE   --               --   SSPIE CCP1IE TMR2IE                  R = Readable bit
                                                                      bit0  W = Writable bit
bit7                                                                        U = Unimplemented bit,

                                                                                    read as `0'
                                                                            - n = Value at POR reset

bit 7: Unimplemented: Read as '0'

bit 6:    ADIE: A/D Converter Interrupt Enable bit
          1 = Enables the A/D interrupt
          0 = Disables the A/D interrupt

bit 5-4: Unimplemented: Read as '0'

bit 3:    SSPIE: Synchronous Serial Port Interrupt Enable bit
          1 = Enables the SSP interrupt
          0 = Disables the SSP interrupt

bit 2:    CCP1IE: CCP1 Interrupt Enable bit
          1 = Enables the CCP1 interrupt
          0 = Disables the CCP1 interrupt

bit 1:    TMR2IE: TMR2 to PR2 Match Interrupt Enable bit
          1 = Enables the TMR2 to PR2 match interrupt
          0 = Disables the TMR2 to PR2 match interrupt

bit 0:    TMR1IE: TMR1 Overflow Interrupt Enable bit
          1 = Enables the TMR1 overflow interrupt
          0 = Disables the TMR1 overflow interrupt

1997 Microchip Technology Inc.                                            DS30390E-page 33
PIC16C7X

FIGURE 4-11: PIE1 REGISTER PIC16C73/73A/74/74A/76/77 (ADDRESS 8Ch)

  R/W-0    R/W-0  R/W-0  R/W-0  R/W-0   R/W-0   R/W-0                      R/W-0       R = Readable bit
PSPIE(1)  ADIE   RCIE   TXIE   SSPIE  CCP1IE  TMR2IE                     TMR1IE       W = Writable bit
                                                                                       U = Unimplemented bit,
bit7                                                                             bit0
                                                                                               read as `0'
                                                                                       - n = Value at POR reset

bit 7:     PSPIE(1): Parallel Slave Port Read/Write Interrupt Enable bit
bit 6:     1 = Enables the PSP read/write interrupt
bit 5:     0 = Disables the PSP read/write interrupt
bit 4:
bit 3:     ADIE: A/D Converter Interrupt Enable bit
bit 2:     1 = Enables the A/D interrupt
bit 1:     0 = Disables the A/D interrupt
bit 0:
           RCIE: USART Receive Interrupt Enable bit
           1 = Enables the USART receive interrupt
           0 = Disables the USART receive interrupt

           TXIE: USART Transmit Interrupt Enable bit
           1 = Enables the USART transmit interrupt
           0 = Disables the USART transmit interrupt

           SSPIE: Synchronous Serial Port Interrupt Enable bit
           1 = Enables the SSP interrupt
           0 = Disables the SSP interrupt

           CCP1IE: CCP1 Interrupt Enable bit
           1 = Enables the CCP1 interrupt
           0 = Disables the CCP1 interrupt

           TMR2IE: TMR2 to PR2 Match Interrupt Enable bit
           1 = Enables the TMR2 to PR2 match interrupt
           0 = Disables the TMR2 to PR2 match interrupt

           TMR1IE: TMR1 Overflow Interrupt Enable bit
           1 = Enables the TMR1 overflow interrupt
           0 = Disables the TMR1 overflow interrupt

Note 1: PIC16C73/73A/76 devices do not have a Parallel Slave Port implemented, this bit location is reserved
            on these devices, always maintain this bit clear.

DS30390E-page 34                                                                        1997 Microchip Technology Inc.
                                                                                    PIC16C7X

4.2.2.5   PIR1 REGISTER                                  Note:        Interrupt flag bits get set when an interrupt
          Applicable Devices                                          condition occurs regardless of the state of
          72 73 73A 74 74A 76 77                                      its corresponding enable bit or the global
                                                                      enable bit, GIE (INTCON<7>). User soft-
This register contains the individual flag bits for the               ware should ensure the appropriate inter-
Peripheral interrupts.                                                rupt flag bits are clear prior to enabling an
                                                                      interrupt.

FIGURE 4-12: PIR1 REGISTER PIC16C72 (ADDRESS 0Ch)

U-0       R/W-0  U-0              U-0  R/W-0   R/W-0      R/W-0        R/W-0
                                              CCP1IF     TMR2IF       TMR1IF
      --  ADIF   --               --   SSPIF                                        R = Readable bit
                                                                             bit0   W = Writable bit
bit7                                                                                U = Unimplemented bit,

                                                                                            read as `0'
                                                                                    - n = Value at POR reset

bit 7: Unimplemented: Read as '0'

bit 6:    ADIF: A/D Converter Interrupt Flag bit
          1 = An A/D conversion completed (must be cleared in software)
          0 = The A/D conversion is not complete

bit 5-4: Unimplemented: Read as '0'

bit 3:    SSPIF: Synchronous Serial Port Interrupt Flag bit
          1 = The transmission/reception is complete (must be cleared in software)
          0 = Waiting to transmit/receive

bit 2:    CCP1IF: CCP1 Interrupt Flag bit
          Capture Mode
          1 = A TMR1 register capture occurred (must be cleared in software)
          0 = No TMR1 register capture occurred
          Compare Mode
          1 = A TMR1 register compare match occurred (must be cleared in software)
          0 = No TMR1 register compare match occurred
          PWM Mode
          Unused in this mode

bit 1:    TMR2IF: TMR2 to PR2 Match Interrupt Flag bit
          1 = TMR2 to PR2 match occurred (must be cleared in software)
          0 = No TMR2 to PR2 match occurred

bit 0:    TMR1IF: TMR1 Overflow Interrupt Flag bit
          1 = TMR1 register overflowed (must be cleared in software)
          0 = TMR1 register did not overflow

      Interrupt flag bits get set when an interrupt condition occurs regardless of the state of its corresponding enable bit or the
      global enable bit, GIE (INTCON<7>). User software should ensure the appropriate interrupt flag bits are clear prior to
      enabling an interrupt.

1997 Microchip Technology Inc.                                                    DS30390E-page 35
PIC16C7X

FIGURE 4-13: PIR1 REGISTER PIC16C73/73A/74/74A/76/77 (ADDRESS 0Ch)

R/W-0 R/W-0       R-0   R-0  R/W-0 R/W-0 R/W-0 R/W-0

PSPIF(1) ADIF     RCIF  TXIF SSPIF CCP1IF TMR2IF TMR1IF R = Readable bit

bit7                                                                     bit0 W = Writable bit

                                                                                  U = Unimplemented bit,

                                                                                       read as `0'

                                                                                  - n = Value at POR reset

bit 7: PSPIF(1): Parallel Slave Port Read/Write Interrupt Flag bit

        1 = A read or a write operation has taken place (must be cleared in software)

        0 = No read or write has occurred

bit 6:  ADIF: A/D Converter Interrupt Flag bit
        1 = An A/D conversion completed (must be cleared in software)
        0 = The A/D conversion is not complete

bit 5:  RCIF: USART Receive Interrupt Flag bit
        1 = The USART receive buffer is full (cleared by reading RCREG)
        0 = The USART receive buffer is empty

bit 4:  TXIF: USART Transmit Interrupt Flag bit
        1 = The USART transmit buffer is empty (cleared by writing to TXREG)
        0 = The USART transmit buffer is full

bit 3:  SSPIF: Synchronous Serial Port Interrupt Flag bit
        1 = The transmission/reception is complete (must be cleared in software)
        0 = Waiting to transmit/receive

bit 2:  CCP1IF: CCP1 Interrupt Flag bit
        Capture Mode
        1 = A TMR1 register capture occurred (must be cleared in software)
        0 = No TMR1 register capture occurred
        Compare Mode
        1 = A TMR1 register compare match occurred (must be cleared in software)
        0 = No TMR1 register compare match occurred
        PWM Mode
        Unused in this mode

bit 1:  TMR2IF: TMR2 to PR2 Match Interrupt Flag bit
        1 = TMR2 to PR2 match occurred (must be cleared in software)
        0 = No TMR2 to PR2 match occurred

bit 0:  TMR1IF: TMR1 Overflow Interrupt Flag bit
        1 = TMR1 register overflowed (must be cleared in software)
        0 = TMR1 register did not overflow

Note 1: PIC16C73/73A/76 devices do not have a Parallel Slave Port implemented, this bit location is reserved
            on these devices, always maintain this bit clear.

      Interrupt flag bits get set when an interrupt condition occurs regardless of the state of its corresponding enable bit or the
      global enable bit, GIE (INTCON<7>). User software should ensure the appropriate interrupt flag bits are clear prior to
      enabling an interrupt.

DS30390E-page 36                                                                   1997 Microchip Technology Inc.
                                                                           PIC16C7X

4.2.2.6   PIE2 REGISTER
          Applicable Devices
          72 73 73A 74 74A 76 77

This register contains the individual enable bit for the
CCP2 peripheral interrupt.

FIGURE 4-14: PIE2 REGISTER (ADDRESS 8Dh)

U-0       U-0  U-0                U-0  U-0                U-0  U-0  R/W-0

      --  --   --                 --   --                 --   --   CCP2IE R = Readable bit

bit7                                                                bit0 W = Writable bit
                                                                            U = Unimplemented bit,

                                                                           read as `0'

                                                                           - n = Value at POR reset

bit 7-1: Unimplemented: Read as '0'

bit 0:    CCP2IE: CCP2 Interrupt Enable bit
          1 = Enables the CCP2 interrupt
          0 = Disables the CCP2 interrupt

1997 Microchip Technology Inc.                                                        DS30390E-page 37
PIC16C7X

4.2.2.7   PIR2 REGISTER                                   .
          Applicable Devices
          72 73 73A 74 74A 76 77                             Note:  Interrupt flag bits get set when an interrupt
                                                                    condition occurs regardless of the state of
This register contains the CCP2 interrupt flag bit.                 its corresponding enable bit or the global
                                                                    enable bit, GIE (INTCON<7>). User soft-
                                                                    ware should ensure the appropriate inter-
                                                                    rupt flag bits are clear prior to enabling an
                                                                    interrupt.

FIGURE 4-15: PIR2 REGISTER (ADDRESS 0Dh)

U-0       U-0       U-0  U-0            U-0          U-0  U-0       R/W-0

      --  --        --            --    --           --   --        CCP2IF R = Readable bit

bit7                                                                bit0 W = Writable bit

                                                                              U = Unimplemented bit,

                                                                                    read as `0'

                                                                              - n = Value at POR reset

bit 7-1: Unimplemented: Read as '0'

bit 0: CCP2IF: CCP2 Interrupt Flag bit

          Capture Mode
          1 = A TMR1 register capture occurred (must be cleared in software)
          0 = No TMR1 register capture occurred

          Compare Mode
          1 = A TMR1 register compare match occurred (must be cleared in software)
          0 = No TMR1 register compare match occurred

          PWM Mode
          Unused

      Interrupt flag bits get set when an interrupt condition occurs regardless of the state of its corresponding enable bit or the
      global enable bit, GIE (INTCON<7>). User software should ensure the appropriate interrupt flag bits are clear prior to
      enabling an interrupt.

DS30390E-page 38                                                               1997 Microchip Technology Inc.
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4.2.2.8   PCON REGISTER                                         Note:  BOR is unknown on Power-on Reset. It
          Applicable Devices                                           must then be set by the user and checked
          72 73 73A 74 74A 76 77                                       on subsequent resets to see if BOR is
                                                                       clear, indicating a brown-out has occurred.
The Power Control (PCON) register contains a flag bit                  The BOR status bit is a don't care and is
to allow differentiation between a Power-on Reset                      not necessarily predictable if the brown-out
(POR) to an external MCLR Reset or WDT Reset.                          circuit is disabled (by clearing the BODEN
Those devices with brown-out detection circuitry con-                  bit in the Configuration word).
tain an additional bit to differentiate a Brown-out Reset
condition from a Power-on Reset condition.

FIGURE 4-16: PCON REGISTER (ADDRESS 8Eh)

U-0       U-0  U-0                U-0  U-0                 U-0  R/W-0 R/W-q

      --  --   --                 --   --                  --   POR BOR(1) R = Readable bit

bit7                                                                   bit0 W = Writable bit
                                                                               U = Unimplemented bit,

                                                                             read as `0'

                                                                             - n = Value at POR reset

bit 7-2: Unimplemented: Read as '0'

bit 1:    POR: Power-on Reset Status bit
          1 = No Power-on Reset occurred
          0 = A Power-on Reset occurred (must be set in software after a Power-on Reset occurs)

bit 0:    BOR(1): Brown-out Reset Status bit
          1 = No Brown-out Reset occurred
          0 = A Brown-out Reset occurred (must be set in software after a Brown-out Reset occurs)

Note 1: Brown-out Reset is not implemented on the PIC16C73/74.

1997 Microchip Technology Inc.                                                                 DS30390E-page 39
PIC16C7X

4.3 PCL and PCLATH                                                   Note 1: There are no status bits to indicate stack
                                                                                 overflow or stack underflow conditions.
            Applicable Devices
                                                                     Note 2: There are no instructions/mnemonics
            72 73 73A 74 74A 76 77                                               called PUSH or POP. These are actions
                                                                                 that occur from the execution of the
The program counter (PC) is 13-bits wide. The low byte                           CALL, RETURN, RETLW, and RETFIE
comes from the PCL register, which is a readable and                             instructions, or the vectoring to an inter-
writable register. The upper bits (PC<12:8>) are not                             rupt address.
readable, but are indirectly writable through the
PCLATH register. On any reset, the upper bits of the                 4.4 Program Memory Paging
PC will be cleared. Figure 4-17 shows the two situa-
tions for the loading of the PC. The upper example in                            Applicable Devices
the figure shows how the PC is loaded on a write to
PCL (PCLATH<4:0>  PCH). The lower example in                                     72 73 73A 74 74A 76 77
the figure shows how the PC is loaded during a CALL
or GOTO instruction (PCLATH<4:3>  PCH).                              PIC16C7X devices are capable of addressing a contin-
                                                                     uous 8K word block of program memory. The CALL and
FIGURE 4-17: LOADING OF PC IN                                        GOTO instructions provide only 11 bits of address to
                     DIFFERENT SITUATIONS                            allow branching within any 2K program memory page.
                                                                     When doing a CALL or GOTO instruction the upper 2 bits
          PCH              PCL                                       of the address are provided by PCLATH<4:3>. When
                                                                     doing a CALL or GOTO instruction, the user must ensure
      12           87               0  Instruction with              that the page select bits are programmed so that the
PC                              8      PCL as                        desired program memory page is addressed. If a return
                                       Destination                   from a CALL instruction (or interrupt) is executed, the
                  PCLATH<4:0>                                        entire 13-bit PC is pushed onto the stack. Therefore,
          5                            ALU                           manipulation of the PCLATH<4:3> bits are not required
                                                                     for the return instructions (which POPs the address
                   PCLATH                                            from the stack).

              PCH  87      PCL                                       Note:  PIC16C7X devices with 4K or less of pro-
      12 11 10                                 0                            gram memory ignore paging bit
PC                                                    GOTO, CALL            PCLATH<4>. The use of PCLATH<4> as a
                                                                            general purpose read/write bit is not rec-
2 PCLATH<4:3>                         11                                    ommended since this may affect upward
                                                      Opcode <10:0>         compatibility with future products.

                   PCLATH

4.3.1 COMPUTED GOTO

A computed GOTO is accomplished by adding an off-
set to the program counter (ADDWF PCL). When doing
a table read using a computed GOTO method, care
should be exercised if the table location crosses a PCL
memory boundary (each 256 byte block). Refer to the
application note "Implementing a Table Read" (AN556).

4.3.2 STACK

The PIC16CXX family has an 8 level deep x 13-bit wide
hardware stack. The stack space is not part of either
program or data space and the stack pointer is not
readable or writable. The PC is PUSHed onto the stack
when a CALL instruction is executed or an interrupt
causes a branch. The stack is POPed in the event of a
RETURN, RETLW or a RETFIE instruction execution.
PCLATH is not affected by a PUSH or POP operation.

The stack operates as a circular buffer. This means that
after the stack has been PUSHed eight times, the ninth
push overwrites the value that was stored from the first
push. The tenth push overwrites the second push (and
so on).

DS30390E-page 40                                                             1997 Microchip Technology Inc.
                                                                                           PIC16C7X

Example 4-1 shows the calling of a subroutine in                 4.5 Indirect Addressing, INDF and FSR
page 1 of the program memory. This example assumes                         Registers
that PCLATH is saved and restored by the interrupt ser-
vice routine (if interrupts are used).                                       Applicable Devices

EXAMPLE 4-1:   CALL OF A SUBROUTINE IN                                       72 73 73A 74 74A 76 77
               PAGE 1 FROM PAGE 0
ORG 0x500                                                        The INDF register is not a physical register. Addressing
BSF PCLATH,3   ;Select page 1 (800h-FFFh)                        the INDF register will cause indirect addressing.
BCF PCLATH,4   ;Only on >4K devices
CALL SUB1_P1   ;Call subroutine in                               Indirect addressing is possible by using the INDF reg-
               ;page 1 (800h-FFFh)                               ister. Any instruction using the INDF register actually
            :                                                    accesses the register pointed to by the File Select Reg-
            :  ;called subroutine                                ister, FSR. Reading the INDF register itself indirectly
            :  ;page 1 (800h-FFFh)                               (FSR = '0') will read 00h. Writing to the INDF register
ORG 0x900                                                        indirectly results in a no-operation (although status bits
SUB1_P1:       ;return to Call subroutine                        may be affected). An effective 9-bit address is obtained
            :  ;in page 0 (000h-7FFh)                            by concatenating the 8-bit FSR register and the IRP bit
            :                                                    (STATUS<7>), as shown in Figure 4-18.
RETURN
                                                                 A simple program to clear RAM locations 20h-2Fh
                                                                 using indirect addressing is shown in Example 4-2.

                                                                 EXAMPLE 4-2: INDIRECT ADDRESSING

                                                                           movlw  0x20     ;initialize pointer
                                                                                  FSR      ;to RAM
                                                                           movwf  INDF     ;clear INDF register
                                                                                  FSR,F    ;inc pointer
                                                                 NEXT      clrf   FSR,4    ;all done?
                                                                                  NEXT     ;no clear next
                                                                           incf
                                                                                            ;yes continue
                                                                           btfss

                                                                           goto

                                                                 CONTINUE

                                                                           :

FIGURE 4-18: DIRECT/INDIRECT ADDRESSING

         Direct Addressing                                                        Indirect Addressing

RP1:RP0  6     from opcode             0                                   IRP    7        FSR register  0

bank select location select                                                   bank select  location select

                                        00     01            10     11
                                  00h       80h          100h    180h

                                                               not used

               Data
               Memory

                                  7Fh       FFh          17Fh    1FFh

                                  Bank 0 Bank 1 Bank 2 Bank 3

For register file map detail see Figure 4-4, and Figure 4-5.

1997 Microchip Technology Inc.                                                           DS30390E-page 41
PIC16C7X

NOTES:

DS30390E-page 42   1997 Microchip Technology Inc.
                                                                                   PIC16C7X

5.0 I/O PORTS                                                 FIGURE 5-1: BLOCK DIAGRAM OF
                                                                                   RA3:RA0 AND RA5 PINS
            Applicable Devices
            72 73 73A 74 74A 76 77                            Data  D  Q
                                                              bus
Some pins for these I/O ports are multiplexed with an               CK Q                       VDD
alternate function for the peripheral features on the         WR                               P
device. In general, when a peripheral is enabled, that        Port
pin may not be used as a general purpose I/O pin.
                                                                    Data Latch
5.1 PORTA and TRISA Registers
            Applicable Devices                                      D  Q                       N    I/O pin(1)
            72 73 73A 74 74A 76 77
                                                              WR     CK Q                     VSS
PORTA is a 6-bit latch.                                       TRIS  TRIS Latch
                                                                                      Analog
The RA4/T0CKI pin is a Schmitt Trigger input and an                                   input
open drain output. All other RA port pins have TTL input                              mode
levels and full CMOS output drivers. All pins have data
direction bits (TRIS registers) which can configure                    RD TRIS                      TTL
these pins as output or input.                                                                      input
                                                                                                    buffer
Setting a TRISA register bit puts the corresponding out-
put driver in a hi-impedance mode. Clearing a bit in the                           Q     D
TRISA register puts the contents of the output latch on
the selected pin(s).                                                                                            EN

Reading the PORTA register reads the status of the            RD PORT
pins whereas writing to it will write to the port latch. All
write operations are read-modify-write operations.            To A/D Converter
Therefore a write to a port implies that the port pins are    Note 1: I/O pins have protection diodes to VDD and
read, this value is modified, and then written to the port
data latch.                                                                 VSS.

Pin RA4 is multiplexed with the Timer0 module clock           FIGURE 5-2: BLOCK DIAGRAM OF RA4/
input to become the RA4/T0CKI pin.                                                 T0CKI PIN

Other PORTA pins are multiplexed with analog inputs           Data       DQ
and analog VREF input. The operation of each pin is           bus
selected by clearing/setting the control bits in the                      CK Q
ADCON1 register (A/D Control Register1).                      WR       Data Latch
                                                              PORT
   Note: On a Power-on Reset, these pins are con-
               figured as analog inputs and read as '0'.                                    N       I/O pin(1)

The TRISA register controls the direction of the RA
pins, even when they are being used as analog inputs.
The user must ensure the bits in the TRISA register are
maintained set when using them as analog inputs.

EXAMPLE 5-1: INITIALIZING PORTA                               WR          DQ                VSS
                                                              TRIS        CK Q
                                                                       TRIS Latch     Schmitt
BCF    STATUS, RP0  ;                                                                 Trigger
BCF    STATUS, RP1  ; PIC16C76/77 only                                                input
CLRF   PORTA        ; Initialize PORTA by                                             buffer
                    ; clearing output
BSF    STATUS, RP0  ; data latches                                     RD TRIS
MOVLW  0xCF         ; Select Bank 1
                    ; Value used to                                                Q  D
MOVWF  TRISA        ; initialize data
                    ; direction                                                       ENEN
                    ; Set RA<3:0> as inputs
                    ; RA<5:4> as outputs                      RD PORT
                    ; TRISA<7:6> are always
                    ; read as '0'.                             TMR0 clock input
                                                              Note 1: I/O pin has protection diodes to VSS only.

1997 Microchip Technology Inc.                                                            DS30390E-page 43
PIC16C7X

TABLE 5-1: PORTA FUNCTIONS

Name              Bit# Buffer Function

RA0/AN0           bit0  TTL Input/output or analog input

RA1/AN1           bit1  TTL Input/output or analog input

RA2/AN2           bit2  TTL Input/output or analog input

RA3/AN3/VREF bit3       TTL   Input/output or analog input or VREF

RA4/T0CKI         bit4  ST    Input/output or external clock input for Timer0

                              Output is open drain type

RA5/SS/AN4        bit5  TTL Input/output or slave select input for synchronous serial port or analog input

Legend: TTL = TTL input, ST = Schmitt Trigger input

TABLE 5-2: SUMMARY OF REGISTERS ASSOCIATED WITH PORTA

Address Name            Bit 7 Bit 6 Bit 5  Bit 4 Bit 3       Bit 2  Bit 1      Bit 0  Value on:  Value on all
                                                                                         POR,    other resets
                                                                                         BOR

05h      PORTA          ----  RA5          RA4 RA3           RA2    RA1 RA0 --0x 0000 --0u 0000

85h      TRISA          -- -- PORTA Data Direction Register                           --11 1111 --11 1111

9Fh      ADCON1         ----  --           --        --      PCFG2 PCFG1 PCFG0 ---- -000 ---- -000

Legend: x = unknown, u = unchanged, - = unimplemented locations read as '0'. Shaded cells are not used by PORTA.

DS30390E-page 44                                                                1997 Microchip Technology Inc.
                                                                               PIC16C7X

5.2 PORTB and TRISB Registers                                           Four of PORTB's pins, RB7:RB4, have an interrupt on
            Applicable Devices                                          change feature. Only pins configured as inputs can
            72 73 73A 74 74A 76 77                                      cause this interrupt to occur (i.e. any RB7:RB4 pin con-
                                                                        figured as an output is excluded from the interrupt on
PORTB is an 8-bit wide bi-directional port. The corre-                  change comparison). The input pins (of RB7:RB4) are
sponding data direction register is TRISB. Setting a bit                compared with the old value latched on the last read of
in the TRISB register puts the corresponding output                     PORTB. The "mismatch" outputs of RB7:RB4 are
driver in a hi-impedance input mode. Clearing a bit in                  OR'ed together to generate the RB Port Change Inter-
the TRISB register puts the contents of the output latch                rupt with flag bit RBIF (INTCON<0>).
on the selected pin(s).
                                                                        This interrupt can wake the device from SLEEP. The
EXAMPLE 5-2: INITIALIZING PORTB                                         user, in the interrupt service routine, can clear the inter-
                                                                        rupt in the following manner:
BCF      STATUS, RP0  ;
CLRF     PORTB        ; Initialize PORTB by                             a) Any read or write of PORTB. This will end the
                      ; clearing output                                       mismatch condition.
BSF      STATUS, RP0  ; data latches
MOVLW    0xCF         ; Select Bank 1                                   b) Clear flag bit RBIF.
                      ; Value used to
MOVWF    TRISB        ; initialize data                                 A mismatch condition will continue to set flag bit RBIF.
                      ; direction                                       Reading PORTB will end the mismatch condition, and
                      ; Set RB<3:0> as inputs                           allow flag bit RBIF to be cleared.
                      ; RB<5:4> as outputs
                      ; RB<7:6> as inputs                               This interrupt on mismatch feature, together with soft-
                                                                        ware configurable pull-ups on these four pins allow
Each of the PORTB pins has a weak internal pull-up. A                   easy interface to a keypad and make it possible for
single control bit can turn on all the pull-ups. This is                wake-up on key-depression. Refer to the Embedded
performed by clearing bit RBPU (OPTION<7>). The                         Control Handbook, "Implementing Wake-Up on Key
weak pull-up is automatically turned off when the port                  Stroke" (AN552).
pin is configured as an output. The pull-ups are dis-
abled on a Power-on Reset.                                              Note:  For the PIC16C73/74, if a change on the
                                                                               I/O pin should occur when the read opera-
FIGURE 5-3:  BLOCK DIAGRAM OF                                                  tion is being executed (start of the Q2
             RB3:RB0 PINS                                                      cycle), then interrupt flag bit RBIF may not
  RBPU(2)                                                                      get set.
Data bus                                                  VDD

                                                P  weak                 The interrupt on change feature is recommended for
                                                   pull-up              wake-up on key depression operation and operations
                                                                        where PORTB is only used for the interrupt on change
             Data Latch                                                 feature. Polling of PORTB is not recommended while
              DQ                                                        using the interrupt on change feature.

WR Port        CK                                               I/O
WR TRIS      TRIS Latch                                         pin(1)
              DQ
                                       TTL
               CK                      Input
                                       Buffer

             RD TRIS                   QD
             RD Port                        EN

RB0/INT

                      Schmitt Trigger           RD Port
                      Buffer

Note 1: I/O pins have diode protection to VDD and VSS.

       2: To enable weak pull-ups, set the appropriate TRIS bit(s)
           and clear the RBPU bit (OPTION<7>).

1997 Microchip Technology Inc.                                               DS30390E-page 45
PIC16C7X

FIGURE 5-4:       BLOCK DIAGRAM OF                                            FIGURE 5-5:   BLOCK DIAGRAM OF
                  RB7:RB4 PINS (PIC16C73/74)                                                RB7:RB4 PINS (PIC16C72/
    RBPU(2)                                                                     RBPU(2)     73A/74A/76/77)
    Data bus                                 VDD                               Data bus
    WR Port                                                                     WR Port
                                              P  weak                                                                 VDD
    WR TRIS                                      pull-up
                                                                                                                             weak
                  Data Latch                                                                                              P  pull-up
                   DQ
                                                  I/O                                       Data Latch                       I/O
                    CK                            pin(1)                                     DQ                              pin(1)

                  TRIS Latch                                                                  CK
                   DQ
                                                                                            TRIS Latch
                                      TTL                                                    DQ
                                      Input
                        CK

                                      Buffer      ST                          WR TRIS       CK                    TTL
                                                                                                                  Input
                                                 Buffer                                                           Buffer         ST
                                                                                                                             Buffer

                  RD TRIS       Latch
                              QD
                                                                                            RD TRIS        Latch
                                                                                                        QD

                  RD Port             EN

Set RBIF                                                                                    RD Port               EN         Q1

                                                                              Set RBIF

          From other          QD
          RB7:RB4 pins

                                                          EN                  From other                QD                   RD Port
                                                                     RD Port  RB7:RB4 pins                     EN                 Q3

RB7:RB6 in serial programming mode

Note 1: I/O pins have diode protection to VDD and VSS.                        RB7:RB6 in serial programming mode
       2: To enable weak pull-ups, set the appropriate TRIS bit(s)
          and clear the RBPU bit (OPTION<7>).                                 Note 1: I/O pins have diode protection to VDD and VSS.

                                                                                     2: To enable weak pull-ups, set the appropriate TRIS bit(s)
                                                                                         and clear the RBPU bit (OPTION<7>).

TABLE 5-3: PORTB FUNCTIONS

Name          Bit#            Buffer      Function

RB0/INT       bit0            TTL/ST(1) Input/output pin or external interrupt input. Internal software

                                          programmable weak pull-up.

RB1           bit1            TTL         Input/output pin. Internal software programmable weak pull-up.

RB2           bit2            TTL         Input/output pin. Internal software programmable weak pull-up.

RB3           bit3            TTL         Input/output pin. Internal software programmable weak pull-up.

RB4           bit4            TTL         Input/output pin (with interrupt on change). Internal software programmable

                                          weak pull-up.

RB5           bit5            TTL         Input/output pin (with interrupt on change). Internal software programmable

                                          weak pull-up.

RB6           bit6            TTL/ST(2) Input/output pin (with interrupt on change). Internal software programmable

                                          weak pull-up. Serial programming clock.

RB7           bit7            TTL/ST(2) Input/output pin (with interrupt on change). Internal software programmable

                                          weak pull-up. Serial programming data.

Legend: TTL = TTL input, ST = Schmitt Trigger input
Note 1: This buffer is a Schmitt Trigger input when configured as the external interrupt.

       2: This buffer is a Schmitt Trigger input when used in serial programming mode.

DS30390E-page 46                                                                                     1997 Microchip Technology Inc.
                                                                              PIC16C7X

TABLE 5-4: SUMMARY OF REGISTERS ASSOCIATED WITH PORTB

Address Name     Bit 7            Bit 6  Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0   Value on:  Value on all
                                                                                  POR,    other resets
06h, 106h PORTB  RB7              RB6    RB5 RB4 RB3 RB2 RB1 RB0                  BOR
                                                                                          uuuu uuuu
86h, 186h TRISB PORTB Data Direction Register                                 xxxx xxxx   1111 1111
                                                                                          1111 1111
81h, 181h OPTION RBPU INTEDG T0CS T0SE PSA PS2 PS1 PS0                        1111 1111
Legend: x = unknown, u = unchanged. Shaded cells are not used by PORTB.
                                                                              1111 1111

1997 Microchip Technology Inc.                                                          DS30390E-page 47
PIC16C7X

5.3 PORTC and TRISC Registers                             FIGURE 5-6:       PORTC BLOCK DIAGRAM
                                                                            (PERIPHERAL OUTPUT
            Applicable Devices                                              OVERRIDE)

            72 73 73A 74 74A 76 77                        PORT/PERIPHERAL Select(2)

PORTC is an 8-bit bi-directional port. Each pin is indi-  Peripheral Data Out      0                 VDD
vidually configurable as an input or output through the                                               P
TRISC register. PORTC is multiplexed with several         Data bus D Q
peripheral functions (Table 5-5). PORTC pins have         WR                                                I/O
Schmitt Trigger input buffers.                                                     1                        pin(1)
                                                          PORT                                       N
When enabling peripheral functions, care should be                        CK Q
taken in defining TRIS bits for each PORTC pin. Some                                                VSS
peripherals override the TRIS bit to make a pin an out-               Data Latch            Schmitt
put, while other peripherals override the TRIS bit to                                       Trigger
make a pin an input. Since the TRIS bit override is in    WR              DQ             D
effect while the peripheral is enabled, read-modify-      TRIS             CK Q
write instructions (BSF, BCF, XORWF) with TRISC as
destination should be avoided. The user should refer to               TRIS Latch
the corresponding peripheral section for the correct
TRIS bit settings.                                                        RD TRIS

                                                          Peripheral

                                                          OE(3)                       Q

EXAMPLE 5-3: INITIALIZING PORTC                                                          EN

                                                                      RD

BCF    STATUS, RP0  ; Select Bank 0                                   PORT
BCF    STATUS, RP1  ; PIC16C76/77 only
CLRF   PORTC        ; Initialize PORTC by                 Peripheral input
                    ; clearing output
BSF    STATUS, RP0  ; data latches                        Note 1:     I/O pins have diode protection to VDD and VSS.
MOVLW  0xCF         ; Select Bank 1                               2:  Port/Peripheral select signal selects between port
                    ; Value used to                                   data and peripheral output.
MOVWF  TRISC        ; initialize data                             3:  Peripheral OE (output enable) is only activated if
                    ; direction                                       peripheral select is active.
                    ; Set RC<3:0> as inputs
                    ; RC<5:4> as outputs
                    ; RC<7:6> as inputs

TABLE 5-5: PORTC FUNCTIONS

Name                Bit# Buffer Type Function

RC0/T1OSO/T1CKI bit0      ST     Input/output port pin or Timer1 oscillator output/Timer1 clock input

RC1/T1OSI/CCP2(1) bit1    ST     Input/output port pin or Timer1 oscillator input or Capture2 input/

                                 Compare2 output/PWM2 output

RC2/CCP1            bit2  ST     Input/output port pin or Capture1 input/Compare1 output/PWM1

                                 output

RC3/SCK/SCL         bit3  ST     RC3 can also be the synchronous serial clock for both SPI and I2C

                                 modes.

RC4/SDI/SDA         bit4  ST     RC4 can also be the SPI Data In (SPI mode) or data I/O (I2C mode).

RC5/SDO             bit5  ST     Input/output port pin or Synchronous Serial Port data output

RC6/TX/CK(2)        bit6  ST     Input/output port pin or USART Asynchronous Transmit, or USART

                                 Synchronous Clock

RC7/RX/DT(2)        bit7  ST     Input/output port pin or USART Asynchronous Receive, or USART

                                 Synchronous Data

Legend: ST = Schmitt Trigger input
Note 1: The CCP2 multiplexed function is not enabled on the PIC16C72.

       2: The TX/CK and RX/DT multiplexed functions are not enabled on the PIC16C72.

DS30390E-page 48                                                                   1997 Microchip Technology Inc.
                                                                            PIC16C7X

TABLE 5-6: SUMMARY OF REGISTERS ASSOCIATED WITH PORTC

Address Name  Bit 7 Bit 6 Bit 5 Bit 4           Bit 3  Bit 2  Bit 1  Bit 0  Value on:  Value on all
                                                RC3    RC2    RC1    RC0       POR,    other resets
                                                                               BOR

07h  PORTC RC7                    RC6  RC5 RC4                              xxxx xxxx uuuu uuuu
                                                                            1111 1111 1111 1111
87h  TRISC PORTC Data Direction Register

Legend: x = unknown, u = unchanged.

1997 Microchip Technology Inc.                                            DS30390E-page 49
PIC16C7X                                                   FIGURE 5-7: PORTD BLOCK DIAGRAM (IN
                                                                                I/O PORT MODE)
5.4 PORTD and TRISD Registers
            Applicable Devices                             Data     D   Q
            72 73 73A 74 74A 76 77                         bus
                                                                                                        I/O pin(1)
PORTD is an 8-bit port with Schmitt Trigger input buff-    WR
ers. Each pin is individually configurable as an input or  PORT     CK
output.
PORTD can be configured as an 8-bit wide micropro-         WR     Data Latch               Schmitt
cessor port (parallel slave port) by setting control bit   TRIS      DQ                    Trigger
PSPMODE (TRISE<4>). In this mode, the input buffers                                        input
are TTL.                                                             CK                    buffer
                                                                  TRIS Latch

                                                                       RD TRIS

                                                                                Q          D

                                                                                           ENEN

                                                           RD PORT

                                                           Note 1: I/O pins have protection diodes to VDD and VSS.

TABLE 5-7: PORTD FUNCTIONS

Name      Bit#          Buffer Type                                 Function

RD0/PSP0          bit0  ST/TTL(1)       Input/output port pin or parallel slave port bit0

RD1/PSP1          bit1  ST/TTL(1)       Input/output port pin or parallel slave port bit1

RD2/PSP2          bit2  ST/TTL(1)       Input/output port pin or parallel slave port bit2

RD3/PSP3          bit3  ST/TTL(1)       Input/output port pin or parallel slave port bit3

RD4/PSP4          bit4  ST/TTL(1)       Input/output port pin or parallel slave port bit4

RD5/PSP5          bit5  ST/TTL(1)       Input/output port pin or parallel slave port bit5

RD6/PSP6          bit6  ST/TTL(1)       Input/output port pin or parallel slave port bit6

RD7/PSP7          bit7  ST/TTL(1)       Input/output port pin or parallel slave port bit7

Legend: ST = Schmitt Trigger input TTL = TTL input
Note 1: Input buffers are Schmitt Triggers when in I/O mode and TTL buffer when in Parallel Slave Port Mode.

TABLE 5-8: SUMMARY OF REGISTERS ASSOCIATED WITH PORTD

Address Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2           Bit 1        Bit 0   Value on:               Value on all
                                                                                   POR,                 other resets
                                                                                   BOR

08h   PORTD RD7 RD6 RD5            RD4     RD3 RD2         RD1          RD0 xxxx xxxx                   uuuu uuuu
                                                                                                        1111 1111
88h   TRISD PORTD Data Direction Register                                       1111 1111               0000 -111

89h   TRISE IBF OBF IBOV PSPMODE -- PORTE Data Direction Bits                   0000 -111

Legend: x = unknown, u = unchanged, - = unimplemented read as '0'. Shaded cells are not used by PORTD.

DS30390E-page 50                                                                1997 Microchip Technology Inc.
                                                                                         PIC16C7X

5.5 PORTE and TRISE Register                                          Note: On a Power-on Reset these pins are con-
            Applicable Devices                                                    figured as analog inputs.
            72 73 73A 74 74A 76 77
                                                                      FIGURE 5-8: PORTE BLOCK DIAGRAM (IN
PORTE has three pins RE0/RD/AN5, RE1/WR/AN6                                                I/O PORT MODE)
and RE2/CS/AN7, which are individually configurable
as inputs or outputs. These pins have Schmitt Trigger                 Data     DQ                           I/O pin(1)
input buffers.                                                        bus      CK

I/O PORTE becomes control inputs for the micropro-                    WR
cessor port when bit PSPMODE (TRISE<4>) is set. In                    PORT
this mode, the user must make sure that the
TRISE<2:0> bits are set (pins are configured as digital               WR     Data Latch     Schmitt
inputs) and that register ADCON1 is configured for dig-               TRIS      DQ          Trigger
ital I/O. In this mode the input buffers are TTL.                                           input
                                                                                CK          buffer
Figure 5-9 shows the TRISE register, which also con-                         TRIS Latch
trols the parallel slave port operation.
                                                                               RD TRIS
PORTE pins are multiplexed with analog inputs. The
operation of these pins is selected by control bits in the                               Q  D
ADCON1 register. When selected as an analog input,
these pins will read as '0's.                                                               ENEN

TRISE controls the direction of the RE pins, even when                RD PORT
they are being used as analog inputs. The user must
make sure to keep the pins configured as inputs when                  Note 1: I/O pins have protection diodes to VDD and VSS.
using them as analog inputs.

FIGURE 5-9: TRISE REGISTER (ADDRESS 89h)

    R-0  R-0  R/W-0 R/W-0            U-0                 R/W-1        R/W-1  R/W-1
    IBF  OBF                                              bit2         bit1   bit0
bit7          IBOV PSPMODE --                                                      bit0  R = Readable bit
                                                                                         W = Writable bit
bit 7 :                                                                                  U = Unimplemented bit,
bit 6:
bit 5:                                                                                           read as `0'
bit 4:                                                                                   - n = Value at POR reset
bit 3:
bit 2:   IBF: Input Buffer Full Status bit
bit 1:   1 = A word has been received and is waiting to be read by the CPU
bit 0:   0 = No word has been received

         OBF: Output Buffer Full Status bit
         1 = The output buffer still holds a previously written word
         0 = The output buffer has been read

         IBOV: Input Buffer Overflow Detect bit (in microprocessor mode)
         1 = A write occurred when a previously input word has not been read (must be cleared in software)
         0 = No overflow occurred

         PSPMODE: Parallel Slave Port Mode Select bit
         1 = Parallel slave port mode
         0 = General purpose I/O mode

         Unimplemented: Read as '0'

         PORTE Data Direction Bits

         Bit2: Direction Control bit for pin RE2/CS/AN7
         1 = Input
         0 = Output

         Bit1: Direction Control bit for pin RE1/WR/AN6
         1 = Input
         0 = Output

         Bit0: Direction Control bit for pin RE0/RD/AN5
         1 = Input
         0 = Output

1997 Microchip Technology Inc.                                                                            DS30390E-page 51
PIC16C7X

TABLE 5-9: PORTE FUNCTIONS

Name              Bit# Buffer Type                              Function

RE0/RD/AN5        bit0  ST/TTL(1) Input/output port pin or read control input in parallel slave port mode or

                                    analog input:

                                        RD

                                        1 = Not a read operation

                                        0 = Read operation. Reads PORTD register (if chip selected)

RE1/WR/AN6        bit1  ST/TTL(1) Input/output port pin or write control input in parallel slave port mode or

                                    analog input:

                                        WR

                                        1 = Not a write operation

                                        0 = Write operation. Writes PORTD register (if chip selected)

RE2/CS/AN7        bit2  ST/TTL(1) Input/output port pin or chip select control input in parallel slave port

                                    mode or analog input:

                                        CS

                                        1 = Device is not selected

                                        0 = Device is selected

Legend: ST = Schmitt Trigger input TTL = TTL input
Note 1: Input buffers are Schmitt Triggers when in I/O mode and TTL buffers when in Parallel Slave Port Mode.

TABLE 5-10: SUMMARY OF REGISTERS ASSOCIATED WITH PORTE

Address Name      Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2      Bit 1    Bit 0  Value on:                    Value on all
                                                                              POR,                      other resets
                                                                              BOR

09h   PORTE       ------            --  --         RE2     RE1      RE0 ---- -xxx                       ---- -uuu
                                                                                                        0000 -111
89h   TRISE       IBF OBF IBOV PSPMODE -- PORTE Data Direction Bits        0000 -111                    ---- -000

9Fh   ADCON1 -- -- --               --  -- PCFG2 PCFG1 PCFG0 ---- -000

Legend: x = unknown, u = unchanged, - = unimplemented read as '0'. Shaded cells are not used by PORTE.

DS30390E-page 52                                                          1997 Microchip Technology Inc.
                                                                                                       PIC16C7X

5.6 I/O Programming Considerations                                              EXAMPLE 5-4: READ-MODIFY-WRITE
            Applicable Devices
            72 73 73A 74 74A 76 77                                                               INSTRUCTIONS ON AN I/O

5.6.1 BI-DIRECTIONAL I/O PORTS                                                                   PORT

Any instruction which writes, operates internally as a                          ;Initial PORT settings: PORTB<7:4> Inputs
read followed by a write operation. The BCF and BSF
instructions, for example, read the register into the                           ;                      PORTB<3:0> Outputs
CPU, execute the bit operation and write the result back
to the register. Caution must be used when these                                ;PORTB<7:6> have external pull-ups and are
instructions are applied to a port with both inputs and
outputs defined. For example, a BSF operation on bit5                           ;not connected to other circuitry
of PORTB will cause all eight bits of PORTB to be read
into the CPU. Then the BSF operation takes place on                             ;
bit5 and PORTB is written to the output latches. If
another bit of PORTB is used as a bi-directional I/O pin                        ;                     PORT latch PORT pins
(e.g., bit0) and it is defined as an input at this time, the
input signal present on the pin itself would be read into                       ;                     ---------- ---------
the CPU and rewritten to the data latch of this particular
pin, overwriting the previous content. As long as the pin                          BCF PORTB, 7  ; 01pp pppp 11pp pppp
stays in the input mode, no problem occurs. However, if
bit0 is switched to an output, the content of the data                             BCF PORTB, 6  ; 10pp pppp 11pp pppp
latch may now be unknown.
Reading the port register, reads the values of the port                            BSF STATUS, RP0 ;
pins. Writing to the port register writes the value to the
port latch. When using read-modify-write instructions                              BCF TRISB, 7  ; 10pp pppp 11pp pppp
(ex. BCF, BSF, etc.) on a port, the value of the port pins
is read, the desired operation is done to this value, and                          BCF TRISB, 6  ; 10pp pppp 10pp pppp
this value is then written to the port latch.
Example 5-4 shows the effect of two sequential read-                            ;
modify-write instructions on an I/O port.
                                                                                ;Note that the user may have expected the
FIGURE 5-10: SUCCESSIVE I/O OPERATION
                                                                                ;pin values to be 00pp ppp. The 2nd BCF

                                                                                ;caused RB7 to be latched as the pin value

                                                                                ;(high).

                                                                                A pin actively outputting a Low or High should not be
                                                                                driven from external devices at the same time in order
                                                                                to change the level on this pin ("wired-or", "wired-and").
                                                                                The resulting high output currents may damage the
                                                                                chip.

                                                                                5.6.2 SUCCESSIVE OPERATIONS ON I/O PORTS

                                                                                The actual write to an I/O port happens at the end of an
                                                                                instruction cycle, whereas for reading, the data must be
                                                                                valid at the beginning of the instruction cycle (Figure 5-
                                                                                10). Therefore, care must be exercised if a write fol-
                                                                                lowed by a read operation is carried out on the same I/
                                                                                O port. The sequence of instructions should be such to
                                                                                allow the pin voltage to stabilize (load dependent)
                                                                                before the next instruction which causes that file to be
                                                                                read into the CPU is executed. Otherwise, the previous
                                                                                state of that pin may be read into the CPU rather than
                                                                                the new state. When in doubt, it is better to separate
                                                                                these instructions with a NOP or another instruction not
                                                                                accessing this I/O port.

              Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4                                    Note:

          PC  PC                  PC + 1  PC + 2                                   PC + 3        This example shows a write to PORTB
Instruction                               NOP                                      NOP           followed by a read from PORTB.
              MOVWF PORTB MOVF PORTB,W
   fetched         write to                                                                      Note that:
                   PORTB
                                                                                                 data setup time = (0.25TCY - TPD)
RB7:RB0
                                                                                                 where TCY = instruction cycle
Instruction                                                       Port pin         NOP                     TPD = propagation delay
executed                                                         sampled here
                                                           TPD                                   Therefore, at higher clock frequencies,
                                                                                                 a write followed by a read may be prob-
                                  MOVWF PORTB MOVF PORTB,W                                       lematic.
                                       write to
                                       PORTB

1997 Microchip Technology Inc.                                                                       DS30390E-page 53
PIC16C7X                                                     FIGURE 5-11: PORTD AND PORTE BLOCK
                                                                                  DIAGRAM (PARALLEL
5.7 Parallel Slave Port                                                           SLAVE PORT)

            Applicable Devices                               Data bus                                 RDx
                                                                                  DQ                  pin
            72 73 73A 74 74A 76 77
                                                                    WR                TTL
PORTD operates as an 8-bit wide Parallel Slave Port,                PORT
or microprocessor port when control bit PSPMODE
(TRISE<4>) is set. In slave mode it is asynchronously                             CK
readable and writable by the external world through RD
control input pin RE0/RD/AN5 and WR control input pin              Q               D
RE1/WR/AN6.
                                                             RD       ENEN
It can directly interface to an 8-bit microprocessor data    PORT
bus. The external microprocessor can read or write the
PORTD latch as an 8-bit latch. Setting bit PSPMODE           One bit of PORTD
enables port pin RE0/RD/AN5 to be the RD input, RE1/
WR/AN6 to be the WR input and RE2/CS/AN7 to be the             Set interrupt flag
CS (chip select) input. For this functionality, the corre-     PSPIF (PIR1<7>)
sponding data direction bits of the TRISE register
(TRISE<2:0>) must be configured as inputs (set) and                                   Read            RD
the A/D port configuration bits PCFG2:PCFG0
(ADCON1<2:0>) must be set, which will configure pins                                             TTL
RE2:RE0 as digital I/O.
                                                                                      Chip Select
There are actually two 8-bit latches, one for data-out
(from the PIC16/17) and one for data input. The user                                         TTL      CS
writes 8-bit data to PORTD data latch and reads data
from the port pin latch (note that they have the same                                 Write           WR
address). In this mode, the TRISD register is ignored,
since the microprocessor is controlling the direction of                                     TTL
data flow.
                                                             Note: I/O pin has protection diodes to VDD and VSS.
A write to the PSP occurs when both the CS and WR
lines are first detected low. When either the CS or WR
lines become high (level triggered), then the Input
Buffer Full status flag bit IBF (TRISE<7>) is set on the
Q4 clock cycle, following the next Q2 cycle, to signal
the write is complete (Figure 5-12). The interrupt flag bit
PSPIF (PIR1<7>) is also set on the same Q4 clock
cycle. IBF can only be cleared by reading the PORTD
input latch. The input Buffer Overflow status flag bit
IBOV (TRISE<5>) is set if a second write to the Parallel
Slave Port is attempted when the previous byte has not
been read out of the buffer.

A read from the PSP occurs when both the CS and RD
lines are first detected low. The Output Buffer Full sta-
tus flag bit OBF (TRISE<6>) is cleared immediately
(Figure 5-13) indicating that the PORTD latch is waiting
to be read by the external bus. When either the CS or
RD pin becomes high (level triggered), the interrupt flag
bit PSPIF is set on the Q4 clock cycle, following the
next Q2 cycle, indicating that the read is complete.
OBF remains low until data is written to PORTD by the
user firmware.

When not in Parallel Slave Port mode, the IBF and OBF
bits are held clear. However, if flag bit IBOV was previ-
ously set, it must be cleared in firmware.

An interrupt is generated and latched into flag bit
PSPIF when a read or write operation is completed.
PSPIF must be cleared by the user in firmware and the
interrupt can be disabled by clearing the interrupt
enable bit PSPIE (PIE1<7>).

DS30390E-page 54                                                                      1997 Microchip Technology Inc.
                                                  PIC16C7X

FIGURE 5-12: PARALLEL SLAVE PORT WRITE WAVEFORMS

                               Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4

               CS
               WR
               RD
  PORTD<7:0>
               IBF
              OBF
           PSPIF

FIGURE 5-13: PARALLEL SLAVE PORT READ WAVEFORMS

                               Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4

               CS
               WR
               RD
  PORTD<7:0>
               IBF
              OBF
           PSPIF

TABLE 5-11: REGISTERS ASSOCIATED WITH PARALLEL SLAVE PORT

Address Name  Bit 7 Bit 6 Bit 5 Bit 4  Bit 3 Bit 2            Bit 1  Bit 0  Value on:  Value on all
                                                                               POR,    other resets
                                                                               BOR

08h  PORTD Port data latch when written: Port pins when read                xxxx xxxx uuuu uuuu

09h  PORTE    -- ----             --   --  RE2                RE1    RE0 ---- -xxx ---- -uuu

89h  TRISE    IBF OBF IBOV PSPMODE -- PORTE Data Direction Bits             0000 -111 0000 -111

0Ch  PIR1     PSPIF ADIF RCIF TXIF SSPIF CCP1IF TMR2IF TMR1IF 0000 0000 0000 0000

8Ch  PIE1     PSPIE ADIE RCIE TXIE SSPIE CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000

9Fh  ADCON1 -- -- --              --   -- PCFG2 PCFG1 PCFG0 ---- -000 ---- -000

Legend: x = unknown, u = unchanged, - = unimplemented read as '0'. Shaded cells are not used by the Parallel Slave Port.

1997 Microchip Technology Inc.                                            DS30390E-page 55
PIC16C7X

NOTES:

DS30390E-page 56   1997 Microchip Technology Inc.
6.0 OVERVIEW OF TIMER                                                      PIC16C7X
         MODULES
                                                            CCP module, Timer1 is the time-base for 16-bit Cap-
            Applicable Devices                              ture or the 16-bit Compare and must be synchronized
            72 73 73A 74 74A 76 77                          to the device.

The PIC16C72, PIC16C73/73A, PIC16C74/74A,                   6.3 Timer2 Overview
PIC16C76/77 each have three timer modules.                              Applicable Devices
                                                                        72 73 73A 74 74A 76 77
Each module can generate an interrupt to indicate that
an event has occurred (i.e. timer overflow). Each of        Timer2 is an 8-bit timer with a programmable prescaler
these modules is explained in full detail in the following  and postscaler, as well as an 8-bit period register
sections. The timer modules are:                            (PR2). Timer2 can be used with the CCP1 module (in
                                                            PWM mode) as well as the Baud Rate Generator for
Timer0 Module (Section 7.0)                               the Synchronous Serial Port (SSP). The prescaler
Timer1 Module (Section 8.0)                               option allows Timer2 to increment at the following
Timer2 Module (Section 9.0)                               rates: 1:1, 1:4, 1:16.

6.1 Timer0 Overview                                         The postscaler allows the TMR2 register to match the
            Applicable Devices                              period register (PR2) a programmable number of times
            72 73 73A 74 74A 76 77                          before generating an interrupt. The postscaler can be
                                                            programmed from 1:1 to 1:16 (inclusive).
The Timer0 module is a simple 8-bit overflow counter.
The clock source can be either the internal system          6.4 CCP Overview
clock (Fosc/4) or an external clock. When the clock                     Applicable Devices
source is an external clock, the Timer0 module can be                   72 73 73A 74 74A 76 77
selected to increment on either the rising or falling
edge.                                                       The CCP module(s) can operate in one of these three
                                                            modes: 16-bit capture, 16-bit compare, or up to 10-bit
The Timer0 module also has a programmable pres-             Pulse Width Modulation (PWM).
caler option. This prescaler can be assigned to either
the Timer0 module or the Watchdog Timer. Bit PSA            Capture mode captures the 16-bit value of TMR1 into
(OPTION<3>) assigns the prescaler, and bits PS2:PS0         the CCPRxH:CCPRxL register pair. The capture event
(OPTION<2:0>) determine the prescaler value. Timer0         can be programmed for either the falling edge, rising
can increment at the following rates: 1:1 (when pres-       edge, fourth rising edge, or the sixteenth rising edge of
caler assigned to Watchdog timer), 1:2, 1:4, 1:8, 1:16,     the CCPx pin.
1:32, 1:64, 1:128, and 1:256 (Timer0 only).
                                                            Compare mode compares the TMR1H:TMR1L register
Synchronization of the external clock occurs after the      pair to the CCPRxH:CCPRxL register pair. When a
prescaler. When the prescaler is used, the external         match occurs an interrupt can be generated, and the
clock frequency may be higher then the device's fre-        output pin CCPx can be forced to given state (High or
quency. The maximum frequency is 50 MHz, given the          Low), TMR1 can be reset (CCP1), or TMR1 reset and
high and low time requirements of the clock.                start A/D conversion (CCP2). This depends on the con-
                                                            trol bits CCPxM3:CCPxM0.
6.2 Timer1 Overview
            Applicable Devices                              PWM mode compares the TMR2 register to a 10-bit
            72 73 73A 74 74A 76 77                          duty cycle register (CCPRxH:CCPRxL<5:4>) as well as
                                                            to an 8-bit period register (PR2). When the TMR2 reg-
Timer1 is a 16-bit timer/counter. The clock source can      ister = Duty Cycle register, the CCPx pin will be forced
be either the internal system clock (Fosc/4), an external   low. When TMR2 = PR2, TMR2 is cleared to 00h, an
clock, or an external crystal. Timer1 can operate as        interrupt can be generated, and the CCPx pin (if an out-
either a timer or a counter. When operating as a            put) will be forced high.
counter (external clock source), the counter can either
operate synchronized to the device or asynchronously
to the device. Asynchronous operation allows Timer1 to
operate during sleep, which is useful for applications
that require a real-time clock as well as the power sav-
ings of SLEEP mode.

Timer1 also has a prescaler option which allows
Timer1 to increment at the following rates: 1:1, 1:2, 1:4,
and 1:8. Timer1 can be used in conjunction with the
Capture/Compare/PWM module. When used with a

1997 Microchip Technology Inc.                            DS30390E-page 57
PIC16C7X

NOTES:

DS30390E-page 58   1997 Microchip Technology Inc.
                                                                                                    PIC16C7X

7.0 TIMER0 MODULE                                                Source Edge Select bit T0SE (OPTION<4>). Clearing
                                                                 bit T0SE selects the rising edge. Restrictions on the
            Applicable Devices                                   external clock input are discussed in detail in
            72 73 73A 74 74A 76 77                               Section 7.2.

The Timer0 module timer/counter has the following fea-           The prescaler is mutually exclusively shared between
tures:                                                           the Timer0 module and the Watchdog Timer. The pres-
                                                                 caler assignment is controlled in software by control bit
8-bit timer/counter                                            PSA (OPTION<3>). Clearing bit PSA will assign the
Readable and writable                                          prescaler to the Timer0 module. The prescaler is not
8-bit software programmable prescaler                          readable or writable. When the prescaler is assigned to
Internal or external clock select                              the Timer0 module, prescale values of 1:2, 1:4, ...,
Interrupt on overflow from FFh to 00h                          1:256 are selectable. Section 7.3 details the operation
Edge select for external clock                                 of the prescaler.

Figure 7-1 is a simplified block diagram of the Timer0           7.1 Timer0 Interrupt
module.
                                                                             Applicable Devices
Timer mode is selected by clearing bit T0CS
(OPTION<5>). In timer mode, the Timer0 module will                           72 73 73A 74 74A 76 77
increment every instruction cycle (without prescaler). If
the TMR0 register is written, the increment is inhibited         The TMR0 interrupt is generated when the TMR0 reg-
for the following two instruction cycles (Figure 7-2 and         ister overflows from FFh to 00h. This overflow sets bit
Figure 7-3). The user can work around this by writing            T0IF (INTCON<2>). The interrupt can be masked by
an adjusted value to the TMR0 register.                          clearing bit T0IE (INTCON<5>). Bit T0IF must be
                                                                 cleared in software by the Timer0 module interrupt ser-
Counter mode is selected by setting bit T0CS                     vice routine before re-enabling this interrupt. The
(OPTION<5>). In counter mode, Timer0 will increment              TMR0 interrupt cannot awaken the processor from
either on every rising or falling edge of pin RA4/T0CKI.         SLEEP since the timer is shut off during SLEEP. See
The incrementing edge is determined by the Timer0                Figure 7-4 for Timer0 interrupt timing.

FIGURE 7-1: TIMER0 BLOCK DIAGRAM

                      FOSC/4         0    Programmable               PSout  Sync with        PSout  Data bus
                                     1        Prescaler          1           Internal                         8
RA4/T0CKI                                                                     clocks
pin                               T0CS              3            0                                  TMR0
                                        PS2, PS1, PS0
                T0SE                                                        (2 cycle delay)                        Set interrupt
                                                                                                                   flag bit T0IF
                                                           PSA                                                     on overflow

Note 1: T0CS, T0SE, PSA, PS2:PS0 (OPTION<5:0>).
       2: The prescaler is shared with Watchdog Timer (refer to Figure 7-6 for detailed block diagram).

FIGURE 7-2: TIMER0 TIMING: INTERNAL CLOCK/NO PRESCALE

PC           Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4
(Program
Counter)         PC-1             PC    PC+1               PC+2  PC+3                  PC+4         PC+5       PC+6

Instruction                   MOVWF TMR0 MOVF TMR0,W MOVF TMR0,W MOVF TMR0,W MOVF TMR0,W MOVF TMR0,W
Fetch

TMR0         T0               T0+1      T0+2        NT0          NT0        NT0                     NT0+1      NT0+2              T0

Instruction                             Write TMR0  Read TMR0    Read TMR0  Read TMR0               Read TMR0  Read TMR0
Executed                                executed    reads NT0    reads NT0  reads NT0

                                                                                                    reads NT0 + 1 reads NT0 + 2

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PIC16C7X

FIGURE 7-3: TIMER0 TIMING: INTERNAL CLOCK/PRESCALE 1:2

PC           Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4
(Program
Counter)          PC-1       PC                 PC+1    PC+2                        PC+3  PC+4           PC+5        PC+6

Instruction                  MOVWF TMR0 MOVF TMR0,W MOVF TMR0,W MOVF TMR0,W MOVF TMR0,W MOVF TMR0,W
Fetch
             T0                      T0+1                                           NT0                         NT0+1          PC+6
TMR0

Instruction                                Write TMR0   Read TMR0  Read TMR0              Read TMR0  Read TMR0  Read TMR0
Execute                                    executed     reads NT0  reads NT0              reads NT0  reads NT0  reads NT0 + 1

FIGURE 7-4: TIMER0 INTERRUPT TIMING

                  Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4

OSC1

CLKOUT(3)

Timer0                  FEh                FFh                00h                         01h                   02h

                        1                       1

T0IF bit

(INTCON<2>)

GIE bit                     PC              PC +1                    PC +1                     0004h               0005h
(INTCON<7>)             Inst (PC)          Inst (PC+1)             Dummy cycle             Inst (0004h)         Inst (0005h)
                        Inst (PC-1)         Inst (PC)                                     Dummy cycle           Inst (0004h)
INSTRUCTION
FLOW

              PC

  Instruction
  fetched

   Instruction
   executed

             Note 1: Interrupt flag bit T0IF is sampled here (every Q1).

                   2: Interrupt latency = 4Tcy where Tcy = instruction cycle time.
                   3: CLKOUT is available only in RC oscillator mode.

DS30390E-page 60                                                                                     1997 Microchip Technology Inc.
7.2 Using Timer0 with an External Clock                                      PIC16C7X
            Applicable Devices
            72 73 73A 74 74A 76 77                            When a prescaler is used, the external clock input is
                                                              divided by the asynchronous ripple-counter type pres-
When an external clock input is used for Timer0, it must      caler so that the prescaler output is symmetrical. For
meet certain requirements. The requirements ensure            the external clock to meet the sampling requirement,
the external clock can be synchronized with the internal      the ripple-counter must be taken into account. There-
phase clock (TOSC). Also, there is a delay in the actual      fore, it is necessary for T0CKI to have a period of at
incrementing of Timer0 after synchronization.                 least 4Tosc (and a small RC delay of 40 ns) divided by
                                                              the prescaler value. The only requirement on T0CKI
7.2.1 EXTERNAL CLOCK SYNCHRONIZATION                          high and low time is that they do not violate the mini-
                                                              mum pulse width requirement of 10 ns. Refer to param-
When no prescaler is used, the external clock input is        eters 40, 41 and 42 in the electrical specification of the
the same as the prescaler output. The synchronization         desired device.
of T0CKI with the internal phase clocks is accom-
plished by sampling the prescaler output on the Q2 and        7.2.2 TMR0 INCREMENT DELAY
Q4 cycles of the internal phase clocks (Figure 7-5).
Therefore, it is necessary for T0CKI to be high for at        Since the prescaler output is synchronized with the
least 2Tosc (and a small RC delay of 20 ns) and low for       internal clocks, there is a small delay from the time the
at least 2Tosc (and a small RC delay of 20 ns). Refer to      external clock edge occurs to the time the Timer0 mod-
the electrical specification of the desired device.           ule is actually incremented. Figure 7-5 shows the delay
                                                              from the external clock edge to the timer incrementing.

FIGURE 7-5: TIMER0 TIMING WITH EXTERNAL CLOCK

External Clock Input or           Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4
Prescaler output (2)                                                                                                          Small pulse
                                                                                                                              misses sampling
External Clock/Prescaler
Output after sampling                                 (1)
                                  (3)
   Increment Timer0 (Q4)

Timer0                                                    T0  T0 + 1  T0 + 2

Note 1: Delay from clock input change to Timer0 increment is 3Tosc to 7Tosc. (Duration of Q = Tosc).
          Therefore, the error in measuring the interval between two edges on Timer0 input = 4Tosc max.

       2: External clock if no prescaler selected, Prescaler output otherwise.

       3: The arrows indicate the points in time where sampling occurs.

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PIC16C7X

7.3 Prescaler                                                          The PSA and PS2:PS0 bits (OPTION<3:0>) determine
                                                                       the prescaler assignment and prescale ratio.
            Applicable Devices
                                                                       When assigned to the Timer0 module, all instructions
            72 73 73A 74 74A 76 77                                     writing to the TMR0 register (e.g. CLRF 1, MOVWF 1,
                                                                       BSF 1,x....etc.) will clear the prescaler. When
An 8-bit counter is available as a prescaler for the                   assigned to WDT, a CLRWDT instruction will clear the
Timer0 module, or as a postscaler for the Watchdog                     prescaler along with the Watchdog Timer. The pres-
Timer, respectively (Figure 7-6). For simplicity, this                 caler is not readable or writable.
counter is being referred to as "prescaler" throughout
this data sheet. Note that there is only one prescaler                 Note:  Writing to TMR0 when the prescaler is
available which is mutually exclusively shared between                        assigned to Timer0 will clear the prescaler
the Timer0 module and the Watchdog Timer. Thus, a                             count, but will not change the prescaler
prescaler assignment for the Timer0 module means                              assignment.
that there is no prescaler for the Watchdog Timer, and
vice-versa.

FIGURE 7-6: BLOCK DIAGRAM OF THE TIMER0/WDT PRESCALER                                   Data Bus
                                                                                                8
      CLKOUT (=Fosc/4)
                                                                                      TMR0 reg
RA4/T0CKI                       0M                      1                     SYNC
     pin                             U                        M                  2                      Set flag bit T0IF
                                     X                                                                     on Overflow
                                                        0           U         Cycles
                                1                                   X

                  T0SE            T0CS

                                                           PSA

  Watchdog              0               8-bit Prescaler                      PS2:PS0
     Timer                   M              8                          PSA
                             U
WDT Enable bit                          8 - to - 1MUX
                        1X

                           PSA

                                        0               1

                                           MUX

                                                             WDT
                                                          Time-out

Note: T0CS, T0SE, PSA, PS2:PS0 are (OPTION<5:0>).

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7.3.1 SWITCHING PRESCALER ASSIGNMENT

The prescaler assignment is fully under software con-
trol, i.e., it can be changed "on the fly" during program
execution.

Note:   To avoid an unintended device RESET, the
        following instruction sequence (shown in
        Example 7-1) must be executed when
        changing the prescaler assignment from
        Timer0 to the WDT. This sequence must
        be followed even if the WDT is disabled.

EXAMPLE 7-1: CHANGING PRESCALER (TIMER0WDT)

                                  1) BSF STATUS, RP0              ;Bank 1
                                                                  ;Select clock source and prescale value of
Lines 2 and 3 do NOT have to 2)         MOVLW  b'xx0x0xxx'        ;other than 1:1
                                        MOVWF  OPTION_REG         ;Bank 0
be included if the final desired 3)     BCF    STATUS, RP0        ;Clear TMR0 and prescaler
                                        CLRF   TMR0               ;Bank 1
prescale value is other than 1:1. 4)    BSF    STATUS, RP1        ;Select WDT, do not change prescale value
If 1:1 is final desired value, then     MOVLW  b'xxxx1xxx'        ;
a temporary prescale value is 5)        MOVWF  OPTION_REG         ;Clears WDT and prescaler
set in lines 2 and 3 and the final 6)                             ;Select new prescale value and WDT
                                                                  ;
prescale value will be set in lines 7)                            ;Bank 0

10 and 11.                        8)

                                  9) CLRWDT

                                  10) MOVLW b'xxxx1xxx'

                                  11) MOVWF OPTION_REG

                                  12) BCF STATUS, RP0

To change prescaler from the WDT to the Timer0 mod-
ule use the sequence shown in Example 7-2.

EXAMPLE 7-2: CHANGING PRESCALER (WDTTIMER0)

CLRWDT                           ;Clear WDT and prescaler
BSF         STATUS, RP0 ;Bank 1
MOVLW       b'xxxx0xxx' ;Select TMR0, new prescale value and
MOVWF       OPTION_REG ;clock source
BCF         STATUS, RP0 ;Bank 0

TABLE 7-1: REGISTERS ASSOCIATED WITH TIMER0

Address Name Bit 7 Bit 6                Bit 5  Bit 4       Bit 3    Bit 2  Bit 1  Bit 0  Value on:  Value on all
                                                                                            POR,    other resets
                                                                                            BOR

01h,101h TMR0 Timer0 module's register                                                   xxxx xxxx uuuu uuuu

0Bh,8Bh, INTCON GIE               PEIE  T0IE INTE RBIE T0IF INTF RBIF 0000 000x 0000 000u
10Bh,18Bh

81h,181h OPTION RBPU INTEDG T0CS T0SE PSA PS2 PS1 PS0 1111 1111 1111 1111

85h         TRISA  --             -- PORTA Data Direction Register                       --11 1111 --11 1111

Legend: x = unknown, u = unchanged, - = unimplemented locations read as '0'. Shaded cells are not used by Timer0.

1997 Microchip Technology Inc.                                                         DS30390E-page 63
PIC16C7X

NOTES:

DS30390E-page 64   1997 Microchip Technology Inc.
8.0 TIMER1 MODULE                                                        PIC16C7X

            Applicable Devices                            In timer mode, Timer1 increments every instruction
            72 73 73A 74 74A 76 77                        cycle. In counter mode, it increments on every rising
                                                          edge of the external clock input.
The Timer1 module is a 16-bit timer/counter consisting
of two 8-bit registers (TMR1H and TMR1L) which are        Timer1 can be enabled/disabled by setting/clearing
readable and writable. The TMR1 Register pair             control bit TMR1ON (T1CON<0>).
(TMR1H:TMR1L) increments from 0000h to FFFFh
and rolls over to 0000h. The TMR1 Interrupt, if enabled,  Timer1 also has an internal "reset input". This reset can
is generated on overflow which is latched in interrupt    be generated by either of the two CCP modules
flag bit TMR1IF (PIR1<0>). This interrupt can be          (Section 10.0). Figure 8-1 shows the Timer1 control
enabled/disabled by setting/clearing TMR1 interrupt       register.
enable bit TMR1IE (PIE1<0>).
                                                          For the PIC16C72/73A/74A/76/77, when the Timer1
Timer1 can operate in one of two modes:                   oscillator is enabled (T1OSCEN is set), the RC1/
                                                          T1OSI/CCP2 and RC0/T1OSO/T1CKI pins become
As a timer                                              inputs. That is, the TRISC<1:0> value is ignored.
As a counter
                                                          For the PIC16C73/74, when the Timer1 oscillator is
The operating mode is determined by the clock select      enabled (T1OSCEN is set), RC1/T1OSI/CCP2 pin
bit, TMR1CS (T1CON<1>).                                   becomes an input, however the RC0/T1OSO/T1CKI
                                                          pin will have to be configured as an input by setting the
                                                          TRISC<0> bit.

FIGURE 8-1: T1CON: TIMER1 CONTROL REGISTER (ADDRESS 10h)

    U-0   U-0  R/W-0 R/W-0 R/W-0 R/W-0                      R/W-0 R/W-0
     --                                                   TMR1CS TMR1ON
bit7      -- T1CKPS1 T1CKPS0 T1OSCEN T1SYNC                                            R = Readable bit
                                                                                 bit0  W = Writable bit
bit 7-6:                                                                               U = Unimplemented bit,

                                                                                               read as `0'
                                                                                       - n = Value at POR reset

          Unimplemented: Read as '0'

bit 5-4: T1CKPS1:T1CKPS0: Timer1 Input Clock Prescale Select bits
            11 = 1:8 Prescale value
            10 = 1:4 Prescale value
            01 = 1:2 Prescale value
            00 = 1:1 Prescale value

bit 3:    T1OSCEN: Timer1 Oscillator Enable Control bit
          1 = Oscillator is enabled
          0 = Oscillator is shut off
          Note: The oscillator inverter and feedback resistor are turned off to eliminate power drain

bit 2: T1SYNC: Timer1 External Clock Input Synchronization Control bit

          TMR1CS = 1
          1 = Do not synchronize external clock input
          0 = Synchronize external clock input

bit 1:    TMR1CS = 0
bit 0:    This bit is ignored. Timer1 uses the internal clock when TMR1CS = 0.

          TMR1CS: Timer1 Clock Source Select bit
          1 = External clock from pin RC0/T1OSO/T1CKI (on the rising edge)
          0 = Internal clock (FOSC/4)

          TMR1ON: Timer1 On bit
          1 = Enables Timer1
          0 = Stops Timer1

1997 Microchip Technology Inc.                                                       DS30390E-page 65
PIC16C7X                                                     8.2.1 EXTERNAL CLOCK INPUT TIMING FOR
                                                                         SYNCHRONIZED COUNTER MODE
8.1 Timer1 Operation in Timer Mode
            Applicable Devices                               When an external clock input is used for Timer1 in syn-
            72 73 73A 74 74A 76 77                           chronized counter mode, it must meet certain require-
                                                             ments. The external clock requirement is due to
Timer mode is selected by clearing the TMR1CS                internal phase clock (Tosc) synchronization. Also, there
(T1CON<1>) bit. In this mode, the input clock to the         is a delay in the actual incrementing of TMR1 after syn-
timer is FOSC/4. The synchronize control bit T1SYNC          chronization.
(T1CON<2>) has no effect since the internal clock is
always in sync.                                              When the prescaler is 1:1, the external clock input is
                                                             the same as the prescaler output. The synchronization
8.2 Timer1 Operation in Synchronized                         of T1CKI with the internal phase clocks is accom-
          Counter Mode                                       plished by sampling the prescaler output on the Q2 and
            Applicable Devices                               Q4 cycles of the internal phase clocks. Therefore, it is
            72 73 73A 74 74A 76 77                           necessary for T1CKI to be high for at least 2Tosc (and
                                                             a small RC delay of 20 ns) and low for at least 2Tosc
Counter mode is selected by setting bit TMR1CS. In           (and a small RC delay of 20 ns). Refer to the appropri-
this mode the timer increments on every rising edge of       ate electrical specifications, parameters 45, 46, and 47.
clock input on pin RC1/T1OSI/CCP2 when bit
T1OSCEN is set or pin RC0/T1OSO/T1CKI when bit               When a prescaler other than 1:1 is used, the external
T1OSCEN is cleared.                                          clock input is divided by the asynchronous ripple-
                                                             counter type prescaler so that the prescaler output is
If T1SYNC is cleared, then the external clock input is       symmetrical. In order for the external clock to meet the
synchronized with internal phase clocks. The synchro-        sampling requirement, the ripple-counter must be
nization is done after the prescaler stage. The pres-        taken into account. Therefore, it is necessary for T1CKI
caler stage is an asynchronous ripple-counter.               to have a period of at least 4Tosc (and a small RC delay
                                                             of 40 ns) divided by the prescaler value. The only
In this configuration, during SLEEP mode, Timer1 will        requirement on T1CKI high and low time is that they do
not increment even if the external clock is present,         not violate the minimum pulse width requirements of
since the synchronization circuit is shut off. The pres-     10 ns). Refer to the appropriate electrical specifica-
caler however will continue to increment.                    tions, parameters 40, 42, 45, 46, and 47.

FIGURE 8-2: TIMER1 BLOCK DIAGRAM

               Set flag bit                                            0                               Synchronized
               TMR1IF on
               Overflow      TMR1                                                                      clock input

RC0/T1OSO/T1CKI              TMR1H TMR1L
RC1/T1OSI/CCP2(2)                                                                                   1

                             T1OSC                         TMR1ON           T1SYNC
                                                              on/off
                                                                             Prescaler                 Synchronize
                                                   (3)                        1, 2, 4, 8                      det

                                                                    1                  2               SLEEP input
                                                                       T1CKPS1:T1CKPS0
                                    T1OSCEN FOSC/4
                                    Enable         Internal
                                    Oscillator(1)  Clock     0

                                                             TMR1CS

Note 1: When the T1OSCEN bit is cleared, the inverter and feedback resistor are turned off. This eliminates power drain.
        2: The CCP2 module is not implemented in the PIC16C72.
        3: For the PIC16C73 and PIC16C74, the Schmitt Trigger is not implemented in external clock mode.

DS30390E-page 66                                                                                        1997 Microchip Technology Inc.
                                                                                    PIC16C7X

8.3 Timer1 Operation in Asynchronous                        EXAMPLE 8-1: READING A 16-BIT FREE-
          Counter Mode                                                              RUNNING TIMER
            Applicable Devices
            72 73 73A 74 74A 76 77                          ; All interrupts are disabled

If control bit T1SYNC (T1CON<2>) is set, the external          MOVF TMR1H, W ;Read high byte
clock input is not synchronized. The timer continues to
increment asynchronous to the internal phase clocks.           MOVWF TMPH        ;
The timer will continue to run during SLEEP and can
generate an interrupt on overflow which will wake-up           MOVF TMR1L, W ;Read low byte
the processor. However, special precautions in soft-
ware are needed to read/write the timer (Section 8.3.2).       MOVWF TMPL        ;
In asynchronous counter mode, Timer1 can not be
used as a time-base for capture or compare operations.         MOVF TMR1H, W ;Read high byte
8.3.1 EXTERNAL CLOCK INPUT TIMING WITH
                                                               SUBWF TMPH, W ;Sub 1st read
            UNSYNCHRONIZED CLOCK
If control bit T1SYNC is set, the timer will increment                           ; with 2nd read
completely asynchronously. The input clock must meet
certain minimum high time and low time requirements.           BTFSC STATUS,Z ;Is result = 0
Refer to the appropriate Electrical Specifications Sec-
tion, timing parameters 45, 46, and 47.                        GOTO CONTINUE ;Good 16-bit read
8.3.2 READING AND WRITING TIMER1 IN
                                                            ;
            ASYNCHRONOUS COUNTER MODE
Reading TMR1H or TMR1L while the timer is running,          ; TMR1L may have rolled over between the read
from an external asynchronous clock, will guarantee a
valid read (taken care of in hardware). However, the        ; of the high and low bytes. Reading the high
user should keep in mind that reading the 16-bit timer
in two 8-bit values itself poses certain problems since     ; and low bytes now will read a good value.
the timer may overflow between the reads.
For writes, it is recommended that the user simply stop     ;
the timer and write the desired values. A write conten-
tion may occur by writing to the timer registers while the     MOVF TMR1H, W ;Read high byte
register is incrementing. This may produce an unpre-
dictable value in the timer register.                          MOVWF TMPH        ;
Reading the 16-bit value requires some care.
Example 8-1 is an example routine to read the 16-bit           MOVF TMR1L, W ;Read low byte
timer value. This is useful if the timer cannot be
stopped.                                                       MOVWF TMPL        ;

1997 Microchip Technology Inc.                            ; Re-enable the Interrupt (if required)

                                                            CONTINUE             ;Continue with your code

                                                            8.4 Timer1 Oscillator
                                                                        Applicable Devices
                                                                        72 73 73A 74 74A 76 77

                                                            A crystal oscillator circuit is built in between pins T1OSI
                                                            (input) and T1OSO (amplifier output). It is enabled by
                                                            setting control bit T1OSCEN (T1CON<3>). The oscilla-
                                                            tor is a low power oscillator rated up to 200 kHz. It will
                                                            continue to run during SLEEP. It is primarily intended
                                                            for a 32 kHz crystal. Table 8-1 shows the capacitor
                                                            selection for the Timer1 oscillator.

                                                            The Timer1 oscillator is identical to the LP oscillator.
                                                            The user must provide a software time delay to ensure
                                                            proper oscillator start-up.

                                                            TABLE 8-1:        CAPACITOR SELECTION
                                                                              FOR THE TIMER1
                                                                              OSCILLATOR

                                                               Osc Type    Freq     C1                    C2

                                                               LP        32 kHz     33 pF         33 pF

                                                                         100 kHz    15 pF         15 pF
                                                                         200 kHz    15 pF         15 pF

                                                               These values are for design guidance only.

                                                            Crystals Tested:

                                                            32.768 kHz Epson C-001R32.768K-A 20 PPM

                                                            100 kHz Epson C-2 100.00 KC-P 20 PPM

                                                            200 kHz      STD XTL 200.000 kHz       20 PPM

                                                            Note 1: Higher capacitance increases the stability
                                                                        of oscillator but also increases the start-up

                                                                   time.
                                                               2: Since each resonator/crystal has its own

                                                                      characteristics, the user should consult the
                                                                      resonator/crystal manufacturer for appropri-

                                                                      ate values of external components.

                                                                                                DS30390E-page 67
PIC16C7X

8.5 Resetting Timer1 using a CCP Trigger                   8.6 Resetting of Timer1 Register Pair
          Output                                                     (TMR1H, TMR1L)
            Applicable Devices                                         Applicable Devices
            72 73 73A 74 74A 76 77                                     72 73 73A 74 74A 76 77

The CCP2 module is not implemented on the                  TMR1H and TMR1L registers are not reset to 00h on a
PIC16C72 device.                                           POR or any other reset except by the CCP1 and CCP2
                                                           special event triggers.
If the CCP1 or CCP2 module is configured in compare
mode to generate a "special event trigger"                 T1CON register is reset to 00h on a Power-on Reset or
(CCP1M3:CCP1M0 = 1011), this signal will reset             a Brown-out Reset, which shuts off the timer and
Timer1.                                                    leaves a 1:1 prescale. In all other resets, the register is
                                                           unaffected.
Note:  The special event triggers from the CCP1
       and CCP2 modules will not set interrupt             8.7 Timer1 Prescaler
       flag bit TMR1IF (PIR1<0>).                                      Applicable Devices
                                                                       72 73 73A 74 74A 76 77
Timer1 must be configured for either timer or synchro-
nized counter mode to take advantage of this feature.      The prescaler counter is cleared on writes to the
If Timer1 is running in asynchronous counter mode, this    TMR1H or TMR1L registers.
reset operation may not work.

In the event that a write to Timer1 coincides with a spe-
cial event trigger from CCP1 or CCP2, the write will
take precedence.

In this mode of operation, the CCPRxH:CCPRxL regis-
ters pair effectively becomes the period register for
Timer1.

TABLE 8-2: REGISTERS ASSOCIATED WITH TIMER1 AS A TIMER/COUNTER

Address Name      Bit 7 Bit 6 Bit 5  Bit 4                 Bit 3  Bit 2  Bit 1            Bit 0  Value on:          Value on
                                                                                                    POR,            all other
                                                                                                    BOR              resets

0Bh,8Bh, INTCON GIE PEIE T0IE        INTE                  RBIE   T0IF   INTF             RBIF 0000 000x 0000 000u
10Bh,18Bh

0Ch    PIR1       PSPIF(1,2) ADIF RCIF(2) TXIF(2)          SSPIF CCP1IF TMR2IF TMR1IF 0000 0000 0000 0000

8Ch    PIE1       PSPIE(1,2) ADIE RCIE(2) TXIE(2)          SSPIE CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000

0Eh    TMR1L Holding register for the Least Significant Byte of the 16-bit TMR1 register         xxxx xxxx uuuu uuuu

0Fh    TMR1H Holding register for the Most Significant Byte of the 16-bit TMR1 register          xxxx xxxx uuuu uuuu

10h    T1CON      --  -- T1CKPS1 T1CKPS0 T1OSCEN T1SYNC TMR1CS TMR1ON --00 0000 --uu uuuu

Legend: x = unknown, u = unchanged, - = unimplemented read as '0'. Shaded cells are not used by the Timer1 module.
Note 1: Bits PSPIE and PSPIF are reserved on the PIC16C73/73A/76, always maintain these bits clear.

        2: The PIC16C72 does not have a Parallel Slave Port or a USART, these bits are unimplemented, read as '0'.

DS30390E-page 68                                                                           1997 Microchip Technology Inc.
                                                                                        PIC16C7X

9.0 TIMER2 MODULE                                           9.1 Timer2 Prescaler and Postscaler
                                                                        Applicable Devices
            Applicable Devices                                          72 73 73A 74 74A 76 77
            72 73 73A 74 74A 76 77
                                                            The prescaler and postscaler counters are cleared
Timer2 is an 8-bit timer with a prescaler and a             when any of the following occurs:
postscaler. It can be used as the PWM time-base for
PWM mode of the CCP module(s). The TMR2 register             a write to the TMR2 register
is readable and writable, and is cleared on any device       a write to the T2CON register
reset.                                                       any device reset (Power-on Reset, MCLR reset,

The input clock (FOSC/4) has a prescale option of 1:1,         Watchdog Timer reset, or Brown-out Reset)
1:4 or 1:16, selected by control bits
T2CKPS1:T2CKPS0 (T2CON<1:0>).                               TMR2 is not cleared when T2CON is written.

The Timer2 module has an 8-bit period register PR2.         9.2 Output of TMR2
Timer2 increments from 00h until it matches PR2 and                     Applicable Devices
then resets to 00h on the next increment cycle. PR2 is                  72 73 73A 74 74A 76 77
a readable and writable register. The PR2 register is ini-
tialized to FFh upon reset.                                 The output of TMR2 (before the postscaler) is fed to the
                                                            Synchronous Serial Port module which optionally uses
The match output of TMR2 goes through a 4-bit               it to generate shift clock.
postscaler (which gives a 1:1 to 1:16 scaling inclusive)
to generate a TMR2 interrupt (latched in flag bit           FIGURE 9-1: TIMER2 BLOCK DIAGRAM
TMR2IF, (PIR1<1>)).
                                                            Sets flag      TMR2    (1)
Timer2 can be shut off by clearing control bit TMR2ON       bit TMR2IF     output
(T2CON<2>) to minimize power consumption.
                                                                           Reset                      Prescaler
Figure 9-2 shows the Timer2 control register.                                           TMR2 reg    1:1, 1:4, 1:16 FOSC/4

                                                            Postscaler                  Comparator              2

                                                            1:1 to 1:16 EQ

                                                                        4               PR2 reg

                                                            Note 1: TMR2 register output can be software selected
                                                                         by the SSP Module as a baud clock.

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PIC16C7X

FIGURE 9-2: T2CON: TIMER2 CONTROL REGISTER (ADDRESS 12h)

    U-0      R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0                                                               R = Readable bit
     --   TOUTPS3 TOUTPS2 TOUTPS1 TOUTPS0 TMR2ON T2CKPS1 T2CKPS0                                                     W = Writable bit
bit7                                                                                                                 U = Unimplemented bit,
                                                                                                               bit0
bit 7:                                                                                                                       read as `0'
bit 6-3:  Unimplemented: Read as '0'                                                                                 - n = Value at POR reset
          TOUTPS3:TOUTPS0: Timer2 Output Postscale Select bits
bit 2:    0000 = 1:1 Postscale
bit 1-0:  0001 = 1:2 Postscale
         
         
         
          1111 = 1:16 Postscale
          TMR2ON: Timer2 On bit
          1 = Timer2 is on
          0 = Timer2 is off
          T2CKPS1:T2CKPS0: Timer2 Clock Prescale Select bits
          00 = Prescaler is 1
          01 = Prescaler is 4
          1x = Prescaler is 16

TABLE 9-1: REGISTERS ASSOCIATED WITH TIMER2 AS A TIMER/COUNTER

Address Name      Bit 7  Bit 6            Bit 5    Bit 4    Bit 3  Bit 2  Bit 1                                      Bit 0  Value on:          Value on
                                                                                                                               POR,            all other
                                                                                                                               BOR              resets

0Bh,8Bh, INTCON GIE      PEIE             T0IE     INTE     RBIE   T0IF   INTF                                       RBIF 0000 000x 0000 000u
10Bh,18Bh

0Ch       PIR1    PSPIF(1,2) ADIF         RCIF(2)  TXIF(2)  SSPIF CCP1IF TMR2IF TMR1IF 0000 0000 0000 0000

8Ch       PIE1    PSPIE(1,2) ADIE         RCIE(2) TXIE(2) SSPIE CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000

11h       TMR2 Timer2 module's register                                                                                     0000 0000 0000 0000

12h       T2CON   --     TOUTPS3 TOUTPS2 TOUTPS1 TOUTPS0 TMR2ON T2CKPS1 T2CKPS0 -000 0000 -000 0000

92h       PR2     Timer2 Period Register                                                                                    1111 1111 1111 1111

Legend: x = unknown, u = unchanged, - = unimplemented read as '0'. Shaded cells are not used by the Timer2 module.
Note 1: Bits PSPIE and PSPIF are reserved on the PIC16C73/73A/76, always maintain these bits clear.

         2: The PIC16C72 does not have a Parallel Slave Port or a USART, these bits are unimplemented, read as '0'.

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                                                                       PIC16C7X

10.0 CAPTURE/COMPARE/PWM                                  CCP1 module:
         MODULE(s)
                                                          Capture/Compare/PWM Register1 (CCPR1) is com-
            Applicable Devices                            prised of two 8-bit registers: CCPR1L (low byte) and
                                                          CCPR1H (high byte). The CCP1CON register controls
            72 73 73A 74 74A 76 77 CCP1                   the operation of CCP1. All are readable and writable.
            72 73 73A 74 74A 76 77 CCP2
                                                          CCP2 module:
Each CCP (Capture/Compare/PWM) module contains
a 16-bit register which can operate as a 16-bit capture   Capture/Compare/PWM Register2 (CCPR2) is com-
register, as a 16-bit compare register or as a PWM        prised of two 8-bit registers: CCPR2L (low byte) and
master/slave Duty Cycle register. Both the CCP1 and       CCPR2H (high byte). The CCP2CON register controls
CCP2 modules are identical in operation, with the         the operation of CCP2. All are readable and writable.
exception of the operation of the special event trigger.
Table 10-1 and Table 10-2 show the resources and          For use of the CCP modules, refer to the Embedded
interactions of the CCP module(s). In the following sec-  Control Handbook, "Using the CCP Modules" (AN594).
tions, the operation of a CCP module is described with
respect to CCP1. CCP2 operates the same as CCP1,          TABLE 10-1: CCP MODE - TIMER
except where noted.                                                            RESOURCE

                                                          CCP Mode     Timer Resource

                                                            Capture          Timer1
                                                           Compare           Timer1
                                                                             Timer2
                                                             PWM

TABLE 10-2: INTERACTION OF TWO CCP MODULES

CCPx Mode CCPy Mode                                       Interaction

Capture  Capture     Same TMR1 time-base.
Capture  Compare     The compare should be configured for the special event trigger, which clears TMR1.
Compare  Compare     The compare(s) should be configured for the special event trigger, which clears TMR1.
PWM      PWM         The PWMs will have the same frequency, and update rate (TMR2 interrupt).
PWM      Capture     None
PWM      Compare     None

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FIGURE 10-1: CCP1CON REGISTER (ADDRESS 17h)/CCP2CON REGISTER (ADDRESS 1Dh)

U-0   U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0                                                        R = Readable bit
  --   -- CCPxX CCPxY CCPxM3 CCPxM2 CCPxM1 CCPxM0                                                     W = Writable bit
bit7                                                                                                  U = Unimplemented bit,
                                                                                                bit0
                                                                                                            read as `0'
                                                                                                      - n =Value at POR reset

bit 7-6: Unimplemented: Read as '0'

bit 5-4: CCPxX:CCPxY: PWM Least Significant bits
            Capture Mode: Unused
            Compare Mode: Unused
            PWM Mode: These bits are the two LSbs of the PWM duty cycle. The eight MSbs are found in CCPRxL.

bit 3-0: CCPxM3:CCPxM0: CCPx Mode Select bits
            0000 = Capture/Compare/PWM off (resets CCPx module)
            0100 = Capture mode, every falling edge
            0101 = Capture mode, every rising edge
            0110 = Capture mode, every 4th rising edge
            0111 = Capture mode, every 16th rising edge
            1000 = Compare mode, set output on match (CCPxIF bit is set)
            1001 = Compare mode, clear output on match (CCPxIF bit is set)
            1010 = Compare mode, generate software interrupt on match (CCPxIF bit is set, CCPx pin is unaffected)
            1011 = Compare mode, trigger special event (CCPxIF bit is set; CCP1 resets TMR1; CCP2 resets TMR1
                       and starts an A/D conversion (if A/D module is enabled))
            11xx = PWM mode

10.1 Capture Mode                                         FIGURE 10-2: CAPTURE MODE
            Applicable Devices                                                 OPERATION BLOCK
            72 73 73A 74 74A 76 77                                             DIAGRAM

In Capture mode, CCPR1H:CCPR1L captures the                                                           Set flag bit CCP1IF
16-bit value of the TMR1 register when an event occurs
on pin RC2/CCP1. An event is defined as:                            Prescaler                         (PIR1<2>)

Every falling edge                                                 1, 4, 16
Every rising edge
Every 4th rising edge                                   RC2/CCP1                                               CCPR1H    CCPR1L
Every 16th rising edge                                  Pin                                                              TMR1L

An event is selected by control bits CCP1M3:CCP1M0                      and                           Capture
(CCP1CON<3:0>). When a capture is made, the inter-                  edge detect                       Enable
rupt request flag bit CCP1IF (PIR1<2>) is set. It must
be cleared in software. If another capture occurs before                                                         TMR1H
the value in register CCPR1 is read, the old captured
value will be lost.                                                        CCP1CON<3:0>
                                                                    Q's

10.1.1 CCP PIN CONFIGURATION                              10.1.2 TIMER1 MODE SELECTION

In Capture mode, the RC2/CCP1 pin should be config-       Timer1 must be running in timer mode or synchronized
ured as an input by setting the TRISC<2> bit.             counter mode for the CCP module to use the capture
                                                          feature. In asynchronous counter mode, the capture
Note:  If the RC2/CCP1 is configured as an out-           operation may not work.
       put, a write to the port can cause a capture
       condition.                                         10.1.3 SOFTWARE INTERRUPT

                                                          When the Capture mode is changed, a false capture
                                                          interrupt may be generated. The user should keep bit
                                                          CCP1IE (PIE1<2>) clear to avoid false interrupts and
                                                          should clear the flag bit CCP1IF following any such
                                                          change in operating mode.

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10.1.4 CCP PRESCALER                                                10.2.1 CCP PIN CONFIGURATION

There are four prescaler settings, specified by bits                The user must configure the RC2/CCP1 pin as an out-
CCP1M3:CCP1M0. Whenever the CCP module is                           put by clearing the TRISC<2> bit.
turned off, or the CCP module is not in capture mode,
the prescaler counter is cleared. This means that any               Note:  Clearing the CCP1CON register will force
reset will clear the prescaler counter.                                    the RC2/CCP1 compare output latch to the
                                                                           default low level. This is not the data latch.
Switching from one capture prescaler to another may
generate an interrupt. Also, the prescaler counter will             10.2.2 TIMER1 MODE SELECTION
not be cleared, therefore the first capture may be from
a non-zero prescaler. Example 10-1 shows the recom-                 Timer1 must be running in Timer mode or Synchro-
mended method for switching between capture pres-                   nized Counter mode if the CCP module is using the
calers. This example also clears the prescaler counter              compare feature. In Asynchronous Counter mode, the
and will not generate the "false" interrupt.                        compare operation may not work.

EXAMPLE 10-1: CHANGING BETWEEN                                      10.2.3 SOFTWARE INTERRUPT MODE
                        CAPTURE PRESCALERS
                                                                    When generate software interrupt is chosen the CCP1
CLRF   CCP1CON             ;Turn CCP module off                     pin is not affected. Only a CCP interrupt is generated (if
MOVLW  NEW_CAPT_PS         ;Load the W reg with                     enabled).
                           ; the new prescaler
MOVWF  CCP1CON             ; mode value and CCP ON                  10.2.4 SPECIAL EVENT TRIGGER
                           ;Load CCP1CON with this
                           ; value                                  In this mode, an internal hardware trigger is generated
                                                                    which may be used to initiate an action.
10.2   Compare Mode
       Applicable Devices                                           The special event trigger output of CCP1 resets the
       72 73 73A 74 74A 76 77                                       TMR1 register pair. This allows the CCPR1 register to
                                                                    effectively be a 16-bit programmable period register for
In Compare mode, the 16-bit CCPR1 register value is                 Timer1.
constantly compared against the TMR1 register pair
value. When a match occurs, the RC2/CCP1 pin is:                    The special trigger output of CCP2 resets the TMR1
                                                                    register pair, and starts an A/D conversion (if the A/D
Driven High                                                       module is enabled).
Driven Low
Remains Unchanged                                                 For the PIC16C72 only, the special event trigger output
                                                                    of CCP1 resets the TMR1 register pair, and starts an
The action on the pin is based on the value of control              A/D conversion (if the A/D module is enabled).
bits CCP1M3:CCP1M0 (CCP1CON<3:0>). At the
same time, interrupt flag bit CCP1IF is set.                        Note:  The special event trigger from the
                                                                           CCP1and CCP2 modules will not set inter-
                                                                           rupt flag bit TMR1IF (PIR1<0>).

FIGURE 10-3: COMPARE MODE
                     OPERATION BLOCK
                     DIAGRAM

Special event trigger will:
    reset Timer1, but not set interrupt flag bit TMR1IF (PIR1<0>),
    and set bit GO/DONE (ADCON0<2>)
    which starts an A/D conversion (CCP1 only for PIC16C72,
    CCP2 only for PIC16C73/73A/74/74A/76/77).

                           Special Event Trigger

                           Set flag bit CCP1IF
                           (PIR1<2>)

                                            CCPR1H CCPR1L

                        Q  S Output      match      Comparator
                                  Logic           TMR1H TMR1L
RC2/CCP1
Pin                        R

          TRISC<2>         CCP1CON<3:0>
        Output Enable      Mode Select

1997 Microchip Technology Inc.                                           DS30390E-page 73
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10.3 PWM Mode                                                     10.3.1 PWM PERIOD

            Applicable Devices                                    The PWM period is specified by writing to the PR2 reg-
            72 73 73A 74 74A 76 77                                ister. The PWM period can be calculated using the fol-
                                                                  lowing formula:
In Pulse Width Modulation (PWM) mode, the CCPx pin
produces up to a 10-bit resolution PWM output. Since                   PWM period = [(PR2) + 1] 4 TOSC
the CCP1 pin is multiplexed with the PORTC data latch,                                     (TMR2 prescale value)
the TRISC<2> bit must be cleared to make the CCP1
pin an output.                                                    PWM frequency is defined as 1 / [PWM period].

Note:  Clearing the CCP1CON register will force                   When TMR2 is equal to PR2, the following three events
       the CCP1 PWM output latch to the default                   occur on the next increment cycle:
       low level. This is not the PORTC I/O data
       latch.                                                      TMR2 is cleared
                                                                   The CCP1 pin is set (exception: if PWM duty
Figure 10-4 shows a simplified block diagram of the
CCP module in PWM mode.                                              cycle = 0%, the CCP1 pin will not be set)
                                                                   The PWM duty cycle is latched from CCPR1L into
For a step by step procedure on how to set up the CCP
module for PWM operation, see Section 10.3.3.                        CCPR1H

                                                                  Note:  The Timer2 postscaler (see Section 9.1) is
                                                                         not used in the determination of the PWM
FIGURE 10-4: SIMPLIFIED PWM BLOCK                                        frequency. The postscaler could be used to
                     DIAGRAM                                             have a servo update rate at a different fre-
                                                                         quency than the PWM output.
    Duty cycle registers     CCP1CON<5:4>
CCPR1L
                                                                  10.3.2 PWM DUTY CYCLE

CCPR1H (Slave)                                                    The PWM duty cycle is specified by writing to the
                                                                  CCPR1L register and to the CCP1CON<5:4> bits. Up
       Comparator                       R  Q                      to 10-bit resolution is available: the CCPR1L contains
                                                       RC2/CCP1   the eight MSbs and the CCP1CON<5:4> contains the
TMR2               (Note 1)                                       two LSbs. This 10-bit value is represented by
                                             TRISC<2>             CCPR1L:CCP1CON<5:4>. The following equation is
                                        S                         used to calculate the PWM duty cycle in time:

Comparator                Clear Timer,                                PWM duty cycle = (CCPR1L:CCP1CON<5:4>)
    PR2                   CCP1 pin and                                                        Tosc (TMR2 prescale value)
                          latch D.C.
                                                                  CCPR1L and CCP1CON<5:4> can be written to at any
Note 1: 8-bit timer is concatenated with 2-bit internal Q clock   time, but the duty cycle value is not latched into
          or 2 bits of the prescaler to create 10-bit time-base.  CCPR1H until after a match between PR2 and TMR2
                                                                  occurs (i.e., the period is complete). In PWM mode,
A PWM output (Figure 10-5) has a time base (period)               CCPR1H is a read-only register.
and a time that the output stays high (duty cycle). The
frequency of the PWM is the inverse of the period                 The CCPR1H register and a 2-bit internal latch are
(1/period).                                                       used to double buffer the PWM duty cycle. This double
                                                                  buffering is essential for glitchless PWM operation.
FIGURE 10-5: PWM OUTPUT
                                                                  When the CCPR1H and 2-bit latch match TMR2 con-
                                                                  catenated with an internal 2-bit Q clock or 2 bits of the
                                                                  TMR2 prescaler, the CCP1 pin is cleared.

                                                                  Maximum PWM resolution (bits) for a given PWM
                                                                  frequency:

                Period                                                     ( ) logFOSC
                                                                         FPWM
                                                                         =
                                                                                         bits

     Duty Cycle                                                          log(2)
                           TMR2 = PR2
                                                                  Note:  If the PWM duty cycle value is longer than
                  TMR2 = Duty Cycle                                      the PWM period the CCP1 pin will not be
TMR2 = PR2                                                               cleared.

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                                                                                                 PIC16C7X

EXAMPLE 10-2: PWM PERIOD AND DUTY                           In order to achieve higher resolution, the PWM fre-
                        CYCLE CALCULATION                   quency must be decreased. In order to achieve higher
                                                            PWM frequency, the resolution must be decreased.
Desired PWM frequency is 78.125 kHz,
Fosc = 20 MHz                                               Table 10-3 lists example PWM frequencies and resolu-
TMR2 prescale = 1                                           tions for Fosc = 20 MHz. The TMR2 prescaler and PR2
                                                            values are also shown.
      1/78.125 kHz= [(PR2) + 1] 4 1/20 MHz 1
                                                            10.3.3 SET-UP FOR PWM OPERATION
      12.8 s = [(PR2) + 1] 4 50 ns 1

     PR2 = 63                                               The following steps should be taken when configuring
                                                            the CCP module for PWM operation:
Find the maximum resolution of the duty cycle that can
be used with a 78.125 kHz frequency and 20 MHz              1. Set the PWM period by writing to the PR2 regis-
oscillator:                                                       ter.

     1/78.125 kHz= 2PWM RESOLUTION 1/20 MHz 1           2. Set the PWM duty cycle by writing to the
                                                                  CCPR1L register and CCP1CON<5:4> bits.
     12.8 s = 2PWM RESOLUTION 50 ns 1
                                                            3. Make the CCP1 pin an output by clearing the
     256  = 2PWM RESOLUTION                                       TRISC<2> bit.

     log(256) = (PWM Resolution) log(2)                   4. Set the TMR2 prescale value and enable Timer2
                                                                  by writing to T2CON.
     8.0  = PWM Resolution
                                                            5. Configure the CCP1 module for PWM operation.
At most, an 8-bit resolution duty cycle can be obtained
from a 78.125 kHz frequency and a 20 MHz oscillator,
i.e., 0  CCPR1L:CCP1CON<5:4>  255. Any value
greater than 255 will result in a 100% duty cycle.

TABLE 10-3: EXAMPLE PWM FREQUENCIES AND RESOLUTIONS AT 20 MHz

          PWM Frequency                         1.22 kHz 4.88 kHz 19.53 kHz 78.12 kHz 156.3 kHz 208.3 kHz

Timer Prescaler (1, 4, 16)                          16        4      1                       1        1          1
PR2 Value                                          0xFF     0xFF   0xFF                    0x3F     0x1F       0x17
Maximum Resolution (bits)                                                                                       5.5
                                                    10       10     10                       8        7

TABLE 10-4: REGISTERS ASSOCIATED WITH CAPTURE, COMPARE, AND TIMER1

Address Name     Bit 7 Bit 6 Bit 5                 Bit 4    Bit 3  Bit 2  Bit 1              Bit 0  Value on:  Value on
                                                                                                       POR,    all other
                                                                                                       BOR      resets

0Bh,8Bh, INTCON  GIE PEIE T0IE                      INTE    RBIE   T0IF INTF RBIF 0000 000x 0000 000u
10Bh,18Bh
                                                   TXIF(2)
0Ch       PIR1   PSPIF(1,2) ADIF RCIF(2)              --    SSPIF  CCP1IF TMR2IF TMR1IF 0000 0000 0000 0000
0Dh(2)    PIR2                                                --
                 --               --        --     TXIE(2)         --     -- CCP2IF ---- ---0 ---- ---0
                                                      --    SSPIE
8Ch       PIE1   PSPIE(1,2) ADIE RCIE(2)                      --   CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000
8Dh(2)    PIE2
                 --               --        --                     --     -- CCP2IE ---- ---0 ---- ---0

87h       TRISC PORTC Data Direction Register                                                       1111 1111 1111 1111

0Eh       TMR1L Holding register for the Least Significant Byte of the 16-bit TMR1 register         xxxx xxxx uuuu uuuu

0Fh       TMR1H Holding register for the Most Significant Byte of the 16-bit TMR1register           xxxx xxxx uuuu uuuu

10h       T1CON  --               -- T1CKPS1 T1CKPS0 T1OSCEN T1SYNC TMR1CS TMR1ON --00 0000 --uu uuuu

15h       CCPR1L Capture/Compare/PWM register1 (LSB)                                                xxxx xxxx uuuu uuuu

16h       CCPR1H Capture/Compare/PWM register1 (MSB)                                                xxxx xxxx uuuu uuuu

17h       CCP1CON --              -- CCP1X CCP1Y CCP1M3 CCP1M2 CCP1M1 CCP1M0 --00 0000 --00 0000
1Bh(2)
1Ch(2)    CCPR2L Capture/Compare/PWM register2 (LSB)                                                xxxx xxxx uuuu uuuu
1Dh(2)
          CCPR2H Capture/Compare/PWM register2 (MSB)                                                xxxx xxxx uuuu uuuu

          CCP2CON --              -- CCP2X CCP2Y CCP2M3 CCP2M2 CCP2M1 CCP2M0 --00 0000 --00 0000

Legend: x = unknown, u = unchanged, - = unimplemented read as '0'. Shaded cells are not used by Capture and Timer1.
Note 1: Bits PSPIE and PSPIF are reserved on the PIC16C73/73A/76, always maintain these bits clear.

        2: The PIC16C72 does not have a Parallel Slave Port, USART or CCP2 module, these bits are unimplemented, read as '0'.

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PIC16C7X

TABLE 10-5: REGISTERS ASSOCIATED WITH PWM AND TIMER2

Address Name      Bit 7       Bit 6         Bit 5    Bit 4    Bit 3  Bit 2   Bit 1   Bit 0  Value on:  Value on
                                                                                               POR,    all other
                                                                                               BOR      resets

0Bh,8Bh, INTCON   GIE         PEIE          T0IE     INTE     RBIE   T0IF    INTF    RBIF 0000 000x 0000 000u
10Bh,18Bh

0Ch     PIR1      PSPIF(1,2)  ADIF          RCIF(2)  TXIF(2)  SSPIF  CCP1IF  TMR2IF  TMR1IF 0000 0000 0000 0000
0Dh(2)  PIR2           --      --              --       --      --      --      --   CCP2IF ---- ---0 ---- ---0
                                                                                     TMR1IE 0000 0000 0000 0000
8Ch     PIE1      PSPIE(1,2)  ADIE          RCIE(2)  TXIE(2)  SSPIE  CCP1IE  TMR2IE  CCP2IE ---- ---0 ---- ---0
8Dh(2)  PIE2           --      --              --       --      --      --      --

87h     TRISC PORTC Data Direction Register                                                 1111 1111 1111 1111

11h     TMR2      Timer2 module's register                                                  0000 0000 0000 0000

92h     PR2       Timer2 module's period register                                           1111 1111 1111 1111

12h     T2CON     -- TOUTPS3 TOUTPS2 TOUTPS1 TOUTPS0 TMR2ON T2CKPS1 T2CKPS0 -000 0000 -000 0000

15h     CCPR1L Capture/Compare/PWM register1 (LSB)                                          xxxx xxxx uuuu uuuu

16h     CCPR1H Capture/Compare/PWM register1 (MSB)                                          xxxx xxxx uuuu uuuu

17h     CCP1CON   --          --            CCP1X CCP1Y       CCP1M3 CCP1M2 CCP1M1 CCP1M0 --00 0000 --00 0000
1Bh(2)                                                                                                                  xxxx xxxx uuuu uuuu
1Ch(2)  CCPR2L Capture/Compare/PWM register2 (LSB)                                                                      xxxx xxxx uuuu uuuu
1Dh(2)
        CCPR2H Capture/Compare/PWM register2 (MSB)            CCP2M3 CCP2M2 CCP2M1 CCP2M0 --00 0000 --00 0000

        CCP2CON   --          --            CCP2X CCP2Y

Legend: x = unknown, u = unchanged, - = unimplemented read as '0'. Shaded cells are not used by PWM and Timer2.
Note 1: Bits PSPIE and PSPIF are reserved on the PIC16C73/73A/76, always maintain these bits clear.

        2: The PIC16C72 does not have a Parallel Slave Port, USART or CCP2 module, these bits are unimplemented, read as '0'.

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                                                     Applicable Devices             PIC16C7X
                                                            72 73 73A 74 74A 76 77

11.0 SYNCHRONOUS SERIAL
         PORT (SSP) MODULE

11.1 SSP Module Overview

The Synchronous Serial Port (SSP) module is a serial
interface useful for communicating with other periph-
eral or microcontroller devices. These peripheral
devices may be Serial EEPROMs, shift registers, dis-
play drivers, A/D converters, etc. The SSP module can
operate in one of two modes:
Serial Peripheral Interface (SPI)
Inter-Integrated Circuit (I2C)
The SSP module in I2C mode works the same in all
PIC16C7X devices that have an SSP module. However
the SSP Module in SPI mode has differences between
the PIC16C76/77 and the other PIC16C7X devices.
The register definitions and operational description of
SPI mode has been split into two sections because of
the differences between the PIC16C76/77 and the
other PIC16C7X devices. The default reset values of
both the SPI modules is the same regardless of the
device:
11.2 SPI Mode for PIC16C72/73/73A/74/74A ..........78
11.3 SPI Mode for PIC16C76/77..............................83
11.4 I2CTM Overview ................................................89
11.5 SSP I2C Operation...........................................93

Refer to Application Note AN578, "Use of the SSP
Module in the I 2C Multi-Master Environment."

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11.2 SPI Mode for PIC16C72/73/73A/74/74A

This section contains register definitions and opera-
tional characteristics of the SPI module for the
PIC16C72, PIC16C73, PIC16C73A, PIC16C74,
PIC16C74A.

FIGURE 11-1: SSPSTAT: SYNC SERIAL PORT STATUS REGISTER (ADDRESS 94h)

U-0 U-0 R-0            R-0            R-0  R-0         R-0        R-0

   --     --      D/A  P              S    R/W                UA  BF            R = Readable bit
bit7
                                                                                bit0 W = Writable bit
bit 7-6:                                                                                 U = Unimplemented bit,
bit 5:
bit 4:                                                                                    read as `0'
bit 3:
bit 2:                                                                          - n =Value at POR reset

bit 1:    Unimplemented: Read as '0'

          D/A: Data/Address bit (I2C mode only)
          1 = Indicates that the last byte received or transmitted was data
          0 = Indicates that the last byte received or transmitted was address

          P: Stop bit (I2C mode only. This bit is cleared when the SSP module is disabled, SSPEN is cleared)
          1 = Indicates that a stop bit has been detected last (this bit is '0' on RESET)
          0 = Stop bit was not detected last

          S: Start bit (I2C mode only. This bit is cleared when the SSP module is disabled, SSPEN is cleared)
          1 = Indicates that a start bit has been detected last (this bit is '0' on RESET)
          0 = Start bit was not detected last

          R/W: Read/Write bit information (I2C mode only)
          This bit holds the R/W bit information following the last address match. This bit is valid from the address
          match to the next start bit, stop bit, or ACK bit.
          1 = Read
          0 = Write

          UA: Update Address (10-bit I2C mode only)
          1 = Indicates that the user needs to update the address in the SSPADD register
          0 = Address does not need to be updated

bit 0:    BF: Buffer Full Status bit

          Receive (SPI and I2C modes)
          1 = Receive complete, SSPBUF is full
          0 = Receive not complete, SSPBUF is empty

          Transmit (I2C mode only)
          1 = Transmit in progress, SSPBUF is full
          0 = Transmit complete, SSPBUF is empty

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FIGURE 11-2: SSPCON: SYNC SERIAL PORT CONTROL REGISTER (ADDRESS 14h)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

WCOL SSPOV SSPEN                 CKP  SSPM3 SSPM2 SSPM1 SSPM0                             R = Readable bit
bit7                                                                                 bit0  W = Writable bit
                                                                                           U = Unimplemented bit,

                                                                                                 read as `0'
                                                                                           - n =Value at POR reset

bit 7:  WCOL: Write Collision Detect bit
        1 = The SSPBUF register is written while it is still transmitting the previous word
        (must be cleared in software)
        0 = No collision

bit 6: SSPOV: Receive Overflow Detect bit

        In SPI mode
        1 = A new byte is received while the SSPBUF register is still holding the previous data. In case of overflow,
        the data in SSPSR register is lost. Overflow can only occur in slave mode. The user must read the SSP-
        BUF, even if only transmitting data, to avoid setting overflow. In master mode the overflow bit is not set
        since each new reception (and transmission) is initiated by writing to the SSPBUF register.
        0 = No overflow

        In I2C mode
        1 = A byte is received while the SSPBUF register is still holding the previous byte. SSPOV is a "don't care"
        in transmit mode. SSPOV must be cleared in software in either mode.
        0 = No overflow

bit 5: SSPEN: Synchronous Serial Port Enable bit

        In SPI mode
        1 = Enables serial port and configures SCK, SDO, and SDI as serial port pins
        0 = Disables serial port and configures these pins as I/O port pins

        In I2C mode
        1 = Enables the serial port and configures the SDA and SCL pins as serial port pins
        0 = Disables serial port and configures these pins as I/O port pins
        In both modes, when enabled, these pins must be properly configured as input or output.

bit 4: CKP: Clock Polarity Select bit

        In SPI mode
        1 = Idle state for clock is a high level. Transmit happens on falling edge, receive on rising edge.
        0 = Idle state for clock is a low level. Transmit happens on rising edge, receive on falling edge.

        In I2C mode
        SCK release control
        1 = Enable clock
        0 = Holds clock low (clock stretch) (Used to ensure data setup time)

bit 3-0: SSPM3:SSPM0: Synchronous Serial Port Mode Select bits

            0000 = SPI master mode, clock = Fosc/4

            0001 = SPI master mode, clock = Fosc/16

            0010 = SPI master mode, clock = Fosc/64

            0011 = SPI master mode, clock = TMR2 output/2

            0100 = SPI slave mode, clock = SCK pin. SS pin control enabled.

            0101 = SPI slave mode, clock = SCK pin. SS pin control disabled. SS can be used as I/O pin.
            0110 = I2C slave mode, 7-bit address
            0111 = I2C slave mode, 10-bit address
            1011 = I2C firmware controlled Master Mode (slave idle)
            1110 = I2C slave mode, 7-bit address with start and stop bit interrupts enabled
            1111 = I2C slave mode, 10-bit address with start and stop bit interrupts enabled

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11.2.1  OPERATION OF SSP MODULE IN SPI                      EXAMPLE 11-1: LOADING THE SSPBUF
        MODE                                                                        (SSPSR) REGISTER
        Applicable Devices
        72 73 73A 74 74A 76 77                              BSF STATUS, RP0 ;Specify Bank 1

                                                            LOOP BTFSS SSPSTAT, BF    ;Has data been
                                                                                      ;received
The SPI mode allows 8-bits of data to be synchro-                                     ;(transmit
nously transmitted and received simultaneously. To
accomplish communication, typically three pins are          GOTO LOOP                 ;complete)?
used:                                                                                 ;No

Serial Data Out (SDO)                                     BCF STATUS, RP0           ;Specify Bank 0
Serial Data In (SDI)                                      MOVF SSPBUF, W            ;W reg = contents
Serial Clock (SCK)
                                                            MOVWF RXDATA              ;of SSPBUF
                                                                                      ;Save in user RAM

Additionally a fourth pin may be used when in a slave       MOVF TXDATA, W            ;W reg = contents
mode of operation:                                                                    ; of TXDATA

                                                            MOVWF SSPBUF              ;New data to xmit

Slave Select (SS)                                         The block diagram of the SSP module, when in SPI
                                                            mode (Figure 11-3), shows that the SSPSR register is
When initializing the SPI, several options need to be       not directly readable or writable, and can only be
specified. This is done by programming the appropriate      accessed from addressing the SSPBUF register. Addi-
control bits in the SSPCON register (SSPCON<5:0>).          tionally, the SSP status register (SSPSTAT) indicates
These control bits allow the following to be specified:     the various status conditions.

Master Mode (SCK is the clock output)                     FIGURE 11-3: SSP BLOCK DIAGRAM
Slave Mode (SCK is the clock input)                                            (SPI MODE)
Clock Polarity (Output/Input data on the Rising/
                                                                                                  Internal
   Falling edge of SCK)                                                                           data bus
Clock Rate (Master mode only)
Slave Select Mode (Slave mode only)                                                      Write

The SSP consists of a transmit/receive Shift Register                    Read
(SSPSR) and a Buffer register (SSPBUF). The SSPSR
shifts the data in and out of the device, MSb first. The                       SSPBUF reg
SSPBUF holds the data that was written to the SSPSR,
until the received data is ready. Once the 8-bits of data   RC4/SDI/SDA         SSPSR reg           shift
have been received, that byte is moved to the SSPBUF        RC5/SDO      bit0                       clock
register. Then the Buffer Full bit, BF (SSPSTAT<0>)
and flag bit SSPIF are set. This double buffering of the    RA5/SS/AN4   SS Control
received data (SSPBUF) allows the next byte to start                          Enable
reception before reading the data that was just
received. Any write to the SSPBUF register during                           Edge
transmission/reception of data will be ignored, and the                     Select
write collision detect bit, WCOL (SSPCON<7>) will be
set. User software must clear bit WCOL so that it can                                        2
be determined if the following write(s) to the SSPBUF                                 Clock Select
completed successfully. When the application software
is expecting to receive valid data, the SSPBUF register                  SSPM3:SSPM0          TMR2 output
should be read before the next byte of data to transfer                                4              2
is written to the SSPBUF register. The Buffer Full bit BF
(SSPSTAT<0>) indicates when the SSPBUF register                           Edge             Prescaler TCY
has been loaded with the received data (transmission                     Select            4, 16, 64
is complete). When the SSPBUF is read, bit BF is
cleared. This data may be irrelevant if the SPI is only a   RC3/SCK/
transmitter. Generally the SSP Interrupt is used to         SCL
determine when the transmission/reception has com-
pleted. The SSPBUF register must be read and/or writ-                    TRISC<3>
ten. If the interrupt method is not going to be used, then
software polling can be done to ensure that a write col-
lision does not occur. Example 11-1 shows the loading
of the SSPBUF (SSPSR) register for data transmission.
The shaded instruction is only required if the received
data is meaningful.

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To enable the serial port, SSP enable bit SSPEN             The master can initiate the data transfer at any time
(SSPCON<5>) must be set. To reset or reconfigure SPI        because it controls the SCK. The master determines
mode, clear enable bit SSPEN, re-initialize SSPCON          when the slave (Processor 2) is to broadcast data by
register, and then set enable bit SSPEN. This config-       the software protocol.
ures the SDI, SDO, SCK, and SS pins as serial port
pins. For the pins to behave as the serial port function,   In master mode the data is transmitted/received as
they must have their data direction bits (in the TRIS reg-  soon as the SSPBUF register is written to. If the SPI is
ister) appropriately programmed. That is:                   only going to receive, the SCK output could be disabled
                                                            (programmed as an input). The SSPSR register will
SDI must have TRISC<4> set                                continue to shift in the signal present on the SDI pin at
                                                            the programmed clock rate. As each byte is received, it
SDO must have TRISC<5> cleared                            will be loaded into the SSPBUF register as if a normal
                                                            received byte (interrupts and status bits appropriately
SCK (Master mode) must have TRISC<3>                      set). This could be useful in receiver applications as a
   cleared                                                  "line activity monitor" mode.

SCK (Slave mode) must have TRISC<3> set                   In slave mode, the data is transmitted and received as
                                                            the external clock pulses appear on SCK. When the
SS must have TRISA<5> set (if implemented)                last bit is latched interrupt flag bit SSPIF (PIR1<3>) is
                                                            set.
Any serial port function that is not desired may be over-
ridden by programming the corresponding data direc-         The clock polarity is selected by appropriately program-
tion (TRIS) register to the opposite value. An example      ming bit CKP (SSPCON<4>). This then would give
would be in master mode where you are only sending          waveforms for SPI communication as shown in
data (to a display driver), then both SDI and SS could      Figure 11-5 and Figure 11-6 where the MSB is trans-
be used as general purpose outputs by clearing their        mitted first. In master mode, the SPI clock rate (bit rate)
corresponding TRIS register bits.                           is user programmable to be one of the following:

Figure 11-4 shows a typical connection between two          Fosc/4 (or TCY)
microcontrollers. The master controller (Processor 1)       Fosc/16 (or 4 TCY)
initiates the data transfer by sending the SCK signal.       Fosc/64 (or 16 TCY)
Data is shifted out of both shift registers on their pro-    Timer2 output/2
grammed clock edge, and latched on the opposite edge
of the clock. Both processors should be programmed to       This allows a maximum bit clock frequency (at 20 MHz)
the same Clock Polarity (CKP), then both controllers        of 5 MHz. When in slave mode the external clock must
would send and receive data at the same time.               meet the minimum high and low times.
Whether the data is meaningful (or dummy data)
depends on the application software. This leads to          In sleep mode, the slave can transmit and receive data
three scenarios for data transmission:                      and wake the device from sleep.

Master sends data -- Slave sends dummy data

Master sends data -- Slave sends data

Master sends dummy data -- Slave sends data

FIGURE 11-4: SPI MASTER/SLAVE CONNECTION

SPI Master SSPM3:SSPM0 = 00xxb                                           SPI Slave SSPM3:SSPM0 = 010xb
                                                     SDO       SDI

               Serial Input Buffer                                                Serial Input Buffer
               (SSPBUF register)                                                  (SSPBUF register)

     Shift Register                    SDI                     SDO       Shift Register
       (SSPSR)                                                             (SSPSR)
                                                 Serial Clock
MSb                               LSb  SCK                          MSb                  LSb

                                                               SCK

PROCESSOR 1                                                              PROCESSOR 2

1997 Microchip Technology Inc.                                                              DS30390E-page 81
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The SS pin allows a synchronous slave mode. The                 point at which it was taken high. External pull-up/
SPI must be in slave mode (SSPCON<3:0> = 04h)                   pull-down resistors may be desirable, depending on the
and the TRISA<5> bit must be set the for synchro-               application.
nous slave mode to be enabled. When the SS pin is
low, transmission and reception are enabled and                 To emulate two-wire communication, the SDO pin can
the SDO pin is driven. When the SS pin goes high,               be connected to the SDI pin. When the SPI needs to
the SDO pin is no longer driven, even if in the mid-            operate as a receiver the SDO pin can be configured as
dle of a transmitted byte, and becomes a floating               an input. This disables transmissions from the SDO.
output. If the SS pin is taken low without resetting            The SDI can always be left as an input (SDI function)
SPI mode, the transmission will continue from the               since it cannot create a bus conflict.

FIGURE 11-5: SPI MODE TIMING, MASTER MODE OR SLAVE MODE W/O SS CONTROL

     SCK
     (CKP = 0)

     SCK
     (CKP = 1)

         SDO      bit7         bit6        bit5        bit4        bit3        bit2        bit1         bit0

         SDI

                  bit7                                                                                  bit0

         SSPIF

FIGURE 11-6: SPI MODE TIMING, SLAVE MODE WITH SS CONTROL

            SS

     SCK
     (CKP = 0)

     SCK
     (CKP = 1)

         SDO             bit7        bit6        bit5        bit4        bit3        bit2         bit1        bit0

         SDI

                         bit7                                                                                 bit0

     SSPIF

TABLE 11-1: REGISTERS ASSOCIATED WITH SPI OPERATION

Address Name      Bit 7        Bit 6 Bit 5 Bit 4 Bit 3 Bit 2                   Bit 1       Bit 0        Value on:   Value on
                                                                                                           POR,     all other
                                                                                                           BOR       resets

0Bh,8Bh  INTCON   GIE          PEIE T0IE INTE RBIE T0IF INTF RBIF 0000 000x 0000 000u
0Ch      PIR1
8Ch      PIE1     PSPIF(1,2) ADIF RCIF(2) TXIF(2) SSPIF CCP1IF TMR2IF TMR1IF 0000 0000 0000 0000
87h      TRISC
                  PSPIE(1,2) ADIE RCIE(2) TXIE(2) SSPIE CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000

                  PORTC Data Direction Register                                                   1111 1111 1111 1111

13h      SSPBUF Synchronous Serial Port Receive Buffer/Transmit Register                          xxxx xxxx uuuu uuuu

14h      SSPCON WCOL SSPOV SSPEN CKP SSPM3 SSPM2 SSPM1 SSPM0 0000 0000 0000 0000

85h      TRISA    --           -- PORTA Data Direction Register                                   --11 1111 --11 1111

94h      SSPSTAT  --           --    D/A         P           S     R/W         UA          BF --00 0000 --00 0000

Legend: x = unknown, u = unchanged, - = unimplemented read as '0'. Shaded cells are not used by the SSP in SPI mode.
Note 1: Bits PSPIE and PSPIF are reserved on the PIC16C73/73A, always maintain these bits clear.

        2: The PIC16C72 does not have a Parallel Slave Port or USART, these bits are unimplemented, read as '0'.

DS30390E-page 82                                                                            1997 Microchip Technology Inc.
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11.3 SPI Mode for PIC16C76/77

This section contains register definitions and opera-
tional characteristics of the SPI module on the
PIC16C76 and PIC16C77 only.

FIGURE 11-7: SSPSTAT: SYNC SERIAL PORT STATUS REGISTER (ADDRESS 94h)(PIC16C76/77)

R/W-0 R/W-0 R-0                   R-0  R-0  R-0    R-0              R-0

SMP CKE D/A                       P    S    R/W    UA               BF       R = Readable bit
                                                                       bit0  W = Writable bit
bit7                                                                         U = Unimplemented bit,

                                                                                   read as `0'
                                                                             - n =Value at POR reset

bit 7:  SMP: SPI data input sample phase
        SPI Master Mode
        1 = Input data sampled at end of data output time
        0 = Input data sampled at middle of data output time
        SPI Slave Mode
        SMP must be cleared when SPI is used in slave mode

bit 6:  CKE: SPI Clock Edge Select (Figure 11-11, Figure 11-12, and Figure 11-13)
        CKP = 0
bit 5:  1 = Data transmitted on rising edge of SCK
bit 4:  0 = Data transmitted on falling edge of SCK
bit 3:  CKP = 1
bit 2:  1 = Data transmitted on falling edge of SCK
bit 1:  0 = Data transmitted on rising edge of SCK

        D/A: Data/Address bit (I2C mode only)
        1 = Indicates that the last byte received or transmitted was data
        0 = Indicates that the last byte received or transmitted was address

        P: Stop bit (I2C mode only. This bit is cleared when the SSP module is disabled, or when the Start bit is
        detected last, SSPEN is cleared)
        1 = Indicates that a stop bit has been detected last (this bit is '0' on RESET)
        0 = Stop bit was not detected last

        S: Start bit (I2C mode only. This bit is cleared when the SSP module is disabled, or when the Stop bit is
        detected last, SSPEN is cleared)
        1 = Indicates that a start bit has been detected last (this bit is '0' on RESET)
        0 = Start bit was not detected last

        R/W: Read/Write bit information (I2C mode only)
        This bit holds the R/W bit information following the last address match. This bit is only valid from the
        address match to the next start bit, stop bit, or ACK bit.
        1 = Read
        0 = Write

        UA: Update Address (10-bit I2C mode only)
        1 = Indicates that the user needs to update the address in the SSPADD register
        0 = Address does not need to be updated

bit 0:  BF: Buffer Full Status bit

        Receive (SPI and I2C modes)
        1 = Receive complete, SSPBUF is full
        0 = Receive not complete, SSPBUF is empty

        Transmit (I2C mode only)
        1 = Transmit in progress, SSPBUF is full
        0 = Transmit complete, SSPBUF is empty

1997 Microchip Technology Inc.                                             DS30390E-page 83
PIC16C7X                Applicable Devices
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FIGURE 11-8: SSPCON: SYNC SERIAL PORT CONTROL REGISTER (ADDRESS 14h)(PIC16C76/77)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

WCOL SSPOV SSPEN  CKP  SSPM3 SSPM2 SSPM1 SSPM0                               R = Readable bit
bit7                                                                  bit0    W = Writable bit
                                                                              U = Unimplemented bit,

                                                                                    read as `0'
                                                                              - n =Value at POR reset

bit 7:  WCOL: Write Collision Detect bit
        1 = The SSPBUF register is written while it is still transmitting the previous word
        (must be cleared in software)
        0 = No collision

bit 6: SSPOV: Receive Overflow Indicator bit

        In SPI mode
        1 = A new byte is received while the SSPBUF register is still holding the previous data. In case of overflow,
        the data in SSPSR is lost. Overflow can only occur in slave mode. The user must read the SSPBUF, even
        if only transmitting data, to avoid setting overflow. In master mode the overflow bit is not set since each
        new reception (and transmission) is initiated by writing to the SSPBUF register.
        0 = No overflow

        In I2C mode
        1 = A byte is received while the SSPBUF register is still holding the previous byte. SSPOV is a "don't care"
        in transmit mode. SSPOV must be cleared in software in either mode.
        0 = No overflow

bit 5: SSPEN: Synchronous Serial Port Enable bit

        In SPI mode
        1 = Enables serial port and configures SCK, SDO, and SDI as serial port pins
        0 = Disables serial port and configures these pins as I/O port pins

        In I2C mode
        1 = Enables the serial port and configures the SDA and SCL pins as serial port pins
        0 = Disables serial port and configures these pins as I/O port pins
        In both modes, when enabled, these pins must be properly configured as input or output.

bit 4:  CKP: Clock Polarity Select bit
        In SPI mode
        1 = Idle state for clock is a high level
        0 = Idle state for clock is a low level
        In I2C mode
        SCK release control
        1 = Enable clock
        0 = Holds clock low (clock stretch) (Used to ensure data setup time)

bit 3-0: SSPM3:SSPM0: Synchronous Serial Port Mode Select bits

            0000 = SPI master mode, clock = FOSC/4

            0001 = SPI master mode, clock = FOSC/16

            0010 = SPI master mode, clock = FOSC/64

            0011 = SPI master mode, clock = TMR2 output/2

            0100 = SPI slave mode, clock = SCK pin. SS pin control enabled.

            0101 = SPI slave mode, clock = SCK pin. SS pin control disabled. SS can be used as I/O pin
            0110 = I2C slave mode, 7-bit address
            0111 = I2C slave mode, 10-bit address
            1011 = I2C firmware controlled master mode (slave idle)
            1110 = I2C slave mode, 7-bit address with start and stop bit interrupts enabled
            1111 = I2C slave mode, 10-bit address with start and stop bit interrupts enabled

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                                  Applicable Devices                                  PIC16C7X
                                  72 73 73A 74 74A 76 77

11.3.1 SPI MODE FOR PIC16C76/77                             EXAMPLE 11-2: LOADING THE SSPBUF
                                                                                    (SSPSR) REGISTER
The SPI mode allows 8-bits of data to be synchro-                                   (PIC16C76/77)
nously transmitted and received simultaneously. To
accomplish communication, typically three pins are                   BCF STATUS, RP1  ;Specify Bank 1
used:                                                                BSF STATUS, RP0  ;
                                                            LOOP BTFSS SSPSTAT, BF    ;Has data been
Serial Data Out (SDO) RC5/SDO                                                       ;received
                                                                     GOTO LOOP        ;(transmit
Serial Data In (SDI) RC4/SDI/SDA                                   BCF STATUS, RP0  ;complete)?
                                                                     MOVF SSPBUF, W   ;No
Serial Clock (SCK) RC3/SCK/SCL                                                      ;Specify Bank 0
                                                                     MOVWF RXDATA     ;W reg = contents
Additionally a fourth pin may be used when in a slave                MOVF TXDATA, W   ; of SSPBUF
mode of operation:                                                                    ;Save in user RAM
                                                                     MOVWF SSPBUF
Slave Select (SS) RA5/SS/AN4                                                        ;W reg = contents
                                                                                      ; of TXDATA
When initializing the SPI, several options need to be                                 ;New data to xmit
specified. This is done by programming the appropriate
control bits in the SSPCON register (SSPCON<5:0>)           The block diagram of the SSP module, when in SPI
and SSPSTAT<7:6>. These control bits allow the fol-         mode (Figure 11-9), shows that the SSPSR is not
lowing to be specified:                                     directly readable or writable, and can only be accessed
                                                            from addressing the SSPBUF register. Additionally, the
Master Mode (SCK is the clock output)                     SSP status register (SSPSTAT) indicates the various
                                                            status conditions.
Slave Mode (SCK is the clock input)
                                                            FIGURE 11-9: SSP BLOCK DIAGRAM
Clock Polarity (Idle state of SCK)                                             (SPI MODE)(PIC16C76/77)

Clock edge (output data on rising/falling edge of                                                 Internal
   SCK)                                                                                             data bus

Clock Rate (Master mode only)                                          Read              Write

Slave Select Mode (Slave mode only)                                          SSPBUF reg

The SSP consists of a transmit/receive Shift Register       RC4/SDI/SDA         SSPSR reg           shift
(SSPSR) and a buffer register (SSPBUF). The SSPSR           RC5/SDO      bit0                       clock
shifts the data in and out of the device, MSb first. The
SSPBUF holds the data that was written to the SSPSR         RA5/SS/AN4   SS Control
until the received data is ready. Once the 8-bits of data                     Enable
have been received, that byte is moved to the SSPBUF
register. Then the buffer full detect bit BF                                Edge
(SSPSTAT<0>) and interrupt flag bit SSPIF (PIR1<3>)                         Select
are set. This double buffering of the received data
(SSPBUF) allows the next byte to start reception before                                      2
reading the data that was just received. Any write to the                             Clock Select
SSPBUF register during transmission/reception of data
will be ignored, and the write collision detect bit WCOL                 SSPM3:SSPM0          TMR2 output
(SSPCON<7>) will be set. User software must clear the                                  4              2
WCOL bit so that it can be determined if the following
write(s) to the SSPBUF register completed success-                        Edge             Prescaler TCY
fully. When the application software is expecting to                     Select            4, 16, 64
receive valid data, the SSPBUF should be read before
the next byte of data to transfer is written to the         RC3/SCK/
SSPBUF. Buffer full bit BF (SSPSTAT<0>) indicates           SCL
when SSPBUF has been loaded with the received data
(transmission is complete). When the SSPBUF is read,                     TRISC<3>
bit BF is cleared. This data may be irrelevant if the SPI
is only a transmitter. Generally the SSP Interrupt is
used to determine when the transmission/reception
has completed. The SSPBUF must be read and/or writ-
ten. If the interrupt method is not going to be used, then
software polling can be done to ensure that a write col-
lision does not occur. Example 11-2 shows the loading
of the SSPBUF (SSPSR) for data transmission. The
shaded instruction is only required if the received data
is meaningful.

1997 Microchip Technology Inc.                                                           DS30390E-page 85
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To enable the serial port, SSP Enable bit, SSPEN           The master can initiate the data transfer at any time
(SSPCON<5>) must be set. To reset or reconfigure SPI       because it controls the SCK. The master determines
mode, clear bit SSPEN, re-initialize the SSPCON reg-       when the slave (Processor 2) is to broadcast data by
ister, and then set bit SSPEN. This configures the SDI,    the firmware protocol.
SDO, SCK, and SS pins as serial port pins. For the pins
to behave as the serial port function, they must have      In master mode the data is transmitted/received as
their data direction bits (in the TRISC register) appro-   soon as the SSPBUF register is written to. If the SPI is
priately programmed. That is:                              only going to receive, the SCK output could be disabled
                                                           (programmed as an input). The SSPSR register will
SDI must have TRISC<4> set                               continue to shift in the signal present on the SDI pin at
                                                           the programmed clock rate. As each byte is received, it
SDO must have TRISC<5> cleared                           will be loaded into the SSPBUF register as if a normal
                                                           received byte (interrupts and status bits appropriately
SCK (Master mode) must have TRISC<3>                     set). This could be useful in receiver applications as a
   cleared                                                 "line activity monitor" mode.

SCK (Slave mode) must have TRISC<3> set                  In slave mode, the data is transmitted and received as
                                                           the external clock pulses appear on SCK. When the
SS must have TRISA<5> set                                last bit is latched the interrupt flag bit SSPIF (PIR1<3>)
                                                           is set.
Any serial port function that is not desired may be over-
ridden by programming the corresponding data direc-        The clock polarity is selected by appropriately program-
tion (TRIS) register to the opposite value. An example     ming bit CKP (SSPCON<4>). This then would give
would be in master mode where you are only sending         waveforms for SPI communication as shown in
data (to a display driver), then both SDI and SS could     Figure 11-11, Figure 11-12, and Figure 11-13 where
be used as general purpose outputs by clearing their       the MSB is transmitted first. In master mode, the SPI
corresponding TRIS register bits.                          clock rate (bit rate) is user programmable to be one of
                                                           the following:
Figure 11-10 shows a typical connection between two
microcontrollers. The master controller (Processor 1)       FOSC/4 (or TCY)
initiates the data transfer by sending the SCK signal.
Data is shifted out of both shift registers on their pro-   FOSC/16 (or 4 TCY)
grammed clock edge, and latched on the opposite edge
of the clock. Both processors should be programmed to       FOSC/64 (or 16 TCY)
same Clock Polarity (CKP), then both controllers would
send and receive data at the same time. Whether the         Timer2 output/2
data is meaningful (or dummy data) depends on the
application firmware. This leads to three scenarios for    This allows a maximum bit clock frequency (at 20 MHz)
data transmission:                                         of 5 MHz. When in slave mode the external clock must
                                                           meet the minimum high and low times.
Master sends data -- Slave sends dummy data
                                                           In sleep mode, the slave can transmit and receive data
Master sends data -- Slave sends data                    and wake the device from sleep.

Master sends dummy data -- Slave sends data

FIGURE 11-10: SPI MASTER/SLAVE CONNECTION (PIC16C76/77)

SPI Master SSPM3:SSPM0 = 00xxb                                                SPI Slave SSPM3:SSPM0 = 010xb
                                                     SDO            SDI

               Serial Input Buffer                                                     Serial Input Buffer
                    (SSPBUF)                                                                (SSPBUF)

                       Shift Register       SDI                     SDO       Shift Register
                         (SSPSR)                                                (SSPSR)
                                                      Serial Clock
                  MSb                  LSb  SCK                          MSb                  LSb

                                                                    SCK

                  PROCESSOR 1                                                 PROCESSOR 2

DS30390E-page 86                                                               1997 Microchip Technology Inc.
                                        Applicable Devices                       PIC16C7X
                                        72 73 73A 74 74A 76 77

The SS pin allows a synchronous slave mode. The         .            When the SPI is in Slave Mode with SS pin
SPI must be in slave mode (SSPCON<3:0> = 04h)              Note:     control enabled, (SSPCON<3:0> = 0100)
and the TRISA<5> bit must be set for the synchro-                    the SPI module will reset if the SS pin is set
nous slave mode to be enabled. When the SS pin is                    to VDD.
low, transmission and reception are enabled and
the SDO pin is driven. When the SS pin goes high,             Note:  If the SPI is used in Slave Mode with
the SDO pin is no longer driven, even if in the mid-                 CKE = '1', then the SS pin control must be
dle of a transmitted byte, and becomes a floating                    enabled.
output. If the SS pin is taken low without resetting
SPI mode, the transmission will continue from the       To emulate two-wire communication, the SDO pin can
point at which it was taken high. External pull-up/     be connected to the SDI pin. When the SPI needs to
pull-down resistors may be desirable, depending on the  operate as a receiver the SDO pin can be configured as
application.                                            an input. This disables transmissions from the SDO.
                                                        The SDI can always be left as an input (SDI function)
                                                        since it cannot create a bus conflict.

FIGURE 11-11: SPI MODE TIMING, MASTER MODE (PIC16C76/77)

SCK (CKP = 0,                     bit7  bit6  bit5      bit4         bit3  bit2  bit1  bit0
        CKE = 0)

SCK (CKP = 0,
        CKE = 1)

SCK (CKP = 1,
        CKE = 0)

SCK (CKP = 1,
        CKE = 1)

SDO

SDI (SMP = 0)     bit7                                                                 bit0
SDI (SMP = 1)            bit7                                                                bit0
SSPIF

FIGURE 11-12: SPI MODE TIMING (SLAVE MODE WITH CKE = 0) (PIC16C76/77)

    SS (optional)

SCK (CKP = 0)
SCK (CKP = 1)

SDO                               bit7  bit6  bit5      bit4         bit3  bit2  bit1  bit0
SDI (SMP = 0)
SSPIF             bit7                                                                 bit0

1997 Microchip Technology Inc.                                                       DS30390E-page 87
PIC16C7X                       Applicable Devices
                               72 73 73A 74 74A 76 77

FIGURE 11-13: SPI MODE TIMING (SLAVE MODE WITH CKE = 1) (PIC16C76/77)

  SS
  (not optional)

SCK (CKP = 0)
SCK (CKP = 1)

SDO               bit7   bit6  bit5              bit4     bit3          bit2   bit1   bit0

SDI (SMP = 0)

                  bit7                                                                bit0

SSPIF

TABLE 11-2: REGISTERS ASSOCIATED WITH SPI OPERATION (PIC16C76/77)

Address Name      Bit 7  Bit 6 Bit 5 Bit 4 Bit 3          Bit 2         Bit 1  Bit 0  Value on:  Value on
                                                                                         POR,    all other
                                                                                         BOR      resets

0Bh,8Bh. INTCON   GIE    PEIE T0IE INTE RBIE T0IF INTF RBIF 0000 000x 0000 000u
10Bh,18Bh

0Ch    PIR1        PSPIF(1) ADIF RCIF TXIF       SSPIF    CCP1IF TMR2IF TMR1IF 0000 0000 0000 0000
                   PSPIE(1) ADIE RCIE TXIE       SSPIE    CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000
8Ch    PIE1       PORTC Data Direction Register
                                                                                                   1111 1111 1111 1111
87h    TRISC

13h    SSPBUF Synchronous Serial Port Receive Buffer/Transmit Register                xxxx xxxx uuuu uuuu

14h    SSPCON WCOL SSPOV SSPEN CKP SSPM3 SSPM2 SSPM1 SSPM0 0000 0000 0000 0000

85h    TRISA      --     -- PORTA Data Direction Register                             --11 1111 --11 1111

94h    SSPSTAT SMP       CKE D/A P                     S  R/W           UA     BF 0000 0000 0000 0000

Legend: x = unknown, u = unchanged, - = unimplemented read as '0'. Shaded cells are not used by the SSP in SPI mode.
Note 1: Bits PSPIE and PSPIF are reserved on the PIC16C76, always maintain these bits clear.

DS30390E-page 88                                                                1997 Microchip Technology Inc.
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11.4 I2CTM Overview                                          In both cases the master generates the clock signal.

This section provides an overview of the Inter-Inte-         The output stages of the clock (SCL) and data (SDA)
grated Circuit (I2C) bus, with Section 11.5 discussing       lines must have an open-drain or open-collector in
the operation of the SSP module in I2C mode.                 order to perform the wired-AND function of the bus.
                                                             External pull-up resistors are used to ensure a high
The I2C bus is a two-wire serial interface developed by      level when no device is pulling the line down. The num-
the Philips Corporation. The original specification, or      ber of devices that may be attached to the I2C bus is
standard mode, was for data transfers of up to 100           limited only by the maximum bus loading specification
Kbps. The enhanced specification (fast mode) is also         of 400 pF.
supported. This device will communicate with both
standard and fast mode devices if attached to the same       11.4.1 INITIATING AND TERMINATING DATA
bus. The clock will determine the data rate.                             TRANSFER

The I2C interface employs a comprehensive protocol to        During times of no data transfer (idle time), both the
ensure reliable transmission and reception of data.          clock line (SCL) and the data line (SDA) are pulled high
When transmitting data, one device is the "master"           through the external pull-up resistors. The START and
which initiates transfer on the bus and generates the        STOP conditions determine the start and stop of data
clock signals to permit that transfer, while the other       transmission. The START condition is defined as a high
device(s) acts as the "slave." All portions of the slave     to low transition of the SDA when the SCL is high. The
protocol are implemented in the SSP module's hard-           STOP condition is defined as a low to high transition of
ware, except general call support, while portions of the     the SDA when the SCL is high. Figure 11-14 shows the
master protocol need to be addressed in the                  START and STOP conditions. The master generates
PIC16CXX software. Table 11-3 defines some of the            these conditions for starting and terminating data trans-
I2C bus terminology. For additional information on the       fer. Due to the definition of the START and STOP con-
I2C interface specification, refer to the Philips docu-      ditions, when data is being transmitted, the SDA line
ment "The I2C bus and how to use it." #939839340011,         can only change state when the SCL line is low.
which can be obtained from the Philips Corporation.
                                                             FIGURE 11-14: START AND STOP
In the I2C interface protocol each device has an                                  CONDITIONS
address. When a master wishes to initiate a data trans-
fer, it first transmits the address of the device that it    SDA
wishes to "talk" to. All devices "listen" to see if this is
their address. Within this address, a bit specifies if the   SCL S                                             P
master wishes to read-from/write-to the slave device.                                       Change Stop
The master and slave are always in opposite modes                 Start   Change            of Data Condition
(transmitter/receiver) of operation during a data trans-                                    Allowed
fer. That is they can be thought of as operating in either     Condition of Data
of these two relations:                                                   Allowed

Master-transmitter and Slave-receiver

Slave-transmitter and Master-receiver

TABLE 11-3: I2C BUS TERMINOLOGY

       Term                                                  Description

Transmitter   The device that sends the data to the bus.

Receiver      The device that receives the data from the bus.

Master        The device which initiates the transfer, generates the clock and terminates the transfer.

Slave         The device addressed by a master.

Multi-master  More than one master device in a system. These masters can attempt to control the bus at the
              same time without corrupting the message.

Arbitration   Procedure that ensures that only one of the master devices will control the bus. This ensure that
              the transfer data does not get corrupted.

Synchronization Procedure where the clock signals of two or more devices are synchronized.

1997 Microchip Technology Inc.                                                            DS30390E-page 89
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11.4.2 ADDRESSING I2C DEVICES                                    FIGURE 11-17: SLAVE-RECEIVER
                                                                                      ACKNOWLEDGE
There are two address formats. The simplest is the
7-bit address format with a R/W bit (Figure 11-15). The                  Data                      not acknowledge
more complex is the 10-bit address with a R/W bit                 Output by
(Figure 11-16). For 10-bit address format, two bytes             Transmitter
must be transmitted with the first five bits specifying this
to be a 10-bit address.                                                  Data
                                                                  Output by
                                                                   Receiver

                                                                 SCL from                               acknowledge

FIGURE 11-15: 7-BIT ADDRESS FORMAT                                      Master               1     2               8     9

         MSb                           LSb                                            S                             Clock Pulse for
     S                                 R/W ACK                                                                     Acknowledgment
                                                                                    Start
                                                                                 Condition

                        slave address        Sent by             If the master is receiving the data (master-receiver), it
                                              Slave              generates an acknowledge signal for each received
                                                                 byte of data, except for the last byte. To signal the end
S    Start Condition                                             of data to the slave-transmitter, the master does not
R/W                                                              generate an acknowledge (not acknowledge). The
ACK  Read/Write pulse                                            slave then releases the SDA line so the master can
     Acknowledge                                                 generate the STOP condition. The master can also
                                                                 generate the STOP condition during the acknowledge
FIGURE 11-16: I2C 10-BIT ADDRESS FORMAT                          pulse for valid termination of data transfer.

S 1 1 1 1 0 A9 A8 R/W ACK A7 A6 A5 A4 A3 A2 A1 A0 ACK            If the slave needs to delay the transmission of the next
                                                                 byte, holding the SCL line low will force the master into
                           sent by slave                         a wait state. Data transfer continues when the slave
                           = 0 for write                         releases the SCL line. This allows the slave to move the
                                                                 received data or fetch the data it needs to transfer
S - Start Condition                                              before allowing the clock to start. This wait state tech-
R/W - Read/Write Pulse                                           nique can also be implemented at the bit level,
ACK - Acknowledge                                                Figure 11-18. The slave will inherently stretch the clock,
                                                                 when it is a transmitter, but will not when it is a receiver.
11.4.3 TRANSFER ACKNOWLEDGE                                      The slave will have to clear the SSPCON<4> bit to
                                                                 enable clock stretching when it is a receiver.
All data must be transmitted per byte, with no limit to the
number of bytes transmitted per data transfer. After
each byte, the slave-receiver generates an acknowl-
edge bit (ACK) (Figure 11-17). When a slave-receiver
doesn't acknowledge the slave address or received
data, the master must abort the transfer. The slave
must leave SDA high so that the master can generate
the STOP condition (Figure 11-14).

FIGURE 11-18: DATA TRANSFER WAIT STATE

SDA

                  MSB                  acknowledgment                                        acknowledgment
                                       signal from receiver byte complete                    signal from receiver

                                                                    interrupt with receiver

                                                                        clock line held low while
                                                                        interrupts are serviced

SCL S                   1  2              7           8       9         1        2           38 9                    P

        Start              Address           R/W ACK Wait                        Data              ACK     Stop
     Condition                                                   State                                  Condition

DS30390E-page 90                                                                                 1997 Microchip Technology Inc.
                                   Applicable Devices                                            PIC16C7X
                                   72 73 73A 74 74A 76 77

Figure 11-19 and Figure 11-20 show Master-transmit-                    SCL is high), but occurs after a data transfer acknowl-
ter and Master-receiver data transfer sequences.                       edge pulse (not the bus-free state). This allows a mas-
                                                                       ter to send "commands" to the slave and then receive
When a master does not wish to relinquish the bus (by                  the requested information or to address a different
generating a STOP condition), a repeated START con-                    slave device. This sequence is shown in Figure 11-21.
dition (Sr) must be generated. This condition is identi-
cal to the start condition (SDA goes high-to-low while

FIGURE 11-19: MASTER-TRANSMITTER SEQUENCE

For 7-bit address:                                                     For 10-bit address:

S Slave Address R/W A Data A Data A/A P                                S Slave Address R/W A1 Slave Address A2

                                                                       First 7 bits              Second byte

'0' (write)                data transferred                              (write)
                      (n bytes - acknowledge)

A master transmitter addresses a slave receiver with a                 Data A Data A/A P
7-bit address. The transfer direction is not changed.

From master to slave              A = acknowledge (SDA low)            A master transmitter addresses a slave receiver
From slave to master                                                   with a 10-bit address.
                                  A = not acknowledge (SDA high)
                                  S = Start Condition
                                  P = Stop Condition

FIGURE 11-20: MASTER-RECEIVER SEQUENCE

For 7-bit address:                                                     For 10-bit address:

S Slave Address R/W A Data A Data A P                                  S Slave Address R/W A1 Slave Address A2

                                                                       First 7 bits         Second byte

'1' (read)               data transferred                              (write)
                    (n bytes - acknowledge)

A master reads a slave immediately after the first byte.

From master to slave              A = acknowledge (SDA low)               Sr Slave Address R/W A3 Data A Data A P
From slave to master                                                            First 7 bits
                                  A = not acknowledge (SDA high)
                                  S = Start Condition                                    (read)
                                  P = Stop Condition                   A master transmitter addresses a slave receiver
                                                                       with a 10-bit address.

FIGURE 11-21: COMBINED FORMAT
                                              (read or write)
                                              (n bytes + acknowledge)

S Slave Address R/W A Data A/A Sr Slave Address R/W A Data A/A P

              (read)              Sr = repeated (write)                Direction of transfer
                                  Start Condition                      may change at this point

Transfer direction of data and acknowledgment bits depends on R/W bits.

Combined format:

Sr Slave Address R/W A Slave Address A Data A             Data A/A Sr Slave Address R/W A Data A              Data A P
                                                                               First 7 bits
First 7 bits          Second byte
                                                                                         (read)
(write)

Combined format - A master addresses a slave with a 10-bit address, then transmits
                         data to this slave and reads data from this slave.

From master to slave              A = acknowledge (SDA low)
From slave to master
                                  A = not acknowledge (SDA high)
                                  S = Start Condition
                                  P = Stop Condition

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11.4.4 MULTI-MASTER                                        11.2.4.2 Clock Synchronization

The I2C protocol allows a system to have more than         Clock synchronization occurs after the devices have
one master. This is called multi-master. When two or       started arbitration. This is performed using a
more masters try to transfer data at the same time, arbi-  wired-AND connection to the SCL line. A high to low
tration and synchronization occur.                         transition on the SCL line causes the concerned
                                                           devices to start counting off their low period. Once a
11.4.4.1 ARBITRATION                                       device clock has gone low, it will hold the SCL line low
                                                           until its SCL high state is reached. The low to high tran-
Arbitration takes place on the SDA line, while the SCL     sition of this clock may not change the state of the SCL
line is high. The master which transmits a high when       line, if another device clock is still within its low period.
the other master transmits a low loses arbitration         The SCL line is held low by the device with the longest
(Figure 11-22), and turns off its data output stage. A     low period. Devices with shorter low periods enter a
master which lost arbitration can generate clock pulses    high wait-state, until the SCL line comes high. When
until the end of the data byte where it lost arbitration.  the SCL line comes high, all devices start counting off
When the master devices are addressing the same            their high periods. The first device to complete its high
device, arbitration continues into the data.               period will pull the SCL line low. The SCL line high time
                                                           is determined by the device with the shortest high
FIGURE 11-22: MULTI-MASTER                                 period, Figure 11-23.
                     ARBITRATION
                     (TWO MASTERS)                         FIGURE 11-23: CLOCK SYNCHRONIZATION

                  transmitter 1 loses arbitration               wait     start counting
                        DATA 1 SDA                              state    HIGH period

DATA 1

DATA 2                                                     CLK
                                                             1
SDA                                                             counter
                                                           CLK   reset
                                                             2

SCL

                                                           SCL

Masters that also incorporate the slave function, and
have lost arbitration must immediately switch over to
slave-receiver mode. This is because the winning mas-
ter-transmitter may be addressing it.

Arbitration is not allowed between:

A repeated START condition
A STOP condition and a data bit
A repeated START condition and a STOP condi-

   tion

Care needs to be taken to ensure that these conditions
do not occur.

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11.5 SSP I2C Operation                                       The SSPCON register allows control of the I2C opera-
                                                             tion. Four mode selection bits (SSPCON<3:0>) allow
The SSP module in I2C mode fully implements all slave        one of the following I2C modes to be selected:
functions, except general call support, and provides
interrupts on start and stop bits in hardware to facilitate   I2C Slave mode (7-bit address)
firmware implementations of the master functions. The         I2C Slave mode (10-bit address)
SSP module implements the standard mode specifica-            I2C Slave mode (7-bit address), with start and
tions as well as 7-bit and 10-bit addressing. Two pins
are used for data transfer. These are the                       stop bit interrupts enabled
RC3/SCK/SCL pin, which is the clock (SCL), and the            I2C Slave mode (10-bit address), with start and
RC4/SDI/SDA pin, which is the data (SDA). The user
must configure these pins as inputs or outputs through          stop bit interrupts enabled
the TRISC<4:3> bits. The SSP module functions are             I2C Firmware controlled Master Mode, slave is
enabled by setting SSP Enable bit SSPEN (SSP-
CON<5>).                                                        idle

FIGURE 11-24: SSP BLOCK DIAGRAM                              Selection of any I2C mode, with the SSPEN bit set,
                     (I2C MODE)                              forces the SCL and SDA pins to be open drain, pro-
                                                             vided these pins are programmed to inputs by setting
             Read                         Internal           the appropriate TRISC bits.
                                         data bus
                                                             The SSPSTAT register gives the status of the data
                                     Write                   transfer. This information includes detection of a
                                                             START or STOP bit, specifies if the received byte was
RC3/SCK/SCL         SSPBUF reg                               data or address if the next byte is the completion of
                                                             10-bit address, and if this will be a read or write data
             shift                                           transfer. The SSPSTAT register is read only.
             clock
                                                             The SSPBUF is the register to which transfer data is
                    SSPSR reg                                written to or read from. The SSPSR register shifts the
                                                             data in or out of the device. In receive operations, the
RC4/         MSb                  LSb                        SSPBUF and SSPSR create a doubled buffered
SDI/                                                         receiver. This allows reception of the next byte to begin
                                                             before reading the last byte of received data. When the
SDA                                                          complete byte is received, it is transferred to the
                                                             SSPBUF register and flag bit SSPIF is set. If another
                    Match detect       Addr Match            complete byte is received before the SSPBUF register
                                                             is read, a receiver overflow has occurred and bit
                    SSPADD reg                               SSPOV (SSPCON<6>) is set and the byte in the
                                                             SSPSR is lost.
                       Start and          Set, Reset
                    Stop bit detect       S, P bits          The SSPADD register holds the slave address. In 10-bit
                                       (SSPSTAT reg)         mode, the user first needs to write the high byte of the
                                                             address (1111 0 A9 A8 0). Following the high byte
The SSP module has five registers for I2C operation.         address match, the low byte of the address needs to be
These are the:                                               loaded (A7:A0).

SSP Control Register (SSPCON)
SSP Status Register (SSPSTAT)
Serial Receive/Transmit Buffer (SSPBUF)
SSP Shift Register (SSPSR) - Not directly acces-

   sible
SSP Address Register (SSPADD)

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11.5.1 SLAVE MODE                                          address is compared on the falling edge of the eighth
                                                           clock (SCL) pulse. If the addresses match, and the BF
In slave mode, the SCL and SDA pins must be config-        and SSPOV bits are clear, the following events occur:
ured as inputs (TRISC<4:3> set). The SSP module will
override the input state with the output data when         a) The SSPSR register value is loaded into the
required (slave-transmitter).                                    SSPBUF register.

When an address is matched or the data transfer after      b) The buffer full bit, BF is set.
an address match is received, the hardware automati-
cally will generate the acknowledge (ACK) pulse, and       c) An ACK pulse is generated.
then load the SSPBUF register with the received value
currently in the SSPSR register.                           d) SSP interrupt flag bit, SSPIF (PIR1<3>) is set
                                                                 (interrupt is generated if enabled) - on the falling
There are certain conditions that will cause the SSP             edge of the ninth SCL pulse.
module not to give this ACK pulse. These are if either
(or both):                                                 In 10-bit address mode, two address bytes need to be
                                                           received by the slave (Figure 11-16). The five Most Sig-
a) The buffer full bit BF (SSPSTAT<0>) was set             nificant bits (MSbs) of the first address byte specify if
      before the transfer was received.                    this is a 10-bit address. Bit R/W (SSPSTAT<2>) must
                                                           specify a write so the slave device will receive the sec-
b) The overflow bit SSPOV (SSPCON<6>) was set              ond address byte. For a 10-bit address the first byte
      before the transfer was received.                    would equal `1111 0 A9 A8 0', where A9 and A8 are
                                                           the two MSbs of the address. The sequence of events
In this case, the SSPSR register value is not loaded       for 10-bit address is as follows, with steps 7- 9 for
into the SSPBUF, but bit SSPIF (PIR1<3>) is set.           slave-transmitter:
Table 11-4 shows what happens when a data transfer
byte is received, given the status of bits BF and SSPOV.   1. Receive first (high) byte of Address (bits SSPIF,
The shaded cells show the condition where user soft-             BF, and bit UA (SSPSTAT<1>) are set).
ware did not properly clear the overflow condition. Flag
bit BF is cleared by reading the SSPBUF register while     2. Update the SSPADD register with second (low)
bit SSPOV is cleared through software.                           byte of Address (clears bit UA and releases the
                                                                 SCL line).
The SCL clock input must have a minimum high and
low for proper operation. The high and low times of the    3. Read the SSPBUF register (clears bit BF) and
I2C specification as well as the requirement of the SSP          clear flag bit SSPIF.
module is shown in timing parameter #100 and param-
eter #101.                                                 4. Receive second (low) byte of Address (bits
                                                                 SSPIF, BF, and UA are set).
11.5.1.1 ADDRESSING
                                                           5. Update the SSPADD register with the first (high)
Once the SSP module has been enabled, it waits for a             byte of Address, if match releases SCL line, this
START condition to occur. Following the START condi-             will clear bit UA.
tion, the 8-bits are shifted into the SSPSR register. All
incoming bits are sampled with the rising edge of the      6. Read the SSPBUF register (clears bit BF) and
clock (SCL) line. The value of register SSPSR<7:1> is            clear flag bit SSPIF.
compared to the value of the SSPADD register. The
                                                           7. Receive repeated START condition.

                                                           8. Receive first (high) byte of Address (bits SSPIF
                                                                 and BF are set).

                                                           9. Read the SSPBUF register (clears bit BF) and
                                                                 clear flag bit SSPIF.

TABLE 11-4: DATA TRANSFER RECEIVED BYTE ACTIONS

Status Bits as Data                                                            Set bit SSPIF
Transfer is Received                                                     (SSP Interrupt occurs

BF  SSPOV             SSPSR  SSPBUF                        Generate ACK         if enabled)
                                 Yes                             Pulse
0                 0               No                                                  Yes
                                  No                              Yes                 Yes
1                 0               No                               No                 Yes
                                                                   No                 Yes
1                 1                                                No

0                 1

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11.5.1.2 RECEPTION                                         An SSP interrupt is generated for each data transfer
                                                           byte. Flag bit SSPIF (PIR1<3>) must be cleared in soft-
When the R/W bit of the address byte is clear and an       ware. The SSPSTAT register is used to determine the
address match occurs, the R/W bit of the SSPSTAT reg-      status of the byte.
ister is cleared. The received address is loaded into the
SSPBUF register.

When the address byte overflow condition exists, then
no acknowledge (ACK) pulse is given. An overflow con-
dition is defined as either bit BF (SSPSTAT<0>) is set
or bit SSPOV (SSPCON<6>) is set.

FIGURE 11-25: I2C WAVEFORMS FOR RECEPTION (7-BIT ADDRESS)

                 Receiving Address R/W=0  Receiving Data            ACK  Receiving Data                              ACK

SDA  A7 A6 A5 A4 A3 A2 A1         ACK D7 D6 D5 D4 D3 D2 D1 D0            D7 D6 D5 D4 D3 D2 D1 D0

SCL S 1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9                                                               P

SSPIF (PIR1<3>)                                Cleared in software                                                        Bus Master
BF (SSPSTAT<0>)                           SSPBUF register is read                                                         terminates
                                                                                                                          transfer

SSPOV (SSPCON<6>)

                                          Bit SSPOV is set because the SSPBUF register is still full.
                                                                                                   ACK is not sent.

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11.5.1.3 TRANSMISSION                                      An SSP interrupt is generated for each data transfer
                                                           byte. Flag bit SSPIF must be cleared in software, and
When the R/W bit of the incoming address byte is set       the SSPSTAT register is used to determine the status
and an address match occurs, the R/W bit of the            of the byte. Flag bit SSPIF is set on the falling edge of
SSPSTAT register is set. The received address is           the ninth clock pulse.
loaded into the SSPBUF register. The ACK pulse will
be sent on the ninth bit, and pin RC3/SCK/SCL is held      As a slave-transmitter, the ACK pulse from the mas-
low. The transmit data must be loaded into the SSP-        ter-receiver is latched on the rising edge of the ninth
BUF register, which also loads the SSPSR register.         SCL input pulse. If the SDA line was high (not ACK),
Then pin RC3/SCK/SCL should be enabled by setting          then the data transfer is complete. When the ACK is
bit CKP (SSPCON<4>). The master must monitor the           latched by the slave, the slave logic is reset (resets
SCL pin prior to asserting another clock pulse. The        SSPSTAT register) and the slave then monitors for
slave devices may be holding off the master by stretch-    another occurrence of the START bit. If the SDA line
ing the clock. The eight data bits are shifted out on the  was low (ACK), the transmit data must be loaded into
falling edge of the SCL input. This ensures that the SDA   the SSPBUF register, which also loads the SSPSR reg-
signal is valid during the SCL high time (Figure 11-26).   ister. Then pin RC3/SCK/SCL should be enabled by
                                                           setting bit CKP.

FIGURE 11-26: I2C WAVEFORMS FOR TRANSMISSION (7-BIT ADDRESS)

                          Receiving Address  R/W = 1                                                  Transmitting Data ACK
                                                                         D7 D6 D5 D4 D3 D2 D1 D0
SDA              A7 A6 A5 A4 A3 A2 A1        ACK

SCL              1 2 345 6 7 8 9                                         1234 56789                                                     P
             S
                 Data in                                   SCL held low

                 sampled                                 while CPU
                                                      responds to SSPIF

SSPIF (PIR1<3>)                                                          cleared in software

BF (SSPSTAT<0>)

                                                                                                                    From SSP interrupt
                                                                         SSPBUF is written in software service routine

CKP (SSPCON<4>)

                                                                         Set bit after writing to SSPBUF
                                                                         (the SSPBUF must be written-to

                                                                         before the CKP bit can be set)

DS30390E-page 96                                                          1997 Microchip Technology Inc.
                                        Applicable Devices                           PIC16C7X
                                        72 73 73A 74 74A 76 77

11.5.2 MASTER MODE                                               11.5.3 MULTI-MASTER MODE

Master mode of operation is supported in firmware                In multi-master mode, the interrupt generation on the
using interrupt generation on the detection of the               detection of the START and STOP conditions allows
START and STOP conditions. The STOP (P) and                      the determination of when the bus is free. The STOP
START (S) bits are cleared from a reset or when the              (P) and START (S) bits are cleared from a reset or
SSP module is disabled. The STOP (P) and START (S)               when the SSP module is disabled. The STOP (P) and
bits will toggle based on the START and STOP condi-              START (S) bits will toggle based on the START and
tions. Control of the I2C bus may be taken when the P            STOP conditions. Control of the I2C bus may be taken
bit is set, or the bus is idle and both the S and P bits are     when bit P (SSPSTAT<4>) is set, or the bus is idle and
clear.                                                           both the S and P bits clear. When the bus is busy,
                                                                 enabling the SSP Interrupt will generate the interrupt
In master mode the SCL and SDA lines are manipu-                 when the STOP condition occurs.
lated by clearing the corresponding TRISC<4:3> bit(s).
The output level is always low, irrespective of the              In multi-master operation, the SDA line must be moni-
value(s) in PORTC<4:3>. So when transmitting data, a             tored to see if the signal level is the expected output
'1' data bit must have the TRISC<4> bit set (input) and          level. This check only needs to be done when a high
a '0' data bit must have the TRISC<4> bit cleared (out-          level is output. If a high level is expected and a low level
put). The same scenario is true for the SCL line with the        is present, the device needs to release the SDA and
TRISC<3> bit.                                                    SCL lines (set TRISC<4:3>). There are two stages
                                                                 where this arbitration can be lost, these are:
The following events will cause SSP Interrupt Flag bit,
SSPIF, to be set (SSP Interrupt if enabled):                      Address Transfer

START condition                                                 Data Transfer

STOP condition                                                 When the slave logic is enabled, the slave continues to
                                                                 receive. If arbitration was lost during the address trans-
Data transfer byte transmitted/received                        fer stage, communication to the device may be in
                                                                 progress. If addressed an ACK pulse will be generated.
Master mode of operation can be done with either the             If arbitration was lost during the data transfer stage, the
slave mode idle (SSPM3:SSPM0 = 1011) or with the                 device will need to re-transfer the data at a later time.
slave active. When both master and slave modes are
enabled, the software needs to differentiate the
source(s) of the interrupt.

TABLE 11-5: REGISTERS ASSOCIATED WITH I2C OPERATION

Address Name      Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0                    Value on  Value on all
                                                                                       POR,    other resets
                                                                                       BOR

0Bh, 8Bh, INTCON     GIE          PEIE  T0IE     INTE RBIE T0IF INTF RBIF 0000 000x 0000 000u
10Bh,18Bh
                  PSPIF(1)        ADIF  RCIF     TXIF SSPIF CCP1IF TMR2IF TMR1IF 0000 0000 0000 0000
0Ch         PIR1  PSPIE(1)        ADIE  RCIE     TXIE SSPIE CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000

8Ch         PIE1

13h         SSPBUF Synchronous Serial Port Receive Buffer/Transmit Register          xxxx xxxx uuuu uuuu

93h         SSPADD Synchronous Serial Port (I2C mode) Address Register               0000 0000 0000 0000

14h         SSPCON WCOL SSPOV SSPEN CKP SSPM3 SSPM2 SSPM1 SSPM0 0000 0000 0000 0000

94h         SSPSTAT SMP(2) CKE(2) D/A            P            S  R/W         UA  BF  0000 0000 0000 0000

87h         TRISC PORTC Data Direction register                                      1111 1111 1111 1111

Legend:     x = unknown, u = unchanged, - = unimplemented locations read as '0'.
            Shaded cells are not used by SSP module in SPI mode.
Note 1:     PSPIF and PSPIE are reserved on the PIC16C73/73A/76, always maintain these bits clear.
        2:  The SMP and CKE bits are implemented on the PIC16C76/77 only. All other PIC16C7X devices have these two bits unim-
            plemented, read as '0'.

1997 Microchip Technology Inc.                                                     DS30390E-page 97
PIC16C7X                                                 Applicable Devices
                                                         72 73 73A 74 74A 76 77

FIGURE 11-27: OPERATION OF THE I2C MODULE IN IDLE_MODE, RCV_MODE OR XMIT_MODE

IDLE_MODE (7-bit):

if (Addr_match)                   {      Set interrupt;

                                         if (R/W = 1) {          Send ACK = 0;

                                                                 set XMIT_MODE;

                                                         }

                                         else if (R/W = 0) set RCV_MODE;

                                  }

RCV_MODE:

if ((SSPBUF=Full) OR (SSPOV = 1))

            {     Set SSPOV;

                  Do not acknowledge;

            }

else        {     transfer SSPSR  SSPBUF;

                  send ACK = 0;

            }

Receive 8-bits in SSPSR;

Set interrupt;

XMIT_MODE:

While ((SSPBUF = Empty) AND (CKP=0)) Hold SCL Low;

Send byte;

Set interrupt;

if ( ACK Received = 1)            {      End of transmission;

                                         Go back to IDLE_MODE;

                                  }

else if ( ACK Received = 0) Go back to XMIT_MODE;

IDLE_MODE (10-Bit):

If (High_byte_addr_match AND (R/W = 0))

            {     PRIOR_ADDR_MATCH = FALSE;

                  Set interrupt;

                  if ((SSPBUF = Full) OR ((SSPOV = 1))

                          {       Set SSPOV;

                                  Do not acknowledge;

                          }

                  else {          Set UA = 1;

                                  Send ACK = 0;

                                  While (SSPADD not updated) Hold SCL low;

                                  Clear UA = 0;

                                  Receive Low_addr_byte;

                                  Set interrupt;

                                  Set UA = 1;

                                  If (Low_byte_addr_match)

                                         {        PRIOR_ADDR_MATCH = TRUE;

                                                  Send ACK = 0;

                                                  while (SSPADD not updated) Hold SCL low;

                                                  Clear UA = 0;

                                                  Set RCV_MODE;

                                         }

                          }

            }

else if (High_byte_addr_match AND (R/W = 1)

            {     if (PRIOR_ADDR_MATCH)

                          {       send ACK = 0;

                                  set XMIT_MODE;

                          }

            else PRIOR_ADDR_MATCH = FALSE;

            }

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                                                               PIC16C7X

12.0 UNIVERSAL SYNCHRONOUS                                 as a half duplex synchronous system that can commu-
         ASYNCHRONOUS RECEIVER                             nicate with peripheral devices such as A/D or D/A inte-
         TRANSMITTER (USART)                               grated circuits, Serial EEPROMs etc.

            Applicable Devices                             The USART can be configured in the following modes:

            72 73 73A 74 74A 76 77                         Asynchronous (full duplex)
                                                            Synchronous - Master (half duplex)
The Universal Synchronous Asynchronous Receiver             Synchronous - Slave (half duplex)
Transmitter (USART) module is one of the two serial
I/O modules. (USART is also known as a Serial Com-         Bit SPEN (RCSTA<7>), and bits TRISC<7:6>, have to
munications Interface or SCI). The USART can be con-       be set in order to configure pins RC6/TX/CK and RC7/
figured as a full duplex asynchronous system that can      RX/DT as the Universal Synchronous Asynchronous
communicate with peripheral devices such as CRT ter-       Receiver Transmitter.
minals and personal computers, or it can be configured

FIGURE 12-1: TXSTA: TRANSMIT STATUS AND CONTROL REGISTER (ADDRESS 98h)

R/W-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 R-1 R/W-0

CSRC TX9 TXEN SYNC                      --              BRGH TRMT TX9D R = Readable bit

bit7                                                           bit0 W = Writable bit

                                                               U = Unimplemented bit,

                                                               read as `0'

                                                               - n =Value at POR reset

bit 7: CSRC: Clock Source Select bit

        Asynchronous mode
        Don't care

        Synchronous mode
        1 = Master mode (Clock generated internally from BRG)
        0 = Slave mode (Clock from external source)

bit 6:  TX9: 9-bit Transmit Enable bit
        1 = Selects 9-bit transmission
        0 = Selects 8-bit transmission

bit 5:  TXEN: Transmit Enable bit
        1 = Transmit enabled
        0 = Transmit disabled
        Note: SREN/CREN overrides TXEN in SYNC mode.

bit 4:  SYNC: USART Mode Select bit
        1 = Synchronous mode
        0 = Asynchronous mode

bit 3: Unimplemented: Read as '0'

bit 2: BRGH: High Baud Rate Select bit

        Asynchronous mode
        1 = High speed

        Note:  For the PIC16C73/73A/74/74A, the asynchronous high speed mode (BRGH = 1) may expe-
               rience a high rate of receive errors. It is recommended that BRGH = 0. If you desire a higher
               baud rate than BRGH = 0 can support, refer to the device errata for additional information,
               or use the PIC16C76/77.

        0 = Low speed

        Synchronous mode
        Unused in this mode

bit 1:  TRMT: Transmit Shift Register Status bit
        1 = TSR empty
        0 = TSR full

bit 0: TX9D: 9th bit of transmit data. Can be parity bit.

1997 Microchip Technology Inc.                               DS30390E-page 99
PIC16C7X

FIGURE 12-2: RCSTA: RECEIVE STATUS AND CONTROL REGISTER (ADDRESS 18h)

R/W-0 R/W-0 R/W-0 R/W-0 U-0                               R-0    R-0  R-x

SPEN RX9 SREN CREN                       --  FERR OERR RX9D R = Readable bit

bit7                                                                  bit0 W = Writable bit

                                                                           U = Unimplemented bit,

                                                                           read as `0'

                                                                           - n =Value at POR reset

bit 7:  SPEN: Serial Port Enable bit
        1 = Serial port enabled (Configures RC7/RX/DT and RC6/TX/CK pins as serial port pins)
        0 = Serial port disabled

bit 6:  RX9: 9-bit Receive Enable bit
        1 = Selects 9-bit reception
        0 = Selects 8-bit reception

bit 5: SREN: Single Receive Enable bit

        Asynchronous mode
        Don't care

        Synchronous mode - master
        1 = Enables single receive
        0 = Disables single receive
        This bit is cleared after reception is complete.

        Synchronous mode - slave
        Unused in this mode

bit 4: CREN: Continuous Receive Enable bit

        Asynchronous mode
        1 = Enables continuous receive
        0 = Disables continuous receive

        Synchronous mode
        1 = Enables continuous receive until enable bit CREN is cleared (CREN overrides SREN)
        0 = Disables continuous receive

bit 3: Unimplemented: Read as '0'

bit 2:  FERR: Framing Error bit
        1 = Framing error (Can be updated by reading RCREG register and receive next valid byte)
        0 = No framing error

bit 1:  OERR: Overrun Error bit
        1 = Overrun error (Can be cleared by clearing bit CREN)
        0 = No overrun error

bit 0: RX9D: 9th bit of received data (Can be parity bit)

DS30390E-page 100                                                          1997 Microchip Technology Inc.
                                                                                   PIC16C7X

12.1 USART Baud Rate Generator (BRG)                      EXAMPLE 12-1: CALCULATING BAUD
                                                                                  RATE ERROR
            Applicable Devices
                                                          Desired Baud rate = Fosc / (64 (X + 1))
            72 73 73A 74 74A 76 77
                                                                    9600 = 16000000 /(64 (X + 1))
The BRG supports both the Asynchronous and Syn-                     X = 25.042 = 25
chronous modes of the USART. It is a dedicated 8-bit      Calculated Baud Rate=16000000 / (64 (25 + 1))
baud rate generator. The SPBRG register controls the
period of a free running 8-bit timer. In asynchronous              = 9615
mode bit BRGH (TXSTA<2>) also controls the baud
rate. In synchronous mode bit BRGH is ignored.            Error =  (Calculated Baud Rate - Desired Baud Rate)
Table 12-1 shows the formula for computation of the                           Desired Baud Rate
baud rate for different USART modes which only apply
in master mode (internal clock).                                   = (9615 - 9600) / 9600

Given the desired baud rate and Fosc, the nearest inte-            = 0.16%
ger value for the SPBRG register can be calculated
using the formula in Table 12-1. From this, the error in  It may be advantageous to use the high baud rate
baud rate can be determined.                              (BRGH = 1) even for slower baud clocks. This is
                                                          because the FOSC/(16(X + 1)) equation can reduce the
Example 12-1 shows the calculation of the baud rate       baud rate error in some cases.
error for the following conditions:
                                                          Note:    For the PIC16C73/73A/74/74A, the asyn-
        FOSC = 16 MHz                                              chronous high speed mode (BRGH = 1)
        Desired Baud Rate = 9600                                   may experience a high rate of receive
        BRGH = 0                                                   errors. It is recommended that BRGH = 0.
        SYNC = 0                                                   If you desire a higher baud rate than
                                                                   BRGH = 0 can support, refer to the device
                                                                   errata for additional information, or use the
                                                                   PIC16C76/77.

                                                          Writing a new value to the SPBRG register, causes the
                                                          BRG timer to be reset (or cleared), this ensures the
                                                          BRG does not wait for a timer overflow before output-
                                                          ting the new baud rate.

TABLE 12-1: BAUD RATE FORMULA

SYNC                              BRGH = 0 (Low Speed)                       BRGH = 1 (High Speed)

     0        (Asynchronous) Baud Rate = FOSC/(64(X+1))                    Baud Rate= FOSC/(16(X+1))
                                                                                           NA
     1        (Synchronous) Baud Rate = FOSC/(4(X+1))

X = value in SPBRG (0 to 255)

TABLE 12-2: REGISTERS ASSOCIATED WITH BAUD RATE GENERATOR

Address Name  Bit 7               Bit 6  Bit 5  Bit 4 Bit 3 Bit 2  Bit 1    Bit 0  Value on:             Value on all
                                                                                      POR,               other resets
                                                                                      BOR

98h     TXSTA CSRC TX9 TXEN SYNC -- BRGH TRMT TX9D 0000 -010 0000 -010

18h     RCSTA SPEN RX9 SREN CREN -- FERR OERR RX9D 0000 -00x                                             0000 -00x
                                                                                                         0000 0000
99h     SPBRG Baud Rate Generator Register                                         0000 0000

Legend: x = unknown, - = unimplemented read as '0'. Shaded cells are not used by the BRG.

1997 Microchip Technology Inc.                                                                   DS30390E-page 101
PIC16C7X

TABLE 12-3: BAUD RATES FOR SYNCHRONOUS MODE

         FOSC = 20 MHz               16 MHz                      10 MHz                            7.15909 MHz         SPBRG
BAUD                     SPBRG                       SPBRG                             SPBRG                             value

RATE  KBAUD       %        value    KBAUD         %    value    KBAUD            %       value    KBAUD         %      (decimal)
(K)          ERROR      (decimal)            ERROR  (decimal)               ERROR     (decimal)            ERROR

0.3   NA      -              -      NA           -          -      NA        -         -          NA            -      -

1.2   NA      -              -      NA           -          -      NA        -         -          NA            -      -

2.4   NA      -              -      NA           -          -      NA        -         -          NA            -      -

9.6   NA      -              -      NA           -          -   9.766 +1.73            255 9.622 +0.23                 185

19.2 19.53 +1.73         255 19.23 +0.16                 207 19.23 +0.16               129 19.24 +0.23                 92

76.8 76.92 +0.16            64 76.92 +0.16                  51 75.76 -1.36             32 77.82 +1.32                  22

96 96.15 +0.16              51 95.24 -0.79                  41 96.15 +0.16             25 94.20 -1.88                  18

300 294.1 -1.96             16 307.69 +2.56                 12 312.5 +4.17             7          298.3 -0.57          5

500 500       0             9       500          0          7      500       0         4          NA            -      -

HIGH 5000     -             0       4000         -          0      2500      -         0 1789.8                 -      0

LOW 19.53     -          255 15.625              -       255 9.766           -         255 6.991                -      255

      FOSC = 5.0688 MHz         4 MHz                          3.579545 MHz            1 MHz                           32.768 kHz

BAUD                    SPBRG                       SPBRG                       SPBRG                       SPBRG                     SPBRG

RATE KBAUD %             value KBAUD %               value KBAUD %              value KBAUD %                   value KBAUD %         value

(K)           ERROR (decimal)             ERROR (decimal)             ERROR (decimal)             ERROR (decimal)                 ERROR (decimal)

0.3   NA      -          -          NA        -      -         NA         -         -     NA             -         -   0.303 +1.14 26

1.2   NA      -          -          NA        -      -         NA         -         -     1.202 +0.16 207 1.170 -2.48                 6

2.4   NA      -          -          NA        -      -         NA         -         -     2.404 +0.16 103              NA          -  -

9.6   9.6     0          131 9.615 +0.16 103 9.622 +0.23 92 9.615 +0.16 25                                             NA          -  -

19.2 19.2     0          65 19.231 +0.16             51        19.04 -0.83      46        19.24 +0.16              12  NA          -  -

76.8 79.2 +3.13 15 76.923 +0.16 12                             74.57 -2.90      11 83.34 +8.51                     2   NA          -  -

96 97.48 +1.54           12         1000 +4.17       9         99.43 +3.57          8     NA             -         -   NA          -  -

300 316.8 +5.60          3          NA        -      -         298.3 -0.57          2     NA             -         -   NA          -  -

500   NA      -          -          NA        -      -         NA         -         -     NA             -         -   NA          -  -

HIGH 1267     -          0          100       -      0         894.9      -         0     250            -         0   8.192       -  0

LOW 4.950     -          255 3.906            -      255 3.496            -     255 0.9766 -                       255 0.032       -  255

TABLE 12-4: BAUD RATES FOR ASYNCHRONOUS MODE (BRGH = 0)

         FOSC = 20 MHz                16 MHz                      10 MHz                           7.15909 MHz         SPBRG
BAUD                     SPBRG                       SPBRG                             SPBRG                             value

RATE          %            value                  %    value                     %     value                    %      (decimal)
                         (decimal) KBAUD      ERROR  (decimal) KBAUD         ERROR
(K) KBAUD ERROR                                                                        (decimal) KBAUD ERROR

0.3   NA      -              -      NA           -          -      NA        -         -          NA            -      -

1.2 1.221 +1.73          255 1.202 +0.16                 207 1.202 +0.16               129 1.203 +0.23                 92

2.4 2.404 +0.16          129 2.404 +0.16                 103 2.404 +0.16               64 2.380 -0.83                  46

9.6 9.469 -1.36             32 9.615 +0.16                  25 9.766 +1.73             15 9.322 -2.90                  11

19.2 19.53 +1.73            15 19.23 +0.16     &nb