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PCA9555DB

器件型号:PCA9555DB
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Philips Semiconductors (NXP Semiconductors N.V.)
厂商官网:https://www.nxp.com/
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器件描述

16 I/O, PIA-GENERAL PURPOSE, PDSO24

参数

PCA9555DB功能数量 1
PCA9555DB端子数量 24
PCA9555DB最大工作温度 85 Cel
PCA9555DB最小工作温度 -40 Cel
PCA9555DB最大供电/工作电压 5.5 V
PCA9555DB最小供电/工作电压 2.3 V
PCA9555DB额定供电电压 3 V
PCA9555DB输入输出总线数量 16
PCA9555DB加工封装描述 GREEN, PLASTIC, SSOP-24
PCA9555DB无铅 Yes
PCA9555DB欧盟RoHS规范 Yes
PCA9555DB中国RoHS规范 Yes
PCA9555DB状态 ACTIVE
PCA9555DB包装形状 RECTANGULAR
PCA9555DB包装尺寸 SMALL OUTLINE, SHRINK PITCH
PCA9555DB表面贴装 Yes
PCA9555DB端子形式 GULL WING
PCA9555DB端子间距 0.6500 mm
PCA9555DB端子涂层 NICKEL PALLADIUM GOLD
PCA9555DB端子位置 DUAL
PCA9555DB包装材料 PLASTIC/EPOXY
PCA9555DB温度等级 INDUSTRIAL
PCA9555DB微处理器类型 PIA-GENERAL PURPOSE
PCA9555DB端口数 2

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PCA9555DB器件文档内容

                INTEGRATED CIRCUITS

PCA9555
16-bit I2C and SMBus I/O port with interrupt

Product data sheet                   2004 Sep 30
Supersedes data of 2004 Jul 27

Philips
Semiconductors
Philips Semiconductors                                                                                             Product data sheet

  16-bit I2C and SMBus I/O port with interrupt                                                                     PCA9555

FEATURES                                                       DESCRIPTION

Operating power supply voltage range of 2.3 V to 5.5 V       The PCA9555 is a 24-pin CMOS device that provide 16 bits of
5 V tolerant I/Os                                            General Purpose parallel Input/Output (GPIO) expansion for
Polarity inversion register                                  I2C/SMBus applications and was developed to enhance the Philips
Active-LOW interrupt output                                  family of I@C I/O expanders. The improvements include higher drive
Low stand-by current                                         capability, 5 V I/O tolerance, lower supply current, individual I/O
Noise filter on SCL/SDA inputs                               configuration, and smaller packaging. I/O expanders provide a
No glitch on power-up                                        simple solution when additional I/O is needed for ACPI power
Internal power-on reset                                      switches, sensors, pushbuttons, LEDs, fans, etc.
16 I/O pins which default to 16 inputs
0 kHz to 400 kHz clock frequency                             The PCA9555 consist of two 8-bit Configuration (Input or Output
ESD protection exceeds 2000 V HBM per JESD22-A114,           selection); Input, Output and Polarity inversion (Active-HIGH or
                                                               Active-LOW operation) registers. The system master can enable the
   200 V MM per JESD22-A115, and 1000 V CDM per                I/Os as either inputs or outputs by writing to the I/O configuration
                                                               bits. The data for each Input or Output is kept in the corresponding
   JESD22-C101                                                 Input or Output register. The polarity of the read register can be
                                                               inverted with the Polarity Inversion Register. All registers can be
Latch-up testing is done to JESDEC Standard JESD78 which     read by the system master. Although pin-to-pin and I2C address
                                                               compatible with the PCF8575, software changes are required due to
   exceeds 100 mA                                              the enhancements and are discussed in Application Note AN469.

Five packages offered: DIP24, SO24, SSOP24, TSSOP24, and     The PCA9555 open-drain interrupt output is activated when any
                                                               input state differs from its corresponding input port register state and
   HVQFN24                                                     is used to indicate to the system master that an input state has
                                                               changed. The power-on reset sets the registers to their default
                                                               values and initializes the device state machine.

                                                               Three hardware pins (A0, A1, A2) vary the fixed I2C address and
                                                               allow up to eight devices to share the same I2C/SMBus. The fixed
                                                               I2C address of the PCA9555 is the same as the PCA9554 allowing
                                                               up to eight of these devices in any combination to share the same
                                                               I2C/SMBus.

ORDERING INFORMATION

PACKAGES              TEMPERATURE       ORDER CODE             TOPSIDE MARK                                        DRAWING NUMBER
                           RANGE

24-Pin Plastic DIP    40 C to +85 C  PCA9555N               PCA9555                                             SOT101-1
                                                                                                                   SOT137-1
24-Pin Plastic SO     40 C to +85 C  PCA9555D               PCA9555D                                            SOT340-1
                                                                                                                   SOT355-1
24-Pin Plastic SSOP   40 C to +85 C  PCA9555DB              PCA9555                                             SOT616-1

24-Pin Plastic TSSOP  40 C to +85 C  PCA9555PW              PCA9555

24-Pin Plastic HVQFN  40 C to +85 C  PCA9555BS              9555

Standard packing quantities and other packaging data are available at www.standardproducts.philips.com/packaging.
I2C is a trademark of Philips Semiconductors Corporation.
SMBus as specified by the Smart Battery System Implementers Forum is a derivative of the Philips I2C patent.

2004 Sep 30                                                 2
Philips Semiconductors                                                                                               Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                                                        PCA9555

PIN CONFIGURATION -- DIP, SO, SSOP, TSSOP                 PIN CONFIGURATION -- HVQFN

                   INT 1           24 VDD                           24 A2
                    A1 2           23 SDA                                  23 A1
                    A2 3           22 SCL                                         22 INT
                I/O0.0 4           21 A0                                                 21 VDD
                I/O0.1 5           20 I/O1.7                                                     20 SDA
                I/O0.2 6           19 I/O1.6                                                             19 SCL
                I/O0.3 7           18 I/O1.5
                I/O0.4 8           17 I/O1.4              I/O0.0 1                                                  18 A0
                I/O0.5 9           16 I/O1.3              I/O0.1 2                                                  17 I/O1.7
                I/O0.6 10          15 I/O1.2              I/O0.2 3                                                  16 I/O1.6
                I/O0.7 11          14 I/O1.1              I/O0.3 4                                                  15 I/O1.5
                   VSS 12          13 I/O1.0              I/O0.4 5                                                  14 I/O1.4
                                                          I/O0.5 6                                                  13 I/O1.3

                                                                    I/O0.6 7
                                                                           I/O0.7 8
                                                                                  VSS 9
                                                                                          I/O1.0 10
                                                                                                 I/O1.1 11
                                                                                                         I/O1.2 12

                                                                    TOP VIEW

                                              su01438                                                                          su01683

Figure 1. Pin configuration -- DIP, SO, SSOP, TSSOP       Figure 2. Pin configuration -- HVQFN

PIN DESCRIPTION

                PIN NUMBER           SYMBOL                                                      FUNCTION

DIP, SO, SSOP, TSSOP        HVQFN        INT           Interrupt output (open-drain)
                                          A1           Address input 1
             1              22            A2           Address input 2
                                   I/O0.0I/O0.7       I/O0.0 to I/O0.7
             2              23           VSS           Supply ground
                                   I/O1.0I/O1.7       I/O1.0 to I/O1.7
             3              24            A0           Address input 0
                                         SCL           Serial clock line
411                        18         SDA            Serial data line
                                         VDD           Supply voltage
12                          9

1320                       1017

21                          18

22                          19

23                          20

24                          21

2004 Sep 30                                            3
Philips Semiconductors                                                                    Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                             PCA9555

BLOCK DIAGRAM

                         PCA9555                8-BIT          INPUT/           I/O1.0
                                                              OUTPUT            I/O1.1
             A0                                               PORTS             I/O1.2
             A1                                                                 I/O1.3
             A2                                                                 I/O1.4
                                                                                I/O1.5
                                                WRITE pulse                     I/O1.6
                                                                                I/O1.7
                                                READ pulse

                                     I2C/SMBUS
                                     CONTROL

             SCL  INPUT                              8-BIT     INPUT/                I/O0.0
             SDA  FILTER                        WRITE pulse   OUTPUT                 I/O0.1
                                                              PORTS                  I/O0.2
             VDD           POWER-ON                                                  I/O0.3
             VSS              RESET             READ pulse                           I/O0.4
                                                                                     I/O0.5
                                                              LP FILTER              I/O0.6
                                                                                     I/O0.7
                                                                                VINT

                                                                                               INT

                                     NOTE: ALL I/Os ARE SET TO INPUTS AT RESET

                                                                                SU01439

                                     Figure 3. Block diagram

2004 Sep 30                          4
Philips Semiconductors                                                                                              Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                                                       PCA9555

SIMPLIFIED SCHEMATIC OF I/Os

                  DATA FROM     CONFIGURATION    DQ                                    Q1                   100 k  OUTPUT PORT
          SHIFT REGISTER            REGISTER                                                                Q2     REGISTER DATA
                                       DQ            FF     INPUT PORT                                             VDD
                  DATA FROM                                  REGISTER
          SHIFT REGISTER                   FF    CK Q                                                              I/O PIN
                                                               DQ
WRITE CONFIGURATION                    CK Q     OUTPUT             FF                                              VSS
                         PULSE                    PORT                                                             INPUT PORT
                                                               CK Q                                                REGISTER DATA
              WRITE PULSE                      REGISTER
                                                                                                                     TO INT
             READ PULSE                                                                                            POLARITY
                                                                                                                   REGISTER DATA
       DATA FROM                                              DQ
SHIFT REGISTER                                                                                                               SU01473
                                                                  FF
              WRITE
         POLARITY                                             CK Q

              PULSE                                         POLARITY
                                                            INVERSION
                                                            REGISTER

NOTE: At Power-on Reset, all registers return to default values.
                                                                    Figure 4. Simplified schematic of I/Os

I/O port

When an I/O is configured as an input, FETs Q1 and Q2 are off,
creating a high impedance input with a weak pull-up to VDD. The
input voltage may be raised above VDD to a maximum of 5.5 V.

If the I/O is configured as an output, then either Q1 or Q2 is on,
depending on the state of the Output Port register. Care should be
exercised if an external voltage is applied to an I/O configured as an
output because of the low impedance path that exists between the
pin and either VDD or VSS.

2004 Sep 30                                              5
Philips Semiconductors                                                                                                 Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                                                          PCA9555

REGISTERS                                                                      Registers 4 and 5 -- Polarity Inversion Registers

Command Byte                                                                     bit    N0.7  N0.6  N0.5  N0.4  N0.3  N0.2  N0.1  N0.0
                                                                               default    0     0     0     0     0     0     0     0
Command        Register
      0        Input port 0                                                      bit    N1.7  N1.6  N1.5  N1.4  N1.3  N1.2  N1.1  N1.0
      1        Input port 1                                                    default    0     0     0     0     0     0     0     0
      2        Output port 0
      3        Output port 1                                                   This register allows the user to invert the polarity of the Input Port
      4        Polarity inversion port 0                                       register data. If a bit in this register is set (written with `1'), the Input
      5        Polarity inversion port 1                                       Port data polarity is inverted. If a bit in this register is cleared (written
      6        Configuration port 0                                            with a `0'), the Input Port data polarity is retained.
      7        Configuration port 1
                                                                               Registers 6 and 7 -- Configuration Registers

The command byte is the first byte to follow the address byte during             bit    C0.7  C0.6  C0.5  C0.4  C0.3  C0.2  C0.1  C0.0
a write transmission. It is used as a pointer to determine which of the        default    1     1     1     1     1     1     1     1
following registers will be written or read.
                                                                                 bit    C1.7  C1.6  C1.5  C1.4  C1.3  C1.2  C1.1  C1.0
                                                                               default    1     1     1     1     1     1     1     1

Registers 0 and 1 -- Input Port Registers                                      This register configures the directions of the I/O pins. If a bit in this
                                                                               register is set (written with `1'), the corresponding port pin is enabled
bit I0.7 I0.6 I0.5 I0.4 I0.3 I0.2 I0.1 IO.0                                    as an input with high impedance output driver. If a bit in this register
                                                                               is cleared (written with `0'), the corresponding port pin is enabled as
default X      X     X     X     X        X     X     X                        an output. Note that there is a high value resistor tied to VDD at each
                                                                               pin. At reset the device's ports are inputs with a pull-up to VDD.
bit I1.7 I1.6 I1.5 I1.4 I1.3 I1.2 I1.1 I1.0

default X      X     X     X     X        X     X     X

This register is an input-only port. It reflects the incoming logic levels     POWER-ON RESET
of the pins, regardless of whether the pin is defined as an input or an
output by Register 3. Writes to this register have no effect.                  When power is applied to VDD, an internal power-on reset holds the
                                                                               PCA9555 in a reset condition until VDD has reached VPOR. At that
The default value `X' is determined by the externally applied logic            point, the reset condition is released and the PCA9555 registers and
level.
                                                                               SMBus state machine will initialize to their default states. The
Registers 2 and 3 -- Output Port Registers                                     power-on reset typically completes the reset and enables the part by

  bit    O0.7  O0.6  O0.5  O0.4  O0.3     O0.2  O0.1  O0.0                     the time the power supply is above VPOR. However, when it is
default    1     1     1     1     1        1     1     1                      required to reset the part by lowering the power supply, it is

  bit    O1.7  O1.6  O1.5  O1.4  O1.3     O1.2  O1.1  O1.0                     necessary to lower it below 0.2 V.
default    1     1     1     1     1        1     1     1

This register is an output-only port. It reflects the outgoing logic
levels of the pins defined as outputs by Register 6 and 7. Bit values
in this register have no effect on pins defined as inputs. In turn,
reads from this register reflect the value that is in the flip-flop
controlling the output selection, NOT the actual pin value.

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Philips Semiconductors                                                           Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                    PCA9555

DEVICE ADDRESS                                                                  Reading the port registers

                                                slave address                   In order to read data from the PCA9555, the bus master must first
                                                                                send the PCA9555 address with the least significant bit set to a
             0 1 0 0 A2 A1 A0 R/W                                               logic 0 (see Figure 5 for device address). The command byte is sent
                                                                                after the address and determines which register will be accessed.
             fixed  programmable                                                After a restart, the device address is sent again but this time, the
                                         su01441                                least significant bit is set to a logic 1. Data from the register defined
                                                                                by the command byte will then be sent by the PCA9555 (see
             Figure 5. PCA9555 address                                          Figures 8 and 9). Data is clocked into the register on the falling edge
                                                                                of the acknowledge clock pulse. After the first byte is read, additional
BUS TRANSACTIONS                                                                bytes may be read but the data will now reflect the information in the
                                                                                other register in the pair. For example, if you read Input Port 1, then
Writing to the port registers                                                   the next byte read would be Input Port 0. There is no limitation on
                                                                                the number of data bytes received in one read transmission but the
Data is transmitted to the PCA9555 by sending the device address                final byte received, the bus master must not acknowledge the data.
and setting the least significant bit to a logic 0 (see Figure 5 for device
address). The command byte is sent after the address and determines             Interrupt Output
which register will receive the data following the command byte.
                                                                                The open-drain interrupt output is activated when one of the port
The eight registers within the PCA9555 are configured to operate                pins change state and the pin is configured as an input. The interrupt
as four register pairs. The four pairs are Input Ports, Output Ports,           is deactivated when the input returns to its previous state or the
Polarity Inversion Ports, and Configuration Ports. After sending data           input port register is read (see Figure 9). A pin configured as an
to one register, the next data byte will be sent to the other register in       output cannot cause an interrupt. Since each 8-bit port is read
the pair (see Figures and ). For example, if the first byte is sent to          independently, the interrupt caused by Port 0 will not be cleared by a
Output Port (register 3), then the next byte will be stored in Output           read of Port 1 or the other way around.
Port 0 (register 2). There is no limitation on the number of data bytes
sent in one write transmission. In this way, each 8-bit register may            Note that changing an I/O from an output to an input may cause a
be updated independently of the other registers.                                false interrupt to occur if the state of the pin does not match the
                                                                                contents of the Input Port register.

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2004 Sep 30                  1 23 4 56 78 9                                     command byte               data to port 0                 data to port 1                                                       Philips Semiconductors
             SCL
                                                                                                                                                                                                    16-bit I2C and SMBus I/O port with interrupt
                                            slave address

             SDA S 0 1 0 0 A2 A1 A0 0 A 0 0 0 0 0 0 1 0 A 0.7                                              DATA 0            0.0 A 1.7    DATA 1            1.0 A P

                            start condition                 R/W acknowledge                   acknowledge                    acknowledge
                                                                    from slave                from slave                     from slave

             WRITE TO
                   PORT

                  DATA OUT
             FROM PORT 0

                  DATA OUT                                                                                                   tpv
             FROM PORT 1                                                                                                                                               DATA VALID
                                                                                                                                                                                      tpv
                                                                                                                                                                                           SU01442

                                                            Figure 6. WRITE to output port registers

8                            1 2 3 4 56 7 8 9 1 2 3 4 5 6 78 9 1 2 3 4 56 7 8 9 1 2 3 4 5
             SCL

                                             slave address                      command byte               data to register               data to register

             SDA S 0 1 0 0 A2 A1 A0 0 A 0 0 0 0 0 1 1 0 A MSB                                              DATA 0            LSB A MSB    DATA 1            LSB A P

                            start condition                 R/W acknowledge                   acknowledge                    acknowledge
                                                                    from slave                from slave                     from slave

                                                                                                                                                            SU01443

                                                            Figure 7. WRITE to configuration registers

                                                                                                                                                                                                                Product data sheet

                                                                                                                                                                                                    PCA9555
2004 Sep 30                         slave address  acknowledge                             acknowledge        slave address   acknowledge  data from lower   acknowledge                                         Philips Semiconductors
                                                   from slave                              from slave                         from slave    or upper byte    from master
                                                                                                                                              of register                                             16-bit I2C and SMBus I/O port with interrupt

                  S 0 1 0 0 A2 A1 A0 0 A                                     COMMAND BYTE  A S 0 0 1 0 A2 A1 A0 1 A MSB                               DATA   LSB A
                                                                   R/W
                                                                                                                              R/W          first byte

                                                                                           at this moment master-transmitter               data from upper
                                                                                           becomes master-receiver and                     or lower byte of
                                                                                           slave-receiver becomes
                                                                                           slave-transmitter                                    register

                                                                                                                                                             no acknowledge
                                                                                                                                                             from master

                                                                                                                              MSB             DATA           LSB NA P
                                                                                                                                           last byte                        SU01463

             NOTE: Transfer can be stopped at any time by a STOP condition.

                                                                                           Figure 8. READ from register

             SCL  123456789

9                                                                            I0.x                       I1.x                       I0.x                                   I1.x

             SDA S 0 1 0 0 A2 A1 A0 1 A 7 6 5 4 3 2 1 0 A 7 6 5 4 3 2 1 0 A 7 6 5 4 3 2 1 0 A 7 6 5 4 3 2 1 0 1 P

                                                   R/W ACKNOWLEDGE                         ACKNOWLEDGE        ACKNOWLEDGE                                    ACKNOWLEDGE
                                                           FROM SLAVE                      FROM MASTER        FROM MASTER                                    FROM MASTER

                                                                                                                                                                                NON ACKNOWLEDGE
                                                                                                                                                                                         FROM MASTER

             READ FROM PORT 0

             DATA INTO PORT 0

             READ FROM PORT 1

             DATA INTO PORT 1

             INT

                               tIV                                      tIR                                                                                                                                       Product data sheet

                                                                                                                                                                                     SU01464          PCA9555

             NOTES: Transfer of data can be stopped at any moment by a STOP condition. When this occurs, data present at the latest acknowledge phase is valid (output mode).
             It is assumed that the command byte has previously been set to 00 (read input port port register).

                                                                                                   Figure 9. READ input port register -- scenario 1
2004 Sep 30  SCL  123456789                                                                                                                                                                   Philips Semiconductors

                                                              I0.x                  I1.x                 I0.x               I1.x                                                   16-bit I2C and SMBus I/O port with interrupt

             SDA S 0 1 0 0 A2 A1 A0 1 A               DATA 00          A  DATA 10           A  DATA 03         A  DATA 12                                                      1P

                                    R/W ACKNOWLEDGE                    ACKNOWLEDGE          ACKNOWLEDGE        ACKNOWLEDGE
                                            FROM SLAVE                 FROM MASTER          FROM MASTER        FROM MASTER

                                                         tph                                     tps                               NON ACKNOWLEDGE
                                                                                                                                            FROM MASTER

             READ FROM PORT 0

             DATA INTO PORT 0       DATA 00                   DATA 01             DATA 02      DATA 03
             READ FROM PORT 1                                             tph
             DATA INTO PORT 1                DATA 10                                                              tps
                                                                                   DATA 11                                DATA 12

             INT

                               tIV           tIR

                                                                                                                                   SU01651

10           NOTES: Transfer of data can be stopped at any moment by a STOP condition. When this occurs, data present at the latest acknowledge phase is valid (output mode).
             It is assumed that the command byte has previously been set to 00 (read input port port register).

                                                                                                  Figure 10. READ input port register -- scenario 2

                                                                                                                                                                                               Product data sheet

                                                                                                                                                                                   PCA9555
Philips Semiconductors                                                                                                             Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                                                                      PCA9555

TYPICAL APPLICATION

VDD                                                                                                                SUBSYSTEM 1
                                                                                                                      (e.g. temp
             VDD       10 k 10 k 10 k                        2 k                                                        sensor)    SUBSYSTEM 2
                                                                                                                                     (e.g. counter)
                                            VDD      I/O0.0                                                       INT
                                       SCL           I/O0.1                                                                       RESET
         MASTER   SCL                  SDA           I/O0.2
     CONTROLLER   SDA                  INT           I/O0.3                                                                            A
                                                     I/O0.4
                  INT                                I/O0.5

             GND                                                                                        ALARM                ENABLE
                                                                                                                                           B
                                                                                                           SUBSYSTEM 3
                                                                                                        (e.g. alarm system)

                                           PCA9555

                                                     I/O0.6                                                                                                    VDD

                                                     I/O0.7                                                                       Controlled Switch
                                                                                                                                  (e.g. CBT device)

                                                     I/O1.0

                                                     I/O1.1

                                       A1            I/O1.2                                             10 DIGIT
                                                                                                        NUMERIC
                                                     I/O1.3                                              KEYPAD

                                       A0            I/O1.4

                                                     I/O1.5

                                                     I/O1.6

                                                 VSS I/O1.7

     NOTE: Device address configured as 1110100 for this example                                                                              SW02284
               I/O0.0, I/O0.2, I/O0.3, configured as outputs
               I/O0.1, I/O0.4, I/O0.5, configured as inputs
               I/O0.6, I/O0.7, and I/O1.0 to I/O1.7 configured as inputs

                                                                       Figure 11. Typical application.

2004 Sep 30                                      11
Philips Semiconductors                                                                       Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                                PCA9555

ABSOLUTE MAXIMUM RATINGS

In accordance with the Absolute Maximum Rating System (IEC 134)

SYMBOL       PARAMETER                                               CONDITIONS     MIN     MAX                                            UNIT
                                                                                    0.5     6.0                                             V
VDD          Supply voltage                                                      VSS 0.5    6                                              V
VI/O         DC input current on an I/O                                              --      50                                            mA
II/O        DC output current on an I/O                                             --      20                                            mA
             DC input current                                                        --     160                                             mA
  II         Supply current                                                          --     200                                             mA
IDD          Supply current                                                          --     200
ISS         Total power dissipation                                                65     +150                                           mW
Ptot         Storage temperature range                                              40     +85                                             C
Tstg         Operating ambient temperature                                                                                                  C
Tamb

HANDLING

Inputs and outputs are protected against electrostatic discharge in normal handling. However, to be totally safe, it is desirable to take
precautions appropriate to handling MOS devices. Advice can be found in Data Handbook IC24 under "Handling MOS devices".

2004 Sep 30                                                      12
Philips Semiconductors                                                                               Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                                        PCA9555

DC CHARACTERISTICS

VDD = 2.3 V to 5.5 V; VSS = 0 V; Tamb = 40 to +85 C; unless otherwise specified.

SYMBOL                    PARAMETER                   CONDITIONS                    MIN      TYP    MAX      UNIT

Supplies

VDD          Supply voltage                                                         2.3      --     5.5                                   V

IDD          Supply current              Operating mode; VDD = 5.5 V; no load;      --       135    200                                   A
                                         fSCL = 100 kHz

Istbl        Standby current             Standby mode; VDD = 5.5 V; no load;        --       1.1    1.5                                   mA
                                         VI = VSS; fSCL = 0 kHz; I/O = inputs

Istbh        Standby current             Standby mode; VDD = 5.5 V; no load;        --       0.25   1                                     A
                                         VI = VDD; fSCL = 0 kHz; I/O = inputs

   VPOR Power-on reset voltage (Note 1)  No load; VI = VDD or VSS                   --       1.5    1.65                                  V
input SCL; input/output SDA

     VIL     LOW-level input voltage                                                0.5     --     0.3 VDD                               V
     VIH     HIGH-level input voltage
     IOL     LOW-level output current                                               0.7 VDD  --     5.5                                   V
      IL     Leakage current
      CI     Input capacitance           VOL = 0.4V                                 3        --     --                                    mA
I/Os                                     VI = VDD = VSS
                                         VI = VSS                                   1       --     +1                                    A

                                                                                    --       6      10                                    pF

VIL          LOW-level input voltage                                                0.5     --     0.3VDD                                V

VIH          HIGH-level input voltage                                               0.7VDD   --     5.5                                   V

                                         VOL = 0.5 V; VDD = 2.35.5 V; Note 2       8        820   --                                    mA

IOL          LOW-level output current    VOL = 0.7 V; VDD = 2.35.5 V; Note 2       10       1024  --                                    mA

                                         IOH = 8 mA; VDD = 2.3 V; Note 3           1.8      --     --                                    V

                                         IOH = 10 mA; VDD = 2.3 V; Note 3          1.7      --     --                                    V

                                         IOH = 8 mA; VDD = 3.0 V; Note 3           2.6      --     --                                    V

VOH          HIGH-level output voltage   IOH = 10 mA; VDD = 3.0 V; Note 3          2.5      --     --                                    V

                                         IOH = 8 mA; VDD = 4.75 V; Note 3          4.1      --     --                                    V

                                         IOH = 10 mA; VDD = 4.75 V; Note 3         4.0      --     --                                    V
                                         VDD = 3.6 V; VI = VDD
IIH          Input leakage current       VDD = 5.5 V; VI = VSS                      --       --     1                                     A

IIL          Input leakage current                                                  --       --     100                                  A

CI           Input capacitance                                                      --       3.7    5                                     pF

CO           Output capacitance                                                     --       3.7    5                                     pF

Interrupt INT

IOL          LOW level output current    VOL = 0.4 V                                3        --     --                                    mA

Select Inputs A0, A1, A2

VIL          LOW-level input voltage                                                0.5     --     0.3VDD                                V

VIH          HIGH-level input voltage                                               0.7VDD   --     5.5                                   V

ILI          Input leakage current                                                  1       --     1                                     A

NOTES:

1. VDD must be lowered to 0.2 V in order to reset part.
2. Each I/O must be externally limited to a maximum of 25 mA and each octal (I/O0.0 to I/O0.7 and I/O1.0 to I/O1.7) must be limited to a

    maximum current of 100 mA for a device total of 200 mA.

3. The total current sourced by all I/Os must be limited to 160 mA.

2004 Sep 30                                           13
Philips Semiconductors                                                                                                       Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                                                                PCA9555

                             1.4                                    SW02259
             IDD (mA)
                                  VDD = 5.5 V                                                                Tamb = 40 C
                             1.2  V+ = 5.5 V                                                                 Tamb = +25 C
                                  A2, A1, A0 set to `0'                                                      Tamb = +85 C
                             1.0
                                                                                                             IOH = 8 mA
             0.8                                                                                             IOH = 10 mA

             0.6                                                                                             IOH = 8 mA
                                                                                                             IOH = 10 mA
             0.4

             0.2

             0.0                         One 0's         Three 0's  All 0's
                         All 1's

NOTE:
Each I/O adds about 0.07 mA to IDD when held LOW.

                                                              Figure 12. IDD versus number of I/Os held LOW

                        5.5                                         SW02281
             VOH (V)

                        5.0
                        4.5
                        4.0
                        3.5
                        3.0
                        2.5
                        2.0

                                  2.7 V                  3.6 V      5.5 V
                                                         VDD

                                         Figure 13. VOH maximum

                                                                    SW02282

                         4.5
             VOH (V)

                         4.0

             3.5

             3.0

             2.5

             2.0

             1.5                                         3.0 V      4.75 V
                              2.3 V                      VDD

                                         Figure 14. VOH minimum

2004 Sep 30                                              14
Philips Semiconductors                                                                                                                Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                                                                         PCA9555

AC SPECIFICATIONS

SYMBOL                                 PARAMETER                                       STANDARD MODE                        FAST MODE     UNITS
                                                                                              I2C-BUS                         I2C-BUS
                                                                                                                                           kHz
                                                                                       MIN          MAX       MIN                    MAX    s
                                                                                                                                            s
fSCL         Operating frequency                                                                0   100                     0        400    s
                                                                                                     --                                     s
tBUF         Bus free time between STOP and START conditions                           4.7           --       1.3                    --     s
                                                                                                     --                                     ns
tHD;STA Hold time after (repeated) START condition                                     4.0           --       0.6                    --     ns
                                                                                                    3.45                                    ns
tSU;STA Repeated START condition setup time                                            4.7           --       0.6                    --     s
                                                                                                     --                                     s
tSU;STO Setup time for STOP condition                                                  4.0           --       0.6                    --     ns
                                                                                                     --                                     ns
tVD;ACK Valid time of ACK condition2                                                   0.3           --       0.1                    0.9    ns
                                                                                                    300
tHD;DAT Data in hold time                                                                       0   1000                    0        --     ns
                                                                                                     50                                     ns
tVD;DAT Data out valid time3                                                           300                    50                     --     s

tSU;DAT Data setup time                                                                250                    100                    --     s
                                                                                                                                            s
tLOW         Clock LOW period                                                          4.7                    1.3                    --

tHIGH        Clock HIGH period                                                         4.0                    0.6                    --

tF           Clock/Data fall time                                                               --        20 + 0.1Cb 1               300

tR           Clock/Data rise time                                                               --        20 + 0.1Cb 1               300

tSP          Pulse width of spikes that must be suppressed by the input filters                 --            --                     50

Port Timing

tPV          Output data valid                                                                  --  200       --                     200

tPS          Input data setup time                                                     150          --        150                    --

tPH          Input data hold time                                                               1   --                      1        --

Interrupt Timing

tIV          Interrupt valid                                                                    --  4         --                       4

tIR          Interrupt reset                                                                    --  4         --                       4

NOTES:

1. Cb = total capacitance of one bus line in pF.
2. tVD;ACK = time for Acknowledgement signal from SCL LOW to SDA (out) LOW.
3. tVD;DAT = minimum time for SDA data out to be valid following SCL LOW.

        SDA                     tLOW             tSU;DAT        tF                     tHD;STA      tSP   tR                   tBUF
                  tF                         tR

         SCL                  tHD;STA            tHD;DAT tHIGH      tSU;STA                            tSU;STD                       S
                         S                                                         SR                                    P                        SU01469

                                                                Figure 15. Definition of timing

2004 Sep 30                                                         15
Philips Semiconductors                                    Product data sheet

16-bit I2C and SMBus I/O port with interrupt             PCA9555

DIP24: plastic dual in-line package; 24 leads (600 mil)       SOT101-1

2004 Sep 30  16
Philips Semiconductors                                             Product data sheet

16-bit I2C and SMBus I/O port with interrupt                      PCA9555

SO24: plastic small outline package; 24 leads; body width 7.5 mm       SOT137-1

2004 Sep 30  17
Philips Semiconductors                                                      Product data sheet

16-bit I2C and SMBus I/O port with interrupt                               PCA9555

SSOP24: plastic shrink small outline package; 24 leads; body width 5.3 mm       SOT340-1

2004 Sep 30  18
Philips Semiconductors                                                            Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                     PCA9555

TSSOP24: plastic thin shrink small outline package; 24 leads; body width 4.4 mm  SOT355-1

2004 Sep 30  19
Philips Semiconductors                                                                   Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                            PCA9555

HVQFN24: plastic thermal enhanced very thin quad flat package; no leads; 24 terminals;  SOT616-1
body 4 x 4 x 0.85 mm

2004 Sep 30  20
Philips Semiconductors                         Product data sheet

16-bit I2C and SMBus I/O port with interrupt  PCA9555

REVISION HISTORY

Rev          Date      Description

_5           20040930  Product data sheet (9397 750 14125). Supersedes data of 2004 Jul 27 (9397 750 13271).
                       Modifications:
_4           20040727
                        Section "Registers 0 and 1--Input Port Registers" on page 6: add register bit table and second paragraph.
_3           20020726   Figure 11 on page 11: resistor values modified
                        "DC Characteristics" table on page 13:
_2           20020513
                           sub-section "I/Os":
_1           20010507        change VIL (max) from 0.8 V to 0.3VDD
                             change VIH (min) from 2.0 V to 0.7VDD

                           sub-section "Select inputs A0, A1, A2:
                             change VIL (max) from 0.8 V to 0.3VDD
                             change VIH (min) from 2.0 V to 0.7VDD

                           Add (new) Note 1
                           Note 2 re-written.

                       Product data (9397 750 13271). Supersedes data of 2002 Jul 26 (9397 750 10164).

                       Product data (9397 750 10164). ECN 853-2252 28672 of 26 July 2002.
                       Supersedes data of 2002 May 13 (9397 750 09818).

                       Product data (9397 750 09818).

                       Product data (9397 750 08343).

2004 Sep 30            21
Philips Semiconductors                                                                       Product data sheet

16-bit I2C and SMBus I/O port with interrupt                                                PCA9555

                         Purchase of Philips I2C components conveys a license under the Philips' I2C patent
                         to use the components in the I2C system provided the system conforms to the
                         I2C specifications defined by Philips. This specification can be ordered using the

                         code 9398 393 40011.

Data sheet status

Level  Data sheet status [1]  Product         Definitions
                              status [2] [3]
                                              This data sheet contains data from the objective specification for product development.
I      Objective data         Development     Philips Semiconductors reserves the right to change the specification in any manner without notice.

II     Preliminary data       Qualification   This data sheet contains data from the preliminary specification. Supplementary data will be published
                                              at a later date. Philips Semiconductors reserves the right to change the specification without notice, in
                                              order to improve the design and supply the best possible product.

III    Product data           Production      This data sheet contains data from the product specification. Philips Semiconductors reserves the
                                              right to make changes at any time in order to improve the design, manufacturing and supply. Relevant
                                              changes will be communicated via a Customer Product/Process Change Notification (CPCN).

[1] Please consult the most recently issued data sheet before initiating or completing a design.

[2] The product status of the device(s) described in this data sheet may have changed since this data sheet was published. The latest information is available on the Internet at URL
      http://www.semiconductors.philips.com.

[3] For data sheets describing multiple type numbers, the highest-level product status determines the data sheet status.

Definitions

Short-form specification -- The data in a short-form specification is extracted from a full data sheet with the same type number and title. For detailed information see
the relevant data sheet or data handbook.

Limiting values definition -- Limiting values given are in accordance with the Absolute Maximum Rating System (IEC 60134). Stress above one or more of the limiting
values may cause permanent damage to the device. These are stress ratings only and operation of the device at these or at any other conditions above those given
in the Characteristics sections of the specification is not implied. Exposure to limiting values for extended periods may affect device reliability.

Application information -- Applications that are described herein for any of these products are for illustrative purposes only. Philips Semiconductors make no
representation or warranty that such applications will be suitable for the specified use without further testing or modification.

Disclaimers

Life support -- These products are not designed for use in life support appliances, devices, or systems where malfunction of these products can reasonably be
expected to result in personal injury. Philips Semiconductors customers using or selling these products for use in such applications do so at their own risk and agree
to fully indemnify Philips Semiconductors for any damages resulting from such application.

Right to make changes -- Philips Semiconductors reserves the right to make changes in the products--including circuits, standard cells, and/or software--described
or contained herein in order to improve design and/or performance. When the product is in full production (status `Production'), relevant changes will be communicated
via a Customer Product/Process Change Notification (CPCN). Philips Semiconductors assumes no responsibility or liability for the use of any of these products, conveys
no license or title under any patent, copyright, or mask work right to these products, and makes no representations or warranties that these products are free from patent,
copyright, or mask work right infringement, unless otherwise specified.

Contact information                                                 Koninklijke Philips Electronics N.V. 2004
                                                                            All rights reserved. Printed in U.S.A.
    For additional information please visit
    http://www.semiconductors.philips.com.    Fax: +31 40 27 24825

     For sales offices addresses send e-mail to:                    Document order number:  Date of release: 09-04
     sales.addresses@www.semiconductors.philips.com.                                                9397 750 14125

Philips
Semiconductors

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