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PCA9501D,112

器件型号:PCA9501D,112
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:NXP
厂商官网:https://www.nxp.com
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器件描述

256 X 8 EEPROM, 8 I/O, PIA-GENERAL PURPOSE, PDSO20

256 × 8 电可擦除只读存储器, 8 输入/输出, 通用PIA, PDSO20

参数
PCA9501D,112功能数量 1
PCA9501D,112端子数量 20
PCA9501D,112最大工作温度 85 Cel
PCA9501D,112最小工作温度 -40 Cel
PCA9501D,112最大供电/工作电压 3.6 V
PCA9501D,112最小供电/工作电压 2.5 V
PCA9501D,112额定供电电压 3.3 V
PCA9501D,112输入输出总线数量 8
PCA9501D,112加工封装描述 7.50 MM, PLASTIC, MS-013, SOT163-1, SOP-20
PCA9501D,112无铅 Yes
PCA9501D,112欧盟RoHS规范 Yes
PCA9501D,112中国RoHS规范 Yes
PCA9501D,112状态 ACTIVE
PCA9501D,112包装形状 RECTANGULAR
PCA9501D,112包装尺寸 SMALL OUTLINE
PCA9501D,112表面贴装 Yes
PCA9501D,112端子形式 GULL WING
PCA9501D,112端子间距 1.27 mm
PCA9501D,112端子涂层 NICKEL PALLADIUM GOLD
PCA9501D,112端子位置 DUAL
PCA9501D,112包装材料 PLASTIC/EPOXY
PCA9501D,112温度等级 INDUSTRIAL
PCA9501D,112微处理器类型 PIA-GENERAL PURPOSE
PCA9501D,112端口数 1

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PCA9501D,112器件文档内容

PCA9501

8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit
EEPROM and 6 address pins

Rev. 04 -- 10 February 2009  Product data sheet

1. General description

                              The PCA9501 is an 8-bit I/O expander with an on-board 2-kbit EEPROM.

                              The I/O expandable eight quasi-bidirectional data pins can be independently assigned as
                              inputs or outputs to monitor board level status or activate indicator devices such as LEDs.
                              The system master writes to the I/O configuration bits in the same way as for the
                              PCF8574. The data for each input or output is kept in the corresponding input or output
                              register. The system master can read all registers.

                              The EEPROM can be used to store error codes or board manufacturing data for
                              read-back by application software for diagnostic purposes and are included in the I/O
                              expander package.

                              The PCA9501 active LOW open-drain interrupt output is activated when any input state
                              differs from its corresponding input port register state. It is used to indicate to the system
                              master that an input state has changed and the device needs to be interrogated.

                              The PCA9501 has six address pins with internal pull-up resistors allowing up to
                              64 devices to share the common two-wire I2C-bus software protocol serial data bus. The
                              fixed GPIO address starts with `0' and the fixed EEPROM I2C-bus address starts with `1',
                              so the PCA9501 appears as two separate devices to the bus master.

                              The PCA9501 supports hot insertion to facilitate usage in removable cards on backplane
                              systems.

2. Features

                              I 8 general purpose input/output expander/collector
                              I Replacement for PCF8574 with integrated 2-kbit EEPROM
                              I Internal 256 8 EEPROM
                              I Self timed write cycle (5 ms typical)
                              I 16 byte page write operation
                              I I2C-bus and SMBus interface logic
                              I Internal power-on reset
                              I Noise filter on SCL/SDA inputs
                              I Active LOW interrupt output
                              I 6 address pins allowing up to 64 devices on the I2C-bus/SMBus
                              I No glitch on power-up
                              I Supports hot insertion
                              I Power-up with all channels configured as inputs
NXP Semiconductors                                                 PCA9501

                                   8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

                    I Low standby current
                    I Operating power supply voltage range of 2.5 V to 3.6 V
                    I 5 V tolerant inputs/outputs
                    I 0 Hz to 400 kHz clock frequency
                    I ESD protection exceeds 2000 V HBM per JESD22-A114, 200 V MM per

                        JESD22-A115 and 1000 V CDM per JESD22-C101
                    I Latch-up testing is done to JEDEC Standard JESD78 which exceeds 100 mA
                    I Packages offered: SO20, TSSOP20, HVQFN20

3. Applications

                              I Board version tracking and configuration
                              I Board health monitoring and status reporting
                              I Multi-card systems in telecom, networking, and base station infrastructure equipment
                              I Field recall and troubleshooting functions for installed boards
                              I General-purpose integrated I/O with memory
                              I Replacement for PCF8574 with integrated 2-kbit EEPROM
                              I Bus master sees GPIO and EEPROM as two separate devices
                              I Six hardware address pins allow up to 64 PCA9501s to be located in the same

                                  I2C-bus/SMBus

4. Ordering information

                    Table 1. Ordering information

                    Type number Package

                         Name                  Description                                  Version

                    PCA9501D SO20              plastic small outline package; 20 leads;     SOT163-1
                                               body width 7.5 mm

                    PCA9501PW TSSOP20 plastic thin shrink small outline package; 20 leads;  SOT360-1
                                                            body width 4.4 mm

                    PCA9501BS HVQFN20 plastic thermal enhanced very thin quad flat package; SOT662-1
                                                            no leads; 20 terminals; body 5 5 0.85 mm

                    4.1 Ordering options

                    Table 2. Ordering options  Topside mark     Temperature range
                    Type number                PCA9501D         -40 C to +85 C
                    PCA9501D                   PCA9501          -40 C to +85 C
                    PCA9501PW                  9501             -40 C to +85 C
                    PCA9501BS

PCA9501_4                          Rev. 04 -- 10 February 2009                            NXP B.V. 2009. All rights reserved.

Product data sheet                                                                                            2 of 28
NXP Semiconductors                                                PCA9501

5. Block diagram                  8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

                         PCA9501

                                                                    300 k

                     A0                                                                  8-bit     INPUT/               IO0
                     A1                                                                           OUTPUT                IO1
                     A2                                                              write pulse   PORTS                IO2
                     A3                                                              read pulse                         IO3
                     A4                                                                                                 IO4
                     A5           INPUT                             I2C-BUS/SMBus                                       IO5
                                  FILTER                               CONTROL                                          IO6
                    SCL                                                                                                 IO7
                    SDA
                                                                                                                     VDD
                                                                                                     LP
                                                                                                  FILTER                      INT

                    VDD

                    VSS           POWER-ON
                                     RESET

                    WC                                                     EEPROM
                                                                            256 8

                                                                                                  002aac000

                                   Fig 1. Block diagram of PCA9501

6. Pinning information

                  6.1 Pinning

                          A0 1   PCA9501D    20 VDD                                   A0 1        PCA9501PW          20 VDD
                          A1 2               19 SDA                                   A1 2                           19 SDA
                          A2 3               18 SCL                                   A2 3                           18 SCL
                         IO0 4               17 WC                                   IO0 4                           17 WC
                         IO1 5               16 IO7                                  IO1 5                           16 IO7
                         IO2 6               15 IO6                                  IO2 6                           15 IO6
                         IO3 7               14 IO5                                  IO3 7                           14 IO5
                         INT 8               13 IO4                                  INT 8                           13 IO4
                          A5 9               12 A3                                    A5 9                           12 A3
                         VSS 10              11 A4                                   VSS 10                          11 A4

                                  002aab997                                                               002aab998

                    Fig 2. Pin configuration for SO20                      Fig 3. Pin configuration for TSSOP20

PCA9501_4                         Rev. 04 -- 10 February 2009                                              NXP B.V. 2009. All rights reserved.

Product data sheet                                                                                                              3 of 28
NXP Semiconductors                                                       PCA9501

                                         8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

                                         terminal 1   20 A1
                                         index area        19 A0
                                                                 18 VDD
                                                                       17 SDA
                                                                             16 SCL

                                                A2 1    PCA9501BS                                               15 WC
                                               IO0 2                                                            14 IO7
                                               IO1 3                                                            13 IO6
                                               IO2 4                                                            12 IO5
                                               IO3 5                                                            11 IO4

                                                      INT 6                                                     002aab999
                                                           A5 7
                                                                 VSS 8
                                                                       A4 9
                                                                             A3 10

                                                                                          Transparent top view

                    Fig 4. Pin configuration for HVQFN20

                    6.2 Pin description

                    Table 3.  Pin description           Description
                    Symbol     Pin
                               SO20, TSSOP20   HVQFN20
                    A0         1
                    A1         2               19       address lines (internal pull-up)
                    A2         3
                    A3         12              20
                    A4         11
                    A5         9               1
                    IO0        4
                    IO1        5               10
                    IO2        6
                    IO3        7               9
                    IO4        13
                    IO5        14              7
                    IO6        15
                    IO7        16              2        quasi-bidirectional I/O pins
                    INT        8
                    VSS        10              3
                    WC         17
                    SCL        18              4
                    SDA        19
                    VDD        20              5

                                               11

                                               12

                                               13

                                               14

                                               6        active LOW interrupt output (open-drain)

                                               8[1]     supply ground

                                               15       active LOW write control pin

                                               16       I2C-bus serial clock

                                               17       I2C-bus serial data

                                               18       supply voltage

                    [1] HVQFN20 package die supply ground is connected to both VSS pin and exposed center pad. VSS pin must
                          be connected to supply ground for proper device operation. For enhanced thermal, electrical, and board
                          level performance, the exposed pad needs to be soldered to the board using a corresponding thermal pad
                          on the board and for proper heat conduction through the board, thermal vias need to be incorporated in the
                          printed-circuit board in the thermal pad region.

PCA9501_4                                Rev. 04 -- 10 February 2009                                                       NXP B.V. 2009. All rights reserved.

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                                               8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

7. Functional description

                              Refer also to Figure 1 "Block diagram of PCA9501".

                           write pulse                                                                  VDD

                                                                                         100 A

                    data from shift register   DQ                                                       IO0 to IO7
                              power-on reset      FF                                                    VSS

                                   read pulse  CI
                       data to shift register      S

                                                                    DQ
                                                                        FF

                                                                    CI
                                                                         S

                                                                                                        to interrupt logic
                                                                                         002aac001

                    Fig 5. Simplified schematic diagram of each I/O

                    7.1 Device addressing

                            Following a START condition, the bus master must output the address of the slave it is
                            accessing. The address of the PCA9501 is shown in Figure 6. Internal pull-up resistors
                            are incorporated on the hardware-selectable address pins.

                            The last bit of the address byte defines the operation to be performed. When set to logic 1
                            a read is selected, while a logic 0 selects a write operation.

                           slave address                                                 slave address

                    0 A5 A4 A3 A2 A1 A0 R/W                                       1 A5 A4 A3 A2 A1 A0 R/W

                    fixed  hardware programmable                                  fixed  hardware programmable
                                                                002aac002                                                     002aac003

                           a. I/O expander                                  b. Memory
                    Fig 6. PCA9501 slave addresses

                    Remark: Reserved I2C-bus addresses must be used with caution since they can interfere
                    with:

                      Reserved for future use I2C-bus addresses (0000 011, 1111 1xx)
                      Slave devices that use the 10-bit addressing scheme (1111 0xx)
                      Slave devices that are designed to respond to the General Call address (0000 000)
                      Hs-mode master code (0000 1xx)

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                    7.2 Control register

                            The PCA9501 contains a single 8-bit register called the Control register, which can be
                            written and read via the I2C-bus. This register is sent after a successful acknowledgment
                            of the slave address.

                            It contains the I/O operation information.

                    7.3 I/O operations

                            (Refer also to Figure 5.)

                            Each of the PCA9501's eight I/Os can be independently used as an input or output.
                            Output data is transmitted to the port by the I/O Write mode (see Figure 7). Input I/O data
                            is transferred from the port to the microcontroller by the Read mode (see Figure 8).

SCL 1 2 3 4 5 6 7 8 9

             slave address (I/O expander)                      data to port                            data to port

SDA S 0 A5 A4 A3 A2 A1 A0 0 A                                  DATA 1                     A            DATA 2                   A

        START condition                   R/W acknowledge                                 acknowledge                           acknowledge
write to port                                      from slave                             from slave                            from slave
data out from port
                                                                             tv(Q)                                       tv(Q)
                                                                                                       DATA 1 VALID
                                                                                                                                   DATA 2 VALID
                                                                                                                                         002aad290

Fig 7. I/O Write mode (output)

             SCL 1 2 3 4 5 6 7 8 9

                         slave address (I/O expander)          data from port                          data from port              no acknowledge
             SDA S 0 A5 A4 A3 A2 A1 A0 1 A                         DATA 1                                                          from master
                                                                                             A            DATA 4                   1P

                    START condition        R/W acknowledge                                   acknowledge                                STOP
                                                    from slave                               from master                                condition

read from                         DATA 1   th(D)               DATA 2                                      DATA 4                       002aad291
       port         tv(INT)                                              DATA 3                 trst(INT)
                                                                                  tsu(D)
data into
       port

        INT

Fig 8. I/O Read mode (input)

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7.3.1 Quasi-bidirectional I/Os

          A quasi-bidirectional I/O can be used as an input or output without the use of a control
          signal for data direction. At power-on the I/Os are HIGH. In this mode, only a current
          source to VDD is active. An additional strong pull-up to VDD allows fast rising edges into
          heavily loaded outputs. These devices turn on when an output is written HIGH, and are
          switched off by the negative edge of SCL. The I/Os should be HIGH before being used as
          inputs. See Figure 9.

SCL 1 2 3 4 5 6 7 8 9                        data to port                     data to port  STOP
        slave address (I/O expander)                                                        condition

SDA S 0 A5 A4 A3 A2 A1 A0 0 A                1                   A            0             AP

        START condition     R/W acknowledge  IO3                 acknowledge  IO3           acknowledge
IO3 output voltage                                                                          from slave
                            from slave                           from slave

IO3 pull-up output current

                                                           IOHt                             IOH
                                                                                                 002aad292

Fig 9. Transient pull-up current (IOHt) while IO3 changes from LOW to HIGH and back to LOW

7.3.2 Interrupt

          The PCA9501 provides an open-drain output (INT) which can be fed to a corresponding
          input of the microcontroller. This gives these chips a type of master function which can
          initiate an action elsewhere in the system. See Figure 10.

                    An interrupt is generated by any rising or falling edge of the port inputs in the input mode.
                    After time tv(INT) the signal INT is valid. See Figure 11.

                    Resetting and reactivating the interrupt circuit is achieved when data on the port is
                    changed to the original setting or data is read from or written to the port which has
                    generated the interrupt.

                    Resetting occurs as follows:

                      In the Read mode at the acknowledge bit after the rising edge of the SCL signal
                      In the Write mode at the acknowledge bit after the HIGH-to-LOW transition of the SCL

                         signal

                      Returning of the port data to its original setting
                      Interrupts which occur during the acknowledge clock pulse may be lost (or very short)

                         due to the resetting of the interrupt during this pulse.

                    Each change of the I/Os after resetting will be detected and, after the next rising clock
                    edge, will be transmitted as INT. Reading from or writing to another device does not affect
                    the interrupt circuit.

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                                     8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

                                                           VDD   device 1        device 2                   device 16
                    MICROCONTROLLER                             PCA9501         PCA9501                    PCA9501

                                             INT                     INT             INT                        INT

                                                                                                              002aad293

                    Fig 10. Application of multiple PCA9501s with interrupt

                                     SCL 1 2 3 4 5 6 7 8 9

                                                 slave address (I/O expander)              data from port  1P
                                     SDA S 0 A5 A4 A3 A2 A1 A0 1 A                         1                    STOP
                                                                                                                condition
                                     START condition                       R/W             IO5
                                                                                                                002aad294
                                                                                acknowledge
                                                                                from slave

                    data into IO5    tv(INT)                    trst(INT)
                                INT

                    Fig 11. Interrupt generated by a change of input to IO5

   7.4 Memory operations

7.4.1 Write operations

            Write operations require an additional address field to indicate the memory address
            location to be written. The address field is eight bits long providing access to any one of
            the 256 words of memory. There are two types of write operations, `byte write' and `page
            write'.

            Write operation is possible when the Write Control pin (WC) is put at a LOW logic level (0).
            When this control signal is set at 1, write operation is not possible and data in the memory
            is protected.

            `Byte write' and `page write' explained below assume that WC is set to 0.

7.4.1.1 Byte write

            To perform a byte write, the START condition is followed by the memory slave address and
            the R/W bit set to 0. The PCA9501 will respond with an acknowledge and then consider
            the next eight bits sent as the word address and the eight bits after the word address as
            the data. The PCA9501 will issue an acknowledge after the receipt of both the word
            address and the data. To terminate the data transfer the master issues the STOP
            condition, initiating the internal write cycle to the non-volatile memory. Only write and read
            operations to the quasi-bidirectional I/Os are allowed during the internal write cycle.

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                                              8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

                    slave address (memory)                         word address             data

SDA S 1 A5 A4 A3 A2 A1 A0 0 A                                                    A                   AP

                             START condition  R/W acknowledge                    acknowledge      acknowledge STOP condition.
                                                       from slave                from slave          from slave Write to the memory
Fig 12. Byte write                                                                                                    is performed.

                                                                                                                                         002aad296

7.4.1.2 Page write

            A page write is initiated in the same way as the byte write, if after sending the first word of
            data the STOP condition is not received, the PCA9501 considers subsequent words as
            data. After each data word the PCA9501 responds with an acknowledge and the four least
            significant bits of the memory address field are incremented. Should the master not send
            a STOP condition after 16 data words, the address counter will return to its initial value
            and overwrite the data previously written. After the receipt of the STOP condition the
            inputs will behave as with the byte write during the internal write cycle.

                slave address (memory)        word address                       data to memory      data to memory
SDA S 1 A5 A4 A3 A2 A1 A0 0 A                                                                          DATA n + 3
                                                                   A                DATA n        A                  AP

START condition                               R/W acknowledge      acknowledge      acknowledge                          acknowledge
                                                       from slave  from slave          from slave                            from slave

                                                                                                                            STOP condition.
                                                                                                     Write to the memory is performed.

                                                                                                                     002aad297

Fig 13. Page write

7.4.2 Read operations

            PCA9501 read operations are initiated in an identical manner to write operations with the
            exception that the memory slave address R/W bit is set to `1'. There are three types of
            read operations: current address read, random read and sequential read.

7.4.2.1 Current address read

            The PCA9501 contains an internal address counter that increments after each read or
            write access and as a result, if the last word accessed was at address `n' then the address
            counter contains the address `n + 1'.

            When the PCA9501 receives its memory slave address with the R/W bit set to one it
            issues an acknowledge and uses the next eight clocks to transmit the data contained at
            the address stored in the address counter. The master ceases the transmission by issuing
            the STOP condition after the eighth bit. There is no ninth clock cycle for the acknowledge.

PCA9501_4                                     Rev. 04 -- 10 February 2009                                 NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                                                      PCA9501

                                                        8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

                                            slave address (memory)                   data from memory

                                SDA S 1 A5 A4 A3 A2 A1 A0 1 A                                                   P

                                                           START condition  R/W acknowledge                     STOP condition
                                                                                     from slave                          002aad298
                                Fig 14. Current address read

7.4.2.2 Random read

            The PCA9501's random read mode allows the address to be read from to be specified by
            the master. This is done by performing a dummy write to set the address counter to the
            location to be read. The master must perform a byte write to the address location to be
            read, but instead of transmitting the data after receiving the acknowledge from the
            PCA9501, the master re-issues the START condition and memory slave address with the
            R/W bit set to one. The PCA9501 will then transmit an acknowledge and use the next
            eight clock cycles to transmit the data contained in the addressed location. The master
            ceases the transmission by issuing the STOP condition after the eighth bit, omitting the
            ninth clock cycle acknowledge.

                slave address (memory)      word address                       slave address (memory)           data from memory
SDA S 1 A5 A4 A3 A2 A1 A0 0 A
                                                                            A S 1 A5 A4 A3 A2 A1 A0 1 A                                  P

               START condition  R/W acknowledge acknowledge START condition                            R/W                     STOP
                                                                                                                            condition
Fig 15. Random read                         from slave  from slave                               acknowledge
                                                                                                    from slave                002aad299

7.4.2.3 Sequential read

            The PCA9501 sequential read is an extension of either the current address read or
            random read. If the master does not issue a STOP condition after it has received the
            eighth data bit, but instead issues an acknowledge, the PCA9501 will increment the
            address counter and use the next eight cycles to transmit the data from that location. The
            master can continue this process to read the contents of the entire memory. Upon
            reaching address 255 the counter will return to address 0 and continue transmitting data
            until a STOP condition is received. The master ceases the transmission by issuing the
            STOP condition after the eighth bit, omitting the ninth clock cycle acknowledge.

                    slave address (memory)              data from memory       data from memory        data from memory

SDA S 1 A5 A4 A3 A2 A1 A0 1 A                           DATA n              A  DATA n + 1        A              DATA n + X          P

START condition                             R/W acknowledge acknowledge              acknowledge                               STOP
                                                                                      from master                           condition
                                            from slave    from master
                                                                                                                              002aad300

Fig 16. Sequential read

PCA9501_4                                               Rev. 04 -- 10 February 2009                                 NXP B.V. 2009. All rights reserved.

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                                          8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

8. Characteristics of the I2C-bus

                              The I2C-bus is for 2-way, 2-line communication between different ICs or modules. The two
                              lines are a serial data line (SDA) and a serial clock line (SCL). Both lines must be
                              connected to a positive supply via a pull-up resistor when connected to the output stages
                              of a device. Data transfer may be initiated only when the bus is not busy.

                  8.1 Bit transfer

                              One data bit is transferred during each clock pulse. The data on the SDA line must remain
                              stable during the HIGH period of the clock pulse as changes in the data line at this time
                              will be interpreted as control signals (see Figure 17).

                         SDA

                         SCL

                                          data line                    change   mba607
                                            stable;                    of data
                                          data valid                   allowed

                    Fig 17. Bit transfer

8.1.1 START and STOP conditions

          Both data and clock lines remain HIGH when the bus is not busy. A HIGH-to-LOW
          transition of the data line while the clock is HIGH is defined as the START condition (S). A
          LOW-to-HIGH transition of the data line while the clock is HIGH is defined as the STOP
          condition (P) (see Figure 18).

                    SDA

                             SCL                                                         P
                                                       S
                                                                                STOP condition
                                            START condition                                            mba608

                    Fig 18. Definition of START and STOP conditions

                    8.2 System configuration

                            A device generating a message is a `transmitter'; a device receiving is the `receiver'. The
                            device that controls the message is the `master' and the devices which are controlled by
                            the master are the `slaves' (see Figure 19).

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NXP Semiconductors                                                      PCA9501

                                        8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

SDA                             SLAVE         SLAVE           MASTER        MASTER                I2C-BUS
SCL                           RECEIVER  TRANSMITTER/      TRANSMITTER   TRANSMITTER/          MULTIPLEXER

                 MASTER                    RECEIVER                        RECEIVER
             TRANSMITTER/

                RECEIVER

                                                                        SLAVE

                                                                                                 002aaa966

Fig 19. System configuration

                    8.3 Acknowledge

                            The number of data bytes transferred between the START and the STOP conditions from
                            transmitter to receiver is not limited. Each byte of eight bits is followed by one
                            acknowledge bit. The acknowledge bit is a HIGH level put on the bus by the transmitter,
                            whereas the master generates an extra acknowledge related clock pulse.

                            A slave receiver which is addressed must generate an acknowledge after the reception of
                            each byte. Also a master must generate an acknowledge after the reception of each byte
                            that has been clocked out of the slave transmitter. The device that acknowledges has to
                            pull down the SDA line during the acknowledge clock pulse, so that the SDA line is stable
                            LOW during the HIGH period of the acknowledge related clock pulse; set-up and hold
                            times must be taken into account.

                            A master receiver must signal an end of data to the transmitter by not generating an
                            acknowledge on the last byte that has been clocked out of the slave. In this event, the
                            transmitter must leave the data line HIGH to enable the master to generate a STOP
                            condition.

                                 data output
                              by transmitter

                                                                        not acknowledge

                              data output
                              by receiver

                                                                        acknowledge

                              SCL from master             1          2  8                     9

                                               S                             clock pulse for
                                                                        acknowledgement
                                                START
                                               condition                                      002aaa987

                    Fig 20. Acknowledgement on the I2C-bus

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NXP Semiconductors                                                     PCA9501

                                       8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

9. Application design-in information

                              A central processor/controller typically located on the system main board can use the
                              400 kHz I2C-bus/SMBus to poll the PCA9501 devices located on the system cards for
                              status or version control type of information. The PCA9501 may be programmed at
                              manufacturing to store information regarding board build, firmware version, manufacturer
                              identification, configuration option data, and so on. Alternately, these devices can be used
                              as convenient interface for board configuration, thereby utilizing the I2C-bus/SMBus as an
                              intra-system communication bus

                                         up to
                                       64 cards

                                       I2C-bus                          ASIC
                                       I2C-bus
CPU                 I2C-bus BACKPLANE  I2C-bus   configuration control
OR                                     I2C-bus   PCA9501
C                                    I2C-bus

                                                 CONTROL                GPIO  monitoring  INPUTS
                                                 EEPROM                           and     ALARM

                                                                                control    LEDs

                                                                                                             card ID, subroutines, configuration data, or revision history
                                                                                                                                                                                                            002aac026

Fig 21. PCA9501 used as interface for board configuration

PCA9501_4                              Rev. 04 -- 10 February 2009                         NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                                                PCA9501

                                                  8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

VDD                                               10 k                                             SUB-SYSTEM 1
                                                  (optional)
                 VDD            10 k  10 k  10 k                                        2 k        (e.g., temp sensor)
              MASTER
          CONTROLLER                                                  VDD                         INT
                                                                  PCA9501
                          SCL
                          SDA                                 SCL               IO0
                           INT
                                                              SDA               IO1                 SUB-SYSTEM 2
                 VSS                                                                                 (e.g., counter)
                                                              INT
                                                                                   IO2            RESET

                                                              A5                IO3                        A
                                                                                             enable
                                                              A4                IO4                           controlled
                                                                                                           B  switch
                                                              A3                                              (e.g., CBT device)
                                                                                   IO5

                                                              A2

                                                              A1                IO6

                                                              A0                IO7                 SUB-SYSTEM 3
                                                                                                  (e.g., alarm system)
                                                                    VSS
                                                                                                  ALARM

                                                                                                                    VDD
                                                                                                                   002aac025

               GPIO device address configured as 0110 000x for this example.
               EEPROM device address configured as 1110 000x for this example.
               IO0, IO2, IO3 configured as outputs.
               IO1, IO4, IO5 configured as inputs.
               IO6, IO7 are not used and must be configured as outputs.
  Fig 22. Typical application

10. Limiting values

                    Table 4. Limiting values
                    In accordance with the Absolute Maximum Rating System (IEC 60134).

                    Symbol Parameter                                Conditions               Min              Max                 Unit

                    VDD               supply voltage                                         -0.5             +4.0                V
                    VI                input voltage
                    II                input current                                          VSS - 0.5 5.5                        V
                    IO                output current
                    IDD               supply current                                         -20              +20                 mA
                    ISS               ground supply current
                    Ptot              total power dissipation                                -25              +25                 mA
                    P/out             power dissipation per output
                                                                                             -100             +100                mA

                                                                                             -100             +100                mA

                                                                                             -                400                 mW

                                                                                             -                100                 mW

                    Tstg              storage temperature                                    -65              +150                C
                    Tamb              ambient temperature
                                                                    operating                -40              +85                 C

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11. Static characteristics

Table 5. Static characteristics
VDD = 3.3 V; Tamb = -40 C to +85 C; unless otherwise specified.

Symbol Parameter                                   Conditions           Min     Typ  Max                                      Unit

Supply

VDD     supply voltage                                                  2.5     3.3  3.6                                      V

IDDQ    standby current                            A0 to A5; WC = HIGH  -       -    60                                       A

IDD1    supply current read                                             -       -    1                                        mA

IDD2    supply current write                                            -       -    2                                        mA

VPOR    power-on reset voltage                                          -       -    2.4                                      V

Input SCL; input/output SDA

VIL     LOW-level input voltage                                         -0.5    -    +0.3VDD V

VIH     HIGH-level input voltage                                        0.7VDD -     5.5                                      V

IOL     LOW-level output current                   VOL = 0.4 V          3       -    -                                        mA
                                                   VI = VDD or VSS
ILI     input leakage current                      VI = VSS             -1      -    +1                                       A

Ci      input capacitance                                               -       -    7                                        pF

I/O expander port

VIL     LOW-level input voltage                                         -0.5    -    +0.3VDD V

VIH     HIGH-level input voltage                                        0.7VDD -     5.5                                      V

IIHL(max) input current through protection diodes                       -400    -    +400 A

IOL     LOW-level output current                   VOL = 1 V            [1] 10  25   -                                        mA
                                                   VOH = VSS
IOH     HIGH-level output current                                       30      100  300                                      A

IOHt    transient pull-up current                                       -       2    -                                        mA

Ci      input capacitance                                               -       -    10                                       pF

Co      output capacitance                                              -       -    10                                       pF

Address inputs A0 to A5; WC input

VIL     LOW-level input voltage                                         -0.5    -    +0.3VDD V

VIH     HIGH-level input voltage                                        0.7VDD -     5.5                                      V

ILI     input leakage current                      VI = VDD             -1      -    +1                                       A
                                                   pull-up; VI = VSS
                                                                        10      25   100                                      A

Interrupt output INT

IOL     LOW-level output current                   VOL = 0.4 V          1.6     -    -                                        mA
                                                   VI = VDD or VSS
IL      leakage current                                                 -1      -    +1                                       A

[1] Each I/O must be externally limited to a maximum of 25 mA and the device must be limited to a maximum current of 100 mA.

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                                                 8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

    20                                    002aad307                20                               002aad308
IOH
(A)       VDD = 2.5 V                                         IOH        VDD = 2.5 V
                    2.7 V                                      (A)                2.7 V
   -40              3.0 V                                                          3.0 V
                    3.3 V                                         -20              3.3 V
                    3.6 V                                                          3.6 V

                                                               -60

-100

                                                               -100

-160                                                           -140

        0                  1.2  2.4              3.6                   0                  1.2  2.4           3.6

                                        VOH (V)                                                     VOH (V)

a. Tamb = -40 C                                               b. Tamb = 25 C

                                    20                                   002aad309

                                IOH       VDD = 2.5 V
                                (A)               2.7 V
                                                   3.0 V
                                   -20             3.3 V
                                                   3.6 V

                                -60

                                -100

                                -140                      1.2  2.4              3.6
                                       0

                                                                       VOH (V)

       c. Tamb = 85 C
Fig 23. VOH versus IOH

                           Remark: Rapid fall-off in VOH at current inception is due to a diode that provides 5 V
                           overvoltage protection for the GPIO I/O pins. When the GPIO I/Os are being used as

                           inputs, the internal current source VOH should be evaluated to determine if external pull-up
                           resistors are required to provide sufficient VIH threshold noise margin.

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12. Dynamic characteristics

Table 6. Dynamic characteristics

Symbol Parameter                                         Conditions           Min    Typ  Max  Unit

I2C-bus timing[1] (see Figure 24)

fSCL         SCL clock frequency                                              -      -    400  kHz

tSP          pulse width of spikes that must be                               -      -    50   ns

             suppressed by the input filter

tBUF         bus free time between a STOP and START                           1.3    -    -    s

             condition

tSU;STA      set-up time for a repeated START condition                       0.6    -    -    s
tHD;STA
tr           hold time (repeated) START condition                             0.6    -    -    s
tf
tSU;DAT      rise time of both SDA and SCL signals                            -      -    0.3  s
tHD;DAT
tVD;DAT      fall time of both SDA and SCL signals                            -      -    0.3  s

             data set-up time                                                 250    -    -    ns

             data hold time                                                   0      -    -    ns

             data valid time                             SCL LOW to           -      -    1.0  s
                                                         data output

tSU;STO      set-up time for STOP condition                                   0.6    -    -    s

Port timing

tv(Q)        data output valid time                      CL  100 pF           -      -    4    s

tsu(D)       data input set-up time                      CL  100 pF           0      -    -    s

th(D)        data input hold time                        CL  100 pF           4      -    -    s

Interrupt timing

tv(INT)      valid time on pin INT                       CL  100 pF           -      -    4    s

trst(INT)    reset time on pin INT                       CL  100 pF           -      -    4    s

Power-up timing

tpu(R)       read power-up time                                               [2] -  -    1    ms

tpu(W)       write power-up time                                              [2] -  -    5    ms

Write cycle limits (see Figure 25)

Tcy(W)       write cycle time                                                 [3] -  5    10   ms

[1] All the timing values are valid within the operating supply voltage and ambient temperature range and refer to VIL and VIH with an input
      voltage swing of VSS to VDD.

[2] tpu(R) and tpu(W) are the delays required from the time VDD is stable until the specified operation can be initiated. These parameters are
      guaranteed by design.

[3] Tcy(W) is the maximum time that the device requires to perform the internal write operation.

Table 7. Non-volatile storage specifications             Specification
Parameter                                                10 years minimum
memory cell data retention                               100,000 cycles minimum
number of memory cell write cycles

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NXP Semiconductors                                                                  PCA9501

                                                    8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

     protocol                 START          bit 7      bit 6        bit 0 acknowledge   STOP
                             condition       MSB        (A6)                            condition
                                             (A7)                    (R/W)       (A)
                                 (S)                                                        (P)

                             tSU;STA    tLOW tHIGH      1/fSCL
                              tBUF
                    SCL                 tr          tf
                    SDA

                             tHD;STA                tSU;DAT tHD;DAT  tVD;DAT          tVD;ACK      tSU;STO
                                                                                                        002aab175

Fig 24. I2C-bus timing

SCL                 8th bit             ACK
SDA                 word n

                                                                     Tcy(W)                        memory
                                                                                                   address
                                                     STOP                                START
                                                    condition                           condition            002aad310

Fig 25. Write cycle timing

PCA9501_4                                           Rev. 04 -- 10 February 2009                     NXP B.V. 2009. All rights reserved.

Product data sheet                                                                                                    18 of 28
NXP Semiconductors                                                                              PCA9501

13. Package outline                                             8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

SO20: plastic small outline package; 20 leads; body width 7.5 mm                                                                                          SOT163-1

                                              D                                                               E                      A

                y                                                                                                                              X
             Z
           20                                                                         c                       HE                                    vM A
                                                                      11

                                                                                                                        Q

                                                                                             A2                               (A 3)         A
                                                                                                  A1

                      pin 1 index                                         10                                                              
                                                                            wM                                          Lp
             1                                                  bp                                                    L
                                        e
                                                                                                              detail X

                                                             0                  5                      10 mm

                                                                                scale

DIMENSIONS (inch dimensions are derived from the original mm dimensions)

        A                                                       D (1) E (1)                                                                         Z (1)  
UNIT max. A1       A2      A3                    bp    c                        e        HE     L      Lp         Q     v            w         y

mm      2.65  0.3  2.45    0.25                  0.49  0.32     13.0  7.6       1.27     10.65  1.4    1.1        1.1   0.25 0.25              0.1  0.9    8o
              0.1  2.25                          0.36  0.23     12.6  7.4                10.00         0.4        1.0                               0.4

inches  0.1   0.012 0.096                        0.019 0.013    0.51  0.30               0.419         0.043     0.043  0.01  0.01          0.004   0.035  0o
              0.004 0.089                        0.014 0.009    0.49  0.29               0.394         0.016     0.039                              0.016
                           0.01                                                 0.05            0.055

Note
1. Plastic or metal protrusions of 0.15 mm (0.006 inch) maximum per side are not included.

OUTLINE                                                         REFERENCES                                               EUROPEAN                   ISSUE DATE
VERSION                                                                                                                 PROJECTION
                     IEC                               JEDEC                    JEITA                                                                 99-12-27
SOT163-1           075E04                                                                                                                             03-02-19
                                                       MS-013

Fig 26. Package outline SOT163-1 (SO20)                         Rev. 04 -- 10 February 2009                                                    NXP B.V. 2009. All rights reserved.

PCA9501_4                                                                                                                                                         19 of 28

Product data sheet
NXP Semiconductors                                                                            PCA9501

                                                              8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

TSSOP20: plastic thin shrink small outline package; 20 leads; body width 4.4 mm                                                                         SOT360-1

                                                D                                                      E            A        X

                         y                                                           c                 HE                                    vM A
                       Z                                         11
                    20

                                                                                                                 Q

                                                                                        A2                          (A 3)                    A
                                                                                             A1
                                  pin 1 index
                                                                   10                                                                     
                        1                                              wM                                             Lp
                                             e                                                                     L
                                                           bp
                                                                                                           detail X

                                                              0            2.5                   5 mm

                                                                           scale

DIMENSIONS (mm are the original dimensions)

UNIT    A           A1    A2       A3           bp    c       D (1) E (2)  e            HE       L     Lp  Q     v     w                     y     Z (1)
      max.

mm    1.1           0.15  0.95  0.25            0.30  0.2     6.6  4.5     0.65         6.6      1     0.75 0.4  0.2 0.13 0.1                      0.5  8o
                    0.05  0.80                  0.19  0.1     6.4  4.3                  6.2            0.50 0.3                                    0.2  0o

Notes
1. Plastic or metal protrusions of 0.15 mm maximum per side are not included.
2. Plastic interlead protrusions of 0.25 mm maximum per side are not included.

OUTLINE                                                    REFERENCES                                             EUROPEAN                      ISSUE DATE
                                                                                                                 PROJECTION
VERSION                       IEC                     JEDEC                JEITA                                                                  99-12-27
                                                                                                                                                  03-02-19
SOT360-1                                              MO-153

Fig 27. Package outline SOT360-1 (TSSOP20)

PCA9501_4                                                    Rev. 04 -- 10 February 2009                                                      NXP B.V. 2009. All rights reserved.

Product data sheet                                                                                                                                              20 of 28
NXP Semiconductors                                                                           PCA9501

                                                             8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

HVQFN20: plastic thermal enhanced very thin quad flat package; no leads;                                                                                      SOT662-1
20 terminals; body 5 x 5 x 0.85 mm
                                                                                                                                                                   c
                                               D                           BA

               terminal 1                                                                                            A
               index area                                                                                                 A1

                                                                                            E

                                                                                                                                             detail X

                                            e  e1                                           vMC A B              y1 C                                  C
                                      6                b                                    wM C                                                           y
                                                                 10

                      L                                              11
                          5
                                                                         e
                     Eh                                                        e2

                           1
                                                                                        15

               terminal 1

               index area             20                     16                                                                                        X

                                               Dh

                                                     0                     2.5                        5 mm

                                                                        scale

DIMENSIONS (mm are the original dimensions)

UNIT A(1)      A1          b     c        D(1) Dh E(1) Eh            e                      e1 e2 L         v    w     y    y1
         max.

mm  1          0.05        0.38  0.2      5.1  3.25     5.1  3.25    0.65                   2.6  2.6  0.75  0.1  0.05 0.05  0.1
               0.00        0.23           4.9  2.95     4.9  2.95                                     0.50

Note
1. Plastic or metal protrusions of 0.075 mm maximum per side are not included.

    OUTLINE                                             REFERENCES                                                      EUROPEAN                              ISSUE DATE
                                                                                                                       PROJECTION
VERSION                          IEC              JEDEC                 JEITA                                                                                    01-08-08
                                                                                                                                                                 02-10-22
    SOT662-1                     ---           MO-220                      ---

Fig 28. Package outline SOT662-1 (HVQFN20)

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14. Soldering of SMD packages

                              This text provides a very brief insight into a complex technology. A more in-depth account
                             of soldering ICs can be found in Application Note AN10365 "Surface mount reflow
                             soldering description".

                14.1 Introduction to soldering

                              Soldering is one of the most common methods through which packages are attached to
                              Printed Circuit Boards (PCBs), to form electrical circuits. The soldered joint provides both
                              the mechanical and the electrical connection. There is no single soldering method that is
                              ideal for all IC packages. Wave soldering is often preferred when through-hole and
                              Surface Mount Devices (SMDs) are mixed on one printed wiring board; however, it is not
                              suitable for fine pitch SMDs. Reflow soldering is ideal for the small pitches and high
                              densities that come with increased miniaturization.

                14.2 Wave and reflow soldering

                              Wave soldering is a joining technology in which the joints are made by solder coming from
                              a standing wave of liquid solder. The wave soldering process is suitable for the following:

                           Through-hole components
                           Leaded or leadless SMDs, which are glued to the surface of the printed circuit board

                              Not all SMDs can be wave soldered. Packages with solder balls, and some leadless
                              packages which have solder lands underneath the body, cannot be wave soldered. Also,
                              leaded SMDs with leads having a pitch smaller than ~0.6 mm cannot be wave soldered,
                              due to an increased probability of bridging.

                              The reflow soldering process involves applying solder paste to a board, followed by
                              component placement and exposure to a temperature profile. Leaded packages,
                              packages with solder balls, and leadless packages are all reflow solderable.

                              Key characteristics in both wave and reflow soldering are:

                           Board specifications, including the board finish, solder masks and vias
                           Package footprints, including solder thieves and orientation
                           The moisture sensitivity level of the packages
                           Package placement
                           Inspection and repair
                           Lead-free soldering versus SnPb soldering

                14.3 Wave soldering

                              Key characteristics in wave soldering are:

                           Process issues, such as application of adhesive and flux, clinching of leads, board

                                   transport, the solder wave parameters, and the time during which components are
                                   exposed to the wave

                           Solder bath specifications, including temperature and impurities

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14.4 Reflow soldering

          Key characteristics in reflow soldering are:

                     Lead-free versus SnPb soldering; note that a lead-free reflow process usually leads to

                       higher minimum peak temperatures (see Figure 29) than a SnPb process, thus
                       reducing the process window

                     Solder paste printing issues including smearing, release, and adjusting the process

                       window for a mix of large and small components on one board

                     Reflow temperature profile; this profile includes preheat, reflow (in which the board is

                       heated to the peak temperature) and cooling down. It is imperative that the peak
                       temperature is high enough for the solder to make reliable solder joints (a solder paste
                       characteristic). In addition, the peak temperature must be low enough that the
                       packages and/or boards are not damaged. The peak temperature of the package
                       depends on package thickness and volume and is classified in accordance with
                       Table 8 and 9

                    Table 8. SnPb eutectic process (from J-STD-020C)

                    Package thickness (mm) Package reflow temperature (C)

                                Volume (mm3)

                                < 350                                        350

                    < 2.5       235                                         220

                     2.5        220                                         220

                    Table 9. Lead-free process (from J-STD-020C)

                    Package thickness (mm) Package reflow temperature (C)

                                Volume (mm3)

                                < 350                             350 to 2000     > 2000
                                                                                  260
                    < 1.6       260                               260             245
                                                                                  245
                    1.6 to 2.5  260                               250

                    > 2.5       250                               245

                    Moisture sensitivity precautions, as indicated on the packing, must be respected at all
                    times.

                    Studies have shown that small packages reach higher temperatures during reflow
                    soldering, see Figure 29.

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                             temperature                maximum peak temperature
                                                          = MSL limit, damage level

                                                     minimum peak temperature
                                             = minimum soldering temperature

                                                                                         peak
                                                                                     temperature

                                                                                                                                                                        time
                                                                                                                                                                                    001aac844

                                   MSL: Moisture Sensitivity Level
                      Fig 29. Temperature profiles for large and small components

                    For further information on temperature profiles, refer to Application Note AN10365
                    "Surface mount reflow soldering description".

15. Abbreviations

                    Table 10. Abbreviations

                    Acronym               Description

                    ASIC                  Application Specific Integrated Circuit

                    CBT                   Cross Bar Technology

                    CDM                   Charged-Device Model

                    CPU                   Central Processing Unit

                    EEPROM                Electrically Erasable Programmable Read Only Memory

                    ESD                   ElectroStatic Discharge

                    GPIO                  General Purpose Input/Output

                    HBM                   Human Body Model

                    I2C-bus               Inter Integrated Circuit bus

                    I/O                   Input/Output

                    IC                    Integrated Circuit

                    LED                   Light Emitting Diode

                    LP                    Low-Pass

                    C                    micro Controller

                    MM                    Machine Model

                    SMBus                 System Management Bus

PCA9501_4                                 Rev. 04 -- 10 February 2009                           NXP B.V. 2009. All rights reserved.

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16. Revision history

Table 11. Revision history

Document ID         Release date  Data sheet status            Change notice                       Supersedes

PCA9501_4           20090210      Product data sheet           -                                   PCA9501_3
Modifications:
                     The format of this data sheet has been redesigned to comply with the new identity guidelines of

                       NXP Semiconductors.

                     Legal texts have been adapted to the new company name where appropriate.

                     Section 1 "General description", 5th paragraph, 2nd sentence changed from "The fixed GPIO

                       address starts with `1' and the fixed EEPROM I2C address starts with `0', ..." to "The fixed GPIO
                       address starts with `0' and the fixed EEPROM I2C-bus address starts with `1', ..."

                     Table 3 "Pin description":

                     pin "WC" corrected to "WC"

                     added Table note 1 and its reference at HVQFN20 pin 8

                        changed naming convention for pins I/On to "IOn"

                     Section 7.1 "Device addressing": added Remark and bulleted list (4 items)
                     Figure 7 "I/O Write mode (output)": changed symbol "tpv" to "tv(Q)"
                     Figure 8 "I/O Read mode (input)":

                        changed symbol "tph" to "th(D)"
                        changed symbol "tps" to "tsu(D)"
                        changed symbol "tiv" to "tv(INT)"
                        changed symbol "tir" to "trst(INT)"

                     Section 7.3.2 "Interrupt", 2nd paragraph: changed symbol "tiv" to "tv(INT)"
                     Figure 11 "Interrupt generated by a change of input to IO5":

                        changed symbol "tiv" to "tv(INT)"

                        changed symbol "tir" to "trst(INT)"

                     Table 4 "Limiting values":

                        changed symbol "VCC" to "VDD"
                        changed parameter for ISS from "supply current" to "ground supply current"
                        changed symbol "PO" to "P/out"

                     Table 5 "Static characteristics":

                        sub-section "Input SCL; input/output SDA": changed symbol "IL" to "ILI"
                        sub-section "Address inputs A0 to A5; WC input": changed symbol "IL" to "ILI"
                        added reference to Table note 1 at IOL in sub-section "I/O expander port"

                     Table 6 "Dynamic characteristics":

                        sub-section "I2C-bus timing": changed symbol/parameter from "tSW, tolerable spike width on
                            bus" to "tSP, pulse width of spikes that must be suppressed by the input filter"

                        sub-section "Port timing": changed symbol "tpv" to "tv(Q)"
                        sub-section "Port timing": changed symbol "tph" to "th(D)"
                        sub-section "Port timing": changed symbol "tps" to "tsu(D)"
                        sub-section "Interrupt timing": changed symbol "tiv" to "tv(INT)"
                        sub-section "Interrupt timing": changed symbol "tir" to "trst(INT)"
                        sub-section "Power-up timing": changed symbol "tPUR" to "tpu(R)"
                        sub-section "Power-up timing": changed symbol "tPUW" to "tpu(W)"
                        sub-section "Write cycle limits": changed symbol "tWR" to "Tcy(W)"

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                                         8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

Table 11. Revision history ...continued

Document ID         Release date         Data sheet status            Change notice      Supersedes

Modifications:       added Section 15 "Abbreviations"
(continued)
                     updated soldering information

PCA9501_3           20040930             Product data                 -                  PCA9501_2

(9397 750 14135)

PCA9501_2           20030912             Product data                 853-2370 30128 of  PCA9501_1
                                                                      2003 Jul 18        -
(9397 750 12058)
                                                                      853-2370 28875 of
PCA9501_1           20020927             Product data                 2002 Sep 09

(9397 750 10327)

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17. Legal information

17.1 Data sheet status

Document status[1][2]       Product status[3]  Definition
                                               This document contains data from the objective specification for product development.
Objective [short] data sheet Development       This document contains data from the preliminary specification.
                                               This document contains the product specification.
Preliminary [short] data sheet Qualification

Product [short] data sheet  Production

[1] Please consult the most recently issued document before initiating or completing a design.

[2] The term `short data sheet' is explained in section "Definitions".

[3] The product status of device(s) described in this document may have changed since this document was published and may differ in case of multiple devices. The latest product status
        information is available on the Internet at URL http://www.nxp.com.

17.2 Definitions                                                                 to result in personal injury, death or severe property or environmental
                                                                                 damage. NXP Semiconductors accepts no liability for inclusion and/or use of
Draft -- The document is a draft version only. The content is still under        NXP Semiconductors products in such equipment or applications and
internal review and subject to formal approval, which may result in              therefore such inclusion and/or use is at the customer's own risk.
modifications or additions. NXP Semiconductors does not give any
representations or warranties as to the accuracy or completeness of              Applications -- Applications that are described herein for any of these
information included herein and shall have no liability for the consequences of  products are for illustrative purposes only. NXP Semiconductors makes no
use of such information.                                                         representation or warranty that such applications will be suitable for the
                                                                                 specified use without further testing or modification.
Short data sheet -- A short data sheet is an extract from a full data sheet
with the same product type number(s) and title. A short data sheet is intended   Limiting values -- Stress above one or more limiting values (as defined in
for quick reference only and should not be relied upon to contain detailed and   the Absolute Maximum Ratings System of IEC 60134) may cause permanent
full information. For detailed and full information see the relevant full data   damage to the device. Limiting values are stress ratings only and operation of
sheet, which is available on request via the local NXP Semiconductors sales      the device at these or any other conditions above those given in the
office. In case of any inconsistency or conflict with the short data sheet, the  Characteristics sections of this document is not implied. Exposure to limiting
full data sheet shall prevail.                                                   values for extended periods may affect device reliability.

17.3 Disclaimers                                                                 Terms and conditions of sale -- NXP Semiconductors products are sold
                                                                                 subject to the general terms and conditions of commercial sale, as published
General -- Information in this document is believed to be accurate and           at http://www.nxp.com/profile/terms, including those pertaining to warranty,
reliable. However, NXP Semiconductors does not give any representations or       intellectual property rights infringement and limitation of liability, unless
warranties, expressed or implied, as to the accuracy or completeness of such     explicitly otherwise agreed to in writing by NXP Semiconductors. In case of
information and shall have no liability for the consequences of use of such      any inconsistency or conflict between information in this document and such
information.                                                                     terms and conditions, the latter will prevail.

Right to make changes -- NXP Semiconductors reserves the right to make           No offer to sell or license -- Nothing in this document may be interpreted
changes to information published in this document, including without             or construed as an offer to sell products that is open for acceptance or the
limitation specifications and product descriptions, at any time and without      grant, conveyance or implication of any license under any copyrights, patents
notice. This document supersedes and replaces all information supplied prior     or other industrial or intellectual property rights.
to the publication hereof.
                                                                                 17.4 Trademarks
Suitability for use -- NXP Semiconductors products are not designed,
authorized or warranted to be suitable for use in medical, military, aircraft,   Notice: All referenced brands, product names, service names and trademarks
space or life support equipment, nor in applications where failure or            are the property of their respective owners.
malfunction of an NXP Semiconductors product can reasonably be expected          I2C-bus -- logo is a trademark of NXP B.V.

18. Contact information

For more information, please visit: http://www.nxp.com
For sales office addresses, please send an email to: salesaddresses@nxp.com

PCA9501_4                                      Rev. 04 -- 10 February 2009       NXP B.V. 2009. All rights reserved.

Product data sheet                                                                                  27 of 28
NXP Semiconductors                                  PCA9501

                    8-bit I2C-bus and SMBus I/O port with interrupt, 2-kbit EEPROM

19. Contents

1        General description . . . . . . . . . . . . . . . . . . . . . . 1 18         Contact information . . . . . . . . . . . . . . . . . . . . 27
                                                                                      Contents. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2        Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 19

3        Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

4        Ordering information . . . . . . . . . . . . . . . . . . . . . 2

4.1      Ordering options . . . . . . . . . . . . . . . . . . . . . . . . 2

5        Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . 3

6        Pinning information . . . . . . . . . . . . . . . . . . . . . . 3

6.1      Pinning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

6.2      Pin description . . . . . . . . . . . . . . . . . . . . . . . . . 4

7        Functional description . . . . . . . . . . . . . . . . . . . 5

7.1      Device addressing . . . . . . . . . . . . . . . . . . . . . . 5
7.2      Control register . . . . . . . . . . . . . . . . . . . . . . . . . 6
7.3      I/O operations . . . . . . . . . . . . . . . . . . . . . . . . . . 6
7.3.1    Quasi-bidirectional I/Os . . . . . . . . . . . . . . . . . . 7
7.3.2    Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
7.4      Memory operations . . . . . . . . . . . . . . . . . . . . . . 8
7.4.1    Write operations . . . . . . . . . . . . . . . . . . . . . . . . 8
7.4.1.1  Byte write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
7.4.1.2  Page write. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
7.4.2    Read operations . . . . . . . . . . . . . . . . . . . . . . . . 9
7.4.2.1  Current address read . . . . . . . . . . . . . . . . . . . . 9
7.4.2.2  Random read . . . . . . . . . . . . . . . . . . . . . . . . . 10
7.4.2.3  Sequential read. . . . . . . . . . . . . . . . . . . . . . . . 10

8        Characteristics of the I2C-bus. . . . . . . . . . . . . 11

8.1      Bit transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
8.1.1    START and STOP conditions . . . . . . . . . . . . . 11
8.2      System configuration . . . . . . . . . . . . . . . . . . . 11
8.3      Acknowledge . . . . . . . . . . . . . . . . . . . . . . . . . 12

9        Application design-in information . . . . . . . . . 13

10       Limiting values. . . . . . . . . . . . . . . . . . . . . . . . . 14

11       Static characteristics. . . . . . . . . . . . . . . . . . . . 15

12       Dynamic characteristics . . . . . . . . . . . . . . . . . 17

13       Package outline . . . . . . . . . . . . . . . . . . . . . . . . 19

14       Soldering of SMD packages . . . . . . . . . . . . . . 22

14.1     Introduction to soldering . . . . . . . . . . . . . . . . . 22

14.2     Wave and reflow soldering . . . . . . . . . . . . . . . 22

14.3     Wave soldering . . . . . . . . . . . . . . . . . . . . . . . . 22

14.4     Reflow soldering . . . . . . . . . . . . . . . . . . . . . . . 23

15       Abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . . 24

16       Revision history . . . . . . . . . . . . . . . . . . . . . . . . 25

17       Legal information. . . . . . . . . . . . . . . . . . . . . . . 27

17.1     Data sheet status . . . . . . . . . . . . . . . . . . . . . . 27

17.2     Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

17.3     Disclaimers . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

17.4     Trademarks . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

                                                                                  Please be aware that important notices concerning this document and the product(s)
                                                                                  described herein, have been included in section `Legal information'.

                                                                                  NXP B.V. 2009.  All rights reserved.

                                                                                  For more information, please visit: http://www.nxp.com
                                                                                  For sales office addresses, please send an email to: salesaddresses@nxp.com

                                                                                                                                                          Date of release: 10 February 2009
                                                                                                                                                           Document identifier: PCA9501_4

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