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PC9S08JE128VLK

器件型号:PC9S08JE128VLK
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:NXP
厂商官网:https://www.nxp.com
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器件描述

8-bit Microcontrollers - MCU 8BIT 128K FLASH

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
NXP
产品种类:
Product Category:
8-bit Microcontrollers - MCU
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LQFP-80
Core:HCS08
Data Bus Width:8 bit
Maximum Clock Frequency:48 MHz
Program Memory Size:128 kB
Data RAM Size:12 kB
ADC Resolution:12 bit
Number of I/Os:46 I/O
工作电源电压:
Operating Supply Voltage:
1.8 V to 3.6 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 105 C
接口类型:
Interface Type:
I2C, SPI, UART
高度:
Height:
1.45 mm (Max)
长度:
Length:
12 mm
Program Memory Type:Flash
宽度:
Width:
12 mm
商标:
Brand:
NXP / Freescale
Number of ADC Channels:8
Number of Timers/Counters:1 Timer
产品类型:
Product Type:
8-bit Microcontrollers - MCU
子类别:
Subcategory:
Microcontrollers - MCU
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
1.8 V
单位重量:
Unit Weight:
0.017320 oz

PC9S08JE128VLK器件文档内容

Freescale Semiconductor                                                                    Document Number: MC9S08JE128

Data Sheet: Advanced Information                                                                                           Rev. 3, 04/2010

An Energy-Efficient Solution from Freescale

MC9S08JE128 series

Covers: MC9S08JE128 and MC9S08JE64

–                                                                          64-LQFP 10mm x 10mm    80-LQFP 12mm x 12mm      81-MapBGA 10mm x10mm

8-Bit HCS08 Central Processor Unit (CPU)                                      byte-by-byte data transfer; supports broadcast mode and 11-bit

–  Up to 48-MHz CPU above 2.4 V, 40 MHz CPU above 2.1 V, and                  addressing

   20 MHz CPU above 1.8 V across temperature of -40°C to 105°C             –  PRACMP — Analog comparator with selectable interrupt;

–  HCS08 instruction set with added BGND instruction                          compare option to programmable internal reference voltage;

–  Support for up to 32 interrupt/reset sources                               operation in stop3

On-Chip Memory                                                             –  SCI — Two serial communications interfaces with optional 13-bit

–  128 K Dual Array Flash read/program/erase over full operating              break; option to connect Rx input to PRACMP output on SCI1 and

   voltage and temperature                                                    SCI2; High current drive on Tx on SCI1 and SCI2; wake-up from

–  12 KB Random-access memory (RAM)                                           stop3 on Rx edge

–  Security circuitry to prevent unauthorized access to RAM and            –  SPI1— Serial peripheral interface (SPI) with 64-bit FIFO buffer;

   Flash                                                                      16-bit or 8-bit data transfers; full-duplex or single-wire

Power-Saving Modes                                                            bidirectional; double-buffered transmit and receive; master or

                                                                              slave mode; MSB-first or LSB-first shifting

–  Two ultra-low power stop modes. Peripheral clock enable register        –  SPI2— Serial peripheral interface with full-duplex or single-wire

   can disable clocks to unused modules to reduce currents                    bidirectional; Double-buffered transmit and receive; Master or

–  Time of Day (TOD) — Ultra-low power 1/4 sec counter with up to             Slave mode; MSB-first or LSB-first shifting

   64s timeout.                                                            –  TPM — Two 4-channel Timer/PWM Module; Selectable input

–  Ultra-low power external oscillator that can be used in stop modes         capture, output compare, or buffered edge- or center-aligned

   to provide accurate clock source to the TOD. 6 usec typical wake           PWM on each channel; external clock input/pulse accumulator

   up time from stop3 mode                                                 –  USB — Supports USB in full-speed device configuration. On-chip

Clock Source Options                                                          transceiver and 3.3V regulator help save system cost, fully

–  Oscillator (XOSC1) — Loop-control Pierce oscillator; 32.768 kHz            compliant with USB Specification 2.0. Allows control, bulk,

   crystal or ceramic resonator dedicated for TOD operation.                  interrupt and isochronous transfers.

–  Oscillator (XOSC2) — for high frequency crystal input for MCG           –  ADC12 — 12-bit Successive approximation ADC with up to 4

   reference to be used for system clock and USB operations.                  dedicated differential channels and 8 single-ended channels;

–  Multipurpose Clock Generator (MCG) — PLL and FLL; precision                range compare function; 1.7 mV/°C temperature sensor; internal

   trimming of internal reference allows 0.2% resolution and 2%               bandgap reference channel; operation in stop3; fully functional

   deviation over temperature and voltage; supports CPU                       from 3.6V to 1.8V, Configurable hardware trigger for 8 Channel

   frequencies from 4 kHz to 48 MHz.                                          select and result registers

System Protection                                                          –  PDB — Programmable delay block with 16-bit counter and

–  Watchdog computer operating properly (COP) reset Watchdog                  modulus and prescale to set reference clock to bus divided by 1 to

   computer operating properly (COP) reset with option to run from            bus divided by 2048; 8 trigger outputs for ADC12 module provides

   dedicated 1-kHz internal clock source or bus clock                         periodic coordination of ADC sampling sequence with sequence

–  Low-voltage detection with reset or interrupt; selectable trip points;     completion interrupt; Back-to-Back mode and Timed mode

   separate low-voltage warning with optional interrupt; selectable        –  DAC — 12-bit resolution; 16-word data buffers with configurable

   trip points                                                                watermark.

–  Illegal opcode and illegal address detection with reset                 Input/Output

–  Flash block protection for each array to prevent accidental             –  Up to 47 GPIOs and 2 output-only pin and 1 input-only pin.

   write/erasure                                                           –  Voltage Reference output (VREFO).

–  Hardware CRC to support fast cyclic redundancy checks                   –  Dedicated infrared output pin (IRO) with high current sink

Development Support                                                           capability.

–  Single-wire background debug interface                                  –  Up to 16 KBI pins with selectable polarity.

–  Real-time debug with 6 hardware breakpoints (4 PC, 1 address            Package Options

   and 1 data) Breakpoint capability to allow single breakpoint setting    –  81-MBGA 10x10 mm

   during in-circuit debugging                                             –  80-LQFP 12x12 mm

–  On-chip in-circuit emulator (ICE) debug module containing 3             –  64-LQFP 10x10 mm

   comparators and 9 trigger modes

Peripherals

–  CMT— Carrier Modulator timer for remote control

   communications. Carrier generator, modulator and driver for

   dedicated infrared out. Can be used as an output compare timer.

–  IIC— Up to 100 kbps with maximum bus loading; Multi-master

   operation; Programmable slave address; Interrupt driven

This document contains information on a new product. Specifications and information herein are subject to change without notice.

© Freescale Semiconductor, Inc., 2009-2010. All rights reserved.

                                                 Preliminary — Subject to Change
Contents

1    Devices in the MC9S08JE128 series..................                                     3   2.15  VREF Specifications.............................................................    35

2    Preliminary Electrical Characteristics.............                                     12  3    Ordering Information.........................................                        41

2.1   Parameter Classification .........................................................     12

2.2   Absolute Maximum Ratings ....................................................          13  3.1   Device Numbering System.....................................................        42

2.3   Thermal Characteristics ..........................................................     14  3.2   Package Information...............................................................  42

2.4   Electrostatic Discharge (ESD) Protection Characteristics ......                        15  3.3   Mechanical Drawings .............................................................   42

2.5   DC Characteristics ..................................................................  16

2.6   Supply Current Characteristics ...............................................         19  4    Revision History ................................................                    43

2.7   Comparator (PRACMP) Electricals.........................................               21

2.8   12-Bit Digital-to-Analog Converter (DAC12LV) Electricals ......                        22

2.9   ADC Characteristics................................................................    23

2.10  MCG and External Oscillator (XOSC) Characteristics ..........                          28

2.11  AC Characteristics ................................................................    31

2.12  SPI Characteristics ...............................................................    32

2.13  Flash Specifications ..............................................................    35

2.14  USB Electricals .....................................................................  36

Related Documentation

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Reference Manual  —MC9S08JE128RM

                  Contains extensive product information including modes of operation, memory,

                  resets and interrupts, register definition, port pins, CPU, and all module

                  information.

   –

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                                  Preliminary — Subject to Change
                                                                           Devices in the MC9S08JE128    series

1  Devices in the MC9S08JE128 series

The following table summarizes the feature set available in the MC9S08JE128 series of MCUs.

                         Table 1. MC9S08JE128 series Features by MCU and Package

                         Feature                MC9S08JE128                                  MC9S08JE64

   Pin quantity                                 81             80      64                    64

   FLASH size (bytes)                                          131072                        65535

   RAM size (bytes)                                            12K                           12K

   Programmable Analog Comparator (PRACMP)                     yes                           yes

   Debug Module (DBG)                                          yes                           yes

   Multipurpose Clock Generator (MCG)                          yes                           yes

   Inter-Integrated Communication (IIC)                        yes                           yes

   Interrupt Request Pin (IRQ)                                 yes                           yes

   Keyboard Interrupt (KBI)                     16             16      7                     7

   Port I/O1                                    47             46      33                    33

   Dedicated Analog Input Pins                                 12                            12

   Power and Ground Pins                                       8                             8

   Time Of Day (TOD)                                           yes                           yes

   Serial Communications (SCI1)                                yes                           yes

   Serial Communications (SCI2)                                yes                           yes

   Serial Peripheral Interface 1 (SPI1 (FIFO))                 yes                           yes

   Serial Peripheral Interface 2 (SPI2)                        yes                           yes

   Carrier Modulator Timer pin (IRO)                           yes                           yes

   TPM input clock pin (TPMCLK)                                yes                           yes

   TPM1 channels                                               4                             4

   TPM2 channels                                4              4       2                     2

   XOSC1                                                       yes                           yes

   XOSC2                                                       yes                           yes

   USB                                                         yes                           yes

   Programmable Delay Block (PDB)                              yes                           yes

   SAR ADC differential channels2               4              4       3                     3

   SAR ADC single-ended channels                8              8       6                     6

   Voltage reference output pin (VREFO)                        yes                           yes

   1  Port I/O count does not include two (2) output-only and one (1)  input-only            pins.

   2  Each differential channel is comprised of 2 pin inputs.

Freescale Semiconductor                                                                                  3

                             Preliminary — Subject to Change
Devices in the MC9S08JE128 series

A complete description of the modules included on each device is provided in the following table.

                                      Table 2.  Versions  of  On-Chip  Modules

                             Module                                                                Version

   Analog-to-Digital Converter (ADC12)                                                             1

   Digital to Analog Converter (DAC)                                                               1

   Programmable Delay Block                                                                        1

   Inter-Integrated Circuit (IIC)                                                                  3

   Central Processing Unit (CPU)                                                                   5

   On-Chip In-Circuit Debug/Emulator (DBG)                                                         3

   Multi-Purpose Clock Generator (MCG)                                                             3

   Low Power Oscillator (XOSCVLP)                                                                  1

   Carrier Modulator Timer (CMT)                                                                   1

   Programable Analog Comparator (PRACMP)                                                          1

   Serial Communications Interface (SCI)                                                           4

   Serial Peripheral Interface (SPI)                                                               5

   Time of Day (TOD)                                                                               1

   Universal Serial Bus (USB)                                                                      1

   Timer Pulse-Width Modulator (TPM)                                                               3

   System Integration Module (SIM)                                                                 1

   Cyclic Redundancy Check (CRC)                                                                   3

   Keyboard Interrupt (KBI)                                                                        2

   Voltage Reference (VREF)                                                                        1

   Voltage Regulator (VREG)                                                                        1

   Interrupt Request (IRQ)                                                                         3

   Flash Wrapper                                                                                   1

   GPIO                                                                                            2

   Port Control                                                                                    1

The block diagram in Figure 1 shows the structure of the MC9S08JE128 series MCU.

4                                                                                                  Freescale Semiconductor

                                      Preliminary — Subject to Change
                                                                   Devices  in  the  MC9S08JE128  series

                         Figure  1. MC9S08JE128 series     Block Diagram

Freescale Semiconductor                                                                           5

                                 Preliminary — Subject to  Change
Devices in the MC9S08JE128 series

1.1    Pin Assignments

This section shows the pin assignments for               the MC9S08JE128 series devices.

1.1.1  64-Pin LQFP

The following two figures show the 64-pin                LQFP pinout configuration.

                                            PTG0/SPSCK1  PTF7/MISO1  PTF6/MOSI1  VDD1  VSS1   VBUS   USB_DP  USB_DM  VUSB33  PTF2/TX2/TPM2CH0  PTF1/RX2/TPM2CH1  PTE6/RX2     PTE5/TX2    VDD3  VSS3         PTE4/CMPP3/TPMCLK/IRQ

       PTA0/SS1                    1        64           63          62          61    60     59     58      57      56      55                54                53           52          51    50           49                     PTD7/RX1
                                                                                                                                                                                                             48

       IRO                         2                                                                                                                                                                         47                     PTD6/TX1

       PTA4                        3                                                                                                                                                                         46                     PTD5/SCL/TPM1CH3

       PTA5                        4                                                                                                                                                                         45                     PTD4/SDA/TPM1CH2

       PTA6                        5                                                                                                                                                                         44                     PTD3/TPM1CH1

       PTA7                        6                                                                                                                                                                         43                     PTD2/TPM1CH0

       PTB0                        7                                                                                                                                                                         42                     PTD1/CMPP2/RESET

       PTB1/BLMS                   8                                                                 64-LQFP                                                                                                 41                     PTD0/BKGD/MS

       VSSA                        9                                                                                                                                                                         40                     PTC7/KBI2P2/CLKOUT/ADP11

       VREFL                       10                                                                                                                                                                        39                     PTC6/KBI2P1/PRACMPO/ADP10

       NC                          11                                                                                                                                                                        38                     PTC5/KBI2P0/CMPP1/ADP9

       NC                          12                                                                                                                                                                        37                     PTC4/KBI1P7/CMPP0/ADP8

       DADP2                       13                                                                                                                                                                        36                     PTC3/KBI1P6/SS2/ADP7

       NC                          14                                                                                                                                                                        35                     PTC2/KBI1P5/SPSCK2/ADP6

       DADM2                       15                                                                                                                                                                        34                     PTC1/MISO2

       NC                          16                                                                                                                                                                        33                     PTC0/MOSI2

                                            17           18          19          20    21     22     23      24      25      26                27                28           29          30    31           32

                                            NC           DACO        DADP3       NC    DADM3  DADP0  DADM0   VREFO   VREFH   VDDA              VSS2              PTB2/EXTAL1  PTB3/XTAL1  VDD2  PTB4/EXTAL2  PTB5/XTAL2

                                                                                 Figure 2. 64-Pin                                                                LQFP

6                                                                                                                                                                                                                                                 Freescale Semiconductor

                                                         Preliminary — Subject to Change
                                                                                                                                                                                                                                                                 Devices in the MC9S08JE128  series

1.1.2  80-Pin LQFP

The following figure shows the 80-pin                            LQFP                 pinout configuration.

                            PTG0/SPSCK1  PTF7/MISO1  PTF6/MOSI1  VDD1   VSS1   VBUS   USB_DP  USB_DM  VUSB33  PTF5/KBI2P7  PTF4/SDA  PTF3/SCL  PTF2/TX2/TPM2CH0  PTF1/RX2/TPM2CH1  PTF0/TPM2CH2  PTE7/TPM2CH3  PTE6/RX2    PTE5/TX2     VDD3         VSS3

       PTA0/SS1          1  80           79          78          77     76     75     74      73      72      71           70        69        68                67                66            65            64          63           62           6160        PTE4/CMPP3/TPMCLK/IRQ

       IRO               2                                                                                                                                                                                                                             59        PTE3/KBI2P6

       PTA1/KBI1P0/TX1   3                                                                                                                                                                                                                             58        PTE2/KBI2P5

PTA2/KBI1P1/RX1/ADP4     4                                                                                                                                                                                                                             57        PTE1/KBI2P4

       PTA3/KBI1P2/ADP5  5                                                                                                                                                                                                                             56        PTE0/KBI2P3

       PTA4              6                                                                                                                                                                                                                             55        PTD7/RX1

       PTA5              7                                                                                                                                                                                                                             54        PTD6/TX1

       PTA6              8                                                                                                                                                                                                                             53        PTD5/SCL/TPM1CH3

       PTA7              9                                                                                                                                                                                                                             52        PTD4/SDA/TPM1CH2

       PTB0              10                                                                           80-LQFP                                                                                                                                          51        PTD3/TPM1CH1

       PTB1/BLMS         11                                                                                                                                                                                                                            50        PTD2/TPM1CH0

       VSSA              12                                                                                                                                                                                                                            49        PTD1/CMPP2/RESET

       VREFL             13                                                                                                                                                                                                                            48        PTD0/BKGD/MS

       NC                14                                                                                                                                                                                                                            47        PTC7/KBI2P2/CLKOUT/ADP11

       NC                15                                                                                                                                                                                                                            46        PTC6/KBI2P1/PRACMPO/ADP10

       DADP2             16                                                                                                                                                                                                                            45        PTC5/KBI2P0/CMPP1/ADP9

       NC                17                                                                                                                                                                                                                            44        PTC4/KBI1P7/CMPP0/ADP8

       DADM2             18                                                                                                                                                                                                                            43        PTC3/KBI1P6/SS2/ADP7

       NC                19                                                                                                                                                                                                                            42        PTC2/KBI1P5/SPSCK2/ADP6

       NC                20                                                                                                                                                                                                                            41        PTC1/MISO2

                            21           22          23          24     25     26     27      28      29      30           31        32        33                34                35            36            37          38           39           40

                            DACO         DADP3       NC          DADM3  DADP0  DADM0  VREFO   DADP1   DADM1   VREFH        VDDA      VSS2      PTB2/EXTAL1       PTB3/XTAL1        VDD2          PTB4/EXTAL2   PTB5/XTAL2  PTB6/KBI1P3  PTB7/KBI1P4  PTC0/MOSI2

                                                                                              Figure 3. 80-Pin                                                                                   LQFP

Freescale Semiconductor                                                                                                                                                                                                                                                                      7

                                                                               Preliminary — Subject to Change
Devices in the MC9S08JE128 series

1.1.3     81-Pin MAPBGA

The following figure shows the 81-pin MAPBGA  pinout configuration.

          1      2                 3          4       5                6     7     8     9

       A  IRO    PTG0              PTF6       USB_DP  VBUS           VUSB33  PTF4  PTF3  PTE4

       B  PTF7   PTA0              PTG1       USB_DM  PTF5             PTE7  PTF1  PTF0  PTE3

       C  PTA4   PTA5              PTA6       PTA1    PTF2             PTE6  PTE5  PTE2  PTE1

       D         PTA7              PTB0       PTB1    PTA2             PTA3  PTD5  PTD7  PTE0

       E         DADM2                        VDD2    VDD3             VDD1  PTD2  PTD3  PTD6

       F         DADP2                        VSS2    VSS3             VSS1  PTB7  PTC7  PTD4

       G  DADP0  DACO              DADP3      DADM3   VREFO            PTB6  PTC0  PTC1  PTC2

       H  DADM0  DADM1             DADP1              PTC3             PTC4  PTD0  PTC5  PTC6

       J  VSSA   VREFL             VREFH      VDDA    PTB2             PTB3  PTD1  PTB4  PTB5

                                              Figure 4. 81-Pin MAPBGA

8                                                                                  Freescale Semiconductor

                                      Preliminary — Subject to Change
                                                                              Devices in the MC9S08JE128  series

1.2        Pin               Assignments by Packages

                                          Table 3. Package Pin Assignments

           Package

81 MAPBGA  80 LQFP  64 LQFP  Default   ALT1    ALT2   ALT3                    Composite Pin Name

                             Function

B2         1        1        PTA0      SS1     —      —                       PTA0/SS1

A1         2        2        IRO       —       —      —                       IRO

C4         3        —        PTA1      KBI1P0  TX1    —                       PTA1/KBI1P0/TX1

D5         4        —        PTA2      KBI1P1  RX1    ADP4                    PTA2/KBI1P1/RX1/ADP4

D6         5        —        PTA3      KBI1P2  ADP5   —                       PTA3/KBI1P2/ADP5

C1         6        3        PTA4      —       —      —                       PTA4

C2         7        4        PTA5      —       —      —                       PTA5

C3         8        5        PTA6      —       —      —                       PTA6

D2         9        6        PTA7      —       —      —                       PTA7

D3         10       7        PTB0      —       —      —                       PTB0

D4         11       8        PTB1      BLMS    —      —                       PTB1/BLMS

J1         12       9        VSSA      —       —      —                       VSSA

J2         13       10       VREFL     —       —      —                       VREFL

D1         14       11       NC        —       —      —                       NC

E1         15       12       NC        —       —      —                       NC

F2         16       13       DADP2     —       —      —                       DADP2

F1         17       14       NC        —       —      —                       NC

E2         18       15       DADM2     —       —      —                       DADM2

F3         19       16       NC        —       —      —                       NC

E3         20       17       NC        —       —      —                       NC

G2         21       18       DACO      —       —      —                       DACO

G3         22       19       DADP3     —       —      —                       DADP3

H4         23       20       NC        —       —      —                       NC

G4         24       21       DADM3     —       —      —                       DADM3

G1         25       22       DADP0     —       —      —                       DADP0

H1         26       23       DADM0     —       —      —                       DADM0

G5         27       24       VREFO     —       —      —                       VREFO

H3         28       —        DADP1     —       —      —                       DADP1

H2         29       —        DADM1     —       —      —                       DADM1

Freescale Semiconductor                                                                                   9

                                             Preliminary — Subject to Change
Devices in the MC9S08JE128 series

                                           Table 3. Package Pin Assignments  (Continued)

               Package

    81 MAPBGA  80 LQFP  64 LQFP  Default   ALT1     ALT2     ALT3                 Composite Pin Name

                                 Function

    J3         30       25       VREFH     —        —        —                            VREFH

    J4         31       26       VDDA      —        —        —                            VDDA

    F4         32       27       VSS2      —        —        —                            VSS2

    J5         33       28       PTB2      EXTAL1   —        —                            PTB2/EXTAL1

    J6         34       29       PTB3      XTAL1    —        —                            PTB3/XTAL1

    E4         35       30       VDD2      —        —        —                            VDD2

    J8         36       31       PTB4      EXTAL2   —        —                            PTB4/EXTAL2

    J9         37       32       PTB5      XTAL2    —        —                            PTB5/XTAL2

    G6         38       —        PTB6      KBI1P3   —        —                            PTB6/KBI1P3

    F7         39       —        PTB7      KBI1P4   —        —                            PTB7/KBI1P4

    G7         40       33       PTC0      MOSI2    —        —                            PTC0/MOSI2

    G8         41       34       PTC1      MISO2    —        —                            PTC1/MISO2

    G9         42       35       PTC2      KBI1P5   SPSCK2   ADP6                 PTC2/KBI1P5/SPSCK2/ADP6

    H5         43       36       PTC3      KBI1P6   SS2      ADP7                 PTC3/KBI1P6/SS2/ADP7

    H6         44       37       PTC4      KBI1P7   CMPP0    ADP8                 PTC4/KBI1P7/CMPP0/ADP8

    H8         45       38       PTC5      KBI2P0   CMPP1    ADP9                 PTC5/KBI2P0/CMPP1/ADP9

    H9         46       39       PTC6      KBI2P1   PRACMPO  ADP10                PTC6/KBI2P1/PRACMPO/ADP10

    F8         47       40       PTC7      KBI2P2   CLKOUT   ADP11                PTC7/KBI2P2/CLKOUT/ADP11

    H7         48       41       PTD0      BKGD     MS       —                            PTD0/BKGD/MS

    J7         49       42       PTD1      CMPP2    RESET    —                    PTD1/CMPP2/RESET

    E7         50       43       PTD2      TPM1CH0  —        —                            PTD2TPM1CH0

    E8         51       44       PTD3      TPM1CH1  —        —                            PTD3/TPM1CH1

    F9         52       45       PTD4      SDA      TPM1CH2  —                    PTD4/SDA/TPM1CH2

    D7         53       46       PTD5      SCL      TPM1CH3  —                    PTD5/SCL/TPM1CH3

    E9         54       47       PTD6      TX1      —        —                            PTD6/TX1

    D8         55       48       PTD7      RX1      —        —                            PTD7/RX1

    D9         56       —        PTE0      KBI2P3   —        —                            PTE0/KBI2P3

    C9         57       —        PTE1      KBI2P4   —        —                            PTE1/KBI2P4

    C8         58       —        PTE2      KBI2P5   —        —                            PTE2/KBI2P5

    B9         59       —        PTE3      KBI2P6   —        —                            PTE3/KBI2P6

    A9         60       49       PTE4      CMPP3    TPMCLK   IRQ                  PTE4/CMPP3/TPMCLK/IRQ

10                                                                                        Freescale Semiconductor

                                                 Preliminary — Subject to Change
                                                                              Devices in the MC9S08JE128  series

                                       Table 3. Package Pin Assignments  (Continued)

           Package

81 MAPBGA  80 LQFP  64 LQFP  Default   ALT1     ALT2     ALT3                 Composite Pin Name

                             Function

F5         61       50       VSS3      —        —        —                            VSS3

E5         62       51       VDD3      —        —        —                            VDD3

C7         63       52       PTE5      TX2      —        —                            PTE5/TX2

C6         64       53       PTE6      RX2      —        —                            PTE6/RX2

B6         65       —        PTE7      TPM2CH3  —        —                            PTE7/TPM2CH3

B8         66       —        PTF0      TPM2CH2  —        —                            PTF0/TPM2CH2

B7         67       54       PTF1      RX2      TPM2CH1  —                    PTF1/RX2/TPM2CH1

C5         68       55       PTF2      TX2      TPM2CH0  —                    PTF2/TX2/TPM2CH0

A8         69       —        PTF3      SCL      —        —                            PTF3/SCL

A7         70       —        PTF4      SDA      —        —                            PTF4/SDA

B5         71       —        PTF5      KBI2P7   —        —                            PTF5/KBI2P7

A6         72       56       VUSB33    —        —        —                            VUSB33

B4         73       57       USB_DM    —        —        —                            USB_DM

A4         74       58       USB_DP    —        —        —                            USB_DP

A5         75       59       VBUS      —        —        —                            VBUS

F6         76       60       VSS1      —        —        —                            VSS1

E6         77       61       VDD1      —        —        —                            VDD1

A3         78       62       PTF6      MOSI1    —        —                            PTF6/MOSI1

B1         79       63       PTF7      MISO1    —        —                            PTF7/MISO1

A2         80       64       PTG0      SPSCK1   —        —                            PTG0/SPSCK1

B3         —        —        PTG1      —        —        —                            PTG1

Freescale Semiconductor                                                                                   11

                                             Preliminary — Subject to Change
Preliminary Electrical Characteristics

2       Preliminary Electrical Characteristics

This section contains electrical specification tables and reference timing diagrams for the MC9S08JE128/64 microcontroller,

including detailed information on power considerations, DC/AC electrical characteristics, and AC timing specifications.

The electrical specifications are preliminary and are from previous designs or design simulations. These specifications may not

be fully tested or guaranteed at this early stage of the product life cycle. These specifications will, however, be met for

production silicon. Finalized specifications will be published after complete characterization and device qualifications have

been completed.

                                                         NOTE

                 The parameters specified in this data sheet supersede any values found in the module

                 specifications.

2.1     Parameter Classification

The electrical parameters shown in this supplement are guaranteed by various methods. To give the customer a better

understanding, the following classification is used and the parameters are tagged accordingly in the tables where appropriate:

                                        Table 4. Parameter Classifications

     P           Those parameters are guaranteed during production testing on each individual device.

     C           Those parameters are achieved by the design characterization by measuring a statistically relevant

                 sample size across process variations.

                 Those parameters are achieved by design characterization on a small sample size from typical devices

     T           under typical conditions unless otherwise noted. All values shown in the typical column are within this

                 category.

     D           Those parameters are derived mainly from simulations.

                                                         NOTE

                 The classification is shown in the column labeled “C” in the parameter tables where

                 appropriate.

12                                                                                                     Freescale Semiconductor

                                        Preliminary — Subject to Change
                                                                               Preliminary Electrical Characteristics

2.2  Absolute Maximum Ratings

Absolute maximum ratings are stress ratings only, and functional operation at the maxima is not guaranteed. Stress beyond the

limits specified in the following table may affect device reliability or cause permanent damage to the device. For functional

operating conditions, refer to the remaining tables in this section.

                                  Table 5. Absolute Maximum Ratings

        #                         Rating                              Symbol   Value                              Unit

        1  Supply voltage                                             VDD      –0.3 to +3.8                       V

        2  Maximum current into VDD                                       IDD  120                                mA

        3  Digital input voltage                                          VIn  –0.3 to VDD + 0.3                  V

        4  Instantaneous maximum current                                  ID   ± 25                               mA

           Single pin limit (applies to all port pins)1, 2, 3

        5  Storage temperature range                                  Tstg     –55 to 150                         °C

     1  Input must be current limited to the value specified. To determine the value of the required

        current-limiting resistor, calculate resistance values for positive (VDD) and negative (VSS) clamp

        voltages, then use the larger of the two resistance values.

     2  All functional non-supply pins are internally clamped to VSS and VDD.

     3  Power supply must maintain regulation within operating VDD range during instantaneous and operating

        maximum current conditions. If positive injection current (VIn > VDD) is greater than IDD, the injection

        current may flow out of VDD and could result in external power supply going out of regulation. Ensure

        external VDD load will shunt current greater than maximum injection current. This will be the greatest

        risk when the MCU is not consuming power. Examples are: if no system clock is present, or if the clock

        rate is very low (which would reduce overall power consumption).

This device contains circuitry protecting against damage due to high static voltage or electrical fields; however, it is advised

that normal precautions be taken to avoid application of any voltages higher than maximum-rated voltages to this

high-impedance circuit. Reliability of operation is enhanced if unused inputs are tied to an appropriate logic voltage level (for

instance, either VSS or VDD).

Freescale Semiconductor                                                                                                            13

                                  Preliminary — Subject to Change
Preliminary Electrical Characteristics

2.3        Thermal Characteristics

This section provides information about operating temperature range, power dissipation, and package thermal resistance. Power

dissipation on I/O pins is usually small compared to the power dissipation in on-chip logic and it is user-determined rather than

being controlled by the MCU design. In order to take PI/O into account in power calculations, determine the difference between

actual pin voltage and VSS or VDD and multiply by the pin current for each I/O pin. Except in cases of unusually high pin current

(heavy loads), the difference between pin voltage and VSS or VDD will be very small.

                                         Table 6. Thermal Characteristics

           #  Symbol                                  Rating                                Value       Unit

           1  TA                      Operating temperature range (packaged):                           °C

                                                                 MC9S08JE128                –40 to 105

                                                                 MC9S08JE64                 –40 to 105

           2  TJMAX                   Maximum junction temperature                          135         °C

           3  θJA                     Thermal resistance1,2,3,4  Single-layer board — 1s                °C/W

                                                                 81-pin MBGA                77

                                                                 80-pin LQFP                55

                                                                 64-pin LQFP                68

           4  θJA                     Thermal resistance1, 2, 3, 4 Four-layer board — 2s2p              °C/W

                                                                 81-pin MBGA                47

                                                                 80-pin LQFP                40

                                                                 64-pin LQFP                49

        1  Junction temperature is a function of die size, on-chip power dissipation, package thermal resistance, mounting

           site (board) temperature, ambient temperature, air flow, power dissipation of other components on the board, and

           board thermal resistance.

        2  Junction to Ambient Natural Convection

        3  1s — Single layer board, one signal layer

        4  2s2p — Four layer board, 2 signal and 2 power layers

The average chip-junction temperature (TJ) in °C can be obtained from:

                                                      TJ = TA + (PD × θJA)                                                   Eqn. 1

where:

           TA = Ambient temperature, °C

           θJA = Package thermal resistance, junction-to-ambient, °C/W

           PD = Pint + PI/O

           Pint = IDD × VDD, Watts — chip internal power

           PI/O = Power dissipation on input and output pins — user determined

For most applications, PI/O << Pint and can be neglected. An approximate relationship between PD and TJ (if PI/O is neglected)

is:

                                                   PD = K ÷ (TJ + 273°C)                                                     Eqn. 2

14                                                                                               Freescale Semiconductor

                                         Preliminary — Subject to Change
                                                                              Preliminary Electrical Characteristics

Solving Equation 1 and Equation 2 for K gives:

                                K = PD          × (TA + 273°C) + θJA × (PD)2                                                 Eqn. 3

where K is a constant pertaining to the particular part. K can be determined from Equation 3 by measuring PD (at equilibrium)

for a known TA. Using this value of K, the values of PD and TJ can be obtained by solving Equation 1 and Equation 2 iteratively

for any value of TA.

2.4     ESD Protection Characteristics

Although damage from static discharge is much less common on these devices than on early CMOS circuits, normal handling

precautions should be used to avoid exposure to static discharge. Qualification tests are performed to ensure that these devices

can withstand exposure to reasonable levels of static without suffering any permanent damage.

All ESD testing is in conformity with CDF-AEC-Q00 Stress Test Qualification for Automotive Grade Integrated Circuits.

(http://www.aecouncil.com/) This device was qualified to AEC-Q100 Rev E.

A device is considered to have failed if, after exposure to ESD pulses, the device no longer meets the device specification

requirements. Complete dc parametric and functional testing is performed per the applicable device specification at room

temperature followed by hot temperature, unless specified otherwise in the device specification.

                            Table 7. ESD and Latch-up Test Conditions

        Model                                   Description                   Symbol              Value   Unit

        Human Body       Series Resistance                                    R1                  1500        Ω

                         Storage Capacitance                                       C              100        pF

                         Number of Pulse per pin                              —                        3      —

        Machine          Series Resistance                                    R1                       0      Ω

                         Storage Capacitance                                       C              200        pF

                         Number of Pulse per pin                              —                        3      —

        Latch-up         Minimum input voltage limit                          —                   –2.5        V

                         Maximum input voltage limit                          —                      7.5      V

                         Table 8. ESD           and  Latch-Up  Protection  Characteristics

     #                      Rating                             Symbol         Min                 Max     Unit               C

     1  Human Body Model (HBM)                                 VHBM           ±2000               —       V                  T

     2  Machine Model (MM)                                     VMM            ±200                —       V                  T

     3  Charge Device Model (CDM)                              VCDM           ±500                —       V                  T

     4  Latch-up Current at TA = 125°C                         ILAT           ±100                —       mA                 T

Freescale Semiconductor                                                                                                           15

                                        Preliminary — Subject to Change
Preliminary Electrical Characteristics

2.5  DC Characteristics

This section includes information about power supply requirements, I/O pin characteristics, and power supply current in various

operating modes.

                                        Table 9. DC Characteristics

     Num          Symbol             Characteristic              Condition      Min     Typ1  Max  Unit  C

     1            VDD     Operating                              —              1.82    —     3.6  V     —

                          Voltage

     2            VOH     Output high   All I/O pins, low-drive strength

                          voltage

                                                                 1.8 V, ILoad   VDD –   —     —    V     C

                                                                 = –600 μA      0.5

                                        All I/O pins, high-drive strength

                                                                 2.7 V, ILoad   VDD –   —     —    V     P

                                                                 = –10 mA       0.5

                                                                 1.8V, ILoad =  VDD –   —     —    V     C

                                                                 –3 mA          0.5

     3            IOHT    Output high   Max total IOH for all ports

                          current

                                                                 —              —       —     100  mA    D

     4            VOL     Output low    All I/O pins, low-drive strength

                          voltage

                                                                 1.8 V, ILoad   —       —     0.5  V     C

                                                                 = 600 μA

                                        All I/O pins, high-drive strength

                                                                 2.7 V, ILoad   —       —     0.5  V     P

                                                                 = 10 mA

                                                                 1.8 V, ILoad   —       —     0.5  V     C

                                                                 = 3 mA

     5            IOLT    Output low    Max total IOL            —              —       —     100  mA    D

                          current       for all ports

     6            VIH     Input high voltage all digital inputs

                                                                 all digital    0.70 x  —     —    V

                                                                 inputs,        VDD                      P

                                                                 VDD > 2.7 V

                                                                 all digital    0.85 x  —     —    V

                                                                 inputs,        VDD                      P

                                                                 2.7 V > VDD

                                                                 ≥ 1.8 V

16                                                                                                 Freescale Semiconductor

                                        Preliminary — Subject to Change
                                                                                            Preliminary Electrical   Characteristics

                                           Table 9. DC Characteristics         (Continued)

           Num  Symbol                Characteristic              Condition     Min     Typ1           Max     Unit  C

           7    VIL       Input low voltage  all digital inputs

                                                                  all digital   —       —              0.35 x  V

                                                                  inputs,                              VDD           P

                                                                  VDD > 2.7 V

                                                                  all digital   —       —              0.30 x  V

                                                                  inputs,                              VDD           P

                                                                  2.7 > VDD ≥

                                                                  1.8 V

           8    Vhys      Input hysteresis   all digital inputs   —             0.06 x  —              —       mV    C

                                                                                VDD

                |IIn|     Input leakage          all input only   VIn = VDD or  —       —              0.25    μA

           9              current                      pins       VSS                                  (TBD)         P

                                                       (Per pin)

           10   |IOZ|     Hi-Z (off-state)     all input/output   VIn = VDD or  —       —        1(TBD)        μA    P

                          leakage current              (per pin)  VSS

                |IOZ|     Leakage current      all input/output   VIn = VDD or  —       —              (TBD)   μA

           11             for analog output            (per pin)  VSS                                                P

                          pins (DACO,

                          VREFO)

           12   |IInT|    Total Leakage          For all pins                   —       —              2       μA    D

                          Current3

           13   RPU       Pull-up resistors                       —             17.5    —              52.5    kΩ    P

                RPD       Internal                                              17.5    —              52.5    kΩ

           14             pull-down                               —                                                  P

                          resistors4

           15   IIC       DC injection       Single pin limit

                          current 5, 6, 7

                                                                  VSS > VIN >   –0.2    —              0.2     mA    D

                                                                  VDD

                                             Total MCU limit,     includes sum  of all stressed  pins

                                                                  VSS > VIN >   –5      —              5       mA    D

                                                                  VDD

           16   CIn       Input Capacitance, all pins             —             —       —              8       pF    C

           17   VRAM      RAM retention voltage                   —             —       0.6            1.0     V     C

           18   VPOR      POR re-arm voltage8                     —             0.9     1.4            1.79    V     C

           19   tPOR      POR re-arm time                         —             10      —              —       μs    D

Freescale  Semiconductor                                                                                                17

                                             Preliminary — Subject to Change
Preliminary Electrical Characteristics

                                        Table 9. DC Characteristics    (Continued)

       Num  Symbol               Characteristic          Condition     Min       Typ1  Max   Unit                       C

            VLVDH9    Low-voltage       VDD falling

       20             detection

                      threshold —

                      high range

                                                         —             2.11      2.16  2.22  V                          P

                                        VDD rising

                                                         —             2.16      2.23  2.27  V                          P

            VLVDL     Low-voltage       VDD falling

       21             detection

                      threshold —

                      low range9

                                                         —             1.80      1.84  1.88  V                          P

                                        VDD rising

                                                         —             1.88      1.93  1.96  V                          P

            VLVWH     Low-voltage       VDD falling

       22             warning

                      threshold —

                      high range9

                                                         —             2.36      2.46  2.56  V                          P

                                        VDD rising

                                                         —             2.36      2.46  2.56  V                          P

            VLVWL     Low-voltage       VDD falling

       23             warning

                      threshold —

                      low range9

                                                         —             2.11      2.16  2.22  V                          P

                                        VDD rising

                                                         —             2.16      2.23  2.27  V                          P

       24       Vhys  Low-voltage inhibit reset/recover  —                    —  50    —     mV                         C

                      hysteresis10

       25       VBG   Bandgap Voltage Reference11        —             1.15      1.17  1.18  V                          P

    1  Typical values are measured at 25°C. Characterized, not tested

    2  As the supply voltage rises, the LVD circuit will hold the MCU in reset until the supply has risen above VLVDL.

    3  Total Leakage current is the sum value for all GPIO pins; this leakage current is not distributed evenly across

       all pins but characterization data shows that individual pin leakage current maximums are less than 250 nA.

    4  Measured with VIn = VDD.

    5  All functional non-supply pins are internally clamped to VSS and VDD.

    6  Input must be current limited to the value specified. To determine the value of the required current-limiting

       resistor, calculate resistance values for positive and negative clamp voltages, then use the larger of the two

       values.

18                                                                                           Freescale Semiconductor

                                        Preliminary — Subject to Change
                                                                               Preliminary Electrical Characteristics

7   Power supply must maintain regulation within operating VDD range during instantaneous and operating

    maximum current conditions. If positive injection current (VIn > VDD) is greater than IDD, the injection current

    may flow out of VDD and could result in external power supply going out of regulation. Ensure external VDD

    load will shunt current greater than maximum injection current. This will be the greatest risk when the MCU

    is not consuming power. Examples are: if no system clock is present, or if clock rate is very low (which would

    reduce overall power consumption).

8   Maximum is highest voltage that POR is guaranteed.

9   Run at 1 MHz bus frequency

10  Low voltage detection and warning limits measured at 1 MHz bus frequency.

11  Factory trimmed at VDD = 3.0 V, Temp = 25°C

Freescale Semiconductor                                                                                               19

                                Preliminary — Subject to Change
Preliminary Electrical Characteristics

2.6     Supply Current Characteristics

                                        Table 10. Supply Current Characteristics

     #  Symbol       Parameter                 Bus          VDD (V)  Typ1         Max  Unit  Temp     C

                                               Freq                                          (°C)

        RIDD    Run         FEI mode

     1          supply      All modules ON

                current

                                               24 MHz            3   20           24   mA    –40 to   P

                                                                                             25

                                               24 MHz            3   20           TBD  mA    105      P

                                               20 MHz            3   18           —    mA    –40 to   T

                                                                                             105

                                               8 MHz             3   8            —    mA    –40 to   T

                                                                                             105

                                               1 MHz             3   1.8          —    mA    –40 to   T

                                                                                             105

        RIDD    Run         FEI         mode;  All modules  OFF

     2          supply

                current

                                               24 MHz            3   12.3         TBD  mA    –40 to   C

                                                                                             105

                                               20 MHz            3   10.5         —    mA    –40 to   T

                                                                                             105

                                               8 MHz             3   4.8          —    mA    –40 to   T

                                                                                             105

                                               1 MHz             3   1.3          —    mA    –40 to   T

                                                                                             105

        RIDD    Run         LPS=0;      All    modules OFF

     3          supply

                current

                                               16 kHz            3   TBD          —    μA    –40 to   T

                                               FBILP                                         105

                                               16 kHz            3   TBD          —    μA    –40 to   T

                                               FBELP                                         105

     4  RIDD    Run supply  LPS=1,      all    modules OFF

                current

                                               16 kHz            3   TBD          —    μA    0 to 70  T

                                               FBELP

                                               16 kHz            3   TBD          —    μA    –40 to   T

                                               FBELP                                         105

20                                                                                           Freescale Semiconductor

                                        Preliminary — Subject to Change
                                                                       Preliminary                   Electrical  Characteristics

                           Table 10. Supply Current Characteristics    (Continued)

   #     Symbol            Parameter         Bus     VDD (V)     Typ1  Max                     Unit  Temp        C

                                             Freq                                                    (°C)

         WIDD        Wait mode    FEI mode,  all modules OFF

   5                 supply cur-

                     rent

                                             24 MHz           3  TBD   6                       mA    –40 to      C

                                                                                                     105

                                             20 MHz           3  TBD   —                       mA    –40 to      T

                                                                                                     105

                                             8 MHz            3  TBD   —                       mA    –40 to      T

                                                                                                     105

                                             1 MHz            3  TBD   —                       mA    –40 to      T

                                                                                                     105

         S2IDD       Stop2 mode

   6                 supply cur-

                     rent

                                             N/A              3  0.39  0.6                     µA    –40 to      P

                                                                                                     25

                                             N/A              3  TBD   TBD                     µA    70          C

                                             N/A              3  7     TBD                     µA    85          C

                                             N/A              3  16    TBD                     µA    105         P

                                             N/A              2  TBD   TBD                     µA    –40 to      C

                                                                                                     25

                                             N/A              2  TBD   TBD                     µA    70          C

                                             N/A              2  TBD   TBD                     µA    85          C

                                             N/A              2  TBD   TBD                     µA    105         C

         S3IDD       Stop3 mode   No clocks active

   7                 supply cur-

                     rent

                                             N/A              3  0.55  0.9                     µA    –40 to      P

                                                                                                     25

                                             N/A              3  TBD   TBD                     µA    70          C

                                             N/A              3  14    TBD                     µA    85          C

                                             N/A              3  37    TBD                     µA    105         P

                                             N/A              2  TBD   TBD                     µA    –40 to      C

                                                                                                     25

                                             N/A              2  TBD   TBD                     µA    70          C

                                             N/A              2  14    TBD                     µA    85          C

                                             N/A              2  TBD   TBD                     µA    105         C

1  Data  in Typical  column was characterized at 3.0 V, 25°C or is typical recommended value.

Freescale Semiconductor                                                                                             21

                                      Preliminary — Subject to Change
Preliminary Electrical Characteristics

                                              Table 11. Typical  Stop Mode Adders

                                                                          Temperature        (°C)

           #    Parameter                   Condition                                                        Units  C

                                                                     -40  25         70       85        105

           1    LPO                           —                      50   75         100      150       250  nA     D

           2    EREFSTEN      RANGE = HGO = 0                        600  650        750      850      1000  nA     D

                                                                 (TBD)    (TBD)      (TBD)   (TBD)  (TBD)

           3    IREFSTEN1                     —                      68   70         77       86        120  µA     T

           4    TOD           Does not include clock source          50   75         100      150       250  nA     D

                              current

           5    LVD1          LVDSE = 1                              114  115        123      135       170  µA     T

           6    ACMP1         Not using the bandgap                  18   20         23       33         65  µA     T

                              (BGBE = 0)

                ADC1          ADLPC = ADLSMP = 1                     75   85         100      115       165  µA     T

           7                  Not using the bandgap

                              (BGBE = 0)

           8    DAC1          High power mode; no load on            500  500        500      500       500  µA     T

                              DACO

     1     Not  available in stop2 mode.

2.7             PRACMP Electricals

                                           Table 12. PRACMP Electrical Specifications

        #                     Characteristic                 Symbol       Min        Typical        Max      Unit   C

        1     Supply voltage                                 VPWR         1.8             —         3.6      V      P

        2     Supply current (active) (PRG enabled)          IDDACT1      —               —         60       μA     C

        3     Supply current (active) (PRG disabled)         IDDACT2      —               —         40       μA     C

        4     Supply current (ACMP and PRG all               IDDDIS       —               —         2        nA     D

              disabled)

        5     Analog input voltage                           VAIN         VSS – 0.3       —         VDD      V      —

        6     Analog input offset voltage                    VAIO         —               5         40       mV     T

        7     Analog comparator hysteresis                       VH       3.0             —         20.0     mV     T

        8     Analog input leakage current                   IALKG        —               —         1        nA     D

        9     Analog comparator initialization delay         tAINIT       —               —         1.0      μs     T

22                                                                                                       Freescale Semiconductor

                                                Preliminary — Subject to Change
                                                                                 Preliminary Electrical Characteristics

                                  Table 12. PRACMP Electrical       Specifications

     #                   Characteristic             Symbol            Min        Typical     Max          Unit        C

     10  Programmable reference generator inputs    VIn2(VDD25)       1.8        —           2.75         V         —

     11  Programmable reference generator setup     tPRGST            —          1           —            µs          D

         delay

     12  Programmable reference generator step      Vstep             –0.25      1           0.25         LSB         D

         size

     13  Programmable reference generator voltage   Vprgout         VIn/32       —           Vin          V           P

         range

2.8      12-bit DAC Electricals

                                  Table  13. DAC 12LV Operating Requirements

     #          Characteristic           Symbol        Min          Max         Unit      C        Notes

     1   Supply voltage                  VDDA       1.8          3.6         V            P

     2   Reference voltage               VDACR      1.15         3.6         V            C

     3   Temperature                     TA         –40          105         °C           C

         Output load capacitance         CL                                                  A small load capacitance

     4                                              —            100         pF           C  (47 pF) can improve the

                                                                                             bandwidth performance

                                                                                             of the DAC.

     5   Output load current                    IL  —            1           mA           C

Freescale Semiconductor                                                                                                  23

                                         Preliminary — Subject to Change
Preliminary  Electrical Characteristics

                                         Table 14.  DAC 12-Bit Operating  Behaviors

    #                    Characteristic             Symbol      Min          Max      Unit   C  Notes

    1        Resolution                             N           12        12          bit    C

    2        Supply current low-power mode          IDDA_DACLP  50        100         µA     C

    3        Supply current high-power mode         IDDA_DACHP  120       500         µA     C

                                                                          (TBD)

             Full-scale Settling time               TsFSLP

    4        (±0.5 LSB)                                         —         200         µs     C

             (0x080 to 0xF7F or 0xF7F to 0x080)                           (TBD)

             low-power mode

             Full-scale Settling time               TsFSHP

    5        (±0.5 LSB)                                         —         30          µs     C

             (0x080 to 0xF7F or 0xF7F to 0x080)

             high-power mode

             Code-to-code Settling time             TsC-CLP

             (±0.5 LSB)

    6        (0xBF8 to 0xC08 or 0xC08 to                        —         5           µs     C

             0xBF8)

             low-power mode

             Code-to-code Settling time             TsC-CHP

             (±0.5 LSB)

    7        (0xBF8 to 0xC08 or 0xC08 to                        —         1(TBD)      µs     C

             0xBF8)

             high-power mode

             DAC output voltage range low           Vdacoutl              100

    8        (high-power mode, no load, DAC                     —         (TBD)       mV     C

             set to 0)

             DAC output voltage range high          Vdacouth    VDACR-

    9        (high-power mode, no load, DAC                     100       —           mV     C

             set to 0x0FFF)

    10       Integral non-linearity error           INL         —         ±8          LSB    C

    11       Differential non-linearity error       DNL         —         ±1          LSB    C

             VDACR is > 2.4 V

    12       Offset error                           EO          —         ± 0.5       %FSR   C

    13       Gain error                             EG          —         ± 0.5       %FSR   C

                                                                          (TBD)

    14       Power supply rejection ratio           PSRR        60        —           dB     C

             VDD ≥ 2.4 V

             Temperature drift of offset voltage    Tco

    15       (DAC set to 0x0800)                                —         2           mV     C  See Typical

                                                                          (TBD)                 Drift figure that

                                                                                                follows.

    16       Offset aging coefficient               Ac          —         TBD         µV/yr  C

                                       Figure 5. Offset at Half Scale vs Temperature

24                                                                                              Freescale Semiconductor

                                               Preliminary — Subject to Change
                                                                               Preliminary  Electrical Characteristics

2.9      ADC     Characteristics

                                   Table 15. 12-bit    ADC  Operating Conditions

     #   Symb    Characteristic    Conditions               Min    Typ1   Max     Unit      C  Comment

     1   VDDAD   Supply voltage    Absolute                 1.8    —      3.6     V         D

     2   ΔVDDAD                    Delta to VDD             -100   0      +100    mV        D

                                   (VDD-VDDAD)2

     3   ΔVSSAD  Ground voltage    Delta to VSS             -100   0      +100    mV        D

                                   (VSS-VSSAD)2

     4   VREFH   Ref Voltage High                           1.13   VDDAD  VDDAD   V         D

     5   VREFL   Ref Voltage Low                            VSSAD  VSSAD  VSSAD   V         D

     6   VADIN   Input Voltage                              VREFL  —      VREFH   V         D

     7   CADIN   Input                                      —      4      5       pF        C

                 Capacitance

     8   RADIN   Input Resistance                           —      2      5       kΩ        C

         RAS     Analog Source                                                                 External to

     9           Resistance                                                                    MCU

                                                                                               Assumes

                                                                                               ADLSMP=0

                                   12-bit mode              —      —      2       kΩ        C

                                   fADCK > 4 MHz

                                   fADCK < 4 MHz            —      —      5       kΩ        C

                                   11/10-bit mode           —      —      2       kΩ        C

                                   fADCK > 8 MHz

                                   4 MHz < fADCK < 8        —      —      5       kΩ        C

                                                       MHz

                                   fADCK < 4 MHz            —      —      10      kΩ        C

                                   9/8-bit mode             —      —      5       kΩ        C

                                   fADCK > 4 MHz

                                   fADCK < 4 MHz            —      —      10      kΩ        C

         fADCK   ADC Conversion    High Speed               1.0    —      8.0

     10          Clock Freq.                 (ADLPC=0,                            MHz       D

                                             ADHSC=1)

                                   High Speed               1.0    —      5.0

                                             (ADLPC=0,                            MHz       D

                                             ADHSC=0)

                                             Low Power      1.0    —      2.5

                                             (ADLPC=1,                            MHz       D

                                             ADHSC=1)

1    Typical values assume VDDAD = 3.0 V, Temp = 25 °C, fADCK=1.0 MHz unless otherwise stated. Typical values are for

     reference only and are not tested in production.

2    DC potential difference.

Freescale Semiconductor                                                                                                25

                                   Preliminary — Subject to Change
Preliminary Electrical  Characteristics

                                                          SIMPLIFIED

                                                     INPUT PIN EQUIVALENT

                                                             CIRCUIT       ZADIN

                                                     Pad                           SIMPLIFIED

                             ZAS                     leakage                       CHANNEL SELECT

                                                     due to                        CIRCUIT         ADC SAR

                        RAS                          input                         RADIN           ENGINE

                                                     protection

                                              +

                                              VADIN
                                              –
                             CAS
    VAS  +
         –

                                                                                   RADIN

                                                     INPUT PIN                     RADIN

                                                     INPUT PIN                     RADIN

                                                     INPUT PIN                                     CADIN

                             Figure 6.   ADC  Input  Impedance        Equivalency  Diagram

26                                                                                             Freescale Semiconductor

                                         Preliminary — Subject to Change
                                                                          Preliminary Electrical Characteristics

                         Table 16. 12-bit SAR ADC Characteristics full    operating  range

                         (VREFH = VDDAD, > 1.8, VREFL = VSSAD             ≤ 8 MHz)

Characterist             Conditions1     Symb         Min  Typ2           Max        Unit   C  Comment

       ic

Supply         ADLPC=1, ADHSC=0                       —    215            —

Current                                                                                        ADLSMP=0

               ADLPC=0, ADHSC=0          IDDAD        —    470            —          μA     T  ADCO=1

               ADLPC=0, ADHSC=1                       —    610            —

Supply         Stop, Reset, Module Off   IDDAD        —    0.01           —          μA     C

Current

ADC            ADLPC=1, ADHSC=0                       —    2.4            —

Asynchronou

s Clock        ADLPC=0, ADHSC=0          fADACK       —    5.2            —          MHz    P  tADACK =

Source         ADLPC=0, ADHSC=1                       —    6.2            —                    1/fADACK

Sample Time    See Block Guide for sample times

Conversion     See Block Guide for conversion times

Time

Total          12-bit single-ended mode          TUE  —    ±1.75          ±3.5       LSB3   T  32x

Unadjusted                                                                                     Hardware

Error                                                                                          Averaging

                                                                                               (AVGE = %1

                                                                                               AVGS =

                                                                                               %11)

               11-bit differential mode               —    ±0.7           ±1.5              T

               10-bit single-ended mode               —    ±0.8           ±1.5

               9-bit differential mode                —    ±0.5           ±1.0              T

               8-bit single-ended mode                —    ±0.5           ±1.0

Differential   12-bit single-ended mode          DNL  —    ±0.7           ±1         LSB2   T

Non-Linearity

               11-bit differential mode               —    ±0.5           ±0.75             T

               10-bit single-ended mode               —    ±0.5           ±0.75

               9-bit differential mode                —    ±0.2           ±0.5              T

               8-bit single-ended mode                —    ±0.2           ±0.5

Integral       12-bit single-ended mode          INL  —    ±1.0           ±2.5       LSB2   T

Non-Linearity

               11-bit differential mode               —    ±0.5           ±1.0              T

               10-bit single-ended mode               —    ±0.5           ±1.0

               9-bit differential mode                —    ±0.3           ±0.5              T

               8-bit single-ended mode                —    ±0.3           ±0.5

Freescale Semiconductor                                                                                    27

                                         Preliminary — Subject to Change
Preliminary Electrical Characteristics

                           Table 16. 12-bit SAR ADC Characteristics full operating range

                           (VREFH = VDDAD, > 1.8, VREFL = VSSAD ≤ 8 MHz)         (Continued)

       Characterist        Conditions1                   Symb    Min  Typ2       Max        Unit  C          Comment

              ic

       Zero-Scale    12-bit single-ended mode            EZS     —         ±0.7  ±2.0       LSB2  T          VADIN =

       Error                                                                                                 VSSAD

                     11-bit differential mode                    —         ±0.4  ±1.0             T

                     10-bit single-ended mode                    —         ±0.4  ±1.0

                     9-bit differential mode                     —         ±0.2  ±0.5             T

                     8-bit single-ended mode                     —         ±0.2  ±0.5

       Full-Scale    12-bit single-ended mode            EFS     —         ±1.0  ±3.5       LSB2  T          VADIN =

       Error                                                                                                 VDDAD

                     11-bit differential mode                    —         ±0.4  ±1.5             T

                     10-bit single-ended mode                    —         ±0.4  ±1.5

                     9-bit differential mode                     —         ±0.2  ±0.5             T

                     8-bit single-ended mode                     —         ±0.2  ±0.5

       Quantization  All modes                           EQ      —         —     ±0.5       LSB2  D

       Error

       Input         all modes                           EIL          IIn * RAS             mV    D          IIn = leakage

       Leakage                                                                                               current

       Error                                                                                                 (refer to DC

                                                                                                             characteristi

                                                                                                             cs)

       Temp Sensor                                       m       —    1.646      —          mV/×  C

       Slope         –40°C – 25°C                                                           C

                     25°C – 125°C                                —    1.769      —

       Temp Sensor   25°C                                VTEMP2  —    701.2      —          mV    C

       Voltage                                           5

    1  All accuracy numbers assume the ADC is calibrated with VREFH=VDDAD

    2  Typical values assume VDDAD = 3.0V, Temp = 25°C, fADCK=2.0MHz unless      otherwise  stated. Typical  values are for

       reference only and are not tested in production.

    3  1 LSB = (VREFH - VREFL)/2N

28                                                                                                Freescale Semiconductor

                                               Preliminary — Subject to Change
                                                                                             Preliminary Electrical Characteristics

2.10         MCG and External Oscillator (XOSC) Characteristics

                         Table 17. MCG (Temperature Range = –40 to 105°C Ambient)

   #                             Rating                           Symbol           Min       Typical  Max             Unit   C

   1   Internal reference startup time                            tirefst          —         55       100             μs     D

                                              factory trimmed at                                                             C

   2   Average internal reference frequency   VDD=3.0 V and       fint_ft          —         31.25    —               kHz

                                              temp=25°C

                                              user trimmed                         31.25     —        39.0625                C

                                              Low range                            16        —        20                     C

   3   DCO output frequency range -           (DRS=00)            fdco_t                                              MHz

       trimmed                                Mid range                                                                      C

                                              (DRS=01)                             32        —        40

                                              High range1                          40        —        60                     C

                                              (DRS=10)

   4   Resolution of trimmed DCO output fre- with FTRIM           Δfdco_res_t      —         ± 0.1    ± 0.2           %fdco  C

       quency at fixed voltage and tempera-   without FTRIM                        —         ± 0.2    ± 0.4                  C

       ture

                                              over voltage and                     —         ±1.0     ±2                     p

       Total deviation of trimmed DCO output  temperature

   5   frequency over voltage and tempera-    over fixed voltage  Δfdco_t                                             %fdco  C

       ture                                   and temp range                       —         ± 0.5    ±1

                                              of 0 - 70 °C

       Acquisition time                       FLL2                tfll_acquire     —         —        1                      C

   6                                          PLL3                tpll_acquire     —         —        1               ms     D

   7   Long term Jitter of DCO output clock (averaged over 2mS    CJitter          —         0.02     0.2             %fdco  C
       interval) 4

   8   VCO operating frequency                                    fvco             7.0       —        55.0            MHz    D

   9   PLL reference frequency range                              fpll_ref         1.0       —        2.0             MHz    D

   10  Jitter of PLL output clock measured    Long term           fpll_jitter_625  —         0.5664   —               %fpll  D

       over 625ns 5                                               ns

                                              Entry6              Dlock            ± 1.49    —        ± 2.98                 D

   11  Lock frequency tolerance               Exit7               Dunl             ± 4.47             ± 5.97          %      D

                                                                                             —

                                              FLL                 tfll_lock        —         —        tfll_acquire+          D

                                                                                                      1075(1/fint_t)

   12  Lock time                              PLL                                                     tpll_acquire+     s    D

                                                                  tpll_lock        —         —        1075(1/fpll_re

                                                                                                      f)

   13  Loss of external clock minimum frequency - RANGE = 0       floc_low         (3/5) x   —        —               kHz    D

                                                                                   fint_t

   14  Loss of external clock minimum frequency - RANGE = 1       floc_high        (16/5) x  —        —               kHz    D

                                                                                   fint_t

1  This should not exceed the maximum CPU frequency for this device.

2  This specification applies to any time the FLL reference source or reference divider is changed, trim value is changed,

   DMX32 bit is changed, DRS bit is changed, or changing from FLL disabled (BLPE, BLPI) to FLL enabled (FEI, FEE,

   FBE, FBI). If a crystal/resonator is being used as the reference, this specification assumes it is already running.

Freescale Semiconductor                                                                                                         29

                                                     Preliminary — Subject to Change
Preliminary Electrical Characteristics

3   This specification applies to any time the PLL VCO divider or reference divider is changed, or changing from PLL

    disabled (BLPE, BLPI) to PLL enabled (PBE, PEE). If a crystal/resonator is being used as the reference, this

    specification assumes it is already running.

4   Jitter is the average deviation from the programmed frequency measured over the specified interval at maximum fBUS.

    Measurements are made with the device powered by filtered supplies and clocked by a stable external clock signal.

    Noise injected into the FLL circuitry via VDD and VSS and variation in crystal oscillator frequency increase the CJitter

    percentage for a given interval.

5   625 ns represents 5 time quanta for CAN applications, under worst-case conditions of 8 MHz CAN bus clock, 1 Mbps

    CAN Bus speed, and 8 time quanta per bit for bit time settings. 5 time quanta is the minimum time between a

    synchronization edge and the sample point of a bit using 8 time quanta per bit.

6   Below Dlock minimum, the MCG is guaranteed to enter lock. Above Dlock maximum, the MCG will not enter lock. But

    if the MCG is already in lock, then the MCG may stay in lock.

7   Below Dunl minimum, the MCG will not exit lock if already in lock. Above Dunl maximum, the MCG is guaranteed to exit

    lock.

                              Table 18. XOSC (Temperature Range            =  –40 to 105°C  Ambient)

    #                                 Characteristic                          Symbol        Min  Typ1                 Max        Unit

           Oscillator crystal or resonator  •     Low range (RANGE = 0)

           (EREFS = 1, ERCLKEN = 1)                                                  flo    32        —               38.4       kHz

                                            •     High range (RANGE = 1),            fhi    1         —                       5  MHz

                                            •     FEE or FBE mode 2

    1                                       •     High range (RANGE = 1),            fhi    1         —                  16      MHz

                                            •     High gain (HGO = 1),

                                            •     FBELP mode

                                            •     High range (RANGE = 1),            fhi    1         —                       8  MHz

                                            •     Low power (HGO = 0),

                                            •     FBELP mode

           Load capacitors                                                           C1               See  Note       3

    2                                                                                C2

           Feedback resistor                Low range                                RF     —                            —

                                            (32 kHz to 38.4 kHz)                                      10

    3                                                                                                                            MΩ

                                            High range                               —      —         1                  —

                                            (1 MHz to 16 MHz)

           Series resistor — Low range      Low Gain (HGO = 0)                       RS     —         0                  —       kΩ

    4

                                            High Gain (HGO = 1)                             —    100                     —

           Series resistor — High range     •     Low Gain (HGO = 0)

                                            •     High Gain (HGO = 1)

    5                                                   ≥ 8 MHz                      RS     —         0                       0  kΩ

                                                        4 MHz                               —         0                  10

                                                        1 MHz                               —         0                  20

30                                                                                                    Freescale Semiconductor

                                                  Preliminary — Subject to Change
                                                                                  Preliminary Electrical Characteristics

                         Table 18. XOSC (Temperature Range = –40 to 105°C Ambient)

   #                              Characteristic                    Symbol        Min           Typ1             Max  Unit

      Crystal start-up time 4, 5  Low range, low gain (RANGE = 0,                            —                   —

                                  HGO = 0)                          t  CSTL                     200

                                  Low range, high gain (RANGE =                              —  400              —

                                  0, HGO = 1)

   6                                                                                                                  ms

                                  High range, low gain (RANGE = 1,  tCSTH                    —  5                —

                                  HGO = 0)

                                  High range, high gain (RANGE =                             —  15               —

                                  1, HGO = 1)

1  Data in Typical column was characterized at 3.0 V, 25°C or is typical recommended value.

2  When MCG is configured for FEE or FBE mode, input clock source must be divisible using       RDIV to  within  the range of

   31.25 kHz to 39.0625 kHz.

3  See crystal or resonator manufacturer’s recommendation.

4  This parameter is characterized and not tested on each device.

5  Proper PC board layout procedures must be followed to achieve specifications.

o

Freescale Semiconductor                                                                                                        31

                                  Preliminary — Subject to Change
Preliminary Electrical Characteristics

2.11       AC Characteristics

This section describes ac timing characteristics for each peripheral system.

2.11.1     Control       Timing

                                                   Table  19.  Control Timing

        #  Symbol                       Parameter                              Min        Typical1  Max   C  Unit

        1  fBus          Bus frequency (tcyc = 1/fBus)                                                       MHz

                                                               VDD ≥ 1.8 V     dc         —         10    D

                                                               VDD > 2.1 V     dc         —         20    D

                                                               VDD > 2.4 V     dc         —               D

                                                                                                    24

        2  tLPO          Internal low-power oscillator                         800        990       1500  D  μs

                         period                                                           (TBD)

        3  textrst       External reset pulse width2                           100        —         —     D  ns

                         (tcyc = 1/fSelf_reset)

        4  trstdrv       Reset low drive                                      66 x tcyc   —         —     D  ns

        5  tMSSU         Active background debug                               500        —         —     D  ns

                         mode latch setup time

        6  tMSH          Active background debug                               100        —         —     D  ns

                         mode latch hold time

                         IRQ pulse width                                                                  D

        7  tILIH, tIHIL  •  Asynchronous path2                                 100        —         —        ns

                         •  Synchronous path3                                 1.5 x tcyc

                         KBIPx pulse width                                                                D

        8  tILIH, tIHIL  •  Asynchronous path2                                 100        —         —        ns

                         •  Synchronous path3                                 1.5 x tcyc

32                                                                                                  Freescale Semiconductor

                                          Preliminary — Subject to Change
                                                                                  Preliminary Electrical Characteristics

                                    Table 19. Control Timing

   #  Symbol             Parameter                                           Min  Typical1           Max  C  Unit

   9  tRise, tFall       Port rise and fall time (load = 50 pF)4, Low Drive                                                  ns

                                                          Slew rate          —    11                 —    D

                                                                 control

                                                          disabled

                                                          (PTxSE = 0)

                                                          Slew rate          —    35                 —    D

                                                                 control

                                                          enabled

                                                          (PTxSE = 1)

                                                          Slew rate          —    40                 —    D

                                                                 control

                                                          disabled

                                                          (PTxSE = 0)

                                                          Slew rate          —    75                 —    D

                                                                 control

                                                          enabled

                                                          (PTxSE = 1)

1  Typical values are based on characterization data at VDD = 5.0 V, 25 °C unless otherwise stated.

2  This is the shortest pulse that is guaranteed to be recognized as a reset pin request. Shorter pulses are not guaranteed

   to override reset requests from internal sources.

3  This is the minimum pulse width that is guaranteed to pass through the pin synchronization circuitry. Shorter pulses may

   or may not be recognized. In stop mode, the synchronizer is bypassed so shorter pulses can be recognized in that case.

4  Timing is shown with respect to 20% VDD and 80% VDD levels. Temperature range –40 °C to 105 °C.

                                                          textrst

      RESET PIN

                                    Figure            7.  Reset Timing

                                                          tIHIL

                         IRQ/KBIPx

                         IRQ/KBIPx

                                                          tILIH

                                    Figure 8.         IRQ/KBIPx Timing

Freescale Semiconductor                                                                                                          33

                         Preliminary — Subject to Change
Preliminary Electrical Characteristics

2.11.2     TPM Timing

Synchronizer circuits determine the shortest input pulses that can be recognized or the fastest clock  that can  be  used as  the

optional external source to the timer counter. These synchronizers operate from the current bus rate   clock.

                                        Table 20. TPM Input Timing

        #  C                            Function                  Symbol      Min                      Max           Unit

        1  —  External clock frequency                            fTPMext     dc                       fBus/4        MHz

        2  —  External clock period                               tTPMext     4                        —             tcyc

        3  D  External clock high time                            tclkh       1.5                      —             tcyc

        4  D  External clock low time                             tclkl       1.5                      —             tcyc

        5  D  Input capture pulse width                           tICPW       1.5                      —             tcyc

                                                         tTPMext

                                                  tclkh

              TPMxCLK

                                                                  tclkl

                                        Figure 9. Timer External Clock

                                                         tICPW

                       TPMxCHn

                       TPMxCHn

                                                         tICPW

                                        Figure 10. Timer Input Capture Pulse

34                                                                                                     Freescale Semiconductor

                                        Preliminary — Subject to Change
                                                                                   Preliminary Electrical Characteristics

2.12     SPI Characteristics

Table 21 and Figure 11 through Figure 14 describe the timing requirements for the SPI system.

                                            Table 21. SPI Timing

      No.1               Characteristic2              Symbol      Min                          Max          Unit       C

            Operating frequency                       fop

      1                                     Master                fBus/2048                    fBus/2       Hz         D

                                            Slave                               0              fBus/4       Hz

            SPSCK period                              tSPSCK

      2                                     Master                              2              2048         tcyc       D

                                            Slave                               4              —            tcyc

            Enable lead time                          tLead

      3                                     Master                1/2                          —            tSPSCK     D

                                            Slave                               1              —            tcyc

            Enable lag time                           tLag

      4                                     Master                1/2                          —            tSPSCK     D

                                            Slave                               1              —            tcyc

            Clock (SPSCK) high or low time            tWSPSCK

      5                                     Master                tcyc – 30        1024 tcyc                ns         D

                                            Slave                 tcyc – 30                    —            ns

            Data setup time (inputs)                  tSU

      6                                     Master    tSU         15                           —            ns         D

                                            Slave                 15                           —            ns

            Data hold time (inputs)                   tHI

      7                                     Master    tHI                       0              —            ns         D

                                            Slave                 25                           —            ns

      8     Slave access time3                        ta                        —              1            tcyc       D

      9     Slave MISO disable time4                  tdis                      —              1            tcyc       D

            Data valid (after SPSCK edge)             tv

      10                                    Master                              —              25           ns         D

                                            Slave                               —              25           ns

            Data hold time (outputs)                  tHO

      11                                    Master                              0              —            ns         D

                                            Slave                               0              —            ns

            Rise time

      12                                    Input     tRI                       —  tcyc – 25                ns         D

                                            Output    tRO                       —              25           ns

            Fall time

      13                                    Input     tFI                       —  tcyc – 25                ns         D

                                            Output    tFO                       —              25           ns

1     Numbers in this column identify elements in Figure 11 through Figure 14.

2     All timing is shown with respect to 20% VDD and 70% VDD, unless noted; 100 pF load on all        SPI  pins. All  timing

      assumes slew rate control disabled and high drive strength enabled for SPI output pins.

3     Time to data active from high-impedance state.

4     Hold time to high-impedance state.

Freescale Semiconductor                                                                                                        35

                                          Preliminary — Subject to Change
Preliminary Electrical Characteristics

    SS1

    (OUTPUT)

                    2                                  2                                                              3

    SCK                                                        5

    (CPOL = 0)

    (OUTPUT)                                     4

    SCK                                          5

    (CPOL = 1)                                                 4

    (OUTPUT)

                        6                     7

    MISO                   MSB IN2

    (INPUT)                                                    BIT 6 . . . 1                    LSB  IN

                        11                                        11                                              12

    MOSI                                MSB OUT2               BIT 6 . . . 1                    LSB  OUT

    (OUTPUT)

    NOTES:

    1. SS output mode (MODFEN = 1, SSOE = 1).

    2. LSBF = 0. For LSBF = 1, bit order is LSB, bit 1, ..., bit 6, MSB.

                                        Figure 11. SPI Master Timing (CPHA                   =  0)

             SS(1)

    (OUTPUT)

                                                    2

                                        2                                                                         3

              SCK                                         5

    (CPOL = 0)

    (OUTPUT)                               4

              SCK                          5

    (CPOL = 1)                                            4

    (OUTPUT)

                                           6              7

    MISO                                               IN(2)

    (INPUT)                                   MSB                             BIT 6 . . . 1               LSB IN

                    11                                                12

    MOSI                                      MSB      OUT(2)         BIT 6 . . . 1                      LSB OUT

    (OUTPUT)

    NOTES:

              1. SS output mode (MODFEN = 1, SSOE = 1).

              2. LSBF = 0. For LSBF = 1, bit order is LSB, bit 1, ..., bit 6, MSB.

                                        Figure 12. SPI Master Timing (CPHA                   =  1)

36                                                                                                                Freescale  Semiconductor

                                              Preliminary — Subject to Change
                                                                                                     Preliminary  Electrical  Characteristics

SS

(INPUT)

                                                      2                                                      3

SCK                                                             5

(CPOL = 0)

(INPUT)                                         4

                         2

SCK                                             5

(CPOL = 1)

(INPUT)                                                         4                                                                9

                            8                                      11                                    12

MISO                                      MSB OUT               BIT 6 . . . 1                 SLAVE LSB OUT          SEE

(OUTPUT)                 SLAVE                                                                                       NOTE

                            6                7

MOSI                                                            BIT 6 . . . 1

(INPUT)                        MSB IN                                                         LSB IN

NOTE:

1. Not      defined,     but normally MSB of character just received

                                       Figure 13. SPI Slave Timing                 (CPHA = 0)

            SS

(INPUT)

                                                   2                                                  3

                                       2

            SCK

(CPOL = 0)                                                   5

(INPUT)                                   4

            SCK                           5

(CPOL = 1)                                                   4

(INPUT)

                                             11                                12                                             9

MISO                     SEE           SLAVE          MSB OUT                  BIT 6 . . . 1         SLAVE LSB OUT

(OUTPUT)                 NOTE

                               8          6               7

       MOSI

(INPUT)                                      MSB      IN                       BIT 6 . . . 1                 LSB IN

NOTE:

            1. Not       defined, but  normally LSB of character just received

                                       Figure 14. SPI Slave Timing (CPHA                      =  1)

Freescale Semiconductor                                                                                                             37

                                                Preliminary — Subject to Change
   Preliminary Electrical Characteristics

   2.13  Flash Specifications

   This section provides details about program/erase times and program-erase endurance for the Flash memory.

   Program and erase operations do not require any special power sources other than the normal VDD supply. For more detailed

   information about program/erase operations, see the Memory chapter in the Reference Manual for this device

   (MC9S08JE128RM).

                                               Table 22. Flash Characteristics

   #                      Characteristic               Symbol        Min        Typical  Max                   Unit                C

   1     Supply voltage for program/erase                                       —                                                  D

         -40°C to 105°C                                Vprog/erase   1.8                 3.6                   V

   2     Supply voltage for read operation             VRead         1.8        —        3.6                   V                   D

   3     Internal FCLK frequency1                      fFCLK         150        —        200                   kHz                 D

   4     Internal FCLK period (1/FCLK)                 tFcyc         5          —        6.67                  μs                  D

   5     Byte program time (random location)2          tprog                    9                              tFcyc               P

   6     Byte program time (burst mode)2               tBurst                   4                              tFcyc               P

   7     Page erase time2                              tPage                    4000                           tFcyc               P

   8     Mass erase time2                              tMass                    20,000                         tFcyc               P

         Program/erase endurance3

   9     TL to TH = –40°C to + 105°C                                 10,000     —        —                     cycles              C

         T = 25°C                                                    —          100,000  —

   10    Data retention4                               tD_ret        15         100      —                     years               C

1  The frequency of this clock is controlled by a software setting.

2  These values are hardware state machine controlled. User code does not need to count cycles. This information supplied for

   calculating approximate time to program and erase.

3  Typical endurance for flash was evaluated for this product family on the HC9S12Dx64. For additional information on how

   Freescale defines typical endurance, please refer to Engineering Bulletin EB619, Typical Endurance for Nonvolatile Memory.

4  Typical data retention values are based on intrinsic capability of the technology measured at high temperature and de-rated to

   25°C using the Arrhenius equation. For additional information on how Freescale defines typical data retention, please refer to

   Engineering Bulletin EB618, Typical Data Retention for Nonvolatile Memory.

   38                                                                                         Freescale Semiconductor

                                               Preliminary — Subject to Change
                                                                                        Preliminary Electrical Characteristics

2.14  USB Electricals

The USB electricals for the USB On-the-Go module conform to the standards documented by the Universal Serial Bus

Implementers Forum. For the most up-to-date standards, visit http://www.usb.org.

If the Freescale USB On-the-Go implementation has electrical characteristics that deviate from the standard or require

additional information, this space would be used to communicate that information.

                         Table 23. Internal USB 3.3 V Voltage Regulator Characteristics

#               Characteristic         Symbol    Min                               Typ  Max  Unit                       C

1     Regulator operating voltage      Vregin    3.9                               —    5.5  V                          C

2     VREG output                      Vregout   3                                 3.3  3.6  V                          P

3     VUSB33 input with internal VREG  Vusb33in  3                                 3.3  3.6  V                          C

      disabled

4     VREG Quiescent Current           IVRQ      —                                 0.5  —    mA                         C

Freescale Semiconductor                                                                                                    39

                                       Preliminary — Subject to Change
Preliminary Electrical Characteristics

2.15       VREF Electrical Specifications

                                            Table 24. VREF Electrical  Specifications

   Num               Characteristic            Symbol                     Min               Max         Unit         C

    1   Supply voltage                         VDDA                       1.80              3.6         V         C

    2   Temperature                            TA                         –40               105         °C        C

    3   Output Load Capacitance                CL                         —                 100         nf        D

    4   Maximum Load                           —                            —               10          mA        —

    5   Voltage Reference Output with Factory  Vout                    1.140               1.160        V         P

        Trim. VDD = 3 V.

    6   Temperature Drift (Vmin - Vmax across  Tdrift                     —                 10          mV1       T

        the full temperature range)                                                        (TBD)

    7   Aging Coefficient                      Ac                         —                 TBD         ppm/year  C

    8   Powered down Current (Off Mode,            I                      —                 0.10        µA        C

        VREFEN=0, VRSTEN=0)

    9   Bandgap only (MODE_LV[1:0] = 00)           I                      —                 75          µA        T

    10  Low-Power buffer (MODE_LV[1:0] = 01)       I                      —                 125         µA        T

    11  Tight-Regulation buffer (MODE_LV[1:0]      I                      —                 1.1         mA        T

        = 10)

    12  Load Regulation MODE_LV = 10           —                          —                 100         µV/mA     C

    13  Line Regulation (Power Supply          DC                         —                 TBD         mV        C

    14  Rejection)                             AC                         TBD               —           dB

1  See  typical chart below.

                              Table 25. VREF Limited Range Operating Requirements

        #           Characteristic             Symbol                  Min             Max        Unit  C         Notes

        1            Temperature               TA                      0               50         °C    C

                                            Table 26. VREF Limited Range Operating Behaviors

           #            Characteristic         Symbol                  Min             Max        Unit  C         Notes

           1   Voltage Reference Output with   Vout                    TBD             TBD        µA    C

                              Factory Trim

40                                                                                                Freescale Semiconductor

                                            Preliminary — Subject to Change
                                                                                               Ordering Information

                         Figure 15. Typical Output vs. Temperature

                         TBD

                         Figure 16. Typical Output vs. VDD

3  Ordering Information

This appendix contains ordering information for the device numbering system. MC9S08JE128  and  MC9S08JE64  devices.

Freescale Semiconductor                                                                                              41

                         Preliminary — Subject to Change
Ordering Information

3.1      Device Numbering System

Example of the device numbering system:

                                     MC 9  S08 JE         128 V  XX

                      Status

         (MC = Fully Qualified)                                          Package designator (see Table 28)

                      Memory                                             Temperature range

               (9 = Flash-based)                                          (V = –40°C to 105°C)

                      Core                                                (C = –40°C to 85°C)

                      Family                                             Approximate Flash size in Kbytes

                                         Table 27. Device Numbering System

                      Device Number1                         Memory              Available Packages2

                                                   Flash             RAM

                                                   131,072           12,288           64 LQFP

                      MC9S08JE128                  131,072           12,288           80 LQFP

                                                   131,072           12,288           81 MAPBGA

                      MC9S08JE64                   65,536            12,288           64 LQFP

               1      See Table 2 for a complete description of modules included on each device.

               2      See Table 28 for package information.

3.2      Package Information

                                           Table 28. Package Descriptions

    Pin Count         Package Type                 Abbreviation           Designator        Case No.        Document No.

     64        Low Quad Flat Package                         LQFP            LH                840F-02      98ASS23234W

     80        Low Quad Flat Package                         LQFP            LK                   917-01    98ASS23174W

     81        MAPBGA Package                              Map PBGA          MB                1662-01      98ASA10670D

3.3      Mechanical Drawings

Table 28 provides the available package types and their document numbers. The latest package outline/mechanical drawings

are available on the MC9S08JE128 series Product Summary pages at http://www.freescale.com.

To view the latest drawing, either:

•   Click on the appropriate link in Table 28, or

•   Open a browser to the Freescale® website (http://www.freescale.com), and enter the appropriate document number (from

    Table 28) in the “Enter Keyword” search box at the top of the page.

42                                                                                                        Freescale Semiconductor

                                           Preliminary — Subject to Change
                                                                                                              Revision History

4       Revision History

To provide the most up-to-date information, the revision of our documents on the World Wide Web will be       the most current.

Your printed copy may be an earlier revision. To verify you have the latest information available, refer to:

   http://freescale.com/

The following revision history table summarizes changes contained in this document.

   Rev  Date                                                       Description of Changes

   0    6/2009            Initial release of the Data Sheet.

   1    7/2009            Updated MCG and XOSC Average internal reference frequency.

   2    04/2010           Updated electrical characteristic data.

Freescale Semiconductor                                                                                                          43

                          Preliminary — Subject to Change
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Schatzbogen 7                                               provided in Freescale Semiconductor data sheets and/or specifications can and do vary

81829 Muenchen, Germany                                     in different applications and actual performance may vary over time. All operating

+44 1296 380 456 (English)                                  parameters, including “Typicals”, must be validated for each customer application by

+46 8 52200080 (English)                                    customer’s technical experts. Freescale Semiconductor does not convey any license

+49 89 92103 559 (German)

+33 1 69 35 48 48 (French)                                  under its patent rights nor the rights of others. Freescale Semiconductor products are

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                                                            surgical implant into the body, or other applications intended to support or sustain life,

Japan:                                                      or for any other application in which the failure of the Freescale Semiconductor product

Freescale Semiconductor Japan Ltd.                          could create a situation where personal injury or death may occur. Should Buyer

Headquarters                                                purchase or use Freescale Semiconductor products for any such unintended or

ARCO Tower 15F                                              unauthorized application, Buyer shall indemnify and hold Freescale Semiconductor and

1-8-1, Shimo-Meguro, Meguro-ku,                             its officers, employees, subsidiaries, affiliates, and distributors harmless against all

Tokyo 153-0064

Japan                                                       claims, costs, damages, and expenses, and reasonable attorney fees arising out of,

0120 191014 or +81 3 5437 9125                              directly or indirectly, any claim of personal injury or death associated with such

support.japan@freescale.com                                 unintended or unauthorized use, even if such claim alleges that Freescale

Asia/Pacific:                                               Semiconductor was negligent regarding the design or manufacture of the part.

Freescale Semiconductor China Ltd.

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No. 118 Jianguo Road                                        All other product or service names are the property of their respective owners.

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Fax: 1-303-675-2150

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Document Number: MC9S08JE128

Rev. 3

04/2010

                                               Preliminary  — Subject to Change

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